(57)【要約】【課題】最大周波数の上限を上げてもコストが増加せず、また、ＬＣの共振により出力が不安定になることを抑制したＤ級アンプを提供する。【解決手段】第１の電位を与える第１の電源線と、第１の電位よりも低い第２の電位を与える第２の電源線との間に直列に接続され、互いに相補的に動作する第１および第２のスイッチングデバイスを有した第１の出力回路と、第１の電源線と第２の電源線との間に接続された第１のキャパシタと、三角波およびオーディオ信号に基づいてパルス幅変調されたスイッチング信号を生成し、第１の出力回路に与えるパルス幅変調器と、パルス幅変調器のオーディオ信号が与えられる入力部に接続され、出力のスルーレートを制限するスルーレート制限アンプとを備え、発音デバイスは、第１の出力回路の第１の出力ノードに接続されたインダクタに直列に接続され、インダクタと共にＬＣフィルタを構成する。【選択図】図１
2014165689.tif 000002
【特許請求の範囲】
【請求項１】
静電容量性負荷となる発音デバイスを駆動するＤ級アンプであって、
第１の電位を与える第１の電源線と、前記第１の電位よりも低い第２の電位を与える第２の電源線との間に直列に接続され、互いに相補的に動作する第１および第２のスイッチングデバイスを有した第１の出力回路と、
前記第１の電源線と前記第２の電源線との間に接続された第１のキャパシタと、
三角波およびオーディオ信号に基づいてパルス幅変調されたスイッチング信号を生成し、前記第１の出力回路に与えるパルス幅変調器と、
前記パルス幅変調器の前記オーディオ信号が与えられる入力部に接続され、出力のスルーレートを制限するスルーレート制限アンプと、を備え、
前記発音デバイスは、
前記第１の出力回路の第１の出力ノードに接続されたインダクタに直列に接続され、前記インダクタと共にＬＣフィルタを構成する、Ｄ級アンプ。
【請求項２】
前記パルス幅変調器の前記オーディオ信号が与えられる前記入力部と、前記スルーレート制限アンプとの間に介挿されたローパスフィルタをさらに備える、請求項１記載のＤ級アンプ。
【請求項３】
前記ＬＣフィルタは、前記出力ノードと前記第２の電源線との間で回路を構成する、請求項１または請求項２記載のＤ級アンプ。
【請求項４】
前記第１の電源線と前記第２の電源線との間に接続され、互いに相補的に動作する第３および第４のスイッチングデバイスを有した第２の出力回路と、
前記第１の電源線と前記第２の電源線との間に接続された第２のキャパシタと、をさらに備え、
前記パルス幅変調器は、
前記スイッチング信号を前記第２の出力回路に与え、
前記ＬＣフィルタは、前記第１の出力ノードと前記第２の出力回路の第２の出力ノードとの間で回路を構成する、請求項１または請求項２記載のＤ級アンプ。
【請求項５】
請求項１記載のＤ級アンプを備えた、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤ級アンプに関し、特に、ピエゾ素子や静電スピーカーなどの静電容量性負荷となる発音デバイス（スピーカー、レシーバー）を駆動するＤ級アンプに関する。
【背景技術】
【０００２】
ピエゾ素子や静電スピーカーなどの発音デバイスを駆動する駆動回路に、出力段トランジスタをスイッチング動作させるＤ級アンプが使用されつつある。
【０００３】
Ｄ級アンプは、出力デバイスにオン抵抗の小さいＭＯＳＦＥＴを使用し、これをスイッチング動作させることによって、出力デバイスでの損失を小さくできるという特長がある。
【０００４】
Ｄ級アンプはアナログアンプと比較して出力デバイスでの損失が小さく、放熱器を省略あるいは小型化することができ、小型で高出力のアンプを実現することができるので、携帯端末用のアンプなどに使用することができる。
【０００５】
Ｄ級アンプの出力デバイスの出力はスイッチング波形になるため、スイッチング・キャリア成分をローパスフィルタ（ＬＰＦ）で除去した後に負荷に供給する。このような構成の一例として特許文献１の図１の構成が挙げられる。
【０００６】
特許文献１の図１には、ローパスフィルタとして電力損失の小さいＬＣフィルタが用いられた例が示されている。また、特許文献２には、回路部品構成の簡単化および使用する電池の長寿命化を図る骨伝導スピーカー装置が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１１３４２４号公報
【特許文献２】特開２００６−１９７１５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ここで、発音デバイスの駆動にＤ級アンプを用い、その出力回路にローパスフィルタとしてＬＣフィルタを設ける場合、最大周波数の上限を上げるとインダクタに流れる最大電流が増加し、インダクタを大型化する必要が生じ、コスト増加につながるという問題があった。また、ＬＣの共振により出力回路が不安定になるという問題があった。
【０００９】
本発明は上記のような問題点を解消するためになされたもので、最大周波数の上限を上げてもコストが増加せず、また、ＬＣの共振により出力が不安定になることを抑制したＤ級アンプを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明に係るＤ級アンプの一態様は、静電容量性負荷となる発音デバイスを駆動するＤ級アンプであって、第１の電位を与える第１の電源線と、前記第１の電位よりも低い第２の電位を与える第２の電源線との間に直列に接続され、互いに相補的に動作する第１および第２のスイッチングデバイスを有した第１の出力回路と、前記第１の電源線と前記第２の電源線との間に接続された第１のキャパシタと、三角波およびオーディオ信号に基づいてパルス幅変調されたスイッチング信号を生成し、前記第１の出力回路に与えるパルス幅変調器と、前記パルス幅変調器の前記オーディオ信号が与えられる入力部に接続され、出力のスルーレートを制限するスルーレート制限アンプと、を備え、前記発音デバイスは、前記第１の出力回路の第１の出力ノードに接続されたインダクタに直列に接続され、前記インダクタと共にＬＣフィルタを構成する。
【００１１】
本発明に係るＤ級アンプの一態様は、前記パルス幅変調器の前記オーディオ信号が与えられる前記入力部と、前記スルーレート制限アンプとの間に介挿されたローパスフィルタをさらに備えている。
【００１２】
本発明に係るＤ級アンプの一態様は、前記ＬＣフィルタが、前記出力ノードと前記第２の電源線との間で回路を構成する。
【００１３】
本発明に係るＤ級アンプの一態様は、前記第１の電源線と前記第２の電源線との間に接続され、互いに相補的に動作する第３および第４のスイッチングデバイスを有した第２の出力回路と、前記第１の電源線と前記第２の電源線との間に接続された第２のキャパシタと、をさらに備え、前記パルス幅変調器は、前記スイッチング信号を前記第２の出力回路に与え、前記ＬＣフィルタは、前記第１の出力ノードと前記第２の出力回路の第２の出力ノードとの間で回路を構成する。
【発明の効果】
【００１４】
本発明に係るＤ級アンプによれば、最大周波数の上限を上げてもコストが増加せず、また、ＬＣの共振により出力が不安定になることを抑制したＤ級アンプを得ることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明に係る実施の形態のＤ級アンプの構成を示す図である。
【図２】本発明に係る実施の形態のＤ級アンプの動作を説明するタイミングチャートである。
【図３】共振周波数と同じ周波数成分の信号が入力された場合のＤ級アンプの周波数特性を示す図である。
【図４】５０ｋＨｚ近傍の信号成分をカットする周波数特性を持ったローパスフィルタの動作特性を示す図である。
【図５】スルーレート制限アンプの構成を示す図である。
【図６】スルーレート制限アンプによるスルーレート制限の動作を説明する図である。
【図７】スルーレート制限アンプによるスルーレート制限の動作を説明する図である。
【図８】本発明に係る実施の形態の変形例１のＤ級アンプの構成を示す図である。
【図９】本発明に係る実施の形態の変形例２のＤ級アンプの構成を示す図である。
【図１０】Ｄ級アンプの出力の安定性を簡便に確保する構成を示す図である。
【発明を実施するための形態】
【００１６】
＜はじめに＞
本発明に係る実施の形態の説明に先立って、Ｄ級アンプの出力段にＬＣフィルタを設けた構成において、より簡便に出力の安定性を確保する構成とその問題点について説明する。
【００１７】
図１０に、発音デバイスとしてピエゾ素子で構成されるスピーカー（ピエゾスピーカー）を用いるＤ級アンプ９０の構成を示す。
【００１８】
図１０に示すようにＤ級アンプ９０は、三角波発振器ＴＦと、オーディオ信号源ＡＳと、三角波発振器ＴＦから出力される三角波ＴＷおよびオーディオ信号源ＡＳから出力されるオーディオ信号ＡＵとが入力され、パルス幅変調（ＰＷＭ）して出力するコンパレータＣＰと、コンパレータＣＰが出力するスイッチング信号ＦＥＴＳが入力されるゲート駆動回路ＤＲ１とを有している。なお、コンパレータＣＰは、三角波ＴＷとオーディオ信号ＡＵとに基づいてパルス幅変調されたスイッチング信号ＦＥＴＳを生成するのでパルス幅変調器と呼称することができる。
【００１９】
また、Ｄ級アンプ９０は、出力トランジスタとして、高電位側電源線ＨＬと、低電位側電源線ＬＬとの間に、この順に直列に接続されたＰチャネル型のＭＯＳトランジスタＴ１およびＮチャネル型のＭＯＳトランジスタＴ２を有し、ＭＯＳトランジスタＴ１とＴ２との接続ノードが出力ノードＮ１となっている。ゲート駆動回路ＤＲ１の出力は、ＭＯＳトランジスタＴ１およびＴ２のゲートに共通に接続され、ＭＯＳトランジスタＴ１およびＴ２は、ゲート駆動回路ＤＲ１の出力により相補的にスイッチング動作する出力回路を構成している。
【００２０】
また、スイッチングデバイスであるＭＯＳトランジスタＴ１およびＴ２には、それぞれフリーホイールダイオードとして機能するダイオードＤ１およびＤ２が逆並列に接続されている。
【００２１】
高電位側電源線ＨＬには直流（ＤＣ）電源ＰＷから電源電位が与えられ、低電位側電源線ＬＬは直流電源ＰＷの低電位側出力に接続されると共に、接地電位に接続されている。また、高電位側電源線ＨＬと低電位側電源線ＬＬとの間にはキャパシタＣ１が接続されている。
【００２２】
ＭＯＳトランジスタＴ１およびＴ２の出力ノードＮ１には、インダクタＬ１、ピエゾスピーカーＰＺおよび抵抗Ｒ１がこの順に直列に接続され、抵抗Ｒ１のピエゾスピーカーＰＺに接続された側とは反対側の端部は低電位側電源線ＬＬとＭＯＳトランジスタＴ２との接続部に接続されている。
【００２３】
このように、Ｄ級アンプ９０においては、ピエゾスピーカーＰＺがキャパシタと等価であるので、インダクタＬ１とピエゾスピーカーＰＺとでＬＣフィルタを構成している。このＬＣフィルタによる共振を抑制するために、ＬＣフィルタに抵抗Ｒ１を直列に介挿することで出力回路の安定化を図っている。
【００２４】
しかしながら、抵抗Ｒ１を設けることで、キャパシタであるピエゾスピーカーＰＺに蓄えられたエネルギーの多くは抵抗Ｒ１で消費され、電源側に回生するエネルギーは非常に少なくなっていた。
【００２５】
以下に説明する本発明に係るＤ級アンプでは、電源側に回生するエネルギーを大幅に減少させることがなく、かつ、ＬＣの共振により出力が不安定になることを抑制することが可能である。
【００２６】
＜実施の形態＞
図１に、本発明に係る実施の形態として、発音デバイスとしてピエゾスピーカーを用いるＤ級アンプ１００の構成を示す。
【００２７】
＜装置構成＞
図１に示すようにＤ級アンプ１００は、三角波発振器ＴＦと、オーディオ信号源ＡＳと、オーディオ信号源ＡＳの出力を受けるスルーレート制限アンプＴＣと、スルーレート制限アンプＴＣの出力を受けるローパスフィルタＬＰ１と、三角波発振器ＴＦから出力される三角波ＴＷおよびローパスフィルタＬＰ１から出力されるオーディオ信号ＡＵとが入力され、パルス幅変調して出力するコンパレータＣＰと、コンパレータＣＰが出力するスイッチング信号ＦＥＴＳが入力されるゲート駆動回路ＤＲ１とを有している。
【００２８】
また、Ｄ級アンプ１００は、出力トランジスタとして、高電位側電源線ＨＬと、低電位側電源線ＬＬとの間に、この順に直列に接続されたＰチャネル型のＭＯＳトランジスタＴ１およびＮチャネル型のＭＯＳトランジスタＴ２を有し、ＭＯＳトランジスタＴ１とＴ２との接続ノードが出力ノードＮ１となっている。ゲート駆動回路ＤＲ１の出力は、ＭＯＳトランジスタＴ１およびＴ２のゲートに共通に接続され、ＭＯＳトランジスタＴ１およびＴ２は、ゲート駆動回路ＤＲ１の出力により相補的にスイッチング動作する出力回路を構成している。
【００２９】
また、ＭＯＳトランジスタＴ１およびＴ２には、それぞれフリーホイールダイオードとして機能するダイオードＤ１およびＤ２が逆並列に接続されている。
【００３０】
高電位側電源線ＨＬには直流電源ＰＷから電源電位が与えられ、低電位側電源線ＬＬは直流電源ＰＷの低電位側出力に接続されると共に、グランドに接続されている。また、高電位側電源線ＨＬと低電位側電源線ＬＬとの間にはキャパシタＣ１が接続されている。
【００３１】
ＭＯＳトランジスタＴ１およびＴ２の出力ノードＮ１には、インダクタＬ１、ピエゾスピーカーＰＺがこの順に直列に接続され、ピエゾスピーカーＰＺのインダクタＬ１に接続された側とは反対側の端部は低電位側電源線ＬＬとＭＯＳトランジスタＴ２との接続部に接続されている。
【００３２】
＜動作＞
このような構成のＤ級アンプ１００に正弦波を入力した場合の動作を図２に示すタイミングチャートを用いて説明する。
【００３３】
図２においては、上から順に、オーディオ信号ＡＵの波形、三角波ＴＷの波形、スイッチング信号ＦＥＴＳの波形、ＭＯＳトランジスタＴ１の主電流ＵＦＥＴの波形、ＭＯＳトランジスタＴ２の主電流ＬＦＥＴの波形、出力回路の出力電流ＯＣの波形、ピエゾスピーカーＰＺの端子電圧ＰＴＶの波形およびＤＣ電源ＰＷの電源電流ＰＣの波形図を示している。なお、各波形図の横軸は単位をｍｓｅｃとし、横軸の１目盛りを２０μｓｅｃとして表し、縦軸は電圧値または電流値をそれぞれ任意単位で表している。
【００３４】
図２より、正弦波で与えられオーディオ信号ＡＵのサイクルの前半において、パルス幅変調されたスイッチング信号ＦＥＴＳ（ゲート駆動回路ＤＲ１も同じ）に基づいてＭＯＳトランジスタＴ１が間欠的にオン状態となっている期間（ＦＥＴＳが低電位の期間）は、ＤＣ電源ＰＷから高電位側電源線ＨＬを介してＭＯＳトランジスタＴ１に主電流ＵＦＥＴが流れ、主電流ＵＦＥＴは、出力ノードＮ１からインダクタＬ１を経由してピエゾスピーカーＰＺに流れ、インダクタＬ１およびキャパシタと等価なピエゾスピーカーＰＺに電気エネルギーが蓄えられる。
【００３５】
また、オーディオ信号ＡＵのサイクル前半で、ＭＯＳトランジスタＴ１がオフ状態となり、ＭＯＳトランジスタＴ２がオン状態となっている期間（ＦＥＴＳが高電位の期間）では、インダクタＬ１からピエゾスピーカーＰＺに電流が流れることで、インダクタＬ１に蓄えられた電気エネルギーがピエゾスピーカーＰＺに移動する。
【００３６】
オーディオ信号ＡＵのサイクルの前半において、パルス幅変調されたスイッチング信号ＦＥＴＳに基づいてＭＯＳトランジスタＴ２が間欠的にオン状態となっている期間（ＦＥＴＳが高電位の期間）は、ピエゾスピーカーＰＺからの電流がインダクタＬ１を経由して、ＭＯＳトランジスタＴ２の主電流ＬＦＥＴとして流れ、低電位側電源線ＬＬを介してグランドに流れ込む。
【００３７】
このとき、ピエゾスピーカーＰＺに蓄えられた電気エネルギーはインダクタＬ１に蓄えられ、オーディオ信号ＡＵのサイクルの後半においてＭＯＳトランジスタＴ１がオン状態となっている期間（ＦＥＴＳが低電位の期間）に、インダクタＬ１から出力ノードＮ１を介してＭＯＳトランジスタＴ１に主電流ＵＦＥＴが逆方向に流れて回生電流ＲＧとなり、電源側に回生されてキャパシタＣ１に蓄えられる。
【００３８】
このように、オーディオ信号ＡＵのサイクル前半ではＤＣ電源ＰＷからピエゾスピーカーＰＺに電気エネルギーが与えられるが、サイクル後半では、ピエゾスピーカーＰＺに蓄えられたエネルギーが電源側に回生される。
【００３９】
このとき、ＤＣ電源ＰＷからピエゾスピーカーＰＺに電流が流れる経路に、図１０に示したような抵抗成分があると、ここで電気エネルギーが消費されるので回生されるエネルギーは減少するが、Ｄ級アンプ１００では、抵抗成分は配線抵抗などの付随的な抵抗成分だけであるので、消費される電気エネルギーは少ない。
【００４０】
このように、Ｄ級アンプの出力回路にインダクタＬ１とピエゾスピーカーＰＺとを直列に接続することで電力が回生され、消費電力を削減できるが、ＬＣ回路の抵抗成分をできる限り小さくすることで、インダクタＬ１とピエゾスピーカーＰＺとで構成されるＬＣ共振回路のＱ値が大きくなる。
【００４１】
このため、共振周波数付近では、Ｄ級アンプのゲインが非常に大きくなり不安定な動作となる。共振周波数は、通常はオーディオ帯域より高い周波数となる。例えば、ピエゾスピーカーＰＺの容量が１μＦ、インダクタＬ１のインダクタンスが１０μＨの場合、約５０ｋＨｚとなる。
【００４２】
この共振周波数と同じ周波数成分の信号がＤ級アンプに入力された場合、Ｄ級アンプのゲインは大きく変動する。
【００４３】
図３に、共振周波数と同じ周波数成分の信号が入力された場合のＤ級アンプの周波数特性の一例を示す。図３においては、横軸に周波数（Ｈｚ）を、縦軸にゲイン（ｄＢ）を示しており、５０ｋＨｚ近傍で急速にゲインが高まることが示されている。
【００４４】
通常のオーディオ帯域の信号では、５０ｋＨｚの信号は含まれないが、入力信号を切り変えた際のノイズ等により５０ｋＨｚの信号が入力される可能性はある。
【００４５】
これに対し、図４に、５０ｋＨｚ近傍の信号成分をカットする周波数特性を持ったローパスフィルタの動作特性を示している。図４においては、横軸に周波数（Ｈｚ）を、縦軸にゲイン（ｄＢ）を示しており、５０ｋＨｚ近傍で急速にゲインが低下することが示されている。
【００４６】
＜効果＞
＜ローパスフィルタによる効果＞
そこで、Ｄ級アンプ１００においては、コンパレータＣＰの入力部分に、図４に示されるような動作特性を有するローパスフィルタＬＰ１を設けることで、共振周波数と同じ周波数成分の信号がＤ級アンプに入力されることを防止する構成を採っている。なお、ローパスフィルタＬＰ１の構成は特に限定されるものではなく、パッシブフィルタ、アクティブフィルタ、デジタルフィルタでも良い。
【００４７】
これにより、ＬＣの共振により出力が不安定になることを抑制したＤ級アンプを得ることができると共に、ＬＣ回路に抵抗素子を介挿する必要がなくなるので、電源側に回生する電気エネルギーが大幅に消費されることが抑制され、消費電力を削減できるという効果も得られる。
【００４８】
＜スルーレート制限アンプによる効果＞
また、Ｄ級アンプ１００においては、ローパスフィルタＬＰ１の前段にスルーレート制限アンプＴＣを設けており、インダクタＬ１に流れる最大電流を制限することで、インダクタＬ１の小型化を達成し、コストダウンを図る構成となっている。
【００４９】
すなわち、Ｄ級アンプ１００においては、回生電流を得るために、出力回路にＬＣの直列回路を接続した構成を採るようにしている。
【００５０】
この場合の出力電流の最大値Ｉｍａｘは以下の数式（１）で表される。
【００５１】
【数１】
2014165689.tif 000003
【００５２】
上記数式（１）においてＣはピエゾスピーカーＰＺの容量である。
【００５３】
ここで、Ｄ級アンプの出力信号の最大周波数をｆｍａｘ、最大出力振幅をＶｐｐ、電圧をＶとすると以下の数式（２）の関係が成り立つ。
【００５４】
【数２】
2014165689.tif 000004
【００５５】
これと数式（１）とから以下の数式（３）を得る。
【００５６】
【数３】
2014165689.tif 000005
【００５７】
上記数式（３）より、最大周波数の上限を上げるとインダクタＬ１に流れる最大電流が増加するので、インダクタＬ１を大型化する必要が生じ、コスト増加につながることが判る。
【００５８】
しかしながら実際には、通常のオーディオ信号は、高周波成分のエネルギーは比較的低く、例えばゲインを０．２としても、実際の視聴上は殆ど影響を受けないので、以下の数式（４）で表される制約条件を考える。
【００５９】
【数４】
2014165689.tif 000006
【００６０】
上記数式（４）において、Ａはゲインであり、Ａ＝０．２とすることで最大電流を１／５に押さえることができる。この条件は、Ｄ級アンプの入力段にスルーレート（ｄＶ／ｄｔ）が制限されたスルーレート制限アンプＴＣを設けることで実現される。
【００６１】
ここで、スルーレート制限アンプＴＣには、アンプの出力のスルーレートが、２π・ｆｍａｘ・Ｖｐｐ・０．２になるように調整されたものを使用する。
【００６２】
これによりインダクタＬ１に流れる最大電流を１／５に制限して、インダクタＬ１の小型化を達成し、コストダウンを図ることができる。
【００６３】
図５には、スルーレート制限アンプＴＣの構成の一例を示す。図５に示すようにスルーレート制限アンプＴＣは、定電流源ＤＣ１とＤＣ２との間に、直列に接続されたダイオードＤ２１およびＤ２２と、直列に接続されたダイオードＤ２３およびＤ２４とが並列して接続され、ダイオードＤ２１とＤ２２との接続ノードＮ１１には抵抗Ｒ２０を介して入力信号ＩＮが入力される構成となっている。
【００６４】
また、ダイオードＤ２１とＤ２２との接続ノードＮ１１はオペアンプＯＰＡの反転入力（−入力）に接続され、オペアンプＯＰＡの出力部から出力信号ＯＵＴが出力される構成となっている。
【００６５】
オペアンプＯＰＡの非反転入力（＋入力）はグランドに接続され、オペアンプＯＰＡの反転入力はキャパシタＣ２１を介してオペアンプＯＰＡの出力部に接続されている。また、オペアンプＯＰＡの出力部は、抵抗Ｒ２１を介して、ダイオードＤ２１とＤ２２との接続ノードＮ１１にも接続されている。
【００６６】
このような構成のスルーレート制限アンプＴＣによるスルーレート制限の動作の一例を図６および図７を用いて説明する。
【００６７】
図６および図７においては、横軸に時間（１００μsec／ｄｉｖ）を取り、縦軸に電圧（１０Ｖ／ｄｉｖ）を取り、周波数が１ｋＨｚの正弦波を実線で示しており、図６では正弦波の振幅が４０Ｖp-pの場合を、図７では正弦波の振幅が２０Ｖp-pの場合を示している。
【００６８】
図６に示す振幅が４０Ｖp-pの正弦波を、最大のスルーレートが１０Ｖ／２００μsecに制限され、ゲインが０ｄＢのスルーレート制限アンプＴＣに入力した結果を図６に破線で示す。
【００６９】
図６に示されるように、正弦波の殆どの部分がスルーレート制限を越えるので、スルーレート制限アンプＴＣの出力は、破線で示される三角波となる。
【００７０】
一方、図７に示す振幅が２０Ｖp-pの正弦波を、最大のスルーレートが１０Ｖ／２００μsecに制限され、ゲインが０ｄＢのスルーレート制限アンプＴＣに入力した場合は、正弦波の殆どの部分もスルーレート制限を越えないので、スルーレート制限アンプＴＣの出力は、破線で示されるように入力された正弦波と全く同じとなる。
【００７１】
このようにスルーレート制限を行う場合には、入力の振幅が大きい場合にのみ制限がかかり、入力の振幅が小さい場合には制限がかからなくなる。
【００７２】
実際の音楽や音声の場合には、スルーレートが大きくなる高周波成分の振幅は一般に小さくなるので、スルーレート制限による歪みの影響は軽微となる。
【００７３】
＜変形例１＞
以上説明した実施の形態のＤ級アンプ１００は、ハーフブリッジ型のＤ級アンプで構成される例を示したが、フルブリッジ型のＤ級アンプで構成しても良い。
【００７４】
図８には、フルブリッジ型のＤ級アンプで構成されるＤ級アンプ１００Ａを示す。なお、図８において、図１に示したＤ級アンプ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００７５】
図８に示すＤ級アンプ１００Ａにおいては、出力トランジスタとして、ＭＯＳトランジスタＴ１およびＴ２の他に、高電位側電源線ＨＬと、低電位側電源線ＬＬとの間に、この順に直列に接続されたＰチャネル型のＭＯＳトランジスタＴ１１１およびＮチャネル型のＭＯＳトランジスタＴ１２を有し、ＭＯＳトランジスタＴ１１とＴ１２との接続ノードが出力ノードＮ２なっている。
【００７６】
また、コンパレータＣＰが出力するスイッチング信号ＦＥＴＳは、ゲート駆動回路ＤＲ１の他にゲート駆動回路ＤＲ２にも入力され、ゲート駆動回路ＤＲ２の出力は、ＭＯＳトランジスタＴ１１およびＴ１２のゲートに共通に接続され、ＭＯＳトランジスタＴ１１およびＴ１２は、ゲート駆動回路ＤＲ２の出力により相補的にスイッチング動作する出力回路を構成している。
【００７７】
また、ＭＯＳトランジスタＴ１１およびＴ１２には、それぞれフリーホイールダイオードとして機能するダイオードＤ１１およびＤ１２が逆並列に接続されている。
【００７８】
そして、ＭＯＳトランジスタＴ１１が接続される高電位側電源線ＨＬと、ＭＯＳトランジスタＴ１２が接続される低電位側電源線ＬＬとの間にはキャパシタＣ２が接続されている。
【００７９】
ＭＯＳトランジスタＴ１１およびＴ１２の出力ノードＮ１には、ピエゾスピーカーＰＺのインダクタＬ１に接続された側とは反対側の端部が接続されている。
【００８０】
このような構成のＤ級アンプ１００Ａにおいても、コンパレータＣＰの入力部分にローパスフィルタＬＰ１を設けることで、共振周波数と同じ周波数成分の信号がＤ級アンプに入力されることを防止でき、ＬＣの共振により出力が不安定になることを抑制したＤ級アンプを得ることができると共に、出力回路に接続されたローパスフィルタに抵抗素子を介挿する必要がなくなるので、電源側に回生する電気エネルギーが大幅に消費されることが抑制され、消費電力を削減できるという効果も得られる。
【００８１】
また、ローパスフィルタＬＰ１の前段にスルーレート制限アンプＴＣを設けることでインダクタＬ１に流れる最大電流を制限して、インダクタＬ１の小型化を達成し、コストダウンを図ることができる。
【００８２】
＜変形例２＞
以上説明した実施の形態のＤ級アンプ１００およびその変形例１のＤ級アンプ１００Ａにおいては、コンパレータＣＰの入力部分にローパスフィルタＬＰ１を設けたが、Ｄ級アンプの出力回路に接続されたＬＣの直列回路の共振周波数と同じ周波数の入力信号が入力される可能性が低い場合や、入力されても短時間で解消される場合には、ローパスフィルタＬＰ１を設けない構成としても良い。
【００８３】
すなわち、図９に示されるＤ級アンプ１００Ｂにおいては、コンパレータＣＰの入力部分にはスルーレート制限アンプＴＣが接続されており、ローパスフィルタは設けられていない。なお、図９において、図１に示したＤ級アンプ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００８４】
このように、Ｄ級アンプ１００Ｂにおいては、入力部にローパスフィルタを設けないので、共振周波数と同じ周波数成分の信号がＤ級アンプに入力されることは防止できないが、入力部にスルーレート制限アンプＴＣを設けることでインダクタＬ１に流れる最大電流を制限して、インダクタＬ１の小型化を達成し、コストダウンを図ることができる。
【００８５】
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。また、以上説明した実施の形態のＤ級アンプ１００およびその変形例１のＤ級アンプ１００Ａは、例えば、携帯電話、ＰＨＳ、ＰＤＡ、ゲーム機、音楽端末、電子書籍、その他適宜な電子機器に適用することができる。
【符号の説明】
【００８６】
ＣＰ  コンパレータ
ＴＣ  スルーレート制限アンプ
ＬＰ１  ローパスフィルタ
Ｔ１，Ｔ２  ＭＯＳトランジスタ
Ｌ１  インダクタ
ＰＺ  ピエゾスピーカー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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