(57)【要約】【課題】入出力ポートにかかる電位の高低に関係なく共通使用できる入出力回路を提供する。【解決手段】  入出力回路２００は、プルアップ抵抗２１０をオンオフ制御するためのＰチャネル型のスイッチトランジスタＰＭ１と、制御信号に従って前記スイッチトランジスタＰＭ１をオンオフするスイッチ制御回路２６０と、を備える。スイッチ制御回路２６０は、入出力ポート２２０の電位をセンシングし、入出力ポート２２０の電位が高位側内部電源の電位よりも高くなった場合には、スイッチトランジスタＰＭ１のゲートおよびウェルの電位を入出力ポート２２０の電位に応じて高くする。【選択図】図６
2014045464.tif 000002
【特許請求の範囲】
【請求項１】
外部のバス信号線に接続するための信号入出力ポートと、
前記信号入出力ポートに接続された入力回路または出力回路と、
前記信号入出力ポートに接続されたプルアップ抵抗と、
前記プルアップ抵抗と高位側内部電源との間に設けられたスイッチトランジスタと、
前記スイッチトランジスタをオンオフするための制御信号を受ける制御信号入力ポートと、
前記制御信号に従って前記スイッチトランジスタをオンオフするスイッチ制御回路と、を備え、
前記スイッチ制御回路は、
前記入出力ポートの電位をセンシングし、前記入出力ポートの電位が前記高位側内部電源の電位よりも高くなった場合には、前記スイッチトランジスタのゲートおよびウェルの電位を前記入出力ポートの電位に応じて高くする、入出力回路。
【請求項２】
請求項１に記載の入出力回路において、
前記スイッチ制御回路は、
前記入出力ポートの電位が前記高位側内部電源の電圧よりも高くなった場合には、前記スイッチトランジスタのゲートに前記入出力ポートの電位を印加するとともに、前記スイッチトランジスタのウェルをフローティング状態にする、入出力回路。
【請求項３】
請求項２に記載の入出力回路において、
前記スイッチ制御回路は、前記スイッチトランジスタのウェル電位を制御するためのＰチャネル型トランジスタを有するウェル制御部を有し、
ウェル制御部のソースは前記高位側内部電源に接続され、ゲートは前記信号入出力ポートに接続され、ドレインおよびウェルが前記スイッチトランジスタのウェルに接続されている、入出力回路。
【請求項４】
請求項２または請求項３に記載の入出力回路において、
前記スイッチ制御回路は、前記スイッチトランジスタのゲート電位を制御するためのゲート制御部を有し、
前記ゲート制御部は、
前記スイッチトランジスタのゲートと前記制御信号入力ポートとの間に設けられ、そのゲートが前記入出力ポートに接続された第１のＰチャネル型トランジスタと、
前記スイッチトランジスタのゲートと前記信号入出力ポートとの間に設けられ、そのゲートが前記高位側内部電源に接続された第２のＰチャネル型トランジスタと、を備える、入出力回路。
【請求項５】
請求項４に記載の入出力回路において、
前記スイッチ制御回路は、前記スイッチトランジスタのゲートと前記制御信号入力ポートとの間に設けられ、そのゲートが前記高位側内部電源に接続された第１のｎチャネル型トランジスタを有する、入出力回路。
【請求項６】
請求項１に記載の入出力回路において、
前記スイッチ制御回路は、
前記入出力ポートの電位が前記高位側内部電源の電圧よりも高くなった場合には、前記スイッチトランジスタのゲートおよびウェルに前記入出力ポートの電位を印加する、入出力回路。
【請求項７】
請求項６に記載の入出力回路において、
前記スイッチ制御回路は、前記スイッチトランジスタのウェル電位を制御するための第３のＰチャネル型トランジスタを有するウェル制御部を有し、
ウェル制御部は、前記信号入出力ポートと前記スイッチトランジスタのウェルとの間に設けられ、そのゲートが前記高位側内部電源に接続されている、入出力回路。
【請求項８】
請求項１に記載の入出力回路と、
プルアップ抵抗の有効無効を設定する値が格納され、前記制御信号入力ポートに制御信号を出力するレジスタと、を具備する、半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記レジスタの設定値は、プログラムを実行するＣＰＵによって書き込まれる、半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
さらに、前記入出力ポートの電圧を検出する電圧センサを有し、
前記ＣＰＵは、前記電圧センサによって検出された前記入出力ポートの電圧に基づいて、前記プルアップ抵抗の有効無効を自動判定する、半導体装置。
【請求項１１】
請求項８から請求項１０のいずれかに記載の半導体装置と、
バス信号線と
前記バス信号線を介してこの半導体装置と接続された複数のデバイスと、を具備する、バス通信システム。
【請求項１２】
外部のバス信号線に接続するための信号入出力ポートと、
前記信号入出力ポートに接続された入力回路または出力回路と、
前記信号入出力ポートに接続されたプルアップ抵抗と、
前記プルアップ抵抗と高位側内部電源との間に設けられ、前記プルアップ抵抗の有効無効を切り換える切換回路と、
プルアップ抵抗の有効無効を設定する値が格納され、前記切換回路に制御信号を出力するレジスタと、を備え、
前記切換回路は、
前記プルアップ抵抗が有効である場合には、前記プルアップ抵抗を前記高位側内部電源に導通させ、
前記プルアップ抵抗が有効である場合には、前記入出力ポートの電圧に関わらず、前記プルアップ抵抗を介して前記高位側内部電源に電流が流れるのを防止する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入出力回路に関し、具体的には、入出力パッドにかかる電圧の高低に関係なく共通使用できる入出力回路に関する。
【背景技術】
【０００２】
Ｉ２Ｃというバス通信規格が知られており、Ｉ２Ｃのインターフェース規格はＵＭＡ１０２０４（非特許文献１）に規定されている。Ｉ２Ｃの規格においては、Ｈレベルを固定するためにプルアップ抵抗を使用する。プルアップ抵抗はバスライン（ＳＤＡ，ＳＣＬ）とＩ２Ｃ用電源ＶＤＤ１との間に設けられるものであり、すなわち、プルアップ抵抗はホストＬＳＩに対しては外付け部品となる。したがって、最終製品を製造するにあたっては、プルアップ抵抗をホストＬＳＩに外付けで実装する必要がある。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】ＵＭＡ１０２０４、Ｉ２Ｃ−ｂｕｓ  ｓｐｅｃｉｆｉｃａｔｉｏｎ  ａｎｄ  ｕｓｅ  ｍａｎｕａｌ，  Ｒｅｖ．４，  １３  ｆｅｂｒｕａｒｙ，  ２０１２の８ページ目（図３）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、プルアップ抵抗をＬＳＩの外付け部品として逐一実装するとなると、コストや手間がかかることになる。そこで、単純には、プルアップ抵抗をホストＬＳＩの中に内蔵してしまうことが考えられる。
【０００５】
ここで、近年では先端微細プロセスの進歩や低電圧化の要請により、ホストＬＳＩのコア電圧や動作電源電圧が低電圧化されている。ホストＬＳＩで制御されるデバイスの動作電圧についても徐々に低電圧化が進んできてはいる。しかし、現状、デバイスによって動作電圧は様々であり、１．８Ｖで動作するものもあれば３．３Ｖで動作するものもある。最終製品に使用されるデバイスの動作電圧が１．８Ｖになるか３．３Ｖになるかは、開発の最終段階になるまでは確定しないことが多い。
【０００６】
デバイス動作電圧のバリエーションに合わせて内蔵プルアップ抵抗の種類を変えることにより、１．８Ｖ対応のホストＬＳＩや３．３Ｖ対応のホストＬＳＩなど、ホストＬＳＩのバリエーションも豊富に用意しておけば良いとも考えられる。しかし、これでは過剰にコストが掛かってしまうことが明白である。したがって、デバイスの動作電圧が低い電圧であろうと高い電圧であろうと共通で使用できるホストＬＳＩが望まれている。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態による入出力回路は、プルアップ抵抗をオンオフ制御するためのスイッチトランジスタと、制御信号に従って前記スイッチトランジスタをオンオフするスイッチ制御回路と、を備える。そして、前記スイッチ制御回路は、入出力ポートの電位をセンシングし、入出力ポートの電位が高位側内部電源の電位よりも高くなった場合には、スイッチトランジスタのゲートおよびウェルの電位を入出力ポートの電位に応じて高くする。
【発明の効果】
【０００９】
上記一実施の形態によれば、入出力ポートにかかる電位の高低に関係なく共通使用できる入出力回路を提供できる。
【図面の簡単な説明】
【００１０】
【図１】背景を説明するための図。
【図２】背景を説明するための図。
【図３】背景を説明するための図。
【図４】バス通信システムの実施形態を示す図。
【図５】バス通信システムの実施形態を示す図。
【図６】第１実施形態において、入出力回路の機能ブロック図。
【図７】第１実施形態において、入出力回路の構成を詳細に示す図。
【図８】第１実施形態において、入出力パッドにかかる電圧が小さい場合の動作を説明するための図。
【図９】第１実施形態において、入出力パッドにかかる電圧が大きい場合の動作を説明するための図。
【図１０】第１実施形態において、入出力パッド、ＰＭＯＳトランジスタＰＭ１のゲートおよびＰＭＯＳトランジスタＰＭ１のウェルの電位変化の関係を示す図。
【図１１】第１実施形態において、入出力パッド、ＰＭＯＳトランジスタＰＭ１のゲートおよびＰＭＯＳトランジスタＰＭ１のウェルの電位変化の関係を示す図。
【図１２】第１実施形態において、内蔵プルアップ抵抗を使用する場合の動作を説明するための図。
【図１３】第２実施形態を示す図。
【図１４】第２実施形態の動作を説明するための図。
【図１５】第３実施形態を示す図。
【発明を実施するための形態】
【００１１】
本発明の実施形態を説明する前に、本発明が達成したいこととその際に生じる課題を図面を参照しながら詳しく説明する。
まず、図１と図２とを見て頂きたい。
図１および図２において、バス９１を介してホストＬＳＩチップ１０がスレーブデバイス９２、９３に接続されているバス通信システム９０を示す。ここで、ホストＬＳＩチップ１０は、図１でも図２でも共通の構造であり、その動作電源は１．８Ｖであるとする。すなわち、ホストＬＳＩチップ１０は１．８Ｖ電源を引き込んで、これを動作電源とする。
【００１２】
スレーブデバイスについては、図１ではスレーブデバイス９２、９２の動作電源系は１．８Ｖであるが、図２においては１．８Ｖで動作するスレーブデバイス９２と３．３Ｖで動作するスレーブデバイス９３とが混在しているとする。すなわち、１．８Ｖで動作するスレーブデバイス９２は１．８Ｖ電源を引き込み、３．３Ｖで動作するスレーブデバイス９３は３．３Ｖ電源を引き込んで動作電源とする。
【００１３】
ホストＬＳＩチップ１０は、バス信号線９１Ａ、９１Ｂを介してスレーブデバイス９２、９３と信号の入出力を行う入出力回路（Ｉ／Ｏ回路）２０を有する。図１および図２においては、入出力回路２０のうち、システムクロックＳＣＬを入出力する回路の内部構成を示している。この入出力回路２０の動作電圧は１．８Ｖであるので、図１でも図２でも、入出力回路２０を構成するトランジスタの耐圧は１．８Ｖである。
【００１４】
さて、入出力回路２０にはプルアップ抵抗２１を内蔵させている。
図１に示すように、すべてのスレーブデバイス９２、９２が１．８Ｖで動作する場合には、入出力回路２０に内蔵したプルアップ抵抗２１を機能させればよい。すなわち、プルアップ抵抗２１と高位側電源Ｖｃｃｑとの間にＰＭＯＳトランジスタＰＭ１からなるスイッチ手段が配置されているところ、このＰＭＯＳトランジスタＰＭ１のゲートにＬレベルの制御信号（プルアップイネーブル信号）を印加する。すると、内蔵プルアップ抵抗２１により、入出力信号ｓｇ１のＨレベルが１．８Ｖにプルアップされる。したがって、ホストＬＳＩチップ１０の外部にプルアップ抵抗を別途設置する必要はない。
【００１５】
一方、図２のようにスレーブデバイス９２、９３に１．８Ｖ動作タイプ（９２）と３．３Ｖ動作タイプ（９３）とが混在している場合について考えてみる。
この場合、信号ｓｇ１を３．３Ｖにプルアップする必要があるところ、内蔵プルアップ抵抗２１では１．８Ｖまでしかプルアップできない。したがって、バス信号線９１Ａ、９１Ｂと３．３ＶのＩ２Ｃ用電源ＶＤＤ３．３Ｖとの間に外付けのプルアップ抵抗９５Ａ、９５Ｂを設けることが必要になる。そして、内蔵プルアップ抵抗２１については、必要なくなるので、ＰＭＯＳトランジスタＰＭ１のゲートにＨレベルの制御信号を印加する。すると、ＰＭＯＳトランジスタＰＭ１がＯＦＦするので、入出力信号ｓｇ１は外付けプルアップ抵抗９５Ａ、９５Ｂによって３．３Ｖにプルアップされるわけである。
【００１６】
このようにホストＬＳＩチップ１０の入出力回路２０にオンオフ制御可能にプルアップ抵抗２１を内蔵しておく。これにより、スレーブデバイス９２、９３の種類によらずホストＬＳＩチップ１０を共用できるというわけである。繰り返しになるが、総てのスレーブデバイス（９２）がホストＬＳＩチップ１０と同じ１．８Ｖを動作電源とするならば内蔵プルアップ抵抗２１を使用し、外付けプルアップ抵抗９５Ａ、９５Ｂを設置する必要はない（図１参照）。一方、スレーブデバイス９２、９３に３．３Ｖを動作電源とするものが含まれる場合には、内蔵プルアップ抵抗２１は使用せず、外付けプルアップ抵抗９５Ａ、９５Ｂを使用すればよい（図２参照）。
【００１７】
図１および図２で示したように、内蔵プルアップ抵抗２１をオンオフ制御すれば、動作電圧の高低に関わらずホストＬＳＩチップ１０を共用できるようにも思えるが、実際には次のような問題が生じることに本発明者らは気付いた。
図３を見て頂きたい。
図３の接続関係は図２と同じであり、すなわち、３．３Ｖの外付けプルアップ抵抗９５Ａ、９５Ｂを使用している。このとき、ＰＭＯＳトランジスタＰＭ１のゲートにＨレベルの制御信号を印加してＰＭＯＳトランジスタＰＭ１をＯＦＦしなければならない。しかし、入出力信号線Ｌ１には、最大でプルアップされた３．３Ｖの電圧が掛かることになる。このとき、ＰＭＯＳトランジスタＰＭ１の寄生ダイオードＤ１に内部電源１．８Ｖよりも高い電圧が掛かることになる。すると、寄生ダイオードＤ１のＰＮ接合電圧が順方向電圧となってしまう。寄生ダイオードＤ１がオンしてしまうと、３．３Ｖ電源から１．８Ｖ電源に向けて電流が流れてしまい、正常動作ができなくなってしまう。
【００１８】
そこで、本発明者らは、鋭意研究の結果、次に示す各実施形態の構成に想到した。
【００１９】
（第１実施形態）
図４および図５は、本発明に係るバス通信システム９００の実施形態を示す図である。
図４および図５において、ホストＬＳＩチップ１００はバス９１０を介してスレーブデバイス９２、９３に接続されている。ここで、図４では、すべてのスレーブデバイス９２、９２は、ホストＬＳＩチップ１００の入出力回路２００と同じ１．８Ｖを動作電源としている。この場合は、ホストＬＳＩチップ１００に内蔵した内蔵プルアップ抵抗を使用できるため、外付けのプルアップ抵抗は設けられていない。
【００２０】
一方、図５においては、３．３Ｖを動作電源とするスレーブデバイス９３も含まれているため、外付けのプルアップ抵抗９５Ａ、９５Ｂを３．３Ｖ電源線９７Ａとバス信号線９１Ａ、９１Ｂとの間に配設している。ただし、ホストＬＳＩチップ１００自体は図４の接続構成でも図５の接続構成でも共通に使用でき、内部ロジックによって内蔵プルアップ抵抗のオンオフ制御をしているだけである。
【００２１】
図６および図７を参照して、ホストＬＳＩチップの入出力回路の内部構成を説明する。
図６は、ホストＬＳＩチップ１００の入出力回路２００の一つを機能ブロック図として示す図である。
入出力回路２００は、バス信号線９１Ａに対して信号の入出力を行うための入出力パッド２２０と、バス信号線９１Ａからの信号をホストＬＳＩチップ１００のコア領域３００に対して入力するための入力回路２３０と、
コア領域３００からの信号を出力する出力回路２４０と、内蔵プルアップ抵抗２１０と、内蔵プルアップ抵抗２１０の使用と不使用とを切り換えるスイッチ回路２５０と、スイッチ回路２５０のオンオフを制御するスイッチ制御回路２６０と、を備える。
【００２２】
接続関係を説明する。
入出力パッド２２０に繋がる入出力信号線Ｌ１は第１分岐ノードｎｏ１で二つに分岐され、一方は入力回路２３０の入力２３１に繋がる入力信号線Ｌ２となり、他方は入力回路の出力と繋がる出力信号線Ｌ３となる。さらに、入力信号線Ｌ２は、第１分岐ノードｎｏ１と入力回路２３０の入力２３１との間にある第２分岐ノードｎｏ２で分岐され、分岐された配線Ｌ４がスイッチ制御回路２６０に接続されている。第２分岐ノードｎｏ２とスイッチ制御回路２６０とを繋ぐ配線を入力電圧センシング線Ｌ４と称する。
【００２３】
また、入力信号線Ｌ１は、第３分岐ノードｎｏ３で分岐され、分岐線が内蔵プルアップ抵抗２１０に繋がっている。内蔵プルアップ抵抗２１０と高位側電源Ｖｃｃｑとの間にスイッチ回路２５０が設けられている。なお、ここでは、入出力回路２００の内部電源Ｖｃｃｑは１．８Ｖである。
【００２４】
スイッチ回路２５０は、ＰＭＯＳトランジスタＰＭ１である。ＰＭＯＳトランジスタＰＭ１のソースは高位側電源Ｖｃｃｑに接続され、ドレインは内蔵プルアップ抵抗２１０に接続されている。ＰＭＯＳトランジスタＰＭ１のゲートおよびウェルにはそれぞれスイッチ制御回路２６０からの制御信号が印加される。ゲートに印加される制御信号をゲート制御信号ｓｇＧと称し、ウェルに印加される制御信号をウェル制御信号ｓｇＷと称することとする。
【００２５】
ここで、コア領域３００には、ＲＯＭ３１０、ＲＡＭ３２０、ＣＰＵ３３０およびレジスタ３４０等が配設されている。
内蔵プルアップ抵抗２１０を使用するかあるいは不使用にするかはＲＯＭ３１０またはＲＡＭ３２０に書き込まれており、ＲＯＭ３１０またはＲＡＭ３２０に書き込まれた指令に従ってＣＰＵ３３０から制御信号（プルアップイネーブル信号）が出力される。この制御信号はレジスタ３４０に記憶され、さらに、レジスタ３４０からスイッチ制御回路２６０の制御端子２６１に印加される。
なお、図６の場合には、外付けのプルアップ抵抗９５Ａ、９５Ｂを使用しているので、内蔵プルアップ抵抗２１０は不使用にしなければならない。すなわち、ホストＬＳＩチップ１００を使用するにあたって外付けプルアップ抵抗９５Ａ、９５Ｂを使う場合には、ホストＬＳＩチップ１００を実装する際に内蔵プルアップ抵抗２１０をオフにするようにＲＯＭ３１０またはＲＡＭ３２０に書き込んでおく。
同じことであるが、内蔵プルアップ抵抗２１０を使用する場合には、ホストＬＳＩチップ１００を実装する際に内蔵プルアップ抵抗２１０をオンにするようにＲＯＭ３１０またはＲＡＭ３２０に書き込んでおく。
【００２６】
図７は、入出力回路２００の構成をさらに詳細に示す図である。
入力回路２３０は、インバータ回路２３３と、インバータ回路２３３の入力ゲートの前段に配置されたＮＭＯＳトランジスタＮＭ１と、を有する。
ＮＭＯＳトランジスタＮＭ１のドレインは入力信号線Ｌ２に接続され、ソースはインバータ回路２３３の入力ゲートに接続されている。ＮＭＯＳトランジスタＮＭ１のゲートは高位側電源Ｖｃｃｑに接続されている。したがって、ＮＭＯＳトランジスタＮＭ１はノーマリーオンである。ＮＭＯＳトランジスタＮＭ１は、入力回路２３０の前段で入力信号の電圧を降下させ、これにより、入力回路２３０の、トランジスタの耐圧を超える電圧が加わるのを防止するトレラント機能が実現される。インバータ回路２３３は、ＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ２との直列接続で構成されており、どちらのゲートも共通にＮＭＯＳトランジスタＮＭ１のソースに接続されている。
ＰＭＯＳトランジスタＰＭ２およびＮＭＯＳトランジスタＮＭ２のドレインは、コア領域３００に信号を出力する出力端子２３２に繋がっている。
【００２７】
出力回路２４０は、二つのＮＭＯＳトランジスタＮＭ３、ＮＭ４の直列接続で構成されている。ＮＭＯＳトランジスタＮＭ４のソースは低位側電源に接続され、ドレインはＮＭＯＳトランジスタＮＭ３のソースに接続されている。ＮＭＯＳトランジスタＮＭ３のドレインは出力信号線Ｌ３に接続されている。ＮＭＯＳトランジスタＮＭ３のゲートは高位側電源に接続される一方、ＮＭＯＳトランジスタＮＭ４のゲートはコア領域３００からの信号を受ける入力端子２４１に接続されている。ＮＭＯＳトランジスタＮＭ４と入出力パッド２２０との間にノーマリーオンのＮＭＯＳトランジスタＮＭ３が配置されることにより、出力回路２４０のトレラント機能が実現される。
【００２８】
スイッチ制御回路２６０について説明する。
スイッチ制御回路２６０は、ウェル制御部２７０と、ゲート制御部２８０と、を備える。
ウェル制御部２７０は、ＰＭＯＳトランジスタＰＭ３である。ＰＭＯＳトランジスタＰＭ３のソースは高位側電源に接続され、ドレインおよびウェルは、スイッチ回路２５０であるＰＭＯＳトランジスタＰＭ１のウェルに繋がっている。ＰＭＯＳトランジスタＰＭ３のドレインとＰＭＯＳトランジスタＰＭ１のウェルとを繋ぐ配線をウェル制御信号線Ｌ５と称することにする。そして、ＰＭＯＳトランジスタＰＭ３のゲートは、入力電圧センシング線Ｌ４に接続されている。ウェル制御部２７０としてのＰＭＯＳトランジスタＰＭ３の動作については後述する。
【００２９】
ゲート制御部２８０は、三つのＰＭＯＳトランジスタＰＭ３、ＰＭ４、ＰＭ５と、一つのＮＭＯＳトランジスタＮＭ５と、を備えている。
まず、ＰＭＯＳトランジスタＰＭ４は、ソースが入力電圧センシング線Ｌ４に接続され、ゲートは高位側電源に接続されている。ＰＭＯＳトランジスタＰＭ４のドレインは、ＰＭＯＳトランジスタＰＭ５のドレインに接続されている。ＰＭＯＳトランジスタＰＭ５は、ゲートが入力電圧センシング線Ｌ４に接続され、ソースは、レジスタ３４０からの制御信号を受ける制御端子２６１に接続されている。そして、ＰＭＯＳトランジスタＰＭ４とＰＭＯＳトランジスタＰＭ５との接続点ｎｏ４は、スイッチ回路２５０であるＰＭＯＳトランジスタＰＭ１のゲートに接続されている。ここで、前記接続点ｎｏ４とＰＭＯＳトランジスタＰＭ１のゲートとを接続する配線をゲート制御信号線Ｌ６と称することとする。
【００３０】
また、ＮＭＯＳトランジスタＮＭ５は、ゲートが高位側電源に接続され、ソースが制御端子２６１に接続され、さらに、ドレインがゲート制御信号線Ｌ６に接続されている。
【００３１】
ＰＭＯＳトランジスタＰＭ６は、ゲートおよびドレインがゲート制御信号線Ｌ６に接続され、ソースが制御端子２６１に接続されている。
【００３２】
また、ＰＭＯＳトランジスタＰＭ３、ＰＭＯＳトランジスタＰＭ４、ＰＭＯＳトランジスタＰＭ５およびＰＭＯＳトランジスタＰＭ６のウェル（バックゲート）は、共通してウェル制御信号線Ｌ５に繋がっている。
【００３３】
ここで、ＰＭＯＳトランジスタＰＭ５によって第１のＰチャネル型トランジスタが構成され、ＰＭＯＳトランジスタＰＭ４によって第２のＰチャネル型トランジスタが構成され、ＮＭＯＳトランジスタＮＭ５によって第１のｎチャネル型トランジスタが構成される。
【００３４】
また、スイッチ回路２５０とスイッチ制御回路２６０とにより切換回路が構成される。
【００３５】
このような構成を備える入出力回路２００の動作を説明する。
特に、スイッチ制御回路２６０の動作を、先ず内蔵のプルアップ抵抗２１０を使用せず、外付けプルアップ抵抗９５Ａを使用する場合について説明する。
この場合、制御端子２６１にＨレベルの制御信号が印加される。入出力パッド２２０に、外付けプルアップ抵抗を介してかかる電圧が高位側電源Ｖｃｃｑの電圧(１．８Ｖ)と等しいもしくは低いとする。
この場合、図８に示すようになる。制御端子２６１にはＨレベルの制御信号が印加されている。この制御信号は、ＰＭＯＳトランジスタＰＭ５およびゲート制御信号線Ｌ６を介して、スイッチ回路２５０（ＰＭＯＳトランジスタＰＭ１）のゲートに印加される。なぜならば、入出力パッド２２０にかかる電圧は入力信号線Ｌ２および入力電圧センシング線Ｌ４を介してＰＭＯＳトランジスタＰＭ５のゲートにかかる。この電圧が低いので、ＰＭＯＳトランジスタＰＭ５がオンになるからである。
【００３６】
そして、入出力パッド２２０にかかる電圧が低いとき、入出力信号線Ｌ１および内蔵プルアップ抵抗２１０を介して、スイッチ回路２５０（ＰＭＯＳトランジスタＰＭ１）のドレインには低い電圧がかかる。したがって、スイッチ回路２５０（ＰＭＯＳトランジスタＰＭ１）は単純にオフになるだけである。
【００３７】
ちなみに、入出力パッド２２０にかかる電圧が低いとき、入力電圧センシング線Ｌ４を介してウェル制御回路２７０（ＰＭＯＳトランジスタＰＭ３）のゲートには低い電圧がかかる。したがって、ＰＭＯＳトランジスタＰＭ３はオンになる。すると、ウェル制御信号線Ｌ５を介して、スイッチ回路２５０（ＰＭＯＳトランジスタＰＭ１）のウェルには１．８Ｖで固定された電圧がかかることになる。
【００３８】
さて、次に、入出力パッド２２０にかかる電圧が１．８Ｖを超えて高くなったとする。
図３の構成では、ＰＭＯＳトランジスタＰＭ１の寄生ダイオードＤ１がオンしてしまい、問題が生じるのであった。
この点、本実施形態では次のようになる（図９参照）。まず、ＰＭＯＳトランジスタＰＭ５に注目すると、入力電圧センシング線Ｌ４を介してＰＭＯＳトランジスタＰＭ５のゲートには１．８Ｖ以上の高い電圧がかかることになる。一方、ＰＭＯＳトランジスタＰＭ５のソースは、制御信号のＨレベル電圧である１．８Ｖに固定されている。したがって、ＰＭＯＳトランジスタＰＭ５はオフする。
【００３９】
次に、ＰＭＯＳトランジスタＰＭ４に注目すると、このゲートには１．８Ｖが固定で印加される一方、ソースには入力電圧センシング線Ｌ４を介して高い電圧がかかることになる。したがって、ＰＭＯＳトランジスタＰＭ４はオンになる。すると、入力電圧センシング線Ｌ４からの電圧は、ＰＭＯＳトランジスタＰＭ４およびゲート制御信号線Ｌ５を介して、スイッチ回路２５０（ＰＭＯＳトランジスタＰＭ１）のゲートにかかることになる。すなわち、入出力パッド２２０に高い電圧がかかると、スイッチ回路２５０（ＰＭＯＳトランジスタＰＭ１）のゲートにも同じように高い電圧がかかるということである。
【００４０】
一方、ウェル制御部２７０としてのＰＭＯＳトランジスタＰＭ３に注目すると、このゲートには入力電圧センシング線Ｌ４からの電圧がかかる。したがって、入出力パッド２２０の電圧が１．８Ｖを超えると、ＰＭＯＳトランジスタＰＭ３はオフになる。すると、スイッチ回路２５０（ＰＭＯＳトランジスタＰＭ１）のウェルはフローティングの状態になる。このとき、スイッチ回路２５０（ＰＭＯＳトランジスタＰＭ１）のウェル電位は、ゲートの電位につられて変化することになる。すなわち、ゲートに高い電圧がかかれば、ウェルの電位も同じように高くなるということである。
【００４１】
この関係をグラフにまとめると図１０のようになる。なお、図１０において横軸は入出力パッド２２０の電圧である。したがって、入出力パッド２２０の電圧を表すグラフＧ１の傾きは１である。
【００４２】
入出力パッド２２０の電圧が１．８Ｖを超えるまでは、スイッチ回路２５０（ＰＭＯＳトランジスタＰＭ１）のゲートもウェルも１．８Ｖで固定されている。そして、入出力パッド２２０の電圧が１．８Ｖを超えると、スイッチ回路２５０（ＰＭＯＳトランジスタＰＭ１）のゲートにも同じように高い電圧がかかり、さらに、ウェルの電位もゲートにつられて高くなっていく。これらがさらに分かりやすくなるように、入出力パッド２２０、ゲートおよびウェルの電位の変化を一つのグラフに重ねると、図１１に示すようになる。
【００４３】
入出力パッド２２０の電位が上がるのに合わせて、スイッチ回路２５０（ＰＭＯＳトランジスタＰＭ１）のゲートおよびウェルの電位も上がっていく。したがって、入出力パッド２２０に高い電圧が掛かっても、ＰＭＯＳトランジスタＰＭ１の寄生ダイオードがオンにならないことは理解されるであろう。
【００４４】
図１２を参照して、内蔵プルアップ抵抗２１０を使用する場合について説明する。
ホストＬＳＩチップ１００を使用するにあたって、外付けプルアップ抵抗９５Ａ、９５Ｂが必要ない場合には、内蔵プルアップ抵抗２１０を使用することになる。
外付けプルアップ抵抗９５Ａ、９５Ｂが必要ないということは、すなわち、スレーブデバイス９２がすべて１．８Ｖ電源系で動作するということである。
この場合、Ｌレベルの制御信号を制御端子２６１に印加することになる。すると、ＮＭＯＳトランジスタＮＭ５がノーマリーオンの状態になり、ゲート制御信号線Ｌ５を介してＬレベルの制御信号がスイッチ回路２５０（ＰＭＯＳトランジスタＰＭ１）のゲートに印加されることになる。したがって、スイッチ回路２５０（ＰＭＯＳトランジスタＰＭ１）がオンになる。これにより、内蔵プルアップ抵抗２１０によって入出力信号のＨレベルが１．８Ｖにプルアップされる。このとき、入出力パッド２２０には最大でも１．８Ｖまでしか印加されないことを考慮すると、スイッチ回路２５０（ＰＭＯＳトランジスタＰＭ１）の動作に不良が生じることはない。
【００４５】
以上に説明したように、本第１実施形態によれば、内蔵プルアップ抵抗２１０を使用する場合でも、内蔵プルアップ抵抗２１０をオフにして外付けプルアップ抵抗９５Ａを使用する場合でも、入出力回路２００の動作は正常に行われる。したがって、本実施形態の入出力回路２００を有するホストＬＳＩチップ１００を共通タイプで製造しておけば、スレーブデバイスの動作電源系の高低に関わらず共通に使用できることになる。スレーブデバイス９２、９３の電源系の違いだけのためにホストＬＳＩチップを数種類用意しておくことに比べ、本実施形態によれば製品種類の削減ができ、コスト面についても利便性においても優れた効果を奏する。
【００４６】
（第２実施形態）
本発明の第２実施形態を説明する。
第２実施形態の基本的構成は第１実施形態と同じであるので、第１実施形態との違いについて説明する。
図１３は第２実施形態を示す図である。
第２実施形態において、ＰＭＯＳトランジスタＰＭ７（第３のＰチャネル型トランジスタ）が追加されている。ＰＭＯＳトランジスタＰＭ７のソースは入力電圧センシング線Ｌ４に接続され、ドレインはウェル制御信号線Ｌ５に接続されている。ＰＭＯＳトランジスタＰＭ７のゲートは、高位側電源に接続されている。
【００４７】
なお、ＰＭＯＳトランジスタＰＭ３のゲートは、制御端子２６１に接続されている。そして、第２実施形態においては、ＰＭＯＳトランジスタＰＭ３およびＰＭＯＳトランジスタＰＭ７によってウェル制御部が構成されている。
【００４８】
先の第１実施形態では、スイッチ回路２５０（ＰＭＯＳトランジスタＰＭ１）のウェルをフローティング状態にすることによってゲート電圧とともにウェルの電位も上昇させるようにしていた。
一方、第２実施形態においては、スイッチ回路２５０（ＰＭＯＳトランジスタＰＭ１）のウェルに対してもゲートと同じく積極的に入出力パッド２２０の高電位がかかるようにしている。すなわち、図１４に示すように、入出力パッド２２０に高い電圧がかかると、ＰＭＯＳトランジスタＰＭ７がオンすることになる。すると、入力電圧センシング線Ｌ４、ＰＭＯＳトランジスタＰＭ７およびウェル制御信号線Ｌ５を介して、スイッチ回路２５０（ＰＭＯＳトランジスタＰＭ１）のウェルには入出力パッド２２０と同じ電圧がかかることになる。これにより、入出力パッド２２０に高い電圧が掛かっても、ＰＭＯＳトランジスタＰＭ１の寄生ダイオードがオンにならないようにできる。
【００４９】
一方、ＰＭＯＳトランジスタＰＭ３のゲートには制御信号がそのまま印加されている。内蔵プルアップ抵抗２１０を使用する場合には、Ｌレベルの制御信号がＰＭＯＳトランジスタＰＭ３のゲートにかかるので、ＰＭＯＳトランジスタＰＭ３は常時オンになる。すると、内蔵プルアップ抵抗２１０を使用する場合には、スイッチ回路２５０（ＰＭＯＳトランジスタＰＭ１）のウェルに常時１．８Ｖの電圧がかかる。これによって、スイッチ回路２５０（ＰＭＯＳトランジスタＰＭ１）をオンにする場合にはウェル電位を１．８Ｖで安定させることができる。
【００５０】
（第３実施形態）
本発明の第３実施形態を図１５を参照して説明する。
図１５において、ホストＬＳＩチップ１００は、入出力パッド２２０の電圧を検出する電圧センサ３６０を有している。そして、電圧センサ３６０によって検出された電圧値はＣＰＵ３５０に入力される。ＣＰＵ３５０においては、入出力パッド２２０の電圧値に応じて内蔵プルアップ抵抗２１０を使用するかどうかを自動判別する。
【００５１】
たとえば、入出力パッド２２０に１．８Ｖを超える電圧が発生していることを一度でも検出したとすれば、それは、外付けプルアップ抵抗９５Ａ、９５Ｂが使用されているということを意味している。この場合、ＣＰＵ３５０は、内蔵プルアップ抵抗２１０を使用しないようにする。すなわち、ＣＰＵ３５０は、制御端子２６１にＨレベルの制御信号がかかるようにする。
【００５２】
一方、入出力パッド２２０の電圧が１．８Ｖを一度も超えない場合、内蔵プルアップ抵抗２１０を使用するようにする。すなわち、ＣＰＵ３５０は、制御端子２６１にＬレベルの制御信号がかかるようにする。
【００５３】
このように第３実施形態においては電圧センサ３６０で検出した入出力パッド２２０の電圧に基づいて内蔵プルアップ抵抗２１０の使用と不使用とを自動制御できるようになっている。したがって、このホストＬＳＩチップ１００を使用するにあたり、スレーブデバイスの動作電源系に応じた設定を予めＲＯＭ３１０やＲＡＭ３２０に書き込んでおく必要はない。ユーザとしては、スレーブデバイスの電源系を気にせずに、ホストＬＳＩチップ１００を単に実装すればよいだけになる。
【００５４】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
上記実施形態の説明では、１．８Ｖや３．３Ｖなど電源電圧を具体的な数値で示したが、数値は例示にすぎないことは当然である。例えば、３．３Ｖを５Ｖ系電源に読み替えてもよく、１．８Ｖをもっと低い電圧、例えば１．０Ｖに読み替えても本発明は問題なく適用できることは明らかであろう。
上記実施形態の入出力回路２００では出力回路２４０と入力回路２３０との両方を有している場合を例示したが、どちらか一方だけを有していてもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００５５】
２０・・・入出力回路、２１・・・内蔵プルアップ抵抗、９０・・・バス通信システム、９１・・・バス、９１Ａ、９１Ｂ・・・バス信号線、９２・・・スレーブデバイス、９３・・・スレーブデバイス、９５Ａ、９５Ｂ・・・外付けプルアップ抵抗、９７Ａ、９７Ｂ・・・電源線、１００・・・ホストＬＳＩチップ、２００・・・入出力回路、２１０・・・内蔵プルアップ抵抗、２２０・・・入出力パッド、２３０・・・入力回路、２３３・・・インバータ回路、２４０・・・出力回路、２５０・・・スイッチ回路、２６０・・・スイッチ制御回路、２６１・・・制御端子、２７０・・・ウェル制御部、２８０・・・ゲート制御部、３００・・・コア領域、３４０・・・レジスタ、３６０・・・電圧センサ、９００・・・バス通信システム。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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