(57)【要約】【課題】ＤＲＡＭを制御可能な回路に他の回路が付随する構成においてセルフリフレッシュを介した所望の省電力を実現する。【解決手段】主回路１１及びＩ／Ｏポート１２が実装されたＩＣ１０に、ＤＲＡＭ３０が接続されると共にアプリケーション回路２１が実装されたＩＣ２０が接続される。主回路１１はＤＲＡＭ３０に対して各種コマンドを発行可能である。ＤＲＡＭ３０の動作モードを通常モードからセルフリフレッシュモードに移行させる際、まずアプリケーション回路２１から主回路１１に要求信号を出力し、それに応答して主回路１１がセルフリフレッシュエントリコマンドを発行してからアプリケーション回路２１が主回路１１の電源をオフにする。復帰させる際には、主回路１１の電源をオンにし、起動した主回路１１が初期化処理の中でセルフリフレッシュイグジットコマンドを発行する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＤＲＡＭと、
所定の第１信号処理を実行するとともに前記ＤＲＡＭに対するコマンドを発行する第１回路と、
前記第１信号処理の結果を用いた所定の第２信号処理を実行する第２回路と、を備えたメモリシステムであって、
前記ＤＲＡＭの動作モードをデータの読み書きが可能な通常モードからセルフリフレッシュモードに移行させる際、前記第２回路から前記第１回路への要求信号に応答して前記第１回路が前記移行を実現するためのエントリコマンドを前記ＤＲＡＭに発行した後、前記第２回路が前記第１回路の電源をオフにし、
その後、前記ＤＲＡＭの動作モードを前記セルフリフレッシュモードから前記通常モードに復帰させる際、
前記第２回路が前記第１回路の電源をオンにし、起動した前記第１回路が前記復帰を実現するためのイグジットコマンドを前記ＤＲＡＭに発行する
ことを特徴とするメモリシステム。
【請求項２】
前記第１回路と前記ＤＲＡＭとの間に介在し、前記第１回路の発行コマンドに基づく信号を前記ＤＲＡＭに出力する端子を有したポートを更に備え、
前記ポートには、前記第２回路から供給される出力保持信号に応答して、前記端子からの出力信号を所定レベルに保持する出力保持回路が設けられ、
前記ＤＲＡＭの動作モードを前記通常モードから前記セルフリフレッシュモードに移行させる際、
前記第２回路から前記第１回路への前記要求信号に応答して前記第１回路が前記エントリコマンドを前記ＤＲＡＭに発行した後、前記第１回路から前記第２回路へ所定信号を送信し、該所定信号を受けて前記第２回路が前記出力保持信号を前記出力保持回路に出力した後、前記第１回路の電源をオフにし、
その後、前記ＤＲＡＭの動作モードを前記セルフリフレッシュモードから前記通常モードに復帰させる際、
前記第２回路が前記第１回路の電源をオンにし、起動した前記第１回路が前記出力保持信号の供給停止を前記第２回路に要求して該供給停止が実現された後、前記第１回路が前記イグジットコマンドを前記ＤＲＡＭに発行する
ことを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記第１回路は、第１集積回路上に形成され、
前記第２回路は、前記第１集積回路と分離した第２集積回路上に形成される
ことを特徴とする請求項１又は請求項２に記載のメモリシステム。
【請求項４】
前記第１回路は、前記第１回路に接続された撮像素子の出力に基づく第１画像信号に対して前記第１信号処理を施すことで第２画像信号を生成し、
前記第２回路は、前記第２画像信号に対して前記第２信号処理を施すことで第３画像信号を生成する
ことを特徴とする請求項１〜請求項３の何れかに記載のメモリシステム。
【請求項５】
請求項４に記載のメモリシステムと、
前記メモリシステムの第１回路に接続された撮像素子と、を備えた
ことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリシステム及び撮像装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）においてデータを保持し続けるためには、周知の如く、記憶保持動作であるリフレッシュが必要である。リフレッシュの内、外部クロックの入力を必要とすることなくデータの継続的保持を可能にするリフレッシュは、セルフリフレッシュと呼ばれる。ＤＲＡＭの動作モードのセルフリフレッシュモードへの移行及びセルフリフレッシュモードから復帰に関しては、幾つか注意すべき点があるため、対応する技術も提案されている（例えば下記特許文献１参照）。
【０００３】
図１２は、従来のメモリシステムの構成図である。主回路９１１及びＩ／Ｏポート９１２が形成された集積回路（集積回路のチップ）９１０に対してＤＲＡＭ９２０が接続されている。主回路９１１が発行したコマンドがＩ／Ｏポート９１２を介してＤＲＡＭ９２０に供給されることで、所望のリード動作やライト動作が実現されると共に、ＤＲＡＭ９２０の動作モードを通常モード及びセルフリフレッシュモード間で切り替えることもできる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２５１３１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一方、画像処理等の機能は複数の信号処理の組み合わせで実現されることも多く、例えば、第１信号処理と第２信号処理を切り分けて考えて、第１信号処理を担う第１集積回路（第１チップ）と第２信号処理を担う第２集積回路（第２チップ）を別々に設計及び製造したい、という要望もある。特に例えば、複数種類のカメラを設計及び製造する際、第１信号処理は各カメラに共通使用するが、第２信号処理は複数種類のカメラ間で互いに異なるといったこともあり、このような場合には、第１集積回路を各カメラに共通使用しつつ第２集積回路はカメラごとに設計及び製造する、といった方策がとられる。このような形態において、セルフリフレッシュを介した省電力化をどのようにして実現するかが課題となるが、当該課題に対する解決策は未だ提案されていない。
【０００６】
そこで本発明は、ＤＲＡＭを制御可能な回路に他の回路が付随する構成においてセルフリフレッシュを介した所望の省電力を実現可能なメモリシステム及び撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係るメモリシステムは、ＤＲＡＭと、所定の第１信号処理を実行するとともに前記ＤＲＡＭに対するコマンドを発行する第１回路と、前記第１信号処理の結果を用いた所定の第２信号処理を実行する第２回路と、を備えたメモリシステムであって、前記ＤＲＡＭの動作モードをデータの読み書きが可能な通常モードからセルフリフレッシュモードに移行させる際、前記第２回路から前記第１回路への要求信号に応答して前記第１回路が前記移行を実現するためのエントリコマンドを前記ＤＲＡＭに発行した後、前記第２回路が前記第１回路の電源をオフにし、その後、前記ＤＲＡＭの動作モードを前記セルフリフレッシュモードから前記通常モードに復帰させる際、前記第２回路が前記第１回路の電源をオンにし、起動した前記第１回路が前記復帰を実現するためのイグジットコマンドを前記ＤＲＡＭに発行することを特徴とする。
【０００８】
これにより、第２回路の主導の下で、第１回路によって制御されるＤＲＡＭの動作モードをセルフリフレッシュモードに移行させた上で第１回路の電源を安全にオフすることができ、必要なタイミングにおいて必要な省電力化が図られる。また、セルフリフレッシュからの復帰も可能である。
【０００９】
より具体的には例えば、前記第１回路と前記ＤＲＡＭとの間に介在し、前記第１回路の発行コマンドに基づく信号を前記ＤＲＡＭに出力する端子を有したポートを当該メモリシステムに更に設けておくと良い。前記ポートには、前記第２回路から供給される出力保持信号に応答して、前記端子からの出力信号を所定レベルに保持する出力保持回路が設けられてもよい。そして、前記ＤＲＡＭの動作モードを前記通常モードから前記セルフリフレッシュモードに移行させる際、前記第２回路から前記第１回路への前記要求信号に応答して前記第１回路が前記エントリコマンドを前記ＤＲＡＭに発行した後、前記第１回路から前記第２回路へ所定信号を送信し、該所定信号を受けて前記第２回路が前記出力保持信号を前記出力保持回路に出力した後、前記第１回路の電源をオフにし、その後、前記ＤＲＡＭの動作モードを前記セルフリフレッシュモードから前記通常モードに復帰させる際、
前記第２回路が前記第１回路の電源をオンにし、起動した前記第１回路が前記出力保持信号の供給停止を前記第２回路に要求して該供給停止が実現された後、前記第１回路が前記イグジットコマンドを前記ＤＲＡＭに発行すると良い。
【００１０】
出力保持回路を設けて上記の如く構成することにより、第１回路の電源オフに関連する不要信号の発生が抑制され、ＤＲＡＭにおいて予期しない動作が生じることが抑制される。
【００１１】
また例えば、前記第１回路は、第１集積回路上に形成され、前記第２回路は、前記第１集積回路と分離した第２集積回路上に形成されても良い。
【００１２】
また例えば、前記第１回路は、前記第１回路に接続された撮像素子の出力に基づく第１画像信号に対して前記第１信号処理を施すことで第２画像信号を生成し、前記第２回路は、前記第２画像信号に対して前記第２信号処理を施すことで第３画像信号を生成しても良い。
【００１３】
本発明に係る撮像装置は、前記メモリシステムと、前記メモリシステムの第１回路に接続された撮像素子と、を備えたことを特徴とする
【発明の効果】
【００１４】
本発明によれば、ＤＲＡＭを制御可能な回路に他の回路が付随する構成においてセルフリフレッシュを介した所望の省電力を実現可能なメモリシステム及び撮像装置を提供することが可能である。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態に係るメモリシステムの概略全体ブロック図である。
【図２】２つの集積回路が分離している様子を示す図である。
【図３】図１のメモリシステムにおける信号の流れを示した図である。
【図４】Ｉ／Ｏポート及びＤＲＡＭ間の接続関係を示した図である。
【図５】図１のメモリシステムの動作フローチャートである。
【図６】図１のメモリシステムにおける電源オフ処理のフローチャートである。
【図７】図１のメモリシステムにおける電源オン処理のフローチャートである。
【図８】電源オフ処理とその後の電源オン処理の実行期間中における、メモリシステム内の状態を示すタイミングチャートである。
【図９】Ｉ／Ｏポート内に出力保持回路が設けられている様子を示す図である。
【図１０】本発明の第２実施形態に係る撮像装置の概略全体ブロック図である。
【図１１】複数種類の撮像装置に複数種類の集積回路が搭載される様子を示す図である。
【図１２】従来のメモリシステムの構成図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、状態量又は部材等を参照する記号又は符号を記すことによって該記号又は符号に対応する情報、信号、物理量、状態量又は部材等の名称を省略又は略記することがある。
【００１７】
＜＜第１実施形態＞＞
本発明の第１実施形態を説明する。図１に、第１実施形態に係るメモリシステム１の概略全体ブロック図を示す。メモリシステム１は、少なくとも、第１集積回路であるＩＣ１０、第２集積回路であるＩＣ２０及びＤＲＡＭ（Dynamic Random Access Memory）３０を備える。電源回路４０及びバッテリ５０の内の一方又は双方もメモリシステム１の構成要素に含まれる、と考えても良い。
【００１８】
ＩＣ１０は、特にＡＳＩＣ（Application Specific Integrated Circuit）に分類される回路であって良い。ＩＣ１０上には、電源電圧ＶＤＤ１にて駆動する主回路１１と、電源電圧ＶＤＤ２にて駆動するＩ／Ｏポート（入出力ポート）１２が形成されている。本実施形態において、特に記述無き限り、任意の電圧は共通の０Ｖ（ボルト）の基準電位から見た電圧を指す。尚、電源電圧ＶＤＤ２は、複数の電源電圧から形成されうる。具体的には例えば、電源電圧ＶＤＤ２は、３．０Ｖの電源電圧と１．５Ｖの電源電圧から形成される（勿論、数値は例示である）。ＩＣ２０上には、電源電圧ＶＤＤ３にて駆動するアプリケーション回路２１が形成されている。ＩＣ２０も、ＡＳＩＣに分類されうる。図２に示す如く、ＩＣ２０はＩＣ１０と物理的に分離した集積回路であり、ＩＣ１０とは別個独立に製造される。ＩＣ１０を第１チップと呼ぶこともでき、ＩＣ２０を、第１チップと物理的に分離した第２チップと呼ぶこともできる。
【００１９】
主回路１１は、自身への入力信号に対して所定の第１信号処理を実行し、アプリケーション回路２１は、その第１信号処理の結果を用いた第２信号処理を実行する。より具体的には例えば、主回路１１は、自身に入力される第１信号に対して所定の第１信号処理を実行することで第２信号を生成し、アプリケーション回路２１は、その第２信号に対して所定の第２信号処理を実行することで第３信号を生成する。
【００２０】
ＤＲＡＭ３０は、任意の種類のＤＲＡＭである。本実施形態では、ＤＲＡＭ３０がＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）の一種である、ＤＤＲ３ ＳＤＲＡＭ（Double-Data-Rate3 Synchronous Dynamic Random Access Memory）であることを想定する。ＤＲＡＭ３０は、電源電圧ＶＤＤ４にて駆動する。
【００２１】
電源回路４０は、バッテリ５０から供給される入力電圧Ｖｉｎに基づき電源電圧ＶＤＤ１〜ＶＤＤ４を生成する。アプリケーション回路２１は、電源制御信号を電源回路４０に供給することによって、主回路１１に対する電源電圧ＶＤＤ１の供給有無を制御することができる。更に、回路２１は、Ｉ／Ｏポート１２及びＤＲＡＭ３０に対する電源電圧ＶＤＤ２及びＶＤＤ４の供給有無を制御できても良い。以下では、電源電圧ＶＤＤ２、ＶＤＤ３及びＶＤＤ４が、常に、Ｉ／Ｏポート１２、回路２１及びＤＲＡＭ３０に供給されているものとする。バッテリ５０は、任意の種類の電池から成り、例えばリチウムイオン電池又はニッケル水素電池等の二次電池から成る。バッテリ５０は、自身の有する電池の出力電圧を入力電圧Ｖｉｎとして電源回路４０に供給する。
【００２２】
Ｉ／Ｏポート１２は、主回路１１及びアプリケーション回路２１間に介在していると共に、主回路１１及びＤＲＡＭ３０間に介在している。回路１１及び２１間において、Ｉ／Ｏポート１２を介し、任意の信号の送信及び受信が可能である（図３参照）。主回路１１は、Ｉ／Ｏポート１２を介してＤＲＡＭ３０が保持しているデータをＤＲＡＭ３０から読み出すことができると共に、Ｉ／Ｏポート１２を介してＤＲＡＭ３０に任意のデータを書き込むことが可能である（図３参照）。ＤＲＡＭ３０はＩＣ１０用のＤＲＡＭであって、ＩＣ２０はＤＲＡＭ３０の使用を想定していない。故に、回路２１及びＤＲＡＭ３０間における直接的な信号、データのやり取りは行われず、回路２１は、Ｉ／Ｏポート１２を介してＤＲＡＭ３０が保持しているデータをＤＲＡＭ３０から読み出したり、Ｉ／Ｏポート１２を介してＤＲＡＭ３０に任意のデータを書き込んだりできない（図３参照）。
【００２３】
図４に、Ｉ／Ｏポート１２及びＤＲＡＭ３０間の接続関係を示す。ＤＲＡＭ３０は、複数の端子（ピン）を備えており、その複数の端子には、ライン群１００を介してＩ／Ｏポート１２の端子群１２０に接続される端子群１１０が含まれていると共に、図示されないクロック生成回路からの外部クロックを受けるＣＫ端子が含まれている。端子群１１０は、リセット信号Ｓ＿ＲＥＳＥＴを受けるＲＥＳＥＴ端子、クロックイネーブル信号Ｓ＿ＣＫＥを受けるＣＫＥ端子、ロウアドレスストローブ信号Ｓ＿ＲＡＳを受けるＲＡＳ端子、カラムアドレスストローブ信号Ｓ＿ＣＡＳを受けるＣＡＳ端子、ライトイネーブル信号Ｓ＿ＷＥを受けるＷＥ端子、アドレス信号を受けるアドレス端子及びデータ信号の入力及び出力を行うデータ入出力端子などを含む。尚、図４に示すものとは異なるが、ＲＥＳＥＴ端子は、Ｉ／Ｏポート１２とは異なるＩ／Ｏポート（不図示）に接続されていても良く、この場合、ＲＥＳＥＴ端子は端子群１１０に含まれないと解される。
【００２４】
主回路１１は、ＤＲＡＭ３０の動作を指定する所望のコマンドをＤＲＡＭ３０に対して発行する機能を持つ。発行するコマンドの種類及びコマンドの発行タイミングは、メモリシステム１内にて決定される、或いは、メモリシステム１の上位システム（不図示）にて決定される。主回路１１にて発行されるコマンドは、ＤＤＲ３ ＳＤＲＡＭとしてのＤＲＡＭ３０に対して供給可能な任意のコマンドを含み、例えば、ＤＲＡＭ３０にライト動作を行わせるライトコマンド及びＤＲＡＭ３０にリード動作を行わせるリードコマンドを含む。ライト動作では、アドレス信号にて指定されたＤＲＡＭ３０内のアドレスのメモリセルに、データ信号にて指定されたデータを書き込む。リード動作では、アドレス信号にて指定されたＤＲＡＭ３０内のアドレスのメモリセルからデータを読み出して、読み出したデータを上記データ入出力端子からＩ／Ｏポート１２へ出力する。
【００２５】
Ｉ／Ｏポート１２は、端子群１２０を有し、主回路１１の発行コマンドに応じた制御信号を端子群１２０からライン群１００を介してＤＲＡＭ３０（ＤＲＡＭ３０の端子群１１０）に出力する機能を持つ。即ち、Ｉ／Ｏポート１２は、主回路１１の発行コマンドに従った動作がＤＲＡＭ３０にて行われるように、主回路１１の発行コマンドを制御信号の形態にて端子群１２０を介し実際にＤＲＡＭ３０に出力する。Ｉ／Ｏポート１２からＤＲＡＭ３０への制御信号は、上述の信号Ｓ＿ＣＫＥ、Ｓ＿ＲＡＳ、Ｓ＿ＣＡＳ、Ｓ＿ＷＥ及びアドレス信号などを含み、更に信号Ｓ＿ＲＥＳＥＴを含みうる。発行コマンドがライトコマンドであるときには、Ｉ／Ｏポート１２からＤＲＡＭ３０への出力信号にデータ信号も含まれる。また、Ｉ／Ｏポート１２は、ＤＲＡＭ３０から出力される信号（リードコマンドに応答してＤＲＡＭ３０から読み出されたデータ信号等）を受け、受けた信号を主回路１１に伝達する機能も持つ。
【００２６】
端子群１１０の各端子及び端子群１２０の各端子に加わる信号は電圧信号であって、ハイレベル又はハイレベルよりも電位の低いローレベルをとる。端子群１１０の各端子及び端子群１２０の各端子に加わる信号において、ハイレベルとローレベルは互いに異なる論理値を持つ。
【００２７】
ところで、ＤＲＡＭ３０におけるメモリセルは、電荷の蓄積によってデータを記憶するコンデンサにて形成されるため、データを保持し続けるためには記憶保持動作であるリフレッシュが必要である。ＤＲＡＭ３０のリフレッシュの内、外部クロックの入力を必要とすることなくデータの継続的保持を可能にするリフレッシュは、セルフリフレッシュと呼ばれる。ＤＲＡＭ３０は、自身に入力されたコマンドに従って複数の動作モードの何れかにて動作する。その複数の動作モードには、少なくとも、リードコマンド及びライトコマンドの制御信号を受けてデータの読み出し及び書き込みが可能な通常モード（基準モード）と、セルフリレッシュが実行されるセルフリレッシュモード（以下、ＳＲモードとも言う）が含まれる。
【００２８】
主回路１１は、ＤＲＡＭ３０の動作モードをＳＲモード以外の動作モード（通常モードを含む）からＳＲモードに移行させるためのセルフリフレッシュエントリコマンド（以下、ＳＲＥコマンドという）を発行することができると共に、ＤＲＡＭ３０の動作モードをセルフリフレッシュモードから通常モードに復帰させるためのセルフリフレッシュイグジットコマンド（以下、ＳＲＸコマンドという）を発行することができる。
【００２９】
メモリシステム１において、主回路１１の駆動が一時的に不要であるとき、電力消費を抑制すべく、ＤＲＡＭ３０の動作モードをＳＲモードに移行させた状態で主回路１１の電源をオフにする、という措置がとられる。主回路１１の電源をオフにするという措置は、主回路１１と異なるアプリケーション回路２１を主導にして行われる。回路２１がＤＲＡＭ３０を直接制御できる形態であれば、回路２１自身がＤＲＡＭ３０にＳＲＸコマンドを発行して主回路１１の電源をオフすれば足るが、上述の如く、ＤＲＡＭ３０はＩＣ１０用のＤＲＡＭであり、ＩＣ２０はＤＲＡＭ３０を制御できない（ＩＣ２０は、ＤＲＡＭ３０の動作を指定するコマンドの発行機能を持たない）。このような形態において、メモリシステム１では、図５〜図７に示す手順により上記措置を実現する。
【００３０】
図５には、ＤＲＡＭ３０の動作モード制御及び主回路１１の電源オン／オフ制御に関するメモリシステム１の動作フローチャートの第１階層が示されている。尚、主回路１１に電源電圧ＶＤＤ１が供給されている状態を“主回路１１の電源のオン”と表現し、主回路１１に対する電源電圧ＶＤＤ１の供給が停止している状態を“主回路１１の電源のオフ”と表現する。主回路１１の電源オフは、電源回路４０による電源電圧ＶＤＤ１の生成停止によって実現されても良いし、電源回路４０において電源電圧ＶＤＤ１が出力される端子と主回路１１の電源端子との間を遮断することによって実現されても良い。
【００３１】
主回路１１の電源がオンであって且つＤＲＡＭ３０の動作モードが通常モードである状態を起点にして、ステップＳ１１の処理が実行される。ステップＳ１１において、アプリケーション回路２１は主回路１１の動作要否を判定する。主回路１１の動作が不要と判定すると、ステップＳ１１からステップＳ１２を経由してステップＳ１３に移行し、ステップＳ１３の電源オフ処理が行われる。電源オフ処理の完了後、ステップＳ１４において、アプリケーション回路２１は主回路１１の動作要否を判定する。そして、主回路１１の動作が必要と判定すると、ステップＳ１４からステップＳ１５を経由してステップＳ１６に移行し、ステップＳ１６の電源オン処理が行われる。電源オン処理の完了後、ステップＳ１１に戻る。電源オフ処理及び電源オン処理は、アプリケーション回路２１の主導の下、アプリケーション回路２１及び主回路１１により実現される。尚、ステップＳ１１及びＳ１４における主回路１１の動作要否判定は、アプリケーション回路２１と異なる回路（例えば、回路１１及び２１の上位システムの回路）にて行われても良い。
【００３２】
図６及び図７に、電源オフ処理及び電源オン処理のフローチャートを示す。図８に、電源オフ処理とその後の電源オン処理の実行期間中における、メモリシステム１内の状態を示す。図８において、記号ｒ２１〜ｒ２５は、図６のステップＳ２１〜Ｓ２５の処理内容又は処理タイミングに対応しており、記号ｒ３１、ｒ３３〜ｒ３５は、図７のステップＳ３１、Ｓ３３〜Ｓ３５の処理内容又は処理タイミングに対応している。Ｉ／Ｏポート１２には常に電源電圧ＶＤＤ２が供給されている。
【００３３】
電源オフ処理では、ステップＳ２１〜Ｓ２５の処理が順次実行される。電源オフ処理の開始時点において主回路１１の電源はオンである。ステップＳ２１において、アプリケーション回路２１は主回路１１に対し所定の要求信号ｒ２１を送信する。要求信号ｒ２１は、例えば、ＤＲＡＭ３０の動作モードをＳＲモードに移行させるべきことの要求を含み、その移行後、主回路１１の電源をオフにすることの通知を含む。
【００３４】
要求信号ｒ２１に受けた主回路１１は、ステップＳ２２にて、要求信号ｒ２１に応答してＳＲＥコマンドをＤＲＡＭ３０に発行する。そうすると、ＳＲＥコマンドに応じた制御信号が端子群１２０を介しＩ／Ｏポート１２からＤＲＡＭ３０に出力され、ＤＲＡＭ３０の動作モードが通常モードからＳＲモードに移行する（図８のタイミングｒ２２参照）。
【００３５】
ＤＲＡＭ３０の動作モードがＳＲモードに移行した後、ステップＳ２３において、主回路１１は、アプリケーション回路２１に対し、所定の電源オフ許可信号ｒ２３を送信する。信号ｒ２３は、例えば、ＤＲＡＭ３０の動作モードのＳＲモードへの移行が完了したので自身の電源をオフにしても良い、という意味合いを持つ。
【００３６】
電源オフ許可信号ｒ２３を受けたアプリケーション回路２１は、ステップＳ２４において、Ｉ／Ｏポート１２内の出力保持回路１２Ａ（図９参照）に対し所定の出力保持信号を出力する。図９に示す如く、アプリケーション回路２１は、出力保持回路１２Ａに対し出力保持制御信号を供給している。出力保持制御信号は、第１レベル又は第１レベルと異なる第２レベルをとる電圧信号である。ここでは、第１レベルがハイレベルであって第２レベルがローレベルであるとする。ハイレベルの出力保持制御信号は出力保持信号に相当し、ローレベルの出力保持制御信号は出力保持信号に相当しない。即ち、出力保持制御信号がハイレベルであるときのみ、出力保持信号が出力保持回路１２Ａに供給されることになり、出力保持制御信号がローレベルであるとき、出力保持信号の出力保持回路１２Ａへの供給は停止されている。図８のｒ２４は、出力保持制御信号のローレベルからハイレベルへの切り替わりタイミングを示している。
【００３７】
出力保持回路１２Ａは、出力保持信号が供給されているとき、端子群１２０（図４参照）に含まれる対象端子から出力される信号の電圧レベルを所定レベルに保持する（出力保持信号の供給停止時には当該保持は行われない）。対象端子は１以上の端子であって良い。仮に出力保持回路１２Ａが存在しない場合、主回路１１の電源がオンからオフに切り替わる第１タイミング、主回路１１の電源がオフに維持されている第２タイミング、又は、主回路１１の電源がオフからオンに切り替わる第３タイミングにおいて、予期しない不要信号（不要パルス等）がＩ／Ｏポート１２からＤＲＡＭ３０に加わり、予期しない動作がＤＲＡＭ３０に生じることがある。これらのタイミングにおいて予期しない動作がＤＲＡＭ３０に生じないように、出力保持回路１２Ａは、出力保持信号の供給に応答して、対象端子から出力される信号の電圧レベルを所定レベルに保持する。
【００３８】
具体的には例えば、出力保持回路１２Ａは、出力保持信号の供給に応答し、端子群１２０の内、ＣＫＥ端子に接続される第１対象端子の電圧レベルをローレベルに保持し、且つ、端子群１２０の内、ＲＥＳＥＴ端子に接続される第２対象端子の電圧レベルをハイレベルに保持する。ＤＲＡＭ３０の動作モードをＳＲモードに維持しておくためには、ＣＫＥ端子の電圧レベルをローレベルに維持しておく必要があるからであり、また、ＲＥＳＥＴ端子の電圧レベルがローレベルになるとＤＲＡＭ３０がリセットされるからである。ＤＲＡＭ３０がリセットされると、ＤＲＡＭ３０に保持、記憶されているデータの全部又は一部が破棄される。第１対象端子は、ＤＲＡＭ３０の動作モードをＳＲモードに維持しておくために、ローレベルに保持されておくべき端子であると言える。第２対象端子は、ＤＲＡＭ３０がリセットされないように、ハイレベルに保持されておくべき端子であると言える。上記の第１及び第２対象端子以外の端子（例えば、端子群１２０の内、ＤＲＡＭ３０のＲＡＳ端子、ＣＡＳ端子、ＷＥ端子、アドレス端子及び／又はデータ入出力端子に接続される端子）が、他の対象端子として端子群１２０に含まれていても良い。
【００３９】
ステップＳ２４に続くステップＳ２５において、アプリケーション回路２１は、電源制御信号の出力を介して電源回路４０を制御することで、主回路１１の電源をオンからオフに切り替える（図８のタイミングｒ２５参照）。
【００４０】
次に、図７を参照して電源オン処理を説明する（図８も参照）。電源オン処理では、ステップＳ３１〜Ｓ３５の処理が順次実行される。まず、ステップＳ３１において、アプリケーション回路２１は、電源制御信号の出力を介して電源回路４０を制御することで主回路１１の電源をオフからオンに切り替える（図８のタイミングｒ３１参照）。
【００４１】
主回路１１の電源がオンとなって主回路１１が起動すると、主回路１１は、所定の初期化処理を実行する。初期化処理は、ステップＳ３２、Ｓ３３及びＳ３５の処理を含んでいる。ステップＳ３２において、主回路１１は、Ｉ／Ｏポート１２（出力保持回路１２Ａ）に供給されている出力保持制御信号の電圧レベルをチェックすることで、出力保持信号が出力保持回路１２Ａに供給されているか否かを確認する。出力保持信号が出力保持回路１２Ａに供給されている場合、主回路１１は、ＤＲＡＭ３０の現在の動作モードがＳＲモードであって当該動作モードを通常モードに復帰させる必要があると認識して、後述のステップＳ３３及びＳ３５の処理を行う。図７では、ＳＲモードからの復帰についてのみ考えているため、出力保持信号がステップＳ３２において出力保持回路１２Ａに供給されていない場合における動作の説明は割愛する。
【００４２】
出力保持信号が出力保持回路１２Ａに供給されていることを確認した主回路１１は、ステップＳ３３において、出力保持回路１２Ａへの出力保持信号の供給停止を求める要求信号ｒ３３をアプリケーション回路２１に出力する。
【００４３】
すると、アプリケーション回路２１は、受信した要求信号ｒ３３に応答し、ステップＳ３４において、出力保持回路１２Ａに対する出力保持信号の供給を停止する、即ち、出力保持制御信号の電圧レベルをハイレベルからローレベルに切り替える（図８のタイミングｒ３４参照）。
【００４４】
出力保持信号の供給停止を確認した主回路１１は、ステップＳ３５において、ＳＲＸコマンドをＤＲＡＭ３０に発行する。そうすると、ＳＲＸコマンドに応じた制御信号が端子群１２０を介しＩ／Ｏポート１２からＤＲＡＭ３０に出力され、ＤＲＡＭ３０の動作モードがＳＲモードから通常モードに復帰する（図８のタイミングｒ３５参照）。ＳＲＸコマンドに相当する制御信号は、クロックイネーブル信号Ｓ＿ＣＫＥのローレベルからハイレベルへの切り替えを含んでいる。尚、ステップＳ３５では、初期化処理の内の、未実行の処理も実行される。
【００４５】
本実施形態によれば、或るチップ（ＩＣ２０）が他のチップ（ＩＣ１０）用のＤＲＡＭを直接制御できない場合においても、前者のチップの主導の下で、当該ＤＲＡＭをＳＲモードに移行させ且つ後者のチップの回路の電源をオフにすることができ、所望の省電力が実現される。
【００４６】
＜＜第２実施形態＞＞
本発明の第２実施形態を説明する。第２実施形態では、第１実施形態のメモリシステム１を搭載した撮像装置２００を説明する。図１０は、撮像装置２００の概略全体ブロック図である。撮像装置２００は、第１実施形態で述べた符号１０、２０、３０、４０及び５０によって参照される各部位を備えると共に、撮像部２１０、表示部２２０及び記録媒体２３０を備える。
【００４７】
撮像部２１０は、光学系、及び、ＣＣＤ（Charge Coupled Device）又はＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサなどから成る撮像素子（固体撮像素子）２１１を備え、被写体を撮影することで得た画像信号を撮像素子２１１から出力する。表示部２２０は、液晶ディスプレイパネル等から成る表示装置であり、任意の映像を表示する。記録媒体２３０は、カード状半導体メモリや磁気ディスク等の不揮発性メモリであり、撮像部２１０の撮影画像の画像信号等を記録する。撮像装置２００の電源回路４０は、上述の電源電圧ＶＤＤ１〜ＶＤＤ４の他、撮像装置２００を構成する電子部品に対する電源電圧も生成する。
【００４８】
ＩＣ１０における主回路１１は撮像素子２１１に接続され、撮像素子２１１の出力に基づく第１画像信号が主回路１１に入力される。第１画像信号は、撮像素子２１１の出力画像信号そのもの、又は、撮像素子２１１の出力画像信号に対し所定の信号処理（Ａ／Ｄ変換等）を施して得られる画像信号であって良い。
【００４９】
主回路１１は、第１画像信号に対して所定の第１信号処理（例えば、ノイズ低減処理、デモザイキング処理及びＹＵＶ変換）を施すことで第２画像信号を生成する。例えば、第２画像信号は、撮像部２１０による撮影画像を輝度信号Ｙ並びに色差信号Ｕ及びＶにて表現したＹＵＶ信号である。ＩＣ２０におけるアプリケーション回路２１は、主回路１１から供給される第２画像信号に対して所定の第２信号処理を施すことで第３画像信号を生成することができる。
【００５０】
例えば、第３画像信号は、表示部２２０に対して供給される表示用信号を含んでいる。アプリケーション回路２１は、被写体の撮影画像の画像信号の一種である第２画像信号に対し、表示部２２０の画素数に合わせた解像度変換を含む信号処理を施すことで、表示用信号を生成することができる。アプリケーション回路２１は、表示用信号を表示部２２０に供給することで被写体の撮影画像を表示部２２０に表示させることができる。また例えば、第３画像信号は、記録媒体２３０に記録されるべき記録用信号を含んでいても良い。アプリケーション回路２１は、第２画像信号に対し所定の圧縮処理を施すことで記録用信号を生成することができ、該記録用信号を記録媒体２３０に記録させることができる。
【００５１】
ここで、図１１を参照し、撮像装置２００と同様の構成を有するｎ種類の撮像装置２００［１］〜２００［ｎ］の設計及び製造を行う場合を考える（ｎは２以上の整数）。撮像装置２００［１］〜２００［ｎ］に、夫々、互いに異なる第１〜第ｎ機能を持たせる必要があるが、撮像素子２１１の出力から第２画像信号を生成するまでの信号処理は撮像装置２００［１］〜２００［ｎ］間で共通であるものとする。第１〜第ｎ機能は第２画像信号を利用して実現される機能であるとする。
【００５２】
共通使用できる部品があれば部品の共通化を図った方が設計コストや製造コスト面で有利である。このため、第２画像信号の生成までの信号処理を行うＩＣ（ＩＣ１０に相当）と、第２画像信号を利用した信号処理を行うＩＣ（ＩＣ２０に相当）とを切り分け、前者のＩＣを撮像装置２００［１］〜２００［ｎ］の夫々に共通して適用することが実用的である。つまり、第２画像信号までの信号処理を担うＩＣ１０を製造し、当該ＩＣ１０を撮像装置２００［１］〜２００［ｎ］の夫々に共通して適用する。一方、撮像装置２００［１］〜２００［ｎ］において夫々第１〜第ｎ機能を持たせるべく、ＩＣ２０［１］〜２０［ｎ］を夫々撮像装置２００［１］〜２００［ｎ］に適用する。ＩＣ２０［１］〜２０［ｎ］は、夫々、第１〜第ｎ機能を実現する。ＩＣ２０［１］〜２０［ｎ］は、夫々、ＩＣ２０の一形態であるが、撮像装置２００［１］〜２００［ｎ］に合わせて別個に設計及び製造される。
【００５３】
このように各撮像装置が設計及び製造される場合、各撮像装置にはＩＣ１０用のＤＲＡＭ３０が搭載されるが、ＩＣ１０とは別に設計されるＩＣ２０［ｉ］はＤＲＡＭ３０の制御を想定していない（ｉは整数）。一方、各撮像装置において、ＩＣ１０の機能が不要なタイミングにおいてはＩＣ１０の電源（詳細には主回路１１の電源）をオフにしたいという要望がある。これに鑑み、図５〜図８に示した取り決めを定めておく。これにより、ＩＣ１０及びＤＲＡＭ３０が共通使用された撮像装置２００［１］〜２００［ｎ］の夫々において、ＤＲＡＭ３０の動作モードをＳＲモードに移行させた上での主回路１１の電源オフと、その状態からの復帰を実現することが可能となる。
【００５４】
＜＜変形等＞＞
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【００５５】
メモリシステム１を、任意の電子機器に搭載しても良い。電子機器は、任意の情報の取得、記録、再生又は加工等を行うことのできる任意の情報機器であり、例えば、撮像装置、携帯電話機、情報端末、パーソナルコンピュータ、電子書籍リーダ、電子辞書、デジタルカメラ、ゲーム機器又はナビゲーション装置である。
【符号の説明】
【００５６】
１  メモリシステム
１０  ＩＣ（第１チップ）
１１  主回路
１２  Ｉ／Ｏポート
１２Ａ  出力保持回路
２０  ＩＣ（第２チップ）
２１  アプリケーション回路
３０  ＤＲＡＭ
２００  撮像装置
２１０  撮像部
２１１  撮像素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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