(57)【要約】【課題】金属配線層の形成時に当該金属配線層の表面に生じた突起状構造物を確実に除去することができる半導体装置の製造方法および突起状構造物が除去された半導体装置を提供する。【解決手段】半導体基板上に金属配線層を形成する。次に、金属配線層の表面に形成された突起状構造物の先端部分を含む一部が露出する膜厚のレジスト膜を金属配線層上に形成する。突起状構造物のレジスト膜から露出した部分をエッチングにより除去する。上記のエッチングの後に金属配線層を部分的にエッチングして金属配線層に配線パターンを形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に金属配線層を形成する金属配線層形成工程と、
前記金属配線層の表面に生じた突起状構造物の先端部分を含む一部を露出させる膜厚のレジスト膜を前記金属配線層の表面に形成するレジスト膜形成工程と、
前記突起状構造物の前記レジスト膜から露出した部分をエッチングにより除去する第１のエッチング工程と、
前記第１のエッチング工程の後に前記金属配線層を部分的にエッチングして前記金属配線層に配線パターンを形成する第２のエッチング工程と、
を含む半導体装置の製造方法。
【請求項２】
前記レジスト膜形成工程の前に前記金属配線層の表面を洗浄する洗浄工程を更に含む請求項１に記載の製造方法。
【請求項３】
前記洗浄工程において、前記金属配線層の表面に当接されるブラシによって前記金属配線層の表面の洗浄を行う請求項２に記載の製造方法。
【請求項４】
前記洗浄工程において、前記金属配線層の表面に噴射される水流によって前記金属配線層の表面の洗浄を行う請求項２または３に記載の製造方法。
【請求項５】
前記第１のエッチング工程において、前記半導体基板を回転させつつ前記金属配線層の表面にエッチング液を供給する請求項１乃至４のいずれか１項に記載の製造方法。
【請求項６】
前記第２のエッチング工程の後に前記金属配線層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に他の金属配線層を形成する工程と、
を更に含む請求項１乃至５のいずれか１項に記載の製造方法。
【請求項７】
半導体基板と、
前記半導体基板の主面に形成され、且つ前記半導体基板の主面に対して斜め方向に伸びる突起状構造物を表面に有する金属配線層と、を含み、
前記突起状構造物は、先端部に前記半導体基板の主面と略平行な端面を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
電子部品の短絡や絶縁劣化の原因として金属配線層の表面に形成されるホイスカ（Whisker）やヒロック（hillock）等の突起状構造物が知られている。この突起状構造物は、例えば、半導体装置の金属配線層を構成するアルミニウム（Ａｌ）と下地のシリコン（Ｓｉ）または二酸化シリコン（ＳｉＯ２）等との熱膨張係数の差異に起因してアルミニウムの内部に生じる応力を緩和しようとして新たな結晶がもとの結晶の外側に向けて成長することにより発生するものと考えられている。このような金属配線層の表面に形成される突起状構造物は、時間とともに成長し、これによって隣接する配線同士が短絡すると信号不良が発生し電子機器が正常に動作しなくなることがある。
【０００３】
特許文献１には、以下のような半導体装置の製造方法が記載されている。すなわち、半導体基板上に約６００ｎｍの厚さの第１アルミ配線層を形成し、この第１アルミ配線層にパターニングを施した後、第１アルミ配線層上の厚さが約３００ｎｍとなるように半導体基板上に絶縁膜を形成する。次に、反応性イオンエッチングによって絶縁膜から露出した第１アルミ配線のヒロックの部分のみを選択的にエッチングする。次に、第１アルミ配線層上に再度厚さ３００〜４００ｎｍの絶縁膜を形成して絶縁膜にコンタクト開孔を形成した後、絶縁膜上に第２アルミ配線層を形成する。このような製造方法によれば、第１アルミ配線と第２アルミ配線とのヒロックによる層間ショートを防止することができるとされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭６２−２９６４４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記したような金属配線層の表面に形成されるヒロックやホイスカ等の突起状構造物の大きさ、形状、数は、当該金属配線配層の成膜条件、膜厚、下地密着層の有無等によって異なる。このような突起状構造物を放置しておくと、突起状構造物は次第に成長して配線間ショートを引き起こす場合ある。また、突起状構造物が金属配線層から剥離して浮遊状態となって信頼性に影響を及ぼすおそれがある。従って、このような突起状構造物は、可能な限り除去することが好ましい。
【０００６】
上記した特許文献１は、第１アルミ配線層の形成後に実施される絶縁膜を形成するためのバイアススパッタ処理において基板温度が約３００℃となることに起因して第１アルミ配線層上にヒロックが生じるとされている。しかしながら、上記の特許文献１では、絶縁膜の形成前のアルミニウムの成膜時に生じる突起状構造物に関しては言及されていない。特許文献１に記載の製造方法によればヒロックのようなノジュール状（こぶ状）の突起状構造物に対しては有効と考えられる。しかしながら、絶縁膜の形成前に金属配線層の表面から斜め方向に伸びる細長い髭状の構造物（ホイスカ）が成長していた場合には、ホイスカの影となる部分（すなわちホイスカの下方部分）において絶縁膜の膜厚が不十分となり、その後の反応性イオンエッチングによって、当該部分における金属配線層がエッチングされてしまうおそれがある。
【０００７】
一方、半導体装置の金属配線上に生じる突起状構造物を除去する他の方法としてスクラバ処理の実施が考えられる。スクラバ処理は、例えば、半導体ウエハを回転させながら、半導体ウエハにブラシを適当な圧力で接触させ、純水を流しながらブラシを回転・移動することで、半導体ウエハ表面のゴミや付着・堆積物を除去するウエハ表面の洗浄処理である。本発明者は、スクラバ処理によって金属配線層の表面に生じた突起状構造物の除去を試みたところ、突起状構造物の直径が大きくなる程、除去される突起状構造物の割合（除去率）は小さくなる傾向がみられることを確認した。そして、突起状構造物の直径が１μｍ以上となると、スクラバ処理後においても突起状構造物の殆どが金属配線層の表面に残存することを確認した。すなわち、スクラバ処理の実施のみでは、金属配線層の表面に生じた突起状構造物を完全に除去することは困難であることが判明した。
【０００８】
本発明はかかる点に鑑みてなされたものであり、金属配線層の形成時に当該金属配線層の表面に生じた突起状構造物を確実に除去することができる半導体装置の製造方法および突起状構造物が除去された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板上に金属配線層を形成する金属配線層形成工程と、前記金属配線層の表面に生じた突起状構造物の先端部分を含む一部を露出させる膜厚のレジスト膜を前記金属配線層の表面に形成するレジスト膜形成工程と、前記突起状構造物の前記レジスト膜から露出した部分をエッチングにより除去する第１のエッチング工程と、前記第１のエッチング工程の後に前記金属配線層を部分的にエッチングして前記金属配線層に配線パターンを形成する第２のエッチング工程と、を含む。
【００１０】
また、本発明に係る半導体装置は、半導体基板と、前記半導体基板の主面に形成され、且つ前記半導体基板の主面に対して斜め方向に伸びる突起状構造物を表面に有する金属配線層と、を含み、前記突起状構造物は、先端部に前記半導体基板の主面と略平行な端面を有する。
【発明の効果】
【００１１】
本発明によれば、金属配線層の表面に生じた突起状構造物を確実に除去することが可能な半導体装置の製造方法および突起状構造物が除去された半導体装置を提供することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る半導体装置の製造方法を示す製造工程フロー図である。
【図２】図２（ａ）〜図２（ｄ）は、本発明の実施形態に係る半導体装置の製造工程の各ステップにおける半導体装置の断面図である。
【図３】図３（ａ）〜図３（ｄ）は、本発明の実施形態に係る半導体装置の製造工程の各ステップにおける半導体装置の断面図である。
【図４】本発明の実施形態に係る半導体装置の製造工程の各ステップにおける金属配線層の表面の状態を示す拡大断面図である。
【図５】本発明の実施形態に係る半導体装置を構成する金属配線層の表面の拡大断面図である。
【図６】本発明の他の実施形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図面を参照しつつ説明する。なお、各図面において同一または対応する構成要素または部分には同一の参照符号を付与している。
【００１４】
図１は、本発明の実施形態に係る半導体装置の製造方法を示す製造工程フロー図である。図２（ａ）〜（ｄ）および図２（ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造工程の各ステップにおける半導体装置の断面図である。なお、図２および図３には、半導体ウエハに形成される複数の半導体装置のうちの１つのみが示されている。
【００１５】
なお、以下の説明では、半導体基板上にＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を形成する場合を例示するが、本発明はこれに限定されるものではなく、半導体基板上にバイポーラトランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ダイオード、サイリスタ等を含む他の半導体素子を形成する場合にも本発明を適用することが可能である。また、複数の半導体素子を単一の半導体基板上に集積した集積回路を製造する場合に本発明を適用することも可能である。
【００１６】
初めに、半導体ウエハ準備工程（ステップＳ１）が実施される。半導体ウエハは、公知のＣＺ法またはＦＺ法などによって得られたシリコンウエハを使用することができる。図３（ａ）に示すように、本実施形態では、ｐ型の導電型を有する半導体基板１０を構成する半導体ウエハが用いられる。
【００１７】
次に、半導体素子形成工程（ステップＳ２）が実施される。半導体素子形成工程においては、図２（ｂ）に示すように、Ｎウェル１１、素子分離層１２、ソース領域１４、ドレイン領域１５、ゲート酸化膜１６およびゲート電極１８が順次形成される。
【００１８】
半導体素子形成工程では、初めにＮウェル１１が形成される。具体的には、Ｎウェル１１の形成領域に対応する部分に開口部を有するＳｉＯ２からなるマスク（図示せず）を介して、リン（Ｐ）イオンを半導体基板１０の表面に注入する。その後、リン（Ｐ）を半導体基板１０の内部に熱拡散させることによりＮウェル１１が形成される。
【００１９】
次に、公知のＬＯＣＯＳ（Local Oxidation of Silicon）法によってＮウェル１１の外周を囲むように素子分離層１２を形成する。
【００２０】
次に、熱酸化法によってＮウェル１１の表面にＳｉＯ２からなるゲート酸化膜１６を形成する。次に、公知のＣＶＤ（Chemical Vapor Deposition）法によってゲート酸化膜１６上に多結晶シリコン膜を形成する。その後、公知のフォトリソグラフィ技術を用いて多結晶シリコン膜にパターニングを施すことによりゲート電極１８を形成する。
【００２１】
次に、ゲート電極１８をマスクとしてＮウェル１１の表面にボロン（Ｂ）イオンを注入することによりゲート電極１８を間に挟む両側にｐ型の導電型を有するソース領域１４およびドレイン領域１５を形成する。以上の各処理を経て半導体素子形成工程（ステップＳ２）が完了する。
【００２２】
次に、コンタクト形成工程（ステップＳ３）が実施される。コンタクト形成工程では、図２（ｃ）に示すように、半導体素子が形成された半導体基板１０の表面にＳｉＯ２等の絶縁体からなる絶縁膜２０が形成される。絶縁膜２０は、例えば、シラン（ＳｉＨ４）ガスと酸素（Ｏ２）ガスとを材料ガスとして使用した公知のＣＶＤ法によって形成することができる。次に、図２（ｄ）に示すように、公知のフォトリソグラフィ技術およびドライエッチング技術を用いて絶縁膜２０に、ソース領域１４、ドレイン領域１５およびゲート電極１８にそれぞれ達するコンタクトホール２２を形成する。
【００２３】
次に、金属配線層形成工程（ステップＳ４）が実施される。金属配線層形成工程では、例えば、半導体基板１０を加熱しつつアルミニウム（Ａｌ）等からなる金属膜をスパッタリングによって成膜する公知の高温スパッタ法（リフロースパッタ法）によって金属配線層３０を半導体基板１０上に形成する（図３（ａ）参照）。金属配線層３０を構成するアルミニウム（Ａｌ）は、コンタクトホール２２内にも充填され、ドレイン領域１４、ソース領域１５およびゲート電極１８に接続される。スパッタリング時において半導体基板１０を高温にして、金属材料を流動化させることでコンタクトホール２２内における金属材料の充填性を良好とすることができる。金属配線層３０を構成する金属膜を成膜した後、半導体基板１０を冷却する。このとき、金属配線層３０（Ａｌ）と、下地の半導体基板１０（Ｓｉ）または絶縁膜２０（ＳｉＯ２）との熱膨張係数の差異に起因して金属配線層３０の内部に応力が生じる。そして、この金属配線層３０内に生じた応力に起因して、金属配線層３０の表面には、ホイスカ等の突起状構造物が成長する場合ある。
【００２４】
図４（ａ）は、金属配線層３０を構成する金属膜を高温スパッタによって形成して冷却処理を行った後の金属配線層３０の表面の状態を示す拡大断面図である。図４（ａ）に示すように、半導体基板１０または絶縁膜２０上に形成された金属配線層３０の表面には、突起状構造物の一種であるホイスカ３２が形成されている。ホイスカ３２は、金属配線層３０を構成する金属膜の成膜条件や膜厚等によってその大きさ（直径および長さ）が異なるが、金属配線層３０の表面には直径１μｍ程度、長さ３μｍ程度の複数のホイスカ３２が金属配線層３０の表面に形成されているものとする。
【００２５】
次に、ウエハ洗浄工程（ステップＳ５）が実施される。ウエハ洗浄工程では、スクラバ装置を用いてウエハ洗浄が行われる。すなわち、ウエハ洗浄工程では、金属配線層３０の表面にブラシを適当な圧力で接触させ、純水を流しながらブラシを回転・移動することで、半導体ウエハ表面のゴミや付着・堆積物が除去されるとともに、金属配線層３０の表面に形成された比較的直径が小さく強度の低い突起状構造物や、金属配線層３０から剥離した突起状構造物が除去される。一方、金属配線層３０の表面に形成された比較的直径が大きく強度の高い突起状構造物は、本ウエハ洗浄工程において除去されず、金属配線層３０の表面に残存する。なお、本ウエハ洗浄工程においては、突起状構造物に外力を与えて比較的強度の低い突起状構造物を除去することが可能な他の方法を採用してもよい。例えば、金属配線層３０の表面に高圧の水流を吹き付けることにより半導体基板１０（金属配線層３０）の表面を洗浄してもよい。また、本ウエハ洗浄工程において半導体基板１０（金属配線層３０）の表面を超音波洗浄してもよい。また、本ウエハ洗浄工程においてブラシ洗浄、高圧水流洗浄および超音波洗浄のいずれか２つ以上を併用してもよい。
【００２６】
次に、レジスト膜形成工程（ステップＳ６）が実施される。レジスト膜形成工程では、図３（ｂ）に示すように、レジスト膜４０が金属配線層３０の表面に塗布される。レジスト膜４０は、金属配線層３０の表面に形成された突起状構造物の高さよりも小さい厚さとなるように形成される。例えば、長さ３μｍ程度のホイスカに対してレジスト膜４０の膜厚を５００ｎｍ程度に設定することができる。図４（ｂ）は、レジスト膜４０の形成後における金属配線層３０の表面の状態を示す拡大断面図である。図４（ｂ）に示すように、レジスト膜４０の膜厚は、ホイスカ３２の長さよりも小さくなるように設定されるので、ホイスカ３２の根本部分はレジスト膜４０内に埋設される一方、ホイスカ３２の先端部分はレジスト膜４０の上面から露出する。
【００２７】
レジスト膜４０は、公知のスピンコート法により形成することができる。すなわち、半導体ウエハは塗布機（コータ）の回転ステージ上に固定され、感光性樹脂を有機溶剤中に溶解させたレジスト液が金属配線層３０上に滴下される。その後、半導体ウエハを回転させることにより、レジスト液の厚さを半導体ウエハの全面に亘って均一にする。レジスト膜４０の膜厚は、レジスト液の量や粘度、半導体ウエハの回転速度等によって制御することが可能である。比較的低粘度のレジスト液を使用することにより、ホイスカ３２の後方へもレジスト液を十分に回り込ませることができる。これにより、レジスト液の回り込み不足に起因するホイスカ３２の後方部分におけるレジスト膜４０の膜厚低下を防止できる。金属配線層３０の表面にレジスト液を塗布した後、熱処理によってレジスト液を硬化する。なお、レジスト膜４０の半導体ウエハ外周を覆う部分の膜厚が他の部分よりも大きくなる場合があり、これが問題となる場合には、露光および現像処理を行ってレジスト膜４０の半導体ウエハ外周を覆う部分を選択的に除去してもよい。
【００２８】
次に、第１のエッチング工程（ステップＳ７）が実施される。第１のエッチング工程では、例えば、スピン方式によるウェットエッチング処理が行われる。すなわち、第１のエッチング工程では、半導体ウエハを回転させながらレジスト膜４０の表面にエッチング液を供給してエッチング液を半導体ウエハの表面全体に広げる。図４（ｃ）は、第１のエッチング工程後における金属配線層３０の表面の状態を示す拡大断面図である。図４（ｃ）に示すように、第１のエッチング工程を実施することにより、突起状構造物（ホイスカ３２）のレジスト膜４０の表面から露出した部分が除去される。
【００２９】
ここで、エッチング時間は、ホイスカ３２の直径（太さまたは幅）に応じて、以下のように見積ることができる。すなわち、ホイスカ３２は、金属配線層３０の表面に対して２０°〜５５°の傾きを有して成長すること知られている。図５に示すように、金属配線層３０の表面に対して５５°の傾きを有して成長したホイスカ３２ａの直径（太さまたは幅）をＤとすると、エッチング幅Ｗ１は、下記の式（１）によって与えられる。
Ｗ１＝｛（Ｄ／ｔａｎ５５°）２＋Ｄ２｝１／２  ・・・式（１）
一方、金属配線層３０の表面に対して２０°の傾きを有して成長したホイスカ３２ｂの直径（太さまたは幅）をＤとすると、エッチング幅Ｗ２は、下記の式（２）によって与えられる。
Ｗ２＝｛（Ｄ／ｔａｎ２０°）２＋Ｄ２｝１／２  ・・・式（２）
ここで、ホイスカ３２ａおよび３２ｂの直径（太さまたは幅）Ｄが例えば１μｍである場合、ホイスカ３２ａのエッチング幅Ｗ１は上記の式（１）より約１．２μｍとなり、ホイスカ３２ｂのエッチング幅Ｗ２は上記の式（２）より約２．９μｍとなる。ウェットエッチングでは、等方的にエッチングが進行するので、ホイスカ３２ａおよび３２ｂの直径Ｄが１μｍである場合、一方向から１．２μｍ〜２．９μｍのエッチングを行う場合に必要とされる時間の約半分の時間を第１のエッチング工程におけるエッチング時間として設定することができる。なお、第１のエッチング工程では、半導体ウエハは回転しているので、エッチングの進行に伴って直径（太さまたは幅）が小さくなったホイスカ３２が、半導体ウエハの回転に伴って生じる遠心力や振動によってエッチング処理の途中で倒れることもあるので、エッチング時間を上記の見積りよりも短くできる場合がある。
【００３０】
なお、本実施形態では、第１のエッチング工程においてスピン方式を採用することとしたが、半導体ウエハをエッチング液に浸漬してエッチングを行うディップ方式を採用することも可能である。しかしながら、スピン方式によれば、エッチングレートの安定性及び均一性が良好であり、かつ、異物除去効果が見込めるという利点を有するので、金属配線層３０の表面に生じた突起状構造物を確実に除去する観点から第１のエッチング工程ではスピン方式がより好ましい。
【００３１】
第１のエッチング工程が終了した後、レジスト膜４０が除去される。図４（ｄ）は、レジスト膜４０の除去後における金属配線層３０の表面の状態を示す拡大断面図である。図４（ｄ）に示すように、金属配線層３０の表面には、レジスト膜４０内に埋設されていたホイスカ３２の根本部分がエッチングされずに残存する。第１のエッチング工程後に金属配線層３０の表面に残存する複数のホイスカ３２の各々の高さは、略均一であり、レジスト膜４０の膜厚と略同一である。また、金属配線層３０の表面に残存するホイスカ３２の各々の先端部における端面は、第１のエッチング工程におけるエッチングによって表出した面であり、ホイスカ３２の伸びる方向（角度）に拘わらず、半導体基板１０の主面と略平行となっている。
【００３２】
このように、第１のエッチング工程によれば、レジスト膜４０の膜厚と同程度の高さの突起状構造物（ホイスカ３２）が金属配線層３０の表面に残存することとなるが、レジスト膜４０の厚さを十分に小さくすることで、突起状構造物（ホイスカ３２）の高さを小さくすることが可能である。本実施形態のようにレジスト膜４０の膜厚を５００ｎｍ程度とすることにより金属配線層３０の表面に残存するホイスカ３２の高さを５００ｎｍ以下とすることができ、配線間ショートや突起状構造物の剥離を防止することが可能である。
【００３３】
次に、金属配線層３０にパターニングを行うためのレジスト膜形成工程（ステップＳ８）が実施される。本工程では、金属配線層３０の表面にスピンコート法によってレジスト膜を構成するレジスト液を塗布して熱処理を行った後、公知の露光および現像処理によってレジスト膜に所定のマスクパターンを形成する。本実施形態では、図３（ｃ）に示すように、レジスト膜４２に後述するソース配線３１、ドレイン配線３２およびゲート配線３３に対応したパターニングが施される。
【００３４】
次に、金属配線層３０にパターニングを行うための第２のエッチング工程（ステップＳ９）が実施される。第２のエッチング工程では、レジスト膜４２に形成されたマスクパターンどおりに金属配線層３０のパターニングを行う必要があるので、異方性エッチングであるプラズマドライエッチングが好適である。金属配線層３０がアルミニウム（Ａｌ）によって構成されている場合には、エッチングガスとして、例えばＣＣｌ４、ＢＣｌ３、Ｃｌ２等を使用することが可能である。第２のエッチング工程を実施することにより、金属配線層３０には、レジスト膜４２のパターンに応じた配線パターンが形成される。本実施形態では、図３（ｄ）に示すように、ソース領域１４、ドレイン領域１５およびゲート領域１８にそれぞれ接続されたソース配線３１、ドレイン配線３２およびゲート配線３３が形成される。なお、金属配線層３０のパターニングの要求精度が比較的低い場合には、第２のエッチング工程をウェットエッチングによって行うこととしてもよい。また、第２のエッチング工程の後に、ソース配線３１、ドレイン配線３２およびゲート配線３３の半導体基板１０およびゲート電極１８に対する接触抵抗を低減するためのシンタリング処理を実施してもよい。その後、個々の半導体装置をウエハから切り出すダイシング工程を経て半導体装置が完成する。
【００３５】
このように、本発明の実施形態に係る半導体装置の製造方法によれば、金属配線層３０の成膜時点において金属配線層３０の表面にホイスカ等の突起状構造物が形成される。この突起状構造物のうち、比較的直径（太さまたは幅）が小さく強度の低いものや、既に金属配線層３０の表面から剥離したものはウエハ洗浄工程（ステップＳ５）において除去することが可能である。比較的強度の低い突起状構造物が金属配線層３０の表面に残存していると、レジスト膜形成工程（ステップＳ６）における半導体ウエハの回転によって強度の低い突起状構造物が倒れてレジスト膜４０内にその全体が埋設され、その後の第１のエッチング工程（ステップＳ７）において除去することが困難となる。その結果、配線間ショート等の不具合を引き起こすおそれがある。本実施形態に係る製造方法によれば、レジスト膜形成工程（ステップＳ６）の前にウエハ洗浄工程（ステップＳ５）において金属配線層３０の表面が、ブラシや高圧水流によって洗浄されるので、そのような問題を防止することが可能である。
【００３６】
また、本実施形態に係る半導体装置の製造方法によれば、ウエハ洗浄工程（ステップＳ５）において除去されない比較的強度の高い突起状構造物は、第１のエッチング工程（ステップＳ７）において除去することが可能である。第１のエッチング工程（ステップＳ７）では、スピン方式によるウェットエッチングによって突起状構造物のエッチングが行われるので、エッチングの途中で倒れた突起状構造物の半導体ウエハへの再付着を防止することできる。また、第１のエッチング工程（ステップＳ７）に先立って、金属配線層３０の表面には、突起状構造物３０の少なくとも一部が露出するように、レジスト膜４０が形成されるので、金属配線層３０の表面のエッチングを回避しつつ、突起状構造物のエッチングを行うことが可能である。
【００３７】
本実施形態に係る製造方法によれば、第１のエッチング工程（ステップＳ７）を実施した後もレジスト膜４０内に埋設された突起状構造物の根本部分が金属配線層３０の表面に残存する。この金属配線層３０の表面に残存する突起状構造物の各々の高さは、略均一であり、レジスト膜４０の膜厚と略同一となる。また、第１のエッチング工程（ステップＳ７）の実施後において金属配線層３０の表面に残存する突起状構造物の各々の先端部における端面は、第１のエッチング工程におけるエッチングによって表出した面であり、突起状構造物の伸びる方向（角度）に拘わらず、半導体基板１０の主面と略平行となっている。このように、本実施形態に係る製造方法によれば、レジスト膜４０の膜厚と同程度の高さの突起状構造物が金属配線層３０の表面に残存することとなるが、レジスト膜４０の厚さを十分に小さくすることで、突起状構造物の高さを小さくすることが可能であり、配線間ショートやホイスカの剥離を防止することが可能である。このように、本発明の実施形態に係る半導体装置の製造方法によれば、ウエハ洗浄工程（ステップＳ５）において実施されるスクラバ処理では除去しきれない突起状構造物を確実に除去することが可能となる。
【００３８】
なお、本実施形態では、金属配線層３０を単層構造としたが、図６に示すように、多層構造としてもよい。すなわち、第１の金属配線３０ａの上方には、層間絶縁膜２１を介して第２の金属配線層３０ｂが形成される。層間絶縁膜２１は、第１の金属配線層３０ａの表面に生じた突起状構造物が除去され、第１の金属配線層３０ａにパターニングが施された後に公知のＣＶＤ法などによって形成される。その後、層間絶縁膜２１に第１の金属配線層３０ａに達するコンタクトホールを形成する。次に、層間絶縁膜２１上に高温スパッタ法などによって第２の金属配線層３０ｂを構成する金属膜を成膜する。第２の金属配線層３０ｂを構成する金属膜は、層間絶膜２１に形成されたコンタクトホール内にも充填され、第１の金属配線層３０ａに電気的に接続される。その後、第２の金属配線層のパターニングが行われる。このように、第１の金属配線層３０ａの表面に生じた突起状構造物が除去された後に層間絶縁膜２１および第２の金属配線層３０ｂが形成されるので、突起状構造物を介して第１の金属配線層３０ａと第２の金属配線層３０ｂがショートしてしまうことを防止することができる。また、層間絶縁膜２１の形成前に突起状構造物が除去され、層間絶縁膜２１の成膜時には突起状構造物の影となる部分がなくなるので、層間絶縁膜２１の膜厚が不十分となる部分が生じることを防止することができる。
【符号の説明】
【００３９】
１０  半導体基板
１４  ソース領域
１５  ドレイン領域
１８  ゲート電極
２０  絶縁膜
３０  金属配線層
３２  ホイスカ（突起状構造物）
４０  レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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