(57)【要約】      （修正有）【課題】１つの駆動用電源から供給される電圧を用いて半導体素子を駆動するものにおいて、回路面積の増加を抑えつつ、ノイズによる誤動作の発生を防止する。【解決手段】駆動用電源２の高電位側出力端子は、スイッチＳ１を介してノードＮ１に接続され、スイッチＳ３を介してノードＮ２に接続される。駆動用電源２の低電位側出力端子は、スイッチＳ４を介してノードＮ１に接続され、スイッチＳ２を介してノードＮ２に接続される。駆動用電源２の低電位側出力端子は、半導体素子Ｍ１のソースに接続される。ノードＮ１は、半導体素子Ｍ１のゲートに接続される。コンデンサＣ１は、ノードＮ２からノードＮ１を接続するように設けられる。【選択図】図１
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【特許請求の範囲】
【請求項１】
電流を開閉する半導体素子（Ｍ１）の制御端子に対し、駆動用電源（２、１２）から直接的または間接的に供給される電圧を印加することにより前記半導体素子（Ｍ１）を駆動する駆動回路であって、
少なくとも一方向の電流を開閉する機能を有する第１半導体スイッチ（Ｓ１）と、
少なくとも一方向の電流を開閉する機能を有する第２半導体スイッチ（Ｓ２）と、
蓄電機能を有するものであって、前記駆動用電源（２、１２）から第１充電経路および第２充電経路を通じて充電される蓄電手段（Ｃ１、３１、３１ａ、３１ｂ、３２、３２ａ）と、
を備え、
前記駆動用電源（２、１２）の一方の出力端子は、前記半導体素子（Ｍ１）の一方の電流開閉端子に接続され、
前記第１半導体スイッチ（Ｓ１）は、前記駆動用電源（２、１２）の他方の出力端子および前記制御端子の間を結ぶ経路に設けられ、
前記蓄電手段（Ｃ１、３１、３１ａ、３１ｂ、３２、３２ａ）は、前記制御端子および前記第２半導体スイッチ（Ｓ２）の一方の端子の間を結ぶ経路に設けられ、
前記第２半導体スイッチ（Ｓ２）は、前記蓄電手段（Ｃ１、３１、３１ａ、３１ｂ、３２、３２ａ）および前記駆動用電源（２、１２）の一方の出力端子の間を結ぶ経路に設けられ、
前記第１充電経路は、前記蓄電手段（Ｃ１、３１、３１ａ、３１ｂ、３２、３２ａ）を経由して前記駆動用電源（２、１２）の他方の出力端子および前記制御端子の間を結ぶ通電経路であり、
前記第２充電経路は、前記制御端子および前記駆動用電源（２、１２）の一方の出力端子の間を結ぶ通電経路であり、
前記半導体素子（Ｍ１）の制御端子に電圧を印加する１周期には、前記第１半導体スイッチ（Ｓ１）が閉じられるとともに前記第２半導体スイッチ（Ｓ２）が開かれる第１状態と、前記第１半導体スイッチ（Ｓ１）が開かれるととともに前記第２半導体スイッチ（Ｓ２）が閉じられる第２状態と、が設けられ、
少なくとも、前記半導体素子（Ｍ１）の制御端子に電圧を印加する周期を含む所定の期間に一度は、前記第１半導体スイッチ（Ｓ１）および前記第２半導体スイッチ（Ｓ２）が開かれる第３状態が設けられることを特徴とする駆動回路。
【請求項２】
前記第１充電経路および前記第２充電経路のうち、いずれか一方または双方は、前記蓄電手段（Ｃ１、３１、３１ａ、３１ｂ、３２、３２ａ）に対する充電電流を通電するとともに、その逆方向の電流を阻止する機能を有することを特徴とする請求項１に記載の駆動回路。
【請求項３】
前記第１充電経路および前記第２充電経路のうち、いずれか一方または双方は、前記蓄電手段（Ｃ１、３１、３１ａ、３１ｂ、３２、３２ａ）に対する充電電流を開閉する開閉スイッチ（Ｓ３、Ｓ４）を備え、
前記開閉スイッチ（Ｓ３、Ｓ４）は、前記第１状態および前記第２状態において開かれるとともに、前記第３状態において閉じられることを特徴とする請求項１または２に記載の駆動回路。
【請求項４】
前記第１充電経路および前記第２充電経路は、いずれも前記蓄電手段（Ｃ１、３１、３１ａ、３１ｂ、３２、３２ａ）に対する充電電流を開閉する開閉スイッチ（Ｓ３、Ｓ４）を備え、
前記第１充電経路の開閉スイッチ（Ｓ３）および前記第２充電経路の開閉スイッチ（Ｓ４）が閉じられて前記第３状態に移行する際、
前記第１充電経路の開閉スイッチ（Ｓ３）を閉じる動作に先行して前記第２充電経路の開閉スイッチ（Ｓ４）を閉じる動作が行われることを特徴とする請求項３に記載の駆動回路。
【請求項５】
前記第１充電経路および前記第２充電経路が有する開閉スイッチ（Ｓ３、Ｓ４）は、開閉できる通電電流の向きが互いに異なる２つのＭＯＳＦＥＴの直列接続により構成されていることを特徴とする請求項３または４に記載の駆動回路。
【請求項６】
前記第２充電経路の導通抵抗は、前記第１充電経路の導通抵抗に比べて低いことを特徴とする請求項１から５のいずれか一項に記載の駆動回路。
【請求項７】
前記蓄電手段は、コンデンサ（Ｃ１）であることを特徴とする請求項１から６のいずれか一項に記載の駆動回路。
【請求項８】
前記蓄電手段は、複数のコンデンサ（Ｃ３１〜Ｃ３３）と、それらコンデンサ（Ｃ３１〜Ｃ３３）を互いに直列接続する直列接続形態および前記コンデンサ（Ｃ３１〜Ｃ３３）を互いに並列接続する並列接続形態に切り替える接続形態切替手段（Ｓ３１〜Ｓ３６）と、
を備え、
前記接続形態切替手段（Ｓ３１〜Ｓ３６）は、前記第２状態における前記コンデンサ（Ｃ３１〜Ｃ３３）の接続形態と、前記第３状態における前記コンデンサ（Ｃ３１〜Ｃ３３）の接続形態とが、互いに異なる状態となるように前記コンデンサ（Ｃ３１〜Ｃ３３）の接続形態を切り替えることを特徴とする請求項１から６のいずれか一項に記載の駆動回路。
【請求項９】
前記第３状態は、前記半導体素子（Ｍ１）の制御端子に電圧を印加する１周期毎に設けられることを特徴とする請求項１から８のいずれか一項に記載の駆動回路。
【請求項１０】
前記第２状態は、前記第１状態の後に隣接して設けられ、
前記第３状態は、前記第２状態が所定時間継続した後の期間に設けられることを特徴とする請求項１から９のいずれか一項に記載の駆動回路。
【請求項１１】
前記第１状態の前に隣接する期間に前記第２状態が設けられることを特徴とする請求項１から１０のいずれか一項に記載の駆動回路。
【請求項１２】
前記駆動用電源（２）は、前記他方の出力端子が高電位側出力端子であり、
前記第１半導体スイッチ（Ｓ１）は、前記駆動用電源（２）の他方の出力端子にソースが接続されたＰチャネル型ＭＯＳＦＥＴであり、
前記第２半導体スイッチ（Ｓ２）は、前記駆動用電源（２）の一方の出力端子にソースが接続されたＮチャネル型ＭＯＳＦＥＴであることを特徴とする請求項１から１１のいずれか一項に記載の駆動回路。
【請求項１３】
前記駆動用電源（１２）は、前記他方の出力端子が低電位側出力端子であり、
前記第１半導体スイッチ（Ｓ１）は、前記駆動用電源（１２）の他方の端子にソースが接続されたＮチャネル型ＭＯＳＦＥＴであり、
前記第２半導体スイッチ（Ｓ２）は、前記駆動用電源（１２）の一方の端子にソースが接続されたＰチャネル型ＭＯＳＦＥＴであることを特徴とする請求項１から１１のいずれか一項に記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流を開閉する半導体素子の制御端子に対し、駆動用電源から直接的または間接的に供給される電圧を印加することにより半導体素子を駆動する駆動回路に関する。
【背景技術】
【０００２】
近年、例えばスイッチング電源用の半導体スイッチとして、低電圧での駆動が可能なスレッショルド電圧が低い次世代半導体素子が登場するようになってきている。スレッショルド電圧が低下すると、ノイズによる誤動作が発生し易くなる。このような事情から、上記誤動作の発生を抑える工夫を加えた駆動回路が求められる。そのような駆動回路としては、２つのスイッチからなる典型的な構成が広く知られている。上記駆動回路は、半導体素子をオンするときには一方のスイッチをオンして正電圧をゲートに印加し、半導体素子をオフするときには他方のスイッチをオンして負電圧をゲートに印加する。このような構成によれば、オフ時のゲート電圧がスレッショルド電位から大きく離れた値となる。そのため、スイッチング時のノイズなどがゲートに重畳したとしても、それによる誤動作（誤オン）を防止することができる。
【０００３】
しかし、上記駆動回路では、正電源を生成する電源回路に加え、負電源を生成する電源回路が必要となる。そのため、回路全体としての小型化を実現することが難しくなるとともに、製造コストが増加する。一方、駆動回路の動作そのものにおいて負電圧を生成することを可能とした駆動回路も考案されている（例えば、特許文献１参照）。
【０００４】
このような構成の駆動回路は、駆動対象となる半導体素子をオンする際、１つのスイッチが閉じられることにより、駆動用電源の高電位側出力端子から上記１つのスイッチを通じて半導体素子のゲートに至る通電経路が形成される。このとき、半導体素子のゲートには、駆動用電源の電圧（電源電圧）に等しい電圧が印加される。また、半導体素子をオフする際、２つのスイッチが閉じられることにより、半導体素子のゲートから上記２つのスイッチおよびコンデンサを通じて駆動用電源の低電位側出力端子に至る通電経路が形成される。このとき、コンデンサには電源電圧に等しい電荷が蓄積されているため、半導体素子のゲートは、絶対値が電源電圧に等しい負電圧が印加される。このように、上記構成の駆動回路は、１つの駆動用電源から、半導体素子のゲートに対して絶対値が電源電圧と等しい正負電圧を印加することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４６８２１７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記構成の駆動回路は、半導体素子をオンする際に半導体素子のゲートへと至る通電経路（ゲート充電経路）に介在するスイッチが１つ存在するとともに、オフする際に半導体素子のゲートへと至る通電経路（ゲート放電経路）に介在するスイッチが２つ存在する。つまり、上記構成の駆動回路は、ゲート充放電電荷が通過するスイッチが３つ存在する。一方、前述した典型的な構成の駆動回路は、ゲート充放電電荷が通過するスイッチは２つである。このように、上記構成の駆動回路は、前述した典型的な構成の駆動回路に対し、ゲート充放電に用いられるスイッチの数が１つ増加する。
【０００７】
半導体素子の駆動において、高速なスイッチングを実現するためには、半導体素子のゲートの電位を高速に変化させる必要がある。ゲートの電位を高速に変化させる場合、それに伴い、ゲートの充放電を行う際に流れる電流が比較的大きくなる。従って、ゲートの充放電経路に介在するスイッチとしては、大きな充放電電流を十分に流すことができる性能が要求され、その結果、大型に設計される。
【０００８】
このようなことから、駆動回路において、ゲートの充放電経路に介在するスイッチの数は、その回路面積（集積化する場合には半導体チップ面積）を決定する上で、極めて重要な要因となる。上記構成の駆動回路のように、ゲート充放電経路に介在するスイッチの数が増加すると、回路面積の増加に繋がり、ひいては、その製造コストが高騰する原因となる可能性がある。
【０００９】
本発明は上記事情に鑑みてなされたものであり、その目的は、１つの駆動用電源から供給される電圧を用いて半導体素子を駆動するものにおいて、回路面積の増加を抑えつつ、ノイズによる誤動作の発生を防止することができる駆動回路を提供することにある。
【課題を解決するための手段】
【００１０】
請求項１に記載の駆動回路は、電流を開閉する半導体素子の制御端子に対し、駆動用電源から直接的または間接的に供給される電圧を印加することにより半導体素子を駆動する。上記駆動回路は、第１半導体スイッチ、第２半導体スイッチおよび蓄電手段を備えている。第１半導体スイッチおよび第２半導体スイッチは、少なくとも一方向の電流を開閉する機能を有するものである。すなわち、第１半導体スイッチおよび第２半導体スイッチは、逆導通性、逆阻止性および双方向性の半導体スイッチのうち、いずれの半導体スイッチでもよい。蓄電手段は、蓄電機能を有するものであって、駆動用電源から第１充電経路および第２充電経路を通じて充電される。
【００１１】
駆動用電源の一方の出力端子は、半導体素子の一方の電流開閉端子に接続される。第１半導体スイッチは、駆動用電源の他方の出力端子および制御端子の間を結ぶ経路に設けられる。蓄電手段は、制御端子および第２半導体スイッチの一方の端子を結ぶ経路に設けられる。第２半導体スイッチは、蓄電手段および駆動用電源の一方の出力端子の間を結ぶ経路に設けられる。第１充電経路は、蓄電手段を経由して、駆動用電源の他方の出力端子および制御端子の間を結ぶ通電経路である。第２充電経路は、制御端子および駆動用電源の一方の出力端子の間を結ぶ通電経路である。
【００１２】
半導体素子の制御端子に電圧を印加する数周期に一度は、第３状態が設けられる。第３状態では、第１半導体スイッチおよび第２半導体スイッチが開かれる。これにより、蓄電手段は、第１充電経路および第２充電経路を介して駆動用電源に対して並列接続される。そのため、第３状態において、蓄電手段は、駆動用電源の出力電圧にまで充電される。このとき、駆動用電源の他方の出力端子が高電位側出力端子であり、駆動用電源の一方の出力端子が低電位側出力端子である場合（以下、駆動用電源が正電源である場合と称す）、蓄電手段の第１充電経路側の端子（一方の端子）が高電位側になるとともに、第２充電経路側の端子（他方の端子）が低電位側となる。また、駆動用電源の他方の出力端子が低電位側出力端子であり、駆動用電源の一方の出力端子が高電位側出力端子である場合（以下、駆動用電源が負電源である場合と称す）、蓄電手段の一方の端子が低電位側になるとともに、他方の端子が高電位側となる。このように蓄電手段を充電する第３状態が、半導体素子の制御端子に電圧印加する周期を含む所定の期間に一度は設けられる。従って、駆動回路に電源が投入された後、蓄電手段は、おおむね常時にわたって、満充電（駆動電源の出力電圧に充電された状態）に近い状態となる。
【００１３】
そして、半導体素子の制御端子に電圧を印加する１周期には、第１状態および第２状態が設けられる。第１状態では、第１半導体スイッチが閉じられるとともに、第２半導体スイッチが開かれる。これにより、半導体素子の制御端子および一方の電流開閉端子間には、駆動用電源の出力電圧（一方の出力端子の電位を基準とした他方の出力端子の電圧）が印加される。ここで、駆動用電源が正電源である場合、制御端子に正の電圧が印加されるため、半導体素子がオン状態となる。一方、駆動用電源が負電源である場合、制御端子に負の電圧が印加されるため、半導体素子がオフ状態となる。
【００１４】
第２状態では、第１半導体スイッチが開かれるとともに、第２半導体スイッチが閉じられる。これにより、半導体素子の制御端子および一方の電流開閉端子間には、蓄電手段の端子電圧（一方の端子の電位を基準とした他方の端子の電圧）が印加される。ここで、駆動用電源が正電源である場合、制御端子に負の電圧が印加されるため、半導体素子がオフ状態となる。一方、駆動用電源が負電源である場合、制御端子に正の電圧が印加されるため、半導体素子がオン状態となる。
【００１５】
このような構成の駆動回路によれば、正負の駆動用電源を用いることなく、単一の駆動用電源を用いることにより、正負の両電圧を半導体素子の制御端子に印加することができる。しかも、上記駆動回路では、第１状態において、半導体素子の制御端子に至る通電経路に介在する半導体スイッチは、第１半導体スイッチ１つである。また、第２状態において、半導体素子の制御端子に至る通電経路に介在する半導体スイッチは、第２半導体スイッチ１つである。つまり、上記構成の駆動回路は、制御端子の充放電に用いられる半導体スイッチの数は２つである。従って、上記構成の駆動回路によれば、回路面積の増加が抑えられるため製造コストの高騰が抑制される上、正負の駆動用電源を用いた場合と同様の効果、すなわちノイズによる誤動作の発生を防止するという効果が得られる。さらに、回路面積の増加が抑えられることにより、駆動回路を構成する各回路素子がコンパクトに配置される。その結果、各回路素子間を接続するための配線長を短くすることができ、耐ノイズ性能が一層向上する。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態を示すもので、駆動回路の構成を概略的に示す図
【図２】各スイッチの開閉および各部の電圧波形を示す図
【図３】駆動回路の具体的な構成例を示す図（その１）
【図４】駆動回路の具体的な構成例を示す図（その２）
【図５】駆動回路の具体的な構成例を示す図（その３）
【図６】駆動回路の具体的な構成例を示す図（その４）
【図７】駆動回路の具体的な構成例を示す図（その５）
【図８】駆動回路の具体的な構成例を示す図（その６）
【図９】駆動回路の具体的な構成例を示す図（その７）
【図１０】駆動回路の具体的な構成例を示す図（その８）
【図１１】第２の実施形態を示す図２相当図
【図１２】同期整流型チョッパの一構成例を示す図
【図１３】同期整流型チョッパの動作タイミングの一例を示す図
【図１４】第３の実施形態を示すもので、コンデンサ回路の一例を示す図
【図１５】コンデンサ回路の他の例を示す図
【図１６】コンデンサ回路の具体的な構成例を示す図（その１）
【図１７】コンデンサ回路の具体的な構成例を示す図（その２）
【図１８】コンデンサ回路の具体的な構成例を示す図（その３）
【図１９】コンデンサ回路を用いた駆動回路の具体的な構成例を示す図（その１）
【図２０】コンデンサ回路を用いた駆動回路の具体的な構成例を示す図（その２）
【発明を実施するための形態】
【００１７】
以下、駆動回路の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１の実施形態）
以下、本発明の第１の実施形態について図１〜図１０を参照して説明する。
図１に示す駆動回路１は、図示しない負荷に供給する電流を開閉する半導体素子Ｍ１を駆動する。半導体素子Ｍ１は、ＧａＮ−ＨＥＭＴ（窒化ガリウム−高電子移動度トランジスタ）によるパワーＭＯＳＦＥＴである。ＧａＮ−ＨＥＭＴによるパワー半導体素子は、高耐圧および低オン抵抗であり、且つ、高速スイッチングを特徴とする素子である。そのため、上記パワー半導体素子は、回路の小型化および高効率化に大きく寄与する技術であると広く期待されている。しかし、一般に、上記パワー半導体素子は、ＩＧＢＴやＳｉ−ＭＯＳＦＥＴに比べてスレッショルド電圧が低い。そのため、スイッチング時のノイズに対する誤動作が発生し易いという問題を有している。詳細は後述するが、本実施形態の駆動回路１は、高度に複雑な駆動方法を採用することなく、簡便な回路（駆動方法）により、上記問題を解決することを可能としている。
【００１８】
駆動回路１は、半導体素子Ｍ１のゲート（制御端子に相当）に対し、駆動用電源２から直接的または間接的に供給される電圧を印加する。駆動回路１は、スイッチＳ１〜Ｓ４およびコンデンサＣ１（蓄電手段に相当）を備えている。スイッチＳ１（第１半導体スイッチに相当）およびスイッチＳ２（第２半導体スイッチに相当）には、制御端子の状態に関係なく逆方向に電流が流れる逆導通性の半導体スイッチ、制御端子の状態に関係なく逆方向に電流が流れない逆阻止性の半導体スイッチ、または、制御端子の状態によって逆方向に電流が流れないように設定することができる双方向性の半導体スイッチが用いられる。スイッチＳ３およびＳ４（いずれも開閉スイッチに相当）には、逆阻止性や双方向性の半導体スイッチを用いることが望ましい。
【００１９】
逆導通性の半導体スイッチとしては、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が挙げられる。双方向性や逆阻止性を持つ半導体スイッチとしては、例えばＢＪＴ（Bipolar Junction Transistor）、ＪＦＥＴ（Junction Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などが挙げられる。なお、逆阻止性の半導体スイッチとしては、例えばダイオードと直列に接続した半導体素子であってもよい。また、双方向性の半導体スイッチとしては、２つのＭＯＳＦＥＴを互いに逆向きに直列接続した構成（双方向スイッチ）であってもよい。スイッチＳ１〜Ｓ４は、図示しない制御回路から与えられる制御信号によりオン／オフされる（開閉される）。
【００２０】
駆動用電源２は、正の電圧Ｖｄｄを出力する正電源である。電圧Ｖｄｄは、半導体素子Ｍ１のスレッショルド電圧（ゲートしきい値電圧）に比べて高い電圧であり、例えば５Ｖである。駆動用電源２の高電位側出力端子（他方の出力端子に相当）は、スイッチＳ１を介してノードＮ１に接続されているとともに、スイッチＳ３を介してノードＮ２に接続されている。駆動用電源２の低電位側出力端子（一方の出力端子に相当）は、スイッチＳ４を介してノードＮ１に接続されているとともに、スイッチＳ２を介してノードＮ２に接続されている。また、駆動用電源２の低電位側出力端子は、半導体素子Ｍ１のソース（一方の電流開閉端子に相当）に接続されている。
【００２１】
ノードＮ１は、半導体素子Ｍ１のゲートに接続されている。なお、ノードＮ１および半導体素子Ｍ１のゲートの間は、ゲート抵抗を介して接続してもよい。ノードＮ１およびＮ２の間には、コンデンサＣ１が接続されている。すなわち、上記構成の駆動回路１では、４つのスイッチＳ１〜Ｓ４がブリッジ回路を構成しており、そのブリッジ回路を構成するスイッチの直列接続の中点（ノードＮ１、Ｎ２）同士を結ぶようにコンデンサＣ１が接続されている。ここでは、コンデンサＣ１の端子のうち、ノードＮ２側の端子を一方の端子と呼び、ノードＮ１側の端子を他方の端子と呼ぶ。
【００２２】
上記構成において、駆動用電源２の高電位側出力端子からスイッチＳ３およびコンデンサＣ１を経由してノードＮ１（＝半導体素子Ｍ１のゲート）に至る通電経路が第１充電経路に相当する。また、ノードＮ１からスイッチＳ４を経由して駆動用電源２の低電位側出力端子に至る通電経路が第２充電経路に相当する。詳細は後述するが、コンデンサＣ１は、駆動用電源２から第１充電経路および第２充電経路を通じて充電される。また、駆動回路１は、第１充電経路の電気抵抗（通電抵抗）の抵抗値Ｒ１が第２充電経路の電気抵抗の抵抗値Ｒ２より高くなる（Ｒ１＞Ｒ２）ように設計されている。
【００２３】
上記したように、スイッチＳ３およびＳ４は、逆阻止性または双方向性の半導体スイッチにより構成されている。この場合、スイッチＳ３およびＳ４は、次のような作用が得られるような形態で接続されている。すなわち、スイッチＳ３は、駆動用電源２側の端子からノードＮ２側の端子に向けて流れる電流（コンデンサＣ１に対する充電電流）を開閉する。また、スイッチＳ３は、ノードＮ２側の端子から駆動用電源２側の端子に向けて流れる電流（充電電流とは逆方向に流れる電流）を阻止する。スイッチＳ４は、ノードＮ１側の端子から駆動用電源２側の端子に向けて流れる電流（コンデンサＣ１に対する充電電流）を開閉する。また、スイッチＳ４は、駆動用電源２側の端子からノードＮ１側の端子に向けて流れる電流（充電電流とは逆方向に流れる電流）を阻止する。
【００２４】
次に、上記構成の駆動回路１による半導体素子Ｍ１の駆動動作について説明する。
図２に示すように、半導体素子Ｍ１のゲートに電圧を印加する１周期には、スイッチＳ１〜Ｓ４の開閉状態が互いに異なる期間Ａ（時刻ｔ１〜ｔ３）、期間Ｂ（時刻ｔ３〜ｔ４）および期間Ｃ（時刻ｔ４〜ｔ１）が、この順に設けられる。期間Ａ（第３状態に相当）は、半導体素子Ｍ１のゲートに零電圧（０Ｖ）を印加してオフするとともに、コンデンサＣ１を充電する期間である。
【００２５】
期間Ａでは、スイッチＳ１およびＳ２がオフされる（開かれる）とともに、スイッチＳ３およびＳ４がオンされる（閉じられる）。これにより、半導体素子Ｍ１のゲート・ソース間は、オンされたスイッチＳ４を介して短絡された状態となる。すなわち、半導体素子Ｍ１のゲート・ソース間に零電圧（０Ｖ）が印加され（ＶＧ＝０Ｖ）、半導体素子Ｍ１はオフ状態となる。
【００２６】
また、このとき、コンデンサＣ１は、第１充電経路および第２充電経路を介して駆動用電源２に対して並列接続されている。そのため、期間Ａにおいて、コンデンサＣ１は電圧Ｖｄｄにまで充電される。すなわち、コンデンサＣ１の一方の端子が正極側となり、その電圧はＶｄｄとなる。また、コンデンサＣ１の他方の端子が負極側となり、その電圧は０Ｖとなる。
【００２７】
期間Ｂ（第１状態に相当）は、半導体素子Ｍ１のゲートに正電圧（５Ｖ＝Ｖｄｄ）を印加してオンする期間である。期間Ｂでは、スイッチＳ１がオンされるとともに、スイッチＳ２〜Ｓ４がオフされる。これにより、半導体素子Ｍ１のゲートは、スイッチＳ１を介して、駆動用電源２の高電位側出力端子に接続される。また、半導体素子Ｍ１のソースは、駆動用電源２の低電位側出力端子に接続されている。そのため、半導体素子Ｍ１のゲート・ソース間に正の電圧Ｖｄｄが印加され（ＶＧ＝Ｖｄｄ）、半導体素子Ｍ１はオン状態となる。
【００２８】
期間Ｃ（第２状態に相当）は、半導体素子Ｍ１のゲートに負電圧（−５Ｖ＝−Ｖｄｄ）を印加してオフする期間である。期間Ｃでは、スイッチＳ２がオンされるとともに、スイッチＳ１、Ｓ３およびＳ４がオフされる。これにより、コンデンサＣ１の一方の端子（正極側）は、スイッチＳ２を介して駆動用電源２の低電位側出力端子（半導体素子Ｍ１のソース）に接続される。また、半導体素子Ｍ１のゲートは、コンデンサＣ１の他方の端子（負極側）に接続されている。そのため、半導体素子Ｍ１のゲート・ソース間に負の電圧−Ｖｄｄが印加され（ＶＧ＝−Ｖｄｄ）、半導体素子Ｍ１がオフ状態となる。
【００２９】
さて、背景技術の説明でも述べたように、駆動対象となる半導体素子Ｍ１のスレッショルド電圧が低い場合、ターンオフ直後に発生するスイッチングノイズにより半導体素子Ｍ１が誤動作（誤ターンオン）する可能性がある。そこで、本実施形態では、図２に示すように、ターンオフ開始時点（時刻ｔ４）から所定時間が経過する時点（時刻ｔ１）までの間（期間Ｃ）において、ゲートに負電圧を印加するようにしている。これにより、ターンオフ直後に発生するスイッチングノイズが減衰するまでの間、ゲート電圧ＶＧがスレッショルド電圧から十分に乖離した電圧となり、上記誤動作の発生が防止される。このように、本実施形態では、ゲートに負電圧を印加して半導体素子Ｍ１をオフする期間Ｃは、ゲートに正電圧を印加して半導体素子Ｍ１をオンする期間Ｂの後に隣接して設けられている。
【００３０】
そして、期間Ｃにおいてゲートに負電圧が印加された後、再び期間Ａに移行する。期間Ａでは、ゲートに零電圧が印加されることにより半導体素子Ｍ１がオフ状態を維持しつつ、コンデンサＣ１に対する充電が行われる。コンデンサＣ１は、ゲートに負電圧を印加する期間Ｃにおいてゲートの寄生容量に蓄積された電荷を吸収したり、自身に蓄積された電荷が自然に漏れたり（漏電したり）するため、定期的に充電を行う必要がある。そこで、本実施形態では、半導体素子Ｍ１のゲートに電圧を印加する１周期毎に、コンデンサＣ１の充電を行う期間Ａを設けている。これにより、全期間を通じて、コンデンサＣ１の充電状態が好適に維持される。
【００３１】
なお、コンデンサＣ１が十分な静電容量を有する場合などには、頻繁に充電を行う必要がない。そのような場合、期間Ａは、半導体素子Ｍ１のゲートに電圧を印加する数周期に一度だけ設けるように変更してもよい。このように変更する場合、期間Ａが省略される周期では、期間Ａに代えてゲートに負電圧を印加する期間Ｃを設ければよい。また、期間Ａを設ける間隔は、コンデンサＣ１の静電容量の値、駆動用電源２の電圧Ｖｄｄの値、駆動する半導体素子Ｍ１のゲート寄生容量の値などの回路定数や、期間ＣにおけるコンデンサＣ１の端子電圧の変化（低下）をどの程度まで許容するかなど、種々の条件に応じて適宜設定すればよい。
【００３２】
スイッチＳ３およびＳ４がいずれもオンする期間Ａでは、コンデンサＣ１に対する充電電流がスイッチＳ４を含む第２充電経路に流れるため、第２充電経路での電圧降下が生じる。そのため、ノードＮ１の電圧、つまり半導体素子Ｍ１のゲート電圧が零電圧から上記電圧降下分だけ上昇する。このゲート電圧の上昇量があまりにも大きい場合、ゲート電圧がスレッショルド電圧に達してしまい、半導体素子Ｍ１が誤オンするおそれがある。このようなゲート電圧の上昇量を極力小さなものにするためには、スイッチＳ４としてオン抵抗が比較的小さいものを採用すればよい。
【００３３】
ただし、オン抵抗を小さくするとしても、ゼロにすることはできない。また、第２充電経路にはスイッチＳ４以外にも配線などの抵抗成分が存在するため、その影響を無視することはできない。そのため、上記ゲート電圧の上昇量を完全にゼロにすることは難しい。しかし、次のような方法を採用すれば、上記ゲート電圧の上昇量を一層小さくすることができる。
【００３４】
すなわち、下記（１）式に示すように、期間Ａにおいては、スイッチＳ３を含む第１充電経路における電圧降下Ｖｓ３およびスイッチＳ４を含む第２充電経路における電圧降下Ｖｓ４の合計と、駆動用電源２の電圧ＶｄｄおよびコンデンサＣ１の端子間電圧Ｖｃの差とが一致する。
Ｖｓ３＋Ｖｓ４＝Ｖｄｄ−Ｖｃ            …（１）
【００３５】
上記（１）式において、右辺が一定の値であるとすると、左辺における第１充電経路での電圧降下Ｖｓ３が増加すれば、相対的に第２充電経路での電圧降下Ｖｓ４が減少することになる。そこで、本実施形態では、前述したように、第２充電経路の電気抵抗の抵抗値Ｒ２を、第１充電経路の電気抵抗の抵抗値Ｒ１に比べて小さく設定している。このようにすれば、第２充電経路での電圧降下Ｖｓ４が相対的に小さくなり、その結果、期間Ａにおけるゲート電圧の上昇量を一層抑えることができる。
【００３６】
第２充電経路の電気抵抗の抵抗値Ｒ２を、第１充電経路の電気抵抗の抵抗値Ｒ１に比べて小さく設定する方法としては、例えば、第１充電経路および第２充電経路に介在する配線の抵抗値を調整する方法を採用することができる。また、抵抗値Ｒ２を抵抗値Ｒ１に比べて小さく設定する方法として、次のような方法を採用することもできる。すなわち、スイッチＳ４を構成する素子（例えばＭＯＳＦＥＴ）のチップ面積に対し、スイッチＳ３を構成する素子のチップ面積を小さくする方法を採用してもよい。この方法によれば、スイッチＳ３、Ｓ４を構成する各素子の導通時における抵抗（オン抵抗）に差がつくため、それにより抵抗値Ｒ１、Ｒ２の関係を上述したように設定することができる。あるいは、第１および第２充電経路上に抵抗素子を配置することにより、抵抗値Ｒ１、Ｒ２の関係を上述したように設定しても構わない。
【００３７】
図２に示すように、スイッチＳ３およびＳ４は同期してオン／オフされる。ただし、スイッチＳ３およびＳ４のオン期間は、完全には一致していない。具体的には、スイッチＳ３のオン期間の開始時点ｔ２が、スイッチＳ４のオン期間の開始時点ｔ１よりも若干遅れている。このようにする理由は、次の通りである。
【００３８】
スイッチＳ３およびＳ４が閉じられて期間Ａに移行する際（期間Ａの先頭において）、スイッチＳ４を閉じる動作に先行してスイッチＳ３を閉じる動作が行われると、次のような問題が生じる。すなわち、この場合、スイッチＳ３がオンしてスイッチＳ４がオフしている過渡期間において、オンしたスイッチＳ３を通じてコンデンサＣ１の一方の端子の電位が電圧Ｖｄｄに固定される。そのため、駆動用電源２の電圧ＶｄｄおよびコンデンサＣ１の端子電圧の差電圧が、半導体素子Ｍ１のゲートに印加される（現れる）。コンデンサＣ１が満充電状態（電圧Ｖｄｄまで充電された状態）であれば、ゲートに印加される電圧は０Ｖになるが、コンデンサＣ１の充電状態が完全ではない場合、ゲートに所定の電圧が印加されることになる。この場合、印加される電圧がスレッショルド電圧に達する大きさであると、半導体素子Ｍ１が誤動作（誤ターンオン）するおそれがある。
【００３９】
これに対し、本実施形態では、期間Ａの先頭において、スイッチＳ３を閉じる動作に先行してスイッチＳ４を閉じる動作が行われる。そのため、半導体素子Ｍ１のゲート電位は、スイッチＳ４のオン開始時点において零電圧に固定される。従って、本実施形態によれば、期間Ａの先頭において、半導体素子Ｍ１が誤ターンオンすることが抑制される。
【００４０】
期間Ｂでは、オンしたスイッチＳ１を通じてコンデンサＣ１の他方の端子（低電位側の端子）の電位が電圧Ｖｄｄに固定される。そして、コンデンサＣ１は、期間Ａにおいて電圧Ｖｄｄまで充電されている。そのため、期間Ｂでは、コンデンサＣ１の一方の端子（高電位側の端子）の電圧は、電圧Ｖｄｄを超える高い電圧（Ｖｄｄ＋Ｖｃ≒２・Ｖｄｄ）となる。このような状態において、スイッチＳ３が逆導通性の半導体スイッチであると、コンデンサＣ１の電荷が「正極側→スイッチＳ３→オンされたスイッチＳ１→負極側」という経路で放電されてしまう。これに対し、本実施形態では、スイッチＳ３が逆阻止性や双方向性の半導体スイッチであるため、期間ＢにおいてコンデンサＣ１の電荷が上記経路で放電されることが防止される。
【００４１】
期間Ｃでは、オンしたスイッチＳ２を通じてコンデンサＣ１の一方の端子（高電位側の端子）の電位が零電圧（０Ｖ）に固定される。そして、コンデンサＣ１は、期間Ａにおいて電圧Ｖｄｄまで充電されている。そのため、期間Ｃでは、コンデンサＣ１の他方の端子（低電位側の端子）の電圧は、零電圧より低い電圧（０−Ｖｃ≒−Ｖｄｄ）となる。このような状態において、スイッチＳ４が逆導通性の半導体スイッチであると、コンデンサＣ１の電荷が「正極側→オンされたスイッチＳ２→スイッチＳ４→負極側」という経路で放電されてしまう。これに対し、本実施形態では、スイッチＳ４が逆阻止性や双方向性の半導体スイッチであるため、期間ＣにおいてコンデンサＣ１の電荷が上記経路で放電されることが防止される。
【００４２】
以上説明したように、本実施形態の駆動回路１は、正負の駆動用電源を用いることなく、正の電圧を出力する正電源である駆動用電源２を１つ用いることにより、正負の両電圧を半導体素子Ｍ１のゲートに印加することができる。従って、半導体素子Ｍ１をオフ駆動する際にゲートに印加する電圧がスレッショルド電圧から大きく離れた値となり、スイッチング時のノイズなどがゲートに重畳したとしても、それによる誤動作（誤オン）を防止することができる。つまり、本実施形態によれば、正負の駆動用電源を用いた場合と同様の効果が得られる。
【００４３】
しかも、駆動回路１では、半導体素子Ｍ１をオンする際（期間Ｂ）、半導体素子Ｍ１のゲートに至る通電経路に介在する半導体スイッチは、スイッチＳ１だけである。また、半導体素子Ｍ１をオフする際（期間Ｃ）、半導体素子Ｍ１のゲートに至る通電経路に介在する半導体スイッチは、スイッチＳ２だけである。つまり、上記構成の駆動回路１は、ゲートの充放電に用いられる半導体スイッチの数は２つである。従って、本実施形態の駆動回路１によれば、回路面積の増加が抑えられるとともに、製造コストの高騰が抑制されるという効果が得られる。さらに、回路面積が削減されることにより、駆動回路１を構成する各回路素子がコンパクトに配置される。その結果、各回路素子を接続するための配線長（特に半導体素子Ｍ１のゲート周りの配線の長さ）を短くすることができ、耐ノイズ性能が一層向上する。
【００４４】
また、駆動対象となる半導体素子Ｍ１は、スレッショルド電圧が比較的低いとされるＧａＮ−ＨＥＭＴによるパワーＭＯＳＦＥＴである。そのため、比較的簡便な回路構成および駆動方法によってノイズによる誤オンを防止するという効果を奏する本実施形態の駆動回路１は、ＧａＮ−ＨＥＭＴによるパワー半導体素子を実用化する上で、非常に有益なものとなる。さらに、ＧａＮ−ＨＥＭＴがその利点とする高速なスイッチングでは短時間にゲートの充放電を行う必要が生じるため、スイッチングの瞬間に大電流が駆動回路１を流れる。そのため、駆動回路１に用いる半導体スイッチとしては、上記大電流に耐え得る大きさのものが必要となり、コスト高の要因となる。従って、より少ない数の半導体スイッチにより構成可能な本実施形態の駆動回路１は、ＧａＮ−ＨＥＭＴによるパワー半導体素子を実用化する上で、その製造コスト低減という面においても非常に有益なものとなる。
【００４５】
駆動回路１に対する電源が投入された直後においては、コンデンサＣ１が放電された状態になっていることも考えられる。コンデンサＣ１が放電された状態で、スイッチＳ３およびＳ４がオンされると、それらスイッチＳ３およびＳ４を通じて過大な突入電流が流れる可能性がある。従って、スイッチＳ３およびＳ４としては、上記突入電流に耐え得る性能を持つものを採用する必要がある。
【００４６】
なお、駆動回路１は、正の電圧を出力する正電源である駆動用電源２を用いるものであったが、負の電圧を出力する負電源（駆動用電源）を用いる駆動回路についても駆動回路１と同様の構成を採用することができる。その場合も、スイッチＳ１〜Ｓ４の開閉タイミング（駆動回路の動作シーケンス）については、図２に示したものと同様である。ただし、その場合、期間Ｂは、半導体素子Ｍ１のゲートに負電圧を印加してオフする期間となる。また、期間Ｃは、半導体素子Ｍ１のゲートに正電圧を印加してオンする期間となる。従って、負電源を用いる場合、各部の電圧波形については、図２に示した波形に対し、正負が反転した波形となる。
【００４７】
続いて、駆動回路の具体的な構成例について図３〜図１０を参照しながら説明する。なお、図３〜図１０に示す駆動回路は、特に集積化（ＩＣ化）することを念頭に置いて設計されている。そのため、図３〜図１０では、駆動回路を構成するＭＯＳＦＥＴについては、ボディダイオード（寄生ダイオード）の図示を省略している。
【００４８】
図３に示す駆動回路１ａは、スイッチＳ１〜Ｓ４をＭＯＳＦＥＴにより構成したものである。スイッチＳ１は、Ｐチャネル型のＭＯＳＦＥＴである。スイッチＳ１のソースは、駆動用電源２の高電位側出力端子に接続されている。スイッチＳ１のドレインは、ノードＮ１に接続されている。スイッチＳ２は、Ｎチャネル型のＭＯＳＦＥＴである。スイッチＳ２のソースは、駆動用電源２の低電位側出力端子に接続されている。スイッチＳ２のドレインは、ノードＮ２に接続されている。
【００４９】
スイッチＳ３は、２つのＰチャネル型のＭＯＳＦＥＴを互いに逆向きに直列接続した双方向スイッチである。すなわち、スイッチＳ３は、開閉を制御できる通電電流の向きが互いに異なる２つのＭＯＳＦＥＴの直列接続により構成されている。スイッチＳ３を構成する２つのＭＯＳＦＥＴの各ソースは、共通に接続されている。スイッチＳ３を構成する一方のＭＯＳＦＥＴのドレインは、駆動用電源２の高電位側出力端子に接続されている。スイッチＳ３を構成する他方のＭＯＳＦＥＴのドレインは、ノードＮ２に接続されている。
【００５０】
スイッチＳ４は、２つのＮチャネル型のＭＯＳＦＥＴを互いに逆向きに直列接続した双方向スイッチである。すなわち、スイッチＳ４は、開閉を制御できる通電電流の向きが互いに異なる２つのＭＯＳＦＥＴの直列接続により構成されている。スイッチＳ４を構成する２つのＭＯＳＦＥＴの各ソースは、共通に接続されている。スイッチＳ４を構成する一方のＭＯＳＦＥＴのドレインは、ノードＮ１に接続されている。スイッチＳ４を構成する他方のＭＯＳＦＥＴのドレインは、駆動用電源２の低電位側出力端子に接続されている。
【００５１】
図３に示す駆動回路１ａは、スイッチＳ１〜Ｓ４としてＭＯＳＦＥＴを採用しているため、駆動回路１ａを特にＣＭＯＳプロセスにより集積化する際に非常に有利であり、現実的な構成であると言える。また、駆動回路１ａは、期間Ｂにおいて半導体素子Ｍ１のゲートに正の電圧を印加するとともに、期間Ｃにおいて半導体素子Ｍ１のゲートに負の電圧を印加する。このような構成の駆動回路１ａによりノーマリオフ型の素子を駆動する場合、駆動用電源２の投入直後に期間Ａまたは期間Ｃに設定しておくとよい。そうすれば、電源電圧が安定してコンデンサＣ１が充電される前であっても、半導体素子Ｍ１を安定してオフに保つことができる。このように、駆動回路１ａは、駆動対象の半導体素子Ｍ１がノーマリオフ型の素子である場合に好適である。
【００５２】
なお、上記構成は、駆動回路１ａ（のノードＮ１）と半導体素子Ｍ１との間に抵抗（ゲート抵抗）を設けていない構成であったが、ゲート抵抗を配置するように変更してもよい。ゲート抵抗の配置方法としては、例えば、ノードＮ１からゲートに至る経路に直列に１つの抵抗を挿入する方法が考えられる。
【００５３】
また、図４に示す駆動回路１ｂのように、ターンオン用のゲート抵抗およびターンオフ用のゲート抵抗を別々に設ける構成であってもよい。この場合、スイッチＳ１のドレインは、ターンオン用のゲート抵抗Ｒｇ１を介して半導体素子Ｍ１のゲートに接続される。また、スイッチＳ４の一方のＭＯＳＦＥＴのドレインは、ターンオフ用のゲート抵抗Ｒｇ２を介して半導体素子Ｍ１のゲートに接続される。このようにすれば、ターンオンとターンオフとにおいて、別々のゲート抵抗値を設定することが容易になるため、設計の自由度が高まる。なお、負の駆動用電源を用いる場合、ターンオンおよびターンオフの関係が逆になる。
【００５４】
ゲート抵抗を挿入する位置は、半導体素子Ｍ１のゲートに対する充電経路および放電経路であれば、任意の位置に変更してもよい。例えば、図５の駆動回路１ｃのように、ターンオフ用のゲート抵抗の挿入位置を変更してもよい。この場合、ターンオフ用のゲート抵抗Ｒｇ２は、コンデンサＣ１の他方の端子と、スイッチＳ４の一方のＭＯＳＦＥＴのドレインおよび半導体素子Ｍ１のゲートの相互接続点との間に接続されている。つまり、ゲート抵抗Ｒｇ２は、第１充電経路上に設けられている。そのため、図５の構成では、ゲート抵抗Ｒｇ２は、期間ＡにおいてコンデンサＣ１を充電する際に流れる充電電流を制限する電流制限抵抗としても機能する。このような構成によれば、駆動回路１ｃに対する電源が投入された直後におけるコンデンサＣ１に対する突入電流の問題を緩和することができる。さらに、ゲート抵抗Ｒｇ２は、第２充電経路の電気抵抗の抵抗値Ｒ２に対し、第１充電経路の電気抵抗の抵抗値Ｒ１を大きくする役割をも果たすことができる。
【００５５】
駆動回路１ａ〜１ｃは、スイッチＳ１〜Ｓ４をＭＯＳＦＥＴにより構成したものであったが、これに限らずともよい。スイッチＳ１〜Ｓ４として、バイポーラトランジスタ（ＢＪＴ）、ＪＦＥＴ、ＩＧＢＴなどを用いることも可能である。バイポーラトランジスタやＩＧＢＴなどの双方向性または逆阻止性の半導体スイッチを用いれば、スイッチＳ３およびＳ４を、それぞれ１つの素子により構成することができる（双方向スイッチにする必要がない）。
【００５６】
また、スイッチＳ１〜Ｓ４、特にスイッチＳ３およびＳ４は、逆阻止性の半導体スイッチでもよく、例えば整流素子およびＭＯＳＦＥＴを直列接続した構成であってもよい。なお、整流素子とは、ダイオードだけでなく、ＭＯＳＦＥＴやバイポーラトランジスタを所謂ダイオード接続した構成をも含むものとする。ただし、ＭＯＳＦＥＴのダイオード接続による構成では、ウェルを適切な電位に接続し、寄生のボディダイオードが生成されないようにしておく必要がある。
【００５７】
例えば、図６の駆動回路１ｄのように、スイッチＳ２〜Ｓ４を整流素子およびＭＯＳＦＥＴを用いた構成としてもよい。この場合、スイッチＳ２は、Ｎチャネル型のＭＯＳＦＥＴおよびダイオードにより構成される。スイッチＳ２を構成するダイオードのカソードおよびＭＯＳＦＥＴのドレインは、共通に接続されている。スイッチＳ２を構成するダイオードのアノードは、ノードＮ２に接続されている。スイッチＳ２を構成するＭＯＳＦＥＴのソースは、駆動用電源２の低電位側出力端子に接続されている。
【００５８】
スイッチＳ３は、Ｐチャネル型のＭＯＳＦＥＴおよびダイオードにより構成される。スイッチＳ３を構成するＭＯＳＦＥＴのドレインおよびダイオードのアノードは、共通に接続されている。スイッチＳ３を構成するＭＯＳＦＥＴのソースは、駆動用電源２の高電位側出力端子に接続されている。スイッチＳ３を構成するダイオードのカソードは、ノードＮ２に接続されている。スイッチＳ４は、Ｎチャネル型のＭＯＳＦＥＴおよびダイオードにより構成される。スイッチＳ４を構成するダイオードのカソードおよびＭＯＳＦＥＴのドレインは、共通に接続されている。スイッチＳ４を構成するダイオードのアノードは、ノードＮ１に接続されている。スイッチＳ４を構成するＭＯＳＦＥＴのソースは、駆動用電源２の低電位側出力端子に接続されている。
【００５９】
このような構成によれば、スイッチＳ２〜Ｓ４が逆阻止性を有するため、前述した各構成と同様の作用および効果が得られる。さらに、上記構成によれば、図３〜図５に示した構成に対し、スイッチＳ３およびＳ４を構成するＭＯＳＦＥＴのうちの１つがダイオードに置き換えられた分だけ、回路面積が低減されるという効果が得られる。なお、スイッチＳ１およびＳ２は、逆導通性、逆阻止性および双方向性のいずれでもよいため、図６に示す構成において、スイッチＳ２のダイオードは省いてもよい。
【００６０】
また、コンデンサＣ１に対する充電電流を抑制するため、スイッチＳ３およびＳ４のいずれか一方または双方に対し、直列に介在するように抵抗などの電流制限素子を挿入してもよい。さらに、上記したような電流制限素子を挿入する場合、スイッチＳ３およびＳ４のいずれか一方または双方を整流素子により構成することも可能である。例えば、図７に示す駆動回路１ｅのように、スイッチＳ３に対し直列に介在するように電流制限素子を挿入するとともに、スイッチＳ３をダイオードにより構成することが可能である。この場合、スイッチＳ３を構成するダイオードのカソードは、ノードＮ２に接続されている。スイッチＳ３を構成するダイオードのアノードは、電流制限素子である抵抗Ｒｒ１を介して駆動用電源２の高電位側出力端子に接続されている。
【００６１】
また、図８に示す駆動回路１ｆのように、スイッチＳ３およびＳ４のそれぞれに対して直列に介在するように抵抗を挿入するとともに、スイッチＳ３およびＳ４をいずれもダイオードにより構成することが可能である。この場合、スイッチＳ４を構成するダイオードのカソードは、駆動用電源２の低電位側出力端子に接続されている。スイッチＳ４を構成するダイオードのアノードは、電流制限素子である抵抗Ｒｒ２を介してノードＮ１に接続されている。
【００６２】
図７および図８に示す構成を採用する場合、次のような点に注意する必要がある。すなわち、図７および図８に示す構成の場合、期間ＣにおいてスイッチＳ２がオンした際、抵抗Ｒｒ１、スイッチＳ３を構成するダイオードおよびオンしたスイッチＳ２を通じて電流が流れる。このように流れる電流は、駆動回路の本来の動作に寄与しないものであり、単なる損失となる。
【００６３】
さらに、図８に示す構成の場合、期間Ｂにおいても同様の問題が生じる。つまり、図８に示す構成の場合、期間ＢにおいてスイッチＳ１がオンした際、オンしたスイッチＳ１、抵抗Ｒｒ２およびスイッチＳ４を構成するダイオードを通じて電流が流れる。このように流れる電流も期間Ｃにおいて流れる電流と同様に、単なる損失となる。駆動回路の仕様として、このような損失増加が許容されるのであれば、スイッチＳ３およびＳ４の一方または双方を整流素子により構成してもよい。そうすれば、図６に示す構成に対し、１つまたは２つのＭＯＳＦＥＴが削減された分だけ、回路面積が一層低減されるという効果が得られる。
【００６４】
図７および図８の構成については、スイッチＳ３（を構成するダイオード）を省いてもよい。このように変形する場合、抵抗Ｒｒ１の一方の端子がノードＮ２に直接接続されることになる。この場合、前述した損失増加の問題に加え、スイッチＳ３の逆阻止性により防止されていた問題、つまり期間ＢにおいてコンデンサＣ１の電荷が放電される問題が生じる。従って、駆動回路の仕様として、上述した各問題の発生が許容できる範囲であれば、図７および図８の構成についてスイッチＳ３自体を省くことが可能である。
【００６５】
さらに、図８の構成については、スイッチＳ４（を構成するダイオード）を省いてもよい。このように変形する場合、抵抗Ｒｒ２の一方の端子が駆動用電源２の低電位側出力端子に直接接続されることになる。この場合、前述した損失増加の問題に加え、スイッチＳ４の逆阻止性により防止されていた問題、つまり期間ＣにおいてコンデンサＣ１の電荷が放電される問題が生じる。従って、駆動回路の仕様として、上述した各問題の発生が許容できる範囲であれば、図８の構成についてスイッチＳ４自体を省くことが可能である。ただし、図８の構成についてスイッチＳ３およびＳ４を省く場合、期間Ａにおける問題（半導体素子Ｍ１の誤ターンオン）を防止するため、抵抗Ｒｒ２の抵抗値に対し、抵抗Ｒｒ１の抵抗値が十分に高い値になっていることが望ましい（Ｒｒ２＜＜Ｒｒ１）。
【００６６】
なお、駆動回路の仕様として、期間ＢにおいてコンデンサＣ１の電荷が放電される問題の発生が許容できる範囲であれば、上記した各構成において、スイッチＳ３として逆導通性の半導体スイッチを用いることもできる。また、駆動回路の仕様として、期間ＣにおいてコンデンサＣ１の電荷が放電される問題の発生が許容できる範囲であれば、上記した各構成において、スイッチＳ４として逆導通性の半導体スイッチを用いることもできる。
【００６７】
図９に示す駆動回路１ｇは、図３に示した駆動回路１ａに対し、駆動用電源２に代えて駆動用電源１２を備えている点、スイッチＳ１〜Ｓ４を構成するＭＯＳＦＥＴの形式（Ｐチャネル型およびＮチャネル型）が異なっている点などが異なる。駆動用電源１２は、負の電圧−Ｖｄｄを出力する負電源である。スイッチＳ１は、Ｎチャネル型のＭＯＳＦＥＴである。スイッチＳ１のソースは、駆動用電源１２の低電位側出力端子（他方の出力端子に相当）に接続されている。スイッチＳ１のドレインは、ノードＮ１に接続されている。スイッチＳ２は、Ｐチャネル型のＭＯＳＦＥＴである。スイッチＳ２のソースは、駆動用電源１２の高電位側出力端子（一方の出力端子に相当）に接続されている。スイッチＳ２のドレインは、ノードＮ２に接続されている。
【００６８】
スイッチＳ３は、２つのＮチャネル型のＭＯＳＦＥＴを互いに逆向きに直列接続した双方向スイッチである。スイッチＳ３を構成する２つのＭＯＳＦＥＴの各ソースは、共通に接続されている。スイッチＳ３を構成する一方のＭＯＳＦＥＴのドレインは、駆動用電源１２の低電位側出力端子に接続されている。スイッチＳ３を構成する他方のＭＯＳＦＥＴのドレインは、ノードＮ２に接続されている。
【００６９】
スイッチＳ４は、２つのＰチャネル型のＭＯＳＦＥＴを互いに逆向きに直列接続した双方向スイッチである。スイッチＳ４を構成する２つのＭＯＳＦＥＴの各ソースは、共通に接続されている。スイッチＳ４を構成する一方のＭＯＳＦＥＴのドレインは、ノードＮ１に接続されている。スイッチＳ４を構成する他方のＭＯＳＦＥＴのドレインは、駆動用電源１２の高電位側出力端子に接続されている。
【００７０】
駆動回路１ｇは、図３に示した駆動回路１ａと同様、特にＣＭＯＳプロセスにより集積化する際に非常に有利であり、現実的な構成であると言える。また、駆動回路１ｇは、期間Ｂにおいて半導体素子Ｍ１のゲートに負の電圧を印加するとともに、期間Ｃにおいて半導体素子Ｍ１のゲートに正の電圧を印加する。このような構成の駆動回路１ｇによりノーマリオン型の素子を駆動する場合、駆動用電源２の投入直後に期間Ｂに設定しておくとよい。そうすれば、半導体素子Ｍ１を安定してオフに保つことができる。このように、駆動回路１ｇは、駆動対象の半導体素子Ｍ１がノーマリオン型の素子である場合に好適である。
【００７１】
図１０に示す駆動回路１ｈは、図７に示した駆動回路１ｅに対し、スイッチＳ１およびＳ２をバイポーラトランジスタにより構成している点、スイッチＳ４をバイポーラトランジスタおよびダイオードにより構成している点などが異なる。スイッチＳ１は、ＰＮＰ形のバイポーラトランジスタである。スイッチＳ１のエミッタは、駆動用電源２の高電位側出力端子に接続されている。スイッチＳ１のコレクタは、ノードＮ１に接続されている。スイッチＳ２は、ＮＰＮ形のバイポーラトランジスタである。スイッチＳ２のエミッタは、駆動用電源２の低電位側出力端子に接続されている。スイッチＳ２のコレクタは、ノードＮ２に接続されている。
【００７２】
スイッチＳ４は、ＮＰＮ形のバイポーラトランジスタおよびダイオードにより構成されている。スイッチＳ４を構成するダイオードのカソードおよびトランジスタのコレクタは、共通に接続されている。スイッチＳ４を構成するダイオードのアノードは、ノードＮ１に接続されている。スイッチＳ４を構成するトランジスタのエミッタは、駆動用電源２の低電位側出力端子に接続されている。このような構成によれば、図７に示した駆動回路１ｅと同様の作用および効果が得られる。また、図１０に示す駆動回路１ｈは、スイッチＳ１〜Ｓ４としてバイポーラトランジスタまたはダイオードを採用しているので、駆動回路１ｈをバイポーラプロセスにより集積化する際に好適である。
【００７３】
（第２の実施形態）
以下、本発明の第２の実施形態について図１１〜図１３を参照して説明する。
本実施形態は、第１の実施形態に対し、半導体素子Ｍ１のゲートに電圧を印加する１周期における期間Ａ、ＢおよびＣの配置が異なる。図１１に示すように、本実施形態の場合、上記１周期には、期間Ａ（時刻ｔ１〜ｔ２３）、期間Ｃ（時刻ｔ２３〜ｔ３）、期間Ｂ（時刻ｔ３〜ｔ４）および期間Ｃ（時刻ｔ４〜ｔ１）が、この順に設けられる。
【００７４】
すなわち、本実施形態では、ゲートに負電圧を印加して半導体素子Ｍ１をオフする期間Ｃは、ゲートに正電圧を印加して半導体素子Ｍ１をオンする期間Ｂの前後に隣接して設けられている。このようにすれば、ターンオン直前における半導体素子Ｍ１の誤動作（誤ターンオン）の発生を未然に防ぐことができる。このような駆動方法によれば、駆動対象となる半導体素子Ｍ１が同期整流型チョッパに用いられるスイッチである場合、非常に有益な効果を奏する。以下、その理由について説明する。
【００７５】
図１２は、同期整流型チョッパの一構成例を示している。図１２に示すように、同期整流型チョッパ２１（電力変換回路に相当）は、直流電源２２の出力端子間に互いに直列接続されたハイサイド側のスイッチＳＨおよびロウサイド側のスイッチＳＬを備えている。スイッチＳＨおよびＳＬの相互接続ノードＮ２１と直流電源２２の低電位側出力端子との間には、インダクタＬ２１およびコンデンサＣ２１の直列回路が接続されている。このような構成において、スイッチＳＨおよびＳＬのうち、少なくとも一方は、本実施形態の駆動方法を採用した駆動回路により駆動される。
【００７６】
図１３のタイミングチャートに示すように、同期整流型チョッパ２１では、上下のスイッチＳＨおよびＳＬが交互に駆動される。ただし、各スイッチＳＨおよびＳＬの双方がオンとなる短絡状態の発生を防止するため、短いデッドタイムが設けられる（時刻ｔａ〜ｔｂの期間および時刻ｔｅ〜ｔｆの期間）。従って、一方のスイッチがターンオンする直前において、他方のスイッチがターンオフすることになる。そのため、他方のスイッチによるスイッチングノイズが重畳して誤動作する可能性がある。そこで、上述したように、期間Ｃを、期間Ｂの後に隣接する期間に加え、期間Ｂの前に隣接する期間に設ければ、このようなスイッチングノイズによる誤動作の発生を好適に抑制することができる。
【００７７】
（第３の実施形態）
以下、本発明の第３の実施形態について図１４〜図２０を参照して説明する。
上記各実施形態では、蓄電手段としてコンデンサＣ１を採用したが、蓄電手段は、蓄電機能を有する素子または回路であれば適宜変更することができる。例えば、コンデンサＣ１に代えて蓄電池（バッテリ）を用いてもよい。また、単一のコンデンサＣ１に代えて、例えば図１４に示すような蓄電機能を有する回路を用いてもよい。
【００７８】
図１４に示すコンデンサ回路３１（蓄電手段に相当）は、２つのコンデンサＣ３１、Ｃ３２および３つのスイッチＳ３１〜Ｓ３３（接続形態切替手段に相当）により構成されている。スイッチＳ３１は、コンデンサＣ３１およびＣ３２の各一方の端子間を開閉可能に設けられている。スイッチＳ３２は、コンデンサＣ３１およびＣ３２の各他方の端子間を開閉可能に設けられている。スイッチＳ３３は、コンデンサＣ３１の他方の端子およびコンデンサＣ３２の一方の端子の間を開閉可能に設けられている。各スイッチＳ３１〜Ｓ３３は、図示しない制御回路から与えられる制御信号によりオン／オフされる。上記各実施形態の構成におけるコンデンサＣ１をコンデンサ回路３１に置き換える場合、コンデンサＣ３１の一方の端子がコンデンサＣ１の一方の端子に相当し、コンデンサＣ３２の他方の端子がコンデンサＣ１の他方の端子に相当する。
【００７９】
このような構成のコンデンサ回路３１を用いれば、コンデンサＣ１を用いた場合では実現できない次のような機能を実現することができる。なお、以下では、駆動用電源が正電源である場合を例に説明するが、負電源である場合も同様の機能を実現可能である。すなわち、スイッチＳ３およびＳ４がオンされるとともにスイッチＳ１およびＳ２がオフされる期間Ａ（第３状態）において、スイッチＳ３１およびＳ３２をオンするとともにスイッチＳ３３をオフする。これにより、コンデンサＣ３１およびＣ３２は、互いに並列接続された並列接続形態となる。従って、期間Ａにおいて、並列接続形態のコンデンサ回路３１に対する充電が行われ、コンデンサＣ３１およびＣ３２は、いずれも電源電圧Ｖｄｄにまで充電される。
【００８０】
そして、スイッチＳ２がオンされるとともにスイッチＳ１、Ｓ３およびＳ４がオフされる期間Ｃ（第２状態）において、スイッチＳ３１およびＳ３２をオフするとともにスイッチＳ３３をオンする。これにより、コンデンサＣ３１およびＣ３２は、互いに直列接続された直列接続形態となる。従って、期間Ｃにおいて、半導体素子Ｍ１のゲートが直列接続形態のコンデンサ回路３１を介して駆動用電源２の低電位側出力端子に接続され、コンデンサＣ３１およびＣ３２の合計電圧、つまり電源電圧Ｖｄｄの２倍の負の電圧（−２・Ｖｄｄ）が半導体素子Ｍ１のゲートに印加される。
【００８１】
このようにすれば、駆動用電源の電源電圧の２倍の負電圧を出力する駆動回路を構成することができる。また、期間Ａおよび期間Ｃにおける各スイッチＳ３１〜Ｓ３３の開閉状態を、上記したパターンと逆にすれば、期間Ｃにおいて、駆動用電源の電源電圧の１／２倍の負電圧を出力する駆動回路を構成することができる。
【００８２】
図１４に示したコンデンサ回路３１は、２つのコンデンサＣ３１およびＣ３２を備え、それら２つのコンデンサＣ３１およびＣ３２の接続形態を直列および並列に切り替える（変換する）構成であった。このような構成に対し、コンデンサの直並列変換の段数を増やすことも可能である。例えば、図１５に示すコンデンサ回路３２（蓄電手段に相当）のように、３つのコンデンサＣ３１〜Ｃ３３と、６つのスイッチＳ３１〜Ｓ３６（接続形態切替手段に相当）を備えた構成を採用することができる。このような構成のコンデンサ回路３２によれば、コンデンサ回路３１と同様の原理に基づく動作を行うことで、駆動用電源の３倍の負電圧を出力する駆動回路および駆動用電源の１／３倍の負電圧を出力する駆動回路を構成することができる。
【００８３】
図１６および図１７は、図１４に示したコンデンサ回路３１の具体的構成の一例を示している。図１６に示すコンデンサ回路３１ａは、スイッチＳ３１としてＰチャネル型のＭＯＳＦＥＴを採用するとともに、スイッチＳ３２およびＳ３３としてＮチャネル型のＭＯＳＦＥＴを採用している。従って、コンデンサ回路３１ａは、ＣＭＯＳプロセスにより集積化する際に好適である。図１７に示すコンデンサ回路３１ｂは、スイッチＳ３１〜Ｓ３３としてダイオードを採用している。従って、コンデンサ回路３１ｂは、バイポーラプロセスにより集積化する際に好適である。なお、コンデンサ回路３１ｂは、スイッチＳ３１〜Ｓ３３としてダイオードを用いているため、駆動用電源の１／２倍の負電圧を出力する駆動回路を構成する場合にだけ採用可能である。ただし、コンデンサ回路３１ｂは、図１６に示したコンデンサ回路３１ａに対し、ＭＯＳＦＥＴに代えてダイオードを用いている分だけ、回路面積が低減されるという効果が得られる。
【００８４】
図１８は、図１５に示したコンデンサ回路３２の具体的構成の一例を示している。図１８に示すコンデンサ回路３２ａは、スイッチＳ３１〜Ｓ３６としてダイオードを採用している。従って、コンデンサ回路３２ａは、バイポーラプロセスにより集積化する際に好適である。なお、コンデンサ回路３２ａは、図１７に示したコンデンサ回路３１ｂと同様の理由から、駆動用電源の１／３倍の負電圧を出力する駆動回路を構成する場合にだけ採用可能である。
【００８５】
図１９は、蓄電手段として図１６に示したコンデンサ回路３１ａを用いた駆動回路の一構成例を示している。図１９に示す駆動回路３３は、図３に示した駆動回路１ａに対し、コンデンサＣ１に代えてコンデンサ回路３１ａを備えている点が異なる。このような駆動回路３３によれば、期間Ｃにおいて駆動用電源２の電圧Ｖｄｄの２倍の負電圧または１／２倍の負電圧を半導体素子Ｍ１のゲートに印加することができる。また、駆動回路３３は、全てのスイッチとしてＭＯＳＦＥＴを採用しているので、ＣＭＯＳプロセスにより集積化する際に好適である。
【００８６】
図２０は、蓄電手段として図１７に示したコンデンサ回路３１ｂを用いた駆動回路の一構成例を示している。図２０に示す駆動回路３４は、図１０に示した駆動回路１ｈに対し、コンデンサＣ１に代えてコンデンサ回路３１ｂを備えている点、スイッチＳ３がＰＮＰ形のバイポーラトランジスタおよびダイオードにより構成されている点などが異なる。このような駆動回路３４によれば、期間Ｃにおいて駆動用電源２の電圧Ｖｄｄの１／２倍の負電圧を半導体素子Ｍ１のゲートに印加することができる。また、駆動回路３４は、全てのスイッチとしてバイポーラトランジスタまたはダイオードを採用しているので、バイポーラプロセスにより集積化する際に好適である。
【００８７】
以上説明したように、蓄電手段として、複数のコンデンサの直並列接続を切り替えるコンデンサ回路を採用した本実施形態によれば、次のような効果が得られる。すなわち、駆動用電源のｎ倍（ｎは、コンデンサ回路の直並列変換の段数）や１／ｎ倍の負電圧を出力する駆動回路を構成することができる。駆動用電源のｎ倍の負電圧を出力する駆動回路を構成すれば、半導体素子Ｍ１をオフ駆動する際におけるノイズ耐量が増すという効果が得られる。つまり、スイッチングノイズが大きい場合や、高速にスイッチングされる場合であっても、オフ駆動時における誤動作（誤オン）の発生を抑えることができる。
【００８８】
一方、駆動用電源の１／ｎ倍の負電圧を出力する駆動回路を構成すれば、半導体素子Ｍ１のゲートの劣化を抑制することができる。つまり、駆動対象となる半導体素子Ｍ１の特性によっては、ゲートに大きい負電圧を印加すると素子（ゲート酸化膜など）が劣化するおそれがある。このような場合、駆動用電源の１／ｎ倍の負電圧を出力する構成であれば、オン駆動するための正電圧を確保しつつ、負電圧を小さく抑えて素子の劣化を防止することができる。
【００８９】
（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、次のような変形または拡張が可能である。
スイッチＳ１およびＳ２のオンの順序や、スイッチＳ３およびＳ４のオンの順序は、半導体素子Ｍ１の立ち上がり・立ち下がりの遅延を許容できる限りにおいて前述のものでなくても構わない。また、スイッチＳ１〜Ｓ４の開閉制御は、図２および図１１に示すものに限らず、例えば、次のように変更してもよい。すなわち、スイッチＳ３およびＳ４のオン期間の開始時点をずらす制御を行わなくてもよい。つまり、スイッチＳ３およびＳ４のオン期間が完全に一致するようにしてもよい。また、スイッチＳ４のオン期間の開始時点よりもスイッチＳ３のオン開始時点を先行させてもよい。また、期間Ａ、ＢおよびＣの配置の仕方は、上記各実施形態において説明したものに限らずともよい。上記期間Ａ〜Ｃを任意の配置や順序に変更した場合でも本発明を適用することが可能である。
【００９０】
本発明の駆動回路は、ＧａＮ−ＨＥＭＴによるパワーＭＯＳＦＥＴに限らず、ＩＧＢＴやＳｉ−ＭＯＳＦＥＴなどの他の電圧駆動型の半導体素子、ＢＪＴ、ＧＴＯ（Gate Turn-Off thyristor）などの電流駆動型の半導体素子など様々なパワー半導体素子を駆動する用途に適用することができる。ＢＪＴまたはＩＧＢＴを駆動する場合、そのベースまたはゲートが制御端子に相当するとともに、そのエミッタが一方の電流開閉端子に相当する。また、ＧＴＯを駆動する場合、そのゲートが制御端子に相当するとともに、そのカソードが一方の電流開閉端子に相当する。なお、上述した各素子のスレッショルド電圧は、必ずしも低いとは限らない。しかし、上述した各素子を駆動するにあたって、特に高速スイッチングを行う際には、大きなノイズが発生して誤動作する可能性がある。本発明の駆動回路によれば、このような誤動作を適切に回避することができる。
【００９１】
駆動回路が集積化される場合、ＭＯＳＦＥＴにより構成されるスイッチＳ１〜Ｓ４は、それらの素子が構成されるウェルの電位を浮遊させる（固定電位に接続しない）場合に限り、ボディダイオードが寄生しない。そのような場合、スイッチＳ１〜Ｓ４は、ソースおよびドレインを入れ替えて接続してもよい。また、ＭＯＳＦＥＴにより構成されるスイッチＳ１〜Ｓ４のうち、任意の素子について、寄生ボディダイオードの極性を変えないように配慮した上で、Ｐチャネル型、Ｎチャネル型の形式を入れ替えて構成してもよい。ただし、その場合、入れ替えた素子のゲートには、適切な電位に調整された信号を入力する必要がある。
【符号の説明】
【００９２】
図面中、１、１ａ〜１ｈ、３３、３４は駆動回路、２、１２は駆動用電源、３１、３１ａ、３１ｂ、３２、３２ａはコンデンサ回路（蓄電手段）、Ｃ１はコンデンサ（蓄電手段）、Ｃ３１〜Ｃ３３はコンデンサ、Ｍ１は半導体素子、Ｓ１はスイッチ（第１半導体スイッチ）、Ｓ２はスイッチ（第２半導体スイッチ）、Ｓ３、Ｓ４はスイッチ（開閉スイッチ）、Ｓ３１〜Ｓ３６はスイッチ（接続形態切替手段）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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