(57)【要約】【課題】列毎にＡ／Ｄ変換回路を搭載する場合でも各列に備えたＡ／Ｄ変換回路から出力されるデジタル値の変動を低減することができる。【解決手段】画素２は行列状に配置され、検出した物理量に応じた画素信号を各々出力する。Ａ／Ｄ変換回路４１１〜４２０は、画素２の１列または複数列ごとに配置される。Ａ／Ｄ変換器４１１〜４２０の各々は、互いに直列に接続され、電源端子のいずれか１つに画素信号に応じた電位を各々印加され電位に応じた遅延量でパルス信号を伝える複数の遅延回路と、所定の時間にパルス信号が通過した複数の遅延回路の数に応じたカウント数を計数する時間変換回路と、カウント数に応じたデジタル信号を出力する出力回路とを有する。Ａ／Ｄ変換器４１１〜４２０は、互いに隣接するＡ／Ｄ変換器４１１〜４２０と同時にＡ／Ｄ変換を行わない順番で、全ての列の画素２が出力する画素信号のＡ／Ｄ変換を行う。【選択図】図１
2014165579.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置され、検出した物理量に応じた画素信号を各々出力する複数の画素と、
前記複数の画素の１列または複数列ごとに配置された複数のＡ／Ｄ変換器と、
を有し、
前記複数のＡ／Ｄ変換器の各々は、互いに直列に接続され、電源端子のいずれか１つに前記画素信号に応じた電位を各々印加され前記電位に応じた遅延量でパルス信号を伝える複数の遅延回路と、所定の時間に前記パルス信号が通過した前記複数の遅延回路の数に応じたカウント数を計数する時間変換回路と、前記カウント数に応じたデジタル信号を出力する出力回路とを有し、
前記複数のＡ／Ｄ変換器は、互いに隣接する前記Ａ／Ｄ変換器と同時にＡ／Ｄ変換を行わない順番で、全ての列の前記画素が出力する前記画素信号の前記Ａ／Ｄ変換を行う
ことを特徴とする撮像装置。
【請求項２】
前記複数のＡ／Ｄ変換器はｉ列毎に同時にＡ／Ｄ変換を行い、前記ｉは整数かつ前記複数のＡ／Ｄ変換器の個数以下である
ことを特徴とする請求項１に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は撮像装置に関する。
【背景技術】
【０００２】
近年、デジタルスチルカメラ、カムコーダ、内視鏡に代表される撮像装置には、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサ（以下、ＣＣＤと称する）や、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ（以下、ＣＭＯＳと称する）に代表される固体撮像装置が搭載されている。これらの固体撮像装置は国内外で普及しており、さらなる小型化、低消費電力化への要求が高まっている。
【０００３】
また、時間軸計測（Ｔｉｍｅ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）（以下、ＴＤＣと称する）型Ａ／Ｄ変換器を複数搭載した固体撮像装置がある。このＴＤＣ型Ａ／Ｄ変換器（以下、Ａ／Ｄ変換部と称する）は、画素から出力された電圧（以下、画素信号と称する）に応じた周波数のパルスを出力し、このパルスをカウンタがカウントすることで、画素信号をＡ／Ｄ変換することができる。２次元の行列状に画素を配置した領域（以下、画素ブロックと称する）に、このＡ／Ｄ変換部を配置することによって、Ａ／Ｄ変換部が画素信号を高Ｓ／ＮにＡ／Ｄ変換する固体撮像装置が知られている（例えば、特許文献１参照）。
【０００４】
図６は、従来知られているＡ／Ｄ変換回路（時間軸計測型Ａ／Ｄ変換器）の概略構成を示したブロック図である。図示する例では、Ａ／Ｄ変換回路１０は、遅延回路１１と、カウンタ１２と、ラッチ回路１３と、ラッチ＆エンコーダ回路１４とを備えている。遅延回路１１は、リング状に接続された複数の遅延素子（図示する例では、１つの遅延素子ＡＮＤ１と複数の遅延素子ＤＵ１）によって構成される。遅延回路１１内の各遅延素子には、アナログ・デジタル変換の対象となる画素信号が、入力信号Ｖｉｎとして供給される。遅延回路１１内の各遅延素子は、供給された入力信号Ｖｉｎを電源電圧として、その信号レベルとＧＮＤ間の電圧差に応じた遅延時間で入力パルスφＰＬを遅延させる。そして、遅延回路１１は、各遅延素子の遅延時間に応じた周波数を有するパルス信号φＣＫを発生する。
【０００５】
カウンタ１２は、遅延回路１１が発生したパルス信号φＣＫ、すなわち、入力パルスφＰＬが遅延回路１１内を周回した周回数を計数し、その計数結果をデジタル信号φＤ１として出力する。ラッチ回路１３は、カウンタ１２から出力されたデジタル信号φＤ１を保持（ラッチ）し、保持したデジタル信号をデジタル信号φＤ２として出力する。ラッチ＆エンコーダ回路１４は、遅延回路１１内の各遅延素子の出力を取り込み、入力パルスφＰＬが通過した遅延回路１１内の遅延素子の通過段数、すなわち、パルス信号φＣＫの遅延回路１１内の位置情報を検出し、その検出結果をデジタル信号φＤ３として出力する。
【０００６】
Ａ／Ｄ変換回路１０は、ラッチ回路１３の出力であるデジタル信号φＤ２を上位ビットのデータとし、ラッチ＆エンコーダ回路１４の出力であるデジタル信号φＤ３を下位ビットのデータとして、入力信号Ｖｉｎの信号レベル、すなわち、画素信号に応じたデジタル信号φＤ４を出力する。このデジタル信号φＤ４が、Ａ／Ｄ変換回路によってアナログ・デジタル変換されたデジタル画像信号（デジタル値）である。
【０００７】
ここで、図６に示したＡ／Ｄ変換回路１０を、２次元の行列状に配置した画素の列毎に配置した撮像装置について説明する。図７は、Ａ／Ｄ変換回路（時間軸計測型Ａ／Ｄ変換器）を画素の列毎に配置した撮像装置の概略構成を示したブロック図である。図７に示した撮像装置５０は、複数の画素５２が行列状に配置された画素部５１と、アナログ信号処理部５３と、Ａ／Ｄ変換部５４と、垂直駆動部５６と、水平駆動部５７と、制御回路５８とを備えている。また、Ａ／Ｄ変換部５４は、複数のＡ／Ｄ変換回路５４１〜５４４を備えている。
【０００８】
また、それぞれのＡ／Ｄ変換回路５４１〜５４４は、遅延回路４０１１，４０２１，４０３１，４０４１と、パルス通過段数検出回路部４０１２，４０２２，４０３２，４０４２とを備えている。なお、Ａ／Ｄ変換回路５４１〜５４４が備える遅延回路４０１１，４０２１，４０３１，４０４１のそれぞれは、図６に示したＡ／Ｄ変換回路１０が備える遅延回路１１と同様の構成である。また、Ａ／Ｄ変換回路５４１〜５４４が備えるパルス通過段数検出回路部４０１２，４０２２，４０３２，４０４２のそれぞれは、図６に示したＡ／Ｄ変換回路１０が備えるカウンタ１２と、ラッチ回路１３と、ラッチ＆エンコーダ回路１４とを併せた構成の回路である。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−２８７８７９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、図７に示した撮像装置５０のようにＡ／Ｄ変換回路５４１〜５４４を画素部５１の列毎に配置する場合、例えば、１〜２μｍ幅の狭小の範囲に数百から数千のＡ／Ｄ変換回路を配置することになる。この場合、ＧＮＤ配線をＡ／Ｄ変換回路５４１〜５４４毎に分けて配線すると配線の領域が増大してしまうため、図７に示した撮像装置５０のように、全てのＡ／Ｄ変換回路５４１〜５４４で共通のＧＮＤ配線を配線することとなる。また、Ａ／Ｄ変換回路５４１〜５４４の遅延回路４０１１，４０２１，４０３１，４０４１が互いに非常に狭いスペースを空けて配置されることになる。
【００１１】
上記に述べたように、Ａ／Ｄ変換回路５４１〜５４４は、画素信号（入力信号Ｖｉｎ）の信号レベルとＧＮＤ間の電圧差に応じた遅延時間で周回する入力パルスφＰＬの周回数と、遅延素子の通過段数とに応じたデジタル信号φＤ４を出力する。このため、Ａ／Ｄ変換回路５４１〜５４４の動作電流は、入力信号Ｖｉｎの信号レベルや配線のインピーダンスなどによって変化する。また、入力パルスφＰＬが複数の遅延素子（遅延素子ＡＮＤ１および遅延素子ＤＵ１）を通過している状況に応じて、Ａ／Ｄ変換回路５４１〜５４４の動作電流は時間的にも変動する。
【００１２】
より具体的には、遅延回路４０１１，４０２１，４０３１，４０４１に入力される入力信号の信号レベル、および入力パルスφＰＬの通過に伴う複数の遅延素子の動作状況によって、Ａ／Ｄ変換回路５４１が備える遅延回路４０１１のＧＮＤ配線に流れる電流Ｉｔ１と、Ａ／Ｄ変換回路５４２が備える遅延回路４０２１のＧＮＤ配線に流れる電流Ｉｔ２と、Ａ／Ｄ変換回路５４３が備える遅延回路４０３１のＧＮＤ配線に流れる電流Ｉｔ３と、Ａ／Ｄ変換回路５４４が備える遅延回路４０４１のＧＮＤ配線に流れる電流Ｉｔ４とが変化する。このように、全ての列に共通して配線されたＧＮＤ配線に流れる電流は、１行毎の入力信号の信号レベル、すなわち、画素信号の信号レベルによって変化する。このＧＮＤ電流の変化によって、それぞれのＡ／Ｄ変換回路５４１〜５４４のＧＮＤ配線の抵抗成分での電圧降下の電圧が変わり、各遅延回路４０１１，４０２１，４０３１，４０４１のＧＮＤの電圧レベルが変化する。
【００１３】
また、遅延回路４０１１，４０２１，４０３１，４０４１に入力される入力信号の信号レベルおよび入力パルスφＰＬの通過に伴う複数の遅延素子の動作状況によって、各遅延回路４０１１，４０２１，４０３１，４０４１内の遅延素子ＡＮＤ１および遅延素子ＤＵ１の入出力電圧が、１行毎の入力信号の信号レベルすなわち画素信号の信号レベルによって時間的に変化する。隣接する遅延回路、例えば遅延回路４０１１と遅延回路４０２１の遅延素子ＡＮＤ１および遅延素子ＤＵ１の間で、信号配線やトランジスタの各端子（ソース、ドレイン、ゲート、サブ）の電圧／電流変化により、遅延回路４０１１と遅延回路４０２１間で干渉が起きてしまう。
【００１４】
上記ＧＮＤの電圧レベル変化や遅延回路４０１１，４０２１，４０３１，４０４１間の干渉により、遅延回路４０１１，４０２１，４０３１，４０４１での遅延時間が同じ入力信号（例えば、同じ入力信号Ｖｉｎ）をＡ／Ｄ変換する場合でも、同時に読み出している画素部５１の同じ行の他の列のＡ／Ｄ変換回路５４１〜５４４の動作によって、それぞれのＡ／Ｄ変換回路５４１〜５４４から出力されるアナログ・デジタル変換後のデジタル信号が変わってしまう。このため、アナログ・デジタル変換後のデジタル信号のノイズが大きくなってしまうという問題がある。なお、遅延回路４０１１，４０２１，４０３１，４０４１間の干渉は、特に隣接する遅延回路４０１１，４０２１，４０３１，４０４１による影響が大きい。
【００１５】
図８は、従来知られている１つの時間軸計測型Ａ／Ｄ変換器（Ａ／Ｄ変換回路５４１〜５４４）から出力されるデジタル値が、画素部５１の行毎に変動する場合の一例を示したグラフである。図示する例は、画素部５１から一定の信号電圧（例えば、ＯＢ画素列の画素出力）が入力された場合の出力の例を示している。グラフの縦軸はカウント数を示し、横軸は行数を示している。入力電圧は一定電圧なのでＡ／Ｄ変換回路５４１〜５４４の出力は行に関係なくほぼ一定の出力になるはずである。しかしながら、Ａ／Ｄ変換回路５４１〜５４４の出力はノイズにより変動しており、その変動は近似曲線８０１のようになる。
【００１６】
この原因としては、遅延回路４０１１，４０２１，４０３１，４０４１は発振器であり、非常に近接して配置されていることから周辺列の遅延回路４０１１、４０２１，４０３１，４０４１の動作による電源電圧、ＧＮＤの変動やチップのウエルなどを通じた干渉、電磁誘導が影響している事が考えられる。この周辺からのノイズによって出力が変動しているため、列ごとのオフセット成分を除去しただけでは変動は抑制できない。そのため、図７に示した撮像装置５０では、一様な明るさの部分がある被写体を撮影した場合に、列ごとのオフセット除去後でもノイズが重畳した列の出力の変動は抑制されず、一様な明るさの部分に縦すじが発生した画像になる。
【００１７】
本発明は、上述した課題に鑑みてなされたものであり、列毎にＡ／Ｄ変換回路を搭載する場合でも、各列のＡ／Ｄ変換回路の動作に起因する電源やＧＮＤの電圧レベル変動やＡ／Ｄ変換回路間の干渉を低減し、各列に備えたＡ／Ｄ変換回路から出力されるデジタル値の変動（誤差）を低減することができる撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明は、行列状に配置され、検出した物理量に応じた画素信号を各々出力する複数の画素と、前記複数の画素の１列または複数列ごとに配置された複数のＡ／Ｄ変換器と、を有し、前記複数のＡ／Ｄ変換器の各々は、互いに直列に接続され、電源端子のいずれか１つに前記画素信号に応じた電位を各々印加され前記電位に応じた遅延量でパルス信号を伝える複数の遅延回路と、所定の時間に前記パルス信号が通過した前記複数の遅延回路の数に応じたカウント数を計数する時間変換回路と、前記カウント数に応じたデジタル信号を出力する出力回路とを有し、前記複数のＡ／Ｄ変換器は、互いに隣接する前記Ａ／Ｄ変換器と同時にＡ／Ｄ変換を行わない順番で、全ての列の前記画素が出力する前記画素信号の前記Ａ／Ｄ変換を行うことを特徴とする撮像装置である。
【００１９】
また、本発明の撮像装置において、前記複数のＡ／Ｄ変換器はｉ列毎に同時にＡ／Ｄ変換を行い、前記ｉは整数かつ前記複数のＡ／Ｄ変換器の個数以下であることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、複数の画素は、行列状に配置され、検出した物理量に応じた画素信号を各々出力する。また、複数のＡ／Ｄ変換器は、複数の画素の１列または複数列ごとに配置される。また、複数のＡ／Ｄ変換器の各々は、互いに直列に接続され、電源端子のいずれか１つに画素信号に応じた電位を各々印加され電位に応じた遅延量でパルス信号を伝える複数の遅延回路と、所定の時間にパルス信号が通過した複数の遅延回路の数に応じたカウント数を計数する時間変換回路と、カウント数に応じたデジタル信号を出力する出力回路とを有する。また、複数のＡ／Ｄ変換器は、互いに隣接するＡ／Ｄ変換器と同時にＡ／Ｄ変換を行わない順番で、全ての列の画素が出力する画素信号のＡ／Ｄ変換を行う。
【００２１】
これにより、列毎にＡ／Ｄ変換回路を搭載する場合でも、各列のＡ／Ｄ変換回路の動作に起因する電源やＧＮＤの電圧レベル変動やＡ／Ｄ変換回路間の干渉を低減し、各列に備えたＡ／Ｄ変換回路から出力されるデジタル値の変動（誤差）を低減することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施の形態における固体撮像装置の概略構成を示すブロック図である。
【図２】本発明の第１の実施の形態における固体撮像装置の動作を示すタイミングチャートである。
【図３】本発明の第１の実施の形態における固体撮像装置の動作を示すタイミングチャートである。
【図４】本発明の第２の実施の形態における固体撮像装置の概略構成を示したブロック図である。
【図５】本発明の第３の実施の形態における固体撮像装置の概略構成を示したブロック図である。
【図６】従来知られているＡ／Ｄ変換回路の概略構成を示したブロック図である。
【図７】従来知られているＡ／Ｄ変換回路を画素の列毎に配置した撮像装置の概略構成を示したブロック図である。
【図８】従来知られている１つの時間軸計測型Ａ／Ｄ変換器から出力されるデジタル値が、画素部の行毎に変動する場合の一例を示したグラフである。
【発明を実施するための形態】
【００２３】
（第１の実施の形態）
以下、本発明の第１の実施形態について図を参照しながら説明する。図１は、本実施形態における固体撮像装置（撮像装置）の概略構成を示すブロック図である。図示する例では、固体撮像装置１００は、複数の画素２が行列状に配置された画素部１と、アナログ信号処理部３と、Ａ／Ｄ変換部４と、ラッチ部５と、垂直駆動部６と、水平駆動部７と、制御部８とを備えている。
【００２４】
画素２は、入射光量（物理量）に応じた光信号を出力する。アナログ信号処理部３は、複数のアナログ信号処理回路３０１〜３１０を備える。アナログ信号処理回路３０１〜３１０は、各画素２から出力されたリセット時の信号と入射光量に応じた光信号との差を演算することによって、リセット時のノイズを抑圧した画素信号を生成する。また、アナログ信号処理回路３０１〜３１０は、生成した画素信号を入力信号Ｖｉｎとして出力する。なお、入力信号Ｖｉｎはアナログ信号である。
【００２５】
Ａ／Ｄ変換部４は、複数のＡ／Ｄ変換回路４１１〜４２０（Ａ／Ｄ変換器）を備える。Ａ／Ｄ変換回路４１１〜４２０は、アナログ信号処理回路３０１〜３１０からの入力信号Ｖｉｎをデジタル信号に変換し、出力デジタル信号φＤとして出力する。ラッチ部５は、Ａ／Ｄ変換回路４１１〜４２０からの出力デジタル信号φＤを保持する。垂直駆動部６は、行列状に配置されている画素２のうち、信号を出力させる画素２を行毎に選択する。水平駆動部７は、ラッチ部５を制御し、出力デジタル信号φＤを順次出力させる。制御部８は、アナログ信号処理部３と、Ａ／Ｄ変換部４と、ラッチ部５と、垂直駆動部６と、水平駆動部７との動作を制御する信号を各部に出力する。
【００２６】
なお、図示する例では、画素部１は、４行１０列の計４０個の画素２を備えているが、これに限らず、どのような配列でもよい。また、Ａ／Ｄ変換部４は、画素２の列ごとにＡ／Ｄ変換回路４１１〜４２０を備えているが、これに限らず、例えば２行に１個や３行に１個など、どのような数のＡ／Ｄ変換回路４１１〜４２０を備えるようにしてもよい。
【００２７】
次に、Ａ／Ｄ変換回路４１１〜４２０の構成について説明する。Ａ／Ｄ変換回路４１１〜４２０は、時間軸計測（Ｔｉｍｅ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）型Ａ／Ｄ（アナログ−デジタル）変換器（ＴＡＤ）であり、入力されたアナログ信号をデジタル信号に変換して出力する。なお、本実施形態におけるＡ／Ｄ変換回路４１１〜４２０は、背景技術の図６に示したＡ／Ｄ変換回路１０と同様の構成および動作であるため、説明は省略する。
【００２８】
次に、固体撮像装置１００の動作について説明する。図２は、本実施形態における固体撮像装置１００の動作を示すタイミングチャートである。図示する例では、垂直駆動部６が出力する画素選択信号φＳＬ１と、制御部８が出力する入力パルスφＰＬ１〜φＰＬ１０と、水平駆動部７が出力する読み出し制御信号φＨ１〜Ｈ１０のタイミングを示している。
【００２９】
画素選択信号φＳＬ１は、画素部１の１行目の画素２が画素信号を出力するタイミングを制御する信号である。入力パルスφＰＬ１は、Ａ／Ｄ変換回路４１１に入力するパルス信号である。入力パルスφＰＬ２は、Ａ／Ｄ変換回路４１２に入力するパルス信号である。入力パルスφＰＬ３は、Ａ／Ｄ変換回路４１３に入力するパルス信号である。入力パルスφＰＬ４は、Ａ／Ｄ変換回路４１４に入力するパルス信号である。入力パルスφＰＬ５は、Ａ／Ｄ変換回路４１５に入力するパルス信号である。入力パルスφＰＬ６は、Ａ／Ｄ変換回路４１６に入力するパルス信号である。入力パルスφＰＬ７は、Ａ／Ｄ変換回路４１７に入力するパルス信号である。入力パルスφＰＬ８は、Ａ／Ｄ変換回路４１８に入力するパルス信号である。読み出し制御信号φＨ１〜Ｈ１０は、各ラッチ部５が保持する各Ａ／Ｄ変換回路４１１〜４２０がデジタル画像信号を出力するタイミングを制御する信号である。
【００３０】
初めに、時刻ｔ１で、垂直駆動部６が画素選択信号φＳＬを“Ｈｉｇｈ”レベルにして、画素部１の１行目の画素２を選択すると、選択された１行目の各画素２から読み出された画素信号が、アナログ信号処理部３にそれぞれ出力される。なお、選択された各画素２からは、自画素２内の光電変換素子をリセットしたときに出力されるリセットレベルの画素信号と、入射光量に応じた信号レベルの画素信号との２つの画素信号が出力される。
【００３１】
そして、アナログ信号処理部３では、対応した画素２から入力されたリセットレベルと信号レベルとの差分処理を行うことによって、画素２をリセットしたときのノイズを抑圧した差分信号を生成し、生成した差分信号を入力信号Ｖｉｎとして、対応したＡ／Ｄ変換回路４１１〜４２０に出力する。これにより、ノイズ抑圧された画素信号（差分信号）がＡ／Ｄ変換回路４１１〜４２０に備えた遅延回路１１の遅延素子の電源電圧として供給される。
【００３２】
続いて、時刻ｔ２〜ｔ３の第1のＡ／Ｄ変換期間では、制御部８は、それぞれのＡ／Ｄ変換回路４１１，４１３，４１５，４１７，４１９に出力する入力パルスφＰＬ１、φＰＬ３、φＰＬ５、φＰＬ７、φＰＬ９を“Ｈｉｇｈ”レベルにする。これにより、Ａ／Ｄ変換回路４１１，４１３，４１５，４１７，４１９に備えた遅延回路１１内の遅延素子は、電源電圧として供給された差分信号（入力信号Ｖｉｎ）とＧＮＤ間の電圧差に応じた遅延時間で入力パルスφＰＬ１、φＰＬ３、φＰＬ５、φＰＬ７、φＰＬ９を遅延させる。そして、各遅延回路１１は、各遅延素子の遅延時間に応じた周波数を有するパルス信号φＣＫを発生する。
【００３３】
そして、カウンタ１２は、遅延回路１１が発生したパルス信号φＣＫに基づいて、入力パルスφＰＬが遅延回路１１内を周回した周回数を計数する。その後、予め定められた一定期間が経過した後に、ラッチ＆エンコーダ回路１４は、遅延回路１１内の各遅延素子の出力に基づいて、遅延回路１１内でのパルス信号φＣＫの位置情報を検出する。また、ラッチ回路１３は、カウンタ１２から出力された計数結果を保持（ラッチ）する。
【００３４】
その後、制御部８が入力パルスφＰＬ１、φＰＬ３、φＰＬ５、φＰＬ７、φＰＬ９を “Ｌｏｗ”レベルにする。これにより、Ａ／Ｄ変換回路４１１，４１３，４１５，４１７，４１９の遅延回路１１内での入力パルスφＰＬ１、φＰＬ３、φＰＬ５、φＰＬ７、φＰＬ９の遅延が停止し、パルス信号φＣＫの生成が終了する。そして、ラッチ回路１３が保持している入力パルスφＰＬ１、φＰＬ３、φＰＬ５、φＰＬ７、φＰＬ９の周回数と、ラッチ＆エンコーダ回路１４が検出したパルス信号φＣＫの位置情報とに基づいて、アナログ信号処理部３から入力された差分信号（入力信号Ｖｉｎ）、すなわち、画素部１の画素２から出力されたノイズ抑圧後の画素信号に応じたデジタル信号を、Ａ／Ｄ変換回路４１１，４１３，４１５，４１７，４１９が出力するデジタル画像信号（デジタル値）としてラッチ部５に出力する。
【００３５】
続いて、時刻ｔ４〜ｔ５の第２のＡ／Ｄ変換期間では、制御部８は、それぞれのＡ／Ｄ変換回路４１２，４１４，４１６，４１８，４２０に出力する入力パルスφＰＬ２、φＰＬ４、φＰＬ６、φＰＬ８、φＰＬ１０を“Ｈｉｇｈ”レベルにする。これにより、Ａ／Ｄ変換回路４１２，４１４，４１６，４１８，４２０に備えた遅延回路１１内の遅延素子は、電源電圧として供給された差分信号（入力信号Ｖｉｎ）とＧＮＤ間の電圧差に応じた遅延時間で入力パルスφＰＬ２、φＰＬ４、φＰＬ６、φＰＬ８、φＰＬ１０を遅延させる。そして、各遅延回路１１は、各遅延素子の遅延時間に応じた周波数を有するパルス信号φＣＫを発生する。
【００３６】
そして、カウンタ１２は、遅延回路１１が発生したパルス信号φＣＫに基づいて、入力パルスφＰＬ２、φＰＬ４、φＰＬ６、φＰＬ８、φＰＬ１０が遅延回路１１内を周回した周回数を計数する。その後、予め定められた一定期間が経過した後に、ラッチ＆エンコーダ回路１４は、遅延回路１１内の各遅延素子の出力に基づいて、遅延回路１１内でのパルス信号φＣＫの位置情報を検出する。また、ラッチ回路１３は、カウンタ１２から出力された計数結果を保持（ラッチ）する。
【００３７】
その後、制御部８が入力パルスφＰＬ２、φＰＬ４、φＰＬ６、φＰＬ８、φＰＬ１０を“Ｌｏｗ”レベルにする。これにより、Ａ／Ｄ変換回路４１２，４１４，４１６，４１８，４２０の遅延回路１１内での入力パルスφＰＬ２、φＰＬ４、φＰＬ６、φＰＬ８、φＰＬ１０の遅延が停止し、パルス信号φＣＫの生成が終了する。そして、ラッチ回路１３が保持している入力パルスφＰＬ２、φＰＬ４、φＰＬ６、φＰＬ８、φＰＬ１０の周回数と、ラッチ＆エンコーダ回路１４が検出したパルス信号φＣＫの位置情報とに基づいて、アナログ信号処理部３から入力された差分信号（入力信号Ｖｉｎ）、すなわち、画素部１の画素２から出力されたノイズ抑圧後の画素信号に応じたデジタル信号を、Ａ／Ｄ変換回路４１２，４１４，４１６，４１８，４２０が出力するデジタル画像信号（デジタル値）としてラッチ部５に出力する。
【００３８】
また、時刻ｔ６で、垂直駆動部６が画素選択信号φＳＬ１を“Ｌｏｗ”レベルにして、画素部１の１行目の画素２からの読み出しを完了する。
【００３９】
続いて、ｔ７〜ｔ１６の各タイミングで、水平駆動部７は、読み出し制御信号φＨ１〜Ｈ１０を順次“Ｈｉｇｈ”レベルとする。これにより、各ラッチ部５が保持する各Ａ／Ｄ変換回路４１１〜４２０が出力するデジタル画像信号が順次選択され、固体撮像装置１００の撮像信号として外部に出力される。
【００４０】
その後、同様に、垂直駆動部６が画素選択信号φＳＬ２を“Ｈｉｇｈ”レベルにして、画素部１の２行目の画素２からの読み出しを開始する。以下1行目と同様に動作し、2行目の画素２から出力されたノイズ抑圧後の画素信号に応じたデジタル信号を出力する。また、１行目および２行目と同様に、３行目および４行目の画素２から出力されたノイズ抑圧後の画素信号に応じたデジタル信号を出力する。
【００４１】
このように、制御部８がＡ／Ｄ変換回路４１１〜４２０への入力パルス入力パルスφＰＬ１〜φＰＬ１０を制御することによって、第1のＡ／Ｄ変換期間中はＡ／Ｄ変換回路４１１，４１３，４１５，４１７，４１９のみが動作し、第２のＡ／Ｄ変換期間中はＡ／Ｄ変換回路４１２，４１４，４１６，４１８，４２０のみが動作している。すなわち、Ａ／Ｄ変換回路４１１〜４２０は一列おきに動作し、動作しているＡ／Ｄ変換回路４１１〜４２０の隣に配置されているＡ／Ｄ変換回路４１１〜４２０は動作していない状態になる。これにより、各列のＡ／Ｄ変換回路４１１〜４２０の動作に起因する電源やＧＮＤの電圧レベル変動や隣接するＡ／Ｄ変換回路４１１〜４２０間の干渉を低減することができる。
【００４２】
次に、第１の実施形態の固体撮像装置１００の他の動作について説明する、図３は、本実施形態において、図２に示した動作とは異なる固体撮像装置１００の動作を示すタイミングチャートである。なお、図２に示した動作と同様の動作の部分は説明を省略する。
【００４３】
図３に示すタイミングチャートにおける時刻ｔ２２〜ｔ２３の第１のＡ／Ｄ変換期間では、制御部８は、それぞれのＡ／Ｄ変換回路４１１，４１５，４１９に出力する入力パルスφＰＬ１、φＰＬ５、φＰＬ９を“Ｈｉｇｈ”レベルにする。これにより、Ａ／Ｄ変換回路４１１，４１５，４１９に備えた遅延回路１１内の遅延素子は、電源電圧として供給された差分信号（入力信号Ｖｉｎ）とＧＮＤ間の電圧差に応じた遅延時間で入力パルスφＰＬ１、φＰＬ５、φＰＬ９を遅延させる。そして、各遅延回路１１は、各遅延素子の遅延時間に応じた周波数を有するパルス信号φＣＫを発生する。
【００４４】
そして、カウンタ１２は、遅延回路１１が発生したパルス信号φＣＫに基づいて、入力パルスφＰＬ１、φＰＬ５、φＰＬ９が遅延回路１１内を周回した周回数を計数する。その後、予め定められた一定期間が経過した後に、ラッチ＆エンコーダ回路１４は、遅延回路１１内の各遅延素子の出力に基づいて、遅延回路１１内でのパルス信号φＣＫの位置情報を検出する。また、ラッチ回路１３は、カウンタ１２から出力された計数結果を保持（ラッチ）する。
【００４５】
その後、制御部８が入力パルスφＰＬ１、φＰＬ５、φＰＬ９を“Ｌｏｗ”レベルにする。これにより、Ａ／Ｄ変換回路４１１，４１５，４１９の遅延回路１１内での入力パルスφＰＬ１、φＰＬ５、φＰＬ９の遅延が停止し、パルス信号φＣＫの生成が終了する。そして、ラッチ回路１３が保持している入力パルスφＰＬ１、φＰＬ５、φＰＬ９の周回数と、ラッチ＆エンコーダ回路１４が検出したパルス信号φＣＫの位置情報とに基づいて、アナログ信号処理部３から入力された差分信号（入力信号Ｖｉｎ）、すなわち、画素部１の画素２から出力されたノイズ抑圧後の画素信号に応じたデジタル信号を、Ａ／Ｄ変換回路４１１，４１５，４１９が出力するデジタル画像信号（デジタル値）としてラッチ部５に出力する。
【００４６】
続いて、時刻ｔ２４〜ｔ２５の第２のＡ／Ｄ変換期間では、制御部８は、それぞれのＡ／Ｄ変換回路４１２，４１６，４２０に出力する入力パルスφＰＬ２、φＰＬ６、φＰＬ１０を“Ｈｉｇｈ”レベルにする。これにより、Ａ／Ｄ変換回路４１２，４１６，４２０に備えた遅延回路１１内の遅延素子は、電源電圧として供給された差分信号（入力信号Ｖｉｎ）とＧＮＤ間の電圧差に応じた遅延時間で入力パルスφＰＬ２、φＰＬ６、φＰＬ１０を遅延させる。そして、各遅延回路１１は、各遅延素子の遅延時間に応じた周波数を有するパルス信号φＣＫを発生する。
【００４７】
そして、カウンタ１２は、遅延回路１１が発生したパルス信号φＣＫに基づいて、入力パルスφＰＬ２、φＰＬ６、φＰＬ１０が遅延回路１１内を周回した周回数を計数する。その後、予め定められた一定期間が経過した後に、ラッチ＆エンコーダ回路１４は、遅延回路１１内の各遅延素子の出力に基づいて、遅延回路１１内でのパルス信号φＣＫの位置情報を検出する。また、ラッチ回路１３は、カウンタ１２から出力された計数結果を保持（ラッチ）する。
【００４８】
その後、制御部８が入力パルスφＰＬ２、φＰＬ６、φＰＬ１０を“Ｌｏｗ”レベルにする。これにより、Ａ／Ｄ変換回路４１２，４１６，４２０の遅延回路１１内での入力パルスφＰＬ２、φＰＬ６、φＰＬ１０の遅延が停止し、パルス信号φＣＫの生成が終了する。そして、ラッチ回路１３が保持している入力パルスφＰＬ２、φＰＬ６、φＰＬ１０の周回数と、ラッチ＆エンコーダ回路１４が検出したパルス信号φＣＫの位置情報とに基づいて、アナログ信号処理部３から入力された差分信号（入力信号Ｖｉｎ）、すなわち、画素部１の画素２から出力されたノイズ抑圧後の画素信号に応じたデジタル信号を、Ａ／Ｄ変換回路４１２，４１６，４２０が出力するデジタル画像信号（デジタル値）としてラッチ部５に出力する。
【００４９】
同様に、時刻ｔ２６〜ｔ２７の第３のＡ／Ｄ変換期間では、Ａ／Ｄ変換回路４１３，４１７がＡ／Ｄ変換を実行し、時刻ｔ２８〜ｔ２９の第４のＡ／Ｄ変換期間では、Ａ／Ｄ変換回路４１４，４１８がＡ／Ｄ変換を実行する。
【００５０】
このように、制御部８がＡ／Ｄ変換回路４１１〜４２０への入力パルス入力パルスφＰＬ１〜φＰＬ１０を制御することによって、第1のＡ／Ｄ変換期間中はＡ／Ｄ変換回路４１１,４１５，４１９のみが動作し、第２のＡ／Ｄ変換期間中はＡ／Ｄ変換回路４１２，４１６，４２０のみが動作し、第３のＡ／Ｄ変換期間中はＡ／Ｄ変換回路４１３,４１７のみが動作し、第４のＡ／Ｄ変換期間中はＡ／Ｄ変換回路４１４,４１８のみが動作している。すなわち、Ａ／Ｄ変換回路４１１〜４２０は４列おきに動作し、動作しているＡ／Ｄ変換回路４１１〜４２０の左側３列以内および右側３列以内のＡ／Ｄ変換回路４１１〜４２０は動作していない状態になる。これにより、各列のＡ／Ｄ変換回路４１１〜４２０の動作に起因する電源やＧＮＤの電圧レベル変動や隣接するＡ／Ｄ変換回路４１１〜４２０間の干渉を更に低減することができる。
【００５１】
なお、同時に動作するＡ／Ｄ変換回路４１１〜４２０については、上記例に限定するものではなく、Ａ／Ｄ変換回路４１１〜４２０が５列おきや１０列おきなど、ｉ列おき（ｉは整数かつ固体撮像装置１００が備えるＡ／Ｄ変換回路４１１〜４２０の個数以下）に動作するのであれば、どのような設定でも構わない。
【００５２】
（第２の実施形態）
次に、本発明の第２の実施形態の固体撮像装置について説明する。図４は、本実施形態における固体撮像装置１０１の概略構成を示したブロック図である。固体撮像装置１０１は、複数の画素２が行列状に配置された画素部１と、アナログ信号処理部３と、Ａ／Ｄ変換部４と、ラッチ部５と、垂直駆動部６と、水平駆動部７と、制御部８と、動作モード設定部９とを備えている。なお、本実施形態における固体撮像装置１０１と第１の実施形態における固体撮像装置１００とで異なる点は、固体撮像装置１０１は動作モード設定部９を備える点である。また、その他の構成は第１の実施形態における固体撮像装置１００の構成と同様である。従って、以下の説明では追加した構成要素に関してのみを説明し、第１の実施形態と同様の構成の説明は省略する。
【００５３】
動作モード設定部９は、撮影モードに応じて制御部８の動作を制御する回路である。例えば、動作モード設定部９は、固体撮像装置１０１が高速撮影モードで動作する際には、図２に示すタイミングチャートで制御部８が動作するように制御し、Ａ／Ｄ変換期間を短くする。また、例えば、動作モード設定部９は、固体撮像装置１０１が長時間露光モードのように撮影スピードより高精度（低ノイズ）な信号処理が要求される動作を行う際には、図３に示すタイミングチャートで制御部８が動作するように制御し、Ａ／Ｄ変換回路４１１〜４２０間の干渉をより低減させる。
【００５４】
従って、本実施形態によれば、固体撮像装置１０１は、撮影モードに応じて最適な信号処理を実現するＡ／Ｄ変換回路４１１〜４２０の駆動を設定することが可能となる。すなわち、固体撮像装置１０１に搭載するＡ／Ｄ変換回路４１１〜４２０の動作に起因する電源や、ＧＮＤの電圧レベル変動や、隣接するＡ／Ｄ変換回路４１１〜４２０間の干渉の低減と、固体撮像装置１０１の信号処理時間とを撮影条件に合わせて最適化することができる。
【００５５】
（第３の実施形態）
次に、本発明の第３の実施形態の固体撮像装置について説明する。図５は、本実施形態における固体撮像装置１０２の概略構成を示したブロック図である。固体撮像装置１０２は、複数の画素２が行列状に配置された画素部１と、アナログ信号処理部３と、Ａ／Ｄ変換部４と、ラッチ部５と、垂直駆動部６と、水平駆動部７と、制御部８と、セパレーション領域２１とを備えている。なお、本実施形態における固体撮像装置１０２と第１の実施形態における固体撮像装置１００とで異なる点は、固体撮像装置１０２はセパレーション領域２１を備える点である。また、その他の構成は第１の実施形態における固体撮像装置１００の構成と同様である。従って、以下の説明では追加した構成要素に関してのみを説明し、第１の実施形態と同様の構成の説明は省略する。
【００５６】
本実施形態における固体撮像装置１０２は、Ａ／Ｄ変換回路４１１〜４２０に対して微細化プロセスを適用することにより、Ａ／Ｄ変換回路４１１〜４２０の縦及び横のサイズを微細化率と同等の割合で小型化している。図示する例では、約５０％シュリンク結果を示している。この結果、図示するように、隣接するＡ／Ｄ変換回路４１１〜４２０の間にセパレーション領域２１を設けることができる。なお、セパレーション領域２１は、例えば何も配置していない領域である。
【００５７】
このように、隣接するＡ／Ｄ変換回路４１１〜４２０の間にセパレーション領域２１を設けるだけで、隣接するＡ／Ｄ変換回路４１１〜４２０からの干渉の影響は低減され、Ａ／Ｄ変換精度の低減を改善できる。更に、セパレーション領域２１に拡散層（固定電圧の電極）、あるいは配線電極（固定電圧の電極）を設けることで、シールド効果を与えることも可能となる。
【００５８】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【符号の説明】
【００５９】
１，５１・・・画素部、２，５２・・・画素、３，５３・・・アナログ信号処理部、４，５４・・・Ａ／Ｄ変換部、５・・・ラッチ部、６，５６・・・垂直駆動部、７，５７・・・水平駆動部、８，５８・・・制御部、９・・・動作モード設定部、１０，４１１〜４２０，５４１〜５４４・・・Ａ／Ｄ変換回路、１１，４０１１，４０２１，４０３１，４０４１・・・遅延回路、１２・・・カウンタ、１３・・・ラッチ回路、１４・・・ラッチ＆エンコーダ回路、２１・・・セパレーション領域、５０・・・撮像装置、１００〜１０３・・・固体撮像装置、３０１〜３１０・・・アナログ信号処理回路、４０１２，４０２２，４０３２，４０４２・・・パルス通過段数検出回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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