(57)【要約】【課題】小型化を図ることができる電子装置を提供する。【解決手段】電子装置１００は、半導体素子が設けられた複数の半導体チップ１０，２０，３０が積層された積層体２と、半導体チップ１０，２０，３０を貫通し、複数の半導体チップ１０，２０，３０の半導体素子間を電気的に接続する貫通電極４，６，８と、積層体２上に載置され、ＭＥＭＳ素子が設けられたＭＥＭＳチップ４０と、を含み、ＭＥＭＳチップ４０には、貫通電極８に接続しているパッド４２が設けられている。【選択図】図１
2014054718.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子が設けられた複数の半導体チップが積層された積層体と、
前記半導体チップを貫通し、複数の前記半導体チップの前記半導体素子間を電気的に接続する貫通電極と、
前記積層体上に載置され、ＭＥＭＳ素子が設けられたＭＥＭＳチップと、
を含み、
前記ＭＥＭＳチップには、前記貫通電極に接続しているパッドが設けられている、電子装置。
【請求項２】
請求項１において、
前記積層体の前記ＭＥＭＳチップに対向する面には、凹部が設けられている、電子装置。
【請求項３】
請求項１または２において、
前記ＭＥＭＳチップに対向する前記半導体チップの前記半導体素子は、前記ＭＥＭＳチップ側の面に設けられている、電子装置。
【請求項４】
請求項１ないし３のいずれか１項において、
前記半導体チップを貫通し、前記半導体チップよりも高い熱伝導率を有する熱伝導部を含み、
前記熱伝導部は、前記半導体素子と電気的に分離されている、電子装置。
【請求項５】
請求項１ないし４のいずれか１項において、
前記貫通電極は、前記半導体チップの積層方向からみて、前記半導体チップの中央部に形成されている、電子装置。
【請求項６】
請求項１ないし５のいずれか１項において、
前記ＭＥＭＳチップには、前記半導体素子に電源電圧を供給するためのキャパシターが設けられている、電子装置。
【請求項７】
請求項１ないし６のいずれか１項において、
前記ＭＥＭＳチップの前記積層体とは反対側の面には、放熱部が設けられている、電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置に関する。
【背景技術】
【０００２】
ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）は、微小構造体形成技術の１つで、例えば、ミクロンオーダーの微細な電子機械システムを作る技術やその製品のことをいう。
【０００３】
近年、水晶発振器やセラミック発振器に代表されるタイミングデバイス分野で、ＭＥＭＳ素子を使用したタイミングデバイスが注目されている。また、自動車やコントローラー等の分野では、位置情報を検出する手段として、ＭＥＭＳ素子を使用した加速度センサーやジャイロセンサーが注目されている。このようなＭＥＭＳ素子を使用した電子装置では、ＭＥＭＳ素子とメモリーやロジック回路とを組み合わせる事で、付加価値の高い機能を実現している。
【０００４】
例えば、特許文献１には、ＭＥＭＳ素子が形成されたＭＥＭＳチップと集積回路が形成された制御用チップとがワイヤボンディングで電気的に接続されている電子装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２００７／１４７１３７号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の電子装置では、ＭＥＭＳチップと制御用チップとがワイヤボンディングで接続されているため、装置の小型化が困難であった。例えば、特許文献１の電子装置では、制御用チップにボンディングワイヤを接続するための領域を設けるために制御用チップがＭＥＭＳチップよりも大きくなければならず、小型化を図ることが困難であった。
【０００７】
本発明のいくつかの態様に係る目的の１つは、小型化を図ることができる電子装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る電子装置は、
半導体素子が設けられた複数の半導体チップが積層された積層体と、
前記半導体チップを貫通し、複数の前記半導体チップの前記半導体素子間を電気的に接続する貫通電極と、
前記積層体上に載置され、ＭＥＭＳ素子が設けられたＭＥＭＳチップと、
を含み、
前記ＭＥＭＳチップには、前記貫通電極に接続しているパッドが設けられている。
【０００９】
このような電子装置によれば、半導体チップ間が貫通電極で接続され、ＭＥＭＳチップがパッドによって貫通電極に接続されているため、例えば、半導体チップ間、およびＭＥＭＳチップと半導体チップとの間をワイヤボンディングを用いて接続する場合と比べて、小型化を図ることができる。さらに、ＭＥＭＳチップには、貫通電極を形成しなくてもよ
いため、ＭＥＭＳチップを構成する基板の選択の自由度が高い。
【００１０】
本発明に係る電子装置において、
前記積層体の前記ＭＥＭＳチップに対向する面には、凹部が設けられていてもよい。
【００１１】
このような電子装置によれば、ＭＥＭＳチップに加わる応力を緩和することができる。
【００１２】
本発明に係る電子装置において、
前記ＭＥＭＳチップに対向する前記半導体チップの前記半導体素子は、前記ＭＥＭＳチップ側の面に設けられていてもよい。
【００１３】
このような電子装置によれば、ＭＥＭＳチップによって、半導体素子に照射される放射線量を低減することができる。
【００１４】
本発明に係る電子装置において、
前記半導体チップを貫通し、前記半導体チップよりも高い熱伝導率を有する熱伝導部を含み、
前記熱伝導部は、前記半導体素子と電気的に分離されていてもよい。
【００１５】
このような電子装置によれば、装置の温度の上昇を抑えることができる。
【００１６】
本発明に係る電子装置において、
前記貫通電極は、前記半導体チップの積層方向からみて、前記半導体チップの中央部に形成されていてもよい。
【００１７】
このような電子装置によれば、半導体チップで使用する信号の遅延時間を小さくすることができる。
【００１８】
本発明に係る電子装置において、
前記ＭＥＭＳチップには、前記半導体素子に電源電圧を供給するためのキャパシターが設けられていてもよい。
【００１９】
このような電子装置によれば、電源の安定化を図ることができる。
【００２０】
本発明に係る電子装置において、
前記ＭＥＭＳチップの前記積層体とは反対側の面に形成された放熱部を含んでいてもよい。
【００２１】
このような電子装置によれば、装置の温度の上昇を抑えることができる。
【図面の簡単な説明】
【００２２】
【図１】第１実施形態に係る電子装置を模式的に示す断面図。
【図２】第１実施形態に係る電子装置を模式的に示す平面図。
【図３】第１実施形態に係る電子装置のＭＥＭＳチップを模式的に示す断面図。
【図４】第１実施形態の第１変形例に係る電子装置を模式的に示す断面図。
【図５】第１実施形態の第２変形例に係る電子装置を模式的に示す断面図。
【図６】第１実施形態の第２変形例に係る電子装置を模式的に示す平面図。
【図７】第１実施形態の第３変形例に係る電子装置を模式的に示す断面図。
【図８】第１実施形態の第３変形例に係る電子装置を模式的に示す平面図。
【図９】第１実施形態の第４変形例に係る電子装置を模式的に示す断面図。
【図１０】第１実施形態の第５変形例に係る電子装置を模式的に示す断面図。
【図１１】第２実施形態に係る電子装置を模式的に示す断面図。
【図１２】第２実施形態の変形例に係る電子装置を模式的に示す断面図。
【図１３】第３実施形態に係る発振器を示す回路図。
【図１４】第３実施形態の変形例に係る発振器を示す回路図。
【発明を実施するための形態】
【００２３】
以下、本発明の好適な実施形態について、図面を用いて詳細に説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２４】
１．  第１実施形態
１．１．  電子装置
まず、第１実施形態に係る電子装置について、図面を参照しながら説明する。図１は、本実施形態に係る電子装置１００を模式的に示す断面図である。図２は、本実施形態に係る電子装置１００を模式的に示す平面図である。なお、図１は、図２のＩ−Ｉ線断面図である。また、図１および図２では、便宜上、半導体チップ１０，２０，３０およびＭＥＭＳチップ４０を簡略化して示している。
【００２５】
電子装置１００は、図１に示すように、半導体チップ１０，２０，３０が積層された積層体２と、貫通電極４，６，８と、ＭＥＭＳチップ４０と、を含む。
【００２６】
積層体２は、複数の半導体チップ１０，２０，３０が積層されて構成されている。図示の例では、第１半導体チップ１０、第１半導体チップ１０上の第２半導体チップ２０、および第２半導体チップ２０上の第３半導体チップ３０によって積層体２が構成されている。なお、積層体２を構成する半導体チップの数は、２つ以上であれば特に限定されない。隣り合う半導体チップ１０，２０，３０の間には、絶縁層（図示しない）が形成されていてもよい。すなわち、第２半導体チップ２０は、絶縁層を介して、第１半導体チップ１０上に積層され、第３半導体チップ３０は、絶縁層を介して、第２半導体チップ２０上に積層されていてもよい。
【００２７】
半導体チップ１０，２０，３０には、半導体素子が設けられている。半導体チップ１０，２０，３０は、例えば、基板と、基板上に形成された半導体素子と、半導体素子に接続されている配線と、を含んで構成されている。図示の例では、第１半導体チップ１０は、半導体素子が形成された素子形成領域１４を有している。第２半導体チップ２０は、半導体素子が形成された素子形成領域２４を有している。第３半導体チップ３０は、半導体素子が形成された素子形成領域３４を有している。半導体チップ１０，２０，３０は、例えば、素子形成領域１４，２４，３４に、ロジック回路が形成されたロジックチップであってもよい。また、半導体チップ１０，２０，３０は、例えば、素子形成領域１４，２４，３４に、不揮発性メモリーが形成されたメモリチップであってもよい。図示の例では、素子形成領域１４，２４，３４は、各半導体チップ１０，２０，３０の上面（ＭＥＭＳチップ４０側の面）に形成されている。なお、図示はしないが、素子形成領域１４，２４，３４は、各半導体チップ１０，２０，３０の下面（ＭＥＭＳチップ４０とは反対側の面）に形成されていてもよい。第１半導体チップ１０、第２半導体チップ２０、および第３半導体チップ３０は、例えば、半導体チップ１０，２０，３０の積層方向からみて、同じ形状を有し、同じ大きさである。半導体チップ１０，２０，３０の平面形状（半導体チップ１０，２０，３０の積層方向からみた形状）は、例えば、四角形である。
【００２８】
貫通電極４は、第１半導体チップ１０を貫通している。貫通電極４は、第１半導体チッ
プ１０の上面から下面まで、半導体チップ１０，２０，３０の積層方向に延在している。貫通電極４は、素子形成領域１４に形成された半導体素子と電気的に接続されている。また、貫通電極４は、貫通電極６に接続されている。図示の例では、第１半導体チップ１０には、４つの貫通電極４が形成されているが、その数は特に限定されない。
【００２９】
貫通電極６は、第２半導体チップ２０を貫通している。貫通電極６は、第２半導体チップ２０の上面から下面まで、半導体チップ１０，２０，３０の積層方向に延在している。貫通電極６は、素子形成領域２４に形成された半導体素子と電気的に接続されている。また、貫通電極６は、貫通電極４および貫通電極８に接続されている。第２半導体チップ２０には、４つの貫通電極６が形成されているが、その数は特に限定されない。
【００３０】
貫通電極８は、第３半導体チップ３０を貫通している。貫通電極８は、第３半導体チップ３０の上面から下面まで、半導体チップ１０，２０，３０の積層方向に延在している。貫通電極８は、素子形成領域３４に形成された半導体素子と電気的に接続されている。また、貫通電極８は、貫通電極６およびパッド４２に接続されている。第３半導体チップ３０には、４つの貫通電極８が形成されているが、その数は特に限定されない。
【００３１】
貫通電極４，６，８は、Ｓｉ貫通電極（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ  ｖｉａ、ＴＳＶ）である。貫通電極４、貫通電極６、および貫通電極８は、接続されて一体となり、積層体２を貫通している。貫通電極４，６，８は、半導体チップ１０，２０，３０の半導体素子間を電気的に接続している。さらに、貫通電極４，６，８は、半導体チップ１０，２０，３０の各半導体素子とＭＥＭＳチップ４０に形成されたＭＥＭＳ素子とを電気的に接続している。貫通電極４，６，８の材質は、例えば、Ｗ、Ｃｕ、Ａｌ、Ａｇ、Ａｕ等である。また、貫通電極４，６，８は、ＴｉＮ、Ｔｉ等からなるバリア層を有していてもよい。
【００３２】
貫通電極４は、例えば、第１半導体チップ１０の素子形成領域１４が形成された面（表面）とは、反対側の面（裏面）側から貫通孔を形成し、当該貫通孔を上述した金属材料で埋めることにより形成される。貫通電極６，８も同様に形成される。積層体２は、例えば、第１半導体チップ１０上に第２半導体チップ２０を貫通電極４，６同士が接続されるように積層し、第２半導体チップ２０上に第３半導体チップ３０を貫通電極６，８同士が接続されるように積層することで形成される。貫通電極４，６，８間の接続は、例えば、マイクロバンプ等を用いて行われる。
【００３３】
ＭＥＭＳチップ４０は、積層体２上に載置されている。図示の例では、ＭＥＭＳチップ４０は、第３半導体チップ３０上に載置されている。電子装置１００では、第１半導体チップ１０、第２半導体チップ２０、第３半導体チップ３０、ＭＥＭＳチップ４０が、この順で積層されている。ＭＥＭＳチップ４０は、ＭＥＭＳ素子が形成された素子形成領域４４を有している。素子形成領域４４は、積層体２側（図示の例では下面）に形成されている。
【００３４】
ＭＥＭＳチップ４０には、貫通電極８に接続しているパッド４２が設けられている。パッド４２は、図示の例では、貫通電極８に接している。パッド４２は、ＭＥＭＳチップ４０を第３半導体チップ３０（積層体２）に装着するための端子である。パッド４２は、貫通電極８に接合される。パッド４２は、半田等の接合部材を介して、貫通電極８に接合されてもよい。パッド４２は、ＭＥＭＳ素子と電気的に接続されている。そのため、ＭＥＭＳチップ４０のＭＥＭＳ素子と半導体チップ１０，２０，３０の半導体素子とは、パッド４２および貫通電極４，６，８を介して電気的に接続される。このように、電子装置１００では、ＭＥＭＳチップ４０のＭＥＭＳ素子と半導体チップ１０，２０，３０の半導体素子とは、パッド４２および貫通電極４，６，８を介して電気的に接続されているため、Ｍ
ＥＭＳチップ４０には、貫通電極（ＴＳＶ）は形成されない。図示の例では、ＭＥＭＳチップ４０には、パッド４２は４つ設けられているが、その数は限定されない。パッド４２は、半導体チップ１０，２０，３０の積層方向からみて、貫通電極８と重なるように配置される。
【００３５】
ＭＥＭＳチップ４０に対向する第３半導体チップ３０の素子形成領域３４は、ＭＥＭＳチップ４０側の面（図示の例では、上面）に設けられている。また、ＭＥＭＳチップ４０は、第３半導体チップ３０の素子形成領域３４の上方に配置される。そのため、ＭＥＭＳチップ４０は、第３半導体チップ３０の素子形成領域３４に向かって進行するα線等の放射線を遮ることができる。したがって、第３半導体チップ３０の素子形成領域３４に照射される放射線量を低減することができる。これにより、素子形成領域３４に形成されている半導体素子のソフトエラーの発生を低減することができる。例えば、ＭＥＭＳチップ４０の厚みｔは、α線の入射深さよりも大きい。具体的には、ＭＥＭＳチップ４０の厚みｔは、例えば、３０μｍ以上である。これにより、より効果的に、半導体素子のソフトエラーの発生を低減することができる。なお、α線等の放射線源は、パッケージの際に用いられる樹脂（モールド樹脂）等である。
【００３６】
以下、ＭＥＭＳチップ４０の構成について、より具体的に説明する。図３は、ＭＥＭＳチップ４０の一部を模式的に示す断面図である。なお、図３では、便宜上、図１と上下を逆に示している。ここでは、ＭＥＭＳチップ４０のＭＥＭＳ素子４２０がＭＥＭＳ振動子である場合について説明する。
【００３７】
ＭＥＭＳチップ４０は、例えば、図３に示すように、基板４１０と、ＭＥＭＳ素子４２０と、層間絶縁層４３０，４３２，４３４と、包囲壁４５０，４５２，４５４と、被覆層４５６，４５８と、パッド４２と、配線４６０，４６２，４６４と、パッシベーション層４７０と、保護膜４８０と、を含んで構成されている。
【００３８】
基板４１０としては、例えば、シリコン基板等の半導体基板を用いる。基板４１０として、セラミックス基板、ガラス基板、サファイア基板、ダイヤモンド基板、合成樹脂基板などの各種の基板を用いてもよい。ＭＥＭＳチップ４０には貫通電極が設けられないため、基板４１０としては、シリコン基板に限定されずに、上述した各種基板を用いることができる。すなわち、ＭＥＭＳチップ４０は、基板４１０の選択の自由度が高い。
【００３９】
基板４１０上には、下地層４１１が形成されている。下地層４１１は、例えば、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）絶縁層、セミリセスＬＯＣＯＳ絶縁層、トレンチ絶縁層である。
【００４０】
ＭＥＭＳ素子４２０は、下地層４１１上に（基板４１０の上方に）形成され、空洞部４４０に収容されている。ＭＥＭＳ素子４２０は、例えば、片持ち梁型のＭＥＭＳ振動子である。図示の例では、ＭＥＭＳ素子４２０は、下地層４１１上に形成された第１電極４２２と、第１電極４２２と間隔を空けて形成された第２電極４２４と、を有している。
【００４１】
第２電極４２４は、第１電極４２２に対向して配置された梁部を有することできる。ＭＥＭＳ素子４２０では、第１電極４２２および第２電極４２４の間に電圧（交番電圧）が印加されると、梁部が、電極４２２，４２４間に発生する静電力により、基板４１０の厚み方向に振動することができる。電子装置１００では、半導体チップ１０，２０，３０の素子形成領域１４，２４，３４に形成された集積回路（半導体素子）と、ＭＥＭＳチップ４０に形成されたＭＥＭＳ素子４２０とで、発振回路を構成する。当該集積回路とＭＥＭＳ素子４２０とは、貫通電極４，６，８およびパッド４２を介して、電気的に接続される。
【００４２】
なお、ＭＥＭＳ素子４２０は、振動子に限定されず、例えば、加速度センサー、ジャイロセンサー、マイクロアクチュエーターなどの各種のＭＥＭＳ素子であってもよい。
【００４３】
包囲壁４５０，４５２，４５４は、および被覆層４５６，４５８は、ＭＥＭＳ素子４２０が収容される空洞部４４０を画成（規定）している。空洞部４４０内は、例えば、減圧状態である。層間絶縁層４３０，４３２，４３４は、基板４１０側から層間絶縁層４３０、層間絶縁層４３２、層間絶縁層４３４の順で３層設けられているが、その数は特に限定されない。
【００４４】
第１被覆層４５６は、空洞部４４０を上方から覆って形成されている。第１被覆層４５６には、貫通孔４５６ａが設けられている。空洞部４４０を形成する工程において、貫通孔４５６ａを通して、エッチング液やエッチングガスを供給することができる。
【００４５】
第２被覆層４５８は、第１被覆層４５６上に配置されている。第２被覆層４５８は、第１被覆層４５６に形成された貫通孔４５６ａを塞いでいる。これにより、貫通孔４５６ａを通じて、外部から気体等が空洞部４４０に侵入することを防ぐことができる。
【００４６】
配線４６０は、層間絶縁層４３２上に形成されている。配線４６０は、例えば、ＭＥＭＳ素子４２０と電気的に接続されている。配線４６０は、層間絶縁層４３４を貫通するビア４６２、パッシベーション層４７０上の配線４６４を介して、パッド４２に電気的に接続されている。すなわち、パッド４２とＭＥＭＳ素子４２０とは、電気的に接続されている。パッド４２は、配線４６４上に形成されている。パッド４２は、第３半導体チップ３０を貫通する貫通電極８に接続される。すなわち、電子装置１００は、第３半導体チップ３０（積層体２）上にフェイスダウン実装される。
【００４７】
保護膜４８０は、パッシベーション層４７０上、第２被覆層４５８上、および配線４６４上に設けられている。保護膜４８０は、ＭＥＭＳ素子４２０や配線４６４等を保護する。パッド４２は、保護膜４８０から露出している。
【００４８】
本実施形態に係る電子装置１００は、例えば、以下の特徴を有する。
【００４９】
電子装置１００では、半導体素子が設けられた複数の半導体チップ１０，２０，３０が積層された積層体２と、半導体チップ１０，２０，３０を貫通し、半導体チップ１０，２０，３０の半導体素子間を電気的に接続する貫通電極４，６，８と、積層体２上に載置され、ＭＥＭＳ素子４２０が設けられたＭＥＭＳチップ４０と、を含み、ＭＥＭＳチップ４０には、貫通電極８に接続しているパッド４２が設けられている。このように、電子装置１００では、半導体チップ１０，２０，３０間が、貫通電極４，６，８で接続されているため、例えば半導体チップ１０，２０，３０間がワイヤボンディングで接続されている場合と比べて、小型化を図ることができる。
【００５０】
さらに、電子装置１００では、ＭＥＭＳチップ４０には、貫通電極８に接続されているパッド４２が設けられている。すなわち、ＭＥＭＳチップ４０は、パッド４２によって第３半導体チップ３０に接続されている。そのため、ＭＥＭＳチップ４０には、貫通電極（ＴＳＶ）が形成されない。そのため、ＭＥＭＳチップ４０自体を小型化することができ、装置の小型化を図ることができる。さらに、ＭＥＭＳチップ４０には貫通電極が形成されないため、基板４１０として、シリコン基板以外の各種基板を用いることができ、基板４１０の選択の自由度が高い。
【００５１】
電子装置１００によれば、ＭＥＭＳチップ４０に集積回路を形成せずに、半導体チップ
１０，２０，３０に集積回路を形成することにより、例えばＭＥＭＳチップ４０のプロセス技術世代を、半導体チップ１０，２０，３０のプロセス技術世代よりも、古いものを用いることができる。これにより、低コスト化を図ることができる。
【００５２】
電子装置１００によれば、ＭＥＭＳチップ４０に対向する第３半導体チップ３０の半導体素子は、ＭＥＭＳチップ４０側の面に設けられているため、ＭＥＭＳチップ４０によって、半導体素子（素子形成領域３４）に照射されるα線等の放射線量を低減することができる。これにより、放射線に起因する半導体素子のソフトエラーの発生を抑制することができる。
【００５３】
１．２．  電子装置の変形例
次に、第１実施形態に係る電子装置の変形例について説明する。以下、本実施形態の変形例に係る電子装置において、上述した電子装置１００の構成部材と同様の機能を有する部材については同一の符号を付し、その詳細な説明を省略する。
【００５４】
（１）第１変形例
まず、第１変形例について、図面を参照しながら説明する。図４は、第１変形例に係る電子装置２００を模式的に示す断面図である。なお、図４では、便宜上、半導体チップ１０，２０，３０およびＭＥＭＳチップ４０を簡略化して示している。
【００５５】
電子装置２００では、図４に示すように、積層体２のＭＥＭＳチップ４０に対向する面には、凹部２１０が形成されている。図示の例では、第３半導体チップ３０のＭＥＭＳチップ４０に対向する面（図示の例では上面）に、凹部２１０が形成されている。凹部２１０は、例えば、第３半導体チップ３０の裏面側（素子形成領域３４が形成されている面とは反対側の面）をエッチングすることにより形成される。
【００５６】
電子装置２００では、素子形成領域１４，２４，３４は、各半導体チップ１０，２０，３０の下面（ＭＥＭＳチップ４０側とは反対側の面）に形成されている。
【００５７】
電子装置２００では、積層体２のＭＥＭＳチップ４０に対向する面に、凹部２１０が形成されるため、ＭＥＭＳチップ４０に加わる応力を緩和することができる。
【００５８】
（２）第２変形例
次に、第２変形例について、図面を参照しながら説明する。図５は、第２変形例に係る電子装置３００を模式的に示す断面図である。図６は、第２変形例に係る電子装置３００を模式的に示す平面図である。なお、図５は、図６のＶ−Ｖ線断面図である。また、図５および図６では、便宜上、半導体チップ１０，２０，３０およびＭＥＭＳチップ４０を簡略化して示している。
【００５９】
電子装置３００は、図５および図６に示すように、電子装置１００の構成部材に加えて、さらに、半導体チップ１０，２０，３０を貫通し、半導体チップ１０，２０，３０よりも高い熱伝導率を有する熱伝導部３１０、３２０，３３０を含むことができる。
【００６０】
熱伝導部３１０は、第１半導体チップ１０を貫通している。熱伝導部３１０は、熱伝導部３２０に接続している。熱伝導部３１０は、第１半導体チップ１０の半導体素子と電気的に分離されている。すなわち、熱伝導部３１０は、半導体素子に電気的に接続されず、貫通電極として機能しない。
【００６１】
熱伝導部３２０は、第２半導体チップ２０を貫通している。熱伝導部３２０は、熱伝導部３１０および熱伝導部３３０に接続している。熱伝導部３２０は、第２半導体チップ２
０の半導体素子と電気的に分離されている。すなわち、熱伝導部３２０は、半導体素子に電気的に接続されず、貫通電極として機能しない。
【００６２】
熱伝導部３３０は、第３半導体チップ３０を貫通している。熱伝導部３３０は、熱伝導部３２０およびパッド４２ａに接続している。なお、図示はしないが、熱伝導部３３０は、パッド４２ａに接続されていなくてもよい。パッド４２ａは、ＭＥＭＳチップ４０に設けられ、ＭＥＭＳ素子４２０とは電気的に接続されていない。熱伝導部３３０は、第３半導体チップ３０の半導体素子と電気的に分離されている。すなわち、熱伝導部３３０は、半導体素子に電気的に接続されず、貫通電極として機能しない。
【００６３】
熱伝導部３１０，３２０，３３０は、半導体チップ１０，２０，３０の熱が発生しやすい領域またはその近傍に形成される。熱伝導部３１０，３２０，３３０は、例えば、半導体チップ１０，２０，３０の中央部、および半導体チップ１０，２０，３０の四隅に設けられる。熱伝導部３１０，３２０，３３０は、図示の例では、各半導体チップ１０，２０，３０にそれぞれ５つ設けられているが、その数は特に限定されない。熱伝導部３１０、熱伝導部３２０、および熱伝導部３３０は、接続されて一体となり、積層体２を貫通している。熱伝導部３１０，３２０，３３０の材質は、例えば、貫通電極４，６，８の材質と同じである。熱伝導部３１０，３２０，３３０の製造方法は、例えば、貫通電極４，６，８の製造方法と同じである。
【００６４】
電子装置３００では、半導体チップ１０，２０，３０を貫通し、半導体チップ１０，２０，３０よりも高い熱伝導率を有する熱伝導部３１０を含むため、放熱性を高めることができる。これにより、装置の温度の上昇を抑えることができる。また、ＭＥＭＳチップ４０に熱伝導部３３０が接続されている場合には、ＭＥＭＳチップ４０と半導体チップ１０，２０，３０の温度差を小さくすることができるため、例えば半導体チップ１０，２０，３０に温度センサー機能等を搭載して、ＭＥＭＳチップ４０の温度制御を容易に行うことができる。
【００６５】
（３）第３変形例
次に、第３変形例について、図面を参照しながら説明する。図７は、第３変形例に係る電子装置４００を模式的に示す断面図である。図８は、第３変形例に係る電子装置４００を模式的に示す平面図である。なお、図７は、図８のＶＩＩ−ＶＩＩ線断面図である。また、図７および図８では、便宜上、半導体チップ１０，２０，３０およびＭＥＭＳチップ４０を簡略化して示している。
【００６６】
電子装置４００では、図７および図８に示すように、貫通電極４，６，８は、半導体チップ１０，２０，３０の積層方向からみて、半導体チップ１０，２０，３０の中央部に設けられている。
【００６７】
半導体チップ１０，２０，３０は、図示の例では、半導体チップ１０，２０，３０の積層方向からみて、四角形である。貫通電極４，６，８は、半導体チップ１０，２０，３０の積層方向からみて、半導体チップ１０，２０，３０の中心（対角線が交わるところ）に設けられている。
【００６８】
電子装置４００によれば、貫通電極４，６，８が、半導体チップ１０，２０，３０の積層方向からみて、半導体チップ１０，２０，３０の中央部に設けられているため、半導体チップ１０，２０，３０で使用する信号の遅延時間を小さくすることができる。例えば、貫通電極４，６，８が、半導体チップ１０，２０，３０の積層方向からみて、半導体チップ１０，２０，３０の角部に設けられていた場合、反対側の角部までの距離が長くなり、遅延時間が大きくなってしまう。
【００６９】
なお、例えば、ＭＥＭＳチップ４０から、ＭＥＭＳチップ４０から最も離れた位置にある第１半導体チップ１０までの遅延時間を計測する手段により、ＭＥＭＳ発信器を備えたＭＥＭＳチップ４０からのクロック信号を各半導体チップ１０，２０，３０へ必要なタイミングで供給することができる。
【００７０】
（４）第４変形例
次に、第４変形例について、図面を参照しながら説明する。図９は、第４変形例に係る電子装置５００を模式的に示す断面図である。なお、図９では、便宜上、半導体チップ１０，２０，３０およびＭＥＭＳチップ４０を簡略化して示している。
【００７１】
電子装置５００では、図９に示すように、ＭＥＭＳチップ４０には、半導体チップ１０，２０，３０の半導体素子に電源電圧を供給するための電源キャパシター５１０が設けられている。
【００７２】
電源キャパシター５１０は、図示の例では、第１電極５１０ａと、第１電極５１０ａに対向して配置されている第２電極５１０ｂと、を含んで構成されている。電源キャパシター５１０は、貫通電極４，６，８を介して、半導体チップ１０，２０，３０に電源電圧を供給することができる。また、例えば、電源キャパシター５１０において、ＶＤＤとＧＮＤの電源を、隣接した貫通電極４，６，８で半導体チップ１０，２０，３０に供給することで、ＶＤＤとＧＮＤ間のカップリング容量により、電源電圧の変動を低減することができる。電源キャパシター５１０は、ＭＥＭＳ素子が設けられている素子形成領域を避けて設けられている。
【００７３】
電子装置５００によれば、ＭＥＭＳチップ４０に、電源キャパシター５１０が設けられているため、電源の安定化を図ることができる。
【００７４】
（５）第５変形例
次に、第５変形例について、図面を参照しながら説明する。図１０は、第５変形例に係る電子装置６００を模式的に示す断面図である。図１０では、便宜上、半導体チップ１０，２０，３０およびＭＥＭＳチップ４０を簡略化して示している。
【００７５】
電子装置６００では、図１０に示すように、ＭＥＭＳチップ４０の積層体２とは反対側の面には、放熱部６１０が設けられている。
【００７６】
放熱部６１０は、ＭＥＭＳ素子が形成された素子形成領域４４を有する面とは反対側の面に設けられている。放熱部６１０は、電子装置６００の温度の上昇を抑えることができる。放熱部６１０は、例えば、空冷や液冷によって、熱を放散させる。放熱部６１０は、例えば、ヒートシンク、ヒートパイプ等である。
【００７７】
電子装置６００では、放熱部６１０が設けられているため、電子装置６００の温度の上昇を抑えることができる。
【００７８】
２．  第２実施形態
次に、第２実施形態に係る電子装置について、図面を参照しながら説明する。図１１は、第２実施形態に係る電子装置７００を模式的に示す断面図である。なお、図１１では、便宜上、半導体チップ１０，２０，３０およびＭＥＭＳチップ４０を簡略化して示している。
【００７９】
電子装置７００は、図１１に示すように、電子装置１００の構成部材に加えて、さらに
、パッケージ７０１を含む。パッケージ７０１は、半導体チップ１０，２０，３０およびＭＥＭＳチップ４０を収容することができる。
【００８０】
パッケージ７０１は、パッケージベース７１０と、リッド７２０と、リードフレーム７３０と、を有することができる。
【００８１】
パッケージベース７１０には、凹部７１２が形成され、凹部７１２内に積層体２およびＭＥＭＳチップ４０が配置されている。パッケージベース７１０の平面形状は、凹部７１２内に積層体２およびＭＥＭＳチップ４０を配置することができれば、特に限定されない。パッケージベース７１０としては、例えば、セラミックグリーンシートを成形して積層し焼成した酸化アルミニウム質焼結体、水晶、ガラス、シリコンなどの材料を用いる。
【００８２】
リッド７２０は、パッケージベース７１０の凹部７１２を覆って設けられている。リッド７２０としては、例えば、パッケージベース７１０と同じ材料を用いることができる。リッド７２０は、例えば、シームリング、低融点ガラス、接着剤などの接合部材（図示せず）を介して、パッケージベース７１０に接合されている。
【００８３】
パッケージベース７１０の気密に封止された凹部７１２内は、減圧された真空状態（真空度の高い状態）または、窒素、ヘリウム、アルゴンなどの不活性ガスが充填された状態となっていてもよい。
【００８４】
リードフレーム７３０は、パッケージ７０１に収容された半導体チップ１０，２０，３０およびＭＥＭＳチップ４０と、外部配線（図示せず）と、を接続することができる。図示の例では、リードフレーム７３０は、アルミや金からなるワイヤ７３４を介して、第１半導体チップ１０の裏面電極７３２に接続されている。裏面電極７３２は、たとえば、貫通電極４に電気的に接続されている。また、リードフレーム７３０は、パッケージ７０１を支持固定することができる。
【００８５】
図１２は、第３実施形態の変形例に係る電子装置８００を模式的に示す断面図である。なお、図１２では、便宜上、半導体チップ１０，２０，３０およびＭＥＭＳチップ４０を簡略化して示している。
【００８６】
電子装置８００は、図１２に示すように、ＷＣＳＰ（Ｗａｆｅｒ  ｌｅｖｅｌ  Ｃｈｉｐ  ｓｉｚｅ  ｐａｃｋａｇｅ）等のＣＳＰである。半導体チップ１０，２０，３０およびＭＥＭＳチップ４０は、樹脂８１０で覆われている。電子装置８００では、半田ボール８２０を介して、半導体チップ１０，２０，３０およびＭＥＭＳチップ４０と、外部配線（図示せず）と、を電気的に接続することができる。図示の例では、半田ボール８２０は、第１半導体チップ１０の裏面電極８３０に接続されている。裏面電極８３０は、貫通電極４と電気的に接続されている。
【００８７】
３．  第３実施形態
次に、第３実施形態として、本発明に係る電子装置が発振器である場合について、図面を参照しながら説明する。以下では、電子装置１００が発振器である場合について説明する。図１３は、第３実施形態に係る電子装置（発振器）１００を示す回路図である。
【００８８】
電子装置１００は、図１３に示すように、例えば、ＭＥＭＳ素子（ＭＥＭＳ振動子）４２０と、反転増幅回路１１０と、を含む。反転増幅回路１１０は、例えば、図１に示す半導体チップ１０，２０，３０に設けられている。
【００８９】
ＭＥＭＳ素子４２０は、第１電極４２２（図３参照）と電気的に接続された第１端子４
２０ａと、第２電極４２４（図３参照）と電気的に接続された第２端子４２０ｂと、を有している。ＭＥＭＳ素子４２０の第１端子４２０ａは、反転増幅回路１１０の出力端子１１０ｂと少なくとも交流的に接続する。ＭＥＭＳ素子４２０の第２端子４２０ｂは、反転増幅回路１１０の入力端子１１０ａと少なくとも交流的に接続する。
【００９０】
図示の例では、反転増幅回路１１０は、１つのインバーターから構成されているが、所望の発振条件が満たされるように、複数のインバーター（反転回路）や増幅回路を組み合わせて構成されていてもよい。
【００９１】
電子装置１００は、反転増幅回路１１０に対する帰還抵抗を含んで構成されていてもよい。図１３に示す例では、反転増幅回路１１０の入力端子と出力端子とが抵抗１２０を介して接続されている。
【００９２】
電子装置１００は、反転増幅回路１１０の入力端子１１０ａと基準電位（接地電位）との間に接続された第１キャパシター１３０と、反転増幅回路１１０の出力端子１１０ｂと基準電位（接地電位）との間に接続された第２キャパシター１３２と、を含んで構成されている。これにより、ＭＥＭＳ素子４２０とキャパシター１３０，１３２とで共振回路を構成する発振回路とすることができる。電子装置１００は、この発振回路で得られた発振信号ｆを出力する。
【００９３】
電子装置１００は、図１４に示すように、さらに、分周回路１４０を有していてもよい。分周回路１４０は、発振回路の出力信号Ｖoutを分周し、発振信号ｆを出力する。これ
により、電子装置１００は、例えば、出力信号Ｖoutの周波数よりも低い周波数の出力信
号を得ることができる。
【００９４】
なお、ここでは、電子装置１００が、ＭＥＭＳ素子（ＭＥＭＳ振動子）４２０を備えた発振器である場合について説明したが、電子装置１００はＭＥＭＳ素子を備える装置であればよく、加速度センサーやジャイロセンサー、ＭＥＭＳ接点を使用したリレー等であってもよい。
【００９５】
上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。
【００９６】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【００９７】
２…積層体、４，６，８…貫通電極、１０…第１半導体チップ、１４…素子形成領域、２０…第２半導体チップ、２４…素子形成領域、３０…第３半導体チップ、３４…素子形成領域、４０…ＭＥＭＳチップ、４２…パッド、４２ａ…パッド、４４…素子形成領域、１００…電子装置、１１０ａ…入力端子、１１０ｂ…出力端子、１２０…抵抗、１３０…第１キャパシター、１３２…第２キャパシター、１４０…分周回路、２００…電子装置、２１０…凹部、３００…電子装置、３１０，３２０，３３０…熱伝導部、４００…電子装置、４１０…基板、４１１…下地層、４２０…ＭＥＭＳ素子、４２０ａ…第１端子、４２０ｂ…第２端子、４２２…第１電極、４２４…第２電極、４３０，４３２，４３４…層間絶縁層、４４０…空洞部、４５０，４５２，４５４…包囲壁、４５６…第１被覆層、４５６
ａ…貫通孔、４５８…第２被覆層、４６０…配線、４６２…ビア、４６４…配線、４７０…パッシベーション層、４８０…保護膜、５００…電子装置、５１０…電源キャパシター、５１０ａ…第１電極、５１０ｂ…第２電極、６００…電子装置、６１０…放熱部、７００…電子装置、７０１…パッケージ、７１０…パッケージベース、７１２…凹部、７２０…リッド、７３０…リードフレーム、７３２…裏面電極、７３４…ワイヤ、８００…電子装置、８１０…樹脂、８２０…半田ボール、８３０…裏面電極
【図１】
2014054718.tif 000003
【図２】
2014054718.tif 000004
【図３】
2014054718.tif 000005
【図４】
2014054718.tif 000006
【図５】
2014054718.tif 000007
【図６】
2014054718.tif 000008
【図７】
2014054718.tif 000009
【図８】
2014054718.tif 000010
【図９】
2014054718.tif 000011
【図１０】
2014054718.tif 000012
【図１１】
2014054718.tif 000013
【図１２】
2014054718.tif 000014
【図１３】
2014054718.tif 000015
【図１４】
2014054718.tif 000016