(57)【要約】【課題】  遅延量制御に伴う群遅延の増大や波形の劣化を抑制できる、小型の可変遅延回路および該可変遅延回路を備えた光送信機を提供する。【解決手段】  本発明の可変遅延回路１００は、伝送線路１１０、一端が伝送線路１１０に接続されると共に他端が接地された複数の可変容量素子１２０、可変容量素子１２０の容量値を制御する制御手段１３０および可変容量素子１２０と直列に接続された少なくとも一つの終端回路１４０を備える。【選択図】      図１
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【特許請求の範囲】
【請求項１】
伝送線路と、
一端が前記伝送線路に接続されると共に他端が接地された複数の可変容量素子と、
前記可変容量素子の容量値を制御する制御手段と、
前記可変容量素子と直列に接続された少なくとも一つの終端回路と、
を備える可変遅延回路。
【請求項２】
前記終端回路は、抵抗素子である、請求項１記載の可変遅延回路。
【請求項３】
前記終端回路は、前記可変容量素子の一端側に接続されている、請求項２記載の可変遅延回路。
【請求項４】
前記終端回路は、終端抵抗と終端伝送線路とを並列に配置した回路であると共に、前記可変容量素子の他端側に接続されている、請求項１記載の可変遅延回路。
【請求項５】
前記終端伝送線路の長さは、可変遅延回路のブラッグ周波数における１／４波長以下である、請求項４記載の可変遅延回路。
【請求項６】
前記制御手段は、容量値を制御するための制御電圧を前記可変容量素子の一端側から印加する、請求項１乃至５のいずれか１項記載の可変遅延回路。
【請求項７】
前記可変容量素子の他端側に、前記制御手段および接地容量が並列に接続され、
前記制御手段は、容量値を制御するための制御電圧を前記可変容量素子の他端側から印加する、請求項１乃至５のいずれか１項記載の可変遅延回路。
【請求項８】
前記可変容量素子は、可変容量ダイオード、バイポーラトランジスタまたは電界効果トランジスタのいずれかである、請求項１乃至７のいずれか１項記載の可変遅延回路。
【請求項９】
前記伝送線路を、コプレーナ・ウェーブガイドまたはマイクロストリップ線路で置き換えたことを特徴とする、請求項１乃至８のいずれか１項記載の可変遅延回路。
【請求項１０】
入力した情報電気信号を４ｃｈの入力信号に変換する変換回路と、
前記４チャンネルの入力信号についてそれぞれ遅延量を調整して出力する４つの請求項１乃至９のいずれか１項記載の可変遅延回路と、
遅延量が調整された４チャンネルの入力信号の２つの偏波の４値位相変調光に変換して出力するＱＰＳＫ変調器と、
前記２つの偏波の４値位相変調光を偏波多重して出力する偏波ビームコンバイナと、
を備える光送信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速データ信号等の遅延時間を調整する可変遅延回路および該可変遅延回路を備えた光送信機に関する。
【背景技術】
【０００２】
光通信システム、無線通信システム、レーダシステム等のシステムにおいて、データ信号の遅延量を制御する可変遅延回路がしばしば用いられる。そのようなシステムの一例として、偏波多重ＱＰＳＫ（Ｑｕａｄｒａｔｕｒｅ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ、四位相偏移）変調方式を用いた１００Ｇｂｐｓ級のデジタルコヒーレント光通信システムがある。
【０００３】
デジタルコヒーレント光通信システムにおいて、送信装置は、１００Ｇｂｐｓ級の情報電気信号を４ｃｈ（チャンネル）の３２Ｇｂｐｓ級信号に変換して増幅した後、２台のＱＰＳＫ変調器においてシンボルレート３２Ｇｂｐｓの４値位相変調光に変換して偏波多重し、１００Ｇｂｐｓ級偏波多重ＱＰＳＫ光信号として出力する。
【０００４】
一方、受信装置は、受信した１００Ｇｂｐｓ級偏波多重ＱＰＳＫ光信号を２つの偏波成分（Ｘ、Ｙ）に分離し、９０度光ハイブリッド回路を用いて局発光と干渉させることにより、各偏波を同相成分と直交成分とに分離する。これらの成分はさらに、Ｘ、Ｙ偏波それぞれの同相（Ｉ）及び直交（Ｑ）成分の計４つのデジタルの電気信号へと変換され、各種デジタル信号処理が施された後、１００Ｇｂｐｓ級の情報電気信号として抽出される。
【０００５】
ここで、上述の送信装置では、良好な偏波多重ＱＰＳＫ光信号波形を生成するために、光変調器への４つのチャンネルに対応する入力信号の遅延量を調整する必要がある。この遅延量の調整に用いられる回路の一つに、伝送線路に周期的に可変容量素子を配置した可変遅延回路（可変容量装荷伝送線路）がある。一般的な可変容量装荷伝送線路の回路図を図１５に示す。
【０００６】
図１５の可変遅延回路９００において、伝送線路９１０−１、２、・・・、ｎ、９２０−１、２、・・・、ｎ（ｎは１以上の整数）に可変容量素子９３０−１、２、・・・、ｎが周期的に配置されている。以下、特に区別する必要がない場合は、添字の数字は省略して記載する。
【０００７】
各可変容量素子９３０には制御電圧ＶＣＮＴが印加され、各可変容量素子９３０の容量値ＣＶはＶＣＮＴに基づいて変化する。この構造は、伝送線路９１０、９２０と可変容量素子９３０とから擬似的な伝送線路が構成されているとみなすことができる。この擬似的な伝送線路の位相定数βは、近似的に、
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により与えられる。ここで、ωは角周波数、ＬＴＬは伝送線路に分布する単位長さ当たりのインダクタンス、ＣＴＬは伝送線路に分布する単位長さ当たりの容量、ＣＶは可変容量素子の容量でＶＣＮＴの関数、ｄは可変容量素子が装荷された一区間の伝送線路の長さである。なお、伝送線路９１０、９２０及び可変容量素子９３０の損失は無視している。
【０００８】
式（１）から分かるように、制御電圧ＶＣＮＴを制御して可変容量値ＣＶを変化させることによって、位相定数βを変化させることができる。すなわち、各周波数成分の位相の変化量が周波数に比例している場合、制御電圧ＶＣＮＴを制御することによってデータ波形を変化させることなく遅延量を調整することができる。
【０００９】
しかし、一般的なデータ信号は広帯域に渡る周波数成分を有し、各周波数成分の位相の変化量と周波数とは比例関係からずれる。この場合、遅延量の制御を行った際のデータ波形が歪む。この波長歪みの主な原因の一つに、高周波領域における群遅延速度の増大が挙げられる。図１５に示した一般的な可変遅延回路９００の群遅延特性のシミュレーション結果を図１６に、可変遅延回路９００を用いて遅延量の制御を行った際の出力電圧波形（以下、遅延制御特性と記載する。）のシミュレーション特性を図１７に示す。なお、図１６および図１７では、４つの制御電圧値（可変容量値）に対応した波形を示した。また、伝送線路９１０、９２０としてＣＰＷ（コプレーナ・ウェーブガイド）を、可変容量素子９３０としてＨＢＴ（ヘテロ接合バイポーラトランジスタ）のＢＣ間（ベース・コレクタ間）容量の使用を適用する。さらに、図１６においては、入力信号として、速度３２Ｇｂｐｓ、振幅５００ｍＶｐ−ｐの擬似ランダム信号を適用した。
【００１０】
図１６に示すように、図１５の可変遅延回路９００の群遅延特性は、高周波領域において、緩やかに増大した後、急激に減少する。その結果、図１７に示すように、可変容量素子９３０の容量値ＣＶが大きくなるのに伴い、可変遅延回路９００から出力される信号の波形が大きく劣化している。
【００１１】
そこで発明者は、特許文献１において、群遅延の変動が小さく、遅延量の制御を行った際の出力電圧波形の劣化が小さい可変遅延回路を提案した。特許文献１の可変遅延回路の回路図を図１８に示す。図１８に示した可変遅延回路９００Ｂにおいて、伝送線路９１０Ｂの長さおよび可変容量素子９３０Ｂのサイズを、可変容量素子９３０Ｂの容量値が最大の時に最平坦群遅延応答条件を満足すると共に、可変容量素子９３０Ｂの容量値が最小の時に伝送線路９１０Ｂおよび可変容量素子９３０Ｂにより構成される擬似的な伝送線路の特性インピーダンスが、可変遅延回路の入出力端子に接続された回路から見た入力インピーダンスＲ０に等しくなるように、設計した。
【００１２】
具体的には、可変容量素子９３０Ｂ−ｋの容量値が最大の時に、各伝送線路９４０Ｂ−ｋの長さを、
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となるように設計し、可変容量素子９３０Ｂ−ｋのサイズをそれらの最大容量値が
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となるように設計した。
【００１３】
ここで、ωＣは伝送線路９４０Ｂ−ｋと可変容量素子９３０Ｂ−ｋにより最大容量値時に形成される最平坦群遅延フィルタの帯域である。これは、伝送すべき信号が含有する周波数成分などを考慮して決定する。Ｒ０は、可変遅延回路９００Ｂ−ｋの入出力端子に接続される回路の、可変遅延回路から見た入力インピーダンスである。この例では、入力及び出力端子に接続される回路のインピーダンスが等しく、実数の場合を考えている。ｇ（ｋ）（ｋ＝１，２、・・・、ｎ）はフィルタの設計論により導かれる広く知られた定数である。
【００１４】
さらに、可変容量素子９３０Ｂ−ｋの容量値が最小の時の伝送線路の特性インピーダンスを、近似的に、
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となるように設計した。ここで、下添字ｅｖｅｎの和記号はｋ＝２、４、・・・、ｎに関する和を表し、下添字ｏｄｄの和記号はｋ＝１、３、・・・、ｎ−１に関する和を表す。
【００１５】
上記のように設計した特許文献１の可変遅延回路９００Ｂの群遅延特性のシミュレーション特性を図１９に、遅延制御特性のシミュレーション結果を図２０に示す。なお、図１５の可変遅延回路９００と同様に、伝送線路９４０ＢとしてＣＰＷを、可変容量素子９３０ＢとしてＨＢＴのＢＣ間容量の使用を想定した。
【００１６】
図１９において、特許文献１の可変遅延回路９００Ｂの群遅延特性は、図１６に示した可変遅延回路９００の群遅延特性と比較して、高周波領域における群遅延の増大が改善されている。また、図２０において、特許文献１の可変遅延回路９００Ｂの遅延制御特性は、図１７に示した可変遅延回路９００の遅延制御特性と比較して、良好な波形を保持したまま遅延制御が実現されている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】ＷＯ２０１２／１２４７８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
上述のように、特許文献１の可変遅延回路９００Ｂは、可変容量素子９３０Ｂの容量値ＣＶが最大の時に最平坦群遅延応答条件を満足すると共に、可変容量素子９３０Ｂの容量値ＣＶが最小の時に伝送線路の特性インピーダンスが可変遅延回路９００Ｂの入出力端子に接続される回路から見た入力インピーダンスＲ０に等しくなるように、伝送線路９４０Ｂの長さおよび可変容量素子９３０Ｂのサイズを設計することにより、遅延量制御に伴う群遅延増大や波形劣化を抑制することができる。
【００１９】
しかし、特許文献１の技術においては最平坦群遅延応答条件を満足するために、各伝送線路９４０Ｂの長さを式（２）に基づいて決定する必要がある。回路チップ長の設定に制約が加わることから、多くの場合、可変遅延回路９００Ｂが大型化されてしまうという問題があった。
【００２０】
本発明は、上述した問題点に鑑みてなされたものであって、遅延量制御に伴う群遅延の増大や波形の劣化を抑制できる、小型の可変遅延回路および該可変遅延回路を備えた光送信機を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するために本発明に係る可変遅延回路は、伝送線路と、一端が伝送線路に接続されると共に他端が接地された複数の可変容量素子と、可変容量素子の容量値を制御する制御手段と、可変容量素子と直列に接続された少なくとも一つの終端回路と、を備える。
【００２２】
上記目的を達成するために本発明に係る光送信機は、入力した情報電気信号を４ｃｈの入力信号に変換する変換回路と、４チャンネルの入力信号についてそれぞれ遅延量を調整して出力する４つの上記の可変遅延回路と、遅延量が調整された４チャンネルの入力信号の２つの偏波の４値位相変調光に変換して出力するＱＰＳＫ変調器と、２つの偏波の４値位相変調光を偏波多重して出力する偏波ビームコンバイナと、を備える。
【発明の効果】
【００２３】
上述した本発明の態様によれば、小型の可変遅延回路を実現するに当たり、チップ長に制限を受けることなく、遅延量制御に伴う波形劣化を抑制することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態に係る可変遅延回路１００の回路図である。
【図２】本発明の第１の実施形態に係る光送信機２００の構成図である。
【図３】本発明の第２の実施形態に係る可変遅延回路１０の回路図である。
【図４】本発明の第２の実施形態に係る可変遅延回路１０の群遅延特性を示した図である。
【図５】本発明の第２の実施形態に係る可変遅延回路１０の遅延制御特性を示した図である。
【図６】本発明の第２の実施形態に係る別の可変遅延回路１０Ｂの回路図である。
【図７】本発明の第２の実施形態に係る別の可変遅延回路１０Ｂの群遅延特性を示した図である。
【図８】本発明の第２の実施形態に係る別の可変遅延回路１０Ｂの遅延制御特性を示した図である。
【図９】本発明の第２の実施形態に係る別の可変遅延回路１０Ｃの回路図である。
【図１０】本発明の第２の実施形態の変形例に係る可変遅延回路１０Ｄの回路図である。
【図１１】本発明の第３の実施形態に係る可変遅延回路１０Ｅの回路図である。
【図１２】本発明の第３の実施形態に係る別の可変遅延回路１０Ｆの回路図である。
【図１３】本発明の第４の実施形態に係る可変遅延回路１０Ｇの回路図である。
【図１４】本発明の第４の実施形態に係る別の可変遅延回路１０Ｈの回路図である。
【図１５】一般的な可変遅延回路９００の回路図である。
【図１６】一般的な可変遅延回路９００の群遅延特性を示した図である。
【図１７】一般的な可変遅延回路９００の遅延制御特性を示した図である。
【図１８】特許文献１の可変遅延回路９００Ｂの回路図である。
【図１９】特許文献１の可変遅延回路９００Ｂの群遅延特性を示した図である。
【図２０】特許文献１の可変遅延回路９００Ｂの遅延制御特性を示した図である。
【発明を実施するための形態】
【００２５】
（第１の実施形態）
本発明に係る第１の実施形態について説明する。本実施形態に係る可変遅延回路１００の回路図を図１に示す。図１において、本実施形態に係る可変遅延回路１００は、伝送線路１１０に複数の可変容量素子１２０を装荷し、制御手段１３０によって可変容量素子１２０の容量値を変化させることにより遅延時間を制御する。複数の可変容量素子１２０は、一端が伝送線路１１０に接続されると共に、他端が接地されている。
【００２６】
そして、可変容量素子１２０の少なくとも一つには、終端回路１４０が直列に接続される。可変容量素子１２０と終端回路１４０とが直列に接続された回路を、伝送線路１１０と接地点との間に配置することにより、可変遅延回路１００における群遅延特性の増大を抑圧することができる。
【００２７】
ここで、終端回路１４０としては、終端抵抗を単独で適用することもできるし、終端抵抗と終端伝送線路とを並列に配置した回路を適用することもできる。ここで、終端伝送線路の長さを、ブラッグ（Ｂｒａｇｇ）周波数における１／４波長もしくはそれ未満の長さにすることが望ましい。ここで、ブラッグ周波数とは、遮断周波数とも呼ばれ、わずかな反射が多くの境界面で発生し、それらが干渉して強め合うことによって、挿入損失が急激に劣化する所定の周波数領域である。終端伝送線路の長さをブラッグ周波数における１／４波長以下にすることにより、終端抵抗を配置したことに起因する挿入損失の増加の影響を抑制することができる。
【００２８】
以上のように構成された可変遅延回路１００は、可変容量素子１２０に終端回路１４０を直列配置することによって可変遅延回路１００の群遅延特性の増加を抑制する。可変遅延回路１００は、群遅延特性が補償することにより、波形を維持したまま遅延量を所望の大きさに調整することができる。
【００２９】
また、本実施形態に係る可変遅延回路１００は、可変容量素子１２０に終端回路１４０を直列配置することによって群遅延特性を補償することから、伝送線路１１０の長さを必ずしも背景技術で説明した式（２）に従って設計する必要がない。すなわち、伝送線路１１０の長さを可変遅延回路１００のチップ長に応じて所望の長さに設定することができる。
【００３０】
従って、本実施形態に係る可変遅延回路１００は、小型の可変遅延回路を実現するに当たり、チップ長に制限を受けることなく、遅延量制御に伴う波形劣化を抑制することができる。
【００３１】
なお、図１では、終端回路１４０を可変容量素子１２０の接地されている他端側に配置したが、終端回路１４０を終端抵抗で構成する場合には、終端抵抗を伝送線路１１０と接続される一端側に配置することもできる。
【００３２】
図１に示した可変遅延回路１００は、そのまま超広帯域の移相器として使用することもできるし、帰還型発振器の帰還回路等として使用することもできる。図１に示した可変遅延回路１００を使用した装置の一例として、上述の４つの可変遅延回路１００Ａ、１００Ｂ、１００Ｃ、１００Ｄを配置したデジタルの光送信機の構成図を図２に示す。
【００３３】
図２の光送信機２００は、入力した１００Ｇｂｐｓ級の情報電気信号を、誤り訂正・符号化・多重回路２１０において４ｃｈ（チャンネル）の３２Ｇｂｐｓ級信号に変換する。４ｃｈの３２Ｇｂｐｓ級信号は、４つの可変遅延回路１００Ａ、１００Ｂ、１００Ｃ、１００Ｄにおいて遅延量が調整され、４つの増幅器２２１、２２２、２２３、２２４によって増幅された後、２台のＱＰＳＫ変調器２３１、２３２から構成される光変調器２３０へ入力する。
【００３４】
４ｃｈの３２Ｇｂｐｓ級信号はさらに、光変調器２３０においてシンボルレート３２Ｇｂｐｓの４値位相変調光に変換され、偏波ビームコンバイナ（ＰＢＣ）２４０において偏波多重された後、１００Ｇｂｐｓ級偏波多重ＱＰＳＫ光信号として出力される。
【００３５】
図２の光送信機２００においては、小型の可変遅延回路１００Ａ、１００Ｂ、１００Ｃ、１００Ｄを用いることにより、光送信機２００内に可変遅延回路１００Ａ、１００Ｂ、１００Ｃ、１００Ｄを容易に配置することができる。また、図１に示した可変遅延回路１００Ａ、１００Ｂ、１００Ｃ、１００Ｄを適用することにより、４ｃｈの３２Ｇｂｐｓ級信号の遅延量を、波形を維持した状態で調整することができる。
【００３６】
（第２の実施形態）
第２の実施形態について説明する。本実施形態に係る可変遅延回路の回路図を図３に示す。図３において、本実施形態に係る可変遅延回路１０は、入力端子２１、出力端子２２、制御電圧端子３１、バイアス抵抗３２、可変容量素子５０−１、２、・・・、ｎ、伝送線路６１−１、２、・・・、ｎ、及び、６２−１、２、・・・、ｎ、終端抵抗７０−１、２、・・・、ｎ、終端伝送線路８０−１、２、・・・、ｎ、とから構成される。以下、特に区別する必要がない場合は、添字の数字は省略して記載する。
【００３７】
入力端子２１にデータ信号が入力され、出力端子２２から出力される。制御電圧端子３１には、制御電圧ＶＣＮＴが印加され、これにより可変容量素子５０の容量値がそれぞれ制御される。バイアス抵抗３２は、データ信号の制御電圧端子３１への漏れを防止するためのものであり、十分大きな値に設定される。ただし、可変容量素子５０に直流電流が流れるような場合には、制御電流による電圧降下も考慮して抵抗値を決める必要がある。
【００３８】
本実施の形態においては、伝送線路６１、６２の長さは、背景技術で説明した式（２）に制約されることなく、可変遅延回路１０のチップ長に応じて適宜設定される。
【００３９】
また、本実施の形態に係る可変遅延回路１０おいては、可変容量素子５０−１、２、・・・、ｎと接地４０−１、２、・・・、ｎとの間にそれぞれ、終端抵抗７０−１、２、・・・、ｎおよび終端伝送線路８０−１、２、・・・、ｎが並列に配置されている。
【００４０】
可変容量素子５０と接地４０との間に終端抵抗７０を配置することにより、可変遅延回路１０の挿入損失が増大する一方、可変遅延回路１０における群遅延特性の増大を抑圧することができる。本実施形態では、終端抵抗７０を配置することによって生じる挿入損失の増加の影響を小さくするために、終端抵抗７０と並列に終端伝送線路８０を配置する。終端抵抗７０は、群遅延増大の抑制効果と、挿入損失の劣化の抑制の双方を考慮し、１０Ωから５０Ω程度の範囲とすることが望ましい。例えば、終端抵抗７０として約３０Ωの抵抗値を有する抵抗を適用することができる。
【００４１】
終端伝送線路８０はそれぞれ、所定の長さに設計されている。本実施形態では、終端伝送線路８０はそれぞれ、前述のブラッグ周波数における１／４波長もしくはそれ未満の長さに設計されている。可変遅延回路１０において、ブラッグ周波数は装荷した可変容量素子５０の容量値に依存し、ブラッグ周波数域において群遅延特性の増大が発生する。
【００４２】
終端伝送線路８０の長さをブラッグ周波数における１／４波長以下の長さに設定することにより、ブラッグ周波数近傍においては可変容量素子５０から見た終端伝送線路８０のインピーダンスは開放に見え、つまり、終端抵抗７０−ｋおよび終端伝送線路８０−ｋの並列回路（ｋ＝１，２・・・、ｎ）のインピーダンスは、終端抵抗７０−ｋのインピーダンスとなる。従って、ブラッグ周波数近傍において終端抵抗７０による挿入損失の増大の影響がそのまま現れることになるが、通常、ブラッグ周波数域は通信で用いられる周波数領域からは外れていることから、終端抵抗７０による挿入損失の増大は大きな問題にならない。
【００４３】
一方、ブラッグ周波数未満の低周波領域においては、可変容量素子５０から見た終端伝送線路８０のインピーダンスは周波数が下がるに従って短絡に近くなり、終端抵抗７０の挿入によって生じる挿入損失の増大による影響が抑制される。
【００４４】
上記のように構成された可変遅延回路１０の群遅延特性および遅延制御特性のシミュレーション結果について説明する。本実施形態に係る可変遅延回路１０の群遅延特性のシミュレーション結果を図４に、遅延制御特性のシミュレーション結果を図５に示す。図４、図５には、４つの制御電圧値、すなわち可変容量値に対応した群遅延特性を示した。
【００４５】
なお、伝送線路６１、６２としてＣＰＷ（コプレーナ・ウェーブガイド）を、可変容量素子５０としてＨＢＴ（ヘテロ接合バイポーラトランジスタ）のＢＣ間（ベース・コレクタ間）容量を適用した。また、１００Ｇｂｐｓデジタルコヒーレント光通信システムへの適用を想定し、データ信号は最大３２ＧｂｐｓのＮＲＺ（Ｎｏｎ−Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）信号とした。さらに、遅延量の微調整を行うことを目的とすることから、所要可変遅延量としては３ｐｓ程度の小さな値を想定した。さらに、図５においては、入力信号として速度３２Ｇｂｐｓ、振幅５００ｍＶｐ−ｐの擬似ランダム信号を適用した。
【００４６】
図４から分かるように、本実施形態に係る可変遅延回路１０の群遅延特性は、図１９に示した特許文献１の可変遅延回路９０Ｂの群遅延特性と同様に、図１６に示した一般的な可変遅延回路９０の群遅延特性と比較して、高周波領域における群遅延の増大が解消されている。
【００４７】
従って、図５から分かるように、本実施形態に係る可変遅延回路１０の遅延制御特性は、図２０に示した特許文献１の可変遅延回路９０Ｂの遅延制御特性と比較して波形整形効果が小さいものの、図１７に示した一般的な可変遅延回路９０の遅延制御特性と比較して波形がより矩形に整形されている。ここで、図２０に示した特許文献１の可変遅延回路９０Ｂと比較して波形整形効果は弱いため、チップ長と波形の優先度とに応じて、最適な回路構成を選択するとよい。
【００４８】
以上のように、本実施形態に係る可変遅延回路１０は、可変容量素子５０と接地４０との間にそれぞれ終端抵抗７０および終端伝送線路８０を並列に配置することにより、低周波領域の所要帯域における挿入損失の劣化を最小限に抑えながら、ブラッグ周波数近傍における群遅延変動を低減することができる。従って、本実施形態に係る可変遅延回路１０は、良好な遅延制御特性を有する。
【００４９】
さらに、本実施形態に係る可変遅延回路１０は、終端抵抗７０を配置することによって群遅延変動を低減することから、伝送線路６１−１、２、・・・、ｎ、及び、６２−１、２、・・・、ｎの各長さは背景技術で説明した式（２）に制約されることなく、可変遅延回路１０のチップ長に応じて適宜設計することができる。従って、可変遅延回路１０を小型化できる。
【００５０】
ここで、図３に示した可変容量素子５０のアノードとカソードの向きは一例に過ぎず、逆向きの構成も可能である。また、上記の説明における入力端子２１と出力端子２２を逆にすることも可能である。すなわち、出力端子２２からデータ信号を入力し、入力端子２１から出力してもよい。
【００５１】
さらに、挿入損失の劣化による影響が小さい場合には、終端伝送線路８０を削除することもできる。図３の可変遅延回路１０から終端伝送線路８０を削除した場合の可変遅延回路の回路図を図６に示す。図６に示した可変遅延回路１０Ｂは、終端伝送線路が配置されていないため、構成・レイアウトが簡素化できる一方、低周波領域の所要帯域において、終端抵抗７０Ｂによる挿入損失の劣化がそのまま現れる。
【００５２】
図６に示した可変遅延回路１０Ｂの群遅延特性のシミュレーション結果を図７に、遅延制御特性のシミュレーション結果を図８に示す。図７に示すように、本実施形態に係る可変遅延回路１０Ｂの群遅延特性も、図１６に示した一般的な可変遅延回路９０の群遅延特性で見られた高周波領域における群遅延の増大が解消されている。従って、図８に示すように、本実施形態に係る可変遅延回路１０Ｂの遅延制御特性は、図１７に示した一般的な可変遅延回路９０の遅延制御特性と比較して、波形がより矩形型になっている。
【００５３】
さらに、可変容量素子と終端抵抗を直列に接続した回路のインピーダンスは、可変容量素子および終端抵抗の接続順に依存しないことから、図６に示した可変遅延回路１０Ｂにおいて、可変容量素子５０Ｂと終端抵抗７０Ｂとの配置を反対にすることもできる。この場合の可変遅延回路の回路図を図９に示す。図９に示した可変遅延回路１０Ｃは、図６に示した可変遅延回路１０Ｂと同様の特性を有する。
【００５４】
ここで、図６および図９に示した可変遅延回路１０Ｂ、１０Ｃおいて、終端抵抗７０Ｂ、７０Ｃはそれぞれインピーダンス変換回路の機能を果たしている。このインピーダンス変換回路は、終端抵抗に限定されず、終端抵抗以外の部品または回路を適用することもできる。
【００５５】
（第２の実施形態の変形例）
第２の実施形態の変形例について説明する。本実施形態に係る可変遅延回路の回路図を図１０に示す。なお、図１０では制御電圧端子、及びバイアス抵抗は省略した。
【００５６】
図１０に示すように、本実施形態に係る可変遅延回路１０Ｄでは、図３に示した第２の実施形態に係る可変遅延回路１０の伝送線路６１、６２を、中心導体６３Ｄ−１、２、・・・、ｎ、及び、６４Ｄ−１、２、・・・、ｎと接地導体４１Ｄ、４２Ｄとから構成されるＣＰＷ（コプレーナ・ウェーブガイド）により実現している。
【００５７】
また、可変遅延回路１０Ｄの入出力端子２１Ｄ、２２Ｄには、引き出し用の中心導体２３Ｄ、２４Ｄを設けた。この中心導体２３Ｄ、２４Ｄは、接地導体４１Ｄ、４２Ｄと共にＣＰＷを構成し、その特性インピーダンスは入出力端子２１Ｄ、２２Ｄに接続される回路のインピーダンス、例えば５０Ωに一致させておくとよい。
【００５８】
さらに、本実施形態に係る可変遅延回路１０Ｄにおいては、図３に示した可変遅延回路１０の可変容量素子５０−１、２、・・・、ｎを、２つの可変容量素子５１Ｄ−１、２、・・・、ｎ、５２Ｄ−１、２、・・・、ｎにより実現している。各可変容量素子５１Ｄ、５２Ｄのサイズ、すなわち容量値ＣＶは、可変容量素子５０の容量値ＣＶ（ｋ）（ｋ＝１，２、・・・、ｎ）に対してＣＶ（ｋ）／２に設定する。
【００５９】
また、図１０において、図３に示した可変遅延回路１０の終端伝送線路８０−１、２、・・・、ｎは、終端伝送線路８１Ｄ−１、２、・・・、ｎ、及び８２Ｄ−１、２、・・・、ｎにより実現している。これらの終端伝送線路８１Ｄ、８２Ｄは、例えばマイクロストリップ線路（ＭＳＬ：Micro Strip Line）により構成することができる。このように伝送線路の中心導体の両側に、対称に、可変容量素子、終端抵抗、及び終端伝送線路を配置することにより、伝送線路における不要伝搬モードの発生を防止することが出来る。
【００６０】
ここで、本実施形態においては、入出力端子２１Ｄ、２２Ｄが接続される伝送線路としてＣＰＷを用いた例を示したが、ＭＳＬ等の伝送線路構造を用いることもできる。
【００６１】
（第３の実施の形態）
第３の実施形態について説明する。本実施形態に係る可変遅延回路の回路図を図１１に示す。図３に示した第２の実施形態に係る可変遅延回路１０では、制御電圧ＶＣＮＴを伝送線路側から可変容量素子５０へ印加する構成としていた。これに対して図１１に示した本実施形態に係る可変遅延回路１０Ｅでは、可変容量素子５０Ｅの伝送線路６１Ｅ、６２Ｅに接続されている端子と反対側の端子から制御電圧ＶＣＮＴを供給する。
【００６２】
図１１に示すように、本実施形態においては、終端抵抗７０Ｅ−１、２、・・・、ｎ、及び終端伝送線路８０Ｅ−１、２、・・・、ｎの、可変容量素子５０Ｅ−１、２、・・・、ｎに接続された端子とは反対側の端子を一つに纏め、そこに制御端子３１Ｅを設けて制御電圧ＶＣＮＴを供給する。この場合、可変容量素子５０Ｅの伝送線路６１Ｅ、６２Ｅに接続された端子（この例ではカソード端子）には基準電位が与えられている必要があるが、例えば、入力端子２１Ｅもしくは出力端子２２Ｅから基準電位を与えれば良い。
【００６３】
また、制御端子３１Ｅが設けられた点は、通常、高周波的には接地である必要があるため、同接点に接地容量３３Ｅを設けている。接地容量３３Ｅの大きさは、伝送するデータ信号に含まれる最も低い周波数成分において十分に低いインピーダンスとなるように選ぶ。可変遅延回路１０Ｅを半導体集積回路により実現する場合、そのような大きな容量を半導体上に形成することは困難な場合が多いため、必要な容量値の一部もしくは全部を外付けの容量部品により実現する構成としてもよい。
【００６４】
なお、制御電圧ＶＣＮＴを、外付けのバイアス・ティーから供給することもできる。この場合の可変遅延回路の回路図を図１２に示す。図３に示した第２の実施形態に係る可変遅延回路１０では、制御電圧ＶＣＮＴを伝送線路の適当な地点に抵抗を介して与える構成としていたのに対し、図１２に示した可変遅延回路１０Ｆでは、外付けのバイアス・ティー３４Ｆから制御電圧ＶＣＮＴを供給する。
【００６５】
（第４の実施形態）
第４の実施形態について説明する。第２の実施形態で説明した図３の可変遅延回路１０では、可変容量素子５０を可変容量ダイオードの記号を用いて記載したが、可変容量素子５０はダイオードである必要はなく、電圧等のなんらかの制御手段によって容量値が可変である素子であれば良い。
【００６６】
可変容量素子として、ＨＢＴ等のバイポーラトランジスタを適用した可変遅延回路の回路図を図１３に示す。図１３において、本実施形態に係る可変遅延回路１０Ｇは、可変容量として、バイポーラトランジスタ５０ＧのＢＣ間のｐ−ｎ接合容量を適用する。図１３に示すように、バイポーラトランジスタ５０Ｇのエミッタ端子は開放としている。エミッタサイズの選択等により、所望の容量値を実現する。
【００６７】
さらに、可変容量素子として、電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を適用した可変遅延回路の回路図を図１４に示す。図１４において、本実施形態に係る可変遅延回路１０Ｈは、可変容量として、ＦＥＴ５０Ｈのゲート端子のショットキー接合容量を適用する。図１４に示すように、ソース端子とドレイン端子は短絡している。ゲート幅やゲート長の選択等により、所望の容量値を実現することができる。ＦＥＴ５０Ｈとしては、金属・半導体ＦＥＴ（ＭＥＳＦＥＴ：Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）等が適用可能である。
【００６８】
（その他の実施の形態）
上記の実施形態においては、伝送線路と可変容量素子とにより可変遅延回路を構成したが、伝送線路を集中定数のインダクタンスで実現することもできる。また、より強い波形整形効果が必要で、かつ小型化の必要性が低いような場合には、図１８に示した特許文献１の非一様容量装荷構造と、上述の可変遅延回路１０、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、１０Ｇ、１０Ｈとを併用することもできる。
【００６９】
上記の実施形態においては、多くの場合、デジタル信号であるデータ信号の遅延量の調整を行う回路として説明した。すなわち、上述の可変遅延回路１０、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、１０Ｇ、１０Ｈは、図２に示したデジタルの光送信機等に配置することができる。
【００７０】
また、上述の可変遅延回路１０、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、１０Ｇ、１０Ｈは、そのまま超広帯域の移相器として使用することもできる。すなわち、光通信システム等におけるクロック信号や、無線・レーダシステムにおける局発（ＬＯ）信号、無線（ＲＦ）信号の位相制御に用いることができる。
【００７１】
さらに、上記の実施形態に係る可変遅延回路を、帰還型発振器の帰還回路に用いることにより、電圧制御発振器を構成することができる。また、増幅・混合・逓倍回路の整合回路に適用することにより、周波数バンドや利得等の可変機能を実現することもできる。
【００７２】
本願発明は上記実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。
【符号の説明】
【００７３】
１０    可変遅延回路
２１    入力端子
２２    出力端子
３１    制御電圧端子
３２    バイアス抵抗
５０−１、２、・・・、ｎ    可変容量素子
６１−１、２、・・・、ｎ    伝送線路
６２−１、２、・・・、ｎ    伝送線路
７０−１、２、・・・、ｎ    終端抵抗
８０−１、２、・・・、ｎ    終端伝送線路
１００    可変遅延回路
１１０    伝送線路
１２０    可変容量素子
１３０    制御手段
１４０    終端回路
２００    光送信機
２１０    誤り訂正・符号化・多重回路
２２１、２２２、２２３、２２４    増幅器
２３０    光変調器
２３１、２３２    ＱＰＳＫ変調器
２４０    偏波ビームコンバイナ
９００    可変遅延回路
９１０−１、２、・・・、ｎ    伝送線路
９２０−１、２、・・・、ｎ    伝送線路
９３０−１、２、・・・、ｎ    可変容量素子
９４０Ｂ−１、２、・・・、ｎ    伝送線路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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