(57)【要約】【課題】トレンチゲート型の半導体装置において、充分な耐圧が得られる構造を簡易な製造方法で得る。【解決手段】このトレンチ１０においては、外周トレンチ１２から更に上側（チップの端部側、あるいはデバイストレンチ１１と反対側）に向かって延伸する接続トレンチ１３が更に設けられている。接続トレンチ１３における外周トレンチ１２と接続された側と反対側の端部には、楕円形状でありその短径が接続トレンチ１３よりも太い補助トレンチ１４が形成されている。バスラインコンタクト５１１は、補助トレンチ１４の直上に形成されるため、バスライン配線３５と多結晶シリコン層（多結晶シリコン配線）５０とは、補助トレンチ１４内で接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
一方向に延伸して半導体層の表面に形成された溝部でありゲート電極をそれぞれの内部に具備する複数のデバイストレンチが半導体層の表面に形成され、複数の前記ゲート電極が並列にバスライン配線に接続された構成を具備する半導体装置であって、
前記デバイストレンチと、
前記複数のデバイストレンチを各々の一端で接続し前記一方向と交差する方向に延伸する溝部である外周トレンチと、
前記外周トレンチにおける前記デバイストレンチが接続された側と反対側において前記外周トレンチに接続され、前記一方向に延伸する溝部である接続トレンチと、
前記接続トレンチにおける前記外周トレンチと接続された側と反対側の端部に設けられた補助トレンチと、
が一体化されたトレンチが前記半導体層の表面に形成され、
前記トレンチ内において、前記半導体層の表面よりも低い位置まで前記ゲート電極を構成する配線材料が充填され、
前記補助トレンチ上において前記配線材料と前記バスライン配線が接続されたことを特徴とする半導体装置。
【請求項２】
前記トレンチにおいて、
前記補助トレンチの幅は前記接続トレンチの延伸方向に垂直な幅よりも広くされたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トレンチにおいて、
隣接する２本の前記接続トレンチの間隔は、隣接する２本の前記デバイストレンチの間隔よりも広いことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記トレンチにおいて、
前記接続トレンチは、前記一方向と垂直な方向で、前記デバイストレンチと前記外周トレンチとが接続されていない箇所において、前記外周トレンチと接続されたことを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置。
【請求項５】
隣接する２本の前記補助トレンチの間において、
前記一方向に延伸して前記半導体層の表面に形成され、前記配線材料が内部に充填された溝部である電界緩和トレンチが、形成されたことを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体装置。
【請求項６】
前記電界緩和トレンチは、前記半導体層において前記補助トレンチ及び／又は前記接続トレンチよりも浅く形成されたことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記電界緩和トレンチの延伸方向に垂直な幅は、前記補助トレンチに隣接する箇所において局所的に太くされたことを特徴とする請求項５または６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に、大電流でスイッチング動作させることが可能な半導体装置の構造に関する。
【背景技術】
【０００２】
近年、大電流で駆動することのできるパワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）や、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＩＧＢＴと略）が、スイッチング素子として用いられている。
【０００３】
こうしたパワー半導体素子においては、動作電流のオン・オフがゲート電圧によって制御される。この動作電流は、パワーＭＯＳＦＥＴにおいては、ソース・ドレイン間の電流であり、ＩＧＢＴにおいては、パワーＭＯＳＦＥＴと同様の動作に加えてバイポーラトランジスタ的な動作も同時に行われ、この動作電流はエミッタ・コレクタ間に流れる。
【０００４】
トレンチゲート型のＩＧＢＴにおいては、半導体層の表面に複数本の溝部（トレンチ）が形成され、その中にゲート絶縁膜、ゲート電極となる多結晶シリコン層が形成され、各溝の内面がＭＯＳＦＥＴとして機能する。各溝部に対応した各ゲート電極は並列に接続され、バスライン配線に接続される。バスライン配線は、動作時にゲート電極に電圧を印加するために使用される配線である。図１５は、トレンチゲート型のＩＧＢＴにおけるトレンチの構成の一例を模式的に示す上面から見た平面図である。この図では、トレンチの平面形状とバスライン配線との関係が模式的に示されている。
【０００５】
図１５（ａ）においては、トレンチ８０とバスライン配線３５の平面上の位置関係、及びトレンチ８０内の多結晶シリコン配線とバスライン配線３５の接続箇所であるバスラインコンタクト９１１の位置関係が示されている。
【０００６】
図１５（ｂ）においては、トレンチ８０の平面形状が示されている。トレンチ８０は、図中上下方向に延伸する７本のデバイストレンチ８１と、これらを図中の上方向で接続し図中左右方向に延伸する外周トレンチ８２で構成され、これらは一体化されている。各デバイストレンチ８１はチップの端部（図中の上側）に向かって平行に延伸し、１本の外周トレンチ８２は、チップの端部側においてこれらと直交して接続するように設けられている。
【０００７】
図１５（ｃ）においては、トレンチ８０の内部及びその周囲に形成された多結晶シリコン層３２、９０の平面形状が示されている。後述するように、ここでは多結晶シリコン層３２はデバイストレンチ８１内の多結晶シリコン層である。このため、多結晶シリコン層３２の平面形状はデバイストレンチ８１の平面形状とほぼ一致している。一方、多結晶シリコン層９０は外周トレンチ８２及びその周囲の多結晶シリコン層であり、外周トレンチ８２よりも広がっている。これらの多結晶シリコン層はトレンチ８０内で一体化されており、かつ電気伝導度が高くなるようにドーピングされているため、配線として機能する。
【０００８】
図１５（ｄ）においては、多結晶シリコン層９０とバスラインコンタクト９１１の位置関係が示されており、図１５（ａ）に示されるように、バスラインコンタクト９１１の箇所で多結晶シリコン層９０とバスライン配線３５が接続される。なお、図１５（ａ）においては、バスラインコンタクト９１１と無関係なデバイストレンチ８１内の多結晶シリコン層３２の記載は省略している。
【０００９】
以下に、図１５（ａ）におけるＣ−Ｃ方向の断面を用いて、この構造をより詳細に説明する。図１６は、この断面を示す図である。ここで、便宜上、デバイストレンチ８１側では図１５における左右方向の断面が、外周トレンチ８２側では図１５における上下方向の断面が示されており、図１６中の一点鎖線はＣ−Ｃの垂直に曲がった箇所を示している。図１６に示されるように、トレンチ８０（デバイストレンチ８１、外周トレンチ８２）は、ｐ層（ベース層）２１、ｎ−層２２、ｎ＋層２３を表面側に具備する半導体層２０中の表面から、ｐ層２１を貫通するように形成されている。ｎ−層２２は、デバイストレンチ８１がある側にしか形成されていないため、デバイストレンチ８１の下端はｎ−層２２に達し、外周トレンチ８２の下端はｎ＋層２３に達する。ただし、デバイストレンチ８１の幅（図１５（ｂ）における左右方向の幅）と、外周トレンチ８２の幅（図１５（ｂ）における上下方向の幅）は同一とされる。なお、実際にはｎ＋層２３よりも下側にコレクタ層やコレクタ電極等が形成されているが、これらについては図１６における記載を省略している。
【００１０】
図１６に示されるように、デバイストレンチ８１、外周トレンチ８２内部には、薄いゲート絶縁膜３１を介して、デバイストレンチ８１では多結晶シリコン層（ゲート電極）３２、外周トレンチ８２では多結晶シリコン層（多結晶シリコン配線）９０が形成されている。多結晶シリコン層（ゲート電極）３２、多結晶シリコン層（多結晶シリコン配線）９０は、薄いゲート絶縁膜３１を介してそれぞれデバイストレンチ８１、外周トレンチ８２の内部を埋め込むように形成される。
【００１１】
ただし、デバイストレンチ８１の両側には、ＭＯＳＦＥＴのソース領域となるｎ＋層２４が形成されている。このため、デバイストレンチ８１においては、多結晶シリコン層（ゲート電極）３２の電位を制御することによって、デバイストレンチ８１の内部側面におけるｎ＋層２４とｎ−層２２の間のｐ層２１におけるチャネルのオン・オフを制御することができる。
【００１２】
また、デバイストレンチ８１が形成された側では、全てのｐ層２１とｎ＋層２４とに、アルミニウム等で形成されたエミッタ電極３３が形成される。ただし、多結晶シリコン層（ゲート電極）３２は層間絶縁層３４によってエミッタ電極３３とは絶縁される。この構造により、ゲート電極３２の電位を制御することによって、エミッタ電極３３と下側にあるコレクタ電極（図示せず）との間に流れる電流のオン・オフが制御される。
【００１３】
一方、外周トレンチ８２においては、ｎ＋層２４が形成されていないために、こうした動作は全く行われない。ただし、図１５に示されるようにデバイストレンチ８１と外周トレンチ８２とは接続されているため、各デバイストレンチ８１内の多結晶シリコン層（ゲート電極）３２と外周トレンチ８２内の多結晶シリコン層（多結晶シリコン配線）９０とは実際には一体化されている。すなわち、外周トレンチ８２は、複数本のデバイストレンチ８１に対応した多結晶シリコン層（ゲート電極）３２を並列に接続し、バスライン配線３５に接続するために形成される。ここで、図１６に示されるように、外周トレンチ８２中の多結晶シリコン層（多結晶シリコン配線）９０は、外周トレンチ８２を埋め込むだけでなく、その周囲にも広がり、図１６における外周トレンチ８２の右側で、バスライン配線３５に接続される。バスライン配線３５はエミッタ電極３３と同様の材料で構成され、同様に、層間絶縁層９１、９２によってｐ層２１等とは絶縁される。このため、層間絶縁層９１には、バスラインコンタクト９１１が開口されている。図１５には、トレンチ８０（デバイストレンチ８１、外周トレンチ８２）と、多結晶シリコン層（多結晶シリコン配線）３３、バスラインコンタクト９１１、バスライン配線３５の平面上の位置関係が示されている。
【００１４】
この構造によって、複数の多結晶シリコン層（ゲート電極）３２を多結晶シリコン層（多結晶シリコン配線）９０を介して接続し、全ての多結晶シリコン層（ゲート電極）３２の電位をバスライン配線３５を介して制御することができる。
【００１５】
図１７（ａ）（ｂ）、図１８（ｃ）（ｄ）、図１９（ｅ）は、上記の構造における多結晶シリコン層（ゲート電極）３２、多結晶シリコン層（多結晶シリコン配線）９０を形成する際の製造工程を示す工程断面図である。ここで、図１６におけるデバイストレンチ８１、外周トレンチ８２の各々の箇所についての断面が示されている。
【００１６】
まず、図１７（ａ）に示されるように、半導体層２０の表面にデバイストレンチ８１、外周トレンチ８２をドライエッチングによって形成し、その後でゲート絶縁膜３１を形成する。この際、図１５（ｂ）に示されたトレンチ８０の形状に開口されたフォトレジストパターンを形成し、ドライエッチングを行うことにより、デバイストレンチ８１、外周トレンチ８２は同時に形成される。この際、デバイストレンチ８１、外周トレンチ８２の幅が同様であれば、これらの深さも同様となるようにドライエッチングを行うことは容易である。また、熱酸化によれば、形成されたデバイストレンチ８１、外周トレンチ８２の内部においてもゲート絶縁膜３１を均一に薄く形成することができる。
【００１７】
その後、図１７（ｂ）に示されるように、外周トレンチ８２側に層間絶縁層９２を形成した後に、多結晶シリコン層４０をＣＶＤ法等によって一様に厚く形成する。これによって、デバイストレンチ８１、外周トレンチ８２の内部は多結晶シリコン層４０で充填され、更に表面全面も多結晶シリコン層４０で覆われる。
【００１８】
その後、図１８（ｃ）に示されるように、図１５（ｃ）で示された多結晶シリコン層（多結晶シリコン配線）９０の形状に対応して外周トレンチ８２を含む領域を覆うフォトレジスト層１００を形成する。この際、デバイストレンチ８１側にはフォトレジスト層１００は形成されない。
【００１９】
その後、フォトレジスト層１００が形成された状態で、多結晶シリコン層４０のドライエッチング（エッチバック）を行う。これにより、表面の多結晶シリコン層４０は、フォトレジスト層１００が形成された箇所以外では一様に除去され、最終的に図１８（ｄ）の形状が得られる。その後、フォトレジスト層１００を除去することにより、図１９（ｅ）に示されるように、デバイストレンチ８１側に多結晶シリコン層（ゲート電極）３２、外周トレンチ８２側に多結晶シリコン層（多結晶シリコン配線）９０が形成される。デバイストレンチ８１側の多結晶シリコン層（ゲート電極）３２は、デバイストレンチ８１の内部にのみ残存する。その後、絶縁層を全面に形成し、パターニングすることによって、層間絶縁層３４、９１が形成される。この際に、層間絶縁層９１中のバスラインコンタクト９１１も形成される。
【００２０】
すなわち、上記の構造は、図１７〜１９に示される製造方法で容易に製造することができる。
【００２１】
しかしながら、上記の構造においては、以下に説明する問題点が存在する。
【００２２】
図２０は、エッチバック後の形状（図１９（ｅ））における破線で囲まれた領域を拡大して模式的に示す図である。この図では、外周トレンチ８２の上端部の構成が拡大して示されている。上記の通り、ゲート絶縁膜３１は熱酸化によって形成され、デバイストレンチ８１、外周トレンチ８２の内部にも一様に薄く形成される。しかしながら、表面におけるデバイストレンチ８１、外周トレンチ８２の角部においてもゲート絶縁膜３１を一様に形成することは実際には困難であり、図２０に示されるように、これらの角部においては、一般的にはゲート絶縁膜３１は他の領域と比べて薄くなる。このため、外周トレンチ８２の表面の角部における多結晶シリコン層（多結晶シリコン配線）９０と半導体層２０（ｐ層２１）との間の耐圧は低下する。一方、図１８（ｄ）に示されるように、デバイストレンチ８１側では、この角部では多結晶シリコン層４０はエッチバックで除去され、かつ図１６に示されるように、その後でこの部分は層間絶縁層３４で覆われるため、角部でゲート絶縁膜３１が薄くなっても、この領域における絶縁耐圧が問題になることはない。これに対して、図１５、１６に示された構造においては、バスラインコンタクト９１１を外周トレンチ８２の外側に設けるために、多結晶シリコン層（多結晶シリコン配線）９０は必ずこの角部を通過する。
【００２３】
すなわち、上記の構造においては、ＩＧＢＴあるいはパワーＭＯＳＦＥＴのゲートの耐圧が、本来の動作とは無関係であり接続のために設けられた外周トレンチ８２におけるゲート絶縁膜３１で制限される。ゲート絶縁膜３１の厚さを全体的に厚くすればこの耐圧が改善されることは明らかであるが、良好なスイッチング動作を行わせるためには、デバイストレンチ８１内のゲート絶縁膜３１を薄くすることが必要である。
【００２４】
このため、例えば特許文献１には、外周トレンチの表面の角部におけるゲート絶縁膜を局所的に厚くした構造が記載されている。また、特許文献２には、外周トレンチを用いずに、デバイストレンチの終端部を大きくすることにより、角部におけるこうしたゲート絶縁膜の厚さの不均一性を解消し、この終端部から多結晶シリコン配線を取り出す構造が記載されている。
【先行技術文献】
【特許文献】
【００２５】
【特許文献１】特開平０７−２４９７６９号公報
【特許文献１】特開２０００−２００９０１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２６】
しかしながら、特許文献１に記載の技術においては、製造工程が複雑になることは明らかである。
【００２７】
また、特許文献２に記載の技術においては、トレンチ角部におけるゲート絶縁膜の厚さの不均一性を改善することはできるものの、このような断面形状のトレンチにおけるゲート絶縁膜の厚さを完全に均一とすることは実際には困難である。一方で、この技術においては、この角部に形成されたゲート絶縁膜の上に多結晶シリコン配線が形成される点は変わりがない。このため、この技術によっても耐圧を充分に改善することは困難であった。
【００２８】
すなわち、トレンチゲート型の半導体装置（ＩＧＢＴ、パワーＭＯＳＦＥＴ）において、充分な耐圧が得られる構造を簡易な製造方法で得ることは困難であった。
【００２９】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【００３０】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、一方向に延伸して半導体層の表面に形成された溝部でありゲート電極をそれぞれの内部に具備する複数のデバイストレンチが半導体層の表面に形成され、複数の前記ゲート電極が並列にバスライン配線に接続された構成を具備する半導体装置であって、前記デバイストレンチと、前記複数のデバイストレンチを各々の一端で接続し前記一方向と交差する方向に延伸する溝部である外周トレンチと、前記外周トレンチにおける前記デバイストレンチが接続された側と反対側において前記外周トレンチに接続され、前記一方向に延伸する溝部である接続トレンチと、前記接続トレンチにおける前記外周トレンチと接続された側と反対側の端部に設けられた補助トレンチと、が一体化されたトレンチが前記半導体層の表面に形成され、前記トレンチ内において、前記半導体層の表面よりも低い位置まで前記ゲート電極を構成する配線材料が充填され、前記補助トレンチ上において前記配線材料と前記バスライン配線が接続されたことを特徴とする。
本発明の半導体装置は、前記トレンチにおいて、前記補助トレンチの幅は前記接続トレンチの延伸方向に垂直な幅よりも広くされたことを特徴とする。
本発明の半導体装置は、前記トレンチにおいて、隣接する２本の前記接続トレンチの間隔は、隣接する２本の前記デバイストレンチの間隔よりも広いことを特徴とする。
本発明の半導体装置は、前記トレンチにおいて、前記接続トレンチは、前記一方向と垂直な方向で、前記デバイストレンチと前記外周トレンチとが接続されていない箇所において、前記外周トレンチと接続されたことを特徴とする。
本発明の半導体装置は、隣接する２本の前記補助トレンチの間において、前記一方向に延伸して前記半導体層の表面に形成され、前記配線材料が内部に充填された溝部である電界緩和トレンチが、形成されたことを特徴とする。
本発明の半導体装置において、前記電界緩和トレンチは、前記半導体層において前記補助トレンチ及び／又は前記接続トレンチよりも浅く形成されたことを特徴とする。
本発明の半導体装置において、前記電界緩和トレンチの延伸方向に垂直な幅は、前記補助トレンチに隣接する箇所において局所的に太くされたことを特徴とする。
【発明の効果】
【００３１】
本発明は以上のように構成されているので、トレンチゲート型の半導体装置において、充分な耐圧が得られる構造を簡易な製造方法で得ることができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施の形態に係る半導体装置において用いられるトレンチ周辺の平面形状を示す平面図である。
【図２】本発明の第１の実施の形態に係る半導体装置のＡ−Ａ方向の断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置のＢ−Ｂ方向の断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置において用いられるトレンチ周辺の平面形状の他の例を示す平面図である。
【図５】トレンチ下部における半導体層中における電位分布を模式的に示す図である。
【図６】電界緩和トレンチが用いられる場合における半導体層中における電位分布を模式的に示す図である。
【図７】本発明の第２の実施の形態に係る半導体装置において用いられるトレンチ周辺の平面形状を示す平面図である。
【図８】本発明の第２の実施の形態に係る半導体装置において用いられるトレンチの第１の変形例周辺の平面形状を示す平面図である。
【図９】本発明の第２の実施の形態に係る半導体装置において用いられるトレンチの第２の変形例周辺の平面形状を示す平面図である。
【図１０】本発明の第２の実施の形態に係る半導体装置において用いられるトレンチの第３の変形例周辺の平面形状を示す平面図である。
【図１１】本発明の第２の実施の形態に係る半導体装置において用いられるトレンチの第４の変形例周辺の平面形状を示す平面図である。
【図１２】本発明の第２の実施の形態に係る半導体装置において用いられるトレンチの第５の変形例周辺の平面形状を示す平面図である。
【図１３】本発明の第２の実施の形態に係る半導体装置において用いられるトレンチの第６の変形例周辺の平面形状を示す平面図である。
【図１４】本発明の第２の実施の形態に係る半導体装置において用いられるトレンチの第７の変形例周辺の平面形状を示す平面図である。
【図１５】従来の半導体装置において用いられるトレンチ周辺の平面形状を示す平面図である。
【図１６】従来の半導体装置のＣ−Ｃ方向の断面図である。
【図１７】従来の半導体装置の製造方法を示す工程断面図（その１）である。
【図１８】従来の半導体装置の製造方法を示す工程断面図（その２）である。
【図１９】従来の半導体装置の製造方法を示す工程断面図（その３）である。
【図２０】従来の半導体装置における外周トレンチ上端部の構造を拡大して示した断面図である。
【発明を実施するための形態】
【００３３】
以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置は、ゲートによってチャネルのオン・オフが制御されることによって、電流のオン・オフが制御される半導体素子である。また、一方向に平行に延伸する溝部（デバイストレンチ）が複数形成され、ゲート電極は各デバイストレンチ内に設けられる。各ゲート電極は、チップの端部側において並列にバスライン配線に接続される。図１５の例と同様に、デバイストレンチの他に、ゲート電極を並列に接続するための外周トレンチが設けられ、これらが一体化されたトレンチが半導体層の表面に形成されている。
【００３４】
（第１の実施の形態）
以下、本発明の第１の実施の形態に係る半導体装置について説明する。この半導体装置は、ＩＧＢＴである。図１は、この半導体装置１におけるトレンチ１０とバスライン配線３５等の形状、位置関係を模式的に示す平面図である。また、図２、３は、この半導体装置１のそれぞれＡ−Ａ方向、Ｂ−Ｂ方向の断面図である。
【００３５】
図１は図１５に対応し、図１（ａ）においては、トレンチ１０、バスライン配線３５、バスラインコンタクト５１１の平面形状、位置関係が示されている。
【００３６】
図１（ｂ）に示されるように、この半導体装置１において形成されたトレンチ１０も、図中上下方向（一方向）に延伸する７本のデバイストレンチ１１と、これらの図中における上端（一端）においてこれらと接続され図中左右方向（一方向と交差する方向）に延伸する外周トレンチ１２が設けられている。この点については図１５の構成と同様である。デバイストレンチ１０の内部及びこれに隣接する構造についても同様である。すなわち、使用される半導体層２０、ゲート絶縁膜３１等については、図１５、１６の構成と同様である。デバイストレンチ１１内の多結晶シリコン層（ゲート電極）３２、層間絶縁層３４等の形状についても同様である。また、外周トレンチ１２の幅（図１における上下方向の幅）は、デバイストレンチ１１の幅（図１における左右方向の幅）と等しいことが好ましい。
【００３７】
ただし、このトレンチ１０においては、外周トレンチ１２から更に上側（チップの端部側、あるいはデバイストレンチ１１と反対側）に向かって延伸する接続トレンチ１３が更に設けられている。接続トレンチ１３はデバイストレンチ１１と平行であり、その幅（図１における左右方向の幅）はデバイストレンチ１１と同一であることが好ましい。また、接続トレンチ１３と外周トレンチ１２とが接続された箇所は、デバイストレンチ１１と外周トレンチ１２が接続された箇所とは異なるものとする。これにより、このトレンチ１０の平面形状（図１（ｂ））においては、三叉路は形成されるが、四叉路（十字形状となる部分）は形成されない。このため、接続トレンチ１３は、隣接する２本のデバイストレンチ１１の間において、外周トレンチ１２からこれら２本のデバイストレンチ１１と反対側に延伸している。また、隣接する２本の接続トレンチ１３の隙間の外周トレンチ１２を挟んだ反対側には、３本のデバイストレンチ１１が存在する。すなわち、隣接する２本の接続トレンチ１３の間隔は、隣接する２本のデバイストレンチ１１の間隔よりも広く設定されている。
【００３８】
接続トレンチ１３における外周トレンチ１２と接続された側と反対側の端部には、楕円形状でありその短径が接続トレンチ１３よりも太い補助トレンチ１４が形成されている。補助トレンチ１４は、接続トレンチ１３の一部となっている。
【００３９】
外周トレンチ１２、接続トレンチ１３、補助トレンチ１４の中にも、多結晶シリコン層（多結晶シリコン配線）５０が形成される。ただし、この場合の多結晶シリコン層（多結晶シリコン配線）５０の断面形状は、前記の多結晶シリコン層（多結晶シリコン配線）９０とは異なり、これらのトレンチの内部においてのみ形成されている。この点については、デバイストレンチ１１内の多結晶シリコン層（ゲート電極）３２と同様である。このため、多結晶シリコン層（多結晶シリコン配線）５０と多結晶シリコン層（ゲート電極）３２とが一体化されている点では図１５の構成と同様であるが、多結晶シリコン層３２、５０が共にトレンチ１０の内部においてのみ形成されている点が図１５の構成とは大きく異なる。このため、多結晶シリコン層３２、５０の平面形状は、図１（ｃ）に示されるように、トレンチ１０の平面形状とほぼ等しくなる。
【００４０】
また、図２、３に示されるように、補助トレンチ１４を囲んで層間絶縁層５１が形成され、層間絶縁層５１にはバスラインコンタクト５１１が開口されている。バスラインコンタクト５１１を介してバスライン配線３５と多結晶シリコン層（多結晶シリコン配線）５０は接続される。図１（ｄ）に示されるように、バスラインコンタクト５１１は、平面視において、補助トレンチ１４の中に、補助トレンチ１４よりも小さく形成される。
【００４１】
この構成においては、バスラインコンタクト５１１は、補助トレンチ１４の直上に形成されるため、バスライン配線３５と多結晶シリコン層（多結晶シリコン配線）５０とは、補助トレンチ１４内で接続される。このため、図１５の構造における多結晶シリコン層（多結晶シリコン配線）９０のように、トレンチ１０（外周トレンチ１２、接続トレンチ１３、補助トレンチ１４）の外部にまで多結晶シリコン層（多結晶シリコン配線）５０を引き延ばす必要はない。バスラインコンタクト５１１を補助トレンチ１４内に設けるために、多結晶シリコン層（多結晶シリコン配線）５０は、補助トレンチ１４内においてのみ形成されていれば充分である。
【００４２】
このため、図１７〜１９に示された製造方法のように、フォトレジスト層１００を形成して、多結晶シリコン層（多結晶シリコン配線）５０をパターニングする必要がない。図２の構成の多結晶シリコン層（多結晶シリコン配線）５０は、上記のトレンチ１０が形成されていれば、デバイストレンチ１１内の多結晶シリコン層（ゲート電極）３２と同様にエッチバックによって形成することができる。すなわち、図１〜３に記載の構造は、図１８におけるフォトレジスト層１００を用いずに形成することができる。このため、フォトレジスト層１００を形成するためのリソグラフィ工程が不要となる。
【００４３】
更に、この場合には、フォトレジスト層１００を用いずに多結晶シリコン層のエッチバックが行われるために、このエッチバックの際の状況は、デバイストレンチ１１側と、外周トレンチ１２、接続トレンチ１３、補助トレンチ１４側とで変わるところがない。このため、図２、３にその断面が示されるように、この場合には、デバイストレンチ１１内の多結晶シリコン層（ゲート電極）３２と同様に、多結晶シリコン層（多結晶シリコン配線）５０は、外周トレンチ１２、接続トレンチ１３、補助トレンチ１４の内部においてのみ残存し、外周トレンチ１２、接続トレンチ１３、補助トレンチ１４の角部（半導体層２０の表面）よりも、その最上面を低くすることができる。このため、半導体層２０の表面における外周トレンチ１２、接続トレンチ１３、補助トレンチ１４の角部におけるゲート絶縁膜３１が局所的に薄くなった場合においても、この薄くなったゲート絶縁膜３１と多結晶シリコン層（多結晶シリコン配線）５０が接することはなく、この箇所には、図２、３に示されるように、層間絶縁層５１が形成される。この構造は、図２に示されるように、デバイストレンチ１１内と同様である。このため、補助トレンチ１４の角部におけるゲート絶縁膜３１が局所的に薄くなった場合でも、多結晶シリコン層（多結晶シリコン配線）５０と半導体層２０（ｐ層２１）との間の耐圧が低下することはない。
【００４４】
すなわち、この半導体装置１においては、充分な耐圧が得られ、かつこれを簡易な製造方法で得ることができる。
【００４５】
なお、上記の構成では、デバイストレンチ１１、外周トレンチ１２、接続トレンチ１３の幅を同一としており、補助トレンチ１４の幅（図１における左右方向の幅：楕円形状の短径）は、これよりも太くしている。これは、バスラインコンタクト５１１の面積を大きくとることによって、多結晶シリコン層（多結晶シリコン配線）５０とバスライン配線３５との間のコンタクト抵抗を低くするためである。こうした構成は、接続トレンチ１３間の間隔をデバイストレンチ１１間の間隔よりも広くしているために容易に実現できる。また、この構成により、補助トレンチ１４上に形成されるバスラインコンタクト５１１の開口（層間絶縁層５１のドライエッチング）も容易となる。
【００４６】
ただし、接続トレンチ１３の間隔をデバイストレンチ１１と同一としつつ、補助トレンチ１４を太くすることもできる。図４（ａ）は、この場合のトレンチ、バスライン配線３５、バスラインコンタクト５１１の平面形状、位置関係を示し、図４（ｂ）は、トレンチのみの平面形状を示している。この図は、図１（ａ）（ｂ）にそれぞれ対応する。この構成においては、隣接する２本のデバイストレンチ１１の間において、外周トレンチ１２からデバイストレンチ１１と反対側に接続トレンチ１３が延伸して形成されている。各々の接続トレンチ１３の先端には補助トレンチ１４が設けられているが、補助トレンチ１４と外周トレンチ１２との間の距離（接続トレンチ１３の長さ）は、隣接する補助トレンチ１４で異なるように設定される。図４の構成では、この距離は３種類に設定される。この構成により、補助トレンチ１４を太くして単一のバスラインコンタクト５１１の面積を大きくした場合でも、バスラインコンタクト５１１の総数、総面積を大きくすることができる。これにより、バスライン配線３５と多結晶シリコン層（多結晶シリコン配線）５０との間の抵抗を更に低減することができる。
【００４７】
上記の構成において、半導体層２０にトレンチ１０を形成するためには、ドライエッチングを用いるが、この際、一般的に、トレンチ１０における幅の太い領域ではエッチング速度が速くなる。このため、一般的にはトレンチ１０における幅の広い箇所は深くなり、狭い箇所はこれよりも浅くなる傾向がある。後述するように、これによっても耐圧が低下する場合があるために、デバイストレンチ１１、外周トレンチ１２、接続トレンチ１３の幅を同一とすることが好ましい。また、上記の例では補助トレンチ１４の幅はこれよりも広くされているが、補助トレンチ１４の幅もこれらの幅と同一とすることができる。この場合には、接続トレンチ自身の端部が実質的に補助トレンチとなる。この場合においては、バスラインコンタクトはこの幅よりも小さくなるが、この部分のコンタクト抵抗を充分に小さくできる限りにおいて、こうした構造を用いることもできる。
【００４８】
また、前記の通り、接続トレンチ１３と外周トレンチ１２の接続箇所と、デバイストレンチ１１と外周トレンチ１２の接続箇所は異なるために、このトレンチ１０の平面形状においては、三叉路は形成されるが四叉路は形成されないものとした。これは、四叉路が形成された場合には、この交差部の対角線上において実質的に幅が広くなることを抑制し、この部分でトレンチ１０が深くなる、あるいはエッチング形状が不良となることを抑制するためである。ただし、この部分に起因する耐圧の低下が、前記の薄くなったゲート絶縁膜に起因する耐圧の低下と比べて無視できる場合には、トレンチ１０において四叉路が形成されていてもよい。
【００４９】
また、上記の構造においては、補助トレンチの平面形状を楕円形としたが、バスラインコンタクトをこの上に形成できる限りにおいて、この形状は任意である。例えば、円形状、矩形形状とすることもできる。また、上記の例では、１本の外周トレンチに複数の接続トレンチが接続される構成としたが、外周トレンチを複数に分割し、各々の外周トレンチに複数の接続トレンチが接続される構成としてもよい。
【００５０】
（第２の実施の形態）
第２の実施の形態に係る半導体装置においては、トレンチ深さの不均一に起因する耐圧の低下が更に改善される。この半導体装置においては、前記の半導体装置１とはトレンチの平面形状が異なる。
【００５１】
まず、トレンチ深さの不均一に起因する耐圧の低下について説明する。図５は、半導体基板２０において、トレンチ７０が等間隔で４つ並列に存在する場合（ａ）、トレンチ７０よりも太く深いトレンチ７１が単独で存在した場合（ｂ）における半導体基板２０内の断面における電位分布を示す。この点については、デバイストレンチ側、補助トレンチ等の側のどちらにおいても同様であるが、ここでは補助トレンチ側が特に問題となる。ここで、点線は等電位線の一つを示し、等電位線が左右方向で急峻な変化をする部分は電界が強くなる部分となっている。なお、図５においては、多結晶シリコン層（多結晶シリコン配線）５０よりも上側の構成については記載を省略している。図示されるように、太く深いトレンチ７１が単独で存在した場合（ｂ）には、特にトレンチ７１の底部近くの等電位線が急峻となっている領域が形成される。このため、電界が局所的に強くなる領域が形成されることを抑制するためには、前記の通り、トレンチの深さが均一であることが好ましい。
【００５２】
しかしながら、前記の半導体装置１における補助トレンチ１４の幅を太くした場合には、トレンチ１０をドライエッチングで形成する際に、補助トレンチ１４の部分は他の部分（デバイストレンチ１１、外周トレンチ１２、接続トレンチ１３）よりも深く形成される。このため、図５（ｂ）に示されるように、電界が局所的に強くなる領域が形成され、この領域で耐圧が制限されるおそれがある。すなわち、前記の半導体装置１においては、局所的に太くされた補助トレンチ１４に起因して耐圧が低下するおそれがある。
【００５３】
この点を解消するためには、補助トレンチの両側に、他のトレンチを配することが有効である。この構造の断面及び電位分布を図６に示す。ただし、ここではトレンチの深さの違いを実際よりも強調して記載している。この構造においては、太く深い補助トレンチ７２の両側に、これよりも細く浅い電界緩和トレンチ７３が形成されている。この場合の等電位線は図６の点線に示されるとおりとなり、補助トレンチ７２の底部近くの側面側で等電位線が急峻に変化する部分が除去されるため、等電位線が急峻な変化をする部分が存在しない。すなわち、図６の構造においては、太く深い補助トレンチ７２を用いた場合にも、電界が局所的に強くなる領域が形成されないために、耐圧が向上する。ただし、電界緩和トレンチ７３の深さを補助トレンチ７２よりも浅くする必要はない。これらの深さが同一の場合には、図５（ａ）の状況が実現され、やはり電界集中が緩和されるため、これらの深さが同一であってもよい。
【００５４】
このため、上記の効果を得るためには、前記のトレンチ１０において、上下方向に延伸する電界緩和トレンチを、隣接する補助トレンチ１４の間に形成すればよい。この際、電界緩和トレンチ内部の断面形状は、デバイストレンチ１１、外周トレンチ１２、接続トレンチ１３、補助トレンチ１４と同様とする。こうしたトレンチの平面形状の一例を図７に示す。図７は、このトレンチを図１（ａ）（ｂ）に対応して示す平面図であり、図７（ａ）はトレンチとバスライン配線３５等の形状位置関係を示し、図７（ｂ）はトレンチのみの平面形状が示す。
【００５５】
この構成においては、電界緩和トレンチ１５は、補助トレンチ毎に設けられる。電界緩和トレンチ１５は、局所的に太く形成された補助トレンチ１４を左右両側から挟むように形成されている。このため、図７（ｂ）に示されるように、電界緩和トレンチ１５は、補助トレンチ１４と左側において近接する第１の部分１５１と、右側において近接する第２の部分１５２を具備する。また、外周トレンチ１２と反対側において第３の部分１５３を具備し、第１の部分１５１、第２の部分１５２は、第３の部分１５３で接続されて一体化されている。
【００５６】
電界緩和トレンチ１５の幅はデバイストレンチ１１、外周トレンチ１２、接続トレンチ１３と同一とすることが好ましく、この場合には、この幅は補助トレンチ１４の幅よりも狭い。また、全ての電界緩和トレンチ１５は外周トレンチ１２に接続されている。この構成によって、補助トレンチ１４の周囲で図６に示された状況が実現されていることは明らかである。すなわち、これによって、補助トレンチ１４周辺における電界集中が緩和される。また、図７の構成のトレンチを前記のトレンチ１０と同様にして形成することができ、かつ多結晶シリコン層（ゲート電極）３２、は多結晶シリコン層（多結晶シリコン配線）５０を同様の形態で同様に形成できることも明らかである。
【００５７】
また、電界緩和トレンチ１５の構成を簡略化し、電界緩和トレンチ１５における第３の部分１５３を除去した構成としても、電界集中を緩和する効果が得られることは明らかである。図８は、この構成（第１の変形例）のトレンチの形状を図７と同様に示す図である。この場合には、トレンチ全体を図７の構成と比べて小さくすることができ、チップサイズを小さくすることができる。
【００５８】
また、図６の効果は補助トレンチ７２内の多結晶シリコン層（多結晶シリコン配線）５０を浮遊電位とした場合にも得ることができる。このため、補助トレンチ１４をデバイストレンチ１１、外周トレンチ１２、接続トレンチ１３と一体化しない構成とすることもできる。図９は、図７の構成における電界緩和トレンチ１５をデバイストレンチ１１、外周トレンチ１２、接続トレンチ１３と一体化せずに分離した場合の例（第２の変形例）を図７と同様に示す図である。同様に、図１０は、図８の構成における電界緩和トレンチ１５を分離した場合の例（第３の変形例）を図７と同様に示す図である。また、電界緩和トレンチ１５は、接続トレンチ１３に対しても同様の効果を奏することは明らかであるため、接続トレンチ１３全体が深い場合に、これよりも浅い電界緩和トレンチ１５を形成してもよい。
【００５９】
上記の例では、電界緩和トレンチ１５の幅（深さ）を補助トレンチ１４よりも小さくしたが、これらを同一とした場合にも、前記の通り、やはり電界集中が緩和される。このため、電界緩和トレンチ１５の形状を補助トレンチ１４と同様としてもよい。図１１は、図７の構成において、第１の部分１５１、第２の部分１５２をこのように変形した例（第４の変形例）を示す。この構成を変形し、第１の変形例と同様に、電界緩和トレンチ１５が補助トレンチ１４を左右でのみ取り囲む構成とした例（第５の変形例）を図１２に示す。また、図１１の構成（第４の変形例）を変形し、第２の変形例と同様に、電界緩和トレンチ１５を分離した例（第６の変形例）を図１３に示す。また、図１２の構成（第５の変形例）における電界緩和トレンチ１５を分離した場合の例（第７の変形例）を図１４に示す。
【００６０】
このように、第２の実施の形態においては、部分的に太く形成された補助トレンチに起因した電界集中が発生するおそれがある場合に、補助トレンチの周囲に電界緩和トレンチを適宜配することによって、これを緩和することができる。前記のどの形状のトレンチも第１の実施の形態と同様に形成することができることは明らかである。すなわち、これによってリソグラフィ工程を特に追加する必要はなく、トレンチの形状を変えることのみのよって上記の構造を実現することができる。このため、上記の半導体装置を容易に製造することができる。
【００６１】
また、全ての補助トレンチに対応して電界緩和トレンチを設ける必要はなく、チップ全体の構成において、最も電界集中が問題になる箇所においてのみ電界緩和トレンチを設けることもできる。
【００６２】
上記の半導体装置はＩＧＢＴであるとしたが、複数のトレンチを具備するトレンチゲート型の半導体装置であれば、上記の構成が有効であることは明らかである。例えば、パワーＭＯＳＦＥＴにおいても上記の構成は有効である。
【符号の説明】
【００６３】
１  半導体装置（ＩＧＢＴ）
１０、７０、７１、８０  トレンチ
１１、８１  デバイストレンチ
１２、８２  外周トレンチ
１３  接続トレンチ
１４、７２  補助トレンチ
１５、７３  電界緩和トレンチ
２０  半導体層
２１  ｐ層（ベース層：半導体層）
２２  ｎ−層（半導体層）
２３  ｎ＋層（半導体層）
２４  ｎ＋層（ソース領域）
３１  ゲート絶縁膜
３２  多結晶シリコン層（ゲート電極）
３３  エミッタ電極
３４、５１、９１、９２  層間絶縁層
３５  バスライン配線
４０  多結晶シリコン層
５０、９０  多結晶シリコン層（多結晶シリコン配線）
１００  フォトレジスト層
１５１  第１の部分
１５２  第２の部分
１５３  第３の部分
５１１、９１１  バスラインコンタクト
【図１】
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【図２】
2014165364.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014165364.tif 000009
【図８】
2014165364.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2014165364.tif 000015
【図１４】
2014165364.tif 000016
【図１５】
2014165364.tif 000017
【図１６】
2014165364.tif 000018
【図１７】
2014165364.tif 000019
【図１８】
2014165364.tif 000020
【図１９】
2014165364.tif 000021
【図２０】
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