(57)【要約】【課題】カラムデコーダに関して省電力を実現する。【解決手段】半導体装置は、対応するメモリセルを選択する複数の選択線と、第１電圧供給線と第１回路ノードとの間に接続され、第１制御ノードに第１電圧レベルが与えられると導通、第２電圧レベルが与えられると非導通となる電源スイッチ回路と、それぞれが第１回路ノードと第２電圧供給線との間に接続され、複数の選択線のうちの対応する選択線に接続される複数のデコードドライバ回路と、制御回路とを備え、複数のデコードドライバ回路のそれぞれは、第１回路ノードと対応する選択線との間に接続され、かつ第１電源供給線に供給される電圧より高い電圧を供給する第３電源供給線に接続されたバックゲートを備えたＰチャネルトランジスタを含み、制御回路は、アドレス信号、アクティブ信号及びリフレッシュ信号に基づいて生成される制御信号に応じて、電源スイッチ回路の第１制御ノードを第１電圧レベル及び第２電圧レベルのうちの一方に制御する。【選択図】図５
2014137830.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリアレイと、
前記複数のメモリセルからそれぞれ対応する一群のメモリセルを選択する複数の選択線と、
第１電圧供給線と第１回路ノードとの間に接続され、第１制御ノードに第１電圧レベルが与えられたとき前記第１電圧供給線と前記第１回路ノードとの間を電気的に導通とし、前記第１制御ノードに第２電圧レベルが与えられたとき前記第１電圧供給線と前記第１回路ノードとの間を電気的に非導通とする電源スイッチ回路と、
それぞれが、前記第１回路ノードと第２電圧供給線との間に接続され、前記複数の選択線のうちの対応する選択線に接続される複数のデコードドライバ回路と、
前記電源スイッチ回路の前記第１制御ノードを制御する制御回路と、を備え、
前記複数のデコードドライバ回路のそれぞれは、前記第１回路ノードと前記対応する選択線との間に接続され、かつ前記第１電源供給線に供給される電圧より高い電圧を供給する第３電源供給線に接続されるバックゲートを備えたＰチャンネルトランジスタを含み、
前記制御回路は、アドレス信号、アクティブ信号、及びリフレッシュ信号に基づいて生成される制御信号に応じて、前記電源スイッチ回路の前記第１制御ノードを前記第１電圧レベル及び前記第２電圧レベルのうちの一方に制御することを特徴とする半導体装置。
【請求項２】
前記電源スイッチ回路の前記第１制御ノードは、オートリフレッシュ期間中に、前記第２電圧レベルに制御されることを特徴とする請求項１の半導体装置。
【請求項３】
前記電源スイッチ回路の前記第１制御ノードは、アクティブ期間中に、前記第１電圧レベルに制御されることを特徴とする請求項１の半導体装置。
【請求項４】
前記電源スイッチ回路の前記第１制御ノードは、パワーダウンモードのエントリからイグジットまでの期間中に、前記第１電圧レベルに制御されることを特徴とする請求項１の半導体装置。
【請求項５】
前記電源スイッチ回路は、前記第１電圧供給線に接続されたバックゲートを備えるＰチャネルトランジスタであることを特徴とする請求項１の半導体装置。
【請求項６】
前記制御回路は、前記アドレス信号、前記アクティブ信号及び前記リフレッシュ信号にそれぞれ基づいて生成される３つの信号を前記制御信号として受け、前記３つの信号の論理積を求めるアンド回路と、前記アンド回路の出力を論理反転して前記第１電圧レベル及び前記第２電圧レベルのいずれか一方として出力するインバータと、を備えることを特徴とする請求項５の半導体装置。
【請求項７】
前記電源スイッチ回路は、前記第２電圧供給線に接続されたバックゲートを備えるＮチャネルトランジスタであることを特徴とする請求項１の半導体装置。
【請求項８】
前記制御回路は、前記アドレス信号、前記アクティブ信号及び前記リフレッシュ信号にそれぞれ基づいて生成される３つの信号を前記制御信号として受け、前記３つの信号の論理積を求めるアンド回路と、前記アンド回路の出力をレベルシフトさせて第１電圧信号レベル及び前記第２電圧レベルのいずれか一方として出力するレベルシフターと、を備えることを特徴とする請求項７の半導体装置。
【請求項９】
前記アドレス信号に基づいてサブバンク選択信号を生成する第１前段回路と、
前記アドレス信号及び前記アクティブ信号に基づいてバンクアクティブ信号を生成する第２前段回路と、
前記リフレッシュ信号に基づいて反転リフレッシュ信号を生成する第３前段回路とを、さらに備え、
前記サブバンク選択信号、前記バンクアクティブ信号及び前記反転リフレッシュ信号は、前記制御信号として前記制御回路に入力されることを特徴とする請求項１の半導体装置。
【請求項１０】
前記複数のデコードドライバ回路のそれぞれは、前記Ｐチャネルトランジスタと、前記対応する選択線と第２電圧供給線との間に接続されるＮチャネルトランジスタとを含む相補型回路であることを特徴とする請求項１の半導体装置。
【請求項１１】
前記複数のデコードドライバ回路のそれぞれは、前記アドレス信号に基づいて生成されるデコード信号に基づいて、対応する選択線を制御することを特徴とする請求項１の半導体装置。
【請求項１２】
前記アドレス信号に基づいてサブバンク選択信号を生成する第１前段回路と、
前記アドレス信号及び前記アクティブ信号に基づいてバンクアクティブ信号を生成する第２前段回路と、
前記リフレッシュ信号に基づいて反転リフレッシュ信号を生成する第３前段回路とを、さらに備え、
前記サブバンク選択信号、前記バンクアクティブ信号及び前記反転リフレッシュ信号は、前記制御信号として前記制御回路に入力され、
前記制御回路は、前記サブバンク選択信号、前記バンクアクティブ信号及び前記反転リフレッシュ信号を前記制御信号の論理積を求めるアンド回路と、前記アンド回路の出力を論理反転して前記第１電圧レベル及び前記第２電圧レベルのいずれか一方として出力するインバータと、を備え、
前記複数のデコードドライバ回路のそれぞれは、前記第１回路ノードと第２電圧供給線との間に接続される前記ＰチャネルトランジスタとＮチャネルトランジスタとを含む相補型回路であり、前記アドレス信号に基づいて生成されるデコード信号に基づいて、対応する選択線を制御する、
ことを特徴とする請求項１の半導体装置。
【請求項１３】
前記アドレス信号に基づいてサブバンク選択信号を生成する第１前段回路と、
前記アドレス信号及び前記アクティブ信号に基づいてバンクアクティブ信号を生成する第２前段回路と、
前記リフレッシュ信号に基づいて反転リフレッシュ信号を生成する第３前段回路とを、さらに備え、
前記サブバンク選択信号、前記バンクアクティブ信号及び前記反転リフレッシュ信号は、前記制御信号として前記制御回路に入力され、
前記制御回路は、前記サブバンク選択信号、前記バンクアクティブ信号及び前記反転リフレッシュ信号を前記制御信号の論理積を求めるアンド回路と、前記アンド回路の出力をレベルシフトさせて第１電圧信号レベル及び前記第２電圧レベルのいずれか一方として出力するレベルシフターと、を備え、
前記複数のデコードドライバ回路のそれぞれは、前記第１回路ノードと第２電圧供給線との間に接続される前記ＰチャネルトランジスタとＮチャネルトランジスタとを含む相補型回路であり、前記アドレス信号に基づいて生成されるデコード信号に基づいて、対応する選択線を制御する、
ことを特徴とする請求項１の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置の省電力技術に関するものである。
【背景技術】
【０００２】
半導体装置の一つであるＤＲＡＭ（Dynamic Random Access Memory）は、複数のメモリセルの中から一群のメモリセルを選択するために、カラムデコーダ回路ブロックを備えている。
【０００３】
カラムデコーダ回路ブロックは、メモリセルに接続された複数の選択線を選択的に駆動するため、複数の選択線にそれぞれ対応する複数のドライバ回路を含んでいる。
【０００４】
複数のドライバ回路は、共通の電源スイッチ回路を介して電源に接続され、必要に応じて電源電圧の供給を受けるように構成されている。電源スイッチ回路をオフさせることで、複数のドライバ回路に流れるオフリーク電流（スタンバイ電流）を削減することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
モバイルコンピュータや形態端末装置等の電子機器は、二次電池を電源とする。このため、これらの電子機器に用いられる半導体装置は、より一層の省電力化が求められている。
【０００６】
そのような状況下、ＤＲＡＭ（例えば、ＤＤＲ３のカラムデコーダ回路ブロック）において、電源スイッチ回路のオフ期間の見直しや、回路構成自体の見直しにより、一層の省電力化が見込めることを発明者らは見出した。
【課題を解決するための手段】
【０００７】
本発明の一実施の形態にかかる半導体装置は、複数のメモリセルを有するメモリアレイと、前記複数のメモリセルからそれぞれ対応する一群のメモリセルを選択する複数の選択線と、第１電圧供給線と第１回路ノードとの間に接続され、第１制御ノードに第１電圧レベルが与えられたとき前記第１電圧供給線と前記第１回路ノードとの間を電気的に導通とし、前記第１制御ノードに第２電圧レベルが与えられたとき前記第１電圧供給線と前記第１回路ノードとの間を電気的に非導通とする電源スイッチ回路と、それぞれが、前記第１回路ノードと第２電圧供給線との間に接続され、前記複数の選択線のうちの対応する選択線に接続される複数のデコードドライバ回路と、前記電源スイッチ回路の前記第１制御ノードを制御する制御回路と、を備え、前記複数のデコードドライバ回路のそれぞれは、前記第１回路ノードと前記対応する選択線との間に接続され、かつ前記第１電源供給線に供給される電圧より高い電圧を供給する第３電源供給線に接続されるバックゲートを備えたＰチャンネルトランジスタを含み、前記制御回路は、アドレス信号、アクティブ信号、及びリフレッシュ信号に基づいて生成される制御信号に応じて、前記電源スイッチ回路の前記第１制御ノードを前記第１電圧レベル及び前記第２電圧レベルのうちの一方に制御することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、リフレッシュ信号を含むコマンドに基づく制御信号に応じて電源スイッチ回路を制御するようにしたことで、電源スイッチの導通／非導通の制御に伴う消費電力を低減でき、また、デコードドライバ回路に含まれるＰチャネルトランジスタのバックゲートに供給される電圧を、ソースに供給される電圧よりも高くすることで、オフリーク電流を削減することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係る半導体装置の概略構成を示すブロック図である。
【図２】図１の半導体装置に含まれるメモリセルアレイの周辺の構成を詳細に説明するためのブロック図である。
【図３】図１の半導体装置に含まれる第２ロウ系制御回路の内部構成を説明するためのブロック図である。
【図４】図１の半導体装置に含まれるメモリセルアレイのバンク構成を説明するための図である。
【図５】図３に示される制御回路と選択駆動回路の内部構成を説明するための論理回路図である。
【図６】図５に示される制御回路及びその周辺各部の信号波形を示す波形図である。
【図７】関連する半導体装置に含まれる制御回路と選択駆動回路の内部構成を説明するための論理回路図である。
【図８】第１の実施の形態に係る半導体装置と関連する半導体装置との動作上の相違を示す図である。
【図９】（ａ）は、関連する半導体装置におけるデコードドライバー回路を流れるリーク電流を説明するための図であり、（ｂ）は、第１の実施の形態に係る半導体装置におけるデコードドライバー回路のリーク電流が阻止の様子を説明するための図である。
【図１０】本発明の第２の実施の形態に係る半導体装置の制御回路と選択駆動回路の内部構成を説明するための論理回路図である。
【図１１】第１の実施の形態に係る半導体装置と第２の実施の形態に係る半導体装置との特性を測定した結果の一例を示す図である。
【図１２】図１１におけるＭＩＯ信号量が生じる理由を説明するための図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１１】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る半導体装置の概略構成を示すブロック図である。ここでは、半導体装置としてＤＲＡＭを例示する。本発明の第１の実施の形態に関連し、例えば、第２ロウ系制御回路１１３及びカラムデコーダが開示される。
【００１２】
図１の半導体装置１００は、アドレス入力端子１０１、コマンド入力端子１０２、クロック入力端子１０３、データ入出力端子１０４、及び電源端子１０５を備えている。
【００１３】
また、半導体装置１００は、アドレス入力回路１０６、コマンド入力回路１０７、クロック入力回路１０８、アドレスラッチ回路１０９、コマンドデコード回路１１０、カラム系制御回路１１１、第１ロウ系制御回路１１２、第２ロウ系制御回路１１３、モードレジスタ１１４、カラムデコーダ１１５、ロウデコーダ１１６、メモリセルアレイ１１７、ＦＩＦＯ（first in first out）回路１１８、データ入出力回路１１９及び内部電源発生回路１２０を備えている。
【００１４】
アドレス入力回路１０６は、外部からアドレス入力端子１０１に与えられるアドレス信号ＡＤＤを取り込み、アドレスラッチ回路１０９へ出力する。アドレスラッチ回路１０９は、アドレス入力回路１０６からのアドレス信号をラッチし、カラム系制御回路１１１、第１及び第２ロウ系制御回路１１２，１１３及びモードレジスタ１１４へ供給される。
【００１５】
コマンド入力回路１０７は、外部からコマンド入力端子１０２に与えられるコマンド信号／ＲＡＳ，／ＣＡＳ，／Ｅ等を取り込み、コマンドデコード回路１１０へ出力する。コマンドデコード回路１１０は、入力されるコマンド信号をデコードし、デコードされたコマンドをカラム系制御回路１１１、第１及び第２ロウ系制御回路１１２，１１３、モードレジスタ１１４及びデータ入出力回路１１９へ供給する。
【００１６】
クロック入力回路１０８は、外部からクロック入力端子１０３に与えられるクロック信号ＣＫ，／ＣＫに基づいて内部クロック信号を生成し、ＦＩＦＯ回路１１８を含む各部へ供給する。なお、各信号に付した記号の“／”は、ローアクティブあるいは論理反転信号であることを示す。
【００１７】
カラム系制御回路１１１、第１及び第２ロウ系制御回路１１２，１１３は、アドレスラッチ回路１０９からのアドレス信号及びコマンドデコード回路１１０からのコマンドに応じて、カラムデコーダ１１５及びロウデコーダ１１６を制御する。第１ロウ系制御回路１１２は、また、リフレッシュ制御回路１２１を含み、リフレッシュ動作を制御する。
【００１８】
第２ロウ系制御回路１１３は、カラムデコーダ１１５にＲＯＵＴ信号を出力する。
【００１９】
モードレジスタ１１４は、アドレス信号及びコマンドを用いて設定される各種設定情報を保持し、データ入出力回路１１９等にモード信号ＭＯＤＥ等を供給する。
【００２０】
カラムデコーダ１１５及びロウデコーダ１１６は、カラム系制御回路１１１、第１及び第２ロウ系制御回路１１２，１１３の制御の下、メモリセルアレイ１１７に含まれるメモリセルを選択する。換言すると、カラムデコーダ１１５は、選択しようとするメモリセルに接続されたビット線を選択的に制御し、ロウデコーダ１１６は、選択しようとするメモリセルに接続されたワード線を選択的に制御する。
【００２１】
メモリセルアレイ１１７は、バンク構成であり、例えば、８バンク構成である。
【００２２】
図２は、カラムデコーダ１１５及びロウデコーダ１１６と、メモリセルアレイ１１７に含まれるメモリセル２０１との接続関係の概略を示す。
【００２３】
図２には、一つのメモリセル２０１と、このメモリセルに接続されるワード線２０２とビット線２０３、及びビット線２０３と対を為すビット線２０４とが示されている。しかし、メモリセルアレイ１１７には、実際には、多数のメモリセルが配列形成されており、これらのメモリセルは、列ごとに対応するワード線に接続され、行ごとに対応するビット線に接続されている。換言すると、ワード線及びビット線は、それぞれ対応する一群（１又は２以上）のメモリセルを選択する選択線として機能する。なお、互いに隣り合うビット線が、互いに対を為す。
【００２４】
ワード線２０２は、ロウデコーダ１１６に接続されている。一方、ビット線対２０３，２０４は、センスアンプＳＡに接続されている。また、センスアンプＳＡは、ＹスイッチＹＳＷを介してローカル入出力線ＬＩＯに接続されている。
【００２５】
ＹスイッチＹＳＷは、カラムデコーダ１１５からのＹ選択信号ＹＳによりオン・オフ制御される。Ｙ選択信号ＹＳを送る線は、選択線であり、複数のメモリセルからそれぞれ対応する一群のメモリセルを選択する選択線として機能する。この選択線は、複数本設けられる。
【００２６】
ローカル入出力線ＬＩＯはサブアンプ２０５を介してメイン入出力線ＭＩＯに接続されている。メイン入出力線ＭＩＯにはメインアンプ２０６が接続されており、メモリセル２０１から読み出されたデータは、メインアンプ２０６を介してＦＩＦＯ回路１１８へ出力される。
【００２７】
図１に戻ると、ＦＩＦＯ回路１１８は、クロック入力回路１０８からの内部クロックに応じたタイミングでメモリセルアレイ１１７から読み出された読み出しデータをデータ入出力回路１１９へ出力し、また、データ入出力回路１１９からの書き込みデータをメモリセルアレイ１１７へ供給する。
【００２８】
データ入出力回路１１９は、データ入出力端子１０４に外部から供給される書き込みデータを取り込み、また、ＦＩＦＯ回路１１８から出力される読み出しデータをデータ入出力端子１０４へ供給する。
【００２９】
内部電源発生回路は、電源端子１０５に供給される電源電圧ＶＤＤ，ＶＳＳから、互いに異なるレベルの内部電源電圧ＶＰＰ，ＶＰＥＲＩを生成し、各部へ供給する。
【００３０】
半導体装置１００は、アドレス入力端子１０１に与えられるアドレス信号ＡＤＤと、コマンド入力端子１０２に与えられるコマンド信号／ＲＡＳ，／ＣＡＳ，／Ｅ等とに基づいて、メモリセルアレイ１１７対してデータの読み書きを行うように動作する。その詳細は、本発明に直接関係が無いのでその説明を省略する。
【００３１】
本発明は、上記構成のうち、特に第２ロウ系制御回路１１３及びカラムデコーダ１１５に関するものである。
【００３２】
図３は、第２ロウ系制御回路１１３の概略内部構成を示すブロック図である。図３では、第２ロウ系制御回路１１３及びカラムデコーダ１１５のうち、メモリセルアレイ１１７に含まれるバンク０に対応する部分が示される。他のバンク１〜３に対応する部分も、それぞれ図３に示すものと同様に構成される。
【００３３】
図３では、メモリセルアレイ１１７が８バンク構成（Ｂａｎｋ０〜７）で、各バンクが４サブバンク構成（１／４Ｂａｎｋ×４）、また、各サブバンクには１０２３本のビット線が含まれる場合を想定したものである。この場合、カラムデコーダ１１５のバンク０に対応する部分からは、４個のサブバンクに対してＹ選択信号ＹＳ０〜ＹＳ４０９５が出力される。しかしながら、メモリセルアレイ１１７のバンク構成はこれに限られるものではない。第２ロウ系制御回路１１３及びカラムデコーダ１１５は、メモリセルアレイ１１７の構成に応じて構成される。
【００３４】
図３に示すように、第２ロウ系制御回路１１３は、第１乃至第３前段回路３０１，３０２，３０３と、制御回路３０４とを含む。なお、第１前段回路３０１及び第３前段回路３０３は、各サブバンクに対応して設けられるが、第２前段回路３０２は、全てのサブバンク対して一つ設けられるものである。
【００３５】
第１乃至第３前段回路３０１，３０２，３０３は、アドレス信号、アクティブ信号及びリフレッシュ信号に基づいて制御信号を生成する。
【００３６】
詳述すると、第１前段回路３０１は、アドレス信号ＡＤＤのうち、バンクアドレス信号ＢＡ０、ＢＡ１，ＢＡ２とロウアドレス信号Ｘ１４，Ｘ１５とに基づいてサブバンク選択信号１／４Ｂａｎｋ＜０＞〜＜３＞を生成する。バンクアドレス信号ＢＡ０、ＢＡ１，ＢＡ２（３ビット）によって８バンクのうちの一つを選択し、ロウアドレス信号Ｘ１４，Ｘ１５（２ビット）によって、選択されたバンクに含まれる４サブバンクのうちの一つを選択する構成である。
【００３７】
第２前段回路３０２は、バンクアドレス信号ＢＡ０、ＢＡ１，ＢＡ２と、コマンドのうちのロウ系のアクティブ信号ＡＣＴとに基づいて、バンクアクティブ信号Ｒ１ＡＣＴ０〜７を生成する。生成されるバンクアクティブ信号Ｒ１ＡＣＴ０〜７は、８バンクにそれぞれ対応しており、このうちバンクアクティブ信号Ｒ１ＡＣＴ０がバンク０に対応する。
【００３８】
第３前段回路３０３は、コマンドのうちリフレッシュコマンド（リフレッシュ信号）ＲＥＦを受け、リフレッシュコマンドＲＥＦを論理反転した反転リフレッシュコマンドＲＥＦＢを生成する。
【００３９】
制御回路３０４は、第１乃至第３前段回路３０１，３０２，３０３からの制御信号が入力される入力端子を含む。また、制御回路３０４は、入力端子を介して入力されるサブバンク選択信号１／４Ｂａｎｋ＜０＞〜＜３＞をそれぞれ受ける４つの電源スイッチ制御信号生成回路３０５を含む。これらの電源スイッチ制御信号生成回路３０５は、サブバンク選択信号１／４Ｂａｎｋ＜０＞〜＜３＞をそれぞれ受けるとともに、バンクアクティブ信号Ｒ１ＡＣＴ０と反転リフレッシュコマンドＲＥＦＢとを受け、これらに基づいて、電源スイッチ制御信号ＲＯＵＴ＜０＞〜＜３＞を生成する。
【００４０】
電源スイッチ制御信号ＲＯＵＴ＜０＞〜＜３＞は、カラムデコーダ１１５に含まれる対応する選択駆動回路３０６にそれぞれ供給される。各選択駆動回路３０６は、対応する電源スイッチ制御信号ＲＯＵＴが第１電圧レベルのとき動作状態となり、Ｙ選択信号のいずれかを活性化する。また、対応する電源スイッチ制御信号ＲＯＵＴが第２電圧レベルのとき、各選択駆動回路３０６は、停止状態となる。
【００４１】
図４は、メモリセルアレイ１１７のバンク構成を説明するための図である。ここで、メモリセルアレイ１１７のバンク構成について図４を参照して説明する。
【００４２】
上述したように、メモリセルアレイ１１７は、８バンクで構成され、各バンクは４サブバンクで構成されている。バンクアドレス信号ＢＡ０、ＢＡ１，ＢＡ２（３ビット）により、８バンク（Ｂａｎｋ０〜７）のうちの一つを選択することができる。また、ロウアドレス信号Ｘ１４，Ｘ１５により、選択されたバンクに含まれる４サブバンク（１／４Ｂａｎｋ×４）のうちの一つを選択することができる。
【００４３】
第１ロウ系制御回路１１２及びロウデコーダ１１６は、主として図の「ＸＤＥＣ」と書かれたサブバンク同士の間の領域に配置される。第２ロウ系制御回路１１３及びカラムデコーダ１１５は、主として図の一対の「ＹＤＥＣ」で挟まれたサブバンク同士の間の領域に配置される。これらの第１ロウ系制御回路１１２、ロウデコーダ１１６、第２ロウ系制御回路１１３及びカラムデコーダ１１５は、各サブバンクに関連する回路部分毎に、関連するサブバンクの近くに配置される。例えば、図４の左上のサブバンク（Ｘ１４＝０，Ｘ１５＝０）に関連する電源スイッチ制御信号生成回路３０５や選択駆動回路３０６であれば、図４にハッチングで示す領域４０１に配置される。第２前段回路３０２のように全バンクに関連する部分は、メモリセルアレイ１１７の中央付近に配置される。
【００４４】
図５は、実施形態１の制御回路３０４とカラムデコーダ１１５の内部構成を説明するための論理回路図である。図５を参照して、制御回路３０４に含まれる電源スイッチ制御信号生成回路３０５とカラムデコーダ１１５に含まれる選択駆動回路３０６について説明する。図５は、図３と同様にバンク０に対応する部分を示している。以下では、バンク０に含まれる４個のサブバンクのうちの一つ対応する電源スイッチ制御信号生成回路３０５と選択駆動回路３０６について説明するが、他のサブバンク１〜３に対応する回路も同様である。
【００４５】
図示のように、電源スイッチ制御信号生成回路３０５は、アンド回路５０１とインバータ回路５０２とを含む。アンド回路５０１は、第１前段回路３０１からのサブバンク選択信号１／４Ｂａｎｋ＜０＞と、第２前段回路３０２からのバンクアクティブ信号Ｒ１ＡＣＴと、第３前段回路３０３からの反転リフレッシュコマンドＲＥＦＢの論理積を求め、Ｙ選択セット信号ＶＹＳ−ＳＥＴ＜０＞を出力する。インバータ回路５０２は、アンド回路５０１からのＹ選択セット信号ＶＹＳ−ＳＥＴ＜０＞を論理反転させ、電源スイッチ制御信号ＲＯＵＴ＜０＞として出力する。
【００４６】
選択駆動回路３０６は、第１制御ノードを備え、この第１制御ノードに供給される電源スイッチ制御信号ＲＯＵＴ＜０＞により導通／非導通制御される電源スイッチ５０３と、カラムアドレス信号Ｙ３〜Ｙ９をデコードするＹデコーダー５０４と、各ビット線に対応して設けられる複数のデコードドライバ回路５０５とを含む。
【００４７】
電源スイッチ５０３は、ＰチャネルＦＥＴ（Field Effect Transistor）、例えばＰＭＯＳ（P Channel Metal Oxide Semiconductor）トランジスタを用いて構成されている。電源スイッチ５０３は、第１の電圧供給線ＶＰＥＲＩと、複数のデコードドライバ回路５０５が共通に接続される第１回路ノードＮ１との間に接続されている。また、第１制御ノードには、対応する電源スイッチ制御信号生成回路３０５が接続され、バックゲートには第１の電圧供給線ＶＰＥＲＩが接続されている。
【００４８】
電源スイッチ５０３は、電源スイッチ制御信号生成回路３０５からの電源スイッチ制御信号ＲＯＵＴ＜０＞に応じて、オン／オフし、第１電圧供給線ＶＰＥＲＩとデコードドライバ回路５０５との間を導通／非導通に制御する。
【００４９】
Ｙデコーダー５０４は、アドレスラッチ回路１０９（図２参照）から供給されるカラムアドレス信号Ｙ３〜Ｙ９（７ビット）をデコードし、デコード信号ＹＳＢ１〜ＹＳＢ１０２３を生成する。なお、カラムアドレス信号Ｙ３〜Ｙ９（７ビット）は、他の選択駆動回路３０６へも共通に供給されている。
【００５０】
Ｙデコーダー５０４のデコード信号ＹＳＢ１〜ＹＳＢ１０２３は、デコードドライバ回路５０５の制御に用いられる。本実施の形態では、８ビットのデータを同時に書き込み又は読み出しするため、１０２４本のビット線は、８本ずつ１２８組に組み分けされている。Ｙデコーダー５０４は、デコード信号ＹＳＢ１〜ＹＳＢ１０２３により、このうちの一組（８本）に対応する８個のデコードドライバ回路５０５を選択制御する。
【００５１】
デコードドライバ回路５０５は、ＣＭＯＳ（Complementary MOS）回路構成を採用し、第１回路ノードＮ１と第２電圧供給線（接地線ＶＳＳ）との間に接続されている。即ち、デコードドライバ回路５０５は、第１回路ノードＮ１に接続されるＰＭＯＳトランジスタと、このＰＭＯＳトランジスタと第２電圧供給船との間に接続されるＮＭＯＳ（N channel MOS）トランジスタとを含む。
【００５２】
デコードドライバ回路５０５を構成するＰＭＯＳトランジスタのバックゲートには、第１電圧供給線ＶＰＥＲＩとは異なる第３電圧供給線ＶＰＰが接続される。第３電圧供給線ＶＰＰは、第１電圧供給線ＶＰＥＲＩよりも高い電圧を供給する。第１電圧供給線ＶＰＥＲＩは、例えば１．０Ｖであり、第３電圧供給線ＶＰＰは、例えば、２．９Ｖである。
【００５３】
また、デコードドライバ回路５０５を構成するＮＭＯＳトランジスタのバックゲートには、第２電圧供給線ＶＳＳが接続される。
【００５４】
＜信号波形＞
図６は、以上のように構成された半導体装置の制御回路３０４及び周辺の各部における信号波形図を示す。比較のため、図６では、関連する半導体装置における各部における信号波形（比較例ＶＹＳ-ＳＥＴ＜０＞）が示される。Ｙデコーダー５０４からのデコード信号ＹＳＢ０〜１０２３は、選択制御されるビット線に対応するデコードドライバ回路５０５に対して“ロウ”レベルとなり、残りのデコードドライバ回路５０５に対して“ハイ”レベルとなる。図６では、ＹＳＢｍ（ｍ：整数，０≦ｍ≦１０２３）に対して書き込みを、ＹＳＢｎ（ｎ：整数，０≦ｎ≦１０２３）に対して読み出しを行う例を示している。
【００５５】
＜第１の実施の形態の比較例＞
図７は、関連する半導体装置に含まれる制御回路と選択駆動回路の内部構成を示す。特に、図６で示す比較例ＶＹＳ-ＳＥＴ＜０＞を生成するアンド回路７０２を示す。図７において、本実施の形態に係る半導体装置の構成要素に対応する構成要素には共通の参照符号を付してある。図５と図７の比較から理解されるように、関連する半導体装置では、反転リフレッシュ信号ＲＥＦＢではなく、クロックイネーブル信号ＣＫＥが制御回路３０４（アンド回路７０２）に入力されている。また、関連する半導体装置では、デコードドライバ回路５０５を構成するＰＭＯＳトランジスタのバックゲートが、第３電圧供給線ＶＰＰではなく、第１電圧供給線ＶＰＥＲＩに接続されている。
【００５６】
＜信号波形の比較＞
図７のアンド回路７０２の出力信号波形は、比較例ＶＹＳ−ＳＥＴ＜０＞で示される。図６では、比較例の選択信号ＶＹＳ−ＳＥＴ＜０＞は、プリチャージ（ＰＲＥ）期間およびパワーダウン（ＰＷＤ）期間に“ロウ”レベルとなる。即ち、クロックイネーブル信号ＣＫＥ、サブバンク選択信号１／４Ｂａｎｋ＜０＞、及びバンクアクティブ信号Ｒ１ＡＣＴのうち、少なくとも一つが“ロウ”レベルのとき、Ｙ選択信号ＶＹＳ−ＳＥＴ＜０＞（比較例）は、“ロウ”レベルとなる。Ｙ選択信号ＶＹＳ−ＳＥＴ＜０＞（比較例）が“ロウ”レベルの間、電源スイッチ５０３がオフとなり、デコードドライバ回路５０５を流れるオフリーク電流を無くすことができる。
【００５７】
他方、図５で示す実施形態１のアンド回路５０１の出力信号波形は、実施例ＶＹＳ−ＳＥＴ＜０＞で示される。図６では、実施形態１のＹ選択信号ＶＹＳ−ＳＥＴ＜０＞（実施例）は、反転リフレッシュ信号ＲＥＦＢ、サブバンク選択信号１／４Ｂａｎｋ＜０＞、及びバンクアクティブ信号Ｒ１ＡＣＴのうち、少なくとも一つが“ロウ”レベルのとき、“ロウ”レベルとなる。このとき、電源スイッチ制御信号ＲＯＵＴ＜０＞は“ハイ“レベル（第２の電圧レベル）となり、電源スイッチ５０３はオフする。
【００５８】
一見すると、実施例の方が比較例よりも“ハイ”レベルの期間が長く、オフリーク電流削減効果が小さくなるように思えるかもしれない。しかしながら、以下に説明するように、半導体装置全体としては、実施例の方が比較例よりも消費電力を低減できる。
【００５９】
図８は、関連する半導体装置と本実施の形態に係る半導体装置の動作における相違点を示す。図６及び図８から理解されるように、オートリフレッシュ（ＡＲＥＦ）期間中、Ｙ選択信号ＶＹＳ−ＳＥＴ＜０＞（実施例）は、“ロウ”レベルを維持し、電源スイッチ制御信号ＲＯＵＴ＜０＞は“ハイ“レベル（第２電圧レベル）となり、電源スイッチ５０３はオフする。これにより、オートリフレッシュ期間中のデコードドライバ回路５０５に流れるオフリーク電流を無くすことができる。また、電源スイッチ５０３のオンオフ動作の繰り返し（過剰動作）による充放電電流を削減でき（図６の（１）で示す動作）、その制御に伴う制御回路３０４の電力消費を削減できる。
【００６０】
また、アクティブ（ＡＣＴ）期間中、Ｙ選択信号ＶＹＳ−ＳＥＴ＜０＞（実施例）は“ハイ”レベルを維持する（図６の（２）で示す動作）。比較例は、ＡＣＴ期間中に、ＷＲＩＴＥコマンドとＰＷＤコマンド等の繰り返し入力によって、Ｙ選択信号ＶＹＳ−ＳＥＴ＜０＞（比較例）を生成するアンド回路７０２およびそれらに関連する夫々の回路を、都度、オン（活性）とオフ（非活性）と、頻繁に繰り返し制御する必要があることで、電力がより多く消費される原因がある。実施例は、アクティブ（ＡＣＴ）期間中、この頻繁なオン・オフ動作を回避し、結果として、消費電力の低減に寄与する。
【００６１】
さらに、アクティブ（ＡＣＴ）期間中、実施例の電源スイッチ制御信号ＲＯＵＴ＜０＞は“ロウ“レベル（第１電圧レベル）となり、電源スイッチ５０３はオンする。しかしながら、デコードドライバ回路５０５のＰＭＯＳトランジスタのソースに供給される電圧ＶＰＥＲＩよりもバックゲートに供給する電圧を高く（ＶＰＰ）したことで、オフリーク電流を低減することができる。
【００６２】
即ち、関連する半導体装置（比較例の図７の構成）では、図９（ａ）に示すように、電源スイッチ５０３がオンしていると、デコードドライバ回路５０５のＰＭＯＳトランジスタがオフ状態であってもリーク電流が生じていた。本実施の形態（実施例の図６の構成）では、図９（ｂ）に示すように、このリーク電流を阻止または低減できる。
【００６３】
ここで、実施例では、パワーダウン（ＰＷＤ）エントリからイグジット間の期間中も“ハイ“レベル（第１電圧レベル）状態が継続するため、この期間中の電源スイッチ５０３がオンしている時間は、実施例の方が比較例よりも長くなるが、上記で説明したように、本実施形態で、より消費電力が低減される構成となっている。
【００６４】
本実施の形態では、頻繁にパワーダウン（ＰＷＤ）にエントリしても、電源スイッチ５０３のオンオフ動作の繰り返し（過剰動作）が発生せず、比較例で発生していた繰り返し動作による充放電電流は、回避される（図６の（３）で示す動作）。制御回路３０４におけるオンオフ制御に伴う電力消費は、削減できる。
【００６５】
以上により、本実施の形態に係る半導体装置は、関連する半導体装置よりも消費電力（スタンバイ電流）を低減することができる。
【００６６】
＜第２の実施の形態＞
図１０は、本発明の第２の実施の形態に係る半導体装置について説明する図である。
【００６７】
本実施の形態に係る半導体装置は、第１の実施の形態に係る半導体装置と略同一に構成されている。異なる点は、電源スイッチ５０３ａがＮチャネルＭＯＳトランジスタで構成されている点、及び電源スイッチ制御信号生成回路３０５ａがインバータ回路５０２に代えてＶＰＥＲＩ−ＶＰＰレベルシフター１００１を備えている点である。電源スイッチ５０３ａは、制御端子に第３電圧供給線ＶＰＰに等しい電圧（第１電圧レベル）が印加されるとオンし、第１電圧供給線ＶＰＥＲＩとデコードドライバ回路５０５との間を導通状態にする。第２電圧供給線ＶＳＳに等しい電圧（第２電圧レベル）が印加されるとオフする。
【００６８】
本実施の形態に係る半導体装置も、第１の実施の形態と同様に動作し、関連する半導体装置よりも消費電力（スタンバイ電流）を低減することができる。但し、本実施の形態にかかる半導体装置と第１の実施の形態に係る半導体装置との間には、図１１に示すような相違がある。
【００６９】
図１１は、実施例１が第１の実施の形態に係る半導体装置の実測例、実施例２が第２の実施の形態に係る半導体装置の実測値の一例を示す。図１２は、図１１におけるＭＩＯ信号量が生じる理由を説明するための図である。
【００７０】
図１１に示すように、メイン入出力線ＭＩＯに表れる信号量（ＭＩＯ信号量）は、Ｎチャネル電源スイッチ５０３ａを用いた場合、１２０ｍＶであり、Ｐチャネル電源スイッチ５０３を用いた場合の１３０ｍＶに比べて小さくなる。これは、ＰチャネルＭＯＳトランジスタに比べてＮチャネルＭＯＳトランジスタのオン抵抗が大きいからである。電源スイッチのオン抵抗が大きい場合、図１２に示すように、小さい場合に比べてＹ選択信号ＹＳの立ち上がり（Ａ，Ａ’）が遅れる。その結果、メイン入出力線ＭＩＯにメモリセルアレイから読み出される信号量（Ｂ，Ｂ’）が減少する。
【００７１】
また、同じ理由で、デコードドライバ回路５０５のオフリーク電流（ＹＤＥＣ−ＩＯＦＦ）は、Ｐチャネル電源スイッチ５０３を用いた場合に比べて減少する。ここで、デコードドライバ回路５０５は数は非常に多いので、消費電力低減効果は大きい。
【００７２】
一方、Ｎチャネル電源スイッチ５０３ａを用いるには、ＶＲＥＲＩ−ＶＰＰレベルシフターを活性化させる必要がある。このため、動作電流は、Ｐチャネル電源スイッチ５０３を用いた場合に比べ増加する。しかしながら、上述したように、数の多いデコードドライバ回路５０５のリーク電流を低減できるので、消費電力低減効果は大きい。
【００７３】
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されること無く、本発明の範囲内において種々の変更・変形が可能である。例えば、上記実施の形態体ではＭＯＳトランジスタを用いる例を示したが、他のＦＥＴ（Field Effect Transistor）であってもよい。
【符号の説明】
【００７４】
１００    半導体装置
１０１    アドレス入力端子
１０２    コマンド入力端子
１０３    クロック入力端子
１０４    データ入出力端子
１０５    電源端子
１０６    アドレス入力回路
１０７    コマンド入力回路
１０８    クロック入力回路
１０９    アドレスラッチ回路
１１０    コマンドデコード回路
１１１    カラム系制御回路
１１２    第１ロウ系制御回路
１１３    第２ロウ系制御回路
１１４    モードレジスタ
１１５    カラムデコーダ
１１６    ロウデコーダ
１１７    メモリセルアレイ
１１８    ＦＩＦＯ回路
１１９    データ入出力回路
１２０    内部電源発生回路
１２１    リフレッシュ制御回路
２０１    メモリセル
２０２    ワード線
２０３，２０４    ビット線
２０５    サブアンプ
２０６    メインアンプ
３０１    第１前段回路
３０２    第２前段回路
３０３    第３前段回路
３０４    制御回路
３０５    電源スイッチ制御信号生成回路
３０６    選択駆動回路
４０１    領域
５０１    アンド回路
５０２    インバータ回路
５０３，５０３ａ    電源スイッチ
５０４    Ｙデコーダー
５０５    デコードドライバ回路
１００１    ＶＰＥＲＩ−ＶＰＰレベルシフター
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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