(57)【要約】【課題】カスケード接続して用いても、破壊電流の低下が抑制される静電気保護用の半導体装置を提供すること。【解決手段】カスケード接続して用いられる静電気保護用の半導体装置１は、ｐ型コンタクト領域１１、ｎ型のカソード領域１２、ｐ型ウェル領域１３、ｎ型ウェル領域１４、ｐ型のアノード領域１５、及びｎ型コンタクト領域１６を備える。ｐ型コンタクト領域１１とカソード領域１２が分離されている。【選択図】図１
2014165245.tif 000002
【特許請求の範囲】
【請求項１】
カスケード接続して用いられる静電気保護用半導体装置であって、
半導体支持層と、
前記半導体支持層上に設けられている埋込み絶縁層と、
前記埋込み絶縁層上に設けられている第１導電型の半導体活性層と、
前記半導体活性層の表面の一部に設けられているカソード電極と、
前記半導体活性層の表面の他の一部に設けられているアノード電極と、を備えており、
前記半導体活性層は、
第２導電型の第１ウェル領域と、
前記第１ウェル領域に囲まれており、前記カソード電極に接続されており、前記第１ウェル領域よりも不純物濃度が濃い第２導電型の第１コンタクト領域と、
前記第１ウェル領域に囲まれており、前記カソード電極に接続されている第１導電型のカソード領域と、
前記第１ウェル領域に隣接している第１導電型の第２ウェル領域と、
前記第２ウェル領域に囲まれており、前記アノード電極に接続されており、第２ウェル領域よりも不純物濃度が濃い第１導電型の第２コンタクト領域と、
前記第２ウェル領域に囲まれており、前記アノード電極に接続されている第２導電型のアノード領域と、を有しており、
前記第１コンタクト領域と前記カソード領域が分離されている静電気保護用半導体装置。
【請求項２】
前記第２コンタクト領域と前記アノード領域が分離されている請求項１に記載の静電気保護用半導体装置。
【請求項３】
前記半導体活性層はさらに、前記第１ウェル領域と前記第２ウェル領域の双方に接しており、前記第２ウェル領域よりも不純物濃度が濃い第１導電型の境界領域を有する請求項１又は２に記載の静電気保護用半導体装置。
【請求項４】
前記半導体活性層を平面視したときに、前記第１ウェル領域と前記第２ウェル領域の境界線が非直線である請求項１又は２に記載の静電気保護用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示される技術は、静電気保護用の半導体装置に関し、特にサイリスタ型の静電気保護用の半導体装置に関する。
【背景技術】
【０００２】
複数種類の回路素子を一体化した複合ＩＣの開発が進められている。複合ＩＣでは、回路素子間の電気的な絶縁を確保するために、ＳＯＩ（Silicon on Insulator）基板を用いて形成されることが多い。また、複合ＩＣでは、静電気放電（Electro-static discharge：ESD)に伴うサージ電圧に対策するために、静電気保護用の半導体装置も一体化して構成されている。ＳＯＩ基板に組み込まれたサイリスタ型の静電気保護用の半導体装置の一例が、特許文献１及び２に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−９４０１０号公報
【特許文献２】特開２００２−９４０１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複合ＩＣに搭載される回路素子は、その種類に応じて異なる電源を利用したいことがある。例えば、複合ＩＣに搭載される一部の回路素子は５Ｖの電源を利用し、他の一部の回路素子は１５Ｖの電源を利用することがある。このような場合、５Ｖ系の回路素子に対応した静電気保護用の半導体装置に関しては、１．６倍のノイズ耐性を考慮すると８Ｖ以上の保持電圧を有するように設計されるのが望ましい。同様に、１５Ｖ系の回路素子に対応した静電気保護用の半導体装置に関しては、１．６倍のノイズ耐性を考慮すると２５Ｖ以上の保持電圧を有するように設計されるのが望ましい。
【０００５】
電源系ごとに最適化された静電気保護用の半導体装置を設計する手間を省くためには、カスケード接続を利用することが考えられる。図１３に、サイリスタ型の静電気保護用の半導体装置（「ＳＣＲ」と示す）をカスケード接続した例を示す。このように、基本の静電気保護用の半導体装置のカスケード接続段数を調整することで、異なる保持電圧を有する静電気保護用の半導体装置を複合ＩＣに搭載させることができる。
【０００６】
ところが、本発明者らの検討の結果、静電気保護用の半導体装置をカスケード接続して用いると、破壊電流が大幅に低下する場合があることが分かってきた。本明細書で開示される技術は、静電気保護用の半導体装置をカスケード接続して用いても、破壊電流の低下が抑制される静電気保護用の半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本明細書で開示される静電気保護用半導体装置は、カスケード接続して用いられる。静電気保護用半導体装置の一実施形態は、半導体支持層、半導体支持層上に設けられている埋込み絶縁層、埋込み絶縁層上に設けられている第１導電型の半導体活性層、半導体活性層の表面の一部に設けられているカソード電極、及び半導体活性層の表面の他の一部に設けられているアノード電極を備えている。半導体活性層は、第２導電型の第１ウェル領域、第２導電型の第１コンタクト領域、第１導電型のカソード領域、第１導電型の第２ウェル領域、第１導電型の第２コンタクト領域、及び第２導電型のアノード領域を有している。第１コンタクト領域は、第１ウェル領域に囲まれており、カソード電極に接続されており、第１ウェル領域よりも不純物濃度が濃い。カソード領域は、第１ウェル領域に囲まれており、カソード電極に接続されている。第２ウェル領域は、第１ウェル領域に隣接している。第２コンタクト領域は、第２ウェル領域に囲まれており、アノード電極に接続されており、第２ウェル領域よりも不純物濃度が濃い。アノード領域は、第２ウェル領域に囲まれており、アノード電極に接続されている。本明細書で開示される静電気保護用半導体装置では、第１コンタクト領域とカソード領域が分離されている。
【０００８】
上記形態の静電気保護用半導体装置では、第１コンタクト領域とカソード領域が分離されていることによって、カソード接続して用いても破壊電流の低下が抑制される。
【図面の簡単な説明】
【０００９】
【図１】本実施例の静電気保護用の半導体装置の要部断面図を模式的に示す。
【図２】本実施例の静電気保護用の半導体装置の等価回路図を示す。
【図３】本実施例の静電気保護用の半導体装置において、カスケード段数と保持電圧の関係を示す。
【図４】本実施例、変形例、及び比較例の静電気保護用の半導体装置において、カスケード段数と破壊電流の関係を示す。
【図５】本実施例の静電気保護用の半導体装置を流れる主電流の様子を模式的に示す。
【図６】本実施例及び比較例の静電気保護用の半導体装置において、ターンオン特性の波形を示す。
【図７】本実施例の静電気保護用の半導体装置において、ターンオン特性における半導体活性層の厚み依存性を示す。
【図８】本実施例の静電気保護用の半導体装置において、カソード領域とアノード領域の間の長さと保持電圧の関係を示す。
【図９】第１の変形例の静電気保護用の半導体装置の要部平面図を模式的に示す。
【図１０】図９の静電気保護用の半導体装置のターンオン特性の波形を示す。
【図１１】第２の変形例の静電気保護用の半導体装置の要部断面図を模式的に示す。
【図１２】図１１の静電気保護用の半導体装置のターンオン特性の波形を示す。
【図１３】カスケード接続した場合の静電気保護用の半導体装置のターンオン特性の波形を示す。
【発明を実施するための形態】
【００１０】
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
（第１特徴）本明細書で開示される静電気保護用半導体装置は、カスケード接続して用いられる。
（第２特徴）本明細書で開示される静電気保護用半導体装置は、サイリスタ型であり、ＳＯＩ基板に形成される。
（第３特徴）本明細書で開示される静電気保護用半導体装置は、半導体支持層、半導体支持層上に設けられている埋込み絶縁層、埋込み絶縁層上に設けられている第１導電型の半導体活性層、半導体活性層の表面の一部に設けられているカソード電極、及び半導体活性層の表面の他の一部に設けられているアノード電極を備えている。
（第４特徴）半導体活性層は、第２導電型の第１ウェル領域、第２導電型の第１コンタクト領域、第１導電型のカソード領域、第１導電型の第２ウェル領域、第１導電型の第２コンタクト領域、及び第２導電型のアノード領域を有する。第１コンタクト領域は、第１ウェル領域に囲まれており、カソード電極に接続されており、第１ウェル領域よりも不純物濃度が濃い。カソード領域は、第１ウェル領域に囲まれており、第１電極に接続されている。第２ウェル領域は、第１ウェル領域に隣接している。第２コンタクト領域は、第２ウェル領域に囲まれており、第２電極に接続されており、第２ウェル領域よりも不純物濃度が濃い。アノード領域は、第２ウェル領域に囲まれており、第２電極に接続されている。ここで、本明細書で開示される静電気保護用半導体装置では、第１コンタクト領域とカソード領域が分離されていることを特徴としている。
（第５特徴）本明細書で開示される静電気保護用半導体装置では、第２コンタクト領域とアノード領域が分離されていてもよい。
（第６特徴）半導体活性層はさらに、第１ウェル領域と第２ウェル領域の双方に接しており、第２ウェル領域よりも不純物濃度が濃い第１導電型の境界領域を有していてもよい。この形態の静電気保護用半導体装置では、ブレークダウン電圧を低下させることができる。
（第７特徴）本明細書で開示される静電気保護用半導体装置では、半導体活性層を平面視したときに、第１ウェル領域と第２ウェル領域の境界線が非直線であってもよい。この形態の静電気保護用半導体装置では、トリガー電圧を低下させることができる。
【実施例１】
【００１１】
図１に示されるように、複合ＩＣに搭載されるサイリスタ型の静電気保護用の半導体装置１は、ＳＯＩ基板２を用いて形成されている。ＳＯＩ基板２は、ｐ型の半導体支持層３と埋込み絶縁層４とｎ−型の半導体活性層５を備えている。半導体支持層３の材料は単結晶シリコンである。半導体支持層３は、ボロンを高濃度に含んでおり、接地電圧に固定されている。埋込み絶縁層４の材料は酸化シリコンである。半導体活性層５の材料は単結晶シリコンである。半導体活性層５は、リンを低濃度に含んでおり、その不純物濃度が約１×１０１５ｃｍ−３である。半導体活性層５の厚みは極めて薄く、約２μｍである。
【００１２】
半導体活性層５は、ｐ+型のｐ型コンタクト領域１１、ｎ+型のカソード領域、ｐ型のｐ型ウェル領域１３、ｎ型のｎ型ウェル領域１４、ｐ+型のアノード領域１５、及びｎ+型のｎ型コンタクト領域１６を有する。一例では、半導体活性層５を平面視したときに、ｐ型コンタクト領域１１、カソード領域、アノード領域１５、及びｎ型コンタクト領域１６は、一方向に沿って平行に伸びており、ストライプ状に配置されている。なお、ｐ型コンタクト領域１１が請求項に記載の第１コンタクト領域の一例であり、ｐ型ウェル領域１３が請求項に記載の第１ウェル領域の一例であり、ｎ型ウェル領域１４が請求項に記載の第２ウェル領域の一例であり、ｎ型コンタクト領域１６が請求項に記載の第２コンタクト領域の一例である。
【００１３】
ｐ型コンタクト領域１１は、半導体活性層５の表面の一部に露出しており、ｐ型ウェル領域１３に囲まれている。ｐ型コンタクト領域１１は、カソード電極２２にオーミック接続されている。ｐ型コンタクト領域１１とカソード電極２２の接合部はシリサイド化されている。ｐ型コンタクト領域１１は、厚みが約０．２〜０．３μｍであり、不純物濃度が約５×１０１９ｃｍ−３以上である。ｐ型コンタクト領域１１は、イオン注入によってボロンが導入された領域である。
【００１４】
カソード領域１２は、半導体活性層５の表面の一部に露出しており、ｐ型ウェル領域１３に囲まれている。カソード領域１２は、カソード電極２２にオーミック接続されている。カソード領域１２とカソード電極２２の接合部はシリサイド化されている。カソード領域１２は、ｐ型コンタクト領域１１とｎ型ウェル領域１４の間に配置されており、ｐ型コンタクト領域１１からｐ型ウェル領域１３を介して約１μｍ分離されている。カソード領域１２は、厚みが約０．２〜０．３μｍであり、不純物濃度が約５×１０１９ｃｍ−３以上である。カソード領域１２は、イオン注入によってリンが導入された領域である。
【００１５】
ｐ型ウェル領域１３は、半導体活性層５の表層部に形成されており、半導体活性層５の表面に露出している。ｐ型ウェル領域１３は、埋込み絶縁層４にまで達しておらず、埋込み絶縁層４との間に半導体活性層５の一部が残存している。ｐ型ウェル領域１３は、厚みが約１．１μｍであり、不純物濃度が約３×１０１７ｃｍ−３である。ｐ型ウェル領域１３は、イオン注入によってボロンが導入された領域である。この例では、半導体活性層５の厚みが約２μｍであり、ｐ型ウェル領域１３の厚みが約１．１μｍであることから、ｐ型ウェル領域１３の下方に残存する半導体活性層５の厚みＴ１は約０．９μｍである。
【００１６】
ｎ型ウェル領域１４は、ｐ型ウェル領域１３に隣接しており、半導体活性層５の表層部に形成されており、半導体活性層５の表面に露出している。ｎ型ウェル領域１４は、埋込み絶縁層４にまで達しておらず、埋込み絶縁層４との間に半導体活性層５の一部が残存している。ｎ型ウェル領域１４は、厚みが約１．１μｍであり、不純物濃度が約３×１０１７ｃｍ−３である。ｎ型ウェル領域１４は、イオン注入によってリンが導入された領域である。
【００１７】
アノード領域１５は、半導体活性層５の表面の一部に露出しており、ｎ型ウェル領域１４に囲まれている。アノード領域１５は、アノード電極２４にオーミック接続されている。アノード領域１５とアノード電極２４の接合部はシリサイド化されている。アノード領域１５は、ｎ型コンタクト領域１６とｐ型ウェル領域１３の間に配置されており、ｎ型コンタクト領域１６からｎ型ウェル領域１４を介して約１μｍ分離されている。アノード領域１５は、厚みが約０．２〜０．３μｍであり、不純物濃度が約５×１０１９ｃｍ−３以上である。アノード領域１５は、イオン注入によってボロンが導入された領域である。この例では、アノード領域１５とカソード領域１２の間の長さＬ１が１０μｍである。
【００１８】
ｎ型コンタクト領域１６は、半導体活性層５の表面の一部に露出しており、ｎ型ウェル領域１４に囲まれている。ｎ型コンタクト領域１６は、アノード電極２４にオーミック接続されている。ｎ型コンタクト領域１６とアノード電極２４の接合部はシリサイド化されている。ｎ型コンタクト領域１６は、厚みが約０．２〜０．３μｍであり、不純物濃度が約５×１０１９ｃｍ−３以上である。ｎ型コンタクト領域１６は、イオン注入によってリンが導入された領域である。
【００１９】
図２に示されるように、半導体装置１はサイリスタ型であり、ＮＰＮトランジスタＴｒ１とＰＮＰトランジスタＴｒ２を含む。ＮＰＮトランジスタＴｒ１は、カソード領域１２、ｐ型ウェル領域１３、及びｐ型ウェル領域１３の下方に残存する半導体活性層５の一部によって構成されている。ＰＮＰトランジスタＴｒ２は、アノード領域１５、ｎ型ウェル領域１４、及びｐ型ウェル領域１３によって構成されている。半導体装置１は、一例では、カソード電極２２が接地されており、アノード電極２４が図示しない電源に接続されている。半導体装置１では、アノード電極２４の配線に静電気放電が印加されると、ｐ型ウェル領域１３とｎ型ウェル領域１４のｐｎ接合面の高電界領域がアバランシェによってブレークダウンし、高電界領域でキャリアが発生し、ｐ型ウェル領域１３とｎ型ウェル領域１４に電流が流れる。このため、ＮＰＮトランジスタＴｒ１のベース電位が上昇してＮＰＮトランジスタＴｒ１が動作するとともに、ＰＮＰトランジスタＴｒ２のベース電位が上昇してＰＮＰトランジスタＴｒ２が動作する。これにより、ＮＰＮトランジスタＴｒ１とＰＮＰトランジスタＴｒ２が正帰還の動作状態となり、サイリスタ動作となる。この結果、ｐ型ウェル領域１３とｎ型ウェル領域１４には十分な電子と正孔が注入されて低抵抗状態となり、アノード電位がサイリスタ動作の保持電圧まで低下する。
【００２０】
半導体装置１は、カスケード接続して用いられることを特徴としている。カスケード接続とは、複数の半導体装置１が直列に接続されることであり、具体的には、１つの半導体装置１のアノード電極２４が他の半導体装置１のカソード電極２２に接続されており、１つの半導体装置１のカソード電極２２が他の半導体装置１のアノード電極２４に接続されることをいう。図３に示されるように、半導体装置１の保持電圧は、カスケード段数を増加させることで増加する。このため、半導体装置１を基本構造とし、そのカスケード段数を調整することで異なる保持電圧の静電気保護用半導体装置を複合ＩＣに搭載することができる。
【００２１】
図４に、カスケード段数が破壊電流に与える影響を示す。ここで変形例とは、ｐ型コンタクト領域１１とカソード領域１２のみが分離し、アノード領域１５とｎ型コンタクト領域１６が接触している例である。比較例とは、ｐ型コンタクト１１領域とカソード領域１２が接触し、アノード領域１５とｎ型コンタクト領域１６も接触した例である。
【００２２】
図４に示されるように、比較例では、カスケード段数が増加すると、破壊電流が顕著に低下することが分かる。一方、本実施例及び変形例では、カスケード段数が増加しても、破壊電流の低下が抑えられている。この結果から、半導体装置１では、少なくともｐ型コンタクト領域１１とカソード領域１２を分離させることによって、カスケード接続して用いても破壊電流の低下が抑制されることが実証された。換言すれば、半導体装置１は、カスケード接続して用いられる場合に有用な構造であることが実証された。
【００２３】
このような効果が得られる理由は以下のように推察される。図５に示されるように、半導体装置１がラッチアップ状態にあるときの主電流は、アノード領域１５とｎ型ウェル領域１４とｐ型ウェル領域１３とカソード領域１２を介して流れる。主電流の正孔は、アノード領域１５、ｎ型ウェル領域１４、ｐ型ウェル領域１３、そしてカソード領域１２の順に流れる。さらに、正孔電流の一部は、ｐ型コンタクト領域１１に流れ、カソード領域１２とｐ型コンタクト領域１１の間の抵抗ｒｋによってＮＰＮトランジスタＴｒ１のベース電位が０．８Ｖ以上に維持される。また、主電流の電子は、カソード領域１２、ｐ型ウェル領域１３、ｎ型ウェル領域１４、そしてアノード領域１５の順に流れる。さらに、電子電流の一部は、第２コンタクト領域１６に流れ、アノード領域１５と第２コンタクト領域１６の間の抵抗ｒａによってＰＮＰトランジスタＴｒ２のベース電位が０．８Ｖ以上に維持される。
【００２４】
サイリスタ型の半導体装置１の破壊電流が最も高くなるのは、主電流が均一に流れている状態のときである。換言すれば、ＮＰＮトランジスタＴｒ１とＰＮＰトランジスタＴｒ２のベース電位が安定した状態のときである。ベース電位を得るための抵抗ｒｋと抵抗ｒａは、ベース電位を安定にさせるためのバラスト抵抗と考えることができる。このため、このバラスト抵抗が大きい方がベース電位を安定に維持する能力が高い。
【００２５】
図６に示されるように、比較例（ｐ型コンタクト１１領域とカソード領域１２が接触し、アノード領域１５とｎ型コンタクト領域１６も接触した例）は、実施例と比較して保持電流が約２倍となっている。このため、比較例の抵抗ｒｋと抵抗ｒａは、実施例の抵抗ｒｋと抵抗ｒａと比較して約１／２であると見積もられる。このことから、実施例は、比較例よりもベース電位を維持する能力が高い。したがって、カスケード段数を増加させた場合、比較例ではベース電位の不安定性が増加し、主電流の不均一性が増加し、破壊電流が低下すると推察される。
【００２６】
以下、半導体装置１の他の特徴及び変形例を説明する。
（１）図７に、半導体装置１のターンオン特性における半導体活性層５の厚み依存性を示す。図７に示されるように、半導体活性層５の厚みが２．０〜１．６μｍの例では正常なターンオン波形を示しているが、半導体活性層５の厚みが１．４〜１．０μｍの例ではターンオン波形が２段階となっており、サイリスタ動作に円滑に移行していない。この事象は、半導体活性層５の厚みが１．４〜１．０μｍの例では、ｐ型ウェル領域１３の下方に残存する半導体活性層５の厚みＴ１が薄くなっており、ＮＰＮトランジスタＴｒ１が縦方向よりも横方向で動作するためにゲインが低下し、サイリスタ動作に円滑に移行できないと考えられる。この結果から、ｐ型ウェル領域１３の下方に残存する半導体活性層５の厚みＴ１は、０．５μｍ以上であるのが望ましい。
【００２７】
（２）図８に、カソード領域１２とアノード領域１５の間の長さＬ１と保持電圧の関係を示す。このように、長さＬ１が増加すると保持電圧は増加する。ここで、図中の「シリサイド有」は、ｐ型コンタクト領域１１、カソード領域１２、アノード領域１５、及びｎ型コンタクト領域１６の一部がシリサイド化されている上記実施例であり、「シリサイド無」はこれらがシリサイド化されていない比較例を示す。図８に示されるように、シリサイド化されていると保持電圧が増加する。このため、シリサイド化技術を用いれば、カソード領域１２とアノード領域１５の間の長さＬ１を短くしても必要な保持電圧を得ることができる。したがって、半導体層２の消費面積を低減させるためには、シリサイド化が有効であることが確認された。
【００２８】
（３）図９に示されるように、半導体活性層５を平面視したときに、ｐ型ウェル領域１３とｎ型ウェル領域１４の境界線が非直線であってもよい。より具体的には、半導体活性層５を平面視したときに、ｐ型ウェル領域１３とｎ型ウェル領域１４の境界線が、異なる方向に伸びる少なくとも２つの線によって構成されている。この例では、ｐ型ウェル領域１３とｎ型ウェル領域１４の境界線が、カソード領域１２及びアノード領域１５の長手方向（紙面上下方向）に平行な線とそれに直交する線によって構成されている。このような形態の場合、ｐウェル領域１３とｎ型ウェルの境界線の長さが長くなるので、インパクトイオン発生を増加させることができ、インパクトイオン電流を増加させることができる。このため、図１０に示されるように、トリガー電圧を低電圧化させることができる。
【００２９】
（４）また、図１１に示されるように、ｐ型ウェル領域１３とｎ型ウェル領域１４の双方に接するように、ｐ型ウェル領域１３とｎ型ウェル領域１４の境界に対応してｎ+型の境界領域１７が設けられていてもよい。境界領域１７の不純物濃度は、ｎ型ウェル領域１４よりも濃い。このような境界領域１７が設けられていると、境界領域１７とｐ型ウェル１３のｐｎ接合面が高電界領域となり、このｐｎ接合面においてアバランシェによってブレークダウンが発生する。この境界領域１７とｐ型ウェル１３のｐｎ接合面におけるブレークダウン電圧は、ｎ型ウェル１４とｐ型ウェル１３のｐｎ接合面におけるブレークダウン電圧よりも低い。このため、図１２に示されるように、ブレークダウン電圧を低下させ、トリガー電圧を低電圧化させることができる。
【００３０】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３１】
１：半導体装置
２：ＳＯＩ基板
３：半導体支持層
４：埋込み絶縁層
５：半導体活性層
１１：ｐ型コンタクト領域
１２：カソード領域
１３：ｐ型ウェル領域
１４：ｎ型ウェル領域
１５：アノード領域
１６：ｎ型コンタクト領域
２２：カソード電極
２４：アノード電極
【図１】
2014165245.tif 000003
【図２】
2014165245.tif 000004
【図３】
2014165245.tif 000005
【図４】
2014165245.tif 000006
【図５】
2014165245.tif 000007
【図６】
2014165245.tif 000008
【図７】
2014165245.tif 000009
【図８】
2014165245.tif 000010
【図９】
2014165245.tif 000011
【図１０】
2014165245.tif 000012
【図１１】
2014165245.tif 000013
【図１２】
2014165245.tif 000014
【図１３】
2014165245.tif 000015