(57)【要約】【課題】メモリホール及びスリットの位置合わせ精度が高い半導体記憶装置の製造方法及び半導体記憶装置を提供する。【解決手段】実施形態によれば、半導体記憶装置の製造方法は、それぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体上に、第１の方向及び第２の方向にそれぞれ異なるピッチで配列された複数のピラーと、ピラーの外周面に設けられ、第１の方向でつながって第１の方向に延び、第２の方向に分離された複数の側壁膜とを形成する工程を有する。また、半導体記憶装置の製造方法は、ピラー及び側壁膜をマスクにして、第２の方向で隣り合う側壁膜間の領域の下の積層体をエッチングし、積層体を第２の方向に分離するスリットを形成する工程を有する。【選択図】図１０
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【特許請求の範囲】
【請求項１】
それぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体上に、第１の方向及び前記第１の方向に対して交差する第２の方向にそれぞれ異なるピッチで配列された複数のピラーと、前記ピラーの外周面に設けられ、前記第１の方向でつながって前記第１の方向に延び、前記第２の方向に分離された複数の側壁膜と、を形成する工程と、
前記ピラー及び前記側壁膜をマスクにして、前記第２の方向で隣り合う側壁膜間の領域の下の前記積層体をエッチングし、前記積層体を前記第２の方向に分離するスリットを形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項２】
前記スリットを形成した後、前記スリット内に絶縁分離膜を形成する工程をさらに備えた請求項１記載の半導体記憶装置の製造方法。
【請求項３】
前記ピラーを除去し、複数のホールを前記側壁膜内に形成する工程と、
前記ホールが形成された前記側壁膜および前記絶縁分離膜をマスクにして、前記ホールの下の前記積層体をエッチングし、前記ホールの下にメモリホールを形成する工程と、
前記メモリホールの内壁に、電荷蓄積膜を含むメモリ膜を形成する工程と、
前記メモリホール内における前記電荷蓄積膜の内側に、チャネルボディを形成する工程と、
をさらに備えた請求項２記載の半導体記憶装置の製造方法。
【請求項４】
前記ピラーは、チャネルボディと、前記チャネルボディの外周面を筒状に囲む電荷蓄積膜を含むメモリ膜とを有するとともに、前記側壁膜の下の前記積層体内にも延びている請求項１記載の半導体記憶装置の製造方法。
【請求項５】
前記第１の方向に配列された前記複数のピラーの列は、第１のピッチを有し、
前記第２の方向に配列された前記複数のピラーの列は、前記第１のピッチよりも大きな第２のピッチを有する請求項１記載の半導体記憶装置の製造方法。
【請求項６】
前記第２の方向に配列された前記複数のピラーの列は、前記第２のピッチよりも小さな第３のピッチをさらに有し、
前記第３のピッチを隔てて隣り合う前記ピラー間で、前記側壁膜はつながる請求項５記載の半導体記憶装置の製造方法。
【請求項７】
それぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体上に、第１の方向及び前記第１の方向に対して交差する第２の方向にそれぞれ異なるピッチで配列された複数のピラーと、前記ピラーの外周面に設けられ、前記第１の方向でつながって前記第１の方向に延び、前記第２の方向に分離された複数の側壁膜と、を形成する工程と、
前記ピラーを除去し、複数のホールを前記側壁膜内に形成する工程と、
前記ホールが形成された前記側壁膜をマスクにして、前記第２の方向で隣り合う側壁膜間の領域の下の前記積層体をエッチングし、前記積層体を前記第２の方向に分離するスリットを形成すると同時に、前記ホールの下の前記積層体をエッチングし、前記ホールの下にメモリホールを形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項８】
基板と、
前記基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体と、
第１の方向に延び、前記第１の方向に対して交差する第２の方向に前記積層体を分離し、前記第１の方向に沿って凹凸が繰り返された側壁を有する絶縁分離膜と、
前記積層体内に設けられ、前記積層体の積層方向に延びるチャネルボディと、
前記チャネルボディと前記電極層との間に設けられ、前記チャネルボディを円筒状に囲む電荷蓄積膜を含むメモリ膜と、
を備え、
前記電極層における前記絶縁分離膜に接する側壁も、前記第１の方向に沿って凹凸が繰り返されている半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置の製造方法及び半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層と、絶縁層とが交互に複数積層された積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。
【０００３】
今後、単位面積あたりのビット数を増やすため、メモリホールの高密度化が進むと、電極層を複数に分離するスリットと、メモリホールとの位置合わせ精度に対する要求がますます厳しくなり、メモリホールの形成不良が懸念される。
【０００４】
単純にメモリホールとスリットを同時にリソグラフィーで形成する方法が考えられるが、技術的に難易度が高く、プロセスマージンを確保するのは現状困難である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３９６３６７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、メモリホール及びスリットの位置合わせ精度が高い半導体記憶装置の製造方法及び半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態によれば、半導体記憶装置の製造方法は、それぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体上に、第１の方向及び前記第１の方向に対して交差する第２の方向にそれぞれ異なるピッチで配列された複数のピラーと、前記ピラーの外周面に設けられ、前記第１の方向でつながって前記第１の方向に延び、前記第２の方向に分離された複数の側壁膜と、を形成する工程を備えている。また、実施形態によれば、半導体記憶装置の製造方法は、前記ピラー及び前記側壁膜をマスクにして、前記第２の方向で隣り合う側壁膜間の領域の下の前記積層体をエッチングし、前記積層体を前記第２の方向に分離するスリットを形成する工程を備えている。
【図面の簡単な説明】
【０００８】
【図１】実施形態の半導体記憶装置の模式断面図。
【図２】図１におけるメモリセルの拡大模式断面図。
【図３】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図４】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図５】第１実施形態の半導体記憶装置の製造方法を示す模式図。
【図６】第１実施形態の半導体記憶装置の製造方法を示す模式図。
【図７】第１実施形態の半導体記憶装置の製造方法を示す模式図。
【図８】第１実施形態の半導体記憶装置の製造方法を示す模式図。
【図９】第１実施形態の半導体記憶装置の製造方法を示す模式図。
【図１０】第１実施形態の半導体記憶装置の製造方法を示す模式図。
【図１１】第１実施形態の半導体記憶装置の製造方法を示す模式図。
【図１２】第１実施形態の半導体記憶装置の製造方法を示す模式図。
【図１３】第２実施形態の半導体記憶装置の製造方法を示す模式図。
【図１４】第２実施形態の半導体記憶装置の製造方法を示す模式図。
【図１５】第２実施形態の半導体記憶装置の製造方法を示す模式図。
【図１６】第２実施形態の半導体記憶装置の製造方法を示す模式図。
【図１７】第２実施形態の半導体記憶装置の製造方法を示す模式図。
【図１８】第３実施形態の半導体記憶装置の製造方法を示す模式図。
【図１９】第３実施形態の半導体記憶装置の製造方法を示す模式図。
【図２０】第３実施形態の半導体記憶装置の製造方法を示す模式図。
【図２１】第３実施形態の半導体記憶装置の製造方法を示す模式図。
【図２２】実施形態の半導体記憶装置の模式平面図。
【図２３】実施形態の半導体記憶装置の模式平面図。
【図２４】実施形態の半導体記憶装置の模式図。
【図２５】実施形態の半導体記憶装置の模式平面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【００１０】
図１は、実施形態の半導体記憶装置のメモリセルアレイ１の模式断面図である。  
図２は、図１におけるメモリセルの拡大模式断面図である。
【００１１】
実施形態のメモリセルアレイ１は、電極層ＷＬと絶縁層４２とがそれぞれ１層ずつ交互に複数積層された積層体を有する。この積層体は、バックゲートＢＧ上に設けられている。図に示す電極層ＷＬの層数は一例であって、電極層ＷＬの層数は任意である。
【００１２】
バックゲートＢＧは、基板１０上に絶縁層１１を介して設けられている。電極層ＷＬ及びバックゲートＢＧは、導電層であり、例えば不純物が添加されたシリコン層である。
【００１３】
基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向（第２の方向）及びＹ方向（第１の方向）とする。Ｙ方向は、図１において紙面を貫く方向である。
【００１４】
Ｘ方向及びＹ方向に対して直交する方向をＺ方向（積層体の積層方向または第３の方向）とする。図１に示す断面は、ＸＺ面に平行な断面を表す。
【００１５】
メモリセルアレイ１は複数のメモリストリングＭＳを有する。１つのメモリストリングＭＳは、Ｚ方向に延びる一対の柱状部またはピラーＣＬと、一対のピラーＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。
【００１６】
Ｕ字状のメモリストリングＭＳにおける一対のピラーＣＬの一方の上端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の上端部にはソース側選択ゲートＳＧＳが設けられている。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳ（以下、まとめて選択ゲートＳＧと表すこともある）は、最上層の電極層ＷＬ上に絶縁層４２を介して設けられている。
【００１７】
ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、不純物が添加されたシリコン層である。
【００１８】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、絶縁分離膜５１によって、Ｘ方向に分離されている。ドレイン側選択ゲートＳＧＤの下に積層された電極層ＷＬを含む積層体と、ソース側選択ゲートＳＧＳの下に積層された電極層ＷＬを含む積層体も、絶縁分離膜５１によってＸ方向に分断されている。すなわち、メモリストリングＭＳの一対のピラーＣＬ間の積層体は、絶縁分離膜５１によってＸ方向に分離されている。
【００１９】
また、Ｘ方向で隣り合うメモリストリングＭＳ間の積層体も、絶縁分離膜５１によってＸ方向に分離されている。
【００２０】
ソース側選択ゲートＳＧＳ上には、絶縁層４３を介して、図示しないソース線（金属膜）が設けられている。ドレイン側選択ゲートＳＧＤ上には、絶縁層４３を介して、図示しないビット線（金属膜）が設けられている。各ビット線はＸ方向に延在している。
【００２１】
メモリストリングＭＳは、バックゲートＢＧ、複数の電極層ＷＬ、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳを含む積層体に形成されたＵ字状のメモリホールＭＨ（図４（ｂ）に示す）内に設けられたチャネルボディ２０を有する。チャネルボディ２０は、例えばノンドープシリコン膜である。
【００２２】
チャネルボディ２０は、Ｕ字状のメモリホールＭＨ内に、メモリ膜３０を介して設けられている。メモリ膜３０は、図２に示すように、メモリホールＭＨの内壁とチャネルボディ２０との間に設けられている。メモリ膜３０は、チャネルボディ２０の外周面を円筒状に囲んでいる。
【００２３】
なお、図２においては、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ２０を設けた構造が例示されるが、メモリホールＭＨ内のすべてをチャネルボディ２０で埋めてもよく、あるいはチャネルボディ２０の内側の空洞部に絶縁膜を埋め込んだ構造であってもよい。
【００２４】
メモリ膜３０は、ブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを有する。各電極層ＷＬとチャネルボディ２０との間に、電極層ＷＬ側から順にブロック膜３１、電荷蓄積膜３２、およびトンネル膜３３が設けられている。ブロック膜３１は各電極層ＷＬに接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
【００２５】
チャネルボディ２０はメモリセルにおけるチャネルとして機能し、電極層ＷＬはメモリセルのコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２６】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００２７】
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えばシリコン窒化膜である。
【００２８】
トンネル膜３３は、例えばシリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。
【００２９】
ブロック膜３１は、例えばシリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
【００３０】
図１に示すように、ドレイン側選択ゲートＳＧＤとチャネルボディ２０との間には、ゲート絶縁膜３５が設けられている。ドレイン側選択ゲートＳＧＤ、チャネルボディ２０およびゲート絶縁膜３５は、ドレイン側選択トランジスタを構成する。ドレイン側選択トランジスタのチャネルボディは、ドレイン側選択ゲートＳＧＤの上方で、ビット線と接続されている。
【００３１】
ソース側選択ゲートＳＧＳとチャネルボディ２０との間には、ゲート絶縁膜３６が設けられている。ソース側選択ゲートＳＧＳ、チャネルボディ２０およびゲート絶縁膜３６は、ソース側選択トランジスタを構成する。ソース側選択トランジスタのチャネルボディは、ソース側選択ゲートＳＧＳの上方で、ソース線と接続されている。
【００３２】
バックゲートＢＧ、バックゲートＢＧ内に設けられたチャネルボディ２０及びメモリ膜３０は、バックゲートトランジスタを構成する。
【００３３】
ドレイン側選択トランジスタとバックゲートトランジスタとの間には、各層の電極層ＷＬをコントロールゲートとするメモリセルが複数設けられている。同様に、バックゲートトランジスタとソース側選択トランジスタの間にも、各層の電極層ＷＬをコントロールゲートとするメモリセルが複数設けられている。
【００３４】
それら複数のメモリセル、ドレイン側選択トランジスタ、バックゲートトランジスタおよびソース側選択トランジスタは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００３５】
絶縁分離膜５１は、複数層の電極層ＷＬ、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳを含む積層体内を、その積層体の積層方向（Ｚ方向）に延び、その積層体をＸ方向に分離している。また、絶縁分離膜５１は、Ｙ方向（図１において紙面を貫く方向）に延びている。
【００３６】
図２２（ａ）は、電極層ＷＬと絶縁分離膜５１の平面レイアウトの一例を示す模式図である。
【００３７】
Ｙ方向に延びる絶縁分離膜５１によって、電極層ＷＬはＸ方向に複数に分離されている。それぞれの電極層ＷＬは、Ｙ方向に延びている。
【００３８】
絶縁分離膜５１の側壁は、Ｙ方向に沿って直線状ではなく、Ｙ方向に沿って波形に凹凸が繰り返された形状に形成されている。絶縁分離膜５１の幅（Ｘ方向の幅）は、均一ではなく、相対的に大きい部分と小さい部分とを有する。絶縁分離膜５１の幅が相対的に大きい部分と小さい部分とが、Ｙ方向に交互に周期的に繰り返されている。
【００３９】
電極層ＷＬにおける、絶縁分離膜５１に接する側壁も、Ｙ方向に沿って波形に凹凸が繰り返された形状に形成されている。
【００４０】
絶縁分離膜５１の幅が相対的に小さい部分で、隣り合う電極層ＷＬの側壁の凸部どうしが、絶縁分離膜５１を挟んでＸ方向で対向している。絶縁分離膜５１の幅が相対的に大きい部分で、隣り合う電極層ＷＬの側壁の凹部どうしが、絶縁分離膜５１を挟んでＸ方向で対向している。
【００４１】
電極層ＷＬの幅（Ｘ方向の幅）が相対的に大きい部分と小さい部分とが、Ｙ方向に交互に周期的に繰り返されている。電極層ＷＬの幅が相対的に大きい部分に、チャネルボディ２０及びメモリ膜３０の積層膜のピラーＣＬが配置されている。
【００４２】
複数のピラーＣＬが、Ｘ方向及びＹ方向にそれぞれ異なるピッチで配列されている。複数のピラーＣＬは、第１のピッチでＹ方向に配列されている。複数のピラーＣＬは、第２のピッチでＸ方向に配列されている。第２のピッチは、第１のピッチよりも大きい。すなわち、Ｘ方向で隣り合うピラーＣＬ間の距離は、Ｙ方向で隣り合うピラーＣＬ間の距離よりも大きい。
【００４３】
次に、メモリセルアレイ１の形成方法について説明する。
【００４４】
図３（ａ）に示すように、基板１０上には、絶縁層１１を介してバックゲートＢＧが形成される。バックゲートＢＧは、例えば、不純物として例えばボロンが添加された多結晶シリコン膜である。なお、図３（ｂ）以降の図では、基板１０及び絶縁層１１の図示を省略している。
【００４５】
バックゲートＢＧには、図示しないマスクを用いたエッチングにより、図３（ｂ）に示すように、凹部１２が形成される。
【００４６】
凹部１２内には、図３（ｃ）に示すように、犠牲膜１３が埋め込まれる。犠牲膜１３は、例えばシリコン窒化膜である。
【００４７】
犠牲膜１３上およびバックゲートＢＧ上には、図３（ｄ）に示すように、絶縁層４２と、電極層ＷＬとがそれぞれ交互に複数積層される。さらに、最上層の絶縁層４２上に選択ゲートＳＧが積層され、選択ゲートＳＧ上に絶縁層４３が積層される。
【００４８】
電極層ＷＬ及び選択ゲートＳＧは、不純物として例えばボロンが添加された多結晶シリコン膜である。絶縁層４２は、例えばシリコン酸化膜である。
【００４９】
この後、積層体を複数に分離するスリットと、メモリホールが形成される。
【００５０】
ここで、比較例として、メモリホールとスリットを別々のリソグラフィー工程によってパターニングする場合を考える。リソグラフィー工程では、通常、ウェーハ面内に数十〜数百回の単位で繰り返し露光が行われるため、下地に対する露光位置の精度はウェーハ面内でばらつきを持っている。このため、ウェーハ面内の位置によってはメモリホールとスリットの合わせ精度が低下し、メモリホールの形成不良（変形、消失）を生じる懸念がある。
【００５１】
露光位置や倍率などをその都度補正しながら露光しても、ますます厳しくなる精度要求に装置性能が追いつかないのが現状である。
【００５２】
また、メモリホールとスリットを一括露光で形成する方法も考えられるが、一般的にライン系のスリットパターンと、ホール系のパターンとを同時にリソグラフィーで形成することは量産技術として困難である。
【００５３】
そこで、以下に説明する実施形態によれば、メモリホールパターンに対応するピラーに側壁膜を形成し、その側壁膜をマスクに積層体を加工することで、メモリホールパターンに対して自己整合的にスリットパターンを形成することができる。
【００５４】
（第１実施形態）
図５（ａ）〜図１２（ｂ）は、第１実施形態による、メモリホール及びスリットの形成方法を示す模式図である。
【００５５】
図５（ｂ）は、図５（ａ）の上面図を表し、図５（ａ）は、図５（ｂ）におけるＡ−Ｂ断面、Ｂ−Ｂ’断面、Ｂ’−Ｃ断面を表す。
【００５６】
図３（ｄ）に示す積層体上に、犠牲膜（ハードマスク）６１が形成され、犠牲膜６１上に、例えばレジスト膜を含むマスク層６２が形成される。犠牲膜６１は、例えばカーボン系の膜である。
【００５７】
マスク層６２には、リソグラフィー工程により、複数のホール６２ａが形成される。複数のホール６２ａは、Ｘ方向及びＹ方向にそれぞれ異なるピッチで配列されている。複数のホール６２ａは、第１のピッチでＹ方向に配列されている。複数のホール６２ａは、第２のピッチでＸ方向に配列されている。第２のピッチは、第１のピッチよりも大きい。すなわち、Ｘ方向で隣り合うホール６２ａ間の距離は、Ｙ方向で隣り合うホール６２ａ間の距離よりも大きい。
【００５８】
ホール６２ａが形成されたマスク層６２をマスクにしたエッチングにより、図６（ａ）及び（ｂ）に示すように、犠牲膜６１に複数のホール６１ａを形成する。ホール６１ａは、マスク層６２のホール６２ａの下に形成される。
【００５９】
図６（ｂ）は、図６（ａ）の上面図を表し、図６（ａ）は、図６（ｂ）におけるＡ−Ｂ断面、Ｂ−Ｂ’断面、Ｂ’−Ｃ断面を表す。
【００６０】
次に、ホール６１ａ内に、図７（ａ）及び（ｂ）に示すように、ピラー６３を埋め込み、犠牲膜６１の上面が現れるまでエッチバックされる。ピラー６３は、例えばシリコン酸化膜である。
【００６１】
図７（ｂ）は、図７（ａ）の上面図を表し、図７（ａ）は、図７（ｂ）におけるＡ−Ｂ断面、Ｂ−Ｂ’断面、Ｂ’−Ｃ断面を表す。
【００６２】
複数のピラー６３は、Ｘ方向及びＹ方向にそれぞれ異なるピッチで配列されている。複数のピラー６３は、第１のピッチでＹ方向に配列されている。複数のピラー６３は、第２のピッチでＸ方向に配列されている。第２のピッチは、第１のピッチよりも大きい。すなわち、Ｘ方向で隣り合うピラー６３間の距離は、Ｙ方向で隣り合うピラー６３間の距離よりも大きい。
【００６３】
次に、犠牲膜６１の上層側を少し除去し、図８（ａ）に示すように、ピラー６３の上部を犠牲膜６１から突出させ露出させる。図８（ａ）は、図７（ａ）と同じ断面を表す。
【００６４】
次に、図８（ｂ）に示すように、犠牲膜６１上に、側壁膜６４を形成する。図８（ｂ）は、図８（ａ）と同じ断面を表す。側壁膜６４は、例えばシリコン酸化膜である。
【００６５】
側壁膜６４は、犠牲膜６１の上面、ピラー６３の側壁及び上面を覆う。Ｙ方向で隣り合うピラー６３間は、側壁膜６４で埋まる。
【００６６】
複数のピラー６３のＸ方向ピッチは、Ｙ方向ピッチよりも大きい。１本のピラー６３の外周面に形成される側壁膜６４の膜厚はＸ方向とＹ方向で同じであるが、Ｘ方向で隣り合うピラー６３間には隙間が形成され、Ｙ方向で隣り合うピラー６３間には隙間が形成されない。
【００６７】
次に、図９（ａ）及び（ｂ）に示すように、ピラー６３の上面、およびＸ方向で隣り合うピラー６３間の犠牲膜６１の上面が露出するまで、側壁膜６４をエッチバックする。
【００６８】
図９（ｂ）は、図９（ａ）の上面図を表し、図９（ａ）は、図９（ｂ）におけるＡ−Ｂ断面、Ｂ−Ｂ’断面、Ｂ’−Ｃ断面を表す。
【００６９】
Ｘ方向ピッチよりも小さいピッチでＹ方向に隣り合うピラー６３間には、側壁膜６４が残る。側壁膜６４は、ピラー６３の外周面を囲みつつ、Ｙ方向につながってＹ方向に延びている。Ｘ方向で隣り合うピラー６３間の犠牲膜６１の上面の一部が露出するように側壁膜６４が除去されることで、スリット５２が形成される。
【００７０】
犠牲膜６１の上面上の側壁膜６４が除去されて形成されたスリット５２は、Ｙ方向に延び、側壁膜６４をＸ方向に分離する。
【００７１】
スリット５２の側壁は、Ｙ方向に沿って直線状ではなく、Ｙ方向に沿って波形に凹凸が繰り返された形状に形成される。側壁膜６４における、スリット５２に接する側壁も、Ｙ方向に沿って波形に凹凸が繰り返された形状に形成される。
【００７２】
次に、ピラー６３、およびピラー６３の側壁を囲みつつＹ方向に延び、犠牲膜６１上に残された側壁膜６４をマスクにして、犠牲膜（ハードマスク）６１をエッチングする。犠牲膜６１には、スリット５２のスリットパターンが転写される。
【００７３】
そして、そのスリットパターンが転写された犠牲膜６１およびピラー６３をマスクにして、犠牲膜６１の下の前述した積層体をエッチングする。
【００７４】
図１０（ｂ）は、図１０（ａ）の上面図を表し、図１０（ａ）は、図１０（ｂ）におけるＡ−Ｂ断面、Ｂ−Ｂ’断面、Ｂ’−Ｃ断面を表す。
【００７５】
図１０（ａ）において、バックゲートＢＧ上に絶縁膜を介して設けられた積層体１００は、複数層の電極層ＷＬを含む積層体に対応し、その積層体１００上に絶縁膜を介して設けられた積層体１１０は、選択ゲートＳＧを含む積層体に対応する。
【００７６】
犠牲膜６１、側壁膜６４およびピラー６３をマスクにしたエッチングにより、積層体１１０及び積層体１００にスリット５３が形成される。スリット５３は、Ｙ方向に延び、積層体１００及び１１０をＸ方向に分離する。
【００７７】
図１０（ｂ）に示すように、スリット５３の側壁は、Ｙ方向に沿って直線状ではなく、Ｙ方向に沿って波形に凹凸が繰り返された形状に形成される。積層体１００及び１１０における、スリット５３に接する側壁も、Ｙ方向に沿って波形に凹凸が繰り返された形状に形成される。
【００７８】
スリット５３内には、図１１（ａ）及び（ｂ）に示すように、絶縁分離膜５１が埋め込まれ、ピラー６３の上面及び犠牲膜６１の上面が露出するまでエッチバックされる。絶縁分離膜５１は、例えばシリコン窒化膜である。
【００７９】
図１１（ｂ）は、図１１（ａ）の上面図を表し、図１１（ａ）は、図１１（ｂ）におけるＡ−Ｂ断面、Ｂ−Ｂ’断面、Ｂ’−Ｃ断面を表す。
【００８０】
絶縁分離膜５１は、Ｙ方向に延び、積層体１００及び１１０をＸ方向に分離する。絶縁分離膜５１の側壁は、Ｙ方向に沿って波形に凹凸が繰り返された形状に形成される。
【００８１】
次に、ピラー６３を例えばウェット処理などで除去し、ピラー６３除去後の犠牲膜６１をマスクにしたエッチングにより、図１２（ａ）及び（ｂ）に示すように、積層体１１０及び１００に複数のホール１４を形成する。
【００８２】
図１２（ｂ）は、図１２（ａ）の上面図を表し、図１２（ａ）は、図１２（ｂ）におけるＡ−Ｂ断面、Ｂ−Ｂ’断面、Ｂ’−Ｃ断面を表す。
【００８３】
ホール１４は、ピラー６３が形成されていた部分の下に形成される。複数のホール１４は、Ｘ方向及びＹ方向にそれぞれ異なるピッチで配列されている。複数のホール１４は、第１のピッチでＹ方向に配列されている。複数のホール１４は、第２のピッチでＸ方向に配列されている。第２のピッチは、第１のピッチよりも大きい。すなわち、Ｘ方向で隣り合うホール１４間の距離は、Ｙ方向で隣り合うホール１４間の距離よりも大きい。
【００８４】
図４（ａ）は、複数層の電極層ＷＬを含む積層体にホール１４が形成された状態を表す。ホール１４は、積層体を貫通し、バックゲートＢＧに埋め込まれた犠牲膜１３に達する。
【００８５】
ホール１４を通じたエッチングにより、犠牲膜１３が除去される。これにより、図４（ｂ）に示すように、バックゲートＢＧ、複数層の電極層ＷＬ、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳを含む積層体に、Ｕ字状のメモリホールＭＨが形成される。
【００８６】
そのメモリホールＭＨの内壁には、図１に示すように、メモリ膜３０及びチャネルボディ２０が順に成膜される。
【００８７】
以上説明した第１実施形態によれば、リソグラフィー工程で、メモリホールに対応するホールを形成した後、そのホール内にピラー６３を埋め込む。そして、複数のピラー６３を基点に、新たなリソグラフィー工程を経ることなく、積層体を分離するスリット５３を形成することができる。
【００８８】
Ｘ方向及びＹ方向にそれぞれ異なるピッチで配列された複数のピラー６３の側壁及び周辺に側壁膜６４を成膜することで、メモリホールパターン（ピラー６３）に対して自己整合的にスリット加工用のエッチングマスクを形成することができる。
【００８９】
そのマスクを使って積層体をエッチングすることで、スリットパターンをメモリホールパターンに対して自己整合的に形成することができる。スリットを形成するために新たなリソグラフィー工程を経る必要がない。したがって、スリットとメモリホールの合わせずれに起因するメモリホール形成不良（変形、消失）を防ぐことができる。
【００９０】
（第２実施形態）
次に、図１３（ａ）〜図１７（ｂ）は、第２実施形態による、メモリホール及びスリットの形成方法を示す模式図である。
【００９１】
図１３（ｂ）は、図１３（ａ）の上面図を表し、図１３（ａ）は、図１３（ｂ）におけるＡ−Ｂ断面、Ｂ−Ｂ’断面、Ｂ’−Ｃ断面を表す。
【００９２】
第１実施形態と同様、積層体１００及び１１０上に、犠牲膜（ハードマスク）６１を形成した後、その犠牲膜６１に複数のホールが形成される。
【００９３】
そして、ホールが形成された犠牲膜６１をマスクにしたエッチングにより、積層体１１０及び１００にホールを形成する。
【００９４】
犠牲膜６１に形成されたホールの内壁、および積層体１１０及び１００に形成されたホールの内壁には、図１３（ａ）及び（ｂ）に示すように、メモリ膜３０とチャネルボディ２０が順に成膜される。
【００９５】
すなわち、犠牲膜６１に形成されたホール内、および積層体１１０及び１００に形成されたホール内に、メモリ膜３０とチャネルボディ２０の積層膜のピラーＣＬが埋め込まれる。
【００９６】
複数のピラーＣＬは、Ｘ方向及びＹ方向にそれぞれ異なるピッチで配列されている。複数のピラーＣＬは、第１のピッチでＹ方向に配列されている。複数のピラーＣＬは、第２のピッチでＸ方向に配列されている。第２のピッチは、第１のピッチよりも大きい。すなわち、Ｘ方向で隣り合うピラーＣＬ間の距離は、Ｙ方向で隣り合うピラーＣＬ間の距離よりも大きい。
【００９７】
次に、犠牲膜６１の上層側を少し除去し、図１４（ａ）に示すように、ピラーＣＬの上部を犠牲膜６１から突出させ露出させる。図１４（ａ）は、図１３（ａ）と同じ断面を表す。
【００９８】
次に、図１４（ｂ）に示すように、犠牲膜６１上に、側壁膜６４を形成する。図１４（ｂ）は、図１４（ａ）と同じ断面を表す。
【００９９】
側壁膜６４は、犠牲膜６１の上面、ピラーＣＬの側壁及び上面を覆う。Ｙ方向で隣り合うピラーＣＬ間は、側壁膜６４で埋まる。
【０１００】
複数のピラーＣＬのＸ方向ピッチは、Ｙ方向ピッチよりも大きい。そのため、Ｘ方向で隣り合うピラーＣＬ間の犠牲膜６１上の側壁膜６４の厚さは、Ｙ方向で隣り合うピラーＣＬ間に埋め込まれた側壁膜６４の厚さよりも薄い。
【０１０１】
次に、図１５（ａ）及び（ｂ）に示すように、ピラーＣＬの上面、およびＸ方向で隣り合うピラーＣＬ間の犠牲膜６１の上面が露出するまで、側壁膜６４をエッチバックする。
【０１０２】
図１５（ｂ）は、図１５（ａ）の上面図を表し、図１５（ａ）は、図１５（ｂ）におけるＡ−Ｂ断面、Ｂ−Ｂ’断面、Ｂ’−Ｃ断面を表す。
【０１０３】
Ｘ方向ピッチよりも小さいピッチでＹ方向に隣り合うピラーＣＬ間には、側壁膜６４が残る。側壁膜６４は、ピラーＣＬの外周面を囲みつつ、Ｙ方向につながってＹ方向に延びている。Ｘ方向で隣り合うピラーＣＬ間の犠牲膜６１の上面の一部が露出するように側壁膜６４が除去されることで、スリット５２が形成される。
【０１０４】
犠牲膜６１の上面上の側壁膜６４が除去されて形成されたスリット５２は、Ｙ方向に延び、側壁膜６４をＸ方向に分離する。
【０１０５】
スリット５２の側壁は、Ｙ方向に沿って波形に凹凸が繰り返された形状に形成される。側壁膜６４における、スリット５２に接する側壁も、Ｙ方向に沿って波形に凹凸が繰り返された形状に形成される。
【０１０６】
次に、ピラーＣＬ、およびピラーＣＬの側壁を囲みつつＹ方向に延び、犠牲膜６１上に残された側壁膜６４をマスクにして、犠牲膜６１をエッチングする。犠牲膜６１には、スリット５２のスリットパターンが転写される。
【０１０７】
そして、そのスリットパターンが転写された犠牲膜６１およびピラーＣＬをマスクにして、犠牲膜６１の下の前述した積層体をエッチングする。
【０１０８】
図１６（ｂ）は、図１６（ａ）の上面図を表し、図１６（ａ）は、図１６（ｂ）におけるＡ−Ｂ断面、Ｂ−Ｂ’断面、Ｂ’−Ｃ断面を表す。
【０１０９】
犠牲膜６１およびピラーＣＬをマスクにしたエッチングにより、積層体１１０及び積層体１００にスリット５３が形成される。スリット５３は、Ｙ方向に延び、積層体１００及び１１０をＸ方向に分離する。
【０１１０】
図１６（ｂ）に示すように、スリット５３の側壁は、Ｙ方向に沿って波形に凹凸が繰り返された形状に形成される。積層体１００及び１１０における、スリット５３に接する側壁も、Ｙ方向に沿って波形に凹凸が繰り返された形状に形成される。
【０１１１】
スリット５３内には、図１７（ａ）及び（ｂ）に示すように、絶縁分離膜５１が埋め込まれ、ピラーＣＬの上面及び犠牲膜６１の上面が露出するまでエッチバックされる。
【０１１２】
図１７（ｂ）は、図１７（ａ）の上面図を表し、図１７（ａ）は、図１７（ｂ）におけるＡ−Ｂ断面、Ｂ−Ｂ’断面、Ｂ’−Ｃ断面を表す。
【０１１３】
絶縁分離膜５１は、Ｙ方向に延び、積層体１００及び１１０をＸ方向に分離する。絶縁分離膜５１の側壁は、Ｙ方向に沿って波形に凹凸が繰り返された形状に形成される。
【０１１４】
第２実施形態によれば、リソグラフィー工程で、メモリホールを形成した後、そのホール内にメモリ膜３０とチャネルボディ２０の積層膜のピラーＣＬを埋め込む。そして、複数のピラーＣＬを基点に、新たなリソグラフィー工程を経ることなく、積層体を分離するスリット５３を形成することができる。
【０１１５】
Ｘ方向及びＹ方向にそれぞれ異なるピッチで配列された複数のピラーＣＬの側壁及び周辺に側壁膜６４を成膜することで、メモリホールパターン（ピラーＣＬ）に対して自己整合的にスリット加工用のエッチングマスクを形成することができる。
【０１１６】
そのマスクを使って積層体をエッチングすることで、スリットパターンをメモリホールパターンに対して自己整合的に形成することができる。スリットを形成するために新たなリソグラフィー工程を経る必要がない。したがって、スリットとメモリホールの合わせずれに起因するメモリホール形成不良（変形、消失）を防ぐことができる。
【０１１７】
（第３実施形態）
次に、図１８（ａ）〜図２１（ｂ）は、第３実施形態による、メモリホール及びスリットの形成方法を示す模式図である。
【０１１８】
第１実施形態と同様、図３（ｄ）に示す積層体上に、犠牲膜６１を形成した後、犠牲膜６１上に、図１８（ａ）に示すように、例えばレジスト膜の芯材（ピラー）６６をパターニングする。
【０１１９】
複数のピラー６６は、Ｘ方向及びＹ方向にそれぞれ異なるピッチで配列されている。複数のピラー６６は、第１のピッチでＹ方向に配列されている。複数のピラー６６は、第２のピッチでＸ方向に配列されている。第２のピッチは、第１のピッチよりも大きい。すなわち、Ｘ方向で隣り合うピラー６６間の距離は、Ｙ方向で隣り合うピラー６６間の距離よりも大きい。
【０１２０】
次に、ピラー６６を形成した後、犠牲膜６１上に側壁膜６４を形成する。側壁膜６４は、犠牲膜６１の上面、ピラー６６の側壁及び上面を覆う。Ｙ方向で隣り合うピラー６６間は、側壁膜６４で埋まる。
【０１２１】
複数のピラー６６のＸ方向ピッチは、Ｙ方向ピッチよりも大きい。１本のピラー６６の外周面に形成される側壁膜６４の膜厚はＸ方向とＹ方向で同じであるが、Ｘ方向で隣り合うピラー６６間には隙間が形成され、Ｙ方向で隣り合うピラー６６間には隙間が形成されない。
【０１２２】
次に、図１８（ｂ）及び（ｃ）に示すように、ピラー６６の上面、およびＸ方向で隣り合うピラー６６間の犠牲膜６１の上面が露出するまで、側壁膜６４をエッチバックする。
【０１２３】
図１８（ｃ）は、図１８（ｂ）の上面図を表し、図１８（ｂ）は、図１８（ｃ）におけるＡ−Ｂ断面、Ｂ−Ｂ’断面、Ｂ’−Ｃ断面を表す。
【０１２４】
Ｘ方向ピッチよりも小さいピッチでＹ方向に隣り合うピラー６６間には、側壁膜６４が残る。側壁膜６４は、ピラー６６の外周面を囲みつつ、Ｙ方向につながってＹ方向に延びている。Ｘ方向で隣り合うピラー６６間の犠牲膜６１の上面の一部が露出するように側壁膜６４が除去されることで、スリット５２が形成される。
【０１２５】
犠牲膜６１の上面上の側壁膜６４が除去されて形成されたスリット５２は、Ｙ方向に延び、側壁膜６４をＸ方向に分離する。
【０１２６】
スリット５２の側壁は、Ｙ方向に沿って波形に凹凸が繰り返された形状に形成される。側壁膜６４における、スリット５２に接する側壁も、Ｙ方向に沿って波形に凹凸が繰り返された形状に形成される。
【０１２７】
次に、ピラー６６を例えばウェット処理により除去し、側壁膜６４に複数のホールを形成する。そして、そのホールが形成された側壁膜６４をマスクにしたエッチングにより、図１９（ａ）及び（ｂ）に示すように、犠牲膜６１に複数のホール６１ａを形成する。また、そのエッチングにより、ホール６１ａと同時にスリット５５も犠牲膜６１に形成される。
【０１２８】
図１９（ｂ）は、図１９（ａ）の上面図を表し、図１９（ａ）は、図１９（ｂ）におけるＡ−Ｂ断面、Ｂ−Ｂ’断面、Ｂ’−Ｃ断面を表す。
【０１２９】
そして、犠牲膜６１及び側壁膜６４をマスクにして、積層体１１０及び１００をエッチングする。
【０１３０】
図２０（ｂ）は、図２０（ａ）の上面図を表し、図２０（ａ）は、図２０（ｂ）におけるＡ−Ｂ断面、Ｂ−Ｂ’断面、Ｂ’−Ｃ断面を表す。
【０１３１】
犠牲膜６１及び側壁膜６４をマスクにしたエッチングにより、積層体１１０及び積層体１００に、ホール１４とスリット５３が同時に形成される。
【０１３２】
スリット５３は、Ｙ方向に延び、積層体１００及び１１０をＸ方向に分離する。図２０（ｂ）に示すように、スリット５３の側壁は、Ｙ方向に沿って波形に凹凸が繰り返された形状に形成される。積層体１００及び１１０における、スリット５３に接する側壁も、Ｙ方向に沿って波形に凹凸が繰り返された形状に形成される。
【０１３３】
ホール１４の内壁には、図２１（ａ）及び（ｂ）に示すように、メモリ膜３０及びチャネルボディ２０が順に成膜される。
【０１３４】
図２１（ｂ）は、図２１（ａ）の上面図を表し、図２１（ａ）は、図２１（ｂ）におけるＡ−Ｂ断面、Ｂ−Ｂ’断面、Ｂ’−Ｃ断面を表す。
【０１３５】
ホール１４内へのメモリ膜３０及びチャネルボディ２０の形成と同時に、スリット５３内にも、膜７２と膜７１の積層膜からなる絶縁分離膜７０が埋め込まれる。
【０１３６】
絶縁分離膜７０は、Ｙ方向に延び、積層体１００及び１１０をＸ方向に分離する。絶縁分離膜７０の側壁は、Ｙ方向に沿って波形に凹凸が繰り返された形状に形成される。
【０１３７】
膜７２は、メモリ膜３０と同じ材料の膜であり、メモリ膜３０と同時に形成される。膜７１は、チャネルボディ２０と同じ材料の膜であり、チャネルボディ２０と同時に形成される。
【０１３８】
図２１（ｂ）に示すように、積層体１１０及び１００のＹ方向に沿った側壁に、膜７２が形成される。
【０１３９】
また、絶縁分離膜７０の幅（Ｘ方向の幅）は、均一ではなく、相対的に大きい部分と小さい部分とを有する。絶縁分離膜７０の幅が相対的に大きい部分と小さい部分とが、Ｙ方向に交互に周期的に繰り返されている。絶縁分離膜７０の幅が相対的に小さい部分は、膜７２によって閉塞されている。
【０１４０】
以上説明した第３実施形態によれば、リソグラフィー工程で、メモリホールに対応する複数のピラー６６を形成する。そして、複数のピラー６６を基点に、新たなリソグラフィー工程を経ることなく、積層体を分離するスリット５３を形成することができる。
【０１４１】
Ｘ方向及びＹ方向にそれぞれ異なるピッチで配列された複数のピラー６６の側壁及び周辺に側壁膜６４を成膜することで、メモリホールパターン（ピラー６６）に対して自己整合的にスリット加工用のエッチングマスクを形成することができる。
【０１４２】
そのマスクを使って積層体をエッチングすることで、スリットパターンをメモリホールパターンに対して自己整合的に形成することができる。スリットを形成するために新たなリソグラフィー工程を経る必要がない。したがって、スリットとメモリホールの合わせずれに起因するメモリホール形成不良（変形、消失）を防ぐことができる。
【０１４３】
図２４（ｂ）は、実施形態による電極層ＷＬの模式平面図を表す。
【０１４４】
電極層ＷＬの幅方向（Ｘ方向）の両端の側壁は、Ｙ方向に沿って直線状ではなく、Ｙ方向に沿って波形に凹凸が繰り返された形状に形成されている。電極層ＷＬの幅（Ｘ方向の幅）は、均一ではなく、相対的に大きい部分と小さい部分とを有する。電極層ＷＬの幅が相対的に大きい部分と小さい部分とが、Ｙ方向に交互に周期的に繰り返されている。電極層ＷＬの側壁がくぼんだ部分には、絶縁分離膜５１が入り込んで形成されている。
【０１４５】
図２４（ａ）は、複数層の電極層ＷＬが絶縁層４２を介して積層された積層体の模式断面図である。
【０１４６】
絶縁層４２を挟んで上下に積層された電極層ＷＬ間には寄生容量が存在する。実施形態によれば、電極層ＷＬの側壁が凹状にくびれている分だけ、電極層ＷＬの側壁を直線状に形成した場合に比べて、上下の電極層ＷＬ間の寄生容量を低減することができる。
【０１４７】
図２２（ａ）に例示するように、メモリ膜３０とチャネルボディ２０の積層膜からなる複数のピラーＣＬ（メモリホール）は、正方格子状に配列されている。
【０１４８】
絶縁分離膜５１の幅が相対的に小さい部分で、隣り合う電極層ＷＬの側壁の凸部どうしが、絶縁分離膜５１を挟んでＸ方向で対向している。絶縁分離膜５１の幅が相対的に大きい部分で、隣り合う電極層ＷＬの側壁の凹部どうしが、絶縁分離膜５１を挟んでＸ方向で対向している。
【０１４９】
また、図２２（ｂ）に例示するように、複数のピラーＣＬを千鳥格子状に配置にすれば、ピラーＣＬ（メモリホール）密度を高めることができる。
【０１５０】
図２２（ｂ）のレイアウトによれば、Ｘ方向で隣り合う電極層ＷＬの側壁の凸部と凹部とが、絶縁分離膜５１を挟んでＸ方向で対向している。
【０１５１】
Ｘ方向に配列された複数のピラーＣＬは等間隔で配列されることに限らない。
【０１５２】
図２３（ａ）のレイアウトによれば、Ｙ方向に配列された複数のピラーＣＬの列は、第１のピッチＰｙを有する。Ｘ方向に配列された複数のピラーＣＬの列は、第１のピッチＰｙよりも大きな第２のピッチＰｘ１を有する。さらに、Ｘ方向に配列された複数のピラーＣＬの列は、第２のピッチＰｘ１よりも小さな第３のピッチＰｘ２を有する。
【０１５３】
前述した側壁膜６４の形成時、第３のピッチＰｘ２を隔てて隣り合うピラー間に側壁膜６４は埋め込まれ、第３のピッチＰｘ２を隔てて隣り合うピラー間で側壁膜６４はつながる。その後、側壁膜６４のエッチバックを経ても、第３のピッチＰｘ２を隔てて隣り合うピラー間の側壁膜６４は残される。
【０１５４】
したがって、第３のピッチＰｘ２を隔てて隣り合うピラー間で、電極層ＷＬはＸ方向に分離されずＸ方向でつながる。このため、スリット形成後の積層体のＸ方向の幅、すなわち積層体加工時のアスペクト比を、図２２（ａ）のレイアウトに比べて大きくすることができ、加工が容易になる。
【０１５５】
また、第３のピッチＰｘ２を調整することで、図２３（ｂ）に示すように、Ｘ方向で隣り合う２つのピラーＣＬにまたがって形成される電極層ＷＬにおいて、Ｘ方向で連続してつながらない部分（隙間）を形成することも可能である。その隙間を通じて、電極層ＷＬの側壁をシリサイド化させることが可能となり、電極層ＷＬの低抵抗化が可能となる。
【０１５６】
また、図２３（ａ）のレイアウトにおいて、スリット５１を挟まずにＸ方向で隣り合う複数ピラーＣＬを、図２５に示すように千鳥格子状に配置してもよい。この図２５のレイアウトは、図２３（ａ）のレイアウトに比べてリソグラフィーによるパターニングが容易になる。
【０１５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１５８】
１…メモリセルアレイ、１０…基板、２０…チャネルボディ、３０…メモリ膜、３２…電荷蓄積膜、４２…絶縁層、５１，７０…絶縁分離膜、５３…スリット、６３，６６，ＣＬ…ピラー、６４…側壁膜、ＷＬ…電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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