(57)【要約】【課題】高い仕事関数を有する金属酸化物電極をキャパシタの電極に適用する際、高抵抗化を防止する。【解決手段】電極間に誘電体膜１１４を介装したキャパシタを備える半導体装置において、電極として、窒化チタンよりも高い仕事関数を有する金属酸化物を含む第１の電極（１１０，１１５）と、第１の電極よりも低抵抗材料を含む第２の電極（１１１，１１６）とを用い、特に下部電極１１２を筒状の第１の電極１１０と、その内壁に形成される第２の電極１１１を含むペデスタル型とする。【選択図】図１−１０
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【特許請求の範囲】
【請求項１】
電極間に誘電体膜を介装したキャパシタを備える半導体装置であって、
前記電極は、窒化チタンよりも高い仕事関数を有する非貴金属酸化物を含む第１の電極と、
前記第１の電極よりも低抵抗の材料を含む第２の電極と、
を含む半導体装置。
【請求項２】
前記電極は、
窒化チタンよりも高い仕事関数を有する第１の非貴金属酸化物を含む第１の下部電極と該第１の下部電極の内壁に形成された前記第１の下部電極よりも低抵抗の第１の材料を含む第２の下部電極とを含むペデスタル型の下部電極と、
前記第１の下部電極外壁に対して前記誘電体膜を介して対向する、窒化チタンよりも高い仕事関数を有する第２の非貴金属酸化物を含む第１の上部電極と該第１の上部電極上に形成され、前記第１の上部電極よりも低抵抗の第２の材料を含む第２の上部電極とを含む上部電極と、
を含む請求項１に記載の半導体装置。
【請求項３】
前記第１の下部電極と前記第２の下部電極との間、若しくは前記第１の上部電極と前記第２の上部電極との間の少なくとも一方に、両者と組成が異なる第３の電極を有する請求項２に記載の半導体装置。
【請求項４】
前記ペデスタル型の下部電極を上部で支持するサポート膜を有する請求項２または３に記載の半導体装置。
【請求項５】
前記第２の下部電極は、前記ペデスタル型の下部電極の前記第１の下部電極内壁部を充填して形成される請求項２乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２の下部電極は、前記ペデスタル型の下部電極の前記第１の下部電極内壁部を充填しない膜厚に形成され、該第２の下部電極内壁部を充填する窒化膜を有する請求項２乃至４のいずれか１項に記載の半導体装置。
【請求項７】
前記窒化膜は、前記第２の下部電極と前記誘電体膜とが接しないように前記第２の下部電極上面を覆って形成される請求項６に記載の半導体装置。
【請求項８】
前記非貴金属酸化物が酸化モリブデンである請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記低抵抗の材料が窒化チタンである請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記誘電体膜は、比誘電率が５０以上の誘電体である請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記誘電体膜は、酸化チタンを含む請求項１０に記載の半導体装置。
【請求項１２】
半導体基板上に形成したモールド酸化膜にシリンダーホールを形成する工程と、
前記シリンダーホール内壁上に、窒化チタンよりも高い仕事関数を有する第１の非貴金属酸化物膜を含む第１の下部電極を形成する工程と、
前記シリンダーホールの残りの部分に前記第１の下部電極よりも低抵抗の第１の材料を含む第２の下部電極を形成する工程と、
前記モールド酸化膜を湿式エッチングにより除去し、前記第１の下部電極の外壁を露出させる工程と、
露出した前記第１の下部電極外壁上に、誘電体膜を形成する工程と、
前記誘電体膜上に、窒化チタンよりも高い仕事関数を有する第２の非貴金属酸化物膜を含む第１の上部電極を形成する工程と、
前記第１の上部電極上に、前記第１の上部電極より低抵抗の第２の材料を含む第２の上部電極を形成する工程と、
を備える半導体装置の製造方法。
【請求項１３】
前記第１の下部電極と前記第２の下部電極との間、若しくは前記第１の上部電極と前記第２の上部電極との間の少なくとも一方に、これらと組成が異なる第３の電極を形成する工程を更に有する請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第２の下部電極は前記第１の下部電極の形成されたシリンダーホールの残りの部分を充填して形成される請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
前記第２の下部電極は前記第１の下部電極の形成されたシリンダーホールの残りの部分を充填しない膜厚に形成され、前記モールド酸化膜を除去する前に該第２の下部電極の内壁に前記湿式エッチングに耐性を有する絶縁膜を充填する工程を有する請求項１２または１３に記載の半導体装置の製造方法。
【請求項１６】
前記絶縁膜は前記第２の下部電極と前記誘電体膜とが接しないように前記第２の下部電極上面を覆って形成する請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記モールド酸化膜上に前記湿式エッチングに耐性を有する支持絶縁膜を形成する工程を有し、前記シリンダーホールを該支持絶縁膜を貫通して形成し、前記湿式エッチングの前に前記支持絶縁膜に湿式エッチングの薬液を通過させる開口部を形成する請求項１２乃至１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記第１及び第２の非貴金属酸化物が酸化モリブデンである請求項１２乃至１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記第１及び第２の低抵抗の材料が窒化チタンである請求項１２乃至１８のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記誘電体膜は、比誘電率が５０以上の誘電体である請求項１２乃至１９のいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
前記誘電体膜は、酸化チタンを含む請求項２０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳しくは、キャパシタを備えた半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）用キャパシタ誘電体膜の高ε化のニーズに伴い、キャパシタ電極も高い仕事関数を有する材料へ更新していくことが必要とされている。従来、金属電極として用いられてきた窒化チタン膜相当の仕事関数（４．２〜４．８ｅＶ程度）では、Ｆ３ＸやＦ２Ｘ世代のＤＲＡＭのキャパシタ誘電体膜として期待されている酸化チタン膜などのＨｉｇｈ−ｋ誘電体膜に対して十分なショットキー障壁を確保できなくなり、リーク電流を増大させてしまうからである。そこで、Ｈｉｇｈ−ｋ誘電体膜を用いる場合の電極材料として、ＰｔやＲｕ等の貴金属やその酸化物（ＲｕＯｘ）等の高仕事関数の材料が用いられていたが、これら材料は高価である。
【０００３】
そのような背景のなか、仕事関数が４．８ｅＶより高く、あるいは、５．０ｅＶ以上ある各種非貴金属の酸化物電極（Ｎｉ、Ｗ、Ｃｏ、ＭｎおよびＭｏ等の酸化物）が次世代のキャパシタ電極として注目されてきている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
これらの酸化物電極を用いれば、十分なショットキー障壁を確保でき、リーク電流を抑制できることが期待できるものの、従来の窒化チタン膜に比べて高抵抗のものが多く、ＤＲＡＭの正常な作動に支障をきたすことが危惧されており、このことが、高仕事関数の酸化物電極の採用を困難にしている。
【課題を解決するための手段】
【０００５】
すなわち、本発明の一実施形態によれば、
電極間に誘電体膜を介装したキャパシタを備える半導体装置であって、
前記電極は、窒化チタンよりも高い仕事関数を有する非貴金属酸化物を含む第１の電極と、
前記第１の電極よりも低抵抗の材料を含む第２の電極と、
を含む半導体装置が提供される。
【０００６】
又、本発明の別の実施形態によれば、
半導体基板上に形成したモールド酸化膜にシリンダーホールを形成する工程と、
前記シリンダーホール内壁上に、窒化チタンよりも高い仕事関数を有する第１の非貴金属酸化物膜を含む第１の下部電極を形成する工程と、
前記シリンダーホールの残りの部分に前記第１の下部電極よりも低抵抗の第１の材料を含む第２の下部電極を形成する工程と、
前記モールド酸化膜を湿式エッチングにより除去し、前記第１の下部電極の外壁を露出させる工程と、
露出した前記第１の下部電極外壁上に、誘電体膜を形成する工程と、
前記誘電体膜上に、窒化チタンよりも高い仕事関数を有する第２の非貴金属酸化物膜を含む第１の上部電極を形成する工程と、
前記第１の上部電極上に、前記第１の上部電極より低抵抗の第２の材料を含む第２の上部電極を形成する工程と、
を備える半導体装置の製造方法が提供される。
【発明の効果】
【０００７】
本発明の実施形態によれば、キャパシタ構造（第２の下部電極／第１の下部電極／誘電体膜／第１の上部電極／第２の上部電極）では、第１の下部電極／誘電体膜界面及び誘電体膜／第１の上部電極界面での十分なショットキー障壁により、リーク電流を抑制しつつ、第１の下部電極に裏打ちした低抵抗の第２の下部電極、第１の上部電極上に形成した低抵抗の第２の上部電極により、電極全体（金属酸化物／低抵抗材料）としての抵抗を下げることができる。このようにして、低リーク電流かつ低抵抗のキャパシタ構造を構築できる。
【図面の簡単な説明】
【０００８】
【図１−１】本発明の第１の実施形態に係る製造方法を説明する工程断面図である。
【図１−２】本発明の第１の実施形態に係る製造方法を説明する工程断面図である。
【図１−３】本発明の第１の実施形態に係る製造方法を説明する工程断面図である。
【図１−４】本発明の第１の実施形態に係る製造方法を説明する工程断面図である。
【図１−５】本発明の第１の実施形態に係る製造方法を説明する工程断面図である。
【図１−６】本発明の第１の実施形態に係る製造方法を説明する工程断面図である。
【図１−７】本発明の第１の実施形態に係る製造方法を説明する工程断面図である。
【図１−８】本発明の第１の実施形態に係る製造方法を説明する工程断面図である。
【図１−９】本発明の第１の実施形態に係る製造方法を説明する工程断面図である。
【図１−１０】本発明の第１の実施形態に係る製造方法を説明する工程断面図である。
【図２−１】本発明の第２の実施形態に係る製造方法を説明する工程断面図である。
【図２−２】本発明の第２の実施形態に係る製造方法を説明する工程断面図である。
【図２−３】本発明の第２の実施形態に係る製造方法を説明する工程断面図である。
【図２−４】本発明の第２の実施形態に係る製造方法を説明する工程断面図である。
【図２−５】本発明の第２の実施形態に係る製造方法を説明する工程断面図である。
【図２−６】本発明の第２の実施形態に係る製造方法を説明する工程断面図である。
【図２−７】本発明の第２の実施形態に係る製造方法を説明する工程断面図である。
【図２−８】本発明の第２の実施形態に係る製造方法を説明する工程断面図である。
【図２−９】本発明の第２の実施形態に係る製造方法を説明する工程断面図である。
【図２−１０】本発明の第２の実施形態に係る製造方法を説明する工程断面図である。
【図３−１】本発明の第３の実施形態に係る製造方法を説明する工程断面図である。
【図３−２】本発明の第３の実施形態に係る製造方法を説明する工程断面図である。
【図３−３】本発明の第３の実施形態に係る製造方法を説明する工程断面図である。
【図３−４】本発明の第３の実施形態に係る製造方法を説明する工程断面図である。
【図３−５】本発明の第３の実施形態に係る製造方法を説明する工程断面図である。
【図３−６】本発明の第３の実施形態に係る製造方法を説明する工程断面図である。
【図３−７】本発明の第３の実施形態に係る製造方法を説明する工程断面図である。
【図３−８】本発明の第３の実施形態に係る製造方法を説明する工程断面図である。
【図３−９】本発明の第３の実施形態に係る製造方法を説明する工程断面図である。
【図３−１０】本発明の第３の実施形態に係る製造方法を説明する工程断面図である。
【図３−１１】本発明の第３の実施形態に係る製造方法を説明する工程断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明の実施形態例について説明するが、本発明はこれらの実施形態例のみに限定されるものではない。
【００１０】
（実施形態例１）
本発明の一実施形態にかかる半導体装置では、非貴金属酸化物（ＭＯｘ）を単層として使用するのではなく、低抵抗電極材料（Ｍｒ）との積層構造（ＭＯｘ／Ｍｒ）を採用していることを特徴とする。この積層電極構造では、Ｈｉｇｈ−ｋ誘電体膜に対して、ＭＯｘが接触するように構成されている。
【００１１】
本発明において、非貴金属酸化物（ＭＯｘ）としては、Ｎｉ、Ｗ、Ｃｏ、ＭｎおよびＭｏ等の酸化物であり、窒化チタン膜相当の仕事関数（４．２〜４．８ｅＶ程度）よりも高い仕事関数、好ましくは４．８ｅＶよりも高い仕事関数、さらに好ましくは５．０ｅＶ以上の仕事関数を有する酸化物が使用できる。好ましくはＭｏの酸化物であるＭｏＯ２が好ましい。低抵抗電極材料（Ｍｒ）としては、非貴金属酸化物（ＭＯｘ）を含む電極よりも低抵抗の材料であればいずれも使用できるが、後述するペデスタル型のような立体構造に適用するために、段差被覆性に優れた方法、例えばＣＶＤ法や原子層堆積法（ＡＬＤ）で成膜できる材料であることが望ましい。Ｈｉｇｈ−ｋ誘電体膜としては、比誘電率εが５０以上であることが好ましく、特に酸化チタン（ＴｉＯｘ）を含むことがより好ましい。ここで、ＭＯｘ、ＴｉＯｘにおけるｘは化学量論組成及び非化学量論組成の酸素原子数を表す。
【００１２】
本発明では、モールド酸化膜に開孔したシリンダーホール内壁上に、酸化物電極ＭＯｘを第１下部電極として成膜した後、その内側の残りの空間に低抵抗電極材料Ｍｒ（第２下部電極）を充填する。更に、前述のモールド酸化膜をコア・ウエットにより除去し、露出した前述のＭＯｘ表面上に、Ｈｉｇｈ−ｋ誘電体膜、第１上部電極のＭＯｘと順次成膜した後、その最外周部へ低抵抗電極材料Ｍｒ（第２上部電極）を成膜する。
【００１３】
本発明は、通常のＤＲＡＭ作製プロセスにおけるトランジスタおよびビット線配線層形成以降のプロセスに適用される（図では省略）。基板１０１上に第１層間絶縁膜１０２を形成し、容量コンタクトであるＷプラグ１０５（バリア膜１０３及びＷ層１０４）形成後、ＣＭＰにより平滑化した表面上へ、ストッパー窒化膜１０６、モールド酸化膜１０７、サポート窒化膜１０８と順次、成膜する（図１−１）。
【００１４】
ストッパー窒化膜１０６およびサポート窒化膜１０８の膜厚は、それぞれ５０〜１００ｎｍ程度であり、モールド酸化膜１０７は、必要とされるキャパシタ容量に応じて任意の厚さに設定する。形成した積層構造へキャパシタ・ペデスタル構造の型枠となるシリンダーホール１０９をドライエッチングにより開孔する（図１−２）。
【００１５】
シリンダーホール１０９の孔径は、作製するＤＲＡＭのシリンダー間隔に応じた最適な大きさを設定する。形成したシリンダーホール１０９内にＡＬＤ法を用いて、第１下部電極となる酸化モリブデン（ＭｏＯ２）膜１１０を約１０〜２０ｎｍ形成した後、ホール中の残りの空間に、ＣＶＤあるいはＡＬＤで第２下部電極となる窒化チタン（ＴｉＮ）膜１１１を充填する（図１−３）。
【００１６】
このようにして形成された下部電極ペデスタル１１２の表層部分（サポート窒化膜より上層部分）は、ドライエッチバックあるいはＣＭＰによって除去する（図１−４）。
【００１７】
その後、モールド酸化膜１０７を除去する薬液（フッ酸）が侵入できる窓１１３をサポート窒化膜１０８中にドライエッチングで開孔した（図１−５）後、モールド酸化膜１０７除去（コア・ウエット）を実施する（図１−６）。これにより、サポート窒化膜１０８に支持された下部電極ペデスタル１１２が露出される。
【００１８】
次に、その露出した下部電極ペデスタル１１２の表面（ＭｏＯ２膜１１０）上に、Ｈｉｇｈ−ｋ膜であるＴｉＯ２膜１１４（８〜１０ｎｍ程度）をＡＬＤ成膜する（図１−７）。さらに、ＡＬＤ法により、第１上部電極となるＭｏＯ２膜１１５（８〜１０ｎｍ程度）（図１−８）、第２上部電極となるＴｉＮ膜１１６（８〜１０ｎｍ程度）（図１−９）を順次、形成し、上部電極の積層構造を作製する。そして、形成したペデスタルキャパシタ間の空間に、構造補強用のボロンドープトポリシリコン（Boron-Doped Poly-Si）１１７を充填する（図１−１０）。符号１１５〜１１７を合わせて上部電極１１８という。
【００１９】
上述のような作製プロセスで形成したＤＲＡＭ用ペデスタルキャパシタは、ＴｉＯ２の高誘電率による低ＥＯＴを実現でき、かつ、高仕事関数の酸化物電極の採用により、リーク電流を抑制することができる。また、キャパシタ電極の低抵抗化により、電極部分の抵抗に律速されないＤＲＡＭの作動を実現できる。
【００２０】
（実施形態例２）
上述の実施形態例１では、下部電極ペデスタル１１２の天井面でＴｉＮ膜１１１が露出している（ＭｏＯ２にカバーされていない領域がある）ために、この露出したＴｉＮ膜１１１と誘電体膜として使用するＴｉＯ２膜１１４が接触している領域でリーク電流が大きくなってしまう場合がある。このことによるリーク電流の上昇が深刻な影響をもたらす場合、露出したＴｉＮ領域を窒化膜でカバーする図２のようなプロセスを採用できる。図２のプロセスでは、第１下部電極のＭｏＯ２膜１１０をＡＬＤ成膜する工程までは図１のプロセスと同一であるが、第２下部電極のＴｉＮ膜１１１をシリンダーホール内部の残りの空間に充填するのではなく、薄膜１２１（１０ｎｍ程度）として形成し（図２−１）、その積層構造（ＭｏＯ２／ＴｉＮ）が形成されたシリンダーホール内部の残りの空間１２１ａに酸化膜１２２を充填する（図２−２）。この酸化膜は、次の工程で行われるドライエッチバックｏｒＣＭＰ時に、シリンダーホール内の電極がダメージを受けないように保護する役割を担う。ドライエッチバックｏｒＣＭＰにより表層の電極膜（ＭｏＯ２膜１１０／ＴｉＮ薄膜１２１）を除去した後、シリンダー内部に残存した酸化膜１２２は、フッ酸により除去され、下部電極ペデスタル１２３が形成される（図２−３）。酸化膜１２２の除去により再び開孔したシリンダー内部の空間１２１ａには、第２サポート窒化膜１２４を充填する（図２−４）。その後、図１のプロセスと同様に、モールド酸化膜１０７除去用のフッ酸が浸入できる窓１２４ａをサポート窒化膜（１２３及び１０８）中に開孔（図２−５）し、モールド酸化膜１０７の除去を実施する（図２−６）。そして、露出した下部電極ペデスタル１２３上に、ＴｉＯ２膜１１４（図２−７）、ＭｏＯ２膜１１５（図２−８）、ＴｉＮ膜１１６（図２−９）と順次、成膜し、キャパシタ構造を形成する。ぺデスタルキャパシタ間の空間には、構造補強用のＢｏｒｏｎ−Ｄｏｐｅｄ  Ｐｏｌｙ−Ｓｉ１１７を充填する（図２−１０）。この作製プロセスにより形成したペデスタルキャパシタでは、ＴｉＮ薄膜１２１とＴｉＯ２膜１１４が直接接触する領域を窒化膜１２４でカバーできているので、図１の実施形態例１の構造上の問題点を補うことができるが、リーク電流の顕著な差が現れない場合は、工程数のより少ない図１の実施形態例１を実施することが好ましい。
【００２１】
（実施形態例３）
上述の実施形態例１又は２では、下部電極又は上部電極の構成がＴｉＮ／Ｍｏｘであったが、実施形態例３では、その下部電極又は上部電極の構成がＴｉＮ／ＴｉＯｘ／Ｍｏｘであることを特徴とする。以下、図面を用いて説明する。
【００２２】
実施形態例１と同様に、図１−１及び図１−２の工程を経て、シリンダーホール１０９を開孔する。形成したシリンダーホール１０９にＣＶＤあるいはＡＬＤ法を用いて、順に、酸化膜電極である酸化モリブデン（ＭｏＯ２）膜１１０（８〜１０ｎｍ程度）（図３−１）、極薄（＜２ｎｍ）のＴｉＯｘ膜１２５（図３−２）、ＴｉＮ膜１２１（８〜１０ｎｍ程度）（図３−３）を形成する。次に、その積層電極構造（ＭｏＯ２／ＴｉＯｘ／ＴｉＮ）が形成されたシリンダーホール内部の残りの空間１２１ａに電極保護用の酸化膜１２２を充填する（図３−４）。このようにして形成された積層下部電極の表層部分（サポート窒化膜より上層部分）は、ドライエッチバックあるいはＣＭＰによって除去する。ドライエッチバック又はＣＭＰにより表層の電極膜を除去した後、シリンダー内部に残存した前記電極保護用酸化膜１２２は、フッ酸により除去される（図３−５）。酸化膜の除去により再び開孔したシリンダー内部のスペースには、第２サポート窒化膜１２４を充填する（図３−６）。その後、モールド酸化膜１０７を除去する薬液（フッ酸）が侵入できる窓１２４ａを第２サポート窒化膜１２４及びサポート窒化膜１０８中にドライエッチングで開孔する（図３−７）。次に、モールド酸化膜１０７の除去（コア・ウエット）を実施する（図３−８）。これにより、サポート窒化膜１０８及び第２サポート窒化膜１２４に支持された下部電極ペデスタル１２３’が露出・形成される。その後、実施形態例１及び２と同様に、その露出したペデスタル電極１２３’の表面（ＭｏＯ２膜１１０）上に、Ｈｉｇｈ−ｋ膜であるＴｉＯ２膜１１４（８〜１０ｎｍ程度）をＡＬＤ法により成膜する（図３−９）。さらに、ＡＬＤ法により、ＭｏＯ２膜１１５（８〜１０ｎｍ程度）、極薄（＜２ｎｍ）のＴｉＯｘ膜１６、ＴｉＮ膜１２６（８〜１０ｎｍ程度）を順次形成して上部電極の積層構造を作製する（図３−１０）。そして、形成したペデスタルキャパシタ間の空間に、構造補強用のＢｏｒｏｎ−Ｄｏｐｅｄ  Ｐｏｌｙ−Ｓｉ  １１７を充填して上部電極１１８’を形成する（図３−１１）。上述のプロセスでは、上部電極１１８’側、下部電極１２３’側ともにＡＬＤプロセスによってＴｉＯｘを形成しているが、ＭｏＯ２とＴｉＮの高温下での接触（あるいは、その後の熱処理）によって自己整合的に極薄のＴｉＯｘが形成される場合は、前述のＡＬＤプロセスは省略できる。極薄（２ｎｍ未満）のＴｉＯｘは、サイズ効果により誘電率が極めて低くなり、また、ＡＬＤ法で形成されるＴｉＯｘは、このような薄い膜厚では結晶化せずにアモルファス状態を維持することで、誘電体と言うよりも導電体として機能し、本発明では、第３の電極と称する。ＴｉＯｘの膜厚は１ｎｍ以下が好ましく、０．５ｎｍ以下がより好ましい。また、膜厚の均一性の点で０．１ｎｍ以上が好ましい。極薄のＴｉＯｘは、高仕事関数の酸化物電極（第１の電極）と低抵抗電極（第２の電極）間の密着性を改善し、リーク電流の更なる抑制にも効果を奏する。本発明の作製プロセスで形成したＤＲＡＭ用ペデスタルキャパシタは、ＴｉＯ２容量膜の採用により、高Ｃｓを実現でき、かつ、高仕事関数の酸化物電極の採用により、リーク電流を抑制す��ことができる。また、キャパシタ電極の低抵抗化により、電極部分の抵抗に律速されない安定したＤＲＡＭの作動を実現できる。
【００２３】
本実施形態例では、第２の電極として窒化チタン（ＴｉＮ）を用いることから、第３の電極として同じ金属原子（Ｔｉ）の酸化物であるＴｉＯｘを用いているが、第２の電極として別の金属原子を含む場合には、それに対応した金属化合物（酸化物に限定されず、窒化物なども含む）も、第１の電極と第２の電極との密着性を改善し、第２の電極による抵抗低減の効果を大きく損なわない限り、第３の電極として用いることが可能である。なお、第３の電極が第１の電極と同じ金属の酸化物である場合、実質的に区別できなくなる場合は除く。つまり、第３の電極は、第１及び第２の電極と組成が異なるものである。
【００２４】
上記実施形態例３では、実施形態例２と同様に第２サポート窒化膜を下部電極ペデスタル１２３’の中空部に充填する構造を説明したが、実施形態例１に示すように中実構造の下部電極ペデスタルにも適用することができる。また、下部電極側に第３の電極を有するペデスタル電極を用い、上部電極側には実施形態例１，２に示したような第１の電極と第２の電極の積層構造を用いることもでき、逆に上部電極側に第３の電極を有する積層構造とし、下部電極側を第１の電極と第２の電極の積層構造とすることもできる。
【符号の説明】
【００２５】
１０１  基板
１０２  層間絶縁膜
１０３  バリア膜
１０４  Ｗ層
１０５  Ｗプラグ
１０６  ストッパー窒化膜
１０７  モールド酸化膜
１０８  サポート窒化膜
１０９  シリンダーホール
１１０  酸化モリブデン膜（第１下部電極）
１１１  窒化チタン膜（第２下部電極）
１１２  下部電極ペデスタル
１１３  窓
１１４  酸化チタン膜
１１５  酸化モリブデン膜（第１上部電極）
１１６  窒化チタン膜（第２上部電極）
１１７  ボロンドープトポリシリコン
１１８、１１８’  上部電極
１２１  窒化チタン薄膜（第２下部電極）
１２２  酸化膜
１２３、１２３’  下部電極ペデスタル
１２４  窒化膜（第２サポート窒化膜）
１２４ａ  窓
１２５  ＴｉＯｘ
１２６  ＴｉＯｘ
【図１−１】
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【図１−２】
2014038931.tif 000004
【図１−３】
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【図１−４】
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【図１−５】
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【図１−６】
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【図１−７】
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【図１−８】
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【図１−９】
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【図１−１０】
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【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図２−５】
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【図２−６】
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【図２−７】
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【図２−８】
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【図２−９】
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【図２−１０】
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【図３−１】
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【図３−２】
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【図３−３】
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【図３−４】
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【図３−５】
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【図３−６】
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【図３−７】
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【図３−８】
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【図３−９】
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【図３−１０】
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【図３−１１】
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