(57)【要約】【課題】チャネル抵抗の増加を抑制しつつ、ソース層に対してゲート電極を確実にオーバーラップさせることができるトレンチゲート構造を有する半導体装置を提供すること。【解決手段】ｎ−型ドレイン層３、ｐ型チャネル層４およびｎ＋型ソース層５が順に積層された構造を有し、ｎ＋型ソース層５がその表面６に露出したＳｉＣ基板２と、ＳｉＣ基板２の表面６からｎ＋型ソース層５およびｐ型チャネル層４を貫通して、最深部がｎ−型ドレイン層３に達するゲートトレンチ７と、ゲートトレンチ７の内面およびＳｉＣ基板２の表面６に倣って形成されたゲート絶縁膜１０と、ゲート絶縁膜１０を介してゲートトレンチ７に埋め込まれたゲート電極１４とを含む半導体装置１において、平面絶縁膜１３を側面絶縁膜１２に比べて厚く形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型のドレイン層、第２導電型のチャネル層および第１導電型のソース層が順に積層された構造を有し、前記ソース層がその表面に露出した半導体層と、
前記半導体層の前記表面から前記ソース層および前記チャネル層を貫通して、最深部が前記ドレイン層に達するゲートトレンチと、
前記ゲートトレンチの内面および前記半導体層の前記表面に倣って形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれたゲート電極とを含み、
前記ゲート絶縁膜の前記半導体層の前記表面に接する部分は、前記ゲートトレンチの側面で前記チャネル層に接する部分に比べて厚く形成されている、半導体装置。
【請求項２】
前記ゲート絶縁膜の前記ゲートトレンチの底面に接する部分は、前記チャネル層に接する部分に比べて厚く形成されている、請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、前記半導体層の前記表面の上方に延びる延出部を有している、請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート電極の前記延出部の上面は、前記ゲート絶縁膜の前記半導体層の前記表面に接する部分の厚さ方向途中に位置している、請求項３に記載の半導体装置。
【請求項５】
前記ゲートトレンチは、前記底面から開口端に至るまで一定の幅で形成されており、
前記ゲート絶縁膜は、前記ゲートトレンチの前記側面で前記チャネル層および前記ソース層に接する部分が一定の厚さを有している、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記ゲートトレンチは、その開口端に形成され、前記半導体層の前記表面に連なる傾斜面を前記側面の一部として有する上部エッジを含み、
前記ゲート絶縁膜は、前記上部エッジにおいて前記ゲートトレンチの内方へ張り出したオーバーハング部を含む、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項７】
前記ゲートトレンチは、その開口端に形成され、前記半導体層の前記表面に連なる円形面を前記側面の一部として有する上部エッジを含み、
前記ゲート絶縁膜は、前記上部エッジにおいて前記ゲートトレンチの内方へ張り出したオーバーハング部を含む、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項８】
前記オーバーハング部は、前記ゲートトレンチを幅方向に横切る切断面での断面視において、前記ゲートトレンチの内方へ膨らむ円形状を有している、請求項６または７に記載の半導体装置。
【請求項９】
前記ゲート電極は、前記断面視において前記オーバーハング部に沿って円形状に選択的に凹んだ括れ部を有している、請求項８に記載の半導体装置。
【請求項１０】
前記半導体装置は、前記ゲート絶縁膜の前記半導体層の前記表面に接する部分を覆うように、前記半導体層上に形成された層間膜をさらに含み、
前記層間膜には、前記ソース層を選択的に露出させるコンタクトホールが形成されている、請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記ソース層は、１μｍ〜１０μｍの厚さを有している、請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記半導体層は、炭化シリコン（ＳｉＣ）からなる、請求項１〜１１のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造を有する半導体装置に関する。
【背景技術】
【０００２】
たとえば、特許文献１の半導体装置は、ＳｉＣ基板と、ＳｉＣ基板上に形成されたｎ型高抵抗層と、ｎ型高抵抗層上に形成されたｐウェル層と、ｐウェル層の表層部に形成されたｎ＋エミッタ領域と、ｎ＋エミッタ領域を貫通してｐウェル層に達するｐ＋コンタクト領域と、ｎ＋エミッタ領域の表面からｐウェル層を貫通してｎ型高抵抗層に達するトレンチと、トレンチの内面に形成されたゲート酸化膜と、トレンチに埋め込まれたポリシリコンゲート電極とを含む。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２９４２１０号公報
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明の半導体装置は、第１導電型のドレイン層、第２導電型のチャネル層および第１導電型のソース層が順に積層された構造を有し、前記ソース層がその表面に露出した半導体層と、前記半導体層の前記表面から前記ソース層および前記チャネル層を貫通して、最深部が前記ドレイン層に達するゲートトレンチと、前記ゲートトレンチの内面および前記半導体層の前記表面に倣って形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれたゲート電極とを含み、前記ゲート絶縁膜の前記半導体層の前記表面に接する部分は、前記ゲートトレンチの側面で前記チャネル層に接する部分に比べて厚く形成されている（請求項１）。
【０００５】
この構成によれば、ゲートトレンチにゲート電極の材料を埋め込んだ後、ゲートトレンチ外の材料が過剰エッチングされても、ソース層に対してゲート電極を確実にオーバーラップさせることができる。これにより、トランジスタ動作を良好に行うことができる半導体装置を製造できるので、歩留りを向上させることができる。また、ゲート絶縁膜のチャネル層に接する部分の厚膜化を抑えることで、チャネル層におけるゲートトレンチの側面近傍に誘起されるキャリアの量の減少を抑制することができる。その結果、チャネル抵抗の増加を抑制できるので、性能の信頼性を維持することができる。
【０００６】
前記ゲート絶縁膜の前記ゲートトレンチの底面に接する部分は、前記チャネル層に接する部分に比べて厚く形成されていることが好ましい（請求項２）。
この構成によれば、ゲートトレンチ底部への電界集中を緩和することができるので、性能の信頼性を向上させることができる。
前記ゲート電極は、前記半導体層の前記表面の上方に延びる延出部を有していてもよい（請求項３）。この場合、前記ゲート電極の前記延出部の上面は、前記ゲート絶縁膜の前記半導体層の前記表面に接する部分の厚さ方向途中に位置していてもよい（請求項４）。
【０００７】
また、前記ゲートトレンチが、前記底面から開口端に至るまで一定の幅で形成されている場合、前記ゲート絶縁膜は、前記ゲートトレンチの前記側面で前記チャネル層および前記ソース層に接する部分が一定の厚さを有していてもよい（請求項５）。
また、前記ゲートトレンチは、その開口端に形成され、前記半導体層の前記表面に連なる傾斜面を前記側面の一部として有する上部エッジを含み、前記ゲート絶縁膜は、前記上部エッジにおいて前記ゲートトレンチの内方へ張り出したオーバーハング部を含むことが好ましい（請求項６）。
【０００８】
この構成によれば、ゲートトレンチの上部エッジにオーバーハング部が形成されているので、上部エッジにおけるゲート絶縁膜の耐圧を向上させることができる。そのため、ゲートのオン時に上部エッジに電界が集中しても、上部エッジでのゲート絶縁膜の絶縁破壊を防止することができる。その結果、ゲートオン電圧に対する信頼性を向上させることができる。また、ゲートのオン時に上部エッジにかかる電界を傾斜面内に分散させて、電界集中を緩和することができる。
【０００９】
前記ゲートトレンチは、その開口端に形成され、前記半導体層の前記表面に連なる円形面を前記側面の一部として有する上部エッジを含み、前記ゲート絶縁膜は、前記上部エッジにおいて前記ゲートトレンチの内方へ張り出したオーバーハング部を含むことが好ましい（請求項７）。
この構成によれば、ゲートトレンチの上部エッジにオーバーハング部が形成されているので、上部エッジにおけるゲート絶縁膜の耐圧を向上させることができる。そのため、ゲートのオン時に上部エッジに電界が集中しても、上部エッジでのゲート絶縁膜の絶縁破壊を防止することができる。その結果、ゲートオン電圧に対する信頼性を向上させることができる。また、ゲートのオン時に上部エッジにかかる電界を円形面内に分散させて、電界集中を緩和することができる。
【００１０】
前記オーバーハング部は、前記ゲートトレンチを幅方向に横切る切断面での断面視において、前記ゲートトレンチの内方へ膨らむ円形状を有していることが好ましい（請求項８）。この場合、前記ゲート電極は、前記断面視において前記オーバーハング部に沿って円形状に選択的に凹んだ括れ部を有していてもよい（請求項９）。
この構成によれば、オーバーハング部の全体に万遍なく電界を分散させることができる。
【００１１】
前記半導体装置は、前記ゲート絶縁膜の前記半導体層の前記表面に接する部分を覆うように、前記半導体層上に形成された層間膜をさらに含み、前記層間膜には、前記ソース層を選択的に露出させるコンタクトホールが形成されていてもよい（請求項１０）。
前記ソース層は、１μｍ〜１０μｍの厚さを有していてもよい（請求項１１）。また、前記半導体層は、炭化シリコン（ＳｉＣ）からなっていてもよい（請求項１２）。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の第１実施形態に係る半導体装置の模式的な断面図である。
【図２】図２は、本発明の第２実施形態に係る半導体装置の模式的な断面図である。
【図３】図３は、本発明の第３実施形態に係る半導体装置の模式的な断面図である。
【図４】図４は、本発明の第４実施形態に係る半導体装置の模式的な断面図である。
【図５】図５は、前記半導体装置の製造方法を説明するためのフロー図である。
【図６】図６は、上部エッジに傾斜面を形成する工程を説明するための図である。
【図７】図７は、上部エッジに円形面を形成する工程を説明するための図である。
【発明を実施するための形態】
【００１３】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１の模式的な断面図である。
半導体装置１は、ＳｉＣ（炭化シリコン）を用いたパワーＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field Effect Transistor)素子（個別素子）を含む。半導体装置１は、本発明の半導体層の一例としてのＳｉＣ基板２を備えている。
【００１４】
ＳｉＣ基板２は、ｎ−型ドレイン層３、ｐ型チャネル層４およびｎ＋型ソース層５が順に積層された構造を有しており、ｎ＋型ソース層５がその表面６に露出している。ｎ型ドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用でき（以下、同じ）、ｐ型ドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる。
【００１５】
ｎ−型ドレイン層３は、厚さが１μｍ〜１００μｍであり、ドーパント濃度が１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３である。ｐ型チャネル層４は、厚さが０．１μｍ〜１μｍであり、ドーパント濃度が１×１０１６ｃｍ−３〜１×１０２０ｃｍ−３である。ｎ＋型ソース層５は、厚さが０．０５μｍ〜０．５μｍであり、ドーパント濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３である。
【００１６】
また、ＳｉＣ基板２には、ゲートトレンチ７が形成されている。ゲートトレンチ７は、ＳｉＣ基板２の表面６からｎ＋型ソース層５およびｐ型チャネル層４を貫通して、最深部がｎ−型ドレイン層３に達している。また、この実施形態では、ゲートトレンチ７は、底面８から開口端に至るまで一定の幅で形成されている。つまり、ゲートトレンチ７において互いに対向する側面９間の距離が、ゲートトレンチ７の深さ方向のいずれの位置においても一定である。
【００１７】
ゲートトレンチ７の内面（底面８および側面９）およびＳｉＣ基板２の表面６には、ゲート絶縁膜１０が配置されている。ゲート絶縁膜１０は、たとえば、酸化シリコン（ＳｉＯ２）等の絶縁材料からなる。この実施形態では、ゲート絶縁膜１０は、その一方表面および他方表面がゲートトレンチ７の内面（底面８および側面９）およびＳｉＣ基板２の表面６に倣うように形成されている。
【００１８】
ゲート絶縁膜１０は、ゲートトレンチ７の底面８上の底面絶縁膜１１、側面９上の側面絶縁膜１２およびＳｉＣ基板２の表面６上の平面絶縁膜１３を一体的に含む。ゲート絶縁膜１０は、各部位の絶縁膜１１〜１３で互いに厚さが異なっている。平面絶縁膜１３および底面絶縁膜１１は、側面絶縁膜１２に比べて厚く形成されている。具体的には、側面絶縁膜１２の厚さＴ１が０．０１０μｍ〜０．２００μｍであるのに対し、底面絶縁膜１１および平面絶縁膜１３の厚さＴ２，Ｔ３は、それぞれ０．０５μｍ〜０．５μｍおよび０．０５μｍ〜０．５μｍである。各絶縁膜１１〜１３は、上記した範囲で、それぞれが接する面に対して一定の厚さを有している。
【００１９】
そして、ゲートトレンチ７には、ゲート絶縁膜１０を介してゲート電極１４が埋め込まれている。ゲート電極１４は、たとえば、ポリシリコン等の導電材料からなる。この実施形態では、ゲート電極１４は、ＳｉＣ基板２の表面６の上方に延びる延出部１５を一体的に有している。延出部１５は、その上面１６が平面絶縁膜１３の厚さ方向途中に位置するように形成されている。とりわけ、延出部１５において、ゲートトレンチ７の側面９近傍における外周部１７は、その内方領域に比べて上方に反り上がっている。
【００２０】
図２〜図４は、本発明の第２〜第４実施形態に係る半導体装置２１，３１，４１の模式的な断面図である。図２〜図４において、各図よりも前述した図に示された各部と対応する部分には同一の参照符号を付して示す。
図２に示すように、第２実施形態の半導体装置２１は、ゲートトレンチ７の開口端に、ＳｉＣ基板２の表面６に連なる傾斜面２２を側面９の一部として有する上部エッジ２３をさらに含む。そして、側面絶縁膜１２は、当該上部エッジ２３においてゲートトレンチ７の内方へ突出するように、当該側面絶縁膜１２の他の部分に比べて選択的に厚くなったオーバーハング部２４を含む。
【００２１】
オーバーハング部２４は、ゲートトレンチ７を幅方向に横切る切断面での断面視において、ゲートトレンチ７の内方へ膨らむ円形状を有している。これにより、ゲート電極１４は、上面１６からゲートトレンチ７の深さ方向に、ゲートトレンチ７の幅方向両側からオーバーハング部２４に沿って円形状に選択的に凹んだ括れ部２５を有している。
図３に示す第３実施形態の半導体装置３１では、半導体装置２１の傾斜面２２を有する上部エッジ２３に代わり、ゲートトレンチ７の開口端に、ＳｉＣ基板２の表面６に連なる円形面３２を側面９の一部として有する上部エッジ３３を含む。つまり、上部エッジ３３が鋭くなっておらず、円形面３２によって丸みを帯びている。
【００２２】
図４に示す第４実施形態の半導体装置４１は、半導体装置３１の構成に加えて、ゲート電極１４の上面１６を覆うように平面絶縁膜１３上に形成された層間膜４２をさらに含む。層間膜４２は、たとえば、酸化シリコン（ＳｉＯ２）からなる。また、層間膜４２および平面絶縁膜１３には、これらを連続して貫通し、ｎ＋型ソース層５を選択的に露出させるコンタクトホール４３が形成されている。このコンタクトホール４３には、たとえば、アルミニウム（Ａｌ）等の導電材料からなるソース電極（図示せず）が埋め込まれる。
【００２３】
図５は、半導体装置１の製造方法を説明するためのフロー図である。
半導体装置１を製造するには、たとえば、ＳｉＣ基板２の表面６に選択的に不純物を注入し、アニール処理する（ステップＳ１）。これにより、ｐ型チャネル層４、ｎ＋型ソース層５等の不純物領域が形成される。また、ＳｉＣ基板２の残ったｎ−型領域がｎ−型ドレイン層３として形成される。
【００２４】
次に、所定パターンでＳｉＣ基板２を表面６からエッチングすることによって、ＳｉＣ基板２にゲートトレンチ７が形成される（ステップＳ２）。
次の工程は、ゲート絶縁膜１０の形成である。ゲート絶縁膜１０の形成は、ゲートトレンチ７の側面９に堆積される部分に比べて、ＳｉＣ基板２の表面６およびゲートトレンチ７の底面８に堆積される部分が選択的に厚くなるように、所定の条件（ガス流量、ガス種、ガス比率、ガス供給時間等）下でのＣＶＤ法を用いて、ゲートトレンチ７内に酸化シリコン（ＳｉＯ２）を堆積させる（ステップＳ３）。この際、第２〜第４実施形態の半導体装置２１，３１，４１を製造するのであれば、オーバーハング部２４の形状も考慮してＣＶＤの条件を設定する。これにより、底面絶縁膜１１、側面絶縁膜１２および平面絶縁膜１３を一体的に有するゲート絶縁膜１０が形成される。
【００２５】
ここで、図２に示したように上部エッジ２３に傾斜面２２を形成する場合には、ゲートトレンチ７の形成後、ゲート絶縁膜１０の形成前に、ＳｉＣ基板２を熱酸化する。具体的には、図６に示すように、ＳｉＣ基板２を熱酸化することによって、犠牲酸化膜４４が形成される。犠牲酸化膜４４の形成に際して、ゲートトレンチ７近傍では、ＳｉＣ基板２の表面６およびゲートトレンチ７の側面９の両方から一様に酸化が始まる。そのため、上部エッジ２３ではＳｉＣ基板２の表面６から進行した酸化膜と、ゲートトレンチ７の側面９から進行した酸化膜が、他の領域に比べて先に一体化する。これによって一体化した酸化膜の下方に傾斜面２２が形成されることとなる。その後、犠牲酸化膜４４を除去し、ゲート絶縁膜１０を、前述の記載に倣って形成すればよい（ステップＳ３）。
【００２６】
この図６の手法を採用する場合、図２のようにＳｉＣ基板２の表面６側にｐ型チャネル層４やｎ＋型ソース層５が形成されているので、当該部分においてはｎ−型ドレイン層３よりも熱酸化レートが速くなるので、より簡単に傾斜面２２を形成することができる。
一方、図３および図４に示したように上部エッジ３３に円形面３２を形成する場合には、ゲートトレンチ７の形成後、ゲート絶縁膜１０の形成前に、ＳｉＣ基板２をＨ２アニール処理する。具体的には、図７に示すように、ＳｉＣ基板２に対して１４００℃以上でＨ２アニール（Ｈ２エッチング）を施すことによって、上部エッジ３３に円形面３２が形成される。
【００２７】
再び図５に戻って、ゲート絶縁膜１０の形成後、ゲートトレンチ７を埋め戻し、ゲートトレンチ７全体が隠れるまでポリシリコンを堆積する（ステップＳ４）。そして、堆積したポリシリコンをエッチバックすることによって、ゲート電極１４が形成される（ステップＳ５）。なお、図２〜図４の半導体装置２１，３１，４１では、ゲート絶縁膜１０にオーバーハング部２４が形成されているので、オーバーハング部２４の内側にポリシリコンが堆積することによって、ゲート電極１４に括れ部２５が自動的に形成される。
【００２８】
次に、図４の半導体装置４１に関しては、ＣＶＤ法によって、ＳｉＣ基板２上に、層間膜４２を形成する（ステップＳ６）。次に、層間膜４２をパターニングすることによって、コンタクトホール４３を形成する（ステップＳ７）。
次に、スパッタ法、蒸着法によって、層間膜４２上にアルミニウム等の金属材料を堆積させる（ステップＳ８）。これにより、ソース電極（図示せず）が形成される。以上の工程等を経て、図１〜図４に示す半導体装置１，２１，３１，４１を得ることができる。
【００２９】
以上の半導体装置１，２１，３１，４１によれば、側面絶縁膜１２に比べて平面絶縁膜１３が厚いので（Ｔ１＜Ｔ３）、ポリシリコンをエッチングバックする際（ステップＳ５）のエッチングマージンを比較的大きくとることができる。そのため、０．０５μｍ〜０．５μｍ厚さのｎ＋型ソース層５を採用する場合に、ポリシリコンが過剰エッチバックされても、ｎ＋型ソース層５に対してゲート電極１４を確実にオーバーラップさせることができる。これにより、トランジスタ動作を良好に行うことができる半導体装置を製造できるので、歩留りを向上させることができる。
【００３０】
たとえば、ｎ＋型ソース層５が０．２μｍ程度の薄さである場合、ポリシリコンのエッチバック面（上面１６）をｎ＋型ソース層５の途中で留めるには、当該エッチバック面がＳｉＣ基板２の表面６に到達してから６０秒以内程度でエッチバックを停止する必要がある。したがって、計算上は、エッチバック面が表面６に到達したことを確認してから、６０秒以内でエッチバックを停止すればよい。しかしながら、ウエハ面内でエッチバック面に高低差（面内ばらつき）があることから、ウエハのある領域ではエッチバック面をｎ＋型ソース層５の途中で留めることができても、他の領域では過剰エッチングになり、エッチバック面がｐ型チャネル層４まで達する場合がある。そこで、この実施形態によれば、平面絶縁膜１３によって大きくなったエッチングマージンによって、このような課題を解決することができる。
【００３１】
また、側面絶縁膜１２の厚膜化を抑えることで、ｐ型チャネル層４におけるゲートトレンチ７の側面９近傍に誘起されるキャリアの量の減少を抑制することができる。その結果、チャネル抵抗の増加を抑制できるので、性能の信頼性を維持することができる。
しかも、底面絶縁膜１１も側面絶縁膜１２に比べて厚いので（Ｔ１＜Ｔ２）、ゲートトレンチ７底部への電界集中を緩和することができる。その結果、性能の信頼性を向上させることができる。
【００３２】
さらに、第２〜第４実施形態の半導体装置２１，３１，４１によれば、ゲートトレンチ７の上部エッジ２３，３３にオーバーハング部２４が形成されているので、上部エッジ２３，３３におけるゲート絶縁膜１０の耐圧を向上させることができる。そのため、ゲートのオン時に上部エッジ２３，３３に電界が集中しても、上部エッジ２３，３３でのゲート絶縁膜１０の絶縁破壊を防止することができる。とくに、オーバーハング部２４がゲートトレンチ７の内方へ膨らむ円形状であるため、オーバーハング部２４の全体に万遍なく電界を分散させることができる。その結果、ゲートオン電圧に対する信頼性を向上させることができる。
また、ゲートのオン時に上部エッジ２３，３３にかかる電界を傾斜面２２もしくは円形面３２内に分散させて、電界集中を緩和することができる。
【００３３】
以上、この発明の実施形態を説明したが、この発明は、他の形態で実施することもできる。
たとえば、前述の各半導体装置の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【００３４】
また、半導体装置１等に採用される半導体は、ＳｉＣに限らず、たとえば、Ｓｉ、ＧａＮ、ダイヤモンド等であってもよい。
本発明の半導体装置は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
【００３５】
また、前述の実施形態の開示から把握される特徴は、異なる実施形態間でも互いに組み合わせることができる。また、各実施形態において表した構成要素は、この発明の範囲で組み合わせることができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００３６】
１  半導体装置
２  ＳｉＣ基板
３  ｎ−ドレイン層
４  ｐ型チャネル層
５  ｎ＋型ソース層
６  表面
７  ゲートトレンチ
８  底面
９  側面
１０  ゲート絶縁膜
１１  底面絶縁膜
１２  側面絶縁膜
１３  平面絶縁膜
１４  ゲート電極
１５  延出部
１６  上面
１７  外周部
２１  半導体装置
２２  傾斜面
２３  上部エッジ
２４  オーバーハング部
２５  括れ部
３１  半導体装置
３２  円形面
３３  上部エッジ
４１  半導体装置
４２  層間膜
４３  コンタクトホール
【図１】
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【図２】
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【図３】
2014038966.tif 000005
【図４】
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【図５】
2014038966.tif 000007
【図６】
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【図７】
2014038966.tif 000009