(57)【要約】【課題】トレンチ構造の素子分離層を形成する途中でも、素子分離層を形成する以外の他の処理を行うことを可能とした、プロセスの自由度が高い半導体装置の製造方法を提供する。【解決手段】シリコン基板１の上方にＣＶＤ酸化膜１３を堆積して、トレンチ３に残されたポリシリコン膜７を覆う。次に、ＣＶＤ酸化膜１３上にＢＰＳＧ膜１５を堆積する。そして、ＢＰＳＧ膜１５の表面が平坦化された後で、ＢＰＳＧ膜１５及びＣＶＤ酸化膜１３にウェットエッチング処理を施して、ＢＰＳＧ膜１５を全て除去すると共に、少なくともトレンチ３にＣＶＤ酸化膜１３を残す。その後、トレンチ３に残されたＣＶＤ酸化膜１３にドライエッチング処理を施す。ＢＰＳＧ膜１５を堆積する工程では、ウェットエッチング処理におけるＢＰＳＧ膜１５のエッチングレートがＣＶＤ酸化膜１３のエッチングレート以下となるように、ＢＰＳＧ膜１５におけるＢ濃度、Ｐ濃度を予め調整しておく。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板にトレンチを形成する工程と、
前記半導体基板の上方にポリシリコン膜を堆積して、前記トレンチの前記ポリシリコン膜の上面側には割れ目を形成する工程と、
前記ポリシリコン膜をエッチングして、前記トレンチに前記ポリシリコン膜を残しつつ、前記トレンチ以外の前記半導体基板の上方から前記ポリシリコン膜を除去する工程と、
前記半導体基板の上方にＣＶＤ酸化膜を堆積して、前記トレンチに残された前記ポリシリコン膜を覆う工程と、
前記ＣＶＤ酸化膜上にＢＰＳＧ膜を堆積する工程と、
前記ＢＰＳＧ膜及び前記ＣＶＤ酸化膜をエッチングして、前記ＢＰＳＧ膜を全て除去すると共に、少なくとも前記トレンチに前記ＣＶＤ酸化膜を残す工程と、を備え、
前記ＢＰＳＧ膜を堆積する工程では、前記ＢＰＳＧ膜のエッチングレートが前記ＣＶＤ酸化膜のエッチングレート以下となるように、前記ＢＰＳＧ膜におけるボロン濃度及びリン濃度を予め調整しておく半導体装置の製造方法。
【請求項２】
前記ポリシリコン膜を除去する工程では、
等方性ガスエッチングにより前記ポリシリコン膜を除去して、前記トレンチに残された前記ポリシリコン膜の上面の形状をＶ字形状又はＵ字形状にする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ポリシリコン膜を除去する工程では、
等方性ガスエッチングにより前記ポリシリコン膜を除去して、前記トレンチに残された前記ポリシリコン膜の上面に、第１の窪みを形成する請求項１に記載の半導体装置の製造方法。
【請求項４】
半導体基板にトレンチを形成する工程と、
前記トレンチが形成された前記半導体基板の表面に熱酸化膜を形成する工程と、
前記熱酸化膜が形成された後で、前記熱酸化膜上に半導体膜を堆積して前記トレンチを前記半導体膜で埋め込む工程と、
前記半導体膜にドライエッチング処理を施して、前記トレンチに前記半導体膜を残しつつ、前記トレンチ以外の前記半導体基板の上方から前記半導体膜を除去する工程と、
前記半導体基板の上方にＣＶＤ酸化膜を堆積して、前記トレンチに残された前記半導体膜を覆う工程と、
前記ＣＶＤ酸化膜上にＢＰＳＧ膜を堆積する工程と、
前記ＢＰＳＧ膜の表面を平坦化する工程と、
前記ＢＰＳＧ膜が平坦化された後で、前記ＢＰＳＧ膜及び前記ＣＶＤ酸化膜にウェットエッチング処理を施して、前記ＢＰＳＧ膜を全て除去すると共に、少なくとも前記トレンチに前記ＣＶＤ酸化膜を残す工程と、
前記トレンチに残された前記ＣＶＤ酸化膜にドライエッチング処理を施す工程と、を備え、
前記ＢＰＳＧ膜を堆積する工程では、前記ウェットエッチング処理における前記ＢＰＳＧ膜のエッチングレートが前記ＣＶＤ酸化膜のエッチングレート以下となるように、前記ＢＰＳＧ膜におけるボロン濃度及びリン濃度を予め調整しておく半導体装置の製造方法。
【請求項５】
前記トレンチを形成する工程では、前記半導体基板の素子分離領域に第１のトレンチを形成すると共に、前記半導体基板の素子領域に第２のトレンチを形成し、
前記熱酸化膜を形成する工程では、前記第１のトレンチが形成された前記半導体基板の表面に第１の熱酸化膜を形成すると共に、前記第２のトレンチが形成された前記半導体基板の表面に第２の熱酸化膜を形成し、
前記半導体膜を堆積する工程では、前記第１のトレンチを第１の半導体膜で埋め込むと共に、前記第２のトレンチを第２の半導体膜で埋め込む請求項４に記載の半導体装置の製造方法。
【請求項６】
前記半導体膜にドライエッチング処理を施す工程と前記ＣＶＤ酸化膜を堆積する工程との間に、前記半導体基板に不純物をイオン注入する工程をさらに備える請求項４又は請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体基板に第１導電型の第１不純物層を形成する工程と、
前記半導体基板の前記第１不純物層上に第２導電型の第２不純物層を形成する工程と、
前記半導体基板の素子分離領域に前記第１不純物層に達するように第１のトレンチを形成すると同時に、前記半導体基板の素子領域に前記第１不純物層に達するように第２のトレンチを形成する工程と、
前記第１のトレンチ及び前記第２のトレンチが形成された前記半導体基板の上方にポリシリコン膜を堆積する工程と、
レジストパターンを用いて前記ポリシリコン膜をエッチングし、前記第１のトレンチ及び前記第２のトレンチに前記ポリシリコン膜を残しつつ、それ以外の前記半導体基板の上方から前記ポリシリコン膜を除去する工程と、
前記第２不純物層の上層に第１導電型の不純物を注入して、第１導電型の第３不純物層を形成する工程と、
前記半導体基板の上方にＣＶＤ酸化膜を堆積して、前記第１のトレンチ及び前記第２のトレンチに残された前記ポリシリコン膜を覆う工程と、
前記ＣＶＤ酸化膜上にＢＰＳＧ膜を堆積する工程と、
前記ＢＰＳＧ膜及び前記ＣＶＤ酸化膜をエッチングして、前記ＢＰＳＧ膜を全て除去すると共に、少なくとも前記第１のトレンチに前記ＣＶＤ酸化膜を残す工程と、を備え、
前記ＢＰＳＧ膜を堆積する工程では、前記ＢＰＳＧ膜のエッチングレートが前記ＣＶＤ酸化膜のエッチングレート以下となるように、前記ＢＰＳＧ膜におけるボロン濃度及びリン濃度を予め調整しておく半導体装置の製造方法。
【請求項８】
前記素子領域に、前記第２のトレンチに残された前記ポリシリコン膜をゲート電極膜とするＵＭＯＳトランジスタを形成する請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、トレンチ構造の素子分離層を形成する途中でも、素子分離層を形成する以外の他の処理を行うことを可能とした、プロセスの自由度が高い半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴い、素子間を電気的に分離する素子分離層は、トレンチ構造が主流となりつつある。特許文献１の第１図には、トレンチ構造の素子分離層の形成工程が開示されている。第１図では、まず、Ｐ型シリコン基板上に熱酸化シリコン膜と、多結晶シリコン膜と、シリコン酸化膜とを順次積層する。次に、シリコン酸化膜をパターニングし、これをマスクに用いて多結晶シリコン膜と熱酸化シリコン膜を所定のパターンにエッチングし、さらにシリコン基板をエッチングする。これにより、シリコン基板の素子分離領域にトレンチ（即ち、溝）を形成する。
【０００３】
次に、このトレンチ内に熱酸化シリコン絶縁層を形成し、その上にＢＰＳＧ膜を堆積する。そして、ＢＰＳＧ膜をアニールして平坦化（リフロー：Ｒｅｆｌｏｗ）する。ＢＰＳＧ膜を平坦化した後、ＢＰＳＧ膜に希釈ＨＦを用いたエッチング処理を施し、ＢＰＳＧ膜の表面の高さをシリコン基板の表面高さ以下とする。次に、ＢＰＳＧ膜の表面を覆うようにトレンチにＨＴＯ膜を堆積し、その上にさらにＢＰＳＧ膜を堆積する。その後、ＢＰＳＧ膜とＨＴＯ膜にバッファードフッ酸（ＢＨＦ）を用いたエッチング処理を施し、さらに反応性イオンエッチング処理を施す。これにより、シリコン基板の素子分離領域にトレンチ構造の素子分離層が完成する。素子分離層が完成した後、シリコン基板上に残されていた多結晶シリコン膜と熱酸化シリコン膜とを順次除去する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平３−１５３０３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示された方法では、多結晶シリコン膜はトレンチを形成する前にシリコン基板の上方に形成され、素子分離層が完成した後で除去される。つまり、素子分離層の形成工程で、シリコン基板の素子分離領域以外の他の領域（例えば、素子領域）は多結晶シリコン膜により常に覆われていた。この多結晶シリコン膜は、素子分離層の高さ調整に用いるため、素子分離層の完成前に除去することはできない。
【０００６】
このため、特許文献１に開示された方法では、素子分離層の形成工程を一貫して行う必要があった。素子分離層を形成する途中で、素子領域に対するイオン注入など他の処理を行うことができないため、プロセスの自由度が低いという課題があった。
そこで、この発明はこのような事情に鑑みてされたものであって、トレンチ構造の素子分離層を形成する途中でも、素子分離層を形成する以外の他の処理を行うことを可能とした、プロセスの自由度が高い半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の一態様に係る半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、前記半導体基板の上方にポリシリコン膜を堆積して、前記トレンチの前記ポリシリコン膜の上面側には割れ目を形成する工程と、前記ポリシリコン膜をエッチングして、前記トレンチに前記ポリシリコン膜を残しつつ、前記トレンチ以外の前記半導体基板の上方から前記ポリシリコン膜を除去する工程と、前記半導体基板の上方にＣＶＤ酸化膜を堆積して、前記トレンチに残された前記ポリシリコン膜を覆う工程と、前記ＣＶＤ酸化膜上にＢＰＳＧ膜を堆積する工程と、前記ＢＰＳＧ膜及び前記ＣＶＤ酸化膜をエッチングして、前記ＢＰＳＧ膜を全て除去すると共に、少なくとも前記トレンチに前記ＣＶＤ酸化膜を残す工程と、を備え、前記ＢＰＳＧ膜を堆積する工程では、前記ＢＰＳＧ膜のエッチングレートが前記ＣＶＤ酸化膜のエッチングレート以下となるように、前記ＢＰＳＧ膜におけるボロン濃度及びリン濃度を予め調整しておく。
【０００８】
ここで、ＣＶＤ酸化膜とは、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成される酸化膜のことである。ＢＰＳＧ膜とは、ＣＶＤ法で形成される、ボロン（Ｂ）とリン（Ｐ）を含むシリコン酸化膜のことである。
また、上記の半導体装置の製造方法において、前記ポリシリコン膜を除去する工程では、等方性ガスエッチングにより前記ポリシリコン膜を除去して、前記トレンチに残された前記ポリシリコン膜の上面の形状をＶ字形状又はＵ字形状にしてもよい。
【０００９】
また、上記の半導体装置の製造方法において、前記ポリシリコン膜を除去する工程では、等方性ガスエッチングにより前記ポリシリコン膜を除去して、前記トレンチに残された前記ポリシリコン膜の上面に、第１の窪みを形成してもよい。
本発明の別の態様に係る半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、前記トレンチが形成された前記半導体基板の表面に熱酸化膜を形成する工程と、前記熱酸化膜が形成された後で、前記熱酸化膜上に半導体膜を堆積して前記トレンチを前記半導体膜で埋め込む工程と、前記半導体膜にドライエッチング処理を施して、前記トレンチに前記半導体膜を残しつつ、前記トレンチ以外の前記半導体基板の上方から前記半導体膜を除去する工程と、前記半導体基板の上方にＣＶＤ酸化膜を堆積して、前記トレンチに残された前記半導体膜を覆う工程と、前記ＣＶＤ酸化膜上にＢＰＳＧ膜を堆積する工程と、前記ＢＰＳＧ膜の表面を平坦化する工程と、前記ＢＰＳＧ膜が平坦化された後で、前記ＢＰＳＧ膜及び前記ＣＶＤ酸化膜にウェットエッチング処理を施して、前記ＢＰＳＧ膜を全て除去すると共に、少なくとも前記トレンチに前記ＣＶＤ酸化膜を残す工程と、前記トレンチに残された前記ＣＶＤ酸化膜にドライエッチング処理を施す工程と、を備え、前記ＢＰＳＧ膜を堆積する工程では、前記ウェットエッチング処理における前記ＢＰＳＧ膜のエッチングレートが前記ＣＶＤ酸化膜のエッチングレート以下となるように、前記ＢＰＳＧ膜におけるボロン濃度及びリン濃度を予め調整しておいてもよい。
【００１０】
また、上記の半導体装置の製造方法において、前記トレンチを形成する工程では、前記半導体基板の素子分離領域に第１のトレンチを形成すると共に、前記半導体基板の素子領域に第２のトレンチを形成し、前記熱酸化膜を形成する工程では、前記第１のトレンチが形成された前記半導体基板の表面に第１の熱酸化膜を形成すると共に、前記第２のトレンチが形成された前記半導体基板の表面に第２の熱酸化膜を形成し、前記半導体膜を堆積する工程では、前記第１のトレンチを第１の半導体膜で埋め込むと共に、前記第２のトレンチを第２の半導体膜で埋め込んでもよい。
【００１１】
また、上記の半導体装置の製造方法において、前記半導体膜にドライエッチング処理を施す工程と前記ＣＶＤ酸化膜を堆積する工程との間に、前記半導体基板に不純物をイオン注入する工程をさらに備えてもよい。
【００１２】
本発明のさらに別の態様に係る半導体装置の製造方法は、半導体基板に第１導電型の第１不純物層を形成する工程と、前記半導体基板の前記第１不純物層上に第２導電型の第２不純物層を形成する工程と、前記半導体基板の素子分離領域に前記第１不純物層に達するように第１のトレンチを形成すると同時に、前記半導体基板の素子領域に前記第１不純物層に達するように第２のトレンチを形成する工程と、前記第１のトレンチ及び前記第２のトレンチが形成された前記半導体基板の上方にポリシリコン膜を堆積する工程と、レジストパターンを用いて前記ポリシリコン膜をエッチングし、前記第１のトレンチ及び前記第２のトレンチに前記ポリシリコン膜を残しつつ、それ以外の前記半導体基板の上方から前記ポリシリコン膜を除去する工程と、前記第２不純物層の上層に第１導電型の不純物を注入して、第１導電型の第３不純物層を形成する工程と、前記半導体基板の上方にＣＶＤ酸化膜を堆積して、前記第１のトレンチ及び前記第２のトレンチに残された前記ポリシリコン膜を覆う工程と、前記ＣＶＤ酸化膜上にＢＰＳＧ膜を堆積する工程と、前記ＢＰＳＧ膜及び前記ＣＶＤ酸化膜をエッチングして、前記ＢＰＳＧ膜を全て除去すると共に、少なくとも前記第１のトレンチに前記ＣＶＤ酸化膜を残す工程と、を備え、前記ＢＰＳＧ膜を堆積する工程では、前記ＢＰＳＧ膜のエッチングレートが前記ＣＶＤ酸化膜のエッチングレート以下となるように、前記ＢＰＳＧ膜におけるボロン濃度及びリン濃度を予め調整しておく。
【００１３】
また、上記の半導体装置の製造方法において、前記素子領域に、前記第２のトレンチに残された前記ポリシリコン膜をゲート電極膜とするＵＭＯＳトランジスタを形成してもよい。
【発明の効果】
【００１４】
本発明の一態様によれば、半導体基板の表面に対する素子分離層の平坦化と高さ調整は、ＣＶＤ酸化膜に対するウェットエッチング処理とドライエッチング処理とで行う。素子分離層の高さを調整するために、素子分離領域以外の他の領域を厚く覆い続けるような膜を形成する必要はない。従って、素子分離層を形成する途中でも、素子分離領域以外の他の領域に対して、素子分離層を形成する以外の他の処理を行うことが可能である。素子分離層の形成工程を一貫して行う必要はないため、プロセスの自由度が高い。
【図面の簡単な説明】
【００１５】
【図１】第１実施形態に係る素子分離層５０の形成方法を工程順に示す断面図。
【図２】ＢＰＳＧ膜におけるＢ／Ｐ比とエッチングレートとの関係を示す図。
【図３】第２実施形態に係る半導体装置１００の製造方法を工程順に示す断面図。
【図４】第２実施形態に係る半導体装置１００の製造方法を工程順に示す断面図。
【発明を実施するための形態】
【００１６】
以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
＜第１実施形態＞
（製造方法）
図１は、本発明の第１実施形態に係る素子分離層５０の形成方法を工程順に示す断面図である。
【００１７】
図１（ａ）では、まず、シリコン基板１の素子分離領域にトレンチ３を形成する。例えば、シリコン基板１の素子分離領域の上方を開口し、それ以外の領域を覆うマスク材（図示せず）をシリコン基板１上に形成する。マスク材は、例えばレジストパターン、又は、シリコン酸化膜、シリコン窒化膜若しくはポリシリコン膜等からなるハードマスクである。次に、マスク材下から露出しているシリコン基板１の表面をドライエッチングする。ドライエッチングは例えばプラズマエッチングであり、エッチングガスには例えば四フッ化炭素（ＣＦ４）ガスを用いる。このようにして、シリコン基板１の素子分離領域にトレンチ３を形成する。トレンチ３のシリコン基板１表面からの深さｄは例えば１．０〜２．０μｍである。また、トレンチ３の幅方向の長さｗは例えば０．３〜０．６μｍである。トレンチ３を形成した後、シリコン基板１上からマスク材を除去する。
【００１８】
次に、図１（ｂ）に示すように、トレンチ３が形成されたシリコン基板１に熱酸化処理を施して、シリコン基板１の表面にシリコン酸化膜５を形成する。シリコン酸化膜５の膜厚は例えば１００〜１０００Åである。そして、シリコン酸化膜５上にポリシリコン膜７を堆積して、トレンチ３をポリシリコン膜７で埋め込む。ポリシリコン膜７の厚さは、例えば８０００〜１００００Åである。このとき、ポリシリコン膜７の堆積条件を調整（例えば、堆積スピードを速く）し、トレンチ３内部に埋め込まれたポリシリコン膜７の上面側の中央部に割れ目（Ｓｅａｍ）６を形成する。
【００１９】
次に、図１（ｃ）に示すように、ポリシリコン膜７にドライエッチング処理を施して、トレンチ３にポリシリコン膜７を残しつつ、トレンチ３以外のシリコン基板１の上方からポリシリコン膜７を除去する。ドライエッチングは例えばプラズマエッチング（等方性ガスエッチング）であり、エッチングガスには例えばＣＦ４ガスを用いる。このドライエッチングでは、エッチング前のポリシリコン膜７表面の凹凸が、エッチング後のポリシリコン膜７表面に反映される。加えて、前述の工程において、ポリシリコン膜７の上面側にあえて形成した割れ目（Ｓｅａｍ）６にエッチング液（Ｅｔｃｈａｎｔ）が浸み込むことで、埋め込まれたポリシリコン膜７の上面の中央部のエッチングが加速される。これにより、埋め込まれたポリシリコン膜７の上面は、断面視でＶ字形状又はＵ字形状を呈する。
【００２０】
このため、トレンチ３内に残されたポリシリコン膜７の表面（上面）には、エッチング前の凹凸を反映・強調した結果として、窪み８が形成されている。この窪み８の形成により、次に続くＣＶＤ酸化膜１３を堆積する工程において、ＣＶＤ酸化膜１３の埋め込み性（カバレッジ：Ｃｏｖｅｒａｇｅ）が向上する。
【００２１】
次に、図１（ｄ）に示すように、シリコン基板１に熱酸化処理を施して、トレンチ３に残されたポリシリコン膜７の表面にシリコン酸化膜１１を形成する。シリコン酸化膜１１の厚さは、例えば、３００〜１０００Åである。次に、シリコン基板１の上方にＣＶＤ酸化膜１３を堆積して、トレンチ３内のポリシリコン膜７を覆う。ＣＶＤ酸化膜１３は、ＣＶＤ法で形成された酸化膜であり、例えばノンドープの（即ち、ボロン（Ｂ）、リン（Ｐ）等の不純物が添加されていない）シリコン酸化膜である。ＣＶＤ酸化膜１３の厚さは、例えば８０００〜１００００Åである。ＣＶＤ酸化膜１３の表面には、ポリシリコン膜７の窪み８を反映した、窪み８’が形成される。
【００２２】
このとき、窪み８で呈するＶ字形状により、トレンチ３内に埋め込まれたＣＶＤ酸化膜１３の埋め込み性（Ｃｏｖｅｒａｇｅ）が改善され、窪み８’下のシリコン酸化膜１１内部へのＳｅａｍの発生を抑制できる。
次に、ＣＶＤ酸化膜１３上にＢＰＳＧ膜１５を堆積する。ＢＰＳＧ膜１５は、ＣＶＤ法で形成された、ボロン（Ｂ）とリン（Ｐ）を含むシリコン酸化膜である。ＢＰＳＧ膜１５の厚さは、例えば４７５０〜５２５０Åである。また、このＢＰＳＧ膜１５を堆積する工程では、後述するウェットエッチング処理でＢＰＳＧ膜１５のエッチングレートがＣＶＤ酸化膜１３のエッチングレート以下となるように、ＢＰＳＧ膜１５におけるボロンの濃度（以下、Ｂ濃度）と、リンの濃度（以下、Ｐ濃度）を予め調整しておく。例えば、ＢＰＳＧ膜１５のエッチングレートがＣＶＤ酸化膜１３のエッチングレート以下となるように、ＢＰＳＧ膜１５におけるＰ濃度を５．０５〜５．６５質量％、Ｂ濃度を３．０５〜３．４５質量％にそれぞれ調整しておく。ＢＰＳＧ膜１５を形成した後、ＢＰＳＧ膜１５に熱処理を施して、その表面を平坦化する（即ち、リフローする）。
【００２３】
次に、平坦化されたＢＰＳＧ膜１５とＣＶＤ酸化膜１３とにウェットエッチング処理を施して、ＢＰＳＧ膜１５を全て除去すると共に、少なくともトレンチ３にＣＶＤ酸化膜１３を残す。エッチング液には、例えば、濃度１６ｗｔ％のフッ酸水溶液（１６％ＨＦａｑ）を用いる。
このウェットエッチング処理では、上述したように、ＢＰＳＧ膜１５のＢ、Ｐの各濃度が予め調整されており、ＢＰＳＧ膜１５のエッチングレートがＣＶＤ酸化膜１３のエッチングレート以下に設定されている。これにより、トレンチ３に残されるＣＶＤ酸化膜１３の表面から窪み８’が除去される。即ち、ＢＰＳＧ膜１５のエッチングレートがＣＶＤ酸化膜１３のエッチングレートと同じ値の場合は、トレンチ３に残されるＣＶＤ酸化膜１３の表面は、リフロー後のＢＰＳＧ膜１５の表面が反映されるため、ほぼ平坦となる。また、ＢＰＳＧ膜１５のエッチングレートがＣＶＤ酸化膜１３のエッチングレートよりも小さい場合は、トレンチ３に残されるＣＶＤ酸化膜１３の表面は、図１（ｅ）に示すように、窪み８’が反転したような凸状となる。
【００２４】
その後、トレンチ３に残されたＣＶＤ酸化膜１３の表面や、シリコン基板１上のシリコン酸化膜５をドライエッチングする。このドライエッチングは例えばプラズマエッチングであり、エッチングガスには例えば四フッ化炭素（ＣＦ４）ガスを用いる。このドライエッチング処理では、エンドポイントを検出することにより、ＣＶＤ酸化膜１３のエッチング量をコントロールすることが容易となる。
【００２５】
例えば、シリコン酸化膜５に含まれる酸素の発光強度をモニタし、酸素の発光強度が予め設定した値（エンドポイント）以下となることを確認した後で、ドライエッチング処理を終了する。トレンチ３以外のシリコン基板１表面が完全に露出したときの発光強度をエンドポイントに設定することで、図１（ｆ）に示すように、トレンチ３に残されるＣＶＤ酸化膜１３の表面高さを、トレンチ３以外のシリコン基板１の表面高さに合わせることが容易となる。
【００２６】
以上の工程を経て、トレンチ３と、トレンチ３のシリコン基板１表面に形成されたシリコン酸化膜５と、シリコン酸化膜５を介してトレンチ３に埋め込まれたポリシリコン膜７と、ポリシリコン膜７の表面に形成されたシリコン酸化膜１１と、シリコン酸化膜１１上に形成されたＣＶＤ酸化膜１３とからなる素子分離層５０が完成する。
第１実施形態では、シリコン基板１が本発明の「半導体基板」に対応し、シリコン酸化膜５が本発明の「熱酸化膜」に対応している。また、ポリシリコン膜７が本発明の「半導体膜」に対応している。さらに、窪み８が本発明の「第１の窪み」に対応している。
【００２７】
（第１実施形態の効果）
本発明の第１実施形態は、以下の効果を奏する。
（１）シリコン基板１の表面に対する素子分離層５０の平坦化と高さ調整は、ＣＶＤ酸化膜１３に対するウェットエッチング処理とドライエッチング処理とで行う。従って、素子分離領域以外の他の領域（例えば、素子領域）をトレンチ３の形成前から素子分離層５０の完成後まで、高さ調整用の厚膜で覆い続ける必要はない。これにより、素子分離層を形成する途中でも、素子分離領域以外の他の領域に対して、素子分離層を形成する以外の他の処理を行うことが可能である。素子分離層の形成工程を一貫して行う必要はないため、プロセスの自由度が高い。
【００２８】
（２）ＢＰＳＧ膜１５を形成してＣＶＤ酸化膜１３の窪み８’を埋め込んでいる。また、ＢＰＳＧ膜１５の表面を平坦化している。これにより、ＢＰＳＧ膜１５とＣＶＤ酸化膜１３とにウェットエッチング処理を施す工程では、ＣＶＤ酸化膜１３の表面が露出するタイミングを、窪み８’を有する部分とそれ以外の部分とで異ならせることができ、窪み８’を有する部分が露出する前にそれ以外の部分を露出させてエッチング液に触れさせることができる。
【００２９】
（３）本発明者は、ＢＰＳＧ膜１５をフッ酸水溶液でエッチングする場合、ボロン（Ｂ）とリン（Ｐ）の濃度比（以下、Ｂ／Ｐ比）と、ウェットエッチンングのレートとの間に相関があることを確認している。図２に示すように、ＢＰＳＧ膜１５におけるＢ／Ｐ比が大きくなるほど、即ち、膜中でＰに対するＢの割合が大きくなるほど、ＢＰＳＧ膜１５のウェットエッチングのレートは小さくなる傾向がある。また、Ｂ／Ｐ比≦Ｘのとき、ＢＰＳＧ膜１５のエッチングレートがＣＶＤ酸化膜１３のエッチングレート以下となる。
【００３０】
そこで、第１実施形態では、ＢＰＳＧ膜１５のエッチングレートがＣＶＤ酸化膜１３のエッチングレート以下となるときのＢ濃度及びＰ濃度の数値範囲を予め実験等で求めておく。そして、ＢＰＳＧ膜１５の成膜時には、ＢＰＳＧ膜１５におけるＢ濃度及びＰ濃度が予め求めておいた数値範囲内となるようにそれぞれを調整する。これにより、ＢＰＳＧ膜１５とＣＶＤ酸化膜１３とにウェットエッチング処理を施す際に、ＢＰＳＧ膜１５のエッチングレートをＣＶＤ酸化膜１３のエッチングレート以下とすることができる。
【００３１】
ＢＰＳＧ膜１５のエッチングレートとＣＶＤ酸化膜１３のエッチングレートとが同じ場合は、平坦化されたＢＰＳＧ膜１５の表面がＣＶＤ酸化膜１３の表面に反映されるため、ＣＶＤ酸化膜１３の表面をほぼ平坦にすることができる。また、ＢＰＳＧ膜１５のエッチングレートがＣＶＤ酸化膜１３のエッチングレートよりも小さい場合は、トレンチ３に残されたＣＶＤ酸化膜１３の表面を、図１（ｅ）に示したように、凸状にすることができる。
【００３２】
（４）ＢＰＳＧ膜１５及びＣＶＤ酸化膜１３をウェットエッチングした後で、ＣＶＤ酸化膜１３をドライエッチングする。このドライエッチングでは、エンドポイントを検出してＣＶＤ酸化膜１３のエッチング量をコントロールすることができる。これにより、トレンチ３に残されたＣＶＤ酸化膜１３の表面高さを、トレンチ３以外のシリコン基板１の表面高さに合わせることが容易となる。また、ウェットエッチングでＣＶＤ酸化膜１３の表面が凸状に形成された場合でも、ドライエッチングで凸状の先端部は平坦な部位と比較してエッチングされ易い傾向がある。このため、ＣＶＤ酸化膜１３の表面を平坦に近づけることが可能である。
【００３３】
（５）また、特許文献１等に開示された従来技術と比べて、素子分離層５０を形成するために必要な工程数を少なくすることができる。
（６）トレンチ内部に堆積したポリシリコン膜７の窪み８を断面視でＶ字形状に形成することで、次の工程において、トレンチ内部に堆積するＣＶＤ酸化膜１３のＣｏｖｅｒａｇｅを改善することができる。その結果として、素子分離層５０のＳｅａｍの発生を抑制することができる。
【００３４】
ＣＶＤ酸化膜１３中にＳｅａｍがある場合を想定すると、ＢＰＳＧ膜１５及びＣＶＤ酸化膜１３をウェットエッチングする際に、ＣＶＤ酸化膜１３中のＳｅａｍへＥｔｃｈａｎｔが浸み込むことで、窪み８’が過度にエッチングされる。結果として、ＣＶＤ酸化膜１３の表面に窪みが発生し、平坦化することが困難な場合がある。
【００３５】
本実施形態では、トレンチ内部に埋め込まれたポリシリコン膜７の窪み８をＶ字形状に形成することによって、結果として、素子分離層を平坦化することができる。そのため、導電性のポリシリコン等の配線をエッチング加工する際に、素子分離層が窪んでいることによるエッチング残りの発生を抑制し、予期せぬリーク電流の発生や半導体装置の信頼性の悪化を防ぐことができ、素子分離（Ｉｓｏｌａｔｉｏｎ）性能を高める観点からも有効である。
【００３６】
特に、本実施形態では、ＣＶＤ酸化膜のエッチングレートがＢＰＳＧ膜よりも高くしているため、ＣＶＤ酸化膜のカバレッジを改善することによって、前述のＣＶＤ酸化膜１３中のＳｅａｍへＥｔｃｈａｎｔが浸み込むことで窪み８’が過度にエッチングされるのを抑制することが可能となる。
【００３７】
（変形例）
上記の第１実施形態では、本発明の「半導体膜」として、ポリシリコン膜７をトレンチ３に埋め込む場合について説明した。しかしながら、これはあくまで一例である。本発明の第１実施形態では、「半導体膜」として、アモルファスシリコンをトレンチ３に埋め込んでもよい。このような場合であっても、上記の第１実施形態と同様の効果を奏する。
【００３８】
＜第２実施形態＞
本発明では、素子分離層５０の形成工程の途中で、素子領域にイオン注入など他の処理を行うことにより、素子分離領域にトレンチ構造の素子分離層５０を形成すると共に、素子領域にＵＭＯＳ構造のトランジスタ（以下、ＵＭＯＳトランジスタ）を形成することが可能である。第２実施形態では、このような態様について具体的に説明する。
【００３９】
（製造方法）
図３及び図４は、本発明の第２実施形態に係る半導体装置１００の製造方法を工程順に示す断面図である。
図３（ａ）では、例えば、シリコン基板１に高濃度のＮ型不純物拡散層（Ｎ＋層）１０１を形成し、その上にＰ型の単結晶シリコン層１０３をエピタキシャル成長させる。第２実施形態では、シリコン基板１と、Ｎ＋層１０１及び単結晶シリコン層１０３を含む基板を、シリコン基板１１０とする。次に、シリコン基板１１０の素子分離領域と素子領域とにそれぞれ、トレンチ３を同時に形成する。即ち、素子分離領域にトレンチ３ａを形成すると同時に、素子領域にトレンチ３ｂを形成する。
【００４０】
トレンチ３ａ、３ｂの形成方法は第１実施形態と同様である。ここでは、トレンチ３ａ、３ｂの底部がそれぞれＮ＋層１０１に達するように、トレンチ３ａ、３ｂを単結晶シリコン層１０３の厚さよりも深く形成する。トレンチ３ａ、３ｂを同一プロセスで同時に形成することにより、トレンチ３ａ、３ｂの深さは、互いにほぼ同じ深さ（設計上は同一の深さ）となる。
【００４１】
次に、図３（ｂ）に示すように、トレンチ３ａ、３ｂが形成されたシリコン基板１１０に熱酸化処理を施して、シリコン基板１１０の素子分離領域と素子領域とにそれぞれシリコン酸化膜５を形成する。そして、シリコン酸化膜５上にポリシリコン膜７を堆積して、トレンチ３ａ、３ｂをポリシリコン膜７でそれぞれ埋め込む。素子領域において、シリコン酸化膜５はゲート絶縁膜であり、ポリシリコン膜７はゲート電極膜である。
【００４２】
次に、図３（ｃ）に示すように、素子領域のポリシリコン膜７上に電極形状のレジストパターン１１１を形成する。素子分離領域にはレジストパターン１１１を形成しない（即ち、レジストパターン１１１下から露出させておく）。そして、このレジストパターン１１１をマスクにポリシリコン膜７にドライエッチング処理を施す。これにより、素子分離領域では、トレンチ３ａにポリシリコン膜７を残し、それ以外のシリコン基板１１０上からポリシリコン膜７を除去する。また、素子領域では、ポリシリコン膜７からゲート電極７ａを形成する。その後、レジストパターン１１１を除去する。
【００４３】
次に、図３（ｄ）に示すように、シリコン基板１１０に熱酸化処理を施して、トレンチ３ａに残されたポリシリコン膜７の表面、及び、ゲート電極７ａの表面にそれぞれシリコン酸化膜１１を形成する。そして、ゲート電極７ａをマスクに用いて、シリコン基板１１０に例えばＮ型不純物をイオン注入する。これにより、ゲート電極７ａの両側下のシリコン基板１１０に高濃度のＮ型不純物拡散層（Ｎ＋）層１２１を形成する。素子領域において、Ｎ＋層１０１がソース及びドレインの一方となり、Ｎ＋層１２１がソース及びドレインの他方となる。なお、このイオン注入により、素子分離領域にもＮ型不純物が導入され、トレンチ３ａの両側のシリコン基板１１０にＮ＋層１２１が形成される。
【００４４】
次に、図４（ａ）に示すように、シリコン基板１１０の上方にＣＶＤ酸化膜１３とＢＰＳＧ膜１５とを順次堆積する。そして、ＢＰＳＧ膜１５をリフローする。次に、リフローにより平坦化されたＢＰＳＧ膜１５と、ＣＶＤ酸化膜１３とにウェットエッチング処理を施す。これにより、図４（ｂ）に示すように、シリコン基板１１０の上方からＢＰＳＧ膜１５を全て除去する。また、素子分離領域では、少なくともトレンチ３ａにＣＶＤ酸化膜１３を残す。
【００４５】
その後、トレンチ３ａに残されたＣＶＤ酸化膜１３の表面や、シリコン基板１１０上のシリコン酸化膜５、ゲート電極７ａの上面及び側面を覆うシリコン酸化膜１１をドライエッチングする。これにより、図４（ｃ）に示すように、トレンチ３ａに残されるＣＶＤ酸化膜１３の表面高さを、トレンチ３ａ以外のシリコン基板１１０の表面高さに合わせると共に、その表面を平坦化する。
【００４６】
以上の工程を経て、素子分離領域に素子分離層５０が完成すると同時に、素子領域にＮ型のＵＭＯＳトランジスタ１５０が完成する。第２実施形態では、シリコン基板１１０が本発明の「半導体基板」に対応している。また、トレンチ３のうち、トレンチ３ａが本発明の「第１のトレンチ」に対応し、トレンチ３ｂが本発明の「第２のトレンチ」に対応している。その他の対応関係は第１実施形態と同じである。
【００４７】
（第２実施形態の効果）
本発明の第２実施形態は、第１実施形態の効果に加え、以下の効果を奏する。
（１）素子分離層５０を形成するための処理と、ＵＭＯＳトランジスタ１５０を形成するための処理とを同時に行うことができ、複数の工程を兼用化できる。例えば、トレンチ３の形成工程、シリコン酸化膜（ゲート絶縁膜）５の形成工程、ポリシリコン膜（ゲート電極膜）７の形成工程を兼用化できる。これにより、素子分離層とＵＭＯＳトランジスタとを有する半導体装置の製造コストを低減することができる。
（２）トレンチ３の形成前から素子分離層５０の完成後まで、高さ調整用の厚膜で素子領域を覆い続ける必要はない。従って、素子分離層５０を形成する途中で、素子領域に対してイオン注入を行い、ソース及びドレインの一方となるＮ＋層１２１を形成することができる。
【００４８】
（変形例）
上記の第２実施形態では、Ｎ型のＵＭＯＳトランジスタ１５０を形成する場合について説明したが、ＵＭＯＳトランジスタ１５０の導電型はＮ型ではなく、Ｐ型でもよい。即ち、第２実施形態において、Ｎ型をＰ型に、Ｐ型をＮ型にそれぞれ入れ替えてもよい。これにより、素子分離領域に素子分離層５０を形成すると同時に、素子領域にＰ型のＵＭＯＳトランジスタ１５０を形成することが可能となる。
【００４９】
＜その他＞
本発明は、以上に記載した各実施形態に限定されうるものではない。当業者の知識に基づいて各実施形態に設計の変更等を加えることが可能であり、そのような変形が加えられた態様も本発明の範囲に含まれる。
【符号の説明】
【００５０】
１  シリコン基板
３  トレンチ
５、１１  シリコン酸化膜
６  割れ目（Ｓｅａｍ）
７  ポリシリコン膜
７ａ  ゲート電極
８  、８’  窪み
１１  シリコン酸化膜
１３  ＣＶＤ酸化膜
１５  ＢＰＳＧ膜
５０  素子分離層
１００  半導体装置
１０１、１２１  Ｎ＋層
１０３  単結晶シリコン層
１１０  シリコン基板
１１１  レジストパターン
１５０  ＵＭＯＳトランジスタ
【図１】
2014187361.tif 000003
【図２】
2014187361.tif 000004
【図３】
2014187361.tif 000005
【図４】
2014187361.tif 000006