(57)【要約】【課題】利便性を向上しうる、新規な構成の半導体装置を提供する。【解決手段】二値のデータ又は多値のデータを記憶するメモリセルと、メモリセルに記憶されたデータを外部に読み出すための読み出し回路と、を有し、読み出し回路は、二値のデータを読み出す第１の読み出し回路と、多値のデータを読み出す第２の読み出し回路と、を有する構成とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
二値のデータ又は多値のデータを記憶するメモリセルと、
前記メモリセルに記憶された前記データを外部に読み出すための読み出し回路と、を有し、
前記読み出し回路は、二値のデータを読み出す第１の読み出し回路と、多値のデータを読み出す第２の読み出し回路と、を有することを特徴とする半導体装置。
【請求項２】
二値のデータ又は多値のデータを記憶するメモリセルと、
前記メモリセルに記憶された前記データを外部に読み出すための読み出し回路と、
前記メモリセルに記憶された前記データを書き込むための書き込み回路と、を有し、
前記読み出し回路は、二値のデータを読み出す第１の読み出し回路と、多値のデータを読み出す第２の読み出し回路と、を有し、
前記書き込み回路は、二値のデータを書き込む第１の書き込み回路と、多値のデータを書き込む第２の書き込み回路と、を有することを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記第１の読み出し回路は、参照電圧が与えられたコンパレータを有することを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記第２の読み出し回路は、それぞれ異なる電圧レベルの参照電圧が与えられた複数のコンパレータと、前記コンパレータの出力信号に応じて、多ビットの信号を出力する演算回路と、を有することを特徴とする半導体装置。
【請求項５】
請求項４において、
前記第１の読み出し回路は、前記第２の読み出し回路が有する前記複数のコンパレータのいずれか一であることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記メモリセルは、第１のトランジスタ、前記第１のトランジスタのゲートの電位を保持する機能を有する第２のトランジスタ及び容量素子と、を有し、
前記第２のトランジスタの半導体層は、酸化物半導体で構成されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物（プロダクト。機械（マシン）、製品（マニュファクチャ）、組成物（コンポジション・オブ・マター）を含む。）、及び方法（プロセス。単純方法及び生産方法を含む。）に関する。特に、本発明の一形態は、半導体装置、表示装置、発光装置、それらの駆動方法、又はそれらの製造方法に関する。特に、本発明の一形態は、例えば、半導体装置又は駆動方法に関する。
【背景技術】
【０００２】
半導体特性を利用した素子を具備する半導体装置が注目されている。半導体特性を利用した素子は、一例としてトランジスタを挙げることができる。トランジスタは、液晶表示装置や、記憶装置等に用いられている。
【０００３】
トランジスタに用いられる半導体材料としてはシリコン（Ｓｉ）が広く用いられているが、近年では酸化物半導体も注目されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１２３９８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
記憶装置（メモリともいう）は、ＤＲＡＭ、ＳＲＡＭ等の二値でデータを記憶するメモリ（以下、二値メモリという）と、フラッシュメモリ等の多値でデータを記憶するメモリ（以下、多値メモリ）とに大別することができる。
【０００６】
二値メモリは特に、データの一時的な記憶をするために、高速での動作が要求される。その一方で、多値メモリに比べ、記憶容量の増大に不向きである。また、多値メモリは特に、大量のデータを記憶するために、記憶容量の増大が要求される。その一方で、二値メモリに比べ、高速での動作に不向きである。
【０００７】
これら二値メモリ及び多値メモリは現状、別々の電子部品として作製し、プリント基板等に実装されている。プリント基板への実装後では、二値メモリと多値メモリとでは互換性がないため、用途に応じたメモリの切り換えを行うことが難しく、利便性に欠くことになる。
【０００８】
そこで、本発明の一態様では、利便性を向上しうる、新規な構成の半導体装置などを提供することを課題の一とする。又は、本発明の一態様では、二値メモリと多値メモリの互換性を付与できる、新規な構成の半導体装置などを提供することを課題の一とする。又は、本発明の一態様では、基板への実装後であっても二値メモリ又は多値メモリの増設が可能な、新規な構成の半導体装置などを提供することを課題の一とする。又は、本発明の一態様では、用途に応じて二値メモリ及び多値メモリの切り換えが可能な、新規な構成の半導体装置などを提供することを課題の一とする。又は、本発明の一態様では、回路の大型化をすることなく、二値メモリ及び多値メモリの切り換えが可能な、新規な構成の半導体装置などを提供することを課題の一とする。又は、本発明の一態様では、回路の大型化をすることなく、多値メモリにおける多値の値を切り換えることのできる、新規な構成の半導体装置などを提供することを課題の一とする。又は、本発明の一態様では、動作速度を切り換えることのできる、新規な構成の半導体装置などを提供することを課題の一とする。又は、本発明の一態様では、オフ電流の低い、新規な構成の半導体装置などを提供することを課題の一とする。又は、本発明の一態様では、消費電力の低い、新規な構成の半導体装置などを提供することを課題の一とする。又は、本発明の一態様では、信頼性の高い、新規な構成の半導体装置などを提供することを課題の一とする。又は、本発明の一態様では、新規な構成の半導体装置などを提供することを課題の一とする。
【０００９】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、上記以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、上記以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１０】
本発明の一態様は、二値又は多値のデータを記憶するメモリセルと、メモリセルに記憶されたデータを外部に読み出すための読み出し回路と、を有し、読み出し回路は、二値のデータを読み出す第１の読み出し回路と、多値のデータを読み出す第２の読み出し回路と、を有する半導体装置である。
【００１１】
本発明の一態様は、二値又は多値のデータを記憶するメモリセルと、メモリセルに記憶されたデータを外部に読み出すための読み出し回路と、メモリセルに記憶されたデータを書き込むための書き込み回路と、を有し、読み出し回路は、二値のデータを読み出す第１の読み出し回路と、多値のデータを読み出す第２の読み出し回路と、を有し、書き込み回路は、二値のデータを書き込む第１の書き込み回路と、多値のデータを書き込む第２の書き込み回路と、を有する半導体装置である。
【００１２】
本発明の一態様において、第１の読み出し回路は、参照電圧が与えられたコンパレータを有する半導体装置が好ましい。
【００１３】
本発明の一態様において、第２の読み出し回路は、それぞれ異なる電圧レベルの参照電圧が与えられた複数のコンパレータと、コンパレータの出力信号に応じて、多ビットの信号を出力する演算回路と、を有する半導体装置が好ましい。
【００１４】
本発明の一態様において、第１の読み出し回路は、第２の読み出し回路が有する複数のコンパレータのいずれか一である半導体装置が好ましい。
【００１５】
本発明の一態様において、メモリセルは、第１のトランジスタ、第１のトランジスタのゲートの電位を保持する機能を有する第２のトランジスタ及び容量素子と、を有し、第２のトランジスタの半導体層は、酸化物半導体で構成される半導体装置が好ましい。
【発明の効果】
【００１６】
本発明の一態様により、利便性を向上しうる、新規な構成の半導体装置を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】半導体装置の回路ブロック図。
【図２】読み出し回路の回路ブロック図。
【図３】書き込み回路の回路ブロック図。
【図４】メモリセルの回路図及び特性模式図。
【図５】メモリセルの回路図及びタイミングチャート図。
【図６】電圧生成回路を説明するための図。
【図７】電圧生成回路を説明するための図。
【図８】読み出し回路の回路ブロック図。
【図９】読み出し回路の回路ブロック図。
【図１０】電圧生成回路を説明するための図。
【図１１】読み出し回路の回路ブロック図。
【図１２】読み出し回路の回路ブロック図。
【図１３】読み出し回路の回路図及びタイミングチャート図。
【図１４】読み出し回路の回路ブロック図。
【図１５】メモリセルの回路図及び断面模式図。
【図１６】半導体回路のブロック図。
【図１７】半導体回路のブロック図。
【図１８】半導体回路のブロック図及び動作を説明する図。
【図１９】半導体装置の上面図及び断面図。
【図２０】半導体装置の作製工程を示す断面図。
【図２１】半導体装置の作製工程を示す断面図。
【図２２】半導体装置の作製工程を示す断面図。
【図２３】半導体装置の作製工程を示す断面図。
【図２４】半導体装置の断面図。
【図２５】積層した酸化物半導体層を説明するバンド図。
【図２６】酸化物膜の酸素欠損を説明する図。
【図２７】メモリセルの回路図。
【図２８】メモリセルの特性を示すグラフ。
【図２９】メモリセルの特性を示すグラフ。
【図３０】メモリセルの特性を示すグラフ。
【図３１】半導体装置の作製工程を示すフローチャート図及び斜視模式図。
【図３２】半導体装置を用いた電子機器。
【発明を実施するための形態】
【００１８】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００１９】
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００２０】
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
【００２１】
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。
【００２２】
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２３】
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【００２４】
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２５】
なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路や領域においては同じ回路や同じ領域内で別々の機能を実現しうるように設けられている場合もある。また図面におけるブロック図の各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域においては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【００２６】
なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【００２７】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００２８】
本明細書においては、本発明の実施の形態について図面を参照しながら説明する。なお各実施の形態での説明は、以下の順序で行う。
１．実施の形態１（本発明の一態様に関する基本構成について）
２．実施の形態２（読み出し回路の構成例について）
３．実施の形態３（書き込み回路の構成例について）
４．実施の形態４（メモリセルの構成例について）
５．実施の形態５（電圧生成回路の構成例について）
６．実施の形態６（半導体装置の各構成における変形例について）
７．実施の形態７（半導体装置の応用例について）
８．実施の形態８（半導体装置を構成する素子について）
９．実施の形態９（半導体装置の電子部品及び該電子部品を具備する電子機器の構成例）
【００２９】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の基本構成について、図１を参照して説明する。
【００３０】
図１は、半導体装置１００の一例を示す回路ブロック図である。
【００３１】
なお、半導体装置とは、半導体素子を有する装置のことをいう。なお、半導体装置は、半導体素子を含む回路を駆動させる駆動回路等を含む。なお、半導体装置は、別の基板上に配置された制御回路、電圧生成回路等を含む。
【００３２】
図１に示す半導体装置１００の回路ブロック図では、Ｙ方向に設けられる配線に信号を与えるための回路（以下、駆動回路１０１という）と、Ｘ方向に設けられる配線に信号を与えるための回路（以下、駆動回路１０２という）と、Ｘ方向及びＹ方向に設けられた配線に与えられる信号に従ってデータの記憶が行われる回路（以下、記憶回路１０３という）と、を示している。また、図１に示す記憶回路１０３では、記憶されるデータの書き込み及び読み出しが行われる複数の回路（以下、メモリセル１０４という）を示している。また、図１に示す半導体装置１００の回路ブロック図では、駆動回路１０１を制御するための信号を与えるための回路（以下、制御回路１０５ともいう）と、駆動回路１０１を制御するための複数の電圧レベルを生成する回路（以下、電圧生成回路１０６という）と、駆動回路１０１及び制御回路１０５へのデータの入出力を行うための入出力部Ｉ／Ｏと、を示している。
【００３３】
また、図１に示す駆動回路１０１では、メモリセル１０４から読み出される二値のデータ又は多値のデータに対応する電圧レベルを判定し、得られるデータを入出力部Ｉ／Ｏに出力する回路（以下、読み出し回路１０７という）と、メモリセル１０４に書き込む二値のデータ又は多値のデータに対応する電圧レベルを出力する回路（以下、書き込み回路１０８という）と、メモリセル１０４に記憶されたデータに従って流れる電流値を電圧値に変換するための回路（以下、負荷１０９）と、記憶されているデータが二値のデータ又は多値のデータかどうかに従って読み出し回路１０７と負荷１０９との電気的な接続を切り換えるための回路（以下、読み出し切り換え回路１１０という）と、書き込むデータが二値のデータ又は多値のデータかどうかに従って書き込み回路１０８とメモリセル１０４との電気的な接続を切り換えるための回路（以下、書き込み切り換え回路１１１という）と、負荷１０９とメモリセル１０４との電気的な接続を制御するための回路（以下、読み出し切り換えスイッチ１１２という）と、を示している。
【００３４】
なお以下の説明においては、メモリセル１０４に書き込むデータに対応する電圧レベルの信号を書き込みデータ電圧（Ｖｗ）、メモリセル１０４から読み出されるデータに対応する電圧レベルの信号を読み出しデータ電圧（Ｖｒ）という。
【００３５】
また、図１に示す読み出し回路１０７では、メモリセル１０４に記憶されるデータが二値のデータの場合に、読み出しデータ電圧を判定して入出力部Ｉ／Ｏに出力する回路（読み出し回路１１３）と、メモリセル１０４に記憶されるデータが多値のデータの場合に、読み出しデータ電圧を判定して入出力部Ｉ／Ｏに出力する回路（読み出し回路１１４）と、を示している。
【００３６】
また、図１に示す制御回路１０５は、読み出し回路１１３又は読み出し回路１１４を制御するための読み出し制御信号Ｒ＿ＳＥＬと、書き込みデータ電圧を切り換えるための書き込み制御信号Ｗ＿ＳＥＬと、を出力する。なお読み出し制御信号Ｒ＿ＳＥＬは、駆動回路１０１に出力する、読み出しデータ電圧が二値のデータ又は多値のデータのどちらに対応するかに従って電気的な接続の切り換えを行う。また書き込み制御信号Ｗ＿ＳＥＬは、書き込みデータ電圧が二値のデータ又は多値のデータのどちらに対応するかに従って電気的な接続の切り換えを行う。
【００３７】
電圧生成回路１０６は、駆動回路１０１に出力する、電源電圧を与えるための電圧Ｖｄｄ及び電圧Ｖｓｓと、二値のデータの判定に用いられる参照電圧Ｖｒｅｆ、多値のデータの判定に用いられる参照電圧Ｖｒｅｆ＿１乃至Ｖｒｅｆ＿ｋ（ｋは２以上の自然数）と、二値のデータ又は多値のデータの書き込みに用いられる電圧Ｖ＿１乃至Ｖ＿ｋと、を示している。
【００３８】
駆動回路１０１は、ビット線ＢＬ、ソース線ＳＬを介して、メモリセル１０４に電気的に接続される。駆動回路１０１は、ビット線ＢＬに二値のデータ又は多値のデータによる書き込みデータ電圧を与え、メモリセル１０４に書き込みデータ電圧を書き込む。また駆動回路１０１は、ソース線ＳＬに電位Ｖｓｓを与える。
【００３９】
駆動回路１０２は、ワード線ＷＬ、容量ワード線ＣＬを介して、メモリセル１０４に電気的に接続される。駆動回路１０２は、ワード線ＷＬにメモリセル１０４を選択するワード信号を与えることで、ビット線ＢＬの書き込みデータ電圧が、メモリセル１０４に書き込まれる。また駆動回路１０２は、容量ワード線ＣＬにメモリセルに保持されたデータを読み出す読み出しワード信号を与えることで、メモリセルに保持されたデータがビット線ＢＬに読み出しデータ電圧として読み出される。
【００４０】
なおＸ方向に設けられる配線は、ワード線ＷＬ及び容量ワード線ＣＬを含む配線のことをいう。また、Ｙ方向に設けられる配線は、ビット線ＢＬ及びソース線ＳＬを含む配線のことをいう。なお容量ワード線ＣＬは、必ずしも必要ない。
【００４１】
記憶回路１０３は、複数のメモリセル１０４がマトリクス状、又は三次元的に積層して設けられた回路を有する。記憶回路１０３は、各メモリセル１０４に、書き込みデータ電圧に基づいて、二値のデータ又は多値のデータを記憶することができる。
【００４２】
なお二値のデータとは、データ’１’又はデータ’０’を２つの状態を取りうるデータのことである。具体的には、Ｈレベル又はＬレベルの電圧によってデータの判定が可能なデータのことをいう。
【００４３】
なお多値のデータとは、例えば多値として（ｋ＋１）値とすると、データ’ｋ’、データ’ｋ−１’、乃至データ’０’の（ｋ＋１）の状態を取りうるデータのことである。具体的には、電位Ｖｄｄ及び電位Ｖｓｓ間の電圧レベルを（ｋ＋１）段階に分割してデータの判定が可能なデータのことをいう。
【００４４】
なお記憶とは、メモリセル１０４内において、データを一定期間、保持可能であることをいう。具体的には、メモリセル１０４内において書き込みデータ電圧に従って電荷若しくは電圧値として一定期間保持することをいう。なおメモリセル１０４内に保持されることで記憶されたデータは、データを読み出すための信号に従って外部に出力可能である。
【００４５】
メモリセル１０４は、メモリセル１０４に接続される配線、例えばビット線ＢＬ、ワード線ＷＬ、容量ワード線ＣＬ及びソース線ＳＬに与えられた信号に従って、書き込みデータ電圧の保持、及び読み出しデータ電圧の出力が可能な回路である。また、図１に示すメモリセル１０４では、一例として、半導体特性を利用してスイッチング素子としての機能を有するトランジスタ、電荷を保持する機能を有する容量素子、及び保持された電荷に従って導通状態が制御されるトランジスタ、を有する構成を示している。
【００４６】
なおメモリセルの一例としては、浮遊ゲートに電荷を蓄積して書き込みデータ電圧の記憶が可能なメモリセルとする構成でもよい。また、スイッチング素子としての機能を有するトランジスタの半導体層には、電荷の漏洩を極力低減してデータの保持を図るために、酸化物半導体を用いる構成とすることが好適である。
【００４７】
なおメモリセル１０４の具体的な回路構成については、実施の形態４にて詳述する。
【００４８】
制御回路１０５は、入出力部Ｉ／Ｏより入力されるデータを、二値のデータ又は多値のデータとして記憶するかを選択するための回路である。具体的に二値のデータ又は多値のデータの選択は、外部に設けられた記憶装置に記憶されたデータの量等より、二値のデータでデータの書き込みを行うか、多値のデータでデータの書き込みを行うかを判定し、読み出し制御信号Ｒ＿ＳＥＬ及び書き込み制御信号Ｗ＿ＳＥＬを制御すればよい。
【００４９】
例えば制御回路１０５は、外部に設けられた記憶装置に記憶されたデータの量が、記憶容量の８０％を越えている場合には、多値のデータで記憶するよう選択し、それ以外の場合は、二値のデータで記憶するよう選択すればよい。このとき、読み出し制御信号Ｒ＿ＳＥＬ及び書き込み制御信号Ｗ＿ＳＥＬは、制御回路１０５により二値のデータ又は多値のデータで記憶するよう書き込みデータ電圧を設定し、書き込まれたデータが二値のデータ又は多値のデータかに従って読み出しデータ電圧を判定するように、制御される。
【００５０】
なお外部に設けられた記憶装置とは、揮発性記憶回路や不揮発性記憶回路を含む別の記憶回路、又はＣＰＵ等を含む演算回路等のことをいう。なお外部に設けられた記憶装置と、制御回路１０５、書き込み回路１０８及び読み出し回路１０７は、入出力部Ｉ／Ｏを介して電気的に接続される。
【００５１】
電圧生成回路１０６は、複数の電圧レベルを生成するラダー型抵抗回路等を用いて構成すればよい。複数の電圧レベルは、読み出し回路１０７において読み出しデータ電圧の判定の際の参照電圧として用いることができる。また複数の電圧レベルは、書き込み回路１０８において多値のデータに対応する複数の書き込みデータ電圧として用いることができる。
【００５２】
読み出し回路１０７は、ビット線ＢＬに与えられた読み出しデータ電圧が、二値のデータの場合に、読み出し回路１１３を介して判定結果となるデータを入出力部Ｉ／Ｏに出力する回路である。また読み出し回路１０７は、ビット線ＢＬに与えられた読み出しデータ電圧が、多値のデータの場合に、読み出し回路１１４を介して判定結果となるデータを入出力部Ｉ／Ｏに出力する回路である。
【００５３】
書き込み回路１０８は、ビット線ＢＬを介してメモリセル１０４に書き込む書き込みデータ電圧を、二値のデータとして書き込む場合、二値の書き込みデータ電圧を出力する回路である。また書き込み回路１０８は、ビット線ＢＬを介してメモリセル１０４に書き込む書き込みデータ電圧を、多値のデータとして書き込む場合、多値の書き込みデータ電圧を出力する回路である。
【００５４】
負荷１０９は、メモリセル１０４に記憶された書き込みデータ電圧がビット線ＢＬに電流値として読み出される場合、該電流値を電圧値に変換した読み出しデータ電圧とするための回路である。なお負荷１０９は、抵抗素子、トランジスタを用いて構成すればよい。
【００５５】
読み出し切り換え回路１１０は、読み出し制御信号Ｒ＿ＳＥＬに従って電気的な接続を切り換える、デマルチプレクサ回路を用いて構成すればよい。
【００５６】
書き込み切り換え回路１１１は、書き込み制御信号Ｗ＿ＳＥＬに従って電気的な接続を切り換える、マルチプレクサ回路を用いて構成すればよい。
【００５７】
読み出し切り換えスイッチ１１２は、読み出し制御信号Ｒ＿ＳＥＬに従って電気的な接続を切り換える、アナログスイッチを用いて構成すればよい。
【００５８】
電圧レベルとは、基準の電位（例えばグラウンド電位）との電位差のことであり、単に電圧ということもある。また電圧レベルは、電圧の他、電位、電位差、電圧値、と言い換えることも可能である。
【００５９】
参照電圧とは、コンパレータの反転入力端子に入力する電圧であり、読み出しデータ電圧との電圧レベルの大小関係を比較して求めることで、読み出しデータ電圧の電圧レベルの大きさを求めることができる。
【００６０】
コンパレータとは、入力される２つの信号の電圧レベルを比較し、Ｈレベル又はＬレベルの信号を出力する回路である。具体的には、オペアンプの反転入力端子と非反転入力端子とに比較する２つの信号を入力し、出力端子の電圧レベルがＨレベル又はＬレベルに変化する。
【００６１】
読み出し回路１１３は、参照電圧が入力されたコンパレータ回路を用いて構成すればよい。なお読み出し回路１１３は、第１の読み出し回路ともいう。
【００６２】
読み出し回路１１４は、それぞれ異なる電圧レベルの参照電圧が入力された複数のコンパレータ回路を用いて構成すればよい。なお読み出し回路１１４は、第２の読み出し回路ともいう。
【００６３】
なお読み出し回路１１４において、一例として、８値のデータを判定する場合には、読み出しデータ電圧を８段階の電圧レベルのいずれかであるかを判定する必要がある。この場合、複数設けるコンパレータは７つとし、それぞれコンパレータに別々の参照電圧を入力する。そして、これら複数のコンパレータを用いて読み出しデータ電圧が８段階の電圧レベルのいずれかであるかを判定し、該判定結果を演算して、３ｂｉｔの値を求めることができる。
【００６４】
なお読み出し回路１１４において、読み出しデータ電圧が多値のデータの場合、判定に要する電圧の間隔を細かく設定するため、電圧値が安定してからでないと判定できない。そのため、データを得るまでに時間がかかり応答が遅くなる。あるいは、読み出しデータ電圧が多値のデータの場合、コンパレータの出力値をもとに演算回路で演算を行う必要があるという理由で、データを得るまでに時間がかかり応答が遅くなる。
【００６５】
本発明の一態様では、二値のデータと多値のデータとを必要に応じて使い分けを行う構成とし、二値のデータの読み出し回路と、多値のデータの読み出し回路とを別に設ける構成とする。このような構成とすることで、状況に応じて二値のデータと多値のデータとの使い分けを行うことができる。
【００６６】
具体的には、メモリセル１０４に記憶しているデータを高速で処理したい場合には、二値のデータの書き込み及び読み出しを行う構成とし、メモリセル１０４に記憶するデータ量を増やしたい場合には、多値のデータの書き込み及び読み出しを行う構成とすればよい。当該構成とすることで、利便性が向上した半導体装置とすることができる。
【００６７】
読み出し回路１１３では、読み出しデータ電圧が二値の場合の判定を行う際、出力判定のマージンが多値の場合の判定を行う際に比べて大きい。そのため、判定を多値の出力判定に比べて高速に行うことができる。
【００６８】
読み出し回路１１４では、読み出しデータ電圧が多値の場合の判定を行う際、出力判定のマージンが二値の場合の判定を行う際に比べて小さいものの、メモリセルで記憶するデータの多値化を図ることができる。そのため、記憶容量を大きくすることができる。また、二値のデータの判定を別の回路とすることで、演算を不要にすることができ、二値のデータの判定に要する演算時間を短縮することができる。
【００６９】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【００７０】
（実施の形態２）
本実施の形態では、実施の形態１で説明した読み出し回路の構成例について、図２を参照して説明する。
【００７１】
図２に示す読み出し回路１０７の回路ブロック図では、読み出し回路１１３、読み出し回路１１４、コンパレータ１２１、コンパレータ１２２、及び演算回路１２３、を示している。また図２では、メモリセル１０４、負荷１０９、読み出し切り換え回路１１０、読み出し切り換えスイッチ１１２、及び入出力部Ｉ／Ｏを示している。
【００７２】
読み出し回路１１３は、読み出し切り換え回路１１０及び読み出し切り換えスイッチ１１２の切り換えによって、読み出しデータ電圧と、参照電圧Ｖｒｅｆと、がコンパレータ１２１に入力されて電圧レベルの大小を比較することができる。読み出し回路１１３での比較による判定結果は、Ｈレベル又はＬレベル、すなわち’０’又は’１’の１ビットのデータが入出力部Ｉ／Ｏに出力される。
【００７３】
読み出し回路１１４は、読み出し切り換え回路１１０及び読み出し切り換えスイッチ１１２の切り換えによって、読み出しデータ電圧と、複数の参照電圧Ｖｒｅｆ＿ｋ乃至Ｖｒｅｆ＿１のいずれか一つと、が複数のコンパレータ１２２に入力される。そして読み出し回路１１４では、それぞれのコンパレータ１２２において異なる電圧レベルの参照電圧と読み出しデータ電圧との電圧レベルの大小を比較することができる。読み出しデータ電圧が（ｋ＋１）値の多値データとすると、複数のコンパレータ１２２によって読み出しデータ電圧をｋ段階の電圧レベルのいずれかであるかを判定することができるため、該判定結果を元に演算回路１２３で演算を行う。演算回路１２３での演算の結果、ｊビット（ｊは２以上の自然数）のデータが該入出力部Ｉ／Ｏに出力される。
【００７４】
本発明の一態様では、二値のデータと多値のデータとを必要に応じて、読み出し回路の使い分けを行う構成とし、二値のデータの読み出し回路と、多値のデータの読み出し回路とを別に設ける構成とする。
【００７５】
読み出し回路１１３では、読み出しデータ電圧が二値の場合の判定を行う際、出力判定のマージンが多値の場合の判定を行う際に比べて大きい。そのため、判定を多値の出力判定に比べて高速に行うことができる。
【００７６】
読み出し回路１１４では、読み出しデータ電圧が多値の場合の判定を行う際、出力判定のマージンが二値の場合の判定を行う際に比べて小さいものの、メモリセルで記憶するデータの多値化を図ることができる。そのため、記憶容量を大きくすることができる。また、二値の判定を別の回路とすることで、演算を不要にすることができ、演算時間を短縮することができる。
【００７７】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【００７８】
（実施の形態３）
本実施の形態では、実施の形態１で説明した書き込み回路の構成例について、図３を参照して説明する。
【００７９】
図３に示す書き込み回路１０８の回路ブロック図では、書き込み回路１３１、及び書き込み回路１３２を示している。また図３では、メモリセル１０４、書き込み切り換え回路１１１、電圧生成回路１０６、及び入出力部Ｉ／Ｏを示している。
【００８０】
書き込み回路１３１は、入出力部Ｉ／Ｏを介してデータが入力され、該データに対応する電圧が、ビット線ＢＬを介してメモリセル１０４に出力される。書き込み回路１３１は、一例としては、電圧生成回路１０６より二値のデータの書き込みデータ電圧となる電圧Ｖ＿１及びＶ＿ｋが与えられ、データに応じていずれかの電圧を出力する。
【００８１】
書き込み回路１３２は、入出力部Ｉ／Ｏを介してデータが入力され、該データに対応する電圧が、ビット線ＢＬを介してメモリセル１０４に出力される。書き込み回路１３２は、一例としては、電圧生成回路１０６より多値のデータの書き込みデータ電圧となる電圧Ｖ＿１乃至Ｖ＿ｋが与えられ、データに応じていずれかの電圧を出力する。
【００８２】
書き込み回路１０８における書き込み回路１３１又は書き込み回路１３２からビット線ＢＬへの書き込みデータ電圧の出力は、書き込み切り換え回路１１１の切り換えによって、制御される。
【００８３】
本発明の一態様では、二値のデータと多値のデータとを必要に応じて、書き込み回路の使い分けを行う構成とし、二値のデータの書き込み回路と、多値のデータの書き込み回路とを別に設ける構成とする。そのため、メモリセルに記憶するデータを高速で読み出し可能な二値のデータで記憶させるか、メモリセルに記憶するデータ量を増大させることが可能な多値のデータで記憶させるかを切り換えて動作することができる。
【００８４】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【００８５】
（実施の形態４）
本実施の形態では、実施の形態１で説明したメモリセルの構成例について、図４及び図５を参照して説明する。
【００８６】
図４（Ａ）に示すメモリセル１０４の回路図では、トランジスタ１４１、トランジスタ１４２、容量素子１４３、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び容量ワード線ＣＬを示している。また図４（Ａ）では、トランジスタ１４１、トランジスタ１４２、及び容量素子１４３に接続されたノードＮｏｄｅ＿Ｍを示している。なおトランジスタ１４１及びトランジスタ１４２は、共にｎチャネル型として説明する。なおトランジスタ１４１及びトランジスタ１４２は、少なくともいずれか一方がｐチャネル型であってもよい。
【００８７】
トランジスタ１４１は、ワード線ＷＬに与えられるワード信号の電圧レベルをＨレベルにして、ビット線ＢＬの書き込みデータ電圧をノードＮｏｄｅ＿Ｍに与えるよう制御する機能を有する。また、トランジスタ１４１は、ワード線ＷＬに与えられるワード信号の電圧レベルをＬレベルにして、ノードＮｏｄｅ＿Ｍに保持される電荷がビット線ＢＬ側にリークして、電位が変動しないよう制御する機能を有する。一例としてトランジスタ１４１としては、半導体層が酸化物半導体で構成されることで、オフ電流が極めて小さいトランジスタを用いることが好適である。
【００８８】
なお半導体層が酸化物半導体で構成されるトランジスタの構成については、実施の形態８にて詳述する。
【００８９】
トランジスタ１４２は、ノードＮｏｄｅ＿Ｍの電位に従って、ビット線ＢＬとソース線ＳＬとの間に流れる電流量を制御する機能を有する。例えばノードＮｏｄｅ＿Ｍの電位が、大きい場合にはビット線ＢＬとソース線ＳＬとの間に流れる電流量が大きくなり、小さい場合には電流量が小さくなる、といった可変抵抗素子としての機能を有する。当該機能を有することで、負荷１０９との間で抵抗分圧によってビット線ＢＬで得られる読み出しデータ電圧Ｖ＿ｒが、ノードＮｏｄｅ＿Ｍの電位に対応して得られる。
【００９０】
容量素子１４３は、ノードＮｏｄｅ＿Ｍに電荷を保持する機能を有する。また容量素子１４３は、容量ワード線ＣＬに与えられる読み出しワード信号の電圧レベルをＨレベルにすることで生じる容量結合により、ノードＮｏｄｅ＿Ｍの電位を上昇させて、予め保持された電位に応じた電流量をトランジスタ１４２に流す機能を有する。
【００９１】
なおビット線ＢＬには、二値のデータ又は多値のデータによる書き込みデータ電圧が与えられる。ソース線ＳＬには、電位Ｖｓｓが与えられる。ワード線ＷＬには、ワード信号が与えられる。容量ワード線ＣＬには、読み出しワード信号が与えられる。なおソース線ＳＬは、隣接するメモリセル間において、共通の配線として用いることが可能である。
【００９２】
次いで図４（Ｂ）に示す特性模式図は、横軸に容量ワード線ＣＬの読み出しワード信号の電位Ｖ＿ＣＬ、縦軸にビット線ＢＬとソース線ＳＬとの間に流れる電流値Ｉｄとし、ビット線ＢＬの書き込みデータ電圧が４値（’Ｄ＿００’、’Ｄ＿０１’、’Ｄ＿１０’、’Ｄ＿１１’）の場合の、それぞれの電圧レベルをノードＮｏｄｅ＿Ｍに保持した際の特性の変化を示したものである。
【００９３】
図４（Ｂ）に示すように容量ワード線ＣＬの読み出しワード信号の電位Ｖ＿ＣＬを変化させることで、ビット線ＢＬとソース線ＳＬとの間に流れる電流値Ｉｄが上昇するしきい値（Ｖｔｈ）がそれぞれ異なる。そのため、メモリセル１０４は、ノードＮｏｄｅ＿Ｍに異なる電圧レベルを保持し、容量ワード線ＣＬの読み出しワード信号を変化させることで、多値のデータを記憶し、且つ読み出すことができる。
【００９４】
また図４（Ｃ）に示す特性模式図は、図４（Ｂ）と同様にして、ビット線ＢＬの書き込みデータ電圧が二値（’Ｄ＿１’、’Ｄ＿０’）の場合の、それぞれの電圧レベルをノードＮｏｄｅ＿Ｍに保持した際の特性の変化を示したものである。図４（Ｂ）と同様に、図４（Ｃ）は、メモリセル１０４で二値のデータを記憶し、且つ読み出すことができる。
【００９５】
次いで図５（Ａ）では図４（Ａ）で示した回路図を示し、図５（Ｂ）では図５（Ａ）の回路図におけるデータ書込時、及びデータ読み出し時のタイミングチャート図を示す。
【００９６】
図５（Ｂ）に示すタイミングチャート図では、データ書込時を期間Ｗ＿ｐ、データ読み出し時を期間Ｒ＿ｐとしている。また図５（Ｂ）にはワード線ＷＬ、ビット線ＢＬ、ノードＮｏｄｅ＿Ｍ、及び容量ワード線ＣＬの電圧レベル、並びにビット線ＢＬとソース線ＳＬとの間に流れる電流値Ｉｄの変化を示している。
【００９７】
図５（Ｂ）に示す期間Ｗ＿ｐでは、まずワード線ＷＬをＨレベルにしてビット線ＢＬの電圧レベルをノードＮｏｄｅ＿Ｍに書き込む。書き込まれるビット線ＢＬの電圧レベルは、上述したように二値のデータ又は多値のデータの書き込みデータ電圧である。なお図５（Ｂ）では、書き込みデータ電圧をＤ＿ｘとして表している。
【００９８】
また図５（Ｂ）に示す期間Ｒ＿ｐでは、まず容量ワード線ＣＬを電圧ＶＲ分上昇させ、ノードＮｏｄｅ＿Ｍの電位をＤ＿ｘから（Ｄ＿ｘ＋ＶＲ）に上昇させる。ノードＮｏｄｅ＿Ｍの電位が（Ｄ＿ｘ＋ＶＲ）と上昇することで、電流値Ｉｄが上昇し、併せてビット線ＢＬの電位が変化する。読み出されるビット線ＢＬの電圧レベルは、上述したように二値のデータ又は多値のデータの読み出しデータ電圧Ｖ＿ｒである。
【００９９】
以上、本実施の形態で説明したメモリセル１０４の動作では、書き込みデータ電圧を書き込むことで、ノードＮｏｄｅ＿Ｍに複数の異なる電圧レベルを保持させる。ノードＮｏｄｅ＿Ｍに保持される電圧レベルは、トランジスタ１４１のオフ電流が小さいことを利用して、データの長期間の記憶を可能とするものである。そして、データの読み出し時においては、一旦書き込んだ電圧レベルを読み出し後にも保持することが可能である。
【０１００】
また図２７には、メモリセル１０４の一例として、トランジスタ１４１に半導体層が酸化物半導体で構成されるｎチャネル型のトランジスタを用い、トランジスタ１４２に半導体層がシリコンで構成されるｐチャネル型のトランジスタを用いた、回路図を示す。なお図２７の例では、ソース線ＳＬに電位Ｖｄｄ、ビット線ＢＬに接続される負荷に電位Ｖｓｓが与えられ、ソース線ＳＬ側からビット線ＢＬ側に電流が流れることで電流値Ｉｄが変化する構成となる。
【０１０１】
また図２８（Ａ）乃至（Ｃ）には、図２７で示したメモリセル１０４の電気的特性について実際に測定した、各種グラフを示す。
【０１０２】
図２８（Ａ）は、容量ワード線ＣＬの読み出しワード信号の電位Ｖ＿ＣＬを変化させた際の、ビット線ＢＬとソース線ＳＬとの間に流れる電流値Ｉｄの変化を示す図である。なお図２８（Ａ）では、二値のデータ（”０”、”１”）による書き込みデータ電圧をノードＮｏｄｅ＿Ｍで保持した場合の電気的特性を示している。メモリセル１０４は、ノードＮｏｄｅ＿Ｍに異なる電圧レベルを保持することで、容量ワード線ＣＬの読み出しワード信号を変化させ、異なる電流値Ｉｄを流すことで、データを読み出すことができる。
【０１０３】
図２８（Ｂ）には、二値のデータ（”０”、”１”）を繰り返し書き換えた際の書き換え回数と、トランジスタ１４２のしきい値電圧の変化について示している。図２８（Ｂ）に示すように、書き換え回数が増加しても、しきい値電圧の変化が小さいことがわかる。すなわち図２７で示したメモリセル１０４は、１０１２回を越える書き換え耐性を有する。
【０１０４】
図２８（Ｃ）には、二値のデータ（”０”、”１”）を書き換え時間を変えて書き換えた際の、トランジスタ１４２のしきい値電圧の変化について示している。図２８（Ｃ）に示すように、書き換え時間を１０ｎｓ以下としても、しきい値電圧の異なる二値のデータ（”０”、”１”）の読み出しができることがわかる。すなわち図２７で示したメモリセル１０４は、１０ｎｓ以下の高速での書き換え時間が実現できる。
【０１０５】
また図２９は、図２７で示したメモリセル１０４において、多値のデータである４値のデータを実際に書き込んだ際のしきい値電圧の分布が、初期値及び１０８回データを書き換えた後で、どのように変化するかを表したグラフである。図２９に示すように、初期値と１０８回データを書き換えた後とで、しきい値電圧の分布に差が見られないことがわかる。すなわち図２７で示したメモリセル１０４は、多値のデータの保持特性が良好であることがわかる。
【０１０６】
また図３０は、図２７で示したメモリセル１０４にデータ”１１”に対応する書き込みデータ電圧を書き込んだ際のしきい値電圧の分布について、８５℃におけるデータ保持時間が経過した際の変化を表したグラフである。図３０に示すように８５℃におけるデータ保持時間が１８０時間経過しても、しきい値電圧のシフト量は１２０ｍＶ程度であることがわかる。すなわち図２７で示したメモリセル１０４は、多値のデータの保持特性が良好であることがわかる。
【０１０７】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０１０８】
（実施の形態５）
本実施の形態では、実施の形態１で説明した電圧生成回路の構成例について、図６及び図７を参照して説明する。
【０１０９】
図６（Ａ）に示す電圧生成回路１０６では、複数の抵抗素子１５１と、複数のバッファ回路１５２とを示している。
【０１１０】
複数の抵抗素子１５１は、電位Ｖｄｄが与えられる配線と、電位Ｖｓｓが与えられる配線との間で電気的に直列に設けられる。抵抗素子１５１の間のノードでは、抵抗分割により、複数の異なる電圧レベルが生成される。それぞれの電圧レベルは、バッファ回路１５２を介して読み出し回路等に出力される。
【０１１１】
なお図６（Ａ）では、電圧生成回路１０６で生成される複数の電圧レベルの一例として、複数の参照電圧Ｖｒｅｆ＿１乃至Ｖｒｅｆ＿７を示している。この７段階の電圧レベルを用いて、図６（Ｂ）に一例として示す３ビットのデータ（ｄａｔａ’１１１’乃至ｄａｔａ’０００’）に対応する電圧レベルの判定を行い、読み出しデータ電圧によるデータを求めることができる。なお１ビットのデータの判定に用いる参照電圧は、Ｖｒｅｆ＿１乃至Ｖｒｅｆ＿７のいずれか一でもよいし、別途生成される電圧レベルであってもよい。
【０１１２】
図７（Ａ）に示す電圧生成回路１０６では、図６（Ａ）と同様に、複数の抵抗素子１５３と、複数のバッファ回路１５４とを示している。
【０１１３】
図７（Ａ）では、電圧生成回路１０６で生成される複数の電圧レベルの一例として、複数の書き込みデータ電圧Ｖ＿１乃至Ｖ＿８を示している。この８段階の電圧レベルを、図７（Ｂ）に一例として示す３ビットのデータ（ｄａｔａ’１１１’乃至ｄａｔａ’０００’）に対応させ、書き込みデータ電圧とすることができる。
【０１１４】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０１１５】
（実施の形態６）
本実施の形態では、上記実施の形態１乃至５で説明した半導体装置の各構成における変形例について、図８乃至図１５を参照して説明する。
【０１１６】
〈読み出し回路の変形例について〉
まず、読み出し回路の変形例について、図８乃至図１４を参照して説明する。
【０１１７】
図８に示す読み出し回路１０７の回路ブロック図では、読み出し回路１１３、読み出し回路１１４、コンパレータ１２２、及び演算回路１２３、を示している。また図８では、メモリセル１０４、負荷１０９、読み出し切り換え回路１１０、読み出し切り換えスイッチ１１２、及び入出力部Ｉ／Ｏを示している。
【０１１８】
図８に示す読み出し回路１０７が図２に示す読み出し回路１０７と異なる点は、読み出し回路１１３が有するコンパレータ１２１をなくし、読み出し回路１１４が有するコンパレータ１２２のいずれか一の出力信号を１ビットの信号として出力する点にある。
【０１１９】
図８に示す読み出し回路１０７の構成とすることで、読み出し回路１１３が有するコンパレータを削減することができる。そのため読み出し回路１０７の小型化を図ることができる。また読み出し回路１０７の低消費電力化を図ることができる。
【０１２０】
図９に示す読み出し回路１０７の回路ブロック図では、読み出し回路１１３、読み出し回路１１４、コンパレータ１２１、コンパレータ１２２、及び演算回路１２３、を示している。また図９では、電圧生成回路１０６、メモリセル１０４、負荷１０９、読み出し切り換え回路１１０、読み出し切り換えスイッチ１１２、電圧切り換えスイッチ１２４、及び入出力部Ｉ／Ｏを示している。
【０１２１】
電圧切り換えスイッチ１２４は、読み出し制御信号Ｒ＿ＳＥＬに従って電気的な接続を切り換える、デマルチプレクサ回路を用いて構成すればよい。電圧切り換えスイッチ１２４は、例えば、読み出し切り換え回路１１０が読み出し回路１１３を選択して電気的な接続を図る場合、電源電圧を与える電位Ｖｄｄ及び電位Ｖｓｓを読み出し回路１１３に与え、読み出し回路１１４に電源電圧を与えないよう動作する。
【０１２２】
図９に示す読み出し回路１０７が図２に示す読み出し回路１０７と異なる点は、読み出し回路１０７において少なくとも、データの読み出しを行う読み出し回路に電源電圧を与え、他の読み出し回路に電源電圧を与えない構成とする点にある。
【０１２３】
図９に示す読み出し回路１０７の構成とすることで、読み出し回路１０７における読み出し回路で実際にデータの読み出しに寄与しない回路への電源電圧を与えない構成とすることができる。そのため読み出し回路１０７の低消費電力化を図ることができる。
【０１２４】
また読み出し回路１０７に参照電圧を与える電圧生成回路は、多値のデータを判定するための電圧レベルとして、図６（Ｂ）で示したような一組の電圧レベルに限らず、複数組の電圧レベルを選択して出力できるような構成としてもよい。図１０（Ａ）には、一例として３ビットのデータと、２ビットのデータの読み出しデータ電圧を切り換えて判定可能な電圧生成回路の構成について示す。
【０１２５】
図１０（Ａ）に示す電圧生成回路１０６では、複数の抵抗素子１５５と、複数のバッファ回路１５６を示している。また図１０（Ａ）では、スイッチ１５７及びスイッチ１５８を示している。
【０１２６】
複数の抵抗素子１５５は、電位Ｖｄｄが与えられる配線と、電位Ｖｓｓが与えられる配線との間で電気的に直列に設けられる。抵抗素子１５５の間のノードでは、抵抗分割により、複数の異なる電圧レベルが生成される。それぞれの電圧レベルは、バッファ回路１５６を介してスイッチ１５７及びスイッチ１５８の一方の端子に出力される。
【０１２７】
スイッチ１５７及びスイッチ１５８は、読み出し制御信号Ｒ＿ＳＥＬによってオン又はオフが切り換えられる。具体的には、３ビットのデータの判定を行う場合には、スイッチ１５７がオン、スイッチ１５８がオフとなるよう制御し、２ビットのデータの判定を行う場合には、スイッチ１５７がオフ、スイッチ１５８がオンとなるよう制御される。
【０１２８】
なお図１０（Ａ）では、３ビットのデータを判定する複数の電圧レベルの一例として、複数の参照電圧Ｖｒｅｆ＿１乃至Ｖｒｅｆ＿７を示している。この７段階の電圧レベルを用いて、３ビットのデータに対応する電圧レベルの判定を行い、読み出しデータ電圧によるデータを求めることができる。また図１０（Ａ）では、２ビットのデータを判定する複数の電圧レベルの一例として、複数の参照電圧Ｖｒｅｆ＿Ａ乃至Ｖｒｅｆ＿Ｃを示している。この３段階の電圧レベルを用いて、図１０（Ｂ）に一例として示す２ビットのデータ（ｄａｔａ’１１’乃至ｄａｔａ’００’）に対応する電圧レベルの判定を行い、読み出しデータ電圧によるデータを求めることができる。なお１ビットのデータの判定に用いる参照電圧は、Ｖｒｅｆ＿１乃至Ｖｒｅｆ＿７、及びＶｒｅｆ＿Ａ乃至Ｖｒｅｆ＿Ｃのいずれか一でもよいし、別途生成される電圧レベルであってもよい。
【０１２９】
次いで図１０（Ａ）で説明した電圧生成回路を適用可能な、読み出し回路の構成について図１１に示す。図１１に示す読み出し回路１０７の回路ブロック図では、読み出し回路１１３、読み出し回路１１４、読み出し回路１１５、コンパレータ１２１、コンパレータ１２２、コンパレータ１２５、演算回路１２３、及び演算回路１２６、を示している。また図１１では、電圧生成回路１０６、メモリセル１０４、負荷１０９、読み出し切り換え回路１１０、読み出し切り換えスイッチ１１２、及び入出力部Ｉ／Ｏを示している。
【０１３０】
読み出し回路１１５は、３ビットの読み出しデータ電圧を判定可能な回路である。また読み出し回路１１４は、２ビットの読み出しデータ電圧を判定可能な回路である。電圧生成回路１０６は、読み出しデータ電圧の判定を行う読み出し回路に選択的に参照電圧Ｖｒｅｆ＿１乃至Ｖｒｅｆ＿７、又はＶｒｅｆ＿Ａ乃至Ｖｒｅｆ＿Ｃを供給する。
【０１３１】
図１１に示す読み出し回路１０７の構成とすることで、読み出し回路１０７における多値のデータを読み出す読み出し回路で実際にデータの読み出しに寄与しない回路への電源電圧を与えない構成とすることができる。そのため読み出し回路１０７の低消費電力化を図ることができる。
【０１３２】
また読み出し回路が有するコンパレータは、参照電圧の数に応じて設けない構成とすることも可能である。具体的には、コンパレータに入力する参照電圧を時間的に切り換えて入力することで、読み出し回路に設けるコンパレータの数を削減することができる。
【０１３３】
コンパレータの数を削減可能な、読み出し回路の構成について図１２に示す。図１２に示す読み出し回路１０７の回路ブロック図では、参照電圧切り換え回路１２７、コンパレータ１２８、及び演算回路１２３を示している。また図１２では、メモリセル１０４、負荷１０９、読み出し切り換え回路１１０、読み出し切り換えスイッチ１１２、及び入出力部Ｉ／Ｏを示している。
【０１３４】
参照電圧切り換え回路１２７は、参照電圧制御信号Ｖ＿ＳＥＬに従って電気的な接続を切り換える、デマルチプレクサ回路を用いて構成すればよい。参照電圧切り換え回路１２７は、例えば、参照電圧制御信号Ｖ＿ＳＥＬによって参照電圧Ｖｒｅｆ＿１乃至Ｖｒｅｆ＿７、又はＶｒｅｆを順次切り替えて、読み出しデータ電圧の判定を行う構成とする。
【０１３５】
読み出し回路１０７は、参照電圧切り換え回路１２７によって順次切り替えてコンパレータ１２８に入力される参照電圧を元に二値のデータ又は多値のデータの読み出しデータ電圧を判定可能な回路である。読み出し切り換え回路１１０では、二値のデータ又は多値のデータの読み出しデータ電圧に従って、接続を切り換える。読み出し切り換え回路１１０は、一例としては、二値のデータによる読み出しデータ電圧の判定であれば、入出力部Ｉ／Ｏに１ビットのデータとして出力するよう接続し、多値のデータによる読み出しデータ電圧の判定であれば、演算回路１２３による演算処理を経て、多ビットのデータを入出力部Ｉ／Ｏに出力する。
【０１３６】
参照電圧切り換え回路１２７によって参照電圧が切り換えられて入力されるコンパレータ１２８の動作について、図１３で回路図及び簡単なタイミングチャート図を用いて説明する。
【０１３７】
図１３（Ａ）に示す回路図のコンパレータ１２８は、一例として、非反転入力端子に読み出しデータ電圧Ｖ＿ｒ、反転入力端子に任意の参照電圧を表すＶｒｅｆ＿Ｘが入力され、出力端子からＶｏｕｔが出力される図を示している。
【０１３８】
図１３（Ｂ）は、多値のデータの読み出しデータ電圧Ｖ＿ｒを判定する例のタイミングチャート図である。図１３（Ｂ）では、図１３（Ａ）で示した各端子の信号の変化について示しており、参照電圧をＶｒｅｆ＿ｋ乃至Ｖｒｅｆ＿１で変化させ、読み出しデータ電圧Ｖ＿ｒと比較している。図１３（Ｂ）に示すように、参照電圧を順に変化させていき、読み出しデータ電圧Ｖ＿ｒを下回る電圧になった際に出力端子のＶｏｕｔの変化を検出することができる。この変化の前後における参照電圧に対応するデータが、メモリセルに記憶されたデータとなる。
【０１３９】
また図１３（Ｃ）は、二値のデータの読み出しデータ電圧Ｖ＿ｒを判定する例のタイミングチャート図である。図１３（Ｃ）では、図１３（Ａ）で示した各端子の信号の変化について示しており、参照電圧Ｖｒｅｆと読み出しデータ電圧Ｖ＿ｒとを比較している。図１３（Ｃ）に示すように、読み出しデータ電圧Ｖ＿ｒが参照電圧Ｖｒｅｆを下回る場合は出力端子のＶｏｕｔはＬレベルであり、その逆であればＨレベルとなる。この出力端子のＶｏｕｔの電圧レベルがメモリセルに記憶された１ビットのデータとなる。
【０１４０】
図１２、図１３に示す読み出し回路１０７の構成とすることで、読み出し回路１０７が有するコンパレータの数を削減することができる。そのため読み出し回路１０７の小型化を図ることができる。また読み出し回路１０７の低消費電力化を図ることができる。
【０１４１】
なお図１２では、読み出し回路１０７中の読み出し回路を全て共通のコンパレータを用いて動作させる構成を説明したが、この構成に限定されない。例えば図１４に示すように読み出し回路が有するコンパレータは、二値のデータの読み出しデータ電圧を判定する読み出し回路１１３と、多値のデータの読み出しデータ電圧を判定する読み出し回路１１４と、で独立してコンパレータを設ける構成とすることも可能である。
【０１４２】
〈メモリセルの変形例について〉
次いでメモリセルの変形例について、図１５を参照して説明する。
【０１４３】
図１で説明したメモリセルは、二値のデータ及び多値のデータを記憶可能な記憶素子であればよい。具体的な構成の一例としては、浮遊ゲートを有する不揮発性メモリを挙げることができる。図１５では、浮遊ゲートを有する不揮発性メモリの簡単な回路図及び記憶素子の断面構造について示す。
【０１４４】
図１５（Ａ）に示す回路図は、メモリセル１０４として、ビット線ＢＬ、ワード線ＷＬ及びソース線ＳＬに接続された記憶素子１４４を有する。なお図１５（Ａ）では、ＮＯＲ型のメモリセルの構成について示しているが、ＮＡＮＤ型のメモリセルの構成であってもよい。
【０１４５】
図１５（Ｂ）に示す記憶素子１４４の断面構造では、基板１４５、不純物領域１４６、絶縁膜１４７、浮遊ゲートとして機能する第１のゲート電極１４８、絶縁膜１４９、コントロールゲートとして機能する第２のゲート電極１５０を示している。
【０１４６】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０１４７】
（実施の形態７）
本実施の形態では、上記実施の形態で説明した半導体装置の応用例について、図１６乃至図１８を参照して説明する。
【０１４８】
図１６（Ａ）は、上記実施の形態で説明した半導体装置１００を含む半導体回路１６０の一例を示すブロック図である。
【０１４９】
なお半導体回路とは、半導体装置が記憶装置等の他の電子部品と共に、プリント基板に実装された状態をいう。なお、一つの電子部品内に、半導体装置として機能する装置と、記憶装置として機能する装置とが混載して、半導体回路をなす場合もありえる。
【０１５０】
図１６（Ａ）に示す半導体回路１６０のブロック図では、記憶装置１７０、記憶装置１８０及び半導体装置１００を有する。図１６（Ａ）に示す半導体装置１００中では、さらに駆動回路１０１、駆動回路１０２、記憶回路１０３、メモリセル１０４及び制御回路１０５を示している。
【０１５１】
記憶装置１７０は、記憶装置１８０に比べて高速でデータの読み出しが可能な回路を有する。具体的に記憶装置１７０としては、ＳＲＡＭやＤＲＡＭといった回路が相当する。
【０１５２】
記憶装置１８０は、記憶装置１７０に比べて高速でのデータの読み出しは難しいものの、記憶できるデータ量が記憶装置１７０よりも大きい回路を有する。具体的には記憶装置１８０としては、ＮＡＮＤフラッシュ、ハードディスク記憶装置等である。
【０１５３】
制御回路１０５は、入力されるデータと、記憶装置１７０及び記憶装置１８０の使用状況をもとに半導体装置１００で記憶するデータを二値のデータとするか、多値のデータとするかを切り換えるための回路である。具体的に二値のデータ又は多値のデータの選択は、記憶装置１７０及び記憶装置１８０に記憶されたデータの量等より、二値のデータでデータの書き込みを行うか、多値のデータでデータの書き込みを行うかを判定し、読み出し制御信号Ｒ＿ＳＥＬ及び書き込み制御信号Ｗ＿ＳＥＬを制御すればよい。
【０１５４】
例えば制御回路１０５は、記憶装置１８０に記憶されたデータの量が、記憶容量の８０％を越えている場合には、半導体装置１００を多値のデータで記憶するよう選択し、それ以外の場合は、二値のデータで記憶するよう選択すればよい。
【０１５５】
また制御回路１０５は、記憶回路１０３におけるメモリセルでのデータの記憶を二値のデータの領域と、多値のデータの領域とに分けて記憶してもよい。例えば、図１６（Ｂ）に示すブロック図のように、二値のデータの領域１７１と、多値のデータの領域１８１とに分けて記憶すればよい。なお図１６（Ｂ）中、「Ｖ＿１、Ｖ＿ｋ」は二値の書き込みデータ電圧で書き込まれたメモリセル１０４を表し、「Ｖ＿１乃至Ｖ＿ｋ」は多値の書き込みデータ電圧で書き込まれたメモリセル１０４を表している。図１６（Ｂ）に示すように、記憶回路１０３中で領域１７１と領域１８１の領域を切り換えて設けることで、記憶装置１７０や記憶装置１８０を増設することなく、半導体装置の機能を切り換えて所望の機能を実現することができる。
【０１５６】
具体的に図１７に示すブロック図を用いて説明する。例えば、図１７（Ａ）に示すように記憶回路１０３中で、領域１７１と領域１８１とが共存するように設定してもよい。この場合、高速でのデータの読み出しができる領域１７５は、記憶装置１７０だけでの記憶容量に比べて増やすことができる。また、記憶できるデータ量が大きい領域１８５は、記憶装置１８０だけでの記憶容量に比べて増やすことができる。
【０１５７】
また、高速でのデータの読み出しができる領域１７５と、記憶できるデータ量が大きい領域１８５とは、図１７（Ｂ）、（Ｃ）に示すように、記憶回路１０３中の領域１７１と領域１８１を切り換えることで切り換えることができる。そのため、予め記憶装置１７０や記憶装置１８０を増設することなく、半導体装置の機能を切り換えて所望の機能を実現することができ、利便性の向上を図ることができる。
【０１５８】
次いで別の半導体装置の応用例について説明する。
【０１５９】
図１８（Ａ）は、上記実施の形態で説明した半導体装置１００を含む半導体回路１６２の一例を示すブロック図である。
【０１６０】
図１８（Ａ）に示す半導体回路１６２のブロック図では、記憶装置１７０、記憶装置１８０及び半導体装置１００を有する。図１８（Ａ）に示す半導体装置１００中では、さらに駆動回路１０１、駆動回路１０２、記憶回路１０３、メモリセル１０４及び制御回路１０５を示している。図１８（Ａ）に示すブロック図が、図１６（Ａ）に示すブロック図と異なる点は、制御回路１０５中にソフトウェアＳＷが外部より更新可能なソフトウェア記憶部１６４を有する点にある。
【０１６１】
ソフトウェア記憶部１６４は、ソフトウェアＳＷを記憶することができる記憶部である。ソフトウェア記憶部１６４のソフトウェアＳＷを更新することで、半導体装置１００で記憶するデータの多値の度合いを可変にすることができる。例えば、図１８（Ｂ）に示すように、データを二値のデータとして記憶する場合は、第１のソフトウェアＳＷ１とする。また、データを４値のデータとして記憶する場合は、第２のソフトウェアＳＷ２とする。また、データを８値のデータとして記憶する場合は、第３のソフトウェアＳＷ３とする。半導体装置１００で記憶するデータの多値の度合いが大きいほど、半導体装置での記憶容量が増大する。
【０１６２】
ソフトウェアＳＷの更新によって、半導体回路１６２では、記憶するデータ量が大きい場合に、半導体装置１００の記憶回路１０３を用いて記憶容量の増減を図ることができる。具体的には、図１８（Ｃ）に示すブロック図のように、記憶回路１０３で記憶できる記憶容量を多値化によって増減することで、記憶できるデータ量が大きい領域１８５を加減することができる。そのため、記憶装置１８０の記憶容量をこれ以上増やすことが難しい場合に、ソフトウェアを更新することで、記憶容量の増減を行う構成とすることができる。
【０１６３】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０１６４】
（実施の形態８）
本実施の形態では、開示する発明の一態様に係る半導体装置を構成する素子、具体的にはメモリセルが有するトランジスタ及び容量素子の構成及びその作製方法について、図１９乃至図２３、図２５を参照して説明する。
【０１６５】
〈メモリセルの断面構成及び平面図〉
図１９は、半導体装置が有するメモリセルの構成の一例である。図１９（Ａ）には半導体装置が有するメモリセルの断面を、図１９（Ｂ）には半導体装置が有するメモリセルの平面を、それぞれ示す。図１９（Ａ）において、Ａ１−Ａ２は、トランジスタのチャネル長方向に垂直な断面図であり、Ｂ１−Ｂ２は、トランジスタのチャネル長方向に平行な断面図である。図１９に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ８６０を有し、上部に第２の半導体材料を用いたトランジスタ８６２を有する。また、図１９に示す半導体装置は、トランジスタ８６０とトランジスタ８６２と容量素子８６４とを、一つずつ有する構成として示しているが、それぞれ複数有する構成も含む。
【０１６６】
ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、又はガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が非常に小さいという特性により長時間の電荷保持を可能とする。
【０１６７】
トランジスタ８６０及びトランジスタ８６２は、ｎチャネル型トランジスタ、ｐチャネル型トランジスタのいずれも用いることができる。ここでは、トランジスタ８６０及びトランジスタ８６２は、いずれもｎチャネル型トランジスタとして説明する。また、本発明の一態様において、技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ８６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１６８】
トランジスタ８６０は、半導体材料（例えば、シリコンなど）を含む基板８００に設けられたチャネル形成領域８１６と、チャネル形成領域８１６を挟むように設けられた不純物領域８２０（ソース領域またはドレイン領域とも記す）と、不純物領域８２０に接する金属間化合物領域８２４と、チャネル形成領域８１６上に設けられたゲート絶縁層８０８と、ゲート絶縁層８０８上に設けられたゲート電極８１０と、を有する。なお、図１９において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【０１６９】
トランジスタ８６０の金属間化合物領域８２４の一部には、電極８２６が接続されている。ここで、電極８２６は、トランジスタ８６０のソース電極やドレイン電極として機能する。また、基板８００上にはトランジスタ８６０を囲むように素子分離絶縁層８０６が設けられており、トランジスタ８６０上に絶縁層８２８が設けられている。なお、高集積化を実現するためには、図１９に示すように、トランジスタ８６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ８６０の特性を重視する場合には、ゲート電極８１０の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域８２０を設けても良い。
【０１７０】
トランジスタ８６２は、絶縁層８２８などの上に設けられた酸化物半導体層８４４と、酸化物半導体層８４４と電気的に接続されているソース電極又はドレイン電極８４２ａ、およびソース電極又はドレイン電極８４２ｂと、酸化物半導体層８４４、ソース電極又はドレイン電極８４２ａ、およびソース電極又はドレイン電極８４２ｂ、を覆うゲート絶縁層８４６と、ゲート絶縁層８４６上に酸化物半導体層８４４と重畳するように設けられたゲート電極８４８ａと、を有する。
【０１７１】
ここで、トランジスタ８６２に用いられる酸化物半導体層８４４は水素などの不純物が十分に除去されることにより、又は、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。例えば、酸化物半導体層８４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層８４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層８４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）又は実質的にｉ型化された酸化物半導体層８４４を用いることで、極めて優れたオフ電流特性のトランジスタ８６２を得ることができる。
【０１７２】
なお、トランジスタ８６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層を用いているが、島状に加工されていない酸化物半導体層を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層の汚染を防止できる。
【０１７３】
容量素子８６４は、ソース電極又はドレイン電極８４２ａ、ゲート絶縁層８４６、及び導電層８４８ｂ、とで構成される。すなわち、ソース電極又はドレイン電極８４２ａは、容量素子８６４の一方の電極として機能し、導電層８４８ｂは、容量素子８６４の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層８４４とゲート絶縁層８４６とを積層させる場合には、ソース電極又はドレイン電極８４２ａと、導電層８４８ｂとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子８６４を設けない構成とすることもできる。
【０１７４】
なお、トランジスタ８６２及び容量素子８６４において、ソース電極又はドレイン電極８４２ａ、およびソース電極又はドレイン電極８４２ｂの端部は、テーパー形状であることが好ましい。ソース電極又はドレイン電極８４２ａ、ソース電極又はドレイン電極８４２ｂの端部をテーパー形状とすることにより、ゲート絶縁層８４６の被覆性を向上させ、段切れを防止することができる。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極又はドレイン電極８４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【０１７５】
トランジスタ８６２及び容量素子８６４の上には絶縁層８５０及び絶縁層８５２が設けられている。そして、ゲート絶縁層８４６、絶縁層８５０、絶縁層８５２などに形成された開口には、電極８５４が設けられ、絶縁層８５２上には、電極８５４と接続する配線８５６が形成される。なお、図１９では電極８２６及び電極８５４を用いて、金属間化合物領域８２４、ソース電極又はドレイン電極８４２ｂ、及び配線８５６を接続しているが、本発明の一態様はこれに限定されない。例えば、ソース電極又はドレイン電極８４２ｂを直接、金属間化合物領域８２４に接触させても良い。又は、配線８５６を直接、ソース電極又はドレイン電極８４２ｂに接触させても良い。
【０１７６】
また、図１９において、金属間化合物領域８２４とソース電極又はドレイン電極８４２ｂを接続する電極８２６と、ソース電極又はドレイン電極８４２ｂと配線８５６を接続する電極８５４とは重畳して配置されている。つまり、トランジスタ８６０のソース電極やドレイン電極として機能する電極８２６と、トランジスタ８６２のソース電極又はドレイン電極８４２ｂと、が接する領域は、トランジスタ８６２のソース電極又はドレイン電極８４２ｂと、メモリセルの一と他のメモリセルとを接続する電極８５４と、が接する領域と重なっている。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０１７７】
また、図１９において、トランジスタ８６０と、トランジスタ８６２とは、少なくとも一部が重畳するように設けられている。また、トランジスタ８６２や容量素子８６４が、トランジスタ８６０と重畳するように設けられている。例えば、容量素子８６４の導電層８４８ｂは、トランジスタ８６０のゲート電極８１０と少なくとも一部が重畳して設けられている。このような、平面レイアウトを採用することにより、高集積化を図ることができる。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２乃至２５Ｆ２とすることが可能である。
【０１７８】
〈半導体装置が有するメモリセルの作製方法〉
次に、上記半導体装置が有するメモリセルの作製方法の一例について説明する。以下では、はじめに下部のトランジスタ８６０の作製方法について図２０及び図２１を参照して説明し、その後、上部のトランジスタ８６２及び容量素子８６４の作製方法について図２２及び図２３を参照して説明する。
【０１７９】
〈下部のトランジスタの作製方法〉
下部のトランジスタ８６０の作製方法について、図２０及び図２１を参照して説明する。
【０１８０】
まず、半導体材料を含む基板８００を用意する。半導体材料を含む基板としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板８００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【０１８１】
半導体材料を含む基板８００として、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
【０１８２】
基板８００上には、素子分離絶縁層を形成するためのマスクとなる保護層８０２を形成する（図２０（Ａ）参照）。保護層８０２としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板８００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【０１８３】
次に、上記の保護層８０２をマスクとしてエッチングを行い、保護層８０２に覆われていない領域（露出している領域）の、基板８００の一部を除去する。これにより他の半導体領域と分離された半導体領域８０４が形成される（図２０（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０１８４】
次に、半導体領域８０４を覆うように絶縁層を形成し、半導体領域８０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層８０６を形成する（図２０（Ｃ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域８０４の形成後、又は、素子分離絶縁層８０６の形成後には、上記保護層８０２を除去する。
【０１８５】
ここで、ＣＭＰ処理とは、被加工物の表面を化学的・機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転又は揺動させて、被研磨物の表面を、スラリーと被研磨物表面との間での化学反応と、研磨布と被研磨物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
【０１８６】
なお、素子分離絶縁層８０６の形成方法として、絶縁層を選択的に除去する方法の他、酸素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。
【０１８７】
次に、半導体領域８０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【０１８８】
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域８０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造又は積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１８９】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【０１９０】
その後、絶縁層及び導電材料を含む層を選択的にエッチングして、ゲート絶縁層８０８、ゲート電極８１０を形成する（図２０（Ｃ）参照）。
【０１９１】
次に、半導体領域８０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域８１６及び不純物領域８２０を形成する（図２０（Ｄ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
【０１９２】
なお、ゲート電極８１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。
【０１９３】
次に、ゲート電極８１０、不純物領域８２０等を覆うように金属層８２２を形成する（図２１（Ａ）参照）。当該金属層８２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層８２２は、半導体領域８０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【０１９４】
次に、熱処理を施して、上記金属層８２２と半導体材料とを反応させる。これにより、不純物領域８２０に接する金属間化合物領域８２４が形成される（図２１（Ａ）参照）。なお、ゲート電極８１０として多結晶シリコンなどを用いる場合には、ゲート電極８１０の金属層８２２と接触する部分にも、金属間化合物領域が形成されることになる。
【０１９５】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属間化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属間化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属間化合物領域８２４を形成した後には、金属層８２２は除去する。
【０１９６】
次に、金属間化合物領域８２４の一部と接する領域に、電極８２６を形成する（図２１（Ｂ）参照）。電極８２６は、例えば、導電材料を含む層を形成した後に、当該層を選択的にエッチングすることで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
【０１９７】
次に、上述の工程により形成された各構成を覆うように、絶縁層８２８を形成する（図２１（Ｃ）参照）。絶縁層８２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層８２８に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層８２８には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層８２８は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層８２８の単層構造としているが、本発明の一態様はこれに限定されない。２層以上の積層構造としても良い。３層構造とする場合には、例えば、酸化窒化シリコン層と、窒化酸化シリコン層と、酸化シリコン層の積層構造とすることができる。
【０１９８】
なお、電極８２６は、絶縁層８２８を形成した後に、絶縁層８２８に金属間化合物領域８２４にまで達する開口を形成し、当該開口を埋め込むように形成することも可能である。
【０１９９】
この場合、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは金属間化合物領域８２４）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０２００】
以上により、半導体材料を含む基板８００を用いたトランジスタ８６０が形成される（図２１（Ｃ）参照）。このようなトランジスタ８６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
【０２０１】
その後、トランジスタ８６２及び容量素子８６４の形成前の処理として、絶縁層８２８にＣＭＰ処理を施して、ゲート電極８１０及び電極８２６の上面を露出させる（図２１（Ｄ）参照）。ゲート電極８１０及び電極８２６の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ８６２の特性を向上させるために、絶縁層８２８の表面は可能な限り平坦にしておくことが望ましく、絶縁層８２８の平均面荒さ（Ｒａ）は０．１ｎｍ以上０．５ｎｍ未満であることが好ましい。酸化物半導体膜が結晶性である場合に結晶方位を揃えることができるためである。
【０２０２】
なお、ここで、平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さ（Ｒａ）を、曲面に対して適用できるよう三次元に拡張したものをいう。平均面粗さ（Ｒａ）は、基準面から指定面までの偏差の絶対値を平均した値で表現される。
【０２０３】
なお、絶縁層８２８を平坦化させるためには、ＣＭＰ処理に代えてドライエッチングなどを行ってもよい。ここで、エッチングガスとしては、塩素、塩化ボロン、塩化シリコン又は四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄又はフッ化窒素などのフッ素系ガスなどを用いればよい。
【０２０４】
また、絶縁層８２８を平坦化させるためには、ＣＭＰ処理に代えてプラズマ処理などを行ってもよい。ここで、プラズマ処理には希ガスを用いればよい。このプラズマ処理により、被処理面に不活性ガスのイオンが照射され、スパッタリング効果により被処理面の微細な凹凸が平坦化される。このようなプラズマ処理は逆スパッタとも呼ばれる。
【０２０５】
なお、絶縁層８２８を平坦化するためには、前記処理の一種以上を適用すればよい。例えば、逆スパッタのみを行ってもよいし、ＣＭＰ処理を行った後にドライエッチングを行ってもよい。ただし、酸化物半導体膜の被形成面である絶縁層８２８に水を混入させないためには、ドライエッチング又は逆スパッタを用いることが好ましい。特に、加熱処理を行った後に平坦化処理を行う場合にはドライエッチング又は逆スパッタを用いることが好ましい。ＣＭＰ処理では絶縁層８２８を研磨する際にスラリー等の溶液を使用するため、処理後には十分な洗浄処理及び乾燥処理を行うことが好ましい。
【０２０６】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層及び導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０２０７】
〈上部のトランジスタの作製方法〉
次に、上部のトランジスタ８６２及び容量素子８６４の作製方法について、図２２及び図２３を参照して説明する。
【０２０８】
まず、ゲート電極８１０、電極８２６、絶縁層８２８などの上に酸化物半導体膜を形成し、当該酸化物半導体膜を加工して、酸化物半導体層８４４を形成する（図２２（Ａ）参照）。なお、酸化物半導体膜を形成する前に、ゲート電極８１０、電極８２６、絶縁層８２８の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするＰＶＤ法やプラズマＣＶＤ法などのＣＶＤ法などを用いて形成することができる。
【０２０９】
酸化物半導体膜に用いる材料としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体膜を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
【０２１０】
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭化シリコン、窒化ガリウム、又は酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能である。また、炭化シリコン、窒化ガリウム、又は酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、７４０℃を越える高温処理を必要とすることなく、電気的特性の優れたトランジスタを作製することが可能である。
【０２１１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を含んでいてもよい。
【０２１２】
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０２１３】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
【０２１４】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０２１５】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０２１６】
また、酸化物半導体膜の厚さは、３ｎｍ以上１００ｎｍ以下とするのが望ましい。酸化物半導体膜を厚くしすぎると（例えば、膜厚を２００ｎｍ以上）、トランジスタがノーマリーオンとなってしまうおそれがあるためである。
【０２１７】
酸化物半導体膜は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないようにすることが好ましい。
【０２１８】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。
【０２１９】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。
【０２２０】
本実施の形態では、スパッタリング法を用いてＩｎ−Ｇａ−Ｚｎ系の酸化物半導体膜を形成する場合について説明するが、前述の酸化物半導体膜をスパッタリング法以外を用いて形成しても良い。
【０２２１】
なお、Ｉｎ−Ｇａ−Ｚｎ系の酸化物ターゲットとしては、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成式で表されるものを用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［原子数比］の組成を有するターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［原子数比］の組成を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［原子数比］の組成を有するターゲットの組成を有するターゲットを用いることもできる。
【０２２２】
また、酸化物半導体としてＩｎ−Ｚｎ系の材料を用いる場合、用いるターゲットの組成は、原子数比で、Ｉｎ：Ｚｎ＝５０：１乃至１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１乃至１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１乃至１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２乃至３：４）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０２２３】
また、Ｉｎ−Ｓｎ−Ｚｎ系の材料膜の成膜に用いる酸化物半導体のターゲットの組成は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、或いは２０：４５：３５などを用いることができる。
【０２２４】
なお、ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高いターゲットを用いることにより、緻密な構造の酸化物半導体膜を成膜することが可能である。
【０２２５】
酸化物半導体膜をスパッタリング法により成膜する際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。又は、酸化物半導体膜の成膜の際の被処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。被処理物を熱しながら酸化物半導体膜を成膜することにより、酸化物半導体膜に含まれる水素や水などの不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水分などの不純物を除去することができるため、酸化物半導体膜中の不純物濃度を低減できる。
【０２２６】
酸化物半導体膜を、スパッタリング法を用いて成膜する場合には、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、又はアルゴン（アルゴン１００％）雰囲気、又は酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、パーティクル（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体膜の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体膜を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
【０２２７】
なお、酸化物半導体膜をスパッタリング法により成膜する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、成膜表面（例えば絶縁層８２８の表面）の付着物を除去するのが好ましい。ここで、逆スパッタとは、通常のスパッタリング法においては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【０２２８】
また、酸化物半導体膜の加工は、所望の形状のマスクを酸化物半導体膜上に形成した後、当該酸化物半導体膜をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。又は、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
【０２２９】
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０２３０】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０２３１】
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。
【０２３２】
なお、前述の方法により形成された酸化物半導体層８４４には、不純物としての水分又は水素（水酸基を含む）が含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、酸化物半導体層中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体層に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、などにおいて、脱水化又は脱水素化の加熱処理（以下、第１の加熱処理と略記する）を行ってもよい。
【０２３３】
酸化物半導体層８４４に第１の加熱処理を行うことで、酸化物半導体層８４４中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０２３４】
加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０２３５】
第１の加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０２３６】
また、第１の加熱処理を行った酸化物半導体層８４４に、第２の加熱処理を行ってもよい。第２の加熱処理は、酸化性雰囲気にて加熱処理することにより酸化物半導体層８４４中に酸素を供給して、第１の加熱処理の際に酸化物半導体層８４４中に生じた酸素欠損を補う目的がある。このため、第２の加熱処理は加酸素化処理ということもできる。第２の加熱処理は、例えば２００℃以上基板の歪み点未満で行えばよい。好ましくは、２５０℃以上４５０℃以下とする。処理時間は３分乃至２４時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体層８４４を形成することができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。
【０２３７】
酸化性雰囲気とは酸化性ガスを含む雰囲気である。酸化性ガスとは、酸素、オゾン又は亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理装置に導入する酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上（即ち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ未満）とする。酸化性雰囲気は、酸化性ガスを不活性ガスと混合して用いてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ以上含まれるものとする。また、不活性雰囲気とは、窒素、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノン）などの不活性ガスを主成分とする雰囲気である。具体的には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満とする。
【０２３８】
なお、第２の加熱処理に用いる熱処理装置及びガス種は、第１の加熱処理と同じ物を用いることができる。また、脱水化又は脱水素化の加熱処理である第１の加熱処理と、加酸素化の加熱処理である第２の加熱処理は連続して行うことが好ましい。連続して行うことで、半導体装置の生産性を向上させることができる。
【０２３９】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【０２４０】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
【０２４１】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
【０２４２】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
【０２４３】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０２４４】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０２４５】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０２４６】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０２４７】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０２４８】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０２４９】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０２５０】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０２５１】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０２５２】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０２５３】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０２５４】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０２５５】
次に、酸化物半導体層８４４などの上に、ソース電極及びドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソース電極又はドレイン電極８４２ａ、ソース電極又はドレイン電極８４２ｂを形成する（図２２（Ｂ）参照）。
【０２５６】
導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。
【０２５７】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極又はドレイン電極８４２ａ、およびソース電極又はドレイン電極８４２ｂへの加工が容易であるというメリットがある。
【０２５８】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウム錫酸化物（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、インジウム亜鉛酸化物（Ｉｎ２Ｏ３−ＺｎＯ）、又は、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【０２５９】
導電層のエッチングは、形成されるソース電極又はドレイン電極８４２ａ、およびソース電極又はドレイン電極８４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極又はドレイン電極８４２ａ、ソース電極又はドレイン電極８４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層８４６の被覆性を向上し、段切れを防止することができる。
【０２６０】
上部のトランジスタ８６２のチャネル長（Ｌ）は、ソース電極又はドレイン電極８４２ａ、およびソース電極又はドレイン電極８４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ乃至数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタ８６２のチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【０２６１】
次に、ソース電極又はドレイン電極８４２ａ、８４２ｂを覆い、かつ、酸化物半導体層８４４の一部と接するように、ゲート絶縁層８４６を形成する（図２２（Ｃ）参照）。
【０２６２】
ゲート絶縁層８４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層８４６は、酸化シリコン、窒化シリコン、酸窒化シリコンなどの材料を用いて形成する。また、ゲート絶縁層８４６は、１３族元素及び酸素を含む材料を用いて形成することもできる。１３族元素及び酸素を含む材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウムなどを用いることができる。さらに、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成してもよい。ゲート絶縁層８４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０２６３】
ゲート絶縁層８４６は、水素、水などの不純物を混入させない方法を用いて成膜することが好ましい。ゲート絶縁層８４６に水素、水などの不純物が含まれると、後に形成される酸化物半導体膜に水素、水などの不純物の浸入や、水素、水などの不純物による酸化物半導体膜中の酸素の引き抜き、などによって酸化物半導体膜のバックチャネルが低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがあるためである。よって、ゲート絶縁層８４６はできるだけ水素、水などの不純物が含まれないように作製することが好ましい。例えば、スパッタリング法によって成膜するのが好ましい。成膜する際に用いるスパッタガスとしては、水素、水などの不純物が除去された高純度ガスを用いることが好ましい。
【０２６４】
なお、酸化物半導体層８４４に用いられる酸化物半導体材料には、１３族元素を含むものが多い。このため、１３族元素及び酸素を含む材料を用いて、酸化物半導体層８４４と接するゲート絶縁層８４６を形成する場合には、酸化物半導体層８４４との界面の状態を良好に保つことができる。これは、１３族元素及び酸素を含む材料と、酸化物半導体材料との相性が良いことによる。例えば、酸化物半導体層８４４と酸化ガリウムを用いたゲート絶縁層８４６を接して設けることにより、酸化物半導体層８４４とゲート絶縁層８４６との界面における水素のパイルアップを低減することができる。また、ゲート絶縁層８４６として、酸化アルミニウムを用いる場合は、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層８４４の水の浸入防止という点においても好ましい。
【０２６５】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層８４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層８４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０２６６】
また、ゲート絶縁層８４６は、酸素を化学量論的組成よりも多く含むことが好ましい。例えば、ゲート絶縁層８４６として酸化ガリウムを用いた場合、化学量論的組成はＧａ２Ｏ３＋α（０＜α＜１）と表すことができる。また、酸化アルミニウムを用いた場合は、Ａｌ２Ｏ３＋α（０＜α＜１）と表すことができる。さらに、酸化ガリウムアルミニウムを用いた場合は、ＧａｘＡｌ２−ｘＯ３＋α（０＜ｘ＜２、０＜α＜１）と表すことができる。
【０２６７】
なお、酸化物半導体膜の成膜後、酸化物半導体層８４４の形成後、又はゲート絶縁層８４６の形成後のいずれかにおいて、酸素ドープ処理を行ってもよい。酸素ドープとは、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）をバルクに添加することをいう。なお、当該「バルク」の用語は、酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、「酸素ドープ」には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。酸素ドープ処理を行うことにより、酸化物半導体層８４４やゲート絶縁層８４６に含まれる酸素を、化学量論的組成より多くすることができる。
【０２６８】
酸素ドープ処理は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）方式を用いて、マイクロ波（例えば、周波数２．４５ＧＨｚ）により励起された酸素プラズマを用いて行うことが好ましい。
【０２６９】
ゲート絶縁層８４６の形成後には、不活性ガス雰囲気下、又は酸素雰囲気下で第３の加熱処理を行うことが望ましい。第３の加熱処理の温度は、２００℃以上４５０℃以下、好ましくは２５０℃以上３５０℃以下とすることが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第３の加熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、酸化物半導体層８４４に接する膜、例えばゲート絶縁層８４６が酸素を含む場合、酸化物半導体層８４４に酸素を供給し、該酸化物半導体層８４４の酸素欠損を補填して、ｉ型（真性半導体）又はｉ型に限りなく近い酸化物半導体層を形成することもできる。なお、酸化物半導体層８４４に接して酸素を含む下地膜などがある場合は、下地膜側からも酸素欠損を補填することができる。
【０２７０】
なお、本実施の形態では、ゲート絶縁層８４６の形成後に第３の熱処理を行っているが、第３の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第３の熱処理を行っても良い。また、第２の熱処理に続けて第３の熱処理を行っても良いし、第２の熱処理に第３の熱処理を兼ねさせても良いし、第３の熱処理に第２の熱処理を兼ねさせても良い。
【０２７１】
上述のように、第２の熱処理と第３の熱処理の少なくとも一方を適用することで、酸化物半導体層８４４を、水素原子を含む物質が極力含まれないように高純度化することができる。
【０２７２】
次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極８４８ａ及び導電層８４８ｂを形成する（図２２（Ｄ）参照）。
【０２７３】
ゲート電極８４８ａ及び導電層８４８ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極８４８ａ及び導電層８４８ｂは、単層構造としても良いし、積層構造としても良い。
【０２７４】
次に、ゲート絶縁層８４６、ゲート電極８４８ａ、及び導電層８４８ｂ上に、絶縁層８５０及び絶縁層８５２を形成する（図２３（Ａ）参照）。絶縁層８５０及び絶縁層８５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム、酸化ガリウムアルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層８５０及び絶縁層８５２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層８５０及び絶縁層８５２の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層８５０及び絶縁層８５２の単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
【０２７５】
次に、ゲート絶縁層８４６、絶縁層８５０及び絶縁層８５２に、ソース電極又はドレイン電極８４２ｂにまで達する開口８５３を形成する。その後、開口８５３にソース電極又はドレイン電極８４２ｂと接する電極８５４を形成し、絶縁層８５２上に電極８５４に接する配線８５６を形成する（図２３（Ｂ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０２７６】
電極８５４は、例えば、開口８５３を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰ処理といった方法を用いて、上記導電層の一部を除去することにより形成することができる。
【０２７７】
より具体的には、例えば、開口８５３を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口８５３に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極又はドレイン電極８４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０２７８】
なお、上記導電層の一部を除去して電極８５４を形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口８５３を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口８５３に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰ処理によって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、電極８５４を含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０２７９】
配線８５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターン形成処理することによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極又はドレイン電極８４２ａ、８４２ｂなどと同様である。
【０２８０】
以上により、トランジスタ８６０、トランジスタ８６２、及び容量素子８６４を含む半導体装置が完成する（図２３（Ｂ）参照）。
【０２８１】
酸化物半導体層を用いたトランジスタの作製工程は、高温処理を必要とせず、下部のトランジスタなど、他のデバイスや配線に影響を与えずに作製することができる。また、酸化物半導体層を用いたトランジスタの作製工程は、酸化物半導体以外の半導体材料（例えば、シリコン）を用いたトランジスタに比べて作製工程が少ない。
【０２８２】
また、酸化物半導体層は、単数の酸化物半導体層で構成されているとは限らず、積層された複数の酸化物半導体層で構成されていても良い。例えば酸化物半導体層が、３層の酸化物半導体層で構成されている場合のトランジスタ８６２の構成例を、図２４（Ａ）に示す。
【０２８３】
図２４（Ａ）に示すトランジスタ８６２は、絶縁層８２８などの上に設けられた酸化物半導体層８４４と、酸化物半導体層８４４と電気的に接続されているソース電極又はドレイン電極８４２ａ、およびソース電極又はドレイン電極８４２ｂと、酸化物半導体層８４４、ソース電極又はドレイン電極８４２ａ、およびソース電極又はドレイン電極８４２ｂ、を覆うゲート絶縁層８４６と、ゲート絶縁層８４６上に酸化物半導体層８４４と重畳するように設けられたゲート電極８４８ａと、を有する。
【０２８４】
そして、トランジスタ８６２では、酸化物半導体層８４４ａ乃至酸化物半導体層８４４ｃは、絶縁層８２８側から順に積層されている。
【０２８５】
そして、酸化物半導体層８４４ａ及び酸化物半導体層８４４ｃは、酸化物半導体層８４４ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体層８４４ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体層８４４ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
【０２８６】
ここで、積層された酸化物半導体層８４４のバンド構造を説明する。
【０２８７】
積層された酸化物半導体層８４４のバンド構造は、例えば以下の方法を用いて特定することができる。例えば分光エリプソメータを用いて酸化物半導体層８４４ａ乃至酸化物半導体層８４４ｃのエネルギーギャップ、酸化物半導体層８４４ａ乃至酸化物半導体層８４４ｃのそれぞれの界面のエネルギーギャップを測定する。次に、紫外線光電子分光分析（ＵＰＳともいう）装置を用いて酸化物半導体層８４４ａ乃至酸化物半導体層８４４ｃのそれぞれの真空準位と価電子帯上端のエネルギー差を測定する。次に、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップとの差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）をプロットする。以上の方法により、積層された酸化物半導体層８４４のバンド構造を特定することができる。ここでは、酸化物半導体層８４４ａ及び酸化物半導体層８４４ｃをエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物とし、酸化物半導体層８４４ｂをエネルギーギャップが２．８ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物とする。さらに、酸化物半導体層８４４ａと酸化物半導体層８４４ｂとの界面近傍のエネルギーギャップを３ｅＶ、酸化物半導体層８４４ｂと酸化物半導体層８４４ｃの界面近傍のエネルギーギャップを３ｅＶとする。
【０２８８】
上記により特定されたバンド構造の模式図を図２５（Ａ）に示す。図２５（Ａ）では、酸化物半導体層８４４ａ及び酸化物半導体層８４４ｃと接して、酸化シリコン膜を設けた場合について説明する。ここで、縦軸は電子エネルギー（ｅＶ）を、横軸は距離を、それぞれ示す。また、ＥｃＩ１及びＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギー、ＥｃＳ１は酸化物半導体層８４４ａの伝導帯下端のエネルギー、ＥｃＳ２は酸化物半導体層８４４ｂの伝導帯下端のエネルギー、ＥｃＳ３は酸化物半導体層８４４ｃの伝導帯下端のエネルギーを示す。
【０２８９】
図２５（Ａ）に示すように、酸化物半導体層８４４ａ、酸化物半導体層８４４ｂ、酸化物半導体層８４４ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層８４４ａ、酸化物半導体層８４４ｂ、酸化物半導体層８４４ｃの組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。
【０２９０】
なお、図２５（Ａ）では酸化物半導体層８４４ａ及び酸化物半導体層８４４ｃが同様のエネルギーギャップを有する酸化物層である場合について示したが、それぞれが異なるエネルギーギャップを有する酸化物層であっても構わない。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場合、バンド構造の一部は、図２５（Ｂ）のように示される。また、図２５に示さないが、ＥｃＳ１よりもＥｃＳ３が高いエネルギーを有しても構わない。
【０２９１】
上記構成をトランジスタ８６２が有する場合、ゲート電極８４８ａに電圧を印加することで、酸化物半導体層８４４に電界が加わると、酸化物半導体層８４４のうち、伝導帯下端のエネルギーが小さい酸化物半導体層８４４ｂにチャネル領域が形成される。即ち、酸化物半導体層８４４ｂとゲート絶縁層８４６との間に酸化物半導体層８４４ｃが設けられていることによって、ゲート絶縁層８４６と離隔している酸化物半導体層８４４ｂに、チャネル領域を形成することができる。
【０２９２】
また、酸化物半導体層８４４ｃは、酸化物半導体層８４４ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体層８４４ｂと酸化物半導体層８４４ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ８６２の電界効果移動度が高くなる。
【０２９３】
また、酸化物半導体層８４４ｂと酸化物半導体層８４４ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ８６２の閾値電圧が変動してしまう。しかし、酸化物半導体層８４４ａは、酸化物半導体層８４４ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体層８４４ｂと酸化物半導体層８４４ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ８６２の閾値電圧等の電気的特性のばらつきを、低減することができる。
【０２９４】
また、酸化物半導体層間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体層を積層させることが望ましい。積層された酸化物半導体層の層間に不純物が存在していると、酸化物半導体層間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。層間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体層を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
【０２９５】
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好ましい。又は、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
【０２９６】
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。
【０２９７】
例えば、酸化物半導体層８４４ａ又は酸化物半導体層８４４ｃは、アルミニウム、シリコン、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウム又はハフニウムを、酸化物半導体層８４４ｂよりも高い原子数比で含む酸化物層であればよい。具体的に、酸化物半導体層８４４ａ又は酸化物半導体層８４４ｃとして、酸化物半導体層８４４ｂよりも上述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いると良い。前述の元素は酸素と強く結合するため、酸素欠損が酸化物層に生じることを抑制する機能を有する。よって、上記構成により、酸化物半導体層８４４ａ又は酸化物半導体層８４４ｃを、酸化物半導体層８４４ｂよりも酸素欠損が生じにくい酸化物層にすることができる。
【０２９８】
具体的に、酸化物半導体層８４４ｂと、酸化物半導体層８４４ａ又は酸化物半導体層８４４ｃとが、共にＩｎ−Ｍ−Ｚｎ系酸化物である場合、酸化物半導体層８４４ａ又は酸化物半導体層８４４ｃの原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１、酸化物半導体層８４４ｂの原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなるように、その原子数比を設定すれば良い。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、Ｎｄ又はＨｆ等が挙げられる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなるように、その原子数比を設定すれば良い。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなるように、その原子数比を設定すれば良い。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなるように、その原子数比を設定すれば良い。さらに、酸化物半導体層８４４ｂにおいて、ｙ１がｘ１以上であると、トランジスタ８６２に安定した電気的特性を付与できるため好ましい。ただし、ｙ１がｘ１の３倍以上になると、トランジスタ８６２の電界効果移動度が低下してしまうため、ｙ１は、ｘ１の３倍未満であると好ましい。
【０２９９】
なお、酸化物半導体層８４４ａ及び酸化物半導体層８４４ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層８４４ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
【０３００】
３層構造の酸化物半導体層において、酸化物半導体層８４４ａ乃至酸化物半導体層８４４ｃは、非晶質又は結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体層８４４ｂが結晶質であることにより、トランジスタ８６２に安定した電気的特性を付与することができるため、酸化物半導体層８４４ｂは結晶質であることが好ましい。
【０３０１】
なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
【０３０２】
例えば、酸化物半導体層８４４ａ及び酸化物半導体層８４４ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ系酸化物を用いる場合、酸化物半導体層８４４ａ及び酸化物半導体層８４４ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
【０３０３】
また、酸化物半導体層８４４ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体層８４４ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物を含むターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。
【０３０４】
なお、図２４（Ａ）に示すトランジスタ８６２は、酸化物半導体層８４４の端部が傾斜している構造を有していても良いし、酸化物半導体層８４４の端部が丸みを帯びる構造を有していても良い。
【０３０５】
なお、図２４（Ａ）では、３層の酸化物半導体層が積層されている酸化物半導体層８４４を例示しているが、酸化物半導体層８４４は、３以外の複数の酸化物半導体膜が積層された構造を有していても良い。例えば図２４（Ｂ）に示すように２層の酸化物半導体層を積層した酸化物半導体層８４４としてもよい。
【０３０６】
ここで、酸化物半導体層の欠陥準位の一種である酸素欠損に関連する準位について説明する。ここでは、酸化物半導体層がＩｎ−Ｇａ−Ｚｎ酸化物である場合について説明する。
【０３０７】
図２６は酸化物半導体層（ＯＳ）のバンド構造を説明する図である。酸化物半導体層は、浅い準位（Ｓｈａｌｌｏｗ  Ｌｅｖｅｌ  ＤＯＳ）と、深い準位（Ｄｅｅｐ  Ｌｅｖｅｌ  ＤＯＳ）と、を有する。なお、本明細書において、Ｓｈａｌｌｏｗ  Ｌｅｖｅｌ  ＤＯＳは、伝導帯下端のエネルギー（Ｅｃ）とミッドギャップ（Ｍｉｄ  Ｇａｐ）との間にある準位を示す。また、Ｄｅｅｐ  Ｌｅｖｅｌ  ＤＯＳは、価電子帯上端のエネルギー（Ｅｖ）とＭｉｄ  Ｇａｐとの間にある準位を示す。なお、Ｓｈａｌｌｏｗ  Ｌｅｖｅｌ  ＤＯＳは表面近傍（絶縁膜（Ｉｎｓｕｌａｔｏｒ）との界面近傍）にあることが多く、Ｄｅｅｐ  Ｌｅｖｅｌ  ＤＯＳはバルクにあることが多い。
【０３０８】
例えば、酸化物半導体膜と接する絶縁膜がシリコンを含む場合、酸化物半導体膜に含まれるインジウムと酸素との結合が切れ、当該酸素とシリコンとの結合が生じる場合がある。これは、シリコンと酸素との結合エネルギーが高く、相対的にインジウムと酸素との結合エネルギーが低いことに起因する。このとき、インジウムと結合していた酸素のサイトは、酸素欠損（Ｖｏ）となる。従って、酸化物半導体膜において、シリコンは悪性の不純物となる場合がある。また、酸化物半導体膜において、インジウムと酸素との結合が切れやすく、例えば、プラズマによるダメージやスパッタ粒子によるダメージなどによって酸素欠損が生じる場合がある。酸素欠損は、Ｄｅｅｐ  Ｌｅｖｅｌ  ＤＯＳとなり、正孔捕獲準位（ホールトラップ）となる。
【０３０９】
また、酸化物半導体膜において、酸素欠損は不安定である。そのため、酸素欠損は水素を捕獲することで準安定状態になる。酸素欠損は、水素を捕獲することでＳｈａｌｌｏｗ  ｌｅｖｅｌ  ＤＯＳとなり、電子捕獲準位（電子トラップ）や電子の発生源となる。即ち、Ｓｈａｌｌｏｗ  Ｌｅｖｅｌ  ＤＯＳは、プラスにもマイナスにも帯電する。
【０３１０】
なお、酸化物半導体膜に酸素を供給することで、酸化物半導体膜の酸素欠損密度を低減することができる場合がある。酸素欠損は、酸素が入ることで安定状態とすることができる。また、電気的に中性になる。例えば、酸化物半導体膜中、又は酸化物半導体膜の近傍に設けられた絶縁膜中が過剰酸素を有することで、酸化物半導体膜の酸素欠損を効果的に低減することができる。過剰酸素とは、例えば、化学量論的組成を超えて含まれる酸素をいう。又は、過剰酸素とは、例えば、加熱することで放出される酸素をいう。酸化物半導体膜中で、酸素欠損は、隣接する酸素原子を捕獲していくことで、見かけ上移動することがある。同様に、過剰酸素も酸化物半導体膜中を見かけ上移動することがある。
【０３１１】
このように、酸素欠損は、水素又は酸素のいずれかによって、準安定状態又は安定状態となることがある。酸化物半導体膜中の水素濃度が高い場合、酸素欠損に捕獲される水素が多くなる。一方、酸化物半導体膜中の水素濃度が低い場合、酸素欠損に捕獲される水素が少なくなる。
【０３１２】
Ｓｈａｌｌｏｗ  Ｌｅｖｅｌ  ＤＯＳがプラス又はマイナスに帯電することは、水素結合、水素、酸素欠損及び酸素の相対的な位置を考えるのみで統一的に理解することができる。水素は、Ｈ＋＋ｅ−を作り、酸化物半導体膜をｎ型化する。また、水素は、酸素欠損に捕獲される（ＶｏＨ）。酸素欠損は−０．７価プラスマイナス１．０価程度と考えられ、ＶｏＨはプラスに帯電する。結果として、Ｈ＋＋ｅ−では酸化物半導体膜にｎ型の領域を形成する。
【０３１３】
Ｓｈａｌｌｏｗ  Ｌｅｖｅｌ  ＤＯＳを形成する一例として、以下に示すモデルがある。
【０３１４】
例えば、Ｓｉ−Ｏ−Ｈ…Ｖｏ−Ｉｎのようなモデル１がある。このとき、Ｈ…Ｖｏがマイナスに帯電する。また、例えば、Ｓｉ−Ｏ…Ｈ−Ｖｏ−Ｉｎのようなモデル２がある。このとき、Ｈ−Ｖｏがプラスに帯電する。シリコンは、酸化物半導体膜の表面近傍に多く存在するため、モデル１及びモデル２として示すＳｈａｌｌｏｗ  Ｌｅｖｅｌ  ＤＯＳは、表面近傍に生じやすい（Ｓｕｒｆａｃｅ  ＤＯＳともいう。）。ただし、モデル２の反応は可能性が低いと考えられる。なお、モデル中の「…」は水素結合を示す。
【０３１５】
また、シリコンをインジウムに置き換えた場合も同様である。例えば、Ｉｎ−Ｏ−Ｈ…Ｖｏ−Ｉｎのようなモデル３がある。このとき、Ｈ…Ｖｏがマイナスに帯電する。また、例えば、Ｉｎ−Ｏ…Ｈ−Ｖｏ−Ｉｎのようなモデル４がある。このとき、Ｈ−Ｖｏがプラスに帯電する。モデル１及びモデル２におけるシリコンをインジウムに置き換えたモデル３及びモデル４は、酸化物半導体膜の表面近傍に限定されずバルクでも生じやすい（Ｂｕｌｋ  ＤＯＳともいう。）。モデル３及びモデル４は、インジウムの原子数比が高い酸化物半導体膜で多い。
【０３１６】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０３１７】
（実施の形態９）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図３１、図３２を用いて説明する。
【０３１８】
図３１（Ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０３１９】
上記実施の形態８の図２０乃至図２３に示すようなトランジスタ作製工程（前工程）を経て得られた半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品とすることができる。
【０３２０】
後工程については、図３１（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
【０３２１】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
【０３２２】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０３２３】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力により、内蔵される半導体装置やワイヤーを保護することができ、また水分や埃による特性の劣化を低減することができる。
【０３２４】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このメッキ処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
【０３２５】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て半導体装置を具備する電子部品が完成する（ステップＳ９）。
【０３２６】
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を具備している。そのため、データの読み出しが高速で、記憶容量の増減を行うことが容易な電子部品を実現することができる。
【０３２７】
また、完成した半導体装置を具備する電子部品の斜視模式図を図３１（Ｂ）に示す。図３１（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図３１（Ｂ）に示す電子部品７００は、半導体装置１００及びリード７０１を示している。図３１（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装され、電子機器等の内部に設けられる。なお、図３１（Ｂ）に示す半導体装置１００は、積層して内蔵される構成等、を含むものであってもよい。
【０３２８】
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
【０３２９】
図３２（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一つには、先の実施の形態に示す半導体装置が設けられている。そのため、データの読み出しが高速で、記憶容量の増減を行うことが容易な携帯型の情報端末が実現される。
【０３３０】
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図３２（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「タッチ入力」を選択した場合、図３２（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０３３１】
また、図３２（Ａ）に示す携帯型の情報端末は、図３２（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
【０３３２】
図３２（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０３３３】
また、図３２（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０３３４】
さらに、図３２（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０３３５】
図３２（Ｂ）は、電子ペーパーを実装した電子書籍９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、データの読み出しが高速で、記憶容量の増減を行うことが容易な電子書籍が実現される。
【０３３６】
図３２（Ｃ）は、テレビジョン装置９２０であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置が搭載されている。そのため、データの読み出しが高速で、記憶容量の増減を行うことが容易なテレビジョン装置が実現される。
【０３３７】
図３２（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカ９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置が設けられている。そのため、データの読み出しが高速で、記憶容量の増減を行うことが容易なスマートフォンが実現される。
【０３３８】
図３２（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置が設けられている。そのため、データの読み出しが高速で、記憶容量の増減を行うことが容易なデジタルカメラが実現される。
【０３３９】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、利便性を向上しうる半導体装置を備えた、電子機器が実現される。
【符号の説明】
【０３４０】
１００    半導体装置
１０１    駆動回路
１０２    駆動回路
１０３    記憶回路
１０４    メモリセル
１０５    制御回路
１０６    電圧生成回路
１０７    読み出し回路
１０８    書き込み回路
１０９    負荷
１１０    読み出し切り換え回路
１１１    書き込み切り換え回路
１１２    読み出し切り換えスイッチ
１１３    読み出し回路
１１４    読み出し回路
１１５    読み出し回路
１２１    コンパレータ
１２２    コンパレータ
１２３    演算回路
１２４    スイッチ
１２５    コンパレータ
１２６    演算回路
１２７    参照電圧切り換え回路
１２８    コンパレータ
１３１    書き込み回路
１３２    書き込み回路
１４１    トランジスタ
１４２    トランジスタ
１４３    容量素子
１４４    記憶素子
１４５    基板
１４６    不純物領域
１４７    絶縁膜
１４８    ゲート電極
１４９    絶縁膜
１５０    ゲート電極
１５１    抵抗素子
１５２    バッファ回路
１５３    抵抗素子
１５４    バッファ回路
１５５    抵抗素子
１５６    バッファ回路
１５７    スイッチ
１５８    スイッチ
１６０    半導体回路
１６２    半導体回路
１６４    ソフトウェア記憶部
１７０    記憶装置
１７１    領域１７５    領域
１８０    記憶装置
１８１    領域
１８５    領域
７００    電子部品
７０１    リード
７０２    プリント基板
８００    基板
８０２    保護層
８０４    半導体領域
８０６    素子分離絶縁層
８０８    ゲート絶縁層
８１０    ゲート電極
８１６    チャネル形成領域
８２０    不純物領域
８２２    金属層
８２４    金属間化合物領域
８２６    電極
８２８    絶縁層
８４２ａ    ドレイン電極
８４２ｂ    ドレイン電極
８４４    酸化物半導体層
８４４ａ    酸化物半導体層
８４４ｂ    酸化物半導体層
８４４ｃ    酸化物半導体層
８４６    ゲート絶縁層
８４８ａ    ゲート電極
８４８ｂ    導電層
８５０    絶縁層
８５２    絶縁層
８５３    開口
８５４    電極
８５６    配線
８６０    トランジスタ
８６２    トランジスタ
８６４    容量素子
９０１    筐体
９０２    筐体
９０３ａ    表示部
９０３ｂ    表示部
９０４    選択ボタン
９０５    キーボード
９１０    電子書籍
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    軸部
９１６    電源
９１７    操作キー
９１８    スピーカー
９２０    テレビジョン装置
９２１    筐体
９２２    表示部
９２３    スタンド
９２４    リモコン操作機
９３０    本体
９３１    表示部
９３２    スピーカ
９３３    マイク
９３４    操作ボタン
９４１    本体
９４２    表示部
９４３    操作スイッチ
１０００    スパッタリング用ターゲット
１００１    イオン
１００２    スパッタリング粒子
１００３    被成膜面
【図１】
2014142986.tif 000003
【図２】
2014142986.tif 000004
【図３】
2014142986.tif 000005
【図４】
2014142986.tif 000006
【図５】
2014142986.tif 000007
【図６】
2014142986.tif 000008
【図７】
2014142986.tif 000009
【図８】
2014142986.tif 000010
【図９】
2014142986.tif 000011
【図１０】
2014142986.tif 000012
【図１１】
2014142986.tif 000013
【図１２】
2014142986.tif 000014
【図１３】
2014142986.tif 000015
【図１４】
2014142986.tif 000016
【図１５】
2014142986.tif 000017
【図１６】
2014142986.tif 000018
【図１７】
2014142986.tif 000019
【図１８】
2014142986.tif 000020
【図１９】
2014142986.tif 000021
【図２０】
2014142986.tif 000022
【図２１】
2014142986.tif 000023
【図２２】
2014142986.tif 000024
【図２３】
2014142986.tif 000025
【図２４】
2014142986.tif 000026
【図２５】
2014142986.tif 000027
【図２６】
2014142986.tif 000028
【図２７】
2014142986.tif 000029
【図２８】
2014142986.tif 000030
【図２９】
2014142986.tif 000031
【図３０】
2014142986.tif 000032
【図３１】
2014142986.tif 000033
【図３２】
2014142986.tif 000034