(57)【要約】【課題】差動リング発振回路において、デッドロックが発生しないようにする。【解決手段】２相の信号を遅延して出力する遅延回路がリング状に偶数段接続された差動リング発振部から、偶数段目の１つの遅延回路の２相の入力信号と、奇数段目の１つの遅延回路の２相の入力信号を取り出す。そして、偶数段目の１つの遅延回路の２相の入力信号が所定の同じレベルであるとき、その２相の入力信号を遅延する遅延回路の２相の出力信号のいずれか一方が、強制的に特定の電位になるようにした。また、奇数段目の１つの遅延回路の２相の入力信号が所定の同じレベルであることを検出したとき、その２相の入力信号を遅延する遅延回路の２相の出力信号のいずれか一方が、強制的に特定の電位になるようにした。【選択図】図１
2014045359.tif 000002
【特許請求の範囲】
【請求項１】
２相の信号が入力され、入力した２相の信号を遅延して出力する遅延回路が、リング状に偶数段接続された差動リング発振部と、
前記差動リング発振部の偶数段目の１つの遅延回路の２相の入力信号が、所定の同じレベルであることを検出する第１の同相レベル検出部と、
前記第１の同相レベル検出部が所定の同じレベルを検出したとき、その２相の入力信号を遅延する遅延回路の２相の出力信号のいずれか一方を、特定の電位に設定する第１のスイッチと、
前記差動リング発振部の奇数段目の１つの遅延回路の２相の入力信号が、所定の同じレベルであることを検出する第２の同相レベル検出部と、
前記第２の同相レベル検出部が所定の同じレベルを検出したとき、その２相の入力信号を遅延する遅延回路の２相の出力信号のいずれか一方を、特定の電位に設定する第２のスイッチとを備えた
差動リング発振回路。
【請求項２】
前記第１および第２のスイッチで設定する特定の電位は、接地電位である
請求項１記載の差動リング発振回路。
【請求項３】
前記第１および第２の同相レベル検出部は、２相の入力信号を加算する加算器よりなる
請求項１記載の差動リング発振回路。
【請求項４】
前記第１および第２の同相レベル検出部は、それぞれの相の入力信号のレベルに応じてオン・オフする第１および第２のトランジスタを備え、
前記第１および第２のスイッチは、前記第１および第２のトランジスタの双方の状態が一致したとき、オン状態になる第３のトランジスタを備える
請求項１記載の差動リング発振回路。
【請求項５】
前記第１および第２の同相レベル検出部は、ＮＯＲゲートよりなる
請求項１記載の差動リング発振回路。
【請求項６】
前記差動リング発振部が備える遅延回路が、電流源を備えたカレントモードロジックで構成され、
前記第１および第２のスイッチで設定される特定の電位が、前記電流源の電位である
請求項１記載の差動リング発振回路。
【請求項７】
２相の信号が入力され、入力した２相の信号を遅延して出力する遅延回路が、リング状に偶数段接続された差動リング発振部と、
前記差動リング発振部の偶数段目の１つの遅延回路の２相の入力信号が、所定の同じレベルであることを検出する第１の同相レベル検出部と、
前記第１の同相レベル検出部が所定の同じレベルを検出したとき、その２相の入力信号を遅延する遅延回路の２相の出力信号のいずれか一方を、特定の電位に設定する第１のスイッチと、
前記差動リング発振部の奇数段目の１つの遅延回路の２相の入力信号が、所定の同じレベルであることを検出する第２の同相レベル検出部と、
前記第２の同相レベル検出部が所定の同じレベルを検出したとき、その２相の入力信号を遅延する遅延回路の２相の出力信号のいずれか一方を、特定の電位に設定する第２のスイッチと、
前記差動リング発振部から取り出した信号がクロックとして供給される処理部とを備えた
装置。
【請求項８】
２相の信号を遅延して出力する遅延回路がリング状に偶数段接続された差動リング発振部から、偶数段目の１つの遅延回路の２相の入力信号を取り出し、その２相の入力信号が所定の同じレベルであることを検出したとき、その２相の入力信号を遅延する遅延回路の２相の出力信号のいずれか一方を、特定の電位に設定する第１の同相検出処理と、
前記差動リング発振部の奇数段目の１つの遅延回路の２相の入力信号を取り出し、その２相の入力信号が所定の同じレベルであることを検出したとき、その２相の入力信号を遅延する遅延回路の２相の出力信号のいずれか一方を、特定の電位に設定する第２の同相検出処理とを行う
発振制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、差動リング発振回路およびその差動リング発振回路を備えた装置、ならびに差動リング発振回路を制御する発振制御方法に関する。
【背景技術】
【０００２】
偶数段の遅延回路で構成された差動リング発振回路は、クロック発生回路として各種装置に使用されている。例えば、有線通信装置が備える並列接続された複数のフリップフロップにクロックを供給するクロック発生回路として、偶数段の遅延回路で構成された差動リング発振回路が使用されている。有線通信装置が備える並列接続されたフリップフロップは、基準となる位相から１／２周期や１／４周期シフトした多相のクロックが必要である。また、無線通信装置が備える直交変調器や直交復調器も基準となる位相から１／４周期シフトした多相のクロックが必要である。このような１／２周期や１／４周期シフトした多相のクロックが必要な場合に、偶数段の遅延回路で構成された差動リング発振回路が使用される。
【０００３】
ところで、このような発振回路は、発振状態の不良によりデッドロックという状態となって、クロックの発生ができない状態になることがある。
特許文献１には、発振回路を用いたＰＬＬ（Phase locked loop）回路において、フィードバック信号の周波数が閾値を越えた場合に、デッドロック検出回路を作動させて正常な発振状態に復帰させる点についての記載がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２００６６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
発振回路は、上述したデッドロックの発生を避けるようにする必要がある。ところが、実際には、発振回路が組み込まれる集積回路の微細化と電源電圧の低圧化で、発振状態が不良になって、デッドロックが発生しやすい状況になっている。
【０００６】
従来は、特許文献１に記載のように、デッドロック検出回路を設けて、デッドロックの発生を検出したとき対処を行うようにしていた。これに対して、デッドロックの発生を回避して、安定して起動できる発振回路が望まれている。
【０００７】
本開示の目的は、デッドロックが発生しない差動リング発振回路、装置および発振制御方法を提供することにある。
【課題を解決するための手段】
【０００８】
本開示の差動リング発振回路は、入力した２相の信号を遅延して出力する遅延回路が、リング状に偶数段接続された差動リング発振部を備える。また差動リング発振回路は、その差動リング発振部の遅延回路に接続される第１および第２の同相レベル検出部と、それぞれの同相レベル検出部により制御される第１および第２のスイッチを備える。
第１の同相レベル検出部は、差動リング発振部の偶数段目の１つの遅延回路の２相の入力信号が、所定の同じレベルであることを検出する。
第２の同相レベル検出部は、差動リング発振部の奇数段目の１つの遅延回路の２相の入力信号が、所定の同じレベルであることを検出する。
第１のスイッチは、第１の同相レベル検出部が所定の同じレベルを検出したとき、その２相の入力信号を遅延する遅延回路の２相の出力信号のいずれか一方を、特定の電位に設定する。
第２のスイッチは、第２の同相レベル検出部が所定の同じレベルを検出したとき、その２相の入力信号を遅延する遅延回路の２相の出力信号のいずれか一方を、特定の電位に設定する。
【０００９】
本開示の装置は、入力した２相の信号を遅延して出力する遅延回路が、リング状に偶数段接続された差動リング発振部と、差動リング発振部から取り出した信号がクロックとして供給される処理部とを備える。
また装置は、その差動リング発振部の遅延回路に接続される第１および第２の同相レベル検出部と、それぞれの同相レベル検出部により制御される第１および第２のスイッチを備える。
第１の同相レベル検出部は、差動リング発振部の偶数段目の１つの遅延回路の２相の入力信号が、所定の同じレベルであることを検出する。
第２の同相レベル検出部は、差動リング発振部の奇数段目の１つの遅延回路の２相の入力信号が、所定の同じレベルであることを検出する。
第１のスイッチは、第１の同相レベル検出部が所定の同じレベルを検出したとき、その２相の入力信号を遅延する遅延回路の２相の出力信号のいずれか一方を、特定の電位に設定する。
第２のスイッチは、第２の同相レベル検出部が所定の同じレベルを検出したとき、その２相の入力信号を遅延する遅延回路の２相の出力信号のいずれか一方を、特定の電位に設定する。
【００１０】
本開示の発振制御方法は、２相の信号を遅延して出力する遅延回路がリング状に偶数段接続された差動リング発振部から、偶数段目の１つの遅延回路の２相の入力信号を取り出すと共に、奇数段目の１つの遅延回路の２相の入力信号を取り出す。
そして、偶数段目の１つの遅延回路の２相の入力信号が所定の同じレベルであることを検出したとき、その２相の入力信号を遅延する遅延回路の２相の出力信号のいずれか一方が、特定の電位になる処理を行う。
また、奇数段目の１つの遅延回路の２相の入力信号が所定の同じレベルであることを検出したとき、その２相の入力信号を遅延する遅延回路の２相の出力信号のいずれか一方が、特定の電位になる処理を行う。
【００１１】
本開示によると、リング状に偶数段接続された遅延回路の２相の入力信号が所定の同じレベルであるとき、その遅延回路の２相の出力信号のいずれか一方が、強制的に特定の電位になる。この同相状態のときに強制的に特定の電位になる処理が、偶数段目の遅延回路と奇数段目の遅延回路のそれぞれで行われることで、ハイレベルとローレベルのいずれで同相になっても、差動リング発振部は、正常な発振状態に起動する。
【発明の効果】
【００１２】
本開示によると、同相レベル状態の検出が、偶数段目の遅延回路と奇数段目の遅延回路のそれぞれで行われることで、どのような同相レベル状態であっても、差動リング発振部が正常な発振状態になるように起動する。このため、本開示によると、デッドロック状態になるのが、効果的に回避される。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施の形態による構成例を示す回路図である。
【図２】図１の同相レベル検出部に加算器を使用した例を示す回路図である。
【図３】本発明の一実施の形態による起動動作例（例１）を示すタイミング図である。
【図４】本発明の一実施の形態による起動動作例（例２）を示すタイミング図である。
【図５】起動回路の変形例（例１）を示す回路図である。
【図６】起動回路の変形例（例２）を示す回路図である。
【図７】起動回路の変形例（例３）を示す回路図である。
【図８】図７例の発振回路が備える遅延回路の例を示す回路図である。
【発明を実施するための形態】
【００１４】
本開示の一実施の形態に係る差動リング発振回路、装置および発振制御方法の例を、図面を参照しながら、以下の順で説明する。
１．一実施の形態の例（図１〜図４）
２．起動回路の変形例１（図５）
３．起動回路の変形例２（図６）
４．起動回路の変形例３（図７，図８）
５．その他の変形例
【００１５】
［１．一実施の形態の例］
図１は、本開示の一実施の形態の例に係る差動リング発振回路１０を備えた装置の構成例を示す図である。
差動リング発振回路１０は、４個の遅延回路１１，１２，１３，１４をリング状に接続して、所定の周波数の発振信号が得られるようにしたものである。それぞれの遅延回路１１〜１４は、相互にレベルが異なる２相の信号を遅延して出力する。ここで、各遅延回路１１〜１４の信号の遅延量は等しくしてある。このような差動リング発振回路１０の発振周波数は、各遅延回路１１〜１４の遅延量と、その遅延回路１１〜１４を接続する段数などで決まる。
なお、各遅延回路１１〜１４が相互にレベルが異なる２相の信号を出力するのは、正しい動作状態の場合であり、発振回路が正常でない場合には、２相の信号のレベルが同じである場合もある。
【００１６】
図１に示す各遅延回路１１〜１４の接続について説明する。
遅延回路１１の一方の出力端子ＹＰから出力される信号ＣＰ０が、次段の遅延回路１２の一方の入力端子ＣＰに供給される。遅延回路１１の他方の出力端子ＹＮから出力される信号ＣＮ０が、次段の遅延回路１２の他方の入力端子ＣＮに供給される。
そして、遅延回路１２の一方の出力端子ＹＰから出力される信号ＣＰ１が、次段の遅延回路１３の一方の入力端子ＣＰに供給され、遅延回路１２の他方の出力端子ＹＮから出力される信号ＣＮ１が、次段の遅延回路１３の他方の入力端子ＣＮに供給される。
そして、遅延回路１３の一方の出力端子ＹＰから出力される信号ＣＰ２が、次段の遅延回路１４の一方の入力端子ＣＰに供給され、遅延回路１３の他方の出力端子ＹＮから出力される信号ＣＮ２が、次段の遅延回路１４の他方の入力端子ＣＮに供給される。
さらに、最終段の遅延回路１４の一方の出力端子ＹＰから出力される信号ＣＰ３が、１段目の遅延回路１１の入力端子ＣＮに供給され、遅延回路１４の他方の出力端子ＹＮから出力される信号ＣＮ３が、１段目の遅延回路１１の入力端子ＣＰに供給される。
【００１７】
このように、１段目の遅延回路１１から４段目の遅延回路１４まで、それぞれ出力信号ＣＰ０，ＣＰ１，ＣＰ２が、そのまま同じ相の入力端子ＣＰに供給され、出力信号ＣＮ０，ＣＮ１，ＣＮ２が、そのまま同じ相の入力端子ＣＰに供給される。そして、最終段の遅延回路１４の２つの出力端子ＹＰ，ＹＮから出力された信号ＣＰ３，ＣＮ３が、反転した状態で１段目の遅延回路１１の入力端子ＣＰ，ＣＮに供給される。
【００１８】
このように４段の遅延回路１１〜１４を接続することで、それぞれの遅延回路１１〜１４が１／８ずつ位相がシフトした発振信号を出力するようになる。つまり、１段目の遅延回路１１の出力信号ＣＰ０，ＣＮ０の位相を基準位相とすると、２段目の遅延回路１２の出力信号ＣＰ１，ＣＮ１は、１／８周期位相がシフトした信号になる。また、３段目の遅延回路１３の出力信号ＣＰ２，ＣＮ２は、基準位相から１／４周期位相がシフトした信号になる。さらに、４段目の遅延回路１４の出力信号ＣＰ３，ＣＮ３は、基準位相から３／８周期位相がシフトした信号になる。
【００１９】
このような差動リング発振回路１０のそれぞれの位相の発振信号を、電子機器（装置）内の各回路に供給する。図１は、高速シリアル信号を受信する受信装置３０に適用した例であり、伝送路から入力端子３１，３２に供給される信号を増幅する差動増幅回路３３を備える。さらに、差動増幅回路３３が出力するシリアル信号を多相のクロックでサンプリングする複数のフリップフロップ３４〜３７と、フリップフロップ３４〜３７でサンプリングされた信号をパラレル変換するシリアル／パラレル変換回路３８とを備える。シリアル／パラレル変換回路３８でパラレル変換された信号が、出力端子３９に得られる。
そして、複数のフリップフロップ３４〜３７には、差動リング発振回路１０から、１段目の遅延回路１１の出力信号ＣＰ０，ＣＮ０と、３段目の遅延回路１３の出力信号ＣＰ２，ＣＮ２とが供給される。このように信号ＣＰ０，ＣＮ０と信号ＣＰ２，ＣＮ２とが供給されることで、複数のフリップフロップ３４〜３７には、１／４周期ずつ位相がシフトした発振信号が供給される。複数のフリップフロップ３４〜３７は、これらの発振信号をクロックとして使用して、受信処理を行う。
なお、基準位相に対して１／８周期や３／８周期シフトした信号を必要な場合、２段目の遅延回路１２の出力信号ＣＰ１，ＣＮ１や、４段目の遅延回路１４の出力信号ＣＰ３，ＣＮ３が、複数のフリップフロップ３４〜３７に供給される。
【００２０】
図１に示す差動リング発振回路１０は、起動回路２０を備える。起動回路２０は、差動リング発振回路１０を起動させる処理を行う。図１に示す起動回路２０は、１段目の遅延回路１１の２つの出力信号ＣＰ０，ＣＮ０が供給される同相レベル検出部２１と、２段目の遅延回路１２の２つの出力信号ＣＰ１，ＣＮ１が供給される同相レベル検出部２２とを備える。それぞれの同相レベル検出部２１，２２は、供給される２つの信号（ＣＰ０，ＣＮ０またはＣＰ１，ＣＮ１）が同じレベルであるか否かを検出する。そして、各同相レベル検出部２１，２２に供給される信号が同じ位相で所定のレベルであると検出したとき、同相レベル検出部２１，２２の出力信号ＣＭ０，ＣＭ１により、スイッチＳＷ１，ＳＷ２をオン状態とする。
例えば、同相レベル検出部２１は、供給される２つの信号ＣＰ０，ＣＮ０が特定のレベル（ハイレベルまたはローレベル）で同じレベルの信号であるとき、出力信号ＣＭ０によりスイッチＳＷ１をオン状態とする。また、同相レベル検出部２２は、供給される２つの信号ＣＰ１，ＣＮ１が特定のレベル（ハイレベルまたはローレベル）で同じレベルの信号であるとき、出力信号ＣＭ１によりスイッチＳＷ２をオン状態とする。
【００２１】
スイッチＳＷ１は、２段目の遅延回路１２の一方の出力信号ＣＰ１を接地電位部に接続させるスイッチである。したがって、スイッチＳＷ１がオン状態のとき、出力信号ＣＰ１が強制的に接地電位になる。
スイッチＳＷ２は、３段目の遅延回路１３の一方の出力信号ＣＰ２を接地電位部に接続させるスイッチである。したがって、スイッチＳＷ２がオン状態のとき、出力信号ＣＰ２が強制的に接地電位になる。
【００２２】
図２は、図１に示す起動回路２０が備える同相レベル検出部２１，２２の具体的な構成例を示す図である。
図２は、同相レベル検出部２１，２２として、加算器２１ａ，２２ａを使用した例を示す。
すなわち、差動リング発振回路１０の１段目の遅延回路１１の２つの出力信号ＣＰ０，ＣＮ０が、加算器２１ａに供給される。また、２段目の遅延回路１２の２つの出力信号ＣＰ１，ＣＮ１が、加算器２２ａに供給される。
【００２３】
各加算器２１ａ，２２ａは、供給される２つの信号ＣＰ０，ＣＮ０またはＣＰ１，ＣＮ１が双方共にローレベル“Ｌ”のとき、ローレベル“Ｌ”を出力し、いずれか一方または双方の信号がハイレベル“Ｈ”のとき、ハイレベル“Ｈ”を出力する。
そして、スイッチＳＷ１，ＳＷ２は、加算器２１ａ，２２ａからローレベル“Ｌ”信号が供給されるときオン状態になり、ハイレベル“Ｈ”信号が供給されるときオフ状態になる。
【００２４】
図３および図４は、同相レベル検出部２１，２２として図２に示す加算器２１ａ，２２ａを使用した場合の、差動リング発振回路１０の起動時のタイミング図である。図３と図４は信号レベルが逆の例を示す。
図３の例は、あるタイミングＴ１１で、１段目の遅延回路１１の２つの出力信号ＣＰ０，ＣＮ０（図３Ａ）が、双方ともにローレベル“Ｌ”で同相レベルである場合を示す。この状態では、２段目の遅延回路１２の２つの出力信号ＣＰ１，ＣＮ１（図３Ｂ）がハイレベル“Ｈ”になり、３段目の遅延回路１３の２つの出力信号ＣＰ２，ＣＮ２（図３Ｃ）がローレベル“Ｌ”になる。さらに、４段目の遅延回路１４の２つの出力信号ＣＰ３，ＣＮ３（図３Ｄ）がハイレベル“Ｈ”になる。
このタイミングＴ１１の状態では、２つの信号が同相レベルであるため、差動リング発振回路１０内の各遅延回路１１〜１４の出力信号のレベルが変化せず、発振信号が出力されない。
【００２５】
ここで、タイミングＴ１１では、信号ＣＰ０と信号ＣＮ０が共にローレベル“Ｌ”であるため、起動回路２０内の加算器２１ａが、ローレベル“Ｌ”信号を出力し（図３Ｅ）、スイッチＳＷ１がオン状態になる。また、タイミングＴ１１で、信号ＣＰ１と信号ＣＮ１が共にハイレベル“Ｈ”であるため、起動回路２０内の加算器２２ａが、ハイレベル“Ｈ”信号を出力するように変化し（図３Ｆ）、スイッチＳＷ２がオフ状態に変化する。
【００２６】
このようなスイッチＳＷ１，ＳＷ２の状態により、図３Ｂに示すように、２段目の遅延回路１２の一方の出力信号ＣＰ１がハイレベル“Ｈ”からローレベル“Ｌ”に変化する。したがって、タイミングＴ１１からある程度時間が経過したタイミングＴ１２で、２段目の遅延回路１２から３段目の遅延回路１３に供給される２つの信号ＣＰ１，ＣＮ１が、同相レベル信号から差動信号に変化する。
【００２７】
このように差動信号が出力されることで、図３Ｃおよび図３Ｄに示すように、３段目の遅延回路１３および４段目の遅延回路１４が、順に差動信号を出力するようになる。さらに、図３Ａに示すように、４段目の遅延回路１４の出力信号ＣＰ３，ＣＮ３が供給される１段目の遅延回路１１が、差動信号を出力するようになる。
そして、図３Ｅに示すように、１段目の遅延回路１１が差動信号を出力するようになったタイミングＴ１３で、加算器２１ａの出力信号ＣＭ０がローレベル“Ｌ”からハイレベル“Ｈ”に変化し、スイッチＳＷ１がオフ状態に変化する。
【００２８】
このような図３に示す起動処理が行われることで、各段の遅延回路１１〜１４が、差動信号を一定期間だけ遅延して出力するようになり、差動リング発振回路１０が安定して発振動作を行うようになる。
【００２９】
図４は、図３の状態と各段の遅延回路１１〜１４の出力信号が逆相で同相レベルの状態を示す。
すなわち、あるタイミングＴ２１で、１段目の遅延回路１１の２つの出力信号ＣＰ０，ＣＮ０（図４Ａ）が、双方ともにハイレベル“Ｈ”で同相である場合を示す。この状態では、２段目の遅延回路１２の２つの出力信号ＣＰ１，ＣＮ１（図４Ｂ）がローレベル“Ｌ”になり、３段目の遅延回路１３の２つの出力信号ＣＰ２，ＣＮ２（図４Ｃ）がハイレベル“Ｈ”になる。さらに、４段目の遅延回路１４の２つの出力信号ＣＰ３，ＣＮ３（図４Ｄ）がローレベル“Ｌ”になる。
このタイミングＴ２１の状態では、２つの信号が同相レベルであるため、差動リング発振回路１０内の各遅延回路１１〜１４の出力信号のレベルが変化せず、発振信号が出力されない。
【００３０】
ここで、タイミングＴ２１では、信号ＣＰ０と信号ＣＮ０が共にハイレベル“Ｈ”であるため、起動回路２０内の加算器２１ａが、ハイレベル“Ｈ”信号を出力するように変化し（図４Ｅ）、スイッチＳＷ１がオフ状態に変化する。また、タイミングＴ２１で、信号ＣＰ１と信号ＣＮ１が共にローレベル“Ｌ”であるため、起動回路２０内の加算器２２ａが、ローレベル“Ｌ”信号を出力し（図４Ｆ）、スイッチＳＷ２がオン状態を継続する。
【００３１】
このようなスイッチＳＷ１，ＳＷ２の状態により、図４Ｃに示すように、３段目の遅延回路１３の一方の出力信号ＣＰ２がハイレベル“Ｈ”からローレベル“Ｌ”に変化する。したがって、タイミングＴ２１からある程度時間が経過したタイミングＴ２２で、３段目の遅延回路１３から４段目の遅延回路１４に供給される２つの信号ＣＰ２，ＣＮ２が、同相レベル信号から差動信号に変化する。
【００３２】
このように差動信号が出力されることで、図４Ｄに示すように、４段目の遅延回路１４が、差動信号を出力するようになる。さらに、この差動信号の供給で、図４Ａおよび図４Ｂに示すように、１段目の遅延回路１１と２段目の遅延回路１２が、順に差動信号を出力するようになる。
そして、図４Ｆに示すように、２段目の遅延回路１２が差動信号を出力するようになったタイミングＴ２３で、加算器２２ａの出力信号ＣＭ０がローレベル“Ｌ”からハイレベル“Ｈ”に変化し、スイッチＳＷ２がオフ状態に変化する。
【００３３】
このような図４に示す起動処理が行われることで、各段の遅延回路１１〜１４が、差動信号を一定期間だけ遅延して出力するようになり、差動リング発振回路１０が安定して発振動作を行うようになる。
【００３４】
このように、本開示の一実施の形態に係る差動リング発振回路１０によると、起動回路２０が各段の遅延回路の２つの出力信号が同相レベルであることを検出して、強制的にスイッチで差動信号とする処理を行うことで、安定した発振状態に起動させることができる。特に本開示の起動回路２０は、奇数段の遅延回路１１の出力を検出する同相レベル検出部２１と、偶数段の遅延回路１２の出力を検出する同相レベル検出部２２とを設けたことで、いずれの位相で同相レベル状態になっても対処できる効果を有する。すなわち、差動リング発振回路１０が発振しない状態としては、図３に示す状態と、図３の例とは各出力信号が逆の図４の状態とが想定されるが、いずれの場合でも、起動回路２０が差動リング発振回路１０を安定した発振状態に起動させることができる。
このため、本開示の差動リング発振回路１０は、各遅延回路１１〜１４の出力が一時的に同相レベル状態になることがあっても、発振できないデッドロック状態になるのが効果的に回避され、発振状態が維持される。このことは、例えば発振回路を駆動する電源電圧の外乱ノイズで、発振状態を乱すようなことがあっても、差動リング発振回路１０は、クロックの発生を安定して継続することができる。
【００３５】
［２．起動回路の変形例１］
次に、本開示の差動リング発振回路１０が備える起動回路２０の変形例１を、図５を参照して説明する。
図５に示す起動回路２０は、同相レベル検出部２１，２２とスイッチＳＷ１，ＳＷ２を、スイッチング素子（トランジスタ）と電流源で構成したものである。
図５に従って回路を説明すると、差動リング発振回路１０の１段目の遅延回路１１の２つの出力信号ＣＰ０，ＣＮ０が、それぞれ別のトランジスタＭ１，Ｍ２のゲートに供給される。各トランジスタＭ１，Ｍ２のドレインとソース間は、電源電圧Ｖｃｃが得られる信号線と接地電位部との間に並列に接続される。この場合、各トランジスタＭ１，Ｍ２には、電源電圧Ｖｃｃが印加される側に電流源Ｉｐ１が接続してあり、接地電位側に電流源Ｉｎ１が接続してある。
【００３６】
そして、電流源Ｉｐ１と各トランジスタＭ１，Ｍ２との接続点が、トランジスタＭ３のゲートに接続される。トランジスタＭ３のドレインとソース間は、２段目の遅延回路１２の一方の出力信号ＣＰ１が得られる信号線と接地電位部との間に接続される。このトランジスタＭ３は、図１に示すスイッチＳＷ１に相当する。
【００３７】
また、差動リング発振回路１０の２段目の遅延回路１２の２つの出力信号ＣＰ１，ＣＮ１が、それぞれ別のトランジスタＭ４，Ｍ５のゲートに供給される。各トランジスタＭ４，Ｍ５のドレインとソース間は、電源電圧Ｖｃｃが得られる信号線と接地電位部との間に並列に接続される。この場合、各トランジスタＭ４，Ｍ５には、電源電圧Ｖｃｃが印加される側に電流源Ｉｐ２が接続してあり、接地電位側に電流源Ｉｎ１が接続してある。
【００３８】
そして、電流源Ｉｐ２と各トランジスタＭ４，Ｍ５との接続点が、トランジスタＭ６のゲートに接続される。トランジスタＭ６のドレインとソース間は、３段目の遅延回路１２の一方の出力信号ＣＰ２が得られる信号線と接地電位部との間に接続される。このトランジスタＭ６は、図１に示すスイッチＳＷ２に相当する。
なお、
【００３９】
起動回路２０として、この図５に示す回路としたことで、起動動作を良好に行うことができる。
この図５に示す起動回路２０の動作について説明すると、例えば差動リング発振回路１０が起動した直後に、奇数段の遅延回路１１，１３の出力信号ＣＰ０，ＣＮ０，ＣＰ２，ＣＮ２が、全てローレベル“Ｌ”信号であるとする。また、偶数段の遅延回路１２，１４の出力信号ＣＰ１，ＣＮ１，ＣＰ３，ＣＮ３が、全てハイレベル“Ｈ”信号であるとする。
【００４０】
ここで、電流源Ｉｐ１，Ｉｐ２の電流値をＩｐ、電流源Ｉｎ１の電流値をＩｎとしたとき、電流値Ｉｐ＜＜電流値Ｉｎ／２の関係があるとする。つまり、電流値Ｉｎの１／２の電流値が、電流値Ｉｐよりも十分に大きいとする。このとき、１段目の遅延回路１１の出力信号ＣＰ０，ＣＮ０が共にローレベル“Ｌ”であるため、スイッチＳＷ１に相当するトランジスタＭ３のゲートに得られる信号ＣＭ０′が、ハイレベル“Ｈ”になる。
また、２段目の遅延回路１２の出力信号ＣＰ１，ＣＮ１が共にハイレベル“Ｈ”であるため、スイッチＳＷ２に相当するトランジスタＭ６のゲートに得られる信号ＣＭ１′が、ローレベル“Ｌ”になる。
このため、トランジスタＭ３がオン状態になり、トランジスタＭ６がオフ状態になる。このトランジスタＭ３がオン状態になることで、２段目の遅延回路１２の出力信号ＣＰ１，ＣＮ１が同相信号から差動信号に変化する。これにより、遅延回路１２から後段の遅延回路１３，１４に差動信号が順に伝わり、１段目の遅延回路１１にも差動信号が伝わる。
【００４１】
ここで、１段目の遅延回路１１の出力信号ＣＰ０，ＣＮ０が差動信号になると、トランジスタＭ３のゲートに得られる信号ＣＭ０′が、ローレベル“Ｌ”になり、トランジスタＭ３がオフ状態になる。このトランジスタＭ３がオフ状態になることで、差動リング発振回路１０が発振状態で安定する。この差動リング発振回路１０が発振状態のときには、スイッチＳＷ１，ＳＷ２に相当するトランジスタＭ３，Ｍ６は、いずれもオフ状態であり、発振動作に影響を与えない。
なお、奇数段の遅延回路１１，１３の出力信号のレベルと、偶数段の遅延回路１２，１４の出力信号のレベルが逆である場合には、スイッチＳＷ２に相当するトランジスタＭ６がオン状態になって、同様に起動回路２０が発振回路１０を起動させることができる。
したがって、図５に示すトランジスタＭ１〜Ｍ６などを使用した起動回路２０は、発振回路１０の各段の遅延回路１１〜１４の出力信号が同相レベルになった状態から、発振回路１０を確実に起動させることができる。
【００４２】
［３．起動回路の変形例２］
次に、本開示の差動リング発振回路１０が備える起動回路２０の変形例２を、図６を参照して説明する。
図６は、起動回路２０の同相レベル検出部２１，２２として、ＮＯＲゲート回路２１ｂ，２２ｂを使用した例を示す。
すなわち、差動リング発振回路１０の１段目の遅延回路１１の２つの出力信号ＣＰ０，ＣＮ０が、ＮＯＲゲート回路２１ｂに供給される。また、２段目の遅延回路１２の２つの出力信号ＣＰ１，ＣＮ１が、ＮＯＲゲート回路２２ｂに供給される。
【００４３】
各ＮＯＲゲート回路２１ｂ，２２ｂは、供給される２つの信号ＣＰ０，ＣＮ０またはＣＰ１，ＣＮ１が双方共にローレベル“Ｌ”のとき、ハイレベル“Ｈ”を出力する。
そして、ＮＯＲゲート回路２１ｂが出力する信号ＣＭ０′がスイッチＳＷ１を制御し、ＮＯＲゲート回路２２ｂが出力する信号ＣＭ１′がスイッチＳＷ２を制御する。具体的には、各ＮＯＲゲート回路２１ｂ，２２ｂがハイレベル“Ｈ”を出力するとき、各スイッチＳＷ１，ＳＷ２がオン状態になり、各ＮＯＲゲート回路２１ｂ，２２ｂがローレベル“Ｌ”を出力するとき、各スイッチＳＷ１，ＳＷ２がオフ状態になる。
【００４４】
この図６に示す起動回路２０の動作について説明すると、例えば差動リング発振回路１０が起動した直後に、奇数段の遅延回路１１，１３の出力信号ＣＰ０，ＣＮ０，ＣＰ２，ＣＮ２が、全てローレベル“Ｌ”信号であるとする。また、偶数段の遅延回路１２，１４の出力信号ＣＰ１，ＣＮ１，ＣＰ３，ＣＮ３が、全てハイレベル“Ｈ”信号であるとする。
【００４５】
このとき、１段目の遅延回路１１の出力信号ＣＰ０，ＣＮ０が共にローレベル“Ｌ”であるため、スイッチＳＷ１を制御する信号ＣＭ０′が、ハイレベル“Ｈ”になる。
また、２段目の遅延回路１２の出力信号ＣＰ１，ＣＮ１が共にハイレベル“Ｈ”であるため、スイッチＳＷ２を制御する信号ＣＭ１′が、ローレベル“Ｌ”になる。
このため、スイッチＳＷ１がオン状態になり、スイッチＳＷ２がオフ状態になる。このようにスイッチＳＷ１がオン状態になることで、２段目の遅延回路１２の出力信号ＣＰ１，ＣＮ１が同相信号から差動信号に変化する。これにより、遅延回路１２から後段の遅延回路１３，１４に差動信号が順に伝わり、１段目の遅延回路１１にも差動信号が伝わる。
【００４６】
ここで、１段目の遅延回路１１の出力信号ＣＰ０，ＣＮ０が差動信号になると、スイッチＳＷ１がオフ状態に変化する。このスイッチＳＷ１がオフ状態になることで、差動リング発振回路１０が発振状態で安定する。この差動リング発振回路１０が発振状態のときには、スイッチＳＷ１，ＳＷ２は、いずれもオフ状態であり、発振動作に影響を与えない。
なお、奇数段の遅延回路１１，１３の出力信号のレベルと、偶数段の遅延回路１２，１４の出力信号のレベルが逆である場合には、スイッチＳＷ２がオン状態になって、同様に起動回路２０が発振回路１０を起動させることができる。
したがって、図６に示すＮＯＲゲート回路２１ｂ，２２ｂを使用した起動回路２０は、発振回路１０の各段の遅延回路１１〜１４の出力信号が同相になった状態から、発振回路１０を確実に起動させることができる。
【００４７】
［４．起動回路の変形例３］
次に、本開示の差動リング発振回路１０が備える起動回路２０の変形例３を、図７および図８を参照して説明する。
図７に示す差動リング発振回路１０′は、それぞれの遅延回路１１′〜１４′が、電流源を備えたカレントモードロジックで構成され、各遅延回路１１′〜１４′が出力するローレベル“Ｌ”信号が、接地電位よりも高い特定の電位になるようにしたものである。
【００４８】
この場合、図７に示す各遅延回路１１′〜１４′は、例えば図８に示す回路とする。
すなわち、図８に示すように、各遅延回路１１′〜１４′は、トランジスタＭ２１，Ｍ２２を備え、それぞれのトランジスタＭ２１，Ｍ２２のゲートに、２つの入力端子ＣＰ，ＣＮに得られる信号が個別に供給される。
そして、電源電圧Ｖｃｃが得られる信号線が、抵抗器Ｒ１とトランジスタＭ２１のドレイン・ソース間を介して電流源Ｉaに接続される。また、電源電圧Ｖｃｃが得られる信号線が、抵抗器Ｒ２とトランジスタＭ２２のドレイン・ソース間を介して電流源Ｉaに接続される。
【００４９】
そして、抵抗器Ｒ１とトランジスタＭ２１との接続点に得られる信号が、出力端子ＹＰに供給され、抵抗器Ｒ２とトランジスタＭ２２との接続点に得られる信号が、出力端子ＹＮに供給される。
また、各トランジスタＭ２１，Ｍ２２と電流源Ｉaとの接続点に得られる信号が、出力端子ＶＳに供給される。
この図８に示す回路の遅延回路１１′〜１４′は、各出力端子ＹＰ，ＹＮに得られる信号がローレベル“Ｌ”のとき、電流源Ｉａで設定された電流値に対応した特定の電位になる。
【００５０】
図７の説明に戻ると、図７に示す差動リング発振回路１０′に接続される起動回路２０′は、図５に示すトランジスタＭ１〜Ｍ６と電流源Ｉｐ１，Ｉｐ２，Ｉｎ１を備える起動回路２０を適用したものである。
ここで、図５に示す起動回路２０の場合には、スイッチＳＷ１に相当するトランジスタＭ３がオン状態のとき、信号ＣＰ１が得られる信号線が接地電位部に接続されるようにした。これに対して、図７に示す起動回路２０′の場合には、スイッチＳＷ１に相当するトランジスタＭ３がオン状態のとき、信号ＣＰ１が得られる信号線が、遅延回路１２′の出力端子ＶＳに接続されるようにした。
同様に、スイッチＳＷ２に相当するトランジスタＭ６がオン状態のとき、信号ＣＰ２が得られる信号線が、遅延回路１３′の出力端子ＶＳに接続されるようにした。
起動回路２０′のその他の部分は、図５に示す起動回路２０と同様に構成する。
【００５１】
この図７に示す起動回路２０′の場合、起動回路２０′内のトランジスタＭ３またはＭ６がオン状態になると、信号ＣＰ１またはＣＰ２が、各遅延回路１１′〜１４′が出力する信号のローレベル“Ｌ”と同じ電位となる。したがって、起動回路２０′が起動動作を行う際に、信号レベルが適正になり、図５に示す起動回路２０と同様の起動処理を行うことができる。
【００５２】
［５．その他の変形例］
各図に示す差動リング発振回路１０（または１０′）は、４段の遅延回路１１〜１４（または１１′〜１４′）を備えるようにして、１／８周期ずつ位相がずれた発振信号が取り出せるようにした。これに対して、４段以外の偶数段で遅延回路を接続した差動リング発振回路が、本開示の起動回路２０（または２０′）を備えるようにしてもよい。
すなわち、偶数段の遅延回路を備えた差動リング発振回路において、奇数段目のいずれかの遅延回路が出力する２つの信号が同相レベルであることを検出する共に、偶数段目のいずれかの遅延回路が出力する２つの信号が同相レベルであることを検出する。そして、それぞれの同相レベル状態の検出に基づいて、いずれかの遅延回路が出力する２つの信号のいずれか一方のレベルを変化させて、差動信号として、起動させるようにする。
このような処理を行うことで、様々な段数の遅延回路を備えた差動リング発振回路が、安定して発振するようになる。
【００５３】
また、図１に示す差動リング発振回路１０は、高速シリアル信号を受信する装置が内蔵するクロック生成回路とした。これに対して、その他の各種信号処理部を有する装置が内蔵する発振回路に、本開示の起動回路２０または２０′を適用してもよい。
【００５４】
なお、本開示は以下のような構成も取ることができる。
（１）
２相の信号が入力され、入力した２相の信号を遅延して出力する遅延回路が、リング状に偶数段接続された差動リング発振部と、
前記差動リング発振部の偶数段目の１つの遅延回路の２相の入力信号が、所定の同じレベルであることを検出する第１の同相レベル検出部と、
前記第１の同相レベル検出部が所定の同じレベルを検出したとき、その２相の入力信号を遅延する遅延回路の２相の出力信号のいずれか一方を、特定の電位に設定する第１のスイッチと、
前記差動リング発振部の奇数段目の１つの遅延回路の２相の入力信号が、所定の同じレベルであることを検出する第２の同相レベル検出部と、
前記第２の同相レベル検出部が所定の同じレベルを検出したとき、その２相の入力信号を遅延する遅延回路の２相の出力信号のいずれか一方を、特定の電位に設定する第２のスイッチとを備えた
差動リング発振回路。
（２）
前記第１および第２のスイッチで設定する特定の電位は、接地電位である
前記（１）記載の差動リング発振回路。
（３）
前記第１および第２の同相レベル検出部は、２相の入力信号を加算する加算器よりなる
前記（１）または（２）記載の差動リング発振回路。
（４）
前記第１および第２の同相レベル検出部は、それぞれの相の入力信号のレベルに応じてオン・オフする第１および第２のトランジスタを備え、
前記第１および第２のスイッチは、前記第１および第２のトランジスタの双方の状態が一致したとき、オン状態になる第３のトランジスタを備える
前記（１）または（２）記載の差動リング発振回路。
（５）
前記第１および第２の同相レベル検出部は、ＮＯＲゲートよりなる
前記（１）または（２）記載の差動リング発振回路。
（６）
前記差動リング発振部が備える遅延回路が、電流源を備えたカレントモードロジックで構成され、
前記第１および第２のスイッチで設定される特定の電位が、前記電流源の電位である
前記（１）〜（５）のいずれか１項に記載の差動リング発振回路。
（７）
２相の信号が入力され、入力した２相の信号を遅延して出力する遅延回路が、リング状に偶数段接続された差動リング発振部と、
前記差動リング発振部の偶数段目の１つの遅延回路の２相の入力信号が、所定の同じレベルであることを検出する第１の同相レベル検出部と、
前記第１の同相レベル検出部が所定の同じレベルを検出したとき、その２相の入力信号を遅延する遅延回路の２相の出力信号のいずれか一方を、特定の電位に設定する第１のスイッチと、
前記差動リング発振部の奇数段目の１つの遅延回路の２相の入力信号が、所定の同じレベルであることを検出する第２の同相レベル検出部と、
前記第２の同相レベル検出部が所定の同じレベルを検出したとき、その２相の入力信号を遅延する遅延回路の２相の出力信号のいずれか一方を、特定の電位に設定する第２のスイッチと、
前記差動リング発振部から取り出した信号がクロックとして供給される処理部とを備えた
装置。
（８）
２相の信号を遅延して出力する遅延回路がリング状に偶数段接続された差動リング発振部から、偶数段目の１つの遅延回路の２相の入力信号を取り出し、その２相の入力信号が所定の同じレベルであることを検出したとき、その２相の入力信号を遅延する遅延回路の２相の出力信号のいずれか一方を、特定の電位に設定する第１の同相検出処理と、
前記差動リング発振部の奇数段目の１つの遅延回路の２相の入力信号を取り出し、その２相の入力信号が所定の同じレベルであることを検出したとき、その２相の入力信号を遅延する遅延回路の２相の出力信号のいずれか一方を、特定の電位に設定する第２の同相検出処理とを行う
発振制御方法。
【００５５】
さらに、本発明の請求項に記載した構成や処理は、上述した実施の形態の例に限定されるものではない。本発明の要旨を逸脱しない限り、種々の改変、組み合わせ、他の実施の形態例が生じうることは、当業者にとって当然のことと理解される。
【符号の説明】
【００５６】
１０，１０′…差動リング発振回路、１１〜１４，１１′〜１４′…遅延回路、２０…起動回路、２１，２２…同相レベル検出部、２１ａ，２２ａ…加算器、２１ｂ，２２ｂ…ＮＯＲゲート回路、３０…受信装置、３１，３２…入力端子、３３…差動増幅回路、３４〜３７…フリップフロップ、３８…シリアル／パラレル変換回路、３９…出力端子、Ｍ１〜Ｍ６，Ｍ１１〜Ｍ１６…トランジスタ、Ｉｐ１，Ｉｐ２，Ｉｐ１１，Ｉｐ１２，Ｉｎ１，Ｉｐ１１…電流源、ＳＷ１，ＳＷ２…スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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