(57)【要約】      （修正有）【課題】外部衝撃によるクラックの発生を防止する多層セラミック素子を提供する。【解決手段】複数の誘電体シート１１１が積層された構造を有し、かつ互いに離隔した側面およびこの側面を連結する周縁面を有する素子本体１１０と、誘電体シート１１１に形成された内部電極１２０と、側面を覆う前面部および前面部から延長して周縁面１１４の一部を覆うバンド部を有する外部電極１３０と、内部電極１２０と周縁面１１４との間で互いに面対向するように配置された複数の金属パターン１４２からなる補強パターン１４０と、を含み、金属パターン１４２の間隔Ｄ１は、内部電極１２０が形成された誘電体シート１１１の厚さより小さい。【選択図】図１
2014165492.tif 000002
【特許請求の範囲】
【請求項１】
複数の誘電体シートが積層された構造を有し、かつ互いに離隔した側面および前記側面を連結する周縁面を有する素子本体と、
前記誘電体シートに形成された内部電極と、
前記側面を覆う前面部および前記前面部から延長して、前記周縁面の一部を覆うバンド部を有する外部電極と、
前記内部電極と前記周縁面との間で互いに面対向するように配置された複数の金属パターンからなる補強パターンと、を含み、
前記金属パターンの間隔は、前記内部電極が形成された前記誘電体シートの厚さよりも小さい、多層セラミック素子。
【請求項２】
前記金属パターンの間隔は、前記内部電極が形成された前記誘電体シートの厚さに対して、０．１００よりも大きい、請求項１に記載の多層セラミック素子。
【請求項３】
前記金属パターンの間隔は、前記内部電極が形成された前記誘電体シートの厚さに対して、０．９５０未満である、請求項１に記載の多層セラミック素子。
【請求項４】
前記金属パターンの間隔は、前記内部電極が形成された前記誘電体シートの厚さに対して、０．１００よりも大きく、０．９５０未満である、請求項１に記載の多層セラミック素子。
【請求項５】
前記金属パターンの間隔は、前記内部電極の間の間隔よりも小さい、請求項１に記載の多層セラミック素子。
【請求項６】
前記補強パターンは前記側面から前記素子本体の内部に向かって延長し、
前記補強パターンの延長長さは、前記バンド部の延長長さと比較して同一であるか、または長い、請求項１に記載の多層セラミック素子。
【請求項７】
前記内部電極が配置される活性領域と、
前記活性領域以外の領域である非活性領域と、を含み、
前記補強パターンは前記非活性領域に配置される、請求項１に記載の多層セラミック素子。
【請求項８】
活性領域および非活性領域を有する素子本体と、
前記活性領域で互いに面対向するように配置される内部電極と、
前記素子本体の両端部を覆い、かつ前記内部電極と電気的に連結された外部電極と、
前記非活性領域で前記内部電極と面対向するように配置される金属パターンを有する補強パターンと、を含み、
前記金属パターンの間隔は、前記活性領域の誘電体シートの厚さより薄い、多層セラミック素子。
【請求項９】
前記金属パターンの間隔は、前記内部電極が形成された前記誘電体シートの厚さに対して、０．１００よりも大きい、請求項８に記載の多層セラミック素子。
【請求項１０】
前記金属パターンの間隔は、前記内部電極が形成された前記誘電体シートの厚さに対して、０．９５０未満である、請求項８に記載の多層セラミック素子。
【請求項１１】
前記金属パターンの間隔は、前記内部電極の間の間隔よりも小さい、請求項８に記載の多層セラミック素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層セラミック素子に関し、より詳細には、クラック（ｃｒａｃｋ）の発生による素子の機能低下を防止することができる多層セラミック素子に関する。
【背景技術】
【０００２】
一般的な薄膜型多層セラミックコンデンサ（Ｍｕｌｔｉｌａｙｅｒ  Ｃｅｒａｍｉｃ  Ｃｏｎｄｅｎｓｏｒ；ＭＬＣＣ）のようなチップ部品は、素子本体、内部電極、および外部電極などで構成される。前記素子本体は、いわゆるグリーンシートと称する複数の誘電体シートが積層された構造を有しており、前記内部電極は前記誘電体シートにそれぞれ提供される。また、前記外部電極は、前記内部電極と電気的に連結され、かつ前記素子本体の外部両端部を覆う構造を有する。
【０００３】
通常、多層セラミック素子は、素子の特性向上を目的として設計されるため、外部の物理的な圧力や衝撃、熱的衝撃、その他の振動などに対しては相対的に脆弱な構造を有する。そのため、前記多層セラミック素子に物理的衝撃または熱的衝撃が加えられると、前記素子本体にクラック（ｃｒａｃｋ）が発生する。このようなクラックは、主に前記外部電極の先端部分に隣接する素子本体の表面から始まり、前記素子本体の内部に進行し、前記クラックが前記素子本体内の活性領域にまで進行すると、前記素子としての機能をそれ以上行うことが難しくなる。
【０００４】
このようなクラックによるチップ部品の損傷を防止するために、外部衝撃を吸収できる構造を有する外部電極を提供する技術が挙げられる。このために、外部電極は、前記素子本体を直接覆う内部金属層と、外部に露出する外部金属層と、前記内部金属層と前記外部金属層との間に介在された中問層と、からなる構造を有することができる。しかし、前記中問層は、金属と高分子樹脂の混合材料を用いて製造されるため、前記チップ部品の実装のためのリフロー（ｒｅｆｌｏｗ）工程またはウェーブはんだ付け（ｗａｖｅ  ｓｏｌｄｅｒｉｎｇ）工程で前記高分子樹脂が熱分解されることにより、前記内部金属層と前記中問層との間が離れて内部ボイド（ｖｏｉｄ）が発生する。このようなボイドおよび剥離現象はチップ部品を実装した電子機器の駆動による問題ではなく、チップ部品そのものが有する問題であり、前記チップ部品の機能を低下させる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国公開特許第１０-２００６-００４７７３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、外部衝撃によるクラックの発生を防止する多層セラミック素子を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係る多層セラミック素子は、複数の誘電体シートが積層された構造を有し、かつ互いに離隔した側面および前記側面を連結する周縁面を有する素子本体と、前記誘電体シートに形成された内部電極と、前記側面を覆う前面部および前記前面部から延長して前記周縁面の一部を覆うバンド部を有する外部電極と、前記内部電極と前記周縁面との間で互いに面対向するように配置された複数の金属パターンからなる補強パターンと、を含み、前記金属パターンの間隔は、前記内部電極が形成された前記誘電体シートの厚さより小さい。
【０００８】
本発明の実施形態によれば、前記金属パターンの間隔は、前記内部電極が形成された前記誘電体シートの厚さに対して、０．１００（倍）よりも大きくすることができる。
【０００９】
本発明の実施形態によれば、前記金属パターンの間隔は、前記内部電極が形成された前記誘電体シートの厚さに対して、０．９５０未満とすることができる。
【００１０】
本発明の実施形態によれば、前記金属パターンの間隔は、前記内部電極が形成された前記誘電体シートの厚さに対して、０．１００より大きく、０．９５０未満とすることができる。
【００１１】
本発明の実施形態によれば、前記金属パターンの間隔は、前記内部電極の間の間隔より小さくすることができる。
【００１２】
本発明の実施形態によれば、前記補強パターンは、前記側面から前記素子本体の内部に向かって延長され、前記補強パターンの延長長さは、前記バンド部の延長長さと比較して、同一または長くすることができる。
【００１３】
本発明の実施形態によれば、前記内部電極が配置される活性領域と、前記活性領域以外の領域である非活性領域と、を含み、前記補強パターンは前記非活性領域に配置することができる。
【００１４】
本発明に係る多層セラミック素子は、活性領域および非活性領域を有する素子本体と、前記活性領域で互いに面対向するように配置される内部電極と、前記素子本体の両端部を覆い、かつ前記内部電極と電気的に連結された外部電極と、前記非活性領域で前記内部電極と面対向するように配置される金属パターンを有する補強パターンと、を含み、前記金属パターンの間隔は、前記活性領域の誘電体シートの厚さより薄くすることができる。
【００１５】
本発明の実施形態によれば、前記金属パターンの間隔は、前記内部電極が形成された前記誘電体シートの厚さに対して、０．１００より大きくすることができる。
【００１６】
本発明の実施形態によれば、前記金属パターンの間隔は、前記誘電体シートの厚さに対して、０．９５０未満とすることができる。
【００１７】
本発明の実施形態によれば、前記金属パターンの間隔は、前記内部電極の間の間隔より小さくすることができる。
【発明の効果】
【００１８】
本発明に係る多層セラミック素子は、素子本体のクラック発生を防止するか、素子本体にクラックが発生しても、発生したクラックを活性領域に進行させないための補強パターンを備えることにより、前記クラックの発生による素子の機能低下を防止することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態に係る多層セラミック素子を示す図である。
【発明を実施するための形態】
【００２０】
本発明の利点及び特徴、そしてそれらを達成する方法は、添付図面とともに詳細に後述される実施形態を参照すると明確になるであろう。しかし、本発明は以下で開示される実施形態に限定されず、相違する多様な形態で具現されることができる。本実施形態は、本発明の開示が完全になるようにするとともに、本発明が属する技術分野において通常の知識を有する者に発明の範疇を完全に伝達するために提供されることができる。明細書全体において、同一の参照符号は同一の構成要素を示す。
【００２１】
本明細書で用いられる用語は、実施形態を説明するためのものであり、本発明を限定しようとするものではない。本明細書で、単数型は特別に言及しない限り複数型も含む。明細書で用いられる「含む（ｃｏｍｐｒｉｓｅ）」及び／または「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」は言及された構成要素、段階、動作及び／または素子は一つ以上の他の構成要素、段階、動作及び／または素子の存在または追加を排除しない。
【００２２】
また、本明細書で記述する実施形態は、本発明の理想的な例示図である断面図及び／または平面図を参照して説明する。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されたものである。したがって、製造技術及び／または許容誤差などによって例示図の形態が変形されることができる。したがって、本発明の実施形態は図示された特定形態に制限されるものではなく、製造工程によって生成される形態の変化も含むものである。例えば、直角に図示されたエッチング領域は、ラウンド状または所定曲率を有する形態とすることができる。
【００２３】
以下、添付の図面を参照して本発明の実施形態に係る多層セラミック素子について詳細に説明する。
【００２４】
図１は、本発明の実施形態に係る多層セラミック素子を示す図である。図１を参照すると、本発明の実施形態に係る多層セラミック素子１００は、素子本体（ｄｅｖｉｃｅ  ｂｏｄｙ）１１０と、内部電極（ｉｎｔｅｒｎａｌ  ｅｌｅｃｔｒｏｄｅ）１２０と、外部電極（ｅｘｔｅｒｎａｌ  ｅｌｅｃｔｒｏｄｅ）１３０と、補強パターン（ｒｅｉｎｆｏｒｃｅｍｅｎｔ  ｐａｔｔｅｒｎ）１４０と、を含むことができる。
【００２５】
前記素子本体１１０は、複数のシートが積層された多層構造を有することができる。前記シートとしては、いわゆるグリーンシート（ｇｒｅｅｎ  ｓｈｅｅｔ）と称する誘電体シート１１１が使用され、これらの積層物は、ほぼ六面体の形状をなすことができる。これにより、前記素子本体１１０は、互いに離隔した二つの側面１１２と、この側面１１２を連結する四つの周縁面１１４とを有することができる。前記素子本体１１０は、活性領域と非活性領域とに分けられる。前記活性領域は、前記内部電極１２０が位置する前記素子本体１１０のほぼ内側の領域とすることができる。前記非活性領域は、前記活性領域以外の領域であり、前記内部電極１２０が位置していない前記素子本体１１０のほぼ外側の領域とすることができる。
【００２６】
前記内部電極１２０は、前記素子本体１１０の長さ方向にほぼ平行に配置することができる。前記内部電極１２０は、前記誘電体シート１１１のそれぞれに形成された回路パターンとすることができ、このような内部電極１２０は、前記素子本体１１０内で互いに面対向するように配置することができる。前記内部電極１２０は、前記側面１１２で前記外部電極１３０に接触した金属パターンとすることができる。前記内部電極１２０は、前記シートのそれぞれに形成され、前記側面１１２から前記素子本体１１０内部に延長した構造を有することができる。前記内部電極１２０は、フローティングパターン（ｆｌｏａｔｉｎｇ  ｐａｔｔｅｒｎ）を、選択的にさらに含むことができる。前記フローティングパターンは、前記素子本体１１０内で前記外部電極１３０に接触することなく、前記側面１１２の間に配置することができる。
【００２７】
前記外部電極１３０は、前記素子本体１１０の両端部を覆うことができる。前記外部電極１３０は、前面部１３１ａおよびバンド部１３１ｂからなり、前記前面部１３１ａは、前記側面１１２を覆い、前記バンド部１３１ｂは、前記前面部１３１ａから延長されて前記周縁面１１４の一部を覆うことができる。前記バンド部１３１ｂは、前記多層セラミック素子１００を、回路基板のような外部機器（図示せず）に接合させるための接合部分とすることができる。
【００２８】
前記補強パターン１４０は、前記素子本体１１０にクラックＣが発生するのを防止するか、発生したクラックＣが前記活性領域に進入することを防止するために提供することができる。例えば、前記多層セラミック素子１００が、所定の電子機器（図示せず）に実装されて構造物を形成した場合、前記構造物に衝撃が加えられると、前記多層セラミック素子１００にクラックＣが発生する可能性がある。このようなクラックＣは、主に、前記バンド部１３１ｂの先端部分と、前記周縁面１１４の境界部分から発生し、前記クラックＣは、前記素子本体１１０の活性領域に進行する形態で発展することがある。前記クラックＣが、前記素子本体１１０内の活性領域にまで進行すると、前記多層セラミック素子１００に不良が発生する可能性がある。したがって、前記補強パターン１４０は、前記クラックＣの発生を防止するか、または前記クラックＣが発生しても、これが前記活性領域へ進行するのを遮断することで、前記素子本体１００の機能を維持することができる。
【００２９】
前記補強パターン１４０は、前記非活性領域内で互いに面対向するように配置される複数の金属パターン１４２を備えることができる。前記金属パターン１４２は、様々な金属からなるパターンとすることができる。前記金属パターン１４２の長さ（以下、「第１長さ」とする）Ｌ１は、前記バンド部１３１ｂの長さ（以下、「第２長さ」とする）Ｌ２と比較して、同一であるか、それよりも長いことが好ましい。前記第１長さＬ１が、前記第２長さＬ２より短い場合、前記補強パターン１４０が前記クラックＣに対応するための面積が小さく、前記クラックＣが、前記補強パターン１４０を避けて前記素子本体１１０の活性領域に進行する可能性がある。
【００３０】
また、前記金属パターン１４２の間隔（以下、「第１間隔」とする）Ｄ１は、前記内部電極１２０の間の間隔（以下、「第２間隔」とする）Ｄ２より狭くすることができる。前記第１間隔Ｄ１が、前記第２間隔Ｄ２より小さいということは、前記非活性領域をなすシート（以下、「第１シート」とする）１１１ａの厚さが、前記活性領域をなすシート（以下、「第２シート」とする）１１１ｂの厚さより薄いことを意味することができる。同一面積の場合、誘電体シートの厚さが薄いほど、前記誘電体シートの積層数が増加するため耐久性を高くすることができる。したがって、前記補強パターン１４０が設けられる前記非活性領域の耐久性を、前記活性領域の耐久性より高めるために、前記第１シート１１１ａの厚さを前記第２シート１１１ｂの厚さより薄くすることで、前記非活性領域の耐久性を高めることができる。
【００３１】
一方、前記第１間隔Ｄ１は、０．１５０μｍ、さらに０．１００μｍより大きいことが好ましい。前記第１間隔Ｄ１が、０．１００μｍより小さい場合、前記第１シート１１１ａの厚さが薄すぎて、その製作が非常に難しく、また、前記第１シート１１１ａ上に前記金属パターン１４２を形成する工程そのものも非常に難しくなるおそれがある。また、前記第１シート１１１ａの厚さが、少なくとも０．１μｍであれば、焼成過程で金属拡散による前記内部電極１２０の間の電気的ショートを防止し、活性領域の製造のための最小限の工程性を有する前記第２シート１１１ｂを確保することができる。したがって、前記第１シート１１１ａの厚さを、少なくとも０．１μｍ以上確保すれば、前記非活性領域の耐久性を高めて、クラックＣの防止機能を確保するとともに、前記補強パターン１４０を有する非活性領域の製造効率を維持することができる。
【００３２】
上述したように、本発明の実施形態に係る多層セラミック素子１００は、内部電極１２０が位置する活性領域および前記活性領域以外の非活性領域を有する素子本体１１０と、前記素子本体１１０の両端部を覆う外部電極１３０と、前記非活性領域で面対向して配置されてクラックの発生を防止する金属パターン１４２からなる補強パターン１４０と、を備え、前記金属パターン１４２の間隔Ｄ１は、前記内部電極１２０の間隔Ｄ２より小さくすることができる。この場合は、前記素子本体１１０の非活性領域の耐久性を増加させることができ、前記素子本体１１０におけるクラックＣの発生を防止するか、または発生したクラックＣが前記活性領域に進行することを防止することができるので、前記多層セラミック素子１００の機能を維持することが可能である。これにより、本発明に係る多層セラミック素子は、素子本体のクラック発生を防止するか、素子本体にクラックが発生しても発生したクラックを活性領域に進行させないための補強パターンを備えることにより、前記クラックの発生による素子の機能低下を防止することができる。
【００３３】
［実施例]
サイズ１．６ｍｍ×０．８ｍｍ×０．８ｍｍの１ｎＦ容量を有する多層セラミック素子５００個を製作した。この際、素子本体の製造過程で、前記素子本体の活性領域をなす誘電体シートの厚さと、非活性領域をなす誘電体シートの厚さを下記表１および表２に示したように調整することで、上述した第１間隔Ｄ１と第２間隔Ｄ２を調整し、前記第１間隔Ｄ１に対する前記第２間隔Ｄ２の割合Ｄ２/Ｄ１を算出した。
【００３４】
曲げ強度評価の場合、条件別に５００個のサンプルに対して１ｍｍ／ｓｅｃの速度で５ｍｍまで曲げ力を印加した後、内部ＤＰＡ（Ｄｅｓｔｒｕｃｔｉｖｅ  Ｐｏｌｉｓｈｉｎｇ  Ａｎａｌｙｓｉｓ）によって、最終クラック経路がクラック案内パターンに沿って案内されたサンプルの個数を確認した。
【００３５】
剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）評価の場合、製作されたチップをＤＰＡし、光学顕微鏡を用いて誘電体および電極間剥離現象があるサンプルの個数を確認した。
【００３６】
上述した第１間隔Ｄ１と第２間隔Ｄ２の割合によって分類されたサンプルの曲げ強度、および剥離評価を整理して、表１および表２に示した。
【００３７】
【表１】
2014165492.tif 000003
【００３８】
【表２】
2014165492.tif 000004
【００３９】
表１および表２を参照すると、内部電極の間隔である第２間隔Ｄ２に対する補強パターンをなす金属パターンの間隔である第１間隔Ｄ１が、略０．１００未満の場合は、剥離現象が発生することが確認された。この場合、前記非活性領域をなす誘電体シート（すなわち、図１の第１シート:１１１ａ）の厚さが薄すぎて、前記第１シート１１１ａ上に形成される金属パターンと前記第１シート１１１ａとの密着力が低下し、金属パターンが前記第１シート１１１ａから分離するか、前記第１シート１１１ａどうしの接合性が低下して前記第１シート１１１ａが互いに分離するためである。このような理由から、前記第２間隔Ｄ２に対する前記第１間隔Ｄ１の割合が０．１００より大きいことが好ましい。
【００４０】
反面、内部電極の間隔である第２間隔Ｄ２に対する、補強パターンをなす金属パターンの間隔である第１間隔Ｄ１が、略０．９５０以上の場合、曲げ強度評価でクラックが発生することを確認した。前記第１間隔Ｄ１が、前記第２間隔Ｄ２に対して０．９５０以上の場合、素子本体の非活性領域をなす誘電体シート（すなわち、図１の第１シート:１１１ａ）の厚さが、活性領域をなす誘電体シート（すなわち、図１の第２シート:１１１ｂ）の厚さと類似することを意味する。これは前記第１シート１１１ａの厚さが厚くなることを意味し、この場合、前記非活性領域におけるクラックの発生を防止できる非活性領域の耐久性確保が難しくなりクラックが発生したと見ることができる。一方、前記多層セラミック素子が、徐々に小型化および薄型化しつつある傾向に伴い、前記第１間隔Ｄ１を、前記第２間隔Ｄ２に対して、０．９５０より大きくした場合、前記非活性領域の厚さが増加するため、このような素子の小型化および薄型化の傾向に対応し難くなる。したがって、前記第２間隔Ｄ２に対する前記第１間隔Ｄ１の割合は、略０．９５０より小さいことが好ましい。
【００４１】
以上の詳細な説明は本発明を例示するものである。また、上述の内容は本発明の好ましい実施形態を示して説明するものに過ぎず、本発明は、本明細書に開示された発明の概念の範囲、述べた開示内容と均等な範囲及び／または当業界の技術または知識の範囲内で変更または修正が可能である。上述の実施形態は本発明を実施するにおいて最善の状態を説明するためのものであり、本発明のような他の発明を用いるにおいて当業界に公知された他の状態での実施、そして発明の具体的な適用分野及び用途で要求される多様な変更も可能である。従って、以上の発明の詳細な説明は開示された実施状態に本発明を制限しようとする意図ではない。また、添付された請求範囲は他の実施状態も含むと解釈されるべきであろう。
【符号の説明】
【００４２】
１００  多層セラミック素子
１１０  素子本体
１１１  誘電体シート
１１１ａ  第１シート
１１１ｂ  第２シート
１１２  側面
１１４  周縁面
１２０  内部電極
１３０  外部電極
１４０  補強パターン
１４２  金属パターン
【図１】
2014165492.tif 000005