(57)【要約】【課題】抵抗変化素子における読み出し不良を抑制する。【解決手段】選択トランジスタＴＲ１と、選択トランジスタＴＲ１を介してビット線に接続する抵抗変化素子ＲＲ１と、を有するメモリセルＭＣ１を備える。抵抗変化素子ＲＲ１は、第１金属材料を含有し、かつ選択トランジスタＴＲ１に接続する第１電極ＦＥ１と、第１金属材料と異なる第２金属材料を含有する第２電極ＳＥ１と、第１電極ＦＥ１と第２電極ＳＥ１との間に設けられ、第１金属材料および第２金属材料とは異なる第３金属材料を含有し、かつ酸素を含有する絶縁膜ＩＦ１と、を有している。第２金属材料は、第１金属材料よりも規格化酸化物生成エネルギーが大きい。【選択図】図１
2014165329.tif 000002
【特許請求の範囲】
【請求項１】
選択トランジスタと、前記選択トランジスタを介してビット線に接続する抵抗変化素子と、を有するメモリセルを備え、
前記抵抗変化素子は、
第１金属材料を含有し、かつ前記選択トランジスタに接続する第１電極と、
前記第１金属材料と異なる第２金属材料を含有する第２電極と、
前記第１電極と前記第２電極との間に設けられ、前記第１金属材料および前記第２金属材料とは異なる第３金属材料を含有し、かつ酸素を含有する絶縁膜と、
を有しており、
前記第２金属材料は、前記第１金属材料よりも規格化酸化物生成エネルギーが大きい半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記メモリセルに印加する電圧を制御する制御部を備え、
前記制御部は、前記絶縁膜の抵抗値を高抵抗化させる動作時において前記第１電極に正電圧を印加し、前記絶縁膜の抵抗値を低抵抗化させる動作時において前記第２電極に正電圧を印加する半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１金属材料、前記第２金属材料、および前記第３金属材料の規格化酸化物生成エネルギーを、それぞれΔＨｆ１、ΔＨｆ２、ΔＨｆ３としたときに、ΔＨｆ２≧ΔＨｆ３／７＋２２０（ｋＪ／ｍｏｌ）であり、ΔＨｆ１≦ΔＨｆ３／７＋１００（ｋＪ／ｍｏｌ）である半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記絶縁膜は、Ｔａ２Ｏ５によって構成されており、
前記第１金属材料と前記第２金属材料の規格化酸化物生成エネルギーをそれぞれΔＨｆ１、ΔＨｆ２としたときに、ΔＨｆ１＜１５０（ｋＪ／ｍｏｌ）であり、ΔＨｆ２＞２８０（ｋＪ／ｍｏｌ）である半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第２金属材料は、Ｗ、Ａｌ、ＴｉＮ、Ｔｉ、Ｔａ、ＴａＮ、Ｈｆ、ＨｆＮ、Ｚｒ、もしくはＺｒＮ、またはこれらのうちの２種以上からなる合金である半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第１金属材料は、Ｒｕ、ＲｕＯ２、Ｐｔ、Ｉｒ、Ｒｈ、Ｐｄ、もしくはＣｕ、またはこれらのうちの２種以上からなる合金である半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記絶縁膜は、Ｔａ２Ｏ５、Ｔａ２Ｏ５とＴｉＯ２の積層膜、ＺｒＯ２、ＺｒＯ２とＴａ２Ｏ５の積層膜、ＮｉＯ、ＳｒＴｉＯ３、ＳｒＲｕＯ３、Ａｌ２Ｏ３、Ｌａ２Ｏ３、ＨｆＯ２、Ｙ２Ｏ３またはＶ２Ｏ５よって構成されている半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第１電極は、コンタクトを介して前記選択トランジスタのソース・ドレイン領域に接続されている半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記抵抗変化素子は、バイポーラ型である半導体装置。
【請求項１０】
第１金属材料を含有する第１電極と、前記第１金属材料と異なる第２金属材料を含有する第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１金属材料および前記第２金属材料と異なる第３金属材料を含有し、かつ酸素を含有する絶縁膜と、を備え、前記第２金属材料は前記第１金属材料よりも規格化酸化物生成エネルギーが大きい半導体装置の制御方法であって、
前記絶縁膜の抵抗値を高抵抗化させる動作時において前記第１電極に正電圧を印加し、前記絶縁膜の抵抗値を低抵抗化させる動作時において前記第２電極に正電圧を印加する半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその制御方法に関し、例えば抵抗変化素子を備える半導体装置およびその制御方法に適用可能な技術である。
【背景技術】
【０００２】
不揮発メモリの一つに、電圧を印加することにより電極間に設けられた絶縁膜の抵抗値が変化することを利用した抵抗変化記憶素子（ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ））がある。ＲｅＲＡＭに関する技術としては、たとえば特許文献１および非特許文献１に記載のものが挙げられる。
【０００３】
特許文献１および非特許文献１には、上部電極と下部電極を互いに異なる材料により構成した抵抗変化素子が記載されている。具体的には、書き込み動作時において規格化酸化物生成エネルギーが低い上部電極に対し正電圧を印加し、読み出し動作時において規格化酸化物生成エネルギーが高い下部電極に対し正電圧を印加することが記載されている。すなわち、特許文献１および非特許文献１では、ユニポーラ型の抵抗変化素子が提案される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−０１２２８５号公報
【非特許文献】
【０００５】
【非特許文献１】２０１１ Symposium on VLSI Technology Digest of Technical Papers p５０
【発明の概要】
【発明が解決しようとする課題】
【０００６】
抵抗変化素子においては、電極間に設けられた絶縁膜の抵抗値を変化させることによりＯＮ状態とＯＦＦ状態の切り換えを行う。また、読み出し動作時には、絶縁膜の抵抗状態を読み取ることにより、ＯＮ状態とＯＦＦ状態の判別が行われる。しかしながら、ＯＮ状態における絶縁膜の抵抗値にばらつきが生じる場合があった。この場合、読み出し不良が発生するおそれがある。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、抵抗変化素子において、第２電極に含有される第２金属材料は、選択トランジスタと接続する第１電極に含有される第１金属材料よりも規格化酸化物生成エネルギーが大きい。
【発明の効果】
【０００８】
前記一実施の形態によれば、抵抗変化素子における読み出し不良を抑制できる。
【図面の簡単な説明】
【０００９】
【図１】本実施形態に係る半導体装置を示す断面図である。
【図２】図１に示す半導体装置を示す回路図である。
【図３】図１に示す半導体装置の動作挙動を示すグラフである。
【図４】抵抗変化素子のＯＮ状態における抵抗値の分布を示すグラフである。
【図５】抵抗変化素子のＯＮ状態における抵抗値と、ＯＦＦ状態への遷移を与える電流値と、の関係を示すグラフである。
【図６】本実施形態に係る半導体装置を含むダイの例を示す模式図である。
【図７】図１に示す半導体装置の製造方法を示す断面図である。
【図８】図１に示す半導体装置の製造方法を示す断面図である。
【図９】図１に示す半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
図１は、本実施形態に係る半導体装置ＳＭ１を示す断面図である。図２は、図１に示す半導体装置ＳＭ１を示す回路図である。
本実施形態に係る半導体装置ＳＭ１は、選択トランジスタＴＲ１と、選択トランジスタＴＲ１を介してビット線ＢＬ１に接続する抵抗変化素子ＲＲ１と、を有するメモリセルＭＣ１を備えている。抵抗変化素子ＲＲ１は、第１電極ＦＥ１と、第２電極ＳＥ１と、絶縁膜ＩＦ１と、を有している。第１電極ＦＥ１は、第１金属材料を含有し、かつ選択トランジスタＴＲ１に接続する。第２電極ＳＥ１は、第１金属材料と異なる第２金属材料を含有する。絶縁膜ＩＦ１は、第１電極ＦＥ１と第２電極ＳＥ１との間に設けられ、第１金属材料および第２金属材料とは異なる第３金属材料を含有し、かつ酸素を含有している。第２金属材料は、第１金属材料よりも規格化酸化物生成エネルギーが大きい。
【００１２】
本発明者は、ＯＦＦ状態からＯＮ状態への切り換え後に一部の抵抗変化素子の絶縁膜が高抵抗状態へ遷移してしまうことに起因して、ＯＮ状態における絶縁膜の抵抗値にばらつきが生じることを知見した。本実施形態は、この知見に基づいてなされたものである。
本実施形態によれば、第２電極ＳＥ１に含有される第２金属材料は、選択トランジスタＴＲ１に接続される第１電極ＦＥ１に含有される第１金属材料よりも規格化酸化物生成エネルギーが大きい。この場合、第２電極ＳＥ１に正電圧を印加しても、絶縁膜の抵抗状態は高抵抗状態へ遷移することがない。このため、第２電極ＳＥ１へ正電圧を印加してＯＦＦ状態からＯＮ状態への切り換えを行うことにより、ＯＦＦ状態からＯＮ状態への切り換え後に抵抗変化素子ＲＲ１の絶縁膜ＩＦ１が高抵抗状態へ遷移してしまうことを抑制できる。これにより、抵抗変化素子の絶縁膜の抵抗値におけるばらつきを抑え、読み出し不良の発生を抑制することが可能となる。
【００１３】
以下、本実施形態に係る半導体装置ＳＭ１の構成、および半導体装置ＳＭ１の製造方法につき、詳細に説明する。
【００１４】
まず、本実施形態に係る半導体装置ＳＭ１の構成につき説明する。
半導体装置ＳＭ１は、メモリセルＭＣ１を備えている。半導体装置ＳＭ１は、たとえばアレイ状に配列された複数のメモリセルＭＣ１を備える。メモリセルＭＣ１は、不揮発性メモリを構成する。メモリセルＭＣ１は、たとえば選択トランジスタＴＲ１と、抵抗変化素子ＲＲ１と、を有している。この場合、メモリセルＭＣ１は、１Ｔ１Ｒ（１Ｔｒａｎｓｉｓｔｏｒ  １Ｒｅｓｉｓｔａｎｃｅ）型の不揮発メモリを構成する。
【００１５】
本実施形態において、メモリセルＭＣ１は、選択トランジスタＴＲ１と、抵抗変化素子ＲＲ１と、を有している。抵抗変化素子ＲＲ１は、選択トランジスタＴＲ１を介してビット線ＢＬ１に接続されている。図１に示す例において、抵抗変化素子ＲＲ１および選択トランジスタＴＲ１は、いずれも基板ＳＢ１上に形成されている。
【００１６】
選択トランジスタＴＲ１は、基板ＳＢ１に形成されたソース・ドレイン領域ＳＤ１、ＳＤ２と、基板ＳＢ１上に設けられたゲート絶縁膜ＧＩ１と、ゲート絶縁膜ＧＩ１上に設けられたゲート電極ＧＥ１と、を有している。
選択トランジスタＴＲ１は、通常のシリコンプロセスによって製造されるＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ（電界効果トランジスタ））である。この場合、選択トランジスタＴＲ１の構成要素として、例えばＭｅｔａｌ／Ｈｉｇｈ−ｋゲートやＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）を用いることができる。また、選択トランジスタＴＲ１として、ＦｉｎＦＥＴ（Ｆｉｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ（立体構造トランジスタ））や配線内トランジスタ等を適宜用いてもよい。また、高抵抗化スイッチングを起こす電流を十分に供給できるよう、選択トランジスタＴＲ１のオン電流は１０μＡ以上、より好ましくは５００μＡ以上である。
【００１７】
抵抗変化素子ＲＲ１は、第１電極ＦＥ１と、第２電極ＳＥ１と、第１電極ＦＥ１と第２電極ＳＥ１の間に設けられた絶縁膜ＩＦ１と、を有している。抵抗変化素子ＲＲ１は、ＲｅＲＡＭであり、ＯＮ状態とＯＦＦ状態を切り換えることによってデータを記憶する。本実施形態においては、絶縁膜ＩＦ１の抵抗値を変化させることによりＯＮ状態とＯＦＦ状態が切り換えられる。ここでは、絶縁膜ＩＦ１の抵抗状態が高抵抗状態となっている場合をＯＦＦ状態とし、低抵抗状態となっている場合をＯＮ状態としている。
また、抵抗変化素子ＲＲ１は、たとえばバイポーラ型のＲｅＲＡＭである。この場合、第１電極ＦＥ１または第２電極ＳＥ１のいずれか一方に正電圧を印加することによりＯＦＦ状態からＯＮ状態への切り換えを行い、いずれか他方に正電圧を印加することによりＯＮ状態からＯＦＦ状態への切り換えを行うこととなる。
【００１８】
抵抗変化素子ＲＲ１の第１電極ＦＥ１は、選択トランジスタＴＲ１に電気的に接続している。これにより、抵抗変化素子ＲＲ１は選択トランジスタＴＲ１へ電気的に接続されることとなる。本実施形態において、第１電極ＦＥ１は、選択トランジスタＴＲ１のソース・ドレイン領域ＳＤ２へ接続される。このとき、第１電極ＦＥ１は、絶縁膜ＩＦ１および第２電極ＳＥ１を介さずに、ソース・ドレイン領域ＳＤ２へ接続される。
また、抵抗変化素子ＲＲ１の第２電極ＳＥ１は、接地されていない。すなわち、半導体装置ＳＭ１は、第２電極ＳＥ１に電圧を印加することが可能なように構成される。
【００１９】
図１では、第１電極ＦＥ１が抵抗変化素子ＲＲ１の下部電極ＬＥ１である例が示されている。この場合、下部電極ＬＥ１である第１電極ＦＥ１は、たとえばソース・ドレインコンタクトＳＣ１を介して選択トランジスタＴＲ１のソース・ドレイン領域ＳＤ２に接続される。これにより、既存のプロセスを利用した下部電極ＬＥ１の形成が可能となる。
また、図１に示す例において、第２電極ＳＥ１は、抵抗変化素子ＲＲ１の上部電極ＵＥ１である。この場合、第１電極ＦＥ１である下部電極ＬＥ１と、絶縁膜ＩＦ１と、第２電極ＳＥ１である上部電極ＵＥ１と、が順に積層されることとなる。また、上部電極ＵＥ１である第２電極ＳＥ１は、たとえば上部電極ＵＥ１上に設けられたプレートコンタクトＰＣ１を介して後述するプレート線ＰＬ１へ接続される。
【００２０】
なお、本実施形態に係る抵抗変化素子ＲＲ１において、第１電極ＦＥ１が上部電極ＵＥ１であり、第２電極ＳＥ１が下部電極ＬＥ１であってもよい。この場合、上部電極ＵＥ１が、絶縁膜ＩＦ１および下部電極ＬＥ１を介さずに、選択トランジスタＴＲ１のソース・ドレイン領域ＳＤ２に接続されることとなる。また、下部電極ＬＥ１が、絶縁膜ＩＦ１および上部電極ＵＥ１を介さずに、プレート線ＰＬ１へ接続されることとなる。
【００２１】
図２に示すように、半導体装置ＳＭ１は、プレート線ＰＬ１と、ビット線ＢＬ１と、ワード線ＷＬ１と、を備えている。本実施形態において、プレート線ＰＬ１、ビット線ＢＬ１、およびワード線ＷＬ１は、それぞれメモリセルＭＣ１に接続される。
プレート線ＰＬ１は、抵抗変化素子ＲＲ１の第２電極ＳＥ１に接続される。すなわち、第２電極ＳＥ１には、プレート線ＰＬ１を介して電圧が印加されることとなる。図１に示す例において、プレート線ＰＬ１は、第２電極ＳＥ１である上部電極ＵＥ１に、上部電極ＵＥ１上に設けられたプレートコンタクトＰＣ１を介して接続される。
ビット線ＢＬ１は、選択トランジスタＴＲ１のソース・ドレイン領域ＳＤ１に接続されている。このため、ビット線ＢＬ１は、選択トランジスタＴＲ１を介して抵抗変化素子ＲＲ１の第１電極ＦＥ１へ接続される。すなわち、第１電極ＦＥ１には、ビット線ＢＬ１および選択トランジスタＴＲ１を介して電圧が印加されることとなる。図１に示す例において、ビット線ＢＬ１は、選択トランジスタＴＲ１を介して抵抗変化素子ＲＲ１の第１電極ＦＥ１である下部電極ＬＥ１へ接続される。
ワード線ＷＬ１は、選択トランジスタＴＲ１のゲート電極ＧＥ１へ接続される。このため、ゲート電極ＧＥ１には、ワード線ＷＬ１を介して電圧が印加されることとなる。
【００２２】
第１電極ＦＥ１は、第１金属材料を含有する。第２電極ＳＥ１は、第１金属材料とは異なる第２金属材料を含有する。第２金属材料は、第１金属材料よりも規格化酸化物生成エネルギーが大きい。なお、規格化酸化物生成エネルギーとは、ある材料を酸化した際に発生するエネルギーと対応する物理量である酸化物生成エンタルピーを、生成された金属酸化物の１酸素原子当たりに規格化した値を指す。規格化酸化物生成エネルギーが大きい材料ほど酸素原子がその金属と結合しやすい、すなわち酸化されやすいことを示し、規格化酸化物生成エネルギーが小さい材料ほど酸化されにくいことを示す。
【００２３】
ここで、半導体装置ＳＭ１の動作原理を説明する。ＲｅＲＡＭである抵抗変化素子ＲＲ１においては、デバイス製造後にまずフォーミングと呼ばれるリークパス形成処理を行う。この処理は、第１電極ＦＥ１と第２電極ＳＥ１との間に電圧を印加することによって、絶縁膜ＩＦ１の内部に酸素欠損および欠陥準位を生じさせて、絶縁膜ＩＦ１中にリークパスを形成すると考えられている。そして、このリークパスの接続、切断に起因して、絶縁膜ＩＦ１の抵抗値が変化していると推定される。高抵抗状態ではリークパスの一部が切断された状態であるが、絶縁膜ＩＦ１に電圧を印加することによってリークパスの切断部分に酸素欠損およびそれに起因する欠陥準位が生じ、リークパスが接続されることによって低抵抗化が起こる。一方、接続されたリークパスに電流を流すと、その近傍、特に電位が高い側の電極の近傍が局所的に加熱され、絶縁膜ＩＦ１中の酸素原子が熱的に励起されてより安定な位置に移動し、その結果酸素欠損を消滅させると考えられる。これによりリークパスが切断され、高抵抗化が起こると考えられる。
【００２４】
本実施形態によれば、第２電極ＳＥ１に含有される第２金属材料は、選択トランジスタＴＲ１に接続される第１電極ＦＥ１に含有される第１金属材料よりも規格化酸化物生成エネルギーが大きい。すなわち、第２電極ＳＥ１は、第１電極ＦＥ１と比較して、酸化されにくい金属材料により構成されている。本発明者は、このような構成において、第２電極ＳＥ１に正電圧を印加した場合に、絶縁膜ＩＦ１の抵抗状態が低抵抗状態から高抵抗状態へ遷移しないことを見出した。これは、リークパスを構成する酸素欠損を消滅させるための酸素原子が、酸化されやすい第２電極ＳＥ１と反応してしまうためであると考えられる。すなわち、絶縁膜ＩＦ１中の酸素原子が熱的に励起されても、第２電極ＳＥ１の金属原子と結合し酸化して安定化するため、酸素欠損の消滅が妨げられていると推定される。
このように、本実施形態によれば、第２電極ＳＥ１に正電圧を印加しても、絶縁膜の抵抗状態は高抵抗状態へ遷移することがない。このため、第２電極ＳＥ１へ正電圧を印加してＯＦＦ状態からＯＮ状態への切り換えを行うことにより、ＯＦＦ状態からＯＮ状態への切り換え後に抵抗変化素子ＲＲ１の絶縁膜ＩＦ１が高抵抗状態へ遷移してしまうことを抑制できる。これにより、抵抗変化素子の絶縁膜の抵抗値におけるばらつきを抑え、読み出し不良の発生を抑制することが可能となる。
【００２５】
また、第１電極ＦＥ１に正電圧を印加した場合には、絶縁膜ＩＦ１の抵抗状態を低抵抗状態から高抵抗状態へ遷移させることができる。これは、第１電極ＦＥ１が酸化されにくい金属材料で構成されているためと考えられる。すなわち、熱的に励起された絶縁膜ＩＦ１中の酸素原子が、第２電極ＳＥ１の金属原子と結合せずに、リークパスを構成する酸素欠損を消滅させることができるためであると推定される。
このように、本実施形態によれば、第１電極ＦＥ１に正電圧を印加することにより、絶縁膜ＩＦ１の抵抗状態を高抵抗状態へ遷移させ、ＯＮ状態からＯＦＦ状態への切り換えを行うことができる。したがって、読み出し不良の発生を抑制しつつ、ＲｅＲＡＭとしての機能を実現することが可能となる。
【００２６】
さらに、メモリセルＭＣ１の選択トランジスタＴＲ１は、抵抗変化素子ＲＲ１の第１電極ＦＥ１に接続する。このため、選択トランジスタＴＲ１の閾値電圧のばらつきの影響を受けることなく、第２電極ＳＥ１への安定的な電圧供給が可能となる。このため、絶縁膜ＩＦ１の低抵抗状態への遷移について、その制御性を向上させることができる。
【００２７】
図３は、図１に示す半導体装置ＳＭ１の動作挙動を示すグラフである。図３では、第２電極ＳＥ１に印加される電圧値と、抵抗変化素子ＲＲ１に流れる電流値と、の関係が示されている。図３に示すように、ＲｅＲＡＭである抵抗変化素子ＲＲ１においては、まず第１電極ＦＥ１と第２電極ＳＥ１との間に電圧を印加して、絶縁膜ＩＦ１にリークパスを形成するフォーミング処理を行う。その後、第１電極ＦＥ１と第２電極ＳＥ１との間に印加する電圧を制御して、絶縁膜ＩＦ１の抵抗状態を変化させる。
【００２８】
図３に示す例においては、第２電極ＳＥ１に負電圧を印加した場合、すなわち第１電極ＦＥ１に正電圧を印加した場合、フォーミング（Ｆｏｒｍｉｎｇ（１'））、ＯＮ状態からＯＦＦ状態への遷移（ＯＦＦ（２））、ＯＦＦ状態からＯＮ状態への遷移（ＯＮ（３'））が生じうる。このため、第１電極ＦＥ１に正電圧を印加することにより、絶縁膜ＩＦ１の抵抗値を高抵抗化させ、ＯＮ状態からＯＦＦ状態への遷移を生じさせることができる。
一方で、第２電極ＳＥ１に正電圧を印加した場合には、絶縁膜ＩＦ１の抵抗状態において、低抵抗状態から高抵抗状態への遷移は生じない。すなわち、第２電極ＳＥ１に正電圧を印加しても、ＯＮ状態からＯＦＦ状態への遷移は生じない。このため、第２電極ＳＥ１に正電圧を印加した場合には、高抵抗状態から低抵抗状態への遷移、すなわちフォーミング（Ｆｏｒｍｉｎｇ（１））およびＯＦＦ状態からＯＮ状態への遷移（ＯＮ（３））のみが生じうることとなる。
【００２９】
本実施形態において、第１電極ＦＥ１を構成する第１金属材料は、たとえばＲｕ、ＲｕＯ２、Ｐｔ、Ｉｒ、Ｒｈ、Ｐｄ、もしくはＣｕ、またはこれらのうちの２種以上を含む合金である。また、第２電極ＳＥ１を構成する第２金属材料は、たとえばＷ、Ａｌ、ＴｉＮ、Ｔｉ、Ｔａ、ＴａＮ、Ｈｆ、ＨｆＮ、Ｚｒ、もしくはＺｒＮ、またはこれらのうちの２種以上からなる合金である。これにより、既存のプロセスを利用しつつ、第１電極ＦＥ１を構成する第１金属材料と第２電極ＳＥ１を構成する第２金属材料と、の間における規格化酸化物生成エネルギーの関係を所望のものとすることができる。
【００３０】
絶縁膜ＩＦ１は、第１金属材料および第２金属材料とは異なる第３金属材料を含有し、かつ酸素を含有する。このとき、第１電極ＦＥ１、第２電極ＳＥ１、および絶縁膜ＩＦ１は、それぞれ互いに異なる金属材料を含有することとなる。
ここで、第１金属材料、第２金属材料および第３金属材料の規格化酸化物生成エネルギーを、それぞれΔＨｆ１、ΔＨｆ２、ΔＨｆ３とする。様々な絶縁膜材料、電極材料を用いて検討を行った結果、ΔＨｆ１およびΔＨｆ２の好ましい範囲は、絶縁膜ＩＦ１を構成する金属元素の規格化酸化物生成エネルギーΔＨｆ３に依存することがわかった。これは、絶縁膜ＩＦ１における酸素欠損を消滅させることにより安定化度合いが、第３金属材料によって異なることに起因するものと考えられる。このような知見から、
ΔＨｆ２≧ΔＨｆ３／７＋２２０（ｋＪ／ｍｏｌ）
ΔＨｆ１≦ΔＨｆ３／７＋１００（ｋＪ／ｍｏｌ）
の関係を満たすことが、本実施形態においてとくに好ましい。これにより、読み出し不良の発生を抑制することが可能なＲｅＲＡＭを実現する、との効果をより安定的に、かつ顕著に得ることが可能となる。
【００３１】
絶縁膜ＩＦ１は、たとえばＴａ２Ｏ５、Ｔａ２Ｏ５とＴｉＯ２の積層膜、ＺｒＯ２、ＺｒＯ２とＴａ２Ｏ５の積層膜、ＮｉＯ、ＳｒＴｉＯ３、ＳｒＲｕＯ３、Ａｌ２Ｏ３、Ｌａ２Ｏ３、ＨｆＯ２、Ｙ２Ｏ３またはＶ２Ｏ５により構成される。これにより、既存のプロセスを利用しつつ、第１金属材料と、第２金属材料と、第３金属材料と、の間における規格化酸化物生成エネルギーの関係を所望のものとすることができる。
なお、下部電極ＬＥ１がＴａ２Ｏ５により構成される場合には、
ΔＨｆ１＜１５０（ｋＪ／ｍｏｌ）
ΔＨｆ２＞２８０（ｋＪ／ｍｏｌ）
の関係を満たすことが好ましい。これにより、第２電極ＳＥ１へ正電圧を印加した場合における絶縁膜ＩＦ１の高抵抗状態への遷移をより確実に抑制できる。また、第１電極ＦＥ１へ正電圧を印加した際に高抵抗状態への遷移を確実に生じさせることができる。したがって、読み出し不良の発生を抑制することが可能なＲｅＲＡＭを実現する、との効果をさらに顕著に得ることが可能となる。
【００３２】
半導体装置ＳＭ１は、たとえば制御部ＣＵ１を備えている。制御部ＣＵ１は、メモリセルＭＣ１に印加する電圧を制御する。制御部ＣＵ１は、たとえば第１電極ＦＥ１、第２電極ＳＥ１、およびゲート電極ＧＥ１に電気的に接続され、これらに印加される電圧をそれぞれ制御する。図１に示す例において、制御部ＣＵ１は、プレート線ＰＬ１およびプレートコンタクトＰＣ１を介して第２電極ＳＥ１である上部電極ＵＥ１に電気的に接続する。また、制御部ＣＵ１は、ソース・ドレイン領域ＳＤ１に電気的に接続することにより、選択トランジスタＴＲ１およびソース・ドレインコンタクトＳＣ１を介して第１電極ＦＥ１である下部電極ＬＥ１へ電気的に接続する。
【００３３】
制御部ＣＵ１は、絶縁膜ＩＦ１の抵抗値を高抵抗化させる動作時において、選択トランジスタＴＲ１に接続される第１電極ＦＥ１に正電圧を印加する。すなわち、抵抗変化素子ＲＲ１をＯＮ状態からＯＦＦ状態へ切り換える場合に、第１電極ＦＥ１へ正電圧を印加する。一方で、制御部ＣＵ１は、絶縁膜ＩＦ１の抵抗値を低抵抗化させる動作時において、第２電極ＳＥ１に正電圧を印加する。すなわち、抵抗変化素子ＲＲ１をＯＦＦ状態からＯＮ状態へ切り換える場合に、第２電極ＳＥ１へ正電圧を印加する。本実施形態においては、半導体装置ＳＭ１の制御方法として、このような制御を採用できる。
このようにしてメモリセルＭＣ１へ印加する電圧の制御を行うことにより、抵抗変化素子ＲＲ１をＲｅＲＡＭとして動作させることができる。また、ＯＦＦ状態からＯＮ状態への切り換えの際に、抵抗変化素子の絶縁膜の抵抗値におけるばらつきを抑え、読み出し不良の発生を抑制することが可能となる。
【００３４】
また、制御部ＣＵ１は、絶縁膜ＩＦ１の抵抗値を読み出す動作時において、たとえば第２電極ＳＥ１に正電圧を印加する。上述したように、第２電極ＳＥ１へ正電圧を印加した場合に、ＯＮ状態からＯＦＦ状態への遷移は生じない。このため、読み出し動作時において、絶縁膜ＩＦ１の抵抗状態が高抵抗状態へ遷移してしまうことを抑制できる。
【００３５】
また、制御部ＣＵ１は、たとえばフォーミング動作を行う際においても、第２電極ＳＥ１へ正電圧を印加する。フォーミング動作後における抵抗変化素子ＲＲ１は、絶縁膜ＩＦ１が低い抵抗値を有するＯＮ状態となる。
フォーミング動作時においては、絶縁膜ＩＦ１内にリークパスを形成するため、抵抗変化素子ＲＲ１へ高い電圧を印加する必要がある。しかしながら、第１電極ＦＥ１に正電圧を印加する場合、抵抗変化素子ＲＲ１へ印加できる電圧値は、選択トランジスタＴＲ１のゲート電圧により制限されてしまう。この場合、フォーミング動作のための十分な電圧を抵抗変化素子ＲＲ１へ印加することができず、フォーミング動作を行うことが困難となる。一方で、第２電極ＳＥ１に正電圧を印加する場合には、抵抗変化素子ＲＲ１へ印加される電圧値がゲート電圧により制限されてしまうことを回避できる。このため、フォーミング動作を安定的に行うためには、フォーミング動作時には第２電極ＳＥ１へ電圧を印加することが好ましい。
また、本発明者は、フォーミング動作後に一部の抵抗変化素子ＲＲ１の絶縁膜が高抵抗状態へ遷移してしまうことに起因して、フォーミング動作後のＯＮ状態における絶縁膜の抵抗値にばらつきが生じてしまうことを知見した。
本実施形態によれば、フォーミング動作を行う際においても、第２電極ＳＥ１へ正電圧が印加される。このため、フォーミング動作を安定的に行うことができる。また、フォーミング動作後に一部の抵抗変化素子ＲＲ１が高抵抗状態へ遷移することを抑制し、ＯＮ状態における抵抗変化素子ＲＲ１の絶縁膜の抵抗値のばらつきを抑えることができる。これにより、抵抗変化素子ＲＲ１の読み出し動作不良を抑制することも可能となる。
したがって、抵抗変化素子ＲＲ１の動作を安定的に行うことが可能となる。
【００３６】
図４は、抵抗変化素子ＲＲ１のＯＮ状態における抵抗値の分布を示すグラフである。図４では、ＯＮ状態への遷移を与える電流値（以下、ＯＮスイッチング電流値とよぶ）を変動させ、それぞれにつき得られたＯＮ状態の抵抗値の分布が示されている。ここでは、第１電極ＦＥ１としてＲｕを、第２電極ＳＥ１としてＷを、絶縁膜ＩＦ１としてＴｉＯ２、Ｔａ２Ｏ５、ＴｉＯ２を順に積層してなる積層膜を、それぞれ使用している。また、ＯＮスイッチング電流値は、７０μＡ、９５μＡ、１５０μＡに制御した。
図４に示すように、この実験例では、ＯＮ状態への遷移後における抵抗変化素子ＲＲ１の抵抗値のばらつきが抑えられ、均一なＯＮ抵抗分布が得られた。また、ＯＮスイッチング電流値を変動させた場合であっても、均一なＯＮ抵抗分布が得られることが分かる。
【００３７】
図５は、抵抗変化素子ＲＲ１のＯＮ状態における抵抗値（以下、ＯＮ抵抗値ともよぶ）と、ＯＦＦ状態への遷移を与える電流値（以下、ＯＦＦスイッチング電流ともよぶ）と、の関係を示すグラフである。実験例に係る抵抗変化素子ＲＲ１としては、第２電極ＳＥ１が選択トランジスタＴＲ１に接続する第１電極ＦＥ１よりも規格化酸化物生成エネルギーが大きい構造を有するものを使用している。比較例に係る抵抗変化素子ＲＲ１としては、第２電極ＳＥ１が選択トランジスタＴＲ１に接続する第１電極ＦＥ１よりも規格化酸化物生成エネルギーが小さい構造を有するものを使用している。実験例および比較例のいずれにおいても、第２電極ＳＥ１に対し正電圧を印加することによりＯＮ状態へ遷移させた際のＯＮ抵抗値が示される。
【００３８】
抵抗変化素子ＲＲ１においては、選択トランジスタＴＲ１や周辺回路の面積増大の原因となるＯＦＦスイッチング電流の増大を抑えることが求められる。しかしながら、ＯＦＦスイッチング電流は、ＯＮ状態における絶縁膜ＩＦ１の抵抗値が低いほど増大する。
図５に示すように、比較例では、抵抗変化素子ＲＲ１のＯＮ抵抗値のばらつきが大きい。このため、全ての抵抗変化素子ＲＲ１をＯＦＦ状態へ遷移させるためには、ＯＦＦスイッチング電流を増大させる必要がある。一方で、実験例では、抵抗変化素子ＲＲ１の抵抗値ばらつきを抑えつつ、抵抗変化素子ＲＲ１のＯＮ状態の抵抗値を高抵抗化できることがわかる。ここでは、１００μＡ以下のＯＦＦスイッチング電流により全ての抵抗変化素子ＲＲ１をＯＦＦ状態へ遷移できることが分かる。このため、ＯＦＦ状態へ遷移させる際の電流値の増大を抑制し、選択トランジスタや周辺回路の面積増大を抑えることができる。また、信頼性の高いＯＦＦスイッチング動作を実現できる。
【００３９】
図６は、本実施形態に係る半導体装置ＳＭ１を含むダイの例を示す模式図である。
図６（ａ）では、半導体装置ＳＭ１が、メモリセルＭＣ１、制御部ＣＵ１、ＣＰＵコアＣＰ１、グラフィックコアＧＰ１、コーディックコアＣＤ１およびＳＲＡＭコアＳＲ１を含むＳＯＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）ダイＤＩ１である場合が例示される。この場合、メモリセルＭＣ１、制御部ＣＵ１、ＣＰＵコアＣＰ１、グラフィックコアＧＰ１、コーディックコアＣＤ１およびＳＲＡＭコアＳＲ１は、一の基板ＳＢ１上に配置され、ダイＤＩ１を構成することとなる。ダイＤＩ１には、他の回路が形成されていてもよい。
図６（ｂ）では、半導体装置ＳＭ１は、メモリセルＭＣ１および制御部ＣＵ１を含むダイＤＩ２である。また、ＣＰＵコアＣＰ１、グラフィックコアＧＰ１、コーディックコアＣＤ１およびＳＲＡＭコアＳＲ１は、ダイＤＩ２とは異なるＳＯＣダイＤＩ３に含まれる。これらのダイＤＩ２およびダイＤＩ３は、回路基板ＣＢ１上に搭載され、半導体パッケージＰＫ１（ＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ））を構成することとなる。ダイＤＩ３には、他の回路が形成されていてもよい。
【００４０】
次に、本実施形態に係る半導体装置ＳＭ１の製造方法について説明する。図７〜９は、図１に示す半導体装置ＳＭ１の製造方法を示す断面図である。
まず、図７（ａ）に示すように、基板ＳＢ１上にゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１を形成する。ゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１は、たとえば基板ＳＢ１上にシリコン酸化膜およびリン添加ポリシリコン膜を順に積層し、これをドライエッチングによりパターニングすることにより形成される。
【００４１】
次に、図７（ｂ）に示すように、基板ＳＢ１上にソース・ドレイン領域ＳＤ１およびソース・ドレイン領域ＳＤ２を形成する。ソース・ドレイン領域ＳＤ１およびソース・ドレイン領域ＳＤ２は、たとえばゲート電極ＧＥ１をマスクとして、ドーズ量２Ｅ＋１５ｃｍ−２のリン注入を行うことにより形成される。次に、図７（ｃ）に示すように、基板ＳＢ１上およびゲート電極ＧＥ１上に層間絶縁膜ＩＩ１を堆積し、これをＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により平坦化する。層間絶縁膜ＩＩ１は、たとえばシリコン酸化膜等の酸化膜により構成される。
【００４２】
次に、図８（ａ）に示すように、層間絶縁膜ＩＩ１中に、ソース・ドレイン領域ＳＤ２と接続するソース・ドレインコンタクトＳＣ１を形成する。ソース・ドレインコンタクトＳＣ１は、たとえば次のように形成される。まず、ドライエッチングにより層間絶縁膜ＩＩ１にコンタクト孔を開ける。次に、このコンタクト孔内にＴｉＮおよびＷを堆積する。そして、ＣＭＰ法によって、コンタクト孔内以外に堆積されたＴｉＮおよびＷを除去することにより、ソース・ドレインコンタクトＳＣ１が形成される。
【００４３】
次に、図８（ｂ）に示すように、下部電極ＬＥ１、絶縁膜ＩＦ１および上部電極ＵＥ１を順に形成する。このとき、下部電極ＬＥ１は、ソース・ドレインコンタクトＳＣ１と接続するように形成される。下部電極ＬＥ１、絶縁膜ＩＦ１および上部電極ＵＥ１は、例えば、層間絶縁膜ＩＩ１上およびソース・ドレインコンタクトＳＣ１上に、１０ｎｍのＲｕ、３ｎｍのＴｉＯ２、１０ｎｍのＴａ２Ｏ５、および１０ｎｍのＷを順に積層した積層膜に、露光工程およびドライエッチング工程を行うことによって形成される。これにより、抵抗変化素子ＲＲ１が形成される。
【００４４】
次に、図９（ａ）に示すように、層間絶縁膜ＩＩ１上および上部電極ＵＥ１上に、層間絶縁膜ＩＩ２を堆積し、これをＣＭＰ法により平坦化する。層間絶縁膜ＩＩ２は、例えばシリコン酸化膜等の酸化膜により構成される。次いで、図９（ｂ）に示すように、層間絶縁膜ＩＩ２内に、上部電極ＵＥ１と接続するプレートコンタクトＰＣ１を形成する。プレートコンタクトＰＣ１は、例えば次のように形成される。まず、ドライエッチングにより層間絶縁膜ＩＩ２にコンタクト孔を開ける。次に、このコンタクト孔内にＴｉＮおよびＷを堆積する。そして、ＣＭＰ法によって、コンタクト孔内以外に堆積されたＴｉＮおよびＷを除去することにより、プレートコンタクトＰＣ１が形成される。
【００４５】
次に、図９（ｂ）に示すように、層間絶縁膜ＩＩ２上およびプレートコンタクトＰＣ１上に、配線層ＩＬ１を形成する。配線層ＩＬ１は、例えば層間絶縁膜ＩＩ２上およびプレートコンタクトＰＣ１上に順に堆積したＴｉＮおよびＡｌを、露光工程およびドライエッチング工程を用いパターニングすることにより形成される。
本実施形態においては、たとえばこのようにして半導体装置ＳＭ１が形成される。
【００４６】
次に、本実施形態の効果を説明する。
本実施形態によれば、第２電極ＳＥ１に含有される第２金属材料は、選択トランジスタＴＲ１に接続される第１電極ＦＥ１に含有される第１金属材料よりも規格化酸化物生成エネルギーが大きい。この場合、第２電極ＳＥ１に正電圧を印加しても、絶縁膜の抵抗状態は高抵抗状態へ遷移することがない。このため、第２電極ＳＥ１へ正電圧を印加してＯＦＦ状態からＯＮ状態への切り換えを行うことにより、ＯＦＦ状態からＯＮ状態への切り換え後に抵抗変化素子ＲＲ１の絶縁膜ＩＦ１が高抵抗状態へ遷移してしまうことを抑制できる。これにより、抵抗変化素子の絶縁膜の抵抗値におけるばらつきを抑え、読み出し不良の発生を抑制することが可能となる。
【００４７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００４８】
ＳＭ１  半導体装置
ＳＢ１  基板
ＭＣ１  メモリセル
ＲＲ１  抵抗変化素子
ＦＥ１  第１電極
ＳＥ１  第２電極
ＵＥ１  上部電極
ＬＥ１  下部電極
ＩＦ１  絶縁膜
ＴＲ１  選択トランジスタ
ＧＥ１  ゲート電極
ＧＩ１  ゲート絶縁膜
ＳＤ１、ＳＤ２  ソース・ドレイン領域
ＳＣ１  ソース・ドレインコンタクト
ＰＣ１  プレートコンタクト
ＣＵ１  制御部
ＰＬ１  プレート線
ＢＬ１  ビット線
ＷＬ１  ワード線
ＰＫ１  半導体パッケージ
ＤＩ１、ＤＩ２、ＤＩ３  ダイ
ＣＢ１  回路基板
ＣＰ１  ＣＰＵコア
ＧＰ１  グラフィックコア
ＣＤ１  コーディックコア
ＳＲ１  ＳＲＡＭコア
ＩＩ１、ＩＩ２  層間絶縁膜
ＩＬ１  配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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