(57)【要約】【課題】電源の立ち上げ時におけるラッシュカレントを抑制することが可能な半導体記憶装置を提供する。【解決手段】ワード線電位固定回路１０は、メモリセルＭＣの電源の立ち上げ時にメモリセルＭＣの電源が立ち上がるまでメモリセルＭＣがロウ選択されないようにワード線ｗｌ_０〜ｗｌ_ｍの電位をロウレベルに固定し、メモリセルＭＣの電源が立ち上がると、ワード線ｗｌ_０〜ｗｌ_ｍの電位の固定を解除する。【選択図】図１
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【特許請求の範囲】
【請求項１】
相補的にデータを記憶する１対の記憶ノードが設けられたメモリセルと、
前記メモリセルに書き込まれるデータに基づいて相補的に駆動される１対のビット線と、
前記メモリセルのロウ選択を行うワード線と、
前記メモリセルの電源の立ち上げ時に制御信号に基づいて前記ワード線の電位をロウレベルに固定する電位固定トランジスタと、
前記メモリセルの電源の遮断時に前記メモリセルの電源が立ち上がるまで前記制御信号を出力するロジック回路とを備えることを特徴とする半導体記憶装置。
【請求項２】
相補的にデータを記憶する１対の記憶ノードが設けられたメモリセルと、
前記メモリセルに書き込まれるデータに基づいて相補的に駆動される１対のビット線と、
前記メモリセルのロウ選択を行うワード線と、
前記メモリセルの電源の立ち上げ時に前記メモリセルがロウ選択されないように前記ワード線の電位を固定するワード線電位固定回路とを備えることを特徴とする半導体記憶装置。
【請求項３】
相補的にデータを記憶する１対の記憶ノードが設けられたメモリセルと、
前記メモリセルに書き込まれるデータに基づいて相補的に駆動される１対のビット線と、
前記メモリセルのロウ選択を行うワード線と、
前記メモリセルがロウ選択されないように前記ワード線の電位を確定させる第１の電源を立ち上げた後に、前記メモリセルの第２の電源を立ち上げる電源制御回路とを備えることを特徴とする半導体記憶装置。
【請求項４】
前記ワード線をロウごとに選択するロウデコーダと、
前記ロウデコーダにて選択されたワード線を駆動するワード線ドライバとをさらに備え、
前記電源制御回路は、前記ロウデコーダおよび前記ワード線ドライバの第１の電源を立ち上げた後、前記メモリセルの第２の電源を立ち上げることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
相補的にデータを記憶する１対の記憶ノードが設けられたメモリセルと、
前記メモリセルに書き込まれるデータに基づいて相補的に駆動される１対のビット線と、
前記メモリセルのロウ選択を行うワード線と、
前記ビット線をチャージする第１の電源を立ち上げる前に、前記メモリセルの第２の電源を立ち上げる電源制御回路とを備えることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＳＲＡＭでは、電源電圧の立ち上げ時にワード線がフローティング状態にあると、電源電圧の上昇に伴ってワード線の電位が上昇する。このため、ビット線に蓄積された電荷がメモリセルを介して放電され、ラッシュカレントが増大することから、電源電圧の立ち上げが困難になることがあった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−８７８８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、電源電圧の立ち上げ時におけるラッシュカレントを抑制することが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、メモリセルと、１対のビット線と、ワード線と、ワード線電位固定回路とが設けられている。メモリセルは、相補的にデータを記憶する１対の記憶ノードが設けられている。１対のビット線は、前記メモリセルに書き込まれるデータに基づいて相補的に駆動される。ワード線は、前記メモリセルのロウ選択を行う。ワード線電位固定回路は、前記メモリセルの電源電圧の立ち上げ時に前記メモリセルがロウ選択されないように前記ワード線の電位を固定する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図２】図２は、図１の半導体記憶装置の１カラム分の具体例を示す回路図である。
【図３】図３は、図２の制御信号ＷＬＰの生成方法を示すブロック図である。
【図４】図４は、図１の半導体記憶装置の電源電圧の立ち上げ時における制御信号ＷＬＰとワード線電位ＷＬとの関係を示すタイミングチャートである。
【図５】図５は、第２の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図６】図６は、図５の半導体記憶装置の１カラム分の具体例を示す回路図である。
【図７】図７は、図５の半導体記憶装置の電源電圧の立ち上げ時における電源電圧ＶＤＤ、ＶＤＤＷＬとワード線電位ＷＬとの関係を示すタイミングチャートである。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係る半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１において、半導体記憶装置には、メモリセルアレイ１、ロウデコーダ２、ワード線ドライバ３、プルアップ回路４、プリチャージ回路５、カラムセレクタ６、リード／ライト回路７、カラムデコーダ８、コントローラ９およびワード線電位固定回路１０が設けられている。
【０００９】
ここで、メモリセルアレイ１には、メモリセルＭＣがロウ方向およびカラム方向にマトリックス状に配置されている。メモリセルＭＣは、相補的にデータを記憶することができ、例えば、ＳＲＡＭセルを用いることができる。また、メモリセルアレイ１には、メモリセルＭＣのロウ選択を行うワード線ｗｌ_０〜ｗｌ_ｍ（ｍは正の整数）がロウごとに設けられるとともに、メモリセルＭＣのカラム選択を行うビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋ（ｋは正の整数）がカラムごとに設けられている。
【００１０】
ロウデコーダ２は、ロウアドレスＲＡに基づいて、メモリセルＭＣのロウ選択を行わせるロウ選択信号ＲＯＬを生成することができる。ワード線ドライバ３は、ロウ選択信号ＲＯＬにて指定されたワード線ｗｌ_０〜ｗｌ_ｍを駆動することができる。プルアップ回路４は、ビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋの電位を相補的に電源電圧ＶＤＤにプルアップことができる。プリチャージ回路５は、メモリセルＭＣからデータを読み出す前に、ビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋをハイレベルにプリチャージすることができる。カラムセレクタ６は、カラム選択信号ＣＯＬにて指定されたビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋをリード／ライト回路７に接続することができる。リード／ライト回路７は、ライトイネーブル信号ＷＥに基づいて、書き込みデータＷＤを入力したり、リードイネーブル信号ＲＥに基づいて、読み出しデータＲＤを出力したりすることができる。なお、リード回路としては、メモリセルＭＣからビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋ上に読み出された信号に基づいて、メモリセルＭＣに記憶されているデータを検知するセンスアンプを用いることができる。ライト回路としては、書き込みデータＷＤに応じてビット線ｂｌｔ_０〜ｂｌｔ_ｋとビット線ｂｌｃ_０〜ｂｌｃ_ｋとを互いに相補的に駆動するライトアンプを用いることができる。カラムデコーダ８は、カラムアドレスＣＡに基づいて、メモリセルＭＣのカラム選択を行わせるカラム選択信号ＣＯＬを生成することができる。コントローラ９は、ロウデコーダ２、カラムデコーダ８およびリード／ライト回路７などの動作タイミングを制御することができる。ワード線電位固定回路１０は、メモリセルＭＣの電源電圧の立ち上げ時にメモリセルＭＣがロウ選択されないようにワード線ｗｌ_０〜ｗｌ_ｍの電位をロウレベルに固定することができる。また、ワード線電位固定回路１０は、メモリセルＭＣの電源電圧が立ち上がると、ワード線ｗｌ_０〜ｗｌ_ｍの電位の固定を解除することができる。
【００１１】
図２は、図１の半導体記憶装置の１カラム分の具体例を示す回路図である。
図２において、メモリセルＭＣには、一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対の伝送トランジスタＦ１、Ｆ２が設けられている。なお、負荷トランジスタＬ１、Ｌ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤ１、Ｄ２および伝送トランジスタＦ１、Ｆ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
【００１２】
そして、駆動トランジスタＤ１と負荷トランジスタＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＤ２と負荷トランジスタＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。そして、ワード線ｗｌは、伝送トランジスタＦ１、Ｆ２のゲートに接続されている。
【００１３】
ここで、駆動トランジスタＤ１のドレインと負荷トランジスタＬ１のドレインとの接続点は記憶ノードｎを構成し、駆動トランジスタＤ２のドレインと負荷トランジスタＬ２のドレインとの接続点は記憶ノードｎｂを構成することができる。
【００１４】
また、ビット線ｂｌｔは、伝送トランジスタＦ１を介して記憶ノードｎに接続されている。また、ビット線ｂｌｃは、伝送トランジスタＦ２を介して記憶ノードｎｂに接続されている。また、負荷トランジスタＬ１、Ｌ２のソースは電源電圧ＶＤＤに接続され、駆動トランジスタＤ１、Ｄ２のソースは接地電位ＶＳＳに接続されている。
【００１５】
ロウデコーダ２には、ＮＡＮＤ回路Ｎ１がロウごとに設けられている。ＮＡＮＤ回路Ｎ１の一方の入力端子にはロウ選択信号ＲＯＬが入力され、ＮＡＮＤ回路Ｎ１の他方の入力端子にはクロック信号ＣＬＫが入力される。ＮＡＮＤ回路Ｎ１の電源は電源電圧ＶＤＤに接続されている。
【００１６】
ワード線ドライバ３には、インバータＶ１がロウごとに設けられている。インバータＶ１の入力端子はＮＡＮＤ回路Ｎ１の出力端子に接続され、インバータＶ１の出力端子はワード線ｗｌに接続されている。
【００１７】
ワード線電位固定回路１０には、電位固定トランジスタＭ１がロウごとに設けられている。なお、電位固定トランジスタＭ１としては、Ｎチャンネル電界効果トランジスタを用いることができる。電位固定トランジスタＭ１のドレインはワード線ｗｌに接続され、電位固定トランジスタＭ１のソースは接地電位ＶＳＳに接続されている。電位固定トランジスタＭ１のゲートには、制御信号ＷＬＰが入力される。なお、制御信号ＷＬＰは、電源電圧ＶＤＤが遮断されている場合においても活性化することができ、電源電圧ＶＤＤとは別電源で生成することができる。また、制御信号ＷＬＰは、メモリセルアレイ１の全てのロウに共通に用いることができる。
【００１８】
プルアップ回路４には、プルアップトランジスタＵ１、Ｕ２がカラムごとに設けられている。なお、プルアップトランジスタＵ１、Ｕ２としては、Ｐチャンネル電界効果トランジスタを用いることができる。プルアップトランジスタＵ１のゲートはビット線ｂｌｃに接続され、プルアップトランジスタＵ１のソースはビット線ｂｌｔに接続され、プルアップトランジスタＵ１のドレインは電源電圧ＶＤＤに接続されている。プルアップトランジスタＵ２のゲートはビット線ｂｌｔに接続され、プルアップトランジスタＵ１のソースはビット線ｂｌｃに接続され、プルアップトランジスタＵ２のドレインは電源電圧ＶＤＤに接続されている。
【００１９】
プリチャージ回路５には、プリチャージトランジスタＰ１〜Ｐ３が設けられている。なお、プリチャージトランジスタＰ１〜Ｐ３としては、Ｐチャンネル電界効果トランジスタを用いることができる。プリチャージトランジスタＰ１、Ｐ２のソースは電源電圧ＶＤＤに接続され、プリチャージトランジスタＰ１のドレインはビット線ｂｌｔに接続され、プリチャージトランジスタＰ２のドレインはビット線ｂｌｃに接続されている。プリチャージトランジスタＰ３は、ビット線ｂｌｔ、ｂｌｃ間に接続されている。プリチャージトランジスタＰ１〜Ｐ３のゲートにはプリチャージ信号ＰＨが入力される。
【００２０】
カラムセレクタ６には、セレクトトランジスタＳ１、Ｓ２が設けられている。なお、セレクトトランジスタＳ１、Ｓ２としては、ＮチャンネルまたはＰチャンネル電界効果トランジスタを用いることができる。セレクトトランジスタＳ１のドレインはビット線ｂｌｔに接続され、セレクトトランジスタＳ２のドレインはビット線ｂｌｃに接続されている。セレクトトランジスタＳ１、Ｓ２のソースはリード／ライト回路７に接続されている。セレクトトランジスタＳ１、Ｓ２のゲートにはカラム選択信号ＣＯＬが入力される。
【００２１】
図３は、図２の制御信号ＷＬＰの生成方法を示すブロック図である。
図３において、ＳＲＡＭ２１には図１のワード線電位固定回路１０が設けられている。ここで、ＳＲＡＭ２１の電源はパワーオントランジスタＭ２１を介して電源電圧ＶＤＤに接続することができる。なお、パワーオントランジスタＭ２１としては、Ｎチャンネル電界効果トランジスタを用いることができる。
【００２２】
一方、ＳＲＡＭ２１の電源制御を行うロジック回路２２には、パワーオン回路２２Ａ、タイマ２２ＢおよびバッファＢ１が設けられている。パワーオン回路２２Ａは、ＳＲＡＭ２１の電源をオンさせることができる。タイマ２２ＢはＳＲＡＭ２１の電源電圧の立ち上げ時の時間を計時することができる。バッファＢ１は、図２の電位固定トランジスタＭ１のゲートを駆動することができる。なお、ロジック回路２２の電源は電源電圧ＶＤＤに接続することができる。
【００２３】
そして、ＳＲＡＭ２１のパワーセーブ時には、パワーオン回路２２Ａを介してパワーオントランジスタＭ２１がオフされることで、ＳＲＡＭ２１の電源が遮断される。この時、制御信号ＷＬＰはバッファＢ１を介してハイレベルに設定され、電位固定トランジスタＭ１がオンされる。このため、ワード線ｗｌの電位が電位固定トランジスタＭ１を介して接地電位ＶＳＳに設定され、伝送トランジスタＦ１、Ｆ２がオフに固定される。
【００２４】
そして、ＳＲＡＭ２１の電源電圧の立ち上げ時において、パワーオン回路２２Ａを介してパワーオントランジスタＭ２１がオンされることで、ＳＲＡＭ２１に電源電圧が供給される。この時、タイマ２２Ｂのカウント動作が開始され、タイマ２２Ｂがカウントアップすると、制御信号ＷＬＰはバッファＢ１を介してロウレベルに設定され、電位固定トランジスタＭ１がオフされる。なお、タイマ２２Ｂがカウントアップするまでの時間は、メモリセルＭＣの電源が電源電圧ＶＤＤに立ち上がるまでの時間に設定することができる。そして、メモリセルＭＣの電源が電源電圧ＶＤＤに立ち上がると、記憶ノードｎ、ｎｂの電位が確定する。
【００２５】
そして、メモリセルＭＣの電源が電源電圧ＶＤＤに立ち上がった後、ライトイネーブル信号ＷＥが立ち上がる前は、ワード線ｗｌの電位およびプリチャージ信号ＰＨはロウレベルに設定される。このため、伝送トランジスタＦ１、Ｆ２がオフし、記憶ノードｎ、ｎｂがビット線ｂｌｔ、ｂｌｃとそれぞれ切り離されるとともに、プリチャージトランジスタＰ１〜Ｐ３がオンし、ビット線ｂｌｔ、ｂｌｃが電源電圧ＶＤＤにプリチャージされる。
【００２６】
そして、選択カラムにおいてカラム選択信号ＣＯＬが立ち上がることで、セレクトトランジスタＳ１、Ｓ２がオンし、選択カラムのビット線ｂｌｔ、ｂｌｃがリード／ライト回路７に接続される。そして、プリチャージ信号ＰＨが立ち上がることで、プリチャージトランジスタＰ１〜Ｐ３がオフし、書き込みデータＷＤに応じてビット線ｂｌｔ、ｂｌｃの電位がロウレベルまたはハイレベルに設定される。この時、ビット線ｂｌｔの電位がロウレベルに設定されると、プルアップトランジスタＵ２がオンし、ビット線ｂｌｃの電位がプルアップトランジスタＵ２を介して電源電圧ＶＤＤにプルアップされる。一方、ビット線ｂｌｃの電位がロウレベルに設定されると、プルアップトランジスタＵ１がオンし、ビット線ｂｌｔの電位がプルアップトランジスタＵ１を介して電源電圧ＶＤＤにプルアップされる。
【００２７】
そして、選択ロウにおいてロウ選択信号ＲＯＬが立ち上がることで、ワード線ｗｌの電位が立ち上がる。このため、伝送トランジスタＦ１、Ｆ２がオンし、記憶ノードｎ、ｎｂがビット線ｂｌｔ、ｂｌｃとそれぞれ接続されることで、選択セルの記憶ノードｎ、ｎｂに書き込みデータＷＤが書き込まれる。
【００２８】
図４は、図１の半導体記憶装置の電源電圧の立ち上げ時における制御信号ＷＬＰとワード線電位ＷＬとの関係を示すタイミングチャートである。
図４において、メモリセルＭＣの電源の立ち上げ時では、メモリセルＭＣの電源が電源電圧ＶＤＤに立ち上がる前は記憶ノードｎ、ｎｂの電位は不定となる。この時、制御信号ＷＬＰはバッファＢ１を介してハイレベルに設定され、電位固定トランジスタＭ１がオンされる。このため、ワード線ｗｌの電位が電位固定トランジスタＭ１を介して接地電位ＶＳＳに設定され、伝送トランジスタＦ１、Ｆ２がオフに固定される。この結果，ビット線ｂｌｔ、ｂｌｃに電荷がチャージされている場合においても、その電荷がメモリセルＭＣを介して放電されないようにすることができる。従って、メモリセルＭＣの電源の立ち上げ時におけるラッシュカレントの増大を抑制することができ、メモリセルＭＣの電源を安定して立ち上げることができる。
【００２９】
そして、メモリセルＭＣの電源が電源電圧ＶＤＤに立ち上がると、記憶ノードｎ、ｎｂの電位が確定する。そして、メモリセルＭＣの電源が電源電圧ＶＤＤに立ち上がった後、制御信号ＷＬＰをロウレベルに設定することで、電位固定トランジスタＭ１がオフされ、ワード線ｗｌを介してロウ選択を行うことが可能となる。
【００３０】
（第２の実施形態）
図５は、第２の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図５において、この半導体記憶装置には、図１のワード線電位固定回路１０の代わりに電源制御回路１１が設けられている。電源制御回路１１は、メモリセルＭＣがロウ選択されないようにワード線ｗｌ_０〜ｗｌ_ｍの電位を確定させる電源電圧ＶＤＤＷＬを立ち上げた後に、メモリセルＭＣの電源電圧ＶＤＤを立ち上げることができる。ここで、電源制御回路１１には、パワーオン検知回路１１Ａおよびタイマ１１Ｂが設けられている。パワーオン回路１１Ａは、電源電圧ＶＤＤＷＬのパワーオンを検知することができる。タイマ１１Ｂは電源電圧ＶＤＤＷＬの立ち上げ時の時間を計時することができる。
【００３１】
また、ロウデコーダ２およびワード線ドライバ３には電源電圧ＶＤＤＷＬが供給され、メモリセルアレイ１、プルアップ回路４、プリチャージ回路５、カラムセレクタ６、リード／ライト回路７、カラムデコーダ８およびコントローラ９には電源電圧ＶＤＤが供給される。
【００３２】
図６は、図５の半導体記憶装置の１カラム分の具体例を示す回路図である。
図６において、この半導体記憶装置では、図２のワード線電位固定回路１０の代わりに電源制御回路１１がカラムごとに設けられている。そして、図２のロウデコーダ２およびワード線ドライバ３の電源には電源電圧ＶＤＤが供給されるのに対し、図６のロウデコーダ２およびワード線ドライバ３の電源には電源電圧ＶＤＤＷＬが供給される。
【００３３】
そして、電源制御回路１１において、メモリセルＭＣの電源電圧ＶＤＤを立ち上げる場合、メモリセルＭＣの電源電圧ＶＤＤを立ち上げる前に、ロウデコーダ２およびワード線ドライバ３の電源電圧ＶＤＤＷＬが立ち上げられる。
【００３４】
ここで、ロウデコーダ２およびワード線ドライバ３の電源電圧ＶＤＤＷＬが立ち上げられると、ロウデコーダ２およびワード線ドライバ３を介してワード線ｗｌの電位を接地電位ＶＳＳに設定させることができ、伝送トランジスタＦ１、Ｆ２をオフに固定することができる。
【００３５】
この時、パワーオン検知回路１１Ａにおいて、電源電圧ＶＤＤＷＬのパワーオンが検知されると、タイマ１１Ｂのカウント動作が開始される。そして、タイマ１１Ｂがカウントアップすると、メモリセルＭＣの電源電圧ＶＤＤの立ち上げが開始される。なお、タイマ１１Ｂがカウントアップするまでの時間は、電源電圧ＶＤＤＷＬが立ち上がるまでの時間に設定することができる。そして、メモリセルＭＣの電源が電源電圧ＶＤＤに立ち上がると、記憶ノードｎ、ｎｂの電位が確定する。
【００３６】
図７は、図５の半導体記憶装置の電源の立ち上げ時における電源電圧ＶＤＤ、ＶＤＤＷＬとワード線電位ＷＬとの関係を示すタイミングチャートである。
図７において、電源電圧ＶＤＤＷＬの立ち上げ時では、ワード線ｗｌの電圧は不定になり、電源電圧ＶＤＤＷＬの上昇に伴ってワード線ｗｌの電圧が上昇する。このため、ワード線ｗｌの電圧の上昇に応じて伝送トランジスタＦ１、Ｆ２がオンになる。また、メモリセルＭＣの電源の立ち上げ時において、メモリセルＭＣの電源が電源電圧ＶＤＤに立ち上がる前は記憶ノードｎ、ｎｂの電位は不定となる。この時、電源電圧ＶＤＤＷＬが立ち上がる前は、電源電圧ＶＤＤは立ち上げられないようにしたので、ビット線ｂｌｔ、ｂｌｃに電荷がチャージされるのを防止することができる。このため、伝送トランジスタＦ１、Ｆ２がオンになった場合においても、ビット線ｂｌｔ、ｂｌｃからメモリセルＭＣを介して電荷が放電されないようにすることができる。
【００３７】
そして、電源電圧ＶＤＤＷＬが立ち上がると、ロウデコーダ２およびワード線ドライバ３を介してワード線ｗｌの電圧を接地電位ＶＳＳに設定させることができ、伝送トランジスタＦ１、Ｆ２をオフに固定することができる。そして、電源電圧ＶＤＤＷＬが立ち上がった後、電源電圧ＶＤＤを立ち上げることにより、記憶ノードｎ、ｎｂの電位が確定する。この時、ロウデコーダ２およびワード線ドライバ３を介してワード線ｗｌの電圧を接地電位ＶＳＳに設定することにより、メモリセルＭＣの電源の立ち上げ時におけるラッシュカレントの増大を抑制することができ、メモリセルＭＣの電源を安定して立ち上げることができる。
【００３８】
なお、上述した実施形態では、ロウデコーダ２およびワード線ドライバ３の電源電圧ＶＤＤＷＬを、メモリセルＭＣの電源電圧ＶＤＤと別電源にする方法について説明したが、ロウデコーダ２、ワード線ドライバ３およびコントローラ９の電源電圧ＶＤＤＷＬを、メモリセルＭＣの電源電圧ＶＤＤと別電源にするようにしてもよい。
【００３９】
あるいは、ビット線ｂｌｔ、ｂｌｃをチャージする電源を、メモリセルＭＣの電源と別電源にし、ビット線をチャージする電源を立ち上げる前に、メモリセルＭＣの電源を立ち上げるようにしてもよい。例えば、プルアップ回路４およびプリチャージ回路５の電源を、メモリセルＭＣの電源と別電源にし、プルアップ回路４およびプリチャージ回路５の電源を立ち上げる前に、メモリセルＭＣの電源を立ち上げるようにしてもよい。
ここで、プルアップ回路４およびプリチャージ回路５の電源を立ち上げる前に、メモリセルＭＣの電源を立ち上げることにより、ビット線ｂｌｔ、ｂｌｃに電荷がチャージされる前に、記憶ノードｎ、ｎｂの電位を確定させることができ、メモリセルＭＣの電源の立ち上げ時におけるラッシュカレントの増大を抑制することができる。
【００４０】
あるいは、ワード線ｗｌの電位を確定させる電源と、ビット線ｂｌｔ、ｂｌｃをチャージする電源と、メモリセルＭＣの電源とを別電源にし、メモリセルＭＣの電源を立ち上げる前に、ワード線ｗｌの電位を確定させる電源を立ち上げるようにしてもよいし、ビット線をチャージする電源を立ち上げる前に、メモリセルＭＣの電源を立ち上げるようにしてもよい。
【００４１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４２】
ＭＣ  メモリセル、１  メモリセルアレイ、２  ロウデコーダ、３  ワード線ドライバ、４  プルアップ回路、５  プリチャージ回路、６  カラムセレクタ、７  リード／ライト回路、８  カラムデコーダ、９  コントローラ、１０  ワード線電位固定回路、ｂｌｔ、ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ、ｂｌｃ_０〜ｂｌｃ_ｋ  ビット線、ｗｌ、ｗｌ_０〜ｗｌ_ｍ  ワード線、Ｌ１、Ｌ２  負荷トランジスタ、Ｄ１、Ｄ２  駆動トランジスタ、Ｆ１、Ｆ２  伝送トランジスタ、Ｐ１〜Ｐ３  プリチャージトランジスタ、Ｓ１、Ｓ２  セレクトトランジスタ、Ｕ１、Ｕ２  プルアップトランジスタ、Ｍ１  電位固定トランジスタ、Ｖ１  インバータ、Ｎ１  ＮＡＮＤ回路、１１  電源制御回路、２１  ＳＲＡＭ、２２  ロジック回路、１１Ａ、２２Ａ  パワーオン回路、１１Ｂ、２２Ｂ  タイマ、Ｍ２１  パワーオントランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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