(57)【要約】【課題】光ディスク装置の高倍速記録に適用可能な多相クロック信号のスキュー調整を行う。【解決手段】  第１クロック信号を遅延するための第１遅延回路（３０３）と、第２クロック信号を遅延するための第２遅延回路（３０１）と、上記第１クロック信号と上記第２クロック信号との中間の位相とされる第３クロック信号を遅延するための第３遅延回路（３０２）とを設ける。上記第１遅延回路の出力と、上記第３遅延回路の出力との排他的論理和を得る第１論理ゲート（３０４）と、上記第２遅延回路の出力と、上記第３遅延回路の出力との排他的論理和を得る第２論理ゲート（３０５）とを設ける。上記第１論理ゲートの出力と上記第２論理ゲートの出力との差分に基づいて上記第３遅延回路における遅延時間を調整するためのフィードバック電圧を上記第３遅延回路に供給するフィードバック経路（ＦＢＲ）を設け、多相クロック信号のスキュー調整を行う。【選択図】図３
2014089664.tif 000002
【特許請求の範囲】
【請求項１】
第１クロック信号を遅延するための第１遅延回路と、
上記第１クロック信号とは位相が異なる第２クロック信号を遅延するための第２遅延回路と、
上記第１クロック信号と上記第２クロック信号との中間の位相とされる第３クロック信号を遅延するための第３遅延回路と、
上記第１遅延回路の出力と、上記第３遅延回路の出力との排他的論理和を得る第１論理ゲートと、
上記第２遅延回路の出力と、上記第３遅延回路の出力との排他的論理和を得る第２論理ゲートと、
上記第１論理ゲートの出力と上記第２論理ゲートの出力との差分に基づいて上記第３遅延回路における遅延時間を調整するためのフィードバック電圧を上記第３遅延回路に供給するフィードバック経路と、を含むスキュー調整回路。
【請求項２】
上記フィードバック経路は、上記第１遅延回路の出力と上記第３遅延回路の出力との位相差と、上記第２遅延回路の出力と上記第３遅延回路の出力との位相差とが、互いに等しくなるように、上記第３遅延回路における遅延時間を調整する、請求項１記載のスキュー調整回路。
【請求項３】
上記第１論理ゲートの出力と上記第２論理ゲートの出力との差分に応じたフィードバック電圧を得るためのフィードバック電圧生成部を含み、
上記フィードバック電圧生成部は、上記第１論理ゲートの出力と上記第２論理ゲートの出力とに基づいて動作するチャージポンプ回路と、
上記チャージポンプ回路の後段に配置されたローパスフィルタと、を含む請求項２記載のスキュー調整回路。
【請求項４】
互いに位相が異なる複数のクロック信号を生成するクロック生成部と、
上記クロック生成部で生成されたクロック信号間の位相補間を行う位相補間部と、
上記位相補間部によって補間されたクロック信号のスキュー調整を行うためのスキュー調整部と、
上記スキュー調整部の出力を取り込んで、光ディスクへの情報記録に用いられるクロック信号を選択するためのセレクタと、を含み、
上記位相補間部の出力には、第１クロック信号と、それとは位相が異なる第２クロック信号と、上記第１クロック信号と上記第２クロック信号との中間の位相とされる第３クロック信号とが含まれ、
上記スキュー調整部として、請求項１記載のスキュー調整回路が適用された光ディスク装置。
【請求項５】
第１クロック信号、上記第１クロック信号とは位相が異なる第２クロック信号、上記第１クロック信号と上記第２クロック信号との中間の位相とされる第３クロック信号を含む多相クロック信号が入力される入力部と、
上記入力部の後段に配置され、クロック信号の位相調整を行うための位相調整部と、を含み、
上記入力部は、上記第１クロック信号を遅延するための第１遅延部と、
上記第３クロック信号を遅延するための遅延時間が固定された第２遅延部と、
上記第１遅延部の出力と上記第２遅延部の出力との排他的論理和を得る第１論理ゲートと、
上記第３クロック信号を遅延するための第３遅延部と、
上記第２クロック信号を遅延するための遅延時間が固定された第４遅延部と、
上記第３遅延部の出力と上記第４遅延部の出力との排他的論理和を得る第２論理ゲートと、を含み、
上記位相調整部は、上記第１論理ゲートの出力に応じて第１電流パルスを生成するための第１電流パルス生成回路と、
上記第２論理ゲートの出力に応じて第２電流パルスを生成するための第２電流パルス生成回路と、
上記第１電流パルスと上記第２電流パルスとの総和平均電流を得るための総和平均回路と、
上記第１論理ゲートの出力に応じて第３電流パルスを生成するための第３電流パルス生成回路と、
上記第２論理ゲートの出力に応じて第４電流パルスを生成するための第４電流パルス生成回路と、
上記総和平均電流と上記第３電流パルスとの差分に基づいて上記第１遅延部における遅延時間を調整するための第１フィードバック電圧を上記第１遅延部に供給する第１フィードバック経路と、
上記総和平均電流と上記第４電流パルスとの差分に基づいて上記第３遅延部における遅延時間を調整するための第２フィードバック電圧を上記第３遅延部に供給する第２フィードバック経路と、を含むスキュー調整回路。
【請求項６】
上記総和平均回路は、上記第１電流と上記第２電流とを加算し、それをカレントミラーにより分割することで、上記第１電流と上記第２電流との総和平均電流を得る、請求項５記載のスキュー調整回路。
【請求項７】
上記第１フィードバック電圧及び上記第２フィードバック電圧を選択的にモニタ可能にするための選択回路を含む請求項６記載のスキュー調整回路。
【請求項８】
互いに位相が異なる複数のクロック信号を生成するクロック生成部と、
上記クロック生成部で生成されたクロック信号間の位相補間を行う位相補間部と、
上記位相補間部によって補間されたクロック信号のスキュー調整を行うためのスキュー調整部と、
上記スキュー調整部の出力を取り込んで、光ディスクへの情報記録に用いられるクロック信号を選択するためのセレクタと、を含み、
上記位相補間部の出力には、第１クロック信号と、それとは位相が異なる第２クロック信号と、上記第１クロック信号と上記第２クロック信号との中間の位相とされる第３クロック信号とが含まれ、
上記スキュー調整部として、請求項５記載のスキュー調整回路が適用された光ディスク装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は多相クロック信号の位相ずれ（スキュー）の調整技術に関し、特に光ディスク装置の高倍速記録に好適に利用できるものである。
【背景技術】
【０００２】
特許文献１には、光通信システム、特に光伝送路のデータを受信する光受信器に使用される識別再生装置が記載されている。
【０００３】
特許文献２には、多相クロックのスキューを検出する相間スキュー検出回路、及びこの相間スキュー検出回路を用いた相間スキュー調整回路が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平２−１２１４３１号公報
【特許文献２】特開２０１１−１３８３４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
光ディスク装置の高倍速記録では、例えば１ＧＨｚを越える３２位相クロック信号が必要とされる。このような３２位相クロック信号は、ＰＬＬ回路によって１６位相クロック信号を生成し、その１６位相クロック信号を位相補間（phase interpolation）することで得られる。位相補間回路によれば、２位相のクロック信号を合成して中間位相のクロック信号を生成する。しかし位相補間回路によって得られたクロック信号は、位相補間回路における素子のばらつき等で位相位置が中心からずれることがある。そこで、位相補間回路によって生成されたクロック信号のスキュー調整が必要となる。例えば光ディスク装置の高倍速記録において、例えば１ＧＨｚを越える３２位相クロック信号を用いる場合に、数十ｐｓｅｃ（ピコ秒）の位相調整を行う必要がある。
【０００６】
特許文献１の技術によれば、クロックとデータの位相関係を判定した結果に応じてクロック位相を調整することはできるが、２位相のクロック信号を合成して得られた中間位相のクロック信号を位相補間することはできない。
【０００７】
特許文献２によれば、多相クロックの相間スキューの調整を行うことができる。しかし、位相検出にフリップフロップ回路を用いており、このフリップフロップ回路を用いた位相検出は、動作帯域が比較的低いことから、クロック信号の周波数が１ＧＨｚを越えるような高倍速記録において、例えば数十ｐｓｅｃの位相調整を行う場合の安定動作が期待できない。
【０００８】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
課題を解決するための手段のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、第１クロック信号を遅延するための第１遅延回路と、第２クロック信号を遅延するための第２遅延回路と、上記第１クロック信号と上記第２クロック信号との中間の位相とされる第３クロック信号を遅延するための第３遅延回路とを設ける。上記第１遅延回路の出力と、上記第３遅延回路の出力との排他的論理和を得る第１論理ゲートと、上記第２遅延回路の出力と、上記第３遅延回路の出力との排他的論理和を得る第２論理ゲートとを設ける。上記第１論理ゲートの出力と上記第２論理ゲートの出力との差分に基づいて上記第３遅延回路における遅延時間を調整するためのフィードバック電圧を上記第３遅延回路に供給するフィードバック経路を設ける。
【発明の効果】
【００１１】
課題を解決するための手段のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１２】
すなわち、光ディスク装置の高倍速記録に適用可能な多相クロック信号のスキュー調整を行うことができる。
【図面の簡単な説明】
【００１３】
【図１】光ディスク装置の構成例ブロック図である。
【図２】３２位相生成ブロック及びＰＷＭ生成ブロックの構成例回路図である。
【図３】スキュー調整部の構成例回路図である。
【図４】遅延回路の構成例回路図である。
【図５】スキュー調整部の動作波形図である。
【図６】スキュー調整部の構成例回路図である。
【図７】図６における主要部の回路図である。
【図８】図６における主要部の回路図である。
【図９】図６に示されるスキュー調整部の動作波形図である。
【発明を実施するための形態】
【００１４】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１５】
〔１〕本発明の代表的な実施の形態に係るスキュー調整回路（１９）は、第１クロック信号（ＣＫ０）を遅延するための第１遅延回路（３０３）と、上記第１クロック信号とは位相が異なる第２クロック信号（ＣＫ１）を遅延するための第２遅延回路（３０１）とを含む。スキュー調整回路は、上記第１クロック信号と上記第２クロック信号との中間の位相とされる第３クロック信号（ＣＫ０／１）を遅延するための第３遅延回路（３０２）を含む。スキュー調整回路は、上記第１遅延回路の出力と上記第３遅延回路の出力との排他的論理和を得る第１論理ゲート（３０４）と、上記第２遅延回路の出力と上記第３遅延回路の出力との排他的論理和を得る第２論理ゲート（３０５）とを含む。スキュー調整回路は、上記第１論理ゲートの出力と上記第２論理ゲートの出力との差分に基づいて上記第３遅延回路における遅延時間を調整するためのフィードバック電圧を上記第３遅延回路に供給するフィードバック経路（ＦＢＲ）とを含む。
【００１６】
上記第３比較回路の出力に基づいて、上記第３遅延回路における遅延量を調整するためのフィードバック制御が行われることで、上記第１クロック信号と上記第２クロック信号との中間の位相とされる第３クロック信号（ＣＫ０／１）の遅延時間が調整されることにより、多相クロック信号のスキューを調整することができる。排他的論理和を得る第１論理ゲートや第２論理ゲートは、フリップフロップ回路に比べてデバイス数が少なく、回路構成がシンプルであるため、高速動作が可能である。従って、クロック信号の周波数が例えば１ＧＨｚを越えるような高倍速記録においては、フリップフロップ回路よりもＥＸＯＲゲートのほうが動作の安定化の点で有利となる。
【００１７】
〔２〕上記フィードバック経路は、上記第１遅延回路の出力と上記第３遅延回路の出力との位相差と、上記第２遅延回路の出力と上記第３遅延回路の出力との位相差とが、互いに等しくなるように、上記第３遅延回路における遅延時間を調整するように構成することができる。それにより、安定なフィードバック制御を行うことができる。
【００１８】
〔３〕上記第１論理ゲートの出力と上記第２論理ゲートの出力との差分に応じたフィードバック電圧を得るためのフィードバック電圧生成部を設けることができる。この上記フィードバック電圧生成部は、上記第１論理ゲートの出力と上記第２論理ゲートの出力とに基づいて動作するチャージポンプ回路（３０７）と、
上記チャージポンプ回路の後段に配置されたローパスフィルタ（３１２）とを含んで容易に構成することができる。上記チャージポンプの動作により、上記ローパスフィルタの端子には、上記フィードバック電圧が得られる。
【００１９】
〔４〕光ディスク装置（１）は、互いに位相が異なる複数のクロック信号を生成するクロック生成部と、上記クロック生成部で生成されたクロック信号間の位相補間を行う位相補間部と、上記位相補間部によって補間されたクロック信号のスキュー調整を行うためのスキュー調整部とを含む。光ディスク装置は、上記スキュー調整部の出力を取り込んで、光ディスクへの情報記録に用いられるクロック信号を選択するためのセレクタ（２０１，２０２）とを含む。このとき、上記位相補間部の出力には、第１クロック信号と、それとは位相が異なる第２クロック信号と、上記第１クロック信号と上記第２クロック信号との中間の位相とされる第３クロック信号とが含まれ、上記スキュー調整部として、上記〔１〕に記載されたスキュー調整回路を適用することができる。かかる構成によれば、上記〔１〕の作用効果により、多相クロック信号のスキュー調整が行われるため、光ディスク装置１の高倍速記録において、データ書き込みの安定化を図ることができる。
【００２０】
〔５〕スキュー調整回路（１９）は、第１クロック信号（ＣＫ０）、第２クロック信号（ＣＫ１）、上記第１クロック信号と上記第２クロック信号との中間の位相とされる第３クロック信号（ＣＫ０／１）を含む多相クロック信号が入力される入力部（６１）と、クロック信号の位相調整を行うための位相調整部（６２）とを含む。
【００２１】
上記入力部は、上記第１クロック信号を遅延するための第１遅延部（７０１−０）と、上記第３クロック信号を遅延するための遅延時間が固定された第２遅延部（７０２−０）と、上記第１遅延部の出力と上記第２遅延部の出力との排他的論理和を得る第１論理ゲート（７０３−０）とを含む。
【００２２】
上記入力部は、上記第３クロック信号を遅延するための第３遅延部（７０１−１）と、上記第２クロック信号を遅延するための遅延時間が固定された第４遅延部（７０２−１）と、上記第３遅延部の出力と上記第４遅延部の出力との排他的論理和を得る第２論理ゲート（７０３−１）とを含む。
【００２３】
上記位相調整部は、上記第１論理ゲートの出力に応じて第１電流パルスを生成するための第１電流パルス生成回路（６２１−０）と、上記第２論理ゲートの出力に応じて第２電流パルスを生成するための第２電流パルス生成回路（６２１−１）と、上記第１電流パルスと上記第２電流パルスとの総和平均電流を得るための総和平均回路（６２４）とを含む。
【００２４】
上記位相調整部は、上記第１論理ゲートの出力に応じて第３電流パルスを生成するための第３電流パルス生成回路（６２２−０）と、上記第２論理ゲートの出力に応じて第４電流パルスを生成するための第４電流パルス生成回路（６２２−１）とを含む。
【００２５】
上記位相調整部は、上記総和平均電流と上記第３電流パルスとの差分に基づいて上記第１遅延部における遅延時間を調整するための第１フィードバック電圧を上記第１遅延部に供給する第１フィードバック経路（ＦＢＲ−０）を含む。
【００２６】
上記位相調整部は、上記総和平均電流と上記第４電流パルスとの差分に基づいて上記第３遅延部における遅延時間を調整するための第２フィードバック電圧を上記第３遅延部に供給する第２フィードバック経路（ＦＢＲ−１）を含む。
【００２７】
このように上記第１遅延部における遅延時間が、上記第１フィードバック経路のフィードバックにより調整され、上記第３遅延部における遅延時間が、上記第２フィードバック経路のフィードバックにより調整されることによりスキュー調整が行われるので、多相クロック信号の安定化を図ることができる。
【００２８】
〔６〕上記総和平均回路は、上記第１電流と上記第２電流とを加算し、それをカレントミラーにより分割することで、上記第１電流と上記第２電流との総和平均電流を得るように構成することができる。総和平均電流には、入力部に実際に入力された多相クロック信号のＴｒ／Ｔｆ（立ち上がり／立ち下がり時間）や波形の重なりなどが反映されている。従ってそのような総和平均電流を用いることにより、遅延時間調整のためのフィードバック電圧を精度良く求めることができる。それにより、スキュー調整精度の向上を図ることができる。
【００２９】
〔７〕上記第１フィードバック電圧及び上記第２フィードバック電圧とを選択的にモニタ可能にするための選択回路を設けることができる。これにより、フィードバック電圧を必要に応じてモニタすることができる。このフィードバック電圧のモニタにより、対応する遅延回路の遅延時間の補正情報、つまり、多相クロック信号のスキューのばらつきを把握することができる。
【００３０】
〔８〕上記光ディスク装置において、上記位相補間部の出力には、第１クロック信号と、それとは位相が異なる第２クロック信号と、上記第１クロック信号と上記第２クロック信号との中間の位相とされる第３クロック信号とが含まれ、上記スキュー調整部として、上記〔５〕に記載されたスキュー調整回路を適用することができる。かかる構成によれば、上記〔５〕の作用効果により、多相クロック信号のスキュー調整が行われるため、光ディスク装置１において、データ書き込みの安定化を図ることができる。
【００３１】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００３２】
《実施の形態１》
図１には、光ディスク装置の構成例が示される。
【００３３】
図１に示される光ディスク装置１は、ピックアップ１２、レーザダイオードドライバ１３、ウォブルブロック１４、制御レジスタ１５、判別ブロック１６、タイミングメモリブロック１７、３２位相生成ブロック１８、スキュー調整部１９、ＰＷＭ生成ブロック２０を含む。
【００３４】
情報記録層を有する光ディスク１１は、図示されないターンテーブルに搭載されて回転される。この状態で光ピックアップ１２は、レーザダイオードを備え、光ディスク１１にレーザ光を照射して、目標とされる情報記録層に対して情報の記録又は再生を実行する。レーザダイオードドライバ（ＬＤＤ）１３は、記録用パルスに従って、光ピックアップ１２に搭載されたレーザダイオードを駆動する。
【００３５】
ウォブルブロック１４は、ピックアップ１２が光ディスク１１に照射したレーザ光の反射光の差動信号から、ノイズ除去を行うフィルタリングを施してウォブル信号を生成する。
【００３６】
３２位相生成ブロック１８は、ウォブル信号に基づいて、光ディスク１１の回転速度に同期して、記録用の３２位相クロック信号を生成する。
【００３７】
スキュー調整部１９は、３２位相生成ブロック１８から出力されたクロック信号のスキュー調整を行う。
【００３８】
タイミングメモリブロック１７には、各パルスの立ち上がりエッジや立ち下がりエッジの位置情報が書き込まれたタイミングデータが格納されている。
【００３９】
判別ブロック１６は、入力されたＮＲＺＩ（Non Return to Zero）符号のパターンに応じて各パルスの位置情報をタイミングメモリブロック１７から呼び出して、それをＰＷＭ生成ブロックに伝達する。
【００４０】
ＰＷＭ生成ブロック２０は、スキュー調整部１９の出力と、判別ブロック１６から伝達された位置情報とに基づいて記録用パルスを生成する。
【００４１】
図２には、３２位相生成ブロック１８、及びＰＷＭ生成ブロック２０の構成例が示される。
【００４２】
３２位相生成ブロック１８は、光ディスク１１への高倍速記録に用いられる３２位相クロック信号を生成するもので、クロック生成部１８１及び位相補間部１８２を含む。クロック生成部１８１は、ＰＬＬ（Phase-locked loop）回路とされ、位相比較回路（ＰＦＤ）１８２、位相比較回路１８３、チャージポンプ及びフィルタ（ＣＰ＋ＬＰＦ）１８４、発振器１８５、分周器（Ｎ＿ＤＩＶ）１８６とを含む。発振器１８５は、リングオシレータとされ、このリングオシレータによって、１６位相クロック信号が得られる。この１６位相クロック信号は、互いに位相が異なる１６相のクロック信号ＣＫ０，ＣＫ１，ＣＫ２，ＣＫ３，…，ＣＫ１３，ＣＫ１４，ＣＫ１５を含む。
【００４３】
位相補間部１８２は、クロック生成部１８１からの１６位相クロック信号の補間処理を行うことで、光ディスク１１への高倍速記録に用いられる３２位相クロック信号ＣＫ０，ＣＫ０／１，ＣＫ１，ＣＫ１／２，…，ＣＫ１４，ＣＫ１４／１５，ＣＫ１５／０を得る。クロック信号ＣＫ０／１，ＣＫ１／２，…，ＣＫ１４／１５，ＣＫ１５／０は、位相補間部１８２での補間処理によって形成されたものである。例えば、クロック信号ＣＫ０／１は、クロック信号ＣＫ０，ＣＫ１間の補間処理によって形成されたもので、クロック信号ＣＫ０とクロック信号ＣＫ１との中間の位相とされる。クロック信号ＣＫ１／２は、クロック信号ＣＫ１，ＣＫ２間の補間処理によって形成されたもので、クロック信号ＣＫ１とクロック信号ＣＫ２との中間の位相とされる。クロック信号ＣＫ１４／１５は、クロック信号ＣＫ１４，ＣＫ１５間の補間処理によって形成されたもので、クロック信号ＣＫ１４とクロック信号ＣＫ１５との中間の位相とされる。
【００４４】
ＰＷＭ生成ブロック２０は、それぞれスキュー調整部１９から伝達された３２位相クロック信号（３２＿ＣＬＫ）のうちのひとつを選択するためのセレクタ２０１，２０２を含む。ＰＷＭ生成ブロック２０は、さらにセレクタ２０１，２０２の出力の排他的論理和（「ＥＸＯＲ」と略記する）を得るＥＸＯＲゲート２０３と、このＥＸＯＲゲート２０３の出力とセレクタ２０１の出力との論理積（「ＡＮＤ」と略記する）を得るＡＮＤゲート２０４とを含む。ＡＮＤゲート２０４の出力が記録用パルスとされる。セレクタ２０１，２０２での選択動作は、判別ブロック１６から伝達された位置情報に基づいて制御される。
【００４５】
図３には、スキュー調整部１９の構成例が示される。
【００４６】
スキュー調整部１９は、入力された３２相のクロック信号のうち、位相補間部１９での補間処理によって新たに形成されたクロック信号ＣＫ０／１，ＣＫ１／２，…，ＣＫ１４／１５，ＣＫ１５，ＣＫ１５／０に対応する複数のスキュー調整回路を備える。図３に示されるのは、そのうちのひとつであり、このスキュー調整回路により、クロック信号ＣＫ０／１についてのスキュー調整が行われる。
【００４７】
図３に示されるスキュー調整回路は、遅延回路３０１，３０２，３０３、ＥＸＯＲゲート３０４，３０５、インバータ３０６、チャージポンプ回路３０７、抵抗Ｒ１、及びキャパシタＣ１を含む。遅延回路３０３はクロック信号ＣＫ０を遅延する。遅延回路３０２はクロック信号ＣＫ０／１を遅延する。遅延回路３０１はクロック信号ＣＫ１を遅延する。遅延回路３０１，３０３の遅延時間は、バイアス回路３１４の出力電圧によって固定されている。このバイアス回路３１４の出力電圧は、所定のレベルに固定されている。遅延回路３０２の遅延時間は、後述するフィードバック経路ＦＢＲを介して伝達されるフィードバック電圧に応じて変化する。遅延回路３０１，３０２，３０３の出力は、ＰＷＭ生成ブロック２０へ伝達される。また、遅延回路３０１，３０２，３０３の出力は、スキュー調整のため、ＥＸＯＲゲート３０４，３０５に伝達される。ＥＸＯＲゲート３０４は、遅延回路３０１の出力と遅延回路３０２の出力との排他的論理和を得る。これにより、遅延回路３０１の出力と遅延回路３０２の出力との位相差に応じたパルス幅を有するパルス信号が得られる。ＥＸＯＲゲート３０４の出力ＤＥＣはチャージポンプ３０７に伝達される。ＥＸＯＲゲート３０５は、遅延回路３０２の出力と遅延回路３０３の出力との排他的論理和を得る。これにより、遅延回路３０２の出力と遅延回路３０３の出力との位相差に応じたパルス幅を有するパルス信号が得られる。ＥＸＯＲゲート３０５の出力ＩＮＣは、インバータ３０６を介してチャージポンプ３０７に伝達される。チャージポンプ３０７は、定電流源３０８、ｐチャネル型ＭＯＳトランジスタ３０９、ｎチャネル型ＭＯＳトランジスタ３１０、定電流源３１１を含む。ｐチャネル型ＭＯＳトランジスタ３０９とｎチャネル型ＭＯＳトランジスタ３１０とは互いに直列接続される。ｐチャネル型ＭＯＳトランジスタ３０９のソース電極は定電流源３０８を介して高電位側電源Ｖｄｄに結合される。ｎチャネル型ＭＯＳトランジスタ３１０のソース電極は定電流源３１１を介してグラウンドＧＮＤに結合される。ｐチャネル型ＭＯＳトランジスタ３０９のゲート電極にはインバータ３０６の出力が伝達される。ｎチャネル型ＭＯＳトランジスタ３１０のゲート電極には、ＥＸＯＲゲート３０４の出力が伝達される。ｐチャネル型ＭＯＳトランジスタ３０９とｎチャネル型ＭＯＳトランジスタ３１０との接続ノードには、抵抗Ｒ１とキャパシタＣ１とが互いに直列接続されて成るローパスフィルタ３１２が接続される。インバータ３０６の出力に応じて、キャパシタＣ１への充電が行われ、ＥＸＯＲゲート３０４の出力に応じてキャパシタＣ１の放電が行われる。それにより、ローパスフィルタ３１２の端子に、ＥＸＯＲゲート３０４，３０５の出力の差分に応じた電圧（フィードバック電圧）が現れる。この電圧は、フィードバック経路ＦＢＲを介して遅延回路３０２に伝達される。
【００４８】
図４には、遅延回路３０３の構成例が示される。
【００４９】
遅延回路３０３は、ｐチャネル型ＭＯＳトランジスタ４０１，４０２，４０３，４０４，４０６と、ｎチャネル型ＭＯＳトランジスタ４０５，４０７，４０８，４０９，４１０とを有する。ｐチャネル型ＭＯＳトランジスタ４０４とｎチャネル型ＭＯＳトランジスタ４０５とは互いに直列接続されることにより、インバータとして機能する。ｐチャネル型ＭＯＳトランジスタ４０６とｎチャネル型ＭＯＳトランジスタ４０７とは互いに直列接続されることにより、インバータとして機能する。バイアス入力端子ＢＩＡＳ＿ＩＮに供給されたバイアス電圧は、ｎチャネル型ＭＯＳトランジスタ４０８，４０９，４１０に伝達される。ｐチャネル型ＭＯＳトランジスタ４０１は、ｎチャネル型ＭＯＳトランジスタ４０８に直列接続される。ｐチャネル型ＭＯＳトランジスタ４０１のドレイン電極が、ｐチャネル型ＭＯＳトランジスタ４０１，４０２，４０３のゲート電極に結合されることでカレントミラー回路が形成される。バイアス入力端子ＢＩＡＳ＿ＩＮに供給されたバイアス電圧に応じて、ＭＯＳトランジスタ４０４，４０５，４０６，４０７に流れる電流が制限される。入力端子ＣＫ＿ＩＮを介して入力されたクロック信号ＣＫ０の遅延時間は、バイアス入力端子ＢＩＡＳ＿ＩＮに伝達されたフィードバック電圧に応じて決定される。
【００５０】
尚、別の遅延回路３０１，３０２は、遅延回路３０３と同一構成とされる。
【００５１】
図５には、スキュー調整部１９の動作波形が示される。
【００５２】
図５の（Ｂ）に示されるように、クロック信号ＣＫ０とクロック信号ＣＫ１との中間の位相とされるクロック信号ＣＫ０／１の位相が適切な場合、ＥＸＯＲゲート３０５の出力ＩＮＣのパルス幅と、ＥＸＯＲゲート３０４の出力ＤＥＣのパルス幅とが、互いに等しくなる。
【００５３】
図５の（Ａ）に示されるように、クロック信号ＣＫ０／１の位相が進み過ぎの場合、ＥＸＯＲゲート３０５の出力ＩＮＣのパルス幅に比べてＥＸＯＲゲート３０４の出力ＤＥＣのパルス幅が広くなる。この場合、キャパシタＣ１への充電よりも、キャパシタＣ１の放電のほうが多くなるので、フィードバック経路ＦＢＲによるフィードバック電圧が低くなり、遅延回路３０２での遅延量が大きくなる。これにより、クロック信号ＣＫ０／１の位相が遅延される。
【００５４】
また、図５の（Ｃ）に示されるように、クロック信号ＣＫ０／１の位相が遅れ気味の場合、ＥＸＯＲゲート３０４の出力ＤＥＣのパルス幅に比べてＥＸＯＲゲート３０５の出力ＩＮＣのパルス幅が広くなる。この場合、キャパシタＣ１の放電よりもキャパシタＣ１への充電のほうが多くなるので、フィードバック経路ＦＢＲによるフィードバック電圧が高くなり、遅延回路３０２での遅延量が小さくなる。これにより、クロック信号ＣＫ０／１の位相が早められる。
【００５５】
このようなフィードバック制御が行われることにより、図５の（Ｂ）に示されるように、クロック信号ＣＫ０／１の位相が適切な位置に調整される。
【００５６】
位相補間部１８２での補間処理によって新たに形成された別のクロック信号についても、上記の場合と同様にフィードバック制御が行われることにより位相調整が行われる。
【００５７】
実施の形態１によれば以下の作用効果が得られる。
【００５８】
（１）３２位相生成ブロック１８とＰＷＭ生成ブロック２０との間にスキュー調整部１９が設けられ、位相補間部１８２での補間処理によって新たに形成されたクロック信号のスキュー調整が行われることで、安定した３２位相クロック信号ＣＫ０，ＣＫ０／１，ＣＫ１，ＣＫ１／２，…，ＣＫ１４，ＣＫ１４／１５，ＣＫ１５，ＣＫ１５／０を得ることができる。
【００５９】
（２）スキュー調整部１９では、ＥＸＯＲゲート３０４，３０５によりクロック信号の位相比較が行われる。ＥＸＯＲゲート３０４，３０５は、フリップフロップ回路に比べてデバイス数が少なく、回路構成がシンプルであるため、高速動作が可能である。従って、クロック信号の周波数が例えば１ＧＨｚを越えるような高倍速記録においては、フリップフロップ回路よりもＥＸＯＲゲートのほうが動作の安定化の点で有利となる。
【００６０】
（３）上記（１）の作用効果により、安定した３２位相クロック信号ＣＫ０，ＣＫ０／１，ＣＫ１，ＣＫ１／２，…，ＣＫ１４，ＣＫ１４／１５，ＣＫ１５，ＣＫ１５／０をＰＷＭ生成回路２０に供給することができるので、光ディスク装置１において、データ書き込みの安定化を図ることができる。
【００６１】
（４）スキュー調整部１９では、３２位相生成ブロック１８から出力された中間位相についてのみ、スキュー調整を行うようにしているので、３２位相の全てについてスキュー調整を行う場合に比べてスキュー調整部１９の回路規模が小さくて済む。
【００６２】
《実施の形態２》
図６には、光ディスク装置１におけるスキュー調整部１９の別の構成例が示される。
【００６３】
図６に示されるスキュー調整部１９は、入力部６１、位相調整部６２、選択部６３、Ａ／Ｄ（アナログ・デジタル）コンバータ６４、レジスタ６５を含む。
【００６４】
入力部６１は、図２に示される位相補間部１８２から伝達された３２位相クロック信号ＣＫ０，ＣＫ０／１，ＣＫ１，ＣＫ１／２，…，ＣＫ１４，ＣＫ１４／１５，ＣＫ１５，ＣＫ１５／０を取り込んで、各クロック信号の遅延処理及び位相比較を行う。この入力部６１は、図７に示されるように、３２位相クロック信号ＣＫ０，ＣＫ０／１，ＣＫ１，ＣＫ１／２，…，ＣＫ１４，ＣＫ１４／１５，ＣＫ１５，ＣＫ１５／０に対応して配置された３２個の遅延比較部６１−０，６１−１，６１−２，６１−３，６１−４，…，６１−２９，６１−３０，６１−３１を含む。３２個の遅延比較部６１−０，６１−１，６１−２，６１−３，６１−４，…，６１−２９，６１−３０，６１−３１は、互いに同一構成とされ、それぞれクロック信号を遅延する機能と、隣接する２相の位相比較を行う機能とを有する。例えば遅延比較部６１−０は、クロック信号ＣＫ０を遅延する遅延回路７０１−０と、クロック信号ＣＫ０／１を遅延する遅延回路７０２−０と、遅延回路７０１−０の出力と遅延回路７０２−０の出力との位相比較を行うＥＸＯＲゲート７０３−０とを含む。遅延比較部６１−１は、クロック信号ＣＫ０／１を遅延する遅延回路７０１−１と、クロック信号ＣＫ１を遅延する遅延回路７０２−１と、遅延回路７０１−１の出力と遅延回路７０２−１の出力との位相比較を行うＥＸＯＲゲート７０３−１とを含む。遅延比較部６１−２は、クロック信号ＣＫ１を遅延する遅延回路７０１−２と、クロック信号ＣＫ１／２を遅延する遅延回路７０２−２と、遅延回路７０１−２の出力と遅延回路７０２−２の出力との位相比較を行うＥＸＯＲゲート７０３−２とを含む。遅延比較部６１−３は、クロック信号ＣＫ１／２を遅延する遅延回路７０１−３と、クロック信号ＣＫ２を遅延する遅延回路７０２−３と、遅延回路７０１−３の出力と遅延回路７０２−３の出力との位相比較を行うＥＸＯＲゲート７０３−３とを含む。遅延比較部６１−４は、クロック信号ＣＫ２を遅延する遅延回路７０１−４と、クロック信号ＣＫ２／３を遅延する遅延回路７０２−４と、遅延回路７０１−４の出力と遅延回路７０２−４の出力との位相比較を行うＥＸＯＲゲート７０３−４とを含む。同様に遅延比較部６１−２９は、クロック信号ＣＫ１４／１５を遅延する遅延回路７０１−２９と、クロック信号ＣＫ１５を遅延する遅延回路７０２−２９と、遅延回路７０１−２９の出力と遅延回路７０２−２９の出力との位相比較を行うＥＸＯＲゲート７０３−２９とを含む。遅延比較部６１−３０は、クロック信号ＣＫ１５を遅延する遅延回路７０１−３０と、クロック信号ＣＫ１５／０を遅延する遅延回路７０２−３０と、遅延回路７０１−３０の出力と遅延回路７０２−３０の出力との位相比較を行うＥＸＯＲゲート７０３−３０とを含む。遅延比較部６１−３１は、クロック信号ＣＫ１５／０を遅延する遅延回路７０１−３１と、クロック信号ＣＫ０を遅延する遅延回路７０２−３１と、遅延回路７０１−３１の出力と遅延回路７０２−３１の出力との位相比較を行うＥＸＯＲゲート７０３−３１とを含む。
【００６５】
ＥＸＯＲゲート７０３−０，７０３−１，７０３−２，７０３−３，７０３−４，…，７０３−２９，７０３−３０，７０３−３１の出力は、電流パルス生成回路群６２１，６２２に伝達される。
【００６６】
遅延回路７０１−０，７０１−１，７０１−２，７０１−３，７０１−４，…，７０１−２９，７０１−３０，７０１−３１の遅延時間は、位相調整部６２からフィードバックされた電圧のレベルに応じて調整される。また、位相調整部６２からフィードバックされた電圧のレベルに応じて遅延時間が調整されたクロック信号は、ＰＷＭ生成ブロック２０へ供給される。
【００６７】
遅延回路７０２−０，７０２−１，７０２−２，７０２−３，７０２−４，…，７０２−２９，７０２−３０，７０２−３１の遅延時間は、図示されないバイアス回路の出力電圧によって固定されている。
【００６８】
尚、入力部６１における全ての遅延回路には、図４に示される構成のものを適用することができる。
【００６９】
入力部６１の後段には位相調整部６２が配置される。この位相調整部６２は、入力部６１の出力に基づいてクロック信号の位相調整を行うもので、電流パルス生成回路群６２１，６２２、カレントミラー回路群６２４、ローパスフィルタ群６２３を含む。
【００７０】
電流パルス生成回路群６２１は、図８に示されるように、遅延比較部６１−０，６１−１，６１−２，６１−３，６１−４，…，６１−２９，６１−３０，６１−３１に対応して配置された３２個の電流パルス生成回路６２１−０，６２１−１，…，６２１−３１を含む。この電流パルス生成回路６２１−０，６２１−１，…，６２１−３１は、それぞれ対応する遅延比較部の出力に応じて電流パルスを形成する。電流パルスのパルス幅は、対応する遅延比較部の出力に応じて変化する。電流パルス生成回路６２１−０，６２１−１，…，６２１−３１は、互いに同一構成とされ、そのうちのひとつが代表的に示されるように、ｎチャネル型ＭＯＳトランジスタ６７と、定電流源６６とが互いに直列接続されて成る。
【００７１】
電流パルス生成回路群６２２は、図８に示されるように、遅延比較部６１−０，６１−１，６１−２，６１−３，６１−４，…，６１−２９，６１−３０，６１−３１に対応して配置された３２個の電流パルス生成回路６２２−０，６２２−１，…，６２２−３１を含む。この電流パルス生成回路６２２−０，６２２−１，…，６２２−３１は、それぞれ対応する遅延比較部の出力に応じて電流パルスを形成する。電流パルスのパルス幅は、対応する遅延比較部の出力に応じて変化する。電流パルス生成回路６２２−０，６２２−１，…，６２２−３１は、互いに同一構成とされ、そのうちのひとつが代表的に示されるように、ｎチャネル型ＭＯＳトランジスタ６８と、定電流源６９とが互いに直列接続されて成る。
【００７２】
カレントミラー回路群６２４は、図８に示されるように、遅延比較部６１−０，６１−１，６１−２，６１−３，６１−４，…，６１−２９，６１−３０，６１−３１に対応して配置された３２個のカレントミラー回路６２４−０，６２４−１，…，６２４−３１を含む。カレントミラー回路６２４−０，６２４−１，…，６２４−３１は、互いに同一構成とされ、そのうちのひとつが代表的に示されるように、ｐチャネル型ＭＯＳトランジスタ７０，７１を含み、このｐチャネル型ＭＯＳトランジスタ７０，７１のゲート電極が、ｐチャネル型ＭＯＳトランジスタ７０のドレイン電極に共通接続されて成る。ｐチャネル型ＭＯＳトランジスタ７０，７１のゲートサイズは互いに等しくされる。３２個のカレントミラー回路６２４−０，６２４−１，…，６２４−３１における全てのｐチャネル型ＭＯＳトランジスタ７０のドレイン電極は、遅延比較部６１−０，６１−１，６１−２，６１−３，６１−４，…，６１−２９，６１−３０，６１−３１における全てのｎチャネル型ＭＯＳトランジスタ６７のドレイン電極に共通接続される。このような構成により、カレントミラー回路６２４−０，６２４−１，…，６２４−３１におけるｐチャネル型ＭＯＳトランジスタ７１には、電流パルス生成回路６２１−０，６２１−１，…６２１−３１における全てのｎチャネル型ＭＯＳトランジスタ６７に流れる電流パルスの総和平均電流が流れる。例えば図９に示されるように、クロック信号ＣＫ０，ＣＫ０／１の遅延後の位相差がＥＸＯＲゲート７０３−０で得られ、それに応じた電流パルスが電流パルス生成回路群６２１−０で得られるが、電流パルス生成回路６２１−０，６２１−１，…６２１−３１における全てのｎチャネル型ＭＯＳトランジスタ６７に流れる電流パルスの総和は、常にハイレベルとなる。ひとつの電流パルスの電流値が５０μＡの場合、その総和電流も５０μＡとなる。そして、そのような総和電流が、カレントミラー回路群６２４に流れた場合、カレントミラー回路６２４−０，６２４−１，…，６２４−３１におけるｐチャネル型ＭＯＳトランジスタ７１には、それぞれ総和電流が３２分割された電流が流れる。つまり、カレントミラー回路６２４−０，６２４−１，…，６２４−３１におけるｐチャネル型ＭＯＳトランジスタ７１には、総和電流が３２分割された平均電流（総和平均電流）が流れる。
【００７３】
ローパスフィルタ群６２３は、３２個のローパスフィルタ６２３−０，６２３−１，…，６２３−３１を含む。このローパスフィルタ６２３−０，６２３−１，…，６２３−３１は、互いに同一構成とされ、そのうちのひとつの構成が代表的に示されるように、抵抗７２とキャパシタ７３とが互いに直列接続されて成る。このようなローパスフィルタ６２３−０，６２３−１，…，６２３−３１には、カレントミラー回路６２４−０，６２４−１，…，６２４−３１におけるｐチャネル型ＭＯＳトランジスタ７１のドレイン電極と、電流パルス生成回路６２２−０，６２２−１，…，６２２−３１におけるｎチャネル型ＭＯＳトランジスタ６８のドレイン電極が共通接続される。これにより、ローパスフィルタ６２３−０，６２３−１，…，６２３−３１におけるキャパシタ７３は、対応するカレントミラー回路６２４−０，６２４−１，…，６２４−３１の出力によって充電され、対応する電流パルス生成回路６２２−０，６２２−１，…，６２２−３１によってディスチャージされる。
【００７４】
カレントミラー回路６２４−０，６２４−１，…，６２４−３１におけるｐチャネル型ＭＯＳトランジスタ７１に流れる電流と、電流パルス生成回路６２２−０，６２２−１，…，６２２−３１におけるｎチャネル型ＭＯＳトランジスタ６８に流れる電流とが異なれば、それに応じた電圧が、対応するローパスフィルタ６２３−０，６２３−１，…，６２３−３１の端子に現れる。この電圧（フィードバック電圧）が、フィードバック経路ＦＢＲ−０，ＦＢＲ−１，…，ＦＢＲ−３１を介して、対応する遅延比較部６１−０，６１−１，６１−２，６１−３，６１−４，…，６１−２９，６１−３０，６１−３１に伝達される。それにより、対応する遅延回路７０１−０，７０１−１，７０１−２，７０１−３，７０１−４，…，７０１−２９，７０１−３０，７０１−３１の遅延時間が調整される。つまり、電流パルス生成回路６２２−０，６２２−１，…，６２２−３１におけるｎチャネル型ＭＯＳトランジスタ６８に流れる電流パルスの幅が一定になるように、遅延回路７０１−０，７０１−１，７０１−２，７０１−３，７０１−４，…，７０１−２９，７０１−３０，７０１−３１の遅延時間がフィードバック制御される。このようなフィードバック制御により、遅延回路７０１−０，７０１−１，７０１−２，７０１−３，７０１−４，…，７０１−２９，７０１−３０，７０１−３１から出力される３２位相クロック信号ＣＫ０，ＣＫ０／１，ＣＫ１，ＣＫ１／２，…，ＣＫ１４，ＣＫ１４／１５，ＣＫ１５，ＣＫ１５／０についての位相調整が行われる。
【００７５】
選択部６３は、フィードバック経路ＦＢＲ−０，ＦＢＲ−１，…，ＦＢＲ−３１から任意のフィードバック経路の電圧を選択するための選択回路として、３２個のスイッチ（ＳＷ）６３−０，６３−１，…，６３−３１を含む。スイッチ６３−０，６３−１，…，６３−３１の何れか１つがオンすることにより、フィードバック経路ＦＢＲ−０，ＦＢＲ−１，…，ＦＢＲ−３１の電圧を選択的に後段のＡ／Ｄコンバータ６４に伝達することができる。Ａ／Ｄコンバータ６４は、入力された電圧をデジタル信号に変換する。Ａ／Ｄコンバータ６４の出力は、レジスタ６５に書き込まれ、フィードバック電圧を必要に応じてモニタすることができるようになっている。
【００７６】
実施の形態２によれば、以下の作用効果を奏する。
【００７７】
（１）遅延回路７０１−０，７０１−１，７０１−２，７０１−３，７０１−４，…，７０１−２９，７０１−３０，７０１−３１から出力される３２位相クロック信号ＣＫ０，ＣＫ０／１，ＣＫ１，ＣＫ１／２，…，ＣＫ１４，ＣＫ１４／１５，ＣＫ１５，ＣＫ１５／０についての遅延時間のフィードバック制御が行われる。これにより、３２位相クロック信号のスキューが調整される。
【００７８】
（２）カレントミラー回路６２４−０，６２４−１，…，６２４−３１におけるｐチャネル型ＭＯＳトランジスタ７１には、電流パルス生成回路６２１−０，６２１−１，…６２１−３１における全てのｎチャネル型ＭＯＳトランジスタ６７に流れる電流パルスの総和平均電流が流れる。この総和平均電流には、入力部６１に実際に入力された３２位相クロック信号ＣＫ０，ＣＫ０／１，ＣＫ１，ＣＫ１／２，…，ＣＫ１４，ＣＫ１４／１５，ＣＫ１５のＴｒ／Ｔｆ（立ち上がり／立ち下がり時間）や波形の重なりなどが反映されている。従ってそのような総和平均電流を用いることにより、遅延時間調整のためのフィードバック電圧を精度良く求めることができる。それにより、スキュー調整精度の向上を図ることができる。
【００７９】
（３）フィードバック経路ＦＢＲ−０，ＦＢＲ−１，…，ＦＢＲ−３１から任意のフィードバック経路の電圧を選択するための選択回路として、３２個のスイッチ（ＳＷ）６３−０，６３−１，…，６３−３１が設けられている。スイッチ６３−０，６３−１，…，６３−３１の何れか１つがオンすることにより、フィードバック経路ＦＢＲ−０，ＦＢＲ−１，…，ＦＢＲ−３１の電圧を選択的に後段のＡ／Ｄコンバータ６４に伝達することができる。Ａ／Ｄコンバータ６４は、入力された電圧をデジタル信号に変換する。Ａ／Ｄコンバータ６４の出力は、レジスタ６５に書き込まれ、フィードバック電圧を必要に応じてモニタすることができる。このフィードバック電圧のモニタにより、対応する遅延回路の遅延時間の補正情報、つまり、３２位相クロック信号ＣＫ０，ＣＫ０／１，ＣＫ１，ＣＫ１／２，…，ＣＫ１４，ＣＫ１４／１５，ＣＫ１５，ＣＫ１５／０のスキューのばらつきを把握することができる。
【００８０】
以上本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００８１】
上記実施の形態では、３２位相クロック信号を用いたが、互いに位相が異なる複数のクロック信号を有する場合に、本発明を適用できる。また、スキュー調整部１９は、光ディスク装置以外にも適用することができる。
【符号の説明】
【００８２】
１  光ディスク装置
１１  光ディスク
１２  ピックアップ
１３  レーザダイオードドライバ
１４  ウォブルブロック
１５  制御レジスタ
１６  判別ブロック
１７  タイミングメモリ
１８  ３２位相生成ブロック
１９  スキュー調整部
２０  ＰＷＭ生成ブロック
６１  入力部
６１−０，６１−１，６１−２，６１−３，６１−４，…，６１−２９，６１−３０，６１−３１  遅延比較部
７１−０
６２  位相調整部
６３  選択部
６４  Ａ／Ｄコンバータ
６５  レジスタ
１８１  クロック生成部
１８２  位相補間部
１８３  位相比較回路
１８４  チャージポンプ及びフィルタ
１８５  発振器
１８６  分周器
３０１，３０１，３０３  遅延回路
３０４，３０５  ＥＸＯＲゲート
３０７  チャージポンプ回路
３１２  ローパスフィルタ
６２１，６２２  電流パルス生成回路群
６２１−０，６２１−１，…，６２１−３１  電流パルス生成回路
６２３  ローパスフィルタ群
６２３−０，６２３−１，…，６２３−３１  ローパスフィルタ
６２４  カレントミラー回路群
６２４−０，６２４−１，…，６２４−３１  カレントミラー回路
７０１−０，７０１−１，７０１−２，７０１−３，７０１−４，…，７０１−２９，７０１−３０，７０１−３１  遅延回路
７０２−０，７０２−１，７０２−２，７０２−３，７０２−４，…，７０２−２９，７０２−３０，７０２−３１  遅延回路
７０３−０，７０３−１，７０３−２，７０３−３，７０３−４，…，７０３−２９，７０３−３０，７０３−３１  ＥＸＯＲゲート
ＦＢＲ−０，ＦＢＲ−１，…，ＦＢＲ−３１  フィードバック経路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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