(57)【要約】 【課題】デューティ比のずれを抑えることができ、高速動作において、マージンを十分に確保することが可能な半導体装置を提供する。【解決手段】第１の差動増幅器11は、第１の電圧と異なる第２の電圧で第１の出力端OUTe, BOUTeを充電し、第１のクロック信号clkeqにより第１の出力端の充電を止め、第２のクロック信号clkedの立ち上がりで第１の電圧の第１の相補データDTe, BDTeを受け、第１の出力端から第１の相補データを第２の電圧で出力する。第２の差動増幅器12は、第２の電圧で第２の出力端を充電し、第３のクロック信号clkoqにより第２の出力端OUTo, BOUToの充電を止め、第４のクロック信号clkodの立ち上がりで第１の電圧の第２の相補データDTo, BDToを受け、第２の出力端から第２の相補データを第２の電圧で出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電圧と異なる第２の電圧で第１の出力端を充電し、第１のクロック信号により前記第１の出力端の充電を止め、第２のクロック信号の立ち上がりで前記第１の電圧の第１の相補データを受け、前記第１の出力端から前記第１の相補データを前記第２の電圧で出力する第１の差動増幅器と、
前記第２の電圧で第２の出力端を充電し、第３のクロック信号により前記第２の出力端の充電を止め、第４のクロック信号の立ち上がりで前記第１の電圧の第２の相補データを受け、前記第２の出力端から前記第２の相補データを前記第２の電圧で出力する第２の差動増幅器と、
前記第１、第２の差動増幅器の出力端に接続され、前記第１の差動増幅器から出力される前記第１の相補データと、前記第２の差動増幅器から出力される前記第２の相補データを交互に保持するマルチプレクサと具備し、
前記第１の差動増幅器は、前記第１のクロック信号で前記第１の出力端を充電する第１の充電回路を有し、
前記第２の差動増幅器は、前記第３のクロック信号で前記第２の出力端を充電する第２の充電回路を有することを特徴とする半導体装置。
【請求項２】
第１の電圧と異なる第２の電圧で第１の出力端を充電し、第１のクロック信号により前記第１の出力端の充電を止め、第２のクロック信号の立ち上がりで前記第１の電圧の第１の相補データを受け、前記第１の出力端から前記第１の相補データを前記第２の電圧で出力する第１の差動増幅器と、
前記第２の電圧で第２の出力端を充電し、第３のクロック信号により前記第２の出力端の充電を止め、第４のクロック信号の立ち上がりで前記第１の電圧の第２の相補データを受け、前記第２の出力端から前記第２の相補データを前記第２の電圧で出力する第２の差動増幅器と
を具備することを特徴とする半導体装置。
【請求項３】
前記第１の差動増幅器は、前記第１のクロック信号で前記第１の出力端を充電する第１の充電回路を有し、
前記第２の差動増幅器は、前記第３のクロック信号で前記第２の出力端を充電する第２の充電回路を有することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１、第２の差動増幅器の出力端に接続され、前記第１の差動増幅器から出力される前記第１の相補データと、前記第２の差動増幅器から出力される前記第２の相補データを交互に保持するマルチプレクサをさらに具備することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１、第２の差動増幅器の出力端に接続され、前記第１の差動増幅器から前記第１の相補データを出力するとき、前記第２、第４のクロック信号により前記第２の差動増幅器の出力端を非選択とし、前記第２の差動増幅器から前記第２の相補データを出力するとき、前記第２、第４のクロック信号により前記第１の差動増幅器の出力端を非選択とするマルチプレクサをさらに具備することを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に係わり、例えばそのデータ出力回路に関する。
【背景技術】
【０００２】
例えばダイナミックＲＡＭや、ＮＡＮＤフラッシュメモリなどの半導体装置において、クロック信号に従いＤＤＲ(Double Data Rate)で高速にデータを出力させる場合、クロック信号のデューティ比は５０％であることが望ましい。デューティ比が５０％からずれると、高速動作において、マージンを十分に確保することが困難となり、データを正しく出力することができない。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−７６８７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、デューティ比のずれを極力抑えることができ、高速動作において、マージンを十分に確保することが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態の半導体装置は、第１の電圧と異なる第２の電圧で第１の出力端を充電し、第１のクロック信号により前記第１の出力端の充電を止め、第２のクロック信号の立ち上がりで前記第１の電圧の第１の相補データを受け、前記第１の出力端から前記第１の相補データを前記第２の電圧で出力する第１の差動増幅器と、前記第２の電圧で第２の出力端を充電し、第３のクロック信号により前記第２の出力端の充電を止め、第４のクロック信号の立ち上がりで前記第１の電圧の第２の相補データを受け、前記第２の出力端から前記第２の相補データを前記第２の電圧で出力する第２の差動増幅器とを具備することを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置を示す回路図。
【図２】図１の動作を示すタイミング図。
【図３】第１の実施形態の効果を説明するために示す波形図。
【図４】第２の実施形態に係る半導体装置を示す回路図。
【図５】第１、第２の実施形態に適用される差動増幅器の一例を示す回路図。
【図６】第１、第２の実施形態に適用される差動増幅器の他例を示す回路図。
【発明を実施するための形態】
【０００７】
一般に、ＤＤＲで高速にデータを出力させるデータ出力回路において、データ出力のタイミングを決める相補クロック信号REOLATe、REOLAToは、位相スプリッタを介してクロックドインバータ回路に供給される。このため、位相スプリッタにおいて位相のずれが相補クロック信号REOLATe、REOLAToに追加される。相補クロック信号REOLATe、REOLAToは、互いに独立しているため、両信号間で配線遅延等による位相差が生じても補正することができない。また、クロックドインバータ回路により出力データを受けるため、データの“Ｈ”と“Ｌ”で出力のスルーレートがずれる傾向ある。さらに、クロックドインバータ回路から出力されるデータは、レベルシフタを介して出力ドライバトランジスタに供給されるため、レベルシフタにより、デューティ比のずれやスキューが生じ特性が劣化する。
【０００８】
以下、実施の形態について、図面を参照して説明する。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係るＤＤＲのデータ出力回路を示している。
【００１０】
（構成）
データ出力回路は、第１、第２の差動増幅器１１、１２、第３、第４の差動増幅器１３、１４、レベル変換器１５、マルチプレクサ１６、第５の差動増幅器１７を備える。
【００１１】
第３、第４の差動増幅器１３、１４は、相補信号としてのクロック信号ＲＥＯＬＡＴｅ及びＲＥＯＬＡＴｏを受ける。クロック信号ＲＥＯＬＡＴｅ及びＲＥＯＬＡＴｏは、第１の電圧、例えばＶＤＤレベルの信号である。
【００１２】
第３の差動増幅器１３は、クロック信号ＲＥＯＬＡＴｅ及びＲＥＯＬＡＴｏからクロック信号を生成する。このクロック信号は、インバータ回路２１、２２、２３を介してＶＤＤレベルのクロック信号ｃｌｋｅｄとして第１の差動増幅器１１に供給される。
【００１３】
第４の差動増幅器１４は、クロック信号ＲＥＯＬＡＴｅ及びＲＥＯＬＡＴｏからクロック信号を生成する。このクロック信号は、インバータ回路２４、２５、２６を介してＶＤＤレベルのクロック信号ｃｌｋｏｄとして第２の差動増幅器１２に供給される。
【００１４】
クロック信号ｃｌｋｅｄとクロック信号ｃｌｋｏｄは、相補信号である。
【００１５】
（レベル変換器）
インバータ回路２１、２４の出力端はレベル変換器１５に接続されている。このレベル変換器１５は、ＶＤＤレベルのクロック信号を、ＶＤＤと異なる第２の電圧、例えばＶＣＣＱレベルのクロック信号に変換する。すなわち、電圧ＶＣＣＱは、ＶＤＤより高い電圧である場合、或いは低い電圧である場合があり得る。
【００１６】
このレベル変換器１５は、複数のＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）Ｐ１〜Ｐ６、及び複数のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）Ｎ１、Ｎ２を備える。ＰＭＯＳトランジスタＰ１、Ｐ２の電流通路の一端は、電源ＶＣＣＱが供給されるノードに接続されている。
【００１７】
ＰＭＯＳトランジスタＰ１の電流通路の他端は、並列接続されたＰＭＯＳトランジスタＰ３、Ｐ４、及びＮＭＯＳトランジスタＮ１を介して接地されている。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１のゲート電極は、インバータ回路２４の出力端に接続されている。
【００１８】
ＰＭＯＳトランジスタＰ２の電流通路の他端は、並列接続されたＰＭＯＳトランジスタＰ５、Ｐ６、及びＮＭＯＳトランジスタＮ２を介して接地されている。ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２のゲート電極は、インバータ回路２１の出力端に接続されている。
【００１９】
ＰＭＯＳトランジスタＰ３、Ｐ５のゲート電極には、信号Φが供給されている。この信号Φは、電源ＶＣＣＱが例えば１．８Ｖである時、０Ｖであり、電源ＶＣＣＱが３．３Ｖである時、３．３Ｖである。
【００２０】
ＰＭＯＳトランジスタＰ６のゲート電極は、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ３、Ｐ４の接続ノードに接続されている。この接続ノードからＶＣＣＱレベルのクロック信号ｃｌｋｅｑが出力され、このクロック信号ｃｌｋｅｑは、第１の差動増幅器１１に供給される。
【００２１】
また、ＰＭＯＳトランジスタＰ４のゲート電極は、ＮＭＯＳトランジスタＮ２とＰＭＯＳトランジスタＰ５、Ｐ６の接続ノードに接続されている。この接続ノードからＶＣＣＱレベルのクロック信号ｃｌｋｏｑが出力され、このクロック信号ｃｌｋｏｑは、第２の差動増幅器１２に供給される。
【００２２】
クロック信号ｃｌｋｅｑとクロック信号ｃｌｋｏｑは、相補信号である。
【００２３】
第１、第２の差動増幅器１１、１２は、同一構成であるため、第１の差動増幅器１１について、その構成を説明し、第２の差動増幅器１２において、第１の差動増幅器と同一部分には同一符号を付す。
【００２４】
（第１の差動増幅器）
第１の差動増幅器１１は、ＰＭＯＳトランジスタＰ１１〜Ｐ２１と、ＮＭＯＳトランジスタＮ１１〜Ｎ１５を備える。ＰＭＯＳトランジスタＰ１３〜Ｐ２１は、出力ノードＯＵＴｅ、ＢＯＵＴｅのプリチャージ回路を構成している。
【００２５】
ＰＭＯＳトランジスタＰ１１の電流通路の一端は、電源ＶＣＣＱが供給されるノードに接続されている。ＰＭＯＳトランジスタＰ１１の電流通路の他端は、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１５を介して接地されている。
【００２６】
ＰＭＯＳトランジスタＰ１２の電流通路の一端は、電源ＶＣＣＱが供給されるノードに接続されている。ＰＭＯＳトランジスタＰ１２の電流通路の他端は、ＮＭＯＳトランジスタＮ１３、Ｎ１４、Ｎ１５を介して接地されている。
【００２７】
ＮＭＯＳトランジスタＮ１２、Ｎ１４のゲート電極には、相補データＤＴｅ、ＢＤＴｅが供給されている。
【００２８】
並列接続されたＰＭＯＳトランジスタＰ１３、Ｐ１４の電流通路の一端は、電源ＶＣＣＱが供給されるノードに接続されている。ＰＭＯＳトランジスタＰ１３、１４の電流通路の他端は、ＰＭＯＳトランジスタＰ１５を介して、ＰＭＯＳトランジスタＰ１１，ＮＭＯＳトランジスタＮ１１のゲート電極に接続されている。
【００２９】
並列接続されたＰＭＯＳトランジスタＰ１６、Ｐ１７の電流通路の一端は、電源ＶＣＣＱが供給されるノードに接続されている。ＰＭＯＳトランジスタＰ１６、１７の電流通路の他端は、ＰＭＯＳトランジスタＰ１８を介して、ＰＭＯＳトランジスタＰ１２，ＮＭＯＳトランジスタＮ１３のゲート電極に接続されている。
【００３０】
ＰＭＯＳトランジスタＰ１２のゲート電極とＰＭＯＳトランジスタＰ１１のゲート電極の間には、ＰＭＯＳトランジスタＰ１９、Ｐ２０が直列接続されている。ＰＭＯＳトランジスタＰ１９とＰ２０の接続ノードとＰＭＯＳトランジスタＰ１１のゲート電極の間には、ＰＭＯＳトランジスタＰ２１が接続されている。
【００３１】
ＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１３の接続ノードは第１の差動増幅器１１の出力端ＯＵＴｅであり、この接続ノードは、ＰＭＯＳトランジスタ１１のゲート電極とＮＭＯＳトランジスタＮ１１のゲート電極に接続されている。
【００３２】
ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１の接続ノードは第１の差動増幅器１１の反転出力端ＢＯＵＴｅであり、この接続ノードは、ＰＭＯＳトランジスタ１２のゲート電極とＮＭＯＳトランジスタＮ１３のゲート電極に接続されている。
【００３３】
ＰＭＯＳトランジスタＰ１３、Ｐ１６、Ｐ２１のゲート電極には、信号Φが供給されている。
【００３４】
ＰＭＯＳトランジスタＰ１４、Ｐ１７、Ｐ２０のゲート電極には、レベル変換器１５から出力されるクロック信号ｃｌｋｅｑが供給されている。
【００３５】
ＮＭＯＳトランジスタＮ１５のゲート電極、及びＰＭＯＳトランジスタＰ１５、Ｐ１８、Ｐ１９のゲート電極には、クロック信号ｃｌｋｅｄが供給されている。
【００３６】
（第２の差動増幅器）
第２の差動増幅器１２において、クロック信号ｃｌｋｏｑは、ＰＭＯＳトランジスタＰ１４、Ｐ１７、Ｐ２０のゲート電極に供給されている。クロック信号ｃｌｋｏｄは、ＮＭＯＳトランジスタＮ１５のゲート電極、及びＰＭＯＳトランジスタＰ１５、Ｐ１８、Ｐ１９のゲート電極に供給されている。データＤＴｏは、ＮＭＯＳトランジスタＮ１４のゲート電極に供給され、データＢＤＴｏは、ＮＭＯＳトランジスタＮ１２のゲート電極に供給される。
【００３７】
ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１の接続ノードは第２の差動増幅器１２の出力端ＯＵＴｏであり、この接続ノードは、ＰＭＯＳトランジスタ１２のゲート電極とＮＭＯＳトランジスタＮ１３のゲート電極に接続されている。
【００３８】
ＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１３の接続ノードは第２の差動増幅器１２の反転出力端ＢＯＵＴｏであり、この接続ノードは、ＰＭＯＳトランジスタ１１のゲート電極とＮＭＯＳトランジスタＮ１１のゲート電極に接続されている。
【００３９】
（マルチプレクサ）
マルチプレクサ１６は、複数のインバータ回路Ｉ１〜Ｉ４と、トランスファゲートを構成するＰＭＯＳトランジスタＰ３１〜Ｐ３４、及びＮＭＯＳトランジスタＮ２１〜Ｎ２４と、ラッチ回路ＬＴとを備える。
【００４０】
電源ＶＣＣＱが供給されるノードと接地間に、並列接続されたＰＭＯＳトランジスタＰ３１、３２と、並列接続されたＮＭＯＳトランジスタＮ２１、Ｎ２２が直列接続されている。さらに、電源ＶＣＣＱが供給されるノードと接地間に、並列接続されたＰＭＯＳトランジスタＰ３３、３４と、並列接続されたＮＭＯＳトランジスタＮ２３、Ｎ２４が直列接続されている。
【００４１】
第１の差動増幅器の出力ノードＯＵＴｅは、ＰＭＯＳトランジスタＰ３２のゲート電極に接続されるとともに、インバータ回路Ｉ１を介してＮＭＯＳトランジスタＮ２４のゲート電極に接続されている。
【００４２】
第１の差動増幅器の出力ノードＢＯＵＴｅは、ＰＭＯＳトランジスタＰ３３のゲート電極に接続されるとともに、インバータ回路Ｉ２を介してＮＭＯＳトランジスタＮ２１のゲート電極に接続されている。
【００４３】
第２の差動増幅器の出力ノードＢＯＵＴｅは、ＰＭＯＳトランジスタＰ３１のゲート電極に接続されるとともに、インバータ回路Ｉ３を介してＮＭＯＳトランジスタＮ２３のゲート電極に接続されている。
【００４４】
第２の差動増幅器の出力ノードＯＵＴｅは、ＰＭＯＳトランジスタＰ３４のゲート電極に接続されるとともに、インバータ回路Ｉ４を介してＮＭＯＳトランジスタＮ２２のゲート電極に接続されている。
【００４５】
ＰＭＯＳトランジスタＰ３３、Ｐ３４とＮＭＯＳトランジスタＮ２３、Ｎ２４の接続ノードは、マルチプレクサ１６の第１の出力端Ａであり、ＰＭＯＳトランジスタＰ３１、Ｐ３２とＮＭＯＳトランジスタＮ２１、Ｎ２２の接続ノードは、マルチプレクサ１６の第２の出力端Ｂである。第１の出力端Ａと第２の出力端Ｂの間にラッチ回路ＬＴが接続されている。
【００４６】
マルチプレクサ１６の第１、第２の出力端Ａ、Ｂは、差動増幅器１７の一対の入力端に接続されている。差動増幅器１７の出力端は、図示せぬＰＭＯＳドライブトランジスタ、ＮＭＯＳドライブトランジスタにそれぞれ接続されている。
【００４７】
（作用）
上記構成において、図２を参照して第１、第２の差動増幅器１１、１２、及びマルチプレクサ１６の動作について説明する。
【００４８】
第１の差動増幅器１１は、クロック信号ｃｌｋｅｑとｃｌｋｅｄに基づきデータＤＴｅ、ＢＤＴｅ（偶数番目のデータ）を出力し、第２の差動増幅器１２は、クロック信号ｃｌｋｏｑとｃｌｋｏｄに基づきデータＤＴｏ、ＢＤＴｏ（奇数番目のデータ）を出力する。
【００４９】
クロック信号ｃｌｋｅｑとｃｌｋｏｑは、相補信号であり、クロック信号ｃｌｋｅｄとｃｌｋｏｄは、相補信号である。また、クロック信号ｃｌｋｅｑとｃｌｋｅｄは、同相の信号であり、ロック信号ｃｌｋｅｄはｃｌｋｅｑより、若干遅れた信号である。クロック信号ｃｌｋｏｑとｃｌｋｏｄは、同相の信号であり、ロック信号ｃｌｋｏｄはｃｌｋｏｑより、若干遅れた信号である。
【００５０】
図２に示す時刻ｔ１において、クロック信号ｃｌｋｅｑとｃｌｋｅｄは、ローレベルである。このため、第１の差動増幅器１１のＰＭＯＳトランジスタＰ１４、Ｐ１５、Ｐ１７、Ｐ１８、Ｐ１９、Ｐ２０はオンとなる。また、ＮＭＯＳトランジスタＮ１５がオフであるため、ＮＭＯＳトランジスタＮ１１〜Ｎ１４はオフとなる。したがって、出力ノードＯＵＴｅは、ＰＭＯＳトランジスタＰ１３、Ｐ１５を介してＶＣＣＱに充電され、出力ノードＢＯＵＴｅは、ＰＭＯＳトランジスタＰ１７、Ｐ１８を介してＶＣＣＱに充電される。
【００５１】
この時、クロック信号ｃｌｋｏｑ、ｃｌｋｏｄは、ハイレベルであるため、第２の差動増幅器１２のＰＭＯＳトランジスタＰ１４、Ｐ１５、Ｐ１７、Ｐ１８、Ｐ１９、Ｐ２０は、オフであり、ＮＭＯＳトランジスタＮ１５がオンである。ＰＭＯＳトランジスタＰ１１、Ｐ１２及びＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４は、相補のデータ信号ＤＴｏ、ＢＤＴｏにより動作される。データＤＴｏ、ＢＤＴが、それぞれハイレベル、ローレベルである場合、Ｐ１１、Ｎ１３、Ｎ１４がオン、Ｐ１２、Ｎ１１、Ｎ１２がオフになる。このため、第２の差動増幅器１２の出力端ＯＵＴｏは、ハイレベル（ＶＣＣＱ）、ＢＯＵＴｏは、ローレベル（ＶＳＳ）となっている。
【００５２】
この後、時刻ｔ２において、クロック信号ｃｌｋｅｑがハイレベルとなると、第１の差動増幅器１１のＰＭＯＳトランジスタＰ１４、Ｐ１５、Ｐ１７、Ｐ１８、Ｐ１９、Ｐ２０がオフとなり、出力ノードＯＵＴｅ、ＢＯＵＴｅの充電が停止される。
【００５３】
このとき、クロック信号ｃｌｋｏｑは、ローレベルとされるため、第２の差動増幅器１２のＰＭＯＳトランジスタＰ１４、Ｐ１５、Ｐ１７、Ｐ１８、Ｐ１９、Ｐ２０がオンとなり、出力ノードＯＵＴｏ、ＢＯＵＴｏの充電が開始される。
【００５４】
次に、時刻ｔ３において、クロック信号ｃｌｋｅｄがハイレベルとなると、第１の差動増幅器１１のＮＭＯＳトランジスタＮ１５がオンとなる。この時、データＤＴｅはローレベル、データＢＤＴｅはハイレベルであるため、ＮＭＯＳトランジスタＮ１２がオフとなり、ＮＭＯＳトランジスタＮ１４がオンとなる。このため、出力端ＯＵＴｅの電荷は、ＮＭＯＳトランジスタＮ１３、Ｎ１４、Ｎ１５を介して放電されるため、出力端ＯＵＴｅは、ローレベルとなる。出力端ＯＵＴｅは、ＯＵＴｅのローレベルを受けてＰ１１がオンするため、ハイレベルを保持する。
【００５５】
一方、時刻ｔ３において、第２の差動増幅器１２は、出力端ＯＵＴｏ、ＢＯＵＴｏが充電状態（ハイレベル）に保持される。
【００５６】
また、マルチプレクサ１６において、第１の差動増幅器１１の出力端ＯＵＴｅは、ローレベル、出力端ＢＯＵＴｅは、ハイレベル、第２の差動増幅器１２の出力端ＯＵＴｏ、及びＢＯＵＴｏは、共にハイレベルであるため、ＰＭＯＳトランジスタＰ３１は、オフ状態、ＰＭＯＳトランジスタＰ３２は、オン状態、ＮＭＯＳトランジスタＮ２１、Ｎ２２は、オフ状態となる。また、ＰＭＯＳトランジスタＰ３３、Ｐ３４は、オフ状態であり、ＮＭＯＳトランジスタＮ２３は、オフ状態、ＮＭＯＳトランジスタＮ２４は、オン状態となる。このため、マルチプレクサ１６の出力端Ａは、ＮＭＯＳトランジスタＮ２４によりローレベルとされ、出力端Ｂは、ＰＭＯＳトランジスタＰ３２によりハイレベルとされる。この状態は、ラッチ回路ＬＴにより保持される。すなわち、ラッチ回路ＬＴは、偶数番目のデータ“ｅ１”を保持する。
【００５７】
このマルチプレクサ１６の出力端Ａ、Ｂから出力されるデータは、差動増幅器１７に供給され、この差動増幅器１７の出力信号は、図示せぬＰＭＯＳドライブトランジスタ、ＮＭＯＳドライブトランジスタにそれぞれ供給される。
【００５８】
（時刻ｔ４）
次いで、時刻ｔ４において、クロック信号ｃｌｋｏｑがハイレベルとなると、第２の差動増幅器１２のＰＭＯＳトランジスタＰ１４、Ｐ１５、Ｐ１７、Ｐ１８、Ｐ１９、Ｐ２０がオフとなり、出力ノードＯＵＴｏ、ＢＯＵＴｏの充電が停止される。
【００５９】
このとき、クロック信号ｃｌｋｅｑは、ローレベルとなるため、第１の差動増幅器１１のＰＭＯＳトランジスタＰ１４、Ｐ１５、Ｐ１７、Ｐ１８、Ｐ１９、Ｐ２０がオンとなり、出力ノードＯＵＴｅ、ＢＯＵＴｅの充電が開始される。
【００６０】
（時刻ｔ５）
次に、時刻ｔ５において、クロック信号ｃｌｋｏｄがハイレベルとなると、第２の差動増幅器１２のＮＭＯＳトランジスタＮ１５がオンとなる。この時、データＤＴｏはローレベル、データＢＤＴｏはハイレベルであるため、ＮＭＯＳトランジスタＮ１４がオフとなり、ＮＭＯＳトランジスタＮ１２がオンとなる。このため、第２の差動増幅器１２の出力端ＢＯＵＴｏは、ハイレベルを保持し、出力端ＯＵＴｏの電荷は、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１５を介して放電されるため、出力端ＯＵＴｏは、ローレベルとなる。
【００６１】
一方、時刻ｔ５において、第２の差動増幅器１１は、出力端ＯＵＴｅ、ＢＯＵＴｅが充電状態（ハイレベル）に保持される。
【００６２】
また、マルチプレクサ１６において、第２の差動増幅器１１の出力端ＯＵＴｏは、ローレベル、出力端ＢＯＵＴｏは、ハイレベル、第１の差動増幅器１２の出力端ＯＵＴｅ、及びＢＯＵＴｅは、共にハイレベルであるため、ＰＭＯＳトランジスタＰ３１、Ｐ３２、Ｐ３３は、オフ状態であり、ＰＭＯＳトランジスタＰ３４は、オン状態となる。また、ＮＭＯＳトランジスタＮ２１、Ｎ２３、Ｎ２４は、オフ状態であり、ＮＭＯＳトランジスタＮ２２は、オン状態となる。このため、マルチプレクサ１６の出力端Ａは、ＰＭＯＳトランジスタＰ３４によりハイレベルとされ、出力端Ｂは、ＮＭＯＳトランジスタＮ２２によりローレベルとされる。この状態が、ラッチ回路ＬＴにより保持される。すなわち、ラッチ回路ＬＴは、奇数番目のデータ“ｏ１”を保持する。
【００６３】
このマルチプレクサ１６の出力端Ａ、Ｂから出力されるデータは、差動増幅器１７に供給され、この差動増幅器１７の出力信号は、図示せぬＰＭＯＳドライブトランジスタ、ＮＭＯＳドライブトランジスタにそれぞれ供給される。
【００６４】
（第１の実施形態の効果）
上記第１の実施形態によれば、第１の差動増幅器１１は、クロック信号ｃｌｋｅｄの立ち上がりで、偶数番目の相補データＤＴｅ、ＢＤＴｅを受け、第２の差動増幅器１２は、クロック信号ｃｌｋｏｄの立ち上がりで、奇数番目の相補データＤＴｏ、ＢＤＴｏを受けている。このように、第１、第２の差動増幅器１１、１２は、偶数番目及び奇数番目の相補データを、クロック信号ｃｌｋｅｄとｃｌｋｏｄの立ち上がりで、それぞれ受けているため、各相補データの位相差を抑制でき、偶数番目のデータと奇数番目のデータとの位相差も抑制できる。
【００６５】
すなわち、クロック信号の立ち上がりと、立ち下りでデータを受ける場合、クロック信号の立ち上がりは、ＮＭＯＳトランジスタにより受け、立下りは、ＰＭＯＳトランジスタにより受けることとなる。ＮＭＯＳトランジスタと、ＰＭＯＳトランジスタは電流駆動能力が異なるため、クロック信号の立ち上がりと、立ち下りでデータを受ける場合、データに位相差が生じ易くなる。
【００６６】
これに対して、本実施形態の第１、第２の差動増幅器１１、１２において、クロック信号ｃｌｋｅｑ、ｃｌｋｅｄ、ｃｌｋｏｑ、ｃｌｋｏｄは、共にＮＭＯＳトランジスタに供給されている。このため、ＮＭＯＳトランジスタの電流駆動能力が一致している（電流駆動能力の差が小さい）ため、偶数番目のデータと奇数番目のデータとの位相差が生じ難い。
【００６７】
さらに、本実施形態は、第１、第２の差動増幅器１１、１２により相補データＤＴｅ、ＢＤＴｅ、ＤＴｏ、ＢＤＴｏを受けている。このため、出力データのデューティ比を５０％に近づけることができる。例えば図３に示すように、一般的なデータ出力回路は、データの信号レベルの中間レベルにおいてデータが確定されている。このため、信号の立ち上がり、立ち下がりに遅れがあると、Ｔ１，Ｔ２で示すように、デューティ比が５０％とならない。これに対して、本実施形態のように、第１、第２の差動増幅器１１、１２によって相補データを受ける場合、互いに相補なクロックのそれぞれの立ち上がりのタイミングにてデータが確定する。このため、入力クロックの立ち上がり、立ち下がりに遅れが生じている場合においても、図３にＴ３で示すように、出力データのデューティ比を５０％に近づけることができる。したがって、高速動作において十分なマージンを確保することができる。
【００６８】
しかも、第１、第２の差動増幅器１１、１２は、クロック信号ｃｌｋｅｑ、ｃｌｋｏｑがローレベルの状態において、出力端ＯＵＴｅ、ＢＯＵＴｅ、ＯＵＴｏ、ＢＯＵＴｏをＶＤＤより高いＶＣＣＱに充電し、クロック信号ｃｌｋｅｑ、ｃｌｋｏｑがハイレベルとなると、出力端ＯＵＴｅ、ＢＯＵＴｅ、ＯＵＴｏ、ＢＯＵＴｏの充電を停止し、クロック信号ｃｌｋｅｄ、ｃｌｋｏｄの立ち上がりにおいて、ＶＤＤレベルのデータＤＴｅ、ＢＤＴｅ、ＤＴｏ、ＢＤＴｏを受けて、ＶＣＣＱレベルのデータとして出力している。すなわち、第１、第２の差動増幅器１１、１２は、レベルシフタとしての機能を有している。このため、差動増幅器とは別にレベルシフタを設けた場合、相補データに位相差が生じるが、本実施形態の場合、第１、第２の差動増幅器１１、１２は、レベルシフタとしての機能を有しているため、相補データに位相差が生じることを回避できる。
【００６９】
さらに、クロック信号REOLATeとREOLAToは、第３、第４の差動増幅器１３、１４に供給される。このため、第３、第４の差動増幅器１３、１４により、クロック信号REOLATeとREOLAToの位相差をキャンセルすることができる。
【００７０】
（第２の実施形態）
図４は、第２の実施形態を示しており、第１の実施形態と同一部分には同一符号を付している。
【００７１】
上記第１の実施形態は、例えば第１の差動増幅器１１によりデータを出力した後、第１の差動増幅器１１の出力端ＯＵＴｅ、ＢＯＵＴｅを充電した後、第２の差動増幅器１２からデータを出力している。しかし、例えば製造プロセスのばらつきにより、出力端ＯＵＴｅ、ＢＯＵＴｅの充電に時間がかかる場合、第１の差動増幅器１１の出力端ＯＵＴｅ、ＢＯＵＴｅの充電と第２の差動増幅器１２からのデータ出力が干渉することが考えられる。このため、充電完了から相補データの出力までに若干のマージンを必要としている。
【００７２】
そこで、第２の実施形態は、充電完了から相補データの出力までの時間を短縮し、高速なデータ出力を可能とする。
【００７３】
第２の実施形態において、第１の実施形態と異なるのは、マルチプレクサ１６の構成である。
【００７４】
図４において、マルチプレクサ１６は、ＰＭＯＳトランジスタＰ４１〜Ｐ４６とＮＭＯＳトランジスタＮ４１〜Ｎ４６、インバータ回路Ｉ１１〜Ｉ１４、及びラッチ回路ＬＴを備える。
【００７５】
ＰＭＯＳトランジスタＰ４１の電流通路の一端は、電源ＶＣＣＱが供給されるノードに接続され、ゲート電極には、クロック信号ｃｌｋｏｄが供給されている。このＰＭＯＳトランジスタＰ４１の他端は、ＰＭＯＳトランジスタＰ４２とＮＭＯＳトランジスタＮ４１の直列回路の一端に接続されるとともに、ＰＭＯＳトランジスタＰ４３とＮＭＯＳトランジスタＮ４２の直列回路の一端に接続されている。ＰＭＯＳトランジスタＰ４２とＮＭＯＳトランジスタＮ４１の直列回路の他端、及びＰＭＯＳトランジスタＰ４３とＮＭＯＳトランジスタＮ４２の直列回路の他端は、ＮＭＯＳトランジスタＮ４３を介して接地されている。このＮＭＯＳトランジスタＮ４３のゲート電極には、クロック信号ｃｌｋｅｄが供給されている。
【００７６】
また、ＰＭＯＳトランジスタＰ４４の電流通路の一端は、電源ＶＣＣＱが供給されるノードに接続され、ゲート電極には、クロック信号ｃｌｋｅｄが供給されている。このＰＭＯＳトランジスタＰ４４の他端は、ＰＭＯＳトランジスタＰ４５とＮＭＯＳトランジスタＮ４４の直列回路の一端に接続されるとともに、ＰＭＯＳトランジスタＰ４６とＮＭＯＳトランジスタＮ４５の直列回路の一端に接続されている。ＰＭＯＳトランジスタＰ４５とＮＭＯＳトランジスタＮ４４の直列回路の他端、及びＰＭＯＳトランジスタＰ４６とＮＭＯＳトランジスタＮ４５の直列回路の他端は、ＮＭＯＳトランジスタＮ４６を介して接地されている。このＮＭＯＳトランジスタＮ４６のゲート電極には、クロック信号ｃｌｋｏｄが供給されている。
【００７７】
ＰＭＯＳトランジスタＰ４２のゲート電極は、第１の差動増幅器１１の出力端ＯＵＴｅに接続され、ＰＭＯＳトランジスタＰ４３のゲート電極は、第１の差動増幅器１１の出力端ＢＯＵＴｅに接続されている。ＰＭＯＳトランジスタＰ４５のゲート電極は、第２の差動増幅器１２の出力端ＢＯＵＴｏに接続され、ＰＭＯＳトランジスタＰ４６のゲート電極は、第２の差動増幅器１２の出力端ＯＵＴｏに接続されている。
【００７８】
ＮＭＯＳトランジスタＮ４１のゲート電極は、インバータ回路Ｉ１２を介して第１の差動増幅器１１の出力端ＢＯＵＴｅに接続され、ＮＭＯＳトランジスタＮ４２のゲート電極は、インバータ回路Ｉ１１を介して第１の差動増幅器１１の出力端ＯＵＴｅに接続されている。ＮＭＯＳトランジスタＮ４４のゲート電極は、インバータ回路Ｉ１４を介して第２の差動増幅器１２の出力端ＢＯＵＴｏに接続され、ＮＭＯＳトランジスタＮ４５のゲート電極は、インバータ回路Ｉ１３を介して第２の差動増幅器１２の出力端ＯＵＴｏに接続されている。
【００７９】
ラッチ回路ＬＴの一端は、ＰＭＯＳトランジスタＰ４３とＮＭＯＳトランジスタＮ４２の接続ノード、及びＰＭＯＳトランジスタＰ４６とＮＭＯＳトランジスタＮ４５の接続ノードに接続されている。ラッチ回路ＬＴの他端は、ＰＭＯＳトランジスタＰ４２とＮＭＯＳトランジスタＮ４１の接続ノード、及びＰＭＯＳトランジスタＰ４５とＮＭＯＳトランジスタＮ４４の接続ノードに接続されている。
【００８０】
マルチプレクサ１６の第１、第２の出力端Ａ、Ｂは、差動増幅器１７の一対の入力端に接続されている。差動増幅器１７の出力端は、図示せぬＰＭＯＳドライブトランジスタ、ＮＭＯＳドライブトランジスタにそれぞれ接続されている。
【００８１】
上記構成において、動作について説明する。
【００８２】
マルチプレクサ１６は、例えば第２の差動増幅器１２から奇数番目の相補データを出力する際、クロック信号ｃｌｋｏｄがハイレベルとなり、クロック信号ｃｌｋｅｄがローレベルとなる。このため、ＰＭＯＳトランジスタＰ４１、ＮＭＯＳトランジスタＮ４３がオフ状態となり、ＰＭＯＳトランジスタＰ４４、ＮＭＯＳトランジスタＮ４６がオン状態となる。したがって、第１の差動増幅器１１の出力端ＯＵＴｅ、ＢＯＵＴｅが非選択となり、ラッチ回路ＬＴは、第２の差動増幅器１２の出力端ＯＵＴｏ、ＢＯＵＴｏから出力される奇数番目の相補データをラッチする。
【００８３】
一方、例えば第１の差動増幅器１１から偶数番目の相補データを出力する際、クロック信号ｃｌｋｏｄがローレベルとなり、クロック信号ｃｌｋｅｄがハイレベルとなる。このため、ＰＭＯＳトランジスタＰ４４、ＮＭＯＳトランジスタＮ４６がオフ状態となり、ＰＭＯＳトランジスタＰ４１、ＮＭＯＳトランジスタＮ４３がオン状態となる。したがって、第２の差動増幅器１２の出力端ＯＵＴｏ、ＢＯＵＴｏが非選択となり、ラッチ回路ＬＴは、第１の差動増幅器１１の出力端ＯＵＴｅ、ＢＯＵＴｅから出力される偶数番目の相補データをラッチする。
【００８４】
上記第２の実施形態によれば、マルチプレクサ１６は、クロック信号ｃｌｋｅｄ、ｃｌｋｏｄに基づき、第１の差動増幅器１１からデータを出力するとき、第２の差動増幅器１２の出力端ＯＵＴｏ、ＢＯＵＴｏを非選択とし、第２の差動増幅器１２からデータを出力するとき、第１の差動増幅器１１の出力端ＯＵＴｅ、ＢＯＵＴｅを非選択とする。このため、第１、第２の差動増幅器１１、１２の充電時間にばらつきがある場合においても、マルチプレクサ１６の出力データが充電の遅れによる干渉を受けることを防止できる。このため、デューティ比のずれを一層抑制することが可能であるとともに、充電完了からデータ出力までのマージンを設定する必要性が少なく、高速にデータを出力することが可能である。
【００８５】
（第３、第４の差動増幅器１３、１４）
上記第１、第２の実施形態に適用される第３、第４の差動増幅器１３、１４は、貫通電流が抑制された差動増幅器である。第３、第４差動増幅器１３、１４は、同一構成であるため、図５を参照して、第３の差動増幅器１３について、その構成を説明する。尚、第４の差動増幅器１４は、図５の括弧で示すように、入力信号REOLATeとREOLAToが、第３の差動増幅器１３と逆となる。
【００８６】
図５において、第３の差動増幅器１３は、カレントミラー回路型の第１、第２の差動増幅器ＣＤＡ１、ＣＤＡ２を備え、例えばＰＭＯＳトランジスタＰ１０１〜Ｐ１０５と、ＮＭＯＳトランジスタＮ１０１〜Ｎ１０５と、インバータ回路I１０１、I１０３と、定電流源ＣＩ１、ＣＩ２を有している。
【００８７】
第１の差動増幅器ＣＤＡ１において、カレントミラー回路を構成するＰＭＯＳトランジスタＰ１０１、Ｐ１０２の電流通路の一端は、電源ＶＤＤが供給されるノードに接続されている。ＰＭＯＳトランジスタＰ１０１、Ｐ１０２のゲート電極は、ＰＭＯＳトランジスタＰ１０１の電流通路の他端に接続されている。ＰＭＯＳトランジスタＰ１０１、Ｐ１０２の流通路の他端は、ＮＭＯＳトランジスタＮ１０１、Ｎ１０２の電流通路の一端にそれぞれ接続されている。これらＮＭＯＳトランジスタＮ１０１、Ｎ１０２の電流通路の他端は、ＮＭＯＳトランジスタＮ１０３、定電流源ＣＩ１を介して接地されている。
【００８８】
第１の入力信号（例えばクロック信号ＲＥＯＬＡＴｅ）は、インバータ回路Ｉ１０１を介してＮＭＯＳトランジスタＮ１０１のゲート電極（反転入力端ＢＩＮ）に供給され、第２の入力信号（例えばクロック信号ＲＥＯＬＡＴｏ）は、インバータ回路Ｉ１０３を介してＮＭＯＳトランジスタＮ１０２のゲート電極（入力端ＩＮ）に供給される。
【００８９】
さらに、第１の入力信号は、ＮＭＯＳトランジスタＮ１０３のゲート電極に供給される。
【００９０】
一方、第２の差動増幅器ＣＤＡ２において、定電流源ＣＩ２の一端は電源ＶＤＤの供給ノードに接続され、他端は、ＰＭＯＳトランジスタＰ１０３の電流通路の一端に接続されている。このＰＭＯＳトランジスタＰ１０３の電流通路の他端は、ＰＭＯＳトランジスタＰ１０４、Ｐ１０５の電流通路の一端にそれぞれ接続されている。これらＰＭＯＳトランジスタＰ１０４、Ｐ１０５の電流通路の他端は、カレントミラー回路を構成するＮＭＯＳトランジスタＮ１０４、Ｎ１０５の電流通路の一端に接続されている。これらＮＭＯＳトランジスタＮ１０４、Ｎ１０５の電流通路のゲート電極は、ＮＭＯＳトランジスタＮ１０４の電流通路の一端に接続されている。これらＮＭＯＳトランジスタＮ１０４、Ｎ１０５の電流通路の他端は、接地されている。
【００９１】
ＰＭＯＳトランジスタＰ１０３のゲート電極には、第１の入力信号（例えばクロック信号ＲＥＯＬＡＴｅ）が供給されている。
【００９２】
ＰＭＯＳトランジスタＰ１０４のゲート電極は、反転入力端ＢＩＮに接続され、ＰＭＯＳトランジスタＰ１０５のゲート電極は、入力端ＩＮに接続されている。
【００９３】
ＰＭＰＳトランジスタＰ１０２とＮＭＯＳトランジスタＮ１０２の接続ノード、及びＰＭＰＳトランジスタＰ１０５とＮＭＯＳトランジスタＮ１０５の接続ノードは、出力端ＯＵＴに接続される。
【００９４】
上記構成の第３の差動増幅器１３において、第１、第２の差動増幅器ＣＤＡ１、ＣＤＡ２は、第１、第２の入力信号ＲＥＯＬＡＴｅ、ＲＥＯＬＡＴｏがハイレベルからローレベル、又ローレベルからハイレベルに遷移するときだけ、動作し、第１、第２の入力信号ＲＥＯＬＡＴｅ、ＲＥＯＬＡＴｏの遷移が終了した状態において、停止する。
【００９５】
例えば第１入力信号ＲＥＯＬＡＴｅがハイレベルからローレベルとなり、第２の入力信号ＲＥＯＬＡＴｏがローレベルからハイレベルとなると、第１の差動増幅器ＣＤＡ１のＮＭＯＳトランジスタＮ１０３はオフするため、第１の定電流源ＣＩ１は停止状態となり、第２の差動増幅器ＣＤＡ２のＰＭＯＳトランジスタＰ１０３は、オンとなるため、第２の定電流源ＣＩ２は動作状態となる。ＰＭＯＳトランジスタＰ１０５はオンとなり、出力端ＯＵＴは、ハイレベルとなる。このとき、反転入力ＢＩＮがハイレベルであるため、ＰＭＯＳトランジスタＰ１０４はオフ状態であり、ＮＭＯＳトランジスタＮ１０４とＮ１０５のゲート電極に接続されたＰＭＯＳトランジスタＰ１０４とＮＭＯＳトランジスタＮ１０４の接続ノードは、ＮＭＯＳトランジスタＮ１０４の閾値電圧と等しい電位に保持される。このため、ＮＭＯＳトランジスタＮ１０４とＮ１０５はオフ状態となり、第２の差動増幅器ＣＤＡ２も貫通電流が阻止される。
【００９６】
一方、例えば第１入力信号ＲＥＯＬＡＴｅがローレベルからハイレベルとなり、第２の入力信号ＲＥＯＬＡＴｏがハイレベルからローレベルとなると、第１の差動増幅器ＣＤＡ１のＮＭＯＳトランジスタＮ１０３はオンとなるため、第１の定電流源ＣＩ１は動作状態となり、第２の差動増幅器ＣＤＡ２のＰＭＯＳトランジスタＰ１０３は、オフとなるため、第２の定電流源ＣＩ２は停止状態となる。このとき、反転入力端ＢＩＮは、ローレベルであり、非反転入力端ＩＮはハイレベルであるため、ＮＭＯＳトランジスタＮ１０２はオンとなり、出力端ＯＵＴは、ローレベルとなる。このとき、反転入力ＢＩＮがローレベルであるため、ＮＭＯＳトランジスタＮ１０１はオフ状態であり、ＰＭＯＳトランジスタＰ１０１とＰ１０２のゲート電極に接続されたＰＭＯＳトランジスタＰ１０１とＮＭＯＳトランジスタＮ１０１の接続ノードは、電源ＶＤＤからＰＭＯＳトランジスタＰ１０１の閾値電圧分だけ低い電位に保持される。このため、ＰＭＯＳトランジスタＰ１０１とＰ１０２はオフ状態となり、第１の差動増幅器ＣＤＡ１の貫通電流を阻止することができる。
【００９７】
第１、第２の入力信号ＲＥＯＬＡＴｅ、ＲＥＯＬＡＴｏの立ち上り時間、立ち下り時間にずれが有る場合においても、第１、第２の入力信号ＲＥＯＬＡＴｅ、ＲＥＯＬＡＴｏのレベルが一致した時点において、第１の差動増幅器ＣＤＡ１、又は第２の差動増幅器ＣＤＡ２の出力電位が確定する。
【００９８】
このため、第１、第２の差動増幅器ＣＤＡ１、ＣＤＡ２は、第１、第２の入力信号ＲＥＯＬＡＴｅ、ＲＥＯＬＡＴｏの遷移時において、第１、第２の入力信号ＲＥＯＬＡＴｅ、ＲＥＯＬＡＴｏ間に電位差が生じたときに貫通電流が流れ、定常状態（ハイインピーダンス状態）において、貫通電流が阻止される。
【００９９】
尚、図５に破線で示すように、ＮＭＯＳトランジスタＮ１０３に並列にＮＭＯＳトランジスタＮ１０６を接続し、ＰＭＯＳトランジスタＰ１０３に並列にＰＭＯＳトランジスタＰ１０６を接続し、出力端ＯＵＴにインバータ回路Ｉ１０２を接続し、このインバータ回路Ｉ１０２の出力信号を、ＮＭＯＳトランジスタＮ１０６のゲート電極とＰＭＯＳトランジスタＰ１０６のゲート電極に供給するように構成してもよい。
【０１００】
このように、出力信号をＮＭＯＳトランジスタＮ１０６、及びＰＭＯＳトランジスタＰ１０６にフィードバックすることにより、第１の入力信号ＲＥＯＬＡＴｅがローレベルからハイレベルに遷移するとき、ＮＭＯＳトランジスタＮ１０３とＮ１０６により、電流駆動能力を増加でき、出力信号の遷移速度を高速化することができる。また、第１の入力信号ＲＥＯＬＡＴｅがハイレベルからローレベルに遷移するとき、ＰＭＯＳトランジスタＰ１０３とＰ１０６により、電流駆動能力を増加でき、出力信号の遷移速度を高速化することができる。
【０１０１】
（第５の差動増幅器１７）
図６は、第５の差動増幅器１７の一例を示すものである。第５の差動増幅器１７は、第３、第４の差動増幅器１３、１４の変形例であり、図５に示す差動増幅器の電流駆動能力を可変とし、ＯＣＤ（Off chip Driver）回路に適用した例を示している。図６において、図５と同一部分には同一符合を付し、異なる部分についてのみ説明する。
【０１０２】
図６に示すＯＣＤ回路は、カレントミラー型の第１乃至第４の差動増幅器ＣＤＡ１〜ＣＤＡ４を備える。第３、第４の差動増幅器ＣＤＡ３、ＣＤＡ４は、第１、第２の差動増幅器ＣＤＡ１、ＣＤＡ２と制御信号以外、同一であるため、第１、第２の差動増幅器ＣＤＡ１、ＣＤＡ２について、その構成を説明し、第３、第４の差動増幅器ＣＤＡ３、ＣＤＡ４については、第１、第２の差動増幅器ＣＤＡ１、ＣＤＡ２と異なる部分についてのみ説明する。
【０１０３】
図６において、図５と異なるのは、第１、第２のカレントミラー型差動増幅器ＣＤＡ１、ＣＤＡ２がそれぞれ３つの定電流源を有し、これら定電流源をスイッチにより選択可能とされていることである。
【０１０４】
すなわち、第１の差動増幅器ＣＤＡ１において、ＮＭＯＳトランジスタＮ１０３、Ｎ１０６と接地間には、ＮＭＯＳトランジスタＮ１１１と、定電流源ＣＩ１１と、ＮＭＯＳトランジスタＮ１１２と定電流源ＣＩ１２の直列回路と、ＮＭＯＳトランジスタＮ１１３と定電流源ＣＩ１３の直列回路とが接続されている。
【０１０５】
ＮＭＯＳトランジスタＮ１１１のゲート電極には制御信号ＢｙＰｎが供給され、ＮＭＯＳトランジスタＮ１１２のゲート電極には制御信号ＳＷＰｎ１が供給され、ＮＭＯＳトランジスタＮ１１３のゲート電極には制御信号ＳＷＰｎ２が供給されている。
【０１０６】
また、第２の差動増幅器ＣＤＡ２において、電源ＶＤＤの供給ノードとＰＭＯＳトランジスタＰ１０３、Ｐ１０５の間には、ＰＭＯＳトランジスタＰ１１１と、定電流源ＣＩ２１と、定電流源ＣＩ２２とＰＭＯＳトランジスタＰ１１２の直列回路と、定電流源ＣＩ２３とＰＭＯＳトランジスタＰ１１３の直列回路とが接続されている。
【０１０７】
ＰＭＯＳトランジスタＰ１１１のゲート電極には、制御信号ＢｙＰｐが供給され、ＰＭＯＳトランジスタＰ１１２のゲート電極には、制御信号ＳＷＰｐ１が供給され、ＰＭＯＳトランジスタＰ１１３のゲート電極には、制御信号ＳＷＰｐ２が供給されている。
【０１０８】
第３、第４の差動増幅器ＣＤＡ３、ＣＤＡ４は、第１、第２の差動増幅器ＣＤＡ１、ＣＤＡ２と制御信号が相違している。
【０１０９】
すなわち、第３の差動増幅器ＣＤＡ３において、ＮＭＯＳトランジスタＮ１１１のゲート電極には制御信号ＢｙＮｎが供給され、ＮＭＯＳトランジスタＮ１１２のゲート電極には制御信号ＳＷＮｎ１が供給され、ＮＭＯＳトランジスタＮ１１３のゲート電極には制御信号ＳＷＮｎ２が供給されている。
【０１１０】
また、第４の差動増幅器ＣＤＡ４において、ＰＭＯＳトランジスタＰ１１１のゲート電極には、制御信号ＢｙＮｐが供給され、ＰＭＯＳトランジスタＰ１１２のゲート電極には、制御信号ＳＷＮｐ１が供給され、ＰＭＯＳトランジスタＰ１１３のゲート電極には、制御信号ＳＷＮｐ２が供給されている。
【０１１１】
また、第１の入力信号Ｂと第２の入力信号Ａは、相補信号であり、第１の入力信号Ｂはインバータ回路Ｉ１１３を介して第１乃至第４の差動増幅器ＣＤＡ１〜ＣＤＡ４に供給される。第２の入力信号Ａは、インバータ回路Ｉ１１１、Ｉ１１２を介して第１乃至第４の差動増幅器ＣＤＡ１〜ＣＤＡ４に供給される。インバータ回路Ｉ１１１とインバータ回路Ｉ１１２の間には、ＭＯＳキャパシタを構成するＮＭＯＳトランジスタＮ１１５、ＰＭＯＳトランジスタＰ１１５のゲート電極が接続されている。このＭＯＳキャパシタは、第２の入力信号Ａを第１の入力信号Ｂの遅延時間と同一時間遅延させる。
【０１１２】
さらに、第１、第２の差動増幅器ＣＤＡ１、ＣＤＡ２の出力信号は、インバータ回路Ｉ１１４を介して図示せぬＰＭＯＳドライブトランジスタに供給され、第３、第４の差動増幅器ＣＤＡ３、ＣＤＡ４の出力信号は、インバータ回路Ｉ１１４を介して図示せぬＮＭＯＳドライブトランジスタに供給される。
【０１１３】
（作用）
上記構成において、第１乃至第４の差動増幅器ＣＤＡ１〜ＣＤＡ４は、動作時、制御信号ＢｙＰｎ、ＢｙＰｐ、ＢｙＮｎ、ＢｙＮｐにより、ＮＭＯＳトランジスタＮ１１１，Ｎ１１１，ＰＭＯＳトランジスタＰ１１１、Ｐ１１１がオフ状態に設定される。このため、定電流回路ＣＩ１１，ＣＩ１１，ＣＩ２１，ＣＩ２１が動作される。
【０１１４】
この状態において、出力信号ＯＵＴ＿Ｐ、ＯＵＴ＿Ｎは、入力信号Ａの反転信号を出力する。
【０１１５】
また、例えばコマンドにより、制御信号ＳＷＰｎ１、ＳＷＰｎ２、ＳＷＰｐ１、ＳＷＰｐ２、ＳＷＮｎ１、ＳＷＮｎ２、ＳＷＮｐ１、ＳＷＮｐ２がそれぞれ独立に制御されると、第１乃至第４の差動増幅器ＣＤＡ１〜ＣＤＡ４の電流駆動能力がそれぞれ独立に調整される。このため、出力信号ＯＵＴ＿Ｐ、ＯＵＴ＿Ｎの立ち上がり時間、立ち下がり時間、及びハイインピーダンス期間を調整することが可能であり、出力信号ＯＵＴ＿Ｐ、ＯＵＴ＿Ｎのデューティ比を調整することができる。
【０１１６】
上記各実施形態は、ＮＡＮＤフラッシュメモリやＤＲＡＭのデータ出力回路に限らず、高速動作が要求される半導体装置に適用可能なことは、勿論である。
【０１１７】
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１１８】
１１、１２…第１、第２の差動増幅器、１５…レベル変換器、１６…マルチプレクサ、ＲＥＯＬＡＴｅ、ＲＥＯＬＡＴｏ…クロック信号、ＤＴｅ、ＢＤＴｅ…偶数番目のデータ、ＤＴｏ、ＢＤＴｏ…奇数番目のデータ、ＯＵＴｅ、ＢＯＵＴｅ、ＯＵＴｏ、ＢＯＵＴｏ…出力端。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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