(57)【要約】【課題】単純な回路で位相雑音を低減するＰＬＬ回路を提供する。【解決手段】ＰＬＬ回路は、発振信号を分周して周期がＴ／Ｍ（Ｍ：２以上の整数）である分周信号を生成する分周器と、周期Ｔを有し時間間隔Ｔ／２ＭずつずれたＭ個のリファレンス信号と分周信号との排他的論理和を求めることにより位相比較結果を生成する位相比較器と、位相比較結果を入力として電圧信号を生成するループフィルタと、電圧信号に応じた周波数で発振することにより発振信号を生成する電圧制御発振器とを含む。【選択図】図２
2014187427.tif 000002
【特許請求の範囲】
【請求項１】
発振信号を分周して周期がＴ／Ｍ（Ｍ：２以上の整数）である分周信号を生成する分周器と、
周期Ｔを有し時間間隔Ｔ／２ＭずつずれたＭ個のリファレンス信号と前記分周信号との排他的論理和を求めることにより位相比較結果を生成する位相比較器と、
前記位相比較結果を入力として電圧信号を生成するループフィルタと、
前記電圧信号に応じた周波数で発振することにより前記発振信号を生成する電圧制御発振器と
を含むことを特徴とするＰＬＬ回路。
【請求項２】
前記位相比較器は、直列に接続されたＭ個の２入力ＸＯＲ回路を含み、前記ＸＯＲ回路のうちの第一段目のＸＯＲ回路は、前記Ｍ個のリファレンス信号及び前記分周信号のうちの何れか２つの排他的論理和を求め、第一段目以外のＸＯＲ回路の各々は、前記Ｍ個のリファレンス信号及び前記分周信号のうちの何れか一つと前段のＸＯＲ回路の出力との排他的論理和を求めることを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記位相比較器は、周期Ｔを有する１つのリファレンス信号を異なる遅延時間分遅延させることによりＭ−１個のリファレンス信号を生成する遅延回路を含むことを特徴とする請求項１又は２記載のＰＬＬ回路。
【請求項４】
前記遅延回路の遅延量は可変であることを特徴とする請求項３記載のＰＬＬ回路。
【請求項５】
前記遅延回路は、出力論理が入力論理から反転する遅延素子を含むことを特徴とする請求項４記載のＰＬＬ回路。
【請求項６】
周期Ｔを有し時間間隔Ｔ／２ＭずつずれたＭ個の参照信号を生成し、
電圧制御発振器の発振信号を分周することにより周期がＴ／Ｍである分周信号を生成し、
前記Ｍ個の参照信号と前記分周信号とのＸＯＲ論理を求めることにより位相比較を行う
各段階を含むことを特徴とするＰＬＬ回路における位相比較方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、ＰＬＬ回路及びＰＬＬ回路における位相比較方法に関する。
【背景技術】
【０００２】
ＰＬＬ（Phase Locked Loop）回路で生成される信号の位相雑音特性は、信号の純度を表す指標として用いられる。ＰＬＬ回路の位相雑音は、無線機の性能を左右する特性であるため、ＰＬＬ回路にとって重要な性能指標である。
【０００３】
ＰＬＬ回路は一般に、位相比較器、ループフィルタ、ＶＣＯ（電圧制御発振器）、及び分周器を含む。分周器は、ＶＣＯの出力する発振信号をＮ分の１に分周し、分周信号を生成する。位相比較器は、リファレンス発振器からのリファレンス信号と分周信号との位相を比較し、位相比較結果を示す信号を出力する。ループフィルタは、位相比較結果を示す信号を積分し、積分結果に応じた電圧レベルの電圧信号をＶＣＯに供給する。ＶＣＯは、電圧信号に応じた周波数で発振する。ループフィルタの生成する電圧信号に応じてＶＣＯが発振したときにリファレンス信号と分周信号との周波数差がゼロになると、電圧信号は一定の電圧に収束し、ＰＬＬ回路がロックした状態となる。
【０００４】
図１は、ＰＬＬ回路における典型的な位相雑音特性を示す図である。横軸は周波数を示し、縦軸は位相雑音の電力を示す。ｆ０はＰＬＬ回路の発振周波数である。ＰＬＬの位相雑音は、領域１０の位相雑音、領域１１の位相雑音、及び領域１２の位相雑音に分類することができる。領域１０の位相雑音は、リファレンス発振器の位相雑音が支配的である。領域１１の位相雑音は、位相比較器の位相雑音が支配的である。領域１２の位相雑音は、ＶＣＯの位相雑音が支配的である。ここで各位相雑音は、抵抗の熱雑音や能動素子を流れる電流の揺らぎ等を主な原因として発生する。
【０００５】
上記の位相雑音のうちで、領域１１における位相雑音が、無線機の性能への影響が大きい。この領域１１における位相雑音ＳＰＬＬは理論的に、
SPLL≒SPD/Kd2・N2      ・・・（１）
と表わすことができる。ここで、ＳＰＤは位相比較器の出力雑音、Ｋｄは位相比較器の利得、Ｎは分周器の分周比を表している。このように主に３つの因子が領域１１における位相雑音を決定づけている。上記式（１）から、分周比Ｎを小さくすれば、領域１１の位相雑音を低減できることが分かる。
【０００６】
一般的なＰＬＬ回路では、リファレンス信号と分周信号とは同じ周波数に設定される。それに対して、分周比Ｎを小さくして領域１１の位相雑音を低減するために、位相比較器を並列に複数Ｍ個並べ、分周比Ｎを１／Ｍに低減する技術がある（例えば非特許文献１参照）。この技術では、周期Ｔのリファレンス信号に基づいて、時間間隔がＴ／ＭずつずれたＭ個の周期Ｔのリファレンス信号を生成する。これらＭ個のリファレンス信号のエッジと周期Ｔ／Ｍの分周信号の対応するエッジとの間で、複数Ｍ個の位相比較器がそれぞれ位相比較を行う。これにより、複数Ｍ個の位相比較器の出力がＴ／Ｍずつずれたタイミングで得られ、これらの出力をＳＵＭ回路により重ね合わせることにより、周期Ｔ／Ｍの位相比較結果を得ている。これにより、リファレンス信号のＮ倍の周波数の発振信号を生成しながらも、分周比をＮ／Ｍに設定し、位相雑音を１／Ｍ２倍に低減することができる。
【０００７】
しかしながら、この技術では、ディレイ回路の回路面積及び消費電力が大きいこと、ＳＵＭ回路の回路面積及び消費電力が大きいこと、が問題であった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平３−５８５４６号公報
【非特許文献】
【０００９】
【非特許文献１】Tsutsumi, Koji, Takahashi, Yoshinori, Komaki, Masahiko, Taniguchi, Eiji, Shimozawa, Mitsuhiro, "A low noise multi-PFD PLL with timing shift circuit", Microwave Symposium Digest (MTT), 2012 IEEE MTT-S International, On page(s): 1-3
【発明の概要】
【発明が解決しようとする課題】
【００１０】
以上を鑑みると、単純な回路で位相雑音を低減するＰＬＬ回路が望まれる。
【課題を解決するための手段】
【００１１】
ＰＬＬ回路は、発振信号を分周して周期がＴ／Ｍ（Ｍ：２以上の整数）である分周信号を生成する分周器と、周期Ｔを有し時間間隔Ｔ／２ＭずつずれたＭ個のリファレンス信号と前記分周信号との排他的論理和を求めることにより位相比較結果を生成する位相比較器と、前記位相比較結果を入力として電圧信号を生成するループフィルタと、前記電圧信号に応じた周波数で発振することにより前記発振信号を生成する電圧制御発振器とを含む。
【００１２】
またＰＬＬ回路における位相比較方法は、周期Ｔを有し時間間隔Ｔ／２ＭずつずれたＭ個の参照信号を生成し、電圧制御発振器の発振信号を分周することにより周期がＴ／Ｍである分周信号を生成し、前記Ｍ個の参照信号と前記分周信号とのＸＯＲ論理を求めることにより位相比較を行う各段階を含む。
【発明の効果】
【００１３】
少なくとも１つの実施例によれば、ＰＬＬ回路は、単純な回路で位相雑音を低減できる。
【図面の簡単な説明】
【００１４】
【図１】ＰＬＬ回路における典型的な位相雑音特性を示す図である。
【図２】ＰＬＬ回路の実施例の構成の一例を示す図である。
【図３】排他的論理和演算の様子を示すタイミンク図である。
【図４】ＰＬＬ回路の実施例の構成の別の一例を示す図である。
【図５】排他的論理和演算の様子を示すタイミンク図である。
【図６】ＰＬＬ回路の実施例の一般的な構成の一例を示す図である。
【図７】遅延回路の構成の一例を示す図である。
【発明を実施するための形態】
【００１５】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１６】
図２は、ＰＬＬ回路の実施例の構成の一例を示す図である。図２に示すＰＬＬ回路は、リファレンス発振器２０、位相比較器２１、ループフィルタ２２、ＶＣＯ２３、及び分周器２４を含む。なお図２及び以降の同様の図において、各ボックスで示される各回路又は機能ブロックと他の回路又は機能ブロックとの境界は、基本的には機能的な境界を示すものであり、物理的な位置の分離、電気的な信号の分離、制御論理的な分離等に対応するとは限らない。各回路又は機能ブロックは、他のブロックと物理的にある程度分離された１つのハードウェアモジュールであってもよいし、或いは他のブロックと物理的に一体となったハードウェアモジュール中の１つの機能を示したものであってもよい。
【００１７】
分周器２４は、ＶＣＯ２３の出力する発振信号をＮ分の１に分周し、分周信号Ｄｉｖを生成する。位相比較器２１は、リファレンス発振器２０からのリファレンス信号Ｒｅｆ１と分周信号Ｄｉｖとの位相を比較し、位相比較結果を示す信号（例えば位相差を反映した信号）Ｐｏｕｔ２を出力する。ループフィルタ２２は、位相比較結果を示す信号Ｐｏｕｔ２を積分し、積分結果に応じた電圧レベルの電圧信号をＶＣＯ２３に供給する。ＶＣＯ２３は、ループフィルタ２２からの電圧信号に応じた周波数で発振する。ループフィルタ２２の生成する電圧信号に応じてＶＣＯ２３が発振したときにリファレンス信号Ｒｅｆ１と分周信号Ｄｉｖとの位相差がゼロになると、電圧信号は一定の電圧に収束し、ＰＬＬ回路がロックした状態となる。
【００１８】
後程詳しく説明するように、分周器２４は、ＶＣＯ２３の発振信号を分周して周期がＴ／Ｍである分周信号Ｄｉｖを生成する。ここでＭは２以上の整数であり、この例では２である。またＴは、リファレンス発振器２０の発振するリファレンス信号Ｒｅｆ１の周期である。位相比較器２１は、周期Ｔを有し時間間隔Ｔ／２Ｍ（この例ではＴ／４）ずつずれたＭ個（この例では２個）のリファレンス信号Ｒｅｆ１及びＲｅｆ２と分周信号Ｄｉｖとの排他的論理和を求めることにより位相比較結果Ｐｏｕｔ２を生成する。前述のように、ループフィルタ２２は、この位相比較結果を入力として電圧信号を生成する。また更に、ＶＣＯ２３は、この電圧信号に応じた周波数で発振することにより発振信号を生成する。
【００１９】
位相比較器２１は、遅延回路３１、ＸＯＲ（排他的論理和）回路３２、及びＸＯＲ回路３３を含む。遅延回路３１は、周期Ｔを有する１つのリファレンス信号Ｒｅｆ１を遅延させることによりＭ−１個（この例では１個）のリファレンス信号Ｒｅｆ２を生成する。図２に示されるように、位相比較器２１は、直列に接続されたＭ個（この例では２個）の２入力ＸＯＲ回路を含む。ＸＯＲ回路のうちの第一段目のＸＯＲ回路３２は、２個のリファレンス信号Ｒｅｆ１及びＲｅｆ２及び分周信号Ｄｉｖのうちの何れか２つの排他的論理和を求めればよい。この例では、リファレンス信号Ｒｅｆ１と分周信号Ｄｉｖとの排他的論理和を求めている。また第一段目以外のＸＯＲ回路３３は、Ｍ個のリファレンス信号及び分周信号のうちの何れか一つと前段のＸＯＲ回路３２の出力との排他的論理和を求めればよい。この例では、リファレンス信号Ｒｅｆ２と前段のＸＯＲ回路３２の出力Ｐｏｕｔ１との排他的論理和を求めている。
【００２０】
なおＭ＋１個（Ｍ＋１ビット）の入力に対する排他的論理和演算の結果は、入力ビット中の値が１であるビットの数が奇数である時に１となり、偶数であるときに０となる。この排他的論理和演算は、Ｍ＋１入力ＸＯＲ回路により計算できるし、或いは、Ｍ個の２入力ＸＯＲ回路を縦続接続（直列接続）することにより実現できる。このとき、Ｍ＋１個の入力端子の何れに対し、何れの入力信号を印加するかは、排他的論理和演算の結果に影響を与えない。従って、例えばＸＯＲ回路３２の２入力に対してリファレンス信号Ｒｅｆ１とＲｅｆ２とを与え、ＸＯＲ回路３３の２入力に対してＸＯＲ回路３２の出力と分周信号Ｄｉｖとを与えてもよい。
【００２１】
図３は、排他的論理和演算の様子を示すタイミンク図である。分周信号Ｄｉｖとリファレンス信号Ｒｅｆ１との排他的論理和を演算することにより、ＸＯＲ回路３２の出力信号Ｐｏｕｔ１が得られる。更に、ＸＯＲ回路３２の出力信号Ｐｏｕｔ１とリファレンス信号Ｒｅｆ２との排他的論理和を演算することにより、ＸＯＲ回路３３の出力信号Ｐｏｕｔ２が得られる。図３から分かるように、Ｍ個（この例では２個）のリファレンス信号Ｒｅｆ１及びＲｅｆ２は、周期Ｔを有し時間間隔Ｔ／２Ｍ（この例ではＴ／４）ずれている。位相比較結果である出力信号Ｐｏｕｔ２は、分周信号Ｄｉｖの各立ち上がりエッジ及び各立ち下がりエッジに対して、対応するリファレンス信号Ｒｅｆ１又はＲｅｆ２のエッジとの位相差を表わした信号となっている。即ち、位相差の大きさが、出力信号Ｐｏｕｔ２の各パルスのパルス幅に相当する。
【００２２】
なお図３に示す排他的論理和演算は、リファレンス信号Ｒｅｆ１及びＲｅｆ２の排他的論理和を演算し、その結果と分周信号Ｄｉｖとの排他的論理和を演算するのに等しい。リファレンス信号Ｒｅｆ１及びＲｅｆ２の排他的論理和を演算することにより、分周信号Ｄｉｖの周期（Ｔ／２）と等しい周期を有し且つリファレンス信号Ｒｅｆ１及びＲｅｆ２の位相に応じた位相を有する２倍の周波数のリファレンス信号が生成される。そしてこの２倍の周波数のリファレンス信号（周期Ｔ／２）と分周信号Ｄｉｖ（周期Ｔ／２）との排他的論理和演算を求めることにより、位相比較結果を求めている。
【００２３】
上記説明したＰＬＬ回路では、リファレンス信号Ｒｅｆ１と分周信号Ｄｉｖとは、周期が１：１／Ｍとなっている。即ち、リファレンス信号の周期Ｔと分周信号の周期とが同一である通常のＰＬＬ回路の場合と比較して、図２のＰＬＬ回路では、分周信号Ｄｉｖの周期が相対的に短くなっている（周波数が相対的に高くなっている）。即ち、通常のＰＬＬ回路の場合と比較して、図２に示す分周器２４の分周比Ｎは小さい。
【００２４】
位相比較器の出力信号には位相比較器が発生する位相雑音が含まれるが、前述の式（１）に示されるように、この位相雑音に起因してＰＬＬ回路の出力発振信号に現れる位相雑音は分周比Ｎの自乗に比例する。従って、分周比Ｎを小さくすることにより、ＰＬＬ回路の出力発振信号に現れる位相雑音を低減することができる。以下に、これをより詳しく説明する。図２に示すＰＬＬ回路では、位相比較器を複数Ｍ個配置（この例では２個）することにより、配置個数分だけ分周器２４の分周比を下げる（１／Ｍ倍にする）ことができる。このようにして下げた後の分周器２４の分周比がＮ０／Ｍであるとする。一般に分周率Ｎの分周器によるフィードバック利得は１／Ｎである。従って、分周比がＮ０／Ｍの場合、フィードバック利得はＭ／Ｎ０となり、分周比を下げる前の利得１／Ｎ０のＭ倍になる。フィードバック利得がＭ倍になると、フィードバック量がＭ倍に増幅されているため、フィードバック後に付加される雑音の寄与分は１／Ｍに抑えられる。即ち、位相比較器雑音のＰＬＬ位相雑音への寄与が１／Ｍ倍となる。
【００２５】
なお、位相比較器が発生する位相雑音は、出力最終段のトランジスタが発生する熱雑音、ショット雑音、及びフリッカ雑音が支配的である。従って、位相比較器が発生する位相雑音は、図２の回路構成のようにＸＯＲ回路が複数段直列に接続されても、一段のＸＯＲ回路を用いる場合と比較して殆ど変化しない。したがって、図２の回路構成による位相雑音低減の効果は非常に大きい。
【００２６】
図４は、ＰＬＬ回路の実施例の構成の別の一例を示す図である。図４において、図２と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図４に示すＰＬＬ回路は、リファレンス発振器２０、位相比較器２１Ａ、ループフィルタ２２、ＶＣＯ２３、及び分周器２４を含む。
【００２７】
分周器２４は、ＶＣＯ２３の発振信号を分周して周期がＴ／Ｍである分周信号Ｄｉｖを生成する。ここでＭは２以上の整数であり、この例では４である。またＴは、リファレンス発振器２０の発振するリファレンス信号Ｒｅｆ１の周期である。位相比較器２１Ａは、周期Ｔを有し時間間隔Ｔ／２Ｍ（この例ではＴ／８）ずつずれたＭ個（この例では４個）のリファレンス信号Ｒｅｆ１乃至Ｒｅｆ４と分周信号Ｄｉｖとの排他的論理和を求めることにより位相比較結果Ｐｏｕｔ４を生成する。
【００２８】
位相比較器２１Ａは、遅延回路３１−１乃至３１−３、ＸＯＲ回路３２乃至３５を含む。遅延回路３１−１乃至３１−３は、周期Ｔを有する１つのリファレンス信号Ｒｅｆ１を異なる遅延時間分遅延させることによりＭ−１個（この例では３個）のリファレンス信号Ｒｅｆ２乃至Ｒｅｆ４を生成する。図４に示されるように、位相比較器２１Ａは、直列に接続されたＭ個（この例では４個）の２入力ＸＯＲ回路を含む。ＸＯＲ回路のうちの第一段目のＸＯＲ回路３２は、２個のリファレンス信号Ｒｅｆ１及びＲｅｆ２及び分周信号Ｄｉｖのうちの何れか２つの排他的論理和を求めればよい。この例では、リファレンス信号Ｒｅｆ１と分周信号Ｄｉｖとの排他的論理和を求めている。また第一段目以外のＸＯＲ回路３３乃至３５の各々は、Ｍ個のリファレンス信号及び分周信号のうちの何れか一つと前段のＸＯＲ回路の出力との排他的論理和を求めればよい。この例では、リファレンス信号と前段のＸＯＲ回路の出力との排他的論理和を求めている。
【００２９】
なおＭ＋１個（Ｍ＋１ビット）の入力に対する排他的論理和演算の結果は、入力ビット中の値が１であるビットの数が奇数である時に１となり、偶数であるときに０となる。この排他的論理和演算は、Ｍ＋１入力ＸＯＲ回路により計算できるし、或いは、Ｍ個の２入力ＸＯＲ回路を縦続接続（直列接続）することにより実現できる。このとき、Ｍ＋１個の入力端子の何れに対し、何れの入力信号を印加するかは、排他的論理和演算の結果に影響を与えない。従って、例えばＸＯＲ回路３２の２入力に対してリファレンス信号Ｒｅｆ１とＲｅｆ２とを与えてもよい。この場合、ＸＯＲ回路３３及び３４の２入力に対してそれぞれリファレンス信号Ｒｅｆ３及びＲｅｆ４と前段のＸＯＲ回路の出力とを与え、ＸＯＲ回路３５の２入力に対してＸＯＲ回路３４の出力と分周信号Ｄｉｖとを与えてもよい。
【００３０】
図５は、排他的論理和演算の様子を示すタイミンク図である。分周信号Ｄｉｖとリファレンス信号Ｒｅｆ１との排他的論理和を演算することにより、ＸＯＲ回路３２の出力信号Ｐｏｕｔ１が得られる。更に、ＸＯＲ回路３２の出力信号Ｐｏｕｔ１とリファレンス信号Ｒｅｆ２との排他的論理和を演算することにより、ＸＯＲ回路３３の出力信号Ｐｏｕｔ２が得られる。更に、ＸＯＲ回路３３の出力信号Ｐｏｕｔ２とリファレンス信号Ｒｅｆ３との排他的論理和を演算することにより、ＸＯＲ回路３４の出力信号Ｐｏｕｔ３が得られる。最後に、ＸＯＲ回路３４の出力信号Ｐｏｕｔ３とリファレンス信号Ｒｅｆ４との排他的論理和を演算することにより、ＸＯＲ回路３５の出力信号Ｐｏｕｔ４が得られる。図５から分かるように、Ｍ個（この例では４個）のリファレンス信号Ｒｅｆ１乃至Ｒｅｆ４は、周期Ｔを有し時間間隔Ｔ／２Ｍ（この例ではＴ／８）ずつずれている。位相比較結果である出力信号Ｐｏｕｔ４は、分周信号Ｄｉｖの各立ち上がりエッジ及び各立ち下がりエッジに対して、対応するリファレンス信号のエッジとの位相差を表わした信号となっている。即ち、位相差の大きさが、出力信号Ｐｏｕｔ４の各パルスのパルス幅に相当する。
【００３１】
なお図５に示す排他的論理和演算は、リファレンス信号Ｒｅｆ１乃至Ｒｅｆ４の排他的論理和を演算し、その結果と分周信号Ｄｉｖとの排他的論理和を演算するのに等しい。リファレンス信号Ｒｅｆ１乃至Ｒｅｆ４の排他的論理和を演算することにより、分周信号Ｄｉｖの周期（Ｔ／４）と等しい周期を有し且つリファレンス信号Ｒｅｆ１乃至Ｒｅｆ４の位相に応じた位相を有する４倍の周波数のリファレンス信号が生成される。そしてこの４倍の周波数のリファレンス信号（周期Ｔ／４）と分周信号Ｄｉｖ（周期Ｔ／４）との排他的論理和演算を求めることにより、位相比較結果を求めている。
【００３２】
図６は、ＰＬＬ回路の実施例の一般的な構成の一例を示す図である。図６において、図２と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図６に示すＰＬＬ回路は、リファレンス発振器２０、位相比較器２１Ｂ、ループフィルタ２２、ＶＣＯ２３、及び分周器２４を含む。
【００３３】
分周器２４は、ＶＣＯ２３の発振信号を分周して周期がＴ／Ｍである分周信号Ｄｉｖを生成する。ここでＭは２以上の整数である。またＴは、リファレンス発振器２０の発振するリファレンス信号Ｒｅｆ１の周期である。位相比較器２１Ｂは、周期Ｔを有し時間間隔Ｔ／２ＭずつずれたＭ個のリファレンス信号Ｒｅｆ１乃至ＲｅｆＭと分周信号Ｄｉｖとの排他的論理和を求めることにより位相比較結果ＰｏｕｔＭを生成する。
【００３４】
位相比較器２１Ｂは、Ｍ−１個の遅延回路３１−１乃至３１−Ｍ−１、及びＭ個のＸＯＲ回路３２−１乃至３２−Ｍを含む。遅延回路３１−１乃至３１−Ｍ−１は、周期Ｔを有する１つのリファレンス信号Ｒｅｆ１を異なる遅延時間分遅延させることによりＭ−１個のリファレンス信号Ｒｅｆ２乃至ＲｅｆＭを生成する。図６に示されるように、位相比較器２１Ｂは、直列に接続されたＭ個の２入力ＸＯＲ回路を含む。ＸＯＲ回路のうちの第一段目のＸＯＲ回路３２−１は、Ｍ個のリファレンス信号Ｒｅｆ１乃至ＲｅｆＭ及び分周信号Ｄｉｖのうちの何れか２つの排他的論理和を求めればよい。この例では、リファレンス信号Ｒｅｆ１と分周信号Ｄｉｖとの排他的論理和を求めている。また第一段目以外のＸＯＲ回路３２−２乃至３２−Ｍの各々は、Ｍ個のリファレンス信号及び分周信号のうちの何れか一つと前段のＸＯＲ回路の出力との排他的論理和を求めればよい。この例では、リファレンス信号と前段のＸＯＲ回路の出力との排他的論理和を求めている。
【００３５】
図７は、遅延回路の構成の一例を示す図である。図７に示される遅延回路が、図２、図４、及び図６に示す位相比較器において用いられてよい。図７に示す遅延回路は、インバータ５１及び５２、抵抗素子５３及び５４、容量素子５５及び５６、並びにバッファ５７及び５８を含む。インバータ５１は、入力信号を論理反転した出力信号をその出力端に生成する。この出力信号の電圧に応じて、抵抗素子５３及び容量素子５５を介して電流が流れ、容量素子５５が充電又は放電される。容量素子５５の充電又は放電動作に伴い、バッファ５７を介してインバータ５２の入力信号電圧が変化してインバータ５２の閾値電圧を超えると、インバータ５２の出力信号電圧が変化する。このインバータ５２の出力信号電圧の変化により、同様にして、容量素子５６が充電又は放電される。抵抗素子の抵抗値Ｒ及び容量素子の容量値Ｃに応じて、容量素子の端子間電圧の変化する速度が決まる。この容量素子の端子間電圧の変化する速度に応じて、遅延回路の入力端から出力端までを信号が伝搬するに要する遅延時間が定まる。
【００３６】
インバータ５１及び５２の特性は互いに同一であり、抵抗素子５３及び５４の抵抗値は等しく、容量素子５５及び５６の容量値は等しく、バッファ５７及び５８の特性は互いに同一であってよい。これにより、入力リファレンス信号に対して、インバータ５１の出力である反転信号のエッジ及びインバータ５２の出力である正転信号のエッジが、同様の遅延メカニズムにより同一遅延量だけ遅延される。従って、入力リファレンス信号の立ち上がりエッジと立ち下がりエッジとが同様の遅延メカニズムにより同一遅延量だけ遅延される。位相比較器において、適切に位相比較を行うためには、遅延前後でリファレンス信号のデューティを同一値に保つことが求められる。図７に示す回路構成では、出力論理が入力論理から反転する遅延素子（インバータ）を用いることにより、遅延前後でのリファレンス信号のデューティを同一値に保つことができる。
【００３７】
また、リファレンス信号は、図３のＴ／４や図５のＴ／８のように所望の遅延時間だけ正確に遅延させる必要がある。このためには遅延時間を調整できることが好ましく、図７に示す遅延回路の構成では、容量素子５５及び５６としては、可変容量素子（バラクタ）を用いている。可変容量素子５５及び５６の制御端子に印加するバラクタ制御電圧を変化させることにより、可変容量素子５５及び５６の容量値を変化させることができる。これにより、所望の遅延時間を実現できる。
【００３８】
なお図３や図５から分かるように、リファレンス信号を遅延させる遅延量は、最大でもリファレンス信号の周期Ｔの半分よりも短い。前述の従来技術のように、位相比較器を並列に複数Ｍ個並べて位相がＴ／ＭずつずれたＭ個の周期Ｔのリファレンス信号を用いる場合と比較して、本願に開示のＰＬＬ回路の場合には、リファレンス信号を遅延させる遅延時間の長さが半分でよい。従って、本願に開示のＰＬＬ回路の場合には、遅延回路の回路面積を半減させることができる。またＸＯＲ回路によって排他的論理和を演算するだけでよいので、従来技術のようなＳＵＭ回路を搭載する必要がない。
【００３９】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【００４０】
２０  リファレンス発振器
２１  位相比較器
２２  ループフィルタ
２３  ＶＣＯ
２４  分周器
３１  遅延回路
３２，３３  ＸＯＲ回路
【図１】
2014187427.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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