(57)【要約】【課題】高周波信号を低損失で伝送することが可能な高密度配線の配線基板を提供すること。【解決手段】表層の絶縁層７上に形成された信号用の半導体素子接続パッドのペア１０Ｐを含む複数の半導体素子接続パッド１０と、内層の絶縁層７上に形成されており、信号用の半導体素子接続パッド１０Ｐの直下で該パッド１０Ｐにビアホール６を介して接続された接続端を有するとともに該接続端の近傍から内層の絶縁層７上を互いに平行に延在する平行延在部１２Ａを有する帯状配線導体のペア１２Ｐと、接地または電源導体層Ｇ１〜Ｇ５とを具備して成る配線基板であって、接地または電源導体層Ｇ１〜Ｇ５は、帯状配線導体のペア１２Ｐの前記接続端から平行延在部１２Ａの一部にかけて開口部Ｂが帯状配線導体のペア１２Ｐを伝播する信号の波長の１６分の１以下の長さで形成されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
表層の絶縁層の下に内層の絶縁層が積層されて成る絶縁基板と、前記表層の絶縁層上に形成された信号用の半導体素子接続パッドのペアを含む複数の半導体素子接続パッドと、前記内層の絶縁層上に形成されており、前記信号用の半導体素子接続パッドのペアの直下で該パッドにビアホールを介して接続された接続端を有するとともに該接続端の近傍から前記内層の絶縁層上を互いに平行に延在する平行延在部を有する帯状配線導体のペアと、前記表層の絶縁層上および前記内層の絶縁層の下に、前記帯状配線導体のペアを上下から挟むように配置された接地または電源導体層と、を具備して成る配線基板であって、前記接地または電源導体層は、前記帯状配線導体のペアの前記接続端から前記平行延在部の一部にかけて前記接地または電源導体層と前記帯状配線導体のペアとを非対向とする開口部が前記帯状配線導体のペアを伝播する信号の波長の１６分の１以下の長さで形成されていることを特徴とする配線基板。
【請求項２】
前記帯状配線導体のペアは、前記接続端から前記平行延在部の一部にかけての幅が前記帯状配線導体のペアを伝播する信号の波長の１６分の１以下の長さで残部の幅よりも狭くなっていることを特徴とする請求項１記載の配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を搭載するための配線基板に関するものである。
【背景技術】
【０００２】
従来、半導体素子を搭載するための配線基板としてビルドアップ法により形成された多層構造を有する配線基板が用いられている。このような配線基板の従来例を図７に示す。図７に示すように、従来の配線基板２００は、コア基板３１の上下面にビルドアップ部３２が積層されて成る。配線基板２００は、一辺の長さが数十ｍｍ程度で、厚みが２５０〜１５００μｍ程度の方形の平板状である。
【０００３】
コア基板３１は、複数のスルーホール３３を有するコア絶縁板３４と、スルーホール３３内およびコア絶縁板３４の上下面に被着されたコア配線導体３５とを具備している。コア絶縁板３４は、例えばガラスクロスにエポキシ樹脂等の熱硬化性樹脂を含浸させた繊維強化樹脂板により形成されている。コア絶縁板３４の厚みは、２００〜８００μｍ程度である。スルーホール３３の直径は、１００〜２００μｍ程度である。コア配線導体３５は、銅箔や銅めっきから成る。コア配線導体３５の厚みは１０〜３０μｍ程度である。
【０００４】
ビルドアップ部３２は、複数のビアホール３６を有するビルドアップ絶縁層３７と、ビアホール３６内およびビルドアップ絶縁層３７の表面に被着されたビルドアップ配線導体３８とをコア基板３１の上下面に交互に複数層積層することにより形成されている。ビルドアップ絶縁層３７は、例えばエポキシ樹脂等の熱硬化性樹脂中に酸化ケイ素等の無機絶縁フィラーを分散させたフィラー含有樹脂層により形成されている。ビルドアップ絶縁層３７の厚みは、２５〜５０μｍ程度である。ビアホール３６の直径は５０〜１００μｍ程度である。ビルドアップ配線導体３８は、銅めっきから成る。ビルドアップ配線導体３８の厚みは、１０〜３０μｍ程度である。
【０００５】
上下面のビルドアップ部３２の表面には、最表層のビルドアップ配線導体３８を保護するためのソルダーレジスト層３９が被着されている。ソルダーレジスト層３９は、例えばアクリル変性エポキシ樹脂等の熱硬化性樹脂から成る。ソルダーレジスト層３９の厚みは、２０〜５０μｍ程度である。
【０００６】
上面側のビルドアップ部３２の上面中央部には半導体素子Ｓが搭載される搭載部３２Ａが形成されている。搭載部３２Ａは、半導体素子Ｓに対応する大きさの方形の領域である。一般的には、搭載部３２Ａの各辺は、配線基板２００の外周辺と平行になっている。搭載部３２Ａには、上面側の最表層のビルドアップ絶縁層３７上に被着されたビルドアップ配線導体３８から成る複数の半導体素子接続パッド４０が形成されている。半導体素子接続パッド４０の直径は、５０〜１５０μｍ程度である。半導体素子接続パッド４０は、数百〜数千個が格子状に配列されている。半導体素子接続パッド４０の配列は、搭載部３２Ａを形成する方形の各辺に平行な格子点を１００〜３００μｍ程度のピッチで有している。
【０００７】
下面側のビルドアップ部３２の下面には、下層側の最表層のビルドアップ絶縁層３７の下面に被着されたビルドアップ配線導体３８から成る複数の外部接続パッド４１が形成されている。外部接続パッド４１の直径は、２５０〜１０００μｍ程度である。外部接続パッド４１は、数百〜数千個が格子状に配列されている。外部接続パッド４１の配列は、配線基板２００の外周辺に平行な格子点を５００〜２０００μｍ程度のピッチで有している。なお、各半導体素子接続パッド４０と外部接続パッド４１とは、それぞれ対応するもの同士がビルドアップ配線導体３８およびコア配線導体３５を介して電気的に接続されている。
【０００８】
ところで、一般に現在の半導体素子は、高速化、大容量伝送化が顕著になってきている。それに伴い、半導体素子が搭載される配線基板には高周波伝送における電気的ロスの少ない形態が要求されている。そのため、特に高周波信号を伝送する伝送路を有する配線基板においては、高周波信号用の伝送路として差動線路を用いたものが増えている。差動線路は、２本の伝送線路を互いに所定間隔をあけて隣接して並設するとともに、それらの伝送線路に逆位相の信号を伝送させることにより高周波伝送における伝送ロスを低減させるものである。
【０００９】
このような差動線路について、図８、図９および図１０を基に説明する。図８は、図７に示した配線基板２００における上面図であり、主として一組の差動線路を示している。図８においては、配線基板２００の外形および半導体素子接続パッド４０を実線で示しており、配線基板２００の内部および下面において差動線路を構成する配線導体３８およびコア配線導体３５を破線により示している。また、半導体素子搭載部３２Ａを二点鎖線で示している。図９は、図８に示す差動線路の信号線のみを抜き出して示した斜視図である。
【００１０】
図８，図９に示すように、半導体素子接続パッド４０は、差動線路用のペア４０Ｐを有している。半導体素子接続パッドのペア４０Ｐは、互いに隣接して並んでいる。また、外部接続パッド４１は、半導体素子接続パッドのペア４０Ｐに対応するペア４１Ｐを有している。そして、半導体素子接続パッドのペア４０Ｐと外部接続パッドのペア４１Ｐとは、それぞれ対応するもの同士が、上面側のビルドアップ配線導体３８に設けた帯状配線導体のペア４２Ｐを介して互いに電気的に接続されている。
【００１１】
帯状配線導体のペア４２Ｐは、それぞれ対応する半導体素子接続パッドのペア４０Ｐの下方から外部接続パッドのペア４１Ｐの上方まで延在している。そして、半導体素子接続パッドのペア４０Ｐと帯状配線導体のペア４２Ｐとは、半導体素子接続パッドのペア４０Ｐの直下においてビアホール３６を介して接続されている。また、外部接続パッドのペア４１Ｐと帯状配線導体のペア４２Ｐとは、外部接続パッドのペア４１Ｐの上方においてスルーホール３３およびビアホール３６を介して接続されている。帯状配線導体のペア４２Ｐは、半導体素子接続パッドのペア４０Ｐとの接続端近傍および外部接続パッドのペア４１Ｐとの接続端近傍を除いて、所定の幅および隣接間隔で互いに平行に延在する平行延在部４２Ａを有している。
【００１２】
ここで、帯状配線導体のペア４２Ｐの周囲に配置された接地または電源導体層の様子を図１０に斜視図で示す。図１０は、上面側のコア配線導体３５およびビルドアップ配線導体３８の一部のみを切り出して示した部分的な透視斜視図である。帯状配線導体のペア４２Ｐの上面側に位置する最上層のビルドアップ配線導体３８には、帯状配線導体のペア４２Ｐにおける半導体素子接続パッドのペア４０Ｐとの接続端およびその近傍を除いた領域と対向するようにして、接地または電源導体層Ｇ１が配置されている。また、帯状配線導体のペア４２Ｐと同一層のビルドアップ配線導体３８には、帯状配線導体のペア４２Ｐの周囲を所定の間隔で取り囲むようにして接地または電源導体層Ｇ２が配置されている。さらに帯状配線導体のペア４２Ｐよりも下方のビルドアップ配線導体３８およびコア配線導体３５には、帯状配線導体のペア４２Ｐにおける外部接続パッドのペア４１Ｐとの接続端およびその近傍を除いた領域と対向するようにして接地または電源導体層Ｇ３〜Ｇ５が配置されている。なお、接地または電源導体層Ｇ３〜Ｇ５には、帯状配線導体のペア４２Ｐと外部接続パッドのペア４１Ｐとを接続するビアホール３６、スルーホール３３を所定の間隔で取り囲むようにして長円形の開口部Ａが形成されている。そして、この差動線路においては、帯状配線導体のペア４２Ｐの特性インピーダンスが、例えば概ね１００Ωとなるように帯状配線導体のペア４２Ｐの線幅および隣接間隔や接地または電源導体層Ｇ１〜Ｇ５との間隔が調整されている。
【００１３】
そして、この配線基板２００によれば、半導体素子Ｓの電極Ｔを半導体素子接続パッド４０に半田を介して接続して半導体素子Ｓを搭載するとともに、外部接続パッド４１を外部の電気回路基板の配線導体に半田を介して接続することにより、搭載する半導体素子Ｓが外部の電気回路基板に電気的に接続されることとなる。
【００１４】
しかしながら、この従来の配線基板２００においては、半導体素子接続パッドのペア４０Ｐから外部接続パッドのペア４１Ｐまでの経路における特性インピーダンスが例えば１００Ωに近似した値となるように設計されているものの、半導体素子接続パッドのペア４０Ｐに接続される半導体素子Ｓの電極Ｔに容量成分が付加されている場合には、半導体素子Ｓの電極Ｔと半導体素子接続パッドのペア４０Ｐとの間で高周波信号の反射損や透過損が大きくなってしまうという問題があった。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２０１０−２５８３９０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明は、搭載する半導体素子の電極に容量成分が付加されている場合に、高周波信号を低損失で伝送することが可能な配線基板を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の配線基板は、表層の絶縁層の下に内層の絶縁層が積層されて成る絶縁基板と、前記表層の絶縁層上に形成された信号用の半導体素子接続パッドのペアを含む複数の半導体素子接続パッドと、前記内層の絶縁層上に形成されており、前記信号用の半導体素子接続パッドのペアの直下で該パッドにビアホールを介して接続された接続端を有するとともに該接続端の近傍から前記内層の絶縁層上を互いに平行に延在する平行延在部を有する帯状配線導体のペアと、前記表層の絶縁層上および前記内層の絶縁層の下に、前記帯状配線導体のペアを上下から挟むように配置された接地または電源導体層と、を具備して成る配線基板であって、前記接地または電源導体層は、前記帯状配線導体のペアの前記接続端から前記平行延在部の一部にかけて前記接地または電源導体層と前記帯状配線導体のペアとを非対向とする開口部が前記帯状配線導体のペアを伝播する信号の波長の１６分の１以下の長さで形成されていることを特徴とするものである。
【発明の効果】
【００１８】
本発明の配線基板によれば、接地または電源導体層は、信号用の半導体素子接続パッドにビアホールを介して接続された帯状配線導体のペアの接続部から平行延在部の一部にかけて接地または電源導体層と帯状配線導体のペアとを非対向とする開口部が帯状配線導体のペアを伝播する信号の波長の１６分の１以下の長さで形成されていることから、この開口部が形成された部分での容量成分が小さくなる。その結果、この部分の容量成分の減少と半導体素子の電極に付加された容量成分とが相殺されて、搭載する半導体素子の電極に容量成分が付加されている場合に、高周波信号を低損失で伝送することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】図１は，本発明の配線基板における実施形態の一例を示す概略断面図である。
【図２】図２は、本発明の配線基板における実施形態の一例を示す要部透視上面図である。
【図３】図３は、本発明の配線基板における実施形態の一例を示す要部斜視図である。
【図４】図４は、本発明の配線基板における実施形態の一例を示す要部透視斜視図である。
【図５】図５は、本発明の配線基板における実施形態の他の例を示す要部透視斜視図である。
【図６】図６は、本発明の効果を検証するためのシミュレーション結果を示すグラフである。
【図７】図７は，従来の配線基板を示す概略断面図である。
【図８】図８は、従来の配線基板を示す要部透視上面図である。
【図９】図９は、従来の配線基板を示す要部斜視図である。
【図１０】図１０は、従来の配線基板を示す要部透視斜視図である。
【発明を実施するための形態】
【００２０】
次に、本発明の配線基板における実施形態の一例を説明する。図１は、本発明の配線基板１００を示す概略断面図である。図１に示すように、本発明の配線基板１００は、コア基板１の上下面にビルドアップ部２が積層されて成る。配線基板１００は、一辺の長さが数十ｍｍ程度で、厚みが２５０〜１５００μｍ程度の方形の平板状である。
【００２１】
コア基板１は、複数のスルーホール３を有するコア絶縁板４と、スルーホール３内およびコア絶縁板４の上下面に被着されたコア配線導体５とを具備している。コア絶縁板４は、例えばガラスクロスにエポキシ樹脂等の熱硬化性樹脂を含浸させた繊維強化樹脂板により形成されている。コア絶縁板４の厚みは、２００〜８００μｍ程度である。スルーホール３の直径は、１００〜２００μｍ程度である。コア配線導体５は、銅箔や銅めっきから成る。コア配線導体５の厚みは１０〜３０μｍ程度である。なお、以後の説明においては、スルーホール３は、その内部に被着されたコア配線導体５を含んだものを意味するものとする。
【００２２】
ビルドアップ部２は、複数のビアホール６を有するビルドアップ絶縁層７と、ビアホール６内およびビルドアップ絶縁層７の表面に被着されたビルドアップ配線導体８とをコア基板１の上下面に交互に複数層積層することにより形成されている。ビルドアップ絶縁層７は、例えばエポキシ樹脂等の熱硬化性樹脂中に酸化ケイ素等の無機絶縁フィラーを分散させたフィラー含有樹脂層により形成されている。ビルドアップ絶縁層７の厚みは、２５〜５０μｍ程度である。ビアホール６の直径は５０〜１００μｍ程度である。ビルドアップ配線導体８は、銅めっきから成る。ビルドアップ配線導体８の厚みは、１０〜３０μｍ程度である。なお、以後の説明においては、ビアホール６は、その内部に被着されたビルドアップ配線導体８を含んだものを意味するものとする。
【００２３】
上下面のビルドアップ部２の表面には、最表層のビルドアップ配線導体８を保護するためのソルダーレジスト層９が被着されている。ソルダーレジスト層９は、例えばアクリル変性エポキシ樹脂等の熱硬化性樹脂から成る。ソルダーレジスト層９の厚みは、２０〜５０μｍ程度である。
【００２４】
上面側のビルドアップ部２の上面中央部には半導体素子Ｓが搭載される搭載部２Ａが形成されている。搭載部２Ａは、半導体素子Ｓに対応する大きさの方形の領域である。一般的には、搭載部２Ａの各辺は、配線基板１００の外周辺と平行になっている。搭載部２Ａには、上面側の最表層のビルドアップ配線導体８から成る複数の半導体素子接続パッド１０が形成されている。半導体素子接続パッド１０の直径は、５０〜１５０μｍ程度である。また、半導体素子接続パッド１０の配列ピッチは、１００〜３００μｍ程度である。なお、半導体素子接続パッド１０は、図面作成の都合で少ない数しか示されていないが、実際には数百〜数千個が格子状に配列されている。
【００２５】
下面側のビルドアップ部２の下面には、下層側の最表層のビルドアップ配線導体８から成る複数の外部接続パッド１１が形成されている。外部接続パッド１１の直径は、２５０〜１０００μｍ程度である。外部接続パッド１１の配列ピッチは、５００〜２０００μｍ程度である。なお、外部接続パッド１１は、図面作成の都合で少ない数しか示されていないが、実際には数百〜数千個が格子状に配列されている。各半導体素子接続パッド１０と外部接続パッド１１とは、それぞれ対応するもの同士がビルドアップ配線導体８およびコア配線導体５を介して電気的に接続されている。
【００２６】
そして、半導体素子Ｓの電極Ｔを半導体素子接続パッド１０に半田バンプを介して接続するとともに外部接続パッド１１を外部電気回路基板の配線導体に半田ボールを介して接続することにより、搭載部２Ａに搭載する半導体素子Ｓと外部電気回路基板との間が電気的に接続されることとなる。
【００２７】
ところで、この配線基板１００は、高周波信号用の伝送路として差動線路を備えている。差動線路は、２本の伝送線路を互いに所定間隔をあけて隣接して並設するとともに、それらの伝送線路に逆位相の信号を伝送させることにより高周波伝送における伝送ロスを低減させるものである。
【００２８】
ここで、本発明の配線基板１００における差動線路の例を図２、図３および図４を基に説明する。図２は、図１に示した配線基板１００における上面図であり、主として一組の差動線路を示している。図２においては、配線基板１００の外形および半導体素子接続パッド１０を実線で示しており、配線基板１００の内部および下面において差動線路を構成するビルドアップ配線導体８およびスルーホール３を破線により示している。また、半導体素子搭載部２Ａを二点鎖線で示している。図３は、図２に示す差動線路のみを抜き出して示した斜視図である。なお、図２および図３では、一組の差動線路を代表して示しているが、実際にはさらに多数組の差動線路が配置されている。
【００２９】
図２および図３に示すように、半導体素子接続パッド１０は、差動線路用のペア１０Ｐを有している。半導体素子接続パッドのペア１０Ｐは、互いに隣接して並んでいる。また、外部接続パッド１１は、半導体素子接続パッドのペア１０Ｐに対応する外部接続パッドのペア１１Ｐを有している。これらの外部接続パッドのペア１１Ｐは、配線基板１００の下面外周部に互いに隣接して並んでいる。そして、これらの半導体素子接続パッドのペア１０Ｐと外部接続パッドのペア１１Ｐとは、それぞれ対応するもの同士が、上面側のビルドアップ配線導体８に設けた帯状配線導体のペア１２Ｐを介して互いに電気的に接続されている。
【００３０】
帯状配線導体のペア１２Ｐは、搭載部２Ａにおける半導体素子接続パッドのペア１０Ｐの下方から外部接続パッドのペア１１Ｐの上方まで延在している。そして、半導体素子接続パッドのペア１０Ｐと帯状配線導体のペア１２Ｐとは、半導体素子接続パッドのペア１０Ｐの直下においてビアホール６を介して接続されている。また、外部接続パッドのペア１１Ｐと帯状配線導体のペア１２Ｐとは、外部接続パッドのペア１１Ｐの上方においてスルーホール３およびビアホール６を介して接続されている。帯状配線導体のペア１２Ｐは、半導体素子接続パッドのペア１０Ｐとの接続端近傍および外部接続パッドのペア１１Ｐとの接続端近傍を除いて、所定の幅および隣接間隔で互いに平行に延在する平行延在部１２Ａを有している。
【００３１】
ここで、帯状配線導体のペア１２Ｐの周囲に配置された接地または電源導体層の様子を図４に斜視図で示す。図４は、上面側のコア配線導体５およびビルドアップ配線導体８の一部のみを切り出して示した部分的な透視斜視図である。帯状配線導体のペア１２Ｐの上面側に位置する最上層のビルドアップ配線導体８には、帯状配線導体のペア１２Ｐにおける半導体素子接続パッドのペア１０Ｐとの接続端およびその近傍を除いた領域と対向するようにして、接地または電源導体層Ｇ１が配置されている。また、帯状配線導体のペア１２Ｐと同一層のビルドアップ配線導体８には、帯状配線導体のペア１２Ｐの周囲を所定の間隔で取り囲むようにして接地または電源導体層Ｇ２が配置されている。さらに帯状配線導体のペア１２Ｐよりも下方のビルドアップ配線導体８およびコア配線導体５には、帯状配線導体のペア１２Ｐにおける半導体素子接続パッドのペア１０Ｐとの接続端およびその近傍を除いた領域ならびに外部接続パッドのペア１１Ｐとの接続端およびその近傍を除いた領域と対向するようにして接地または電源導体層Ｇ３〜Ｇ５が配置されている。なお、接地または電源導体層Ｇ３〜Ｇ５には、帯状配線導体のペア１２Ｐと外部接続パッドのペ１１Ｐとを接続するビアホール６やスルーホール３を所定の間隔で取り囲むようにして長円形の開口部Ａが形成されている。
【００３２】
さらに本発明においては、接地または電源導体層Ｇ１〜Ｇ５は、帯状配線導体のペア１２Ｐにおける半導体素子接続パッドのペア１０Ｐとの接続端から平行延在部１２Ａの一部にかけて接地または電源導体層Ｇ１〜Ｇ５と帯状配線導体のペア１２Ｐとを非対向とする開口部Ｂが設けられている。なお、平行延在部１２Ａにおいては、接地または電源導体層Ｇ１〜Ｇ５と非対向となっている部分を除いては、その特性インピーダンスが例えば概ね１００Ωとなっている。逆に接地または電源導体層Ｇ１〜Ｇ５と非対向となっている部分では、その特性インピーダンスが１００Ωよりも大きくなっている。そして、このように、接地または電源導体層Ｇ１〜Ｇ５は、半導体素子接続パッドのペア１０Ｐにビアホール６を介して接続された接続端から平行延在部１２Ａの一部にかけて接地または電源導体層Ｇ１〜Ｇ５と帯状配線導体のペア１２Ｐとを非対向とする開口部Ｂが形成されていることから、この開口部Ｂが形成された部分での容量成分が小さくなる。その結果、この部分の容量成分の減少と半導体素子Ｓの電極Ｔに付加された容量成分とが相殺されて、搭載する半導体素子Ｓの電極Ｔに容量成分が付加されている場合に、高周波信号を低損失で伝送することが可能となる。なお、開口部Ｂにおいて接地または電源導体層Ｇ１〜Ｇ５と帯状配線導体のペア１２Ａとの非対向部分が平行延在部１２Ａの一部を含まない場合、この帯状配線導体のペア１２Ａと非対向部分の容量成分を十分に小さくすることができない。また、開口部Ｂにおいて接地または電源導体層Ｇ１〜Ｇ５と帯状配線導体のペア１２Ａとの非対向部分の長さが帯状配線導体のペア１２Ａを伝播する信号の波長の１６分の１を超えると、帯状配線導体のペア１２Ａにおけるインピーダンス不整合領域が信号の波長に対して長くなりすぎて信号の反射が大きくなる。したがって、開口部Ｂにおいて接地または電源導体層Ｇ１〜Ｇ５と帯状配線導体のペア１２Ａとの非対向部分は、平行延在部１２Ａを含みかつその長さが帯状配線導体のペア１２Ａを伝播する信号の波長の１６分の１以下である必要がある。
【００３３】
なお、本発明は上述の実施形態の一例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更は可能であり、例えば、上述の実施形態の一例では、帯状配線導体のペア１２Ｐの線幅は一定であったが、図５に示すように、帯状配線導体のペア１２Ｐにおける開口部Ｂに対応する領域の線幅を残余の領域の線幅よりも狭いものとしても良い、この場合、開口部Ｂに対応する領域において帯状配線導体のペア１２Ｐのインダクタンス成分が大きくなり、この部分におけるインダクタンス成分の増加と半導体素子Ｓの電極Ｔに付加された容量成分とがさらに相殺されて、搭載する半導体素子Ｓの電極Ｔに容量成分が付加されている場合に、高周波信号をさらに低損失で伝送することが可能となる。なお、帯状配線導体のペア１２Ａにおいて幅が狭い部分が平行延在部１２Ａの一部を含まない場合、この幅が狭い部分のインダクタンスを十分に大きくすることができない。また、帯状配線導体のペア１２Ａにおいて幅が狭い部分の長さが帯状配線導体のペア１２Ａを伝播する信号の波長の１６分の１を超えると、帯状配線導体のペア１２Ａにおけるインピーダンス不整合領域が信号の波長に対して長くなりすぎて信号の反射が大きくなる。したがって、帯状配線導体のペア１２Ａにおける幅が狭い部分は、平行延在部１２Ａを含みかつその長さが帯状配線導体のペア１２Ａを伝播する信号の波長の１６分の１以下である必要がある。
【実施例】
【００３４】
本発明者は、本発明の効果を確かめるため、本発明による解析モデルと比較のための解析モデルとを作成し、それらを電磁界シミュレーターを用いて解析した。
【００３５】
本発明による第１の解析モデルは、大きさが１３ｍｍ角であり、厚みが４００μｍのコア絶縁板の上下面に厚みが３３μｍのビルドアップ絶縁層を４層ずつ積層したものとした。上面側の最表層のビルドアップ絶縁層における上面中央部に差動線路用の半導体素子接続パッドのペアを設けるとともに下面側の最表層のビルドアップ絶縁層の下面外周部に差動線路用の外部接続パッドのペアを設けた。半導体素子接続パッドのペアは、直径を１２０μｍとし、ピッチを２２０μｍとした。外部接続パッドのペアは、直径を６００μｍとし、ピッチを１０００μｍとした。
【００３６】
上面側の最表層のビルドアップ絶縁層における半導体素子接続パッドのペアの直下にビアホールを設けるとともにその下のビルドアップ絶縁層の上面にビアホールと接続する円形の第１ランドを設けた。さらにこのビルドアップ絶縁層の上面における外部接続パッドのペアの上方に円形の第２ランドを設けた。ビアホールの直径は５０μｍとし、第１および第２ランドの直径は１００μｍとした。第１ランドのピッチは半導体素子接続パッドのペアのピッチと同じピッチとし、第２ランドのピッチは外部接続パッドのペアのピッチと同じピッチとした。
【００３７】
さらに、このビルドアップ絶縁層の上面に、一端が第１ランドに接続されており、他端が第２ランドに接続された帯状配線導体のペアを設けた。帯状配線導体のペアは、その両端部を除いて互いに平行に延在する平行延在部を有して並行している。帯状配線導体のペアにおける平行延在部のピッチは、１０９μｍである。そして、帯状配線導体のペアの一端部は第１ランドから１００μｍ離れた位置から第１ランドの中心向けてその間隔が拡がるようにした。また帯状配線導体のペアの他端部は第２ランドから９００μｍ離れた位置から第２ランドの中心向けてその間隔が拡がるようにした。
【００３８】
一方、コア絶縁板における外部接続パッドのペアの上方にスルーホールを設けるとともにスルーホールの上下にスルーホールランドを設けた。スルーホールの直径は１５０μｍとし、スルーホールランドの直径は２５０μｍとした。スルーホールのピッチは、外部接続パッドのペアのピッチと同じピッチとした。なお、スルーホール内部は孔埋め樹脂で充填した。
【００３９】
さらに、最表層よりも下の上面側のビルドアップ絶縁層におけるスルーホールランドと第２ランドとの間に、上下に積み重なったビアホールを設けて第２ランドとスルーホールランドとを接続した。なお、上下に積み重なった各ビアホールの上にはビアランドを設けた。また、下面側のビルドアップ絶縁層における外部接続パッドのペアとスルーホールランドとの間に、上下に積み重なったビアホールを設けて外部接続パッドのペアと対応するスルーホールとを接続した。なお、上下に積み重なったビアホールの間には円形のビアランドを設けた。これらの上下に積み重なったビアホールの直径は５０μｍとし、ビアランドの直径は１００μｍとした。またこれらのビアホールおよびビアランドのピッチは外部接続パッドのペアのピッチと同じピッチとした。
【００４０】
帯状配線導体のペアは、第１ランドから第２ランドまでの長さを１１ｍｍとした。また、帯状配線導体のペアの線幅をそれぞれ２９μｍとした。平行延在部における帯状配線導体のペアの間隔は８０μｍとした。
【００４１】
さらに、帯状配線導体のペアおよびこれらに接続された第１および第２ランドの周囲に８０〜９０μｍ程度の間隔をあけて水平方向に取り囲む接地用のベタ層を配置した。また、帯状配線導体のペアの上下にも各ビルドアップ絶縁層の表面およびコア絶縁板の表面に帯状配線導体のペアと対向する接地用のベタ層を配置した。コア絶縁板よりも上面側の接地用のベタ層には、第１ランドから帯状配線導体のペアに沿って接地用のベタ層と帯状配線導体のペアとが非対向となるように、幅が２９８μｍで長さが１ｍｍの第１開口部を設けた。また、最上層を除く接地用のベタ層には、第２ランドに接続されたビアランド、スルーホールランドおよび外部接続パッドのペアを取り囲むようにして長円形の第２開口部を形成した。これらの第２開口部は、ビアランド、スルーホールランドおよび外部接続パッドと同心の円を２つ繋ぎ合わせて形成した。これらの第２開口部を形成する円の直径は、コア絶縁板より上面側の第２開口部で５５０μｍとし、コア絶縁板より下面側の第２開口部で８００μｍとした。なお、半導体素子接続パッド、外部接続パッド、帯状配線導体、ランド等の導体は、銅と同じ物性を持つものとし、厚みは１５μｍとした。そして、半導体素子接続パッドのペアに半導体素子の電極を接続させた。半導体素子の電極には、２００ｆＦの容量成分が付加されているものとした。
【００４２】
また、本発明による第２の解析モデルは、帯状配線導体のペアにおける第１ランドとの接続端から平行延在部の一部にかけての線幅を長さ１ｍｍにわたり１２μｍとし、残部の幅を２９μｍとし、平行延在部における帯状配線導体のペアの間隔を幅が１２μｍの部分で９７μｍ、幅が２９μｍの部分で８０μｍとした以外は上述の本発明による第１の解析モデルと同様のものとした。
【００４３】
比較のための解析モデルは、コア絶縁板よりも上面側の接地用のベタ層において、第１ランドから帯状配線導体のペアに沿って接地用のベタ層と帯状配線導体のペアとが非対向となる第１開口部を設けない以外は上述の本発明による第１の解析モデルと同様のものとした。
【００４４】
これらの解析モデルについて、ＡＮＳＹＳ社製のＨＦＳＳを用いて電磁界解析を行なったシミュレーション結果を図６に示す。図６に示すように、本発明による第１の解析モデルおよび第２の解析モデルでは、比較のための解析モデルよりも反射特性および透過特性ともに損失が少ないことが分かる。なお、本発明による第２の解析モデルでは、第１の解析モデルよりも反射特性および透過特性ともにさらに損失が少ないことが分かる。
【符号の説明】
【００４５】
６・・・・・ビアホール
７・・・・・絶縁層
１０・・・・・半導体素子接続パッド
１０Ｐ・・・・信号用の半導体素子接続パッドのペア
１２Ａ・・・・平行延在部
１２Ｐ・・・・帯状配線導体のペア
Ｂ・・・・・開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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