(57)【要約】【課題】画素の微細化を図りつつ、グローバルシャッタ構造を設けることが可能な固体撮像装置を提供する。【解決手段】画素Ｐには、光電変換する光電変換層と、光電変換された電荷を蓄積する電荷蓄積層とを別個に設け、光電変換層は半導体基板の裏面側に設け、電荷蓄積層は半導体基板の表面側に設ける、光電変換層と電荷蓄積層は少なくとも一部が重なっている。【選択図】図１
2014165399.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の裏面側に設けられた光電変換層と、
前記半導体基板の表面側に設けられ、前記光電変換層にて光電変換された電荷を蓄積する電荷蓄積層と、
前記電荷蓄積層に入射しないようにして前記半導体基板の裏面側に入射した光を前記光電変換層に集光する集光部とを備え、
前記電荷蓄積層の中心位置と前記集光部の中心位置とをずらして配置することを特徴とする固体撮像装置。
【請求項２】
半導体基板の裏面側に設けられ、前記半導体基板の裏面側から表面側に向かってポテンシャル勾配が形成されるように不純物濃度が段階的に設定された光電変換層と、
前記半導体基板の表面側に設けられ、前記光電変換層にて光電変換された電荷を蓄積する電荷蓄積層とを備えることを特徴とする固体撮像装置。
【請求項３】
半導体基板の裏面側に設けられた光電変換層と、
前記半導体基板の表面側に設けられ、前記光電変換層にて光電変換された電荷を蓄積する電荷蓄積層と、
前記半導体基板の裏面側に入射した光が前記電荷蓄積層に入射しないように遮光する遮光層と、
前記遮光層上に設けられた透明層と、
前記透明層上に設けられ、前記半導体基板の裏面側に入射した光を前記光電変換層に集光する集光部とを備えることを特徴とする固体撮像装置。
【請求項４】
半導体基板の裏面側に設けられた複数の光電変換層と、
前記半導体基板の表面側に設けられ、前記光電変換層にて光電変換された電荷を蓄積する複数の電荷蓄積層と、
前記複数の電荷蓄積層は、前記半導体基板の表面側に設けられ、前記電荷蓄積層に蓄積された電荷を電圧に変換する検出トランジスタとを備え、
前記複数の光電変換層、前記複数の電荷蓄積層および前記検出トランジスタが１つのセルに属し、
前記セルにおいて、前記光電変換層は前記検出トランジスタに対してカラム方向に対称になるように配置され、前記電荷蓄積層は前記検出トランジスタに対してカラム方向に対称になるように配置され、
前記セルは前記カラム方向に対して斜め４５°の方向に隣接して配置されることを特徴とする固体撮像装置。
【請求項５】
前記電荷蓄積層はダイオード構造であることを特徴とする請求項１から４のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置では、被写体が斜めに撮像されるローリングシャッタ歪を回避するために、グローバルシャッタ構造を設けたものがある。このグローバルシャッタ構造では、光電変換層とは別個に電荷蓄積部が設けられ、全画素同時に蓄積動作を開始したり、全画素同時に読み出し動作を実行したりすることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２１７３１５号公報
【特許文献２】特開２０１１−２４９４０６号公報
【特許文献３】特開２０１２−８４６４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、画素の微細化を図りつつ、グローバルシャッタ構造を設けることが可能な固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、光電変換層と、電荷蓄積層と、集光部とが設けられている。光電変換層は、半導体基板の裏面側に設けられている。電荷蓄積層は、前記半導体基板の表面側に設けられ、前記光電変換層にて光電変換された電荷を蓄積する。集光部は、前記電荷蓄積層に入射しないようにして前記半導体基板の裏面側に入射した光を前記光電変換層に集光する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図２】図２は、図１の固体撮像装置に適用される２画素１セル構造の概略構成を示す回路図である。
【図３】図３は、図２の２画素１セル構造のレイアウト構成を示す平面図である。
【図４】図４は、図３のＡ１−Ａ２線で切断した断面図である。
【図５】図５（ａ）は、図４の光電変換層の不純物拡散層を水平方向に展開した構成を示す断面図、図５（ｂ）は、図５（ａ）の構成のポテンシャル分布を示す図である。
【図６】図６は、図２の２画素１セル構造の各部の動作を示すタイミングチャートである。
【図７】図７は、第２実施形態に係る２画素１セル構造の概略構成を示す回路図である。
【図８】図８は、図７の２画素１セル構造のレイアウト構成を示す平面図である。
【図９】図９は、図８のＢ１−Ｂ２線で切断した断面図である。
【図１０】図１０は、図７の２画素１セル構造の各部の動作を示すタイミングチャートである。
【図１１】図１１は、図１０の時刻ｔ５から時刻ｔ１３の部分を拡大して示すタイミングチャートである。
【図１２】図１２は、第３実施形態に係る２画素１セル構造における図１０の時刻ｔ５から時刻ｔ１３に対応する部分を拡大して示すタイミングチャートである。
【図１３】図１３（ａ）は、第３実施形態に係る２画素１セル構造に適用される出力合成部の概略構成を示すブロック図、図１３（ｂ）は、第４実施形態に係る２画素１セル構造に適用される出力合成部の概略構成を示すブロック図である。
【図１４】図１４は、第５実施形態に係る２画素１セル構造に適用される動き検出部の概略構成を示すブロック図である。
【図１５】図１５は、第６実施形態に係る２画素１セル構造の各部の動作を示すタイミングチャートである。
【図１６】図１６は、第７実施形態に係る２画素１セル構造の概略構成を示す回路図である。
【図１７】図１７は、図１６の２画素１セル構造のレイアウト構成を示す平面図である。
【図１８】図１８は、図１７のＣ１−Ｃ２線で切断した断面図である。
【図１９】図１９（ａ）は、図１８の光電変換層の不純物拡散層を水平方向に展開した構成を示す断面図、図１９（ｂ）は、図１９（ａ）の構成のポテンシャル分布を示す図である。
【図２０】図２０は、第８実施形態に係る２画素１セル構造の概略構成を示す回路図である。
【図２１】図２１は、図２０の２画素１セル構造のレイアウト構成を示す平面図である。
【図２２】図２２は、図２１のＤ１−Ｄ２線で切断した断面図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係る固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１において、固体撮像装置には、画素アレイ部１が設けられている。画素アレイ部１には、光電変換した電荷を蓄積する画素Ｐがロウ方向ＲＤおよびカラム方向ＣＤにマトリックス状に配置されている。なお、画素Ｐには、光電変換する光電変換層と、光電変換された電荷を蓄積する電荷蓄積層とを別個に設けることができる。この電荷蓄積層は、ダイオード構造であってもよいし、ＣＣＤ構造であってもよい。光電変換層は半導体基板の裏面側に設け、電荷蓄積層は半導体基板の表面側に設けることができる。この時、光電変換層と電荷蓄積層は少なくとも一部が重なっていてもよい。また、この画素アレイ部１において、ロウ方向ＲＤには画素Ｐの読み出し制御を行う水平制御線Ｈｌｉｎが設けられ、カラム方向ＣＤには画素Ｐから読み出された信号を伝送する垂直信号線Ｖｌｉｎが設けられている。
【０００９】
また、固体撮像装置には、読み出し対象となる画素Ｐを垂直方向に走査する垂直走査回路２、画素Ｐとの間でソースフォロア動作を行うことにより、画素Ｐから垂直信号線Ｖｌｉｎにカラムごとに信号を読み出す負荷回路３、各画素Ｐの信号成分をＣＤＳにてカラムごとに検出するカラムＡＤＣ（アナログデジタル変換）回路４、読み出し対象となる画素Ｐを水平方向に走査する水平走査回路５、カラムＡＤＣ回路４に基準電圧ＶＲＥＦを出力する基準電圧発生回路６、各画素Ｐの読み出しや蓄積のタイミングを制御するタイミング制御回路７および全ての画素Ｐの蓄積動作を同時に開始したり、全ての画素Ｐの読み出し動作を同時に実行したりするグローバルシャッタ制御部８が設けられている。なお、基準電圧ＶＲＥＦはランプ波を用いることができる。
【００１０】
そして、グローバルシャッタ制御部８にてグローバルリセット信号ＡＲＳＥＴが立ち上げられることで各画素Ｐの光電変換層の電荷が排出され、グローバルリセット信号ＡＲＳＥＴが立ち下げられることで各画素Ｐの光電変換層での光電変換と電荷蓄積動作が開始される。そして、グローバルシャッタ制御部８にてグローバル読み出し信号ＡＲｅａｄが立ち上げられることで各画素Ｐの光電変換層から電荷蓄積層に電荷が読み出される。
【００１１】
そして、垂直走査回路２にて読出し動作が垂直方向に走査されることで、ロウ方向ＲＤに画素Ｐが選択される。そして、負荷回路３において、その画素Ｐとの間でソースフォロア動作が行われることにより、画素Ｐから読み出された信号が垂直信号線Ｖｌｉｎを介して伝送され、カラムＡＤＣ回路４に送られる。また、基準電圧発生回路６において、基準電圧ＶＲＥＦとしてランプ波が設定され、カラムＡＤＣ回路４に送られる。そして、カラムＡＤＣ回路４において、画素Ｐから読み出された信号レベルとリセットレベルがランプ波のレベルにそれぞれ一致するまでクロックのカウント動作が行われ、その時の信号レベルとリセットレベルとの差分がとられることで各画素Ｐの信号成分がＣＤＳにて検出され、出力信号Ｓ１がデジタル信号として出力される。
図２は、図１の固体撮像装置に適用される２画素１セル構造の概略構成を示す回路図である。
図２において、１セルには、光電変換層ＰＡ１、ＰＡ２、電荷蓄積層ＭＡ１、ＭＡ２、検出トランジスタＴＡ１、リセットトランジスタＴＢ１、読み出しトランジスタＴＣ１、ＴＣ２、グローバルリセットトランジスタＴＥ１、ＴＥ２、グローバル読み出しトランジスタＴＤ１、ＴＤ２が設けられている。また、検出トランジスタＴＡ１とリセットトランジスタＴＢ１と読み出しトランジスタＴＣ１、ＴＣ２との接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。ここで、光電変換層ＰＡ１、ＰＡ２には、フォトダイオードＰＤ１、ＰＤ２がそれぞれ設けられ、電荷蓄積層ＭＡ１、ＭＡ２には、ダイオードＭＤ１、ＭＤ２がそれぞれ設けられている。
【００１２】
ここで、光電変換層ＰＡ１、電荷蓄積層ＭＡ１、読み出しトランジスタＴＣ１、グローバルリセットトランジスタＴＥ１およびグローバル読み出しトランジスタＴＤ１は１セルの一方の画素Ｐに属し、光電変換層ＰＡ２、電荷蓄積層ＭＡ２、読み出しトランジスタＴＣ２、グローバルリセットトランジスタＴＥ２およびグローバル読み出しトランジスタＴＤ２は１セルの他方の画素Ｐに属することができる。また、フローティングディフュージョンＦＤ、検出トランジスタＴＡ１およびリセットトランジスタＴＢ１は、１セルの２つの画素Ｐで共有されている。
【００１３】
そして、グローバルリセットトランジスタＴＥ１、グローバル読み出しトランジスタＴＤ１および読み出しトランジスタＴＣ１は直列に接続されている。グローバルリセットトランジスタＴＥ１とグローバル読み出しトランジスタＴＤ１との接続点にはフォトダイオードＰＤ１が接続され、グローバル読み出しトランジスタＴＤ１と読み出しトランジスタＴＣ１の接続点にはダイオードＭＤ１が接続されている。
【００１４】
また、グローバルリセットトランジスタＴＥ２、グローバル読み出しトランジスタＴＤ２および読み出しトランジスタＴＣ２は直列に接続されている。グローバルリセットトランジスタＴＥ２とグローバル読み出しトランジスタＴＤ２との接続点にはフォトダイオードＰＤ２が接続され、グローバル読み出しトランジスタＴＤ２と読み出しトランジスタＴＣ２の接続点にはダイオードＭＤ２が接続されている。
【００１５】
読み出しトランジスタＴＣ１、ＴＣ２のソースと検出トランジスタＴＡ１のゲートとリセットトランジスタＴＢ１のソースはフローティングディフュージョンＦＤに接続されている。
【００１６】
グローバルリセットトランジスタＴＥ１、ＴＥ２のゲートにはグローバルリセット信号ＡＲＳＥＴが入力され、グローバル読み出しトランジスタＴＤ１、ＴＤ２のゲートにはグローバル読み出し信号ＡＲｅａｄが入力される。読み出しトランジスタＴＣ１、ＴＣ２のゲートには読み出し信号Ｒｅａｄ１、Ｒｅａｄ２がそれぞれ入力され、リセットトランジスタＴＢ１のゲートにはリセット信号ＲＥＳＥＴが入力される。リセットトランジスタＴＢ１のドレインにはリセット電位ＶＲｅｓｅｔが入力され、検出トランジスタＴＡ１のドレインには電源電位ＶＤＤが入力され、検出トランジスタＴＡ１のソースから垂直信号線Vlinに画素信号Ｖｓｉｇが出力される。
【００１７】
なお、リセット電位ＶＲｅｓｅｔは電源電位ＶＤＤと共有化してもよい。そして、リセット電位ＶＲｅｓｅｔを電源電位ＶＤＤに等しくすることで（例えば２．８Ｖ）、フローティングディフュージョンＦＤをリセットし、検出トランジスタＴＡ１を動作状態に設定することができる。また、リセット電位ＶＲｅｓｅｔを０．２〜０．５Ｖに設定することで、フローティングディフュージョンＦＤを低電圧とし、検出トランジスタＴＡ１をオフすることができる。
【００１８】
そして、グローバルリセット信号ＡＲＳＥＴが立ち上げられることで、グローバルリセットトランジスタＴＥ１、ＴＥ２がオンし、全ての画素ＰのフォトダイオードＰＤ１、ＰＤ２から電荷が電源電位ＶＤＤに排出される。また、グローバルリセット信号ＡＲＳＥＴが立ち下げられることで、グローバルリセットトランジスタＴＥ１、ＴＥ２がオフし、全ての画素ＰのフォトダイオードＰＤ１、ＰＤ２の電荷蓄積動作が開始される。そして、グローバル読み出し信号ＡＲｅａｄがオンされることで、グローバル読み出しトランジスタＴＤ１、ＴＤ２がオンし、全ての画素Ｐについて同時にフォトダイオードＰＤ１、ＰＤ２からダイオードＭＤ１、ＭＤ２に電荷が読み出される。
【００１９】
その後、リセット電位ＶＲｅｓｅｔが立ち上がった状態でリセット信号ＲＥＳＥＴが立ち上がると、フローティングディフュージョンＦＤはリセットトランジスタＴＢ１がオンし、リーク電流などで発生した余分な電荷がリセットされる。そして、フローティングディフュージョンＦＤのリセットレベルに応じた電圧が検出トランジスタＴＡ１のゲートにかかる。ここで、検出トランジスタＴＡ１は垂直信号線Ｖｌｉｎを介して負荷回路３とソースフォロアが構成され、検出トランジスタＴＡ１のゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、リセットレベルの画素信号Ｖｓｉｇが垂直信号線Ｖｌｉｎを介してカラムＡＤＣ回路４に出力される。
【００２０】
そして、カラムＡＤＣ回路４において、リセットレベルの画素信号Ｖｓｉｇが入力された状態で、基準電圧ＶＲＥＦとしてランプ波が与えられると、リセットレベルの画素信号Ｖｓｉｇとランプ波とが比較される。
【００２１】
そして、リセットレベルの画素信号Ｖｓｉｇがランプ波のレベルと一致するまでダウンカウントされることで、リセットレベルの画素信号Ｖｓｉｇがデジタル値に変換され保持される。
【００２２】
次に、読み出し信号Ｒａｅｄ１が立ち上がると、読み出しトランジスタＴＣ１がオンし、ダイオードＭＤ１に蓄積されていた電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの信号レベルに応じた電圧が検出トランジスタＴＡ１のゲートにかかる。ここで、検出トランジスタＴＡ１は垂直信号線Ｖｌｉｎを介して負荷回路３とソースフォロアが構成され、検出トランジスタＴＡ１のゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、信号レベルの出力電圧が垂直信号線Ｖｌｉｎを介して画素信号VsigとしてカラムＡＤＣ回路４に出力される。
【００２３】
そして、カラムＡＤＣ回路４において、信号レベルの出力電圧Ｖｓｉｇが入力された状態で、基準電圧ＶＲＥＦとしてランプ波が与えられると、信号レベルの出力電圧Ｖｓｉｇとランプ波とが比較される。
【００２４】
そして、信号レベルの出力電圧Ｖｓｉｇがランプ波のレベルと一致するまで今度はアップカウントされることで、信号レベルの出力電圧Ｖｓｉｇとリセットレベルの出力電圧Ｖｓｉｇとの差分がデジタル値に変換され、CDS動作で各セルのリセットレベルと検出トランジスタTA1のVthバラツキが除去された出力信号Ｓ１として出力される。
【００２５】
次に、リセット電位ＶＲｅｓｅｔが立ち下がった状態でリセット信号ＲＥＳＥＴが立ち上がると、リセットトランジスタＴＢ１がオンし、フローティングディフュージョンＦＤの電位がロウレベルに設定される。このため、検出トランジスタＴＡ１がオフし、垂直信号線Ｖｌｉｎの電圧がフローティングディフュージョンＦＤの電位に追従しないようになる。
【００２６】
ここで、光電変換層ＰＡ１、ＰＡ２ごとに電荷蓄積層ＭＡ１、ＭＡ２を設け、全ての画素Ｐの光電変換層ＰＡ１、ＰＡ２の電荷蓄積動作を同時に開始し、全ての画素Ｐの光電変換層ＰＡ１、ＰＡ２から電荷蓄積層ＭＡ１、ＭＡ２に電荷を同時に読み出すことにより、被写体が動いている場合においても、被写体が斜めに撮像されるローリングシャッタ歪を回避することができる。
【００２７】
図３は、図２の２画素１セル構造のレイアウト構成を示す平面図である。
図３において、セルＣＥ１には、光電変換層ＰＡ１、ＰＡ２および電荷蓄積層ＭＡ１、ＭＡ２が設けられている。ここで、光電変換層ＰＡ１、ＰＡ２は半導体基板の裏面側に設け、電荷蓄積層ＭＡ１、ＭＡ２は半導体基板の表面側に設けることができる。光電変換層ＰＡ１、ＰＡ２と電荷蓄積層ＭＡ１、ＭＡ２は少なくとも一部が重なっていてもよい。光電変換層ＰＡ１、ＰＡ２上にはマイクロレンズＭＬ１、ＭＬ２がそれぞれ設けられている。マイクロレンズＭＬ１、ＭＬ２は、電荷蓄積層ＭＡ１、ＭＡ２に入射しないようにして半導体基板の裏面側に入射した光を光電変換層ＰＡ１、ＰＡ２に集光することができる。
【００２８】
また、セルＣＥ１には、ゲート電極ＧＡ１、ＧＢ１、ＧＣ１、ＧＣ２、ＧＤ１、ＧＤ２、ＧＥ１、ＧＥ２が設けられている。これらのゲート電極ＧＡ１、ＧＢ１、ＧＣ１、ＧＣ２、ＧＤ１、ＧＤ２、ＧＥ１、ＧＥ２は半導体基板の表面側に設けることができる。ゲート電極ＧＡ１は検出トランジスタＴＡ１を構成し、ゲート電極ＧＢ１はリセットトランジスタＴＢ１を構成し、ゲート電極ＧＣ１、ＧＣ２は読み出しトランジスタＴＣ１、ＴＣ２をそれぞれ構成し、ゲート電極ＧＤ１、ＧＤ２はグローバル読み出しトランジスタＴＤ１、ＴＤ２をそれぞれ構成し、ゲート電極ＧＥ１、ＧＥ２はグローバルリセットトランジスタＴＥ１、ＴＥ２をそれぞれ構成することができる。
【００２９】
ゲート電極ＧＥ１、ＧＥ２とゲート電極ＧＡ１との間には不純物拡散層ＦＨ７が形成され、ゲート電極ＧＥ１とゲート電極ＧＤ１との間には不純物拡散層ＦＨ４が形成され、ゲート電極ＧＤ１とゲート電極ＧＣ１との間には不純物拡散層ＦＨ１０が形成され、ゲート電極ＧＣ１、ＧＣ２とゲート電極ＧＢ１との間には不純物拡散層ＦＨ１１が形成され、ゲート電極ＧＥ２とゲート電極ＧＤ２との間には不純物拡散層ＦＨ１３が形成され、ゲート電極ＧＤ２とゲート電極ＧＣ２との間には不純物拡散層ＦＨ１４が形成されている。ゲート電極ＧＡ１を間にして不純物拡散層ＦＨ７と反対側には不純物拡散層ＦＨ１５が形成され、ゲート電極ＧＢ１を間にして不純物拡散層ＦＨ１１と反対側には不純物拡散層ＦＨ１２が形成されている。
【００３０】
ここで、光電変換層ＰＡ１、ＰＡ２は検出トランジスタＴＡ１に対してカラム方向ＣＤに対称になるように配置し、電荷蓄積層ＭＡ１、ＭＡ２は検出トランジスタＴＡ１に対してカラム方向ＣＤに対称になるように配置することができる。読み出しトランジスタＴＣ１、ＴＣ２、グローバル読み出しトランジスタＴＤ１、ＴＤ２およびグローバルリセットトランジスタＴＥ１、ＴＥ２は検出トランジスタＴＡ１に対してカラム方向ＣＤにそれぞれ対称になるように配置することができる。検出トランジスタＴＡ１は、読み出しトランジスタＴＣ１、ＴＣ２、グローバル読み出しトランジスタＴＤ１、ＴＤ２およびグローバルリセットトランジスタＴＥ１、ＴＥ２にて囲まれるように配置することができる。セルＣＥ１、ＣＥ２はカラム方向ＣＤに対して斜め４５°の方向に隣接して配置することができる。
【００３１】
グローバルリセット信号ＡＲＳＥＴを伝送する配線はゲート電極ＧＥ１、ＧＥ２に接続され、グローバル読み出し信号ＡＲｅａｄを伝送する配線はゲート電極ＧＤ１、ＧＤ２に接続され、リセット電位ＶＲｅｓｅｔを伝送する配線は不純物拡散層ＦＨ１２に接続され、電源電位ＶＤＤを伝送する配線は不純物拡散層ＦＨ７に接続され、画素信号Ｖｓｉｇ１を伝送する配線は不純物拡散層ＦＨ１５に接続され、読み出し信号Ｒｅａｄ１を伝送する配線はゲート電極ＧＣ１に接続され、読み出し信号Ｒｅａｄ２を伝送する配線はゲート電極ＧＣ２に接続され、リセット信号ＲＥＳＥＴを伝送する配線はゲート電極ＧＢ１に接続されている。ゲート電極ＧＡ１は不純物拡散層ＦＨ１１に接続されている。
【００３２】
ここで、セルＣＥ１、ＣＥ２はカラム方向ＣＤに対して斜め４５°の方向に隣接して配置することにより、読み出し信号Ｒｅａｄ１、Ｒｅａｄ２を伝送する配線と、リセット信号ＲＥＳＥＴを伝送する配線とをセルＣＥ１、ＣＥ２間で共有させることができる。このため、読み出し信号Ｒｅａｄ１、Ｒｅａｄ２を伝送する配線と、リセット信号ＲＥＳＥＴを伝送する配線とをセルＣＥ１、ＣＥ２間で別個に設ける必要がなくなり、配線数を減らすことができる。
【００３３】
図４は、図３のＡ１−Ａ２線で切断した断面図である。
図４において、半導体基板ＳＢ１の裏面側には不純物拡散層ＦＨ１が形成され、半導体基板ＳＢ１の裏面側の最上層には不純物拡散層ＦＨ０が形成されている。半導体基板ＳＢ１の表面側にはＰウェルＦＨ５が形成され、ＰウェルＦＨ５内にはＰウェルＦＨ６が形成されている。ＰウェルＦＨ５はＰウェルＦＨ６よりも不純物濃度を高くすることができる。ＰウェルＦＨ６上には、ゲート電極ＧＢ１、ＧＣ１、ＧＤ１、ＧＥ１が形成されている。そして、ＰウェルＦＨ６内において、ゲート電極ＧＥ１、ＧＤ１間には不純物拡散層ＦＨ４が形成され、ゲート電極ＧＤ１、ＧＣ１間には不純物拡散層ＦＨ１０が形成され、ゲート電極ＧＣ１、ＧＢ１間には不純物拡散層ＦＨ１１が形成されている。また、ＰウェルＦＨ６内において、ゲート電極ＧＥ１を間にして不純物拡散層ＦＨ４の反対側には不純物拡散層ＦＨ６が形成され、ゲート電極ＧＢ１を間にして不純物拡散層ＦＨ１１の反対側には不純物拡散層ＦＨ１２が形成されている。不純物拡散層ＦＨ４、ＦＨ１間には不純物拡散層ＦＨ３、ＦＨ２が深さ方向に順次形成されている。ＰウェルＦＨ６内において、不純物拡散層ＦＨ１０下には不純物拡散層ＦＨ９、ＦＨ８が深さ方向に順次形成されている。なお、不純物拡散層ＦＨ１、ＦＨ２、ＦＨ３、ＦＨ７、ＦＨ８、ＦＨ９、ＦＨ１１、ＦＨ１２はｎ型とし、不純物拡散層ＦＨ０、ＦＨ４、ＦＨ１０はｐ型とすることができる。不純物拡散層ＦＨ１、ＦＨ２、ＦＨ３、ＦＨ８、ＦＨ９は不純物濃度が順次高くなるようにすることができる。光電変換層ＰＡ１と電荷蓄積層ＭＡ１は少なくとも一部が重なるように配置することができる。なお、光電変換層ＰＡ１と電荷蓄積層ＭＡ１とはＰウェルＦＨ５にて分離することができる。
【００３４】
半導体基板ＳＢ１の裏面側において、不純物拡散層ＦＨ０上には透明層ＥＬ１が設けられ、透明層ＥＬ１上には色フィルタＦＬ１を介してマイクロレンズＭＬ１が設けられている。透明層ＥＬ１には遮光層ＳＬ１が埋め込まれている。透明層ＥＬ１は、アクリルなどの透明樹脂を用いることができる。遮光層ＳＬ１はＡｌなどの金属を用いることができる。マイクロレンズＭＬ１は、電荷蓄積層ＭＡ１に入射しないようにして半導体基板ＳＢ１の裏面側に入射した光を光電変換層ＰＡ１に集光することができる。遮光層ＳＬ１は、半導体基板ＳＢ１の裏面側に入射した光が電荷蓄積層ＭＡ１に入射しないように遮光することができる。透明層ＥＬ１は、光電変換層ＰＡ１とマイクロレンズＭＬ１との間隔を広げ、光電変換層ＰＡ１に入射する光の入射角を小さくすることができる。透明層EL1の厚さは、おおよそ0.5um以上から更に厚くすることで光電変換層PA1への集光性の改善効果が大きくなる。
【００３５】
ここで、光電変換層ＰＡ１と電荷蓄積層ＭＡ１は少なくとも一部が重なるように配置することにより、グローバルシャッタ構造に対応しつつ、画素Ｐの微細化を図ることができる。また、半導体基板ＳＢ１の裏面側に遮光層ＳＬ１を設けることにより、半導体基板ＳＢ１の裏面側に入射した光が電荷蓄積層ＭＡ１に入射しないようにすることができる。さらに、半導体基板ＳＢ１の裏面側に透明層ＥＬ１を設けることにより、光電変換層ＰＡ１に入射する光の入射角を小さくすることができ、光電変換層ＰＡ１に集光される光が電荷蓄積層ＭＡ１に漏れるのを防止することができる。また、半導体基板ＳＢ１の裏面側の最上層に不純物拡散層ＦＨ０を形成することにより、電荷蓄積層ＭＡ１へのリーク電流を低減することができる。
【００３６】
また、半導体基板ＳＢ１の表面側においてＰウェルを２層構造とし、光電変換層ＰＡ１と電荷蓄積層ＭＡ１とを分離するＰウェルＦＨ５の不純物濃度を、チャネルが形成されるＰウェルＦＨ６の不純物濃度よりも高くすることにより、光電変換層ＰＡ１と電荷蓄積層ＭＡ１の分離性を向上させることができる。また、ＰウェルＦＨ５を設けることにより、光電変換層ＰＡ１および電荷蓄積層ＭＡ１の容量を増加させることができ、飽和電子数を増大させることが可能となるとともに、光電変換層ＰＡ１と電荷蓄積層ＭＡ１との境界で発生した電荷を光電変換層ＰＡ１に取り込みやすくすることができる。
【００３７】
図５（ａ）は、図４の光電変換層の不純物拡散層を水平方向に展開した構成を示す断面図、図５（ｂ）は、図５（ａ）の構成のポテンシャル分布を示す図である。
図５（ａ）において、不純物拡散層ＦＨ１、ＦＨ２、ＦＨ３は不純物濃度が順次高くなるように設定することにより、半導体基板ＳＢ１の裏面側から表面側に向かってポテンシャル勾配が形成される。このため、光電変換層ＰＡ１の裏面側で発生した電荷を表面側に集めることができ、光電変換層ＰＡ１から電荷蓄積層ＭＡ１に電荷を円滑に転送させることができる。
【００３８】
また、光電変換層ＰＡ１の蓄積開始時には、グローバルリセット信号ＡＲＳＥＴが立ち上げられることで光電変換層ＰＡ１に蓄積された余分な信号電荷が排出される。光電変換層ＰＡ１の蓄積動作では、光電変換層ＰＡ１で光電変換した信号電荷は、ポテンシャルの深い不純物拡散層ＦＨ３側に流れ込む、不純物拡散層ＦＨ３で溢れた信号電荷は、不純物拡散層ＦＨ２、ＦＨ１と広がりながら信号電荷を蓄積する。この時、グローバルリセット信号ＡＲＳＥＴは低電圧０．２Ｖ〜０．５Ｖに設定され、グローバル読み出し信号Ａｒｅａｄ、読み出し信号Ｒｅａｄ１、リセット信号ＲＥＳＥＴは０Ｖに設定される。もしくは、グローバルリセット信号ＡＲＳＥＴは０Ｖに設定され、グローバル読み出し信号Ａｒｅａｄ、読み出し信号Ｒｅａｄ１、リセット信号ＲＥＳＥＴは−１．０〜−０．５Ｖに設定される。この結果、光電変換層ＰＡ１に強い光が入射した場合、光電変換層ＰＡ１が飽和する。この時、飽和以上の信号電荷はゲート電極ＧＥ１を介して電源電位ＶＤＤへ流れ込み、光電変換層ＰＡ１でオーバーフローした信号電荷が電荷蓄積層ＭＡ１へ流れ込むのを防止することができる（オーバーフロードレイン構造）。
【００３９】
また、グローバル読み出し信号Ａｒｅａｄが立ち上げられることで、光電変換層ＰＡ１で蓄積された信号電荷は電荷蓄積層ＭＡ１に読み出される。この時、光電変換層ＰＡ１と電荷蓄積層ＭＡ１のポテンシャルが、不純物拡散層ＦＨ１→不純物拡散層ＦＨ２→不純物拡散層ＦＨ３→不純物拡散層ＦＨ８→不純物拡散層ＦＨ９という順序で深くなるように設定することで、光電変換層ＰＡ１の信号電荷を円滑に完全読出しできるようにしている。電荷蓄積層ＭＡ１の不純物拡散層ＦＨ９より溢れた信号電荷は不純物拡散層ＦＨ８の広い面積で蓄積することができる。また、不純物拡散層ＦＨ８は不純物拡散層ＦＨ５と接しているため、大容量化を図ることができる。
【００４０】
電荷蓄積層ＭＡ１の信号読出し前にはフローティングディフュージョンＦＤはポテンシャルが０．５Ｖと浅くなっているため、リセット電位ＶＲｅｓｅｔを電源電位ＶＤＤと同じにし、リセット信号ＲＥＳＥＴを立ち上げることでフローティングディフュージョンＦＤをリセットする。そして、読み出し信号Ｒｅａｄ１を立ち上げることで電荷蓄積層ＭＡ１に蓄積された信号電荷を読み出す。電荷蓄積層ＭＡ１の不純物拡散層ＦＨ９のポテンシャルよりフローティングディフュージョンＦＤのポテンシャルが深いため、電荷蓄積層ＭＡ１の信号電荷を全て読み出すことができる。フローティングディフュージョンＦＤに読み出された電荷は検出トランジスタＴＡ１にて電圧に変換された後、画素信号Ｖｓｉｇ１として出力される。
【００４１】
そして、リセット電位ＶＲｅｓｅｔを０．２〜０．５Ｖにし、リセット信号ＲＥＳＥＴを立ち上げることで、フローティングディフュージョンＦＤを０．２〜０，５Ｖに設定し、検出トランジスタＴＡ１をオフする。例えば、電源電位ＶＤＤは２．８Ｖとした時に、各ゲートのオン電圧は、電源電位ＶＤＤを昇圧した３．６Ｖに設定することで、大きな信号電荷を出力することができる。
【００４２】
図６は、図２の２画素１セル構造の各部の動作を示すタイミングチャートである。
図６において、時刻ｔ０では、水平同期信号ＨＤに従って全ての画素Ｐについて同時にグローバルリセット信号ＡＲＳＥＴが立ち上げられることで、全ての画素Ｐの光電変換層ＰＡ１、ＰＡ２から信号を読み出し、電源電位ＶＤＤに排出される。そして、グローバルリセット信号ＡＲＳＥＴが立ち下げられることで、全ての画素Ｐの光電変換層ＰＡ１、ＰＡ２が同時に蓄積動作を開始する。
【００４３】
時刻ｔ１では、全ての画素Ｐのリセット信号ＲＥＳＥＴ１２、ＲＥＳＥＴ３４、ＲＥＳＥＴ５６・・・・・および読み出し信号Ｒｅａｄ１、Ｒｅａｄ２、Ｒｅａｄ３、Ｒｅａｄ４、Ｒｅａｄ５、Ｒｅａｄ６・・・・が同時に立ち上げられることで、電荷蓄積層ＭＡ１、ＭＡ２に残留する余分な信号電荷（リーク電流や傷など）がリセットトランジスタＴＢ１を介してリセット電位ＶＲｅｓｅｔに排出される。
【００４４】
なお、リセット信号ＲＥＳＥＴ１２は１ライン目及び２ライン目の画素Ｐに供給され、リセット信号ＲＥＳＥＴ３４は３ライン目及び４ライン目の画素Ｐに供給され、リセット信号ＲＥＳＥＴ５６は５ライン目及び６ライン目の画素Ｐに供給される。読み出し信号Ｒｅａｄ１は１ライン目の画素Ｐに供給され、読み出し信号Ｒｅａｄ２は２ライン目の画素Ｐに供給され、読み出し信号Ｒｅａｄ３は３ライン目の画素Ｐに供給され、読み出し信号Ｒｅａｄ４は４ライン目の画素Ｐに供給され、読み出し信号Ｒｅａｄ５は５ライン目の画素Ｐに供給され、読み出し信号Ｒｅａｄ６は６ライン目の画素Ｐに供給される。
【００４５】
時刻ｔ２では、全ての画素Ｐについて同時にグローバル読み出し信号ＡＲｅａｄが立ち上げられることで、光電変換層ＰＡ１、ＰＡ２で光電変換され蓄積された信号電荷が電荷蓄積層ＭＡ１、ＭＡ２に読み出される。この時の蓄積時間ｔａｃｃ１はｔ２−ｔ０で与えることができる。また、この時に垂直同期信号が立ち上げられることで、フレームがＦ１からＦ２に切り替えられる。
【００４６】
時刻ｔ３では、リセット信号ＲＥＳＥＴ１２が立ち上げられることで、１ライン目及び２ライン目の画素ＰのフローティングディフュージョンＦＤに残留していた余分な信号電荷（リーク電流や傷など）がリセットトランジスタＴＢ１を介してリセット電位ＶＲｅｓｅｔに排出される。この時のリセット電位ＶＲｅｓｅｔ電圧は電源電位ＶＤＤと同じ電圧に設定することができる。
【００４７】
時刻ｔ４では、読み出し信号Ｒｅａｄ１が立ち上げられることで、１ライン目の電荷蓄積層ＭＡ１に蓄積された信号電荷がフローティングディフュージョンＦＤに読み出される。フローティングディフュージョンＦＤに読み出された信号電荷は検出トランジスタＴＡ１にて電圧に変換され、画素信号Ｖｓｉｇとして出力される。この時、リセット信号ＲＥＳＥＴ１２が立ち上げられた時のリセットレベルの画素信号Ｖｓｉｇと、読み出し信号Ｒｅａｄ１が立ち上げられた時の信号レベルの画素信号Ｖｓｉｇとの差分を得るＣＤＳ動作にて画像信号成分のみを抽出することができる。
【００４８】
時刻ｔ５では、リセット信号ＲＥＳＥＴ１２が立ち上げられることで、１ライン目及び２ライン目の画素ＰのフローティングディフュージョンＦＤに残留していた余分な信号電荷（リーク電流や傷など）がリセットトランジスタＴＢ１を介してリセット電位ＶＲｅｓｅｔに排出される。この時のリセット電位ＶＲｅｓｅｔ電圧は電源電位ＶＤＤと同じ電圧に設定することができる。
【００４９】
時刻ｔ６では、読み出し信号Ｒｅａｄ２が立ち上げられることで、２ライン目の電荷蓄積層ＭＡ２に蓄積された信号電荷がフローティングディフュージョンＦＤに読み出される。フローティングディフュージョンＦＤに読み出された信号電荷は検出トランジスタＴＡ１にて電圧に変換された信号レベルが画素信号Ｖｓｉｇとして出力される。
【００５０】
時刻ｔ７では、リセット信号ＲＥＳＥＴ１２が０．５Ｖ以下に立ち下げられることで、検出トランジスタＴＡ１がオフされる。もしくは、検出トランジスタＴＡ１の電源電位ＶＤＤ側もしくは垂直信号線Vlin側にアドレストランジスタを設け、このアドレストランジスタをオフにすることでオフ設定を行うようにしてもよい。
【００５１】
以下同様に、時刻ｔ３から時刻ｔ７の動作を各ライン毎に垂直方向に実施することで、全ての画素Ｐについて電荷蓄積層ＭＡ１、ＭＡ２に蓄積された信号を読み出すことができる。
【００５２】
図７は、第２実施形態に係る２画素１セル構造の概略構成を示す回路図である。
図７において、１セルには、光電変換層ＰＡ１１、ＰＡ１２、電荷蓄積層ＭＡＡ１、ＭＡＢ１、ＭＡＡ２、ＭＡＢ２、検出トランジスタＴＡ２、リセットトランジスタＴＢ２、読み出しトランジスタＴＣＡ１、ＴＣＢ１、ＴＣＡ２、ＴＣＢ２、グローバルリセットトランジスタＴＥ１１、ＴＥ１２、グローバル読み出しトランジスタＴＤＡ１、ＴＤＢ１、ＴＤＡ２、ＴＤＢ２が設けられている。また、検出トランジスタＴＡ２とリセットトランジスタＴＢ２と読み出しトランジスタＴＣＡ１、ＴＣＢ１、ＴＣＡ２、ＴＣＢ２との接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。ここで、光電変換層ＰＡ１１、ＰＡ１２には、フォトダイオードＰＤ１１、ＰＤ１２がそれぞれ設けられ、電荷蓄積層ＭＡＡ１、ＭＡＢ１、ＭＡＡ２、ＭＡＢ２には、ダイオードＭＤＡ１、ＭＤＢ１、ＭＤＡ２、ＭＤＢ２がそれぞれ設けられている。
【００５３】
ここで、光電変換層ＰＡ１１、電荷蓄積層ＭＡＡ１、ＭＡＢ１、読み出しトランジスタＴＣＡ１、ＴＣＢ１、グローバルリセットトランジスタＴＥ１１およびグローバル読み出しトランジスタＴＤＡ１、ＴＤＢ１は１セルの一方の画素Ｐに属し、光電変換層ＰＡ１２、電荷蓄積層ＭＡＡ２、ＭＡＢ２、読み出しトランジスタＴＣＡ２、ＴＣＢ２、グローバルリセットトランジスタＴＥ１２およびグローバル読み出しトランジスタＴＤＡ２、ＴＤＢ２は１セルの他方の画素Ｐに属することができる。また、フローティングディフュージョンＦＤ、検出トランジスタＴＡ２およびリセットトランジスタＴＢ２は、１セルの２つの画素Ｐで共有されている。
【００５４】
そして、グローバル読み出しトランジスタＴＤＡ１および読み出しトランジスタＴＣＡ１は直列に接続され、グローバル読み出しトランジスタＴＤＢ１および読み出しトランジスタＴＣＢ１は直列に接続され、それらの直列回路はグローバルリセットトランジスタＴＥ１１に並列に接続されている。グローバルリセットトランジスタＴＥ１１とグローバル読み出しトランジスタＴＤＡ１、ＴＤＢ１との接続点にはフォトダイオードＰＤ１１が接続され、グローバル読み出しトランジスタＴＤＡ１と読み出しトランジスタＴＣＡ１の接続点にはダイオードＭＤＡ１が接続されている。
【００５５】
また、グローバル読み出しトランジスタＴＤＡ２および読み出しトランジスタＴＣＡ２は直列に接続され、グローバル読み出しトランジスタＴＤＢ２および読み出しトランジスタＴＣＢ２は直列に接続され、それらの直列回路はグローバルリセットトランジスタＴＥ１２に並列に接続されている。グローバルリセットトランジスタＴＥ１２とグローバル読み出しトランジスタＴＤＡ２、ＴＤＢ２との接続点にはフォトダイオードＰＤ１２が接続され、グローバル読み出しトランジスタＴＤＡ２と読み出しトランジスタＴＣＡ２の接続点にはダイオードＭＤＡ２が接続されている。
【００５６】
読み出しトランジスタＴＣＡ１、ＴＣＢ１、ＴＣＡ２、ＴＣＢ２のソースと検出トランジスタＴＡ２のゲートとリセットトランジスタＴＢ２のソースはフローティングディフュージョンＦＤに接続されている。
【００５７】
グローバルリセットトランジスタＴＥ１１、ＴＥ１２のゲートにはグローバルリセット信号ＡＲＳＥＴが入力され、グローバル読み出しトランジスタＴＤＡ１、ＴＤＡ２のゲートにはグローバル読み出し信号ＡＲｅａｄＡが入力され、グローバル読み出しトランジスタＴＤＢ１、ＴＤＢ２のゲートにはグローバル読み出し信号ＡＲｅａｄＢが入力される。読み出しトランジスタＴＣＡ１、ＴＣＢ１、ＴＣＡ２、ＴＣＢ２のゲートには読み出し信号Ｒｅａｄ１Ａ、Ｒｅａｄ１Ｂ、Ｒｅａｄ２Ａ、Ｒｅａｄ２Ｂがそれぞれ入力され、リセットトランジスタＴＢ２のゲートにはリセット信号ＲＥＳＥＴが入力される。リセットトランジスタＴＢ２のドレインにはリセット電位ＶＲｅｓｅｔが入力され、検出トランジスタＴＡ２のドレインには電源電位ＶＤＤが入力され、検出トランジスタＴＡ２のソースから垂直信号線Vlinに画素信号Ｖｓｉｇが出力される。
【００５８】
ここで、光電変換層ＰＡ１、ＰＡ２ごとに複数の電荷蓄積層ＭＡＡ１、ＭＡＢ１、ＭＡＡ２、ＭＡＢ２を並列に設けることにより、飽和電子数を２倍にしたり、蓄積時間の異なる信号を２つ得ることができ、ダイナミックレンジを拡大することができる。また、蓄積時間に差をもたせて光電変換層ＰＡ１１から電荷蓄積層ＭＡＡ１、ＭＡＢ１に電荷を読み出し、信号処理にて差分出力を得ることで、動いている被写体の信号のみを得ることができる。
【００５９】
図８は、図７の２画素１セル構造のレイアウト構成を示す平面図である。
図８において、セルＣＥ１１には、光電変換層ＰＡ１１、ＰＡ１２および電荷蓄積層ＭＡＡ１、ＭＡＢ１、ＭＡＡ２、ＭＡＢ２が設けられている。ここで、光電変換層ＰＡ１１、ＰＡ１２は半導体基板の裏面側に設け、電荷蓄積層ＭＡＡ１、ＭＡＢ１、ＭＡＡ２、ＭＡＢ２は半導体基板の表面側に設けることができる。光電変換層ＰＡ１１、ＰＡ１２と電荷蓄積層ＭＡＡ１、ＭＡＢ１、ＭＡＡ２、ＭＡＢ２は少なくとも一部が重なっていてもよい。光電変換層ＰＡ１１、ＰＡ１２上にはマイクロレンズＭＬ１１、ＭＬ１２がそれぞれ設けられている。マイクロレンズＭＬ１１、ＭＬ１２は、電荷蓄積層ＭＡＡ１、ＭＡＢ１、ＭＡＡ２、ＭＡＢ２に入射しないようにして半導体基板の裏面側に入射した光を光電変換層ＰＡ１１、ＰＡ１２に集光することができる。
【００６０】
また、セルＣＥ１１には、ゲート電極ＧＡ２、ＧＢ２、ＧＣＡ１、ＧＣＢ１、ＧＣＡ２、ＧＣＢ２、ＧＤＡ１、ＧＤＡ２、ＧＤＢ２、ＧＤＢ２、ＧＥ１１、ＧＥ１２が設けられている。これらのゲート電極ＧＡ２、ＧＢ２、ＧＣＡ１、ＧＣＢ１、ＧＣＡ２、ＧＣＢ２、ＧＤＡ１、ＧＤＡ２、ＧＤＡ２、ＧＤＢ２、ＧＥ１１、ＧＥ１２は半導体基板の表面側に設けることができる。ゲート電極ＧＡ２は検出トランジスタＴＡ２を構成し、ゲート電極ＧＢ２はリセットトランジスタＴＢ２を構成し、ゲート電極ＧＣＡ１、ＧＣＢ１、ＧＣＡ２、ＧＣＢ２は読み出しトランジスタＴＣＡ１、ＴＣＢ１、ＴＣＡ２、ＴＣＢ２をそれぞれ構成し、ゲート電極ＧＤＡ１、ＧＤＡ２、ＧＤＡ２、ＧＤＢ２はグローバル読み出しトランジスタＴＤＡ１、ＴＤＢ１、ＴＤＡ２、ＴＤＢ２をそれぞれ構成し、ゲート電極ＧＥ１１、ＧＥ１２はグローバルリセットトランジスタＴＥ１１、ＴＥ１２をそれぞれ構成することができる。
【００６１】
ゲート電極ＧＥ１１とゲート電極ＧＤＡ１、ＧＤＢ１との間には不純物拡散層ＦＨ２４が形成され、ゲート電極ＧＤＡ１とゲート電極ＧＣＡ１との間には不純物拡散層ＦＨ３０が形成され、ゲート電極ＧＤＢ１とゲート電極ＧＣＢ１との間には不純物拡散層ＦＨ３５が形成され、ゲート電極ＧＥ１２とゲート電極ＧＤＡ２、ＧＤＢ２との間には不純物拡散層ＦＨ３３が形成され、ゲート電極ＧＤＡ２とゲート電極ＧＣＡ２との間には不純物拡散層ＦＨ３６が形成され、ゲート電極ＧＤＢ２とゲート電極ＧＣＢ２との間には不純物拡散層ＦＨ３４が形成され、ゲート電極ＧＣＡ１、ＧＣＢ１、ＧＣＡ２、ＧＣＢ２とゲート電極ＧＢ２との間には不純物拡散層ＦＨ３１が形成されている。ゲート電極ＧＥ１１を間にして不純物拡散層ＦＨ２４と反対側には不純物拡散層ＦＨ２７が形成され、ゲート電極ＧＥ１２を間にして不純物拡散層ＦＨ３３と反対側には不純物拡散層ＦＨ３７が形成され、ゲート電極ＧＢ２を間にして不純物拡散層ＦＨ３１と反対側には不純物拡散層ＦＨ３２が形成されている。ゲート電極ＧＡ２の両側には不純物拡散層ＦＨ３８、ＦＨ３９が形成されている。
【００６２】
ここで、光電変換層ＰＡ１１、ＰＡ１２は検出トランジスタＴＡ２に対してカラム方向ＣＤに対称になるように配置し、電荷蓄積層ＭＡＡ１、ＭＡＢ１と電荷蓄積層ＭＡＡ２、ＭＡＢ２は検出トランジスタＴＡ２に対してカラム方向ＣＤに対称になるように配置することができる。読み出しトランジスタＴＣＡ１、ＴＣＢ１、ＴＣＡ２、ＴＣＢ２、グローバル読み出しトランジスタＴＤＡ１、ＴＤＢ１、ＴＤＡ２、ＴＤＢ２およびグローバルリセットトランジスタＴＥ１１、ＴＥ１２は検出トランジスタＴＡ２に対してカラム方向ＣＤにそれぞれ対称になるように配置することができる。ゲート電極ＧＣＡ１、ＧＣＢ１、ＧＤＡ１、ＧＤＢ１は四辺形の各辺にそれぞれ配置し、ゲート電極ＧＢ２、ＧＥ１１はその四辺形の互いに対向する対角位置にそれぞれ配置することができる。ゲート電極ＧＣＡ２、ＧＣＢ２、ＧＤＡ２、ＧＤＢ２は四辺形の各辺にそれぞれ配置し、ゲート電極ＧＢ２、ＧＥ１２はその四辺形の互いに対向する対角位置にそれぞれ配置することができる。
セルＣＥ１１、ＣＥ１２はカラム方向ＣＤに対して斜め４５°の方向に隣接して配置することができる。
【００６３】
グローバルリセット信号ＡＲＳＥＴを伝送する配線はゲート電極ＧＥ１１、ＧＥ１２に接続され、グローバル読み出し信号ＡＲｅａｄＡを伝送する配線はゲート電極ＧＤＡ１、ＧＤＡ２に接続され、グローバル読み出し信号ＡＲｅａｄＢを伝送する配線はゲート電極ＧＤＢ１、ＧＤＢ２に接続され、リセット電位ＶＲｅｓｅｔを伝送する配線は不純物拡散層ＦＨ３２に接続され、電源電位ＶＤＤを伝送する配線は不純物拡散層ＦＨ２７、ＦＨ３９に接続され、画素信号Ｖｓｉｇ２を伝送する配線は不純物拡散層ＦＨ３８に接続され、読み出し信号Ｒｅａｄ１Ａを伝送する配線はゲート電極ＧＣＡ１に接続され、読み出し信号Ｒｅａｄ１Ｂを伝送する配線はゲート電極ＧＣＢ１に接続され、読み出し信号Ｒｅａｄ２Ａを伝送する配線はゲート電極ＧＣＡ２に接続され、読み出し信号Ｒｅａｄ２Ｂを伝送する配線はゲート電極ＧＣＢ２に接続され、リセット信号ＲＥＳＥＴを伝送する配線はゲート電極ＧＢ２に接続されている。ゲート電極ＧＡ２は不純物拡散層ＦＨ３１に接続されている。
【００６４】
ここで、セルＣＥ１１、ＣＥ１２をカラム方向ＣＤに対して斜め４５°の方向に隣接して配置することにより、読み出し信号Ｒｅａｄ１Ａ、Ｒｅａｄ１Ｂ、Ｒｅａｄ２Ａ、Ｒｅａｄ２Ｂを伝送する配線と、リセット信号ＲＥＳＥＴを伝送する配線とをセルＣＥ１１、ＣＥ１２間で共有させることができる。このため、読み出し信号Ｒｅａｄ１Ａ、Ｒｅａｄ１Ｂ、Ｒｅａｄ２Ａ、Ｒｅａｄ２Ｂを伝送する配線と、リセット信号ＲＥＳＥＴを伝送する配線とをセルＣＥ１１、ＣＥ１２間で別個に設ける必要がなくなり、配線数を減らすことができる。
【００６５】
図９は、図８のＢ１−Ｂ２線で切断した断面図である。
図９において、半導体基板ＳＢ２の裏面側には不純物拡散層ＦＨ２１が形成され、半導体基板ＳＢ２の裏面側の最上層には不純物拡散層ＦＨ２０が形成されている。半導体基板ＳＢ２の表面側にはＰウェルＦＨ２５が形成され、ＰウェルＦＨ２５内にはＰウェルＦＨ２６が形成されている。ＰウェルＦＨ２５はＰウェルＦＨ２６よりも不純物濃度を高くすることができる。ＰウェルＦＨ２６上には、ゲート電極ＧＢ２、ＧＣＡ１、ＧＤＡ１、ＧＥ１１が形成されている。そして、ＰウェルＦＨ２６内において、ゲート電極ＧＥ１１、ＧＤＡ１間には不純物拡散層ＦＨ２４が形成され、ゲート電極ＧＤＡ１、ＧＣＡ１間には不純物拡散層ＦＨ３０が形成され、ゲート電極ＧＣＡ１、ＧＢ２間には不純物拡散層ＦＨ３１が形成されている。また、ＰウェルＦＨ２６内において、ゲート電極ＧＥ１１を間にして不純物拡散層ＦＨ２４の反対側には不純物拡散層ＦＨ２６が形成され、ゲート電極ＧＢ２を間にして不純物拡散層ＦＨ３１の反対側には不純物拡散層ＦＨ３２が形成されている。不純物拡散層ＦＨ２４、ＦＨ２１間には不純物拡散層ＦＨ２３、ＦＨ２２が深さ方向に順次形成されている。ＰウェルＦＨ２６内において、不純物拡散層ＦＨ３０下には不純物拡散層ＦＨ２９、ＦＨ２８が深さ方向に順次形成されている。なお、不純物拡散層ＦＨ２１、ＦＨ２２、ＦＨ２３、ＦＨ２７、ＦＨ２８、ＦＨ２９、ＦＨ３１、ＦＨ３２はｎ型とし、不純物拡散層ＦＨ２０、ＦＨ２４、ＦＨ３０はｐ型とすることができる。不純物拡散層ＦＨ２１、ＦＨ２２、ＦＨ２３は不純物濃度が順次高くなるようにすることができる。不純物拡散層ＦＨ２９、ＦＨ２８は不純物濃度が順次高くなるようにすることができる。光電変換層ＰＡ１１と電荷蓄積層ＭＡＡ１は少なくとも一部が重なるように配置することができる。なお、光電変換層ＰＡ１１と電荷蓄積層ＭＡＡ１とはＰウェルＦＨ２５にて分離することができる。
【００６６】
半導体基板ＳＢ２の裏面側において、不純物拡散層ＦＨ２０上には透明層ＥＬ１１が設けられ、透明層ＥＬ１１上には色フィルタＦＬ１１を介してマイクロレンズＭＬ１１が設けられている。透明層ＥＬ１１には遮光層ＳＬ１１が埋め込まれている。マイクロレンズＭＬ１１は、電荷蓄積層ＭＡＡ１に入射しないようにして半導体基板ＳＢ２の裏面側に入射した光を光電変換層ＰＡ１１に集光することができる。遮光層ＳＬ１１は、半導体基板ＳＢ２の裏面側に入射した光が電荷蓄積層ＭＡＡ１に入射しないように遮光することができる。透明層ＥＬ１１は、光電変換層ＰＡ１１とマイクロレンズＭＬ１１との間隔を広げ、光電変換層ＰＡ１１に入射する光の入射角を小さくすることができる。
【００６７】
ここで、光電変換層ＰＡ１１と電荷蓄積層ＭＡＡ１は少なくとも一部が重なるように配置することにより、グローバルシャッタ構造に対応しつつ、画素Ｐの微細化を図ることができる。また、半導体基板ＳＢ２の裏面側に遮光層ＳＬ１１を設けることにより、半導体基板ＳＢ２の裏面側に入射した光が電荷蓄積層ＭＡＡ１に入射しないようにすることができる。さらに、半導体基板ＳＢ２の裏面側に透明層ＥＬ１１を設けることにより、光電変換層ＰＡ１１に入射する光の入射角を小さくすることができ、光電変換層ＰＡ１１に集光される光が電荷蓄積層ＭＡＡ１に漏れるのを防止することができる。また、半導体基板ＳＢ２の裏面側の最上層に不純物拡散層ＦＨ２０を形成することにより、電荷蓄積層ＭＡＡ１へのリーク電流を低減することができる。
【００６８】
また、半導体基板ＳＢ２の表面側においてＰウェルを２層構造とし、光電変換層ＰＡ１１と電荷蓄積層ＭＡＡ１とを分離するＰウェルＦＨ２５の不純物濃度を、チャネルが形成されるＰウェルＦＨ２６の不純物濃度よりも高くすることにより、光電変換層ＰＡ１１と電荷蓄積層ＭＡＡ１の分離性を向上させることができる。また、ＰウェルＦＨ２５を設けることにより、光電変換層ＰＡ１１および電荷蓄積層ＭＡＡ１の容量を増加させることができ、飽和電子数を増大させることが可能となるとともに、光電変換層ＰＡ１１と電荷蓄積層ＭＡＡ１との境界で発生した電荷を光電変換層ＰＡ１１に取り込みやすくすることができる。
【００６９】
なお、図９の光電変換層および電荷蓄積層の不純物拡散層のポテンシャル分布は図５（ｂ）と同様である。ここで、不純物拡散層ＦＨ２１、ＦＨ２２、ＦＨ２３は不純物濃度が順次高くなるように設定することにより、半導体基板ＳＢ２の裏面側から表面側に向かってポテンシャル勾配が形成される。このため、光電変換層ＰＡ１１の裏面側で発生した電荷を表面側に集めることができ、光電変換層ＰＡ１１から電荷蓄積層ＭＡＡ１に電荷を円滑に転送させることができる。
【００７０】
図１０は、図７の２画素１セル構造の各部の動作を示すタイミングチャートである。
図１０において、時刻ｔ０では、水平同期信号ＨＤに従って全ての画素Ｐについて同時にグローバルリセット信号ＡＲＳＥＴが立ち上げられることで、全ての画素Ｐの光電変換層ＰＡ１、ＰＡ２から信号を読み出し、電源電位ＶＤＤに排出される。そして、グローバルリセット信号ＡＲＳＥＴが立ち下げられることで、全ての画素Ｐの光電変換層ＰＡ１、ＰＡ２が同時に蓄積動作を開始する。
【００７１】
時刻ｔ１では、全ての画素Ｐのリセット信号ＲＥＳＥＴ１２、ＲＥＳＥＴ３４、ＲＥＳＥＴ５６・・・・・および読み出し信号Ｒｅａｄ１Ａ、Ｒｅａｄ２Ａ、Ｒｅａｄ３Ａ、Ｒｅａｄ４Ａ・・・・が同時に立ち上げられることで、電荷蓄積層ＭＡＡ１、ＭＡＡ２に残留する余分な信号電荷（リーク電流や傷など）がリセットトランジスタＴＢ２を介してリセット電位ＶＲｅｓｅｔに排出される。
【００７２】
なお、読み出し信号Ｒｅａｄ１Ａは１ライン目の画素Ｐの電荷蓄積層ＭＡＡ１に供給され、読み出し信号Ｒｅａｄ２Ａは２ライン目の画素Ｐの電荷蓄積層ＭＡＡ２に供給され、読み出し信号Ｒｅａｄ３Ａは３ライン目の画素Ｐの電荷蓄積層ＭＡＡ１に供給され、読み出し信号Ｒｅａｄ４Ａは４ライン目の画素Ｐの電荷蓄積層ＭＡＡ２に供給される。
【００７３】
時刻ｔ２では、全ての画素Ｐについて同時にグローバル読み出し信号ＡＲｅａｄＡが立ち上げられることで、光電変換層ＰＡ１１、ＰＡ１２で光電変換され蓄積された信号電荷が電荷蓄積層ＭＡＡ１、ＭＡＡ２に読み出される。この時の蓄積時間ｔａｃｃ１１はｔ２−ｔ０で与えることができる。
【００７４】
時刻ｔ３では、全ての画素Ｐのリセット信号ＲＥＳＥＴ１２、ＲＥＳＥＴ３４、ＲＥＳＥＴ５６・・・・・および読み出し信号Ｒｅａｄ１Ｂ、Ｒｅａｄ２Ｂ、Ｒｅａｄ３Ｂ、Ｒｅａｄ４Ｂ・・・・が同時に立ち上げられることで、電荷蓄積層ＭＡＢ１、ＭＡＢ２に残留する余分な信号電荷（リーク電流や傷など）がリセットトランジスタＴＢ２を介してリセット電位ＶＲｅｓｅｔに排出される。
【００７５】
なお、読み出し信号Ｒｅａｄ１Ｂは１ライン目の画素Ｐの電荷蓄積層ＭＡＢ１に供給され、読み出し信号Ｒｅａｄ２Ｂは２ライン目の画素Ｐの電荷蓄積層ＭＡＢ２に供給され、読み出し信号Ｒｅａｄ３Ｂは３ライン目の画素Ｐの電荷蓄積層ＭＡＢ１に供給され、読み出し信号Ｒｅａｄ４Ａは４ライン目の画素Ｐの電荷蓄積層ＭＡＢ２に供給される。
【００７６】
時刻ｔ４では、全ての画素Ｐについて同時にグローバル読み出し信号ＡＲｅａｄＢが立ち上げられることで、光電変換層ＰＡ１１、ＰＡ１２で光電変換され蓄積された信号電荷が電荷蓄積層ＭＡＢ１、ＭＡＢ２に読み出される。この時の蓄積時間ｔａｃｃ１２はｔ２−ｔ４で与えることができる。また、この時に垂直同期信号が立ち上げられることで、フレームがＦ１からＦ２に切り替えられる。
【００７７】
時刻ｔ５では、リセット信号ＲＥＳＥＴ１２が立ち上げられることで、１ライン目及び２ライン目の画素ＰのフローティングディフュージョンＦＤに残留していた余分な信号電荷（リーク電流や傷など）がリセットトランジスタＴＢ２を介してリセット電位ＶＲｅｓｅｔに排出される。この時のリセット電位ＶＲｅｓｅｔ電圧は電源電位ＶＤＤと同じ電圧に設定することができる。
【００７８】
時刻ｔ６では、読み出し信号Ｒｅａｄ１Ａが立ち上げられることで、１ライン目の電荷蓄積層ＭＡＡ１に蓄積された信号電荷がフローティングディフュージョンＦＤに読み出される。フローティングディフュージョンＦＤに読み出された信号電荷は検出トランジスタＴＡ２にて電圧に変換され、画素信号Ｖｓｉｇとして出力される。この時、リセット信号ＲＥＳＥＴ１２が立ち上げられた時のリセットレベルの画素信号Ｖｓｉｇと、読み出し信号Ｒｅａｄ１が立ち上げられた時の信号レベルの画素信号Ｖｓｉｇとの差分を得るＣＤＳ動作にて画像信号成分のみを抽出することができる。
【００７９】
時刻ｔ７では、リセット信号ＲＥＳＥＴ１２が立ち上げられることで、１ライン目及び２ライン目の画素ＰのフローティングディフュージョンＦＤに残留していた余分な信号電荷（リーク電流や傷など）がリセットトランジスタＴＢ２を介してリセット電位ＶＲｅｓｅｔに排出される。この時のリセット電位ＶＲｅｓｅｔ電圧は電源電位ＶＤＤと同じ電圧に設定することができる。
【００８０】
時刻ｔ８では、読み出し信号Ｒｅａｄ１Ｂが立ち上げられることで、１ライン目の電荷蓄積層ＭＡＢ１に蓄積された信号電荷がフローティングディフュージョンＦＤに読み出される。フローティングディフュージョンＦＤに読み出された信号電荷は検出トランジスタＴＡ２にて電圧に変換され、信号レベルの画素信号Ｖｓｉｇとして出力される。
【００８１】
同様に、時刻ｔ９から時刻ｔ１２では同様の動作を実施することで、２ライン目の電荷蓄積層ＭＡＡ２、ＭＡＢ２に蓄積された信号電荷が読み出される。
【００８２】
時刻ｔ１３では、リセット信号ＲＥＳＥＴ１２が０．５Ｖ以下に立ち下げられることで、検出トランジスタＴＡ２がオフされる。もしくは、検出トランジスタＴＡ２の電源電位ＶＤＤ側もしくは垂直信号線Vlin側にアドレストランジスタを設け、このアドレストランジスタをオフにすることでオフ設定を行うようにしてもよい。
【００８３】
以下同様に、時刻ｔ５から時刻ｔ１３の動作を各ライン毎に垂直方向に実施することで、全ての画素Ｐについて電荷蓄積層ＭＡＡ１、ＭＡＢ１、ＭＡＡ２、ＭＡＢ２に蓄積された信号を読み出すことができる。
【００８４】
図１０の実施形態例では、フレームＦ１での蓄積時間Ｔａｃｃ１において、光電変換層ＰＡ１１、ＰＡ１２での蓄積動作が２回（蓄積時間ｔａｃｃ１１と蓄積時間ｔａｃｃ１２）実施される。この２分割した蓄積時間ｔａｃｃ１１、ｔａｃｃ１２の比は自由に設定できる。蓄積時間ｔａｃｃ１１、ｔａｃｃ１２を等しくすることにより、光電変換層ＰＡ１１、ＰＡ１２の飽和信号量の約２倍の信号を得ることができる。
【００８５】
図１１は、図１０の時刻ｔ５から時刻ｔ１３の部分を拡大して示すタイミングチャートである。
図１１において、時刻ｔ５では、リセット信号ＲＥＳＥＴ１２が立ち上げられることで、１ライン目及び２ライン目の画素ＰのフローティングディフュージョンＦＤに残留していた余分な信号電荷（リーク電流や傷など）がリセットトランジスタＴＢ２を介してリセット電位ＶＲｅｓｅｔに排出される。そして、リセットレベルの画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとが比較され、リセットレベルの画素信号Ｖｓｉｇが基準電圧ＶＲＥＦのレベルと一致するまでダウンカウントされる。
【００８６】
時刻ｔ６では、読み出し信号Ｒｅａｄ１Ａが立ち上げられることで、１ライン目の電荷蓄積層ＭＡＡ１に蓄積された信号電荷がフローティングディフュージョンＦＤに読み出される。そして、信号レベルの画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとが比較され、信号レベルの画素信号Ｖｓｉｇが基準電圧ＶＲＥＦのレベルと一致するまで今度はアップカウントされることで、信号レベルの画素信号Ｖｓｉｇとリセットレベルの画素信号Ｖｓｉｇとの差分が画像信号成分のみのデジタル値に変換される。
【００８７】
時刻ｔ７では、カウント結果をリセットすることなく、リセット信号ＲＥＳＥＴ１２が立ち上げられることで、１ライン目及び２ライン目の画素ＰのフローティングディフュージョンＦＤに残留していた余分な信号電荷（リーク電流や傷など）がリセットトランジスタＴＢ２を介してリセット電位ＶＲｅｓｅｔに排出される。そして、リセットレベルの画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとが比較され、リセットレベルの画素信号Ｖｓｉｇが基準電圧ＶＲＥＦのレベルと一致するまでダウンカウントされる。
【００８８】
時刻ｔ８では、読み出し信号Ｒｅａｄ１Ｂが立ち上げられることで、１ライン目の電荷蓄積層ＭＡＢ１に蓄積された信号電荷がフローティングディフュージョンＦＤに読み出される。そして、信号レベルの画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとが比較され、信号レベルの画素信号Ｖｓｉｇが基準電圧ＶＲＥＦのレベルと一致するまで今度はアップカウントされることで、信号レベルの画素信号Ｖｓｉｇとリセットレベルの画素信号Ｖｓｉｇとの差分がデジタル値に変換され、出力信号ＯＵＴ１として出力される。この出力信号ＯＵＴ１は、電荷蓄積層ＭＡＡ１、ＭＡＢ１の信号の加算値となり、光電変換層ＰＡ１１の飽和量の約２倍の信号を得ることができる（水平期間Ｈ１）。
【００８９】
２ライン目の画素Ｐについても、時刻ｔ９からｔ１２において時刻ｔ５からｔ８までと同様に動作させることで出力信号ＯＵＴ２を得ることができ、光電変換層ＰＡ１２の約２倍の飽和信号を達成することができる（水平期間Ｈ２）。
【００９０】
図１２は、第３実施形態に係る２画素１セル構造における図１０の時刻ｔ５から時刻ｔ１３に対応する部分を拡大して示すタイミングチャートである。なお、図１１の実施形態では、電荷蓄積層ＭＡＡ１、ＭＡＢ１の信号を加算して出力する方法について説明したが、図１２の実施形態では、電荷蓄積層ＭＡＡ１、ＭＡＢ１の信号を別個に出力する方法について説明する。
【００９１】
図１２において、電荷蓄積層ＭＡＡ１の出力信号ＯＵＴ１１をラッチ回路Ｒ１で保持する。電荷蓄積層ＭＡＢ１の出力信号ＯＵＴ１２をラッチ回路Ｒ２で保持する。そして、水平期間Ｈ１から水平期間Ｈ２に切り替わる時に、ラッチ回路Ｒ１、Ｒ２に保持された値をラインメモリＬＭ１、ＬＭ２にそれぞれ入力する。そして、次の水平同期信号で順次同時に読み出し、ワイドダイナミックレンジ用の信号処理を実施する。
【００９２】
例えば、蓄積時間の長さの違いに応じてデジタルゲインを乗算することにより、同じ信号量になるようにし、２つの信号が線形になるように合成することができる。蓄積時間の比はｔａｃｃ１２／ｔａｃｃ１１＝１／４、１／８、１／１６、１／３２などに設定することができる。この時のデジタルゲインは、蓄積時間ｔａｃｃ１２の信号に４、８、１６、３２倍を掛け算することで線形の傾きが得られる。蓄積時間ｔａｃｃ１１の信号が飽和した場合には、蓄積時間ｔａｃｃ１２の信号にゲイン倍した信号に切り替えて出力することができる。この結果、ダイナミックレンジを４、８、１６、３２倍に拡大した信号を得ることができる。
【００９３】
図１３（ａ）は、第３実施形態に係る２画素１セル構造に適用される出力合成部の概略構成を示すブロック図、図１３（ｂ）は、第４実施形態に係る２画素１セル構造に適用される出力合成部の概略構成を示すブロック図である。
図１３（ａ）において、図１２に示すように電荷蓄積層ＭＡＡ１、ＭＡＢ１からの信号をカウンタで加算せずに別々のラインメモリに保存し、そのラインメモリから読み出した信号をデジタル加算回路１１で加算して、２倍の飽和信号が得られるようにしてもよい。
【００９４】
図１３（ｂ）において、例えば、蓄積時間ｔａｃｃ１１、ｔａｃｃ１２の比を１６：１とした場合、電荷蓄積層ＭＡＢ１の出力信号を乗算器１２にて１６倍し、比較回路１３にて電荷蓄積層ＭＡＡ１の出力信号と比較する。この時、電荷蓄積層ＭＡＡ１の出力が飽和する直前までは、電荷蓄積層ＭＡＡ１の出力に設定できるように閾値を設定することができる。電荷蓄積層ＭＡＡ１の出力が設定した閾値以上のレベルの時に、電荷蓄積層ＭＡＢ１の出力を１６倍した信号と比較し、電荷蓄積層ＭＡＢ１の出力を１６倍した信号の方が大きい場合は、電荷蓄積層ＭＡＢ１の出力を１６倍した信号をスイッチ１４にて選択することで、ダイナミックレンジが線形化された１４ｂｉｔに拡大された信号を得ることができる。
【００９５】
図１４は、第５実施形態に係る２画素１セル構造に適用される動き検出部の概略構成を示すブロック図である。
図１４において、動き検出モードでは、撮影時刻の異なった２つの信号の差分を用いて動き物体が被写体に含まれているかを判断することができる。
例えば、蓄積時間ｔａｃｃ１１、ｔａｃｃ１２を互いに等しくした時、減算器２１にて電荷蓄積層ＭＡＡ１、ＭＡＢ１からの信号の差分を算出することで、動いた被写体のエッジ信号のみを抽出することができる。この信号の差分の絶対値を絶対値算出部２２で算出し、動き判定部２４に入力する。動き判定部２４では、閾値設定部２３にて設定されたレベルよりも大きい信号の数をカウントし、そのカウント数が設定した閾値よりも多い場合には動いた被写体あると検出することができる。
【００９６】
図１５は、第６実施形態に係る２画素１セル構造の各部の動作を示すタイミングチャートである。
図１５において、時刻ｔ２０では、図１０のグローバルリセット信号ＡＲＳＥＴにパルスが付加されている。これにより、蓄積時間ｔａｃｃ１１と蓄積時間ｔａｃｃ１２との間に時間差を設けることができ、動き検出精度を向上させることができる。特に動きの遅い被写体は、蓄積時間ｔａｃｃ１１と蓄積時間ｔａｃｃ１２との間に時間差を長く設けることで検出能力を向上させることができる。
【００９７】
図１６は、第７実施形態に係る２画素１セル構造の概略構成を示す回路図である。
図１６において、１セルには、光電変換層ＰＡ２１、ＰＡ２２、電荷蓄積層ＭＡ２１、ＭＡ２２、検出トランジスタＴＡ３、リセットトランジスタＴＢ３、読み出しトランジスタＴＣ２１、ＴＣ２２、グローバルリセットトランジスタＴＥ２１、ＴＥ２２、グローバル読み出しゲートＴＤ２１、ＴＤ２２が設けられている。また、検出トランジスタＴＡ３とリセットトランジスタＴＢ３と読み出しトランジスタＴＣ２１、ＴＣ２２との接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。ここで、光電変換層ＰＡ２１、ＰＡ２２には、フォトダイオードＰＤ２１、ＰＤ２２がそれぞれ設けられ、電荷蓄積層ＭＡ２１、ＭＡ２２には、電荷結合層ＭＤ２１、ＭＤ２２がそれぞれ設けられている。
【００９８】
ここで、光電変換層ＰＡ２１、電荷蓄積層ＭＡ２１、読み出しトランジスタＴＣ２１、グローバルリセットトランジスタＴＥ２１およびグローバル読み出しゲートＴＤ２１は１セルの一方の画素Ｐに属し、光電変換層ＰＡ２２、電荷蓄積層ＭＡ２２、読み出しトランジスタＴＣ２２、グローバルリセットトランジスタＴＥ２２およびグローバル読み出しゲートＴＤ２２は１セルの他方の画素Ｐに属することができる。また、フローティングディフュージョンＦＤ、検出トランジスタＴＡ３およびリセットトランジスタＴＢ３は、１セルの２つの画素Ｐで共有されている。
【００９９】
そして、グローバルリセットトランジスタＴＥ２１、グローバル読み出しゲートＴＤ２１および読み出しトランジスタＴＣ２１は直列に接続されている。グローバルリセットトランジスタＴＥ２１とグローバル読み出しゲートＴＤ２１との接続点にはフォトダイオードＰＤ２１が接続され、グローバル読み出しゲートＴＤ２１には電荷結合層ＭＤ２１が結合されている。
【０１００】
また、グローバルリセットトランジスタＴＥ２２、グローバル読み出しゲートＴＤ２２および読み出しトランジスタＴＣ２２は直列に接続されている。グローバルリセットトランジスタＴＥ２２とグローバル読み出しゲートＴＤ２２との接続点にはフォトダイオードＰＤ２２が接続され、グローバル読み出しゲートＴＤ２２には電荷結合層ＭＤ２２が結合されている。
【０１０１】
読み出しトランジスタＴＣ２１、ＴＣ２２のソースと検出トランジスタＴＡ３のゲートとリセットトランジスタＴＢ３のソースはフローティングディフュージョンＦＤに接続されている。
【０１０２】
グローバルリセットトランジスタＴＥ２１、ＴＥ２２のゲートにはグローバルリセット信号ＡＲＳＥＴが入力され、グローバル読み出しゲートＴＤ２１、ＴＤ２２にはグローバル読み出し信号ＡＲｅａｄが入力される。読み出しトランジスタＴＣ２１、ＴＣ２２のゲートには読み出し信号Ｒｅａｄ１、Ｒｅａｄ２がそれぞれ入力され、リセットトランジスタＴＢ３のゲートにはリセット信号ＲＥＳＥＴが入力される。リセットトランジスタＴＢ３のドレインにはリセット電位ＶＲｅｓｅｔが入力され、検出トランジスタＴＡ３のドレインには電源電位ＶＤＤが入力され、検出トランジスタＴＡ３１のソースから垂直信号線Vlinに画素信号Ｖｓｉｇが出力される。
【０１０３】
ここで、光電変換層ＰＡ２１、ＰＡ２２ごとに電荷蓄積層ＭＡ２１、ＭＡ２２を設け、全ての画素Ｐの光電変換層ＰＡ２１、ＰＡ２２の電荷蓄積動作を同時に開始し、全ての画素Ｐの光電変換層ＰＡ２１、ＰＡ２２から電荷蓄積層ＭＡ２１、ＭＡ２２に電荷を同時に読み出すことにより、被写体が動いている場合においても、被写体が斜めに撮像されるローリングシャッタ歪を回避することができる。
【０１０４】
図１７は、図１６の２画素１セル構造のレイアウト構成を示す平面図である。
図１７において、セルＣＥ２１には、光電変換層ＰＡ２１、ＰＡ２２および電荷蓄積層ＭＡ２１、ＭＡ２２が設けられている。ここで、光電変換層ＰＡ２１、ＰＡ２２は半導体基板の裏面側に設け、電荷蓄積層ＭＡ２１、ＭＡ２２は半導体基板の表面側に設けることができる。光電変換層ＰＡ２１、ＰＡ２２と電荷蓄積層ＭＡ２１、ＭＡ２２は少なくとも一部が重なっていてもよい。光電変換層ＰＡ２１、ＰＡ２２上にはマイクロレンズＭＬ２１、ＭＬ２２がそれぞれ設けられている。マイクロレンズＭＬ２１、ＭＬ２２は、電荷蓄積層ＭＡ２１、ＭＡ２２に入射しないようにして半導体基板の裏面側に入射した光を光電変換層ＰＡ２１、ＰＡ２２に集光することができる。
【０１０５】
また、セルＣＥ２１には、ゲート電極ＧＡ３、ＧＢ３、ＧＣ３、ＧＣ４、ＧＤ３、ＧＤ４、ＧＥ３、ＧＥ４が設けられている。これらのゲート電極ＧＡ３、ＧＢ３、ＧＣ３、ＧＣ４、ＧＤ３、ＧＤ４、ＧＥ３、ＧＥ４は半導体基板の表面側に設けることができる。ゲート電極ＧＡ３は検出トランジスタＴＡ３を構成し、ゲート電極ＧＢ３はリセットトランジスタＴＢ３を構成し、ゲート電極ＧＣ３、ＧＣ４は読み出しトランジスタＴＣ２１、ＴＣ２２をそれぞれ構成し、ゲート電極ＧＤ３、ＧＤ４はグローバル読み出しゲートＴＤ２１、ＴＤ２２をそれぞれ構成し、ゲート電極ＧＥ３、ＧＥ４はグローバルリセットトランジスタＴＥ２１、ＴＥ２２をそれぞれ構成することができる。
【０１０６】
ゲート電極ＧＥ３、ＧＥ４とゲート電極ＧＡ３との間には不純物拡散層ＦＨ４７が形成され、ゲート電極ＧＥ３とゲート電極ＧＤ３との間には不純物拡散層ＦＨ４４が形成され、ゲート電極ＧＤ３とゲート電極ＧＣ３との間には不純物拡散層ＦＨ４６が形成され、ゲート電極ＧＣ３、ＧＣ４とゲート電極ＧＢ３との間には不純物拡散層ＦＨ５１が形成され、ゲート電極ＧＥ４とゲート電極ＧＤ４との間には不純物拡散層ＦＨ５３が形成され、ゲート電極ＧＤ４とゲート電極ＧＣ４との間には不純物拡散層ＦＨ４６が形成されている。ゲート電極ＧＡ３を間にして不純物拡散層ＦＨ４７と反対側には不純物拡散層ＦＨ５７が形成され、ゲート電極ＧＢ３を間にして不純物拡散層ＦＨ５１と反対側には不純物拡散層ＦＨ５２が形成されている。ゲート電極ＧＤ３下には不純物拡散層ＦＨ４８、ＦＨ４９、ＦＨ５０が形成され、ゲート電極ＧＤ４下には不純物拡散層ＦＨ５４、ＦＨ５５、ＦＨ５６が形成されている。
【０１０７】
ここで、光電変換層ＰＡ２１、ＰＡ２２は検出トランジスタＴＡ３に対してカラム方向ＣＤに対称になるように配置し、電荷蓄積層ＭＡ２１、ＭＡ２２は検出トランジスタＴＡ３に対してカラム方向ＣＤに対称になるように配置することができる。読み出しトランジスタＴＣ２１、ＴＣ２２、グローバル読み出しゲートＴＤ２１、ＴＤ２２およびグローバルリセットトランジスタＴＥ２１、ＴＥ２２は検出トランジスタＴＡ３に対してカラム方向ＣＤにそれぞれ対称になるように配置することができる。検出トランジスタＴＡ３は、読み出しトランジスタＴＣ２１、ＴＣ２２、グローバル読み出しゲートＴＤ２１、ＴＤ２２およびグローバルリセットトランジスタＴＥ２１、ＴＥ２２にて囲まれるように配置することができる。セルＣＥ２１、ＣＥ２２はカラム方向ＣＤに対して斜め４５°の方向に隣接して配置することができる。
【０１０８】
グローバルリセット信号ＡＲＳＥＴを伝送する配線はゲート電極ＧＥ３、ＧＥ４に接続され、グローバル読み出し信号ＡＲｅａｄを伝送する配線はゲート電極ＧＤ３、ＧＤ４に接続され、リセット電位ＶＲｅｓｅｔを伝送する配線は不純物拡散層ＦＨ５２に接続され、電源電位ＶＤＤを伝送する配線は不純物拡散層ＦＨ４７に接続され、画素信号Ｖｓｉｇ１を伝送する配線は不純物拡散層ＦＨ５７に接続され、読み出し信号Ｒｅａｄ１を伝送する配線はゲート電極ＧＣ３に接続され、読み出し信号Ｒｅａｄ２を伝送する配線はゲート電極ＧＣ４に接続され、リセット信号ＲＥＳＥＴを伝送する配線はゲート電極ＧＢ３に接続されている。ゲート電極ＧＡ３は不純物拡散層ＦＨ５１に接続されている。
【０１０９】
ここで、セルＣＥ２１、ＣＥ２２はカラム方向ＣＤに対して斜め４５°の方向に隣接して配置することにより、読み出し信号Ｒｅａｄ１、Ｒｅａｄ２を伝送する配線と、リセット信号ＲＥＳＥＴを伝送する配線とをセルＣＥ２１、ＣＥ２２間で共有させることができる。このため、読み出し信号Ｒｅａｄ１、Ｒｅａｄ２を伝送する配線と、リセット信号ＲＥＳＥＴを伝送する配線とをセルＣＥ２１、ＣＥ２２間で別個に設ける必要がなくなり、配線数を減らすことができる。
【０１１０】
図１８は、図１７のＣ１−Ｃ２線で切断した断面図である。
図１８において、半導体基板ＳＢ３の裏面側には不純物拡散層ＦＨ４１が形成され、半導体基板ＳＢ３の裏面側の最上層には不純物拡散層ＦＨ４０が形成されている。半導体基板ＳＢ３の表面側にはＰウェルＦＨ４５が形成され、ＰウェルＦＨ４５内にはＰウェルＦＨ４６が形成されている。ＰウェルＦＨ４５はＰウェルＦＨ４６よりも不純物濃度を高くすることができる。ＰウェルＦＨ４６上には、ゲート電極ＧＢ３、ＧＣ３、ＧＤ３、ＧＥ３が形成されている。そして、ＰウェルＦＨ４６内において、ゲート電極ＧＥ３、ＧＤ３間には不純物拡散層ＦＨ４４が形成され、ゲート電極ＧＤ１下には不純物拡散層ＦＨ４６、ＦＨ４８、ＦＨ４９、ＦＨ５０が形成され、ゲート電極ＧＣ３、ＧＢ３間には不純物拡散層ＦＨ５１が形成されている。また、ＰウェルＦＨ４６内において、ゲート電極ＧＥ３を間にして不純物拡散層ＦＨ４４の反対側には不純物拡散層ＦＨ４６が形成され、ゲート電極ＧＢ３を間にして不純物拡散層ＦＨ５１の反対側には不純物拡散層ＦＨ５２が形成されている。不純物拡散層ＦＨ４４、ＦＨ４１間には不純物拡散層ＦＨ４３、ＦＨ４２が深さ方向に順次形成されている。なお、不純物拡散層ＦＨ４１、ＦＨ４２、ＦＨ４３、ＦＨ４７、ＦＨ４８、ＦＨ４９、ＦＨ５０、ＦＨ５１、ＦＨ５２はｎ型とし、不純物拡散層ＦＨ４０、ＦＨ４４はｐ型とすることができる。不純物拡散層ＦＨ４１、ＦＨ４２、ＦＨ４３は不純物濃度が順次高くなるようにすることができる。不純物拡散層ＦＨ４８、ＦＨ４９、ＦＨ５０は不純物濃度が順次高くなるようにすることができる。光電変換層ＰＡ２１と電荷蓄積層ＭＡ２１は少なくとも一部が重なるように配置することができる。なお、光電変換層ＰＡ２１と電荷蓄積層ＭＡ２１とはＰウェルＦＨ４５にて分離することができる。
【０１１１】
半導体基板ＳＢ３の裏面側において、不純物拡散層ＦＨ４０上には透明層ＥＬ２１が設けられ、透明層ＥＬ２１上には色フィルタＦＬ２１を介してマイクロレンズＭＬ２１が設けられている。透明層ＥＬ２１には遮光層ＳＬ２１が埋め込まれている。マイクロレンズＭＬ２１は、電荷蓄積層ＭＡ２１に入射しないようにして半導体基板ＳＢ３の裏面側に入射した光を光電変換層ＰＡ２１に集光することができる。遮光層ＳＬ２１は、半導体基板ＳＢ３の裏面側に入射した光が電荷蓄積層ＭＡ２１に入射しないように遮光することができる。透明層ＥＬ２１は、光電変換層ＰＡ２１とマイクロレンズＭＬ２１との間隔を広げ、光電変換層ＰＡ２１に入射する光の入射角を小さくすることができる。
【０１１２】
ここで、光電変換層ＰＡ２１と電荷蓄積層ＭＡ２１は少なくとも一部が重なるように配置することにより、グローバルシャッタ構造に対応しつつ、画素Ｐの微細化を図ることができる。また、半導体基板ＳＢ３の裏面側に遮光層ＳＬ２１を設けることにより、半導体基板ＳＢ３の裏面側に入射した光が電荷蓄積層ＭＡ２１に入射しないようにすることができる。さらに、半導体基板ＳＢ３の裏面側に透明層ＥＬ２１を設けることにより、光電変換層ＰＡ２１に入射する光の入射角を小さくすることができ、光電変換層ＰＡ２１に集光される光が電荷蓄積層ＭＡ２１に漏れるのを防止することができる。また、半導体基板ＳＢ３の裏面側の最上層に不純物拡散層ＦＨ４０を形成することにより、電荷蓄積層ＭＡ２１へのリーク電流を低減することができる。
【０１１３】
また、半導体基板ＳＢ３の表面側においてＰウェルを２層構造とし、光電変換層ＰＡ２１と電荷蓄積層ＭＡ２１とを分離するＰウェルＦＨ４５の不純物濃度を、チャネルが形成されるＰウェルＦＨ４６の不純物濃度よりも高くすることにより、光電変換層ＰＡ２１と電荷蓄積層ＭＡ２１の分離性を向上させることができる。また、ＰウェルＦＨ４５を設けることにより、光電変換層ＰＡ２１および電荷蓄積層ＭＡ２１の容量を増加させることができ、飽和電子数を増大させることが可能となるとともに、光電変換層ＰＡ２１と電荷蓄積層ＭＡ２１との境界で発生した電荷を光電変換層ＰＡ２１に取り込みやすくすることができる。
【０１１４】
図１９（ａ）は、図１８の光電変換層の不純物拡散層を水平方向に展開した構成を示す断面図、図１９（ｂ）は、図１９（ａ）の構成のポテンシャル分布を示す図である。
図１９（ａ）において、不純物拡散層ＦＨ４１、ＦＨ４２、ＦＨ４３は不純物濃度が順次高くなるように設定することにより、半導体基板ＳＢ３の裏面側から表面側に向かってポテンシャル勾配が形成される。このため、光電変換層ＰＡ２１の裏面側で発生した電荷を表面側に集めることができ、光電変換層ＰＡ２１から電荷蓄積層ＭＡ２１に電荷を円滑に転送させることができる。
【０１１５】
図２０は、第８実施形態に係る２画素１セル構造の概略構成を示す回路図である。
図２０において、１セルには、光電変換層ＰＡ３１、ＰＡ３２、電荷蓄積層ＭＡＡ３、ＭＡＢ３、ＭＡＡ４、ＭＡＢ４、検出トランジスタＴＡ４、リセットトランジスタＴＢ４、読み出しトランジスタＴＣＡ３、ＴＣＢ３、ＴＣＡ４、ＴＣＢ４、グローバルリセットトランジスタＴＥ３１、ＴＥ３２、グローバル読み出しゲートＴＤＡ３、ＴＤＢ３、ＴＤＡ４、ＴＤＢ４が設けられている。また、検出トランジスタＴＡ４とリセットトランジスタＴＢ４と読み出しトランジスタＴＣＡ３、ＴＣＢ３、ＴＣＡ４、ＴＣＢ４との接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。ここで、光電変換層ＰＡ３１、ＰＡ３２には、フォトダイオードＰＤ３１、ＰＤ３２がそれぞれ設けられ、電荷蓄積層ＭＡＡ３、ＭＡＢ３、ＭＡＡ４、ＭＡＢ４には、電荷結合層ＭＤＡ３、ＭＤＢ３、ＭＤＡ４、ＭＤＢ４がそれぞれ設けられている。
【０１１６】
ここで、光電変換層ＰＡ３１、電荷蓄積層ＭＡＡ３、ＭＡＢ３、読み出しトランジスタＴＣＡ３、ＴＣＢ３、グローバルリセットトランジスタＴＥ３１およびグローバル読み出しゲートＴＤＡ３、ＴＤＢ３は１セルの一方の画素Ｐに属し、光電変換層ＰＡ３２、電荷蓄積層ＭＡＡ４、ＭＡＢ４、読み出しトランジスタＴＣＡ４、ＴＣＢ４、グローバルリセットトランジスタＴＥ３２およびグローバル読み出しゲートＴＤＡ４、ＴＤＢ４は１セルの他方の画素Ｐに属することができる。また、フローティングディフュージョンＦＤ、検出トランジスタＴＡ４およびリセットトランジスタＴＢ４は、１セルの２つの画素Ｐで共有されている。
【０１１７】
そして、グローバル読み出しゲートＴＤＡ３および読み出しトランジスタＴＣＡ３は直列に接続され、グローバル読み出しゲートＴＤＢ３および読み出しトランジスタＴＣＢ３は直列に接続され、それらの直列回路はグローバルリセットトランジスタＴＥ３１に並列に接続されている。グローバルリセットトランジスタＴＥ３１とグローバル読み出しゲートＴＤＡ３、ＴＤＢ３との接続点にはフォトダイオードＰＤ３１が接続され、グローバル読み出しゲートＴＤＡ３、ＴＤＢ３には電荷結合層ＭＤＡ３、ＭＤＢ３がそれぞれ結合されている。
【０１１８】
また、グローバル読み出しゲートＴＤＡ４および読み出しトランジスタＴＣＡ４は直列に接続され、グローバル読み出しゲートＴＤＢ４および読み出しトランジスタＴＣＢ４は直列に接続され、それらの直列回路はグローバルリセットトランジスタＴＥ４１に並列に接続されている。グローバルリセットトランジスタＴＥ３２とグローバル読み出しゲートＴＤＡ４、ＴＤＢ４との接続点にはフォトダイオードＰＤ３２が接続され、グローバル読み出しゲートＴＤＡ４、ＴＤＢ４には電荷結合層ＭＤＡ４、ＭＤＢ４がそれぞれ結合されている。
【０１１９】
読み出しトランジスタＴＣＡ３、ＴＣＢ３、ＴＣＡ４、ＴＣＢ４のソースと検出トランジスタＴＡ４のゲートとリセットトランジスタＴＢ４のソースはフローティングディフュージョンＦＤに接続されている。
【０１２０】
グローバルリセットトランジスタＴＥ３１、ＴＥ３２のゲートにはグローバルリセット信号ＡＲＳＥＴが入力され、グローバル読み出しゲートＴＤＡ３、ＴＤＡ４にはグローバル読み出し信号ＡＲｅａｄＡが入力され、グローバル読み出しゲートＴＤＢ３、ＴＤＢ４にはグローバル読み出し信号ＡＲｅａｄＢが入力される。読み出しトランジスタＴＣＡ３、ＴＣＢ３、ＴＣＡ４、ＴＣＢ４のゲートには読み出し信号Ｒｅａｄ１Ａ、Ｒｅａｄ１Ｂ、Ｒｅａｄ２Ａ、Ｒｅａｄ２Ｂがそれぞれ入力され、リセットトランジスタＴＢ４のゲートにはリセット信号ＲＥＳＥＴが入力される。リセットトランジスタＴＢ４のドレインにはリセット電位ＶＲｅｓｅｔが入力され、検出トランジスタＴＡ４のドレインには電源電位ＶＤＤが入力され、検出トランジスタＴＡ４のソースから垂直信号線Vlinに画素信号Ｖｓｉｇが出力される。
【０１２１】
図２１は、図２０の２画素１セル構造のレイアウト構成を示す平面図である。
図２１において、セルＣＥ３１には、光電変換層ＰＡ３１、ＰＡ３２および電荷蓄積層ＭＡＡ３、ＭＡＢ３、ＭＡＡ４、ＭＡＢ４が設けられている。ここで、光電変換層ＰＡ３１、ＰＡ３２は半導体基板の裏面側に設け、電荷蓄積層ＭＡＡ３、ＭＡＢ３、ＭＡＡ４、ＭＡＢ４は半導体基板の表面側に設けることができる。光電変換層ＰＡ３１、ＰＡ３２と電荷蓄積層ＭＡＡ３、ＭＡＢ３、ＭＡＡ４、ＭＡＢ４は少なくとも一部が重なっていてもよい。光電変換層ＰＡ３１、ＰＡ３２上にはマイクロレンズＭＬ３１、ＭＬ３２がそれぞれ設けられている。マイクロレンズＭＬ３１、ＭＬ３２は、電荷蓄積層ＭＡＡ３、ＭＡＢ３、ＭＡＡ４、ＭＡＢ４に入射しないようにして半導体基板の裏面側に入射した光を光電変換層ＰＡ３１、ＰＡ３２に集光することができる。
【０１２２】
また、セルＣＥ３１には、ゲート電極ＧＡ４、ＧＢ４、ＧＣＡ３、ＧＣＢ３、ＧＣＡ４、ＧＣＢ４、ＧＤＡ３、ＧＤＡ４、ＧＤＢ３、ＧＤＢ４、ＧＥ１３、ＧＥ１４が設けられている。これらのゲート電極ＧＡ４、ＧＢ４、ＧＣＡ３、ＧＣＢ３、ＧＣＡ４、ＧＣＢ４、ＧＤＡ３、ＧＤＡ４、ＧＤＢ３、ＧＤＢ４、ＧＥ１３、ＧＥ１４は半導体基板の表面側に設けることができる。ゲート電極ＧＡ４は検出トランジスタＴＡ４を構成し、ゲート電極ＧＢ４はリセットトランジスタＴＢ４を構成し、ゲート電極ＧＣＡ３、ＧＣＢ３、ＧＣＡ４、ＧＣＢ４は読み出しトランジスタＴＣＡ３、ＴＣＢ３、ＴＣＡ４、ＴＣＢ４をそれぞれ構成し、ゲート電極ＧＤＡ３、ＧＤＡ３、ＧＤＡ４、ＧＤＢ４はグローバル読み出しゲートＴＤＡ３、ＴＤＢ３、ＴＤＡ４、ＴＤＢ４をそれぞれ構成し、ゲート電極ＧＥ１３、ＧＥ１４はグローバルリセットトランジスタＴＥ１３、ＴＥ１４をそれぞれ構成することができる。
【０１２３】
ゲート電極ＧＥ１３とゲート電極ＧＤＡ３、ＧＤＢ４との間には不純物拡散層ＦＨ６４が形成され、ゲート電極ＧＤＡ３とゲート電極ＧＣＡ３との間には不純物拡散層ＦＨ６６が形成され、ゲート電極ＧＤＢ３とゲート電極ＧＣＢ３との間には不純物拡散層ＦＨ６６が形成され、ゲート電極ＧＥ１４とゲート電極ＧＤＡ４、ＧＤＢ４との間には不純物拡散層ＦＨ７４が形成され、ゲート電極ＧＤＡ４とゲート電極ＧＣＡ４との間には不純物拡散層ＦＨ６６が形成され、ゲート電極ＧＤＢ４とゲート電極ＧＣＢ４との間には不純物拡散層ＦＨ６６が形成され、ゲート電極ＧＣＡ３、ＧＣＢ３、ＧＣＡ４、ＧＣＢ４とゲート電極ＧＢ４との間には不純物拡散層ＦＨ７１が形成されている。ゲート電極ＧＥ１３を間にして不純物拡散層ＦＨ６４と反対側には不純物拡散層ＦＨ６７が形成され、ゲート電極ＧＥ１４を間にして不純物拡散層ＦＨ７４と反対側には不純物拡散層ＦＨ７３が形成され、ゲート電極ＧＢ４を間にして不純物拡散層ＦＨ７１と反対側には不純物拡散層ＦＨ７２が形成されている。ゲート電極ＧＡ４の両側には不純物拡散層ＦＨ７８、ＦＨ７９が形成されている。ゲート電極ＧＤＡ３下には不純物拡散層ＦＨ６８、ＦＨ６９、ＦＨ７０が形成され、ゲート電極ＧＤＢ３下には不純物拡散層ＦＨ７８、ＦＨ７９、ＦＨ８０が形成され、ゲート電極ＧＤＡ４下には不純物拡散層ＦＨ８１、ＦＨ８２、ＦＨ８３が形成され、ゲート電極ＧＤＢ４下には不純物拡散層ＦＨ７５、ＦＨ７６、ＦＨ７７が形成されている。
【０１２４】
ここで、光電変換層ＰＡ３１、ＰＡ３２は検出トランジスタＴＡ４に対してカラム方向ＣＤに対称になるように配置し、電荷蓄積層ＭＡＡ３、ＭＡＢ３と電荷蓄積層ＭＡＡ４、ＭＡＢ４は検出トランジスタＴＡ４に対してカラム方向ＣＤに対称になるように配置することができる。読み出しトランジスタＴＣＡ３、ＴＣＢ３、ＴＣＡ４、ＴＣＢ４、グローバル読み出しゲートＴＤＡ３、ＴＤＢ３、ＴＤＡ４、ＴＤＢ４およびグローバルリセットトランジスタＴＥ４１、ＴＥ４２は検出トランジスタＴＡ４に対してカラム方向ＣＤにそれぞれ対称になるように配置することができる。ゲート電極ＧＣＡ３、ＧＣＢ３、ＧＤＡ３、ＧＤＢ３は四辺形の各辺にそれぞれ配置し、ゲート電極ＧＢ４、ＧＥ１３はその四辺形の互いに対向する対角位置にそれぞれ配置することができる。ゲート電極ＧＣＡ４、ＧＣＢ４、ＧＤＡ４、ＧＤＢ４は四辺形の各辺にそれぞれ配置し、ゲート電極ＧＢ４、ＧＥ１４はその四辺形の互いに対向する対角位置にそれぞれ配置することができる。セルＣＥ３１、ＣＥ３２はカラム方向ＣＤに対して斜め４５°の方向に隣接して配置することができる。
【０１２５】
グローバルリセット信号ＡＲＳＥＴを伝送する配線はゲート電極ＧＥ１３、ＧＥ１４に接続され、グローバル読み出し信号ＡＲｅａｄＡを伝送する配線はゲート電極ＧＤＡ３、ＧＤＡ４に接続され、グローバル読み出し信号ＡＲｅａｄＢを伝送する配線はゲート電極ＧＤＢ３、ＧＤＢ４に接続され、リセット電位ＶＲｅｓｅｔを伝送する配線は不純物拡散層ＦＨ７２に接続され、電源電位ＶＤＤを伝送する配線は不純物拡散層ＦＨ６７、ＦＨ７３に接続され、画素信号Ｖｓｉｇ２を伝送する配線は不純物拡散層ＦＨ７８に接続され、読み出し信号Ｒｅａｄ１Ａを伝送する配線はゲート電極ＧＣＡ３に接続され、読み出し信号Ｒｅａｄ１Ｂを伝送する配線はゲート電極ＧＣＢ３に接続され、読み出し信号Ｒｅａｄ２Ａを伝送する配線はゲート電極ＧＣＡ４に接続され、読み出し信号Ｒｅａｄ２Ｂを伝送する配線はゲート電極ＧＣＢ４に接続され、リセット信号ＲＥＳＥＴを伝送する配線はゲート電極ＧＢ２に接続されている。ゲート電極ＧＡ２４不純物拡散層ＦＨ７１に接続されている。
【０１２６】
ここで、セルＣＥ３１、ＣＥ３２はカラム方向ＣＤに対して斜め４５°の方向に隣接して配置することにより、読み出し信号Ｒｅａｄ１Ａ、Ｒｅａｄ１Ｂ、Ｒｅａｄ２Ａ、Ｒｅａｄ２Ｂを伝送する配線と、リセット信号ＲＥＳＥＴを伝送する配線とをセルＣＥ３１、ＣＥ３２間で共有させることができる。このため、読み出し信号Ｒｅａｄ１Ａ、Ｒｅａｄ１Ｂ、Ｒｅａｄ２Ａ、Ｒｅａｄ２Ｂを伝送する配線と、リセット信号ＲＥＳＥＴを伝送する配線とをセルＣＥ３１、ＣＥ３２間で別個に設ける必要がなくなり、配線数を減らすことができる。
【０１２７】
図２２は、図２１のＤ１−Ｄ２線で切断した断面図である。
図２２において、半導体基板ＳＢ４の裏面側には不純物拡散層ＦＨ６１が形成され、半導体基板ＳＢ４の裏面側の最上層には不純物拡散層ＦＨ６０が形成されている。半導体基板ＳＢ４の表面側にはＰウェルＦＨ６５が形成され、ＰウェルＦＨ６５内にはＰウェルＦＨ６６が形成されている。ＰウェルＦＨ６５はＰウェルＦＨ６６よりも不純物濃度を高くすることができる。ＰウェルＦＨ６６上には、ゲート電極ＧＢ４、ＧＣＡ３、ＧＤＡ３、ＧＥ１３が形成されている。そして、ＰウェルＦＨ４６内において、ゲート電極ＧＥ１３、ＧＤＡ３間には不純物拡散層ＦＨ６４が形成され、ゲート電極ＧＤＡ３、ＧＣＡ３間には不純物拡散層ＦＨ６６が形成され、ゲート電極ＧＣＡ３、ＧＢ４間には不純物拡散層ＦＨ７１が形成されている。また、ＰウェルＦＨ４６内において、ゲート電極ＧＥ１３を間にして不純物拡散層ＦＨ６４の反対側には不純物拡散層ＦＨ６７が形成され、ゲート電極ＧＢ４を間にして不純物拡散層ＦＨ７１の反対側には不純物拡散層ＦＨ７２が形成されている。不純物拡散層ＦＨ６４、ＦＨ６１間には不純物拡散層ＦＨ６３、ＦＨ６２が深さ方向に順次形成されている。なお、不純物拡散層ＦＨ６１、ＦＨ６２、ＦＨ６３、ＦＨ６７、ＦＨ６８、ＦＨ６９、ＦＨ７０、ＦＨ７１、ＦＨ７２はｎ型とし、不純物拡散層ＦＨ６０、ＦＨ６４はｐ型とすることができる。不純物拡散層Ｈ６１、ＦＨ６２、ＦＨ６３は不純物濃度が順次高くなるようにすることができる。不純物拡散層ＦＨ６８、ＦＨ６９、ＦＨ７０は不純物濃度が順次高くなるようにすることができる。光電変換層ＰＡ３１と電荷蓄積層ＭＡＡ３は少なくとも一部が重なるように配置することができる。なお、光電変換層ＰＡ３１と電荷蓄積層ＭＡＡ３とはＰウェルＦＨ６５にて分離することができる。
【０１２８】
半導体基板ＳＢ４の裏面側において、不純物拡散層ＦＨ６０上には透明層ＥＬ３１が設けられ、透明層ＥＬ３１上には色フィルタＦＬ３１を介してマイクロレンズＭＬ３１が設けられている。透明層ＥＬ３１には遮光層ＳＬ３１が埋め込まれている。マイクロレンズＭＬ３１は、電荷蓄積層ＭＡＡ３に入射しないようにして半導体基板ＳＢ４の裏面側に入射した光を光電変換層ＰＡ３１に集光することができる。遮光層ＳＬ３１は、半導体基板ＳＢ４の裏面側に入射した光が電荷蓄積層ＭＡＡ３に入射しないように遮光することができる。透明層ＥＬ３１は、光電変換層ＰＡ３１とマイクロレンズＭＬ３１との間隔を広げ、光電変換層ＰＡ３１に入射する光の入射角を小さくすることができる。
【０１２９】
ここで、光電変換層ＰＡ３１と電荷蓄積層ＭＡＡ３は少なくとも一部が重なるように配置することにより、グローバルシャッタ構造に対応しつつ、画素Ｐの微細化を図ることができる。また、半導体基板ＳＢ４の裏面側に遮光層ＳＬ３１を設けることにより、半導体基板ＳＢ４の裏面側に入射した光が電荷蓄積層ＭＡＡ３に入射しないようにすることができる。さらに、半導体基板ＳＢ４の裏面側に透明層ＥＬ３１を設けることにより、光電変換層ＰＡ３１に入射する光の入射角を小さくすることができ、光電変換層ＰＡ３１に集光される光が電荷蓄積層ＭＡＡ３に漏れるのを防止することができる。また、半導体基板ＳＢ４の裏面側の最上層に不純物拡散層ＦＨ６０を形成することにより、電荷蓄積層ＭＡＡ３へのリーク電流を低減することができる。
【０１３０】
また、半導体基板ＳＢ４の表面側においてＰウェルを２層構造とし、光電変換層ＰＡ３１と電荷蓄積層ＭＡＡ３とを分離するＰウェルＦＨ４５の不純物濃度を、チャネルが形成されるＰウェルＦＨ４６の不純物濃度よりも高くすることにより、光電変換層ＰＡ３１と電荷蓄積層ＭＡＡ３の分離性を向上させることができる。また、ＰウェルＦＨ４５を設けることにより、光電変換層ＰＡ３１および電荷蓄積層ＭＡＡ３の容量を増加させることができ、飽和電子数を増大させることが可能となるとともに、光電変換層ＰＡ３１と電荷蓄積層ＭＡＡ３との境界で発生した電荷を光電変換層ＰＡ３１に取り込みやすくすることができる。
【０１３１】
なお、図２２の光電変換層および電荷蓄積層の不純物拡散層のポテンシャル分布は図１９（ｂ）と同様である。ここで、不純物拡散層ＦＨ６１、ＦＨ６２、ＦＨ６３は不純物濃度が順次高くなるように設定することにより、半導体基板ＳＢ４の裏面側から表面側に向かってポテンシャル勾配が形成される。このため、光電変換層ＰＡ３１の裏面側で発生した電荷を表面側に集めることができ、光電変換層ＰＡ３１から電荷蓄積層ＭＡＡ３に電荷を円滑に転送させることができる。
【０１３２】
また、上述した実施形態では、２画素１セル構造を例にとって説明したが、１画素１セル構造または４画素１セル構造などのその他の構造であってもよい。また、上述した実施形態では、行選択を行うアドレストランジスタを用いることなく行選択を行う方法について説明したが、行選択を行うアドレストランジスタを各セルに設けるようにしてもよい。
【０１３３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３４】
１  画素アレイ部、２  垂直走査回路、３  負荷回路、４  カラムＡＤＣ回路、５  水平走査回路、６  基準電圧発生回路、７  タイミング制御回路、８  グローバルシャッタ制御部、ＰＣ  画素、Ｖｌｉｎ  垂直信号線、Ｈｌｉｎ  水平制御線
【図１】
2014165399.tif 000003
【図２】
2014165399.tif 000004
【図３】
2014165399.tif 000005
【図４】
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【図５】
2014165399.tif 000007
【図６】
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【図７】
2014165399.tif 000009
【図８】
2014165399.tif 000010
【図９】
2014165399.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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