(57)【要約】  チップサイズパッケージ型の半導体装置（１）であって、高々２種類の電位に接続される複数の電極を備え、複数の電極のうち、第１電位に接続される第１電極（５１）と第２電位に接続される第２電極（５２）との任意の組み合わせについて、第１電極（５１）と第２電極（５２）との最近接点同士がチップ辺に対して傾いた直線（４４）上にある。第１電極（５１）及び第２電極（５２）の各々は、上面視で、幅が一定値ｗ以下の帯状領域（４５）内に設けられていてもよい。
2017002368.tif 000002
【特許請求の範囲】
【請求項１】
チップサイズパッケージ型の半導体装置であって、
高々２種類の電位に接続される複数の電極を備え、
前記複数の電極のうち、第１電位に接続される第１電極と第２電位に接続される第２電極との任意の組み合わせについて、前記第１電極と前記第２電極との最近接点同士がチップ辺に対して傾いた直線上にある、
半導体装置。
【請求項２】
前記複数の電極の各々は、上面視で、幅が一定値以下の帯状領域内に設けられている、
請求項１に記載の半導体装置。
【請求項３】
前記幅が２５０μｍ以下である、
請求項２に記載の半導体装置。
【請求項４】
前記複数の電極の各々は、上面視で、少なくとも１７０μｍの幅を有する、
請求項２に記載の半導体装置。
【請求項５】
複数の前記第１電極が前記半導体装置の主電流の経路に設けられ、
１以上の前記第２電極が前記主電流の制御信号の経路に設けられている、
請求項１に記載の半導体装置。
【請求項６】
１以上の前記第１電極が前記半導体装置の主電流の経路に設けられ、
１以上の前記第２電極が前記主電流の制御信号の経路に設けられており、
前記第１電極の面積は前記第２電極の面積よりも大きい、
請求項１に記載の半導体装置。
【請求項７】
前記半導体装置は上面視で長方形であり、
前記第１電極は、前記長方形の短辺方向に長い長尺形状に設けられている、
請求項６に記載の半導体装置。
【請求項８】
前記半導体装置は上面視で長方形であり、
前記第１電極は、前記長方形の長辺方向に長い長尺形状に設けられている、
請求項６に記載の半導体装置。
【請求項９】
チップサイズパッケージ型の半導体装置であって、
前記半導体装置を２分した第１領域と第２領域とに、請求項６に記載の半導体装置である第１半導体装置と第２半導体装置とをそれぞれ備え、
前記第１半導体装置は、前記第１領域に形成された縦型の第１金属酸化物半導体トランジスタであり、前記第１半導体装置の前記第１電極及び前記第２電極は、それぞれ前記第１金属酸化物半導体トランジスタのソース電極及びゲート電極であり、
前記第２半導体装置は、前記第２領域に形成された縦型の第２金属酸化物半導体トランジスタであり、前記第２半導体装置の前記第１電極及び前記第２電極は、それぞれ前記第２金属酸化物半導体トランジスタのソース電極及びゲート電極であり、
前記第１金属酸化物半導体トランジスタのドレインと前記第２金属酸化物半導体トランジスタのドレインとを接続する導体が、前記ソース電極及び前記ゲート電極が設けられた前記半導体装置の主面の反対主面に設けられている、
半導体装置。
【請求項１０】
前記第１領域及び前記第２領域に、前記第１金属酸化物半導体トランジスタの活性領域及び前記第２金属酸化物半導体トランジスタの活性領域がそれぞれ設けられ、
前記活性領域の、前記第１領域と前記第２領域との境界に直交する方向での一端領域及び他端領域のそれぞれに１以上の前記第１電極が設けられている、
請求項９に記載の半導体装置。
【請求項１１】
前記第１領域及び前記第２領域に、前記第１金属酸化物半導体トランジスタの活性領域及び前記第２金属酸化物半導体トランジスタの活性領域がそれぞれ設けられ、
前記活性領域を、前記第１領域と前記第２領域との境界に直交する方向にＮ分割（Ｎは２以上の整数）した領域のそれぞれに１以上の前記第１電極が設けられている、
請求項９に記載の半導体装置。
【請求項１２】
前記半導体装置の前記第１領域と前記第２領域との境界と平行な方向の寸法を、前記境界と垂直な方向の寸法で除したアスペクト比が、１より大きい、
請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置に関し、特には、ＣＳＰ（チップサイズパッケージ）型の半導体装置に関する。
【背景技術】
【０００２】
従来、チップサイズと同等かわずかに大きいパッケージで構成されたＣＳＰ型の半導体装置が実用化されている。ＣＳＰ型の半導体装置は、高密度実装に優れ、セットの小型化及び軽量化に貢献するものである（例えば、特許文献１、２を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−５８８２９号公報
【特許文献２】特開２００２−３６８２１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のＣＳＰ型の半導体装置では、装置の小ささのために、例えば、電極の接続抵抗の低減、異電位電極間のショート防止、プリント配線基板への安定的な取り付けなど、電気特性や実装の信頼性の面で改善の余地がある。【０００５】
そこで、本開示は、前記の問題を解決するため、電気特性及び実装の信頼性に優れたＣＳＰ型の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本開示に係る半導体装置の一態様は、チップサイズパッケージ型の半導体装置であって、高々２種類の電位に接続される複数の電極を備え、前記複数の電極のうち、第１電位に接続される第１電極と第２電位に接続される第２電極との任意の組み合わせについて、前記第１電極と前記第２電極との最近接点同士がチップ辺に対して傾いた直線上にあるものである。【０００７】
この構成によれば、前記第１電極と前記第２電極との最近接点同士がチップ辺と平行な直線上にある配置と比べて、電極の大きさが同じであれば電極間の距離を離すことができ、電極同士のショートを防止できる。また、電極間の距離が同じであれば電極の面積を増やすことができ、電極の接続抵抗を低減できる。すなわち、この構成によれば、電気特性（電極の接続抵抗の低減）と実装の信頼性（異電位電極間でのショート防止）とのトレードオフを改善することができる。
【発明の効果】
【０００８】
本開示に係る半導体装置によれば、電気特性及び実装の信頼性に優れたＣＳＰ型の半導体装置が提供できる。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１の実施形態に係る半導体装置の外観の一例を示す斜視図である。
【図２】図２は、第１の実施形態に係る双方向トランジスタの構成の一例を示す断面図である。
【図３】図３は、第１の実施形態に係る双方向トランジスタの構成の一例を示す斜視図である。
【図４Ａ】図４Ａは、第１の実施形態に係る双方向トランジスタの使用例を示す回路図である。
【図４Ｂ】図４Ｂは、比較例に係る単方向トランジスタの使用例を示す回路図である。
【図４Ｃ】図４Ｃは、第１の実施形態に係る双方向トランジスタの使用例を示す回路図である。
【図５】図５は、第１の実施形態に係る電極配置の一例を示す上面図である。
【図６Ａ】図６Ａは、比較例に係る電極配置の一例を示す上面図である。
【図６Ｂ】図６Ｂは、比較例に係る電極配置の一例を示す上面図である。
【図６Ｃ】図６Ｃは、比較例に係る電極配置の一例を示す上面図である。
【図７】図７は、第１の実施形態に係る電極配置の効果を説明する平面図である。
【図８Ａ】図８Ａは、比較例に係る双方向トランジスタにおける電流分布の一例を示す図である。
【図８Ｂ】図８Ｂは、比較例に係る双方向トランジスタにおける電流分布の一例を示す図である。
【図８Ｃ】図８Ｃは、第１の実施形態に係る双方向トランジスタにおける電流分布の一例を示す図である。
【図９Ａ】図９Ａは、第２の実施形態に係る電極配置の一例を示す上面図である。
【図９Ｂ】図９Ｂは、第２の実施形態に係る電極配置の一例を示す上面図である。
【図９Ｃ】図９Ｃは、第２の実施形態に係る電極配置の一例を示す上面図である。
【図１０Ａ】図１０Ａは、第２の実施形態に係る電極配置の一例を示す上面図である。
【図１０Ｂ】図１０Ｂは、第２の実施形態に係る電極配置の一例を示す上面図である。
【図１０Ｃ】図１０Ｃは、第２の実施形態に係る電極配置の一例を示す上面図である。
【図１１】図１１は、電極サイズとボイド面積比との関係の一例を示すグラフである。
【図１２】図１２は、はんだペーストの好適な施工条件の一例を示すグラフである。
【図１３Ａ】図１３Ａは、変形例に係る電極配置の一例を示す上面図である。
【図１３Ｂ】図１３Ｂは、変形例に係る電極配置の一例を示す上面図である。
【図１３Ｃ】図１３Ｃは、変形例に係る電極配置の一例を示す上面図である。
【図１３Ｄ】図１３Ｄは、変形例に係る電極配置の一例を示す上面図である。
【図１４】図１４は、ソース電極の離間距離とオン抵抗との関係の一例を示すグラフである。
【図１５Ａ】図１５Ａは、電極位置によりオン抵抗が変動するメカニズムを説明する図である。
【図１５Ｂ】図１５Ｂは、電極位置によりオン抵抗が変動するメカニズムを説明する図である。
【図１６Ａ】図１６Ａは、第３の実施の形態に係る電極配置の一例を示す上面図である。
【図１６Ｂ】図１６Ｂは、第３の実施の形態に係る電極配置の一例を示す上面図である。
【図１７Ａ】図１７Ａは、第３の実施の形態に係る電極配置の一例を示す上面図である。
【図１７Ｂ】図１７Ｂは、第３の実施の形態に係る電極配置の一例を示す上面図である。
【図１８】図１８は、双方向トランジスタの外形のアスペクト比とオン抵抗との関係の一例を示すグラフである。
【発明を実施するための形態】
【００１０】
上記課題を解決するため、本開示に係る半導体装置の一態様は、チップサイズパッケージ型の半導体装置であって、高々２種類の電位に接続される複数の電極を備え、前記複数の電極のうち、第１電位に接続される第１電極と第２電位に接続される第２電極との任意の組み合わせについて、前記第１電極と前記第２電極との最近接点同士がチップ辺に対して傾いた直線上にあるものである。
【００１１】
この構成によれば、前記第１電極と前記第２電極との最近接点同士がチップ辺と平行な直線上にある配置と比べて、電極の大きさが同じであれば電極間の距離を離すことができ、電極同士のショートを防止できる。また、電極間の距離が同じであれば電極の面積を増やすことができ、電極の接続抵抗を低減できる。すなわち、この構成によれば、電気特性（電極の接続抵抗の低減）と実装の信頼性（異電位電極間でのショート防止）とのトレードオフを改善することができる。
【００１２】
また、前記複数の電極の各々は、上面視で、幅が一定値以下の帯状領域内に設けられていてもよい。
【００１３】
この構成によれば、前記電極の幅が前記一定値以下に制限されるので、前記半導体装置を実装する際に導電性接合材料（例えば、はんだなど）が前記電極の全体に容易に広がることができ、当該導電性接合部材にボイドが生じにくくなる。つまり、ボイドの抑制により、実装の信頼性が向上する。
【００１４】
また、前記帯状領域の前記幅が２５０μｍ以下であってもよい。
【００１５】
この構成によれば、本発明者らによる具体的な実験の結果に基づいて、ボイドを抑制するための前記幅の上限値が規定される。
【００１６】
また、前記複数の電極の各々は、上面視で、少なくとも１７０μｍの幅を有してもよい。
【００１７】
この構成によれば、過度に細いパターンではんだペーストをステンシル印刷する場合に生じるはんだペースト残り（はんだペーストが型板に残ってしまい、基板に付かない不具合）の懸念が軽減される。特に、前記電極の幅の下限値を１７０μｍで規定することは、本発明者らによる具体的な実験の結果に基づいて、厚さが８０μｍの標準的な型板を用いた場合のはんだペースト残りを回避するために有効である。
【００１８】
また、複数の前記第１電極が前記半導体装置の主電流の経路に設けられ、１以上の前記第２電極が前記主電流の制御信号の経路に設けられていてもよい。また、前記１以上の前記第１電極が前記半導体装置の主電流の経路に設けられ、１以上の前記第２電極が前記主電流の制御信号の経路に設けられており、前記第１電極の面積は前記第２電極の面積よりも大きくてもよい。
【００１９】
これらの構成によれば、前記第１電極と前記第２電極とを同じ面積で同数設ける場合と比べて、前記主電流の経路の抵抗を前記制御信号の経路の抵抗よりも小さくできる。これにより、前記制御信号の経路よりも大きな電流を扱うことが想定される前記主電流の経路の抵抗を最適化することができる。これらの構成は、例えば、前記半導体装置がトランジスタである場合、当該トランジスタのオン抵抗を低減するために適している。
【００２０】
また、前記半導体装置は上面視で長方形であり、前記第１電極は、前記長方形の短辺方向に長い長尺形状に設けられていてもよい。
【００２１】
この構成によれば、前記第１電極の長手方向がチップの短辺方向になるので、前記第１電極の長手方向をチップの長辺方向に向ける場合と比べて、アンダーフィルの施工性が向上する。具体的には、アンダーフィル材を流す距離が短縮することで、アンダーフィル材の充填性が向上する。
【００２２】
また、前記半導体装置は上面視で長方形であり、前記第１電極は、前記長方形の長辺方向に長い長尺形状に設けられていてもよい。
【００２３】
ここで、長さ（長手方向の寸法）は任意で、幅（短手方向の寸法）に上限がある（例えば、前述したボイドの防止など）前記第１電極を用いて、前記半導体装置の長辺方向の長さで駆動能力が規定されるトランジスタを構成することを考える。
【００２４】
このとき、前記第１電極の短手方向を前記半導体装置の長辺方向に向ける構成によれば、所望の駆動能力を得るために、前記第１電極の幅に応じた複数の前記第１電極を並べて配置する必要がある。この場合、得られる駆動能力が離散的になり、任意の駆動能力を得るために前記第１電極の形状や配置の調整が必要になる。
【００２５】
これに対し、前述の構成によれば、前記第１電極の長手方向をチップの長辺方向に向けることで、前記第１電極を前記半導体装置の長辺方向に任意の長さで配置することができる。これにより、トランジスタの駆動能力を任意の連続量で設計することが可能になり、設計の合理化に役立つ。
【００２６】
また、本開示に係る半導体装置の一態様は、チップサイズパッケージ型の半導体装置であって、前記半導体装置を２分した第１領域と第２領域とに、前述した半導体装置である第１半導体装置と第２半導体装置とをそれぞれ備え、前記第１半導体装置は、前記第１領域に形成された縦型の第１金属酸化物半導体トランジスタであり、前記第１半導体装置の前記第１電極及び前記第２電極は、それぞれ前記第１金属酸化物半導体トランジスタのソース電極及びゲート電極であり、前記第２半導体装置は、前記第２領域に形成された縦型の第２金属酸化物半導体トランジスタであり、前記第２半導体装置の前記第１電極及び前記第２電極は、それぞれ前記第２金属酸化物半導体トランジスタのソース電極及びゲート電極であり、前記第１金属酸化物半導体トランジスタのドレインと前記第２金属酸化物半導体トランジスタのドレインとを接続する導体が、前記ソース電極及び前記ゲート電極が設けられた前記半導体装置の主面の反対主面に設けられている。
【００２７】
この構成によれば、何れの方向にも完全な電流遮断が可能な双方向トランジスタが構成される。そして、当該双方向トランジスタでの電気特性（オン抵抗の低減）と実装の信頼性（ソース電極とゲート電極との間のショート防止、ボイドの抑制）とのトレードオフを改善することができる。
【００２８】
また、前記第１領域及び前記第２領域に、前記第１金属酸化物半導体トランジスタの活性領域及び前記第２金属酸化物半導体トランジスタの活性領域がそれぞれ設けられ、前記活性領域の、前記第１領域と前記第２領域との境界に直交する方向での一端領域及び他端領域のそれぞれに１以上の前記第１電極が設けられていてもよい。
【００２９】
この構成によれば、前記活性領域を両端まで有効に利用して電流を流すことができるので、オン抵抗の低減に役立つ。
【００３０】
また、前記第１領域及び前記第２領域に、前記第１金属酸化物半導体トランジスタの活性領域及び前記第２金属酸化物半導体トランジスタの活性領域がそれぞれ設けられ、前記活性領域を、前記第１領域と前記第２領域との境界に直交する方向にＮ分割（Ｎは２以上の整数）した領域のそれぞれに１以上の前記第１電極が設けられていてもよい。
【００３１】
この構成によれば、前記活性領域を全域で万遍なく利用して電流を流すことができるので、オン抵抗の低減に役立つ。
【００３２】
また、前記半導体装置の前記第１領域と前記第２領域との境界と平行な方向の寸法を、前記境界と垂直な方向の寸法で除した値が、１より大きくてもよい。
【００３３】
この構成によれば、前記第１金属酸化物半導体トランジスタと前記第２金属酸化物半導体トランジスタとを流れる電流の経路が、より広くかつより短くなるので、オン抵抗の低減に役立つ。
【００３４】
以下、本開示に係る半導体装置について、図面を参照しながら具体的に説明する。
【００３５】
なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００３６】
（第１の実施形態）
第１の実施形態に係る半導体装置は、ＣＳＰ型の半導体装置であって、当該半導体装置を２分した第１領域と第２領域とに、第１半導体装置と第２半導体装置とをそれぞれ備えるものである。前記第１半導体装置と前記第２半導体装置とは、電気特性及び実装の信頼性を向上するための後述する配置位置に、それぞれ複数の電極を有している。
【００３７】
図１は、第１の実施形態に係る半導体装置の外観の一例を示す斜視図である。図１に示すように、半導体装置１は、半導体装置１を２分した第１領域と第２領域とに、それぞれ金属酸化物半導体で構成されるトランジスタ１０とトランジスタ２０とを備える。ここで、トランジスタ１０及びトランジスタ２０は、それぞれ第１半導体装置及び第２半導体装置の一例である。
【００３８】
トランジスタ１０は、例えば、金属酸化物半導体トランジスタであり、ソース電位に接続されるソース電極１１、及びゲート電位に接続されるゲート電極１２を有している。ここで、ソース電極１１及びゲート電極１２は、それぞれ前記第１半導体装置の第１電極及び第２電極の一例である。ソース電極１１は、トランジスタ１０の主電流であるソース電流の経路に設けられ、ゲート電極１２は、ソース電流の制御信号であるゲート信号の経路に設けられている。
【００３９】
トランジスタ２０は、例えば、金属酸化物半導体トランジスタであり、ソース電位に接続されるソース電極２１、及びゲート電位に接続されるゲート電極２２を有している。ここで、ソース電極２１及びゲート電極２２は、それぞれ前記第２半導体装置の第１電極及び第２電極の一例である。ソース電極２１は、トランジスタ２０の主電流であるソース電流の経路に設けられ、ゲート電極２２は、ソース電流の制御信号であるゲート信号の経路に設けられている。
【００４０】
トランジスタ１０のドレインとトランジスタ２０のドレインとは、ソース電極１１、２１及びゲート電極１２、２２の反対主面に設けられた導体（図示せず）で接続されている。
【００４１】
ここで、ソース電極１１、２１及びゲート電極１２、２２は、端子、パッド又はランドなどとも称される導体であり、半導体装置１の外観に露出し、はんだ付けなどによる主基板との電気的な接続及び機械的な固定に用いられる導体を意図している。トランジスタ１０、２０には、それぞれのソース電位及びゲート電位以外の電位に接続される電極は設けられていない。
【００４２】
図２は、半導体装置１の構成の一例を示す断面図であり、図１のＩＩ−ＩＩ断面を示している。図２に示すように、半導体装置１は、金属酸化物半導体で構成された基板に、ドレイン領域３２及び電流制御領域１８、２８を形成し、ゲート導体１５、２５及びゲート絶縁膜１６、２６を埋め込み、ソース領域１４、２４を形成して構成されている。電流制御領域１８、２８は、ドレイン領域３２によって分離されている。ゲート導体１５、２５は、図外の断面において図１のゲート電極１２、２２にそれぞれ接続されている。また、ドレイン領域３２に接続するドレイン導体３１が設けられている。
【００４３】
電流制御領域１８、２８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通してソース領域１４、２４に接続するソース導体１３、２３が設けられている。層間絶縁層３４及びソース導体１３、２３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通してソース導体１３、２３にそれぞれ接続するソース電極１１、２１が設けられている。
【００４４】
ゲート導体１５、２５に印加される電位に応じて、電流制御領域１８、２８のゲート絶縁膜１６、２６の近傍にチャネルが形成され、トランジスタ１０、２０が導通する。以下では、トランジスタ１０、２０のチャネルが形成される領域を、それぞれ活性領域１９、２９と称する。
【００４５】
図３は、活性領域１９の詳細な構成の一例を示す斜視図である。図３では、ボディコンタクト１７を示している。ボディコンタクト１７とソース領域１４との接合により、ボディダイオードが形成される。活性領域２９においても同様のボディダイオードが形成される。
【００４６】
このような構成により、半導体装置１は、双方向トランジスタとして機能する。以下では、半導体装置１で構成される双方向トランジスタを、同じ符号を用いて、双方向トランジスタ１として参照する。
【００４７】
図４Ａは、双方向トランジスタ１の充放電回路への応用例を示す回路図である。図４Ａの応用例において、双方向トランジスタ１は、制御ＩＣ２から与えられる制御信号に応じて、電池３から負荷４への放電及び負荷４から電池３への充電を制御する。
【００４８】
図４Ｂは、同様の応用例を、単方向のトランジスタ１０のみで構成した場合の回路図である。図４Ｂでは、放電電流はトランジスタ１０をオフ状態にすることで停止できるが、充電電流はトランジスタ１０をオフ状態にしても前述したボディダイオードを順方向に流れるために停止することができない。そこで、放電及び充電の何れの方向にも完全な電流遮断を可能とするために、双方向トランジスタが必要となる。
【００４９】
図４Ｃは、再び、図４Ａの応用例を示す回路図である。図４Ｃに示すように、放電電流は、トランジスタ１０をオフ状態にすることにより遮断され、充電電流は、トランジスタ２０をオフ状態にすることにより遮断される。
【００５０】
以下では、双方向トランジスタ１における、ソース電極１１、２１及びゲート電極１２、２２の配置位置について、詳細に説明する。
【００５１】
図５は、双方向トランジスタ１の電極配置の一例を示す上面図である。図５に示すように、トランジスタ１０には、４つのソース電極１１と、１つのゲート電極１２とが設けられている。トランジスタ１０では、ソース電極１１とゲート電極１２との任意の組み合わせについて、ソース電極１１とゲート電極１２との最近接点４３同士がチップ辺４１、４２に対して傾いた直線４４上にある。つまり、ソース電極１１とゲート電極１２とが、斜めに配置される。
【００５２】
トランジスタ２０についても同様に、４つのソース電極２１と、１つのゲート電極２２とが設けられている。トランジスタ２０では、ソース電極２１とゲート電極２２との任意の組み合わせについて、ソース電極２１とゲート電極２２との最近接点４３同士がチップ辺４１、４２に対して傾いた直線４４上にある。つまり、ソース電極２１とゲート電極２２とが、斜めに配置される。
【００５３】
このようなソース電極１１、２１及びゲート電極１２、２２の配置位置で得られる効果について、比較例との対比に基づいて説明する。
【００５４】
図６Ａは、比較例に係る電極配置の一例を示す上面図である。図６Ａでは、双方向トランジスタ７のソース電極７１及びゲート電極７２として、本発明者らが初期に検討した電極の配置位置を示している。双方向トランジスタ７では、ソース電極７１及びゲート電極７２がチップ辺と平行な直線上に配置されている。
【００５５】
双方向トランジスタ７に対し、オン抵抗を低減すべく、ソース電極７１の面積を増加させることを考える。
【００５６】
図６Ｂは、比較例に係る電極配置の一例を示す上面図である。図６Ｂの双方向トランジスタ８では、ソース電極８１を長手方向に延長することにより面積を増加させている。この配置位置では、ソース電極８１とゲート電極８２との離間距離が短くなり、ソース電極８１とゲート電極８２との間のショートの懸念が増大する。
【００５７】
図６Ｃは、比較例に係る電極配置の一例を示す上面図である。図６Ｃの双方向トランジスタ９では、ソース電極９１を短手方向に延長することにより面積を増加させている。この配置位置では、ソース電極９１とゲート電極９２との離間距離は維持される反面、ソース電極９１の幅が広くなり、ソース電極９１をはんだ付けする際にボイドが生じ易くなる。
【００５８】
そこで、図５のように、ソース電極１１とゲート電極１２との最近接点４３同士をチップ辺４１、４２に対して傾いた直線４４上に配置することで、ソース電極１１の面積を増加させつつショート懸念及びボイド懸念を緩和する。
【００５９】
図７は、図５の配置位置による効果を説明するための図である。図７には、比較のため、ゲート電極１２との最近接点同士がチップ辺４１と平行な直線４４ａ上にあり、かつ距離Ａ離間して配置したソース電極１１ａを示している。
【００６０】
これに対し、ソース電極１１ｂを、ゲート電極１２との最近接点同士がチップ辺４１、４２に対して傾いた直線４４ｂ上にくる位置に配置する。これにより、ソース電極１１ａとソース電極１１ｂとが同じ大きさであれば、チップ辺までのクリアランスを維持したまま、ソース電極１１ｂをゲート電極１２から距離Ａよりも長い距離Ｂ離すことができる。そのため、ソース電極１１ｂでは、ソース電極１１ａと比べてショートの防止効果が向上する。
【００６１】
また、ソース電極１１ｃを、ゲート電極１２との最近接点同士がチップ辺４１、４２に対して傾いた直線４４ｃ上にくる位置に配置する。これにより、ゲート電極１２までの離間がソース電極１１ａとソース電極１１ｃとで同じ距離Ａであれば、チップ辺までのクリアランスを維持したまま、ソース電極１１ｃをソース電極１１ａよりも大きく設けることができる。そのため、ソース電極１１ｃではソース電極１１ａと比べて、オン抵抗を低減できる。
【００６２】
本発明者らは、オン抵抗の低減効果を、双方向トランジスタに流れる電流分布のシミュレーションに基づいて確認した。以下、当該シミュレーションの結果について説明する。
【００６３】
図８Ａ、図８Ｂ、図８Ｃは、それぞれ、双方向トランジスタ７のＶＩＩＩＡ−ＶＩＩＩＡ断面、双方向トランジスタ９のＶＩＩＩＢ−ＶＩＩＩＢ断面、及び双方向トランジスタ１のＶＩＩＩＣ−ＶＩＩＩＣ断面に流れる電流分布のシミュレーション結果を示す図である。図８Ａ、図８Ｂ、図８Ｃでは、断面の各部を、電流密度が大きいほど濃い色で表している。
【００６４】
図８Ｂの双方向トランジスタ９での電流密度は、ソース電極を幅広に設けたことで、図８Ａの双方向トランジスタ７での電流密度よりも全体的に大きくなっている。また、図８Ｃの双方向トランジスタ１での電流密度は、双方向トランジスタ９の幅広のソース電極の両端の対応位置に２つのソース電極を配置したことで、図８Ｂの双方向トランジスタ９での電流密度と略同等の大きさになっている。また、図８Ａ及び図８Ｃの破線枠内の比較から、双方向トランジスタ１では、双方向トランジスタ７と比べて、周縁部まで大きな電流密度が得られる。
【００６５】
この結果から、双方向トランジスタ１のソース電極の配置位置によれば、ソース電極を幅広に設けた双方向トランジスタ９と略同等の電流密度の増加（つまりオン抵抗の低減）を、ボイドの懸念を増やすことなく達成できることが分かる。なお、ソース電極の幅とボイドとの関係については、後ほど詳述する。
【００６６】
（第２の実施形態）
第１の実施形態では、双方向トランジスタ１の具体例を用いて、電極の配置位置により半導体装置の電気特性及び実装の信頼性を向上する効果を説明したが、当該効果は、双方向トランジスタ１には限定されない。当該効果は、半導体装置の機能に関わらず、電極の特徴的な配置位置によって達成されるため、双方向トランジスタ以外にも、単方向トランジスタやダイオードなどのＣＳＰ型の半導体装置で広く得ることができる。
【００６７】
従って、ＣＳＰ型の半導体装置であって、高々２種類の電位に接続される複数の電極を備え、前記複数の電極のうち、第１電位に接続される第１電極と第２電位に接続される第２電極との任意の組み合わせについて、前記第１電極と前記第２電極との最近接点同士がチップ辺に対して傾いた直線上にあるものは、本発明に含まれる。
【００６８】
第２の実施形態では、ＣＳＰ型の半導体装置に適用される電極の配置位置について、より詳細に説明する。
【００６９】
図９Ａ、図９Ｂ、図９Ｃは、半導体装置の第１電極５１と第２電極５２との配置例を示す上面図である。図９Ａ、図９Ｂ、図９Ｃに示すように、第１電極５１と第２電極５２との任意の組み合わせについて、第１電極５１と第２電極５２との最近接点同士がチップ辺に対して傾いた直線４４上にくる位置に配置される。第１電極５１の個数及び第２電極５２の個数は特には限定されない。図９Ｃのように、第２電極５２が複数設けられていてもよい。
【００７０】
このような配置位置によれば、前述したように、第１電極５１と第２電極５２との最近接点同士がチップ辺と平行な直線上にある場合と比べて、第１電極５１と第２電極５２との離間距離を大きく取ることができ、ショート懸念を低減できる。また、第１電極５１と第２電極５２との離間距離を維持して、電極をより大きく設けることができ、電極の接続抵抗を低減できる。
【００７１】
また、第１電極５１の各々は、上面視で、幅が一定値以下の帯状領域内に設けられていてもよい。
【００７２】
図１０Ａ、図１０Ｂ、図１０Ｃは、そのような半導体装置の第１電極５１と第２電極５２との配置例を示す上面図である。図１０Ａ、図１０Ｂ、図１０Ｃに示すように、第１電極５１は、幅ｗの帯状領域４５内に設けられている。帯状領域４５の形状は特には限定されない。図１０Ｃのように、屈曲した形状であってもよく、また、蛇行した形状であってもよい。
【００７３】
このような配置位置によれば、第１電極５１を長尺形状に設ける場合の短手方向の寸法を幅ｗ以下に抑制できるので、半導体装置を実装する際に第１電極５１にボイドが生じにくくなる。
【００７４】
本発明者らは、独自の実験により、ボイドを抑制するために好適な幅ｗの上限値が２５０μｍであることを見出した。当該実験では、直径が２５０μｍ、３５０μｍ、４５０μｍの円形の電極をそれぞれ所定数用意し、当該電極に実際にはんだをリフローし、ボイドの発生状態を観察した。そして、電極の面積に占めるボイドの面積の割合（以下、ボイド面積比）ごとに電極の個数を集計した。
【００７５】
図１１は、直径が２５０μｍ、３５０μｍ、４５０μｍの電極について、ボイド面積比ごとの電極の個数を示す度数分布グラフである。図１１に見られるように、電極サイズが小さいほど、ボイド面積比の小さい電極が出現し易く、直径が２５０μｍの円形の電極では、ほぼ全ての電極で、ボイド面積比が１２％以下となった。
【００７６】
この結果から、実装の際に第１電極５１で生じるボイドを抑制するために、第１電極５１を幅２５０μｍ以下の帯状領域４５内に設けることが有効である。
【００７７】
なお、第１電極５１の幅には好適な下限値も存在する。第１電極５１が過度に細いと、はんだペーストをステンシル印刷で適切に印刷できないからである。
【００７８】
本発明者らは、独自の実験により、はんだペーストを適切に印刷するために好適な第１領域の幅の下限値が１７０μｍであることを見出した。当該実験では、複数の厚さの型板にそれぞれ複数の直径の円形の開口を設け、当該複数の型板で実際にはんだペーストを印刷し、はんだペーストの印刷状態を観察した。そして、はんだペーストが型板に残ってしまい適切に印刷できない不具合（以下、はんだペースト残りと言う）の発生状況を確認した。
【００７９】
図１２は、はんだペースト残りの発生状況を表すグラフであり、横軸に開口径を表し、縦軸に開口の底面積で側面積を除した値（以下、面積比）を表している。はんだペースト残りは、開口径には依存せず、前記面積比が０．５以下のときに発生し易いことを確認した。図１２中の斜線は、厚さが８０μｍの標準的な型板を用いた場合の開口径と面積比との関係を表している。厚さが８０μｍの型板では、開口径が１７０μｍ以下になると、はんだペースト残りが発生しやすくなることが分かる。
【００８０】
この結果から、はんだペースト残りを回避するために、第１電極５１の幅を１７０μｍ以上とすることが有効である。
【００８１】
以上、複数の具体例を用いて、電極の配置位置により半導体装置の電気特性及び実装の信頼性が向上することを説明したが、当該効果は、前記具体例を適宜組み合わせ、また変更した変形例によっても得ることができる。
【００８２】
図１３Ａ、図１３Ｂ、図１３Ｃ、図１３Ｄは、変形例に係る半導体装置の第１電極５１と第２電極５２との配置例を示す上面図である。図１３Ａに示すように、縦長の第１電極５１と横長の第１電極５１とが混在してもよく、図１３Ｂに示すように、縦長の第１電極５１と円形の第１電極５１とが混在してもよい。また、図１３Ｃ、図１３Ｄに示すように、多数の円形の第１電極５１を配置してもよい。これらの電極の配置位置によっても、半導体装置の電気特性及び実装の信頼性を向上する効果が得られる。
【００８３】
また、複数の第１電極５１が半導体装置の主電流の経路に設けられ、１以上の第２電極５２が前記主電流の制御信号の経路に設けられていてもよく、また、１以上の第１電極５１が半導体装置の主電流の経路に設けられ、１以上の第２電極５２が前記主電流の制御信号の経路に設けられており、第１電極５１の面積（合計値）は第２電極５２の面積よりも大きくてもよい。ここで、トランジスタの例によれば、主電流はソース電流であり、制御信号はゲート信号であってもよい。
【００８４】
これらの構成によれば、第１電極５１と第２電極５２とを同じ面積で同数設ける場合と比べて、前記主電流の経路の抵抗を前記制御信号の経路の抵抗よりも小さくできる。これにより、前記制御信号の経路よりも大きな電流を扱うことが想定される前記主電流の経路の抵抗を最適化することができる。これらの構成は、例えば、前記半導体装置がトランジスタである場合、当該トランジスタのオン抵抗を低減するために適している。前記半導体装置が双方向トランジスタである場合は、上述した電極の配置位置を、双方向トランジスタを構成する２つのトランジスタの各々に適用してもよい。
【００８５】
（第３の実施形態）
第３の実施形態では、半導体装置が双方向トランジスタである場合について、当該双方向トランジスタのオン抵抗を低減するための、ソース電極と活性領域との好適な位置関係について説明する。
【００８６】
本発明者らは、図８Ａに示す双方向トランジスタ７についてシミュレーションを行い、トランジスタの並び方向におけるソース電極の離間距離とオン抵抗との関係を求めた。ここで、トランジスタの並び方向とは、トランジスタが設けられている領域の境界に直交する方向である。
【００８７】
図１４は、ソース電極の幅ｗを２５０μｍ及び３５０μｍとした場合のシミュレーションの結果を示すグラフであり、２つのトランジスタのソース電極の離間距離ｄと双方向トランジスタのオン抵抗との関係の一例を示している。
【００８８】
図１４では、各トランジスタの活性領域１９、２９を示している。ソース電極の幅ｗが２５０μｍ及び３５０μｍの何れの場合も、ソース電極の離間距離が１５０μｍのとき、各トランジスタのソース電極は、トランジスタの並び方向で、活性領域の中央に位置している。ソース電極の離間距離が１５０μｍよりも小さければ、ソース電極は活性領域の中央よりも内側に位置し、ソース電極の離間距離が１５０μｍよりも大きければ、ソース電極は活性領域の中央よりも外側に位置する。
【００８９】
図１４に見られるように、オン抵抗は、ソース電極の離間距離が１５０μｍのとき極小となる。つまり、各トランジスタのソース電極が、トランジスタの並び方向で、活性領域の中央に配置されるとき、オン抵抗が極小となる。この結果は、次のように説明される。
【００９０】
図１５Ａ、図１５Ｂは、図１４に示す双方向トランジスタ７のＸＶ−ＸＶ断面における電流経路を示す図であり、模式的に、線の太さで電流の大きさを表している。図１５Ａ、図１５Ｂに示すように、ソース電極１１、２１の直下の電流経路に最大量の電流が流れ、ソース電極１１、２１から遠い電流経路ほど大きい抵抗のために電流量は減少すると考えられる。そのため、ソース電極を活性領域１９、２９の中央に配置したときに、活性領域１９、２９に流れる電流量の合計が最大（つまり、オン抵抗が最小）となる。
【００９１】
この知見に基づき、ソース電極を、活性領域に対して以下に説明する位置で配置する。
【００９２】
図１６Ａは、双方向トランジスタ１の電極及び活性領域の配置の一例を示す上面図である。図１６Ａに示すように、活性領域１９、２９の、トランジスタ１０、２０の並び方向での一端領域１９ａ、２９ａ及び他端領域１９ｂ、２９ｂのそれぞれに、ソース電極１１、２１が２個ずつ設けられている。ここで、トランジスタ１０、２０の並び方向とは、トランジスタ１０、２０がそれぞれ設けられている第１領域と第２領域との境界に直交する方向であってもよい。また、一端領域１９ａ、２９ａ及び他端領域１９ｂ、２９ｂとは、活性領域１９、２９から、トランジスタ１０、２０の並び方向で、ゲート電極１２と重複する領域を除外した部分であってもよい。
【００９３】
また、一端領域１９ａ、２９ａ及び他端領域１９ｂ、２９ｂのそれぞれに設けられるソース電極１１、２１の個数は１個でもよく３個以上でもよい。
【００９４】
図１６Ｂは、双方向トランジスタ１の電極配置の他の一例を示す上面図である。図１６Ｂでは、一端領域１９ａ、２９ａ及び他端領域１９ｂ、２９ｂのそれぞれに、ソース電極１１、２１が１つずつ設けられている。
【００９５】
このようなソース電極１１、２１の配置位置によれば、活性領域１９、２９を両端まで有効に利用して電流を流すことができるので、オン抵抗の低減に役立つ。
【００９６】
また、活性領域を有効に利用するために、ソース電極１１、２１を次のように配置してもよい。
【００９７】
図１７Ａは、双方向トランジスタ１の電極配置の一例を示す上面図である。図１７Ａに示すように、活性領域１９、２９を、トランジスタ１０、２０の並び方向にＮ分割（Ｎは２以上の整数、図示例では４分割）した分割領域１９ｃ、２９ｃのそれぞれに、ソース電極１１、２１が２個ずつ設けられている。ここで、トランジスタ１０、２０の並び方向とは、トランジスタ１０、２０がそれぞれ設けられている第１領域と第２領域との境界に直交する方向であってもよい。
【００９８】
また、分割領域１９ｃ、２９ｃのそれぞれに設けられるソース電極１１、２１の個数は１個でもよく３個以上でもよい。
【００９９】
図１７Ｂは、双方向トランジスタ１の電極配置の他の一例を示す上面図である。図１７Ｂでは、分割領域１９ｃ、２９ｃのそれぞれに、ソース電極１１、２１が１つずつ設けられている。
【０１００】
このようなソース電極１１、２１の配置位置によれば、活性領域１９、２９を全域で万遍なく利用して電流を流すことができるので、オン抵抗の低減に役立つ。
【０１０１】
（第４の実施形態）
第４の実施形態では、双方向トランジスタのオン抵抗を低減するために有効なチップ形状について説明する。
【０１０２】
本発明者らは、図８Ａに示す双方向トランジスタ７についてシミュレーションを行い、双方向トランジスタ７のチップ形状とオン抵抗との関係を求めた。
【０１０３】
図１８は、シミュレーションの結果を示すグラフであり、双方向トランジスタ７のチップ形状のアスペクト比とオン抵抗との関係の一例を示している。ここでアスペクト比とは、双方向トランジスタ７の、各トランジスタが配置された第１領域と第２領域との境界と平行な方向の寸法ｘを、前記境界と垂直な方向の寸法ｙで除した値である。
【０１０４】
図１８に見られるように、チップ形状のアスペクト比が大きいほど、２つのトランジスタを流れる主電流の経路が、より広くかつより短くなるので、オン抵抗が小さくなる。
【０１０５】
この結果から、双方向トランジスタのオン抵抗を低減するために、チップ形状のアスペクト比を１よりも大きくすること、つまり双方向トランジスタを、各トランジスタの並び方向に短い矩形のチップ形状とすることが有効である。
【０１０６】
双方向トランジスタのこのようなチップ形状と、前述した電極の配置位置とを組み合わせることにより、オン抵抗を低減するためにより優れた効果が発揮される。
【０１０７】
以上、本発明の一つまたは複数の態様に係る半導体装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つまたは複数の態様の範囲内に含まれてもよい。
【産業上の利用可能性】
【０１０８】
本発明に係る半導体装置は、ＣＳＰ型の半導体装置として、双方向トランジスタ、単方向トランジスタ、ダイオードなどの各種の半導体装置に広く利用できる。
【符号の説明】
【０１０９】
１、７、８、９  半導体装置(双方向トランジスタ)
２  制御ＩＣ
３  電池
４  負荷
１０、２０  トランジスタ
１１、１１ａ、１１ｂ、１１ｃ、２１、７１、８１、９１  ソース電極
１２、２２、７２、８２、９２  ゲート電極
１３、２３  ソース導体
１４、２４  ソース領域
１５、２５  ゲート導体
１６、２６  ゲート絶縁膜
１７  ボディコンタクト
１８、２８  電流制御領域
１９、２９  活性領域
１９ａ  活性領域の一端領域
１９ｂ  活性領域の他端領域
１９ｃ  活性領域の分割領域
３１  ドレイン導体
３２  ドレイン領域
３４  層間絶縁層
３５  パッシベーション層
４１  チップ辺
４３  最近接点
４４、４４ａ、４４ｂ、４４ｃ  直線
４５  帯状領域
５１  第１電極
５２  第２電極
【図１】
2017002368.tif 000003
【図２】
2017002368.tif 000004
【図３】
2017002368.tif 000005
【図４Ａ】
2017002368.tif 000006
【図４Ｂ】
2017002368.tif 000007
【図４Ｃ】
2017002368.tif 000008
【図５】
2017002368.tif 000009
【図６Ａ】
2017002368.tif 000010
【図６Ｂ】
2017002368.tif 000011
【図６Ｃ】
2017002368.tif 000012
【図７】
2017002368.tif 000013
【図８Ａ】
2017002368.tif 000014
【図８Ｂ】
2017002368.tif 000015
【図８Ｃ】
2017002368.tif 000016
【図９Ａ】
2017002368.tif 000017
【図９Ｂ】
2017002368.tif 000018
【図９Ｃ】
2017002368.tif 000019
【図１０Ａ】
2017002368.tif 000020
【図１０Ｂ】
2017002368.tif 000021
【図１０Ｃ】
2017002368.tif 000022
【図１１】
2017002368.tif 000023
【図１２】
2017002368.tif 000024
【図１３Ａ】
2017002368.tif 000025
【図１３Ｂ】
2017002368.tif 000026
【図１３Ｃ】
2017002368.tif 000027
【図１３Ｄ】
2017002368.tif 000028
【図１４】
2017002368.tif 000029
【図１５Ａ】
2017002368.tif 000030
【図１５Ｂ】
2017002368.tif 000031
【図１６Ａ】
2017002368.tif 000032
【図１６Ｂ】
2017002368.tif 000033
【図１７Ａ】
2017002368.tif 000034
【図１７Ｂ】
2017002368.tif 000035
【図１８】
2017002368.tif 000036
【手続補正書】
【提出日】平成29年12月12日(2017.12.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
チップサイズパッケージ型の半導体装置であって、
前記半導体装置を２分した第１領域と第２領域とに、縦型の第１金属酸化物半導体トランジスタと縦型の第２金属酸化物半導体トランジスタとがそれぞれ形成されており、
前記第１金属酸化物半導体トランジスタは、前記半導体装置の一方主面に設けられた１つ以上の第１ゲート電極と４つ以上の第１ソース電極とを有し、前記第１ゲート電極の各々は、上面視で、前記第１ソース電極のうちの４つ以上の第１ソース電極で取り囲まれており、前記第１ゲート電極と前記第１ソース電極との任意の組み合わせについて、前記第１ゲート電極と前記第１ソース電極との最近接点同士がチップ辺に対して傾いた直線上にあり、
前記第２金属酸化物半導体トランジスタは、前記半導体装置の前記一方主面に設けられた１つ以上の第２ゲート電極と４つ以上の第２ソース電極とを有し、前記第２ゲート電極の各々は、上面視で、前記第２ソース電極のうちの４つ以上の第２ソース電極で取り囲まれており、前記第２ゲート電極と前記第２ソース電極との任意の組み合わせについて、前記第２ゲート電極と前記第２ソース電極との最近接点同士がチップ辺に対して傾いた直線上にあり、
前記第１金属酸化物半導体トランジスタのドレインと前記第２金属酸化物半導体トランジスタのドレインとを接続する導体が、前記半導体装置の他方主面に設けられている、
半導体装置。
【請求項２】
前記第１領域および前記第２領域に、前記第１金属酸化物半導体トランジスタの第１活性領域および前記第２金属酸化物半導体トランジスタの第２活性領域がそれぞれ設けられ、
前記第１活性領域の、前記第１領域と前記第２領域との境界に直交する方向での一端領域および他端領域のそれぞれに、２つ以上の前記第１ソース電極が設けられ、
前記第２活性領域の、前記第１領域と前記第２領域との前記境界に直交する方向での一端領域および他端領域のそれぞれに、２つ以上の前記第２ソース電極が設けられている、
請求項１に記載の半導体装置。
【請求項３】
前記第１領域および前記第２領域に、前記第１金属酸化物半導体トランジスタの第１活性領域および前記第２金属酸化物半導体トランジスタの第２活性領域がそれぞれ設けられ、
前記第１活性領域を、前記第１領域と前記第２領域との境界に直交する方向にＮ分割（Ｎは２以上の整数）した領域のそれぞれに、２つ以上の前記第１ソース電極が設けられ、
前記第２活性領域を、前記第１領域と前記第２領域との前記境界に直交する方向にＮ分割（Ｎは２以上の整数）した領域のそれぞれに、２つ以上の前記第２ソース電極が設けられている、
請求項１に記載の半導体装置。
【請求項４】
前記半導体装置の前記第１領域と前記第２領域との境界と平行な方向の寸法を、前記境界と垂直な方向の寸法で除したアスペクト比が、１より大きい、
請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１ゲート電極の各々、前記第１ソース電極の各々、前記第２ゲート電極の各々、および前記第２ソース電極の各々は、上面視で、幅が一定値以下の帯状領域内に設けられている、
請求項１から３のいずれか１項に記載の半導体装置。
【請求項６】
前記一定値が２５０μｍである、
請求項５に記載の半導体装置。
【請求項７】
前記第１ゲート電極の各々、前記第１ソース電極の各々、前記第２ゲート電極の各々、および前記第２ソース電極の各々は、上面視で、少なくとも１７０μｍの幅を有する、
請求項５に記載の半導体装置。
【請求項８】
前記第１ゲート電極の各々について、上面視で、前記第１領域の前記第１ゲート電極の周囲の４つの各象限に、複数の前記第１ソース電極があり、
前記第２ゲート電極の各々について、上面視で、前記第２領域の前記第２ゲート電極の周囲の４つの各象限に、複数の前記第２ソース電極がある、
請求項５に記載の半導体装置。
【請求項９】
前記第１ゲート電極の各々について、上面視で、前記第１領域の前記第１ゲート電極の周囲の４つの各象限に、各々の面積が前記第１ゲート電極の面積よりも大きい１つ以上の前記第１ソース電極があり、
前記第２ゲート電極の各々について、上面視で、前記第２領域の前記第２ゲート電極の周囲の４つの各象限に、各々の面積が前記第２ゲート電極の面積よりも大きい１つ以上の前記第２ソース電極がある、
請求項５に記載の半導体装置。
【請求項１０】
前記第１ソース電極および前記第２ソース電極は、上面視で、前記第１領域と前記第２領域との境界に垂直な方向に長い長尺形状に設けられている、
請求項９に記載の半導体装置。
【請求項１１】
前記第１ソース電極および前記第２ソース電極は、上面視で、前記第１領域と前記第２領域との境界に平行な方向に長い長尺形状に設けられている、
請求項９に記載の半導体装置。 
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
上記課題を解決するため、本開示に係る半導体装置の一態様は、チップサイズパッケージ型の半導体装置であって、前記半導体装置を２分した第１領域と第２領域とに、縦型の第１金属酸化物半導体トランジスタと縦型の第２金属酸化物半導体トランジスタとがそれぞれ形成されており、前記第１金属酸化物半導体トランジスタは、前記半導体装置の一方主面に設けられた１つ以上の第１ゲート電極と４つ以上の第１ソース電極とを有し、前記第１ゲート電極の各々は、上面視で、前記第１ソース電極のうちの４つ以上の第１ソース電極で取り囲まれており、前記第１ゲート電極と前記第１ソース電極との任意の組み合わせについて、前記第１ゲート電極と前記第１ソース電極との最近接点同士がチップ辺に対して傾いた直線上にあり、前記第２金属酸化物半導体トランジスタは、前記半導体装置の前記一方主面に設けられた１つ以上の第２ゲート電極と４つ以上の第２ソース電極とを有し、前記第２ゲート電極の各々は、上面視で、前記第２ソース電極のうちの４つ以上の第２ソース電極で取り囲まれており、前記第２ゲート電極と前記第２ソース電極との任意の組み合わせについて、前記第２ゲート電極と前記第２ソース電極との最近接点同士がチップ辺に対して傾いた直線上にあり、前記第１金属酸化物半導体トランジスタのドレインと前記第２金属酸化物半導体トランジスタのドレインとを接続する導体が、前記半導体装置の他方主面に設けられているものである。 
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
この構成によれば、前記第１ソース電極と前記第１ゲート電極との最近接点同士および前記第２ソース電極と前記第２ゲート電極との最近接点同士が、チップ辺に対して傾いた直線上に配置される。そのため、最近接点同士がチップ辺と平行な直線上にある配置と比べて、電極の大きさが同じであれば電極間の距離を離すことができ、電極同士のショートを防止できる。また、電極間の距離が同じであれば電極の面積を増やすことができ、電極の接続抵抗を低減できる。すなわち、この構成によれば、電気特性（電極の接続抵抗の低減）と実装の信頼性（異電位電極間でのショート防止）とのトレードオフを改善することができる。 
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
上記課題を解決するため、本開示に係る半導体装置の一態様は、チップサイズパッケージ型の半導体装置であって、前記半導体装置を２分した第１領域と第２領域とに、縦型の第１金属酸化物半導体トランジスタと縦型の第２金属酸化物半導体トランジスタとがそれぞれ形成されており、前記第１金属酸化物半導体トランジスタは、前記半導体装置の一方主面に設けられた１つ以上の第１ゲート電極と４つ以上の第１ソース電極とを有し、前記第１ゲート電極の各々は、上面視で、前記第１ソース電極のうちの４つ以上の第１ソース電極で取り囲まれており、前記第１ゲート電極と前記第１ソース電極との任意の組み合わせについて、前記第１ゲート電極と前記第１ソース電極との最近接点同士がチップ辺に対して傾いた直線上にあり、前記第２金属酸化物半導体トランジスタは、前記半導体装置の前記一方主面に設けられた１つ以上の第２ゲート電極と４つ以上の第２ソース電極とを有し、前記第２ゲート電極の各々は、上面視で、前記第２ソース電極のうちの４つ以上の第２ソース電極で取り囲まれており、前記第２ゲート電極と前記第２ソース電極との任意の組み合わせについて、前記第２ゲート電極と前記第２ソース電極との最近接点同士がチップ辺に対して傾いた直線上にあり、前記第１金属酸化物半導体トランジスタのドレインと前記第２金属酸化物半導体トランジスタのドレインとを接続する導体が、前記半導体装置の他方主面に設けられているものである。 
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
この構成によれば、前記第１ソース電極と前記第１ゲート電極との最近接点同士および前記第２ソース電極と前記第２ゲート電極との最近接点同士が、チップ辺に対して傾いた直線上に配置される。そのため、最近接点同士がチップ辺と平行な直線上にある配置と比べて、電極の大きさが同じであれば電極間の距離を離すことができ、電極同士のショートを防止できる。また、電極間の距離が同じであれば電極の面積を増やすことができ、電極の接続抵抗を低減できる。すなわち、この構成によれば、電気特性（電極の接続抵抗の低減）と実装の信頼性（異電位電極間でのショート防止）とのトレードオフを改善することができる。 
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
また、前記第１ゲート電極の各々、前記第１ソース電極の各々、前記第２ゲート電極の各々、および前記第２ソース電極の各々は、上面視で、幅が一定値以下の帯状領域内に設けられていてもよい。 
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
また、前記一定値が２５０μｍであってもよい。 
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
また、前記第１ゲート電極の各々、前記第１ソース電極の各々、前記第２ゲート電極の各々、および前記第２ソース電極の各々は、上面視で、少なくとも１７０μｍの幅を有してもよい。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
また、前記第１ゲート電極の各々について、上面視で、前記第１領域の前記第１ゲート電極の周囲の４つの各象限に、複数の前記第１ソース電極があり、前記第２ゲート電極の各々について、上面視で、前記第２領域の前記第２ゲート電極の周囲の４つの各象限に、複数の前記第２ソース電極があってもよい。また、前記第１ゲート電極の各々について、上面視で、前記第１領域の前記第１ゲート電極の周囲の４つの各象限に、各々の面積が前記第１ゲート電極の面積よりも大きい１つ以上の前記第１ソース電極があり、前記第２ゲート電極の各々について、上面視で、前記第２領域の前記第２ゲート電極の周囲の４つの各象限に、各々の面積が前記第２ゲート電極の面積よりも大きい１つ以上の前記第２ソース電極があってもよい。 
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
これらの構成によれば、前記第１ソース電極と前記第１ゲート電極とを同じ面積で同数設け、かつ前記第２ソース電極と前記第２ゲート電極とを同じ面積で同数設ける場合と比べて、主電流の経路の抵抗を制御信号の経路の抵抗よりも小さくできる。これにより、例えば、前記半導体装置が双方向トランジスタである場合、当該双方向トランジスタのオン抵抗を低減できる。 
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
また、前記第１ソース電極および第２ソース電極は、上面視で、前記第１領域と前記第２領域との境界に垂直な方向に長い長尺形状に設けられていてもよい。 
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
この構成によれば、前記第１および第２ソース電極の長手方向をチップの短辺方向に向ける場合に、前記第１および第２ソース電極の長手方向をチップの長辺方向に向ける場合と比べて、アンダーフィルの施工性が向上する。具体的には、アンダーフィル材を流す距離が短縮することで、アンダーフィル材の充填性が向上する。 
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
また、前記第１ソース電極および前記第２ソース電極は、上面視で、前記第１領域と前記第２領域との境界に平行な方向に長い長尺形状に設けられていてもよい。 
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
ここで、長さ（長手方向の寸法）は任意で、幅（短手方向の寸法）に上限がある（例えば、前述したボイドの防止など）前記第１および第２ソース電極を用いて、前記半導体装置の長辺方向の長さで駆動能力が規定されるトランジスタを構成することを考える。 
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
このとき、前記第１および第２ソース電極の短手方向を前記半導体装置の長辺方向に向ける構成によれば、所望の駆動能力を得るために、前記第１および第２ソース電極の幅に応じた複数の前記第１および第２ソース電極を並べて配置する必要がある。この場合、得られる駆動能力が離散的になり、任意の駆動能力を得るために電極の形状や配置の調整が必要になる。 
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
これに対し、前述の構成によれば、前記第１および第２ソース電極の長手方向をチップの長辺方向に向けることで、前記第１および第２ソース電極を前記半導体装置の長辺方向に任意の長さで配置することができる。これにより、トランジスタの駆動能力を任意の連続量で設計することが可能になり、設計の合理化に役立つ。 
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】削除
【補正の内容】
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】削除
【補正の内容】
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
また、前記第１領域および前記第２領域に、前記第１金属酸化物半導体トランジスタの第１活性領域および前記第２金属酸化物半導体トランジスタの第２活性領域がそれぞれ設けられ、前記第１活性領域の、前記第１領域と前記第２領域との境界に直交する方向での一端領域および他端領域のそれぞれに、２つ以上の前記第１ソース電極が設けられ、前記第２活性領域の、前記第１領域と前記第２領域との前記境界に直交する方向での一端領域および他端領域のそれぞれに、２つ以上の前記第２ソース電極が設けられていてもよい。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
この構成によれば、前記第１および第２活性領域を両端まで有効に利用して電流を流すことができるので、オン抵抗の低減に役立つ。 
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
また、前記第１領域および前記第２領域に、前記第１金属酸化物半導体トランジスタの第１活性領域および前記第２金属酸化物半導体トランジスタの第２活性領域がそれぞれ設けられ、前記第１活性領域を、前記第１領域と前記第２領域との境界に直交する方向にＮ分割（Ｎは２以上の整数）した領域のそれぞれに、２つ以上の前記第１ソース電極が設けられ、前記第２活性領域を、前記第１領域と前記第２領域との前記境界に直交する方向にＮ分割（Ｎは２以上の整数）した領域のそれぞれに、２つ以上の前記第２ソース電極が設けられていてもよい。 
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
この構成によれば、前記第１および第２活性領域を全域で万遍なく利用して電流を流すことができるので、オン抵抗の低減に役立つ。 
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
また、前記半導体装置の前記第１領域と前記第２領域との境界と平行な方向の寸法を、前記境界と垂直な方向の寸法で除したアスペクト比が、１より大きくてもよい。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
図１は、第１の実施形態に係る半導体装置の外観の一例を示す斜視図である。図１に示すように、半導体装置１は、半導体装置１を２分した第１領域と第２領域とに、それぞれ金属酸化物半導体で構成されるトランジスタ１０とトランジスタ２０とを備える。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
トランジスタ１０は、例えば、金属酸化物半導体トランジスタであり、ソース電位に接続されるソース電極１１、およびゲート電位に接続されるゲート電極１２を有している。ここで、ソース電極１１およびゲート電極１２は、それぞれ第１ソース電極および第１ゲート電極の一例である。ソース電極１１は、トランジスタ１０の主電流であるソース電流の経路に設けられ、ゲート電極１２は、ソース電流の制御信号であるゲート信号の経路に設けられている。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
トランジスタ２０は、例えば、金属酸化物半導体トランジスタであり、ソース電位に接続されるソース電極２１、およびゲート電位に接続されるゲート電極２２を有している。ここで、ソース電極２１およびゲート電極２２は、それぞれ第２ソース電極および第２ゲート電極の一例である。ソース電極２１は、トランジスタ２０の主電流であるソース電流の経路に設けられ、ゲート電極２２は、ソース電流の制御信号であるゲート信号の経路に設けられている。 
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
ゲート導体１５、２５に印加される電位に応じて、電流制御領域１８、２８のゲート絶縁膜１６、２６の近傍にチャネルが形成され、トランジスタ１０、２０が導通する。以下では、トランジスタ１０、２０のチャネルが形成される領域を、それぞれ活性領域１９、２９と称する。ここで、活性領域１９および活性領域２９は、それぞれ、第１活性領域および第２活性領域の一例である。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
本発明者らは、独自の実験により、はんだペーストを適切に印刷するために好適な第１電極５１の幅の下限値が１７０μｍであることを見出した。当該実験では、複数の厚さの型板にそれぞれ複数の直径の円形の開口を設け、当該複数の型板で実際にはんだペーストを印刷し、はんだペーストの印刷状態を観察した。そして、はんだペーストが型板に残ってしまい適切に印刷できない不具合（以下、はんだペースト残りと言う）の発生状況を確認した。 
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】００８３
【補正方法】変更
【補正の内容】
【００８３】
また、複数の第１電極５１が半導体装置の主電流の経路に設けられ、１以上の第２電極５２が前記主電流の制御信号の経路に設けられていてもよく、また、１以上の第１電極５１が半導体装置の主電流の経路に設けられ、１以上の第２電極５２が前記主電流の制御信号の経路に設けられており、第１電極５１の面積（合計値）は第２電極５２の面積よりも大きくてもよい。ここで、トランジスタの例によれば、主電流はソース電流であり、制御信号はゲート信号であってもよい。つまり、第１電極５１はソース電極であり、第２電極５２はゲート電極であってもよい。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】００８５
【補正方法】変更
【補正の内容】
【００８５】
（第３の実施形態）
第３の実施形態では、双方向トランジスタのオン抵抗を低減するための、ソース電極と活性領域との好適な位置関係について説明する。 
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】００８６
【補正方法】変更
【補正の内容】
【００８６】
本発明者らは、第１の実施形態で比較例として示した双方向トランジスタ７についてシミュレーションを行い、トランジスタの並び方向におけるソース電極の離間距離とオン抵抗との関係を求めた。ここで、トランジスタの並び方向とは、トランジスタが設けられている領域の境界に直交する方向である。 
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】００８７
【補正方法】変更
【補正の内容】
【００８７】
図１４は、ソース電極の幅ｗを２５０μｍ及び３５０μｍとした場合のシミュレーションの結果を示すグラフであり、双方向トランジスタ７に含まれる２つのトランジスタのソース電極の離間距離ｄと双方向トランジスタ７のオン抵抗との関係の一例を示している。
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正の内容】
【００８８】
図１４では、双方向トランジスタ７の各トランジスタの活性領域を、説明の便宜上、双方向トランジスタ１と同じ符号を用いて、活性領域１９、２９と表記している。ソース電極の幅ｗが２５０μｍ及び３５０μｍの何れの場合も、ソース電極の離間距離ｄが１５０μｍのとき、各トランジスタのソース電極は、トランジスタの並び方向で、活性領域の中央に位置している。ソース電極の離間距離ｄが１５０μｍよりも小さければ、各トランジスタのソース電極は活性領域の中央よりも内側、つまり他方のトランジスタに近い側に位置し、ソース電極の離間距離ｄが１５０μｍよりも大きければ、各トランジスタのソース電極は活性領域の中央よりも外側、つまり他方のトランジスタから遠い側に位置する。 
【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正の内容】
【００８９】
図１４に見られるように、オン抵抗は、ソース電極の離間距離ｄが１５０μｍのとき極小となる。つまり、各トランジスタのソース電極が、トランジスタの並び方向で、活性領域の中央に配置されるとき、オン抵抗が極小となる。この結果は、次のように説明される。 
【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】００９０
【補正方法】変更
【補正の内容】
【００９０】
図１５Ａ、図１５Ｂは、図１４に示す双方向トランジスタ７のＸＶ−ＸＶ断面における電流経路を示す図であり、模式的に、線の太さで電流の大きさを表している。図１５Ａ、図１５Ｂでは、双方向トランジスタ７の各トランジスタのソース電極を、説明の便宜上、双方向トランジスタ１と同じ符号を用いて、ソース電極１１、２１と表記している。
図１５Ａ、図１５Ｂに示すように、ソース電極１１、２１の直下の電流経路に最大量の電流が流れ、ソース電極１１、２１から遠い電流経路ほど大きい抵抗のために電流量は減少すると考えられる。そのため、ソース電極を活性領域１９、２９の中央に配置したときに、活性領域１９、２９に流れる電流量の合計が最大（つまり、オン抵抗が最小）となる。 
【手続補正３６】
【補正対象書類名】明細書
【補正対象項目名】００９１
【補正方法】変更
【補正の内容】
【００９１】
この知見に基づき、第１の実施形態に係る双方向トランジスタ１のソース電極１１、２１を、活性領域１９、２９に対して以下に説明する位置で配置する。 
【手続補正３７】
【補正対象書類名】明細書
【補正対象項目名】００９２
【補正方法】変更
【補正の内容】
【００９２】
図１６Ａは、双方向トランジスタ１のソース電極１１、２１、ゲート電極１２、２２、及び活性領域１９、２９の配置の一例を示す上面図である。図１６Ａの電極配置は、図５で示した電極配置に対応している。図１６Ａに示すように、活性領域１９、２９の、トランジスタ１０、２０の並び方向での一端領域１９ａ、２９ａ及び他端領域１９ｂ、２９ｂのそれぞれに、ソース電極１１、２１が２個ずつ設けられている。ここで、トランジスタ１０、２０の並び方向とは、トランジスタ１０、２０がそれぞれ設けられている第１領域と第２領域との境界に直交する方向であってもよい。また、一端領域１９ａ、２９ａ及び他端領域１９ｂ、２９ｂとは、活性領域１９、２９から、トランジスタ１０、２０の並び方向で、ゲート電極１２と重複する領域を除外した部分であってもよい。 
【手続補正３８】
【補正対象書類名】明細書
【補正対象項目名】０１０２
【補正方法】変更
【補正の内容】
【０１０２】
本発明者らは、第１の実施形態で比較例として示した双方向トランジスタ７についてシミュレーションを行い、双方向トランジスタ７のチップ形状とオン抵抗との関係を求めた。 
【手続補正３９】
【補正対象書類名】明細書
【補正対象項目名】０１０５
【補正方法】変更
【補正の内容】
【０１０５】
この結果から、双方向トランジスタ７のオン抵抗を低減するために、チップ形状のアスペクト比を１よりも大きくすること、つまり双方向トランジスタ７を、各トランジスタの並び方向に短い矩形のチップ形状とすることが有効である。 
【手続補正４０】
【補正対象書類名】明細書
【補正対象項目名】０１０６
【補正方法】変更
【補正の内容】
【０１０６】
双方向トランジスタ７のこのようなチップ形状と、前述した電極の配置位置とを組み合わせて、双方向トランジスタ１に適用することにより、オン抵抗を低減するためにより優れた双方向トランジスタ１が得られる。 
【手続補正４１】
【補正対象書類名】明細書
【補正対象項目名】０１０９
【補正方法】変更
【補正の内容】
【０１０９】
１、７、８、９  半導体装置(双方向トランジスタ)
２  制御ＩＣ
３  電池
４  負荷
１０、２０  トランジスタ
１１、１１ａ、１１ｂ、１１ｃ、２１、７１、８１、９１  ソース電極
１２、２２、７２、８２、９２  ゲート電極
１３、２３  ソース導体
１４、２４  ソース領域
１５、２５  ゲート導体
１６、２６  ゲート絶縁膜
１７  ボディコンタクト
１８、２８  電流制御領域
１９、２９  活性領域
１９ａ、２９ａ  活性領域の一端領域
１９ｂ、２９ｂ  活性領域の他端領域
１９ｃ、２９ｃ  活性領域の分割領域
３１  ドレイン導体
３２  ドレイン領域
３４  層間絶縁層
３５  パッシベーション層
４１  チップ辺
４３  最近接点
４４、４４ａ、４４ｂ、４４ｃ  直線
４５  帯状領域
５１  第１電極
５２  第２電極 
【手続補正４２】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2017002368.tif 000037
【国際調査報告】
2017002368.tif 000038
2017002368.tif 000039
2017002368.tif 000040
2017002368.tif 000041