(57)【要約】【課題】実施形態は、ウェーハ面内のリセス量の均一性を向上させる半導体ウェーハおよび半導体素子の製造方法を提供する。【解決手段】実施形態に係る半導体ウェーハは、複数の半導体素子を含む。前記半導体素子は、第１半導体層と、その上に設けられた第２半導体層と、前記第２半導体層の上に設けられた第３半導体層と、前記第３半導体層から前記第１半導体層中に延在するトレンチの内部に設けられた第１電極と、第１電極の上に設けられた第２電極と、を有する。そして、前記トレンチの延在方向に垂直な前記第１電極の断面は、前記半導体ウェーハの外周部に設けられた半導体素子よりも中央に設けられた半導体素子の方が広く、前記第１電極の前記第２電極に向き合う端と、前記第３半導体層の前記第２半導体層とは反対側の面と、の間隔は、前記外周部および前記中央に設けられた半導体素子の両方において同じである。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電形の第１半導体層と、
前記第１半導体層の上に設けられた第２導電形の第２半導体層と、
前記第２半導体層の上に設けられた第１導電形の第３半導体層と、
前記第３半導体層および第２半導体層を貫通し前記第１半導体層中に延在するトレンチの内部に設けられた第１電極と、
前記第１半導体層と前記第１電極との間に設けられた第１の絶縁膜と、
前記トレンチの内部において前記第１電極の上に設けられ、前記第１半導体層、前記第２半導体層および前記第３半導体層に向き合う第２電極と、
前記第２電極と、前記第前記第１半導体層、前記第２半導体層および前記第３半導体層と、の間に設けられた第２絶縁膜と、
前記第１電極と前記第２電極との間に設けられた第３絶縁膜と、
を有する複数の半導体素子を含む半導体ウェーハであって、
前記トレンチの延在方向に垂直な前記第１電極の断面は、その外周部に設けられた半導体素子よりも中央に設けられた半導体素子の方が広く、
前記第１電極の前記第２電極に向き合う端と、前記第３半導体層の前記第２半導体層とは反対側の面と、の間隔は、前記外周部に設けられた半導体素子、および、前記中央に設けられた半導体素子の両方において同じである半導体ウェーハ。
【請求項２】
前記延在方向に垂直な方向において、前記第１電極の幅は、前記中央に設けられた半導体素子の方が前記周辺に設けられた素子よりも広い請求項１記載の半導体ウェーハ。
【請求項３】
半導体ウェーハに設けられたトレンチの内部を埋めた電極材料を等方的にエッチングする半導体素子の製造方法であって、
前記半導体ウェーハの面内において前記エッチングの速度が相対的に速い部分に他よりも幅の広いトレンチを形成し、
前記トレンチの内部に絶縁膜を形成し、
前記半導体ウェーハの上に前記トレンチの内部を埋め込む前記電極材料を形成し、
前記電極材料を等方的にエッチバックする半導体素子の製造方法。
【請求項４】
前記電極材料は、ケミカルドライエッチング法を用いてエッチングする請求項３記載の半導体素子の製造方法。
【請求項５】
前記電極材料は、多結晶シリコンである請求項３または４記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体ウェーハおよび半導体素子の製造方法に関する。
【背景技術】
【０００２】
電力制御などのスイッチングなどに用いられる半導体素子は、家庭用、産業用器機の低消費電力化を実現するためのキーデバイスであり、その高性能化と共に低コスト化が望まれている。例えば、高性能化に伴うデバイス構造の微細化は、加工精度のばらつきに起因する製造歩留りの低下を招く。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１６１２２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、ウェーハ面内のリセス量の均一性を向上させる半導体ウェーハおよび半導体素子の製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体ウェーハは、複数の半導体素子を含む。前記半導体素子は、第１導電形の第１半導体層と、前記第１半導体層の上に設けられた第２導電形の第２半導体層と、前記第２半導体層の上に設けられた第１導電形の第３半導体層と、を有する。さらに、前記第３半導体層および第２半導体層を貫通し前記第１半導体層中に延在するトレンチの内部に設けられた第１電極と、前記第１半導体層と前記第１電極との間に設けられた第１の絶縁膜と、前記トレンチの内部において前記第１電極の上に設けられ、前記第１半導体層、前記第２半導体層および前記第３半導体層に向き合う第２電極と、前記第２電極と、前記第前記第１半導体層、前記第２半導体層および前記第３半導体層と、の間に設けられた第２絶縁膜と、前記第１電極と前記第２電極との間に設けられた第３絶縁膜と、を有する。そして、前記トレンチの延在方向に垂直な前記第１電極の断面は、前記半導体ウェーハの外周部に設けられた半導体素子よりも中央に設けられた半導体素子の方が広く、前記第１電極の前記第２電極に向き合う端と、前記第３半導体層の前記第２半導体層とは反対側の面と、の間隔は、前記外周部に設けられた半導体素子、および、前記中央に設けられた半導体素子の両方において同じである。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体素子を表す模式断面図。
【図２】実施形態に係る半導体素子の製造過程を表す模式断面図。
【図３】図２に続く製造過程を表す模式断面図。
【図４】図３に続く製造過程を表す模式断面図。
【図５】図４に続く製造過程を表す模式断面図。
【図６】図５に続く製造過程を表す模式断面図。
【図７】実施形態に係る半導体素子の製造過程の特性を表すグラフ。
【図８】実施形態に係る半導体素子の製造過程の特性を表す模式断面図。
【図９】実施形態に係る半導体素子の製造過程の別の特性を表すグラフ。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
図１は、実施形態に係る半導体素子１を表す模式断面図である。半導体素子１は、例えば、電力制御用のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、トレンチゲート構造を有する。以下の実施形態では、第１導電形をｎ形、第２導電形をｐ形として説明するが、これに限定される訳ではない。第１導電形をｐ形、第２導電形をｎ形としても良い。
【０００９】
図１に表すように、半導体素子１は、ｎ形ドリフト層１３（第１半導体層）と、ｐ形ベース層１５（第２半導体層）と、ｎ形ソース層１７（第３半導体層）と、を有する。ｐ形ベース層１５は、ｎ形ドリフト層１３の上に設けられ、ｎ形ソース層１７は、ｐ形ベース層１５の上に設けられる。また、ｐ形ベース層１５の上には、ｎ形ソース層１７に隣接してｐ形コンタクト層１９が設けられる。以下の説明では、簡単のために各層の導電形を省略する。
【００１０】
本実施形態に係るトレンチゲート構造は、ソース層１７およびベース層１５を貫通しドリフト層１３の中に延在するトレンチ２１の内部に設けられたフィールドプレート電極２３（第１電極）を含む。フィールドプレート電極２３（以下、ＦＰ電極２３）は、トレンチ２１の底部に設けられドリフト層１３に囲まれる。そして、ドリフト層１３と、ＦＰ電極２３と、の間には、フィールドプレート絶縁膜２５（第１絶縁膜）が設けられる。
【００１１】
さらに、ＦＰ電極２３の上には、ゲート電極２７（第２電極）が設けられる。ゲート電極２７は、ドリフト層１３、ベース層１５およびソース層１７に向き合う。そして、ゲート電極２７と、ドリフト層１３、ベース層１５およびソース層１７の間には、ゲート絶縁膜２９（第２絶縁膜）が設けられる。また、ＦＰ電極２３とゲート電極２７との間は、絶縁膜３１（第３絶縁膜）により絶縁される。
【００１２】
ゲート電極２７の上には、層間絶縁膜３３が設けられる。そして、層間絶縁膜３３と、ソース層１７と、コンタクト層１９と、を覆うソース電極３５が設けられる。ソース電極３５は、ソース層１７およびコンタクト層１９に接する。
【００１３】
一方、ドリフト層１３のＹ方向に向いた面には、ｎ形ドレイン層４１が設けられる。ドレイン層４１には、ｎ形不純物がドリフト層１３よりも高濃度にドープされる。さらに、ドレイン層４１のＹ方向に向いた面には、ドレイン電極４３が設けられる。
【００１４】
上記の半導体素子１は、半導体ウェーハ上に設けられる。半導体ウェーハは、例えば、シリコンウェーハであり、ｎ形シリコン基板と、その上にエピタキシャル成長されたｎ形シリコン層と、を含む。シリコン層は、シリコン基板よりも低濃度のｎ形不純物を含みドリフト層１３として機能する。また、シリコン基板は、ドレイン層４１として機能する。
【００１５】
半導体ウェーハには、複数の半導体素子が設けられる。そして、例えば、ＦＰ電極２３のＹ方向に垂直な断面は、半導体ウェーハの外周部に設けられた半導体素子１よりも中央に設けられた半導体素子の方が広い。すなわち、Ｙ方向に垂直なＸ方向におけるＦＰ電極２３およびゲート電極２７の幅ＷＧは、外周部よりも中央部において広く設けられる。
【００１６】
さらに、ＦＰ電極２３は、ソース層１７の上面１７ａからの深さが半導体ウェーハの外周部および中央において同じとなるように設けられる。すなわち、ＦＰ電極２３のゲート電極２７に向き合う端２３ａと、ソース層１７のベース層１５とは反対側の上面１７ａと、の間隔ＤＲ１は、半導体ウェーハの外周部に設けられた半導体素子、および、その中央に設けられた半導体素子の両方において同じである。ここで、「深さ」および「間隔」が同じとは、厳密な意味で等しい場合に限らず、ウェーハプロセスの加工精度を勘案してほぼ同じである場合を含む。
【００１７】
次に図２〜図６を参照して、半導体素子１の製造方法を説明する。図２（ａ）〜図６（ｂ）は、実施形態に係る半導体素子１の製造過程を表す模式断面図である。
【００１８】
図２（ａ）は、トレンチ２１を形成した半導体ウェーハ１０の部分断面を表している。半導体ウェーハ１０は、例えば、ドレイン層４１として機能するシリコン基板と、その上にエピタキシャル成長したシリコン層（ドリフト層１３）を含む。また、シリコン基板そのものをドリフト層１３としても良い。その場合、ドレイン層４１は、シリコン基板を薄層化した後、裏面側にｎ形不純物をイオン注入することにより形成する。
【００１９】
トレンチ２１は、例えば、ＲＩＥ（Reactive Ion Etching）法を用いてドリフト層１３に形成される。トレンチ２１の幅ＷＴは、例えば、１〜２マイクロメートル（μｍ）であり、その深さは、例えば、５〜７μｍである。
【００２０】
続いて、図２（ｂ）に表すように、ドリフト層１３の上面１３ａおよびトレンチ２１の内面にフィールドプレート絶縁膜２５（以下、ＦＰ絶縁膜２５）を形成する。ＦＰ絶縁膜２５は、例えば、ドリフト層１３を熱酸化して形成する。また、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成しても良い。
【００２１】
次に、図３（ａ）に表すように、トレンチ２１の内部に電極材料５１を埋め込む。電極材料５１は、例えば、ｎ形不純物がドープされた多結晶シリコン（ポリシリコン）である。電極材料５１は、例えば、ＣＶＤ法を用いて形成する。
【００２２】
続いて、図３（ｂ）に表すように、電極材料５１をエッチバックし、トレンチ２１の底部にＦＰ電極２３を形成する。電極材料５１のエッチングには、例えば、ケミカルドライエッチング（Chemical Dry Etching：ＣＤＥ）法を用いる。電極材料５１のエッチング量は、例えば、ドリフト層１３の上面１３と、ＦＰ電極２３の上端２３ａと、の間隔、所謂リセス量ＤＲ２が所定の値となるように制御する。
【００２３】
次に、図４（ａ）に表わすように、トレンチ２１の上部２１ａおよびドリフト層１３の上面１３ａに設けられたＦＰ絶縁膜２５を除去する。
【００２４】
続いて、図４（ｂ）に表わすように、トレンチ２１の上部２１ａにゲート絶縁膜２９を形成する。ゲート絶縁膜２９は、例えば、シリコン酸化膜であり、ドリフト層１３を熱酸化することにより形成される。この際、ＦＰ電極２３の上部も同時に熱酸化され、絶縁膜３１が形成される。
【００２５】
次に、図５（ａ）に表わすように、トレンチ２１の上部２１ａを埋め込む電極材料５３を形成する。電極材料５３は、例えば、ｎ形不純物をドープしたポリシリコンであり、ＣＶＤ法を用いて形成する。
【００２６】
続いて、図５（ｂ）に表すように、電極材料５３をエッチバックし、トレンチ２１の上部にゲート電極２７を形成する。電極材料５３のエッチングには、例えば、ケミカルドライエッチング（Chemical Dry Etching：ＣＤＥ）法を用いる。電極材料５３のエッチング量は、例えば、ドリフト層１３の上面１３ａと、ゲート電極２７の上端２７ａと、の間隔、すなわちリセス量ＤＲ３が所定の値となるように制御する。
【００２７】
次に、図６（ａ）に表すように、ドリフト層１３の上にベース層１５を形成する。ベース層１５は、例えば、ドリフト層１３の上部にｐ形不純物をイオン注入することにより形成する。ドリフト層１３にイオン注入されたｐ形不純物、例えば、ボロン（Ｂ）は、熱処理により活性化し、さらに、拡散させる。この際、ベース層１５は、その下端がゲート電極２７の下端を超える深さとならないように形成する。
【００２８】
次に、図６（ｂ）に表すように、ゲート電極２７の上に層間絶縁膜３３を形成する。さらに、ベース層１５の上に形成されたゲート絶縁膜２９を除去した後、ベース層１５の上に、ソース層１７と、コンタクト層１９と、をそれぞれ選択的に形成する。ソース層１７は、例えば、ベース層１５の上部にｎ形不純物である砒素（Ａｓ）をイオン注入することにより形成する。コンタクト層１９は、例えば、ソース層１７の間にｐ形不純物であるボロン（Ｂ）をイオン注入することにより形成する。
【００２９】
続いて、層間絶縁膜３３を覆い、ソース層１７およびコンタクト層１９に接するソース電極３５を形成する。さらに、ドレイン層４１に接するドレイン電極４３を形成し、半導体素子１を完成させる。
【００３０】
上記の製造過程では、電極材料５１および５３をエッチバックするためにＣＥＤ法を用いる。ＣＥＤ法では、エッチング速度がエッチング方向に依存しない等方的なエッチングが可能である。また、ＣＥＤ法は、ＲＩＥなど他のドライエッチング法に比べてエッチング速度が速く、製造効率を向上できる。また、物理的なイオン衝撃を抑制できるため、ＦＰ絶縁膜２５およびドリフト層１３に与えるエッチングダメージを低減できる。しかしながら、そのエッチング速度は、半導体ウェーハ１０の面内において均一ではない。
【００３１】
図７は、ＣＥＤ法によるポリシリコンのエッチング特性を表すグラフである。図７（ａ）は、半導体ウェーハ１０の面内におけるポリシリコンのリセス量の分布を表している。縦軸は、トレンチ２１の内部におけるポリシリコンのリセス量であり、横軸は、測定位置である。図７（ｂ）は、半導体ウェーハ１０の模式平面図であり、ノッチ１０ａを起点に、垂直方向に、Bottom、B-C (Bottom-Center)、Center、T-C（Top-Center）および Topの５点の測定位置を示している。
【００３２】
図７（ａ）に表すように、ウェーハ中心（Center）付近のリセス量は、例えば、０．８５μｍである。これに対して、外周部では、エッチング速度が速く、リセス量が多くなる。最外周のTopにおけるリセス量は、０．９５μｍであり、TopとCenterの中間位置T-Cでは、０．９μｍとなる。また、Bottom位置では、０．９８μｍ、CenterとBottomの中間B-Cでは、０．８９μｍである。
【００３３】
図３（ｂ）に示すように電極材料５１をエッチバックする場合、ウェーハ面内においてリセス量ＤＲ２を均一化することが望ましい。すなわち、半導体ウェーハ１０の面内において、ソース層１７の上面１７ａと、ＦＰ電極２３の上端２３ａと、の間隔を均一化することが好ましい。これにより、ゲート電極２７の下端の位置が揃い、ベース層１５の形成が容易になる。
【００３４】
また、図５（ｂ）に示すように電極材料５３をエッチバックする場合、ウェーハ面内においてリセス量ＤＲ３を均一化することが望ましい。すなわち、ソース層１７の上面１７ａと、ゲート電極２７の上端２７ａと、の間隔を均一化することにより、ソース層１７の形成が容易になる。
【００３５】
リセス量ＤＲ２およびＤＲ３は、例えば、ＣＤＥ装置内のフッ素（Ｆ）ガス濃度分布、圧力分布、温度分布など、エッチング条件を最適化することにより、その分布を抑制し均一化することが可能である。しかし、デバイス構造の高度な微細化に対応するには限界がある。そこで、本実施形態では、トレンチ２１の内部のスペースサイズを制御することによりリセス量の均一性を向上させる。
【００３６】
図８は、実施形態に係る半導体素子の製造過程の特性を表す模式断面図である。図８（ａ）は、トレンチ内部の空間が広い場合のエッチング特性を表している。図８（ｂ）は、トレンチ内部の空間が狭い場合のエッチング特性を表している。
【００３７】
ＣＤＥ法のエッチング速度は等方的であり、電極材料５１の表面に到達するフッ素（Ｆ）原子の量に依存する。例えば、図８（ａ）に示すような広いトレンチでは、電極材料５１の表面に多くのＦ原子が供給される。このため、電極材料５１のエッチングが速く、リセス量ＤＲ４が多くなる。一方、図８（ｂ）に示すような狭いトレンチでは、電極材料５１の表面に到達するＦ原子の量は少なくなる。このため、電極材料５１のエッチング速度は遅く、リセス量ＤＲ５は少なくなる。すなわち、トレンチ内部の空間に露出する電極材料５１の面積に依存してエッチング速度が変化する。例えば、トレンチ幅が広く電極材料５１の露出面が広い場合はエッチングが速くなる。一方、トレンチ幅が狭く露出面が狭い場合にはエッチング速度が遅くなる。
【００３８】
図９は、電極材料５１のリセス量とトレンチ開口率の関係を表すグラフである。縦軸は、リセス量（μｍ）であり、横軸はトレンチ開口率（％）である。ここで、トレンチ開口率とは、チップ面に占めるトレンチ開口の割合である。
【００３９】
図９に表すように、トレンチ開口率が広くなるに従い、リセス量は増加する。この特性を利用することにより、図７（ａ）に示すリセス量の分布を補償することができる。例えば、リセス量が少ないウェーハ中央において、ＦＰ絶縁膜２５を形成した後のトレンチ２１の開口率を広くする。具体的には、例えば、トレンチ幅ＷＧを外周部よりも広くする。これにより、リセス量ＤＲ２およびＤＲ３を均一化することができる。
【００４０】
すなわち、半導体ウェーハ１０の面内において、エッチングの速度が相対的に速い部分のトレンチ２１の幅ＷＴを、他の部分よりも広くする。例えば、半導体ウェーハ１０の面間におけるエッチング速度の分布を予め測定し、その分布に合わせてトレンチ２１をエッチングする際のマスクの開口幅を変化させる。
【００４１】
トレンチ幅の補正はマスク設計で行うことができる。そして、トレンチ幅の補正可能な許容幅は、電気的特性への影響が許容できる範囲とする。また、トレンチ幅の補正に対するリセス量の変化は、トレンチの開口率やポリシリコンの膜質、ＣＤＥのエッチング条件等に影響される。したがって、個々のエッチング毎に、それぞれのパラメータをフィードバックし設定することが好ましい。
【００４２】
これにより、半導体ウェーハ１０の面内におけるリセス量ＤＲ２およびＤＲ３の分布幅を抑制することが可能となる。その結果、半導体素子１の特性のバラツキを低減し、製造歩留りを向上させることができる。
【００４３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４４】
１・・・半導体素子、  １０・・・半導体ウェーハ、  １０ａ・・・ノッチ、  １３・・・ドリフト層、  １３ａ、１７ａ・・・上面、  １５・・・ベース層、  １７・・・ソース層、  １９・・・コンタクト層、  ２１・・・トレンチ、  ２１ａ・・・トレンチ上部、  ２３・・・フィールドプレート（ＦＰ）電極、  ２３ａ、２７ａ・・・上端、  ２５・・・フィールドプレート（ＦＰ）絶縁膜、  ２７・・・ゲート電極、  ２９・・・ゲート絶縁膜、  ３１・・・絶縁膜、  ３３・・・層間絶縁膜、  ３５・・・ソース電極、  ４１・・・ドレイン層、  ４３・・・ドレイン電極、  ５１、５３・・・電極材料
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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