(57)【要約】      （修正有）【課題】動き検出機能を備えたイメージセンサを提供する。【解決手段】画素２０は、光電変換素子１００、光電変換素子で発生した電荷量に応じた電位を記憶するノードＮＭｅｍ、光電変換素子とノードとの間に直列に接続されている容量素子１１１、ノードの電位をリセットするリセット回路（トランジスタ１１０）、ノードの電位に応じた信号を出力する増幅回路（トランジスタ１２０）、および、増幅回路と垂直信号線との電気的導通を制御するスイッチ（トランジスタ１２１）を有する。ノードを一定電位に固定した状態で光電変換素子により光信号を検出させる。しかる後、ノードを電気的に浮遊状態にすると、光信号の電位が反転した状態でノードに記憶される。ノードにこの電位を記憶させた状態で光信号の検出を行うと、ノードの電位は光電変換素子の出力電位に応じて増加するため、ノードの電位は受光期間の異なる光信号の差分電位に対応することになる。【選択図】図２
2014197862.tif 000002
【特許請求の範囲】
【請求項１】
画素と、比較器と、を有し、
前記画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、ダイオードと、を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
前記容量素子の第１の電極は、前記ダイオードと電気的に接続され、
前記容量素子の第２の電極は、前記第１のトランジスタのゲートと電気的に接続され、
前記比較器は、参照電位と前記第２の配線の電位とを比較する機能を有することを特徴とするイメージセンサ。
【請求項２】
画素と、比較器と、を有し、
前記画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、容量素子と、ダイオードと、を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記ダイオードと電気的に接続され、
前記容量素子の第１の電極は、前記第４のトランジスタのソース又はドレインの他方と電気的に接続され、
前記容量素子の第２の電極は、前記第１のトランジスタのゲートと電気的に接続され、
前記比較器は、参照電位と前記第２の配線の電位とを比較する機能を有することを特徴とするイメージセンサ。
【請求項３】
画素と、比較器と、を有し、
前記画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、ダイオードと、を有し、
前記第３のトランジスタは、チャネル形成領域に酸化物半導体を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
前記容量素子の第１の電極は、前記ダイオードと電気的に接続され、
前記容量素子の第２の電極は、前記第１のトランジスタのゲートと電気的に接続され、
前記比較器は、参照電位と前記第２の配線の電位とを比較する機能を有することを特徴とするイメージセンサ。
【請求項４】
画素と、比較器と、を有し、
前記画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、容量素子と、ダイオードと、を有し、
前記第３のトランジスタは、チャネル形成領域に酸化物半導体を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記ダイオードと電気的に接続され、
前記容量素子の第１の電極は、前記第４のトランジスタのソース又はドレインの他方と電気的に接続され、
前記容量素子の第２の電極は、前記第１のトランジスタのゲートと電気的に接続され、
前記比較器は、参照電位と前記第２の配線の電位とを比較する機能を有することを特徴とするイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物（プロダクト。機械（マシン）、製品（マニュファクチャ）、組成物（コ
ンポジション・オブ・マター）を含む。）、および方法（プロセス。単純方法および生産
方法を含む。）に関する。例えば、本明細書では、半導体装置、その駆動方法、およびそ
の作製方法などについて説明する。本明細書では、特に、光電変換素子を用いた撮像装置
（例えば、イメージセンサ）、その駆動方法、カメラ、および監視システムなどに関して
説明する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装
置全般をいい、半導体回路、撮像装置、電気光学装置、表示装置、発光装置、および電子
機器などは全て半導体装置である。
【背景技術】
【０００３】
複数の画素が２次元に配列されている画素アレイを備えた撮像装置が知られており、こ
のような構成の代表的な撮像装置は、ＣＭＯＳイメージセンサ（『ＭＯＳイメージセンサ
』と呼ぶこともある。）である。ＣＭＯＳイメージセンサは、ＬＳＩの標準的なＣＭＯＳ
プロセスを用いて製造できるため、画素アレイ（センサ本体）と共に、コントローラ、画
素アレイからアナログ信号を読み出すための回路、およびアナログ信号の信号処理回路な
どを同一チップに集積したイメージセンサが開発されている。アナログ信号の信号処理回
路は、画素アレイの信号読み出し方法に適用するように配置される。
【０００４】
例えば、画素アレイの或る一行を選択し、選択された行の画素からそれぞれの列に対応
する垂直信号線にアナログ信号を同時に読み出す方法がある。このような列並列処理を行
うＣＭＯＳイメージセンサとして、列並列型（カラム型）アナログ−デジタル変換装置を
備えたイメージセンサが提案されている（例えば特許文献１参照）。特許文献１のイメー
ジセンサには、各垂直信号線の出力にアナログ−デジタル変換装置（以下、『ＡＤＣ』と
も呼ぶ。）が接続されている。
【０００５】
また、画像処理機能を組み込むことで、イメージセンサの高機能化が行われている。例
えば、非特許文献１には、動き検出機能を備えたイメージセンサが記載されている。非特
許文献１では、第１の露光による光信号を画素メモリに記憶させ、第２の露光を行う。第
２の露光期間終了後、第２の露光による光信号と、画素メモリに記憶されている第１の露
光による光信号と第２の露光による光信号を混合した光信号を読み出す。そして、ＣＤＳ
回路（ｃｏｒｒｅｌａｔｅｄ  ｄｏｕｂｌｅ  ｓａｍｐｌｉｎｇ  ｃｉｒｃｕｉｔ）で、
これら光信号の差分演算を行うことで、動きを検出している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２７８１３５号公報
【非特許文献】
【０００７】
【非特許文献１】「Ａ  ｓｉｇｎａｌ−ｐｒｏｃｅｓｓｉｎｇ  ＣＭＯＳ  ｉｍａｇｅ  ｓｅｎｓｏｒ  ｕｓｉｎｇ  ａ  ｓｉｍｐｌｅ  ａｎａｌｏｇ  ｏｐｅｒａｔｉｏｎ」、ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、２００３年１月、第３８巻、第１号、ｐ．１０１−１０６
【発明の概要】
【発明が解決しようとする課題】
【０００８】
動きを検出するためには、２つのフレーム期間に検出された光信号（アナログ信号）の
差分演算を行って差分電位を取得する必要がある。非特許文献１では、差分演算を画素ア
レイ外部のＣＤＳ回路で行っている。一方、画素で差分演算を行うことも可能であり、例
えば、画素にカレントミラー回路を設ける方法が挙げられる。しかし、各画素にカレント
ミラー回路などの差分演算用の回路を設けると、画素の回路規模が大きくなり、高解像度
化の妨げになる。
【０００９】
そこで、本明細書での課題の１つは、画素において差分電位を取得することが可能なイ
メージセンサを提供することにある。または、本明細書での課題の１つは、回路規模が極
端に大きくない画素を有するイメージセンサを提供することにある。または、データを保
持する機能を備えた画素を有するイメージセンサを提供することにある。
【００１０】
または、本明細書での課題の１つは、消費電力の低い半導体装置を提供することにある
。または、本明細書での課題の１つは、酸化物半導体を用いた半導体装置を提供すること
にある。または、本明細書での課題の１つは、信頼性の高い半導体層を用いた半導体装置
を提供することにある。
【００１１】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、および請求項等の記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１２】
本明細書で開示される発明の一形態は、２次元的に配列された複数の画素と、列毎に設
けられた複数の垂直信号線とを有する画素アレイを有するイメージセンサであり、画素は
、光電変換素子と、光電変換素子で発生した電荷量に応じた電位を記憶するノードと、光
電変換素子とノードとの間に直列に接続されている第１の容量素子と、ノードの電位に応
じた信号を出力する増幅回路と、増幅回路と垂直信号線との電気的導通を制御する第１の
スイッチと、ノードの電位をリセットする回路と、を有するイメージセンサである。
【００１３】
上記形態に係るイメージセンサにおいて、画素は、一方の電極がノードに接続され、他
方の電極が一定電位に固定されている他の容量素子をさらに有することができる。また、
画素は、光電変換素子と第１の容量素子との電気的導通を制御する他のスイッチをさらに
有することができる。
【００１４】
上記形態に係るイメージセンサは、各画素で異なる受光期間で検出された光信号の差分
電位を取得することが可能である。ノードを一定電位に固定した状態で光電変換素子によ
り光信号を検出させる。しかる後、ノードを電気的に浮遊状態にするとノードの電荷が保
存されるため、ノードには、光信号の電位が反転した状態で記憶される。ノードにこの電
位を記憶させた状態で光信号の検出を行うと、ノードの電位は光電変換素子の出力電位に
応じて増加するため、ノードの電位は受光期間が異なる光信号の差分電位に対応する。
【００１５】
また、上記形態に係るイメージセンサにおいて、複数の垂直信号線を経て画素アレイか
ら出力されるアナログ信号をＮビット（Ｎは３以上の整数）またはＭビット（Ｍは２以上
かつＮより小さい整数）のデジタル信号に変換する信号処理回路を設けることができる。
【００１６】
また、上記形態に係るイメージセンサにおいて、垂直信号線ごとにアナログ−デジタル
変換装置（ＡＤＣ）を設けることができる。この構成例において、ＡＤＣは、アナログ信
号と参照電位とを比較する比較器と、比較器での比較動作が行われている期間を計測し、
計測結果をデジタル値として保持するカウンタとを有することができる。この場合、比較
器には、Ｎビットのデジタル値を得るために第１の参照電位が入力され、Ｍビットのデジ
タル値を得るために第１の参照電位と異なる第２の参照電位が入力される。
【００１７】
本明細書で開示される発明の他の一形態は、２次元的に配列された複数の画素と、列毎
に設けられた複数の垂直信号線とを有する画素アレイと、複数の垂直信号線を経て画素ア
レイから出力されるアナログ信号をデジタル信号に変換する信号処理回路と、を有するイ
メージセンサの駆動方法であり、画素は、光電変換素子と、光電変換素子で発生した電荷
量に応じた電位を記憶するノードと、光電変換素子とノードとの間に直列に接続されてい
る第１の容量素子と、ノードの電位に応じたアナログ信号を出力する増幅回路と、増幅回
路と垂直信号線との電気的導通を制御する第１のスイッチと、ノードの電位をリセットす
る回路と、を有し、ノードを電気的に浮遊状態にして、光電変換素子に電荷を蓄積させる
第１の工程と、ノードの電位を固定した状態で光電変換素子に電荷を蓄積させ、ノードを
電気的に浮遊状態にする第２の工程と、第２の工程を行った後、ノードを電気的に浮遊状
態に維持したまま、光電変換素子に電荷を蓄積させる第３の工程と、ノードの第１の工程
での電位に応じたアナログ信号を垂直信号線に読み出し、信号処理回路で当該アナログ信
号をＮビット（Ｎは３以上の整数）のデジタル信号に変換する第４の工程と、ノードの第
３の工程での電位に応じたアナログ信号を垂直信号線に読み出し、信号処理回路で当該ア
ナログ信号をＭビット（Ｍは２以上かつＮより小さい整数）のデジタル信号に変換する第
５の工程と、を有するという駆動方法である。
【発明の効果】
【００１８】
本明細書で開示する発明により、回路規模を大きくすることなく、画素において差分電
位を検出することができる。つまり、画素の回路規模を大きくすることなく、動き検出機
能を備えたイメージセンサを提供することが可能になる。
【図面の簡単な説明】
【００１９】
【図１】イメージセンサの構成の一例を示すブロック図。
【図２】画素の構成の一例を示す回路図。
【図３】画素の動作の一例を示すタイミングチャート。
【図４】アナログ−デジタル変換装置の動作の一例を示すタイミングチャート。
【図５】アナログ−デジタル変換装置の動作の一例を示すタイミングチャート。
【図６】監視システムの構成の一例を示すブロック図。
【図７】監視システムのカメラの動作の一例を示すフローチャート。
【図８】画素の構成の一例を示す回路図。
【図９】画素の動作の一例を示すタイミングチャート。
【図１０】画素の構成の一例を示す断面図。
【図１１】Ａ：イメージセンサの上面写真。Ｂ：画素のレイアウト図。
【図１２】Ａ：差分画像（ストップウォッチの画面）。Ｂ：図１２Ａの差分画像の生成方法を説明する図。
【図１３】Ａ：ストップウォッチの画面を通常の撮像モードで撮像した画像。Ｂ：差分画像。Ｃ：保持期間約５日の差分画像。Ｄ：保持期間に対する差分画像データの変化を示すグラフ。
【発明を実施するための形態】
【００２０】
以下に、図面を用いて、本発明の実施の形態および実施例について詳細に説明する。た
だし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱すること
なくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。
したがって、本発明は、以下に示す実施の形態および実施例の記載内容に限定して解釈さ
れるものではない。なお、発明の実施の形態および実施例の説明に用いられる図面におい
て、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明
は省略する。
【００２１】
（実施の形態１）
図１−図６を用いて、本実施の形態では、半導体装置の一例としてイメージセンサを説
明する。
【００２２】
図１には、本実施の形態のイメージセンサ１の構成の一例を示す。イメージセンサ１は
、画素アレイ１０、垂直シフトレジスタ１１、水平シフトレジスタ１２、および読み出し
回路１３を有する。
【００２３】
＜画素アレイ１０＞
画素アレイ１０は、複数の画素２０、行ごとに設けられた選択信号線２１、および列ご
とに設けられた垂直信号線２２を有する。画素２０の配置は、２次元の行列となっている
。同じ行にある画素２０は、共通の選択信号線２１により垂直シフトレジスタ１１に電気
的に接続され、同じ列にある画素２０は、共通の垂直信号線２２により読み出し回路１３
に接続されている。垂直シフトレジスタ１１は画素アレイ１０の行走査の制御を行う回路
であり、選択信号線２１は、画素２０の選択を制御する信号（画素選択信号ＰＳＬＣＴ）
を画素２０に入力する配線である。画素選択信号ＰＳＬＣＴ（以下『信号ＰＳＬＣＴ』と
呼ぶ。）に従って、画素２０で検出された光信号は、垂直信号線２２を経て読み出し回路
１３に読み出される。読み出し回路１３は、画素アレイ１０の出力信号をデジタル信号に
変換する信号処理回路を有する。水平シフトレジスタ１２の制御信号により、読み出し回
路１３からデジタル信号が、水平転送線２３を介してイメージセンサ１の外部回路へ出力
される。
【００２４】
読み出し回路１３では、アナログ−デジタル変換処理（以下、『Ａ−Ｄ変換処理』と呼
ぶ）が行われる。読み出し回路１３のアナログ−デジタル変換処理には、垂直信号線２２
を介して入力されたアナログ信号をＮビット（Ｎは３以上の整数）のデジタル信号に変換
する第１の変換モードと、当該アナログ信号を２ビットのデジタル信号に変換する第２の
変換モードとが存在する。
【００２５】
読み出し回路１３は、水平転送線２３、列毎に設けられたアナログ−デジタル変換装置
３０（以下、『ＡＤＣ３０』）と呼ぶ）、信号線２５、および信号線２６を有する。ＡＤ
Ｃ３０は比較器３１およびカウンタ３２を有し、比較器３１には垂直信号線２２が接続さ
れている。
【００２６】
比較器３１は、信号線２５から入力される参照信号の電位と垂直信号線２２からの入力
電位を比較する回路である。カウンタ３２は、ラッチ機能をするカウンタであり、信号線
２６から入力されるクロック信号を用いて比較器３１が比較動作を行っている比較期間を
計測し、その結果をデジタル値として保持する回路である。カウンタ３２の出力はデジタ
ル信号として、水平転送線２３を経てイメージセンサ１から出力される。水平シフトレジ
スタ１２の出力は、カウンタ３２に接続されている。水平シフトレジスタ１２は、読み出
し回路１３の列方向の走査を行い、各ＡＤＣ３０がデジタル信号を水平転送線２３に出力
するタイミングを制御する。
【００２７】
なお、イメージセンサ１において、図１に示されている以外の回路も同じチップに集積
することができる。このような回路として、例えば、コントローラ、クロック信号を発生
するクロック発生回路、および比較器３１の参照電位を発生するデジタル−アナログ変換
回路などがある。
【００２８】
画素２０は、光電変換素子、光電変換素子で発生した電荷量に応じた電位を記憶する電
位記憶回路、電位記憶回路の出力電位を増幅する増幅回路、増幅回路と垂直信号線２２と
の電気的導通を制御するスイッチ、および電位記憶回路の電位をリセットする回路を有す
る。以下、図２を用いて画素２０の具体的な回路を説明する。図２は、本実施の形態の画
素２０の構成例を示す回路図である。
【００２９】
＜画素２０の構成＞
画素２０は、フォトダイオード１００、トランジスタ１１０、容量素子１１１、容量素
子１１２、トランジスタ１２０、およびトランジスタ１２１を有する。また、画素２０は
、選択信号線２１、垂直信号線２２の他に、配線４０−４３に電気的に接続されている。
なお、図２の例では、トランジスタ１１０、１２０、１２１はｎチャネル型トランジスタ
である。
【００３０】
画素２０には、光電変換素子としてフォトダイオード１００が設けられている。フォト
ダイオード１００の入力（カソード）は配線４０に接続され、出力（アノード）は、電位
記憶回路の入力（容量素子１１１の一方の電極）に接続されている。配線４０には、フォ
トダイオード１００の出力と容量素子１１１間の電位（ノードＮＰｄの電位）をリセット
するリセット信号ＰＲＳＴが入力される。このため、配線４０はリセット信号線と呼ばれ
ることがある。リセット信号ＰＲＳＴ（以下、『信号ＰＲＳＴ』と呼ぶ。）により、フォ
トダイオード１００に順バイアス電位を印加するか、逆バイアス電位を印加するかが制御
される。
【００３１】
電位記憶回路は、ノードＮＭｅｍ、トランジスタ１１０、および容量素子１１１、１１
２を有する。ノードＮＭｅｍは、フォトダイオード１００で発生した電荷量に応じた電位
を記憶するメモリ本体である。
【００３２】
容量素子１１１の一方の電極がフォトダイオード１００のアノードに接続され、他方の
電極がノードＮＭｅｍに接続されている。つまり、容量素子１１１は、フォトダイオード
１００とノードＮＭｅｍの間に直列に接続されている。
【００３３】
容量素子１１２の一方の電極はノードＮＭｅｍに接続され、他方の電極は配線４２に接
続されている。配線４２は、定電位ＶＭＥＭを供給する電位供給線である。なお、容量素
子１１２は、画素２０の寄生容量を用いることができる場合は、素子として設けなくとも
よい。ある程度の容量値を持つ容量素子１１２を設けることで、ノードＮＭｅｍの電位の
変動を抑えることができる。
【００３４】
トランジスタ１１０は、ノードＮＭｅｍの電位をリセットするリセット回路として機能
する。トランジスタ１１０のゲートは配線４１に接続され、ソースは配線４２に接続され
、ドレインはノードＮＭｅｍに接続されている。配線４１はトランジスタ１１０のオン／
オフを制御するためのリセット信号ＮＲＳＴ（以下、『信号ＮＲＳＴ』と呼ぶ。）が供給
される信号線であり、リセット信号線と呼ばれる。
【００３５】
トランジスタ１１０はノードＮＭｅｍと配線４２間の電気的導通を制御するスイッチで
あり、トランジスタ１１０のスイッチング動作により、ノードＮＭｅｍを電気的に浮遊状
態にするか、一定電位に固定するかが制御される。トランジスタ１１０をオン状態にする
とノードＮＭｅｍが配線４２に接続されるため、フォトダイオード１００の受光状態にか
かわらず、ノードＮＭｅｍは一定電位にリセットされる。また、トランジスタ１１０をオ
フ状態にすると、ノードＮＭｅｍは電気的に浮遊状態になる。
【００３６】
図２の例では、容量素子１１２とトランジスタ１１０を同じ配線４２に接続しているが
、異なる電位供給線に接続することもできる。
【００３７】
トランジスタ１２０は、電位記憶回路の出力電位（ノードＮＭｅｍの電位）に応じた信
号を出力する増幅回路を構成し、トランジスタ１２１は、増幅回路と垂直信号線２２との
電気的導通を制御するスイッチを構成する。
【００３８】
増幅回路はトランジスタ１２０でなるソースフォロアで構成される。トランジスタ１２
０のゲートはノードＮＭｅｍに接続され、ソースは配線４３に接続され、ドレインはトラ
ンジスタ１２１のソースに接続されている。配線４３は、ソースフォロアの基準電位（電
位ＶＳＦ）を供給する電位供給線である。
【００３９】
トランジスタ１２１は、ゲートが選択信号線２１に接続され、ソースがトランジスタ１
２０のドレインに接続され、ドレインが垂直信号線２２に接続されている。選択信号線２
１は、共通の選択信号線２１に接続されている画素２０のうち、信号Ｖｓｉｇを読み出す
画素２０を選択する信号ＰＳＬＣＴを供給する信号線である。信号ＰＳＬＣＴによりトラ
ンジスタ１２１をオンすることで、信号Ｖｓｉｇが読み出される画素２０が選択される。
【００４０】
なお、ノードＮ１２１に接続される配線をソースフォロアの基準電位を供給する配線４
３に変更し、ノードＮ１２０に接続される配線を垂直信号線２２に変更することができる
。また、フォトダイオード１００のアノードを配線４０に接続し、カソードを容量素子１
１１に接続してもよい。図２の例では、３つのトランジスタ１１０、１２０、１２１をｎ
チャネル型としたが、全てまたは一部をｐチャネル型とすることもできる。このように回
路構成を変更する場合は、画素２０に入力される信号や基準電位を調整すればよい。
【００４１】
＜画素２０の動作、撮像モード１−３＞
次に、図３を用いて、画素２０の動作について説明する。
【００４２】
電位を記憶するノードＮＭｅｍが、容量素子１１１を介してフォトダイオード１００の
出力に接続されているので、フォトダイオード１００に電荷を蓄積するモードは２つに分
けることができる。１つは、ノードＮＭｅｍを電気的に浮遊状態にして行うモードである
。もう１つは、ノードＮＭｅｍを一定電位に固定した状態で行うモードである。これら２
つの電荷蓄積モードを組み合わせることで、以下の３つの撮像モードで、画素アレイ１０
を動作させることができる。
【００４３】
第１の撮像モードは、フォトダイオード１００の出力電位を検出し、読み出しを行うモ
ードである（撮像モード１）。第２の撮像モードは、フォトダイオード１００の出力電位
を検出し、電位記憶回路に記憶するモードである（撮像モード２）。第３の撮像モードは
、フォトダイオード１００の出力電位を検出し、検出した電位と電位記憶回路に格納され
た電位との差分電位を取得し、読み出すモードである（撮像モード３）。
【００４４】
以下、図３を用いて、３つの撮像モードを説明する。図３は、画素２０のタイミングチ
ャートの一例であり、信号ＰＳＬＣＴ、ＰＲＳＴおよびＮＲＳＴ、並びに、これらの信号
に対するノードＮＰｄの電位φＰｄおよびノードＮＭｅｍの電位φＭｅｍの変化を示す。
電位φＰｄはフォトダイオード１００の出力電位であり、電位φＭｅｍは電位記憶回路の
出力電位である。
【００４５】
ここでは、信号ＰＲＳＴがロウレベル（以下『Ｌレベル』と呼ぶ。）のとき、フォトダ
イオード１００には順バイアス電位が印加され、ハイレベル（以下『Ｈレベル』と呼ぶ。
）のときフォトダイオード１００には逆バイアス電位が印加される。また、信号ＮＲＳＴ
がＨレベルのときトランジスタ１１０がオンし、信号ＰＳＬＣＴがＨレベルのときトラン
ジスタ１２１がオンする。
【００４６】
［撮像モード１］
まず、撮像モード１について説明する。撮像モード１では、フォトダイオード１００お
よび電位記憶回路の電位のリセット動作（期間Ｔ１１）、フォトダイオード１００の出力
電位の検出、読み出し動作（期間Ｔ１２）が行われる。
【００４７】
期間Ｔ１１で、フォトダイオード１００に順バイアス電位が印加されるため、電位φＰ
ｄは配線４０の電位（信号ＰＲＳＴのＬレベルの電位ＶＰＤ）とほぼ等しくなり、一定電
位にリセットされる。また、トランジスタ１１０がオンになるため、電位φＭｅｍは配線
４２の電位ＶＭＥＭとほぼ等しくなり、一定電位にリセットされる。
【００４８】
なお、画素２０の動作の理解を容易にするため、ここでは、リセット動作により、電位
φＰｄは、信号ＰＲＳＴのＬレベルの電位ＶＰＤと等しくなり、電位φＭｅｍは配線４２
の電位ＶＭＥＭと等しくなるとする。
【００４９】
期間Ｔ１２では、フォトダイオード１００に逆バイアス電位を印加し、かつトランジス
タ１１０をオフする。電位φＰｄはフォトダイオード１００で発生した電荷量（出力電位
）に応じて変動し、電位φＭｅｍは電位φＰｄの変動に応じて変動する。
【００５０】
そして、信号ＰＳＬＣＴをＨレベルにして、トランジスタ１２１をオンすると、電位φ
Ｍｅｍに応じた電流がトランジスタ１２０のソース−ドレイン間に流れ、トランジスタ１
２１を介して垂直信号線２２に出力される。信号ＰＳＬＣＴがＨレベルの期間が、画素２
０から信号Ｖｓｉｇを読み出す期間である。電位φＭｅｍは、フォトダイオード１００で
検出された電荷量に応じて変動するため、トランジスタ１２０のソース−ドレイン間電流
を検出することで、フォトダイオード１００の出力電位を検出することができる。
【００５１】
なお、図３のタイミングチャートでは、期間Ｔ１２の一部で信号ＰＳＬＣＴをＨレベル
にして読み出し動作を行う例を示しているが、期間Ｔ１２に信号ＰＳＬＣＴを常にＨレベ
ルにしてもよい。
【００５２】
［撮像モード２］
次に、撮像モード２について説明する。撮像モード２では、フォトダイオード１００お
よび電位記憶回路のリセット動作（期間Ｔ２１）、フォトダイオード１００の出力電位の
記憶（期間Ｔ２２）が行われる。
【００５３】
期間Ｔ２１では、撮像モード１の期間Ｔ１１と同様に、電位φＰｄ、φＭｅｍがリセッ
トされる。
【００５４】
期間Ｔ２２では、フォトダイオード１００に逆バイアス電位を印加する。フォトダイオ
ード１００の受光強度に応じて、電位φＰｄは上昇する。他方、トランジスタ１１０がオ
ン状態のままであるため、電位φＭｅｍは変化しない。電位φＭｅｍが電位ＶＭＥＭに固
定されているために、期間Ｔ１２と同程度の受光強度であっても、電位φＰｄの値は期間
Ｔ１２での値より小さくなる。
【００５５】
期間Ｔ２２の終了時（時間ｔｍｅｍ）にトランジスタ１１０をオフする。その結果、ノ
ードＮＭｅｍの電荷が保持される。時間ｔｍｅｍでのノードＮＭｅｍの電荷量は、時間ｔ
ｍｅｍでのノードＮＰｄの電位φＰｄにより決定される。つまり、ノードＮＭｅｍに、時
間ｔｍｅｍのフォトダイオード１００に蓄積された電荷量に応じた電位が記憶されること
になる。
【００５６】
［撮像モード３］
最後に、撮像モード３について説明する。撮像モード３では、フォトダイオード１００
の出力電位のリセット動作（期間Ｔ３１）、フォトダイオード１００の出力電位とノード
ＮＭｅｍに記憶されている電位との差分電位の検出、および読み出し（期間Ｔ３２）が行
われる。
【００５７】
まず、期間Ｔ３１で、電位φＰｄは一定電位にリセットされる。電位φＭｅｍは、トラ
ンジスタ１１０がオフであるため電荷保存則により、電位ＶＭＥＭから期間Ｔ２２での電
位φＰｄの変化量ΔＶｐｄを減じた値Ｖｍ＝ＶＭＥＭ−ΔＶｐｄ［Ｃ１１１／（Ｃ１１１
＋Ｃ１１２）］となる。Ｃ１１１、Ｃ１１２は、それぞれ、容量素子１１１、１１２の容
量値である。ここでは、Ｃ１１１≫Ｃ１１２とするため、Ｖｍ≒ＶＭＥＭ−ΔＶｐｄとな
る。
【００５８】
期間Ｔ２２の終了時にノードＮＭｅｍに記憶される電位が電位Ｖｍである。つまり、撮
像モード２を行うことで、ノードＮＭｅｍは、フォトダイオード１００の蓄積電荷量に応
じた電位ΔＶｐｄを反転して記憶していることになる。
【００５９】
期間Ｔ３２では、フォトダイオード１００に逆バイアス電位を印加する。フォトダイオ
ード１００には受光強度に応じた電荷が蓄積されるため、蓄積電荷量に応じて電位φＰｄ
が増加し、電位φＭｅｍは電位φＰｄに連動して増加する。電位Ｖｍ≒ＶＭＥＭ−ΔＶｐ
ｄであるため、期間Ｔ３２の電位φＭｅｍは、期間Ｔ３２のフォトダイオード１００の出
力電位と、期間Ｔ２２の終了時（時間ｔｍｅｍ）で記憶したノードＮＭｅｍの電位との差
分電位となる。別言すると、期間Ｔ３２の電位φＭｅｍは、撮像モード３でのフォトダイ
オード１００の出力電位と、撮像モード２でのフォトダイオード１００の出力電位との差
分電位に対応する。
【００６０】
したがって、撮像モード３の電位φＭｅｍから動きの有無を判定することができる。画
素２０で撮像している領域に動きがなければ、フォトダイオード１００での電荷蓄積期間
（Ｔ２２、Ｔ３２）の調節により、電位φＭｅｍを電位ＶＭＥＭと等しくできる。他方、
動きがあると、電位φＭｅｍは電位ＶＭＥＭと異なることになる。フォトダイオード１０
０の受光量が期間Ｔ２２よりも期間Ｔ３２の方が多い場合、電位φＭｅｍはＶＭＥＭより
も高くなり、少ない場合はＶＭＥＭよりも低くなる。
【００６１】
期間Ｔ３２において、信号ＰＳＬＣＴをＨレベルにすると、トランジスタ１２０は、電
位φＭｅｍに応じた信号Ｖｓｉｇを垂直信号線２２に出力する。
【００６２】
なお、図３のチャートでは、期間Ｔ３２の一部で信号ＰＳＬＣＴをＨレベルにして読み
出し動作行う例を示しているが、期間Ｔ３２に信号ＰＳＬＣＴを常にＨレベルにしてもよ
い。
【００６３】
画素２０の動作の理解を容易にするため、図３には撮像モード２と撮像モード３を連続
して行う例を示したが、撮像モード３の実行直前に撮像モード２を実行する必要はなく、
撮像モード２を１度実行した後は、撮像モード３を繰り返すことができる。それは、トラ
ンジスタ１１０がオフ状態である限りノードＮＭｅｍは電気的に浮遊状態であるため、電
荷が保存されているからである。
【００６４】
＜ＡＤＣ３０の動作、Ａ−Ｄ変換処理＞
次に、図４、図５を用いて、読み出し回路１３でのＡ−Ｄ変換処理について説明する。
図４、図５は、読み出し回路１３のＡＤＣ３０の動作の一例を示すタイミングチャートで
ある。
【００６５】
ＡＤＣ３０のＡ−Ｄ変換処理は、２つの変換モードを有する。第１の変換モードは、垂
直信号線２２から入力されたアナログ信号をＮビット（Ｎは３以上の整数）のデジタル信
号に変換するモードである（ＡＤＣモード１）。第２の変換モードは、このアナログ信号
を２ビットのデジタル信号に変換するモードである（ＡＤＣモード２）。
【００６６】
［ＡＤＣモード１］
図４を用いてＡＤＣモード１を説明する。ＡＤＣモード１は通常のＡ−Ｄ変換モードで
あり、画素アレイ１０で撮像したアナログデータをＮビットの階調データに変換するモー
ドである。ＡＤＣモード１は、撮像モード１、撮像モード３での画素２０の信号Ｖｓｉｇ
をＮビットのデジタル信号に変換するモードである。
【００６７】
ＡＤＣ３０の比較器３１には、信号線２５から参照信号ＶＲＥＦ１が入力される。参照
信号ＶＲＥＦ１は、階段状に変化するランプ波を含む。比較器３１では、垂直信号線２２
を経て入力された画素２０から読み出された信号Ｖｓｉｇ１０（以下『信号Ｖｓｉｇ１０
』と呼ぶ。）を参照信号ＶＲＥＦ１と比較する。信号Ｖｓｉｇ１０の電位が参照信号ＶＲ
ＥＦ１と等しくなると、比較器３１からカウンタ３２への出力電位の極性が反転する。カ
ウンタ３２は、基準クロック信号ＣＬＣＫ（以下『信号ＣＬＣＫ』と呼ぶ。）を基にカウ
ントを行い、比較器３１の出力が反転するとカウントを停止し、カウント値を保持する。
比較期間Ｔｃｍｐ１０は、比較動作の開始から比較器３１の出力が反転するまでの期間で
ある。カウンタ３２では、出力信号Ｖｓｉｇ１０の電位を比較期間Ｔｃｍｐ１０に置き換
えて計測していることになる。カウンタ３２で取得されたカウント値が信号Ｖｓｉｇ１０
の電位を表すデジタル値に対応する。
【００６８】
［ＡＤＣモード２］
次に、図５を用いて、ＡＤＣモード２を説明する。ＡＤＣモード２は、動き検出結果を
デジタル値に変換するためのモードであり、画素２０の出力信号をＮビットの下位２ビッ
トのデジタル信号に変換するモードである。ＡＤＣモード２は、撮像モード３の画素２０
の信号Ｖｓｉｇをデジタル値に変換するモードである。ここでは、ＡＤＣモード２では、
アナログ信号を２ビットのデジタル信号に変換するモードとして説明するが、デジタル信
号のビット数は２に特段限定されるものではなく、ＡＤＣモード２では、画素２０の出力
信号をＮビットよりも低いビット数のデジタル信号に変換するモードである。
【００６９】
信号Ｖｓｉｇ２０、Ｖｓｉｇ２１およびＶｓｉｇ２２は、それぞれ、撮像モード３で画
素２０から読み出される信号Ｖｓｉｇであり、差分電位に対応する信号である。信号Ｖｓ
ｉｇ２０は被写体に動きがない場合の信号であり、撮像モード３と撮像モード２での受光
量がほぼ等しい場合（差分データがゼロとなる例）の信号である。信号Ｖｓｉｇ２１およ
びＶｓｉｇ２２は被写体に動きがある場合の画素２０の出力信号である。信号Ｖｓｉｇ２
１は、撮像モード３での受光量が減少した場合（差分データがマイナスとなる例）の信号
であり、信号Ｖｓｉｇ２２は、撮像モード３での受光量が増加した場合（差分データがプ
ラスとなる例）の信号である。
【００７０】
ＡＤＣモード２の参照信号ＶＲＥＦ２は、ＡＤＣモード１の参照信号ＶＲＥＦ１と異な
る。参照信号ＶＲＥＦ２は、動きが検出されない、動きが検出された（受光量減少）、動
きが検出された（受光量増加）の３つの状態を識別できるように、信号ＣＬＣＫの２周期
の間に、信号ＣＬＣＫに連動して電位が３段階変化する。参照信号ＶＲＥＦ２の変化はラ
ンプ波のように均等ではなく、参照信号ＶＲＥＦ２の電位は、カウント開始時点から信号
ＣＬＣＫの１／２周期ごとに、Ｖｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４と変化する。電位Ｖｒ２
、Ｖｒ３により、差分データがゼロと判定される信号Ｖｓｉｇの電位の範囲が決定される
。画素２０の動作時のノードＮＭｅｍの電位の変動や、差分電位の検出精度などを考慮し
て、電位Ｖｒ２、Ｖｒ３を決定すればよい。
【００７１】
また、比較期間Ｔｃｍｐ２０−２２は、それぞれ、信号Ｖｓｉｇ２０−２２の比較期間
に対応する。ＡＤＣモード２のＡＤＣ３０の動作は、ＡＤＣモード１と同様であり、信号
Ｖｓｉｇ２０、Ｖｓｉｇ２１、Ｖｓｉｇ２２は、２ビットのデジタル値００、０１、１０
に変換される。ＡＤＣモード２で得られたデジタル信号は、水平転送線２３を経てイメー
ジセンサ１から読み出される。読み出された２ビットデジタル信号（差分データ）を処理
することで、動きの有無、および動きのある領域などを判定することができる。
【００７２】
また、この２ビットデジタル信号（差分データ）から動きの判定を行う場合、この判定
結果から、イメージセンサ１の撮像モードおよびＡＤＣモードを決定することができる。
動きがなかった場合は、撮像データに変更がないため、撮像モード３とＡＤＣモード２を
行う。動きがあった場合は、撮像データを書き換えるため、撮像モード１とＡＤＣモード
１を行う、または撮像モード２と撮像モード３を連続して行ってからＡＤＣモード１を行
うというように、イメージセンサ１を制御してもよい。
【００７３】
以上述べたように、本実施の形態により、動き検出に必要な差分電位を各画素で得るこ
とができる。また、図２に示すように、画素の回路規模は光電変換素子の受光面積領域を
極端に狭めるほど大きくはない。つまり、本実施の形態により、動き検出機能付きイメー
ジセンサの高解像度、小型化を実現することが可能になる。
【００７４】
＜監視システム＞
また、本実施の形態のイメージセンサは、監視カメラに非常に好適である。このような
監視カメラは、撮像領域が同じであれば被写体に変化がない限り、同じ画像を撮像してい
る。その一方で、記録用、表示用の画像データを得るには、画素アレイで検出したアナロ
グ信号をＮビットのデジタル信号にする必要がある。従来のイメージセンサでは、たとえ
同じ画像を撮像している場合でも、１フレームごとにイメージセンサでＮビットのＡ−Ｄ
変換を実行しているため、不必要な電力消費が発生しており、その結果としてイメージセ
ンサの劣化を早めることにもなる。
【００７５】
本実施の形態のイメージセンサを用いることで、この問題点を解消することが可能であ
る。以下、図６および図７を用いて、監視システムの一例を説明する。
【００７６】
図６は、本実施の形態の監視システムの構成例を示すブロック図である。監視システム
は、カメラ２００、記憶装置２１１、表示装置２１２、および管理装置２１３を有する。
カメラ２００は、撮像手段としてイメージセンサ１と、イメージセンサ１から出力される
デジタル信号を処理して撮像した画像に動きがあるかを判定する動き判定部２０１を有す
る。カメラ２００で撮影された画像は、記憶装置２１１に記録され、表示装置２１２に表
示される。また、管理装置２１３は、監視システムの各装置を統合的に管理し制御するた
めの装置である。管理装置２１３は、監視サーバや、管理用のソフトウエアをインストー
ルしたコンピュータなどで構成される。
【００７７】
図７を用いて、監視システムのカメラ２００の動作を説明する。図７はカメラ２００の
動作を示すフローチャートである。
【００７８】
まず、カメラ２００は、動作開始時には基準となる画像を取得する。まず、画素アレイ
１０を撮像モード１で動作させ、動き判定の基準となるアナログ信号を取得する（ステッ
プ５０１）。次に、読み出し回路１３は、ＡＤＣモード１でこのアナログ信号をＮビット
のデジタル信号に変換する（ステップ５０２）。そして、イメージセンサ１から、ステッ
プ５０２で得られたＮビット画像データがカメラ２００から出力される（ステップ５０３
）。出力されたＮビット画像データは、管理装置２１３の制御により、記憶装置２１１に
記憶され、また表示装置２１２で表示される。
【００７９】
次に、動き検出、判定を行う（ステップ５０４−５０７）。基準となる撮像データを得
るため、まず、画素アレイ１０を撮像モード２で動作させ（ステップ５０４）、次に、撮
像モード３で動作させ差分電位に対応するアナログ信号を取得する（ステップ５０５）。
次に、読み出し回路１３は、ＡＤＣモード２でこのアナログ信号を２ビットのデジタル信
号に変換し、２ビットの差分データを得る（ステップ５０６）。差分データは、動き判定
部２０１に入力され、ステップ５０５で撮像された画像データに動きがあるかが判定され
る（ステップ５０７）。動きがない場合は、再びステップ５０５−５０７が行われる。動
きがある場合は、Ｎビットの画像データを再取得するためステップ５０１−５０３を行う
。つまり、ステップ５０７で動きが検出されるまで、ステップ５０５−５０７が繰り返さ
れる。
【００８０】
また、必要に応じて、ステップ５０７で得られた差分データがカメラ２００から出力さ
れる（ステップ５０８）。例えば、ステップ５０８は、差分データを記憶装置２１１に保
存する場合に行われる。
【００８１】
したがって、画像に動きが検出されない期間は、イメージセンサ１はＮビットのＡ−Ｄ
変換処理を行わず、下位２ビットのＡ−Ｄ変換処理を行うことになる。その結果、イメー
ジセンサ１での電力消費を抑えることができ、イメージセンサ１の劣化を抑えることがで
きる。また、記憶装置２１１には、動きが検出されたときにＮビットの画像データを記録
することができるため、記憶装置２１１の記憶容量の節約ができるため、長時間の録画が
可能になる。
【００８２】
なお、ステップ５０７の動き判定はカメラ２００の外部の装置で行ってもよい。例えば
、ステップ５０６で得られた差分データを管理装置２１３で信号処理して、動きの判定を
行うことができる。この場合、管理装置２１３での動き判定処理は、画像処理用の回路を
組み込んでハードウエア的に行ってもよく、またソフトウエアを用いて行ってもよい。
【００８３】
（実施の形態２）
本実施の形態では、画素２０の他の構成例を説明する。図８、図９を用いて、本実施の
形態では、グローバルシャッタ方式のイメージセンサを実現するための画素について説明
する。
【００８４】
＜画素５０の構成＞
図８は、本実施の形態の画素５０の構成例を示す回路図である。画素５０が、画素２０
と異なる点は、フォトダイオード１００と容量素子１１１との電気的導通を制御するため
スイッチが設けられている点である。画素５０には、このスイッチとしてトランジスタ１
５０が設けられている。トランジスタ１５０は、ゲートが配線５１に接続され、ソースが
フォトダイオード１００の出力（アノード）に接続され、ドレインが容量素子１１１の一
方の電極に接続されている。配線５１は、トランジスタ１５０のオン／オフを制御する電
荷転送制御信号ＰＴＲ（以下『信号ＰＴＲ』と呼ぶ。）が入力される信号線である。
【００８５】
なお、図８の例ではトランジスタ１５０をｎチャネル型トランジスタとしたが、ｐチャ
ネル型トランジスタにできることはいうまでもない。
【００８６】
＜画素５０の動作、撮像モード１−３＞
次に、図９を用いて、画素５０の動作を説明する。画素５０も、画素２０と同様に撮像
モード１−３を行うことができる。画素２０の動作と異なる点は、各撮像モード１−３に
おいて、フォトダイオード１００のリセット期間（Ｔ１１、Ｔ２１、Ｔ３１）の直後に、
配線５１の信号ＰＴＲをＨレベルにして、トランジスタ１５０をオン状態にする期間（Ｔ
１３、Ｔ２３、Ｔ３３）が設けられていることである。
【００８７】
期間（Ｔ１３、Ｔ２３、Ｔ３３）では、信号ＰＴＲをＨレベルにして、トランジスタ１
５０をオン状態にする。ノードＮＰｄ、およびノードＮＣｐ（トランジスタ１５０のドレ
インと容量素子１１１の一方の電極間のノード）の電位は、フォトダイオード１００で蓄
積された電荷量に応じて増加する。つまり、図３の電位φＰｄと同様の変化をする。
【００８８】
期間（Ｔ１２、Ｔ２２、Ｔ３２）に、信号ＰＴＲをＬレベルにし、トランジスタ１５０
をオフ状態にする。トランジスタ１５０がオフ状態である期間は、ノードＮＣｐの電位は
変化せず、またノードＮＭｅｍも変化しなくなる。
【００８９】
期間（Ｔ１３、Ｔ２３、Ｔ３３）は露光期間であり、トランジスタ１５０のスイッチン
グ動作が電気的なシャッタの役割をする。露光期間（Ｔ１３、Ｔ２３、Ｔ３３）でのノー
ドＮＣｐが、画素２０のノードＮＰｄと同じ役割をするので、画素５０においても、画素
２０と同様に撮像モード１−３を実行することができる。したがって、画素５０をイメー
ジセンサ１に適用することで、グローバルシャッタ機能および動き検出機能付きのイメー
ジセンサを実現することができる。
【００９０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００９１】
（実施の形態３）
上述したように、本明細書で開示されるイメージセンサは、各画素において異なる２つ
のフレーム間の光信号の差分電位を検出することが可能であり、また連続する２つのフレ
ーム間の差分電位だけではなく、２以上前のフレームとの差分電位を検出することが可能
である。また、差分電位の検出精度は、電位記憶回路のメモリ本体部であるノード（ＮＭ
ｅｍ）の電荷保持能力に影響される。
【００９２】
例えば、トランジスタ１１０の室温下のリーク電流が１×１０−１４Ａ程度で、容量素
子１１２の容量値が１００ｆＦ程度である画素２０において、ノードＮＭｅｍ以外の配線
の電位が変動しないと仮定とすると、フレームレートが６０ｆｐｓのとき、ノードＮＭｅ
ｍで電荷（電位）を保持できる期間は１フレーム期間（１／６０秒）程度となる。
【００９３】
そこで、本実施の形態では、電位記憶回路の電荷保持能力を向上する手段について説明
する。以下、図２の画素２０を例に、本実施の形態を説明するが、図８の画素５０につい
ても同様である。
【００９４】
ノードＮＭｅｍの電荷保持能力を向上させるための手段の１つは、容量素子１１２の容
量値を大きくすることである。ただし、容量素子１１２の容量値を大きくするには、容量
素子１１２のサイズを大きくすることが必要になることがある。容量素子１１２のサイズ
を大きくすると、画素２０の開口率が低下するため、イメージセンサの高解像度化の妨げ
になる。
【００９５】
そこで、ノードＮＭｅｍの電荷保持能力を向上させるための別の手段の１つは、トラン
ジスタ１１０のリーク電流を小さくすることである。この場合、画素２０の開口率の低下
という問題は小さくなる。トランジスタ１１０のリーク電流を１×１０−１４Ａよりも小
さくすることで１／６０秒以上（フレームレートが６０ｆｐｓの場合で、１フレーム期間
以上）、ノードＮＭｅｍは電位を保持できる。
【００９６】
リーク電流とは、オフ状態のトランジスタにおいて、ソースとドレイン間に流れる電流
をいう。本明細書では、リーク電流が小さいとは、チャネル幅１μｍあたりのオフ電流値
が室温下において１０ａＡ／μｍ（１×１０−１７Ａ／μｍ）以下であることをいう。
【００９７】
トランジスタ１１０のリーク電流を小さくする手段の１つは、トランジスタ１１０の半
導体層を酸化物半導体で形成することが挙げられる。以下、図１０を用いて、酸化物半導
体層を適用したトランジスタ１１０を有する画素２０の構成を説明する。図１０は、画素
２０の概略断面図である。なお、図１０は画素２０の構成および作製方法を説明するため
の断面図であり、画素２０を特定の切断線で切った断面図ではない。
【００９８】
図１０には、ＳＯＩ型半導体基板を用いて画素２０を作製した構成例を示す。基板３０
０がＳＯＩ基板の支持基板であり、絶縁層３０１はＳＯＩ基板の絶縁層である。基板３０
０は、半導体基板、石英基板、およびガラス基板などが用いられる。フォトダイオード１
００の半導体層３０２、およびトランジスタ１２０、１２１の半導体層３０５は、ＳＯＩ
基板の単結晶半導体層で形成される。半導体層３０５は、半導体層３０２よりも薄く形成
されている。半導体層３０２には、ｎ型不純物領域３０３およびｐ型不純物領域３０４が
形成され、半導体層３０５には、ｎ型不純物領域３０６−３０８が形成されている。
【００９９】
また、絶縁層３６０、３６１は１層目の絶縁層であり、同じ絶縁層から形成される。絶
縁層３６０はトランジスタ１２０のゲート絶縁層を構成し、絶縁層３６１はトランジスタ
１２１のゲート絶縁層を構成する。また、絶縁層３６２は２層目の絶縁層であり、絶縁層
３６３は３層目の絶縁層であり、絶縁層３６４は４層目の絶縁層である。
【０１００】
１乃至４層目の絶縁層３６０−３６４は、単層構造または積層構造の絶縁層で形成され
る。この絶縁層としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化
酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化
アルミニウム、および酸化ハフニウムなどの絶縁物を含む層を用いることができる。
【０１０１】
導電層３１０、３１１は、１層目の配線層であり、同じ導電層から形成される。導電層
３１０は、トランジスタ１２０のゲート電極を構成し、導電層３１１はトランジスタ１２
１のゲート電極、および選択信号線２１を構成する。
【０１０２】
導電層３２０−３２５は２層目の配線層であり、同じ導電層から形成される。導電層３
２０は、フォトダイオード１００のカソードを配線４０に接続するための電極を構成する
。導電層３２１はフォトダイオード１００のアノードを容量素子１１１に接続する電極を
構成する。導電層３２２はトランジスタ１１０のドレイン電極を構成し、導電層３２３は
同ソース電極を構成する。導電層３２４はトランジスタ１２０のソース電極を構成し、導
電層３２５はトランジスタ１２１のドレイン電極を構成する。また、導電層３２２は容量
素子１１１の一方の電極、およびノードＮＭｅｍを構成し、導電層３１０に接続されてい
る。
【０１０３】
導電層３３０は３層目の配線層であり、トランジスタ１１０のゲート電極を構成する。
【０１０４】
導電層３４０−３４４は４層目の配線層であり、同じ導電層から形成される。導電層３
４０は配線４０を構成し、導電層３２０に接続されている。導電層３４１は配線４１を構
成し、導電層３３０に接続されている。導電層３４３は配線４３を構成し、導電層３２４
に接続されている。導電層３４４は垂直信号線２２を構成し、導電層３２５に接続されて
いる。
【０１０５】
１乃至４層目の配線層（３１０−３１１、３２０−３２５、３３０、３４０−３４４）
は、単層構造または積層構造の導電層で形成される。１乃至４層目の配線層に用いられる
導電層としては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タ
ングステン、アルミニウム、銅、ネオジム、またはスカンジウムなどの金属材料を含む導
電層を用いればよい。
【０１０６】
トランジスタ１１０の半導体層３５０は、絶縁層３６２上に形成される。ここでは、リ
ーク電流が小さいトランジスタ１１０を作製するため、半導体層３５０を酸化物半導体層
で形成する。
【０１０７】
代表的な酸化物半導体としては、インジウムまたはガリウムの一方と亜鉛とを含む金属
酸化物、インジウム、ガリウムおよび亜鉛を含む金属酸化物、並びに、これら金属酸化物
にふくまれるガリウムの一部、または全てを他の金属元素に置き換えた金属酸化物などが
挙げられる。
【０１０８】
酸化物半導体は、インジウム（Ｉｎ）または亜鉛（Ｚｎ）の少なくとも一方を含むこと
が好ましい。ＩｎとＺｎの双方を含むことがより好ましい。酸化物半導体としては、例え
ばＩｎ酸化物、Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物が挙げられる。
【０１０９】
半導体層３５０を、ガリウム（Ｇａ）を含む金属酸化物で形成することが好ましい。ガ
リウム（Ｇａ）を含む金属酸化物で形成することで、トランジスタ特性のばらつきを低減
することができる。トランジスタ特性のばらつきを低減する効果をもつ元素をスタビライ
ザと呼ぶ。スタビライザとしては、スズ（Ｓｎ）、ハフニウム（Ｈｆ）およびアルミニウ
ム（Ａｌ）が挙げられる。
【０１１０】
上記以外のスタビライザとしては、ランタノイドである、ランタン（Ｌａ）、セリウム
（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウ
ム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホ
ルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、
およびルテチウム（Ｌｕ）が挙げられる。
【０１１１】
スタビライザとして酸化物半導体に含まれる元素は、１種類でも複数種類の元素でもよ
い。スタビライザの含有量は、金属酸化物が半導体として機能可能な量である。
【０１１２】
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物に含まれるＧａ（ガリウム）を全て錫に置き換えると
、Ｉｎ−Ｓｎ−Ｚｎ酸化物となり、上記Ｉｎ−Ｇａ−Ｚｎ酸化物に含まれるＧａ（ガリウ
ム）の一部の代わりにチタンを用いるとＩｎ−Ｔｉ−Ｇａ−Ｚｎ酸化物となる。
【０１１３】
半導体層３５０を構成する酸化物半導体層の結晶状態は、単結晶、多結晶（『ポリクリ
スタル』と呼ぶことがある。）または非晶質などである。また、酸化物半導体層を非晶質
層と結晶を含む層との積層構造とすることもできる。半導体層３５０を、ＣＡＡＣ−ＯＳ
（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）を含む酸化物半導体層としてもよい。
【０１１４】
酸化物半導体層は、例えば、非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ
（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質を有する
。非晶質は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよ
りも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ
Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）と呼ぶ。
【０１１５】
酸化物半導体層は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば
、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
【０１１６】
酸化物半導体層は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体
を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ
未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。または、微結晶酸化物半導
体膜は、例えば、非晶質相に１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相
構造の酸化物半導体を有している。
【０１１７】
酸化物半導体層は、例えば非晶質部を有してもよい。なお、非晶質を有する酸化物半導
体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序
であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質
であり、結晶部を有さない。
【０１１８】
なお、酸化物半導体層が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体
の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化
物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶
質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積
層構造を有してもよい。
【０１１９】
なお、酸化物半導体層は、例えば、単結晶を有してもよい。
【０１２０】
酸化物半導体層は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトル
または表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶
部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体
層の一例としては、ＣＡＡＣ−ＯＳ膜がある。
【０１２１】
ＣＡＡＣ−ＯＳ膜は、完全な非晶質ではない。ＣＡＡＣ−ＯＳ膜は、例えば結晶部およ
び非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶
部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型
電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏ
ｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結晶
部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な
粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜
は、粒界に起因する電子移動度の低下が抑制される。
【０１２２】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部では、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、且つａｂ面に
垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から
見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結
晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単
に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範
囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好
ましくは−５°以上５°以下の範囲も含まれることとする。
【０１２３】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡ
ＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被
形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、Ｃ
ＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非
晶質化することもある。
【０１２４】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の
形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くこ
とがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を
行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたとき
の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
【０１２５】
ＣＡＡＣ−ＯＳを含む酸化物半導体層をチャネル形成層に用いることで、可視光や紫外
光の照射による電界効果トランジスタの電気特性の変動を抑えることができる。よって、
当該トランジスタは、信頼性が高い。
【０１２６】
酸化物半導体層はスパッタリング法などで形成することができる。スパッタリング法で
酸化物半導体層を成膜する場合、使用する金属酸化物ターゲットの相対密度（充填率）は
９０％以上１００％以下が好ましく、９５％以上９９．９％以下がより好ましい。相対密
度の高い金属酸化物ターゲットを用いることにより、緻密な酸化物半導体層を形成するこ
とができる。例えば、Ｉｎ−Ｇａ−Ｚｎ金属膜を酸化物半導体層として形成する場合、タ
ーゲットに、組成がＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の金属酸化物ターゲット
を用いることができる。
【０１２７】
また、成膜直後の酸化物半導体層は、酸素の含有量が化学量論比よりも多い過飽和の状
態であることが好ましい。例えば、スパッタリング法を用いて酸化物半導体層を成膜する
場合、成膜ガスにおける酸素の占める割合が高い条件で成膜することが好ましく、特に、
酸素ガス１００％雰囲気で成膜を行うことが好ましい。それは、酸素ガス１００％雰囲気
では成膜温度を３００℃以上としても、例えば、酸化物半導体からのＺｎの放出を抑える
という効果が得られるからである。
【０１２８】
また、トランジスタ１１０の作製工程において、脱水化および／または脱水素化処理に
より酸化物半導体層中の水素、水、水酸基、または水素化物（水素化合物ともいう）など
の不純物を除去し、さらに、酸化物半導体層に酸素を供給することが好ましい。このよう
な処理を行うことで、酸化物半導体層を高純度化させることができる。高純度化のための
処理としては、例えば、酸化物半導体層に接して過剰酸素を含む絶縁層を形成する処理、
加熱処理、酸化物半導体層に酸素を導入する処理などがある。
【０１２９】
高純度化された酸化物半導体層で半導体層３５０を形成することで、トランジスタ１１
０のリーク電流を、１０ａＡ／μｍ以下とすることが可能である。それは、高純度化され
た酸化物半導体は、電子供与体（ドナー）となる水分または水素などの不純物が低減され
ているからであり、また十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ
中の欠陥準位が低減されているからである。
【０１３０】
酸化物半導体層の高純度化のため、成膜室内の残留水分は少ないことが好ましい。酸化
物半導体層の成膜装置には、排気手段として吸着型の真空ポンプを設けるとよく、また、
この真空ポンプにコールドトラップを設けてもよい。
【０１３１】
酸化物半導体層の高純度化に用いられる過剰酸素を含む絶縁層としては、ＳｉＯｘ（ｘ
＞２）などがある。過剰酸素を含む絶縁層を形成するには、例えば、ＰＥＣＶＤ法、スパ
ッタリング法における成膜条件を適宜設定して、絶縁層中に酸素が多く含まれるようにす
ればよい。また、絶縁層の過剰酸素量を増やすために、絶縁層にイオン注入法やイオンド
ーピング法やプラズマ処理によって酸素を添加してもよい。
【０１３２】
加熱処理は、減圧雰囲気下、または窒素や希ガスなどの不活性ガス雰囲気下で行えばよ
い。加熱温度は、２５０℃以上７５０℃以下とすることができ、加熱温度は４００℃以上
が好ましい。もちろん、加熱温度は基板の歪み点未満とする。
【０１３３】
また、この加熱処理の装置には特段の制約はなく、電気炉を用いてもよいし、ＧＲＴＡ
（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置またはＬＲＴＡ（Ｌ
ａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａｐ
ｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置を用いてもよい。
【０１３４】
例えば、ＧＲＴＡ装置で加熱処理を行う場合、６５０℃−７００℃の高温に加熱した不
活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すという工程を
行えばよい。また、電気炉の場合、例えば、窒素雰囲気下４５０℃１時間の加熱処理を行
う。
【０１３５】
また、減圧雰囲気下、または窒素や希ガスなどの不活性ガス雰囲気での加熱処理を行っ
た後、処理室の温度を維持した状態で、または処理室の温度を下げながらの状態で、雰囲
気を酸素ガス、一酸化二窒素ガス、または超乾燥エアに変更する工程を追加してもよい。
ここでは、超乾燥エアとは、ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の
露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下の空気の
ことをいう。超乾燥エアの水分量は、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐ
ｂ以下である。また、酸素ガス、一酸化二窒素ガスも高純度ガスが用いられ、その純度は
６Ｎ以上が好ましく、７Ｎ以上がより好ましい。すなわち、不純物濃度が１ｐｐｍ以下、
好ましくは０．１ｐｐｍ以下の酸素ガスおよび一酸化二窒素ガスを用いることが好ましい
。
【０１３６】
減圧雰囲気下または不活性ガス雰囲気下による加熱処理によって、酸化物半導体層の酸
素が減少するおそれがあるが、加熱処理の雰囲気を変えることで、酸素または一酸化二窒
素の作用により、酸化物半導体層に酸素を供給することができる。すなわち、上記のよう
な加熱処理を行うことで、酸化物半導体層の高純度化と、ｉ型（真性）化ができる。
【０１３７】
脱水化または脱水素化のための加熱処理は、複数回行ってもよい。また、この加熱処理
は、他の工程での加熱処理で兼ねることができ、酸化物半導体層の成膜以降の工程におい
て、上記のような加熱処理が半導体層３５０に実施されればよい。
【０１３８】
また、脱水化または脱水素化処理によって、酸化物半導体を構成する主成分材料である
酸素も減少してしまうおそれがある。そこで、脱水化または脱水素化処理を行った酸化物
半導体層に酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）
を導入することで、酸化物半導体層に酸素を供給してもよい。酸素欠乏による欠陥準位を
低減するため、酸化物半導体層は十分な酸素が供給されて、化学量論的組成より酸素が多
い酸素が過飽和の状態であることが望ましい。
【０１３９】
高純度化された酸化物半導体層で半導体層３５０を形成することで、リーク電流の小さ
いトランジスタ１１０を作製することが可能である。トランジスタ１１０のリーク電流は
小さいほど好ましく、リーク電流は１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下が好ま
しく、１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下がより好ましく、最も好ましくは１
ｙＡ／μｍ（１×１０−２４Ａ／μｍ）以下である。これは、トランジスタ１１０を作製
する工程において、半導体層３５０を構成する酸化物半導体層の水素を徹底的に除去し、
また、酸素を十分に供給して、半導体層３５０をキャリアの発生源が極めて低減された酸
化物半導体層とすることで可能である。
【０１４０】
図１０には、画素２０は、ＳＯＩ型半導体基板を用いて作製した構成例を示したが、バ
ルク状の半導体基板を用いて作製することもできる。また、本実施の形態を適用して画素
５０を作製する場合は、トランジスタ１５０をトランジスタ１１０と同様に酸化物半導体
層を用いて作製することが好ましい。
【実施例１】
【０１４１】
実施の形態２のイメージセンサ（図８、図９等参照）を作製し、その動作を確認したの
で、本実施例で説明する。
【０１４２】
＜イメージセンサ仕様＞
表１に、作製したイメージセンサ２の主な仕様を示す。
【０１４３】
【表１】
2014197862.tif 000003
【０１４４】
また、図１１Ａに、イメージセンサ２のチップの上面写真を示す。また、図１１Ｂに、
イメージセンサ２の画素５０のレイアウト図を示す。なお、図１１Ｂでは、図８に示した
一部の符号を記載している。以下に、図１１Ｂの各素子の設計仕様を示す。
【０１４５】
トランジスタ１１０およびトランジスタ１５０は、酸化物半導体を用いて作製されるト
ランジスタであり、チャネル長Ｌ＝０．８μｍ、チャネル幅Ｗ＝０．８μｍである。トラ
ンジスタ１２０およびトランジスタ１２１は、単結晶シリコン層を有するＳＯＩ基板に作
製されるトランジスタであり、Ｌ＝０．８μｍ、Ｗ＝１０μｍである。容量素子１１１の
サイズは３３．０６μｍ２であり、容量値は、４０ｆＦである。容量素子１１２のサイズ
は１１．５７μｍ２であり、容量値は、１４ｆＦである。
【０１４６】
実施の形態２で述べたように、イメージセンサ２は、撮像データをアナログ値のまま画
素アレイ１０に記憶させる機能を有する。また、画素アレイ１０で記憶した画像データと
、現在撮像中の画像データとの差分データ（アナログ値）を画素アレイ１０から出力する
機能を有する。また、イメージセンサ２はグローバルシャッタ方式での撮像が可能である
。グローバルシャッタ方式では、画素アレイ１０の全行が同時に露光され、その後行ごと
に順次画像データを読み出して１フレームの画像データを取得する。よって、グローバル
シャッタ方式は、高速で動く被写体を歪まずに撮像できるという長所がある。そのため、
イメージセンサ２は高速で動く被写体の撮像に非常に好適であり、例えば自動車の衝突防
止装置用の監視カメラ等に非常に好適である。
【０１４７】
＜差分画像＞
イメージセンサ２の機能を確認するため、ストップウォッチの画面を撮影した。まず、
図１２Ａおよび図１２Ｂを用いて、イメージセンサ２の機能の１つである、差分画像の生
成機能（図９の撮像モード３）について説明する。図１２Ａは、イメージセンサ２で生成
された差分画像であり、図１２Ｂは、図１２Ａの差分画像の生成方法を説明するための模
式図である。
【０１４８】
図１２Ａの差分画像は、画素アレイ１０で記憶されている画像（デジタル数字２１）と
、リアルタイムで撮像中の画像（デジタル数字１４）との差分画像である。図１２Ａの画
像では、デジタル数字２１および１４の表示に共通するセグメントが見えていない。すな
わち、イメージセンサ２が画素アレイ１０にて差分画像を生成できる機能を備えているこ
とが、確認された。また、イメージセンサ２が、差分画像の生成を撮像中にリアルタイム
で実行できることが確認された。
【０１４９】
＜撮像データの保持＞
画素アレイ１０での画像データの保持機能を確認した。図１３Ａ−図１３Ｄに、その結
果を示す。
【０１５０】
ストップウォッチの画面を撮像し、画素アレイ１０において撮像データを保持させた（
撮像モード１、２、図１３Ａ）。保持直後、周囲から光が入らないようにした状態でスト
ップウォッチの画面を撮像し、その撮像データと記憶されている撮像データとの差分デー
タを取得した（撮像モード３、図１３Ｂ）。そして、約５日間画素アレイ１０の書換えを
せず、差分データを保持させた（図１３Ｃ）。図１３Ｄは、データの保持期間に対する、
差分画像の変化を表すグラフである。図１３Ｄには、ストップウォッチの数字（セグメン
ト）に対応する画像データ、および背景に対応する画像データの時間変化を示す。図１３
Ｄの縦軸は、ＡＤＣ３０からのデジタル出力値（ＡＤＣ  ｃｏｄｅ）である。
【０１５１】
図１３Ａ−図１３Ｄからは、約５日間が経過した後でも、イメージセンサ２で保持され
ている画像データに大きな劣化が見られないことが確認された。このように、イメージセ
ンサ２には、画素アレイ１０において、品質を劣化させずに、画像データを長期間保持で
きる機能を有することが確認された。
【符号の説明】
【０１５２】
１、２    イメージセンサ
１０    画素アレイ
１１    垂直シフトレジスタ
１２    水平シフトレジスタ
１３    読み出し回路
２０    画素
２１    選択信号線
２２    垂直信号線
２３    水平転送線
２５    信号線
２６    信号線
３０    アナログ−デジタル変換装置
３１    比較器
３２    カウンタ
４０−４３    配線
５０    画素
５１    配線
１００    フォトダイオード
１１０、１２０、１２１    トランジスタ
１１１、１１２    容量素子
１５０    トランジスタ
ＮＰｄ、ＮＭｅｍ、Ｎ１２０、Ｎ１２１、ＮＣｐ    ノード
２００    カメラ
２０１    動き判定部
２１１    記憶装置
２１２    表示装置
２１３    管理装置
３００    基板
３０１    絶縁層
３０２    半導体層
３０３    ｎ型不純物領域
３０４    ｐ型不純物領域
３０５    半導体層
３０６−３０８    ｎ型不純物領域
３１０、３１１、３２０−３２５、３３０、３４０−３４４    導電層
３５０    半導体層
３６０−３６４    絶縁層
【図１】
2014197862.tif 000004
【図２】
2014197862.tif 000005
【図３】
2014197862.tif 000006
【図４】
2014197862.tif 000007
【図５】
2014197862.tif 000008
【図６】
2014197862.tif 000009
【図７】
2014197862.tif 000010
【図８】
2014197862.tif 000011
【図９】
2014197862.tif 000012
【図１０】
2014197862.tif 000013
【図１１】
2014197862.tif 000014
【図１２】
2014197862.tif 000015
【図１３】
2014197862.tif 000016
【手続補正書】
【提出日】平成26年7月29日(2014.7.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
画素と、比較器と、を有し、
前記画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、ダイオードと、を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
前記容量素子の第１の電極は、前記ダイオードと電気的に接続され、
前記容量素子の第２の電極は、前記第１のトランジスタのゲートと電気的に接続され、
前記比較器は、参照電位と前記第２の配線の電位とを比較する機能を有することを特徴とするイメージセンサ。
【請求項２】
画素と、比較器と、を有し、
前記画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、容量素子と、ダイオードと、を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記ダイオードと電気的に接続され、
前記容量素子の第１の電極は、前記第４のトランジスタのソース又はドレインの他方と電気的に接続され、
前記容量素子の第２の電極は、前記第１のトランジスタのゲートと電気的に接続され、
前記比較器は、参照電位と前記第２の配線の電位とを比較する機能を有することを特徴とするイメージセンサ。
【請求項３】
画素と、比較器と、を有し、
前記画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、ダイオードと、を有し、
前記第３のトランジスタは、チャネル形成領域に酸化物半導体を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
前記容量素子の第１の電極は、前記ダイオードと電気的に接続され、
前記容量素子の第２の電極は、前記第１のトランジスタのゲートと電気的に接続され、
前記比較器は、参照電位と前記第２の配線の電位とを比較する機能を有することを特徴とするイメージセンサ。
【請求項４】
画素と、比較器と、を有し、
前記画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、容量素子と、ダイオードと、を有し、
前記第３のトランジスタは、チャネル形成領域に酸化物半導体を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記ダイオードと電気的に接続され、
前記容量素子の第１の電極は、前記第４のトランジスタのソース又はドレインの他方と電気的に接続され、
前記容量素子の第２の電極は、前記第１のトランジスタのゲートと電気的に接続され、
前記比較器は、参照電位と前記第２の配線の電位とを比較する機能を有することを特徴とするイメージセンサ。
【請求項５】
画素と、比較器と、を有し、
前記画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、光電変換素子と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
前記容量素子の第１の電極は、前記光電変換素子と電気的に接続され、
前記容量素子の第２の電極は、前記第１のトランジスタのゲートと電気的に接続され、
前記比較器は、参照電位と前記第２の配線の電位とを比較する機能を有することを特徴とするイメージセンサ。
【請求項６】
画素と、比較器と、を有し、
前記画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、容量素子と、光電変換素子と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記光電変換素子と電気的に接続され、
前記容量素子の第１の電極は、前記第４のトランジスタのソース又はドレインの他方と電気的に接続され、
前記容量素子の第２の電極は、前記第１のトランジスタのゲートと電気的に接続され、
前記比較器は、参照電位と前記第２の配線の電位とを比較する機能を有することを特徴とするイメージセンサ。
【請求項７】
画素と、比較器と、を有し、
前記画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、光電変換素子と、を有し、
前記第３のトランジスタは、チャネル形成領域に酸化物半導体を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
前記容量素子の第１の電極は、前記光電変換素子と電気的に接続され、
前記容量素子の第２の電極は、前記第１のトランジスタのゲートと電気的に接続され、
前記比較器は、参照電位と前記第２の配線の電位とを比較する機能を有することを特徴とするイメージセンサ。
【請求項８】
画素と、比較器と、を有し、
前記画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、容量素子と、光電変換素子と、を有し、
前記第３のトランジスタは、チャネル形成領域に酸化物半導体を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記光電変換素子と電気的に接続され、
前記容量素子の第１の電極は、前記第４のトランジスタのソース又はドレインの他方と電気的に接続され、
前記容量素子の第２の電極は、前記第１のトランジスタのゲートと電気的に接続され、
前記比較器は、参照電位と前記第２の配線の電位とを比較する機能を有することを特徴とするイメージセンサ。