(57)【要約】【課題】実施形態は、ゲート・ソース間の寄生容量のバラツキを抑制し、且つ、低容量化が可能な半導体装置の製造方法を提供する。【解決手段】実施形態に係る半導体装置の製造方法は、半導体層にトレンチを形成し、前記トレンチの内面を覆う第１絶縁膜を形成し、前記トレンチの内部を埋め込み、前記半導体の上面を覆う電極材料を形成し、前記電極材料の前記トレンチの内部を埋め込んだ部分および開口を覆う部分を残して、前記電極材料を選択的に除去する。そして、前記トレンチ上部の内面を覆う前記第１絶縁膜を除去し、前記電極材料の前記トレンチの開口を覆う部分および前記トレンチに埋め込まれた部分をエッチバックして前記トレンチの下部に第１電極を形成し、前記トレンチ上部の内面を覆う第２絶縁膜と、前記トレンチ上部に露出した前記第１電極の端部を覆う第３絶縁膜と、を形成し、前記第１電極の上に第２電極を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層の上面から下面方向にトレンチを形成し、
前記トレンチの内面を覆う第１絶縁膜を形成し、
前記トレンチの内部を埋め込み、前記半導体の上面を覆う電極材料を形成し、
前記電極材料の前記トレンチの内部を埋め込んだ部分および前記トレンチの開口を覆う部分を残して前記電極材料を選択的に除去し、
前記トレンチ上部を覆う前記第１絶縁膜を除去し、
前記電極材料の前記トレンチの開口を覆う部分および前記トレンチに埋め込まれた部分をエッチバックして前記トレンチの下部に第１電極を形成し、
前記トレンチ上部の内面を覆う第２絶縁膜と、前記トレンチ上部において前記第１絶縁膜から露出した前記第１電極の端部を覆う第３絶縁膜と、を形成し、
前記第１電極の上に前記第３絶縁膜を介して第２電極を形成する半導体装置の製造方法。
【請求項２】
前記半導体層を熱酸化して前記第２絶縁膜を形成し、
前記第１電極を熱酸化して前記第３絶縁膜を形成する請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体層を熱酸化して前記第１絶縁膜を形成する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記電極材料は、多結晶シリコンである請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記電極材料の前記トレンチの開口を覆う部分の幅は、前記開口の幅と同じか、または、それよりも広い請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
電力のスイッチング制御などに用いられる半導体装置は、家庭用、産業用器機の低消費電力化を実現するためのキーデバイスであり、その高性能化が求められている。例えば、ＭＯＳＦＥＴ（Metal Oxide Smiconductor Field Effect Transistor）のソース・ドレイン間を流れる電流のスイッチング損失を抑制するために、ゲート・ソース間およびゲート・ドレイン間の寄生容量の低減が求められる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１９９１０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、ゲート・ソース間の寄生容量のバラツキを抑制し、且つ、その低容量化が可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置の製造方法は、半導体層の上面から下面方向に延在するトレンチを形成し、前記トレンチの内面を覆うに第１絶縁膜を形成し、前記トレンチの内部を埋め込み、前記半導体の上面を覆う電極材料を形成し、前記電極材料の前記トレンチの内部を埋め込んだ部分および前記トレンチの開口を覆う部分を残して、前記電極材料を選択的に除去する。そして、前記トレンチ上部を覆う前記第１絶縁膜を除去し、前記電極材料の前記トレンチの開口を覆う部分および前記トレンチに埋め込まれた部分をエッチバックして前記トレンチの下部に第１電極を形成し、前記トレンチ上部の内面を覆う第２絶縁膜と、前記トレンチ上部に露出した前記第１電極の端部を覆う第３絶縁膜と、を形成し、前記第１電極の上に前記第３絶縁膜を介して第２電極を形成する。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置を表す模式断面図。
【図２】実施形態に係る半導体装置の製造過程を表す模式断面図。
【図３】図２に続く製造過程を表す模式断面図。
【図４】図３に続く製造過程を表す模式断面図。
【図５】図４に続く製造過程を表す模式断面図。
【図６】図５に続く製造過程を表す模式断面図。
【図７】図６に続く製造過程を表す模式断面図。
【図８】比較例に係る半導体装置の製造過程を表す模式断面図。
【図９】図８に続く製造過程を表す模式断面図。
【図１０】図９に続く製造過程を表す模式断面図。
【図１１】比較例に係る半導体装置を表す模式断面図。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
図１は、実施形態に係る半導体装置１を表す模式断面図である。半導体装置１は、例えば、電力制御用のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、トレンチゲート構造を有する。以下の実施形態では、第１導電形をｎ形、第２導電形をｐ形として説明するが、これに限定される訳ではない。第１導電形をｐ形、第２導電形をｎ形としても良い。
【０００９】
図１に表すように、半導体装置１は、ｎ形ドリフト層１３（半導体層）と、ｐ形ベース層１５と、ｎ形ソース層１７と、を有する。ｐ形ベース層１５は、ｎ形ドリフト層１３の上に設けられ、ｎ形ソース層１７は、ｐ形ベース層１５の上に設けられる。また、ｐ形ベース層１５の上には、ｎ形ソース層１７に隣接してｐ形コンタクト層１９が設けられる。
【００１０】
なお、ｎ形ドリフト層１３は、ｎ形ピラーとｐ形ピラーとを交互に配置したスパージャンクションを含む構造であっても良い。以下の説明では、簡単のために各層の導電形を省略する。
【００１１】
本実施形態に係るトレンチゲート構造は、ソース層１７からドリフト層１３に至るトレンチ２１の内部に設けられたフィールドプレート電極２３（第１電極）を含む。フィールドプレート電極２３（以下、ＦＰ電極２３）は、トレンチ２１の底部に設けられドリフト層１３に囲まれる。そして、ドリフト層１３と、ＦＰ電極２３と、の間には、フィールドプレート絶縁膜２５（第１絶縁膜）が設けられる。
【００１２】
さらに、ＦＰ電極２３の上には、ゲート電極２７（第２電極）が設けられる。ゲート電極２７は、ドリフト層１３、ベース層１５およびソース層１７に向き合う。そして、ゲート電極２７と、ドリフト層１３、ベース層１５およびソース層１７の間には、ゲート絶縁膜２９（第２絶縁膜）が設けられる。
また、ＦＰ電極２３は、その上端２３ａがＦＰ絶縁膜２５よりも上方に突出するように設けられる。さらに、ＦＰ電極２３の上端２３ａは、絶縁膜３１（第３絶縁膜）に覆われる。そして、ＦＰ電極２３とゲート電極２７との間は、絶縁膜３１により絶縁される。
【００１３】
ゲート電極２７の上には、層間絶縁膜３３が設けられる。そして、層間絶縁膜３３と、ソース層１７と、コンタクト層１９と、を覆うソース電極３５が設けられる。ソース電極３５は、ソース層１７およびコンタクト層１９に接する。
【００１４】
一方、ドリフト層１３のベース層１５とは反対の裏面側には、ｎ形ドレイン層４１が設けられる。ドレイン層４１は、ｎ形不純物がドリフト層１３よりも高濃度にドープされたｎ形不純物を含む。さらに、ドレイン層４１の裏面には、ドレイン電極４３が設けられる。
【００１５】
半導体装置１では、後述するように、ＦＰ電極２３の上端２３ａの突出量ＤＥ１を制御することが可能である。そして、ＦＰ電極２３は、図示しない部分においてソース電極３５に電気的に接続される。したがって、ＦＰ電極の上端２３ａの突出量ＤＥ１を抑制することにより、ゲート・ソース間の寄生容量を低減することが可能である。
【００１６】
次に図２〜図７を参照して、半導体装置１の製造方法を説明する。図２（ａ）〜図７（ｂ）は、実施形態に係る半導体装置１の製造過程を表す模式断面図である。
【００１７】
図２（ａ）は、トレンチ２１を形成した半導体ウェーハの部分断面を表している。半導体ウェーハは、例えば、ドレイン層４１として機能するシリコン基板と、その上にエピタキシャル成長したシリコン層（ドリフト層１３）を含む。また、シリコン基板そのものをドリフト層１３としても良い。その場合、ドレイン層４１は、シリコン基板を薄層化した後、裏面側にｎ形不純物をイオン注入することにより形成する。
【００１８】
トレンチ２１は、例えば、ＲＩＥ（Reactive Ion Etching）法を用いてドリフト層１３の上面１３ａから下面１３ｂの方向に形成される。トレンチ２１の幅ＷＴは、例えば、１〜２マイクロメートル（μｍ）であり、その深さは、例えば、５〜７μｍである。
【００１９】
続いて、ドリフト層１３の上面１３ａおよびトレンチ２１の内面にフィールドプレート絶縁膜２５（以下、ＦＰ絶縁膜２５）を形成する。ＦＰ絶縁膜２５は、例えば、ドリフト層１３を熱酸化して形成する。また、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成しても良い。
【００２０】
ＦＰ絶縁膜２５は、ソース電極３５とドレイン電極４３と間に印加される電圧に耐える厚さに設けられる。したがって、ゲート電極２７とベース層１５との間に設けられ、ＭＯＳゲートの閾値電圧を制御するゲート絶縁膜２９よりも厚い。
【００２１】
次に、図２（ｂ）に表すように、ドリフト層１３の上に電極材料５１を形成し、トレンチ２１の内部を埋め込む。電極材料５１は、例えば、ｎ形不純物がドープされた多結晶シリコン（ポリシリコン）である。電極材料５１は、例えば、ＣＶＤ法を用いて形成する。
【００２２】
続いて、図３（ａ）に表すように、トレンチ２１の上にレジストマスク６１を形成する。レジストマスク６１は、例えば、トレンチ２１の幅ＷＴ（図２（ａ）参照）と同じか、それよりも広い幅に形成する。
【００２３】
次に、図３（ｂ）に表すように、ドリフト層１３の上面１３ａに形成された電極材料５１を、レジストマスク６１を用いて選択的にエッチングする。電極材料５１は、例えば、ケミカルドライエッチング（ＣＥＤ）法を用いてエッチングする。これにより、トレンチ２１の内部を埋め込んだ部分５１ａおよびトレンチ２１の開口を覆う部分５１ｂを残して、電極材料５１を除去することができる。
【００２４】
ＣＥＤ法を用いた場合、電極材料５１は等方的にエッチングされる。このため、トレンチ２１の開口を覆う部分５１ｂ（以下、電極材料５１ｂ）は、ドリフト層１３の上面１３ａに形成された部分をエッチングする過程においてサイドエッチングされる。その結果、電極材料５１ｂの幅は、レジストマスク６１の幅ＷＭよりも狭くすることができる。また、そのサイドエッチング量ΔＷＭは、エッチング時間により制御可能である。
【００２５】
次に、図４（ａ）に表すように、ＦＰ絶縁膜２５を、例えば、ウェットエッチング法を用いてエッチバックする。本実施形態では、電極材料５１ｂが残っているため、最初にドリフト層１３の上面１３ａに形成されたＦＰ絶縁膜２５がエッチングされる。続いて、電極材料５１ｂの端と、ドリフト層１３と、の間のスペースを介してトレンチ２１の上部を覆うＦＰ絶縁膜２５がエッチングされる。
【００２６】
本実施形態では、ＦＰ絶縁膜２５がエッチバックされる深さ、所謂リセス量ＤＲ１は、電極材料５１ｂと、ドリフト層１３と、の間のスペース、すなわち、ＦＰ絶縁膜２５の厚さｄＦＰに依存する。例えば、ＦＰ絶縁膜２５のエッチング速度は、その厚さｄＦＰに依存し、電極材料５１ｂとドリフト層１３との間において徐々にエッチングが進行する。このため、ＦＰ絶縁膜２５のリセス量ＤＲ１は、トレンチ２１の幅ＷＴやトレンチ内部に埋め込まれた電極材料の幅ＷＥ１（図２（ｂ）参照）に依存することがなく、その制御が容易になる。
【００２７】
トレンチ２１に対する電極材料５１ｂの端の位置は、フォトリソグラフィおよびドライエッチングにより精密に制御することができる。したがって、本実施形態に係る製造方法によれば、リセス量ＤＲ１の再現性を向上させ、そのバラツキを抑制することができる。例えば、電極材料５１ｂの幅ＷＥ２をトレンチ幅ＷＴと同じか、それよりも広くすることにより、ＦＰ絶縁膜２５のリセス量ＤＲ１の制御性を向上させることができる。
【００２８】
続いて、図４（ｂ）に表すように、ドリフト層１３の上面１３ａを覆うレジストマスク６３を形成する。レジストマスク６３は、ＦＰ絶縁膜２５をエッチバックしたトレンチ２１の上部空間２１ｂを埋め込み、さらに、電極材料５１ｂを露出させた開口６３ａを有する。
【００２９】
次に、図５（ａ）に表すように、開口６３ａを通してトレンチ２１に埋め込まれた電極材料５１の上部をエッチバックし、トレンチ２１の下部にＦＰ電極２３を形成する。電極材料５１のエッチングには、例えば、ＣＤＥ法を用いる。電極材料５１のエッチング量は、例えば、ドリフト層１３の上面１３ａと、ＦＰ電極２３の上端２３ａと、の間隔、所謂リセス量ＤＲ２が所定の値となるように制御する。これにより、ＦＰ絶縁膜２５の上端２５ａから突出するＦＰ電極２３の突出量ＤＥ２を制御することができる。例えば、ＦＰ電極２３の突出量ＤＥ２を小さくすることにより、ゲート・ソース間の寄生容量を低減することができる。
【００３０】
続いて、図５（ｂ）に表わすように、トレンチ２１の上部の内面２１ａにゲート絶縁膜２９を形成する。ゲート絶縁膜２９は、例えば、シリコン酸化膜であり、ドリフト層１３を熱酸化することにより形成される。この際、ＦＰ電極２３の上部も同時に熱酸化され、絶縁膜３１が形成される。
【００３１】
次に、図６（ａ）に表わすように、ドリフト層１３の上に電極材料５３を形成する。電極材料５３は、トレンチ２１の上部空間２１ｂを埋め込む。電極材料５３は、例えば、ｎ形不純物をドープしたポリシリコンであり、ＣＶＤ法を用いて形成する。
【００３２】
続いて、図６（ｂ）に表すように、電極材料５３をエッチバックし、ＦＰ電極２３の上にゲート電極２７を形成する。電極材料５３のエッチングには、例えば、ＣＤＥ法を用いる。
【００３３】
次に、図７（ａ）に表すように、ドリフト層１３の上にベース層１５を形成する。ベース層１５は、例えば、ドリフト層１３の上部にｐ形不純物をイオン注入することにより形成する。ドリフト層１３にイオン注入されたｐ形不純物、例えば、ボロン（Ｂ）は、熱処理により活性化し、さらに、拡散させる。この際、ベース層１５は、その下端がゲート電極２７の下端を超える深さとならないように形成する。
【００３４】
次に、図７（ｂ）に表すように、ゲート電極２７の上に層間絶縁膜３３を形成する。さらに、ベース層１５の上に形成されたゲート絶縁膜２９を除去した後、ソース層１７と、コンタクト層１９と、をベース層１５の上に形成する。ソース層１７は、例えば、ベース層１５の上部にｎ形不純物である砒素（Ａｓ）を選択的にイオン注入することにより形成する。コンタクト層１９は、例えば、ソース層１７の間にｐ形不純物であるボロン（Ｂ）をイオン注入することにより形成する。
【００３５】
続いて、層間絶縁膜３３を覆い、ソース層１７およびコンタクト層１９に接するソース電極３５を形成する。さらに、ドレイン層４１に接するドレイン電極４３を形成し、半導体装置１を完成させる。
【００３６】
次に、図８〜図１１を参照して、比較例に係る半導体装置２の製造方法を説明する。図８（ａ）〜図１０（ｂ）は、比較例に係る半導体装置２の製造過程を表す模式断面図である。また、図１１（ａ）および図１１（ｂ）は、比較例に係る半導体装置２を表す模式断面図である。
【００３７】
図８（ａ）に表すように、比較例に係る半導体装置２の製造過程においても、トレンチ２１の内部に電極材料５１を埋め込む。電極材料５１は、例えば、ｎ形不純物がドープされた多結晶シリコン（ポリシリコン）である。
【００３８】
続いて、図８（ｂ）に表すように、電極材料５１をエッチバックし、トレンチ２１の内部にＦＰ電極２３を形成する。電極材料５１のエッチングには、例えば、ＣＤＥ法を用いる。この場合、電極材料５１のリセス量ＤＲ３は、図５に示すリセス量ＤＲ２よりも少なくし、トレンチ２１の上部にもＦＰ電極２３を残す。
【００３９】
次に、図９（ａ）に表わすように、ドリフト層１３の上面１３ａを覆うＦＰ絶縁膜２５を除去し、トレンチ２１の上部を覆うＦＰ絶縁膜２５をエッチバックする。
【００４０】
続いて、図９（ｂ）に表わすように、トレンチ２１の上部にゲート絶縁膜２９を形成する。ゲート絶縁膜２９は、例えば、シリコン酸化膜であり、ドリフト層１３を熱酸化することにより形成される。この際、ＦＰ電極２３の上部も同時に熱酸化され、絶縁膜３１が形成される。
【００４１】
次に、図１０（ａ）に表したように、ドリフト層１３およびトレンチ２１の上に電極材料５３を堆積し、ＦＰ絶縁膜２５をエッチバックしたトレンチ２１の上部空間２１ｂの内部を埋め込む。電極材料５３は、例えば、ｎ形不純物をドープしたポリシリコンである。
【００４２】
さらに、図１０（ｂ）に表すように、電極材料５３をエッチバックし、トレンチ２１の上部にゲート電極２７を形成する。ゲート電極２７は、ＦＰ電極２３の両側に、ゲート絶縁膜２９を介してドリフト層１３に向き合うように形成される。また、ＦＰ電極２３とゲート電極２７との間は絶縁膜３１により電気的に絶縁される。
【００４３】
続いて、図７（ａ）および図７（ｂ）に示す製造過程を経て、図１０（ａ）に表す半導体装置２を完成させる。半導体装置２では、ＦＰ電極２３が２つのゲート電極２７の間に延在する。
【００４４】
半導体装置２におけるゲート・ソース間の寄生容量Ｃｇｓは、図１０（ｂ）に示す３つの成分、Ｃｇｓ１、Ｃｇｓ２およびＣｇｓ３を含む。すなわち、
Ｃｇｓ＝Ｃｇｓ１＋Ｃｇｓ２＋Ｃｇｓ３
である。Ｃｇｓ１は、ゲート電極２７とベース層１５との間の寄生容量である。ベース層１５は、コンタクト層１９を介してソース電極３５と電気的に接続されている。Ｃｇｓ２は、ゲート電極２７とＦＰ電極２３との間の寄生容量である。ＦＰ電極２３とソース電極３５は、図示しない部分で電気的に接続される。そして、Ｃｇｓ３は、ゲート電極２７とソース電極３５との間の寄生容量である。
【００４５】
ゲート電極２７とソース電極３５との間には、厚い層間絶縁膜３３が介在する。このため、これら３つの寄生容量のうちのＣｇｓ３は、他の２つの成分よりも小さくなる。したがって、ゲート・ソース間の寄生容量Ｃｇｓは、Ｃｇｓ１およびＣｇｓ２に支配されると考えて良い。
【００４６】
本実施形態に係る半導体装置１では、ＦＰ絶縁膜２５の上端２５ａから突き出すＦＰ電極２３の突出量ＤＥ２を電極材料５１のリセス量ＤＲ２（図５（ａ）参照）により制御することができる。すなわち、電極材料５１のリセス量ＤＲ２を大きくして、ＦＰ電極２３の突出量ＤＥ２を少なくすることができる。これにより、ゲート・ソース間の寄生容量Ｃｇｓを低減することができる。
【００４７】
比較例に係る製造過程では、図９（ａ）に表すように、トレンチ２１の上部にＦＰ電極２３を残し、ＦＰ絶縁膜２５の上端２５ａから突出させる。これにより、ＦＰ絶縁膜２５のリセス量ＤＲ４を安定化することができる。すなわち、ＦＰ絶縁膜２５は、トレンチ２１の壁面とＦＰ電極２３とに挟まれた状態で徐々にエッチングされる。このため、リセス量ＤＲ４の制御が容易になる。しかしながら、電極材料５１のリセス量ＤＲ３（図８（ｂ）参照）が変化すれば、ＦＰ絶縁膜２５のリセス量ＤＲ４が変化するデメリットを伴う。
【００４８】
例えば、電極材料５１のリセス量ＤＲ３は、ウェーハ面内におけるエッチング速度の分布によりばらつく場合がある。また、トレンチ２１の幅ＷＴが変化すれば電極材料５１の幅ＷＥも変化し、そのエッチング速度が変化する。このため、リセス量ＤＲ３は、トレンチ２１の幅ＷＴに依存して変化する。結果として、ＦＰ絶縁膜２５のリセス量ＤＲ４がばらつき、ゲート電極２７の深さ方向の長さ（チャネル長）を変化させる。同時に、ＦＰ電極２３の突出量ＤＥ２も変化する。このため、Ｃｇｓ１およびＣｇｓ２が安定せずゲート・ソース間の寄生容量Ｃｇｓがばらつく要因となる。
【００４９】
これに対し、本実施形態に係る製造方法では、電極材料５１を２段階のエッチングによりＦＰ電極２３に加工する。これにより、ＦＰ絶縁膜２５のリセス量ＤＲ１の制御性を向上させ、ゲート・ソース間の寄生容量Ｃｇｓのばらつきを抑制することができる。
【００５０】
ＦＰ絶縁膜２５のリセス量ＤＲ１は、電極材料５１ｂの端に位置に依存する。そして、その位置は、レジストマスク６１を形成するマスクパターンの幅により制御することが可能である。
【００５１】
さらに、本実施形態によれば、トレンチ２１の幅ＷＴが広く、その内部を埋め込んだ電極材料５１の表面に深い凹部５５（図２（ｂ）参照）がある場合でも、ＦＰ絶縁膜２５のエッチングの条件を変えることなくリセス量ＤＲ１を制御することができる。すなわち、電極材料５１ｂの端の位置をトレンチ２１の開口に合わせて好適に設定することにより、ＦＰ絶縁膜２５のリセス量ＤＲ１のばらつきを抑制することができる。
【００５２】
また、ソース・ゲート間の寄生容量Ｃｇｓと、ゲートドレイン間の寄生容量Ｃｇｄの和であるＣｉｓｓは、オン抵抗と相関がある。そして、Ｃｇｓの変化はオン抵抗に反映される。すなわち、本実施形態によりゲート−ソース間の寄生容量Ｃｇｓのばらつきを抑制することは、同時に、ソース・ドレイン間のオン抵抗のばらつきを抑制することにもつながる。
【００５３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５４】
１、２・・・半導体装置、  １３・・・ドリフト層、  １３ａ・・・上面、  １３ｂ・・・下面、  １５・・・ベース層、  １７・・・ソース層、  １９・・・コンタクト層、  ２１・・・トレンチ、  ２１ａ・・・トレンチ上部の内面、  ２１ｂ・・・トレンチ上部の空間、  ２３・・・フィールドプレート（ＦＰ）電極、  ２３ａ、２５ａ・・・上端、  ２５・・・フィールドプレート（ＦＰ）絶縁膜、  ２７・・・ゲート電極、  ２９・・・ゲート絶縁膜、  ３１・・・絶縁膜、  ３３・・・層間絶縁膜、  ３５・・・ソース電極、  ４１・・・ドレイン層、  ４３・・・ドレイン電極、  ５１、５１ａ、５１ｂ、５３・・・電極材料、  ５５・・・凹部、  ６１、６３・・・レジストマスク、  ６３ａ・・・開口
【図１】
2014187194.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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