(57)【要約】【課題】トランジスタ動作方の静電保護回路における電源投入時の誤動作を防止すること。【解決手段】一実施形態によれば、内部回路と、前記内部回路１０に電源電圧を供給する第１および第２の入力端子と、前記入力端子間に第１及び第２電極が接続され、第３電極が抵抗を介して前記第２電極に接続された第１のトランジスタと、この第１のトランジスタに並列に接続されたローパスフィルタと、このローパスフィルタの出力信号が入力される第３電極、前記第１のトランジスタの第３電極及び第２電極間に接続された第１電極及び第２電極を有する第２のトランジスタと、を備える静電保護回路が提供される。【選択図】図１
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【特許請求の範囲】
【請求項１】
内部回路と、
前記内部回路に電源電圧を供給する第１および第２の入力端子と、
前記入力端子間に第１及び第２電極が接続され、第３電極が抵抗を介して前記第２電極に接続された第１のトランジスタと、
この第１のトランジスタに並列に接続されたローパスフィルタと、
このローパスフィルタの出力信号が入力される第３電極、前記第１のトランジスタの第３電極及び第２電極間に接続された第１電極及び第２電極を有する第２のトランジスタと、
を備えたことを特徴とする静電保護回路。
【請求項２】
前記ローパスフィルタは、前記電源電圧の立上り時における高い周波数成分を通過させることを特徴とする請求項１に記載の静電保護回路。
【請求項３】
前記ローパスフィルタは前記入力端子間に接続された抵抗とコンデンサの直列接続回路からなる請求項２に記載の静電保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
一実施形態は静電保護回路に関する。
【背景技術】
【０００２】
車載用の電子制御ユニットに搭載される半導体装置はワンチップ化が進められている。例えばディジタルＩＣ、アナログＩＣ、マイクロプロセッサ、メモリ、電源ＩＣ及びパワーデバイスなどを統合した回路はＬＳＩチップに集積化される。半導体集積回路の入力インターフェース回路には厳しいサージ耐量が求められている。サージとは電圧又は電流の急峻な変化であり、例えば、帯電している人体や組立て用機械から加えられる静電気放電（以下、ＥＳＤ［ｅｌｅｃｔｒｏ−ｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅと呼ぶ］）がある。
【０００３】
ＬＳＩチップのような集積回路にはサージ耐量を確保するため、保護回路が接続されている。この保護回路は入力端子からＬＳＩチップのような内部回路に加えられるサージを吸収し保護する。従来の保護回路のうち、ゲート電極とソース電極とを短絡しダイオード接続によりＭＯＳトランジスタのブレークダウンを利用したＥＳＤ保護回路が知られている（例えば特許文献１参照）。このＥＳＤ保護回路ではブレークダウン電流が小さいため、ＭＯＳトランジスタのサイズを大型化する必要があり、ＩＣの周囲にＭＯＳトランジスタを設けるため、チップサイズ全体が大型化する。
【０００４】
これに対して、ＭＯＳトランジスタのゲート電極を、抵抗を介してソース電位に接続し、ＥＳＤに対してＭＯＳトランジスタをトランジスタ動作させることによってチップサイズの小型化を図る保護回路も知られている（例えば特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２９４６１４号公報
【特許文献２】特開平８−１８６２３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、トランジスタ動作による保護回路は、電源投入時の電圧の急峻な立上りに対しても保護回路として動作し、保護用のＭＯＳトランジスタにラッシュ電流が流れ、保護対象である内部回路の誤動作やトランジスタの破壊の原因となっていた。
【課題を解決するための手段】
【０００７】
このような課題を解決するため、一実施形態によれば、内部回路と、前記内部回路に電源電圧を供給する第１および第２の入力端子と、前記入力端子間に第１及び第２電極が接続され、第３電極が抵抗を介して前記第２電極に接続された第１のトランジスタと、この第１のトランジスタに並列に接続されたローパスフィルタと、このローパスフィルタの出力信号が入力される第３電極、前記第１のトランジスタの第３電極及び第２電極間に接続された第１電極及び第２電極を有する第２のトランジスタと、を備えたことを特徴とする静電保護回路が提供される。
【０００８】
ここで、「トランジスタ」とは、ＭＯＳトランジスタ及びバイポーラトランジスタを含み、第１電極とはＭＯＳトランジスタのドレイン電極又はバイポーラトランジスタのコレクタ電極を、第２電極とはＭＯＳトランジスタのソース電極又はバイポーラトランジスタのエミッタ電極を、さらに、第３電極とはＭＯＳトランジスタのゲート電極又はバイポーラトランジスタのベース電極を含むものとする。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る静電保護回路の回路図である。
【図２】（ａ）、（ｂ）は第１の実施形態に係る静電保護回路の動作を説明するための等価回路図である。
【図３】（ａ）は第１の実施形態に係る静電保護回路へのＥＳＤ印加時の端子電圧の時間波形を示す図であり、（ｂ）はサージ電流の時間波形を示す図である。
【図４】（ａ）は第１の実施形態に係る静電保護回路の入力端子間に電源電圧を投入する際の端子電圧の急峻な立上り波形を示す図であり、（ｂ）はその際に静電保護回路に流れるラッシュ電流の時間波形を示す図である。
【図５】第２の実施形態に係る静電保護回路の回路図である。
【図６】第３の実施形態に係る静電保護回路の回路図である。
【図７】第４の実施形態に係る静電保護回路の回路図である。
【発明を実施するための形態】
【００１０】
以下、実施の形態に係る静電保護回路について、図１乃至図７を参照しながら説明する。尚、各図において同一箇所については同一の符号を付すとともに、重複した説明は省略する。
【００１１】
（第１の実施形態）
図１は第１の実施形態に係る静電保護回路の回路図である。本実施形態に係る静電保護回路は、ＭＯＳトランジスタスイッチを用いた保護回路であり、保護対象の内部回路１０と、この内部回路１０へ電源電圧を供給する入力端子１１、１２と、第１および第２のＭＯＳトランジスタ１３、１４と、ローパスフィルタ１５とを備えている。
【００１２】
第１のＭＯＳトランジスタは、入力端子１１、１２間にそれぞれドレイン電極及びソース電極が接続され、ゲート電極が抵抗１７を介してソース電極に接続されている。第２のＭＯＳトランジスタは、ゲート電極にローパスフィルタ１５からの出力信号が入力され、ドレイン電極が第１のＭＯＳトランジスタ１３のゲート電極にソース電極が第１のＭＯＳトランジスタ１３のソース電極に接続されている、ローパスフィルタ１５は、第１のＭＯＳトランジスタ１３に並列に入力端子１１、１２間に接続されている。
【００１３】
内部回路１０は例えば、各種の機能回路が組み込まれたＬＳＩチップであり、入力端子１１、１２間に接続される電源により動作する回路である。
【００１４】
第１の入力端子１１及び第２の入力端子１２は例えば車載バッテリから正の電源電位及び接地電位にそれぞれ接続されている。また、入力端子１１、１２には、帯電した人体又は車両組立て用機器の接触によってパルス状のＥＳＤサージが加わる。
【００１５】
第１のＭＯＳトランジスタ１３はトランジスタ動作により内部回路１０をＥＳＤサージの印加から保護する。第１のＭＯＳトランジスタ１３はＮＭＯＳトランジスタであり、ドレイン、ゲート電極間に寄生容量を有する。
【００１６】
第１のＭＯＳトランジスタ１３のゲート電極と接地電位間には過電圧保護用のツェナーダイオード１６および抵抗１７が並列に接続されている。抵抗１７は第１のＭＯＳトランジスタ１３のゲート電極に電圧バイアスを与えるための抵抗素子であり、抵抗値Ｒ１を有する。
【００１７】
ローパスフィルタ１５は抵抗２３及びコンデンサ２４の直列接続によるローパスフィルタであり、入力端子１１、１２間の端子電圧を、抵抗値Ｒ２及び容量Ｃ１の積で決まるフィルタ時定数により平滑出力する。
【００１８】
第２のＭＯＳトランジスタ１４はＮＭＯＳトランジスタである。第２のＭＯＳトランジスタ１４のゲート電極はローパスフィルタ１５の抵抗器及びコンデンサの接続点に接続されている。第２のＭＯＳトランジスタ１４のゲート電極と接地電位間には過電圧保護用のツェナーダイオード１８が接続されている。
【００１９】
次に、図１の静電保護回路の動作を図２乃至図４を用いて説明する。
【００２０】
静電保護回路に電源電圧が印加されていない状態においては、第２のＭＯＳトランジスタ１４は図２（ａ）に示すようにオフ状態である。この状態において入力端子１１、１２間に図３（ａ）に示すような波形のＥＳＤ電圧が印加されると、第１のＭＯＳトランジスタ１３のゲート寄生容量及び抵抗１７から成るＣＲ時定数回路に電流が流れ、ゲート電圧が上昇する。この結果、第１のＭＯＳトランジスタ１３はオン状態になり、図２（ａ）に示すように第１のＭＯＳトランジスタ１３にサージ電流が流れる。従って、内部回路にはラッシュ電流は流れず、ＥＳＤ電圧から有効に保護される。
【００２１】
ＥＳＤ電圧は、ローパスフィルタ１５にも印加されるが、ＥＳＤ電圧は高周波成分により構成されているため、ローパスフィルタ１５はこれを出力しない。このため、第２のＭＯＳトランジスタ１４はオフ状態のままである。
【００２２】
次に、入力端子１１、１２間に電源電圧が印加された場合について説明する。通常時、入力端子１１、１２間にＥＳＤの立上り速さよりも遅い波形の電圧が印加される。この場合、電源電圧は、接地電位から急峻な傾斜角度を持って立上がる（図４（ａ））。この電源電圧の立上がり時の変化割合は急峻ではあるが、ＥＳＤ電圧の変化に比較しては小さく、ＥＳＤ電圧の周波数成分よりも低周波成分により構成されている。電源電圧は、ローパスフィルタ１５を通過して第２のＭＯＳトランジスタ１４のゲート電極に供給される。この結果、第２のＭＯＳトランジスタ１４は、オン状態となる。第２のＭＯＳトランジスタ１４がオン状態であると、第１のＭＯＳトランジスタ１３のゲート電極が接地電位になり、第１のＭＯＳトランジスタ１３はオフ状態となる。
【００２３】
電源電圧の立上がり時においては、第１のＭＯＳトランジスタ１３は電源電圧の立上がり時の変化に対してもＥＳＤ電圧と同様に、瞬間的に応答してオン状態となる。しかし、第２のＭＯＳトランジスタ１４がオン状態となることにより、強制的に第１のＭＯＳトランジスタ１３はオフ状態になる。このため、第１のＭＯＳトランジスタ１３のドレイン、ソース電極間には図４に示すように、わずかなラッシュ電流が流れるのみであり、内部回路１０に対する保護回路としては動作しない。
【００２４】
このように、本実施形態に係る静電保護回路によれば、ＥＳＤパルスと、このＥＳＤパルスとは異なる電源電圧の立上りとを峻別することができる。従って、電源電圧の急峻な立上りに対して誤動作することなく内部回路１０を保護することができる。
【００２５】
ＥＳＤ破壊は主にＬＳＩの製造工程で発生する。静電保護回路に何も繋がっていないときは図２（ａ）のように動作することでＥＳＤ耐量が確保される。一方、ＬＳＩがユニットにアセンブリされた後のＥＳＤ印加に対しては、そのＥＳＤの電荷が分散される。ＬＳＩ単体に比べてアセンブリ後のＥＳＤ耐量は向上するため、電圧が印加されれば図２（ａ）から図２（ｂ）のように切替えることで、ＥＳＤ耐量を確保しつつ誤動作を防ぐことができる。
【００２６】
（第２の実施形態）
第１実施形態のＭＯＳトランジスタはＮＭＯＳトランジスタにより構成したが、ＰＭＯＳトランジスタで構成してもよい。
【００２７】
図５は第２の実施形態に係る静電保護回路の回路図である。この静電保護回路においては、第１のＭＯＳトランジスタ１９及び第２のＭＯＳトランジスタ２０はＰＭＯＳトランジスタである。入力端子１１が正側となる電源電圧が供給され、入力端子１２は負側となる。入力端子１１、１２間には、第１のＭＯＳトランジスタ１９のドレイン電極及びソース電極が接続されている。又、入力端子１１と第１のＭＯＳトランジスタ１９のゲート電極との間には、第２のＭＯＳトランジスタ２０のドレイン電極及びソース電極および抵抗１７が並列に接続されている。抵抗１７は、第１のＭＯＳトランジスタ１９のゲート電極に電圧バイアスを与える。
【００２８】
また、入力端子１１、１２間には、抵抗２３とコンデンサ２４の直列接続回路からなるローパスフィルタ１５が接続されている。このローパスフィルタ１５の抵抗２３とコンデンサ２４との接続点は第２のＭＯＳトランジスタ２０のゲート電極に接続されている。抵抗２３とコンデンサ２４との接続点はローパスフィルタ１５の出力端子となる。
【００２９】
第１のＭＯＳトランジスタ１９のゲート電極と入力端子１１間には過電圧保護用のツェナーダイオード１６が接続されている。又、第２のＭＯＳトランジスタ２０のゲート電極と入力端子１１間には過電圧保護用のツェナーダイオード１８が接続されている。
【００３０】
このように構成された第２の実施形態に係る静電保護回路の動作は、第１の実施形態に係る静電保護回路の動作と同じであるため、その説明は省略する。
【００３１】
（変形例）
第１のＭＯＳトランジスタ１３、１９に二重拡散型のＤＭＯＳＦＥＴ（ｄｏｕｂｌｅ ｄｉｆｆｕｓｅｄ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）構造を用いてもよい。第１のＭＯＳトランジスタ１３は例えばＮ型シリコン基板上にＰ型ウェルを形成し、このＰ型ウェル内にＮ型のソース電極領域及びドレイン領域を形成し、Ｐ型ウェル上に絶縁膜を介してゲート電極を形成して製造される。ＤＭＯＳトランジスタでも上記例と動作は同様である。
【００３２】
（第３の実施形態）
第３の実施形態の静電保護回路では、バイポーラトランジスタを用いる。
【００３３】
図６は第３の実施形態に係る静電保護回路の回路図である。第１及び第２のバイポーラトトランジスタ２１、２２はＮＰＮバイポーラトランジスタである。入力端子１１は正側となる電源電圧が供給され、入力端子１２は負側となる。入力端子１１、１２間には、第１のバイポーラトトランジスタ２１のエミッタ電極及びコレクタ電極が接続されている。第１のバイポーラトトランジスタ２１のベース電極は抵抗１７を介してエミッタ電位に接続され、ＥＳＤに対してこの第１のバイポーラトランジスタ２１をトランジスタ動作させる。
【００３４】
又、入力端子１２と第１のバイポーラトトランジスタ２１のベース電極との間には、第２のバイポーラトトランジスタ２２のエミッタ電極及びコレクタ電極が接続されている。入力端子１１、１２間には、抵抗２３とコンデンサ２４の直列接続回路からなるローパスフィルタ１５が接続されている。こ抵抗２３とコンデンサ２４との接続点は第２のバイポーラトトランジスタ２２のベース電極に接続されている。抵抗２３とコンデンサ２４との接続点はローパスフィルタ１５の出力端子となる。
【００３５】
このように構成された第３の実施形態に係る静電保護回路の動作は、第１の実施形態に係る静電保護回路の動作と同じであるため、その説明は省略する。なお、バイポーラトランジスタとして、ＮＰＮトランジスタの代わりにＰＮＰトランジスタを用いてもよい。また、バイポーラトトランジスタ２１による静電保護回路では、抵抗１７は必ずしも必須ではない。
【００３６】
（第４の実施形態）
第１の実施形態の変形例について説明する。図７は第４の実施形態に係る静電保護回路の回路図である。既述の符号はそれらと同じ要素を表す。
【００３７】
本実施形態に係る静電保護回路のローパスフィルタ１５は、第２の入力端子１２および第３の入力端子（電源端子）２５間に接続されている。それ以外の重複説明は省略する。第３の入力端子には図示しない電源が供給される。
【００３８】
第３の入力端子２５に電圧が掛かっていれば第２のＭＯＳトランジスタ１４は常にＶｄｓｓモード（図２（ａ）のオフ状態に相当）になるため、入力端子１１、１２間の電圧がどんなに急峻に変化しても第１のＭＯＳトランジスタ１３がトランジスタ動作せず誤動作が起きない。また、ＥＳＤ印加時はＶｄｓｒモードで第１のＭＯＳトランジスタ１３にサージ電流が流れるので、内部回路１０が保護される。
【００３９】
あるいは、図７の第３の入力端子２５に電圧源を接続してもよい。緩やかな電圧変化を持つ波形を持つ電圧源に入力端子２５に接続することによって、同様に誤動作が起きない。
【００４０】
本実施形態に係る静電保護回路によれば、第１の実施形態と同様な保護が可能になる。
【００４１】
ＥＳＤ破壊は主にＬＳＩの製造工程で発生する。静電保護回路に何も繋がっていないときはＶｄｓｒ動作することでＥＳＤ耐量が確保される。一方、ＬＳＩがユニットにアセンブリされた後のＥＳＤ印加に対しては、そのＥＳＤの電荷が分散される。ＬＳＩ単体に比べてアセンブル後のＥＳＤ耐量は向上するため、電源が入っていれば誤動作防止を主眼にＶｄｓｓ動作させる。
【００４２】
以上本発明について種々の実施形態について説明したが、本発明はこれらの実施形態に限定されるものではなく、その要旨を逸脱しない範囲で構成要素を変形して具体化できる。
【００４３】
ローパスフィルタ１５の構成は最も簡単な例では抵抗１７とコンデンサとの直列接続であるが、オペアンプあるいはトランジスタ回路による能動型のローパスフィルタでもよい。ローパスフィルタ１５の受動素子の組合わせあるいは直並列の接続方法などは種々変更可能である。
【００４４】
第１のトランジスタ、第２のトランジスタのゲート電極に接続されるツェナーダイオード１６、１８はゲート電極保護用であるが、これらのツェナーダイオード１６、１８は必ずしも必須ではない。
【００４５】
以上の各実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４６】
１０…内部回路、１１，１２…入力端子、１３，１９…第１のＭＯＳトランジスタ、１４，２０…第２のＭＯＳトランジスタ、１５…ローパスフィルタ、１６，１８…ツェナーダイオード、２１…第１のバイポーラトランジスタ、２２…第２のバイポーラトランジスタ、１７、２３…抵抗、２４…コンデンサ、２５…第３の入力端子（電源端子）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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