(57)【要約】【課題】第２のスイッチング素子Ｑ２の動作基準電圧ＶＳの変動に拘わることなく第１および第２のスイッチング素子のターンオン・タイミングを適切に設定してゼロ電圧スイッチングを実現し、電力変換効率の低下を防止することのできる簡易な構成のスイッチング電源装置を提供する。【解決手段】第１および第２のスイッチング素子を相補的にオン・オフ駆動して入力電圧を昇降圧して安定化した出力電圧を得るスイッチング電源装置において、入力電圧の変動に伴う前記第２のスイッチング素子の動作基準電圧の変動を検出する比較器と、出力制御信号およびデッドタイム信号並びに前記比較器の出力信号を論理処理して第１および第２のスイッチング素子のオン時間をそれぞれ規定する第１および第２の駆動信号をそれぞれ生成する駆動信号生成回路とを備える。【選択図】      図１
2014045596.tif 000002
【特許請求の範囲】
【請求項１】
第１のスイッチング素子により直流入力電力をスイッチングしてインダクタに蓄え、第２のスイッチング素子により上記インダクタに蓄えた電力を該インダクタの共振を利用して出力コンデンサに転送して直流出力電力を得る共振型電力変換装置本体と、前記第１および第２のスイッチング素子を交互にオン駆動して前記インダクタを共振させる駆動制御回路と、前記出力コンデンサの出力電圧を検出し、その検出情報を前記駆動制御回路に帰還して該駆動制御回路の動作を制御するフィードバック回路とを具備し、
前記駆動制御回路は、入力電圧の変動に伴う前記第２のスイッチング素子の動作基準電圧の変動を検出する比較器と、
前記フィードバック回路から帰還される前記検出情報に応じたパルス幅の出力制御信号を生成する出力制御回路と、
前記出力制御信号に基づいて前記第１および第２のスイッチング素子の一方のターンオフ・タイミングを基準として、他方のスイッチング素子のターンオン・タイミングを規定するデッドタイム信号を生成するデッドタイム回路と、
前記出力制御信号および前記デッドタイム信号並びに前記比較器の出力信号を論理処理して前記第１および第２のスイッチング素子のオン時間をそれぞれ規定する第１および第２の駆動信号をそれぞれ生成する駆動信号生成回路と、
前記第２のスイッチング素子の動作基準電位に合わせて前記第２の駆動信号をレベルシフトするレベルシフト回路と、
前記第１の駆動信号を受けて前記第１のスイッチング素子を駆動する第１の駆動回路、および前記レベルシフト回路にてレベルシフトされた前記第２の駆動信号を受けて前記第２のスイッチング素子を駆動する第２の駆動回路と、
を具備したことを特徴とするスイッチング電源装置。
【請求項２】
前記共振型電力変換装置本体は、直流電圧源にコンデンサを介して絶縁トランスの一次巻線を接続して該絶縁トランスのリーケージインダクタンスと前記コンデンサとにより形成した直列共振回路と、
前記駆動制御回路により駆動され、オン時に前記直流入力電圧源からの入力電圧を前記直列共振回路に印加する第１のスイッチング素子と、
前記直列共振回路に並列接続され、前記第１のスイッチング素子のオフ時に前記駆動制御回路によりオン駆動されて前記直列共振回路の電流路を形成する第２のスイッチング素子と、
前記絶縁トランスの二次巻線側に生起された電力を整流するダイオード、およびこのダイオードを介して整流された電力を平滑化して出力する出力コンデンサとを備えた共振型インバータからなる請求項１に記載のスイッチング電源装置。
【請求項３】
前記共振型電力変換装置本体は、直流電圧源に共振用リアクトルを介して接続され、前記駆動制御回路により駆動されてオン時に前記直流電圧源からの入力電圧を共振用リアクトルに印加する第１のスイッチング素子と、
この第１のスイッチング素子のオフ時に前記駆動制御回路によりオン駆動されて前記共振用リアクトルに蓄積された電力エネルギーを出力コンデンサに転送する第２のスイッチング素子とを備えた同期整流昇圧型コンバータからなる請求項１に記載のスイッチング電源装置。
【請求項４】
前記比較器は、前記第２のスイッチング素子の動作基準電位が第１の閾値を上回ったときにその出力を［Ｈ］とし、前記第２のスイッチング素子の動作基準電位が前記第１の閾値よりも低く設定された第２の閾値を下回ったときにその出力を［Ｌ］とするシュミットトリガ型のものであって、
前記出力信号生成回路は、前記比較器の出力信号が［Ｌ］であるときには前記デッドタイム信号の立下りをオントリガーとし、前記出力制御信号の立上りをオフトリガーとするパルス幅の第１の出力信号を生成すると共に、前記比較器の出力信号の立下りをオントリガーとし、前記出力制御信号の立上がりをオフトリガーとするパルス幅の第２の出力信号を生成し、
前記比較器の出力信号が［Ｈ］であるときには前記比較器の出力信号の立上りをオントリガーとし、前記出力制御信号の立上りをオフトリガーとするパルス幅の第１の出力信号を生成すると共に、前記比較器の出力信号の立下りをオントリガーとし、前記出力制御信号の立上がりをオフトリガーとするパルス幅の第２の出力信号を生成する
論理回路からなる請求項１に記載のスイッチング電源装置。
【請求項５】
前記レベルシフト回路は、前記第２の駆動信号を立上りおよび立下りレベルシフトして論理転送する第１および第２のＭＯＳ-ＦＥＴを備え、
前記比較器は、前記第２の駆動信号に従って選択的に駆動されるアナログスイッチを介して、前記第２のスイッチング素子の動作基準電位の振動に伴って変動する前記第１および第２のＭＯＳ-ＦＥＴの一方のゲート電圧を選択し、選択したゲート電圧と前記第１および第２の閾値と比較してその出力を反転するものである請求項４に記載のスイッチング電源装置。
【請求項６】
前記比較器は、前記第２のスイッチング素子の動作基準電圧を抵抗分圧または容量分圧した電圧と前記第１および第２の閾値とを比較してその出力を反転するものである請求項４に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換効率の向上を図ったスイッチング電源装置に関する。
【背景技術】
【０００２】
各種電子機器用のスイッチング電源装置として、直流電圧源にコンデンサを介して絶縁トランスの一次巻線を接続して該絶縁トランスのリーケージインダクタンスと前記コンデンサとにより直流共振回路を形成し、相補的にオン・オフ駆動される第１および第２のスイッチング素子を用いて前記直列共振回路に流れる共振電流を制御することで、前記絶縁トランスの二次巻線側から昇降圧された直流電圧を得る共振型のインバータが知られている。
【０００３】
またこの種のスイッチング電源装置において前記第１および第２のスイッチング素子に加わる電圧が零（０）とき、或いはインダクタンスに流れる電流が零（０）のときに前記第１および第２のスイッチング素子をターンオンすることで、各スイッチング素子での損失を大きく低減する、いわゆるソフトスイッチング技術も提唱されている（例えば特許文献１,２を参照）。
【０００４】
この共振型のスイッチング電源装置１は、概略的には、例えば図１２に示すように直流電圧源ＢにコンデンサＣを介して絶縁トランスＴの一次巻線Ｐ１を接続し、該絶縁トランスＴのリーケージインダクタンス（漏れインダクタンス）と前記コンデンサＣとにより形成した直列共振回路を主体として構成される。前記絶縁トランスＴの一次巻線Ｐ１に直列に接続された第１のスイッチング素子Ｑ１は、他励発振動作する駆動制御回路（電源ＩＣ）Ａによりオン駆動されて前記直流入力電圧源からの入力電圧Ｖinを前記直列共振回路に印加する。また前記直列共振回路に並列接続された第２のスイッチング素子Ｑ２は、前記第１のスイッチング素子Ｑ１のオフ時に前記駆動制御回路Ａによりオン駆動されて前記直列共振回路の共振電流路を形成する。これらの第１および第２のスイッチング素子Ｑ１,Ｑ２は、例えば高耐圧のｎ型ＭＯＳ-ＦＥＴからなる。
【０００５】
そして前記絶縁トランスＴの二次巻線Ｓ１,Ｓ２に生起された電力は、ダイオードＤ１,Ｄ２および出力コンデンサＣoutからなる出力回路を介して整流・平滑化され、出力電圧Ｖoutとして負荷（図示せず）に供給される。これらの回路部によって共振型電力変換装置本体が構築される。そして前記出力電圧Ｖout、具体的には該出力電圧Ｖoutと出力電圧設定値との偏差は出力電圧検出回路Ｖｏｓにて検出され、フォトカプラＰＣを介してＦＢ電圧として前記駆動制御回路Ａにフィードバックされる。
【０００６】
この駆動制御回路ＡにフィードバックされるＦＢ電圧は、前記第１および第２のスイッチング素子Ｑ１,Ｑ２をオン・オフ駆動する出力制御信号のパルス幅変調に供され、これによって前記出力電圧Ｖoutが安定化（一定化）される。尚、直流電圧源Ｂから供給される直流電力は、一般的には入力コンデンサＣinを介してフィルタリングされた後、入力電圧Ｖinとして当該スイッチング電源装置に給電される。
【０００７】
ここで前記駆動制御回路Ａは、例えば図１３にその概略構成を示すように出力制御回路（ＰＷＭ制御回路）２、デッドタイム回路３、および駆動信号生成回路４を主体として構成される。更に前記駆動制御回路Ａは、前記第１のスイッチング素子Ｑ１を駆動するドライブ回路（駆動アンプ）５、および前記第２のスイッチング素子Ｑ２を駆動するドライブ回路（駆動アンプ）６を備える。尚、図１３において、７は前記駆動信号生成回路４が生成した駆動信号をレベルシフトして前記ドライブ回路６に入力する為のレベルシフト回路であり、８は該駆動制御回路Ａに加えられる駆動電圧ＶCCから前記出力制御回路２、前記デッドタイム回路３および前記駆動信号生成回路４の動作に必要な電圧ＶDDを生成する内部電源回路である。
【０００８】
前記出力制御回路２は、前述したように出力電圧検出回路ＶｏｓからフィードバックされるＦＢ電圧に応じたパルス幅の出力制御信号（ＰＷＭ信号）ＣＯを生成する。この出力制御信号ＣＯによって前記第１および第２のスイッチング素子Ｑ１,Ｑ２のオン期間が規定され、該スイッチング素子Ｑ１,Ｑ２のスイッチング動作に伴う出力電圧Ｖoutが、前記出力電圧設定値となるように制御される。尚、前記出力制御回路２については、前記ＰＷＭ信号に代えて、ＦＢ電圧に応じた周波数のパルス信号（ＰＦＭ信号）を出力制御信号ＣＯとして生成するものであっても良い。
【０００９】
また前記デッドタイム回路３は、例えば図１４に示すように充電スイッチ３ａを介して定電流源３ｂによって充電される充放電コンデンサ３ｃと、この充放電コンデンサ３ｃに充電された電荷を放電する放電スイッチ３ｄを備える。上記充電スイッチ３ａおよび放電スイッチ３ｄは、前記出力制御回路２から出力される前記出力制御信号ＣＯにより相補的にオン・オフ制御されるp型ＭＯＳ-ＦＥＴおよびｎ型ＭＯＳ-ＦＥＴからなる。
【００１０】
更に前記デッドタイム回路３は、上記充放電コンデンサ３ｃの充放電電圧Ｖcdと予め設定した閾値電圧Ｖdtとを比較し、充放電電圧Ｖcdが閾値電圧Ｖdtを超えたときに反転する比較器３ｅを備える。そして該比較器３ｅの出力と前記出力制御信号ＣＯとをノア回路３ｆにて論理処理することで、一定のパルス幅Ｔdtのデッドタイム信号ＤＴを生成するように構成される。このデッドタイム信号ＤＴは、前記第１および第２のスイッチング素子Ｑ１,Ｑ２に加わる電圧が零（０）ときに当該スイッチング素子Ｑ１,Ｑ２をターンオンする為のタイミング調整用の信号である。
【００１１】
一方、前記駆動信号生成回路４および前記レベルシフト回路７は、例えば図１５に示すように構成される。即ち、前記駆動信号生成回路４は、前記デッドタイム信号ＤＴと前記出力制御信号ＣＯとに従って前記第１および第２のスイッチング素子Ｑ１,Ｑ２をそれぞれオン駆動するパルス幅制御された駆動信号ＤＨ,ＤＬを生成する論理回路からなる。具体的には前記駆動信号生成回路４は、前記出力制御信号ＣＯとデッドタイム信号ＤＴとをノア回路４ａにて論理処理して、前記第１のスイッチング素子Ｑ１を駆動する為の駆動信号（ローサイド出力信号）ＤＬを生成する。また同時に前記駆動信号生成回路４は、インバータ回路４ｂを介して反転した前記デッドタイム信号ＤＴと前記出力制御信号ＣＯとをアンド回路４ｃにて論理処理することで、前記第２のスイッチング素子Ｑ２を駆動する駆動信号（ハイサイド出力信号）ＤＨを生成するように構成される。
【００１２】
そして前記レベルシフト回路７は、前記第２のスイッチング素子Ｑ２が前記絶縁トランスＴの一次巻線Ｐ１に加わる高電圧条件下でスイッチング動作し、また前記ドライブ回路６も図１３に示すように前記一次巻線Ｐ１に加わる高電圧ＶＢと前記第２のスイッチング素子Ｑ２の動作基準電圧ＶＳとの間で動作するように構成されることから、前記駆動信号生成回路４が出力する駆動信号（ハイサイド出力信号）ＤＨを前記動作基準電圧ＶＳに合わせてレベルシフトする役割を担う。
【００１３】
このレベルシフト回路７は、概略的には前記高電圧ＶＢに負荷抵抗７ａ,７ｂを介してドレインを接続したレベルシフト用の第１および第２のトランジスタ（ｎ型ＭＯＳ-ＦＥＴ）７ｃ,７ｄを備える。またレベルシフト回路７は、前記駆動信号ＤＨの立上りタイミングにてパルス信号ＰＳを出力する第１の立上りエッジトリガ回路７ｅと、インバータ回路７ｆを介して前記駆動信号ＤＨを反転することで該駆動信号ＤＨの立下りタイミングにてパルス信号ＰＥを出力する第２の立上りエッジトリガ回路７ｇを備える。
【００１４】
これらの第１および第２の立上りエッジトリガ回路７ｅ,７ｇは、その出力である前記パルス信号ＰＳ,ＰＥにて前記各トランジスタ７ｃ,７ｄをそれぞれ駆動する。この結果、該トランジスタ７ｃ,７ｄのドレイン電圧として、図１６に示すように前記駆動信号ＤＨの立上りおよび立下りの各タイミングに同期し、且つ高電位にレベルシフトしたパルス信号ＰＳhigh,ＰＥhighが得られる。これらのパルス信号ＰＳhigh,ＰＥhighにて、フリップフロップを構築した前記出力回路７ｈをセット・リセットすることで該出力回路７ｈの出力として、前記駆動信号ＤＨがレベルシフトされて再現される。このようにしてレベルシフトされた駆動信号ＤＨが前記ドライブ回路６に加えられて前記第２のスイッチング素子Ｑ２がオン・オフ駆動される。尚、図１５において７ｉ,７ｊは、前記負荷抵抗７ａ,７ｂに逆並列に接続されたリカバリー用のダイオードである。
【００１５】
ここで上記構成のスイッチング電源装置（共振型のインバータ）の動作を簡単に説明すると、第２のスイッチング素子Ｑ２がオフ状態にあるとき、第１のスイッチング素子Ｑ１をオンすると前述した直列共振回路に電流が流れ込む。この状態で第１のスイッチング素子Ｑ１をオフすると、前記直列共振回路（インダクタンス）に流れていた電流によって第１のスイッチング素子Ｑ１の寄生容量（図示せず）が充電されると共に、第２のスイッチング素子Ｑ２の寄生容量（図示せず）が放電される。
【００１６】
そして第１のスイッチング素子Ｑ１の寄生容量の充電電圧が前記入力電圧Ｖinに達したとき、前記第２のスイッチング素子Ｑ２をターンオンすることにより該第２のスイッチング素子Ｑ２のゼロ電圧スイッチングが実現される。すると今度は前記コンデンサＣに蓄えられた電力エネルギーが第２のスイッチング素子Ｑ２を介して流れ、前記直列共振回路（インダクタンス）に流れる電流が反転する。
【００１７】
その後、第２のスイッチング素子Ｑ２をオフすると、上述した如く反転した電流（共振電流）によって前記第２のスイッチング素子Ｑ２の寄生容量が充電されると共に前記第１のスイッチング素子Ｑ１の寄生容量が放電される。そして第２のスイッチング素子Ｑ２の寄生容量に充電された電圧が零（０）電圧に達したとき、第１のスイッチング素子Ｑ１をターンオンすることにより前記第１のスイッチング素子Ｑ１のゼロ電圧スイッチングが実現される。そして前記第１のスイッチング素子Ｑ１をターンオンに伴い、再び前記直列共振回路の電流が反転して前記第１のスイッチング素子Ｑ１を介して流れる。前述したデッドタイム信号は、このような第１および第２のスイッチング素子Ｑ１,Ｑ２の一方のターンオフ・タイミングを基準として、他方のスイッチング素子Ｑ２,Ｑ１のターンオン・タイミングを規定する為に用いられる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】米国特許第５８８６８８４号明細書
【特許文献２】米国特許第７３９１１９４号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１９】
ところで前記スイッチング素子Ｑ１（Ｑ２）がターンオフした後、前記スイッチング素子Ｑ２（Ｑ１）の加わる電圧が零（０）となるまでの遅れ時間は、専ら、前記スイッチング素子Ｑ１,Ｑ２の寄生容量および入力電圧Ｖinに依存する。これに対して前記デッドタイム信号のパルス幅Ｔdtは、前述したように前記充放電コンデンサ３ｃの容量と、該充放電コンデンサ３ｃの充電電流および前記比較器３ｅに設定される閾値電圧Ｖdtとによって固定的に決定される。
【００２０】
しかしスイッチング電源装置を構成する部品の経年変化や特性のバラつき等に起因して入力電圧Ｖinが変化し、これに伴って前記第１のスイッチング素子Ｑ１のターンオフ時におけるドレイン電圧が変化し、ひいては前記第２のスイッチング素子Ｑ２の動作基準電圧ＶＳが変化することがある。するとこの動作基準電圧ＶＳの変化に伴って前記第１および第２のスイッチング素子Ｑ１,Ｑ２に加わる電圧が零（０）となるタイミングと、前記デッドタイム信号に従って該第１および第２のスイッチング素子Ｑ１,Ｑ２をオン駆動するタイミングとの間にずれが生じることが否めない。
【００２１】
具体的には前記動作基準電圧ＶＳが仕様に基づいて規定される電圧よりも低いと、これに伴って前記スイッチング素子Ｑ１,Ｑ２の寄生容量の充放電時間が短くなる。すると、例えば図１７に示すように前記スイッチング素子Ｑ１,Ｑ２に掛かる電圧が零（０）となるタイミングよりも遅れて前記スイッチング素子Ｑ１,Ｑ２がオン駆動（ターンオン）される。この結果、電力変換の無効時間が増えるので電流ピークが延び、またスイッチング素子Ｑ１,Ｑ２での損失が増加して電力変換効率が低下する。
【００２２】
逆に前記動作基準電圧ＶＳが仕様に基づいて規定される電圧よりも高いと、これに伴って前記スイッチング素子Ｑ１,Ｑ２の寄生容量の充放電時間が長くなる。すると、例えば図１８に示すように前記スイッチング素子Ｑ１,Ｑ２に加わっている電圧が零（０）に至る前にデッドタイム信号が消失して前記スイッチング素子Ｑ１,Ｑ２がオン駆動される。この結果、ゼロ電圧スイッチングができなくなる上、スイッチング素子Ｑ１,Ｑ２での損失が増加して電力変換効率が低下する。
【００２３】
本発明はこのような事情を考慮してなされたもので、その目的は、動作基準電圧ＶＳの変動に拘わることなく第１および第２のスイッチング素子のターンオン・タイミングを適切に設定してゼロ電圧スイッチングを実現し、電力変換効率の低下を防止することのできる簡易な構成のスイッチング電源装置を提供することにある。
【課題を解決するための手段】
【００２４】
本発明は、入力電圧Ｖinの変動に起因する第１および第２のスイッチング素子のターンオン・タイミングのずれは、専ら、前記第２のスイッチング素子Ｑ２がスイッチング動作する動作基準電位ＶＳの変動に起因することに着目し、上記動作基準電位ＶＳの変動量を検出することで前記第１および第２のスイッチング素子のターンオン・タイミングを補正することを特徴としている。
【００２５】
そこで上述した目的を達成するべく本発明に係るスイッチング電源装置は、第１のスイッチング素子により直流入力電力をスイッチングしてインダクタに蓄え、第２のスイッチング素子により上記インダクタに蓄えた電力を該インダクタの共振を利用して出力コンデンサに転送して直流出力電力を得る共振型電力変換装置本体と、前記第１および第２のスイッチング素子を交互にオン駆動して前記インダクタを共振させる駆動制御回路と、前記出力コンデンサの出力電圧を検出し、その検出情報を前記駆動制御回路に帰還して該駆動制御回路の動作を制御するフィードバック回路とを備えて構成され、
特に前記駆動制御回路を、
入力電圧の変動に伴う前記第２のスイッチング素子の動作基準電圧の変動を検出する比較器と、
前記フィードバック回路から帰還される前記検出情報に応じたパルス幅の出力制御信号を生成する出力制御回路と、
前記出力制御信号に基づいて前記第１および第２のスイッチング素子の一方のターンオフ・タイミングを基準として、他方のスイッチング素子のターンオン・タイミングを規定するデッドタイム信号を生成するデッドタイム回路と、
前記出力制御信号および前記デッドタイム信号並びに前記比較器の出力信号を論理処理して前記第１および第２のスイッチング素子のオン時間をそれぞれ規定する第１および第２の駆動信号をそれぞれ生成する駆動信号生成回路と、
前記第２のスイッチング素子の動作基準電位に合わせて前記第２の駆動信号をレベルシフトするレベルシフト回路と、
前記第１の駆動信号を受けて前記第１のスイッチング素子を駆動する第１の駆動回路、および前記レベルシフト回路にてレベルシフトされた前記第２の駆動信号を受けて前記第２のスイッチング素子を駆動する第２の駆動回路と、
を具備した構成としたことを特徴としている。
【００２６】
ここで前記共振型電力変換装置本体は、直流電圧源にコンデンサを介して絶縁トランスの一次巻線を接続して該絶縁トランスのリーケージインダクタンスと前記コンデンサとにより形成した直列共振回路と、前記駆動制御回路により駆動され、オン時に前記直流入力電圧源からの入力電圧を前記直列共振回路に印加する第１のスイッチング素子と、前記直列共振回路に並列接続され、前記第１のスイッチング素子のオフ時に前記駆動制御回路によりオン駆動されて前記直列共振回路の電流路を形成する第２のスイッチング素子と、前記絶縁トランスの二次巻線側に生起された電力を整流するダイオード、およびこのダイオードを介して整流された電力を平滑化して出力する出力コンデンサとを備えた共振型インバータからなる。
【００２７】
或いは前記共振型電力変換装置本体は、直流電圧源に共振用リアクトルを介して接続され、前記駆動制御回路により駆動されてオン時に前記直流電圧源からの入力電圧を共振用リアクトルに印加する第１のスイッチング素子と、この第１のスイッチング素子のオフ時に前記駆動制御回路によりオン駆動されて前記共振用リアクトルに蓄積された電力エネルギーを出力コンデンサに転送する第２のスイッチング素子とを備えた同期整流昇圧型コンバータからなる。
【００２８】
好ましくは前記比較器は、前記第２のスイッチング素子の動作基準電位が第１の閾値を上回ったときにその出力を［Ｈ］とし、前記第２のスイッチング素子の動作基準電位が前記第１の閾値よりも低く設定された第２の閾値を下回ったときにその出力を［Ｌ］とするシュミットトリガ型のものからなる。
【００２９】
そして前記出力信号生成回路を、前記比較器の出力信号が［Ｌ］であるときには、前記デッドタイム信号の立下りをオントリガーとし、前記出力制御信号の立上りをオフトリガーとするパルス幅の第１の出力信号を生成すると共に、前記比較器の出力信号の立下りをオントリガーとし、前記出力制御信号の立上りをオフトリガーとするパルス幅の第２の出力信号を生成し、
一方、前記比較器の出力信号が［Ｈ］であるときには、前記比較器の出力信号の立上りをオントリガーとし、前記出力制御信号の立上りをオフトリガーとするパルス幅の第１の出力信号を生成すると共に、前記比較器の出力信号の立下りをオントリガーとし、前記出力制御信号の立上りをオフトリガーとするパルス幅の第２の出力信号を生成する論理回路として構成することが好ましい。
【００３０】
また前記レベルシフト回路が、前記第２の駆動信号の立上りおよび立下りタイミングをそれぞ示すパルス信号をレベルシフトして論理転送する第１および第２のＭＯＳ-ＦＥＴを備えるとき、前記比較器を、前記第２の駆動信号に応じて選択的に駆動されるアナログスイッチを介して、前記第２のスイッチング素子の動作基準電位の振動に伴って変動する前記第１および第２のＭＯＳ-ＦＥＴの一方のゲート電圧を選択し、選択したゲート電圧と前記第１および第２の閾値と比較してその出力を反転するものとして構成することが好ましい。
【００３１】
また前記比較器を、前記第２のスイッチング素子の動作基準電圧を抵抗分圧または容量分圧した電圧と、前記第１および第２の閾値とを比較してその出力を反転するように構成しても良い。
【発明の効果】
【００３２】
上記構成のスイッチング電源装置によれば、前記第２のスイッチング素子の動作基準電圧の変動量に応じて反転動作する前記比較器の出力信号に従って前記駆動信号生成回路が出力する駆動信号の出力タイミングが調整される。特に前記第２のスイッチング素子の動作基準電圧が仕様に基づいて規定される電圧から変動したとき、その変動量が前記第１または第２の閾値を超えた時点で反転する前記比較器の出力を利用して前記第１および第２のスイッチング素子のターンオン・タイミングを決定するので、入力電圧Ｖinの変動に伴う前記第２のスイッチング素子の動作基準電圧ＶＳの変動に拘わることなしに前記第１および第２のスイッチング素子を、該スイッチング素子に掛かる電圧が零（０）となるタイミングで確実にターンオンすることが可能となる。この結果、スイッチング素子での損失を低減して、その電力変換効率を向上させることが可能となる。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１の実施形態に係るスイッチング電源装置の特徴的な構成を抽出した、駆動制御回路におけるレベルシフト回路とその周辺回路の構成を示す図。
【図２】図１に示すレベルシフト回路と比較器の動作を説明する為の信号波形図。
【図３】図１に示す駆動信号生成回路の構成例を示す図。
【図４】本発明の第１の実施形態に係る駆動制御回路の動作を示す信号波形図。
【図５】本発明の第２の実施形態に係るスイッチング電源装置の特徴的な構成を抽出した、駆動制御回路におけるレベルシフト回路とその周辺回路の構成を示す図。
【図６】図５に示す比較器の動作を説明する為の信号波形図。
【図７】図５に示す駆動信号生成回路の構成例を示す図。
【図８】本発明の第２の実施形態に係る駆動制御回路の動作を示す信号波形図。
【図９】本発明の第３の実施形態に係るスイッチング電源装置の特徴的な構成を抽出した、駆動制御回路におけるレベルシフト回路とその周辺回路の構成を示す図。
【図１０】図９に示す比較器の動作を説明する為の信号波形図。
【図１１】本発明の第４の実施形態に係る、同期整流昇圧型コンバータを構築したスイッチング電源装置の概略構成図。
【図１２】従来一般的な共振型のスイッチング電源装置の概略構成図。
【図１３】図１１に示すスイッチング電源装置における駆動制御回路の概略構成を示す図。
【図１４】図１３に示す駆動制御回路におけるデッドタイム回路の構成例を示す図。
【図１５】図１３に示す駆動制御回路におけるレベルシフト回路とその周辺回路の構成を示す図。
【図１６】図１１に示す駆動制御回路の動作を説明する為の信号波形図。
【図１７】第２のスイッチング素子Ｑ２の動作基準電圧が低くなった場合の問題点を説明する為の信号波形図。
【図１８】第２のスイッチング素子Ｑ２の動作基準電圧が高くなった場合の問題点を説明する為の信号波形図。
【発明を実施するための形態】
【００３４】
以下、図面を参照して本発明の実施形態に係る、共振型のインバータを構築したスイッチング電源装置について説明する。
【００３５】
この実施形態に係るスイッチング電源装置は、全体的には前述した図１２に示すスイッチング電源装置と同様に構成され、第１および第２のスイッチング素子Ｑ１,Ｑ２をオン・オフ駆動する駆動制御回路Ａも、基本的には前述した図１３に示す駆動制御回路Ａと同様に構成される。従ってスイッチング電源装置の全体構成、および駆動制御回路Ａの基本構成についての、徒な繰り返し説明は省略する。
【００３６】
本発明の第１の実施形態に係るスイッチング電源装置が特徴とするところは、図１に前記レベルシフト回路７とその周辺回路の構成を示すように、該レベルシフト回路７に付随させて、前記第２のスイッチング素子Ｑ２の動作基準電圧ＶＳの変動を検出する比較器９を設けた点にある。具体的には前記レベルシフト回路７の、レベルシフト用の第１および第２のトランジスタ（ＭＯＳ-ＦＥＴ）７ｃ,７ｄのゲート電圧と、予め定めた基準電圧Ｖrefにより規定される第１の閾値電圧Ｖth１および第２の閾値Ｖth２（＞Ｖth１）とを比較して反転動作する比較器９を設けたことを特徴としている。
【００３７】
そしてこの比較器９の出力信号ＣＰを前記駆動信号生成回路４に与え、該駆動信号生成回路４においては、例えば図３に示すように前記出力制御信号ＣＯとデッドタイム信号ＤＴに加えて、前記比較器９の出力信号ＣＰに基づいて前述した駆動信号（ハイサイド出力信号およびローサイド出力信号）ＤＨ,ＤＬをそれぞれ生成するように構成したことを特徴としている。
【００３８】
即ち、前記レベルシフト回路７は、基本的には図１５に示したレベルシフト回路７と同様に構成されるものであるが、前記第１および第２のトランジスタ（ＭＯＳ-ＦＥＴ）７ｃ,７ｄのゲート電圧Ｖg１,Ｖg２を検出する為に、前記立上りエッジトリガ回路７ｅ,７ｇがそれぞれ出力するパルス信号（セット信号ＰＳとリセット信号ＰＥ）を、抵抗７ｅ,７ｇを介して前記第１および第２のトランジスタ７ｃ,７ｄのゲートにそれぞれ印加するように構成した点を異にしている。
【００３９】
また前記比較器９は、前記抵抗７ｅ,７ｇにより検出される前記第１および第２のトランジスタ７ｃ,７ｄのゲート電圧Ｖg１,Ｖg２を、アナログスイッチ９ａ,９ｂを介して選択的に入力し、前記第１および第２の閾値Ｖth１,Ｖth２とを比較する。この比較器９は、前記アナログスイッチ９ａ,９ｂを介して選択的に入力されるゲート電圧Ｖg１,Ｖg２が前記第１の閾値Ｖth１と前記第２の閾値Ｖth２（＞Ｖth１）の間にあるときにはその出力信号ＣＰを［Ｌ］に保ち、前記ゲート電圧Ｖg１,Ｖg２が前記第１の閾値Ｖth１を下回るとき、或いは前記第２の閾値Ｖth２を上回るときにその出力信号ＣＰを［Ｈ］に反転する、いわゆるウィンドウ・コンパレータからなる。
【００４０】
尚、前記アナログスイッチ９ａ,９ｂは、前記駆動信号（ハイサイド出力信号）ＤＨを受けて相補的にオン・オフ動作するもので、前記駆動信号ＤＨが［Ｈ］であるときには前記第２のトランジスタ７ｄのゲート電圧Ｖg２を選択する。また前記アナログスイッチ９ａ,９ｂは、前記駆動信号ＤＨが［Ｌ］であるときには前記第１のトランジスタ７ｃのゲート電圧Ｖg１を選択する。このアナログスイッチ９ａ,９ｂを介して選択される前記ゲート電圧Ｖg１（Ｖg２）が、前記比較器９に入力されて前記第１および第２の閾値Ｖth１,Ｖth２との比較に供される。
【００４１】
従って前記比較器９は、図２にその動作を示すように前記第１のスイッチング素子Ｑ１がオン状態にあるときには前記駆動信号ＤＨが［Ｌ］に保たれているので前記アナログスイッチ９ａを介して前記第１のトランジスタ７ｃのゲート電圧Ｖg１を選択して前記第１および第２の閾値Ｖth１,Ｖth２と比較する〈動作期間I〉。この状態で前記第１のスイッチング素子Ｑ１をターンオフすると、前述したように前記直列共振回路（インダクタンス）に流れていた電流によって第１のスイッチング素子Ｑ１の寄生容量（図示せず）が充電されると共に、第２のスイッチング素子Ｑ２の寄生容量（図示せず）が放電される〈動作期間II〉。このときの電流は前記直列共振回路の共振作用により振動する。
【００４２】
すると前記第１のスイッチング素子Ｑ１のターンオフ時における上記共振電流の影響を受けて前記第１および第２のトランジスタ７ｃ,７ｄの各ドレイン電圧、即ち、第２のスイッチング素子Ｑ２の動作基準電圧ＶＳは、前記共振電流の向きが反転するタイミングをボトムおよびピークとして振動が変動する。そして上記ドレイン電圧（動作基準電圧ＶＳ）の振動に伴って該トランジスタ７ｃ,７ｄ７ｃのゲート電圧Ｖg１,Ｖg２も変動する。
【００４３】
前記比較器９は、このときの前記第２のトランジスタ７ｄのゲート電圧Ｖg２を前記第１および第２の閾値Ｖth１,Ｖth２と比較し、該ゲート電圧Ｖg２が前記第２の閾値Ｖth２を上回ったときにその出力信号ＣＰを［Ｈ］に反転する。この比較器９からの出力信号ＣＰの出力タイミングおよびその出力幅（パルス幅）は前記ゲート電圧Ｖg２の変動量に応じて変化する。
【００４４】
また前記比較器９は、前記第２のスイッチング素子Ｑ２をオン駆動したときには、前記駆動信号ＤＨが［Ｈ］となっているので前記アナログスイッチ９ａを介して前記第１のトランジスタ７ｃのゲート電圧Ｖg１を入力して前記第１および第２の閾値Ｖth１,Ｖth２と比較する〈動作期間III〉。この状態で前記第２のスイッチング素子Ｑ２をターンオフすると、前述したように前記直列共振回路（インダクタンス）に流れていた電流が反転して前記第２のスイッチング素子Ｑ２の寄生容量が充電されると共に前記第１のスイッチング素子Ｑ１の寄生容量が放電される〈動作期間IV〉。
【００４５】
すると前記第２のスイッチング素子Ｑ２のターンオフ時における共振電流の影響を受けて前記第１および第２のトランジスタ７ｃ,７ｄの各ドレイン電圧が変動し、これに伴って該トランジスタ７ｃ,７ｄ７ｃのゲート電圧Ｖg１,Ｖg２が変動する。前記比較器９は、この第１のトランジスタ７ｃのゲート電圧Ｖg１を前記第１および第２の閾値Ｖth１,Ｖth２と比較し、前記ゲート電圧Ｖg１が前記第１の閾値Ｖth１を下回ったときにその出力信号ＣＰを［Ｈ］に反転する。この比較器９からの出力信号ＣＰの出力タイミングおよびその出力幅（パルス幅）もまた、前記ゲート電圧Ｖg１の変動量に応じて変化する。
【００４６】
尚、第１および第２のスイッチング素子Ｑ１,Ｑ２のターンオフ時における前記第１および第２のトランジスタ７ｃ,７ｄのドレイン電圧の変動が少なく、前記トランジスタ７ｃ,７ｄのゲート電圧Ｖg１,Ｖg２が前記比較器９の第１および第２の閾値Ｖth１,Ｖth２により規定される変動許容幅を外れることがない場合には、前記比較器９の出力信号ＣＰが［Ｈ］に反転することはない。換言すれば前記第１および第２のスイッチング素子Ｑ１,Ｑ２等の構成部品の特性劣化や特性のバラつきがなく、第２のスイッチング素子Ｑ２の動作基準電圧ＶＳの変動が少ない場合には、前記出力信号ＣＰが出力されることはない。
【００４７】
一方、前記駆動信号生成回路４は、前述した出力制御信号ＣＯおよびデッドタイム信号ＤＴに加えて前記比較器９の出力信号ＣＰを入力し、これらの信号ＣＯ,ＤＴ,ＣＰを論理処理して前述した駆動信号（ローサイド出力信号）ＤＬおよび駆動信号（ハイサイド出力信号）ＤＨをそれぞれ生成するように構成される。特に駆動信号生成回路４は、前記出力信号ＣＰの有無に応じて、特に該出力信号ＣＰのパルス幅に応じて前記駆動信号（ローサイド出力信号）ＤＬおよび駆動信号（ハイサイド出力信号）ＤＨの出力タイミングを変更（調整）するように構成される。
【００４８】
具体的には前記駆動信号生成回路４は、例えば図３に示すように前記比較器９の出力信号ＣＰによってセットされ、前記出力制御信号ＣＯによりリセットされる第１のフリップフロップ４ｄを備えると共に、前記比較器９の出力信号ＣＰによってセットされ、インバータ回路４ｅを介して反転された前記出力制御信号ＣＯによりリセットされる第２のフリップフロップ４ｆを備える。
【００４９】
前記第１のフリップフロップ４ｄは、その出力によって２つのゲート回路４ｇ,４ｈを択一的にアクティブにして前記比較器９の出力信号ＣＰまたは前記デッドタイム信号ＤＴを選択する役割を担う。そしてゲート回路４ｇ,４ｈを介して選択された前記比較器９の出力信号ＣＰまたは前記デッドタイム信号ＤＴは、オア回路４ｍを介してノア回路４ａに与えられて前記駆動信号（ローサイド出力信号）ＤＬが生成される。
【００５０】
また前記第２のフリップフロップ４ｆは、その出力によって２つのゲート回路４ｉ,４ｊを択一的にアクティブにして前記比較器９の出力信号ＣＰまたは前記デッドタイム信号ＤＴを選択する役割を担う。そしてゲート回路４ｉ,４ｊを介して選択された前記比較器９の出力信号ＣＰまたは前記デッドタイム信号ＤＴは、前記インバータ回路４ｂに相当するノア回路４ｎを介して反転されてアンド回路４ｃに与えられて前記駆動信号（ハイサイド出力信号）ＤＨの生成が生成される。
【００５１】
即ち、この駆動信号生成回路４は、前記比較器９から出力信号ＣＰが与えられたときには前記第１および第２のフリップフロップ４ｄ,４ｆをセットすることで、前記出力信号ＣＰの立下りに同期して前記駆動信号（ローサイド出力信号）ＤＬまたは前記駆動信号（ハイサイド出力信号）ＤＨを生成する。また前記比較器９からの出力信号ＣＰが与えられないときには、駆動信号生成回路４は前記第１および第２のフリップフロップ４ｄ,４ｆをリセット状態に保つことで、前記デッドタイム信号ＤＴの立下りに同期して前記駆動信号（ローサイド出力信号）ＤＬまたは前記駆動信号（ハイサイド出力信号）ＤＨを生成する。
【００５２】
この結果、前記駆動制御回路Ａは、図４にその動作タイミングを示すように前記出力信号ＣＰが与えられないときには、前記デッドタイム信号ＤＴの立下りに同期した駆動信号ＤＬ,ＤＨを出力して前記第１および第２のスイッチング素子Ｑ１,Ｑ２をターンオンする。しかし前記第２のスイッチング素子Ｑ２の動作基準電圧ＶＳの変動に起因して前記出力信号ＣＰが出力されたときには、前記駆動信号生成回路４は、前記出力信号ＣＰの立下りに同期した駆動信号ＤＬ,ＤＨを出力し、前記動作基準電圧ＶＳの変動量に応じて前記第１および第２のスイッチング素子Ｑ１,Ｑ２をターンオン・タイミングを変更する。故に上記構成の駆動制御回路Ａによれば、前記第２のスイッチング素子Ｑ２の動作基準電圧ＶＳの変動量に応じて、前記第１および第２のスイッチング素子Ｑ１,Ｑ２のターンオン・タイミングを適正に調整することが可能となる。
【００５３】
従って上記構成のスイッチング電源装置１によれば、その構成部品の経年変化や特性のバラつきに起因する前記第２のスイッチング素子Ｑ２の動作基準電圧ＶＳの変動に拘わることなく、前記第１および第２のスイッチング素子Ｑ１,Ｑ２のターンオン・タイミングを適切に設定することができる。従って前記スイッチング素子Ｑ１,Ｑ２での電力変換の無効時間を極力抑えることができ、該スイッチング素子Ｑ１,Ｑ２での損失を低減して電力変換効率を高めることができる。
【００５４】
しかもレベルシフト回路７における前記トランジスタ７ｃ,７ｄのゲート電圧Ｖg１,Ｖg２に着目して前記第２のスイッチング素子Ｑ２の動作基準電圧ＶＳの変動量を監視し、その変動量が大きいときに前記第１および第２のスイッチング素子Ｑ１,Ｑ２に対する駆動信号ＤＬ,ＤＨの出力タイミングを調整すると言う、簡易な構成にて電力変換効率を高めることができる。従って比較器９を含む駆動制御回路Ａの集積回路化が容易であり、その実用的利点が多大である。更にはスイッチング周波数の高周波数化に伴う前記デッドタイム信号の設計仕様も大幅に緩和することができる等の効果が奏せられる。
【００５５】
ところで前述した第１の実施形態においては、前記レベルシフト回路７における第１および第２のトランジスタ７ｃ,７ｄのゲート電圧Ｖg１,Ｖg２に着目して前記第２のスイッチング素子Ｑ２の動作基準電圧ＶＳの変動量を監視したが、例えば図５に示すように該動作基準電圧ＶＳを抵抗分割し、比較器９においてその変動量を直接的に監視することも可能である。
【００５６】
図５は、本発明の第２の実施形態に係るスイッチング電源装置の特徴的な構成部分である、レベルシフト回路７とその周辺回路の構成を示している。この第２の実施形態が特徴とするところは、前記第２のスイッチング素子Ｑ２の動作基準電圧ＶＳを、直列接続された分圧抵抗Ｒ１,Ｒ２にて分圧して検出し、そのＶＳ検出電圧Ｖvsと、予め定めた基準電圧Ｖrefにより規定される第１の閾値電圧Ｖth１および第２の閾値Ｖth２（＞Ｖth１）とを比較器９にて比較するように構成される。
【００５７】
この比較器９は、前記ＶＳ検出電圧Ｖvsが前記第２の閾値Ｖth２を超えたときにその出力を［Ｈ］に反転し、その後、前記ＶＳ検出電圧Ｖvsが前記第１の閾値Ｖth１を下回ったときに前記出力を［Ｌ］に反転する、いわゆるシュミットトリガ・コンパレータからなる。従って前記比較器は、図６にその動作波形図を示すように、前記ＶＳ検出電圧Ｖvsが前記第２の閾値Ｖth２を上回ったタイミングから該ＶＳ検出電圧Ｖvsが前記第１の閾値Ｖth１を下回るタイミングに亘って［Ｈ］レベルの出力信号ＣＰを出力する。
【００５８】
即ち、前記比較器９は、前記第２のスイッチング素子Ｑ２の動作基準電圧ＶＳの変動に伴って前記ＶＳ検出電圧Ｖvsが前記第２の閾値Ｖth２を上回るタイミングが、前記駆動信号ＤＨにより特定される第２のスイッチング素子Ｑ２のターンオン・タイミングよりも早くなった場合には、前記ＶＳ検出電圧Ｖvsが前記第２の閾値Ｖth２を上回るタイミングでその出力信号ＣＰを［Ｈ］に反転する。
【００５９】
同様に前記比較器９は、前記第２のスイッチング素子Ｑ２の動作基準電圧ＶＳの変動に伴って前記ＶＳ検出電圧Ｖvsが前記第１の閾値Ｖth１を下回るタイミングが、前記駆動信号ＤＬにより特定される第１のスイッチング素子Ｑ１のターンオン・タイミングよりも早くなった場合には、前記ＶＳ検出電圧Ｖvsが前記第１の閾値Ｖth１を下回るタイミングでその出力信号ＣＰを［Ｈ］に反転する。
【００６０】
またこのような比較器９の出力信号ＣＰを入力して前記駆動信号ＤＨ,ＤＬを生成する前記駆動信号生成回路４は、例えば図７に示すように構成される。即ち、この第２の実施形態に係る前記駆動信号生成回路４は、前記比較器９からの出力信号ＣＰと、インバータ回路４ｏを介して反転された前記デッドタイム信号ＤＴとを論理処理する第１のオア回路４ｐを備えると共に、インバータ回路４ｑを介して反転された前記出力信号ＣＰと前記インバータ回路４ｏを介して反転された前記デッドタイム信号ＤＴとを論理処理する第２のオア回路４ｒを備える。そして第１のオア回路４ｐの出力と前記出力制御信号ＣＯとをアンド回路４ｃにて論理処理して前記駆動信号ＤＨを生成すると共に、前記第２のオア回路４ｐの出力とインバータ回路４ｓを介して反転された前記出力制御信号ＣＯとアンド回路４ｔにて論理処理することで前記駆動信号ＤＬを生成するように構成される。
【００６１】
このように構成された駆動信号生成回路４によれば、図８にその動作波形図を示すように、前記第２のスイッチング素子Ｑ２の動作基準電圧ＶＳの変動量が少なく、前記比較器９から前記出力信号ＣＰが与えられないときには、前記デッドタイム信号ＤＴの立下りに同期した駆動信号ＤＬ,ＤＨを出力して前記第１および第２のスイッチング素子Ｑ１,Ｑ２をターンオンする。
【００６２】
しかし前記第２のスイッチング素子Ｑ２の動作基準電圧ＶＳの変動量が少なく、前記比較器９から前記出力信号ＣＰが与えらるときには、前記駆動信号生成回路４は前記デッドタイム信号ＤＴに代えて前記出力信号ＣＰの立下りに同期して駆動信号ＤＬを出力すると共に、前記出力信号ＣＰの立上りに同期して駆動信号ＤＨを出力して、前記第１および第２のスイッチング素子Ｑ１,Ｑ２をそれぞれターンオンする。従って上記構成の駆動制御回路Ａによれば、前記第２のスイッチング素子Ｑ２の動作基準電圧ＶＳの変動量に応じて、前記第１および第２のスイッチング素子Ｑ１,Ｑ２のターンオン・タイミングを適正に調整することが可能となる。
【００６３】
この結果、上記構成のスイッチング電源装置１によれば、第１の実施形態と同様に、構成部品の経年変化や特性のバラつきに起因する前記第２のスイッチング素子Ｑ２の動作基準電圧ＶＳの変動に拘わることなく、前記第１および第２のスイッチング素子Ｑ１,Ｑ２のターンオン・タイミングを適切に設定することができる。従って前記スイッチング素子Ｑ１,Ｑ２での電力変換の無効時間を極力抑えることができ、該スイッチング素子Ｑ１,Ｑ２での損失を低減して電力変換効率を高めることができる。
【００６４】
しかも前記第２のスイッチング素子Ｑ２の動作基準電圧ＶＳの変動量を抵抗分圧することで直接的に監視し、その変動量が大きいときに前記第１および第２のスイッチング素子Ｑ１,Ｑ２に対する駆動信号ＤＬ,ＤＨの出力タイミングを調整すると言う、簡易な構成にて電力変換効率を高めることができる。従って比較器９を含む駆動制御回路Ａの集積回路化が容易であり、その実用的利点が多大である。更にはスイッチング周波数の高周波数化に伴う前記デッドタイム信号の設計仕様も大幅に緩和することができる等の効果が奏せられる。
【００６５】
図９は、本発明の第３の実施形態に係るスイッチング電源装置の特徴的な構成部分である、レベルシフト回路７とその周辺回路の構成を示している。この第３の実施形態が特徴とするところは、前記第２のスイッチング素子Ｑ２の動作基準電圧ＶＳを、直列接続されたコンデンサＣ１,Ｃ２にて容量分圧して検出する点にある。そして容量分圧して検出したＶＳ検出電圧Ｖvcと、予め定めた基準電圧Ｖrefにより規定される第１の閾値電圧Ｖth１および第２の閾値Ｖth２（＞Ｖth１）とを比較器９にて比較するように構成される。
【００６６】
尚、前記コンデンサＣ２には、放電用の抵抗Ｒdが並列に接続される。従って前記コンデンサＣ１,Ｃ２にて容量分圧して検出されるＶＳ検出電圧Ｖvcは、図１０に示すように前記第１および第２のスイッチング素子Ｑ１,Ｑ２のオン・オフ動作に追従して、一定電圧で安定するように変化する。特に上記ＶＳ検出電圧Ｖvcは、前記第１および第２のスイッチング素子Ｑ１,Ｑ２のターンオフに伴って前記コンデンサＣ１,Ｃ２の容量比で定まる安定状態から変化した後、上記安定状態に復帰するように変化する。そして前記動作基準電圧ＶＳが変動した場合、その変動量に応じて前記安定状態からの変化の幅が大きくなる。
【００６７】
このようなＶＳ検出電圧Ｖvcの変化の幅（動作基準電圧ＶＳの変動量）を検出する前記比較器９は、第２の実施形態に示した比較器９と同様なシュミットトリガ・コンパレータからなる。そしてこの比較器９は、図１０にその動作波形図を示すように、容量分圧して検出した前記ＶＳ検出電圧Ｖvcが前記第２の閾値Ｖth２を上回ったタイミングから該ＶＳ検出電圧Ｖvcが前記第１の閾値Ｖth１を下回るタイミングに亘って亘って［Ｈ］レベルの出力信号ＣＰを出力する。
【００６８】
即ち、前記比較器９は、前記第２のスイッチング素子Ｑ２の動作基準電圧ＶＳの変動に伴って前記ＶＳ検出電圧Ｖvcが前記第２の閾値Ｖth２を上回るタイミングが、前記駆動信号ＤＨにより特定される第２のスイッチング素子Ｑ２のターンオン・タイミングよりも早くなった場合には、前記ＶＳ検出電圧Ｖvcが前記第２の閾値Ｖth２を上回るタイミングでその出力信号ＣＰを［Ｈ］に反転する。
【００６９】
同様に前記比較器９は、前記第２のスイッチング素子Ｑ２の動作基準電圧ＶＳの変動に伴って前記ＶＳ検出電圧Ｖvcが前記第１の閾値Ｖth１を下回るタイミングが、前記駆動信号ＤＬにより特定される第１のスイッチング素子Ｑ１のターンオン・タイミングよりも早くなった場合には、前記ＶＳ検出電圧Ｖvcが前記第１の閾値Ｖth１を下回るタイミングでその出力信号ＣＰを［Ｈ］に反転する。
【００７０】
このような前記比較器９の出力信号ＣＰを入力して前記駆動信号ＤＬ,ＤＨを生成する前記駆動信号生成回路４は、前述した第２の実施形態に係る図７に示した前記駆動信号生成回路４と同様に構成される。従って比較器９において、前記第２のスイッチング素子Ｑ２の動作基準電圧ＶＳを容量分圧したＶＳ検出電圧Ｖvcを判定するように構成した場合であっても、先に説明した第２の実施形態と同様な効果が奏せられる。
【００７１】
ところで上述した第１〜第３の実施形態は、共振型のインバータを構築したスイッチング電源装置に適用したものであるが、本発明は同期整流昇圧型コンバータを構築したスイッチング電源装置にも同様に適用することができる。
【００７２】
図１１は本発明の第４の実施形態に係るスイッチング電源装置の概略構成図であり、該スイッチング電源装置は同期整流昇圧型コンバータにより構築されている。この同期整流昇圧型コンバータは、直流電圧源にインダクタＬを介して接続されてオン動作により前記インダクタＬに電力を蓄える第１のスイッチング素子Ｑ１と、この第１のスイッチング素子Ｑ１のオフ時にオン動作して前記インダクタＬに蓄えられた電力を該インダクタＬの共振を利用して出力コンデンサＣoutに転送して出力電圧Ｖoutを得る第２のスイッチング素子Ｑ２を備えて構成される。
【００７３】
これらの第１および第２のスイッチング素子Ｑ１,Ｑ２は、前述した各実施形態と同様に前記駆動制御回路Ａにより相補的にオン・オフ駆動される。尚、図１１に示す同期整流昇圧型コンバータにおいては、分圧抵抗Ｒａ,Ｒｂを介して出力電圧Ｖoutを分圧して検出し、例えばフォトカプラからなるフィードバック回路Ｆを介して前記駆動制御回路Ａにフィードバックする前記ＦＢ電圧を生成するように構成されている。
【００７４】
このように同期整流昇圧型コンバータを構築したスイッチング電源装置においても、スイッチング素子Ｑ１,Ｑ２を最適なタイミングでオン・オフ駆動して電力変換効率を高める上で、前述したデッドタイム信号のパルス幅Ｔdtを最適化する必要があることは、前述した共振型インバータを構築するスイッチング電源装置と同様である。従ってこの実施形態における駆動制御回路Ａもまた、前記第１〜第３の実施形態に示した比較器９と同様なウィンドウ型、或いはシュミットトリガ型の比較器９を備えて構成され、これらの比較器９に応じて構成された、図３または図７に示すように構成された駆動信号生成回路４を備えて実現される。
【００７５】
そして前記比較器９により検出される、前記第２のスイッチング素子Ｑ２の動作基準電圧ＶＳの変動量に応じて前記駆動信号生成回路４において駆動信号ＤＬ,ＤＨの出力タイミングを調整することで、前記各スイッチング素子Ｑ１,Ｑ２のターンオン・タイミングを最適化することができる。この結果、前記第１および第２のスイッチング素子Ｑ１,Ｑ２での電力変換の無効時間を極力抑え、更には該スイッチング素子Ｑ１,Ｑ２での損失を低減して電力変換効率を高めることが可能となる。従って先の各実施形態と同様な効果を奏することができる。
【００７６】
尚、本発明は上述した各実施形態に限定されるものではない。例えば前記駆動制御回路Ａにより、ローサイド側の第１のスイッチング素子Ｑ１とハイサイド側の第２のスイッチング素子Ｑ２を交互にオン・オフ駆動して電圧制御出力を得るスイッチング回路であれば、本発明を同様に適用することができる。具体的には電動機を駆動するインバータや昇降圧チョッパ回路、更にはインバータ形蛍光灯の駆動回路部や無停電電源装置（ＵＰＳ）における充電・放電回路部等の駆動制御回路として幅広く適用することができる。
【００７７】
また前記比較器９に設定する第１および第２の閾値Ｖth１,Ｖth２についても、前記スイッチング素子Ｑ１,Ｑ２の特性等に応じて決定すれば良いものである。また基準電圧Ｖrefに基づいて前記第１および第２の閾値Ｖth１,Ｖth２を互いに関連付けて一括して設定することに代えて、前記第１および第２の閾値Ｖth１,Ｖth２をそれぞれ個別に設定しても良いことは言うまでもない。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００７８】
Ｑ１  第１のスイッチング素子
Ｑ２  第２のスイッチング素子
Ａ  駆動制御回路
Ｖｏｓ  出力電圧検出回路
１  スイッチング電源装置
２  出力制御回路
３ デッドタイム回路
４  駆動信号生成回路
６  ドライブ回路
７  レベルシフト回路
７ｃ,７ｄ  トランジスタ（ＭＯＳ-ＦＥＴ）
９  比較器
９ａ,９ｂ  アナログスイッチ
【図１】
2014045596.tif 000003
【図２】
2014045596.tif 000004
【図３】
2014045596.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2014045596.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2014045596.tif 000016
【図１５】
2014045596.tif 000017
【図１６】
2014045596.tif 000018
【図１７】
2014045596.tif 000019
【図１８】
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