(57)【要約】【課題】ＦＧポリが薄くなっても、トランジスタの制御ゲート電極とＦＧポリの接続を可能にする。【解決手段】本実施形態の半導体装置は、メモリセル領域における活性領域上に第１ゲート絶縁膜を介して形成され、第１電荷蓄積層、第１電極間絶縁膜および第１制御ゲート電極膜が積層形成されたゲート電極を有するメモリセルトランジスタを備える。そして、メモリセル領域または周辺回路領域における活性領域上に第２ゲート絶縁膜を介して形成され、第２電荷蓄積層、第２電極間絶縁膜および第２制御ゲート電極膜が積層形成されたゲート電極を有するトランジスタを備える。更に、第１及び第２電荷蓄積層は、ポリシリコン膜と、トラップ膜とを積層した構造を有する。また、第２電極間絶縁膜および第２電荷蓄積層の前記トラップ膜には、貫通状の溝が形成され、この溝を介して第２制御ゲート電極膜と第２電荷蓄積層のポリシリコン膜が導通している。【選択図】図３
2014187132.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられたメモリセル領域における活性領域上に第１ゲート絶縁膜を介して形成され、第１電荷蓄積層、第１電極間絶縁膜および第１制御ゲート電極膜が積層形成されたゲート電極を有するメモリセルトランジスタと、
前記半導体基板に設けられたメモリセル領域または周辺回路領域における活性領域上に第２ゲート絶縁膜を介して形成され、第２電荷蓄積層、第２電極間絶縁膜および第２制御ゲート電極膜が積層形成されたゲート電極を有するトランジスタとを備え、
前記第１及び第２電荷蓄積層は、ポリシリコン膜と、トラップ膜とを積層した構造を有し、
前記第２電極間絶縁膜および前記第２電荷蓄積層の前記トラップ膜には、貫通状の溝が形成され、この溝を介して前記第２制御ゲート電極膜と前記第２電荷蓄積層の前記ポリシリコン膜が導通していることを特徴とする半導体装置。
【請求項２】
前記溝は、１以上の変曲点を有し、前記変曲点のうち前記溝の開口幅を最も小さくする変曲点の間の距離が、前記第２電極間絶縁膜の底面の位置における開口幅よりも小さいことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記トランジスタの前記第２電荷蓄積層のチャネル幅方向の幅寸法は、前記メモリセルトランジスタの前記第１電荷蓄積層のチャネル幅方向の幅寸法よりも大きいことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記トランジスタの前記活性領域を分離する素子分離溝の深さ寸法は、前記メモリセルトランジスタの前記活性領域を分離する素子分離溝の深さ寸法よりも小さいことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記トランジスタは、前記メモリセルトランジスタに隣接する選択ゲートトランジスタであることを特徴とする請求項１から４のいずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置、特にＮＡＮＤ型フラッシュメモリ装置においては、ゲート長の微細化に伴い、メモリセルが高アスペクト化するため、ゲート加工時にパターン倒壊や閉塞が発生するという問題がある。この問題を解消するために、浮遊ゲート電極として、薄膜のポリシリコン膜（以下ＦＧポリ電極と称す）と、ＳｉＮやＨｆＯなどからなるトラップ膜を積層したものを用いると共に、ＩＰＤ(Inter Poly Dielectric)膜として高誘電体膜を用いたフラットセル構造のＮＡＮＤ型フラッシュメモリ装置が考えられている。このフラットセル構造の構成では、低アスペクトでありながらカップリング比を向上でき、良好な書き込み／消去特性を確保することができる。
【０００３】
ここで、ＦＧポリ電極の膜厚を薄くするので、トランジスタの制御ゲートとＦＧポリを接続するための構造、製造方法を工夫する必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２７０２６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、ＦＧポリが薄くなっても、トランジスタの制御ゲート電極とＦＧポリの接続を可能にする半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態の半導体装置は、半導体基板と、前記半導体基板に設けられたメモリセル領域における活性領域上に第１ゲート絶縁膜を介して形成され、第１電荷蓄積層、第１電極間絶縁膜および第１制御ゲート電極膜が積層形成されたゲート電極を有するメモリセルトランジスタとを備える。そして、前記半導体基板に設けられたメモリセル領域または周辺回路領域における活性領域上に第２ゲート絶縁膜を介して形成され、第２電荷蓄積層、第２電極間絶縁膜および第２制御ゲート電極膜が積層形成されたゲート電極を有するトランジスタを備える。更に、前記第１及び第２電荷蓄積層は、ポリシリコン膜と、トラップ膜とを積層した構造を有する。前記第２電極間絶縁膜および前記第２電荷蓄積層の前記トラップ膜には、貫通状の溝が形成され、この溝を介して前記第２制御ゲート電極膜と前記第２電荷蓄積層の前記ポリシリコン膜が導通している。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係るＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図の一例
【図２】（ａ）はメモリセル領域の一部のレイアウトパターンを示す模式的な平面図の一例、（ｂ）は周辺回路領域の一部のレイアウトパターンを示す模式的な平面図の一例
【図３】（ａ）は図２のＡ−Ａ線に沿って示す模式的な断面図の一例、（ｂ）は図２のＢ−Ｂ線に沿って示す模式的な断面図の一例、（ｃ）は図２のＣ−Ｃ線に沿って示す模式的な断面図の一例
【図４】周辺トランジスタの概略構成を示す模式的な断面図の一例
【図５】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その１）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その１）、（ｃ）は製造途中における図２のＣ−Ｃ線に沿って示す断面図の一例（その１）
【図６】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その２）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その２）、（ｃ）は製造途中における図２のＣ−Ｃ線に沿って示す断面図の一例（その２）
【図７】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その３）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その３）、（ｃ）は製造途中における図２のＣ−Ｃ線に沿って示す断面図の一例（その３）
【図８】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その４）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その４）、（ｃ）は製造途中における図２のＣ−Ｃ線に沿って示す断面図の一例（その４）
【図９】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その５）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その５）、（ｃ）は製造途中における図２のＣ−Ｃ線に沿って示す断面図の一例（その５）
【図１０】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その６）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その６）、（ｃ）は製造途中における図２のＣ−Ｃ線に沿って示す断面図の一例（その６）
【図１１】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その７）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その７）、（ｃ）は製造途中における図２のＣ−Ｃ線に沿って示す断面図の一例（その７）
【図１２】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その８）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その８）、（ｃ）は製造途中における図２のＣ−Ｃ線に沿って示す断面図の一例（その８）
【図１３】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その９）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その９）、（ｃ）は製造途中における図２のＣ−Ｃ線に沿って示す断面図の一例（その９）
【図１４】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その１０）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その１０）、（ｃ）は製造途中における図２のＣ−Ｃ線に沿って示す断面図の一例（その１０）
【図１５】（ａ）は第２実施形態に係る図３（ａ）相当図の一例、（ｂ）は第２実施形態に係る図４相当図の一例
【図１６】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その１）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その１）、（ｃ）は製造途中における周辺トランジスタの概略構成の断面図の一例（その１）
【図１７】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その２）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その２）、（ｃ）は製造途中における周辺トランジスタの概略構成の断面図の一例（その２）
【図１８】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その３）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その３）、（ｃ）は製造途中における周辺トランジスタの概略構成の断面図の一例（その３）
【図１９】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その４、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その４）、（ｃ）は製造途中における周辺トランジスタの概略構成の断面図の一例（その４）
【図２０】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その５、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その５）、（ｃ）は製造途中における周辺トランジスタの概略構成の断面図の一例（その５）
【図２１】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その６）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その６）、（ｃ）は製造途中における周辺トランジスタの概略構成の断面図の一例（その６）
【図２２】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その７）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その７）、（ｃ）は製造途中における周辺トランジスタの概略構成の断面図の一例（その７）
【図２３】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その８）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その８）、（ｃ）は製造途中における周辺トランジスタの概略構成の断面図の一例（その８）
【図２４】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その９）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その９）、（ｃ）は製造途中における周辺トランジスタの概略構成の断面図の一例（その９）
【図２５】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その１０）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その１０）、（ｃ）は製造途中における周辺トランジスタの概略構成の断面図の一例（その１０）
【図２６】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その１１）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その１１）、（ｃ）は製造途中における周辺トランジスタの概略構成の断面図の一例（その１１）
【図２７】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その１２）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その１２）、（ｃ）は製造途中における周辺トランジスタの概略構成の断面図の一例（その１２）
【図２８】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その１３）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その１３）、（ｃ）は製造途中における周辺トランジスタの概略構成の断面図の一例（その１３）
【図２９】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その１４）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その１４）、（ｃ）は製造途中における周辺トランジスタの概略構成の断面図の一例（その１４）
【図３０】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その１５）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その１５）、（ｃ）は製造途中における周辺トランジスタの概略構成の断面図の一例（その１５）
【図３１】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その１６）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その１６）、（ｃ）は製造途中における周辺トランジスタの概略構成の断面図の一例（その１６）
【図３２】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その１７）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その１７）、（ｃ）は製造途中における周辺トランジスタの概略構成の断面図の一例（その１７）
【図３３】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その１８）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その１８）、（ｃ）は製造途中における周辺トランジスタの概略構成の断面図の一例（その１８）
【図３４】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その１９）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その１９）、（ｃ）は製造途中における周辺トランジスタの概略構成の断面図の一例（その１９）
【図３５】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その２０）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その２０）、（ｃ）は製造途中における周辺トランジスタの概略構成の断面図の一例（その２０）
【図３６】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その２１）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その２１）、（ｃ）は製造途中における周辺トランジスタの概略構成の断面図の一例（その２１）
【図３７】（ａ）は製造途中における図２のＢ−Ｂ線に沿って示す断面図の一例（その２２）、（ｂ）は製造途中における図２のＡ−Ａ線に沿って示す断面図の一例（その２２）、（ｃ）は製造途中における周辺トランジスタの概略構成の断面図の一例（その２２）
【発明を実施するための形態】
【０００８】
以下、複数の実施形態について、図面を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【０００９】
（第１実施形態）
まず、図１は、第１実施形態のＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。この図１に示すように、ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１０】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１１】
図２（ａ）はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、図２中Ｙ方向に沿って延びる素子分離領域としてのＳＴＩ２が図２中Ｘ方向に所定間隔で複数本形成されている。これによって、図２中Ｙ方向に沿って延びる活性領域３が図２中Ｘ方向に分離形成されている。メモリセルトランジスタＴｒｍのワード線ＷＬは、活性領域３と直交する方向（図２中Ｘ方向）に沿って延びるように形成されると共に、図２中Ｙ方向に所定間隔で複数本形成されている。
【００１２】
また、一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が図２中Ｘ方向に沿って延びるように形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１３】
図２（ｂ）は周辺回路領域の一部のレイアウトパターンを示す平面図である。活性領域３が素子分離領域５１に囲まれている。ゲート電極ＰＧは活性領域３から素子分離領域５１まで延びている。ゲート電極ＰＧを挟んでコンタクトＣＳが形成されている。
【００１４】
次に、本実施形態のメモリセル領域におけるゲート電極構造について図３を参照して、また、周辺回路領域におけるゲート電極構造について図４を参照して説明する。図３（ａ）は、図２のＡ−Ａ線（ビット線方向、Ｙ方向）に沿う断面を模式的に示す図であり、図３（ｂ）は、図２のＢ−Ｂ線（ワード線方向、Ｘ方向）に沿う断面を模式的に示す図であり、図３（ｃ）は、図２のＣ−Ｃ線（ワード線方向、Ｘ方向）に沿う断面を模式的に示す図である。図４は、図２のＤ−Ｄ線に沿う断面を模式的に示す図である。
【００１５】
まず、メモリセル領域のゲート電極構造を示す図３（ａ）および（ｂ）において、シリコン基板１の上部には、素子分離溝４がＸ方向に離間して複数形成されている。これら素子分離溝４は、活性領域３を図３（ｂ）中のＸ方向に分離している。素子分離溝４内には、素子分離絶縁膜５が形成されており、素子分離領域（ＳＴＩ）２を構成している。
【００１６】
メモリセルトランジスタは、シリコン基板１に形成されたｎ型の拡散層（図示しない）と、シリコン基板１上に形成されたトンネル酸化膜（ゲート絶縁膜）７と、トンネル酸化膜７上に設けられたゲート電極ＭＧとを含んで構成される。ゲート電極ＭＧは、フラットゲート構造のゲート電極であり、電荷蓄積層となる浮遊ゲート電極ＦＧと、浮遊ゲート電極ＦＧ上に形成されたＩＰＤ膜（電極間絶縁膜）９と、ＩＰＤ膜９上に形成された制御ゲート電極ＣＧとを有する。拡散層は、シリコン基板１の表層におけるメモリセルトランジスタのゲート電極ＭＧの両脇に位置して形成されており、メモリセルトランジスタのソース／ドレイン領域を構成している。
【００１７】
トンネル酸化膜７は、シリコン基板１（活性領域３）上に形成されており、例えばシリコン酸化膜を用いている。トンネル酸化膜７の膜厚は、例えば５〜８ｎｍ程度である。浮遊ゲート電極ＦＧは、例えばリン等の不純物がドープされた多結晶シリコン膜（以下、ＦＧポリシリコン膜と称す）８ａと、ＦＧポリシリコン膜８ａ上に形成された例えばＳｉＮやＨｆＯなどからなるトラップ膜８ｂとを用いている。ＦＧポリシリコン膜８ａおよびトラップ膜８ｂの各膜厚は、例えば１０ｎｍ以下である。
【００１８】
ＩＰＤ膜９は、素子分離絶縁膜５の上面、および、浮遊ゲート電極ＦＧの上面に沿って形成されており、電極間絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。ＩＰＤ膜９としては、高誘電体膜、例えばＳｉＮ、ＳｉＯ２、ＨｆＯ、ＡｌＯなどの単層膜または積層膜を用いている。制御ゲート電極ＣＧは、メモリセルトランジスタのワード線ＷＬとして機能する導電層１０で構成される。導電層１０は、例えばタングステン層、または、例えばリン等の不純物がドープされた多結晶シリコン層、または、シリサイド層、または、多結晶シリコン層とシリサイド層の積層構造を用いている。尚、導電層１０とＩＰＤ膜９との間には、例えばＷＮ、Ｔｉ／ＴｉＮ、ＴａＮなどを用いたバリアメタル１１が形成される。導電層１０の上面には、例えばＳｉＮなどを用いたキャップ膜１２が形成される。
【００１９】
また、図３（ａ）に示すように、メモリセルトランジスタのゲート電極ＭＧは、Ｙ方向に並設されており、各ゲート電極ＭＧの間およびメモリセルトランジスタのゲート電極ＭＧと選択ゲートトランジスタのゲート電極ＳＧとの間は、電極分離用の溝１３によって互いに電気的に分離されている。この溝１３内には、例えばＴＥＯＳ（tetraethyl orthosilicate）を用いたシリコン酸化膜または低誘電率絶縁膜を用いたメモリセル間絶縁膜（図示しない）が形成される。メモリセル間絶縁膜および制御ゲート電極ＣＧの上には、例えばシリコン酸化膜からなる層間絶縁膜（図示しない）が形成される。
【００２０】
また、選択ゲートトランジスタのゲート電極ＳＧの積層構造は、上記メモリセルトランジスタのゲート電極ＭＧの積層構造とほぼ同じであり、異なる点は、ＩＰＤ膜９およびトラップ膜８ｂには、これらを貫通するようにＥＩ溝１４が形成されている。このＥＩ溝１４により、制御ゲート電極ＣＧの導電層１０およびバリアメタル１１と、浮遊ゲート電極ＦＧのＦＧポリシリコン膜８ａとが導通している。即ち、選択ゲートトランジスタは、単体トランジスタ構造（即ち、１層ゲート構造）の形態に形成されている。ＥＩ溝１４の形状は、底部開口部の幅寸法ｄ１が底部よりも少し上の最小開口幅の開口部の幅寸法ｄ２よりも広くなるように構成されている。これにより、導電層１０とＦＧポリシリコン膜８ａとの接触面積を大きくしている。
【００２１】
また、バリアメタル１１はＥＩ溝１４の底部において、ＩＰＤ膜９の下面に潜り込むような構造を有している。そのため、ＩＰＤ膜９は、ＥＩ溝１４の端部において、上方に盛り上がった形状をしている。言い換えれば、ＥＩ溝１４はＩＰＤ膜９（またはバリアメタル１１）に沿って１つ以上の変曲点を有しているといえる。ここで、ゲート絶縁膜７から最も遠い位置の変曲点間の開口幅寸法を幅寸法ｄ１とすることができる。また、ＥＩ溝１４が最も狭くなる組み合わせの変曲点の間の寸法を開口寸法ｄ２とする。本実施例においては、ＥＩ溝１４において、ＩＰＤ膜９の下面間の幅を開口寸法ｄ２とすることができる。ここで、上述のように開口寸法ｄ１＞開口寸法ｄ２の関係が有るといえる。
【００２２】
このように、バリアメタル１１はＥＩ溝１４の底部において、ＩＰＤ膜９の下面に潜り込むような構造を有している。ここで、ＥＩ溝１４の底部におけるトラップ膜８ｂ間の距離を開口寸法ｄ３とすると、開口寸法ｄ３＞開口寸法ｄ２の関係がある。その結果、バリアメタル８ｂ（若しくは導電層１０）とＦＧポリシリコン膜８ａとの接触面積を増やすことができる。
【００２３】
また、選択ゲートトランジスタのＦＧポリシリコン膜８ａのＸ方向（チャネル幅方向）の幅寸法ｄ５は、前記メモリセルトランジスタのＦＧポリシリコン膜８ａのＸ方向（チャネル幅方向）の幅寸法ｄ４よりも大きい。その結果、バリアメタル８ｂ（若しくは導電層１０）とＦＧポリシリコン膜８ａとの接触面積をさらに増やすことができる。
【００２４】
次に、図４に示すように、周辺回路領域における周辺トランジスタのゲート電極構造は、選択ゲートトランジスタのゲート電極ＳＧの積層構造とほぼ同じである。具体的には、シリコン基板１の活性領域２３の上にはトンネル酸化膜７が形成され、トンネル酸化膜７の上には、選択ゲートトランジスタと同様にして、ゲート電極を構成する浮遊ゲート電極ＦＧ（ＦＧポリシリコン膜８ａ、トラップ膜８ｂ）と、ＩＰＤ膜９と、バリアメタル１１、制御ゲート電極ＣＧ（導電層１０）と、キャップ膜１２が積層される。
【００２５】
そして、ＩＰＤ膜９およびトラップ膜８ｂには、これらを貫通するようにＥＩ溝１４が形成されており、制御ゲート電極ＣＧの導電層１０およびバリアメタル１１と、浮遊ゲート電極ＦＧのＦＧポリシリコン膜８ａとが導通している。即ち、周辺回路領域の周辺トランジスタは、単体トランジスタ構造（即ち、１層ゲート構造）の形態に形成されている。そして、ＥＩ溝１４の形状は、底部開口部の幅寸法ｄ１１が底部よりも少し上の最小開口幅の開口部の幅寸法ｄ１２よりも広くなるように構成されている。これにより、導電層１０とＦＧポリシリコン膜８ａとの接触面積を大きくしている。
【００２６】
ここで、ＥＩ溝１４の開口の形状は選択ゲートトランジスタとほぼ同じである。ここで、ゲート絶縁膜７から最も遠い位置の変曲点間の開口幅寸法を幅寸法ｄ１１とすることができる。また、ＥＩ溝１４において、ＩＰＤ膜９の下面間の幅を開口寸法ｄ１２とすることができる。ここで、上述のように開口寸法ｄ１１＞開口寸法ｄ１２の関係が有るといえる。
【００２７】
また、ＥＩ溝１４の底部におけるトラップ膜８ｂ間の距離を開口寸法ｄ１３とすると、開口寸法ｄ１３＞開口寸法ｄ１２の関係がある。その結果、バリアメタル８ｂ（若しくは導電層１０）とＦＧポリシリコン膜８ａとの接触面積を増やすことができる。
【００２８】
尚、周辺回路領域のトランジスタのトンネル酸化膜７の膜厚は、メモリセルトランジスタのトンネル酸化膜７の膜厚とほぼ同じ膜厚としても良いし、周辺回路領域のトランジスタが高耐圧トランジスタであるときには、そのトンネル酸化膜として、メモリセルトランジスタのトンネル酸化膜７の膜厚よりも厚い膜厚の高耐圧トランジスタ用のトンネル酸化膜を形成しても良い。
【００２９】
次に、本実施形態によるＮＡＮＤ型フラッシュメモリ装置の製造方法の一例を、図５〜図１４に示す工程断面図を参照して説明する。尚、図５（ａ）〜図１４（ａ）は、図３（ｂ）に対応するメモリセル領域の断面構造の製造段階を模式的に示す。図５（ｂ）〜図１４（ｂ）は、図３（ａ）に対応するメモリセル領域の断面構造の製造段階を模式的に示す。図５（ｃ）〜図１４（ｃ）は、図２のＣ−Ｃ線に沿う断面構造（即ち、図６（ｂ）等のＤ−Ｄ線に沿う断面構造）の製造段階を模式的に示す。
【００３０】
まず、図５に示すように、シリコン基板１の表面に、トンネル酸化膜７として例えばシリコン酸化膜を例えば熱酸化法を用いて形成する。トンネル酸化膜７の膜厚は、例えば５〜８ｎｍ程度とする。上記トンネル酸化膜７は、メモリセルトランジスタおよび選択ゲートトランジスタのトンネル酸化膜（ゲート絶縁膜）として機能するものである。また、周辺回路領域において、高耐圧トランジスタを形成する部分には、メモリセルトランジスタのトンネル酸化膜７よりも膜厚が厚いトンネル酸化膜として例えばシリコン酸化膜を周知の方法で形成する。
【００３１】
続いて、トンネル酸化膜７上に、ＦＧポリシリコン膜８ａを例えばＣＶＤ（chemical vapor deposition）法を用いて形成する。ＦＧポリシリコン膜８ａの膜厚は、例えば１０ｎｍ程度以下とする。次いで、ＦＧポリシリコン膜８ａの上に、ＥＩ溝１４のＲＩＥ時のエッチングストッパーとなる高選択ハードマスク１５を形成する。この高選択ハードマスク１５の膜厚は、例えば５〜１０ｎｍ程度とし、最大でも２０ｎｍ以下の膜厚とする。最大でも２０ｎｍ以下の膜厚とする理由は、段差を極力発生させないようにするためである。上記高選択ハードマスク１５の材料としては、ポリシリコン、シリコン酸化膜、シリコン窒化膜、レジストと高いＲＩＥ選択比およびＷＥＴ選択比を有する材料が望ましい。具体的には、ＡｌＮ(アルミ窒化膜)、Ａｌ２Ｏ３(アルミ酸化膜)、ＴｉＯ(チタン酸化膜)などが好ましい。
【００３２】
この後、高選択ハードマスク１５上にフォトレジストＲ１を塗布し、露光現像によりレジストをパターンニングし、具体的には、ＥＩ溝１４（ＥＩコンタクト）形成部分となる部位に、高選択ハードマスク１５を残すようにパターンニングを行う（図６参照）。続いて、上記レジストＲ１をマスクにして、例えばＷＥＴエッチングにて高選択ハードマスク１５をエッチングする。これにより、図６に示す構成が得られる。尚、ＷＥＴ薬液としては、極薄のＦＧポリシリコン膜８ａに染み込んでもトンネル酸化膜７をエッチングすることがないように、ポリシリコン、シリコン酸化膜、そしてレジストと選択比が取れる薬液が好ましい。ＷＥＴ薬液としては、例えばＡＰＭ（アンモニア過水）などを用いることができる。
【００３３】
次に、図７に示すように、ＦＧポリシリコン膜８ａおよび高選択ハードマスク１５の上に、膜厚が例えば１０ｎｍ程度以下のトラップ膜８ｂを形成する。トラップ膜８ｂの材料としては、ＳｉＮ、ＨｆＯなどが好ましい。続いて、トラップ膜８ｂの上に、素子分離溝４加工用のハードマスクとして、例えば、シリコン酸化膜１６とアモルファスシリコン膜１７を形成する。これにより、図７に示す構成が得られる。更に、アモルファスシリコン膜１７の上に、素子分離溝４加工用のマスクとして、例えば、有機カーボン系膜１８と、ＳｉＯｎを用いた反射防止膜１９とを形成する（図８参照）。ここで、ＥＩ溝１４が形成される領域におけるトラップ膜８、シリコン酸化膜１６，アモルファスシリコン膜１７に段差が形成される場合がある。しかし、高選択ハードマスク１５の膜厚が薄いため、有機カーボン系膜１８及び反射防止膜１９の上面はほぼ平らになる。
【００３４】
この後、反射防止膜１９の上にフォトレジスト２０を塗布し、露光現像によりレジスト２０をパターンニングし、具体的には、素子分離溝４加工用のマスクパターンが形成されるようにパターンニングする。これにより、図８に示す構成が得られる。
【００３５】
続いて、図９に示すように、例えばＲＩＥ法を用いて素子分離溝４の加工を実施する。この場合、高選択ハードマスク１５部分は、エッチングによりテーパー形状になりやすいため、メモリセル部分の活性領域３の幅寸法ｄ４（ワード線方向の幅寸法、例えば１０ｎｍ程度）に比べて、選択ゲートトランジスタ部分の活性領域３の幅寸法ｄ５が広くなると共に、メモリセル部分の素子分離溝４の深さ寸法（例えば１１０〜１８０ｎｍ程度）に比べて、選択ゲートトランジスタ部分の素子分離溝４の深さ寸法が浅くなる傾向がある（図９（ａ）、（ｃ）参照）。具体的には、活性領域３の幅寸法が例えば２ｎｍ程度以上広くなると共に、素子分離溝４の深さ寸法が例えば３０ｎｍ程度以上浅くなる。
【００３６】
次に、マスク材（シリコン酸化膜１６、アモルファスシリコン膜１７）を除去した後、素子分離溝４内に例えばＣＶＤ法を用いて素子分離絶縁膜５を埋め込み、ＣＭＰ(chemical mechanical polish)を用いて平坦化を実施する（図１０参照）。この後、素子分離絶縁膜５の上面、および、浮遊ゲート電極ＦＧ（トラップ膜８ｂ）の上面に、例えばＳｉＮ、ＳｉＯ２、ＨｆＯ、ＡｌＯなどを用いたＩＰＤ膜９を形成する（図１０参照）。
【００３７】
続いて、ＩＰＤ膜９の上に、ＥＩ加工用のマスク膜２１と、ＳｉＯｎを用いた反射防止膜２２と、フォトレジスト２３とを形成する。ここで、ＥＩ溝１４が形成される領域におけるＩＰＤ膜９に段差が形成される。しかし、高選択ハードマスク１５の膜厚が薄いため、反射防止膜２２及びフォトレジスト２３の上面はほぼ平らになる。上記ＥＩ加工用のマスク膜２１の材料としては、例えばＳｉＯ２、塗布カーボン、アモルファスカーボンなどを用いることが好ましい（図１０参照）。この後、露光現像によりレジスト２３をパターンニングし、具体的には、ＥＩ加工用のマスクパターンが形成されるようにパターンニングする。この場合、ＥＩ加工用のレジスト２３の開口部２３ａが、高選択ハードマスク１５上に配置されるようにパターンニングされる。これにより、図１０に示す構成が得られる。
【００３８】
次いで、図１１に示すように、例えばＲＩＥ法を用いてＥＩ溝１４の加工を実施する。この場合、高選択ハードマスク１５がエッチングされにくい条件でエッチングを行う。その結果、ＩＰＤ膜９およびトラップ膜８ｂをエッチングすると共に、高選択ハードマスク１５でエッチングを止めることができる。これにより、極薄のＦＧポリシリコン膜８ａをエッチングすることなく、ＥＩ溝１４を形成することができる。ここで、ＥＩ溝１４により露出された高選択ハードマスク１５の上面の幅は、Ｙ方向における高選択ハードマスク１５の幅よりも小さい。ＥＩ溝１４の加工時における合わせずれを考慮したためである。その結果、高選択ハードマスク１５はＥＩ溝１４の底部において、ＩＰＤ膜９の下面に潜り込むような構造を有している。そのため、ＩＰＤ膜９は、ＥＩ溝１４の端部において、上方に盛り上がった形状になる。これにより、図１１に示す構成が得られる。
【００３９】
この後、図１２に示すように、不要となった高選択ハードマスク１５を例えばＷＥＴエッチングにて除去する。前記した高選択ハードマスク１５を加工する工程と同様に選択比が必要であるが、レジストとの選択比をとる必要がないため、ＡＰＭのみでなく、ＳＰＭ（硫酸過水）などを用いることも可能である。ここで、高選択ハードマスク１５が除去されると、自己整合的にボトル形状のＥＩ溝１４、即ち、底部開口部の幅寸法ｄ３が底部よりも少し上の最小開口幅の開口部の幅寸法ｄ２（ＩＰＤ膜９の下面間の幅を開口寸法）よりも広くなるような形状（いわゆるボトル形状）のＥＩ溝１４が形成される。言い換えれば、ＥＩ溝１４はＩＰＤ膜９に沿って１つ以上の変曲点を有しているといえる。ここで、ゲート絶縁膜７から最も遠い位置の変曲点間の開口幅寸法を幅寸法ｄ１とすることができる。ここで、幅寸法ｄ１＞幅寸法ｄ２の関係を有している。
【００４０】
続いて、ＩＰＤ膜９の上およびＥＩ溝１４の内面に、埋め込み性の良いバリアメタル１１を形成する（図１３参照）。上記バリアメタル１１としては、ＣＶＤ-ＷＮ、ＣＶＤ-Ｔｉ／ＴｉＮ、ＡＬＤ（Atomic Layer Deposition）−ＴａＮなどを用いることができる。この後、バリアメタル１１の上に例えばＷを用いた導電層１０を形成し、ＥＩ溝１４内をＷを用いて埋め込む。これにより、制御ゲート電極ＧＣおよびＥＩコンタクトが同時形成され、図１３に示す構成が得られる。尚、制御ゲート電極ＧＣ（導電層１０）の電極材料としては、上記Ｗ以外に、例えば、ポリシリコン／Ｗや、ポリシリコン／シリサイド（Ｐｏｌｙ／ＷＳｉ、Ｐｏｌｙ／ＣｏＳｉ２、Ｐｏｌｙ／ＮｉＳｉ）などの組合せでも良い。これにより、ＥＩコンタクト（導電層１０）とＦＧポリシリコン膜８ａとの接触面積が大きくなる。即ち、ＥＩコンタクトとＦＧポリシリコン膜８ａとの接触面積は、高選択ハードマスク１５のＷＥＴエッチングにて決定される。
【００４１】
この後、図１４に示すように、制御ゲート電極ＧＣの上に、ＳｉＮまたはＳｉＯ２を用いたＷの保護膜２４を形成する。そして、制御ゲート電極ＧＣ加工用のハードマスクを形成し、フォトレジストを形成し、露光現像することでＧＣ加工用のレジストマスクを形成し、その後、ＧＣ加工を実施し、電極分離用の溝１３を形成し、複数のゲート構造を得る（図１４参照）。
【００４２】
次いで、溝１３の内底部のシリコン基板１の表面に、イオン注入法を用いて不純物をドーピングし、拡散層を形成する。更に、溝１３内に、セルゲート間絶縁膜としてメモリセル間絶縁膜を形成した後、平坦化し、落とし込み、そして、層間絶縁膜を形成する。この後、周知の技術を用いて配線等（図示しない）を形成する。
【００４３】
尚、周辺回路領域における周辺トランジスタのゲート電極を製造するプロセスは、上記したメモリセル領域の選択ゲートトランジスタのゲート電極ＳＧを製造するプロセスとほぼ同じであり、図示と説明を省略する。
【００４４】
上記した構成の本実施形態においては、メモリセルトランジスタのゲート電極ＭＧをフラットセル構造の構成としながら、選択ゲートトランジスタのゲート電極ＳＧおよび周辺トランジスタのゲート電極のＩＰＤ膜９およびトラップ膜８ｂに貫通状のＥＩ溝１４を形成することができ、このＥＩ溝１４を介して制御ゲート電極膜ＣＧとＦＧポリシリコン膜８ａを導通させるように構成した。これにより、単体トランジスタ構造（即ち、１層ゲート構造）の選択ゲートトランジスタおよび周辺トランジスタを形成できるから、選択ゲートトランジスタおよび周辺トランジスタの信頼性を向上させることができる。この構成の場合、選択ゲートトランジスタの閾値を安定化することができ、カットオフ特性の劣化を防止できる。
【００４５】
そして、上記実施形態では、ＥＩ溝１４の形状を、底部開口部の幅寸法ｄ１が底部よりも少し上の最小開口幅の開口部の幅寸法ｄ２よりも大きくなるように構成したので、導電層１０とＦＧポリシリコン膜８ａとの接触面積を大きくすることができ、ＥＩコンタクト抵抗を低減できる。
【００４６】
また、ＦＧポリ８ａが１０ｎｍ以下と極薄であるので、ＲＩＥをＦＧポリ電極中で止めることが難しい。また、ＲＩＥの代わりにＷＥＴエッチングを用いたとすると、ＩＰＤ膜の除去にはＨＦ薬液が必要であるが、極薄のポリシリコン膜（ＦＧポリ電極）上では、ポリシリコンのグレイン界面にＨＦ薬液が染み込んで、トンネル酸化膜を削ってしまい、ゲート耐圧が劣化するという不具合が生ずる。このため、ＷＥＴエッチングによってもＥＩ電極用の溝を形成することができない。
【００４７】
一方、本実施形態の製造方法によれば、高選択ハードマスク１５を用いることによりＦＧポリ８ａが薄くなっても、高選択ハードマスク１５をエッチングストッパーとして用いることにより、ＥＩ溝１４の開口時におけるＦＧポリ８ａの突き抜けを防止することができる。
【００４８】
また、上記実施形態では、選択ゲートトランジスタのゲート電極構造と周辺トランジスタのゲート電極構造をほぼ同一の構造としたので、メモリセル領域と周辺回路領域を同時に加工・形成することができ、工程数を削減できることから、製造コスト（ビットコスト）を大幅に低減することが可能である。
【００４９】
（第２実施形態）
図１５ないし図３７は、第２実施形態を示すものである。尚、第１実施形態と同一構成には、同一符号を付している。図１５（ｂ）は図２のＤ−Ｄ線に沿う断面を模式的に示す図である。
【００５０】
第２実施形態では、図１５（ｂ）に示すように、周辺回路領域の周辺トランジスタのゲート電極構造は、ＩＰＤ膜およびＥＩコンタクトを持たない構造となっている。即ち、活性領域２３の上にはトンネル酸化膜７が形成され、トンネル酸化膜７の上には、ゲート電極を構成する浮遊ゲート電極ＦＧ（ＦＧポリシリコン膜３１）と、バリアメタル１１と、制御ゲート電極ＣＧ（導電層１０）と、キャップ膜１２とが積層される。尚、図１５（ａ）に示すように、メモリセルトランジスタのゲート電極構造および選択ゲートトランジスタのゲート電極構造は、第１実施形態のメモリセルトランジスタのゲート電極構造および選択ゲートトランジスタのゲート電極構造と同じである。
【００５１】
また、第２実施形態においては、周辺回路領域の周辺トランジスタのゲート電極構造と、メモリセルトランジスタのゲート電極構造（および選択ゲートトランジスタのゲート電極構造）とは、別工程で形成する。以下、第２実施形態によるＮＡＮＤ型フラッシュメモリ装置の製造方法の一例を、図１６〜図３７に示す工程断面図の一例を参照して説明する。尚、図１６（ａ）〜図３７（ａ）は、図３（ｂ）に対応するメモリセル領域の断面構造の製造段階を模式的に示す。図１６（ｂ）〜図３７（ｂ）は、図３（ａ）に対応するメモリセル領域の断面構造の製造段階を模式的に示す。図１６（ｃ）〜図３７（ｃ）は、図２（ｂ）のＥ−Ｅ線に沿う断面構造の製造段階を模式的に示す。
【００５２】
まず、図１６に示すように、シリコン基板１の表面に、周辺回路領域の低圧トランジスタ用のトンネル酸化膜３０として例えばシリコン酸化膜を例えば熱酸化法を用いて形成する。トンネル酸化膜３０の膜厚は、例えば５〜８ｎｍ程度とする。また、周辺回路領域において、高耐圧トランジスタを形成する部分には、周辺回路領域の低圧トランジスタ用のトンネル酸化膜３０よりも膜厚が厚いトンネル酸化膜として例えばシリコン酸化膜を周知の方法で形成する。
【００５３】
続いて、トンネル酸化膜３０上に、ＰＧポリシリコン膜３１を例えばＣＶＤ法を用いて形成する。ＰＧポリシリコン膜３１の膜厚は、例えば３１ｎｍ程度とする。次いで、ＰＧポリシリコン膜３１の上に、ＰＧＰａｄ−ＳｉＮ膜３２を形成する。このＰＧＰａｄ−ＳｉＮ膜３２の膜厚は、例えば１５ｎｍ程度とする。この後、ＰＧＰａｄ−ＳｉＮ膜３２上にフォトレジスト３３を塗布し、露光現像によりレジスト３３をパターンニングし、メモリセル領域が開口するようにパターンニングを行う。
【００５４】
続いて、図１７に示すように、上記レジスト３３をマスクにして、例えばＲＩＥを用いてメモリセル領域のＰＧＰａｄ−ＳｉＮ膜３２、ＰＧポリシリコン膜３１およびトンネル酸化膜３０をエッチングして除去する。
【００５５】
次に、図１８に示すように、メモリセル領域のシリコン基板１の表面に、トンネル酸化膜７として例えばシリコン酸化膜を例えば熱酸化法を用いて形成する。上記トンネル酸化膜７は、メモリセルトランジスタおよび選択ゲートトランジスタのトンネル酸化膜（ゲート絶縁膜）として機能するものである。
【００５６】
続いて、メモリセル領域のトンネル酸化膜７および周辺回路領域のＰＧＰａｄ−ＳｉＮ膜３２上に、ＦＧポリシリコン膜８ａを例えばＣＶＤ法を用いて形成する。次いで、ＦＧポリシリコン膜８ａの上に、ＥＩ溝１４のＲＩＥ時のエッチングストッパーとなる高選択ハードマスク１５を形成する。
【００５７】
この後、高選択ハードマスク１５上にフォトレジストＲ１を塗布し、露光現像によりレジストをパターンニングし、具体的には、ＥＩ溝１４（ＥＩコンタクト）形成部分となる部位に、高選択ハードマスク１５を残すようにパターンニングを行う。続いて、上記レジストＲ１をマスクにして、例えばＷＥＴエッチングにて高選択ハードマスク１５をエッチングする。なお、周辺回路領域の高選択ハードマスク１５は除去することができる。これにより、図１９に示す構成が得られる。
【００５８】
次いで、図２０に示すように、ＦＧポリシリコン膜８ａおよび高選択ハードマスク１５の上に、トラップ膜８ｂを形成する。トラップ膜８ｂの材料としては、ＳｉＮ、ＨｆＯなどが好ましい。続いて、トラップ膜８ｂの上に、素子分離溝４加工用のハードマスクとして、例えば、シリコン酸化膜１６とＰａｄ−ＳｉＮ膜３５を形成する。この後、アモルファスシリコン膜１７の上にフォトレジストＲ２を塗布し、露光現像によりレジストＲ２をパターンニングし、具体的には、周辺回路領域が開口するようにパターンニングする。これにより、図２０に示す構成が得られる。
【００５９】
続いて、図２１に示すように、上記レジストＲ２をマスクにして、例えばＲＩＥを用いて周辺回路領域のシリコン酸化膜１６、Ｐａｄ−ＳｉＮ膜３５、トラップ膜８ｂ、ＦＧポリシリコン膜８ａおよびトンネル酸化膜７をエッチングして除去する。
【００６０】
次に、図２２に示すように、Ｐａｄ−ＳｉＮ膜３５およびＰＧＰａｄ−ＳｉＮ膜３２の上に、素子分離溝４加工用のマスクとして、例えば、有機カーボン系膜１８と、ＳｉＯｎを用いた反射防止膜１９とを形成する。この後、反射防止膜１９の上にフォトレジスト２０を塗布し、露光現像によりレジスト２０をパターンニングし、具体的には、素子分離溝４加工用のマスクパターンが形成されるようにパターンニングする。これにより、図２２に示す構成が得られる。
【００６１】
続いて、図２３に示すように、例えばＲＩＥ法を用いて素子分離溝４の加工を実施する。この場合、周辺回路領域は、素子分離溝の加工が行われない。
次に、図２４に示すように、素子分離溝４内に例えば塗布の方法を用いて素子分離絶縁膜５を埋め込む。素子分離絶縁膜５としては、塗布型酸化膜（例えばポリシラザン塗布膜）を用いる。この後、図２５に示すように、素子分離絶縁膜５の上にフォトレジストＲ３を塗布し、露光現像によりレジストＲ３をパターンニングし、具体的には、周辺回路領域の周辺トランジスタ用の素子分離溝４１（図２６参照）加工用のマスクパターンが形成されるようにパターンニングする。これにより、図２５に示す構成が得られる。
【００６２】
続いて、図２６に示すように、例えばＲＩＥ法を用いて周辺回路領域の素子分離溝４１の加工を実施する。なお、メモリセル領域については素子分離溝の加工が行われない。この後、周辺回路領域の素子分離溝４１内に、例えばＣＶＤ法を用いて素子分離絶縁膜５１を埋め込む。素子分離絶縁膜５１としては、例えばプラズマ酸化膜を用いる。
【００６３】
次に、図２７に示すように、ＣＭＰを用いて平坦化を実施し、Ｐａｄシリコン窒化膜（Ｐａｄ−ＳｉＮ膜３５、ＰＧＰａｄ−ＳｉＮ膜３２）でＣＭＰを止める。続いて、図２８に示すように、素子分離絶縁膜５、５１およびシリコン窒化膜３２、３５の上にフォトレジストＲ４を塗布し、露光現像によりレジストＲ４をパターンニングし、具体的には、メモリセル領域が開口するマスクパターンを形成する。続いて、例えばＲＩＥ法を用いてメモリセル領域の素子分離絶縁膜５の落とし込み加工を実施する。なお、周辺回路領域の素子分離絶縁膜５１については加工が行われない。
【００６４】
続いて、図２９に示すように、例えばＷＥＴ処理を用いてＰａｄシリコン窒化膜３２、３５およびＰａｄシリコン酸化膜１６を除去する。
この後、図３０に示すように、素子分離絶縁膜５の上面、および、浮遊ゲート電極ＦＧ（トラップ膜８ｂ）の上面に、例えばＳｉＮ、ＳｉＯ２、ＨｆＯ、ＡｌＯなどを用いたＩＰＤ膜９を形成する。
【００６５】
続いて、図３１に示すように、ＩＰＤ膜９の上に、ＥＩ加工用のマスク膜２１と、ＳｉＯｎを用いた反射防止膜２２と、フォトレジスト２３とを形成する。上記ＥＩ加工用のマスク膜２１の材料としては、例えばＳｉＯ２、塗布カーボン、アモルファスカーボンなどを用いることが好ましい。この後、露光現像によりレジスト２３をパターンニングし、具体的には、ＥＩ加工用のマスクパターンが開口されるマスクパターンが形成されるようにパターンニングする。この場合、ＥＩ加工用のレジスト２３の開口部２３ａが、高選択ハードマスク１５上に配置されるようにパターンニングされる。
【００６６】
次いで、図３２に示すように、例えばＲＩＥ法を用いてＥＩ溝１４の加工を実施する。この場合、ＩＰＤ膜９およびトラップ膜８ｂをエッチングし、高選択ハードマスク１５上でエッチストップさせる。これにより、極薄のＦＧポリシリコン膜８ａをエッチングすることなく、ＥＩ溝１４を形成することができる。
【００６７】
この後、図３３に示すように、不要となった高選択ハードマスク１５を例えばＷＥＴエッチングを用いて除去する。
続いて、図３４に示すように、フォトレジストＲ５を塗布し、露光現像によりレジストＲ５をパターンニングし、具体的には、周辺回路領域が開口するマスクパターンが形成されるようにパターンニングする。この後、例えばＲＩＥ法を用いてＩＰＤ膜９を除去すると共に、周辺回路領域の素子分離絶縁膜５１の落とし込み加工を実施する。そして、図３５に示すように、レジストＲ５を除去する。なお、図３１に示す工程において、周辺回路領域のレジスト２３にも開口を形成し、図３２に示す工程により、ＩＰＤ膜９を除去することも可能である。その結果、工程を省略することができる。
【００６８】
次いで、図３６に示すように、メモリセル領域のＩＰＤ膜９の上およびＥＩ溝１４の内面に、並びに、周辺回路領域のＰＧポリシリコン膜３１および素子分離絶縁膜５１の上に埋め込み性の良いバリアメタル１１を形成する。上記バリアメタル１１としては、ＣＶＤ-ＷＮ、ＣＶＤ-Ｔｉ／ＴｉＮ、ＡＬＤ（Atomic Layer Deposition）−ＴａＮなどを用いた。この後、バリアメタル１１の上に例えばＷを用いた導電層１０を形成し、ＥＩ溝１４内をＷを用いて埋め込む。これにより、制御ゲート電極ＧＣおよびＥＩコンタクトが同時形成され、図３６に示す構成が得られる。尚、制御ゲート電極ＧＣ（導電層１０）の電極材料としては、上記Ｗ以外に、例えば、ポリシリコン／Ｗや、ポリシリコン／シリサイド（Ｐｏｌｙ／ＷＳｉ、Ｐｏｌｙ／ＣｏＳｉ２、Ｐｏｌｙ／ＮｉＳｉ）などの組合せでも良い。
【００６９】
この後、図３７および図１５に示すように、制御ゲート電極ＧＣの上に、ＳｉＮまたはＳｉＯ２を用いたＷの保護膜２４を形成し、制御ゲート電極ＧＣ加工用のハードマスクを形成し、フォトレジストを形成し、露光現像することでＧＣ加工用のレジストマスクを形成し、その後、ＧＣ加工を実施し、電極分離用の溝１３を形成し、複数のゲート構造を得る。尚、図１５は、図３７（ｃ）のＥ−Ｅ線に沿う断面図の一例である。
【００７０】
次いで、溝１３の内底部のシリコン基板１の表面に、イオン注入法を用いて不純物をドーピングし、拡散層を形成する。更に、溝１３内に、セルゲート間絶縁膜としてメモリセル間絶縁膜を形成した後、平坦化し、落とし込み、そして、層間絶縁膜を形成する。この後、周知の技術を用いて配線等（図示しない）を形成する。
【００７１】
尚、上述した以外の第２実施形態の構成は、第１実施形態と同じ構成となっている。従って、第２実施形態においても、第１実施形態とほぼ同じ作用効果を得ることができる。
また、周辺トランジスタのゲート電極においてＰＧポリシリコン膜３１の全上面とバリアメタル１１を接触させることができる。その結果、周辺トランジスタのＰＧポリシリコン膜３１と制御ゲート電極１０の接触抵抗を小さくすることができる。
【００７２】
（その他の実施形態）
以上説明した複数の実施形態に加えて以下のような構成を採用しても良い。
上記した各実施形態では、ＮＡＮＤ型フラッシュメモリ装置に適用したが、フラットセル構造を備えた他の半導体装置に適用しても良い。
【００７３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７４】
図面中、１はシリコン基板、２は素子分離領域、３は活性領域、４は素子分離溝、５は素子分離絶縁膜、７はトンネル酸化膜、８ａはＦＧポリシリコン膜、８ｂはトラップ膜、９はＩＰＤ膜、１０は導電層、１１はバリアメタル、１４はＥＩ溝、１５は高選択ハードマスク、３０はトンネル酸化膜、３１はＰＧポリシリコン膜、４１は素子分離溝、５１は素子分離絶縁膜である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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