(57)【要約】【課題】磁気抵抗メモリ装置の配置構造を提供する。【解決手段】カラムデコーダと、複数のサブセルブロックと、ビットライン選択回路とを含む半導体メモリ装置が開示される。カラムデコーダは、カラムアドレスをデコードし、カラム選択信号を駆動する。各サブセルブロックは、複数のビットラインと、複数のワードラインと、複数のビットライン及び複数のワードラインに接続される複数のメモリセルとを含む。ビットライン選択回路は、複数のビットライン接続制御部を含み、カラム選択信号に応答して１つ以上のビットラインを選択する。それぞれのビットライン接続制御部は、個別的にカラム選択信号の第１及び第２カラム選択信号に応答して、対応する第１及び第２ローカル入出力ラインに個別的な第１ビットラインを接続する。【選択図】    図１３
2014038686.tif 000002
【特許請求の範囲】
【請求項１】
ロウアドレスをデコードし、グローバルワードラインにグローバルワードライン駆動信号を駆動するロウデコーダと、
カラムアドレスをデコードし、カラム選択ラインにカラム選択信号を駆動するカラムデコーダと、
複数のサブセルブロックと、それぞれのサブセルブロックは複数のビットラインと、複数のワードラインと、前記複数のビットライン及び前記複数のワードラインに接続される複数のメモリセルと、を含み、
複数のビットラインセンスアンプ領域と、それぞれのビットラインセンスアンプ領域は、ビットラインセンスアンプを含み、第１方向に２つのサブセルブロックとの間に配置され、それぞれのビットラインセンスアンプは対応するビットラインのデータを感知して増幅し、
複数のサブワードラインドライバと、それぞれのサブワードラインドライバは、前記第１方向に垂直である第２方向に２つのサブセルブロックとの間に配置され、前記グローバルワードライン駆動信号に応答して対応するワードラインを駆動し、
複数のビットライン接続制御部を含み、前記カラム選択信号に応答して１つ以上のビットラインを選択するビットライン選択回路を含み、
それぞれの前記ビットライン接続制御部は、個別的にカラム選択信号の第１及び第２カラム選択信号に応答して対応する第１及び第２ローカル入出力ラインに個別的な第１ビットラインを接続することを特徴とする半導体メモリ装置。
【請求項２】
前記サブワードラインドライバのうちの第１サブワードラインドライバは、第１サブセルブロックの第１側に配置され、前記第１サブセルブロックの奇数番目のワードラインを駆動し、
前記サブワードラインドライバのうちの第２サブワードラインドライバは、前記第１側の反対側である前記第１サブセルブロックの第２側に配置され、前記第１サブセルブロックの偶数番目のワードラインを駆動することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記グローバルワードラインのうちの第１グローバルワードラインは、前記第１サブセルブロック上に配置され、前記第２方向に延長され、前記第１及び第２サブワードラインドライバに接続されることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記第２サブワードラインドライバは、Ｍ個のワードラインを駆動し、ここで、Ｍは２ｘと等しく、ｘは０より大きいか同じ整数であることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記複数のビットライン接続制御部のうちの第１セットは、前記複数のビットラインのうちの第１セットに接続され、前記サブセルブロックのうちの第１サブセルブロックの第１側に配置され、
前記複数のビットライン接続制御部のうちの第２セットは、前記複数のビットラインのうちの第２セットに接続され、前記第１側の反対側である前記第１サブセルブロックの第２側に配置され、
前記複数のビットラインのうちの前記第１セットは、奇数番目のビットラインであり、前記複数のビットラインのうちの前記第２セットは、偶数番目のビットラインであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記複数のビットライン接続制御部のうちの前記第１セットは、複数の第１カラム選択ライントランジスタセットを含み、それぞれの第１カラム選択ライントランジスタセットは、個別的に前記第１及び前記第２カラム選択信号に応答して対応する第１及び第２ローカル入出力ラインに前記複数のビットラインのうちの第１セットの個別的なビットラインを電気的に接続し、
前記複数のビットライン接続制御部のうちの前記第２セットは、複数の第２カラム選択ライントランジスタセットを含み、それぞれの第２カラム選択ライントランジスタセットは、個別的に前記第１及び前記第２カラム選択信号に応答して対応する第１及び第２ローカル入出力ラインに前記複数のビットラインのうちの第２セットの個別的なビットラインを電気的に接続し、
前記第１及び第２カラム選択ライントランジスタセットのそれぞれは前記第２方向に２Ｍ行目に配置され、ここで、Ｍは０より大きいか同じ整数であることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記第１カラム選択ライントランジスタセットのそれぞれは、
第１導電型を有し、前記第１カラム選択信号に応答して第１ローカル入出力ラインに前記第１ビットラインセットの第１ビットラインを電気的に接続する第１トランジスタと、
前記第１導電型を有し、前記第２カラム選択信号に応答して第２ローカル入出力ラインに前記第１ビットラインを電気的に接続する第２トランジスタと、を含むことを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記第１カラム選択ライントランジスタセットのそれぞれは、
第１導電型を有し、前記第１カラム選択信号に応答して第１ローカル入出力ラインに前記第１ビットラインセットの第１ビットラインを電気的に接続する第１トランジスタと、
前記第１導電型とは異なる第２導電型を有し、前記第１カラム選択信号の相補信号に応答して前記第１ローカル入出力ラインに前記第１ビットラインを電気的に接続する第２トランジスタと、
前記第１導電型を有し、前記第２カラム選択信号に応答して第２ローカル入出力ラインに前記第１ビットラインを電気的に接続する第３トランジスタと、
前記第２導電型を有し、前記第２カラム選択信号の相補信号に応答して前記第２ローカル入出力ラインに前記第１ビットラインを電気的に接続する第４トランジスタと、を含むことを特徴とする請求項６に記載の半導体メモリ装置。
【請求項９】
前記第１カラム選択ライントランジスタセットのそれぞれは、
第１導電型を有し、前記第１カラム選択信号に応答して第１ローカル入出力ラインに前記第１ビットラインセットの第１ビットラインを電気的に接続する第１トランジスタと、
前記第１カラム選択信号を受信する入力端子と、出力信号を駆動する出力端子を有する第１インバータと、
前記第１導電型とは異なる第２導電型を有し、前記第１インバータの前記出力信号に応答して前記第１ローカル入出力ラインに前記第１ビットラインを電気的に接続する第２トランジスタと、
前記第１導電型を有し、前記第２カラム選択信号に応答して第２ローカル入出力ラインに前記第１ビットラインを電気的に接続する第３トランジスタと、
前記第２カラム選択信号を受信する入力端子と、出力信号を駆動する出力端子を有する第２インバータと、
前記第２導電型を有し、前記第２インバータの前記出力信号に応答して前記第２ローカル入出力ラインに前記第１ビットラインを電気的に接続する第４トランジスタと、を含むことを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１０】
それぞれのビットラインセンスアンプ領域は、
前記第１方向に配置される複数のＰＭＯＳトランジスタを含む少なくとも１つの第１Ｐ領域と、
前記第１方向に配置される複数のＮＭＯＳトランジスタを含み、前記第２方向に前記第１Ｐ領域から分離して位置する少なくとも１つの第１Ｎ領域と、を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１１】
それぞれのビットラインセンスアンプ領域は、
前記第２方向に配置される複数のＰＭＯＳトランジスタを含む少なくとも１つの第２Ｐ領域と、
前記第２方向に配置される複数のＮＭＯＳトランジスタを含み、前記第１方向に前記第２Ｐ領域と分離して位置する少なくとも１つの第２Ｎ領域と、をさらに含むことを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
それぞれのビットラインセンスアンプ領域は、
前記第２方向に相互に配置される複数のＰ領域と複数のＮ領域を含み、
前記複数のＰ領域のそれぞれは、前記第１方向に配置される複数のＰＭＯＳトランジスタを含み、
前記複数のＮ領域のそれぞれは、前記第１方向に配置される複数のＮＭＯＳトランジスタを含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１３】
第１ウェルに形成される複数のメモリセルを含むメモリセル領域と、
前記メモリセル領域の第１側及び前記第１側の反対側である第２側にそれぞれ隣接して形成される第１及び第２コア回路領域と、をさらに含み、
前記第１及び第２コア回路領域のそれぞれは、
個別的な第２ウェルに形成されて、前記メモリセル領域の前記第１側または前記第２側に隣接して形成される内側コア回路トランジスタと、
第３ウェルに形成され、前記内側コア回路トランジスタに隣接するように形成される外側コア回路トランジスタと、を含み、
前記第１ウェルは前記第１及び第２コア回路領域にある内側コア回路トランジスタの第２ウェルと分離することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１４】
前記第１ウェルと前記第１コア回路領域の前記第２ウェルとの間に形成され、第１型ウェルを有する第４ウェルと、
前記第１ウェルと前記第２コア回路領域の前記第２ウェルとの間に形成され、前記第１型ウェルを有する第５ウェルと、をさらに含み、
前記第１ウェルと、前記第１及び第２コア回路領域のそれぞれの前記第２ウェルのそれぞれは前記第１型ウェルとは異なる第２型ウェルであり、
前記第１及び第２コア回路領域のそれぞれの前記第３ウェルは前記第１型ウェルであることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記第１型ウェルはｎウェルであり、前記第２型ウェルはｐウェルであり、
前記第１ウェルに形成されるｐ＋領域は第１電圧端子に接続され、
前記第２ウェルに形成されるｐ＋領域は前記第１電圧端子とは異なる第２電圧端子に接続され、
前記第３ウェルに形成されるｎ＋領域は第３電圧端子に接続され、
前記第３電圧端子の電圧レベルは前記第１及び第２電圧端子の電圧レベルとは異なることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記第１ウェルは第１型ウェルであり、
前記第１コア回路領域に形成された第１内側コア回路トランジスタの前記第２ウェルは前記第１型ウェルであり、前記第２コア回路領域に形成された第２内側コア回路トランジスタの前記第２ウェルは前記第１型ウェルとは異なる第２型ウェルであり、
前記第１コア回路領域に形成された第１外側コア回路トランジスタの前記第３ウェルは前記第２型ウェルであり、前記第２コア回路領域に形成された第２外側コア回路トランジスタの前記第３ウェルは前記第１型ウェルであり、
前記第２型ウェルを有する第４ウェルが前記第１ウェルと前記第１内側コア回路トランジスタの前記第２ウェルとの間に形成され、
前記第２型ウェルを有する第５ウェルが前記第２外側コア回路トランジスタの前記第３ウェルと周辺回路領域との間に形成されることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１７】
前記第１型ウェルはｐウェルであり、前記第２型ウェルはｎウェルであり、
前記第１ウェルに形成されるｐ＋領域は第１電圧端子に接続され、
前記第１内側コア回路トランジスタの前記第２ウェル及び前記第２外側コア回路トランジスタの前記第３ウェルのそれぞれに形成されるｐ＋領域は前記第１電圧端子とは異なる第２電圧端子に接続され、
前記第１外側コア回路トランジスタの前記第３ウェル及び前記第２内側コア回路トランジスタの前記第２ウェルのそれぞれに形成されるｎ＋領域は第３電圧端子に接続され、
前記第３電圧端子の電圧レベルは前記第１及び第２電圧端子の電圧レベルとは異なることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記第１コア回路領域の前記外側コア回路トランジスタの前記第３ウェルと第１周辺回路領域との間に形成され、第１型ウェルを有する第４ウェルと、
前記第２コア回路領域の前記外側コア回路トランジスタの前記第３ウェルと第２周辺回路領域との間に形成され、前記第１型のウェルを有する第５ウェルと、をさらに含み、
前記第１ウェルは前記第１型ウェルとは異なる第２型ウェルであり、
前記第１及び第２コア回路領域のそれぞれの内側コア回路トランジスタの前記第２ウェルは前記第１型ウェルであり、
前記第１及び第２コア回路領域のそれぞれの外側コア回路トランジスタの前記第３ウェルは前記第２型ウェルであることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１９】
前記第１型ウェルのそれぞれはｎウェルであり、前記第２型ウェルのそれぞれはｐウェルであり、
前記第１ウェルに形成されるｐ＋領域は第１電圧端子に接続され、
前記第１及び第２コア回路領域のそれぞれの前記外側コア回路トランジスタの前記第３ウェルに形成されるｐ＋領域は前記第１電圧端子とは異なる第２電圧端子に接続され、
前記第１及び第２コア回路領域のそれぞれの前記内側コア回路トランジスタの前記第２ウェルに形成されるｎ＋領域は第３電圧端子に接続され、
前記第３電圧端子の電圧レベルは前記第１及び第２電圧端子の電圧レベルとは異なることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記複数のメモリセルのそれぞれは、
対応するワードラインに接続されたゲートと、ソースラインに接続されたソースを有するメモリセルトランジスタと、
前記メモリセルトランジスタのドレインに接続された固定層と、前記固定層上に積層されたトンネルバリア層と、前記トンネルバリア層の上に積層されて対応するビットラインに接続された自由層を含むマグネチックトンネルジャンクション（ＭＴＪ）素子と、を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項２１】
複数のセルブロックと、
それぞれのセルブロックは第１方向に延長される複数のビットラインと前記第１方向に垂直である第２方向に延長される複数のワードラインに接続される複数のメモリセルと、を含み、
ロウアドレスをデコードし、ワードラインにワードライン駆動信号を駆動するロウデコーダと、
カラムアドレスをデコードし、カラム選択ラインにカラム選択信号を駆動するカラムデコーダと、
複数のビットラインセンスアンプ領域を含み、
それぞれのビットラインセンスアンプ領域は、前記第１方向に前記セルブロックとの間に配置されるビットラインセンスアンプと、を含み、
前記複数のビットラインセンスアンプ領域の第１ビットラインセンスアンプ領域は、
前記第１方向に配置される複数のＰＭＯＳトランジスタを含む第１Ｐ領域と、
前記第１方向に配置される複数のＮＭＯＳトランジスタを含み、前記第２方向に前記第１Ｐ領域と分離して位置する第１Ｎ領域と、を含むことを特徴とする半導体メモリ装置。
【請求項２２】
それぞれのビットラインセンスアンプ領域は、
前記第２方向に配置される複数のＰＭＯＳトランジスタを含む第２Ｐ領域と、
前記第２方向に配置される複数のＮＭＯＳトランジスタを含み、前記第１方向に前記第２Ｐ領域と分離して位置する第２Ｎ領域と、をさらに含むことを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２３】
複数のメモリセルと、第１ウェルバイアス領域と、第１側と、第１側に反対側である第２側を含む第１ウェルと、
第２及び第３ウェルバイアス領域をそれぞれ含み、前記第１ウェルの前記第１側及び第２側にそれぞれ配置される第２及び第３ウェルと、をさらに含み、
前記第１ウェルバイアス領域は第１電圧端子に接続され、
前記第２及び第３ウェルバイアス領域は第２及び第３電圧端子に接続され、
前記第１電圧端子の電圧レベルは前記第２及び第３電圧端子の電圧レベルとは異なることを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２４】
前記第１ウェルは第１型ウェルであり、前記第２及び第３ウェルのそれぞれは前記第１型ウェルとは異なる第２型ウェルであることを特徴とする請求項２３に記載の半導体メモリ装置。
【請求項２５】
前記第２及び第３ウェルのそれぞれは、いずれのトランジスタも含まないことを特徴とする請求項２４に記載の半導体メモリ装置。
【請求項２６】
前記第２ウェルはいずれのトランジスタも含まず、前記第３ウェルは少なくとも１つのトランジスタを含むことを特徴とする請求項２４に記載の半導体メモリ装置。
【請求項２７】
前記第２及び第３ウェルのそれぞれは少なくとも１つのトランジスタを含むことを特徴とする請求項２４に記載の半導体メモリ装置。
【請求項２８】
複数のワードラインと複数のビットラインに接続された複数のメモリセルを含むメモリセル領域と、
前記複数のメモリセルは第１型ウェルである第１ウェルに形成され、
ロウアドレスをデコードし、グローバルワードライン駆動信号を出力し、周辺回路領域に配置されるロウデコーダと、
カラムアドレスをデコードし、カラム選択信号を出力し、前記周辺回路領域に配置されるカラムデコーダと、
前記グローバルワードライン駆動信号に応答して個別的なワードライン駆動信号を出力し、コア回路領域に配置されるサブワードラインドライバと、
複数のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含み、前記コア回路領域に配置されるビットラインセンスアンプと、
前記第１型ウェルとは異なる第２型ウェルであり、前記第１ウェルの第１側に隣接して配置される第２ウェルと、
前記第２型ウェルであり、前記第１側の反対側である前記第１ウェルの第２側に隣接して配置される第３ウェルと、を含み、
前記第１ウェルは、第１電圧端子に接続される第１ウェルバイアス領域を含み、
前記第２及び第３ウェルは、第２及び第３電圧端子にそれぞれ接続される第２及び第３ウェルバイアス領域をそれぞれ含み、
前記第１電圧端子は、前記第２及び第３電圧端子のそれぞれに受信される電圧レベルとは異なる第１電圧レベルを受信し、
前記第１ないし第３ウェルは、前記第２型ウェルである第４ウェル上に配置されることを特徴とする半導体メモリ装置。
【請求項２９】
前記コア回路領域の第１コア回路領域は前記第２ウェルに隣接して配置され、前記第１コア回路領域は、前記第２ウェルに隣接して配置される第５ウェルに配置される第１内側コア回路トランジスタと前記第５ウェルに隣接して配置される第６ウェルに配置される第１外側コア回路トランジスタを含み、
前記コア回路領域の第２コア回路領域は前記第３ウェルに隣接して配置され、前記第２コア回路領域は、前記第３ウェルに隣接して配置される第７ウェルに配置される第２内側コア回路トランジスタと前記７ウェルに隣接して配置される第８ウェルに配置される第２外側コア回路トランジスタを含み、
前記第５及び第７ウェルのそれぞれは前記第１型ウェルであり、前記第６ウェル及び第８ウェルのそれぞれは前記第２型ウェルであることを特徴とする請求項２８に記載の半導体メモリ装置。
【請求項３０】
前記コア回路領域の第１コア回路領域は前記第２ウェルに隣接して配置され、前記第１コア回路領域は、前記第２ウェルに隣接して配置される第５ウェルに配置される第１内側コア回路トランジスタと前記第５ウェルに隣接して配置される第６ウェルに配置される第１外側コア回路トランジスタを含み、
前記コア回路領域の第２コア回路領域は前記第１ウェルに隣接して配置され、前記第２コア回路領域は、前記第３ウェルに配置される第２内側コア回路トランジスタと前記第３ウェルに隣接して配置される第７ウェルに配置される第２外側コア回路トランジスタを含み、
前記第５及び第７ウェルは前記第１型ウェルであり、前記第６ウェルは前記第２型ウェルであることを特徴とする請求項２８に記載の半導体メモリ装置。
【請求項３１】
前記コア回路領域の第１コア回路領域は前記第１ウェルの前記第１側に隣接して配置され、前記第１コア回路領域は、前記第２ウェルに配置される第１内側コア回路トランジスタと前記第２ウェルに隣接して配置される第５ウェルに配置される第１外側コア回路トランジスタを含み、
前記コア回路領域の第２コア回路領域は前記第１ウェルの前記第２側に隣接して配置され、前記第２コア回路領域は、前記第３ウェルに配置される第２内側コア回路トランジスタと前記第３ウェルに隣接して配置される第６ウェルに配置される第２外側コア回路トランジスタを含み、
前記第５及び第６ウェルは前記第１型ウェルであることを特徴とする請求項２８に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に係り、特に、ＳＴＴ−ＭＲＡＭ(Spin Transfer Torque-Magneto resistive Random Access Memory)セルを含む磁気抵抗メモリ装置に関する。
【背景技術】
【０００２】
半導体製品は、その体積がますます小型化しつつ、大容量のデータ処理を必要とする。このような半導体製品に使用されるメモリ素子の動作速度を高め、集積度を高めることが要求されている。このような要求を満足させるために、例えば、磁性体の極性変化による抵抗変化を用いてメモリ機能を実現するＭＲＡＭ(Magnetic RAM)が提示されている。
【０００３】
最近、ＭＲＡＭセルを有し、高処理速度及び低電力などを要求するモバイル機器に最適化された半導体メモリ装置を実現するための方法が研究されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第2010/0054027A1号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、磁気抵抗メモリ装置の動作特性を最適化して磁気抵抗メモリ装置をなす素子の集積度を高めるための配置構造を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様として、半導体メモリ装置は、ロウデコーダと、カラムデコーダと、複数のサブセルブロックと、複数のビットラインセンスアンプ領域と、複数のサブワードラインドライバと、ビットライン接続制御部と、を含む。ロウデコーダは、ロウアドレスをデコードし、グローバルワードライン駆動信号を駆動する。カラムデコーダは、カラムアドレスをデコードし、特定のビットラインを選択するカラム選択信号を駆動する。それぞれのサブセルブロックは、複数のビットラインと、複数のワードラインと、複数のビットライン及び複数のワードラインに接続される複数のメモリセルを含む。それぞれのビットラインセンスアンプ領域は、ビットラインセンスアンプを含み、第１方向に２つのサブセルブロックとの間に配置され、それぞれのビットラインセンスアンプは対応するビットラインのデータを感知して増幅する。それぞれのサブワードラインドライバは、前記第１方向に垂直である第２方向に２つのサブセルブロックとの間に配置され、グローバルワードライン駆動信号に応答して対応するワードラインを駆動する。それぞれのビットライン接続制御部は、個別的にカラム選択信号の第１及び第２カラム選択信号に応答して対応する第１及び第２ローカル入出力ラインに個別的な第１ビットラインを接続する。
【０００７】
本発明の一態様として、半導体メモリ装置は、複数のセルブロックと、ロウデコーダと、カラムデコーダと、複数のビットラインセンスアンプ領域を含む。それぞれのセルブロックは、第１方向に延長される複数のビットラインと第１方向に垂直である第２方向に延長される複数のワードラインに接続される複数のメモリセルを含む。ロウデコーダはロウアドレスをデコードし、ワードラインにワードライン駆動信号を駆動する。カラムデコーダはカラムアドレスをデコードし、カラム選択ラインにカラム選択信号を駆動する。それぞれのビットラインセンスアンプ領域は、第１方向にセルブロックとの間に配置されるビットラインセンスアンプを含む。複数のビットラインセンスアンプ領域の第１ビットラインセンスアンプ領域は第１Ｐ領域と第１Ｎ領域を含む。第１Ｐ領域は第１方向に配置される複数のＰＭＯＳトランジスタを含む。第１Ｎ領域は第１方向に配置される複数のＮＭＯＳトランジスタを含み、第２方向に第１Ｐ領域と分離して位置する。
【０００８】
本発明の一態様として、半導体メモリ装置は、第１ウェルにあるメモリセル領域と、ロウデコーダと、カラムデコーダと、サブワードラインドライバと、ビットラインセンスアンプと、第２及び第３ウェルと、を含む。メモリセル領域は複数のワードラインと複数のビットラインに接続された複数のメモリセルを含み、複数のメモリセルは第１型ウェルである第１ウェルに形成される。ロウデコーダはロウアドレスをデコードし、グローバルワードライン駆動信号を出力する。カラムデコーダはカラムアドレスをデコードし、カラム選択信号を出力する。サブワードラインドライバはグローバルワードライン駆動信号に応答して個別的なワードライン駆動信号を出力する。ビットラインセンスアンプは複数のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含む。サブワードラインドライバとビットラインセンスアンプはコア回路領域に配置される。第２ウェルは第１型ウェルとは異なる第２型ウェルであり、第１ウェルの第１側に隣接して配置される。第３ウェルは第２型ウェルであり、第１側の反対側である第１ウェルの第２側に隣接して配置される。第１ウェルは第１電圧端子に接続される第１ウェルバイアス領域を含む。第２及び第３ウェルは、第２及び第３電圧端子にそれぞれ接続される第２及び第３ウェルバイアス領域をそれぞれ含む。第１電圧端子は、第２及び第３電圧端子のそれぞれに受信される電圧レベルとは異なる第１電圧レベルを受信する。第１ないし第３ウェルは、第２型ウェルである第４ウェル上に配置される。
【発明の効果】
【０００９】
本発明の実施形態によれば、磁気抵抗メモリ装置の動作特性を最適化し、磁気抵抗メモリ装置をなす素子の集積度を高めることができる配置構造を提供することができる。
【００１０】
また、本発明の実施形態によれば、磁気抵抗メモリ装置のレイアウト面積を減少させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態による磁気抵抗メモリ装置を示すブロック図。
【図２】図１の磁気抵抗メモリ装置に含まれたメモリセルアレイの一例を示す回路図。
【図３】図２のメモリセルアレイを構成する磁気抵抗(magneto resistive)メモリセルの一例を示す回路図。
【図４】図３の磁気抵抗メモリセルを３次元的に示す図。
【図５】本発明の一実施形態において書き込みされたデータによるＭＴＪ素子の磁化方向を示す図。
【図６】本発明の一実施形態において書き込みされたデータによるＭＴＪ素子の磁化方向を示す図。
【図７】本発明の一実施形態においてＭＴＪ素子の書き込み動作を示す図。
【図８】図２のメモリセルアレイに含まれたＭＴＪ素子の実施形態を示す図。
【図９】図２のメモリセルアレイに含まれたＭＴＪ素子の実施形態を示す図。
【図１０】図２のメモリセルアレイに含まれたＭＴＪ素子の実施形態を示す図。
【図１１】図２のメモリセルアレイに含まれたＭＴＪ素子の実施形態を示す図。
【図１２】図２のメモリセルアレイに含まれたＭＴＪ素子の実施形態を示す図。
【図１３】本発明の一実施形態による磁気抵抗メモリ装置を構成する半導体メモリチップの配置図。
【図１４】図１３に示すメモリバンクの配置図。
【図１５】図１４に示すサブセルブロックの配置図。
【図１６】本発明の一実施形態によるワードラインとローカルワードラインとグローバルワードラインとの間の配置図。
【図１７】本発明の一実施形態によるビットライン接続制御部の配置図。
【図１８】本発明の一実施形態によるビットライン接続制御部の配置図。
【図１９】本発明の一実施形態によるビットライン接続制御部の配置図。
【図２０】本発明の一実施形態によるビットライン接続制御部の回路図。
【図２１】本発明の一実施形態によるビットライン接続制御部の回路図。
【図２２】本発明の一実施形態によるビットライン接続制御部の回路図。
【図２３】図２０のビットライン接続制御部を２段に配置した図。
【図２４】図２０のビットライン接続制御部を４段に配置した図。
【図２５】図２１のビットライン接続制御部を２段に配置した図。
【図２６】図２２のビットライン接続制御部を２段に配置した図。
【図２７】本発明の一実施形態によるビットラインセンスアンプ領域でのトランジスタ配置を説明するための図。
【図２８】図２７に示すトランジスタの配置に関する部分拡大図。
【図２９】本発明の一実施形態によるビットラインセンスアンプ領域でのトランジスタ配置を説明するための図。
【図３０】本発明の一実施形態による磁気抵抗メモリ装置のトランジスタウェル構造を説明するための図。
【図３１】本発明の一実施形態による磁気抵抗メモリ装置のトランジスタウェル構造を説明するための図。
【図３２】本発明の一実施形態による磁気抵抗メモリ装置のトランジスタウェル構造を説明するための図。
【図３３】本発明の一実施形態による磁気抵抗メモリ装置を含むメモリモジュールを示す図。
【図３４】図本発明の一実施形態による磁気抵抗メモリ装置を含むメモリモジュールを示す図。
【図３５】本発明の一実施形態による磁気抵抗メモリ装置を含むメモリモジュールを示す図。
【図３６】本発明の一実施形態において複数の半導体層を備える積層構造の半導体装置を示す概路図。
【図３７】本発明の一実施形態による磁気抵抗メモリ装置を含むメモリシステムの一例を示すブロック図。
【図３８】本発明の一実施形態による磁気抵抗メモリ装置及び光接続装置を含むメモリシステムの一例を示すブロック図。
【図３９】本発明の一実施形態による磁気抵抗メモリ装置を含む情報処理システムの一例を示すブロック図。
【図４０】本発明の一実施形態による磁気抵抗メモリ装置を含む情報処理システムの一例を示すブロック図。
【発明を実施するための形態】
【００１２】
本発明の実施形態が添付された図面の参照符号とともに、より詳細に、説明される。しかし、本発明は多様な形態で実施することができ、本明細書に説明された実施形態に限定されるものとして解釈してはならない。
【００１３】
本発明は、多様な変更を加えることができ、多様な形態を有することができるので、特定実施形態を図面に例示して詳細に説明することとする。しかしながら、これは本発明を特定の開示形態に限定するものではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むものと理解すべきである。
【００１４】
第１、第２などの用語は、多様な構成要素を説明するために用いられるが、該構成要素は該用語によって限定されてはならない。前記用語は１つの構成要素を他の構成要素から区別する目的としてのみ用いられる。例えば、本発明の権利範囲から離脱されない範囲で、第１構成要素は第２構成要素と命名することができ、同様に第２構成要素も第１構成要素と命名することができる。
【００１５】
ある構成要素が他の構成要素に「連結されて」いるとか「接続されて」いるとされている場合には、その他の構成要素に直接的に連結されているか、または接続することができるが、間に他の構成要素が存在すると理解すべきである。一方、ある構成要素が他の構成要素に「直接連結されて」いるとか「直接接続されて」いるとした場合には、間に他の構成要素が存在しないと理解すべきである。構成要素との関係を説明する他の表現、すなわち「〜間に」と「すぐ〜間に」または「〜に隣接する」と「〜に直接隣接する」なども同様に解釈すべきである。
【００１６】
本出願に使用する用語は、単に特定の実施形態を説明するために用いられたもので、本発明を限定しようとする意図ではない。単数の表現は、文脈上明白に異なったものでない限り、複数の表現も含む。本出願において、「含む」または「有する」などの用語は、開示された特徴、数字、段階、動作、構成要素、部分品またはそれを組み合わせたものが存在することを指定するものであって、１つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部分品またはそれを組み合わせたものなどの存在または付加可能性をあらかじめ排除しないものとして理解すべきである。
【００１７】
他に定義がない限り、技術的や科学的な用語を含み、ここに用いられるすべての用語は本発明が属する技術分野にて通常の知識を有する者によって一般的に理解するものと同一意味を有する。一般的に用いられる、事前に定義されているものと同一用語は関連技術の文脈上、有する意味と一致する意味を有するものとして解釈すべきであり、本出願において明白に定義しない限り、理想的や過度に形式的な意味として解釈してはならない。
【００１８】
一方、ある実施形態が他に実現可能な場合には、特定ブロック内に銘記された機能または動作が順序図に銘記された順序と異なるように実現することができる。例えば、連続する２つのブロックが実際では実質的に同時に実行することができ、係わる機能または動作によっては前記ブロックを逆の順序で実行することができる。
【００１９】
以下、添付された図面を参照しながら本発明の好適な実施形態を説明する。
【００２０】
図１は、本発明の一実施形態による磁気抵抗メモリ装置を示すブロック図である。
【００２１】
図１を参照すると、磁気抵抗メモリ装置１００は、コマンドデコーダ１１０、アドレス入力バッファ１２０、ロウデコーダ１３０、カラムデコーダ１４０、ソースライン電圧発生器１５０、メモリセルアレイ１６０、入出力センスアンプ１７０、及び入出力回路１８０を含むことができる。
【００２２】
コマンドデコーダ１１０は、チップ選択信号ＣＳＢ、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、書き込みイネーブル信号ＷＥＢ、及びクロックイネーブル信号ＣＫＥをデコーディングして複数の制御信号を発生して磁気抵抗メモリ装置１００内にある回路ブロックを制御する。
【００２３】
メモリセルアレイ１６０は、例えば、ＳＴＴ−ＭＲＡＭセルを複数個含み、ワードライン駆動信号ＷＬ＿ｓ及びカラム選択信号ＣＳＬ＿ｓに応答して動作する。
【００２４】
アドレス入力バッファ１２０は、外部アドレスＡＤＤＲに基づいてロウアドレスＡＤＤＲ＿Ｘ及びカラムアドレスＡＤＤＲ＿Ｙを発生する。
【００２５】
ロウデコーダ１３０は、ロウアドレスＡＤＤＲ＿Ｘをデコーディングしてデコーディングされたロウアドレスを発生し、前記デコーディングされたロウアドレスに基づいてワードライン駆動信号ＷＬ＿ｓを発生する。
【００２６】
カラムデコーダ１４０は、カラムアドレスＡＤＤＲ＿Ｙをデコーディングしてデコーディングされたカラムアドレスを発生し、前記デコーディングされたカラムアドレスに基づいてカラム選択信号ＣＳＬ＿ｓを発生する。
【００２７】
ソースライン電圧発生器１５０は、外部電源電圧に基づいてソースライン駆動電圧ＶＳＬを発生し、ソースライン駆動電圧ＶＳＬをメモリセルアレイ１６０のソースラインに提供する。ソースライン電圧発生器１５０は待機(stand-by)モードまたはパワーダウン(power-down)モードで前記ソースライン電圧発生器１５０を構成する回路の一部または全部を不活性化させることができる。また、ソースライン電圧発生器１５０は、モードレジスタセット信号ＭＲＳに応答してソースライン電圧発生器１５０を構成する回路の一部または全部を不活性化させることができる。
【００２８】
入出力センスアンプ１７０は、メモリセルアレイ１６０からローカル入出力ラインＬＩＯを介して出力されるデータを増幅して第１データを出力し、入力された入力データＤＩＮを、ローカル入出力ラインＬＩＯを介してメモリセルアレイ１６０に伝達する。
【００２９】
入出力回路１８０は、前記第１データに対して出力手順を決定し、並列直列変換を実行して出力データＤＯＵＴを発生し、入力データＤＩＮをバッファリングして入出力センスアンプ１７０に提供する。
【００３０】
図２は、図１の磁気抵抗メモリ装置に含まれたメモリセルアレイの一例を示す回路図である。
【００３１】
図２を参照すると、メモリセルアレイ１６０は、周辺の書き込みドライバ２１０、ビットライン選択回路２２０、ソースライン電圧発生器１５０、及びセンスアンプ２３０と接続される。
【００３２】
メモリセルアレイ１６０は、複数のワードラインＷＬ１〜ＷＬｍと複数のビットラインＢＬ１〜ＢＬｎとを含み、ワードラインＷＬ１〜ＷＬｍのそれぞれとビットラインＢＬ１〜ＢＬｎのそれぞれとの間にメモリセル１６１を有する。
【００３３】
メモリセルアレイ１６０は、ワードラインＷＬ１〜ＷＬｍに接続されたゲートを有するメモリセルトランジスタＭＮ１１〜ＭＮｍｎと、メモリセルトランジスタＭＮ１１〜ＭＮｍｎのそれぞれとビットラインＢＬ１〜ＢＬｎのそれぞれとの間に接続されたＭＴＪ(magnetic tunnel junction)素子ＭＴＪ１１〜ＭＴＪｍｎを含む。メモリセルトランジスタＭＮ１１〜ＭＮ１ｎのそれぞれのソースはソースラインＳＬに接続される。
【００３４】
ビットライン選択回路２２０は、カラム選択信号ＣＳＬ＿ｓ１〜ＣＳＬ＿ｓｎに応答してビットラインＢＬ１〜ＢＬｎを選択的にセンスアンプ２３０に接続する。
【００３５】
センスアンプ２３０は、ビットライン選択回路２２０の出力電圧信号と基準電圧ＶＲＥＦとの差を増幅して出力データＤＯＵＴを発生する。
【００３６】
書き込みドライバ２１０は、ビットラインＢＬ１〜ＢＬｎに接続されていて、書き込みデータに基づいてプログラム電流を発生して前記プログラム電流をビットラインＢＬ１〜ＢＬｎに提供する。メモリセルアレイ１６０にあるＭＴＪ素子を磁化させるために、ソースラインＳＬにはビットラインＢＬ１〜ＢＬｎに印加された電圧よりも高い電圧を印加することができる。ソースライン電圧発生器１５０は、ソースライン駆動電圧ＶＳＬを発生してメモリセルアレイ１６０のソースラインに提供する。
【００３７】
図３は、図２のメモリセルアレイを構成する磁気抵抗(magneto resistive)メモリセルの一例を示す回路図である。
【００３８】
図３を参照すると、磁気抵抗メモリセル１６１は、ＮＭＯＳトランジスタで構成されたメモリセルトランジスタＭＮ１１及びＭＴＪ(Magnetic Tunnel Junction)素子ＭＴＪ１１を含むことができる。メモリセルトランジスタＭＮ１１は、ワードラインＷＬ１に接続されたゲート及びソースラインＳＬに接続されたソースを有する。ＭＴＪ素子ＭＴＪ１１は、メモリセルトランジスタＭＮ１１のドレインとビットラインＢＬ１との間に接続される。
【００３９】
図４は、図３の磁気抵抗メモリセルを３次元的に示す図である。
【００４０】
図４を参照すると、ＭＴＪ素子ＭＴＪ１１は固定された所定の磁化方向を有する固定層ＰＬ(pinned layer)、外部から印加される磁界の方向に磁化される自由層ＦＬ(free layer)、及び固定層ＰＬと自由層ＦＬとの間にアイソレータ膜(insulating film)として形成されたトンネルバリア層ＢＬを含むことができる。ＭＴＪ素子ＭＴＪ１１は、固定層ＰＬの磁化方向を固定させるために、反強磁性層(anti-ferromagnetic layer、図示せず)をさらに備えることができる。図４のＭＴＪ素子ＭＴＪ１１は、ＳＴＴ−ＭＲＡＭ(Spin transfer torque magneto resistive random access memory)を構成するＭＴＪ素子とすることができる。
【００４１】
ＳＴＴ−ＭＲＡＭの書き込み(write)動作をするためには、ワードラインＷＬ１にロジッグハイの電圧を印加してメモリセルトランジスタＭＮ１１をターンオンさせ、ビットラインＢＬ１とソースラインＳＬとの間に書き込み電流を印加することができる。ＳＴＴ−ＭＲＡＭの読み出し動作をするためには、ワードラインＷＬ１にロジッグハイの電圧を印加してメモリセルトランジスタＭＮ１１をターンオンさせ、ビットラインＢＬ１からソースラインＳＬ方向に読み出し電流を印加し、読み出し電流に対するＭＴＪ素子の抵抗値によりメモリセルに保存されたデータを判別することができる。
【００４２】
図５及び図６は、本発明の一実施形態において書き込みされたデータによるＭＴＪ素子の磁化方向を示す図である。
【００４３】
ＭＴＪ素子の抵抗値は自由層ＦＬの磁化方向によって変わる。ＭＴＪ素子に読み出し電流Ｉを流すとＭＴＪ素子の抵抗値によるデータ電圧が出力される。読み出し電流Ｉの強度は書き込み電流の強度よりも非常に小さいので、読み出し電流Ｉにより自由層ＦＬの磁化方向は変化しない。
【００４４】
図５を参照すると、ＭＴＪ素子において自由層ＦＬの磁化方向と固定層ＰＬの磁化方向は平行(parallel)するように配置される。この場合、ＭＴＪ素子は低い抵抗値を有する。このとき、データ「０」を読み出しすることができる。図６を参照すると、ＭＴＪ素子は自由層ＦＬの磁化方向が固定層ＰＬの磁化方向と反平行(anti-parallel)に配置される。この場合、ＭＴＪ素子は高い抵抗値を有する。このとき、データ「１」を読み出しすることができる。
【００４５】
図５及び図６においてＭＴＪ素子の自由層ＦＬと固定層ＰＬとを水平磁気素子として示すが、他の実施形態において自由層ＦＬと固定層ＰＬとは垂直磁気素子を用いることができる。
【００４６】
図７は、本発明の一実施形態においてＭＴＪ素子の書き込み動作を示す図である。
【００４７】
図７を参照すると、ＭＴＪ素子を、流れる書き込み電流ＷＣ１、ＷＣ２の方向により自由層ＦＬの磁化方向が決定される。例えば、第１書き込み電流ＷＣ１を印加すると、固定層ＰＬと同一のスピン方向を有する自由電子が自由層ＦＬにトルク(torque)を印加する。これにより、自由層ＦＬは固定層ＰＬと平行(Parallel)するように磁化される。第２書き込み電流ＷＣ２を印加すると、固定層ＰＬと反対のスピンを有する電子が自由層ＦＬに復帰しトルクを印加する。これにより、自由層ＦＬは固定層ＰＬと反平行(Anti-Parallel)するように磁化される。例えば、ＭＴＪ素子において自由層ＦＬの磁化方向はスピン伝達トルクＳＴＴ(Spin transfer torque)により変化する。
【００４８】
図８ないし図１２は、図２のメモリセルアレイに含まれたＭＴＪ素子の実施形態を示す図である。
【００４９】
図８及び図９は、ＳＴＴ−ＭＲＡＭにおいて磁化方向が水平であるＭＴＪ素子の一実施形態を示す図である。磁化方向が水平であるＭＴＪ素子は電流の移動方向と磁化容易軸(easy axis)が実質的に垂直の場合である。
【００５０】
図８を参照すると、ＭＴＪ素子は、自由層ＦＬ、トンネルバリア層ＢＬ、固定層ＰＬ、及び反強磁性層ＡＦＬを含むことができる。
【００５１】
自由層ＦＬは、変化可能な磁化方向を有する物質を含むことができる。自由層ＦＬの磁化方向はメモリセルの外部及び／または内部から提供される電気的／磁気的要因により変更される。自由層ＦＬは、コバルト（Ｃｏ）、鉄（Ｆｅ）、及びニッケル（Ｎｉ）のうちの少なくとも１つを含む強磁性物質を含むことができる。例えば、自由層ＦＬは、ＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ、Ｄｙ、ＣｏＦｅ、ＮｉＦｅ、ＭｎＡｓ、ＭｎＢｉ、ＭｎＳｂ、ＣｒＯ２、ＭｎＯＦｅ２Ｏ３、ＦｅＯＦｅ２Ｏ３、ＮｉＯＦｅ２Ｏ３、ＣｕＯＦｅ２Ｏ３、ＭｇＯＦｅ２Ｏ３、ＥｕＯ、及びＹ３Ｆｅ５Ｏ１２のうちから選択された少なくとも１つを含むことができる。
【００５２】
トンネルバリア層ＢＬは、スピン拡散長さ(Spin Diffusion Distance)よりも薄い厚さを有することができる。トンネルバリア層ＢＬは非磁性物質を含むことができる。一例として、トンネルバリア層ＢＬは、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、マグネシウム−亜鉛（ＭｇＺｎ）、及びマグネシウム−ホウ素（ＭｇＢ）の酸化物、チタン（Ｔｉ）の窒化物、及びバナジウム（Ｖ）の窒化物のうちの選択された少なくとも１つを含むことができる。
【００５３】
固定層ＰＬは、反強磁性層ＡＦＬにより固定された磁化方向を有することができる。また、固定層ＰＬは、強磁性物質(ferromagnetic material)を含むことができる。例えば、固定層ＰＬは、ＣｏＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ、Ｄｙ、ＣｏＦｅ、ＮｉＦｅ、ＭｎＡｓ、ＭｎＢｉ、ＭｎＳｂ、ＣｒＯ２、ＭｎＯＦｅ２Ｏ３、ＦｅＯＦｅ２Ｏ３、ＮｉＯＦｅ２Ｏ３、ＣｕＯＦｅ２Ｏ３、ＭｇＯＦｅ２Ｏ３、ＥｕＯ、及びＹ３Ｆｅ５Ｏ１２のうちから選択された少なくとも１つを含むことができる。
【００５４】
反強磁性層ＡＦＬ(anti-Ferromagnetic layer)は、反強磁性物質(anti-Ferromagnetic material)を含むことができる。例えば、反強磁性層ＡＦＬは、ＰｔＭｎ、ＩｒＭｎ、ＭｎＯ、ＭｎＳ、ＭｎＴｅ、ＭｎＦ２、ＦｅＣｌ２、ＦｅＯ、ＣｏＣｌ２、ＣｏＯ、ＮｉＣｌ２、ＮｉＯ、及びＣｒから選択された少なくとも１つを含むことができる。
【００５５】
本発明の他の実施形態によれば、ＭＴＪ素子の自由層と固定層はそれぞれ強磁性体に形成されるため強磁性体のエッジ(edge)には、漂遊磁場(stray field)が発生することがある。漂遊磁場は磁気抵抗を低くするか、または自由層の抵抗磁力を増加させ、スイッチング特性に影響を及ぼして非対称的なスイッチングを形成することがある。従って、ＭＴＪ素子内の強磁性体に発生する漂遊磁場を減少させるか、または制御させる構造が必要とされる。
【００５６】
図９を参照すると、ＭＴＪ素子の固定層ＰＬは合成強磁性体ＳＡＦ(Synthetic Anti Ferromagnetic)から提供される。固定層ＰＬは、第１強磁性層１１、結合層１２、第２強磁性層１３を含む。第１及び第２強磁性層は、それぞれＣｏＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ、Ｄｙ、ＣｏＦｅ、ＮｉＦｅ、ＭｎＡｓ、ＭｎＢｉ、ＭｎＳｂ、ＣｒＯ２、ＭｎＯＦｅ２Ｏ３、ＦｅＯＦｅ２Ｏ３、ＮｉＯＦｅ２Ｏ３、ＣｕＯＦｅ２Ｏ３、ＭｇＯＦｅ２Ｏ３、ＥｕＯ、及びＹ３Ｆｅ５Ｏ１２のうちから選択された少なくとも１つを含むことができる。この場合、第１強磁性層１１の磁化方向と第２強磁性層１３の磁化方向は互いに異なる方向を有し、それぞれの磁化方向は固定される。結合層１２はルテニウム（Ｒｕ）を含むことができる。
【００５７】
図１０は、ＳＴＴ−ＭＲＡＭにおいてＭＴＪ素子の一実施形態を示す図である。磁化方向が垂直であるＭＴＪ素子は電流の移動方向と磁化容易軸(easy axis)が実質的に平行する。図１０を参照すると、ＭＴＪ素子は、自由層ＦＬ、固定層ＰＬ、及びトンネルバリア層ＢＬを含む。
【００５８】
自由層ＦＬの磁化方向と固定層ＰＬの磁化方向が平行(Parallel)であれば、抵抗値は小さくなり、自由層ＦＬの磁化方向と固定層ＰＬの磁化方向が反平行(Anti-Parallel)であれば抵抗値が大きくなる。前記抵抗値によりデータが保存される。
【００５９】
磁化方向が垂直であるＭＴＪ素子を実現するために、自由層ＦＬと固定層ＰＬは磁気の異方性エネルギが大きい物質で構成されることが好ましい。磁気の異方性エネルギが大きい物質としては、非晶質系稀土類元素合金、（Ｃｏ／Ｐｔ）ｎや（Ｆｅ／Ｐｔ）ｎのような多層薄膜、そしてＬ１０結晶構造の規則格子物質がある。例えば、自由層ＦＬは規則合金(ordered alloy)とすることができ、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、パラジウム（Ｐａ）、及び白金（Ｐｔ）のうちの少なくともいずれか１つを含むことができる。例えば、自由層ＦＬはＦｅ−Ｐｔ合金、Ｆｅ−Ｐｄ合金、Ｃｏ−Ｐｄ合金、Ｃｏ−Ｐｔ合金、Ｆｅ−Ｎｉ−Ｐｔ合金、Ｃｏ−Ｆｅ−Ｐｔ合金、及びＣｏ−Ｎｉ−Ｐｔ合金のうちの少なくともいずれか１つを含むことができる。前記合金は、例えば化学定量的な表現から、Ｆｅ５０Ｐｔ５０、Ｆｅ５０Ｐｄ５０、Ｃｏ５０Ｐｄ５０、Ｃｏ５０Ｐｔ５０、Ｆｅ３０Ｎｉ２０Ｐｔ５０、Ｃｏ３０Ｆｅ２０Ｐｔ５０、またはＣｏ３０Ｎｉ２０Ｐｔ５０とすることができる。
【００６０】
固定層ＰＬは、規則合金(ordered alloy)とすることができ、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、パラジウム（Ｐａ）、及び白金（Ｐｔ）のうちの少なくともいずれか１つを含むことができる。例えば、固定層ＰＬは、Ｆｅ−Ｐｔ合金、Ｆｅ−Ｐｄ合金、Ｃｏ−Ｐｄ合金、Ｃｏ−Ｐｔ合金、Ｆｅ−Ｎｉ−Ｐｔ合金、Ｃｏ−Ｆｅ−Ｐｔ合金、及びＣｏ−Ｎｉ−Ｐｔ合金のうちの少なくともいずれか１つを含むことができる。前記合金は、例えば、化学定量的な表現から、Ｆｅ５０Ｐｔ５０、Ｆｅ５０Ｐｄ５０、Ｃｏ５０Ｐｄ５０、Ｃｏ５０Ｐｔ５０、Ｆｅ３０Ｎｉ２０Ｐｔ５０、Ｃｏ３０Ｆｅ２０Ｐｔ５０、またはＣｏ３０Ｎｉ２０Ｐｔ５０とすることができる。
【００６１】
図１１及び図１２は、ＳＴＴ−ＭＲＡＭにおいてＭＴＪ素子の一実施形態としてデュアルＭＴＪ素子を示す図である。デュアルＭＴＪ素子は、自由層を基準に両端にトンネルバリア層と固定層がそれぞれ配置される構造を有する。
【００６２】
図１１を参照すると、水平磁気を形成するデュアルＭＴＪ素子は、第１固定層ＰＬ２、第１トンネルバリア層ＢＬ２、自由層ＦＬ、第２トンネルバリア層ＢＬ１、及び第２固定層ＰＬ１を含むことができる。それぞれを構成する物質は、上述した図８の自由層ＦＬ、トンネルバリア層ＢＬ、及び固定層ＰＬと同一か、または類似する。
【００６３】
このとき、第１固定層ＰＬ２の磁化方向と第２固定層ＰＬ１の磁化方向が反対方向に固定されると、実質的に第１及び第２固定層による磁気力が相殺される効果を有する。よって、デュアルＭＴＪ素子は、一般のＭＴＪ素子よりさらに少ない電流を用いて書き込み動作をすることができる。
また、第２トンネルバリア層ＢＬ１によりデュアルＭＴＪ素子は読み出し動作時にさらに高い抵抗を提供するので、明確なデータ値が得られる長所がある。
【００６４】
図１２を参照すると、垂直磁気を形成するデュアルＭＴＪ素子は、第１固定層ＰＬ２、第１トンネルバリア層ＢＬ２、自由層ＦＬ、第２トンネルバリア層ＢＬ１、及び第２固定層ＰＬ１を含む。それぞれを構成する物質は、上述した図１０の自由層ＦＬ、トンネルバリア層ＢＬ、及び固定層ＰＬとそれぞれ同一であるか、または類似する。
【００６５】
このとき、第１固定層ＰＬ２の磁化方向と第２固定層ＰＬ１の磁化方向は反対方向に固定されると、実質的に第１及び第２固定層による磁気力が相殺される効果を有する。よって、デュアルＭＴＪ素子は、一般のＭＴＪ素子よりもさらに少ない電流を用いて書き込み動作をすることができる。
【００６６】
図１３は、本発明の一実施形態による磁気抵抗メモリ装置を構成する半導体メモリチップの配置図である。
【００６７】
図１３を参照すると、半導体メモリチップ１３００は、４個のメモリバンク１３１０（Ｂａｎｋ  ＡないしＢａｎｋ  Ｄ）を含むことができる。各バンクには複数のＳＴＴ−ＭＲＡＭセルを含む複数のサブセルブロックが配置される。各バンクにロウデコーダ１３２０とカラムデコーダ１３３０が隣接するように配置される。また、半導体メモリチップ１３００の端と真ん中に位置する周辺(peripheral)領域に、外部と通信するために用いるパッドＰＡＤが配置される。また、半導体メモリチップ１３００の真ん中に位置する周辺(peripheral)領域にソースライン電圧発生器１３４１、１３４２が配置される。ロウデコーダ、カラムデコーダ、及びソースライン電圧発生器などが周辺回路をなしている。
【００６８】
図１３の実施形態には、２つのソースライン電圧発生器１３４１、１３４２が示されているが、ソースライン電圧発生器は、メモリバンクごとに独立的にソースライン駆動電圧が供給できるようにメモリバンクの数だけソースライン電圧発生器を備えることもできる。また、半導体メモリチップ１３００は、半導体メモリチップ１３００の周辺領域に１つのソースライン電圧発生器を備えて１つのソースライン電圧発生器が半導体メモリチップ１３００のすべてのメモリバンクにソースライン駆動電圧を供給することができるように構成することもできる。
【００６９】
ロウデコーダ１３２０は半導体メモリチップの短方向に配置し、カラムデコーダ１３３０は半導体メモリチップの長方向に配置することができる。さらに、隣接する２つのバンクＢａｎｋに、それぞれ割り当てられたロウデコーダ１３２０は互いに近接するように配置されてコントロールライン（図示せず）を共有することができる。
【００７０】
実施形態によっては、半導体メモリチップのメモリバンクの個数が４個だけでなく８個またはその以上とすることができる。
【００７１】
図１４は、図１３に示すメモリバンクの配置図である。
【００７２】
図１４を参照すると、メモリバンク１３１０には、第１方向にＩ個、第１方向と直交する第２方向にＪ個のサブセルブロックＳＣＢが配置される。サブセルブロックには、複数のビットラインと、複数のワードラインと、ビットラインとワードラインとが交差する地点に位置する複数のＳＴＴ−ＭＲＡＭセルとが配置される。
【００７３】
第１方向に、サブセルブロックとの間にＩ＋１個のサブワードラインドライバ領域ＳＷＤが配置される。サブワードラインドライバ領域には、サブワードラインドライバが配置される。
【００７４】
第２方向に、サブセルブロックとの間にＪ＋１個のビットラインセンスアンプ領域ＢＬＳＡが配置される。ビットラインセンスアンプ領域ＢＬＳＡには、メモリセルに保存されたデータを感知するためのセンスアンプが配置される。
【００７５】
図１５は、図１４に示すサブセルブロックの配置図である。
【００７６】
図１５を参照すると、サブセルブロックＳＣＢは、第１方向に延長されるように配置されるＭ個のワードラインＷＬ１〜ＷＬＭのそれぞれに接続されるＮ個のメモリセル１５０１と、第１方向と直交する第２方向に延長されるように配置されるＮ個のビットラインＢＬ１〜ＢＬＮのそれぞれに接続されるＭ個のメモリセル１５０１で構成される。メモリセル１５０１はＳＴＴ−ＭＲＡＭセル１５０１とすることができる。
【００７７】
図１６は、本発明の一実施形態によるワードラインとローカルワードラインとグローバルワードラインとの間の配置図である。
【００７８】
図１６を参照すると、ワードラインＷＬと平行な方向にローカルワードラインＬＷＬが配置される。
【００７９】
ローカルワードラインＬＷＬは、サブワードラインドライバ領域ＳＷＤのサブワードラインドライバ１６１０とサブセルブロックＳＣＢのワードラインＷＬとを接続する。
【００８０】
１つのサブセルブロックＳＣＢに配置されるＮ個のワードラインのうちのＮ／２個はサブセルブロックＳＣＢのワードライン方向一側に配置されたサブワードラインドライバ領域ＳＷＤのサブワードラインドライバと接続されたＮ／２個のローカルワードラインＬＷＬとそれぞれ接続され、Ｎ個のワードラインのうちの残りＮ／２個はサブセルブロックＳＣＢのワードライン方向他側に配置されたサブワードラインドライバ領域ＳＷＤのサブワードラインドライバに接続されたＮ／２個のローカルワードラインＬＷＬとそれぞれ接続される。これを単位ワードライン接続構造であると称する。
【００８１】
単位ワードライン接続構造には、Ｎ個のローカルワードラインがサブセルブロックのワードライン方向一側にＮ／２個が、サブセルブロックのワードライン方向他側にＮ／２個が配置される。
【００８２】
単位ワードライン接続構造のＮ個のワードラインＷＬは、サブセルブロックＳＣＢのワードライン方向両側に配置されたローカルワードラインＬＷＬにジグザグ方式で接続される。例えば、奇数番目のワードラインは一側のローカルワードラインと接続され、偶数番目のワードラインは他側のローカルワードラインと接続される。
【００８３】
１つのサブセルブロックＳＣＢに配置されるＮ個のワードラインに対応するローカルワードラインＬＷＬは、Ａビットからなるアドレスを用いてマッチングすることができ、Ｎ＝２Ａの関係とすることができる。
【００８４】
グローバルワードラインＧＷＬはロウデコーダと接続される。ワードラインＷＬ及びローカルワードラインＬＷＬが配置された層と異なる層にグローバルワードラインＧＷＬが配置される。
【００８５】
１つのグローバルワードラインＧＷＬはワードラインと平行な方向に配置され、単位ワードライン接続構造のローカルワードラインと１：Ｎ（＝２Ａ）方式にサブワードラインドライバ１６１０を介して接続することができる。
【００８６】
図１７は、本発明の一実施形態によるビットライン接続制御部の配置図である。
【００８７】
図１７を参照すると、ビットライン選択回路がビットライン接続制御部１７０１ないし１７０８を含み、カラム選択信号に応答して１つ以上のビットラインを選択することができる。実施形態において、１つのカラム選択ラインＣＳＬ０＿ＰＴ１でサブセルブロック１７００の８個のビットラインＢＬ＜０＞〜ＢＬ＜７＞を対応するローカル入出力ラインＬＩＯ０＿ＰＴ１〜ＬＩＯ７＿ＰＴ１との接続を制御するか、または他の１つのカラム選択ラインＣＳＬ０＿ＰＴ２でサブセルブロック１７００の８個のビットラインＢＬ＜０＞〜ＢＬ＜７＞を対応するローカル入出力ラインＬＩＯ０＿ＰＴ２〜ＬＩＯ７＿ＰＴ２との接続を制御することができる。
【００８８】
実施形態において、図１７ないし図２２を参照すると、第１及び第２カラム選択ラインＣＳＬ＿ＰＴ１、ＣＳＬ＿ＰＴ２の信号は同一のカラムアドレスから生成することができる。第１カラム選択ラインＣＳＬ＿ＰＴ１の信号のイネーブル時間は第２カラム選択ラインＣＳＬ＿ＰＴ２の信号のイネーブル時間よりも早く、または遅くすることができる。
【００８９】
第１ビットラインＢＬ＜０＞は、ビットラインが延長される方向にサブセルブロック１７００の外側の一側に配置された第１ビットライン接続制御部１７０１によってローカル入出力ラインとの接続が制御され、第２ビットラインＢＬ＜１＞は、ビットラインが延長される方向にサブセルブロック１７００の外側の他側に配置された第２ビットライン接続制御部１７０２によってローカル入出力ラインとの接続が制御される。
【００９０】
第３ビットラインＢＬ＜２＞は、ビットラインが延長される方向にサブセルブロック１７００の外側の一側に配置された第３ビットライン接続制御部１７０３によってローカル入出力ラインとの接続が制御され、第４ビットラインＢＬ＜３＞はビットラインが延長される方向にサブセルブロック１７００の外側の他側に配置された第４ビットライン接続制御部１７０４によってローカル入出力ラインとの接続が制御される。
【００９１】
第５ビットラインＢＬ＜４＞はビットラインが延長される方向にサブセルブロック１７００の外側の一側に配置された第５ビットライン接続制御部１７０５によってローカル入出力ラインとの接続が制御され、第６ビットラインＢＬ＜５＞はビットラインが延長される方向にサブセルブロック１７００の外側の他側に配置された第６ビットライン接続制御部１７０６によってローカル入出力ラインとの接続が制御される。
【００９２】
第７ビットラインＢＬ＜６＞は、ビットラインが延長される方向にサブセルブロック１７００の外側の一側に配置された第７ビットライン接続制御部１７０７によってローカル入出力ラインとの接続が制御され、第８ビットラインＢＬ＜７＞はビットラインが延長される方向にサブセルブロック１７００の外側の他側に配置された第８ビットライン接続制御部１７０８によってローカル入出力ラインとの接続が制御される。
【００９３】
図１８は、本発明の一実施形態によるビットライン接続制御部の配置図である。
【００９４】
図１８を参照すると、ビットライン選択回路はビットライン接続制御部１８０１ないし１８０８を含み、カラム選択信号に応答して１つ以上のビットラインを選択することができる。実施形態において、１つのカラム選択ラインＣＳＬ０＿ＰＴ１でサブセルブロック１８００の８個のビットラインＢＬ＜０＞〜ＢＬ＜７＞を対応するローカル入出力ラインＬＩＯ０＿ＰＴ１〜ＬＩＯ７＿ＰＴ１との接続を制御するか、または他の１つのカラム選択ラインＣＳＬ０＿ＰＴ２でサブセルブロック１８００の８個のビットラインＢＬ＜０＞〜ＢＬ＜７＞を対応するローカル入出力ラインＬＩＯ０＿ＰＴ２〜ＬＩＯ７＿ＰＴ２との接続を制御することができる。
【００９５】
ビットラインが延長される方向にサブセルブロック１８００の外側の一側に、第１ビットライン接続制御部１８０１及び第３ビットライン接続制御部１８０３が並んで２段構造に、また第７ビットライン接続制御部１８０７及び第５ビットライン接続制御部１８０５が並んで２段構造にそれぞれ配置される。
【００９６】
また、ビットラインが延長される方向にサブセルブロック１８００の外側の他側に第２ビットライン接続制御部１８０２及び第４ビットライン接続制御部１８０４が並んで２段構造に、また第８ビットライン接続制御部１８０８及び第６ビットライン接続制御部１８０６が並んで２段構造にそれぞれ配置される。
【００９７】
第１ビットラインＢＬ＜０＞は、ビットラインが延長される方向にサブセルブロック１８００の外側の一側に配置された第１ビットライン接続制御部１８０１によってローカル入出力ラインとの接続が制御され、第２ビットラインＢＬ＜１＞はビットラインが延長される方向にサブセルブロック１８００の外側の他側に配置された第２ビットライン接続制御部１８０２によってローカル入出力ラインとの接続が制御される。
【００９８】
第３ビットラインＢＬ＜２＞は、第１ビットライン接続制御部１８０１が配置される方向に第１ビットライン接続制御部１８０１よりさらに外側に配置された第３ビットライン接続制御部１８０３によってローカル入出力ラインとの接続が制御され、第４ビットラインＢＬ＜３＞は、第２ビットライン接続制御部１８０２が配置される方向に第２ビットライン接続制御部１８０２よりさらに外側に配置された第４ビットライン接続制御部１８０４によってローカル入出力ラインとの接続が制御される。
【００９９】
第７ビットラインＢＬ＜６＞は、ビットラインが延長される方向にサブセルブロック１８００の外側の一側に配置された第７ビットライン接続制御部１８０７によってローカル入出力ラインとの接続が制御され、第８ビットラインＢＬ＜７＞はビットラインが延長される方向にサブセルブロック１８００の外側の他側に配置された第８ビットライン接続制御部１８０８によってローカル入出力ラインとの接続が制御される。
【０１００】
第５ビットラインＢＬ＜４＞は、第７ビットライン接続制御部１８０７が配置される方向に第７ビットライン接続制御部１８０７よりさらに外側に配置された第５ビットライン接続制御部１８０５によってローカル入出力ラインとの接続が制御され、第６ビットラインＢＬ＜５＞は、第８ビットライン接続制御部１８０８が配置される方向に第８ビットライン接続制御部１８０８よりさらに外側に配置された第６ビットライン接続制御部１８０６によってローカル入出力ラインとの接続が制御される。
【０１０１】
図１９は、本発明の一実施形態によるビットライン接続制御部の配置図である。
【０１０２】
図１９を参照すると、ビットライン選択回路はビットライン接続制御部１９０１ないし１９０８を含み、カラム選択信号に応答して１つ以上のビットラインを選択することができる。実施形態において、１つのカラム選択ラインＣＳＬ０＿ＰＴ１でサブセルブロック１９００の８個のビットラインＢＬ＜０＞〜ＢＬ＜７＞を対応するローカル入出力ラインＬＩＯ０＿ＰＴ１〜ＬＩＯ７＿ＰＴ１との接続を制御するか、または他の１つのカラム選択ラインＣＳＬ０＿ＰＴ２でサブセルブロック１９００の８個のビットラインＢＬ＜０＞〜ＢＬ＜７＞を対応するローカル入出力ラインＬＩＯ０＿ＰＴ２〜ＬＩＯ７＿ＰＴ２との接続を制御することができる。
【０１０３】
ビットラインが延長される方向にサブセルブロック１９００の外側の一側に、第１ビットライン接続制御部１９０１、第７ビットライン接続制御部１９０７、第３ビットライン接続制御部１９０３、及び第５ビットライン接続制御部１９０５が並んで４段構造に配置される。
【０１０４】
また、ビットラインが延長される方向にサブセルブロック１９００の外側の他側に、第２ビットライン接続制御部１９０２、第８ビットライン接続制御部１９０８、第４ビットライン接続制御部１９０４、及び第６ビットライン接続制御部１９０６が並んで４段構造に配置される。
【０１０５】
第１ビットラインＢＬ＜０＞は、ビットラインが延長される方向にサブセルブロック１９００の外側の一側に配置された第１ビットライン接続制御部１９０１によってローカル入出力ラインとの接続が制御され、第７ビットラインＢＬ＜６＞は第１ビットライン接続制御部１９０１よりさらに外側に配置された第７ビットライン接続制御部１９０７によってローカル入出力ラインとの接続が制御され、第３ビットラインＢＬ＜２＞は第７ビットライン接続制御部１９０７よりさらに外側に配置された第３ビットライン接続制御部１９０３によってローカル入出力ラインとの接続が制御され、第５ビットラインＢＬ＜４＞は第３ビットライン接続制御部１９０３よりさらに外側に配置された第５ビットライン接続制御部１９０５によってローカル入出力ラインとの接続が制御されるようにすることができる。
【０１０６】
また、第２ビットラインＢＬ＜１＞は、ビットラインが延長される方向にサブセルブロック１９００の外側の他側に配置された第２ビットライン接続制御部１９０２によってローカル入出力ラインとの接続が制御され、第８ビットラインＢＬ＜７＞は第２ビットライン接続制御部１９０２よりさらに外側に配置された第８ビットライン接続制御部１９０８によってローカル入出力ラインとの接続が制御され、第４ビットラインＢＬ＜３＞は第８ビットライン接続制御部１９０８よりさらに外側に配置された第４ビットライン接続制御部１９０４によってローカル入出力ラインとの接続が制御され、第６ビットラインＢＬ＜５＞は第４ビットライン接続制御部１９０４よりさらに外側に配置された第６ビットライン接続制御部１９０６によってローカル入出力ラインとの接続が制御されるようにすることができる。
【０１０７】
図２０は、本発明の一実施形態によるビットライン接続制御部の回路図である。
【０１０８】
図２０を参照すると、ビットラインＢＬは第１カラム選択ライントランジスタ２００１及び第２カラム選択ライントランジスタ２００２の１つのソース／ドレイン端子に接続することができる。
【０１０９】
第１カラム選択ライントランジスタ２００１のゲート端子は第１フォトと連携された第１カラム選択ラインＣＳＬ＿ＰＴ１に接続され、第１カラム選択ライントランジスタ２００１の他の１つのソース／ドレイン端子は第１フォトと連携された第１ローカル入出力ラインＬＩＯ＿ＰＴ１に接続することができる。第１カラム選択ライントランジスタ２００１はＮＭＯＳトランジスタとすることができる。
【０１１０】
第１カラム選択ラインＣＳＬ＿ＰＴ１にハイレベルの電圧が印加されると第１カラム選択ライントランジスタ２００１がターンオンされ、ビットラインＢＬと第１ローカル入出力ラインＬＩＯ＿ＰＴ１は電気的に接続される。
【０１１１】
ビットラインＢＬ及び第１ローカル入出力ラインＬＩＯ＿ＰＴ１を介して読み出されたデータは第１フォトを介してメモリ装置外部に伝達される。
【０１１２】
第２カラム選択ライントランジスタ２００２のゲート端子は、第２フォトと連携された第２カラム選択ラインＣＳＬ＿ＰＴ２に接続され、第２カラム選択ライントランジスタ２００２の他の１つのソース／ドレイン端子は第２フォトと連携された第２ローカル入出力ラインＬＩＯ＿ＰＴ２に接続することができる。第２カラム選択ライントランジスタ２００２はＮＭＯＳトランジスタとすることができる。
【０１１３】
第２カラム選択ラインＣＳＬ＿ＰＴ２にハイレベルの電圧が印加されると、第２カラム選択ライントランジスタ２００２がターンオンされ、ビットラインＢＬと第２ローカル入出力ラインＬＩＯ＿ＰＴ２は電気的に接続される。
【０１１４】
ビットラインＢＬ及び第２ローカル入出力ラインＬＩＯ＿ＰＴ２を介して読み出されたデータは第２フォトを介してメモリ装置外部に伝達される。
【０１１５】
図２１は、本発明の一実施形態によるビットライン接続制御部の回路図である。
【０１１６】
図２１を参照すると、ビットラインＢＬは、第１導電型第１カラム選択ライントランジスタ２１０１及び第２導電型第１カラム選択ライントランジスタ２１０２の１つのソース／ドレイン端子に接続することができ、またビットラインＢＬは第１導電型第２カラム選択ライントランジスタ２１０３及び第２導電型第２カラム選択ライントランジスタ２１０４の１つのソース／ドレイン端子に接続することができる。
【０１１７】
第１導電型第１カラム選択ライントランジスタ２１０１のゲート端子は第１フォトと連携された第１カラム選択ラインＣＳＬ＿ＰＴ１に接続することができ、第１導電型第１カラム選択ライントランジスタ２１０１の他の１つのソース／ドレイン端子は第１フォトと連携された第１ローカル入出力ラインＬＩＯ＿ＰＴ１に接続することができる。第１導電型第１カラム選択ライントランジスタ２１０１はＮＭＯＳトランジスタとすることができる。
【０１１８】
第２導電型第１カラム選択ライントランジスタ２１０２のゲート端子は第１フォトと連携された第１相補カラム選択ラインＣＳＬＢ＿ＰＴ１に接続することができ、第２導電型第１カラム選択ライントランジスタ２１０２の他の１つのソース／ドレイン端子は第１フォトと連携された第１ローカル入出力ラインＬＩＯ＿ＰＴ１に接続することができる。第２導電型第１カラム選択ライントランジスタ２１０２はＰＭＯＳトランジスタとすることができる。
【０１１９】
第１導電型第１カラム選択ライントランジスタ２１０１と第２導電型第１カラム選択ライントランジスタ２１０２は第１ＣＭＯＳ伝達ゲートとして機能することができる。
【０１２０】
第１フォトと連携された第１カラム選択ラインＣＳＬ＿ＰＴ１にハイレベルの電圧が印加され、第１フォトと連携された第１相補カラム選択ラインＣＳＬＢ＿ＰＴ１にローレベルの電圧が印加されると、第１ＣＭＯＳ伝達ゲートがターンオンされ、ビットラインＢＬと第１ローカル入出力ラインＬＩＯ＿ＰＴ１は電気的に接続され、ビットラインの電圧レベルがフル(full)レベルで第１ローカル入出力ラインＬＩＯ＿ＰＴ１に伝達される。
【０１２１】
ビットラインＢＬ及び第１ローカル入出力ラインＬＩＯ＿ＰＴ１を介して読み出されたデータは第１フォトを介してメモリ装置外部に伝達される。
【０１２２】
第１導電型第２カラム選択ライントランジスタ２１０３のゲート端子は第２フォトと連携された第２カラム選択ラインＣＳＬ＿ＰＴ２に接続することができ、第１導電型第２カラム選択ライントランジスタ２１０３の他の１つのソース／ドレイン端子は第２フォトと連携された第２ローカル入出力ラインＬＩＯ＿ＰＴ２に接続することができる。第１導電型第２カラム選択ライントランジスタ２１０３はＮＭＯＳトランジスタとすることができる。
【０１２３】
第２導電型第２カラム選択ライントランジスタ２１０４のゲート端子は第２フォトと連携された第２相補カラム選択ラインＣＳＬＢ＿ＰＴ２に接続されることができ、第２導電型第２カラム選択ライントランジスタ２１０４の他の１つのソース／ドレイン端子は第２フォトと連携された第２ローカル入出力ラインＬＩＯ＿ＰＴ２に接続されることができる。第２導電型第２カラム選択ライントランジスタ２１０４はＰＭＯＳトランジスタとすることができる。
【０１２４】
第１導電型第２カラム選択ライントランジスタ２１０３と第２導電型第２カラム選択ライントランジスタ２１０４は第２ＣＭＯＳ伝達ゲートとして機能することができる。
【０１２５】
第２フォトと連携された第２カラム選択ラインＣＳＬ＿ＰＴ２にハイレベルの電圧が印加され、第２フォトと連携された第２相補カラム選択ラインＣＳＬＢ＿ＰＴ２にローレベルの電圧が印加されると第２ＣＭＯＳ伝達ゲートがターンオンされ、ビットラインＢＬと第２ローカル入出力ラインＬＩＯ＿ＰＴ２は電気的に接続され、ビットラインの電圧レベルがフル(full)レベルで第２ローカル入出力ラインＬＩＯ＿ＰＴ２に伝達される。
【０１２６】
ビットラインＢＬ及び第２ローカル入出力ラインＬＩＯ＿ＰＴ２を介して読み出されたデータは第２フォトを介してメモリ装置外部に伝達される。
【０１２７】
図２２は、本発明の一実施形態によるビットライン接続制御部の回路図である。
【０１２８】
図２２を参照すると、ビットラインＢＬは第１導電型第１カラム選択ライントランジスタ２２０１及び第２導電型第１カラム選択ライントランジスタ２２０２の１つのソース／ドレイン端子に接続することができ、またビットラインＢＬは第１導電型第２カラム選択ライントランジスタ２２０３及び第２導電型第２カラム選択ライントランジスタ２２０４の１つのソース／ドレイン端子に接続することができる。
【０１２９】
第１導電型第１カラム選択ライントランジスタ２２０１のゲート端子及び第１インバータ２２０５の入力端は第１フォトと連携された第１カラム選択ラインＣＳＬ＿ＰＴ１に接続することができ、第１導電型第１カラム選択ライントランジスタ２２０１の他の１つのソース／ドレイン端子は第１フォトと連携された第１ローカル入出力ラインＬＩＯ＿ＰＴ１に接続することができる。第１導電型第１カラム選択ライントランジスタ２２０１はＮＭＯＳトランジスタとすることができる。
【０１３０】
第２導電型第１カラム選択ライントランジスタ２２０２のゲート端子は第１インバータ２２０５の出力端に接続することができ、第２導電型第１カラム選択ライントランジスタ２２０２の他の１つのソース／ドレイン端子は第１フォトと連携された第１ローカル入出力ラインＬＩＯ＿ＰＴ１に接続することができる。第２導電型第１カラム選択ライントランジスタ２２０２はＰＭＯＳトランジスタとすることができる。
【０１３１】
第１導電型第１カラム選択ライントランジスタ２２０１と第２導電型第１カラム選択ライントランジスタ２２０２とは第１ＣＭＯＳ伝達ゲートとして機能することができる。
【０１３２】
第１フォトと連携された第１カラム選択ラインＣＳＬ＿ＰＴ１にハイレベルの電圧が印加されると、第１ＣＭＯＳ伝達ゲートがターンオンされ、ビットラインＢＬと第１ローカル入出力ラインＬＩＯ＿ＰＴ１は電気的に接続され、ビットラインの電圧レベルがフル(full)レベルで第１ローカル入出力ラインＬＩＯ＿ＰＴ１に伝達される。
【０１３３】
ビットラインＢＬ及び第１ローカル入出力ラインＬＩＯ＿ＰＴ１を介して読み出されたデータは第１フォトを介してメモリ装置外部に伝達される。
【０１３４】
第１導電型第２カラム選択ライントランジスタ２２０３のゲート端子及び第２インバータ２２０６の入力端は第２フォトと連携された第２カラム選択ラインＣＳＬ＿ＰＴ２に接続することができ、第１導電型第２カラム選択ライントランジスタ２２０３の他の１つのソース／ドレイン端子は第２フォトと連携された第２ローカル入出力ラインＬＩＯ＿ＰＴ２に接続することができる。第１導電型第２カラム選択ライントランジスタ２２０３はＮＭＯＳトランジスタとすることができる。
【０１３５】
第２導電型第２カラム選択ライントランジスタ２２０４のゲート端子は第２インバータ２２０６の出力端に接続することができ、第２導電型第２カラム選択ライントランジスタ２２０４の他の１つのソース／ドレイン端子は第２フォトと連携された第２ローカル入出力ラインＬＩＯ＿ＰＴ２に接続することができる。第２導電型第２カラム選択ライントランジスタ２２０４はＰＭＯＳトランジスタとすることができる。
【０１３６】
第１導電型第２カラム選択ライントランジスタ２２０３と第２導電型第２カラム選択ライントランジスタ２２０４は第２ＣＭＯＳ伝達ゲートとして機能することができる。
【０１３７】
第２フォトと連携された第２カラム選択ラインＣＳＬ＿ＰＴ２にハイレベルの電圧が印加されると、第２ＣＭＯＳ伝達ゲートがターンオンされ、ビットラインＢＬと第２ローカル入出力ラインＬＩＯ＿ＰＴ２は電気的に接続され、ビットラインの電圧レベルがフル(full)レベルで第２ローカル入出力ラインＬＩＯ＿ＰＴ２に伝達される。
【０１３８】
ビットラインＢＬ及び第２ローカル入出力ラインＬＩＯ＿ＰＴ２を介して読み出されたデータは第２フォトを介してメモリ装置外部に伝達される。
【０１３９】
図２３は、図２０のビットライン接続制御部を２段に配置した図である。
【０１４０】
図２３を参照すると、ビットラインが延長される方向に、第１列に第１ビットラインＢＬ＜０＞に接続される第１カラム選択ライントランジスタ２３１１、第１ビットラインＢＬ＜０＞に接続される第２カラム選択ライントランジスタ２３１２、第３ビットラインＢＬ＜２＞に接続される第１カラム選択ライントランジスタ２３１３、及び第３ビットラインＢＬ＜２＞に接続される第２カラム選択ライントランジスタ２３１４が順に並んで配置される。
【０１４１】
第１ビットラインに接続される第１カラム選択ライントランジスタ２３１１と第２カラム選択ライントランジスタ２３１２は第１ビットライン接続制御部２３１０を形成する。
【０１４２】
第３ビットラインに接続される第１カラム選択ライントランジスタ２３１３と第２カラム選択ライントランジスタ２３１４は第３ビットライン接続制御部２３３０を形成する。
【０１４３】
ビットラインが延長される方向の第２列に、第７ビットラインＢＬ＜６＞に接続される第１カラム選択ライントランジスタ２３１５、第７ビットラインＢＬ＜６＞に接続される第２カラム選択ライントランジスタ２３１６、第５ビットラインＢＬ＜４＞に接続される第１カラム選択ライントランジスタ２３１７、及び第５ビットラインＢＬ＜４＞に接続される第２カラム選択ライントランジスタ２３１８が順に並んで配置される。
【０１４４】
第５ビットラインに接続される第１カラム選択ライントランジスタ２３１７と第２カラム選択ライントランジスタ２３１８は第５ビットライン接続制御部２３５０を形成する。
【０１４５】
第７ビットラインに接続される第１カラム選択ライントランジスタ２３１５と第２カラム選択ライントランジスタ２３１６は第７ビットライン接続制御部２３７０を形成する。
【０１４６】
図示しないが、第２ビットラインＢＬ＜１＞、第４ビットラインＢＬ＜３＞、第６ビットラインＢＬ＜５＞、第８ビットラインＢＬ＜７＞に対するビットライン接続制御部の２段配置構造は、サブセルブロックＳＣＢの反対側に対称的に類似するように形成することができる。
【０１４７】
図示しないが、サブセルブロックの残りビットラインに対しても８個のビットラインを１つの単位にしてビットライン接続制御部を２段に類似するように形成することができる。
【０１４８】
図２４は、図２０のビットライン接続制御部を４段に配置した図である。
【０１４９】
図２４を参照すると、ビットラインが延長される方向に、第１ビットラインＢＬ＜０＞に接続される第１カラム選択ライントランジスタ２４１１、第１ビットラインＢＬ＜０＞に接続される第２カラム選択ライントランジスタ２４１２、第７ビットラインＢＬ＜６＞に接続される第１カラム選択ライントランジスタ２４１３、第７ビットラインＢＬ＜６＞に接続される第２カラム選択ライントランジスタ２４１４、第３ビットラインＢＬ＜２＞に接続される第１カラム選択ライントランジスタ２４１５、第３ビットラインＢＬ＜２＞に接続される第２カラム選択ライントランジスタ２４１６、第５ビットラインＢＬ＜４＞に接続される第１カラム選択ライントランジスタ２４１７、及び第５ビットラインＢＬ＜４＞に接続される第２カラム選択ライントランジスタ２４１８が順に並んで配置される。
【０１５０】
第１ビットラインＢＬ＜０＞に接続される第１カラム選択ライントランジスタ２４１１と第２カラム選択ライントランジスタ２４１２は第１ビットライン接続制御部２４１０を形成する。
【０１５１】
第３ビットラインＢＬ＜２＞に接続される第１カラム選択ライントランジスタ２４１５と第２カラム選択ライントランジスタ２４１６は第３ビットライン接続制御部２４３０を形成する。
【０１５２】
第５ビットラインＢＬ＜４＞に接続される第１カラム選択ライントランジスタ２４１７と第２カラム選択ライントランジスタ２４１８は第５ビットライン接続制御部２４５０を形成する。
【０１５３】
第７ビットラインＢＬ＜６＞に接続される第１カラム選択ライントランジスタ２４１３と第２カラム選択ライントランジスタ２４１４は第７ビットライン接続制御部２４７０を形成する。
【０１５４】
図示しないが、第２ビットラインＢＬ＜１＞、第４ビットラインＢＬ＜３＞、第６ビットラインＢＬ＜５＞、第８ビットラインＢＬ＜７＞に対するビットライン接続制御部の４段配置構造はサブセルブロックの反対側に対称的に類似するように形成することができる。
【０１５５】
図示しないが、サブセルブロックの残りビットラインに対しても８個のビットラインを１つの単位にしてビットライン接続制御部を４段に類似するように形成することができる。
【０１５６】
図２５は、図２１のビットライン接続制御部を２段に配置した図である。
【０１５７】
図２５を参照すると、ビットラインが延長される方向の第１列に、第１ビットラインＢＬ＜０＞に接続される第１導電型第１カラム選択ライントランジスタ２５１１、第１ビットラインＢＬ＜０＞に接続される第２導電型第１カラム選択ライントランジスタ２５１２、第１ビットラインＢＬ＜０＞に接続される第１導電型第２カラム選択ライントランジスタ２５１３、第１ビットラインＢＬ＜０＞に接続される第２導電型第２カラム選択ライントランジスタ２５１４、第３ビットラインＢＬ＜２＞に接続される第１導電型第１カラム選択ライントランジスタ２５１５、第３ビットラインＢＬ＜２＞に接続される第２導電型第１カラム選択ライントランジスタ２５１６、第３ビットラインＢＬ＜２＞に接続される第１導電型第２カラム選択ライントランジスタ２５１７、第３ビットラインＢＬ＜２＞に接続される第２導電型第２カラム選択ライントランジスタ２５１８が順に並んで配置される。
【０１５８】
第１ビットラインＢＬ＜０＞に接続される４個のトランジスタ２５１１、２５１２、２５１３、２５１４は第１ビットライン接続制御部２５１０を形成する。
【０１５９】
第３ビットラインＢＬ＜２＞に接続される４個のトランジスタ２５１５、２５１６、２５１７、２５１８は第３ビットライン接続制御部２５３０を形成する。
【０１６０】
また、ビットラインが延長される方向の第２列に、第７ビットラインＢＬ＜６＞に接続される第１導電型第１カラム選択ライントランジスタ２５２１、第７ビットラインＢＬ＜６＞に接続される第２導電型第１カラム選択ライントランジスタ２５２２、第７ビットラインＢＬ＜６＞に接続される第１導電型第２カラム選択ライントランジスタ２５２３、第７ビットラインＢＬ＜６＞に接続される第２導電型第２カラム選択ライントランジスタ２５２４、第５ビットラインＢＬ＜４＞に接続される第１導電型第１カラム選択ライントランジスタ２５２５、第５ビットラインＢＬ＜４＞に接続される第２導電型第１カラム選択ライントランジスタ２５２６、第５ビットラインＢＬ＜４＞に接続される第１導電型第２カラム選択ライントランジスタ２５２７、第５ビットラインＢＬ＜６＞に接続される第２導電型第２カラム選択ライントランジスタ２５２８が順に並んで配置される。
【０１６１】
第５ビットラインＢＬ＜４＞に接続される４個のトランジスタ２５２５、２５２６、２５２７、２５２８は第５ビットライン接続制御部２５５０を形成する。
【０１６２】
第７ビットラインＢＬ＜６＞に接続される４個のトランジスタ２５２１、２５２２、２５２３、２５２４は第７ビットライン接続制御部２５７０を形成する。
【０１６３】
図示しないが、第２ビットラインＢＬ＜１＞、第４ビットラインＢＬ＜３＞、第６ビットラインＢＬ＜５＞、第８ビットラインＢＬ＜７＞に対するビットライン接続制御部の２段配置構造はサブセルブロックの反対側に対称的に類似するように形成することができる。
【０１６４】
図示しないが、サブセルブロックの残りビットラインに対しても８個のビットラインを１つの単位にしてビットライン接続制御部を２段に類似するように形成することができる。
【０１６５】
図２６は、図２２のビットライン接続制御部を２段に配置した図である。
【０１６６】
図２６を参照すると、カラム選択ライントランジスタの配置は図２５の説明内容と同一であるので、詳細な説明は省略する。
【０１６７】
追加に、カラム選択ライントランジスタが配置される１列と２列との間に、第１導電型トランジスタと第２導電型トランジスタとの間に４個のインバータ領域２６９１、２６９２、２６９３、２６９４が配置される。
【０１６８】
第１インバータ領域２６９１には、第１ビットライン接続制御部の、第１導電型第１カラム選択ライントランジスタ２５１１のゲートと第２導電型第１カラム選択ライントランジスタ２５１２のゲートを接続するインバータと、第７ビットライン接続制御部の、第１導電型第１カラム選択ライントランジスタ２５２１のゲートと第２導電型第１カラム選択ライントランジスタ２５２２のゲートを接続するインバータが配置される。
【０１６９】
第２インバータ領域２６９２には、第１ビットライン接続制御部の、第１導電型第２カラム選択ライントランジスタ２５１３のゲートと第２導電型第２カラム選択ライントランジスタ２５１４のゲートとを接続するインバータと、第７ビットライン接続制御部の、第１導電型第２カラム選択ライントランジスタ２５２３のゲートと第２導電型第２カラム選択ライントランジスタ２５２４のゲートとを接続するインバータが配置される。
【０１７０】
第３インバータ領域２６９３には、第３ビットライン接続制御部の、第１導電型第１カラム選択ライントランジスタ２５１５のゲートと第２導電型第１カラム選択ライントランジスタ２５１６のゲートとを接続するインバータと、第５ビットライン接続制御部の、第１導電型第１カラム選択ライントランジスタ２５２５のゲートと第２導電型第１カラム選択ライントランジスタ２５２６のゲートとを接続するインバータが配置される。
【０１７１】
第４インバータ領域２６９４には、第３ビットライン接続制御部の、第１導電型第２カラム選択ライントランジスタ２５１７のゲートと第２導電型第２カラム選択ライントランジスタ２５１８のゲートとを接続するインバータと、第５ビットライン接続制御部の、第１導電型第２カラム選択ライントランジスタ２５２７のゲートと第２導電型第２カラム選択ライントランジスタ２５２８のゲートとを接続するインバータが配置される。
【０１７２】
図示しないが、第２ビットラインＢＬ＜１＞、第４ビットラインＢＬ＜３＞、第６ビットラインＢＬ＜５＞、第８ビットラインＢＬ＜７＞に対するビットライン接続制御部の２段配置構造はサブセルブロックの反対側に対称的に類似するように形成されることができる。
【０１７３】
図示しないが、サブセルブロックの残りビットラインに対しても８個のビットラインを１つの単位にしてビットライン接続制御部を２段に類似するように形成することができる。
【０１７４】
本発明の実施形態によりビットライン接続制御部を２段または４段などに配置することで、ビットラインとの間のピッチが小くなることに効率的に対応することができる。
【０１７５】
図２７は、本発明の一実施形態によるビットラインセンスアンプ領域でのトランジスタ配置を説明するための図である。
【０１７６】
図２７を参照すると、ビットライン方向のメモリセルブロックＭＣＢ、２７１０との間には、ビットラインセンスアンプ領域ＢＬＳＡ、２７２０が配置される。
【０１７７】
ビットラインセンスアンプ領域ＢＬＳＡ、２７２０には、ＮＭＯＳトランジスタが配置されるＮ領域ＮＲ＿ＢＬ２７３１、２７３２、ＰＭＯＳトランジスタが配置されるＰ領域ＰＲ＿ＢＬ２７４１、２７４２を含む導電型トランジスタ領域がビットライン方向Ｄｉｒ＿ＢＬに長く形成することができ、各導電型トランジスタ領域はワードライン方向Ｄｉｒ＿ＷＬに導電型が異なるように相互に形成される。実施形態によっては、Ｐ領域が一側に、Ｎ領域が他の一側に区分して配置することができる。
【０１７８】
それぞれのＮ領域２７３１、２７３２には、複数のＮＭＯＳトランジスタ２７３１−１、２７３１−２、２７３１−３、２７３２−１、２７３２−２、２７３２−３がビットライン方向に一列に配置される。
【０１７９】
それぞれのＰ領域２７４１、２７４２には、複数のＰＭＯＳトランジスタ２７４１−１、２７４１−２、２７４１−３、２７４２−１、２７４２−２、２７４２−３がビットライン方向に一列に配置される。
【０１８０】
図２８は、図２７に示すトランジスタの配置に対する部分拡大図である。
【０１８１】
図２８を参照すると、図２８は、図２７のＡ部分を拡大した図であって、それぞれのＮＭＯＳトランジスタ２７３１−１、２７３１−２、２７３２−１、２７３２−２は所定の大きさのアクティブ領域をワードライン方向に横切るゲートラインＮＧと、アクティブ領域がゲートラインＮＧにより分割される導電型領域ＮＲ１、ＮＲ２を備える。これらの導電型領域ＮＲ１、ＮＲ２はソース／ドレイン領域を示す。各ＮＭＯＳトランジスタのチャンネル方向はビットライン方向に形成される。
【０１８２】
それぞれのＰＭＯＳトランジスタ２７４１−１、２７４１−２、２７４２−１、２７４２−２は所定の大きさのアクティブ領域をワードライン方向に横切るゲートラインＰＧと、アクティブ領域がゲートラインＰＧにより分割される導電型領域ＰＲ１、ＰＲ２を備える。これらの導電型領域ＰＲ１、ＰＲ２はソース／ドレイン領域を示す。各ＰＭＯＳトランジスタのチャンネル方向はビットライン方向に形成される。
【０１８３】
図２９は、本発明の一実施形態によるビットラインセンスアンプ領域でのトランジスタ配置を説明するための図である。
【０１８４】
図２９を参照すると、ビットライン方向のメモリセルブロックＭＣＢ、２９１０との間にはビットラインセンスアンプ領域ＢＬＳＡ、２９２０が配置される。
【０１８５】
ビットラインセンスアンプ領域ＢＬＳＡ、２９２０には、ワードライン方向Ｄｉｒ＿ＷＬに長く形成され、ＮＭＯＳトランジスタが配置されるＮ領域ＮＲ＿ＷＬ２９３１、２９３３及びＰＭＯＳトランジスタが配置されるＰ領域ＰＲ＿ＷＬ２９３２、２９３４が配置される。また、ビットライン方向Ｄｉｒ＿ＢＬに長く形成され、ＮＭＯＳトランジスタが配置されるＮ領域ＮＲ＿ＢＬ２９４１、２９４３及びＰＭＯＳトランジスタが配置されるＰ領域ＰＲ＿ＢＬ２９４２、２９４４が配置される。
【０１８６】
ワードライン方向に長く形成されたＮ領域ＮＲ＿ＷＬ２９３１、２９３３には複数のＮＭＯＳトランジスタ２９３１−１、２９３３−１がワードライン方向に一列に配置されることができ、ワードライン方向に長く形成されたＰ領域ＰＲ＿ＷＬ２９３２、２９３４には複数のＰＭＯＳトランジスタ２９３２−１、２９３４−１がワードライン方向に一列に配置される。
【０１８７】
ワードライン方向に長く形成されたＮ領域及びＰ領域に配置された各トランジスタ２９３１−１、２９３３−１、２９３２−１、２９３４−１は所定の大きさのアクティブ領域をビットライン方向に横切るゲートラインＮＧ、ＰＧと、アクティブ領域がゲートラインＮＧ、ＰＧにより分割される導電型領域ＮＲ１、ＮＲ２、ＰＲ１、ＰＲ２を備える。これらの導電型領域ＮＲ１、ＮＲ２、ＰＲ１、ＰＲ２はソース／ドレイン領域を示す。各トランジスタのチャンネル方向はワードライン方向に形成することができる。
【０１８８】
ビットライン方向に長く形成されたＮ領域ＮＲ＿ＢＬ２９４１、２９４３には複数のＮＭＯＳトランジスタ２９４１−１、２９４３−１がビットライン方向に一列に配置することができ、ビットライン方向に長く形成されたＰ領域ＰＲ＿ＢＬ２９４２、２９４４には複数のＰＭＯＳトランジスタ２９４２−１、２９４４−１がビットライン方向に一列に配置される。
【０１８９】
ビットライン方向に長く形成されたＮ領域及びＰ領域に配置された各トランジスタ２９４１−１、２９４２−１、２９４３−１、２９４４−１は所定の大きさのアクティブ領域をワードライン方向に横切るゲートラインＮＧ、ＰＧと、アクティブ領域がゲートラインＮＧ、ＰＧにより分割される導電型領域ＮＲ１、ＮＲ２、ＰＲ１、ＰＲ２を備える。これらの導電型領域ＮＲ１、ＮＲ２、ＰＲ１、ＰＲ２はソース／ドレイン領域を示す。各トランジスタのチャンネル方向はビットライン方向に形成することができる。
【０１９０】
図２９の実施形態では、ワードライン方向に長く形成される第１方向導電型トランジスタ領域との間にビットライン方向に長く形成される第２方向導電型トランジスタ領域を配置すると説明されているが、実施形態によってはビットラインセンスアンプ領域の一側に第１方向導電型トランジスタ領域を配置し、ビットラインセンスアンプ領域の他の一側に第２方向導電型トランジスタ領域を配置することができる。
【０１９１】
本発明の実施形態によりビットラインセンスアンプ領域に、導電型トランジスタ領域（Ｐ領域、Ｎ領域）をビットライン方向に長く形成するか、または導電型トランジスタ領域（Ｐ領域、Ｎ領域）を一部はビットライン方向に長く形成し、一部はワードライン方向に長く形成することで、同一空間により多数のトランジスタを多様に配置することができる。
【０１９２】
図３０は、本発明の一実施形態による磁気抵抗メモリ装置のトランジスタウェル構造を説明するための図である。
【０１９３】
図３０を参照すると、トランジスタウェル構造は、Ｐ型基板Ｐ＿ｓｕｂに形成されるメモリセル領域、分離領域、コア回路領域、周辺回路領域を含むことができる。
【０１９４】
メモリセル領域、分離領域、コア回路領域は、Ｐ型基板の一部領域に形成されたディープｎウェル(deep n_well)上に形成され、周辺回路領域はＰ型基板に形成することができる。
【０１９５】
メモリセル領域にはメモリセルトランジスタが形成され、コア回路領域にはセンスアンプトランジスタ、サブワードラインドライバトランジスタなどのコア回路トランジスタが形成され、周辺回路領域にはデコーダトランジスタなどの周辺回路トランジスタを形成することができる。
【０１９６】
メモリセルトランジスタはＮＭＯＳトランジスタとすることができる。メモリセルトランジスタは、ｐウェル３０１２と、ｐウェル３０１２に形成され、ソースとドレインとなるｎ＋領域３０１４と、ゲート３０１６と、ｐウェル３０１２に形成され、第１バルク電圧端子ＶＢＢ＿ＣＥＬＬが接続されるｐ＋領域３０１８とから構成することができる。例えば、第１バルク電圧端子ＶＢＢ＿ＣＥＬＬの電圧レベルはグラウンド電圧０Ｖであるか、または０Ｖよりも低くすることができる。
【０１９７】
コア回路領域は、メモリセル領域側に形成される内側コア回路領域と周辺回路領域側に形成される外側コア回路領域とから構成することができる。
【０１９８】
内側コア回路領域には内側コアトランジスタを形成することができ、外側コア回路領域には外側コアトランジスタを形成することができる。
【０１９９】
内側コアトランジスタはＮＭＯＳトランジスタとすることができ、ｐウェル３０２２と、ｐウェル３０２２に形成され、ソースとドレインとなるｎ＋領域３０２４と、ゲート３０２６と、ｐウェル３０２２に形成され、第２バルク電圧端子ＶＢＢが接続されるｐ＋領域３０２８とから構成することができる。内側コアトランジスタはメモリセル領域の両側にそれぞれ隣接するように形成することができる。例えば、第２バルク電圧端子ＶＢＢの電圧レベルはグラウンド電圧０Ｖであるか、または０Ｖよりも低くすることができる。
【０２００】
外側コアトランジスタはＰＭＯＳトランジスタとすることができ、ｎウェル３０３２と、ｎウェル３０３２に形成され、ソースとドレインとなるｐ＋領域３０３４と、ゲート３０３６と、ｎウェル３０３２に形成され、第３バルク電圧端子ＶＰＰが接続されるｎ＋領域３０３８とから構成することができる。例えば、第３バルク電圧端子ＶＰＰの電圧レベルは電源電圧（ＶＣＣまたはＶＤＤ）であるか、ＶＣＣまたはＶＤＤよりも高くすることができる。
【０２０１】
内側コア回路領域とメモリセル領域との間には、ｎウェル３０４２に形成された分離領域が形成され、内側コアトランジスタのｐウェルとメモリセルトランジスタのｐウェルとは電気的に分離される。
【０２０２】
分離領域のｎウェル３０４２には、第３バルク電圧端子ＶＰＰが接続されるｎ＋領域３０４４を形成することができる。
【０２０３】
周辺回路トランジスタは、Ｐ基板Ｐ＿ｓｕｂに形成され、ソースとドレインとなるｎ＋領域３０５４と、ゲート３０５６と、Ｐ基板Ｐ＿ｓｕｂに形成され、第４バルク電圧端子ＶＳＳが接続されるｐ＋領域３０５８とから構成することができる。
【０２０４】
図３１は、本発明の一実施形態による磁気抵抗メモリ装置のトランジスタウェル構造を説明するための図である。
【０２０５】
図３１を参照すると、トランジスタウェル構造は、Ｐ型基板Ｐ＿ｓｕｂに形成されるメモリセル領域、第１分離領域、第２分離領域、コア回路領域、周辺回路領域を含むことができる。
【０２０６】
メモリセル領域、第１分離領域、第２分離領域、コア回路領域は、Ｐ型基板の一部領域に形成されたディープｎウェル(deep n_well)上に形成され、周辺回路領域はＰ型基板に形成することができる。
【０２０７】
メモリセル領域にはメモリセルトランジスタが形成され、コア回路領域にはセンスアンプトランジスタ、サブワードラインドライバトランジスタなどのコア回路トランジスタが形成され、周辺回路領域にはデコーダトランジスタなどの周辺回路トランジスタを形成することができる。
【０２０８】
メモリセルトランジスタは、ＮＭＯＳトランジスタとすることができる。メモリセルトランジスタは、ｐウェル３１１２と、ｐウェル３１１２に形成され、ソースとドレインとなるｎ＋領域３１１４と、ゲート３１１６と、ｐウェル３１１２に形成され、第１バルク電圧端子ＶＢＢ＿ＣＥＬＬが接続されるｐ＋領域３１１８とから構成することができる。
【０２０９】
コア回路領域は、メモリセル領域側に形成される内側コア回路領域と周辺回路領域側に形成される外側コア回路領域とから構成することができる。
【０２１０】
内側コア回路領域には内側コアトランジスタを形成することができ、外側コア回路領域には外側コアトランジスタを形成することができる。
【０２１１】
内側コアトランジスタは、ＮＭＯＳトランジスタである第１導電型内側コアトランジスタとＰＭＯＳトランジスタである第２導電型内側コアトランジスタとから構成することができる。
【０２１２】
第１導電型内側コアトランジスタは、ｐウェル３１２２と、ｐウェル３１２２に形成され、ソースとドレインとなるｎ＋領域３１２４と、ゲート３１２６と、ｐウェル３１２２に形成され、第２バルク電圧端子ＶＢＢが接続されるｐ＋領域３１２８とから構成することができる。第１導電型内側コアトランジスタはメモリセル領域の一側に隣接するように形成することができる。
【０２１３】
第２導電型内側コアトランジスタは、ｎウェル３１３２と、ｎウェル３１３２に形成され、ソースとドレインとなるｐ＋領域３１３４と、ゲート３１３６と、ｎウェル３１３２に形成され、第３バルク電圧端子ＶＰＰが接続されるｎ＋領域３１３８とから構成することができる。第２導電型内側コアトランジスタはメモリセル領域の他側に隣接するように形成することができる。
【０２１４】
第１導電型内側コアトランジスタが形成される内側コア回路領域とメモリセル領域との間にはｎウェル３１４２に形成された第１分離領域が形成され、第１導電型内側コアトランジスタのｐウェル３１２２とメモリセルトランジスタのｐウェル３１１２は電気的に分離される。
【０２１５】
第１分離領域のｎウェル３１４２には、第３バルク電圧端子ＶＰＰが接続されるｎ＋領域３１４４を形成することができる。
【０２１６】
外側コアトランジスタは、ＮＭＯＳトランジスタである第１導電型外側コアトランジスタとＰＭＯＳトランジスタである第２導電型外側コアトランジスタとから構成することができる。
【０２１７】
第１導電型外側コアトランジスタは、第２導電型内側コアトランジスタと周辺回路トランジスタとの間に形成することができ、ｐウェル３１５２と、ｐウェル３１５２に形成され、ソースとドレインとなるｎ＋領域３１５４と、ゲート３１５６と、ｐウェル３１５２に形成され、第２バルク電圧端子ＶＢＢが接続されるｐ＋領域３１５８とから構成することができる。
【０２１８】
第２導電型外側コアトランジスタは、第１導電型内側コアトランジスタと周辺回路トランジスタとの間に形成することができ、ｎウェル３１６２と、ｎウェル３１６２に形成され、ソースとドレインとなるｐ＋領域３１６４と、ゲート３１６６と、ｎウェル３１６２に形成され、第３バルク電圧端子ＶＰＰが接続されるｎ＋領域３１６８とから構成することができる。
【０２１９】
第１導電型外側コアトランジスタが形成される外側コア回路領域と周辺回路領域との間には、ｎウェル３１７２に形成された第２分離領域が形成され、第１導電型外側コアトランジスタのｐウェルと周辺回路トランジスタが形成されるＰ基板とは電気的に分離される。
【０２２０】
第２分離領域のｎウェル３１７２には、第３バルク電圧端子ＶＰＰが接続されるｎ＋領域３１７４を形成することができる。
【０２２１】
周辺回路トランジスタは、Ｐ基板Ｐ＿ｓｕｂに形成され、ソースとドレインとなるｎ＋領域３１８４と、ゲート３１８６と、Ｐ基板Ｐ＿ｓｕｂに形成され、第４バルク電圧端子ＶＳＳが接続されるｐ＋領域３１８８とから構成することができる。
【０２２２】
図３２は、本発明の一実施形態による磁気抵抗メモリ装置のトランジスタウェル構造を説明するための図である。
【０２２３】
図３２を参照すると、トランジスタウェル構造は、Ｐ型基板Ｐ＿ｓｕｂに形成されるメモリセル領域、分離領域、コア回路領域、周辺回路領域を含むことができる。
【０２２４】
メモリセル領域、分離領域、コア回路領域は、Ｐ型基板Ｐ＿ｓｕｂの一部領域に形成されたディープｎウェル(deep n_well)上に形成し、周辺回路領域はＰ型基板Ｐ＿ｓｕｂに形成することができる。
【０２２５】
メモリセル領域にはメモリセルトランジスタが形成され、コア回路領域にはセンスアンプトランジスタ、サブワードラインドライバトランジスタなどのコア回路トランジスタが形成され、周辺回路領域にはデコーダトランジスタなどの周辺回路トランジスタを形成することができる。
【０２２６】
メモリセルトランジスタはＮＭＯＳトランジスタとすることができる。メモリセルトランジスタは、ｐウェル３２１２と、ｐウェル３２１２に形成され、ソースとドレインとなるｎ＋領域３２１４と、ゲート３２１６と、ｐウェル３２１２に形成され、第１バルク電圧端子ＶＢＢ＿ＣＥＬＬが接続されるｐ＋領域３２１８とから構成することができる。
【０２２７】
コア回路領域は、メモリセル領域側に形成される内側コア回路領域と周辺回路領域側に形成される外側コア回路領域とから構成することができる。
【０２２８】
内側コア回路領域には内側コアトランジスタを形成することができ、外側コア回路領域には外側コアトランジスタを形成することができる。
【０２２９】
内側コアトランジスタはＰＭＯＳトランジスタとすることができ、ｎウェル３２２２と、ｎウェル３２２２に形成され、ソースとドレインとなるｐ＋領域３２２４と、ゲート３２２６と、ｎウェル３２２２に形成され、第３バルク電圧端子ＶＰＰが接続されるｎ＋領域３２２８とから構成することができる。内側コアトランジスタはメモリセル領域の両側にそれぞれ隣接するように形成することができる。
【０２３０】
外側コアトランジスタはＮＭＯＳトランジスタとすることができ、ｐウェル３２３２と、ｐウェル３２３２に形成され、ソースとドレインとなるｎ＋領域３２３４と、ゲート３２３６と、ｐウェル３２３２に形成され、第２バルク電圧端子ＶＢＢが接続されるｐ＋領域３２３８とから構成することができる。
【０２３１】
外側コア回路領域と周辺回路領域との間には、ｎウェル３２４２に形成された分離領域が形成され、外側コアトランジスタのｐウェルと周辺回路トランジスタが形成されるＰ基板とは電気的に分離される。
【０２３２】
分離領域のｎウェル３２４２には、第３バルク電圧端子ＶＰＰが接続されるｎ＋領域３２４４を形成することができる。
【０２３３】
周辺回路トランジスタは、Ｐ基板Ｐ＿ｓｕｂに形成され、ソースとドレインとなるｎ＋領域３２５４と、ゲート３２５６と、Ｐ基板Ｐ＿ｓｕｂに形成され、第４バルク電圧端子ＶＳＳが接続されるｐ＋領域３２５８とから構成することができる。
【０２３４】
本発明の実施形態によれば、メモリセルトランジスタのバルク電圧と内側コアトランジスタのバルク電圧とを、他のレベルに印加することができることで、メモリセルトランジスタの動作特性と内側コアトランジスタの動作特性とを分離して調節することができてメモリ装置の動作特性を最適化することができる。
【０２３５】
図３３は、本発明の一実施形態による磁気抵抗メモリ装置を含むメモリモジュールを示す図である。
【０２３６】
図３３を参照すると、メモリモジュール３３００は、印刷回路基板３３１０、複数のＭＲＡＭメモリチップ３３２０、及びコネクタ３３３０を含む。複数のＭＲＡＭメモリチップ３３２０は、印刷回路基板３３１０の上面と下面に結合することができる。コネクタ３３３０は導電線（図示せず）を介して複数のＭＲＡＭメモリチップ３３２０と電気的に接続される。また、コネクタ３３３０は外部ホストのスロットに接続することができる。
【０２３７】
図３４は、本発明の一実施形態による磁気抵抗メモリ装置を含むメモリモジュールを示す図である。
【０２３８】
図３４を参照すると、メモリモジュール３４００は、印刷回路基板３４１０、複数のＭＲＡＭメモリチップ３４２０、コネクタ３４３０、及び複数のバッファ３４４０を含む。複数のバッファ３４４０は、それぞれのＭＲＡＭメモリチップ３４２０とコネクタ３４３０との間に配置される。
【０２３９】
ＭＲＡＭメモリチップ３４２０とバッファ３４４０とは、印刷回路基板３４１０の上面及び下面に配置される。印刷回路基板３４１０の上面及び下面に形成されるメモリチップ３４２０とバッファ３４４０とは複数のビア(via)ホールを介して接続することができる。
【０２４０】
図３５は、本発明の一実施形態による磁気抵抗メモリ装置を含むメモリモジュールを示す図である。
【０２４１】
図３５を参照すると、メモリモジュール３５００は、印刷回路基板３５１０、複数のＭＲＡＭメモリチップ３５２０、コネクタ３５３０、複数のバッファ３５４０、及びコントローラ３５５０を含む。
【０２４２】
ＭＲＡＭメモリチップ３５２０とバッファ３５４０とは印刷回路基板３５１０の上面及び下面に配置される。印刷回路基板３５１０の上面及び下面に形成されるＭＲＡＭメモリチップ３５２０とバッファ３５４０とは複数のビアホールを介して接続することができる。
【０２４３】
コントローラ３５５０は、ＭＲＡＭメモリチップ３５２０を制御してデータを該当のメモリチップに読み出しまたは書き込みすることができる。
【０２４４】
図３６は、本発明の一実施形態により複数の半導体層を備える積層構造の半導体装置を示す概路図である。図３３ないし図３５のモジュール構造においてそれぞれのメモリチップはそれぞれ複数の半導体層ＬＡ１〜ＬＡｎを備えることができる。
【０２４５】
積層構造の半導体装置３６００において積層構造の複数の半導体層ＬＡ１〜ＬＡｎは貫通電極（ＴＳＶ：Through Silicon Via)３６２０を介して相互接続することができる。各半導体層はＳＴＴ−ＭＲＡＭセルを含むメモリセルアレイ３６１０を含むことができる。
【０２４６】
図３７は、本発明の一実施形態による磁気抵抗メモリ装置を含むメモリシステムの一例を示すブロック図である。
【０２４７】
図３７を参照すると、メモリシステム３７００は、メモリコントローラ３７１０及び磁気抵抗メモリ装置３７２０を含む。
【０２４８】
メモリコントローラ３７１０はアドレス信号ＡＤＤ及びコマンドＣＭＤを発生させ、バスを介して磁気抵抗メモリ装置３７２０に提供する。データＤＱはバスを介してメモリコントローラ３７１０から磁気抵抗メモリ装置３７２０に送信されるか、またはバスを介して磁気抵抗メモリ装置３７２０からメモリコントローラ３７１０に送信される。
【０２４９】
磁気抵抗メモリ装置３７２０は本発明の実施形態による磁気抵抗メモリ装置とすることができ、ソースライン電圧発生器を含むことができる。
【０２５０】
図３８は、本発明の一実施形態による磁気抵抗メモリ装置及び光接続装置を含むメモリシステムの一例を示すブロック図である。
【０２５１】
図３８を参照すると、メモリシステム３８００は、コントローラ３８２０、磁気抵抗メモリ装置３８３０、及びコントローラ３８２０と磁気抵抗メモリ装置３８３０とをインタコネクションする複数の光接続装置(Optical Link)３８１０ａ及び３８１０ｂを含む。コントローラ３８２０はコントロールユニット３８２１、第１送信部３８２２、第１受信部３８２３を含む。コントロールユニット３８２１は制御信号ＳＮ１を第１送信部３８２２に伝送する。
【０２５２】
第１送信部３８２２は第１光変調器３８２２＿１を含むことができ、第１光変調器３８２２−１は電気信号である制御信号ＳＮ１を第１光送信信号ＯＴＰ１に変換して光接続装置３８１０ａに伝送する。
【０２５３】
第１受信部３８２３は第１光復調器３８２３＿１を含むことができ、第１光復調器３８２３＿１は光接続装置３８１０ｂから受信された第２光受信信号ＯＰＴ２’を電気信号であるデータ信号ＳＮ２に変換してコントロールユニット３８２１に伝送する。
【０２５４】
磁気抵抗メモリ装置３８３０は、第２受信部３８３１、メモリセルアレイ３８３２、及び第２送信部３８３３を含む。第２受信部３８３１は第２光復調器３８３１＿１を含むことができ、第２光復調器３８３１＿１は光接続装置３８１０ａからの第１光受信信号ＯＰＴ１’を電気信号である制御信号ＳＮ１に変換してメモリセルアレイ３８３２に伝送する。
【０２５５】
メモリセルアレイ３８３２では、制御信号ＳＮ１の制御によりデータを書き込みするか、またはメモリセルアレイ３８３２から出力されたデータ信号ＳＮ２を第２送信部３８３３に伝送する。
【０２５６】
第２送信部３８３３は第２光変調器３８３３＿１を含むことができ、第２光変調器３８３３＿１は電気信号であるデータ信号ＳＮ２を第２光データ信号ＯＰＴ２に変換して光接続装置３８１０ｂに伝送する。
【０２５７】
図３９は、本発明の一実施形態による磁気抵抗メモリ装置を含む情報処理システムの一例を示すブロック図である。
【０２５８】
図３９を参照すると、モバイル機器やデスクトップコンピュータなどのコンピュータシステム３９００に磁気抵抗メモリ装置が装着される。コンピュータシステム３９００は、システムバス３９６０に電気的に接続される磁気抵抗メモリシステム３９１０、モデム３９２０、中央処理装置３９５０、ＲＡＭ３９４０、及びユーザインターフェース３９３０を備えることができる。
【０２５９】
磁気抵抗メモリシステム３９１０は、メモリコントローラ３９１１と磁気抵抗メモリ装置３９１２を含むことができる。磁気抵抗メモリ装置３９１２には、中央処理装置３９５０により処理されたデータまたは外部から入力されたデータが保存される。
【０２６０】
磁気抵抗メモリ装置３９１２やＲＡＭ３９４０のうちの少なくとも１つは磁気抵抗メモリセルを含む半導体メモリ装置が適用される。すなわち、コンピュータシステム３９００に要求される大容量のデータを保存するための磁気抵抗メモリ装置３９１２や、システムデータなどの早いアクセスを要するデータを保存するＲＡＭ３９４０などにＳＴＴ−ＭＲＡＭセルを含む半導体メモリ装置を適用することができる。図３９には、図示しないが、コンピュータシステム３９００には、応用チップセット(Application Chipset)、カメライメージプロセッサ(Camera Image Processor)、入出力装置などをさらに提供することができる。
【０２６１】
図４０は、本発明の一実施形態による磁気抵抗メモリ装置を含む情報処理システムの一例を示すブロック図である。
【０２６２】
図４０を参照すると、モバイル機器やデスクトップコンピュータなどのコンピュータシステム４０００に、ＳＴＴ−ＭＲＡＭセルを含む磁気抵抗メモリ装置４０１０を装着することができる。コンピュータシステム４０００は、システムバス４０６０に電気的に接続される磁気抵抗メモリ装置４０１０、中央処理装置４０５０、及びユーザインターフェース４０３０を備えることができる。
【０２６３】
磁気抵抗メモリ装置４０１０は、ＤＲＡＭの低費用及び高容量、ＳＲＡＭの動作速度、フラッシュメモリの揮発性特性をすべて有する次世代メモリである。よって、既存システムにおいては、処理速度が早いキャッシュメモリ、ＲＡＭなどと大容量データを保存するためのストレージを別に必要とするのに対し、本発明の実施形態による磁気抵抗メモリ装置１つで、前述のメモリをすべて代替することができる。磁気抵抗メモリ装置を含むシステムは、大容量のデータを迅速に保存することができるので、コンピュータシステム構造が従来と比べて簡略化される。
【０２６４】
上述では、本発明の好ましい実施形態を参照して説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。
【産業上の利用可能性】
【０２６５】
本発明は、半導体装置、特に磁気抵抗メモリ装置及びそれを含むメモリシステムに適用可能である。
【符号の説明】
【０２６６】
１００    磁気抵抗メモリ装置
１３００    半導体メモリチップ
１３１０    メモリバンク
１７００、１８００、１９００    サブセルブロック
１７０１〜１７０８、１８０１〜１８０８、１９０１〜１９０８    ビットライン接続制御部
２３１１〜２３１８、２４１１〜２４１８、２５１１〜２５１８、２５２１〜２５２８    カラム選択ライントランジスタ
２７３１、２７３２、２９４１、２９４３    ビットライン方向Ｎ領域
２７４１、２７４２、２９４２、２９４４    ビットライン方向Ｐ領域
２９３１、２９３３    ワードライン方向Ｎ領域
２９３２、２９３４    ワードライン方向Ｐ領域
３０４２、３１４２、３１７２、３２４２    分離領域のｎウェル
３３００、３４００、３５００    メモリモジュール
３６００    積層半導体装置
３７００、３８００    メモリシステム
３９００、４０００    情報処理システム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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