(57)【要約】【課題】半導体素子を安定的に稼働可能な薄型の半導体素子実装体を提供することを課題とする。【解決手段】素子搭載部１ａ、および素子搭載部１ａに沿って周設されたスペーサー接合部１ｂを有し、スペーサー接合部１ｂに複数の第１接合パッド６が形成されたベース配線基板１０と、素子搭載部１ａ上の半導体素子Ｓと、下面に第２接合パッド１６ａを有し、上面に第３接合パッド１６ｂを有するスペーサー配線基板２０と、下面に第４接合パッド２６を有するキャップ配線基板３０とを具備して成る半導体素子実装体Ａであって、スペーサー配線基板２０は、平板上の絶縁基板２０Ｐを切断して形成されており、上下面が切断面Ｆにより形成され第２および第３接合パッド１６ａ、１６ｂが、分割スルーホール導体１６により形成されており、かつ第２接合パッド１６ａと第３接合パッド１６ｂとがスペーサー配線基板２０側面の配線導体層１３により電気的に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
上面に素子搭載部、および該素子搭載部に沿って周設された長方形の複数のスペーサー接合部を有し、該スペーサー接合部に複数の第１接合パッドが形成された平板状のベース配線基板と、前記素子搭載部に搭載された半導体素子と、前記スペーサー接合部上に接合されており、下面に前記第１接合パッドに半田バンプを介して接合された第２接合パッドを有し、上面に複数の第３接合パッドを有する長方体状のスペーサー配線基板と、前記スペーサー配線基板上に前記半導体素子上を覆うように接合されており、下面に前記第３接合パッドに半田バンプを介して接合された第４接合パッドを有する平板状のキャップ配線基板と、を具備して成る半導体素子実装体であって、前記スペーサー配線基板は、複数のスルーホールを有する平板状の絶縁基板を前記スルーホールの中央部を境界にして長方体形状に切断することにより形成されており、その上下面が、前記切断による切断面により形成されているとともに、前記第２接合パッドおよび第３接合パッドが、前記スルーホール内に被着させたスルーホール導体を前記切断により分割した分割スルーホール導体により形成されており、かつ前記第２接合パッドと前記第３接合パッドとが前記スペーサー配線基板の側面に被着させた配線導体層により電気的に接続されていることを特徴とする半導体素子実装体。
【請求項２】
前記配線導体層上に電子部品が電気的に接続されて搭載されていることを特徴とする請求項１に記載の半導体素子実装体。
【請求項３】
前記スペーサー配線基板に電子部品が埋設されているとともに、該電子部品が前記配線導体層と電気的に接続されていることを特徴とする請求項１または２に記載の半導体素子実装体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子が実装されたベース配線基板上にスペーサー配線基板およびキャップ配線基板が順次積層されて成る半導体素子実装体に関するものである。
【背景技術】
【０００２】
図６に、従来の半導体素子実装体Ｄを示す。従来の半導体素子実装体Ｄは、ベース配線基板４０と、スペーサー配線基板５０と、キャップ配線基板６０とを備えている。また、半導体素子実装体Ｄは、複数の製品領域Ｘ２と、製品領域Ｘ２の周囲に一体的に形成された捨て代領域Ｙ２とを有しており、製品領域Ｘ２同士の間、および製品領域Ｘ２と捨て代領域Ｙ２との間を切断することで、個々の製品が同時に多数個製造される。
【０００３】
ベース配線基板４０は、平板状であり、上下に貫通する複数のスルーホール３２を備える絶縁板３１と、絶縁板３１の上下面およびスルーホール３２内に被着された配線導体層３３と、絶縁板３１と配線導体層３３の上に被着されたソルダーレジスト層３４とを有している。なお、スルーホール３２の内部は孔埋め樹脂により充填されている。
【０００４】
ベース配線基板４０の上面中央部には、素子搭載部３１ａが形成されている。素子搭載部３１ａには、半導体素子Ｓの電極Ｔと電気的に接続するための複数の半導体素子接続パッド３５が配線導体層３３の一部により形成されている。また、素子搭載部３１ａを囲繞する位置にはスペーサー接合部３１ｂが形成されている。スペーサー接合部３１ｂには、スペーサー配線基板５０の接合に用いる複数の第１接合パッド３６が配線導体層３３の一部により形成されている。
半導体素子接続パッド３５は、ソルダーレジスト層３４に設けた開口部３４ａ内に露出している。そして、この半導体素子接続パッド３５に、半導体素子Ｓの電極Ｔを半田バンプを介して接続することにより、ベース配線基板４０の素子搭載部３１ａに半導体素子Ｓが搭載される。
また、第１接合パッド３６は、ソルダーレジスト層３４に設けた開口部３４ｂ内に露出している。なお、半導体素子接続パッド３５および第１接合パッド３６の一部は、互いに電気的に接続されている。これらの第１接合パッド３６には、後述するスペーサー配線基板５０の第２接合パッド４６ａが半田バンプを介して接合される。
さらに、ベース配線基板４０の下面には、外部の電気回路基板と接続するための複数の外部接続パッド３７が配線導体層３３の一部により形成されている。これらの外部接続パッド３７は、ソルダーレジスト層３４に設けた開口部３４ｃ内に露出している。これらの外部接続パッド３７は、スルーホール３２を介して半導体素子接続パッド３５の一部に電気的に接続されている。
【０００５】
スペーサー配線基板５０は、素子搭載部３１ａを囲繞する大きさの開口部４５を有するフレーム状であり、スペーサー接合部３１ｂ上に接合されている。スペーサー配線基板５０は、上下に貫通する複数のスルーホール４２を有する絶縁板４１と、絶縁板４１やスルーホール４２内に被着された配線導体層４３と、絶縁板４１の上下面に被着されたソルダーレジスト層４４とを有している。なお、スルーホール４２の内部は孔埋め樹脂により充填されている。
【０００６】
スペーサー配線基板５０の下面には、ベース配線基板４０の第１接合パッド３６に対応する位置に複数の第２接合パッド４６ａが配線導体層４３の一部により形成されている。これらの第２接合パッド４６ａは、ソルダーレジスト層４４に設けた開口部４４ａ内に露出している。そして、これらの第２接合パッド４６ａと第１接合パッド３６とが半田バンプを介して互いに接合されており、これによりスペーサー配線基板５０がベース配線基板４０上に接合されているとともに、ベース配線基板４０の配線導体層３３の一部とスペーサー配線基板５０の配線導体４３とが電気的に接続されている。また、スペーサー配線基板５０の上面には、複数の第３接合パッド４６ｂが配線導体層４３の一部により形成されている。これらの第３接合パッド４６ｂは、ソルダーレジスト層４４に設けた開口部４４ｂ内に露出している。これらの第３接合パッド４６ｂには、後述するキャップ配線基板６０の第４接合パッド５６が半田バンプを介して接合される。
【０００７】
キャップ配線基板６０は、平板状であり、スペーサー配線基板５０上に半導体素子Ｓ上を覆うように接合されている。キャップ配線基板６０は、上下に貫通する複数のスルーホール５２を有する絶縁板５１と、配線導体層５３と、ソルダーレジスト層５４とを備えている。
【０００８】
キャップ配線基板６０の上面には、例えば別の半導体素子Ｕと接続するための半導体素子接続パッド５５が配線導体層５３の一部により形成されている。これらの半導体素子接続パッド５５は、ソルダーレジスト層５４に設けた開口部５４ａ内に露出している。そして、この半導体素子接続パッド５５に別の半導体素子Ｕの電極Ｖを半田バンプを介して接続することにより、キャップ配線基板６０の上面に別の半導体素子Ｕが搭載される。
また、キャップ配線基板６０の下面には、先述の第３接合パッド４６ｂに対応する位置に、第４接合パッド５６が配線導体層５３の一部により形成されている。これらの第４接合パッド５６は、ソルダーレジスト層５４に設けた開口部５４ｂ内に露出している。なお、半導体素子接続パッド５５および第４接合パッド５６の一部は、互いに電気的に接続されている。そして、この第４接合パッド５６を半田バンプを介して第３接合パッド４６ｂに接続することにより、キャップ配線基板６０がスペーサー配線基板５０上に接合されるとともに、スペーサー配線基板５０とキャップ配線基板６０とが電気的に接続される。これにより、半導体素子Ｓおよび別の半導体素子Ｕが、ベース配線基板４０およびスペーサー配線基板５０およびキャップ配線基板６０を介して電気的に接続されて稼働する。
【０００９】
ところで、近年、携帯電話や携帯型音楽プレーヤーに代表される電子機器の薄型化が進んでいる。このような薄型化の要求に対応するため、これらに使用される半導体素子実装体を構成する各配線基板についても薄型化が進められている。
【００１０】
ところが、配線基板の薄型化が進むにつれて、配線基板の剛性が小さくなってしまう。このため、先述の開口部４５を有するスペーサー配線基板５０においては、特に剛性が小さくなり配線基板の上下方向に反りが生じる場合がある。このようにスペーサー配線基板５０に上下方向の反りが生じると、スペーサー配線基板５０とベース配線基板４０との接合間隔、あるいはスペーサー配線基板５０とキャップ配線基板６０との接合間隔が不均一になってしまい、これらのベース配線基板４０とスペーサー配線基板５０とキャップ配線基板６０とを半田バンプを介して強固に接合することが困難になる。このため、ベース配線基板４０とスペーサー配線基板５０との接続部、あるいはスペーサー配線基板５０とキャップ配線基板６０との接合部分が外れて断線してしまい、半導体素子Ｓを安定的に稼働することができないという問題がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１０−１０３５１９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、半導体素子実装体を構成する薄型の配線基板同士を強固に接合することを可能にする。これにより、実装された半導体素子を安定的に稼働させることができる薄型の半導体素子実装体を提供することを課題とする。
【課題を解決するための手段】
【００１３】
本発明の半導体素子実装体は、上面に素子搭載部、および素子搭載部に沿って周設された長方形の複数のスペーサー接合部を有し、スペーサー接合部に複数の第１接合パッドが形成された平板状のベース配線基板と、素子搭載部に搭載された半導体素子と、スペーサー接合部上に接合されており、下面に第１接合パッドに半田バンプを介して接合された第２接合パッドを有し、上面に複数の第３接合パッドを有する長方体状のスペーサー配線基板と、スペーサー配線基板上に半導体素子上を覆うように接合されており、下面に第３接合パッドに半田バンプを介して接合された第４接合パッドを有する平板状のキャップ配線基板と、を具備して成る配線基板であって、スペーサー配線基板は、複数のスルーホールを有する平板状の絶縁基板をスルーホールの中央部を境界にして長方体形状に切断することにより形成されており、その上下面が、切断による切断面により形成されているとともに、第２接合パッドおよび第３接合パッドが、スルーホール内に被着させたスルーホール導体を切断により分割した分割スルーホール導体により形成されており、かつ第２接合パッドと第３接合パッドとがスペーサー配線基板の側面に被着させた配線導体層により電気的に接続されていることを特徴とするものである。
【発明の効果】
【００１４】
本発明の半導体素子実装体によれば、スペーサー配線基板は、平板状の絶縁基板をスルーホールの中央部を境界にして長方体形状に切断することにより形成される。さらに、その上下面は、切断による切断面により形成されており、この切断面には分割スルーホール導体により第２および第３接合パッドが形成されている。このように、切断により形成された平坦な切断面をベース配線基板およびキャップ配線基板との接合面にすることで、スペーサー配線基板とベース配線基板との接合間隔、あるいはスペーサー配線基板とキャップ配線基板との接合間隔を均一にできる。したがって、ベース配線基板とスペーサー配線基板とキャップ配線基板とを半田バンプを介して強固に接合することが可能になる。これにより、半導体素子を安定的に稼働することができる薄型の半導体素子実装体を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】図１（ａ）および（ｂ）は、本発明の半導体素子実装体の実施の形態の一例を示す概略断面図および平面図である。
【図２】図２は、本発明の半導体素子実装体を構成するスペーサー配線基板の実施の形態の一例を示す斜視図である。
【図３】図３は、本発明の半導体素子実装体を構成するスペーサー配線基板の製造方法の一例を説明する斜視図である。
【図４】図４は、本発明の半導体素子実装体の別の実施の形態の一例を示す概略断面図である。
【図５】図５は、本発明の半導体素子実装体のさらに別の実施の形態の一例を示す概略断面図である。
【図６】図６（ａ）および（ｂ）は、従来の半導体素子実装体の実施の形態の一例を示す概略断面図および平面図である。
【発明を実施するための形態】
【００１６】
次に、本発明の半導体素子実装体の実施形態の一例を図１を基に詳細に説明する。
【００１７】
図１（ａ）および（ｂ）は、本発明の実施形態の一例に係る半導体素子実装体Ａの断面図および上面図である。半導体素子実装体Ａは、半導体素子Ｓが搭載されるベース配線基板１０と、スペーサー配線基板２０と、キャップ配線基板３０とを備えている。なお、半導体素子実装体Ａは、複数の製品領域Ｘ１と、製品領域Ｘ１の周囲に一体的に形成された捨て代領域Ｙ１とを有しており、製品領域Ｘ１同士の間、および製品領域Ｘ１と捨て代領域Ｙ１との間を切断することで、個々の製品が同時に多数個製造される。
【００１８】
ベース配線基板１０は、平板状であり、上下に貫通する複数のスルーホール２を有する絶縁板１と、絶縁板１の上下面およびスルーホール２内に被着された配線導体層３と、絶縁板１および配線導体層３上に被着されたソルダーレジスト層４とを有している。なお、スルーホール２の内部は孔埋め樹脂により充填されている。
【００１９】
ベース配線基板１０の上面には、半導体素子Ｓを搭載するための素子搭載部１ａが形成されている。これらの素子搭載部１ａには、半導体素子Ｓの電極Ｔと電気的に接続するための複数の半導体素子接続パッド５が配線導体層３の一部により形成されている。これらの半導体素子接続パッド５は、ソルダーレジスト層４に設けた開口部４ａ内に露出している。そして、この半導体素子接続パッド５に半導体素子Ｓの電極Ｔを半田バンプを介して接続することにより、半導体素子Ｓとベース配線基板１０とが電気的に接続される。
また、ベース配線基板１０の上面には、素子搭載部１ａに沿って周設された長方形の複数のスペーサー接合部１ｂが形成されている。これらのスペーサー接合部１ｂには、スペーサー配線基板２０と電気的に接続するための複数の第１接合パッド６が配線導体層３の一部により形成されている。これらの第１接合パッド６は、ソルダーレジスト層４に設けた開口部４ｂ内に露出している。なお、半導体素子接続パッド５および第１接合パッド６の一部は、互いに電気的に接続されている。
また、ベース配線基板１０の下面には、外部の電気回路基板と接続するための複数の外部接続パッド７が配線導体層３の一部により形成されている。これらの外部接続パッド７は、ソルダーレジスト層４に設けた開口部４ｃ内に露出している。これらの外部接続パッド７は、スルーホール２を介して半導体素子接続パッド５に電気的に接続されている。
【００２０】
このようなベース配線基板１０は、例えば次のように形成される。まず、ガラスクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させてなる絶縁板１の両面に１２〜１８μｍ程度の銅箔が被着された両面銅張り板を用意する。次にドリル加工やレーザ加工、あるいはブラスト加工によりφ５０〜３００μｍ程度のスルーホール２を複数形成する。次に、スルーホール２の内壁に銅めっき層を被着させるとともに、周知のサブトラクティブ法により絶縁板１上およびスルーホール２内に所定のパターンを有する配線導体層３を形成する。次に、半導体素子接続パッド５を露出させる開口部４ａ、および第１接合パッド６を露出させる開口部４ｂ、および外部接続パッド７を露出させる開口部４ｃを有するソルダーレジスト層４を形成することでベース配線基板１０が形成される。ソルダーレジスト層４は、例えばアクリル変性エポキシ樹脂等の感光性を有する熱硬化性樹脂を硬化させた電気絶縁材料から成る。最後に、周知のフリップチップ技術により半導体素子Ｓを素子搭載部１ａに搭載する。
【００２１】
スペーサー配線基板２０は、図２に示すように、概ね長方体形状の絶縁体１１と、絶縁体１１上下面および側面に被着された配線導体層１３と、絶縁体１１に配線導体層１３の一部を覆うように被着されたソルダーレジスト層１４とを有している。
【００２２】
スペーサー配線基板２０の上面および下面は、切断により形成された平坦な切断面Ｆから成る。スペーサー配線基板２０の下面には、第１接合パッド６に半田バンプを介して接合される第２接合パッド１６ａが、分割スルーホール１２内に被着された配線導体層１３の一部により成る分割スルーホール導体１６により形成されている。そして、この第２接合パッド１６ａに第１接合パッド６を半田バンプを介して接続することにより、スペーサー配線基板２０とベース配線基板１０とが電気的に接続される。
また、スペーサー配線基板２０の上面には、複数の第３接合パッド１６ｂが、分割スルーホール導体１６により形成されている。
さらに、スペーサー配線基板２０の側面には第２接合パッド１６ａと第３接合パッド１６ｂとを電気的に接続する配線導体層１３が形成されている。そして、絶縁体１１および配線導体層１３上にソルダーレジスト層１４が被着されている。
【００２３】
このようなスペーサー配線基板２０は、例えば次のように形成される。まず、ガラスクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させてなる絶縁体１１の両面に１２〜１８μｍ程度の銅箔が被着された両面銅張り板を用意する。次にドリル加工やレーザ加工、あるいはブラスト加工によりφ５０〜５００μｍ程度のスルーホールを複数形成する。このとき、スルーホールは縦横の並びに直線的に形成しておくことが好ましい。次に、スルーホール内壁に銅めっき層を被着させるとともに、周知のサブトラクティブ法により絶縁体１１上およびスルーホール内に所定のパターンを有する配線導体層１３を形成する。次に、絶縁体１１および配線導体層１３上にソルダーレジスト層１４を形成することで、図３に示すような平板状の絶縁基板２０Ｐを形成する。次に、平板状の絶縁基板２０Ｐを、ダイシング装置によりスルーホールの中央部を境界にして長方体形状に切断することで、図２に示すようなスペーサー配線基板２０が形成される。
【００２４】
キャップ配線基板３０は、上下に貫通する複数のスルーホール２２を有する絶縁板２１と、絶縁板２１の上下面およびスルーホール２２内に被着された配線導体層２３と、絶縁板２１および配線導体層２３上に被着されたソルダーレジスト層２４とを有している。なお、スルーホール２２の内部は孔埋め樹脂により充填されている。
【００２５】
キャップ配線基板３０の上面には、例えば別の半導体素子Ｕの電極Ｖと電気的に接続するための複数の半導体素子接続パッド２５が配線導体層２３の一部により形成されている。これらの半導体素子接続パッド２５は、ソルダーレジスト層２４に設けた開口部２４ａ内に露出している。そして、この半導体素子接続パッド２５に別の半導体素子Ｕの電極Ｖを半田バンプを介して接続することにより、別の半導体素子Ｕとキャップ配線基板３０とが電気的に接続される。
また、キャップ配線基板３０の下面には、スペーサー配線基板２０の第３接合パッド１６ｂに対応する位置に、複数の第４接合パッド２６が配線導体層２３の一部により形成されている。これらの第４接合パッド２６は、ソルダーレジスト層２４に設けた開口部２４ｂ内に露出している。そして、第４接合パッド２６と第３接合パッド１６ｂとが半田バンプを介して互いに接合される。これにより、スペーサー配線基板２０の配線導体層１３の一部とキャップ配線基板３０の配線導体層２３とが電気的に接続されている。
さらに、スペーサー接合部１ｂにおけるベース配線基板１０とスペーサー配線基板２０との隙間には封止樹脂Ｒが充填される。この封止樹脂Ｒは、ベース配線基板１０とスペーサー配線基板２０とを強固に接合するとともに、隙間から素子搭載部１ａに水分や異物などが浸入することを防止することで半導体素子Ｓを保護する機能を有している。
【００２６】
上述のように、本例の半導体素子実装体Ａにおいては、スペーサー配線基板２０は、平板状の絶縁基板２０Ｐをスルーホールの中央部を境界にして長方体形状に切断することにより形成される。さらに、その上下面は、切断により形成された平坦な切断面Ｆにより形成されており、この切断面Ｆには分割スルーホール導体１６により第２および第３接合パッド１６ａ、１６ｂが形成されている。このように、平坦な切断面Ｆをベース配線基板１０およびキャップ配線基板３０との接合面にすることで、スペーサー配線基板２０とベース配線基板１０との接合間隔、あるいはスペーサー配線基板２０とキャップ配線基板３０との接合間隔を均一にできるため、半田バンプを介して強固に接合することが可能になる。これにより、半導体素子Ｓを安定的に稼働させることができる薄型の半導体素子実装体Ａを提供することができる。
【００２７】
なお、本発明は、上述の実施形態の一例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更は可能である。例えば、上述の実施形態の一例では、スペーサー配線基板２０に電子部品が搭載されていないが、図４に示すように、スペーサー配線基板２０Ｂの側面に電子部品Ｄを搭載しても良い。
このようなスペーサー配線基板２０Ｂは、例えば次のように形成される。まず、上述と同様の方法で平板状の絶縁基板を形成する。このとき、ソルダーレジスト層１４Ｂに、配線導体層１３の一部を電子部品接続パッド１５として露出させる開口部１５ａを形成しておく。次に、電子部品Ｄを電子部品接続パッド１５に半田バンプを介して接続する。次に、電子部品Ｄが搭載された平板状の絶縁基板を、ダイシング装置によりスルーホールの中央部を境界にして長方体形状に切断することで、側面に電子部品Ｄが搭載されたスペーサー配線基板２０Ｂが形成される。
【００２８】
また、例えば、上述の実施形態の一例では、スペーサー配線基板２０に電子部品が埋設されていないが、図５に示すように、スペーサー配線基板２０Ｃ内に電子部品Ｄを埋設しても良い。
このようなスペーサー配線基板２０Ｃは、例えば次のように形成される。まず、先述と同様の方法で、スルーホールが形成された絶縁体１１を用意する。次に、ルーター加工やブラスト加工により電子部品Ｄを収容するキャビティＨを形成する。次に、電子部品ＤをキャビティＨに収容した後、熱硬化性樹脂で空隙を充填して硬化させる。次に、レーザー加工により、電子部品Ｄに到達するビアホール１７を形成する。次に、ビアホール１７に導電性樹脂Ｊを充填する。次に、周知のサブトラクティブ法により導電性樹脂Ｊ上および絶縁体１１上およびスルーホール内に所定のパターンを有する配線導体層１３を形成する。次に、絶縁体１１上およびスルーホール上にソルダーレジスト層１４を形成する。次に、電子部品Ｄが埋設された平板状の絶縁基板を、ダイシング装置によりスルーホールの中央部を境界にして長方体形状に切断することで、電子部品Ｄが埋設されたスペーサー配線基板２０Ｃが形成される。
【符号の説明】
【００２９】
１ａ          素子搭載部
１ｂ          スペーサー接合部
６            第１接合パッド
１０          ベース配線基板
１３          配線導体層
１６          分割スルーホール導体
１６ａ        第２接合パッド
１６ｂ        第３接合パッド
２０          スペーサー配線基板
２０Ｐ        平板状の絶縁基板
２６          第４接合パッド
３０          キャップ配線基板
Ａ            半導体素子実装体
Ｆ            切断面
Ｓ            半導体素子
【図１】
2014165481.tif 000003
【図２】
2014165481.tif 000004
【図３】
2014165481.tif 000005
【図４】
2014165481.tif 000006
【図５】
2014165481.tif 000007
【図６】
2014165481.tif 000008