(57)【要約】【課題】  相対的な精度が要求されるサイズの異なる２つのMOS Tr.において、自己発熱が無視できない電力消費する回路での温度依存性のカレントミラー比を一定にすることを可能にする半導体装置を提供する。【解決手段】この半導体装置1は、2つ以上に分割された所定のサイズのMOS Tr.103とそれと比較してサイズの大きく、同じく分割されたMOS Tr.104が１組105となり、周期的な配置構造が基板102に形成されることにより、位置による温度分布の不均一性がMOS Tr.103とMOS Tr104のトータルサイズのカレントミラー比に影響しない効果を得る。【選択図】  図１
2014187082.tif 000002
【特許請求の範囲】
【請求項１】
平面レイアウト的に、メインMOSトランジスタ素子部とセンスMOSトランジスタ素子部とが一対になっており、
その一対のメインMOSトランジスタ素子部とセンスMOSトランジスタ素子部が周期的に配置され、
前記メインMOSトランジスタ部が複数個集まって一つのメインMOSトランジスタ素子となり、
前記センスMOSトランジスタ部が複数個集まって一つのセンスMOSトランジスタ素子となり、
前記複数個のメインMOSトランジスタ素子部のソース電極端子およびドレイン電極端子は、それぞれ電気的に並列接続され、
前記複数個のセンスMOSトランジスタ素子部のソース電極端子およびドレイン電極端子は、それぞれ電気的に並列接続され、
前記メインMOSトランジスタ素子と前記センスMOSトランジスタ素子のゲート電極端子は、それぞれ共通のゲート駆動電源に接続され、
前記メインMOSトランジスタ素子と前記センスMOSトランジスタ素子のソース電極端子もしくはドレイン電極端子のいずれか一方が共通の電源もしくはグランドに接続されることを特徴とする半導体装置。
【請求項２】
前記メインMOSトランジスタ素子および前記センスMOSトランジスタ素子は、前記センスMOSトランジスタ素子部の製造工程で許容される最小サイズ以上で、かつ、最小サイズの２倍より小さくなるサイズで決まる分割数で分割されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
一の前記メインMOSトランジスタ素子部および一の前記センスMOSトランジスタ素子部が最近接で配置される請求項１に記載の半導体装置。
【請求項４】
前記メインMOSトランジスタ素子と前記センスMOSトランジスタ素子のそれぞれのレイアウト重心位置が一致することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記メインMOSトランジスタ素子部および前記センスMOSトランジスタ素子部はSOI基板上に設けられ、
前記メインMOSトランジスタ素子部および前記センスMOSトランジスタ素子部は埋め込み酸化膜で絶縁されたLD MOSトランジスタであることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、アナログLSI技術分野のMOSトランジスタを備えた半導体装置に関し、相対的な精度が要求されるMOSトランジスタを備えた半導体装置の製造方法に関する。さらには、特に、カレントミラー回路におけるバラツキ低減レイアウト構造に関する。
【背景技術】
【０００２】
一般的に、アナログ回路に使用されるカレントミラー回路などでは、それらを構成する素子における電気的特性の相対的なバラツキは小さいことが要求される。さらに、パワーICとされる分野においては、バラツキ要因にIC自体の発熱効果が加わるため、より高度な制御が求められる。
【０００３】
たとえば、図2に示すようなドライバIC  201では、数10Ｖから数100Vの外部電源203に対し、電流を数百mAから数Aまで流す外部負荷204を制御する。外部負荷204の電流は、メインMOS  Tr．206によって制御される。
【０００４】
その電流値208(Im)は、IC損失を最低限に抑えるため、センスMOS  Tr．207の電流値  209(Is)によって検出し、外部コントローラIC  202により制御する。
【０００５】
センスMOS  Tr．207及びメインMOS  Tr．206の電流比(Ratio=Is/Im)は、1:100から1:1000程度が設定され、それはほぼ各Tr．の面積比率に等しい。
【０００６】
また、メインMOS  Tr．206に流れる電流208はデジタル回路などと比較して非常に大きいため、メインMOS  Tr．206の面積は、ドライバIC  201の大部分を占有することになる。
【０００７】
ドライバIC201の性能を決めるメインMOS  Tr．206の電流値208の精度は、メインMOS  Tr．  206の電流値208とセンスMOS  Tr．207の電流値209との電流比(Ratio=Is/Im)のバラツキをそのまま反映するため、2つのMOS  Tr．の相対バラツキ、相対変動を極力抑えることが要求される。
【０００８】
上記のようなパワーIC用途におけるMOS  Tr．の相対バラツキは、一般的な低電圧、例えば電源電圧5V以下のMOS  Tr．の相対バラツキと比較して、バラツキ要因が以下のように述べられる。
（1）1つ目としては、製造プロセスのゆらぎによって、ウエハ面内の局所的な部分で、酸化膜の膜厚、イオン注入量、フォトリソグラフィ線幅、エッチング線幅などがランダムに変動することである。このバラツキ量は、ランダムに変動するため、対象となる比較する素子の面積がそれぞれ大きくなれば、バラツキが相殺される。
【０００９】
これは、いわゆるPelgromプロット（非特許文献１参照。）として知られ、バラツキ量が素子面積の平方根の逆数に比例する。
【００１０】
上記のようなパワーIC用途におけるMOS  Tr．の相対バラツキに関しては、メインMOS  Tr．の面積は充分大きいため、センスMOS  Tr．の面積によって、電流比のバラツキが決まる。
(2)2つ目としては、半導体製造プロセスのイオン注入量、研磨量、膜厚、アニール温度などが半導体製造装置に起因して、半導体ウエハ面内において大局的に偏ることである。この変動の周期長は、ICのチップサイズと同程度以上である。一般的なカレントミラー回路などにおいては、比較されるMOS  Tr．の面積がICチップサイズに対して小さく、また距離も短いため（多くの場合最隣接される）、この変動量が相対バラツキに寄与する量は少ない。
【００１１】
しかしながら、上記のようなパワーICは、対象となるメインMOSのサイズが、ICの大部分を占める、つまり同程度の大きさのため、バラツキに寄与する量が大きい。
(3)3つ目としては、製造プロセスが、対象となるMOS  Tr．およびその周辺の素子の配置やパターン密度に依存してフォトリソグラフィ線幅、エッチング線幅などが変動することである。また、パターンに依存して、応力分布も変るため、移動度にも影響する。
(4)4つ目としては、IC駆動時の自己発熱に起因するものである。発熱量が多いパワーICにおいては、チップ面内の温度分布に勾配をもつため、同じ構成のMOS  Tr．であっても、電流特性が異なる。本明細書では、このような温度変動に対する電流差分もバラツキと呼ぶ。
【００１２】
１つ目の製造プロセスの局所的なゆらぎに関しては、MOS  Tr．の面積を大きくすれば、バラツキ量を減らすことが可能であるが、チップコストとのトレードオフになるため、IC設計における自由度は少ない。
【００１３】
２つめの製造プロセスの大局的な変動に対しては、比較されうる2つのMOS  Tr．の配置重心を一致させるコモンセントロイド型配置が有効である(特許文献１を参照)。
【００１４】
また３つ目の配置パターンに起因するバラツキに関しては、ダミーセルの配置や拡散層などの共通化(特許文献2の開示を参照のこと。)が有効である。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】日本特許第３１７９４２４号公報
【特許文献２】特開2010−27842号公報
【非特許文献】
【００１６】
【非特許文献１】M．  Pelgrom，  A．  Duinmaijer  and  A．  Welbers，  “Matching  properties  of  MOS  transistors，”  IEEE  Journal  of  Solid−State  Circuits，  Vol．  24，  No．  5，  pp．  1433−1439，  Oct．  1989．
【発明の概要】
【発明が解決しようとする課題】
【００１７】
本発明の対象とする回路においては、従来のバラツキ1つ目から3つ目の対策（上記（１）〜(3)。）を実施しても、4つ目の温度変動のバラツキが大きく、制御ICとしての精度が低い。
【００１８】
図3に従来構造のドライバICにおけるチップ面内の機能別の領域を概略図として示した。
【００１９】
ドライバIC  301に対し、メインMOS  Tr．領域  302，センスMOS  Tr．領域303，制御回路領域304の占有面積とその位置を示している。センスMOS  Tr．303は、製造プロセスの大局的なバラツキを低減するため、メインMOS  Tr．302の中心に位置させたコモンセントロイド配置とする。
【００２０】
図3のドライバIC301の切断面  305におけるMOS  Tr．のチャネル温度(シリコン拡散層温度)を図4に示す。ICのパッケージ温度が室温のときの温度分布を特性401、仕様上最大温度のとき(例えば175℃)を特性402としている。
【００２１】
ここでパッケージ温度は、外部の環境と充分に熱交換されIC動作と関係なく、一定温度に保たれているとする。チャネル温度は、パッケージ界面(ICの最外周部)から中心に向けて温度が上昇する。さらにICパッケージ温度が異なる401と402とでは、中心における温度上昇率が異なる。これは、チップ温度が高いほうが、熱が逃げにくくなる為である。このチャネル温度の分布の違いが、ドライバICの制御性能にどのように影響するかを示したものが、図5である。
【００２２】
図5の縦軸  Ratioは、メインMOS  Tr．とセンスMOS  Tr．の電流比(カレントミラー比)を、横軸はパッケージ温度を示したものである。
【００２３】
本明細書では、このRatioは、メインMOS  Tr．の電流をセンスMOS  Tr．の電流で割ったものと定義する。
【００２４】
このRatioのバラツキ（もしくは温度変動）であるΔRatioが本明細書が対象とするICの制御精度を決める主な要因となる。
【００２５】
図4にあるようにパッケージ温度が高いほど、ICの中心温度が外周部に比べて大きくなる。MOS  Tr．は温度上昇により電流が低下するため、パッケージ温度が高いほど、センスMOS  Tr．の電流値がメインMOS  Tr．の電流値に対して相対的に小さくなり、Ratioが変動する。
【００２６】
ドライバICは、使用温度範囲の中で、同等の性能を保持しなければならないため、このΔRatioもバラツキとして許容されなければならない。よって、このΔratioを極小化することが本発明が対象とするICが解決すべき課題である。この課題が生じているメインMOS  Tr．とセンスMOS  Tr．を含む従来の平面レイアウトを図6に示す。センスMOS  Tr．  603は、IC601の中心地に配置され、その周辺にメインMOS  Tr．  609〜632が配置される。また図6の電気的接続については、図１０に示す。
【課題を解決するための手段】
【００２７】
上記目的を達成するために、本発明の半導体装置は、
平面レイアウト的に、メインMOS  Tr．素子部とセンスMOS  Tr．素子部を一対となるように配置し、その一対のメインMOS  Tr．素子部とセンスMOS  Tr．が周期的に配置させる。複数個のメインMOS  Tr．素子部及び複数のセンスMOS  Tr．素子部は、それぞれソース、ドレイン、ゲート電極端子を共通とする電気的並列接続の関係とする。よって、複数個のメインMOS  Tr．素子部で形成するメインMOS  Tr．素子のトータルゲート長は、個々のメインMOS  Tr．素子部のゲート長の和となる。同じく複数個のセンスMOS  Tr．素子部で形成するセンスMOS  Tr．素子のトータルゲート長は、個々のセンスMOS  Tr．素子部のゲート長の和となる。
【００２８】
ここでのゲート長とは、正確には実際の寸法でなく、電気特性の実行的なサイズである。
【００２９】
上記のような構成にすることによって、メインMOS  Tr．素子とセンスMOS  Tr．素子における自己発熱効果により、構成する回路の平面における温度分布の不均一性が発生した場合に、相対的な精度の温度依存性が一定となる半導体装置を得ることができる。
【００３０】
さらに発明の効果を最大限にするには、センスMOS  Tr．の素子部として許容される最小のゲート長によって決まる分割数でセンスMOS  Tr．素子とメインMOS  Tr．素子を分割する。
【００３１】
許容される最小ゲート長とは、製造工程の制限で決まるMOS  Tr．特性を維持できる最小サイズである。例えば、センスMOS  Tr．素子に対して、トータルゲート長をWs、センスMOS  Tr．素子部の最小サイズをWm、分割数をXとすれば、
Wm  ≦  Ws/X  <  2  x  Wm  …（１）
の関係が成立するXで分割するとき、センスMOS  Tr．．素子は、は許容される最小のゲートサイズで、回路の平面において最も偏りなく分布する。
【００３２】
また、製造コストを最小限に抑えるため、各素子部間の距離は、製造工程にで許される最小、つまり最近接配置が望ましい。
また、メインMOS  Tr．素子とセンスMOS  Tr．素子のレイアウト重心は一致することが望ましい。
【００３３】
また、特に本発明の効果が高いのが、SOI基板上に作成され、埋め込み酸化膜で分離されたLDMOS  Tr．である。
【発明の効果】
【００３４】
以上のように、本発明によれば、自己発熱が大きいパワーICでかつ、相対的な精度が要求されるMOS  Tr．を有する半導体装置を容易に得ることができる。
【図面の簡単な説明】
【００３５】
【図１】実施例1に係る半導体装置の実施方法を示した説明図である。
【図２】カレントミラー回路を用いたドライバICの一例を示した説明図である。
【図３】ドライバICにおけるセンスMOS  Tr．とメインMOS  Tr．の占有面積および位置の一例を示した説明図である。
【図４】図3の切断面305におけるMOS  Tr．のチャネル温度を示した説明図である。
【図５】図３のICにおけるカレントミラー比のパッケージ温度依存性を示した説明図である。
【図６】従来の半導体装置の平面的なレイアウトを示す説明図である。
【図７】図1及び図6の回路素子を構成する素子部の断面図を示した説明図である。
【図８】実施例２に係る半導体装置の実施方法を示した説明図である。
【図９】図1及び図８で示した素子の電気的な接続を示した説明図である。
【図１０】図6に示した素子の電気的な接続を示した説明図である。
【発明を実施するための形態】
【実施例１】
【００３６】
図6は、従来の半導体装置の平面的なレイアウトを示す図である。
【００３７】
図1は、本実施例に係る半導体装置の平面的なレイアウトを示す図である。
【００３８】
図7は、図６および図１の半導体装置の断面図である。
【００３９】
まず従来構造の実施形態を説明し、その後、本実施例について説明する。
【００４０】
図6における従来の半導体装置601は、シリコン基板602上の一部に形成された、符号603および604に示す25個のLDMOS  Tr．を備えている。
【００４１】
なお、LDMOS  Tr．603及び604は、本発明の「MOS  Tr．素子」と同じものである。
【００４２】
符号603は、センスMOS  Tr．素子、604は、メインMOS  Tr．素子である。
【００４３】
図6では、センスMOS  Tr素子603は１個のセンスMOS  Tr．部で構成されており、メインMOS  Tr．素子604はメインMOS  Tr．素子部24個(609〜632)を集合させることによって構成されている。
【００４４】
センスMOS  Tr．部素子603、メインMOS  Tr．素子604の各MOS  Tr．素子部は、それぞれゲート、ソース、ドレイン端子が電気的に並列接続されており、図10に示すようなドレイン端子を共通化し、ソース端子をメインMOS  Tr．素子およびセンスMOS  Tr．で分岐する接続を一例とする。場合によっては、ソース端子を共通化し、ドレイン端子をメインMOS  Tr．素子およびセンスMOS  Tr．で分岐する接続としてもよい。
【００４５】
センスMOS  Tr．素子603部とメインMOS  Tr．素子604のドレイン電流の比が、カレントミラー比となる。
【００４６】
メインMOS  Tr．603素子とセンスMOS  ．Tr．素子604の構成するLDMOS  Tr．の数は、一例であり、要求するカレントミラーの比によって変化する。実際には、カレントミラー比は、1:100から1:1000程度で使われる。
【００４７】
各Tr．部を構成するLDMOS  Tr．は、分離酸化膜607によって、絶縁分離され、ドレイン部605及びソース部606を備える。その断面構造は、608にそってみれば、図7のようになる。
【００４８】
図7では、LDMOS  Tr  701の断面構造を示す。LDMOS  Tr．  701は、SOI基板上711上に形成され、絶縁酸化膜702、703、704より電気的に他のLDMOS  Tr．と分離されている。
【００４９】
LDMOS  Tr．701のチャネルの導電型は、N型でもP型でもが良いがここではN型で説明する。上記分離されたSOI基板領域に、低濃度のN型のドリフト層712、N型のドレイン層705およびソース層706が形成されている。ゲート酸化膜707及びポリシリコンキャップ膜708をホトマスクとして形成されたボディ層709、ボディ層のコンタクト層である710を備える。ドリフト層712及びボディ層709の濃度調整により、ドレイン層705及びソース層706に高電圧を印加しても、電界がドリフト層712とボディ層609に集中せず、ドレイン及びソース間で均等に電界分布することで高破壊耐圧になることを特長としている。LDMOS  Tr．70  1は、本発明を構成する一例であって、構造はその限りでない。
【００５０】
図６の従来構造の例においては、センスMOS  Tr．素子603は、１箇所もしくは2から4箇所に分離されて配置される。なぜなら、構成するLDMOS  Tr．は、周辺部の面積が大きいため、一箇所に集中させたほうが面積効率が高いからである。また、その配置重心は、メインMOS部4と一致させることで、製造プロセスによる大局的なバラツキを低減できる。
【００５１】
一方で、本発明の第１実施形態は、図１に示すようにセンスMOS  Tr．素子部103が可能な限り分割され、メインMOS  Tr．素子部104とユニットセル  105を構成し、それを繰り返し並べることで半導体装置101を構成する。センスMOS  Tr．部を可能な限り分割するとは、例えば提供されているプロセスで許容される最小サイズなどである。
【００５２】
実施例１の構成により、センスMOS  Tr．とメインMOS  Tr．がそれぞれICチップ内均一に分布するため、図5に示すような温度勾配があっても、そのRatio(カレントミラー比)は、温度によらず一定に近づく。
【００５３】
つまり、図5に示すグラフを作成した場合、その直線の傾きは0に近づく。ユニットセル105内のセンスMOS  Tr．部とメインMOS  Tr．部配置は、その距離を最小にすることが望ましい。図1では、センスMOS部のドレイン端子を半分にし、ソース、ドレイン方向に配置したが、その限りでない。
【実施例２】
【００５４】
図8は、実施例２の構成を示したものである。
【００５５】
本実施例では、実施例１の場合と同じ電気的接続を実施し、センスMOS  Tr．素子をできる限り分割する点では共通性がある。
【００５６】
異なる点は、センスMOS  Tr．素子部803，メインMOS  Tr．素子部804で構成するユニット805の配置を１つごとに点対称に配置したことである。これにより、全体のメインMOS  Tr．素子とセンスMOS  Tr．素子の配置重心をICチップ中心に配置することができるため、バラツキ押さえることができる。また、図1の配置と比較して面積を縮小し、コスト低減の効果もある。
【符号の説明】
【００５７】
101  半導体装置  102    シリコン基板  103    分割された１番目のメインMOS  Tr．素子部  104    分割された１番目のセンスMOS  Tr．素子部  105    センスMOS  Tr．とメインMOS  Tr．の繰り返し単位（１組のセル）
102+2N    分割されたN番目のメインMOS  Tr．素子部  103+2N      分割されたN番目のセンスMOS  Tr．素子部
201  ドライバIC  202  外部コントローラIC  203  外部電源(数10V〜数100V)  204  外部負荷(ソレノイドなど)  205  電流検出回路
206  メインMOS  Tr．部
207  センスMOS  Tr．部
208  メインMOS  Tr．部に流れる電流
209  センスMOS  Tr．部に流れる電流
301  ドライバIC  302  メインMOS  Tr．部の領域  303  センスMOS  Tr．部の領域
304  制御回路の領域  305  断面図線
401  パッケージ温度が室温の場合のチャネル温度の分布  402  パッケージ温度が仕様上最大の場合のチャネル温度の分布  501  カレントミラー比のパッケージ温度依存性
601    半導体装置  602    シリコン基板  603    センスMOS  Tr．素子  604    メインMOS  Tr．素子  605    LDMOS  Tr．のドレイン領域
606    LDMOS  Tr．のソース領域
607    LDMOS  Tr．の素子分離領域
608    図7の断面図線
108+N    分割されたN番目のメインMOS  Tr．素子部
701    LDMOS  Tr．  702    SOI基板のBOX酸化膜  703    LOCOS  素子分離  704    埋め込み酸化膜  705    ドレイン拡散領域
706    ソース拡散領域
707    ゲート酸化膜
708    ゲートポリシリコン
709    ボディ拡散領域
710      ボディ拡散領域コンタクト層
711      SOI  支持基盤
712      ドリフト領域
801    半導体装置  802    シリコン基板  803    分割されたセンスMOS  Tr．  804    分割されたメインMOS  Tr．  805    センスMOS  Tr．とメインMOS  Tr．の繰り返し単位（１組のセル）
901  メインMOS  Tr．素子のソース電極端子  902  センスMOS  Tr．素子のソース電極端子  903  分割された１番目のメインMOS  Tr．素子部
904  分割された1番目のセンスMOS  Tr．素子部  905  センスMOS  Tr．素子とメインMOS  Tr．素子のドレイン電極端子  902+2N  分割されたN番目のメインMOS  Tr．素子部  903+2N  分割されたN番目のセンスMOS  Tr．素子部
952  センスMOS  Tr．素子とメインMOS  Tr．素子のゲート電極端子
1001  メインMOS  Tr．素子のソース電極端子  1002  センスMOS  Tr．素子のソース電極端子  1003  センスMOS  Tr．素子とメインMOS  Tr．素子のドレイン電極端子
1004  センスMOS  Tr．素子とメインMOS  Tr．素子のゲート電極端子
1005    センスMOS  Tr．素子  
1008+N  分割されたN番目のメインMOS  Tr．素子部
【図１】
2014187082.tif 000003
【図２】
2014187082.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2014187082.tif 000008
【図７】
2014187082.tif 000009
【図８】
2014187082.tif 000010
【図９】
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【図１０】
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