(57)【要約】【課題】ホールストッパー層の耐圧を確保しつつ、ＩＧＢＴの導通損失およびスイッチングの低損失化および低ノイズ化を図ることができる構造を備えた絶縁ゲート型半導体装置を提供する。【解決手段】ベース層１１を上部層１１ａと下部層１１ｂとを有した構成とし、下部層１１ｂの不純物濃度を上部層１１ａよりも低くする。そして、上部層１１ａと下部層１１ｂとの界面から所定深さのところに、ゲート絶縁膜１６から離間するＮ型のホールストッパー層１９を備える。【選択図】図３２
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板（１０）と、
前記半導体基板（１０）のうちの一面（１０ａ）側に形成されると共にチャネルとして機能する第２導電型のベース層（１１）と、
前記ベース層（１１）を貫通して前記半導体基板（１０）に達するように形成されることにより前記ベース層（１１）を複数に分離し、一方向を長手方向として延設されたトレンチ（１２）と、
複数に分離された前記ベース層（１１）の一部に形成され、当該ベース層（１１）内において前記トレンチ（１２）の側面に接するように形成された第１導電型のエミッタ領域（１４）と、
前記トレンチ（１２）の表面に形成されたゲート絶縁膜（１６）と、
前記トレンチ（１２）内において、前記ゲート絶縁膜（１６）の上に形成されたゲート電極（１７）と、
前記エミッタ領域（１４）に電気的に接続されたエミッタ電極（２１）と、
前記半導体基板（１０）に形成された第２導電型のコレクタ層（２３）と、
前記コレクタ層（２３）の上に形成されたコレクタ電極（２４）と、を備えた絶縁ゲート型半導体装置であって、
前記ベース層（１１）は、
前記半導体基板（１０）の一面（１０ａ）側に位置すると共に、前記エミッタ領域（１４）が形成された第２導電型の上部層（１１ａ）と、
前記上部層（１１ａ）の下に形成されていると共に、前記上部層（１１ａ）よりも不純物濃度が低い第２導電型の下部層（１１ｂ）と、
前記下部層（１１ｂ）に形成されていると共に前記上部層（１１ａ）と前記下部層（１１ｂ）との界面から所定の深さのところに位置しており、少なくとも一部が前記ゲート絶縁膜（１６）と離間している第１導電型のホールストッパー層（１９）と、を備えていることを特徴とする絶縁ゲート型半導体装置。
【請求項２】
第１導電型の半導体基板（１０）と、
前記半導体基板（１０）のうちの一面（１０ａ）側に形成されると共にチャネルとして機能する第２導電型のベース層（１１）と、
前記ベース層（１１）を貫通して前記半導体基板（１０）に達するように形成されることにより前記ベース層（１１）を複数に分離し、一方向を長手方向として延設されたトレンチ（１２）と、
複数に分離された前記ベース層（１１）の一部に形成され、当該ベース層（１１）内において前記トレンチ（１２）の側面に接するように形成された第１導電型のエミッタ領域（１４）と、
前記トレンチ（１２）の表面に形成されたゲート絶縁膜（１６）と、
前記トレンチ（１２）内において、前記ゲート絶縁膜（１６）の上に形成されたゲート電極（１７）と、
前記エミッタ領域（１４）に電気的に接続されたエミッタ電極（２１）と、
前記半導体基板（１０）に形成された第２導電型のコレクタ層（２３）と、
前記コレクタ層（２３）の上に形成されたコレクタ電極（２４）と、を備えた絶縁ゲート型半導体装置であって、
前記ベース層（１１）は、
前記半導体基板（１０）の一面（１０ａ）側に位置すると共に、前記エミッタ領域（１４）が形成された第２導電型の上部層（１１ａ）と、
前記上部層（１１ａ）の下に形成されている第１導電型の中間層（１１ｃ）と、
前記中間層（１１ｃ）の下に形成されていると共に、前記中間層（１１ｃ）よりも不純物濃度が高くなっており、少なくとも一部が前記ゲート絶縁膜（１６）と離間している第１導電型のホールストッパー層（１９）と、
前記ホールストッパー層（１９）の下に形成されていると共に、前記上部層（１１ａ）よりも不純物濃度が低い第２導電型の下部層（１１ｂ）と、を備えていることを特徴とする絶縁ゲート型半導体装置。
【請求項３】
前記エミッタ電極（２１）と前記コレクタ電極（２４）との間において前記ベース層（１１）に電流が流れる部分がＩＧＢＴとして動作する一方、前記エミッタ電極（２１）と前記コレクタ電極（２４）との間において前記ゲート絶縁膜（１６）と前記ホールストッパー層（１９）との間に位置する前記ベース層（１１）の一部をチャネルとするディプレッション型のＭＯＳＦＥＴとして動作するようになっており、
前記ＭＯＳＦＥＴの閾値電圧（Ｖｔ２）が前記ＩＧＢＴの閾値電圧（Ｖｔ１）よりも高いことを特徴とする請求項１または２に記載の絶縁ゲート型半導体装置。
【請求項４】
前記ゲート絶縁膜（１６）は、前記トレンチ（１２）の深さ方向において、前記ホールストッパー層（１９）が位置していると共に離間している深さのところの第１の厚みが前記トレンチ（１２）の開口側の第２の厚みよりも厚く形成されていることを特徴とする請求項１ないし３のいずれか１つに記載の絶縁ゲート型半導体装置。
【請求項５】
隣同士に配置されたトレンチ（１２）の一方に形成されたゲート絶縁膜（１６）の厚みが、他方のトレンチ（１２）に形成されたゲート絶縁膜（１６）の厚みよりも厚くなっており、
前記エミッタ領域（１４）は、前記他方のトレンチ（１２）に薄く形成されたゲート絶縁膜（１６）に接触するように前記ベース層（１１）に形成されており、
前記ホールストッパー層（１９）は、前記他方のトレンチ（１２）に形成されたゲート絶縁膜（１６）と接触し、前記一方のトレンチ（１２）に形成されたゲート絶縁膜（１６）と離間していることを特徴とする請求項１ないし３のいずれか１つに記載の絶縁ゲート型半導体装置。
【請求項６】
前記エミッタ領域（１４）は、隣同士に配置されたトレンチ（１２）の一方には接しておらずに他方に接触するように前記ベース層（１１）に形成されており、
前記ホールストッパー層（１９）は、前記一方のトレンチ（１２）に形成されたゲート絶縁膜（１６）と、前記他方のトレンチ（１２）に形成されたゲート絶縁膜（１６）と、の両方に接触しており、
前記２つのベース層（１１）を分離するトレンチ（１２）のうち前記エミッタ領域（１４）が接していない前記一方のトレンチ（１２）の内部に形成されたゲート電極（１７ａ）は、前記他方のトレンチ（１２）に形成されたゲート電極（１７ｂ）とは別電極となっていると共にマイナスのバイアスおよび前記エミッタ電極（２１）の電位を印加できるようになっていることを特徴とする請求項１ないし３のいずれか１つに記載の絶縁ゲート型半導体装置。
【請求項７】
前記ベース層（１１）は、当該ベース層（１１）の表層部に、当該ベース層（１１）よりも不純物濃度が高い第２導電型のボディ領域（１５）を備えており、
前記エミッタ領域（１４）は、前記トレンチ（１２）の延設方向に沿って形成されており、
前記ボディ領域（１５）は、一部が前記トレンチ（１２）の延設方向に沿って形成されており、他の部分が前記トレンチ（１２）の延設方向の途中で隣同士のトレンチ（１２）の各ゲート絶縁膜（１６）にそれぞれ接触するように前記トレンチ（１２）の延設方向に垂直な方向に沿って形成されていると共に前記エミッタ領域（１４）よりも深く形成されており、
前記ホールストッパー層（１９）は、前記トレンチ（１２）の延設方向に沿って形成されていると共に、前記トレンチ（１２）の延設方向の一方の端部が前記ボディ領域（１５）の下方で途切れていることを特徴とする請求項１ないし６のいずれか１つに記載の絶縁ゲート型半導体装置。
【請求項８】
前記ゲート電極（１７）は、前記トレンチ（１２）の底部側に位置すると共に第２導電型の半導体材料で形成された第１ゲート電極（１７ａ）と、前記トレンチ（１２）の開口側に位置すると共に前記ゲート絶縁膜（１６）の一部を介して前記第１ゲート電極（１７ａ）の上方に形成された第２ゲート電極（１７ｂ）と、のダブルゲート構造になっているものが含まれており、
前記ベース層（１１）は、前記半導体基板（１０）の一面（１０ａ）を基準として前記第２ゲート電極（１７ｂ）の最も深い位置よりも浅い深さで形成されていると共に、前記トレンチ（１２）の延設方向の途中に位置する一部が前記第１ゲート電極（１７ａ）に達する深さまで形成されていることを特徴とする請求項１ないし３のいずれか１つに記載の絶縁ゲート型半導体装置。
【請求項９】
前記ゲート電極（１７）は、全て、前記第１ゲート電極（１７ａ）および前記第２ゲート電極（１７ｂ）のダブルゲート構造になっていることを特徴とする請求項８に記載の絶縁ゲート型半導体装置。
【請求項１０】
前記第１ゲート電極（１７ａ）には、前記第２ゲート電極（１７ｂ）と同電位、マイナスのバイアス、およびエミッタ電極（２１）の電位のいずれかが印加されるようになっていることを特徴とする請求項８または９に記載の絶縁ゲート型半導体装置。
【請求項１１】
前記コレクタ層（２３）の一部が第１導電型のカソード層（２８）とされており、
前記半導体基板（１０）の一面（１０ａ）の面方向において、前記コレクタ層（２３）が形成された領域がＩＧＢＴ素子として動作する領域とされ、前記カソード層（２８）が形成された領域がダイオード素子として動作する領域とされることを特徴とする請求項１ないし１０のいずれか１つに記載の絶縁ゲート型半導体装置。
【請求項１２】
前記フロート層（１８）とされるベース層（１１）の不純物濃度は、前記フロート層（１８）のうち前記ホールストッパー層（１９）よりも前記半導体基板（１０）の一面（１０ａ）側の不純物濃度が４×１０17／ｃｍ3以下になっていることを特徴とする請求項１ないし１１のいずれか１つに記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
従来より、ＩＧＢＴ素子を備えた半導体装置が、例えば特許文献１で提案されている。具体的に、特許文献１では、Ｎ型のドリフト領域の表層部にＰ型のボディ領域が形成され、ボディ領域を貫通してドリフト領域に達する複数のトレンチが形成されている。トレンチの壁面にはゲート絶縁膜が形成され、ゲート絶縁膜の上にゲート電極が形成されている。
【０００３】
そして、トレンチによってＰ型のボディ領域は複数の半導体領域に分離される。そして、一方の半導体領域にはＰ型のボディ領域、Ｐ＋型のエミッタ領域、およびＮ＋型のエミッタ領域が形成されている。また、他方の半導体領域にはＰ型のボディ領域、Ｐ＋型のエミッタ領域、およびＮ型のホールストッパー層が形成されている。ホールストッパー層は他方の半導体領域を形成する２つのトレンチとそれぞれ離間して接触しておらず、ホールストッパー層とトレンチとの間にはボディ領域の一部が位置している。
【０００４】
さらに、トレンチを覆うように層間絶縁膜が形成され、この層間絶縁膜を覆うようにエミッタ電極が形成されている。これにより、エミッタ電極は、各半導体領域に形成されたエミッタ領域とそれぞれ接触している。
【０００５】
このような構成によると、他方の半導体領域では、ＩＧＢＴ素子のオン動作時にゲート絶縁膜とホールストッパー層との間に電子が蓄積されて反転層が形成されるので、ドリフト領域に蓄積されたホールはホールストッパー層によってエミッタ電極への流出が抑制される。また、ＩＧＢＴ素子のオフ動作時にゲート絶縁膜とホールストッパー層との間の電子が消滅してドリフト領域のホールがエミッタ電極に流れる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２２１３７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記従来の技術において、ホールストッパー層の不純物濃度を高くすると、他方の半導体領域のフローティング効果が高まるため、ＩＧＢＴ素子のキャリア蓄積効果を高くすることができる。しかし、単純にキャリア蓄積効果だけを目的としてホールストッパー層の不純物濃度を高くすると、ＩＧＢＴのサージと損失のトレードオフや耐量（逆バイアス安全動作領域（Reverse bias safe operation area；ＲＢＳＯＡ）等）が悪くなってしまうという問題がある。
【０００８】
本発明は上記点に鑑み、ＩＧＢＴの耐量を確保しつつ、ＩＧＢＴのスイッチングおよび導通損失の低損失化および低ノイズ化を図ることができる構造を備えた絶縁ゲート型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明では、第１導電型の半導体基板（１０）と、半導体基板（１０）のうちの一面（１０ａ）側に形成されると共にチャネルとして機能する第２導電型のベース層（１１）と、ベース層（１１）を貫通して半導体基板（１０）に達するように形成されることによりベース層（１１）を複数に分離し、一方向を長手方向として延設されたトレンチ（１２）と、を備えている。
【００１０】
また、複数に分離されたベース層（１１）の一部に形成され、当該ベース層（１１）内においてトレンチ（１２）の側面に接するように形成された第１導電型のエミッタ領域（１４）と、トレンチ（１２）の表面に形成されたゲート絶縁膜（１６）と、トレンチ（１２）内において、ゲート絶縁膜（１６）の上に形成されたゲート電極（１７）と、を備えている。
【００１１】
さらに、エミッタ領域（１４）に電気的に接続されたエミッタ電極（２１）と、半導体基板（１０）に形成された第２導電型のコレクタ層（２３）と、コレクタ層（２３）の上に形成されたコレクタ電極（２４）と、を備えた絶縁ゲート型半導体装置であって、以下の点を特徴としている。
【００１２】
すなわち、ベース層（１１）は、半導体基板（１０）の一面（１０ａ）側に位置すると共に、エミッタ領域（１４）が形成された第２導電型の上部層（１１ａ）と、上部層（１１ａ）の下に形成されていると共に、上部層（１１ａ）よりも不純物濃度が低い第２導電型の下部層（１１ｂ）と、を備えている。また、ベース層（１１）は、下部層（１１ｂ）に形成されていると共に上部層（１１ａ）と下部層（１１ｂ）との界面から所定の深さのところに位置しており、少なくとも一部がゲート絶縁膜（１６）と離間している第１導電型のホールストッパー層（１９）を備えていることを特徴とする。
【００１３】
一方、請求項２に記載の発明では、ベース層（１１）は、半導体基板（１０）の一面（１０ａ）側に位置すると共に、エミッタ領域（１４）が形成された第２導電型の上部層（１１ａ）と、上部層（１１ａ）の下に形成されている第１導電型の中間層（１１ｃ）と、を備えている。また、ベース層（１１）は、中間層（１１ｃ）の下に形成されていると共に、中間層（１１ｃ）よりも不純物濃度が高くなっており、少なくとも一部がゲート絶縁膜（１６）と離間している第１導電型のホールストッパー層（１９）と、ホールストッパー層（１９）の下に形成されていると共に、上部層（１１ａ）よりも不純物濃度が低い第２導電型の下部層（１１ｂ）と、を備えていることを特徴とする。
【００１４】
請求項１または請求項２によると、ベース層（１１）に備えられたホールストッパー層（１９）によって、ＩＧＢＴのオン時にベース層（１１）においてゲート絶縁膜（１６）とホールストッパー層（１９）との隙間に反転層が形成される。これにより、反転層とホールストッパー層（１９）とが電位の壁となって機能するため、ベース層（１１）に流れるホールの流れを抑制してホール蓄積効果を高めることができ、ひいてはＩＧＢＴのオン電圧を低減することができる。
【００１５】
請求項３に記載の発明では、エミッタ電極（２１）とコレクタ電極（２４）との間においてベース層（１１）に電流が流れる部分がＩＧＢＴとして動作する一方、エミッタ電極（２１）とコレクタ電極（２４）との間においてゲート絶縁膜（１６）とホールストッパー層（１９）との間に位置するベース層（１１）の一部をチャネルとするディプレッション型のＭＯＳＦＥＴとして動作するようになっており、ＭＯＳＦＥＴの閾値電圧（Ｖｔ２）がＩＧＢＴの閾値電圧（Ｖｔ１）よりも高いことを特徴とする。
【００１６】
このように、ＭＯＳＦＥＴの閾値電圧（Ｖｔ２）がＩＧＢＴの閾値電圧（Ｖｔ１）よりも高いので、ＩＧＢＴよりも先にＭＯＳＦＥＴがオン（導通）する。このため、ゲート絶縁膜（１６）とホールストッパー層（１９）との隙間に形成された反転層が消滅するので、半導体基板（１０）に蓄積されたホールをＩＧＢＴがオフする前に当該隙間を介してエミッタ電極（２１）に抜き出すことができる。したがって、ＩＧＢＴのスイッチングスピードを速くすることができ、スイッチングの低損失化およびサージの低減を図ることができる。
【００１７】
請求項４に記載の発明では、ゲート絶縁膜（１６）は、トレンチ（１２）の深さ方向において、ホールストッパー層（１９）が位置していると共に離間している深さのところの第１の厚みがトレンチ（１２）の開口側の第２の厚みよりも厚く形成されていることを特徴とする。このように、ゲート絶縁膜（１６）の厚みを制御することにより、ＭＯＳＦＥＴの閾値電圧Ｖｔ２をＩＧＢＴの閾値電圧Ｖｔ１よりも高くすることができる。
【００１８】
請求項５に記載の発明では、隣同士に配置されたトレンチ（１２）の一方に形成されたゲート絶縁膜（１６）の厚みが、他方のトレンチ（１２）に形成されたゲート絶縁膜（１６）の厚みよりも厚くなっており、エミッタ領域（１４）は、他方のトレンチ（１２）に薄く形成されたゲート絶縁膜（１６）に接触するようにベース層（１１）に形成されている。そして、ホールストッパー層（１９）は、他方のトレンチ（１２）に形成されたゲート絶縁膜（１６）と接触し、一方のトレンチ（１２）に形成されたゲート絶縁膜（１６）と離間していることを特徴とする。このように、エミッタ領域（１４）を間引きした構造としても良い。
【００１９】
請求項６に記載の発明では、エミッタ領域（１４）は、隣同士に配置されたトレンチ（１２）の一方には接しておらずに他方に接触するようにベース層（１１）に形成されており、ホールストッパー層（１９）は、一方のトレンチ（１２）に形成されたゲート絶縁膜（１６）と、他方のトレンチ（１２）に形成されたゲート絶縁膜（１６）と、の両方に接触している。そして、２つのベース層（１１）を分離するトレンチ（１２）のうちエミッタ領域（１４）が接していない一方のトレンチ（１２）の内部に形成されたゲート電極（１７ａ）は、他方のトレンチ（１２）に形成されたゲート電極（１７ｂ）とは別電極となっていると共にマイナスのバイアスおよびエミッタ電極（２１）のエミッタ電位を印加できるようになっていることを特徴とする。
【００２０】
このように、一方のトレンチ（１２）の内部に形成されたゲート電極（１７）にマイナスのバイアスが印加されると、一方のトレンチ（１２）の壁面に沿ってベース層（１１）の一部が反転層に変化するので、スイッチング時にホールストッパー層（１９）の下部に位置する下部層（１１ｂ）を確実にＧＮＤに落とすことができるので、当該下部層（１１ｂ）がフローティングになってしまうことを防止できる。
【００２１】
請求項７に記載の発明では、ベース層（１１）は、当該ベース層（１１）の表層部に、当該ベース層（１１）よりも不純物濃度が高い第２導電型のボディ領域（１５）を備えており、エミッタ領域（１４）は、トレンチ（１２）の延設方向に沿って形成されている。そして、ボディ領域（１５）は、一部がトレンチ（１２）の延設方向に沿って形成されており、他の部分がトレンチ（１２）の延設方向の途中で隣同士のトレンチ（１２）の各ゲート絶縁膜（１６）にそれぞれ接触するようにトレンチ（１２）の延設方向に垂直な方向に沿って形成されていると共にエミッタ領域（１４）よりも深く形成されている。さらに、ホールストッパー層（１９）は、トレンチ（１２）の延設方向に沿って形成されていると共に、トレンチ（１２）の延設方向の一方の端部がボディ領域（１５）の下方で途切れていることを特徴とする。
【００２２】
これにより、スイッチング時にホールストッパー層（１９）より下に位置する下部層（１１ｂ）を確実にＧＮＤに落とすことができるので、当該下部層（１１ｂ）がフローティングになってしまうことを防止できる。
【００２３】
請求項８に記載の発明では、ゲート電極（１７）は、トレンチ（１２）の底部側に位置すると共に第２導電型の半導体材料で形成された第１ゲート電極（１７ａ）と、トレンチ（１２）の開口側に位置すると共にゲート絶縁膜（１６）の一部を介して第１ゲート電極（１７ａ）の上方に形成された第２ゲート電極（１７ｂ）と、のダブルゲート構造になっているものが含まれている。そして、ベース層（１１）は、半導体基板（１０）の一面（１０ａ）を基準として第２ゲート電極（１７ｂ）の最も深い位置よりも浅い深さで形成されていると共に、トレンチ（１２）の延設方向の途中に位置する一部が第１ゲート電極（１７ａ）に達する深さまで形成されている構造とすることもできる。
【００２４】
請求項９に記載の発明のように、請求項８に記載の発明において、ゲート電極（１７）は、全て、第１ゲート電極（１７ａ）および第２ゲート電極（１７ｂ）のダブルゲート構造になっている構造としても良い。
【００２５】
さらに、請求項１０に記載の発明のように、請求項８または９に記載の発明において、第１ゲート電極（１７ａ）は、第２ゲート電極（１７ｂ）と同電位にしても良いし、状況に応じてマイナスのバイアスを印加できるように第２ゲート電極（１７ｂ）とは別電位のゲート電極にするか、または常にエミッタ接地される構成としても良い。
【００２６】
請求項１１に記載の発明では、コレクタ層（２３）の一部が第１導電型のカソード層（２８）とされている。そして、半導体基板（１０）の一面（１０ａ）の面方向において、コレクタ層（２３）が形成された領域がＩＧＢＴ素子として動作する領域とされ、カソード層（２８）が形成された領域がダイオード素子として動作する領域とされることを特徴とする。これにより、カソード層（２８）が形成された領域をダイオード素子として使用することができる。
【００２７】
そして、請求項１２に記載の発明のように、フロート層（１８）とされるベース層（１１）の不純物濃度は、フロート層（１８）のうちホールストッパー層（１９）よりも半導体基板（１０）の一面（１０ａ）側の不純物濃度が４×１０17／ｃｍ3以下になっていることが好ましい。これにより、ホールストッパー層（１９）の不純物濃度を高くしなくてもオン電圧を下げることができる。
【００２８】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１実施形態に係る絶縁ゲート型半導体装置の一部断面図である。
【図２】図１に示される最小基本構造を繰り返しミラー反転させた断面図である。
【図３】絶縁ゲート型半導体装置の動作波形を示した図である。
【図４】絶縁ゲート型半導体装置によって得られるスイッチング波形を示した図である。
【図５】絶縁ゲート型半導体装置の静特性を示した図である。
【図６】ＩＧＢＴのオフ時のスイッチング波形を示した図である。
【図７】ＩＧＢＴのオン時のスイッチング波形を示した図である。
【図８】ホールストッパー層の耐圧をシミュレーションした結果を示す図である。
【図９】本発明の第２実施形態に係る絶縁ゲート型半導体装置の断面図である。
【図１０】図９に示される絶縁ゲート型半導体装置のホールストッパー層の形成工程を示した図である。
【図１１】図１０に続く形成工程を示した図である。
【図１２】本発明の第３実施形態に係る絶縁ゲート型半導体装置の断面図である。
【図１３】本発明の第４実施形態に係る絶縁ゲート型半導体装置の断面図である。
【図１４】本発明の第５実施形態に係る絶縁ゲート型半導体装置の断面図である。
【図１５】本発明の第６実施形態に係る絶縁ゲート型半導体装置の断面図である。
【図１６】本発明の第７実施形態に係る絶縁ゲート型半導体装置の一部断面図である。
【図１７】図１６のＡ−Ａ’プロファイルを示した図である。
【図１８】図１７のプロファイルにおいて、ホールストッパー層の不純物濃度を変化させたときのゲート電圧（Ｖｇ）が１５ＶのときのＩ−Ｖ波形を示した図である。
【図１９】図１６の構造において、耐圧が１２００Ｖのときのホールストッパー層の電位を示した図である。
【図２０】ホールストッパー層に対するフロート層の不純物濃度とホールストッパー層の深さＷ１の関係を示した図である。
【図２１】本発明の第８実施形態に係る絶縁ゲート型半導体装置の一部断面図である。
【図２２】本発明の第９実施形態に係る絶縁ゲート型半導体装置の一部断面図である。
【図２３】本発明の第１０実施形態に係る絶縁ゲート型半導体装置の一部断面図である。
【図２４】本発明の第１１実施形態に係る絶縁ゲート型半導体装置の一部断面図である。
【図２５】本発明の第１２実施形態に係る絶縁ゲート型半導体装置の一部断面図である。
【図２６】ホールストッパー層の平面レイアウトの一例を示した図である。
【図２７】本発明の第１３実施形態に係る絶縁ゲート型半導体装置の一部断面図である。
【図２８】本発明の第１４実施形態に係る絶縁ゲート型半導体装置の一部断面図である。
【図２９】本発明の第１５実施形態に係る絶縁ゲート型半導体装置の一部断面図である。
【図３０】本発明の第１６実施形態に係る絶縁ゲート型半導体装置の一部断面図である。
【図３１】本発明の第１７実施形態に係る絶縁ゲート型半導体装置の一部断面図である。
【図３２】本発明の第１８実施形態において、チャネル層にホールストッパー層を設けた構造を示した断面図である。
【図３３】図３２のＢ−Ｂ’プロファイルを示した図である。
【図３４】図３３のプロファイルにおいて、ホールストッパー層の不純物濃度を変化させたときのゲート電圧（Ｖｇ）が１５ＶのときのＩ−Ｖ波形を示した図である。
【図３５】図３２の構造において、耐圧が１２００Ｖのときのホールストッパー層の電位を示した図である。
【図３６】ホールストッパー層の不純物濃度を変化させたときの耐圧波形を示した図である。
【図３７】第１８実施形態に係る絶縁ゲート型半導体装置の一部断面斜視図である。
【図３８】本発明の第１９実施形態に係る絶縁ゲート型半導体装置のプロファイルを示した図である。
【図３９】本発明の第２０実施形態に係る絶縁ゲート型半導体装置の一部断面図である。
【図４０】本発明の第２１実施形態に係る絶縁ゲート型半導体装置の一部断面図である。
【図４１】本発明の第２２実施形態に係る絶縁ゲート型半導体装置の一部断面図である。
【図４２】第２３実施形態に係る絶縁ゲート型半導体装置の一部断面斜視図である。
【図４３】（ａ）は図４２のＣ−Ｃ’断面図であり、（ｂ）は図４２のＤ−Ｄ’断面図である。
【図４４】本発明の第２４実施形態に係る絶縁ゲート型半導体装置の一部断面図である。
【発明を実施するための形態】
【００３０】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるＮ型、Ｎ−型、Ｎ＋型は本発明の第１導電型に対応し、Ｐ＋型、Ｐ型、Ｐ−型は本発明の第２導電型に対応している。
【００３１】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される絶縁ゲート型半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として用いられるものである。
【００３２】
図１は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図である。この図に示されるように、ドリフト層として機能するＮ−型の半導体基板１０のうちの一面１０ａ側には、所定厚さのＰ型のベース層１１が形成されている。さらに、ベース層１１を貫通して半導体基板１０まで達するように複数個のトレンチ１２が形成されており、このトレンチ１２によってベース層１１が複数個に分離されている。そして、複数に分離されたベース層１１の一部がＰ−型とされている。したがって、ベース層１１はＰ型の領域とＰ−型の領域との２つの不純物濃度の領域が存在していている。
【００３３】
トレンチ１２は、半導体基板１０の一面１０ａの面方向のうち一方向を長手方向とし、この長手方向に平行に延設されている。トレンチ１２は例えば複数個等間隔に平行に形成されている。
【００３４】
そして、隣接するトレンチ１２同士の間に配置されているベース層１１（すなわち、環状のトレンチ１２に囲まれていないベース層１１）は、チャネル領域を構成するＰ型のチャネル層１３である。このチャネル層１３の表層部に、Ｎ＋型のエミッタ領域１４が形成されている。また、チャネル層１３には、当該チャネル層１３の上部層に、エミッタ領域１４に挟まれるようにＰ＋型のボディ領域１５が形成されている。
【００３５】
Ｎ＋型のエミッタ領域１４は、Ｎ−型の半導体基板１０よりも高不純物濃度で構成され、ベース層１１内において終端しており、かつ、トレンチ１２の側面に接するように配置されている。一方、Ｐ＋型のボディ領域１５は、Ｐ型のチャネル層１３よりも高不純物濃度で構成され、エミッタ領域１４と同様に、ベース層１１内において終端している。
【００３６】
より詳しくは、エミッタ領域１４は、トレンチ１２間の領域において、トレンチ１２の長手方向に沿ってトレンチ１２の側面に接するように棒状に延設され、トレンチ１２の先端よりも内側で終端した構造とされている。また、ボディ領域１５は、２つのエミッタ領域１４に挟まれてトレンチ１２の長手方向（つまりエミッタ領域１４）に沿って棒状に延設されている。
【００３７】
各トレンチ１２内は、各トレンチ１２の内壁表面を覆うように形成されたゲート絶縁膜１６と、このゲート絶縁膜１６の上に形成されたＮ型のポリシリコン等により構成されるゲート電極１７とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。ゲート電極１７は、トレンチ１２の長手方向に沿って形成され、図示しない配線部に接続されている。
【００３８】
また、環状構造を構成するトレンチ１２に囲まれたベース層１１、すなわちエミッタ領域１４が形成されていないベース層１１が、Ｐ型のチャネル層１３よりも不純物濃度が低いＰ−型のフロート層１８である。具体的に、Ｐ型のチャネル層１３の不純物濃度は例えば２×１０17／ｃｍ3であり、Ｐ−型のフロート層１８の不純物濃度は例えば１×１０16／ｃｍ3である。
【００３９】
このように、ベース層１１はトレンチ１２により分割され、複数のベース層１１のうち、エミッタ領域１４が形成されたものがチャネル層１３として機能すると共に、エミッタ領域１４が形成されていないものがフロート層１８として機能する。そして、複数に分割されたベース層１１に交互にエミッタ領域１４が形成されることで、チャネル層１３とフロート層１８とが所定の配置順すなわち交互に繰り返し配置される。
【００４０】
ここで、トレンチ１２の側面に形成されたゲート絶縁膜１６の厚みはチャネル層１３に接触する部分とフロート層１８に接触する部分とで異なっている。具体的に、本実施形態では、例えば１つのフロート層１８が一方のチャネル層１３と他方のチャネル層１３との間に位置する状態になっている。そして、一方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６のうちのフロート層１８に接触する部分の厚みが、一方のチャネル層１３に接触する部分の厚みよりも厚くなっている。同様に、他方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６のうちのフロート層１８に接触する部分の厚みが、他方のチャネル層１３に接触する部分の厚みよりも厚くなっている。
【００４１】
これにより、１つのトレンチ１２に形成されたゲート絶縁膜１６の厚みは、チャネル層１３側とフロート層１８側とで異なり、フロート層１８に接触するゲート絶縁膜１６の厚みがチャネル層１３に接触するゲート絶縁膜１６の厚みよりも厚い。
【００４２】
そして、ベース層１１のうちのフロート層１８には、半導体基板１０の一面１０ａを基準とした所定の深さのところに半導体基板１０の一面１０ａから離間したＮ型のホールストッパー層１９が形成されている。すなわち、半導体基板１０の一面１０ａとホールストッパー層１９との間にはフロート層１８の一部が存在するように、ホールストッパー層１９が形成されている。このホールストッパー層１９はベース層１１のうちフロート層１８のみに形成され、ベース層１１のうちチャネル層１３には形成されていない。また、ホールストッパー層１９は、トレンチ１２の深さ方向においてはフロート層１８の表面側に位置している。このようなホールストッパー層１９の不純物濃度は、例えば１×１０18／ｃｍ3程度である。
【００４３】
さらに、ホールストッパー層１９は、一方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、他方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、の両方に接触していない。すなわち、ホールストッパー層１９はその端部がゲート絶縁膜１６から離間するようにフロート層１８に形成されている。このホールストッパー層１９とゲート絶縁膜１６との隙間はゲート電極１７にゲート電圧が印加された際にフロート層１８に形成される反転層および空乏層の幅に基づいて決定される。この隙間は、例えば１００ｎｍ以下が好ましく、３０ｎｍ以下が望ましい。
【００４４】
また、ベース層１１の上にはＢＰＳＧ等の層間絶縁膜２０が形成されている。そして、層間絶縁膜２０にはコンタクトホール２０ａが形成されており、Ｎ＋型のエミッタ領域１４の一部、Ｐ＋型のボディ領域１５、およびフロート層１８が層間絶縁膜２０から露出している。そして、層間絶縁膜２０の上にエミッタ電極２１が形成されると共にコンタクトホール２０ａを通じてエミッタ電極２１がＮ＋型のエミッタ領域１４、Ｐ＋型のボディ領域１５、およびフロート層１８に電気的に接続されている。言い換えると、エミッタ電極２１は、エミッタ領域１４とフロート層１８との両方に電気的に接続されている。
【００４５】
一方、Ｎ−型の半導体基板１０のうち、一面１０ａとは反対側の他面１０ｂ側にＮ＋型のフィールドストップ層２２が形成されている。また、このフィールドストップ層２２の上にＰ＋型のコレクタ層２３が形成され、コレクタ層２３の上にコレクタ電極２４が形成されている。
【００４６】
図２は、図１に示される最小基本構造を繰り返しミラー反転させた断面図である。そして、エミッタ電極２１とコレクタ電極２４との間においてチャネル層１３に電流が流れる部分がＩＧＢＴとして動作する。また、エミッタ電極２１とコレクタ電極２４との間において、ゲート絶縁膜１６とホールストッパー層１９との間に位置するフロート層１８の一部をチャネルとする部分がＭＯＳＦＥＴとして動作する。特に、ＭＯＳＦＥＴはディプレッション型であり、例えばゲート電圧が１５Ｖになるとオフするように動作する。
【００４７】
このように、半導体基板１０には、ＩＧＢＴとダミー素子（ＭＯＳＦＥＴ）とが交互に配置されている。このため、本実施形態に係る絶縁ゲート型半導体装置は、間引き型のＩＧＢＴ素子を備えた装置であると言える。
【００４８】
また、上述のように、ゲート絶縁膜１６のうちフロート層１８に接触する部分の厚みがチャネル層１３に接触する部分の厚みよりも厚いので、ＭＯＳＦＥＴの閾値電圧Ｖｔ２がＩＧＢＴの閾値電圧Ｖｔ１よりも高くなっている。例えば、ＩＧＢＴの閾値電圧Ｖｔ１は６Ｖ程度に設定されており、ＭＯＳＦＥＴの閾値電圧Ｖｔ２はＩＧＢＴの駆動電流における大電流Ｖｔｈより大きくＩＧＢＴオン時にゲート電極１７に印加される電圧より小さいすなわち１２Ｖ〜１５Ｖ程度に設定されている。以上が、本実施形態に係る絶縁ゲート型半導体装置の構造である。
【００４９】
次に、上記の絶縁ゲート型半導体装置の製造方法について説明する。まず、Ｎ−型のウェハを用意し、ウェハの表面側にベース層１１としてＰ型の領域とＰ−型の領域とを形成する。なお、ベース層１１の形成については、先にウェハの表面側にＰ−型の層を形成しておき、マスク等を用いてイオン注入等することでＰ型の領域を形成しても良い。また、マスクを用いることで、Ｐ型の領域とＰ−型の領域とを別々に形成しても良い。
【００５０】
そして、ウェハにトレンチゲート構造を形成する。トレンチゲート構造の具体的な製造工程に関しては、周知なものと同様であり、詳しく説明しないが、ベース層１１を貫通して半導体基板１０に達するようにトレンチ１２を形成し、このトレンチ１２の内壁表面にゲート絶縁膜１６とゲート電極１７となるポリシリコンとを形成する。なお、トレンチ１２の側面にゲート絶縁膜１６を形成する際にはチャネル層１３側とフロート層１８側とで厚みが異なるように制御する。
【００５１】
続いて、Ｎ＋型のエミッタ領域１４の形成予定領域が開口するマスクをウェハの上に配置した後、そのマスクを用いてＮ型不純物のイオン注入を行う。また、先程使用したマスクを除去した後、新たにＰ＋型のボディ領域１５の形成予定領域が開口するマスクをウェハの上に配置し、さらにそのマスクを用いてＰ型不純物のイオン注入を行う。そして、再びマスクを除去した後、熱処理にて注入された不純物を活性化させることにより、Ｎ＋型のエミッタ電極２１およびＰ＋型のボディ領域１５を形成する。
【００５２】
続いて、マスクを用いたイオン注入と熱処理により、ベース層１１のうちフロート層１８となる領域にホールストッパー層１９を形成する。例えば、ドーパントであるＰ（リン）をイオン注入し、９００℃以上の熱処理で活性化させる。このようにして、フロート層１８にホールストッパー層１９を形成する。
【００５３】
この後、ベース層１１の上に層間絶縁膜２０を形成し、この層間絶縁膜２０にＮ＋型のエミッタ領域１４の一部、Ｐ＋型のボディ領域１５、およびフロート層１８が露出するようにコンタクトホール２０ａを形成する。これにより、エミッタ電極２１とフロート層１８とが電気的に接続される。なお、エミッタ電極２１の形成と同時に、図示しない配線部等も形成する。
【００５４】
さらに、ウェハの裏面にＮ型のフィールドストップ層２２を形成し、フィールドストップ層２２の上にＰ型のコレクタ層２３を形成する。そして、コレクタ層２３の上にコレクタ電極２４を形成し、ウェハを個々にダイシングカットすることで絶縁ゲート型半導体装置が完成する。
【００５５】
続いて、上記構成の絶縁ゲート型半導体装置の動作について、図３を参照して説明する。図３は、絶縁ゲート型半導体装置の動作波形を示した図である。なお、図３に示される波形は、評価サンプルとしての絶縁ゲート型半導体装置のコレクタに例えば６５０Ｖを印加し、エミッタをグランドに接続し、ゲート電極１７にゲート電圧を印加するように回路構成した状態で測定した波形である。
【００５６】
図３において、横軸は時間、縦軸は電圧または電流を示している。Ｖｇｅはエミッターゲート間電圧すなわちゲート電圧である。また、Ｉｃはコレクタからエミッタに流れるコレクタ電流であり、Ｖｃｅはコレクターエミッタ間の電圧すなわちコレクタ電圧である。
【００５７】
図３に示されるように、ゲート電圧ＶｇｅがＭＯＳＦＥＴの閾値電圧Ｖｔ２よりも高い状態では、ディプレッション型のＭＯＳＦＥＴはオフ状態となっている。すなわち、フロート層１８においてゲート絶縁膜１６とホールストッパー層１９との間に反転層が形成される。これにより、反転層とホールストッパー層１９とが電位の壁となって機能するため、フロート層１８に流れるホールの流れを抑制することができる。その結果、半導体基板１０にホールが蓄積されるため、ＩＧＢＴのオン電圧を低減することができる。
【００５８】
時点Ｔ１でゲート電圧ＶｇｅがＭＯＳＦＥＴの閾値電圧Ｖｔ２を下回ると、ＭＯＳＦＥＴがオンする。すなわち、フロート層１８に形成されていた反転層が消える。このため、フロート層１８はエミッタ電極２１に接地された状態となる。これにより、半導体基板１０に蓄積されたホールをＩＧＢＴがオフする前にゲート絶縁膜１６とホールストッパー層１９との隙間を介してエミッタ電極２１に抜き出すことができる。したがって、ＩＧＢＴのスイッチングスピードを速くすることができ、低スイッチング損失化を図ることができる。そして、ゲート電圧ＶｇｅがＩＧＢＴの閾値電圧Ｖｔ１を下回る時点Ｔ２までが遷移期間となる。
【００５９】
時点Ｔ１と時点Ｔ２との間の遷移期間では、コレクタ電流Ｉｃは一定であるが、コレクタ電圧Ｖｃｅが上昇し始める。
【００６０】
時点Ｔ２でゲート電圧ＶｇｅがＩＧＢＴの閾値電圧Ｖｔ１を下回ると、ＩＧＢＴがオフされ、絶縁ゲート型半導体装置に流れていたコレクタ電流Ｉｃが緩やかに０になる。また、コレクタ電圧Ｖｃｅは、多少のサージを伴うが、その後一定になる。
【００６１】
この後、ゲート電圧Ｖｇｅが上昇し始め、時点Ｔ３でＩＧＢＴの閾値電圧Ｖｔ１を上回るとＩＧＢＴがオンし、コレクタ電流Ｉｃが流れ始める。コレクタ電流Ｉｃは多少のオーバーシュートを伴うが、その後一定になる。また、ＩＧＢＴのオンと共にコレクタ電流Ｉｃが流れ始めるため、コレクタ電圧Ｖｃｅは下降する。
【００６２】
時点Ｔ３を経過した後では、ゲート電圧ＶｇｅはＭＯＳＦＥＴの閾値電圧Ｖｔ２を上回っていない。このため、フロート層１８に反転層は形成されず、引き続きフロート層１８がエミッタ電極２１に接地された状態が維持されている。
【００６３】
そして、時点Ｔ４になると、ゲート電圧ＶｇｅがＭＯＳＦＥＴの閾値電圧Ｖｔ２を上回るため、ディプレッション型のＭＯＳＦＥＴがオフする。これにより、フロート層１８においてゲート絶縁膜１６とホールストッパー層１９との間に反転層が形成され、ホールの蓄積効果が発揮される。時点Ｔ４を経過した後は、再び時点Ｔ１に戻り、ＩＧＢＴのオン／オフを繰り返す動作を行う。
【００６４】
上記のような動作を行う絶縁ゲート型半導体装置において、発明者らはスイッチング波形、静特性、ＩＧＢＴのオン／オフのスイッチング波形の各特性を従来の構造と本件の構造を比較しつつ調べた。そのシミュレーション結果を図４〜図８に示す。
【００６５】
なお、以下の各図において「従来」とは、トレンチの表面に形成されたゲート絶縁膜１６の膜厚が一定である構造である。一方、「Ｖｔ大」とは、上述のように、フロート層１８に接触するゲート絶縁膜１６の膜厚をチャネル層１３に接触するゲート絶縁膜１６の膜厚よりも厚くすることで、ＭＯＳＦＥＴの閾値電圧Ｖｔ２をＩＧＢＴの閾値電圧Ｖｔ１よりも高くした構造である。
【００６６】
図４は、絶縁ゲート型半導体装置によって得られるスイッチング波形（ＳＷ波形）を示した図である。この図の横軸は時間を示しており、縦軸は絶縁ゲート型半導体装置のコレクタに接続されたダイオード素子（ＦＷＤ）に印加される電圧である。この図に示されるように、従来の構造に対して、ＭＯＳＦＥＴの閾値電圧Ｖｔ２を大きくした構造のほうが電圧波形の立ち上がりのサージが小さくなっており、低ノイズ化が図られている。
【００６７】
また、図５は、絶縁ゲート型半導体装置の静特性を示した図である。この図の横軸はコレクタ電圧（Ｖｃ）であり、縦軸はコレクタ電流（Ｉｃ）である。「１００ｎｍ」および「２００ｎｍ」の各波形は、フロート層１８においてゲート絶縁膜１６とホールストッパー層１９との隙間（＝Δ）の距離である。この図において、Δ＝１００ｎｍとΔ＝２００ｎｍとを比べると、Δ＝１００ｎｍ以下では、十分なオン電圧の低減が実現されていることが分かる。また、静特性については、ＭＯＳＦＥＴの閾値電圧Ｖｔ２が高いことは特に関係ないことがわかった。
【００６８】
図６は、ＩＧＢＴのオフ時のスイッチング波形を示した図である。例えば、図３における時点Ｔ２の前後のコレクタ電流Ｉｃとコレクタ電圧Ｖｃｅの波形に相当する。図６の横軸は時間を示しており、縦軸はコレクタ電流Ｉｃとコレクタ電圧Ｖｃｅを示している。この図に示されるように、従来と本件とはほとんど同じ波形に見えるが、従来の構造に対して本実施形態に係る構造のほうがコレクタ電圧Ｖｃｅの立ち上がりが速い。すなわち、従来よりもスイッチングスピードが速くなっており、低損失化が図られている。
【００６９】
一方、図７は、ＩＧＢＴのオン時のスイッチング波形を示した図である。例えば、図３における時点Ｔ３の前後のコレクタ電流Ｉｃとコレクタ電圧Ｖｃｅの波形に相当する。図７の横軸は時間を示しており、縦軸はコレクタ電流Ｉｃとコレクタ電圧Ｖｃｅを示している。この図に示されるように、コレクタ電流Ｉｃの立ち上がりは従来の構造よりも本実施形態に係る構造のほうが緩やかになっており、コレクタ電流Ｉｃのオーバーシュートが改善されている。また、コレクタ電圧Ｖｃｅの立ち下がりは従来の構造よりも本実施形態に係る構造のほうが速くなっていることがわかった。
【００７０】
図８はホールストッパー層１９の耐圧を示した図である。具体的に、図８（ａ）はホールストッパー層１９を形成するためのリンの濃度を１×１０17／ｃｍ3としたときのシミュレーション結果である。また、図８（ｂ）はホールストッパー層１９を形成するためのリンの濃度を１×１０18／ｃｍ3としたときのシミュレーション結果である。
【００７１】
図８（ａ）および図８（ｂ）に示される各ダイオード（Ｄｉ）がブレークダウンすると、それによる電子電流の注入によりラッチアップする。そして、図８（ａ）に示されるように、ホールストッパー層１９の不純物濃度が低い場合、フロート層１８にホール電流が流れ、フロート層１８のうちコレクタ電極２４側が２３Ｖだったとしても、エミッタ電極２１側が５Ｖまで下がる。
【００７２】
一方、図８（ｂ）に示されるように、ホールストッパー層１９の不純物濃度が高い場合、フロート層１８にホール電流はほとんど流れず、電子電流による電圧降下はほとんどない。このため、フロート層１８のうちコレクタ電極２４側が２３Ｖとすると、エミッタ電極２１側は１７Ｖに保たれている。
【００７３】
すなわち、リンの濃度が高いほど電流による電圧降下が小さくなるため、ホールストッパー層１９に掛かる電圧は大きくなりブレークダウンしやすくなる。つまり、フロート層１８の不純物濃度を高くすることで絶縁ゲート型半導体装置のホール蓄積効果を高くしオン電圧を小さくすることができるが、半導体装置の耐量（たとえばＲＢＳＯＡ等）は低下する。しかし、本実施形態のように、Ｐ−型のフロート層１８の不純物濃度をチャネル層１３よりも低くしているので、ホールストッパー層１９の耐圧を上げることができる。すなわち半導体装置の耐量を向上することができ、ホールストッパー層１９の不純物濃度を高くすることができる。また、フロート層１８に形成される空乏層の幅を広くすることもできる。
【００７４】
以上説明したように、本実施形態では、フロート層１８の不純物濃度をチャネル層１３の不純物濃度よりも低くしたことが特徴となっている。これにより、フロート層１８に備えられたホールストッパー層１９の不純物濃度を高くすることができ、ホールストッパー層１９のホール蓄積効果を従来以上に確保することができる。
【００７５】
また、本実施形態では、ゲート絶縁膜１６の膜厚を制御することでＭＯＳＦＥＴの閾値電圧Ｖｔ２をＩＧＢＴの閾値電圧Ｖｔ１よりも高くしたことが特徴となっている。これにより、ＭＯＳＦＥＴがＩＧＢＴよりも先にオンするので、フロート層１８に形成されていた反転層が消滅する。このため、半導体基板１０に蓄積されたホールをゲート絶縁膜１６とホールストッパー層１９との隙間を介してエミッタ電極２１に抜き出すことができる。したがって、ＩＧＢＴのスイッチングスピードを速くすることができ、スイッチングの低損失化およびサージの低減を図ることができる。
【００７６】
以上により、ホールストッパー層１９のホール蓄積効果やＩＧＢＴの耐量を確保しつつ、ＩＧＢＴのスイッチングの低損失化および低ノイズ化を図ることができる。
【００７７】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。図９は、本実施形態に係る絶縁ゲート型半導体装置の断面図である。この図に示されるように、２つのフロート層１８が隣同士に配置され、これら２つのフロート層１８が２つのチャネル層１３で挟まれるようにトレンチ１２が形成されている。２つのフロート層１８に対して１つのチャネル層１３が設けられるように、フロート層１８によるＩＧＢＴの間引きの割合が増加した構造になっている。
【００７８】
そして、チャネル層１３の間の２つのフロート層１８にそれぞれ備えられたホールストッパー層１９は、２つのフロート層１８と２つのチャネル層１３とを分離する２つのトレンチ１２の側面にそれぞれ形成されたゲート絶縁膜１６にそれぞれ接触している。しかし、各ホールストッパー層１９は、２つのフロート層１８を分離するトレンチ１２の側面に形成されたゲート絶縁膜１６にそれぞれ接触しておらず、ゲート絶縁膜１６と離間している。つまり、２つのチャネル層１３の間に２つのディプレッション型のＭＯＳＦＥＴが存在する構造となる。
【００７９】
また、チャネル層１３とフロート層１８とを分離するトレンチ１２の表面に形成されたゲート絶縁膜１６の厚みと、２つのフロート層１８を分離するトレンチ１２の表面に形成されたゲート絶縁膜１６の厚みとは異なる。具体的には、２つのフロート層１８を分離するトレンチ１２の側面に形成されたゲート絶縁膜１６の厚みが、フロート層１８とチャネル層１３とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６の厚みよりも厚くなっている。
【００８０】
これにより、チャネル層１３に電流が流れるＩＧＢＴの閾値電圧Ｖｔ１よりも、フロート層１８に電流が流れるＭＯＳＦＥＴの閾値電圧Ｖｔ２が高くなる。
【００８１】
次に、上記の構造を有する絶縁ゲート型半導体装置において、ホールストッパー層１９の形成方法について、図１０および図１１を参照して説明する。なお、図１０および図１１は、２つのフロート層１８の境界部付近を拡大した断面図である。また、図１０および図１１では、ベース層１１を省略している。
【００８２】
まず、図１０（ａ）に示す工程では、ベース層１１（図示せず）が形成された半導体基板１０を用意し、半導体基板１０の一面１０ａにＳｉＯ２等の酸化膜２５を形成する。そして、酸化膜２５のうちトレンチ１２の形成予定場所を開口する。
【００８３】
図１０（ｂ）に示す工程では、酸化膜２５をマスクとして、半導体基板１０にトレンチ１２を形成する。もちろん、トレンチ１２は図示しないベース層１１を貫通してＮ−型のドリフト領域に達している。
【００８４】
続いて、図１０（ｃ）に示す工程では、酸化膜２５をウェット後退させて、トレンチ１２の開口付近の半導体基板１０の一面１０ａを露出させる。
【００８５】
この後、図１０（ｄ）に示す工程では、酸素雰囲気中で半導体基板１０を加熱する等してトレンチ１２の表面にゲート絶縁膜１６を形成する。そして、ＣＶＤ法等でゲート電極１７となるポリシリコン２６をゲート絶縁膜１６の上に堆積させる。
【００８６】
図１１（ａ）に示す工程では、ポリシリコン２６をエッチバックさせて、酸化膜２５の表面が露出するようにする。これにより、ポリシリコン２６のうちトレンチ１２に埋まった部分がゲート電極１７となる。
【００８７】
図１１（ｂ）に示す工程では、半導体基板１０の一面１０ａに位置する酸化膜２５を除去する。この場合、ゲート絶縁膜１６およびゲート電極１７がトレンチ１２の側面から半導体基板１０の一面１０ａの面方向に突出するように、酸化膜２５を除去する。これにより、フロート層１８のうちトレンチ１２の側面側がゲート絶縁膜１６およびゲート電極１７で覆われる。
【００８８】
そして、図１１（ｃ）に示す工程では、半導体基板１０に対して高加速インプラを行う。これにより、フロート層１８の上に残されたゲート絶縁膜１６およびゲート電極１７がマスクとなって、自己整合的にゲート絶縁膜１６から離間したホールストッパー層１９がフロート層１８に形成される。このようにして、ホールストッパー層１９を形成することができる。
【００８９】
以上のように、ＩＧＢＴの間引きの割合を増加させた構造とすることもできる。
【００９０】
（第３実施形態）
本実施形態では、第１実施形態および第２実施形態と異なる部分について説明する。図１２は、本実施形態に係る絶縁ゲート型半導体装置の断面図である。この図に示されるように、フロート層１８の電極部（表層部）にはフロート層１８よりも不純物濃度が高いＰ＋型のコンタクト層２７が形成されている。このコンタクト層２７は、ホールストッパー層１９に達しないように浅く形成されている。このコンタクト層２７はエミッタ電極２１に接触している。
【００９１】
これにより、フロート層１８のエミッタ電極２１に対するコンタクト抵抗を低減することができる。また、図８（ｂ）に示されるダイオード（Ｄｉ）が逆バイアスされているときのパンチスルーを防ぐことができる。
【００９２】
（第４実施形態）
本実施形態では、第１〜第３実施形態と異なる部分について説明する。図１３は、本実施形態に係る絶縁ゲート型半導体装置の断面図である。この図に示されるように、ＩＧＢＴとディプレッション型ＭＯＳＦＥＴのゲート電極１７がそれぞれ分離された構造になっている。すなわち、ＩＧＢＴに係るゲート電極１７が図１３のＧ１に接続され、ディプレッション型ＭＯＳＦＥＴのゲート電極１７が図１３のＧ２に接続されている。
【００９３】
これによると、ＩＧＢＴがオフする数μｓｅｃ前にＭＯＳＦＥＴをオン（反転層を消失）させてキャリアをある程度排出させた後にターンオフさせることにより損失を低減できる。また、オン時も同様にＩＧＢＴがオンした後、数μｓｅｃ後にＭＯＳＦＥＴをオフ（反転層の形成）させることにより損失を低減できる。この場合、ＭＯＳＦＥＴの閾値電圧Ｖｔ２はＩＧＢＴの閾値電圧Ｖｔ１と同じでも低くても良い。
【００９４】
（第５実施形態）
本実施形態では、第１〜第４実施形態と異なる部分について説明する。図１４は、本実施形態に係る絶縁ゲート型半導体装置の断面図である。この図に示されるように、チャネル層１３におけるフロート層１８の割合がさらに増加させられている。
【００９５】
具体的には、２つのフロート層１８の間にさらに１つのフロート層１８が挟まれるようにトレンチ１２が形成されている。つまり、２つのチャネル層１３には３つのフロート層１８が挟まれている。そして、２つのフロート層１８に挟まれた別のフロート層１８に備えられたホールストッパー層１９は、当該別のフロート層１８と隣のフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と離間している。このようにフロート層１８の領域が増えることで、フロート層１８のキャリアの排出能力を高めることができる。
【００９６】
（第６実施形態）
本実施形態では、第１〜第５実施形態と異なる部分について説明する。上記各実施形態ではＩＧＢＴ素子が形成された構造について説明したが、本実施形態ではダイオード素子も形成された逆導通絶縁型バイポーラトランジスタ（ＲＣ−ＩＧＢＴ）について説明する。
【００９７】
図１５は、本実施形態に係る絶縁ゲート型半導体装置の断面図である。なお、図１５は第５実施形態で示された図１４に係る絶縁ゲート型半導体装置の構造に基づいている。図１５に示されるように、フィールドストップ層２２の上にＮ＋型のカソード層２８が形成されている。これにより、カソード層２８が形成された領域では、エミッタ−コレクタ間にダイオード素子が形成された構造となる。このように、絶縁ゲート型半導体装置をＲＣ−ＩＧＢＴにも適用することができる。
【００９８】
（第７実施形態）
本実施形態では、上記各実施形態と異なる部分について説明する。図１６は、本実施形態に係る半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。なお、図１６ではエミッタ電極２１はコンタクト部分のみ示している。また、図１６ではフロート層１８の表層部にはコンタクト層２７が形成されたものを示している。
【００９９】
また、図１７は、図１６のＡ−Ａ’プロファイルを示した図である。さらに、図１８は、図１７のプロファイルにおいて、ホールストッパー層１９の不純物濃度を変化させたときのゲート電圧（Ｖｇ）が１５ＶのときのＩ−Ｖ波形である。
【０１００】
図１８に示されるように、ホールストッパー層１９の不純物濃度を上げると大電流の耐圧が落ちていることがわかる。そのため、ホールストッパー層１９の不純物濃度を上げるほどオン電圧（Ｖｏｎ）を下げることができるが、耐量が落ちるためにホールストッパー層１９の不純物濃度を上げることができなかった。
【０１０１】
図１９は、耐圧が１２００Ｖのときのホールストッパー層１９の電位を示したグラフである。なお、図１９の左軸の「Ｖｃｅ」は電圧波形の立ち上がりの中間電位である。
【０１０２】
図１９に示されるように、ホールストッパー層１９の不純物濃度が上がるほどホールストッパー層１９の電位が上がっていることがわかる。これによって、ホールストッパー層１９のエミッタ電極２１側のフロート層１８のＰ型領域によるＰＮ接合が逆バイアスとなりその耐圧を超えるとブレークダウンして素子の耐圧を下げてしまう。そのため、この構造の耐圧（耐量）を上げるためにはホールストッパー層１９とエミッタ電極２１側の耐圧を向上させる必要がある。
【０１０３】
ただし、図１９に示されるように、オン電圧（Ｖｏｎ）はホールストッパー層１９の面密度Ｎｆ＝７×１０11／ｃｍ2を境目にあまり下がらなくなる。このため、そのときのホールストッパー層１９の電位上昇３Ｖ以上の耐圧があれば十分である。このように、３Ｖ以上の耐圧を出すためには、図２０より空乏化する部分のフロート層１８の不純物濃度を４．５×１０17／ｃｍ3以下にする必要がある。したがって、フロート層１８のうちホールストッパー層１９よりも半導体基板１０の一面１０ａ側の不純物濃度は４×１０17／ｃｍ3以下になっていることが好ましい。
【０１０４】
ただし、図２０に示されるように、半導体基板１０の一面１０ａからホールストッパー層１９までの距離Ｗ１がＷ１≦０．１μｍの場合は半導体基板１０の表面付近に高濃度で浅いコンタクト層２７を設けることが望ましい。
【０１０５】
（第８実施形態）
本実施形態では、第７実施形態と異なる部分について説明する。図２１は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。
【０１０６】
図２１に示されるように、チャネル層１３とフロート層１８とが交互に繰り返し配置されるようにトレンチ１２が形成されていることで、１つのフロート層１８が一方のチャネル層１３と他方のチャネル層１３との間に位置している。
【０１０７】
そして、ゲート絶縁膜１６は、トレンチ１２の深さ方向においてその厚みが異なっている。具体的には、ゲート絶縁膜１６の厚みは、トレンチ１２の底部側に位置する第１の厚みと、トレンチ１２の開口側に位置すると共に第１の厚みよりも薄い第２の厚みとの２通りになっている。言い換えると、ゲート絶縁膜１６は、トレンチ１２の深さ方向において、トレンチの底部側の第１の厚みがトレンチ１２の開口側の第２の厚みよりも厚く形成されている。
【０１０８】
そして、ホールストッパー層１９は、トレンチ１２の深さ方向において、フロート層１８のうちのトレンチ１２の底部側すなわち第１の厚みの深さのところに位置していると共に、この第１の厚みのゲート絶縁膜１６から離間している。すなわち、ホールストッパー層１９は、一方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、他方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、の両方と離間している。
【０１０９】
このように、ホールストッパー層１９が離間している第１の厚みのゲート絶縁膜１６を第２の厚みよりも厚くすることで、ＭＯＳＦＥＴの閾値電圧Ｖｔ２をＩＧＢＴの閾値電圧Ｖｔ１よりも高くすることができる。
【０１１０】
（第９実施形態）
本実施形態では、第７実施形態と異なる部分について説明する。図２２は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。
【０１１１】
図２２に示されるように、チャネル層１３にも、半導体基板１０の一面１０ａを基準として半導体基板１０の一面１０ａから離間していると共にゲート絶縁膜１６から離間したＮ型のホールストッパー層１９が形成されている。チャネル層１３に形成されたホールストッパー層１９は、第１の厚みのゲート絶縁膜１６の深さのところに当該第１の厚みのゲート絶縁膜１６から離間している。
【０１１２】
これによると、ＩＧＢＴ素子のオン動作時にチャネル層１３に反転層が形成されると、この反転層とホールストッパー層１９とによりホールの抜けを阻止することができる。このため、チャネル層１３においても反転層とホールストッパー層１９とが電位の壁となって機能するため、チャネル層１３に流れるホールの流れを抑制してホール蓄積効果を高めることができ、ひいてはＩＧＢＴのオン電圧を低減することができる。
【０１１３】
（第１０実施形態）
本実施形態では、第７実施形態と異なる部分について説明する。図２３は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。
【０１１４】
図２３に示されるように、半導体基板１０の一面１０ａを基準としたチャネル層１３の深さは、フロート層１８よりも浅く、かつ、第２の厚みのゲート絶縁膜１６の深さのところにまで形成されている。
【０１１５】
これにより、チャネル層１３はゲート絶縁膜１６が厚い第１の厚みの影響を受けないので、ＩＧＢＴ素子の閾値電圧を第２の厚みのゲート絶縁膜１６のみによって規定することができる。
【０１１６】
（第１１実施形態）
本実施形態では、第７実施形態と異なる部分について説明する。図２４は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。
【０１１７】
図２４に示されるように、２つのフロート層１８が隣同士に配置され、これら２つのフロート層１８が２つのチャネル層１３で挟まれるようにトレンチ１２が形成されている。そして、２つのフロート層１８にそれぞれ備えられたホールストッパー層１９は、フロート層１８とチャネル層１３とを分離するトレンチ１２の側面に形成された第２の厚みのゲート絶縁膜１６に接触している。また、２つのフロート層１８にそれぞれ備えられたホールストッパー層１９は、２つのフロート層１８を分離するトレンチ１２の側面に形成された第１の厚みのゲート絶縁膜１６と離間している。
【０１１８】
このように、チャネル層１３に接触しないゲート絶縁膜１６については、上述の第１の厚みと第２の厚みで形成することにより、ＭＯＳＦＥＴの閾値電圧を高くすることができる。一方、ホールストッパー層１９が接触するゲート絶縁膜１６を薄くすることで、ＩＧＢＴ素子の閾値電圧をＭＯＳＦＥＴの閾値電圧よりも小さく設定することができる。
【０１１９】
（第１２実施形態）
本実施形態では、第７実施形態と異なる部分について説明する。図２５は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。
【０１２０】
図２５に示されるように、各トレンチ１２に形成されたゲート絶縁膜１６は、全て、第１の厚みと第２の厚みを持つように形成されている。また、チャネル層１３は図２２で示された構造と同様に、第１の厚みのゲート絶縁膜１６の深さのところに当該第１の厚みのゲート絶縁膜１６から離間したホールストッパー層１９を備えている。
【０１２１】
一方、フロート層１８に形成されたホールストッパー層１９は、第１の厚みのゲート絶縁膜１６に接触するようにフロート層１８に形成されている。ここで、図２５ではホールストッパー層１９は全てがゲート絶縁膜１６と接触しているように見えるが、図２６（ａ）や図２６（ｂ）、図２６（ｃ）、図２６（ｄ）の各平面図に示されるように、ホールストッパー層１９の一部がトレンチ１２の延設方向においてゲート絶縁膜１６から離間するように形成されている。なお、図２６ではホールストッパー層１９が位置する深さの平面図を示しており、ホールストッパー層１９の領域を斜線のハッチングで表現している。
【０１２２】
以上のように、ホールストッパー層１９の一部がゲート絶縁膜１６から離間していれば、チャネル層１３とフロート層１８を分離するトレンチ１２に形成されたゲート絶縁膜１６にホールストッパー層１９が接触していても良い。
【０１２３】
なお、図２６で示されたホールストッパー層１９のレイアウトは、もちろん、本実施形態だけでなく他の実施形態における絶縁ゲート型半導体装置に適用しても良い。
【０１２４】
（第１３実施形態）
本実施形態では、上記各実施形態と異なる部分について説明する。図２７は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。
【０１２５】
図２７に示されるように、チャネル層１３とフロート層１８とが交互に繰り返し配置されるようにトレンチ１２が形成されていることで、１つのフロート層１８が一方のチャネル層１３と他方のチャネル層１３との間に位置している。なお、フロート層１８の割合による間引き率は可変である。
【０１２６】
そして、チャネル層１３とフロート層１８とを分離するトレンチ１２の内部に形成されたゲート電極１７は、第１ゲート電極１７ａと第２ゲート電極１７ｂとのダブルゲート構造になっている。第１ゲート電極１７ａは、トレンチ１２の底部側に位置すると共にＰ型のポリシリコン等の半導体材料で形成されている。また、第２ゲート電極１７ｂは、トレンチ１２の開口側に位置すると共にゲート絶縁膜１６の一部を介して第１ゲート電極１７ａの上方に形成されている。
【０１２７】
ホールストッパー層１９は、一方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、他方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、の両方と離間している。さらに、ホールストッパー層１９は、トレンチ１２の深さ方向において、第１ゲート電極１７ａが位置する深さのところにゲート絶縁膜１６から離間して形成されている。
【０１２８】
以上のように、ゲート電極１７を第１ゲート電極１７ａと第２ゲート電極１７ｂとに分離することで、ゲート絶縁膜１６の厚みを制御しなくても、ＭＯＳＦＥＴの閾値電圧を高くすることができる。例えば、第１ゲート電極１７ａと第２ゲート電極１７ｂとを同電位としても良いし、第２ゲート電極１７ｂが先にＯＦＦするように制御しても良い。
【０１２９】
（第１４実施形態）
本実施形態では、第１３実施形態と異なる部分について説明する。図２８は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。この図に示されるように、ゲート電極１７は、全て、第１ゲート電極１７ａおよび第２ゲート電極１７ｂのダブルゲート構造になっている。
【０１３０】
そして、フロート層１８におけるホールストッパー層１９は、第２ゲート電極１７ｂが位置する深さのところに形成されている。さらにホールストッパー層１９は、一方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、他方のチャネル層１３とフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、の両方に接触している。
【０１３１】
また、チャネル層１３には、半導体基板１０の一面１０ａを基準として半導体基板１０の一面１０ａから離間していると共に第１ゲート電極１７ａの深さのところにホールストッパー層１９が形成されている。これにより、チャネル層１３のホールストッパー層１９とＩＧＢＴ素子のオン動作時にチャネル層１３に形成された反転層とが電位の壁となって機能するので、チャネル層１３に流れるホールの流れが抑制され、ひいてはＩＧＢＴのオン電圧が低減する。
【０１３２】
（第１５実施形態）
本実施形態では、第１３実施形態と異なる部分について説明する。図２９は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。
【０１３３】
本実施形態では、２つのフロート層１８が隣同士に配置され、これら２つのフロート層１８が２つのチャネル層１３で挟まれるようにトレンチ１２が形成されている。また、２つのフロート層１８にそれぞれホールストッパー層１９が備えられている。各ホールストッパー層１９は、フロート層１８とチャネル層１３とを分離すると共に内部に第２ゲート電極１７ｂのみが設けられたトレンチ１２の側面に形成されたゲート絶縁膜１６には接触している。しかし、各ホールストッパー層１９は、２つのフロート層１８を分離すると共に内部に第１ゲート電極１７ａおよび第２ゲート電極１７ｂの両方が設けられたトレンチ１２の側面に形成されたゲート絶縁膜１６から離間している。
【０１３４】
このように、フロート層１８の数を増やした構成では、チャネル層１３に接するゲート絶縁膜１６を薄くしても、各フロート層１８を分離するトレンチ１２の内部のゲート電極１７をダブルゲート構造にすることでＭＯＳＦＥＴの閾値電圧を高くすることができる。
【０１３５】
（第１６実施形態）
本実施形態では、第１３実施形態と異なる部分について説明する。図３０は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。この図に示されるように、チャネル層１３において、第１ゲート電極１７ａの深さのところにホールストッパー層１９を設けても良い。
【０１３６】
（第１７実施形態）
本実施形態では、上記各実施形態と異なる部分について説明する。図３１は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。この図に示されるように、本実施形態では２つのフロート層１８が隣同士に配置され、これら２つのフロート層１８が２つのチャネル層１３で挟まれるようにトレンチ１２が形成されている。
【０１３７】
そして、各フロート層１８に形成されたホールストッパー層１９は、フロート層１８とチャネル層１３とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、２つのフロート層１８を分離するトレンチ１２の側面に形成されたゲート絶縁膜１６と、の両方に接触している。
【０１３８】
さらに、２つのフロート層１８を分離するトレンチ１２の内部に形成されたゲート電極１７にはＳＷ動作時の直前にはマイナスのバイアスが印加される。これにより、ホールストッパー層１９がゲート絶縁膜１６に接触していたとしても当該接触部がＰ型反転層になるので、ホールストッパー層１９によってホールの流れが完全に止まらないようにすることができる。またＩＧＢＴ導通時は、エミッタ電位にすることによりホールストッパー層１９を形成できる。またゲート電極１７をエミッタ電位に固定した場合もＳＷ動作時にはホールストッパー層１９の電位がエミッタの電位に対して相対的に上がるため接触部が同様にＰ型反転層となり同様の効果が得られる。
【０１３９】
（第１８実施形態）
上記各実施形態では、ベース層１１がトレンチ１２で分割されることで、ベース層１１の一部がチャネル層１３とされ、他の一部がフロート層とされた構造が示されている。これに対し、本実施形態ではフロート層が存在せずに全てがチャネル層１３とされたフルトレンチ構造となっており、チャネル層１３にホールストッパー層１９を設けたことが特徴となっている。
【０１４０】
図３２は、本実施形態に係る半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。図３３は、図３２のＢ−Ｂ’プロファイルを示した図である。
【０１４１】
図３３に示されるように、ベース層１１は、半導体基板１０の一面１０ａ側に位置すると共に、表層部にエミッタ領域１４およびボディ領域１５が形成されたＰ型の上部層１１ａと、上部層１１ａの下に形成されていると共に上部層１１ａよりも不純物濃度が低いＰ型の下部層１１ｂと、を備えている。さらに、下部層１１ｂには、上部層１１ａと下部層１１ｂとの界面から所定の深さのところに位置すると共にゲート絶縁膜１６に接触しているＮ＋型のホールストッパー層１９が形成されている。
【０１４２】
そして、Ｐ型の上部層１１ａによって閾値電圧Ｖｔが決まる。また、下部層１１ｂのうちの上部層１１ａとホールストッパー層１９とに挟まれた部分が耐圧向上に寄与する。
【０１４３】
さらに、図３４は、図３３のプロファイルにおいて、ホールストッパー層１９の不純物濃度を変化させたときのゲート電圧（Ｖｇ）が１５ＶのときのＩ−Ｖ波形である。この図に示されるように、ホールストッパー層１９の不純物濃度を上げると大電流の耐圧が落ちていることがわかる。そのため、ホールストッパー層１９の不純物濃度を上げるほどオン電圧（Ｖｏｎ）を下げることができるが、耐量が落ちるためにホールストッパー層１９の不純物濃度を上げることができなかった。
【０１４４】
また、図３５は、耐圧が１２００Ｖのときのホールストッパー層１９の電位を示したグラフである。この図に示されるように、ホールストッパー層１９の不純物濃度が上がるほどホールストッパー層１９の電位が上がっていることがわかる。これによって、ホールストッパー層１９のエミッタ電極２１側のフロート層１８のＰ型領域によるＰＮ接合が逆バイアスとなりその耐圧を超えるとブレークダウンして素子の耐圧を下げてしまう。そのため、この構造の耐圧（耐量）を上げるためにはホールストッパー層１９とエミッタ電極２１側の耐圧を向上させる必要がある。
【０１４５】
しかし、図３２に示されるように、全てのベース層１１にホールストッパー層１９を設けた場合、ホールストッパー層１９より下の領域が全てフローティングの領域になってしまう。このため、上述のように間引き部（フロート層１８）だけにホールストッパー層１９を設けた場合と比べて急激にホールストッパー層１９の電位が上がってしまう。したがって、図３３に示されるように、ホールストッパー層１９の接合部の不純物濃度を下げる構造をとることが重要だが、それだけでは不十分である。また図３６は、ホールストッパー層１９の不純物濃度を変化させたときの耐圧波形を示した図である。この図に示されるように、ホールストッパー層１９の不純物濃度を上げると耐圧が出なくなる。これはホールストッパー層１９の不純物濃度が上がるとホールの抜け道がなくなりホールストッパー層１９の電位が上がっていくためである。そしてついにはブレークダウンを起こしてしまうためである。そこで、Ｖｇｅ＝０のときにホールストッパー層１９よりも下部の部分の電位を０Ｖに固定する必要がある。
【０１４６】
そこで、図３７に示される構造とする。具体的には、ベース層１１の表層部に、当該ベース層１１よりも不純物濃度が高いＰ＋型のボディ領域１５を設ける。また、エミッタ領域１４とボディ領域１５とをトレンチ１２の延設方向に沿って形成する。なお、図３７では半導体基板１０の他面１０ｂ側の構造を省略している。
【０１４７】
さらに、ボディ領域１５は、一部がトレンチ１２の延設方向に沿って形成されている。また、ボディ領域１５の他の部分がトレンチ１２の延設方向の途中で隣同士のトレンチ１２の各ゲート絶縁膜１６にそれぞれ接触するようにトレンチ１２の延設方向に垂直な方向に沿って形成されていると共にエミッタ領域１４よりも深く形成されている。
【０１４８】
そして、トレンチ１２の延設方向に沿って形成されているホールストッパー層１９は、トレンチ１２の延設方向の一方の端部がボディ領域１５の下方で途切れている。このような構造により、スイッチング時にはホールストッパー層１９より下層の下部層１１ｂをＧＮＤに落とすことができる。
【０１４９】
（第１９実施形態）
本実施形態では、第１８実施形態と異なる部分について説明する。図３８は、本実施形態に絶縁ゲート型半導体装置のプロファイルを示した図であり、図３２のＢ−Ｂ’プロファイルに対応する図である。
【０１５０】
図３８に示されるように、ベース層１１は、半導体基板１０の一面１０ａ側に位置すると共にエミッタ領域１４およびボディ領域１５が形成されたＰ型の上部層１１ａと、上部層１１ａの下に形成されたＮ−型の中間層１１ｃと、を備えている。また、ベース層１１は、中間層１１ｃの下に形成されていると共に、中間層１１ｃよりも不純物濃度が高くなっており、少なくとも一部がゲート絶縁膜１６と離間しているＮ＋型のホールストッパー層１９を備えている。さらに、ベース層１１は、ホールストッパー層１９の下に形成されていると共に、上部層１１ａよりも不純物濃度が低いＰ−型の下部層１１ｂを備えている。
【０１５１】
第１９実施形態で示された構造と比較すると、第１９実施形態では上部層１１ａとホールストッパー層１９との間に挟まれているものがＰ−型の下部層１１ｂの一部であるのに対し、本実施形態ではＮ−型の中間層１１ｃである点で異なる。しかし、本実施形態に係る中間層１１ｃについても、第１９実施形態の下部層１１ｂと同様に耐圧向上の効果を得ることができる。
【０１５２】
（第２０実施形態）
本実施形態では、第１８、第１９実施形態と異なる部分について説明する。図３９は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。なお、ベース層１１の構成は、第１８実施形態で示された構成を採用している。もちろん、第１８実施形態で示された構成を採用しても良い。
【０１５３】
図３９に示されるように、ゲート絶縁膜１６は、トレンチ１２の深さ方向において、トレンチ１２の底部側の第１の厚みがトレンチ１２の開口側の第２の厚みよりも厚くなるように形成されている。また、ホールストッパー層１９はゲート絶縁膜１６が第１の厚みの深さのところに位置していると共にゲート絶縁膜１６から離間している。
【０１５４】
このような構造によると、エミッタ電極２１とコレクタ電極２４との間においてベース層１１に電流が流れる部分がＩＧＢＴとして動作する。また、エミッタ電極２１とコレクタ電極２４との間においてゲート絶縁膜１６とホールストッパー層１９との間に位置するベース層１１の一部をチャネルとするディプレッション型のＭＯＳＦＥＴとして動作する。そして、上記のようにゲート絶縁膜１６の厚みが異なるので、ＭＯＳＦＥＴの閾値電圧Ｖｔ２をＩＧＢＴの閾値電圧Ｖｔ１よりも高くすることができる。
【０１５５】
以上のように、フルトレンチ構造においても、ゲート絶縁膜１６の厚みを変化させることによりＭＯＳＦＥＴの閾値電圧を高くすることができる。
【０１５６】
（第２１実施形態）
本実施形態では、第１８、第１９実施形態と異なる部分について説明する。図４０は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。なお、ベース層１１の構成は、第１８実施形態で示された構成を採用している。
【０１５７】
図４０に示されるように、隣同士に配置されたトレンチ１２の一方に形成されたゲート絶縁膜１６の厚みが、他方のトレンチ１２に形成されたゲート絶縁膜１６の厚みよりも厚くなっている。
【０１５８】
また、エミッタ領域１４は、他方のトレンチ１２に薄く形成されたゲート絶縁膜１６に接触するようにベース層１１に形成されている。すなわち、エミッタ領域１４は他方のトレンチ１２側にのみ形成されており、一方のトレンチ１２に厚く形成されたゲート絶縁膜１６に接触するように形成されていない。
【０１５９】
さらに、ホールストッパー層１９は、他方のトレンチ１２に薄く形成されたゲート絶縁膜１６と接触し、一方のトレンチ１２に厚く形成されたゲート絶縁膜１６と離間するようにベース層１１に形成されている。ベース層１１の構成は、第１８実施形態および第１９実施形態で示された構成のいずれかである。以上のように、エミッタ領域１４を間引きした構造に適用することもできる。
【０１６０】
（第２２実施形態）
本実施形態では、第１８、第１９実施形態と異なる部分について説明する。図４１（ａ）は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。なお、ベース層１１の構成は、第１８実施形態または第１９実施形態で示された構成のいずれかが採用される。
【０１６１】
図４１（ａ）に示されるように、エミッタ領域１４は、隣同士に配置されたトレンチ１２の一方には接しておらずに他方に接触するようにベース層１１に形成されている。これにより、間引き構造になっている。また、ホールストッパー層１９は、一方のトレンチ１２に形成されたゲート絶縁膜１６と、他方のトレンチ１２に形成されたゲート絶縁膜１６と、の両方に接触している。
【０１６２】
このような構造において、２つのベース層１１を分離するトレンチ１２のうちエミッタ領域１４が接していない一方のトレンチ１２の内部に形成されたゲート電極１７には、ＳＷの直前にマイナスのバイアスを印加できるようになっている。これにより、図４１（ｂ）に示されるように、一方のトレンチ１２の壁面に沿ってベース層１１の一部が反転層に変化する。このため、スイッチング時にベース層１１のうちホールストッパー層１９の下部をＧＮＤに落とすことができる。またＩＧＢＴ導通動作時には、エミッタ電位に戻すことによってホールストップ効果は失われない。同様の効果は第１７実施形態のように常にエミッタ電位に固定しておいても得られる。
【０１６３】
なお、２つのベース層１１を分離するトレンチ１２のうちエミッタ領域１４が接触している他方のトレンチ１２の内部に形成されたゲート電極１７には例えば１５Ｖの電圧が印加される。
【０１６４】
（第２３実施形態）
本実施形態では、第１８〜第２３実施形態と異なる部分について説明する。本実施形態では、Ｐ型のポリシリコンとＮ型のシリコンとの仕事関数差を利用する。ドリフト層のＮ型のシリコンの不純物濃度は一般的なＩＧＢＴで低く、Ｐ型ポリシリコンの電位がエミッタ電位と等しくても仕事関数差によりＮ型のシリコンにＰ型の反転層ができる。この反転層とエミッタ電極２１を一部分で繋ぐことによりホールを効率良く排出できる。これによりホールストッパー層１９の電位の上昇を減らすことができる。よって、このような構造はＩＧＢＴの耐圧の向上だけなくスイッチング動作時にも耐量や損失改善に有利に働く。
【０１６５】
さらに、具体的な構造を図４２に示す。この斜視図に示されるように、ゲート電極１７は、第１４実施形態と同様に、第１ゲート電極１７ａと第２ゲート電極１７ｂとのダブルゲート構造になっている。本実施形態では、ゲート電極１７は全てダブルゲート構造になっている。なお、ベース層１１の構成は、第１８実施形態または第１９実施形態で示された構成のいずれかが採用される。そして、上記Ｐ型反転層を形成するために第１ゲート電極１７ａにマイナスのバイアスを印加するか、またはエミッタ接地すれば良い。またＩＧＢＴ導通時のみゲート電位（第２ゲート電極１７ｂと同電位）にすると好ましい。なお、ＳＷ直前期間は除く。
【０１６６】
図４３（ａ）は図４２のＣ−Ｃ’断面図であり、半導体基板１０の一面１０ａ側の一部断面図である。この図に示されるように、ベース層１１は半導体基板１０の一面１０ａを基準として第２ゲート電極１７ｂの最も深い位置よりも浅い深さで形成されている。また、図４３（ｂ）は図４２のＤ−Ｄ’断面図であり、半導体基板１０の一面１０ａ側の一部断面図である。この図に示されるように、トレンチ１２の延設方向の途中に位置するベース層１１の一部が第１ゲート電極１７ａに達する深さまで形成されている。当該ベース層１１の一部は、図４２に示されるように、ホールストッパー層１９を貫通してドリフト層に達している。なお、トレンチ１２の延設方向に沿った貫通箇所の周期はＳｉの拡散長である２５μｍ以上であることが好ましい。以上のように構成することができる。
【０１６７】
なお、上記のように、第１ゲート電極１７ａには、第２ゲート電極１７ｂと同電位、マイナスのバイアス、およびエミッタ接地のいずれかが印加されるようになっている。この場合、マイナスバイアスやエミッタ電位等が常に第１ゲート電極１７ａに印加されていても良いし、Ｐ型反転層を形成する際にその都度印加されても良い。
【０１６８】
（第２４実施形態）
本実施形態では、第２３実施形態と異なる部分について説明する。図４４は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板１０の一面１０ａ側の断面図である。この図に示されるように、ゲート電極１７は全てがダブルゲート構造になっていなくても良い。なお、ベース層１１の構成は、第１８実施形態または第１９実施形態で示された構成のいずれかが採用される。
【０１６９】
（他の実施形態）
上記各実施形態で示された絶縁ゲート型半導体装置の構造は一例であり、上記で示した内容に限定されることなく、本発明の特徴を含んだ他の構成とすることもできる。例えば、ＭＯＳＦＥＴの閾値電圧Ｖｔ２をＩＧＢＴの閾値電圧Ｖｔ１よりも高くする手段として、ゲート電極１７の材料をＰ型のポリシリコンやプラチナ（Ｐｔ）としても良い。
【０１７０】
ホールストッパー層１９は半導体基板１０の一面１０ａ側、すなわち半導体基板１０の一面１０ａを基準としてフロート層１８の浅い場所に位置していることが好ましい。もちろん、第８実施形態以降のように、ベース層１１の深いところに位置させることもできる。
【０１７１】
上記各実施形態では、コレクタ層２３は半導体基板１０のうち一面１０ａとは反対側の他面１０ｂ側に形成されているため、絶縁ゲート型半導体装置は縦型の構造になっているが、これは構造の一例である。したがって、絶縁ゲート型半導体装置は縦型に限定されず、コレクタ層２３は半導体基板１０のうち一面１０ａ側に形成されていても良い。
【０１７２】
第５実施形態では、２つのチャネル層１３の間に３つのフロート層１８が挟まれていることについて説明したが、フロート層１８の数は一例であり、２つのチャネル層１３の間には４つ以上のフロート層１８が挟まれていても良い。すなわち、２つのフロート層１８の間に挟まれる別のフロート層１８は１つに限らず複数でも良い。このような場合においても、各別のフロート層１８に備えられたホールストッパー層１９は、当該フロート層１８と隣のフロート層１８とを分離するトレンチ１２の側面に形成されたゲート絶縁膜１６とは離間している。
【０１７３】
第６実施形態では、半導体基板１０のうち一面１０ａとは反対側の他面１０ｂ側にＰ＋型のコレクタ層２３が形成され、このコレクタ層２３の一部がＮ＋型のカソード層２８とされた縦型のＲＣ−ＩＧＢＴについて説明したが、ＲＣ−ＩＧＢＴが縦型であることは構造の一例である。すなわち、コレクタ層２３が半導体基板のうち一面１０ａ側に形成された構造のＲＣ−ＩＧＢＴとしても良い。
【０１７４】
上記各実施形態で示された構造は、実施形態毎に実施することもできるし、各実施形態に係る構造を適宜組み合わせて実施することもできる。
【符号の説明】
【０１７５】
１０    半導体基板
１０ａ  半導体基板の一面
１０ｂ  半導体基板の他面
１１    ベース層
１２    トレンチ
１３    チャネル層
１４    エミッタ領域
１５    ボディ領域
１６    ゲート絶縁膜
１７    ゲート電極
１８    フロート層
１９    ホールストッパー層
２１    エミッタ電極
２３    コレクタ層
２４    コレクタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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