(57)【要約】ＩＧＢＴのゲートに正バイアスまたは負バイアスを印加してＩＧＢＴをオン・オフ駆動する駆動回路において、ＩＧＢＴのターン・オフ時におけるスイッチング損失を低減する。直列に接続されて電源端子と接地端子との間に介装されると共に、その直列接続点をＩＧＢＴのゲートに接続して設けた第１および第２の半導体スイッチ素子と、直列に接続されて電源端子と接地端子との間に介装されると共に、その直列接続点をＩＧＢＴのエミッタに接続して設けた第３および第４の半導体スイッチ素子とを備える。更に制御信号に応じて第１〜第４の半導体スイッチ素子のそれぞれを互いに関連させてオン・オフさせてＩＧＢＴのオン・オフを制御する制御回路を備える。特に第１の半導体スイッチ素子として第２〜第４の半導体スイッチ素子よりもオン抵抗の大きい素子を用いる。
2018047561.tif 000002
【特許請求の範囲】
【請求項１】
制御電極に印加される駆動信号に応じて第１の主電極と第２の主電極との間に流れる主電流を制御する電力素子をオン・オフ駆動する駆動回路であって、
直列に接続されて電源端子と接地端子との間に介装されると共に、その直列接続点を前記電力素子の制御電極に接続して設けた第１および第２の半導体スイッチ素子と、
直列に接続されて前記電源端子と前記接地端子との間に介装されると共に、その直列接続点を前記電力素子の第２の主電極に接続して設けた第３および第４の半導体スイッチ素子と、
制御信号に応じて前記第１〜第４の半導体スイッチ素子のそれぞれを互いに関連させてオン・オフさせて前記電力素子のオン・オフを制御する制御回路と
を具備し、
前記電源端子側に接続された前記第１の半導体スイッチ素子として前記第２〜第４の半導体スイッチ素子よりもオン抵抗の大きい素子を用いることを特徴とする電力素子の駆動回路。
【請求項２】
前記電力素子は、前記制御電極をゲート、前記第１の主電極をコレクタ、および前記第２の主電極をエミッタとするＩＧＢＴであって、
前記第１〜第４の半導体スイッチ素子のそれぞれは、前記制御回路から各ゲートに印加される電圧に応じてオン・オフするＭＯＳ-ＦＥＴである請求項１に記載の電力素子の駆動回路。
【請求項３】
前記電力素子は、前記制御電極をゲート、前記第１の主電極をソース、および前記第２の主電極をドレインとするＮ型のパワーＭＯＳ-ＦＥＴであって、
前記第１〜第４の半導体スイッチ素子のそれぞれは、前記制御回路から各ゲートに印加される電圧に応じてオン・オフするＭＯＳ-ＦＥＴである請求項１に記載の電力素子の駆動回路。
【請求項４】
前記制御回路は、前記電力素子をオン・オフ駆動する通常動作時には、前記第１および第４の半導体スイッチ素子をそれぞれオンすると共に、前記第２および第３の半導体スイッチ素子をそれぞれオフさせて前記電力素子をターン・オンさせ、
前記第１および第４の半導体スイッチ素子をそれぞれオフすると共に、前記第２および第３の半導体スイッチ素子をそれぞれオンさせて前記電力素子をターン・オフさせるものである請求項１に記載の電力素子の駆動回路。
【請求項５】
前記制御回路は、前記電力素子を強制的にオフさせる短絡遮断時には、前記第１および第３の半導体スイッチ素子をそれぞれオンさせると共に、前記第２および第４の半導体スイッチ素子をそれぞれオフさせるものである請求項１に記載の電力素子の駆動回路。
【請求項６】
前記制御回路は、前記電力素子を強制的にオフさせる短絡遮断時には、前記第２および第４のスイッチ素子をそれぞれオンさせると共に、前記第１および第３の半導体スイッチ素子をそれぞれオフさせるものである請求項１に記載の電力素子の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ等の電力素子をオン・オフ駆動する駆動回路に係り、特に電力素子のスイッチング損失を低減した簡易な構成の電力素子の駆動回路に関する。
【背景技術】
【０００２】
図６は、ＩＧＢＴ等からなる電力素子２をオン・オフ駆動する従来の駆動回路１の一例を示す概略構成である。この駆動回路１は、ＩＧＢＴ（電力素子）２のゲートに印加する駆動信号をオン・オフし、該ＩＧＢＴ２のコレクタ・エミッタ間に流れる主電流を制御する役割を担う。このＩＧＢＴ２のオン・オフにより、主電源３とＩＧＢＴ２との間に接続された負荷（ＲＬ）に対する供給電流Ｉｃが制御される。【０００３】
概略的には駆動回路１は、直列に接続されて電源４の電源端子（Ｖcc）と接地端子（ＧＮＤ）との間に介装された第１および第２の半導体スイッチ素子Ｑ１,Ｑ２と、直列に接続されて電源４の電源端子（Ｖcc）と接地端子（ＧＮＤ）との間に介装された第３および第４の半導体スイッチ素子Ｑ３,Ｑ４とを並列に備える。第１および第２の半導体スイッチ素子Ｑ１,Ｑ２は、その直列接続点（ノードＰ１）をゲート抵抗ＲＧを介してＩＧＢＴ２のゲートに接続したものである。また第３および第４の半導体スイッチ素子Ｑ３,Ｑ４は、その直列接続点（ノードＰ２）をＩＧＢＴ２のエミッタに接続したものである。【０００４】
これらの第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４のそれぞれは、例えばＭＯＳ-ＦＥＴからなり、制御回路５の制御の下で互いに関連してオン・オフすることでＩＧＢＴ２をオン・オフ駆動するスイッチ・マトリックス回路を構成する。尚、制御回路５は、外部から与えられる制御信号ＳＧに応じて第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４のそれぞれを、互いに関連させてオン・オフさせてＩＧＢＴ２のオン・オフを制御する役割を担う。【０００５】
図７は、制御信号ＳＧに応じた駆動回路１の各部の状態変化と、ＩＧＢＴ２の電圧変化を表す動作タイミングを示している。尚、図７においてＶ(Ｐ１)はノードＰ１の電圧変化、Ｖ(Ｅ)はＩＧＢＴ２のエミッタ（ノードＰ２）の電圧変化、Ｖ(Ｇ)はＩＧＢＴ２のゲートの電圧変化、そしてＶgeはＩＧＢＴ２のゲート・エミッタ間電圧の変化をそれぞれ示している。【０００６】
図７に示すように駆動回路１は、制御信号ＳＧに応じてＩＧＢＴ２のゲート・エミッタ間電圧Ｖgeを正バイアスまたは負バイアスすることでＩＧＢＴ２をオン・オフ駆動する。即ち、駆動回路１は、第１および第４の半導体スイッチ素子Ｑ１,Ｑ４をオンにすると共に、第２および第３の半導体スイッチ素子Ｑ２,Ｑ３をオフにすることで、ノードＰ１の電圧を電源４の電源電圧Ｖccに設定し、ＩＧＢＴ２のエミッタを接地する。そして駆動回路１は、ゲート抵抗ＲＧを介してノードＰ１の電圧（電源電圧Ｖcc）をＩＧＢＴ２のゲートに加えることでＩＧＢＴ２をターン・オンさせる。【０００７】
また駆動回路１は、第１および第４の半導体スイッチ素子Ｑ１,Ｑ４をオフにすると共に、第２および第３の半導体スイッチ素子Ｑ２,Ｑ３をオンにすることで、ノードＰ１を接地し、ＩＧＢＴ２のエミッタの電圧を電源４の電源電圧Ｖccに設定する、そして駆動回路１は、ゲート抵抗ＲＧを介してＩＧＢＴ２のゲートを接地することでＩＧＢＴ２をターン・オフさせる。このように構成された駆動回路１については、例えば特許文献１に詳しく紹介される通りである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第５０１１５８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで特許文献１に開示される駆動回路１は、電源４が出力する正の電源電圧Ｖccだけを用いてＩＧＢＴ２を正バイアスまたは負バイアスしてＩＧＢＴ２をオン・オフすることができ、負の電源を必要としない点で優れている。しかしながらこの従来の駆動回路１は、ノードＰ１の電圧Ｖ(Ｐ１)をゲート抵抗ＲＧを介してＩＧＢＴ２のゲートに印加し、これによってＩＧＢＴ２のゲート容量を充放電する構成である。この為、ＩＧＢＴ２のターン・オン時、およびターン・オフ時におけるスイッチング損失が大きいと言う不具合がある。【００１０】
この点、特許文献１には、第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４をオン・オフするタイミングにずれを持たせることで、ＩＧＢＴ２のターン・オン時、およびターン・オフ時におけるスイッチング損失を軽減することが開示されている。しかしながら第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４をそれぞれオン・オフするタイミングにずれを持たせる場合には、制御回路５の構成が複雑化すると言う新たな問題が発生する。更には駆動回路１を集積回路化する場合、第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４に比較して素子面積の大きいゲート抵抗ＲＧが必要なので、駆動回路１の全体の回路面積が大型化すると言う不具合もある。【００１１】
本発明はこのような事情を考慮してなされたもので、その目的は、上述したゲート抵抗を用いることなく、例えばＩＧＢＴからなる電力素子のターン・オフ時におけるスイッチング損失を低減することのできる、集積回路化に適した簡易な構成の電力素子の駆動回路を提供することにある。
【課題を解決するための手段】
【００１２】
本発明に係る電力素子の駆動回路は、制御電極に印加される駆動信号に応じて第１の主電極と第２の主電極との間に流れる主電流を制御する電力素子、例えばＩＧＢＴまたはＮ型のパワーＭＯＳ-ＦＥＴをオン・オフ駆動するものである。【００１３】
本発明に係る電力素子の駆動回路は、基本的には、
直列に接続されて電源端子と接地端子との間に介装されると共に、その直列接続点を前記電力素子の制御電極に接続して設けた第１および第２の半導体スイッチ素子と、
直列に接続されて前記電源端子と前記接地端子との間に介装されると共に、その直列接続点を前記電力素子の第２の主電極に接続して設けた第３および第４の半導体スイッチ素子と、
制御信号に応じて前記第１〜第４の半導体スイッチ素子のそれぞれを互いに関連させてオン・オフさせて前記電力素子のオン・オフを制御する制御回路と
を備えて構成される。【００１４】
特に上述した目的を達成するべく本発明に係る電力素子の駆動回路は、前記電源端子側に接続された前記第１の半導体スイッチ素子として前記第２〜第４の半導体スイッチ素子よりもオン抵抗の大きい素子を用いたことを特徴としている。【００１５】
ちなみに前記電力素子は、例えば前記制御電極をゲート、前記第１の主電極をコレクタ、および前記第２の主電極をエミッタとするＩＧＢＴからなる。或いは前記電力素子は、前記制御電極をゲート、前記第１の主電極をソース、および前記第２の主電極をドレインとするＮ型のパワーＭＯＳ-ＦＥＴからなる。そして前記第１〜第４の半導体スイッチ素子のそれぞれは、前記制御回路から各ゲートに印加される電圧に応じてオン・オフするＭＯＳ-ＦＥＴからなる。【００１６】
好ましくは前記制御回路は、前記電力素子をオン・オフ駆動する通常動作時には、前記第１および第４の半導体スイッチ素子をそれぞれオンすると共に、前記第２および第３の半導体スイッチ素子をそれぞれオフさせて前記電力素子をターン・オンさせ、
更に前記第１および第４の半導体スイッチ素子をそれぞれオフすると共に、前記第２および第３の半導体スイッチ素子をそれぞれオンさせて前記電力素子をターン・オフさせるように構成される。【００１７】
また前記制御回路は、前記電力素子を強制的にオフさせる短絡遮断時には、前記第１および第３の半導体スイッチ素子をそれぞれオンさせると共に、前記第２および第４の半導体スイッチ素子をそれぞれオフさせるように構成される。或いは前記制御回路は、前記電力素子を強制的にオフさせる短絡遮断時には、前記第２および第４のスイッチ素子をそれぞれオンさせると共に、前記第１および第３の半導体スイッチ素子をそれぞれオフさせるように構成される。
【発明の効果】
【００１８】
本発明によれば、例えば同じ仕様のＭＯＳ-ＦＥＴとして実現される第２〜第４の半導体スイッチ素子に比較して、第１の半導体スイッチ素子としてチャネル幅の狭いＭＯＳ-ＦＥＴを用いるだけで、該第１の半導体スイッチ素子のオン抵抗を前記第２〜第４の半導体スイッチ素子の各オン抵抗よりも高くした電力素子の駆動回路を簡易に、しかも安価に実現することができる。【００１９】
そして上記構成の電力素子の駆動回路によれば、前記電力素子（ＩＧＢＴ）をオンさせるべく前記第１の半導体スイッチ素子をオンすると共に前記第２の半導体スイッチ素子をオフすると、オン抵抗が大きい前記第１の半導体スイッチ素子を介して前記電力素子（ＩＧＢＴ）のゲート容量が充電される。また前記電力素子（ＩＧＢＴ）をオフさせるべく前記第１の半導体スイッチ素子をオフする共に前記第２の半導体スイッチ素子をオフすると、オン抵抗が小さい前記第２の半導体スイッチ素子を介して前記電力素子（ＩＧＢＴ）のゲート容量が放電される。【００２０】
この結果、図６に例示した従来の駆動回路におけるゲート抵抗を用いることなく、前記電力素子（ＩＧＢＴ）のターン・オフ時における該電力素子でのスイッチング損失を低減することが可能となる。しかも前記第１の半導体スイッチ素子のオン抵抗を小さくしたことに伴う第１の半導体スイッチ素子の素子面積の縮小化と、ゲート抵抗を省いたこととが相まって、駆動回路全体をコンパクトに形成することが可能となる。更には回路構成自体を簡素化してその製造コストの低価格を図ることが可能となる等の実用上多大なる効果が祖せられる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態に係る電力素子の駆動回路の概要を示す概略構成図。
【図２】図１に示す駆動回路の具体的な構成例を示す図。
【図３】図２に示す駆動回路における制御回路の別の構成例を示す図。
【図４】図２に示す駆動回路における制御回路の更に別の構成例を示す図。
【図５】図１に示す駆動回路の別の具体的な構成例を示す図。
【図６】従来の電力素子の駆動回路の一例を示す概略構成図。
【図７】従来の電力素子の駆動回路による電力素子のオン・オフ駆動形態を示すタイミング図。
【発明を実施するための形態】
【００２２】
以下、図面を参照して本発明に係る電力素子の駆動回路１０について説明する。
【００２３】
図１は、本発明の一実施形態に係る電力素子の駆動回路１０の概要を示す概略構成図であり、図６に示した従来の駆動回路１と同一部分には同一符号を付して示してある。
【００２４】
この駆動回路１０は、直列に接続されて電源端子（Ｖcc）と接地端子（ＧＮＤ）との間に介装されると共に、その直列接続点（ノードＰ１）をＩＧＢＴ２のゲートに接続して設けた第１および第２の半導体スイッチ素子Ｑ１,Ｑ２を備える。更に駆動回路１０は、直列に接続されて電源端子（Ｖcc）と接地端子（ＧＮＤ）との間に介装されると共に、その直列接続点（ノードＰ２）をＩＧＢＴ２のエミッタに接続して設けた第３および第４の半導体スイッチ素子Ｑ３,Ｑ４を備える。
【００２５】
第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４のそれぞれは、例えばＭＯＳ-ＦＥＴからなる。特に第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４のうち第１の半導体スイッチ素子Ｑ１としては、第２〜第４の半導体スイッチ素子Ｑ２,Ｑ３,Ｑ４よりもオン抵抗（導通抵抗）Ｒonの大きいＭＯＳ-ＦＥＴが用いられている。
【００２６】
第１および第２の半導体スイッチ素子Ｑ１,Ｑ２からなる直列回路と、第３および第４の半導体スイッチ素子Ｑ３,Ｑ４からなる直列回路は、電源端子（Ｖcc）と接地端子（ＧＮＤ）との間に並列に設けられてスイッチ・マトリックス回路を構成する。このスイッチ・マトリックス回路は、制御回路５の制御の下で第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４のそれぞれを互いに関連してオン・オフすることでＩＧＢＴ２をオン・オフ駆動する。
【００２７】
即ち、本発明に係る駆動回路１０は、スイッチ・マトリックス回路を構成する第１の半導体スイッチ素子Ｑ１として第２〜第４の半導体スイッチ素子Ｑ２,Ｑ３,Ｑ４よりもオン抵抗の大きい素子を用い、図６に示した従来の駆動回路１におけるゲート抵抗ＲＧを省いたことを特徴としている。換言すれば第１および第２の半導体スイッチ素子Ｑ１,Ｑ２を直列に接続したノードＰ１の電圧を、ゲート抵抗ＲＧを介することなくＩＧＢＴ２のゲートに直接印加するように構成したことを特徴としている。
【００２８】
具体的には、例えば図２に示すように第１の半導体スイッチ素子Ｑ１としては、オン抵抗Ｒonの大きいＭＯＳ-ＦＥＴが用いられる。また第２〜第４の半導体スイッチ素子Ｑ２,Ｑ３,Ｑ４としては、オン抵抗Ｒonの小さいＭＯＳ-ＦＥＴがそれぞれ用いられる。従ってここでは第１の半導体スイッチ素子Ｑ１のオン抵抗をＲon(Ｌ)として示し、第２〜第４の半導体スイッチ素子Ｑ２,Ｑ３,Ｑ４のオン抵抗をＲon(Ｓ)［＜Ｒon(Ｌ)］として示す。
【００２９】
ちなみに第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４は、基本的には互いに同じスイッチ特性を有する同一の電流容量で、且つ同一の耐圧を有するスイッチング用のＭＯＳ-ＦＥＴからなる。しかしここでは、特にオン抵抗Ｒonの大きい第１の半導体スイッチ素子Ｑ１は、例えば第２〜第４の半導体スイッチ素子Ｑ２,Ｑ３,Ｑ４に比較してチャネル幅の狭いＭＯＳ-ＦＥＴとして実現される。
【００３０】
このように構成された駆動回路１０は、基本的にはＩＧＢＴ２をオン・オフ駆動する通常動作時には、第１および第４の半導体スイッチ素子Ｑ１,Ｑ４をそれぞれオンすると共に、第２および第３の半導体スイッチ素子Ｑ２,Ｑ３をそれぞれオフさせることでＩＧＢＴ２をターン・オンさせる。また第１および第４の半導体スイッチ素子Ｑ１,Ｑ４をそれぞれオフすると共に、第２および第３の半導体スイッチ素子Ｑ２,Ｑ３をそれぞれオンさせることでＩＧＢＴ２をターン・オフさせる。
【００３１】
このようにして第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４を互いに関連させてオン・オフする制御回路５は、例えば図２に示すように構成される。具体的には制御回路５は、制御信号ＳＧを反転させて第１および第４の半導体スイッチ素子Ｑ１,Ｑ４をオン・オフする駆動信号を生成する第１のインバータ回路５ａを備える。この第１のインバータ回路５ａが出力する駆動信号は、第１および第４の半導体スイッチ素子Ｑ１,Ｑ４を互いに相反させてオン・オフするべく、電源４の電源電圧Ｖccまたは接地電位（０Ｖ）の２値をとる。
【００３２】
更に制御回路５は、第１のインバータ回路５ａの出力を反転して第２および第３の半導体スイッチ素子Ｑ２,Ｑ３をオン・オフする駆動信号を生成する第２のインバータ回路５ｂを備える。この第２のインバータ回路５ｂが出力する駆動信号もまた、電源４の電源電圧Ｖccまたは接地電位（０Ｖ）の２値をとる。
【００３３】
このように構成された制御回路５によれば、直列に接続された第１および第２の半導体スイッチ素子Ｑ１,Ｑ２は、第１および第２のインバータ回路５ａ,５ｂの出力を受けて互いに相反してオン・オフする。また直列に接続された第３および第４の半導体スイッチ素子Ｑ３,Ｑ４もまた、第１および第２のインバータ回路５ａ,５ｂの出力を受けて互いに相反してオン・オフする。特に第３および第４の半導体スイッチ素子Ｑ３,Ｑ４は、第１および第２の半導体スイッチ素子Ｑ１,Ｑのオン・オフとは相補的にオン・オフする。そして制御回路５による第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４の互いに関連したオン・オフ制御により、ＩＧＢＴ２のターン・オンおよびターン・オフが制御され、これによってＩＧＢＴ２がオン・オフ駆動される。
【００３４】
上述した如く制御回路５の制御の下でオン・オフされる第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４によれば、第１の半導体スイッチ素子Ｑ１がオンすると共に第２の半導体スイッチ素子Ｑ２がオフすると、これに伴ってノードＰ１の電圧Ｖ(Ｐ１)が高くなる。このとき第３の半導体スイッチ素子Ｑ３がオフし、また第４の半導体スイッチ素子Ｑ４がオンするので、これに伴ってＩＧＢＴ２のエミッタの電圧Ｖ(Ｅ)が接地電位（０Ｖ）に設定される。
【００３５】
するとＩＧＢＴ２のゲートには第１の半導体スイッチ素子Ｑ１のオン抵抗Ｒon(Ｌ)を介して電流が流れ込み、ＩＧＢＴ２のゲート容量が充電される。そしてＩＧＢＴ２のゲート容量の充電に伴って該ＩＧＢＴ２のゲートに加わる電圧が高くなり、ゲート電圧がＩＧＢＴ２の閾値電圧を超えると、これによってＩＧＢＴ２がターン・オンする。
【００３６】
一方、第１の半導体スイッチ素子Ｑ１がオフすると共に第２の半導体スイッチ素子Ｑ２がオンすると、ノードＰ１の電圧Ｖ(Ｐ１)が接地電位（０Ｖ）に設定される。またこの時、第３の半導体スイッチ素子Ｑ３がオンし、第４の半導体スイッチ素子Ｑ４がオフするので、これに伴ってＩＧＢＴ２のエミッタの電圧Ｖ(Ｅ)が電源電圧Ｖccに設定される。この結果、ＩＧＢＴ２のゲート・エミッタ間電圧Ｖ(ge)が瞬時的に負（−Ｖcc）となり、ＩＧＢＴ２がターン・オフする。
【００３７】
またこのとき、ＩＧＢＴ２のゲート容量に蓄積されていた電荷は、第２の半導体スイッチ素子Ｑ２を介して放電される。そしてＩＧＢＴ２のゲート容量の放電に伴って該ＩＧＢＴ２のゲートに加わる電圧が接地電位（０Ｖ）に戻り、その後、オフ状態にある第１の半導体スイッチ素子Ｑ１とオン状態にある第２の半導体スイッチ素子Ｑ２とによって定まるノードＰ１の電圧（０Ｖ）がＩＧＢＴ２のゲートに加えられる。従ってＩＧＢＴ２はオフ状態を維持する。
【００３８】
従って上述した如く構成された駆動回路１０によれば、通常動作時においてＩＧＢＴ２をターン・オンさせる際にはオン抵抗Ｒonの大きい第１の半導体スイッチ素子Ｑ１を介してＩＧＢＴ２のゲート容量を充電することができる。またＩＧＢＴ２をターン・オフさせる際にはオン抵抗Ｒonの小さい第２の半導体スイッチ素子Ｑ２を介してＩＧＢＴ２のゲート容量を瞬時に放電させることができる。即ち、ＩＧＢＴ２のゲート容量の充電に要する時間でＩＧＢＴ２のターン・オンを遅らせることができ、またＩＧＢＴ２のゲート容量を瞬時に放電させることができる。この結果、ゲート抵抗ＲＧを用いない分、ＩＧＢＴ２のターン・オフ時におけるスイッチング損失を大幅に低減することができる。
【００３９】
ところでＩＧＢＴ２を介して電流Ｉcが供給される負荷側において短絡が検出された場合には、ＩＧＢＴ２を強制的にオフさせて過大な短絡電流からＩＧＢＴ２や負荷（ＲＬ）を保護し、更には駆動回路１,１０を保護することが行われる。
【００４０】
この短絡遮断によるＩＧＢＴ２の保護動作は、例えば第１および第３の半導体スイッチ素子Ｑ１,Ｑ３をそれぞれオンすると共に、第２および第４の半導体スイッチ素子Ｑ２,Ｑ４をそれぞれオフにすることによって達せられる。具体的には短絡遮断検出時に第１および第３の半導体スイッチ素子Ｑ１,Ｑ３をそれぞれ強制的にオンする場合には、例えば図３に示すように制御回路５を構成し、短絡検出信号ＣＯに応じて第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４に対するオン・オフ信号を切り替えるようにすれば良い。
【００４１】
この図３に示す制御回路５は、短絡検出信号ＣＯに応じてゲートが開成される４つのアンド回路５１ａ,５１ｂ,５１ｃ,５１ｄを備える。これらアンド回路５１ａ,５１ｂ,５１ｃ,５１ｄは、短絡検出信号ＣＯが印加されないとき、換言すれば短絡検出信号ＣＯがローレベル（Ｌ）であり、ＩＧＢＴ２を通常動作させるとき、インバータ回路５２を介してそれぞれ開成される。そしてアンド回路５１ａ,５１ｂ,５１ｃ,５１ｄは、制御信号ＳＣまたはインバータ回路５３を介して制御信号ＳＧを反転した信号を、ドライブ回路５４ａ,５４ｂ,５４ｃ,５４ｄにそれぞれ与える。尚、これらのドライブ回路５３ａ,５３ｂ,５３ｃ,５３ｄは、第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４をそれぞれオン・オフするに必要な出力電圧を生成するものである。
【００４２】
これに対して短絡検出信号ＣＯが印加されたとき、換言すれば短絡検出信号ＣＯがハイレベル（Ｈ）になった時、アンド回路５１ａ,５１ｂ,５１ｃ,５１ｄがそれぞれ閉じられる。そして短絡検出信号ＣＯがオア回路５５ａ,５５ｃを介してドライブ回路５４ａ,５４ｃにそれぞれ与られると共に、インバータ回路５２を介して反転された短絡検出信号ＣＯがアンド回路５１ｂ,５１ｄを介してドライブ回路５４ｂ,５４ｄにそれぞれ与られる。
【００４３】
従って短絡検出信号ＣＯが与えられたときには第１および第３の半導体スイッチ素子Ｑ１,Ｑ３がそれぞれ強制的にオンされ、同時に第２および第４の半導体スイッチ素子Ｑ２,Ｑ４がそれぞれ強制的にオフされる。この結果、ＩＧＢＴ２のゲート電圧Ｖ(Ｇ)が電源電圧Ｖccに設定されると共に、該ＩＧＢＴ２のエミッタ電圧Ｖ(Ｅ)もまた電源電圧Ｖccに設定される。するとＩＧＢＴ２のゲート・エミッタ間電圧Ｖ(ge)が強制的に０Ｖに設定されて該ＩＧＢＴ２が強制的にオフに設定される。そしてＩＧＢＴ２の強制的なオフに伴って負荷（ＲＬ）に流れる電流Ｉcが遮断され、負荷短絡に伴う過電流からＩＧＢＴ２等が保護される。
【００４４】
このように構成された駆動回路１０によれば、第１および第３の半導体スイッチ素子Ｑ１,Ｑ３をそれぞれオンし、ＩＧＢＴ２のゲートおよびエミッタに加わる電圧を共に電源電圧Ｖccに設定するだけである。この際、ＩＧＢＴ２のゲート容量の充電に要する時間、ＩＧＢＴ２のゲート・エミッタ間電圧Ｖ(ge)が負電圧となり、ＩＧＢＴ２がターン・オフする。そしてＩＧＢＴ２のターン・オフに伴ってＩＧＢＴ２のゲート容量が第１の半導体スイッチ素子Ｑ１を介して放電される。そしてＩＧＢＴ２のゲート・エミッタ間電圧Ｖ(ge)が０Ｖに保たれるので、ＩＧＢＴ２はオフ状態を維持する。
【００４５】
従って短絡遮断検出時に第１および第３の半導体スイッチ素子Ｑ１,Ｑ３をそれぞれ強制的にオンする場合であっても、従来のようにゲート抵抗ＲＧを介するＩＧＢＴ２のゲート容量の充放電がないので、ＩＧＢＴ２のターン・オフ時におけるスイッチング損失を低減することができる。従って駆動回路１０での消費電力を小さくすることができる。
【００４６】
尚、短絡遮断における上述した第１および第３の半導体スイッチ素子Ｑ１,Ｑ３の強制的なオンに代えて、第２および第４の半導体スイッチ素子Ｑ２,Ｑ４を強制的にオンすることも可能である。この場合、第２および第４の半導体スイッチ素子Ｑ２,Ｑ４の強制的にオンに連動させて第１および第１の半導体スイッチ素子Ｑ１,Ｑ３を強制的にオフすることは言うまでもない。
【００４７】
このようにして第１および第３の半導体スイッチ素子Ｑ１,Ｑ３をオフにし、同時に第２および第４の半導体スイッチ素子Ｑ２,Ｑ４をオンにすれば、ＩＧＢＴ２のゲート電圧Ｖ(Ｇ)が接地電位（０Ｖ）に設定されると共に、該ＩＧＢＴ２のエミッタ電圧Ｖ(Ｅ)もまた接地電位（０Ｖ）に設定される。この結果、ＩＧＢＴ２のゲート・エミッタ間電圧Ｖ(ge)が０Ｖとなり、該ＩＧＢＴ２が強制的にオフとなる。そしてＩＧＢＴ２の強制的なオフに伴って負荷（ＲＬ）に流れる電流Ｉcが遮断され、負荷短絡に伴う過電流からＩＧＢＴ２等が保護される。
【００４８】
尚、短絡検出信号ＣＯが与えられたときに上述した如く第２および第４の半導体スイッチ素子Ｑ２,Ｑ４をそれぞれ強制的にオンする場合には、制御回路５を、例えば図４に示すように構成すれば良い。図４に示す制御回路５は、短絡検出信号ＣＯをドライブ回路５４ａ,５４ｃに与えると共に、前述したオア回路５５ａ,５５ｃに代わるオア回路５５ｂ,５５ｄを用いて、インバータ回路５５を介して反転された短絡検出信号ＣＯをドライブ回路５４ｂ,５４ｄにそれぞれ与えるように構成される。
【００４９】
このように構成された駆動回路１０によれば、オン抵抗Ｒonが小さい第２および第４の半導体スイッチ素子Ｑ２,Ｑ４をオンするだけなので、ＩＧＢＴ２のターン・オフ時におけるスイッチング損失を更に小さくすることができる。そしてＩＧＢＴ２のゲート容量のゲート抵抗ＲＧを介する充放電を伴うことがない分、駆動回路１０での消費電力を小さくすることができる。
【００５０】
しかも従来の制御回路１において用いられていたゲート抵抗ＲＧを省いた上で第１の半導体スイッチ素子Ｑ１の小型化を図ることができる。従って駆動回路１０を集積回路化する上でチップ面積を小さくすることができる。また半導体チップ上にＭＯＳ-ＦＥＴ等と並べてゲート抵抗ＲＧを形成する必要がないので、その製造コストを低く抑えることが可能となる等の効果が奏せられる。
【００５１】
ところで上述した説明においては、第１および第３の半導体スイッチ素子Ｑ１,Ｑ３としてＰ型のＭＯＳ-ＦＥＴを用い、第２および第４の半導体スイッチ素子Ｑ２,Ｑ４としてＮ型のＭＯＳ-ＦＥＴを用いた例について示した。しかし図５に例示するように、第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４のそれぞれにＮ型のＭＯＳ-ＦＥＴを用いてスイッチ・マトリックス回路を構成することも可能である。この場合においても第１の半導体スイッチ素子Ｑ１として、第２〜第４の半導体スイッチ素子Ｑ２,Ｑ３,Ｑ４よりもオン抵抗Ｒonの大きいＭＯＳ-ＦＥＴを用いることは言うまでもない。
【００５２】
この場合、Ｎ型のＭＯＳ-ＦＥＴからなる第１および第３の半導体スイッチ素子Ｑ１,Ｑ３のオン動作条件が、図２に示した駆動回路１０におけるＰ型のＭＯＳ-ＦＥＴからなる第１および第３の半導体スイッチ素子Ｑ１,Ｑ３のオン動作条件とは異なる。即ち、第１および第３の半導体スイッチ素子Ｑ１,Ｑ３は、第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４のオン・オフに伴って変化するノードＰ１,Ｐ２の電圧を基準電位としてオン・オフ動作する。
【００５３】
従ってこの場合には、図５に示すように制御信号ＳＧを反転するインバータ回路５ｃの入力と出力とをレベルシフト回路５ｄ,５ｅを介して第１および第３の半導体スイッチ素子Ｑ１,Ｑ３の各ゲートにそれぞれ印加するように制御回路５を構成すれば良い。このように第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４としてＮ型のＭＯＳ-ＦＥＴを用いてスイッチ・マトリックス回路を構成した駆動回路１０においても、第１および第２の半導体スイッチ素子Ｑ１,Ｑ２の直列接続点であるノードＰ１の電圧をＩＧＢＴ２のゲートに直接印加するので、前述した実施形態と同様な効果が奏せられる。
【００５４】
尚、本発明は上述した実施形態に限定されるものではない。例えば特に図示しないが第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４としてＰ型のＭＯＳ-ＦＥＴをそれぞれ用いることも勿論可能である。また第１および第２の半導体スイッチ素子Ｑ１,Ｑ２としてＮ型のＭＯＳ-ＦＥＴを用い、第３および第４の半導体スイッチ素子Ｑ３,Ｑ４としてＰ型のＭＯＳ-ＦＥＴを用いることも勿論可能である。
【００５５】
また第１の半導体スイッチ素子Ｑ１のオン抵抗Ｒonについては、ＩＧＢＴ２を確実にターン・オンさせるに必要な時間に亘ってＩＧＢＴ２のゲート容量を充電し得る値として設定すれば十分である。また前述したように電力素子としてパワーＭＯＳ-ＦＥＴを駆動する場合にも本発明を適用可能なことは勿論である。更には第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４としてバイポーラ・トランジスタを用いても良いことは言うまでもない。
【００５６】
また制御回路５の構成についてスイッチ・マトリックス回路の構成や、スイッチ・マトリックス回路を構成する第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４に対するオン・オフ駆動形態等に応じて種々変化可能である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００５７】
１,１０  駆動回路
２  電力素子（ＩＧＢＴ）
３  主電源
４  電源（Ｖcc）
５  制御回路（ＣＯＮＴ）
Ｑ１  第１のスイッチ素子（ＭＯＳ-ＦＥＴ）
Ｑ２  第２のスイッチ素子（ＭＯＳ-ＦＥＴ）
Ｑ３  第３のスイッチ素子（ＭＯＳ-ＦＥＴ）
Ｑ３  第４のスイッチ素子（ＭＯＳ-ＦＥＴ）
ＲＧ  ゲート抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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