(57)【要約】【課題】ゲート接地トランジスタのバックゲート抵抗を低減し、飽和出力電力を高めるカスコード増幅器を得る。【解決手段】ゲート接地トランジスタ３のバックゲート電極３４を、ゲート接地トランジスタ３のゲート電極３３全体を取り囲む電極３４ａと、両端が電極３４ａに接続され、電極３４ａと共にゲート接地トランジスタ３のゲート電極３３全体を複数に分割して取り囲むようにした複数の電極３４ｂとから構成した。  よって、ゲート直下のバックゲートからバックゲート電極までの距離を短くすることができ、ゲート接地トランジスタ３のバックゲート抵抗Ｒｂ２を低減し、飽和出力電力を高めるカスコード増幅器が得られる。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコン基板上において、ソース接地トランジスタのドレイン電極とゲート接地トランジスタのソース電極とがカスコード接続され、
前記ソース接地トランジスタのバックゲート電極は、
該ソース接地トランジスタのソース電極と接続され、
前記ゲート接地トランジスタのバックゲート電極は、
該ゲート接地トランジスタのソース電極と接続され、
前記ソース接地トランジスタのソース電極は、
グラウンドに接続され、
前記ゲート接地トランジスタのゲート電極は、
容量を介して前記グラウンドに接続され、
前記ソース接地トランジスタのゲートを高周波信号入力とし、
前記ゲート接地トランジスタのドレインを高周波信号出力としたカスコード増幅器において、
前記ゲート接地トランジスタは、
複数個並列に接続された単位トランジスタを用いて構成され、
前記ゲート接地トランジスタのバックゲート電極は、
該ゲート接地トランジスタのゲート電極全体を取り囲む第一の電極と、
両端が前記第一の電極に接続され、該第一の電極と共に前記ゲート接地トランジスタのゲート電極全体を複数に分割して取り囲むようにしたＭ（Ｍは１以上の任意の整数）個の第二の電極とから構成されることを特徴とするカスコード増幅器。
【請求項２】
第二の電極は、
ゲート接地トランジスタを構成する単位トランジスタのゲート幅に対して並列に配置されることを特徴とする請求項１記載のカスコード増幅器。
【請求項３】
第二の電極は、
ゲート接地トランジスタを構成する単位トランジスタのゲート幅に対して垂直に配置されることを特徴とする請求項１記載のカスコード増幅器。
【請求項４】
第二の電極は、
ゲート接地トランジスタを構成する単位トランジスタのゲート幅に対して並列に配置される電極と、垂直に配置される電極とを備えたことを特徴とする請求項１記載のカスコード増幅器。
【請求項５】
第二の電極は、
ゲート接地トランジスタを構成するＮ（Ｎは１以上の任意の整数）個の単位トランジスタ毎に配置されることを特徴とする請求項１、請求項２および請求項４のうちのいずれか１項記載のカスコード増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコンデバイスを用いた高周波電力増幅器に関し、ソース接地トランジスタとゲート接地トランジスタをカスコード接続したカスコード増幅器に関する。
【背景技術】
【０００２】
移動体通信の分野では、通信量の増加等に対応するために、複数の変調方式と複数の周波数帯に対応したマルチモードマルチバンド技術が重要視されている。
さらに、移動体端末では、マルチモードマルチバンド技術を小形、低コストに実現することが重要である。
このため、移動体端末向け電力増幅器では、集積化に優れ、比較的安価なシリコンデバイスを用いた電力増幅器が注目されている。
【０００３】
また、近年シリコンデバイスの開発は、急速に進み、従来に比べ高集積な回路や高周波で動作する回路が実現可能となった反面、耐圧が低下している。
そこで、シリコンデバイスを用いた電力増幅器では、しばしばソース接地トランジスタとゲート接地トランジスタをカスコード接続したカスコード増幅器が用いられる。
【０００４】
図６に従来のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）カスコード増幅器を示す。
カスコード増幅器は、ソース接地トランジスタとゲート接地トランジスタをカスコード接続された構成であり、それぞれのトランジスタは、複数の単位トランジスタが並列に接続された構成である。
また、それぞれのトランジスタのバックゲート電極とソース電極は、接続されている。
バックゲート電極は、バックゲートの電位を決めるために設けられる。
ここで、ゲート接地トランジスタのバックゲート抵抗Ｒｂは、シリコン基板内において、ゲート直下のバックゲートからバックゲート電極までの基板抵抗が主要とする寄生抵抗である。
【０００５】
このゲート接地トランジスタのバックゲート抵抗値が大きい場合には、飽和出力電力は低下する。
図３にカスコードトランジスタのソース接地トランジスタとゲート接地トランジスタのバックゲート抵抗に対する飽和電力の計算結果を示す。
計算における負荷インピーダンスは、飽和電力最大整合である。
ゲート接地トランジスタのバックゲート抵抗Ｒｂ２が大きい場合には、飽和出力電力が低下することが分かる。
一方で、ソース接地トランジスタのバックゲート抵抗Ｒｂ１が変化しても、飽和出力電力は、ほとんど変化しない。
【０００６】
一般的に、ＲＦ回路で使用するためのトランジスタモデルは、ソース接地トランジスタのＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）の評価結果に対して、フィッティングすることで作成される。
そのため、レイアウトもソース接地トランジスタとして最適化されることが多い。
しかし、前述したように、寄生のバックゲート抵抗が与える影響は、ソース接地トランジスタとゲート接地トランジスタでは異なる。
このような背景のため、これまでカスコードトランジスタのゲート接地トランジスタの寄生バックゲート抵抗値を低減する手段に関して報告されていなかった。
【０００７】
なお、下記特許文献１には、ＣＭＯＳ差動カスコード増幅器において、寄生抵抗と寄生容量を用いて、イマジナリーグラウンド点を生成し、アイソレーションを改善することが記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−１３４５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来のカスコード増幅器は、以上のように構成されていたので、ゲート接地トランジスタのバックゲート抵抗を低減し、飽和出力電力を高める手段に関して報告されていなかった。
【００１０】
本発明は、ゲート接地トランジスタのバックゲート抵抗を低減し、飽和出力電力を高めるカスコード増幅器を得ることを目的とする。
【課題を解決するための手段】
【００１１】
本発明のカスコード増幅器は、ゲート接地トランジスタが、複数個並列に接続された単位トランジスタを用いて構成され、ゲート接地トランジスタのバックゲート電極は、該ゲート接地トランジスタのゲート電極全体を取り囲む第一の電極と、両端が第一の電極に接続され、該第一の電極と共にゲート接地トランジスタのゲート電極全体を複数に分割して取り囲むようにしたＭ（Ｍは１以上の任意の整数）個の第二の電極とから構成されることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、ゲート接地トランジスタのバックゲート電極は、ゲート接地トランジスタのゲート電極全体を取り囲む第一の電極と、両端が第一の電極に接続され、第一の電極と共にゲート接地トランジスタのゲート電極全体を複数に分割して取り囲むようにしたＭ個の第二の電極とから構成されるので、ゲート直下のバックゲートからバックゲート電極までの距離を短くすることができ、ゲート接地トランジスタのバックゲート抵抗を低減し、飽和出力電力を高めるカスコード増幅器が得られる効果がある。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１によるＣＭＯＳカスコード増幅器を示すレイアウト図である。
【図２】ＣＭＯＳカスコード増幅器の寄生抵抗を含む回路図である。
【図３】ＣＭＯＳカスコード増幅器のバックゲート抵抗値を変化させた場合の飽和電力計算結果を示す特性図である。
【図４】本発明の実施の形態２によるＣＭＯＳカスコード増幅器を示すレイアウト図である。
【図５】本発明の実施の形態３によるＣＭＯＳカスコード増幅器を示すレイアウト図である。
【図６】従来のＣＭＯＳカスコード増幅器を示すレイアウト図である。
【発明を実施するための形態】
【００１４】
実施の形態１．
図１に本発明の実施の形態１によるＣＭＯＳカスコード増幅器を示す。
図２に寄生抵抗を含むＣＭＯＳカスコード増幅器の回路図を示す。
図において、１はシリコン基板、２はソース接地トランジスタ、３はゲート接地トランジスタである。
【００１５】
また、ソース接地トランジスタ２において、２１はソース電極、２２はドレイン電極、２３はゲート電極、２４はバックゲート電極である。
ＲＦＩＮは、高周波信号入力端子、Ｖｇ１はゲートバイアス電圧入力端子、Ｒｓ１，Ｒｄ１，Ｒｇ１，Ｒｂ１は各電極の寄生抵抗である。
【００１６】
さらに、ゲート接地トランジスタ３において、３１はソース電極、３２はドレイン電極、３３はゲート電極、３４はバックゲート電極である。
なお、バックゲート電極３４は、電極３４ａ，３４ｂにより、格子状に形成される。
Ｖｇ２はゲートバイアス電圧入力端子、１３ｐＦは容量、ＲＦＯＵＴは、高周波信号出力端子、Ｖｄｄはドレインバイアス電圧入力端子、Ｒｓ２，Ｒｄ２，Ｒｇ２，Ｒｂ２は各電極の寄生抵抗である。
【００１７】
シリコン基板１上において、ソース接地トランジスタ２のドレイン電極２２とゲート接地トランジスタ３のソース電極３１とがカスコード接続される。
ソース接地トランジスタ２のバックゲート電極２４は、ソース電極２１と接続される。
ゲート接地トランジスタ３のバックゲート電極３４は、ソース電極３１と接続される。
【００１８】
ソース接地トランジスタ２のソース電極２１は、グラウンドパッドに接続され、さらに、ワイヤを介して、シリコン基板１外のグラウンドに接続される（図示せず）。
ゲート接地トランジスタ３のゲート電極３３は、容量を介してグラウンドパッドに接続される。
ソース接地トランジスタ２のゲート側に高周波信号入力端子ＲＦＩＮを設け、ゲート接地トランジスタ３のドレイン側に高周波信号出力端子ＲＦＯＵＴを設ける。
なお、ゲート接地トランジスタ３は、複数の単位トランジスタが並列に接続された構成である。
【００１９】
本実施の形態１によるカスコード増幅器は、ゲート接地トランジスタ３において、バックゲート電極３４を有する単位トランジスタを等間隔に配置する。
バックゲート抵抗は、ゲート直下のバックゲートからバックゲート電極までの距離に比例する。
そのため、図１に示すように、バックゲート電極３４の電極３４ａ，３４ｂにより、格子状に電極を形成することで、バックゲート抵抗Ｒｂ２は、ゲート直下のバックゲートからバックゲート電極までの距離を短くすることができ、バックゲート抵抗Ｒｂ２を低減することができる。
【００２０】
図３に示された、カスコードトランジスタのソース接地トランジスタとゲート接地トランジスタのバックゲート抵抗に対する飽和出力電力の計算結果において、ゲート接地トランジスタ３のバックゲート抵抗Ｒｂ２が小さい場合には、飽和出力電力が高くなることが分かる。
その結果、飽和出力電力、利得および電力付加効率を高めることができる。
【００２１】
図１において、ゲート接地トランジスタ３のバックゲート電極３４は、より具体的には、以下のように構成される。
バックゲート電極３４において、電極３４ａは、ゲート接地トランジスタ３のゲート電極３３全体を取り囲むように形成される。
電極３４ｂは、電極３４ａの内部に単位トランジスタのゲート幅に対して並列に形成され、両端が電極３４ａに接続されるように形成される。
電極３４ｂは、電極３４ａにより取り囲まれたゲート接地トランジスタのゲート電極３３全体を、電極３４ａ，３４ｂにより複数に分割して取り囲むようにする。
【００２２】
なお、図１では、ゲート３本当りに一箇所バックゲート電極を設けているが、ゲートＮ個（Ｎは１以上の任意の整数）当りに設けても良く、Ｎが小さいほど飽和出力電力は高く、Ｎが大きいほどレイアウトサイズを小さくできる。
また、図１では、４本の電極３４ｂを設けているが、Ｍ個（Ｍは１以上の任意の整数）を設けても良く、Ｍが大きいほど飽和出力電力は高く、Ｍが小さいほどレイアウトサイズを小さくできる。
【００２３】
以上のように、本実施の形態１によれば、ゲート接地トランジスタ３のバックゲート電極３４を、ゲート接地トランジスタ３のゲート電極３３全体を取り囲む電極３４ａと、両端が電極３４ａに接続され、電極３４ａと共にゲート接地トランジスタ３のゲート電極３３全体を複数に分割して取り囲むようにした複数の電極３４ｂとから構成した。
よって、ゲート直下のバックゲートからバックゲート電極までの距離を短くすることができ、ゲート接地トランジスタ３のバックゲート抵抗Ｒｂ２を低減し、飽和出力電力を高めるカスコード増幅器が得られる。
【００２４】
また、本実施の形態１によれば、電極３４ｂを、ゲート接地トランジスタ３を構成する所定複数個の単位トランジスタ毎に配置されるようにした。
よって、等しい個数の単位トランジスタ毎に電極３４ｂが配置されるので、ゲート直下のバックゲートからバックゲート電極までの距離を均等に短くすることができ、ゲート接地トランジスタ３のバックゲート抵抗Ｒｂ２を、より効率良く低減することができる。
【００２５】
実施の形態２．
図４に本発明の実施の形態２によるＣＭＯＳカスコード増幅器を示す。
図において、バックゲート電極３４は、電極３４ａ，３４ｃにより、格子状に形成する。
その他の構成については、図１と同様である。
【００２６】
本実施の形態２によるカスコード増幅器は、ゲート接地トランジスタ３において、単位ゲート幅を半分にして、間にバックゲート電極３４ｃを設ける。
このようなレイアウトにすることで、バックゲート抵抗Ｒｂ２は、ゲート直下のバックゲートからバックゲート電極までの距離を短くすることができ、バックゲート抵抗Ｒｂ２を低減することができる。
その結果、飽和出力電力、利得および電力付加効率を高めることができる。
なお、本実施の形態２は、前記実施の形態１に比べて、同一のバックゲート抵抗を得るために必要なレイアウト面積を小さくすることができる。
【００２７】
図４において、ゲート接地トランジスタ３のバックゲート電極３４は、より具体的には、以下のように構成される。
バックゲート電極３４において、電極３４ａは、ゲート接地トランジスタ３のゲート電極３３全体を取り囲むように形成される。
電極３４ｃは、電極３４ａの内部に単位トランジスタのゲート幅に対して垂直に形成され、両端が電極３４ａに接続されるように形成される。
電極３４ｃは、電極３４ａにより取り囲まれたゲート接地トランジスタのゲート電極３３全体を、電極３４ａ，３４ｃにより複数に分割して取り囲むようにする。
【００２８】
なお、図１では、１本の電極３４ｃを設けているが、Ｍ個（Ｍは１以上の任意の整数）を設けても良く、Ｍが大きいほど飽和出力電力は高く、Ｍが小さいほどレイアウトサイズを小さくできる。
【００２９】
以上のように、本実施の形態２によれば、電極３４ｃを、ゲート接地トランジスタ３を構成する単位トランジスタのゲート幅に対して垂直に配置した。
よって、本実施の形態２は、前記実施の形態１に比べて、同一のバックゲート抵抗を得るために必要なレイアウト面積を小さくすることができる。
【００３０】
実施の形態３．
図５に本発明の実施の形態３によるＣＭＯＳカスコード増幅器を示す。
図において、バックゲート電極３４は、電極３４ａ，３４ｂ，３４ｃにより、格子状に形成する。
その他の構成については、図１と同様である。
【００３１】
本実施の形態３によるカスコード増幅器は、前記実施の形態１と前記実施の形態２を組み合わせた構成である。
このようなレイアウトにすることで、バックゲート抵抗Ｒｂ２は、さらに、低減することができる。
その結果、飽和出力電力、利得および電力付加効率を、さらに、高めることができる。
【００３２】
図５において、ゲート接地トランジスタ３のバックゲート電極３４は、より具体的には、以下のように構成される。
バックゲート電極３４において、電極３４ａは、ゲート接地トランジスタ３のゲート電極３３全体を取り囲むように形成される。
電極３４ｂは、電極３４ａの内部に単位トランジスタのゲート幅に対して並列に形成され、両端が電極３４ａに接続されるように形成される。
電極３４ｃは、電極３４ａの内部に単位トランジスタのゲート幅に対して垂直に形成され、両端が電極３４ａに接続されるように形成される。
電極３４ｂ，３４ｃは、電極３４ａにより取り囲まれたゲート接地トランジスタのゲート電極３３全体を、電極３４ａ，３４ｂ，３４ｃにより複数に分割して取り囲むようにする。
【００３３】
以上のように、本実施の形態３によれば、電極３４ｂを、ゲート接地トランジスタ３を構成する単位トランジスタのゲート幅に対して並列に配置し、電極３４ｃを、垂直に配置した。
よって、本実施の形態３は、前記実施の形態１および前記実施の形態２に比べて、バックゲート抵抗の低減効果が最も大きいので、飽和出力電力、利得および電力付加効率を、最も大きく高めることができる。
【００３４】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００３５】
１  シリコン基板、２  ソース接地トランジスタ、３  ゲート接地トランジスタ、  ２１，３１  ソース電極、２２，３２  ドレイン電極、２３，３３  ゲート電極、２４，３４  バックゲート電極、３４ａ，３４ｂ，３４ｃ  電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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