(57)【要約】      （修正有）【課題】半導体装置の帯電を抑制し、イオン注入装置における搬送系異常を防ぐ。【解決手段】第１の導伝型ＳＯＩ基板１０上に、第１のレジスト膜４０を形成する。次に、第１のレジスト膜４０におけるＬＯＣＯＳ酸化膜３０に囲まれた第１領域７０に開口を形成する。次に、この開口内に位置するシリコン層２０に第２の導伝型の不純物１００を注入する。次に、第１のレジスト膜４０を剥離し、ＬＯＣＯＳ酸化膜３０およびシリコン層２０を貫通し、第１領域７０を囲むように溝を形成する。次に、溝に絶縁膜をシリコン層２０の最上部まで埋め込み、素子分離膜６０を形成する。素子分離膜６０を形成することによって、素子分離膜に囲まれた領域での帯電量を、シリコン層に放電する。【選択図】図１
2014045123.tif 000002
【特許請求の範囲】
【請求項１】
シリコン層の上部にＬＯＣＯＳ酸化膜を有する第１の導伝型ＳＯＩ基板上に、第１のレジスト膜を形成する第１のレジスト形成工程と、
前記第１のレジスト膜における前記ＬＯＣＯＳ酸化膜に囲まれた第１領域に開口を形成し、前記開口内に位置する前記シリコン層に第２の導伝型の不純物を注入する第１の不純物導入工程と、
前記第１のレジスト膜を剥離し、前記ＬＯＣＯＳ酸化膜および前記シリコン層を貫通し、前記第１領域を囲むように溝を形成し、前記溝に絶縁膜を前記シリコン層の最上部まで埋め込むことにより、素子分離膜を形成する素子分離膜形成工程と、
前記第１の導伝型ＳＯＩ基板上に、第２のレジスト膜を形成する第２のレジスト形成工程と、
前記第２のレジスト膜において前記第１領域に開口を形成し、前記開口内に位置する前記シリコン層に第２の導伝型の不純物を前記第１の不純物導入工程より低いドーズ量で注入する第２の不純物導入工程と、
を含む半導体装置の製造方法。
【請求項２】
前記第１の不純物導入工程における、前記不純物のドーズ量が、１．０×ｅ１２ｉｏｎｓ／ｃｍ２以上である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ＳＯＩ基板がＰ型の半導体基板である請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記ＳＯＩ基板がＮ型の半導体基板である請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用い、半導体装置を製造する場合、素子分離膜に囲まれた領域を形成する。この素子分離膜は、シリコン層を分断するものである。
【０００３】
特許文献１には、ＳＯＩ基板上の絶縁体で囲まれた島状領域内に半導体素子を形成した高耐圧ＬＤ（Ｌａｔｅｒａｌ  Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ）ＭＯＳトランジスタが開示されている。この高耐圧ＬＤＭＯＳトランジスタを用いると、高電圧がトランジスタに印加されたとしても、電圧が分配されるため、高耐圧化を図ることができる。特許文献２には、一般的なイオン注入装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−６４６９０号公報
【特許文献２】特開昭６３−８８７４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献２に記載されているような、イオン注入装置を用いる場合、高いドーズ量のイオン注入を行った半導体ウェハは、半導体ウェハの裏面が絶縁膜で覆われていて放電のルートがないことや、搬送部材の表面が絶縁物でコーティングしてあるため、帯電したままの状態となる。このため、不純物を注入した後、半導体ウェハの裏面は搬送部材と強く密着してしまう。
【課題を解決するための手段】
【０００６】
本発明によれば、シリコン層の上部にＬＯＣＯＳ酸化膜を有する第１の導伝型ＳＯＩ基板上に、第１のレジスト膜を形成する第１のレジスト形成工程と、
上記第１のレジスト膜における上記ＬＯＣＯＳ酸化膜に囲まれた第１領域に開口を形成し、上記開口内に位置する上記シリコン層に第２の導伝型の不純物を注入する第１の不純物導入工程と、
上記第１のレジスト膜を剥離し、上記ＬＯＣＯＳ酸化膜および上記シリコン層を貫通し、上記第１領域を囲むように溝を形成し、上記溝に絶縁膜を上記シリコン層の最上部まで埋め込むことにより、素子分離膜を形成する素子分離膜形成工程と、
上記第１の導伝型ＳＯＩ基板上に、第２のレジスト膜を形成する第２のレジスト形成工程と、
上記第２のレジスト膜において上記第１領域に開口を形成し、上記開口内に位置する上記シリコン層に第２の導伝型の不純物を上記第１の不純物導入工程より低いドーズ量で注入する第２の不純物導入工程と、
を含む半導体装置の製造方法が提供される。
【０００７】
本発明によれば、高いドーズ量の不純物を注入した後に、素子分離膜を形成することによって、素子分離膜に囲まれた領域での帯電量を、シリコン層に放電することができる。
【発明の効果】
【０００８】
本発明によれば、高いドーズ量の不純物を注入した後に、素子分離膜を形成することによって、素子分離膜に囲まれた領域での帯電量を抑制することができるため、イオン注入装置における搬送系異常を防ぐことができる。
【図面の簡単な説明】
【０００９】
【図１】本実施形態に係る半導体装置の製造方法を説明するための図であり、（ａ）は第１の不純物導入工程を、（ｂ）は第２の不純物導入工程を示す断面図である。
【図２】本実施形態に係る半導体装置の製造方法によって得られる半導体装置の断面図である。
【図３】本実施形態に係る半導体装置の製造方法における第１のレジスト形成工程を説明するための断面図である。
【図４】本実施形態に係る半導体装置の製造方法における素子分離膜形成工程を説明するための断面図である。
【図５】本実施形態に係る半導体装置の製造方法における素子分離膜形成工程を説明するための断面図である。
【図６】本実施形態に係る半導体装置の製造方法における素子分離膜形成工程を説明するための断面図である。
【図７】本実施形態に係る半導体装置の製造方法における素子分離膜形成工程を説明するための断面図である。
【図８】本実施形態に係る半導体装置の製造方法における素子分離膜形成工程を説明するための断面図である。
【図９】本実施形態に係る半導体装置の製造方法における素子分離膜形成工程を説明するための断面図である。
【図１０】本実施形態に係る半導体装置の製造方法における素子分離膜形成工程を説明するための断面図である。
【図１１】本実施形態に係る半導体装置の製造方法における第２のレジスト形成工程を説明するための断面図である。
【図１２】本実施形態に係る半導体装置の製造方法を説明するための図であり、（ａ）は第１の不純物導入工程を、（ｂ）は第２の不純物導入工程を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
図１は、本実施形態に係る半導体装置の製造方法を説明するための図であり、（ａ）は第１の不純物導入工程を、（ｂ）は第２の不純物導入工程を示す断面図である。本実施形態に係る半導体装置の製造方法の概略は、以下のとおりである。
図１に示すように、第１の導伝型ＳＯＩ基板１０は、シリコン層２０の上部にＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）酸化膜３０を有している。まず、第１の導伝型ＳＯＩ基板１０上に、第１のレジスト膜４０を形成する。次に、第１のレジスト膜４０におけるＬＯＣＯＳ酸化膜３０に囲まれた第１領域７０に開口を形成する。次に、この開口内に位置するシリコン層２０に第２の導伝型の不純物１００を注入する。次に、第１のレジスト膜４０を剥離し、ＬＯＣＯＳ酸化膜３０およびシリコン層２０を貫通し、第１領域７０を囲むように溝８０を形成する。次に、溝８０に絶縁膜５０をシリコン層２０の最上部まで埋め込み、素子分離膜６０を形成する。次に、第１の導伝型ＳＯＩ基板１０上に、第２のレジスト膜４５を形成する。次に、第２のレジスト膜４５において第１領域７０に開口を形成し、開口内に位置するシリコン層２０に第２の導伝型の不純物１１０を第１の不純物１００より低いドーズ量で注入する。
【００１２】
なお、不純物１００のドーズ量は、１．０×ｅ１２ｉｏｎｓ／ｃｍ２以上であることが好ましい。また、本実施形態に用いるＳＯＩ基板１０としては、Ｐ型の半導体基板でもＮ型の半導体基板でもよい。
【００１３】
本実施形態に係る半導体装置の製造方法の詳細については、後述する。
【００１４】
図２は、本実施形態に係る半導体装置の製造方法によって得られる半導体装置の断面図である。図２に示すように、半導体基板１上に、２つのＭＯＳトランジスタ９０および９２が形成されている。トランジスタ９０は、不純物１１０層中に形成されたソース・ドレイン２００と、側壁にサイドウォールを設けたゲート電極２１０を有している。一方、トランジスタ９２は、不純物１３０層中に形成されたソース・ドレイン２２０と、側壁にサイドウォールを設けたゲート電極２３０を有している。なお、トランジスタ９０は、高耐圧トランジスタであり、ソース・ドレイン２００とゲート電極２１０の間には素子分離膜が設けられている。これにより、トランジスタ９０のドレイン耐圧は大きくなる。
【００１５】
図３は、第１のレジスト形成工程を、図１の（ａ）は、第１の不純物導入工程を、図４−１０は、素子分離膜形成工程を、図１１は、第２のレジスト形成工程を、図１（ｂ）は、第２の不純物導入工程を説明するための断面図である。なお、不純物１２０層および不純物１３０層は、以下に説明する本実施形態に係る一連の半導体装置の製造方法と同様の方法で製造したものであるが、異なるレジストパターンを用いて製造したものである。
【００１６】
まず、通常の、ＳＯＩ基板１０を準備する。ＳＯＩ基板１０では、半導体基板１の上に埋め込み絶縁膜およびシリコン層２０が形成されている。ＳＯＩ基板は、例えば、貼り合わせ法やＳＩＭＯＸ法を用いて、半導体基板１上に埋め込み絶縁膜およびシリコン層２０を形成することにより得られる。薄膜ＦＥＴの電気的特性を各ウェル領域によって調整するという観点からは、埋め込み絶縁膜の膜厚は半導体基板１とシリコン層２０との間にリーク電流が流れない範囲で薄ければ薄い程良い。例えば、埋め込み絶縁膜の膜厚はシリコン層２０の膜厚と同じまたは薄い物であればよい。
【００１７】
次に、半導体基板に素子分離膜を形成する。これにより、素子形成領域が分離される。素子分離膜は、ＬＯＣＯＳ法を用いて形成されるが、ＳＴＩ法を用いて形成されても良い。
次に、図３に示すように、シリコン層２０の上部にＬＯＣＯＳ酸化膜３０を有する第１の導伝型ＳＯＩ基板１０上に、第１のレジスト膜４０を形成する。ＬＯＣＯＳ酸化膜３０には、酸化シリコン膜が用いられている。
【００１８】
次に、図１（ａ）に示すように、フォトリソグラフィ技術を用いて、第１のレジスト膜４０に開口を形成する。この開口は、第１領域７０上に位置している。その後、開口内に位置するシリコン層２０に第２の導伝型の不純物１００を、例えば、１．０×ｅ１3ｉｏｎｓ／ｃｍ２以上で注入する。ここでのドーズ量は、回路パターンや装置コンディション等で変化するため、ドーズ量の明確な指定は実験で確かめる必要がある。この実験は、ＳＯＩウエハコスト・作業者の工数がかかるため行っていない。また、不純物１２０層、不純物１３０層は別のレジストパターンにて注入されたものである。なお、必ず高ドーズ注入が高エネルギー注入、低ドーズ注入が低エネルギー注入というわけではなく、高ドーズ注入が低エネルギー注入の場合もあり得る（図１２参照）。この時導入する不純物１００は、Ｎ型ウェルを形成する際はリンを、Ｐ型ウェルを形成する際はボロンを用いる。なお、Ｎ型ウェルとＰ型ウェルの両方を形成する場合、第１領域７０とは異なる第２領域（図示せず）に対して、上記図３および図１（ａ）を用いて説明した一連の操作を行えばよい。
【００１９】
次に、図４に示すように、プラズマ処理によって、第１のレジスト膜４０を剥離する。
【００２０】
次に、図５に示すように、シリコン層２０の上層に絶縁膜５０を成膜する。絶縁膜５０は、後述で説明する溝８０を形成する際に行う、エッチングのマスクとして用いられる。
【００２１】
次に、図６に示すように、絶縁膜５０の上層にレジスト４２を成膜した後、フォトリソグラフィ技術を用いて、レジスト４２および絶縁膜５０に対し、開口を形成する。この開口は、平面視で、ＬＯＣＯＳ酸化膜３０を囲むように設けられている。また、この開口部は、ＬＯＣＯＳ酸化膜３０上であり、かつ第１領域７０とは重ならない領域に設けられる。レジスト４２は、第１のレジスト膜４０と同様の材料が用いられている。
【００２２】
次に、図７に示すように、プラズマ処理によって、レジスト４２を剥離する。
【００２３】
次に、図８に示すように、ＬＯＣＯＳ酸化膜３０およびシリコン層２０を貫通するように、図５で説明した絶縁膜５０をマスクとして、ドライエッチングを行うことにより溝８０を形成する。
【００２４】
次に、図９に示すように、エッチングのマスクとして使用した絶縁膜５０をウェットエッチングで除去した後、溝８０を酸化膜６０で埋め込む。また、酸化膜６０は、例えば、ＳｉＯ２が用いられている。
【００２５】
次に、図１０に示すように、溝を埋め込んだ酸化膜６０をシリコン層２０の最上部まで成膜した後、酸化膜６０をドライエッチングでエッチバックすることによって、シリコン層２０の表面を露出させる。図４−１０を用いて、上述で説明した処理を行うことによって素子分離膜６０は形成している。
【００２６】
次に、図１１に示すように、第１の導伝型ＳＯＩ基板１０上に、第２のレジスト膜４５を形成する。
【００２７】
次に、図１（ｂ）に示すように、フォトリソグラフィ技術を用いて、第２のレジスト膜４５において第１領域７０に開口を形成する。その後、開口内に位置するシリコン層２０に第２の導伝型の不純物１１０を、１．０×ｅ１3ｉｏｎｓ／ｃｍ２以下の範囲で注入する。このとき、不純物１１０のドーズ量は、不純物１００よりも低いドーズ量である方が好ましい。また、導入する不純物１１０は、不純物１００と同様に、Ｎ型ウェルを形成する際はリンを、Ｐ型ウェルを形成する際はボロンを用いる。なお、Ｎ型ウェルとＰ型ウェルの両方を形成する場合、第１領域７０とは異なる第２領域（図示せず）に対して、上記図３および図１（ａ）を用いて説明した一連の操作を行えばよい。
【００２８】
次いで、素子形成領域に位置する半導体基板に、ゲート絶縁膜及びゲート電極２１０および２３０を形成する。ゲート絶縁膜は酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜（例えばハフニウムシリケート膜）であってもよい。ゲート絶縁膜が酸化シリコン膜である場合、ゲート電極２１０および２３０はポリシリコン膜により形成される。またゲート絶縁膜が高誘電率膜である場合、ゲート電極２１０および２３０は、金属膜（例えばＴｉＮ）とポリシリコン膜の積層膜により形成される。また、ゲート電極２１０および２３０がポリシリコンにより形成される場合、ゲート電極２１０および２３０を形成する工程において、素子分離膜上にポリシリコン抵抗を形成しても良い。
【００２９】
次いで、素子形成領域に位置する半導体基板１に、ソース・ドレイン２００および２２０のエクステンション領域を形成する。次いでゲート電極２１０および２３０の側壁にサイドウォールを形成する。次いで、素子形成領域に位置する半導体基板１に、ソース・ドレイン２００および２２０となる不純物領域を形成する。このようにして、半導体基板１上にＭＯＳトランジスタが形成される（図２）。
【００３０】
次に、本実施形態の効果について説明する。高いドーズ量の不純物１００の導入に伴い、半導体ウェハは帯電する。しかし、この時点では素子分離膜６０は形成されていない。よって、半導体ウェハの帯電をシリコン層２０に分散させることができる。このため、イオン注入装置における半導体ウェハの搬送系で、搬送部材と半導体ウェハの裏面が強く密着してしまうことを抑制することができる。すなわち、イオン注入装置における搬送系異常を防ぐことができる。
【００３１】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００３２】
１    半導体基板
１０    ＳＯＩ基板
２０    シリコン層
３０    ＬＯＣＯＳ酸化膜
４０    第１のレジスト
４２    レジスト
４５    第２のレジスト
５０    絶縁膜
６０    素子分離膜（酸化膜）
７０    第１領域
８０    溝
９０    トランジスタ
９２    トランジスタ
１００    不純物
１１０    不純物
１２０  不純物
１３０  不純物
２００    ソース・ドレイン
２１０  ゲート電極
２２０    ソース・ドレイン
２３０  ゲート電極
【図１】
2014045123.tif 000003
【図２】
2014045123.tif 000004
【図３】
2014045123.tif 000005
【図４】
2014045123.tif 000006
【図５】
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【図６】
2014045123.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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