(57)【要約】【課題】貫通電極を有する半導体装置において、貫通電極間のノイズ伝播を抑制する。【解決手段】基板層１１６は、複数の貫通孔１２２を有する。貫通孔１２２には、貫通電極１２４が形成される。基板層１１６の上には配線層１１８が形成される。配線層１１８には、複数の配線が形成され、その一部は貫通電極１２４と接続される。貫通電極１２４の内壁は金属膜１２８により被膜され、金属膜１２８の上には酸化膜１２６（絶縁膜）が形成される。金属膜１２８には、配線層１１８のグランド線１３４からグランド電位が供給される。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板自身を貫通する複数の貫通孔内に其々設けられた複数の貫通電極を含む半導体基板と、
前記半導体基板上に設けられ、前記複数の貫通電極と其々電気的に接続される複数の配線が形成される少なくとも一層の配線層を含む配線構造部と、を備える半導体装置であって、
前記複数の貫通電極は其々、絶縁膜を挟んで金属膜に囲まれていることを特徴とする半導体装置。
【請求項２】
前記複数の貫通電極に其々対応する複数の金属膜には共通の電圧が供給されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の貫通電極に其々対応する複数の前記金属膜を互いに接続する金属部材を更に備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体基板は前記配線構造部と接する第１の面及び前記第１の面に対向する第２の面を有し、前記金属部材は前記半導体基板の前記第１の面側に設けられていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数の貫通電極に其々対応する複数の前記金属膜を互いに接続する金属部材を前記半導体基板の前記第２の面側にも更に備えることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、貫通電極を有する半導体装置に関する。
【背景技術】
【０００２】
複数の半導体チップを３次元的に積層した半導体装置としては、いわゆるマルチチップモジュールが知られている。一般的なマルチチップモジュールでは、複数の半導体チップを３次元的に積層するとともに、ボンディングワイヤなどを用いて各半導体チップのパッド電極とモジュール基板との接続を行う。
【０００３】
近年では、複数の半導体チップを３次元的に積層するとともに、半導体チップ内部を貫通する貫通電極を介して、上下に隣接する半導体チップ同士を電気的に接続するタイプの半導体装置も提案されている（特許文献１参照）。このようなタイプの半導体装置は、ボンディングワイヤなどが用いられないことから、実装サイズを小型化できるとともに、入出力信号数を大幅に増やすことができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−３０７８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の場合、貫通電極１４とシリコン基板１１は樹脂層２５によって分離されている（図１３参照）。このような構造の場合、樹脂層を容量絶縁膜として、貫通電極とシリコン基板の間に寄生容量が生じる。このため、貫通電極を信号が伝わるときに発生するノイズが、樹脂層からシリコン基板に伝わり、更に、別の貫通電極に伝わることで信号品質を劣化させる可能性がある。また、このような寄生容量は、シリコン基板の不純物濃度等によって大きく変化する。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、半導体基板自身を貫通する複数の貫通孔内に其々設けられた複数の貫通電極を含む半導体基板と、半導体基板上に設けられ、複数の貫通電極と其々電気的に接続される複数の配線が形成される少なくとも一層の配線層を含む配線構造部と、を備える。複数の貫通電極は其々、絶縁膜を挟んで金属膜に囲まれている。
【発明の効果】
【０００７】
本発明によれば、貫通電極を有する半導体基板において、信号品質を向上させやすくなる。
【図面の簡単な説明】
【０００８】
【図１】本実施形態における半導体装置の外観を示す模式図である。
【図２】第１実施形態におけるインタポーザの断面図である。
【図３】第１実施形態におけるインタポーザの製造工程（第１工程）を示す図である。
【図４】第１実施形態におけるインタポーザの製造工程（第２工程）を示す図である。
【図５】第１実施形態におけるインタポーザの製造工程（第３工程）を示す図である。
【図６】第１実施形態におけるインタポーザの製造工程（第４工程）を示す図である。
【図７】第１実施形態におけるインタポーザの製造工程（第５工程）を示す図である。
【図８】第１実施形態におけるインタポーザの製造工程（第６工程）を示す図である。
【図９】第１実施形態におけるインタポーザの製造工程（第７工程）を示す図である。
【図１０】第１実施形態におけるインタポーザの製造工程（電解めっき工程）を示す図である。
【図１１】第２実施形態におけるインタポーザの断面図である。
【図１２】第２実施形態におけるインタポーザの製造工程（第１工程）を示す図である。
【図１３】第２実施形態におけるインタポーザの製造工程（第２工程）を示す図である。
【図１４】第２実施形態におけるインタポーザの製造工程（第３工程）を示す図である。
【図１５】第２実施形態におけるインタポーザの製造工程（第４工程）を示す図である。
【図１６】第２実施形態におけるインタポーザの製造工程（第５工程）を示す図である。
【図１７】第２実施形態におけるインタポーザの製造工程（第６工程）を示す図である。
【図１８】第２実施形態におけるインタポーザの製造工程（第７工程）を示す図である。
【発明を実施するための形態】
【０００９】
貫通電極から別の貫通電極へのノイズの伝播を抑制するためには、シリコン基板の電位をフローティングとはせず、グランド電位などの所定電位に固定するのが有効であると考えられる。しかし、シリコン基板が半導体特性を有する以上、周波数帯によっては大きなノイズが発生する可能性がある。
【００１０】
また、シリコン基板に固定電位を供給するためには、シリコン基板とコンタクトプラグ（端子）を接続する必要がある。コンタクトプラグを低抵抗の金属材料によって形成する場合には、コンタクトプラグとシリコン基板の間にバリア膜等を形成する必要があるため、製造が複雑になるという問題もある。
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。本実施形態においては、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体チップをインターポーザに搭載した半導体装置を前提として説明するが、半導体チップははＤＲＡＭに限定されるものではなく、同じく揮発性メモリであるSRAMや、不揮発性メモリ（フラッシュメモリ、ReRAM、PRAM）、コントローラ等、及びそれらの組合せも含むものである。
【００１２】
図１は、本実施形態における半導体装置１００の外観を示す模式図である。半導体装置１００（積層型のＤＲＡＭ）においては、インターポーザ１１０の両面に複数の半導体チップ１１２が積層される。半導体チップ１１２は、ロジックチップやメモリチップとして機能する。図１の場合、インターポーザ１１０上の半導体チップ１１２はメモリチップ、インターポーザ１１０の下の半導体チップ１１２はロジックチップである。インターポーザ１１０は、シリコンなどの半導体基板を用いて形成され、半導体装置１００の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。
【００１３】
インターポーザ１１０の下面には外部端子１１４が接続されている。外部端子１１４は、インターポーザ１１０を貫通する図示しない貫通電極（詳細は後述）を介して、各半導体チップ１１２と接続される。
【００１４】
図１に示すように、インターポーザ１１０の表面の複数箇所に半導体チップ１１２の積層体を搭載する場合、インターポーザ１１０のサイズも大きくなるため、インターポーザ１１０が反りやすいが、本実施形態の半導体基板によれば、このような大きなインターポーザ１１０であっても反りは抑制され（詳細と理由は後述）、また、１つの貫通電極における信号伝送によって発生するノイズの発生も抑制される。
【００１５】
［第１実施形態］
図２は、第１実施形態におけるインターポーザ１１０の断面図である。インターポーザ１１０は、基板層１１６と配線層１１８を含む。基板層１１６には複数の貫通電極１２４が形成され、配線層１１８に含まれる各種配線が貫通電極１２４と接続される。基板層１１６に含まれる貫通電極１２４の下部（裏面側）は、パッシベーション膜１３２を貫通する裏面バンプＢＢと接続される。また、貫通電極１２４の上部（表面側）は、配線層１１８の配線を経由して表面バンプＦＢと接続される。半導体基板１２０により表面バンプＦＢと裏面バンプＢＢの配線ピッチが調整される。
【００１６】
基板層１１６はシリコン基板１３０を含み、シリコン基板１３０にはそれ自身を貫通する複数の貫通孔１２２が設けられる。貫通孔１２２の内壁とシリコン基板１３０の上面（第１の面）は金属膜１２８により覆われ、更に、酸化膜１２６（絶縁膜）により覆われている。すなわち、貫通電極１２４とシリコン基板１３０は、酸化膜１２６と金属膜１２８を挟んで形成され、酸化膜１２６により電気的に分離されている。金属膜１２８は、ＣｕやＮｉなどにより形成される。貫通電極１２４も、Ｃｕなどの金属材料により形成される。
【００１７】
配線層１１８に含まれるグランド電位の配線（以下、「グランド線１３４」とよぶ）は、シリコン基板１３０と直接接続するのではなく、シリコン基板１３０を覆う金属膜１２８と接続される。該グランド電位の配線も図示しない貫通電極１２４と電気的に接続されて電位が供給される。
【００１８】
図２に示すインターポーザ１１０においても、貫通電極１２４とシリコン基板１３０の間に寄生容量が生じないわけではないが、これらの間にある金属膜１２８がグランド電位に固定されるため、貫通電極１２４からは寄生容量が見えにくくなる。いいかえれば、シリコン基板１３０をグランド電位の金属膜１２８でカバーすることによって、貫通電極１２４に対するシリコン基板１３０の半導体特性の影響が抑制される。グランド線１３４に対するシリコン基板１３０の半導体特性の影響も同様に遮蔽される。このような構造によれば、貫通電極１２４の信号伝送によって生じるノイズが他の貫通電極１２４まで伝播しにくくなる。
【００１９】
また、グランド線１３４は、広い金属膜１２８と接続すればよいため、コンタクトマージンが大きく製造しやすい。シリコン基板１３０とグランド線１３４を接続するためのバリア膜等も不要である。
【００２０】
次に、第１実施形態におけるインターポーザ１１０の製造工程について説明する。
【００２１】
まず、レジスト膜（不図示）を使った異方性エッチングにより、シリコン基板１３０に複数の貫通孔１２２を形成する（図３）。ただし、この段階では、貫通孔１２２はシリコン基板１３０を貫通しない。次に、貫通孔１２２の内壁およびシリコン基板１３０の表面に金属膜１２８を形成する（図４）。
【００２２】
貫通孔１２２の内壁とシリコン基板１３０の表面には、更に、酸化膜１２６が形成される（図５）。貫通孔１２２の底部の酸化膜１２６（絶縁膜）はエッチバックされ、貫通孔１２２において金属膜１２８が部分的に露出する（図６）。次に、無電解めっき法により、貫通孔１２２にＣｕなどの金属材料を充填する。これにより貫通電極１２４が貫通孔１２２の内部に形成される（図７）。
【００２３】
既知の方法により、基板層１１６の上部に配線層１１８が形成される。このとき、グランド線１３４と金属膜１２８は接続領域１３６において接続される（図８）。続いて、基板層１１６の下面を研削することにより、下面から貫通電極１２４を露出させる（図９）。このあと、パッシベーション膜１３２や裏面バンプＢＢを形成することにより、図２に示したインターポーザ１１０が完成する。
【００２４】
本実施形態では無電解めっきにより貫通電極１２４を形成しているが、無電解めっきではなく電解めっきにより貫通電極１２４を形成してもよい。この場合には、酸化膜１２６の一部を除去することによって金属膜１２８の一部を酸化膜１２６の下から露出させ、コンタクト領域１３８を形成する（図１０）。そして、コンタクト領域１３８を介して金属膜１２８に電流を流せば、貫通孔１２２の底部に露出している金属膜１２８をシード層として貫通電極１２４をめっき成長させることができる。また、コンタクト領域１３８は、ウェハの外周部に作ればいいのでパターニングも不要であるため製造しやすい。
【００２５】
［第２実施形態］
図１１は、第２実施形態におけるインターポーザ１１０の断面図である。第１実施形態との違いは、基板層１１６と配線層１１８の間に導電層１４０（Ｃｕなどの金属）が設けられることである。第２実施形態においては基板層１１６の上面からではなく下面から貫通孔１２２が形成される（詳細は後述）。第２実施形態においては、グランド線１３４は導電層１４０と接続される。導電層１４０および導電層１４０と接続される金属膜１２８がグランド電位に固定されるため、貫通電極１２４からは寄生容量が見えにくくなる。この結果、貫通電極１２４の信号伝送によって生じるノイズが他の貫通電極１２４に伝播しにくくなる。また、グランド線１３４は、広い導電層１４０と接続するため、コンタクトマージンが大きく製造しやすい。このように、第２実施形態においても、第１実施形態と同様にノイズを効果的に抑制できる。
【００２６】
更に、第２実施形態における基板層１１６は、上面側が導電層１４０に覆われ、下面側が金属膜１２８により覆われている。両面ともに金属膜で覆われるため応力のバランスが良くなり、熱膨張係数の違いによって生じる半導体基板１２０の反りに対する機械的強度がいっそう向上する。このため、図１に示したような大きなインターポーザ１１０でも反りの不具合がない構造となっている。
【００２７】
次に、第２実施形態におけるインターポーザ１１０の製造工程について説明する。
【００２８】
まず、シリコン基板１３０の上面にＣｕなどの金属材料で導電層１４０を形成する（図１２）。導電層１４０の上に、更に、配線層１１８を形成する（図１３）。このとき、グランド線１３４と導電層１４０が接続される。次に、レジスト膜（不図示）を使った異方性エッチングにより、シリコン基板１３０に複数の貫通孔１２２を下面から形成する（図１４）。このとき、導電層１４０がストッパーとして機能する。次に、貫通孔１２２の内壁およびシリコン基板１３０の下面に金属膜１２８を形成する（図１５）。
【００２９】
次に、貫通孔１２２の底部、すなわち、基板層１１６の上面側にある金属（金属膜１２８と導電層１４０）を除去し、更に、配線層１１８の絶縁層１４２をエッチバックする。こうして、配線層１１８に内蔵されている配線が、貫通孔１２２の底部において露出する（図１６）。
【００３０】
貫通孔１２２の内壁とシリコン基板１３０の下面には、更に、酸化膜１２６が形成される。貫通孔１２２の底面の酸化膜１２６をエッチバックすることにより、配線層１１８の配線を再び露出させる（図１７）。次に、無電解めっき法により、貫通孔１２２にはＣｕなどの金属材料が充填される。これにより貫通電極１２４が貫通孔１２２の内部に形成される（図１８）。このあと、パッシベーション膜１３２や裏面バンプＢＢを形成することにより、図１１に示したインターポーザ１１０が形成される。
【００３１】
以上、第１および第２実施形態に基づいて、貫通電極１２４を有するインターポーザ１１０について説明した。シリコン基板１３０の上面および下面の双方または一方を金属材料で覆い、グランド電位などの固定電位を金属膜１２８や導電層１４０に供給することにより、ある貫通電極１２４から別の貫通電極１２４へのノイズ伝播が抑制される。また、金属膜１２８や導電層１４０によりインターポーザ１１０の反りが低減される。
【００３２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００３３】
なお、本実施形態からは以下に記載される発明が定義される。
基板層に形成された貫通孔の内壁および前記基板層の第１の面に金属膜を形成する工程と、
前記金属膜を絶縁膜で覆う工程と、
前記貫通孔に形成された前記絶縁膜の一部をエッチバックすることにより、前記貫通孔内部において前記金属膜を部分的に露出させる工程と、
前記貫通孔に金属材料を充填することにより貫通電極を形成する工程と、
前記基板層の上に、前記貫通電極及び前記金属膜と接続される複数の配線を含む配線層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【００３４】
基板層の第１の面に導電層を形成する工程と、
前記導電層の上に、配線層を形成する工程と、
前記基板層の第２の面から貫通孔を形成する工程と、
前記貫通孔の底部において前記導電層と接するよう、前記貫通孔の内壁および前記第２の面に金属膜を形成する工程と、
前記金属膜を絶縁膜で覆う工程と、
前記貫通孔の底部をさらにエッチバックすることにより、前記貫通孔内部において前記配線層に含まれる配線の一部を露出させる工程と、
前記貫通孔に金属材料を充填することにより貫通電極を形成する工程と、を備え、
前記配線層に含まれる配線の他の一部は、前記導電層に接続されていることを特徴とする半導体装置の製造方法。
【符号の説明】
【００３５】
１００  半導体装置、１１０  インターポーザ、１１２  半導体チップ、１１４  外部端子、１１６  基板層、１１８  配線層、１２２  貫通孔、１２４  貫通電極、１２６  酸化膜、１２８  金属膜、１３０  シリコン基板、１３２  パッシベーション膜、１３４  グランド線、１３６  接続領域、１３８  コンタクト領域、１４０  導電層、１４２  絶縁層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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