(57)【要約】【課題】不揮発性半導体記憶装置の信頼性を高める。【解決手段】実施形態の不揮発性半導体記憶装置は、下地層の上に設けられ、複数の電極層のそれぞれと複数の絶縁層のそれぞれとを含む積層体と、積層体上の第１層間絶縁膜と、第１層間絶縁膜上の選択ゲート電極と、選択ゲート電極上の第２層間絶縁膜と、第２層間絶縁膜の上端から積層体の下端にまで延在する一対の半導体層と、一対の半導体層のそれぞれと複数の電極層のそれぞれとの間に設けられた第１絶縁膜と、半導体層と選択ゲート電極との間に設けられた第２絶縁膜と、一対の半導体層の一方の上端に接続され、積層体の積層方向に延在する第１コンタクト電極と、一対の半導体層の他方の上端に接続され、積層体の積層方向に延在する第２コンタクト電極と、第２コンタクト電極に接続され、積層方向に延在する第３コンタクト電極と、第１コンタクト電極に接続された第１配線層と、第３コンタクト電極に接続された第２配線層と、を備える。【選択図】図３
2014187321.tif 000002
【特許請求の範囲】
【請求項１】
下地層と、
前記下地層の上に設けられ、複数の電極層のそれぞれと複数の絶縁層のそれぞれとが交互に積層された積層体と、
前記積層体の上に設けられた第１層間絶縁膜と、
前記第１層間絶縁膜の上に設けられた選択ゲート電極と、
前記選択ゲート電極の上に設けられた第２層間絶縁膜と、
前記第２層間絶縁膜の上端から前記積層体の下端にまで延在する一対の半導体層と、
前記一対の半導体層のそれぞれと前記複数の電極層のそれぞれとの間に設けられた第１絶縁膜と、
前記半導体層と前記選択ゲート電極との間に設けられた第２絶縁膜と、
前記第２層間絶縁膜の上に設けられた第３層間絶縁膜と、
前記第２層間絶縁膜の上方に設けられ、前記第３層間絶縁膜の材料とは異なる材料を含む第３絶縁膜と、
前記一対の半導体層の一方の上端に接続され、その側面が前記第３層間絶縁膜に取り囲まれた第１コンタクト電極と、
前記一対の半導体層の他方の上端に接続され、その側面が前記第３層間絶縁膜に取り囲まれた第２コンタクト電極と、
前記第２コンタクト電極に接続され、前記積層体の積層方向に延在する第３コンタクト電極と、
前記第１コンタクト電極に接続され、前記積層方向に対して略垂直な第１方向に延在する第１配線層と、
前記第３コンタクト電極に接続され、前記積層方向に対して略垂直であり前記第１方向に交差する第２方向に延在する第２配線層と、
を備えた不揮発性半導体記憶装置。
【請求項２】
下地層と、
前記下地層の上に設けられ、複数の電極層のそれぞれと複数の絶縁層のそれぞれとが交互に積層された積層体と、
前記積層体の上に設けられた第１層間絶縁膜と、
前記第１層間絶縁膜の上に設けられた選択ゲート電極と、
前記選択ゲート電極の上に設けられた第２層間絶縁膜と、
前記第２層間絶縁膜の上端から前記積層体の下端にまで延在する一対の半導体層と、
前記一対の半導体層のそれぞれと前記複数の電極層のそれぞれとの間に設けられた第１絶縁膜と、
前記半導体層と前記選択ゲート電極との間に設けられた第２絶縁膜と、
前記第２層間絶縁膜の上に設けられた第３層間絶縁膜と、
前記一対の半導体層の一方の上端に接続され、その側面が前記第３層間絶縁膜に取り囲まれた第１コンタクト電極と、
前記一対の半導体層の他方の上端に接続され、その側面が前記第３層間絶縁膜に取り囲まれた第２コンタクト電極と、
前記第２コンタクト電極に接続され、前記積層体の積層方向に延在する第３コンタクト電極と、
前記第１コンタクト電極に接続され、前記積層方向に対して略垂直な第１方向に延在する第１配線層と、
前記第３コンタクト電極に接続され、前記積層方向に対して略垂直であり前記第１方向に交差する第２方向に延在する第２配線層と、
を備えた不揮発性半導体記憶装置。
【請求項３】
前記第２層間絶縁膜の上方に前記第３層間絶縁膜の材料とは異なる材料を含む第３絶縁膜をさらに備えた請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第３絶縁膜は、前記ソース線の直下に位置している請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記第２コンタクト電極の前記積層方向の長さは、前記第１コンタクト電極の前記積層方向の長さよりも長い請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
（ａ）下地層と、前記下地層の上に設けられ、複数の電極層のそれぞれと複数の絶縁層のそれぞれとが交互に積層された積層体と、前記積層体の上に設けられた第１層間絶縁膜と、前記第１層間絶縁膜の上に設けられた選択ゲート電極と、前記選択ゲート電極の上に設けられた第２層間絶縁膜と、前記第２層間絶縁膜の上端から前記積層体の下端にまで延在する一対の半導体層と、前記一対の半導体層のそれぞれと前記複数の電極層のそれぞれとの間に設けられた第１絶縁膜と、前記半導体層と前記選択ゲート電極との間に設けられた第２絶縁膜と、を有する構造体を形成する工程と、
（ｂ）前記第２層間絶縁膜、前記第２絶縁膜、および前記半導体層の上に、第３層間絶縁膜を形成する工程と、
（ｃ）前記積層体の積層方向に、前記第３層間絶縁膜の上端から前記一対の半導体層のそれぞれにまで貫通する一対の第１コンタクトホールを形成する工程と、
（ｄ）前記一対の第１コンタクトホールのそれぞれのなかに、前記一対の半導体層の一方の上端に接する第１コンタクト電極と、前記一対の半導体層の他方の上端に接する第２コンタクト電極と、を形成し、さらに前記第１コンタクト電極に接し、前記積層方向に対して略垂直な第１方向に延在する第１配線層を形成する工程と、
（ｅ）前記第３層間絶縁膜、前記第１配線層、および前記第２コンタクト電極の上に、第４層間絶縁膜を形成する工程と、
（ｆ）前記積層体の積層方向に、前記第４層間絶縁膜の上端から前記第２コンタクト電極にまで貫通する第２コンタクトホールを形成する工程と、
（ｇ）前記第２コンタクトホールのなかに、前記第２コンタクト電極に接する第３コンタクト電極を形成する工程と、
（ｈ）前記第４層間絶縁膜の上に、前記第３コンタクト電極に接し、前記積層方向に対して略垂直であり前記第１方向に交差する第２方向に延在する第２配線層を形成する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
制御電極層を複数積層した積層体にメモリホールを形成し、このメモリホールの側壁にメモリ膜を形成し、さらにメモリ膜の側壁にチャネルボディ層を形成した３次元型の不揮発性半導体記憶装置がある。この種の不揮発性半導体記憶装置では、電極層と、メモリ膜と、チャネルボディ層と、さらに選択ゲート等によってメモリストリングが構成されている。さらに、チャネルボディ層は選択ゲートから突出し、その一方の端がソース線に接続され、他方の端がコンタクト電極を介してビット線に接続されている。
【０００３】
選択ゲートとコンタクト電極との間のチャネルボディ層の長さは、メモリホール加工、選択ゲート形成等の観点からなるべく短く設定した方が望ましい。一方、この長さを短くすると、コンタクト電極、ソース線が選択ゲートに接触する可能性があり、不揮発性半導体記憶装置の信頼性が低下する場合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２０４８２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、信頼性の高い不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の不揮発性半導体記憶装置は、下地層と、前記下地層の上に設けられ、複数の電極層のそれぞれと複数の絶縁層のそれぞれとが交互に積層された積層体と、前記積層体の上に設けられた第１層間絶縁膜と、前記第１層間絶縁膜の上に設けられた選択ゲート電極と、前記選択ゲート電極の上に設けられた第２層間絶縁膜と、前記第２層間絶縁膜の上端から前記積層体の下端にまで延在する一対の半導体層と、前記一対の半導体層のそれぞれと前記複数の電極層のそれぞれとの間に設けられた第１絶縁膜と、前記半導体層と前記選択ゲート電極との間に設けられた第２絶縁膜と、前記第２層間絶縁膜の上に設けられた第３層間絶縁膜と、を備える。
【０００７】
さらに、実施形態の不揮発性半導体記憶装置は、前記一対の半導体層の一方の上端に接続され、その側面が前記第３層間絶縁膜に取り囲まれた第１コンタクト電極と、前記一対の半導体層の他方の上端に接続され、その側面が前記第３層間絶縁膜に取り囲まれた第２コンタクト電極と、前記第２コンタクト電極に接続され、前記積層体の積層方向に延在する第３コンタクト電極と、前記第１コンタクト電極に接続され、前記積層方向に対して略垂直な第１方向に延在する第１配線層と、前記第３コンタクト電極に接続され、前記積層方向に対して略垂直であり前記第１方向に交差する第２方向に延在する第２配線層と、を備える。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイを表す斜視模式図である。
【図２】第１実施形態に係る不揮発性半導体記憶装置のメモリセル部分を表す断面模式図である。
【図３】第１実施形態に係る不揮発性半導体記憶装置の選択ゲート電極、コンタクト電極、ソース線、およびビット線の構造を表す断面模式図である。
【図４】第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【図５】第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【図６】第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【図７】第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【図８】第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【図９】第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【図１０】第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【図１１】第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【図１２】第１参考例に係る不揮発性半導体記憶装置の選択ゲート電極、ソース線、およびビット線の構造を表す断面模式図である。
【図１３】第２実施形態に係る不揮発性半導体記憶装置の選択ゲート電極、コンタクト電極、ソース線、およびビット線の構造を表す断面模式図である。
【図１４】第２参考例に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【図１５】第２実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【００１０】
（第１実施形態）  
最初に、第１実施形態に係る不揮発性半導体記憶装置１の構造の概要について説明する。
【００１１】
図１は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイを表す斜視模式図である。
【００１２】
図１においては、メモリホール７５の内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。不揮発性半導体記憶装置１は、３次元積層型の不揮発性半導体記憶装置である。
【００１３】
図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、下地層１１の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
【００１４】
図１には、メモリセルアレイの一部が表されている。実際の不揮発性半導体記憶装置１では、図１に表されたメモリセルアレイがＸ方向およびＹ方向に並んでいる。
【００１５】
不揮発性半導体記憶装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００１６】
不揮発性半導体記憶装置１のメモリセルアレイにおいては、下地層１１の上には図示しない絶縁層を介して。半導体層２２（バックゲート層）が設けられている。下地層１１は、半導体基板（例えば、シリコン基板）、絶縁層（例えば、ＳｉＯ２層）、および回路等を含む。例えば、下地層１１内には、トランジスタ等の能動素子、抵抗、容量などの受動素子が設けられている。半導体層２２は、例えば、ホウ素（Ｂ）等の不純物元素が添加されたシリコン（Ｓｉ）層である。
【００１７】
半導体層２２上には、ドレイン側の電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄと、ソース側の電極層４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓが積層されている。Ｚ方向において、これら電極層間には絶縁層が設けられている（図１では不図示）。絶縁層４２の材料は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等を含む。
【００１８】
電極層４０１Ｄと電極層４０１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層４０２Ｄと電極層４０２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層４０３Ｄと電極層４０３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層４０４Ｄと電極層４０４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。  
電極層４０１Ｄと電極層４０１Ｓとは、Ｙ方向に分断されている。電極層４０２Ｄと電極層４０２Ｓとは、Ｙ方向に分断されている。電極層４０３Ｄと電極層４０３Ｓとは、Ｙ方向に分断されている。電極層４０４Ｄと電極層４０４Ｓとは、Ｙ方向に分断されている。
【００１９】
電極層４０１Ｄと電極層４０１Ｓとの間、電極層４０２Ｄと電極層４０２Ｓとの間、電極層４０３Ｄと電極層４０３Ｓとの間、および電極層４０４Ｄと電極層４０４Ｓとの間には、図示しない絶縁層が設けられている。
【００２０】
電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄは、半導体層２２とドレイン側選択ゲート電極４５Ｄとの間に設けられている。電極層４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓは、半導体層２２とソース側選択ゲート電極４５Ｓとの間に設けられている。
【００２１】
また、以下の説明において、電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄ、４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓを、単に電極層４０と表すこともある。また、電極層４０の層数は任意であり、第１実施形態で例示される４層に限らない。また、電極層４０と絶縁層４２とを含めて積層体４４とする。１層目の電極層４０１Ｄ（あるは、電極層４０１Ｓ）の下面が積層体４４の下端４４ｄになる。電極層４０は、例えば、ホウ素（Ｂ）等の不純物元素が添加され導電性を有するシリコン層である。
【００２２】
電極層４０４Ｄ上には、図示しない絶縁層を介して、ドレイン側選択ゲート電極４５Ｄが設けられている。ドレイン側選択ゲート電極４５Ｄは、例えば、ホウ素（Ｂ）等の不純物が添加され導電性を有するシリコン層である。
【００２３】
電極層４０４Ｓ上には、図示しない絶縁層を介して、ソース側選択ゲート電極４５Ｓが設けられている。ソース側選択ゲート電極４５Ｓは、例えば、ホウ素（Ｂ）等の不純物が添加され導電性のシリコン層である。
【００２４】
ドレイン側選択ゲート電極４５Ｄとソース側選択ゲート電極４５Ｓとは、Ｙ方向に分断されている。なお、ドレイン側選択ゲート電極４５Ｄとソース側選択ゲート電極４５Ｓとを区別することなく単に選択ゲート電極４５、もしくは単に選択ゲート電極４５と表すこともある。
【００２５】
ソース側選択ゲート電極４５Ｓ上には、図示しない絶縁層を介して、ソース線４７（第１配線層）が設けられている。ソース線４７は、一対のチャネルボディ層２０（半導体層）の一方の端にコンタクト電極８０を介して接続されている。ソース線４７の材料は、タングステン（Ｗ）、銅（Ｃｕ）等の金属、または不純物が添加された導電性のシリコン等である。
【００２６】
ドレイン側選択ゲート電極４５Ｄおよびソース線４７上には、図示しない絶縁層を介して、複数のビット線４８（第２配線層）が設けられている。ビット線４８の材料は、タングステン（Ｗ）、銅（Ｃｕ）等の金属、または不純物が添加された導電性のシリコン等である。ビット線４８は一対のチャネルボディ層２０の他方に端にコンタクト電極８１とコンタクト電極８２とを介して接続されている。ビット線４８はＹ方向に延在している。コンタクト電極８０、８１、８２の材料は、例えば、タングステン（Ｗ）、銅（Ｃｕ）等の金属、不純物が添加された導電性シリコン等である。
【００２７】
半導体層２２および積層体４４には、複数のＵ字状のメモリホール７５が設けられている。例えば、電極層４０１Ｄ〜４０４Ｄおよびドレイン側選択ゲート電極４５Ｄには、それらを貫通しＺ方向に延びるホールが形成されている。電極層４０１Ｓ〜４０４Ｓおよびソース側選択ゲート電極４５Ｓには、それらを貫通しＺ方向に延びるホールが形成されている。それらＺ方向に延びる一対のホールは、半導体層２２を介して繋がり、Ｕ字状のメモリホール７５を構成する。なお、実施形態では、Ｕ字状のメモリホールのほか、ストレート型のメモリホールも含む。
【００２８】
メモリホール７５の内部には、Ｕ字状にチャネルボディ層２０が設けられている。チャネルボディ層２０は、例えば、シリコン含有層である。このシリコンとは、例えば、ポリシリコン、アモルファスシリコン等である。あるいは、チャネルボディ層２０の材料は、タングステン（Ｗ）であってもよい。チャネルボディ層２０と、メモリホール７５の内壁との間にはメモリ膜３０（第１絶縁膜）が設けられている。換言すれば、一対のチャネルボディ層２０のそれぞれと複数の電極層４０のそれぞれとの間にはメモリ膜３０が設けられている。
【００２９】
チャネルボディ層２０とドレイン側選択ゲート電極４５Ｄとの間には、ゲート絶縁膜５０が設けられている。チャネルボディ層２０とソース側選択ゲート電極４５Ｓとの間には、ゲート絶縁膜５０が設けられている。
【００３０】
なお、チャネルボディ層２０には、その中心を軸として空洞部２０ｓが形成されている。また、このような構造に限らず、メモリホール７５内のすべてを、メモリ膜３０およびゲート絶縁膜５０を介してチャネルボディ層２０で埋設する構造であってもよい。
【００３１】
ドレイン側選択ゲート電極４５Ｄ、チャネルボディ層２０およびそれらの間のゲート絶縁膜５０は、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤの上方のチャネルボディ層２０は、ビット線４８に電気的に接続されている。
【００３２】
ソース側選択ゲート電極４５Ｓ、チャネルボディ層２０およびそれらの間のゲート絶縁膜５０は、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳの上方のチャネルボディ層２０は、ソース線４７に電気的に接続されている。
【００３３】
ドレイン側選択トランジスタＳＴＤおよびソース側選択トランジスタＳＴＳは、円筒状のトランジスタである。
【００３４】
半導体層２２、半導体層２２内に設けられたチャネルボディ層２０およびメモリ膜３０は、バックゲート層トランジスタＢＧＴを構成する。
【００３５】
ドレイン側選択トランジスタＳＴＤとバックゲート層トランジスタＢＧＴとの間には、電極層４０４Ｄ〜４０１ＤをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、バックゲート層トランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、電極層４０１Ｓ〜４０４ＳをコントロールゲートとするメモリセルＭＣが複数設けられている。
【００３６】
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、バックゲート層トランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ層を通じて直列接続され、Ｕ字状の１つのメモリストリング（ＮＡＮＤストリング）ＭＳを構成する。
【００３７】
１つのメモリストリングＭＳは、複数の電極層４０を含む積層体４４の積層方向に延びる一対の柱状部ＣＬと、半導体層２２に埋め込まれ、一対の柱状部ＣＬをつなぐ連結部２１とを有する。連結部２１はチャネルボディ層２０を有する。このメモリストリングＭＳがＸ方向およびＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００３８】
複数のメモリストリングＭＳは、下地層１１におけるメモリセルアレイ領域に設けられている。下地層１１におけるメモリセルアレイ領域の例えば、周辺には、メモリセルアレイを制御する周辺回路（不図示）が設けられている。
【００３９】
不揮発性半導体記憶装置１は、積層された電極層４０に貫通して設けられたチャネルボディ層２０を備える。チャネルボディ層２０は、垂直半導体プラグ電極の役割をする。不揮発性半導体記憶装置１では、電極層４０とチャネルボディ層２０との交点をメモリ素子としている。不揮発性半導体記憶装置１では、一対のチャネルボディ層２０のそれぞれの下端が連結部２１によって接続されている。一対のチャネルボディ層２０のそれぞれの上部に形成された選択ゲート電極４５の制御によってＵ字型の半導体層に電流を流すことで、データの読み込み、消去をしている。
【００４０】
図２は、第１実施形態に係る不揮発性半導体記憶装置のメモリセル部分を表す断面模式図である。
【００４１】
不揮発性半導体記憶装置１は、下地層１１と、積層体４４と、チャネルボディ層２０と、メモリ膜３０と、を備える。積層体４４は、下地層１１（図２では不図示。図１参照）の上に層間絶縁膜６２を介して設けられている。積層体４４では、複数の電極層４０のそれぞれと複数の絶縁層４２のそれぞれとが交互に積層されている。層間絶縁膜６２は、酸化シリコン（ＳｉＯ２）を含む。積層体４４の上には、層間絶縁膜６０（第１層間絶縁膜）が設けられている。層間絶縁膜６０、６２は、酸化シリコン（ＳｉＯ２）を含む。
【００４２】
メモリ膜３０は、チャネルボディ層２０と複数の電極層４０のそれぞれとの間に設けられている。メモリ膜３０は、チャネルボディ層２０と複数の絶縁層４２のそれぞれとの間にも設けられている。メモリ膜３０は、多層構造を有する。
【００４３】
メモリ膜３０においては、電極層４０の側からチャネルボディ層２０の順に、酸化膜３０ａ、窒化膜３０ｂ、および酸化膜３０ｃが並んでいる。窒化膜３０ｂは、例えば、窒化シリコン（Ｓｉ３Ｎ４）を含む。酸化膜３０ａ、３０ｃは、酸化シリコン（ＳｉＯ２）を含む。メモリ膜３０は、一例として、窒化膜が一対の酸化膜で挟まれたＯＮＯ（Oxide-Nitride-Oxide）構造を有する。また、上下の電極層４０に挟まれた絶縁層４２は、一例として、２つＯＮＯ構造を含む積層膜である。メモリ膜３０の構造および絶縁層４２の構造については、この例に限らない。
【００４４】
チャネルボディ層２０は、メモリセルを構成するトランジスタにおけるチャネルとして機能する。電極層４０は制御ゲートとして機能する。メモリ膜３０は、不揮発性半導体記憶装置１のメモリ膜として機能する。窒化膜３０ｂはチャネルボディ層２０から注入される電荷を蓄積するデータ記憶層として機能する。
【００４５】
また、層間絶縁膜６０の上には、選択ゲート電極４５が設けられている。選択ゲート電極４５の上には、層間絶縁膜６５（第２層間絶縁膜）が設けられている。層間絶縁膜６５は、酸化シリコン（ＳｉＯ２）を含む。層間絶縁膜６５の上端６５ｕから積層体４４の下端４４ｄにまでチャネルボディ層２０が延在している。
【００４６】
図３は、第１実施形態に係る不揮発性半導体記憶装置の選択ゲート電極、コンタクト電極、ソース線、およびビット線の構造を表す断面模式図である。
【００４７】
図３では、複数のチャネルボディ層２０のうち、４個のチャネルボディ層２０が表されている。この４個のチャネルボディ層２０では、中２個の一対のチャネルボディ層２０がＵ字状のメモリストリングＭＳを形成している。左側の２個のチャネルボディ層２０の上部近傍には、ゲート絶縁膜５０を介してソース側選択ゲート電極４５Ｓが設けられている。右側の２個のチャネルボディ層２０の上部近傍には、ゲート絶縁膜５０を介してドレイン側選択ゲート電極４５Ｄが設けられている。
【００４８】
コンタクト電極８０（第１コンタクト電極）は、一対のチャネルボディ層２０の一方の上端２０ｕに接続されている。コンタクト電極８０は、積層体４４の積層方向（Ｚ方向）に延在している。また、一対のチャネルボディ層２０の他方の上端２０ｕには、コンタクト電極８１（第２コンタクト電極）が接続されている。コンタクト電極８１は、積層体４４の積層方向に延在している。
【００４９】
層間絶縁膜６５の上には、層間絶縁膜６６（第３層間絶縁膜）が設けられている。コンタクト電極８０の側面およびコンタクト電極８１の側面は、層間絶縁膜６６に取り囲まれている。コンタクト電極８１には、さらにコンタクト電極８２（第３コンタクト電極）が接続されている。コンタクト電極８２は、積層体４４の積層方向に延在している。コンタクト電極８２の外径とコンタクト電極８１の外径とは異なっていてもよい。例えば、コンタクト電極８２の外径は、コンタクト電極８１の外径よりも大きい。
【００５０】
また、コンタクト電極８０には、ソース線４７が接続されている。ソース線４７は、積層方向に対して略垂直な方向（例えば、Ｘ方向）に延在している。ソース線４７が延びる方向を第１方向とする。コンタクト電極８２には、ビット線４８が接続されている。ビット線４８は、積層方向に対して略垂直でありＸ方向に交差する方向（例えば、Ｙ方向）に延在している。ビット線４８が延びる方向を第２方向とする。コンタクト電極８１の積層方向の長さは、コンタクト電極８０の積層方向の長さよりも長くなっている。コンタクト電極８１の上端８１ｕは、コンタクト電極８２の下端８２ｄよりも高い位置にある。
【００５１】
なお、層間絶縁膜６６の上には、層間絶縁膜６７が設けられている。層間絶縁膜６６、６７は、酸化シリコン（ＳｉＯ２）を含む。図３に表された距離ａ、ｂ、ｃについては後述する。
【００５２】
不揮発性半導体記憶装置１の製造過程について説明する。  
図４（ａ）〜図１１（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【００５３】
以下に説明される膜、層の形成方法は、特に断らない限り、ＣＶＤ（Chemical Vapor Deposition）、スパッタリング法、ＡＬＤ（Atomic Layer Deposition）法、エピタキシャル法、スピンコート法等のいずれかから適宜選択される。また、膜、層の除去および膜、層のエッチングは、ＲＩＥ（Reactive Ion Etching）等のドライエッチング、フッ酸溶液、アルカリ溶液等によるウェットエッチング、酸素含有ガスによるアッシングのいずれかから適宜選択される。
【００５４】
まず、図４（ａ）に表すように、下地層１１の上に半導体層２２を形成する。続いて、半導体層２２の上にマスクパターン９４を形成する。マスクパターン９４の材料はレジストである。マスクパターン９４は、半導体層２２の表面の一部を開口する開口部９４ａを有する。
【００５５】
次に、図４（ｂ）に表すように、マスクパターン９４から表出された半導体層２２をドライエッチングする。これにより、半導体層２２に凹部２２ｈが形成される。
【００５６】
次に、図４（ｃ）に表すように、半導体層２２の上に犠牲層８５を形成する。例えば、凹部２２ｈのなかに犠牲層８５を形成する。犠牲層８５の材料は、例えば、ノンドープシリコン、シリコン窒化膜等である。その後、犠牲層８５の表面をエッチバックして、半導体層２２の表面を露出させる。この状態を、図４（ｄ）に表す。
【００５７】
次に、図５（ａ）に表すように、半導体層２２の上および犠牲層８５の上に層間絶縁膜６２を形成する。続いて、下地層１１の上に、層間絶縁膜６２を介して積層体４４を形成する。積層体４４は、複数の電極層４０のそれぞれと複数の犠牲層４２ａのそれぞれとが交互に積層された積層体である。犠牲層４２ａの材料は、例えば、ノンドープシリコン、シリコン窒化膜等である。続いて、最上層の電極層４０の上に、絶縁膜６０ａを形成する。
【００５８】
次に、フォトリソグラフィとＲＩＥとにより、絶縁膜６０ａおよび積層体４４をＹ方向に分断し、層間絶縁膜６２に達するトレンチ（不図示）を形成する。このトレンチには絶縁層６３を埋め込む。この状態を、図５（ｂ）に表す。
【００５９】
図５（ｂ）では、例えば、絶縁層６３にエッチバックが施され、絶縁層６３の上端と絶縁膜６０ａの表面とが面一になった状態が表されている。絶縁層６３は、Ｘ方向に延在している。
【００６０】
次に、図５（ｃ）に表すように、積層体４４の上に、絶縁膜６０ａを介して、絶縁膜６０ｂを形成する。これにより、積層体４４の上に、絶縁膜６０ａ、６０ｂを含む層間絶縁膜６０が形成される。さらに、層間絶縁膜６０の上に、選択ゲート電極層４５Ｌを形成する。続いて、選択ゲート電極層４５Ｌの上に、層間絶縁膜６５を形成する。
【００６１】
図６（ａ）以降は、下地層１１の表示を省略する。  
次に、図６（ａ）に表すように、層間絶縁膜６５、選択ゲート電極層４５Ｌ、層間絶縁膜６０、および積層体４４を貫通するメモリホール７５を、フォトリソグラフィとＲＩＥとによって形成する。これにより、層間絶縁膜６５の上端６５ｕから積層体４４の下端４４ｄにまで貫通する一対のメモリホール７５が形成される。メモリホール７５は、積層体４４の積層方向（Ｚ方向）に延在している。一対のメモリホール７５は、犠牲層８５の略中央に位置する絶縁層６３を挟むように犠牲層８５の上に形成される。
【００６２】
なお、図６（ａ）には、断面模式図のほか、上面模式図が示されている。メモリホール７５をＸ方向（もしくはＹ方向）に切断した場合の外形は、例えば、円状である。
【００６３】
図６（ａ）に表される段階では、一対のメモリホール７５のそれぞれの下端が犠牲層８５にまで到達している。すなわち、ＲＩＥ後、メモリホール７５の底部においては犠牲層８５が露出している。
【００６４】
次に、図６（ｂ）に表すように、犠牲層８５、４２ａを、例えば、ウェットエッチングによりメモリホール７５を通じて除去する。エッチング液としては、例えば、ＫＯＨ（水酸化カリウム）溶液等のアルカリ系薬液、あるいは、温度条件によりエッチングレートが調整されたリン酸溶液（Ｈ３ＰＯ４）を用いる。
【００６５】
これにより、半導体層２２に凹部２２ｈが再び形成される。さらに複数の電極層４０のそれぞれの間には、空間部４２ｓが形成される。凹部２２ｈには一対のメモリホール７５がつながっている。すなわち、一対のメモリホール７５のそれぞれの下端が凹部２２ｈとつながり、Ｕ字状のメモリホール７５が形成される。
【００６６】
次に、図７（ａ）に表すように、メモリホール７５の内側に、メモリ膜３０およびゲート絶縁膜５０を形成する。例えば、一対のメモリホール７５および凹部２２ｈのそれぞれの側壁に、積層体４４に接するメモリ膜３０と、選択ゲート電極層４５Ｌに接するゲート絶縁膜５０と、を形成する。メモリ膜３０は、空間部４２ｓのなかにも形成される。これにより、複数の電極層４０のそれぞれの間に絶縁層４２（メモリ膜３０）が形成される。
【００６７】
次に、図７（ｂ）に表されるように、一対のメモリホール７５のそれぞれの側壁に、メモリ膜３０およびゲート絶縁膜５０を介してチャネルボディ層２０を形成する。さらに、選択ゲート電極層４５Ｌを分割する絶縁層６３を形成する。絶縁層６３を設けたことにより、メモリストリングＭＳの上部に選択ゲート電極４５が形成される。
【００６８】
この段階において、下地層１１と、積層体４４と、層間絶縁膜６０、６２、６５と、選択ゲート電極４５と、層間絶縁膜６５と、一対のチャネルボディ層２０と、メモリ膜３０と、ゲート絶縁膜５０と、を有する構造体１ａが形成される。
【００６９】
なお、選択ゲート電極層４５Ｌの上端４５ｕから上側のチャネルボディ層２０の不純物濃度を、選択ゲート電極層４５Ｌの上端４５ｕから下側のチャネルボディ層２０の不純物濃度よりも高くしてもよい。これは、選択ゲート電極層４５Ｌの上端４５ｕから上側のチャネルボディ層２０におけるＧＩＤＬ（Gate Induced Drain Leakage）の発生効率を上昇させるためである。ＧＩＤＬが増加すれば、正孔電流が上昇しメモリストリングの消去特性が向上する。
【００７０】
図８（ａ）以降は、選択ゲート電極４５から下方の積層体４４の表示を省略する。  
次に、図８（ａ）に表すように、層間絶縁膜６５、ゲート絶縁膜５０、およびチャネルボディ層２０の上に、層間絶縁膜６６を形成する。
【００７１】
次に、図８（ｂ）に表すように、コンタクトホール６６ｈ（第１コンタクトホール）をフォトリソグラフィおよびＲＩＥによって形成する。例えば、積層体４４の積層方向（Ｚ方向）に、層間絶縁膜６６の上端６６ｕから一対のチャネルボディ層２０のそれぞれにまで貫通する一対のコンタクトホール６６ｈを形成する。一対のコンタクトホール６６ｈとは、４個のコンタクトホール６６ｈのうちの中２個のコンタクトホール６６ｈに対応している。
【００７２】
次に、図９（ａ）に表すように、層間絶縁膜６６の上およびコンタクトホール６６ｈのなかにマスクパターン９５（ＣＴＬ層）を形成する。マスクパターン９５は、開口部９５ｈを有する。開口部９５ｈは、ソース側選択ゲート電極４５Ｓの上方のコンタクトホール６６ｈを開口している。
【００７３】
開口部９５ｈの下のコンタクトホール６６ｈのなかには完全にマスクパターン９５が形成されていない。例えば、開口部９５ｈの下のコンタクトホール６６ｈの上部側壁は、マスクパターン９５から露出している。ドレイン側選択ゲート電極４５Ｄの上方のコンタクトホール６６ｈのなかには、マスクパターン９５が形成されている。
【００７４】
次に、図９（ｂ）に表すように、マスクパターン９５をマスクとして、層間絶縁膜６６にドライエッチング加工を施す。これにより、層間絶縁膜６６にトレンチ６６ｔが形成される。トレンチ６６ｔは、Ｘ方向に延在している。トレンチ６６ｔは、開口部９５ｈの下のコンタクトホール６６ｈに通じている。
【００７５】
仮に、図９（ａ）の段階で、開口部９５ｈの下のコンタクトホール６６ｈのなかに完全にマスクパターン９５が埋設された場合を想定してみる。この場合、トレンチ６６ｔを形成すると、トレンチ６６ｔの底面６６ｔｂから円柱状のマスクパターン９５が突出してしまう。これは、マスクパターン９５のエッチング速度が層間絶縁膜６６のエッチング速度よりも遅いためである。そして、この突出した部分に、エッチング時に生じる層間絶縁膜６６の残渣成分が付着する可能性がある。
【００７６】
従って、第１実施形態では、開口部９５ｈの下のコンタクトホール６６ｈのなかには完全にマスクパターン９５を形成しない。トレンチ６６ｔの形成後、マスクパターン９５をアッシング処理により除去する（図示せず）。
【００７７】
次に、図１０（ａ）に表すように、一対のコンタクトホール６６ｈのそれぞれのなかに、コンタクト電極８０と、コンタクト電極８１と、を形成する。さらに、トレンチ６６ｔのなかにソース線４７を形成する。
【００７８】
ソース側選択ゲート電極４５Ｓの上方においては、コンタクトホール６６ｈのなかにコンタクト電極８０が形成されるとともに、トレンチ６６ｔのなかにソース線４７が形成される。コンタクト電極８０、コンタクト電極８１、およびソース線４７は同時に形成される。コンタクト電極８０、８１およびソース線４７は、例えば、めっき法、ＣＶＤ法、スパッタリング法、塗布法等によって形成される。
【００７９】
また、コンタクト電極８０、８１の上端と、ソース線４７の上端には、必要に応じてＣＭＰ（Chemical Mechanical Polishing）処理が施される。これにより、コンタクト電極８０、８１の上端、ソース線４７の上端、および層間絶縁膜６６の上端が面一になる。また、コンタクト電極８１のＺ方向の長さは、コンタクト電極８０のＺ方向の長さよりも長くなっている。
【００８０】
この段階において、一対のチャネルボディ層２０の一方の上端には、コンタクト電極８０が接している。一対のチャネルボディ層２０の他方の上端には、コンタクト電極８１が接している。ソース線４７はコンタクト電極８０に接している。ソース線４７は、Ｘ方向に延在している。
【００８１】
図１０（ｂ）以降は、チャネルボディ層２０から下方の表示を省略する。  
次に、図１０（ｂ）に表すように、層間絶縁膜６６、ソース線４７、およびコンタクト電極８１の上に、層間絶縁膜６７（第４層間絶縁膜）を形成する。
【００８２】
次に、図１１（ａ）に表すように、層間絶縁膜６７の上にマスクパターン９６を形成する。マスクパターン９６は、開口部９６ｈを有する。開口部９６ｈでは、コンタクト電極８１の上方の層間絶縁膜６７の部分が開口されている。
【００８３】
次に、図１１（ｂ）に表すように、層間絶縁膜６７にコンタクトホール６７ｈ（第２コンタクトホール）を形成する。コンタクトホール６７ｈは、Ｚ方向に層間絶縁膜６７の上端６７ｕからコンタクト電極８１の上端８１ｕにまで貫通している。コンタクトホール６７ｈを形成するエッチング加工では、いわゆるオーバーエッチングが採用される。これは、後述するコンタクト電極８２とコンタクト電極８１との接触を確実にするためである。例えば、コンタクトホール６７ｈの下端６７ｈｂがコンタクト電極８１の上端８１ｕよりも深くなるように調整している。
【００８４】
この後は、マスクパターン９６を除去して、コンタクトホール６７ｈのなかにコンタクト電極８２を形成する。これにより、コンタクト電極８２がコンタクト電極８１に接続される。また、上述したオーバーエッチングによって、コンタクト電極８１の上端８１ｕは、コンタクト電極８２の下端８２ｄよりも高い位置にある。さらに、層間絶縁膜６７の上に、ビット線４８をパターニングする。ビット線４８は、コンタクト電極８２に接続される。また、ビット線４８は、Ｚ方向に対して略垂直であり、Ｘ方向に交差する方向（例えば、Ｙ方向）に延在している。この状態は、上述した図３に表されている。
【００８５】
なお、図４（ａ）〜図７（ｂ）では、複数の電極層４０の間に、犠牲層４２ａが設けられ、この犠牲層４２ａが取り除かれた後に、複数の電極層４０の間に絶縁層４２（メモリ膜３０）が形成される所謂リプレイス工程が例示されている。
【００８６】
第１実施形態の製造過程では、このリプレイス工程に変えて、複数の電極層４０のそれぞれと、複数の絶縁層４２のそれぞれとが交互に配列された積層体４４を下地層１１の上に予め形成してもよい。そして、この積層体４４のなかにメモリ膜３０とチャネルボディ層２０とを形成してもよい。この場合、絶縁層４２は、単層の酸化シリコン層としてもよい。
【００８７】
第１実施形態の効果を説明する前に、参考例を例示する。  
図１２は、第１参考例に係る不揮発性半導体記憶装置の選択ゲート電極、ソース線、およびビット線の構造を表す断面模式図である。
【００８８】
第１参考例に係る不揮発性半導体記憶装置１００には、コンタクト電極８０、８１が設けられていない。また、チャネルボディ層２０の上端２０ｕは、ソース線４７の下端４７ｄよりも上側に位置している。さらに、チャネルボディ層２０の上端２０ｕは、コンタクト電極８２の下端８２ｄよりも上側に位置している。これ以外の構造は、不揮発性半導体記憶装置１と同じである。
【００８９】
上述したように、ＧＩＤＬの発生効率を高めるために、選択ゲート電極４５（選択ゲート電極４５Ｄもしくは選択ゲート電極４５Ｓ）の上端４５ｕから上側のチャネルボディ層２０の不純物濃度を、その上端４５ｕから下側のチャネルボディ層２０の不純物濃度よりも高く設定してもよい。この不純物濃度の調整は、例えば、イオン注入法によって行う。イオン注入は以下の手順に従う。
【００９０】
例えば、選択ゲート電極４５の上端４５ｕから下側の空洞部２０ｓにはレジスト層を埋設する。続いて、その上端４５ｕから上側のチャネルボディ層２０に不純物元素を注入する。選択ゲート電極４５の上端４５ｕから下側のチャネルボディ層２０はレジスト層によって覆われているため、その上端４５ｕから上側のチャネルボディ層２０に不純物元素が注入される。
【００９１】
イオン注入では、選択ゲート電極４５の上端４５ｕから上側のチャネルボディ層２０の側壁に不純物元素を注入するために、いわゆる斜めイオン注入が採用される。すなわち、Ｚ方向に対して平行に不純物元素を飛ばすのではなく、Ｚ方向からある程度の角度θを設けて不純物元素を飛ばす方法が採用される。ここで、図中の“Ｉ”は、イオン注入時に不純物元素が飛ぶ方向を表している。
【００９２】
イオン注入時、斜めに飛んだ不純物元素は、チャネルボディ層２０の上端２０ｕから空洞部２０ｓを経由して、選択ゲート電極４５の上端４５ｕから上側のチャネルボディ層２０に到達する。
【００９３】
チャネルボディ層２０の側壁に不純物元素を効率よく注入するには、チャネルボディ層２０の上端２０ｕと選択ゲート電極４５の上端４５ｕとの間の距離ａはなるべく短く設定した方がよい。これは、距離ａが短くなるほど、斜めイオン注入の角度θをより大きく設定できるからである。
【００９４】
さらに、距離ａをより短く設定することによって、空洞部２０ｓ内に設けるレジスト層の深さ制御が容易になる。また、距離ａをより短く設定することによって、メモリホール７５の加工が容易になる。
【００９５】
しかし、距離ａがより短くなるほど、ソース線４７の下端４７ｄと選択ゲート電極４５の上端４５ｕとの間の距離ｂ、およびコンタクト電極８２の下端８２ｄと選択ゲート電極４５の上端４５ｕとの間の距離ｃが短くなる。距離ｂがより短くなると、ソース線４７とチャネルボディ層２０とが接近する。また、距離ｃがより短くなると、コンタクト電極８２とチャネルボディ層２０とが接近する。これにより、ソース線４７と選択ゲート電極４５Ｓとの電気的短絡、もしくはコンタクト電極８２と選択ゲート電極４５Ｄとの電気的短絡が起き易くなる。
【００９６】
これに対し、不揮発性半導体記憶装置１では、チャネルボディ層２０とソース線４７との間にコンタクト電極８０が介在している。さらに、チャネルボディ層２０とコンタクト電極８２との間にコンタクト電極８１が介在している。
【００９７】
従って、不揮発性半導体記憶装置１では、距離ａが短くなっても、第１参考例ほどのソース線４７とチャネルボディ層２０との接近、およびコンタクト電極８２とチャネルボディ層２０との接近が起き難くなる。これは、距離ａを短く設定しても、距離ｂには、コンタクト電極８０の長さが含まれているからである。また、距離ａを短く設定しても、距離ｃには、コンタクト電極８２の下端８２ｄとチャネルボディ層２０の上端２０ｕとの間の距離が含まれているからである。
【００９８】
これにより、距離ａを短く設定しても、ソース線４７と選択ゲート電極４５Ｓとの電気的短絡、およびコンタクト電極８２と選択ゲート電極４５Ｄとの電気的短絡が起き難くなる。このように、第１実施形態では、不揮発性半導体記憶装置の信頼性が向上する。
【００９９】
（第２実施形態）  
図１３は、第２実施形態に係る不揮発性半導体記憶装置の選択ゲート電極、コンタクト電極、ソース線、およびビット線の構造を表す断面模式図である。
【０１００】
不揮発性半導体記憶装置２においては、層間絶縁膜６５の上方に絶縁膜６８（第３絶縁膜）が設けられている。絶縁膜６８は、層間絶縁膜６６によって挟まれている。例えば、上述した図７（ｂ）の段階が得られた後、層間絶縁膜６６を一旦形成した後、続いて絶縁膜６８を形成し、さらに、絶縁膜６８の上に層間絶縁膜６６を形成する。絶縁膜６８は、層間絶縁膜６６の材料とは異なる材料を含む。例えば、絶縁膜６８は、窒化シリコン（Ｓｉ３Ｎ４）を含む。
【０１０１】
絶縁膜６８は、ソース線４７の直下に位置している。例えば、選択ゲート電極４５の上端４５ｕから絶縁膜６８の下端６８ｄまでの長さは、選択ゲート電極４５の上端４５ｕから一対のチャネルボディ層２０のそれぞれの上端２０ｕまでの長さよりも長くなっている。
【０１０２】
第２実施形態の効果を説明する前に、参考例を例示する。  
図１４は、第２参考例に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【０１０３】
図１４（ａ）では、層間絶縁膜６６の上およびコンタクトホール６６ｈのなかにマスクパターン９５が形成された状態が表されている。マスクパターン９５は、開口部９５ｈを有する。開口部９５ｈは、ソース側選択ゲート電極４５Ｓの上方のコンタクトホール６６ｈを開口している。
【０１０４】
開口部９５ｈの下のコンタクトホール６６ｈのなかには完全にマスクパターン９５が形成されていない。例えば、開口部９５ｈの下のコンタクトホール６６ｈの上部側壁は、マスクパターン９５から露出している。
【０１０５】
このような状態で、マスクパターン９５をマスクとして、層間絶縁膜６６にドライエッチング加工を施す。しかしながら、一般的に、コンタクトホール６６ｈの上部のエッジ部６６ｅは、層間絶縁膜６６の表面６６ｓに比べてエッチング耐性が低い。
【０１０６】
図１４（ｂ）には、ドライエッチング後の状態の１つの可能性が表されている。  
例えば、層間絶縁膜６６にはトレンチ６６ｔが形成されるとともに、谷部６６ｖが形成される可能性がある。この谷部６６ｖは、上述したエッジ部６６ｅが局所的にオーバーエッチングされて形成したものである。図示するように、谷部６６ｖの下端は、ソース側選択ゲート電極４５Ｓにまで到達している。
【０１０７】
このような状態で、トレンチ６６ｔのなかにソース線４７を形成すると、ソース線４７が谷部６６ｖに入り込み、ソース線４７とソース側選択ゲート電極４５Ｓとが短絡してしまう。
【０１０８】
第２実施形態では上記の可能性を解消している。  
図１５は、第２実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【０１０９】
図１５（ａ）表すように、第２実施形態では層間絶縁膜６６のなかに、層間絶縁膜６６とは材料が異なる絶縁膜６８が設けられている。絶縁膜６８の材料は、層間絶縁膜６６のエッチング耐性よりも高いエッチング耐性の材料を含む。このような状態で、マスクパターン９５をマスクとして、層間絶縁膜６６にドライエッチング加工を施す。
【０１１０】
図１５（ｂ）には、ドライエッチング後の状態が表されている。  
第２実施形態では、層間絶縁膜６６のなかにエッチング耐性の高い絶縁膜６８を設けている。従って、この絶縁膜６８がエッチング時のストッパ膜として機能する。これにより、ドライエッチング時には、ドライエッチングが絶縁膜６８によって食い止められ、上述した谷部６６ｖが形成しなくなる。
【０１１１】
この後、トレンチ６６ｔのなかにソース線４７を形成しても、ソース線４７が谷部６６ｖに入り込むといった不具合は生じない。つまり、ソース線４７とソース側選択ゲート電極４５Ｓとは短絡しない。これにより、不揮発性半導体記憶装置の信頼性はさらに向上する。
【０１１２】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【０１１３】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【０１１４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１５】
１、２、１００  不揮発性半導体記憶装置、  １ａ  構造体、  １１  下地層、  １１ｕ、２０ｕ、４５ｕ、６５ｕ、６６ｕ、６７ｕ、８１ｕ  上端、  ２０  チャネルボディ層、  ２０ｓ  空洞部、  ２１  連結部、  ２２  半導体層、  ２２ｈ  凹部、  ３０  メモリ膜、  ３０ａ、３０ｃ  酸化膜、  ３０ｂ  窒化膜、  ４０、４０１Ｄ〜４０４Ｄ、４０１Ｓ〜４０４Ｓ  電極層、  ４２、６３  絶縁層、  ４２ａ、８５  犠牲層、  ４２ｓ  空間部、  ４４  積層体、  ４４ｄ、４７ｄ、６７ｈｂ、６８ｄ、８２ｄ  下端、  ４５、４５Ｄ、４５Ｓ  選択ゲート電極、  ４５Ｌ  選択ゲート電極層４５Ｌ、  ４７  ソース線、  ４８  ビット線、  ５０  ゲート絶縁膜、  ６０、６２、６５、６６、６７  層間絶縁膜、  ６０ａ、６０ｂ、６８  絶縁膜、  ６６ｈ、６７ｈ  コンタクトホール、  ６６ｅ  エッジ部、  ６６ｓ  表面、  ６６ｔ  トレンチ、  ６６ｔｂ  底面、  ６６ｖ  谷部、  ７５  メモリホール、  ８０、８１、８２  コンタクト電極、  ９４、９５、９６  マスクパターン、  ９４ａ、９５ｈ、９６ｈ  開口部、  ＢＧＴ  バックゲート層トランジスタ、  ＣＬ  柱状部、  ＭＣ  メモリセル、  ＭＳ  メモリストリング、  ＳＴＤ、ＳＴＳ  選択トランジスタ
【図１】
2014187321.tif 000003
【図２】
2014187321.tif 000004
【図３】
2014187321.tif 000005
【図４】
2014187321.tif 000006
【図５】
2014187321.tif 000007
【図６】
2014187321.tif 000008
【図７】
2014187321.tif 000009
【図８】
2014187321.tif 000010
【図９】
2014187321.tif 000011
【図１０】
2014187321.tif 000012
【図１１】
2014187321.tif 000013
【図１２】
2014187321.tif 000014
【図１３】
2014187321.tif 000015
【図１４】
2014187321.tif 000016
【図１５】
2014187321.tif 000017