(57)【要約】【課題】ワード線の片側引き出しを可能とする不揮発性半導体記憶装置を提供すること。【解決手段】それぞれが半導体層ＢＧ上に積層されつつ、前記積層方向と垂直に延伸する第１ワード線群ＷＬＳ、及びこの第１ワード線群と同じレイヤーで隣接する第２ワード線群ＷＬＤと、前記第１ワード線群及び前記第２ワード線群、並びにビット線ＢＬ又はソース線ＳＬと接続され且つ前記第１ワード線群及び前記第２ワード線群の上層に形成される選択トランジスタＳＴ１、２とで構成されるメモリストリングＭＳとを具備し、前記第１ワード線群及び前記第２ワード線群はそれぞれ同一方向に延伸し、且つ前記同一方向に向かって前記第１ワード線群の先端は、前記第２ワード線群の先端よりも前方に位置する。【選択図】図５
2014187176.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが半導体層上に積層されつつ、前記積層方向と垂直に延伸する第１ワード線群、及びこの第１ワード線群と同じレイヤーで隣接する第２ワード線群と、
前記第１ワード線群及び前記第２ワード線群、並びにビット線又はソース線と接続され且つ前記第１ワード線群及び前記第２ワード線群の上層に形成される選択トランジスタとで構成されるメモリストリングと
を具備し、
前記第１ワード線群及び前記第２ワード線群はそれぞれ同一方向に延伸し、且つ前記同一方向に向かって前記第１ワード線群の先端は、前記第２ワード線群の先端よりも前方に位置する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１コンタクトプラグを介して前記第１ワード線群に接続され、且つ前記同一方向に延伸する第１信号線群と、
第２コンタクトプラグを介して前記第２ワード線群に接続され、且つ前記同一方向に延伸し、前記第１信号線群と同一レイヤーに配置される第２信号線群と
を更に備え、
前記同一方向は前記ワード線群が積層される方向に垂直な第１方向であり、
前記第１信号線群と前記第２信号線群を、前記第１方向及び前記積層方向のそれぞれに垂直な第２方向に向かって重ねるように配置する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１方向に向かって前記第１信号線群の末端と前記第２信号線群の第１先端との第１領域または、
前記第１方向に向かって前記第２信号線群の末端と前記第１信号線群の第２先端との第２領域に、
前記半導体層上に形成されるＭＯＳトランジスタと、前記第１先端または前記第２先端と、を電気的に接続させるコンタクトプラグを配置する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
それぞれが半導体層上に積層されつつ、前記積層方向と垂直である第１方向に延伸する第１ワード線群、及びこの第１ワード線群と同じレイヤーで隣接する第２ワード線群と、
前記第１ワード線群及び前記第２ワード線群、並びにビット線又はソース線と接続され且つ前記第１ワード線群及び前記第２ワード線群の上層に形成される選択トランジスタとで構成されるメモリストリングと、
前記第１ワード線群及び前記第２ワード線群上に位置する第１レイヤーであって、前記第１方向に向かって配置される第１信号配線と、
前記第１ワード線群及び前記第２ワード線群と、前記第１レイヤーと、の間の第２レイヤーであって、前記積層方向及び前記第１方向のそれぞれに垂直な第２方向に向かって延伸する第２信号配線と
を具備し、
前記メモリストリングは複数設けられ、
前記第２信号配線は、各々の前記メモリストリング内に設けられる前記第１ワード線同士又は前記第２ワード線群同士を電気的に接続する
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記第１ワード線群及び前記第２ワード線群上にそれぞれ設けられ、前記第１信号配線と接続される第１コンタクトプラグと、
前記第１信号配線と前記第２信号配線とを接続する第２コンタクトプラグと
を更に備えることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記第１レイヤーであって、前記第１方向に向かって延伸する第３信号配線と、
前記第２信号配線と、前記第３信号配線とを接続する第３コンタクトプラグと
を更に備え、
前記第３信号配線は、前記第１ワード線群及び前記第２ワード線群のそれぞれに対応するように前記第１レイヤー上に配置される
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、ワード線を片側から引き出すための信号配線に関する。
【背景技術】
【０００２】
近年、メモリセルを積層した積層型の半導体メモリ（ＢｉＣＳ：Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ）が開発されている。このＢｉＣＳは、低コストで大容量な半導体メモリを実現することが出来る。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Takashi Maeda, Kiyotaro Itagaki, Tomoo Hishida, Ryota Katsumata, Masaru Kito, Yoshiaki Fukuzumi, Masaru Kido, Hiroyasu Tanaka, Yosuke Komori, Megumi Ishiduki, Junya Matsunami, Tomoko Fujisawa, Hideaki Aochi, Yoshihisa Iwata and Yohji Watanabe “Multi-stacked 1G cell/layer Pipe-shaped BiCS Flash Memory” Symp. on VLSI Circuits, pp. 22-23, 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、ワード線の片側引き出しを可能とする不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る不揮発性半導体記憶装置によれば、それぞれが半導体層上に積層されつつ、前記積層方向と垂直に延伸する第１ワード線群、及びこの第１ワード線群と同じレイヤーで隣接する第２ワード線群と、前記第１ワード線群及び前記第２ワード線群、並びにビット線又はソース線と接続され且つ前記第１ワード線群及び前記第２ワード線群の上層に形成される選択トランジスタとで構成されるメモリストリングとを具備し、前記第１ワード線群及び前記第２ワード線群はそれぞれ同一方向に延伸し、且つ前記同一方向に向かって前記第１ワード線群の先端は、前記第２ワード線群の先端よりも前方に位置する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の概念図。
【図２】第１の実施形態に係るＭＡＴ及びその周辺回路の概念図。
【図３】第１の実施形態に係るメモリセルアレイ及び信号配線の斜視図。
【図４】第１の実施形態に係るサブブロックの断面図。
【図５】第１の実施形態に係る信号配線を片側から引き出した様子を示す概念図であって、図５（ａ）はｎ＝４の場合の信号配線の構成を示した斜視図であり、図５（ｂ）は図５（ａ）の断面図。
【図６】第１の実施形態に係る信号配線を片側から引き出した様子を示す概念図であって、図６（ａ）はｎ＝８の場合の信号配線の構成を示した斜視図であり、図６（ｂ）は図６（ａ）の断面図。
【図７】第１の実施形態に係る信号配線を片側から引き出した様子を示した平面図であってｎ＝４の場合のブロックサイズを示す。
【図８】第１の実施形態に係る信号配線を片側から引き出した様子を示した平面図であってｎ＝８の場合のブロックサイズを示す。
【図９】第２の実施形態に係る信号配線を片側から引き出した様子を示し、ｎ＝４の場合の信号配線の構成を示した斜視図。
【図１０】第２の実施形態に係るワード線の第１製造工程であって、図１０（ａ）はワード線引き出し領域予定の平面図であって、図１０（ｂ）は図１０（ａ）の１０Ｂ−１０Ｂ´に沿った断面図であって、図１０（ｃ）は図１０（ａ）の１０Ｃ−１０Ｃ´に沿った断面図であって、図１０（ｄ）は、図１０（ａ）の１０Ｄ−１０Ｄ´に沿った断面図。
【図１１】第２の実施形態に係るワード線の第２製造工程であって、図１１（ａ）はワード線引き出し領域予定の平面図であって、図１１（ｂ）は図１１（ａ）の１１Ｂ−１１Ｂ´に沿った断面図であって、図１１（ｃ）は図１１（ａ）の１１Ｃ−１１Ｃ´に沿った断面図であって、図１１（ｄ）は、図１１（ａ）の１１Ｄ−１１Ｄ´に沿った断面図。
【図１２】第２の実施形態に係るワード線の第３製造工程であって、図１２（ａ）はワード線引き出し領域予定の平面図であって、図１２（ｂ）は図１２（ａ）の１２Ｂ−１２Ｂ´に沿った断面図であって、図１２（ｃ）は図１２（ａ）の１２Ｃ−１２Ｃ´に沿った断面図であって、図１２（ｄ）は、図１２（ａ）の１２Ｄ−１２Ｄ´に沿った断面図。
【図１３】第２の実施形態に係るワード線の第４製造工程であって、図１３（ａ）はワード線引き出し領域予定の平面図であって、図１３（ｂ）は図１３（ａ）の１３Ｂ−１３Ｂ´に沿った断面図であって、図１３（ｃ）は図１３（ａ）の１３Ｃ−１３Ｃ´に沿った断面図であって、図１３（ｄ）は、図１３（ａ）の１３Ｄ−１３Ｄ´に沿った断面図。
【図１４】第２の実施形態に係るワード線の第５製造工程であって、図１４（ａ）はワード線引き出し領域予定の平面図であって、図１４（ｂ）は図１４（ａ）の１４Ｂ−１４Ｂ´に沿った断面図であって、図１４（ｃ）は図１４（ａ）の１４Ｃ−１４Ｃ´に沿った断面図であって、図１４（ｄ）は、図１４（ａ）の１４Ｄ−１４Ｄ´に沿った断面図。
【図１５】第２の実施形態に係るワード線の第６製造工程であって、図１５（ａ）はワード線引き出し領域予定の平面図であって、図１５（ｂ）は図１５（ａ）の１５Ｂ−１５Ｂ´に沿った断面図であって、図１５（ｃ）は図１５（ａ）の１５Ｃ−１５Ｃ´に沿った断面図であって、図１５（ｄ）は、図１５（ａ）の１５Ｄ−１５Ｄ´に沿った断面図。
【図１６】第２の実施形態に係るワード線の第７製造工程であって、図１６（ａ）はワード線引き出し領域予定の平面図であって、図１６（ｂ）は図１６（ａ）の１６Ｂ−１６Ｂ´に沿った断面図であって、図１６（ｃ）は図１６（ａ）の１６Ｃ−１６Ｃ´に沿った断面図であって、図１６（ｄ）は、図１６（ａ）の１６Ｄ−１６Ｄ´に沿った断面図。
【図１７】第２の実施形態に係るワード線の第８製造工程であって、図１７（ａ）はワード線引き出し領域予定の平面図であって、図１７（ｂ）は図１７（ａ）の１７Ｂ−１７Ｂ´に沿った断面図であって、図１７（ｃ）は図１７（ａ）の１７Ｃ−１７Ｃ´に沿った断面図であって、図１７（ｄ）は、図１７（ａ）の１７Ｄ−１７Ｄ´に沿った断面図。
【図１８】第２の実施形態に係るワード線の第９製造工程であって、図１８（ａ）はワード線引き出し領域予定の平面図であって、図１８（ｂ）は図１８（ａ）の１８Ｂ−１８Ｂ´に沿った断面図であって、図１８（ｃ）は図１８（ａ）の１８Ｃ−１８Ｃ´に沿った断面図であって、図１８（ｄ）は、図１８（ａ）の１８Ｄ−１８Ｄ´に沿った断面図。
【図１９】第２の実施形態に係るメモリセルアレイの断面図であって、図１９（ａ）は比較例に係るメモリセルアレイであって、図１９（ｂ）は第２の実施形態に係るメモリセルアレイ。
【図２０】第２の実施形態に係るメモリセルアレイを分割した際の断面図であって、図２０（ａ）は比較例に係るメモリセルアレイであって、図２０（ｂ）〜図２０（ｄ）は第２の実施形態に係るメモリセルアレイ。
【図２１】第３の実施形態に係る信号配線を片側から引き出した様子を示し、ｎ＝４の場合の信号配線の構成を示した斜視図。
【図２２】第４の実施形態に係る信号配線を片側から引き出した様子を示し、ｎ＝４の場合の信号配線の構成を示した斜視図。
【図２３】第５の実施形態に係る信号配線を片側から引き出した様子を示し、ｎ＝４の場合の信号配線の構成を示した斜視図。
【図２４】第６の実施形態に係る半導体記憶装置の平面図。
【図２５】第６の実施形態に係る半導体記憶装置の断面図であって、ＮＡＮＤストリングを構成する半導体層を信号配線及びコンタクトプラグで共有化した概念図。
【発明を実施するための形態】
【０００７】
以下、本実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【０００８】
本実施形態に係る不揮発性半導体記憶装置では、ワード線ＷＬに電気的に接続された信号配線を片側から引き出すことで、ワード線に電圧を供給する給電回路を小さくできる。
【０００９】
また、様々なレイヤーを用いて上記信号配線を引き出すことで、１ブロックＢＬＫ幅を小さくできる。その結果、ブロックサイズを小さくすることができる。
【００１０】
[第１の実施形態]  
図１に第１の実施形態に係る不揮発性半導体記憶装置の全体構成例を示す。  
１．構成例
図１に示すように、第１の実施形態における不揮発性半導体記憶装置は、メモリセルアレイ１０（図中、例えばＰｌａｎｅ０〜Ｐｌａｎｅ３）、及びそれを制御可能な周辺回路２０から構成される。これらメモリセルアレイ１０と周辺回路２０とは後述する信号配線によって電気的に接続される。
【００１１】
１．１＜Ｐｌａｎｅ０〜Ｐｌａｎｅ３について＞  
Ｐｌａｎｅ０〜Ｐｌａｎｅ３内の各々は、データを保持可能とするメモリセルＭＣを複数備える。このメモリセルＭＣは半導体基板の法線方向に向かって形成される。すなわち、Ｐｌａｎｅ０〜Ｐｌａｎｅ３の各々は積層型の構造をとる。
【００１２】
メモリセルアレイ１０の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００１３】
１．２＜周辺回路２０について＞  
周辺回路２０は、制御部、電圧発生回路、センスアンプ等の機能部で構成される。これら機能部は種々のＭＯＳトランジスタ、並びにこれらに電圧を供給する信号線、及びコンタクトプラグＣＰによって構成される。なお、これらＭＯＳトランジスタ、信号線、及びコンタクトプラグＣＰなどは、メモリセルアレイ１０直下にも配置される。
【００１４】
制御部はメモリ領域全体、すなわちＰｌａｎｅ０〜Ｐｌａｎｅ３を制御する。電圧発生回路はデータの書き込み、読み出し、及び消去などを行う際の各種電圧を出力する。センスアンプはデータの読み出し、書き込みなどを実行する。
【００１５】
２．１＜Ｐｌａｎｅ０〜Ｐｌａｎｅ３の詳細について＞  
２．１．１＜平面図について＞  
次に図２を用いて、例えばＰｌａｎｅ０の平面図（上面図）、及び周辺回路２０を示す。なお、Ｐｌａｎｅ１〜Ｐｌａｎｅ３に関しては、Ｐｌａｎｅ０と同一の構成であるため、ここでは説明を省略する。
【００１６】
図示するように、Ｐｌａｎｅ０は、ＭＡＴ１１、ＸＦＥＲ_Ｓ及びＸＦＥＲ_Ｄ、カラムデコーダＣＯＬ（図中、ＣＯＬ）並びにブロックデコーダＢＤ（図中、ＢＤ）を備える。
【００１７】
ＭＡＴ１１はメモリセルＭＣの集合体によって構成される。具体的には、図２に示すように、まずメモリセルＭＣが集まりメモリストリングＭＳ（図２中、ＭＳと表記）を構成する。
【００１８】
次いで例えばメモリストリングＭＳの集合体（例えば１２メモリストリングＭＳ）によってサブブロックＢＬＫが構成される。更に、サブブロックＢＬＫの集合体によってブロックＢＬＫが形成され、複数ブロックＢＬＫの集合体によってＭＡＴ１１が形成される。
【００１９】
第１方向に向かってワード線ＷＬ０〜ＷＬ３（以下、第１信号線群）、及びワード線ＷＬ４〜ＷＬ７（以下、第２信号線群）が形成され、また各メモリストリングＭＳを貫通するように紙面奥行き方向に向かって後述する半導体層ＳＣが形成される。このワード線ＷＬと半導体層ＳＣとの交点にメモリセルＭＣが形成される。
【００２０】
更にまた第２方向に向かって図示せぬビット線ＢＬが複数形成される。  図示するようにＸＦＥＲ_Ｄ及びＸＦＥＲ_Ｓは、ＭＡＴ１１の例えば周辺回路２０側に配置される。ワード線ＷＬ０〜ＷＬ３の一端は、ＸＦＥＲ_Ｓに接続され、ワード線ＷＬ４〜ＷＬ７一端は、ＸＦＥＲ_Ｄに接続される。本実施形態では、このように、第１信号群及び第２信号群は共に同一方向に引き出されることになる。
【００２１】
なお、ＸＦＥＲ_Ｄ及びＸＦＥＲ_Ｓは複数のＭＯＳトランジスタから構成され、ＭＡＴ１１内を構成するあるブロックＢＬＫ内のいずれかメモリストリングＭＳを選択する。具体的には、ブロックデコーダＢＤからの制御信号を受けて、読み出し、及び書き込み対象のメモリストリングＭＳを選択可能とする。
【００２２】
ブロックデコーダＢＤは、ＸＦＥＲ_Ｓ及びＸＦＥＲ_Ｄ内のＭＯＳトランジスタのオン、オフを切り替え、複数の中から書き込み、及び読み出し対象のメモリストリングＭＳを選択する。
【００２３】
カラムデコーダＣＯＬは、図示せぬビット線ＢＬを選択する。
【００２４】
２．１．２＜断面図について＞  
次に、図３を用いて上述したＰｌａｎｅ０を構成するブロックＢＬＫの断面図を示す。図３は、上記図２において３−３´線に沿った断面図である。ここでは一例としてビット線ＢＬ０に接続されたメモリストリングＭＳ０〜ＭＳ４に着目する。
【００２５】
＜２．１．２．１＞メモリストリングＭＳ０〜ＭＳ４について  
図示するように断面方向に沿ってメモリストリングＭＳ０〜ＭＳ４（太枠）が設けられる。これらメモリストリングＭＳの各々は半導体層ＳＣ、結合部ＪＰ、ワード線ＷＬ、選択トランジスタＳＴ１、及びＳＴ２を備える。以下、それぞれの構成について述べる。
【００２６】
半導体層ＢＧ上であって、第１方向及び第２方向にそれぞれ直交する第３方向に向かって柱状の半導体層ＳＣ１１〜ＳＣ２０が形成される。以下、半導体層ＳＣ１１〜ＳＣ２０を区別しない場合には単に半導体層ＳＣと呼ぶ。
【００２７】
また、第２方向に沿って互いに隣接する半導体層ＳＣ同士が、半導体層ＢＧ内に設けられる結合部ＪＰを介して結合される。例えば、半導体層ＳＣ１１とＳＣ１２とが半導体層ＢＧ内の結合部ＪＰ０を介して結合される。このような構成を以てＵ字形状のメモリストリングＭＳ０が形成される。
【００２８】
なお、例えば半導体層ＳＣ１３とＳＣ１４との組、半導体層ＳＣ１５とＳＣ１６との組、半導体層ＳＣ１７とＳＣ１８との組、及び半導体層ＳＣ１９とＳＣ２０との組についても同様の構成であるため、説明を省略する。
【００２９】
また各々のメモリストリングＭＳ内には第３方向に沿って形成されたポリシリコン層が複数設けられる。一部のポリシリコン層はワード線ＷＬとして機能し、他のポリシリコン層は選択信号線ＳＧＳ、ＳＧＤとして機能する。
【００３０】
選択信号線ＳＧＳ、ＳＧＤは、ワード線ＷＬを挟むような位置に設けられる。すなわち図３に示すようにワード線ＷＬの数を４本とすると、半導体層ＳＣ１１に沿って上から選択信号線ＳＧＤを起点として、ワード線ＷＬ７〜ＷＬ４が設けられ、半導体層ＳＣ１２に沿って下からワード線ＷＬ３〜ＷＬ０、及び選択信号線ＳＧＳの順で設けられる。
【００３１】
従って、半導体層ＳＣとこれら選択信号線ＳＧＳ、ＳＧＤ、及びワード線ＷＬとの交点に、選択トランジスタＳＴ１、メモリセルＭＣ７、メモリセルＭＣ６、…、メモリセルＭＣ１、メモリセルＭＣ０、及び選択トランジスタＳＴ２が設けられる。
【００３２】
なお、これら選択信号線ＳＧＳ、ＳＧＤは、メモリストリングＭＳの選択・非選択を制御する選択信号線ＳＧＳ、ＳＧＤとして機能する。
【００３３】
また選択トランジスタＳＴ１、ＳＴ２が形成される階層（以下、レイヤー）をＳＧレイヤーと呼ぶ。このＳＧレイヤーは後述するＤ０レイヤーの下に位置する。
【００３４】
そして、図３に示すように積層されるワード線ＷＬは、互いに隣接して配置される半導体層ＳＣ１１−ＳＣ１２間、半導体層ＳＣ１３−ＳＣ１４間、半導体層ＳＣ１５−ＳＣ１６間、及び半導体層ＳＣ１７−ＳＣ１８間で分離して形成されるが、半導体層ＳＣ１２−ＳＣ１３間、半導体層ＳＣ１４−ＳＣ１５間、半導体層ＳＣ１６−ＳＣ１７間、及び半導体層ＳＣ１８−ＳＣ１９間に関してはワード線ＷＬが共通接続されていてもよい。
【００３５】
以下、半導体層ＳＣ１２−ＳＣ１３間で共通接続される各々のワード線ＷＬを、必要に応じてワード線ＷＬＳ１（図３中、太枠）と呼び、半導体層ＳＣ１４−ＳＣ１５間で共通接続される各々のワード線ＷＬを、必要に応じてワード線ＷＬＤ１（図３中、太枠）と呼ぶ。
【００３６】
同様に半導体層ＳＣ１６−ＳＣ１７間、及び半導体層ＳＣ１８−ＳＣ１９間で共通接続されるワード線ＷＬを、必要に応じてワード線ＷＬＳ２（図３中、太枠）及びワード線ＷＬＤ２（図３中、太枠）と呼ぶ。
【００３７】
＜２．１．２．２＞ビット線ＢＬ、ソース線ＳＬについて  
選択信号線ＳＧＤ及びＳＧＤを貫通する半導体層ＳＣ１１及び半導体層ＳＣ１４、半導体層ＳＣ１５及び半導体層ＳＣ１８、並びに半導体層ＳＣ１９の一端はそれぞれビット線ＢＬ０で共通接続される。このビット線ＢＬ０が形成されるレイヤーを、以下Ｄ１レイヤーと呼ぶ。
【００３８】
また選択信号線ＳＧＳ及び選択信号線ＳＧＳをそれぞれ貫通した半導体層ＳＣ１２及びＳＣ１３、半導体層ＳＣ１６及びＳＣ１７、並びに半導体層ＳＣ２０の一端のそれぞれはソース線ＳＬに接続される。つまり、例えば隣接する半導体層ＳＣ１１、ＳＣ１２と半導体層ＳＣ１３、ＳＣ１４とが、このソース線ＳＬで共通接続される。このソース線ＳＬが形成されるレイヤーをＤ０レイヤーと呼ぶ。
【００３９】
そして、ＳＧレイヤー、Ｄ０レイヤー、及びＤ１レイヤーの関係は、第３方向に向かって下からＳＧレイヤー＜Ｄ０レイヤー＜Ｄ１レイヤーの関係が成立する。
【００４０】
＜２．１．２．３＞ビット線ＢＬ１〜ＢＬｍ−１について  
以上では、ビット線ＢＬ０に着目したが、ビット線ＢＬ１〜ＢＬｍ−１についても同様の構成である。
【００４１】
すなわち、ビット線ＢＬｉ（ｉ：自然数、１≦ｉ≦ｍ−１）に接続される半導体層ＳＣを半導体層ＳＣｉ１〜ＳＣ（ｉ＋１ ０）とする。この場合、上述した選択信号線ＳＧＳ、ワード線ＷＬ０〜７、及び選択信号線ＳＧＤがこれら半導体層ＳＣｉ１〜ＳＣ（ｉ＋１ ０）を貫通することで、各ビット線ＢＬｉに対応するように複数のメモリストリングＭＳが形成される。
【００４２】
なお、ビット線ＢＬｉに対応する各々のメモリストリングＭＳにおいても、隣接する半導体層ＳＣｉ１、ＳＣｉ２と半導体層ＳＣｉ３、ＳＣｉ４とが、ソース線ＳＬで共通接続される。
【００４３】
ここで、各メモリストリングＭＳがメモリセルＭＣ０〜ＭＣ７、並びに選択トランジスタＳＴ１、及びＳＴ２によって構成されている場合を一例に説明したが、メモリセルＭＣの数に限りはない。つまり、メモリセルＭＣは１６個でも、３２個でもよい。以下、必要に応じてメモリセルＭＣの数をｓ個（ｓ：自然数）とする場合がある。
【００４４】
このようにプレーンＰ０は、データを電気的に記憶するメモリセルＭＣを３次元マトリクス状に配列することで構成される。すなわち、メモリセルＭＣは、積層方向に配列されるとともに、積層方向に直交する水平方向にもマトリクス状に配列される。このように積層方向に並ぶ複数個のメモリセルＭＣは直列接続され、直列接続された複数のメモリセルＭＣによってメモリストリングＭＳを構成する。
【００４５】
２．２＜ＭＡＴ１１の斜視図について＞  
次に、図４を用いて上記図２に示したＭＡＴ１１及びその周辺の信号配線の斜視図を示す。上述したようにＭＡＴ１１は複数のメモリセルＭＣが形成され、ＭＡＴ１１の周囲にはこのメモリセルＭＣと外部機器とを電気的に接続可能な信号配線が形成される。
【００４６】
メモリセルＭＣが形成される領域を領域Ａ１とし、信号配線が形成される領域を領域Ａ２とする。
【００４７】
以下では、領域Ａ２における配線の引き出し方法について説明する。
【００４８】
３．＜信号配線の引き出しについて＞  
図５（ａ）及び図５（ｂ）、並びに図６を用いて、信号配線の引き出し方法について説明する。図５（ａ）及び図５（ｂ）はワード線ＷＬの積層数ｎ＝４層とした場合であり、図６はワード線ＷＬの積層数ｎ＝８層とした場合である。図５（ｂ）は図５（ａ）の５−５´線に沿った断面図である。
【００４９】
３．１＜ｎ＝４層の場合＞  
図５（ａ）にワード線ＷＬＳ１、ＷＬＤ１、ＷＬＳ２、及びＷＬＤ２を第１方向沿って片側引き出しを行った概念図を示す。図５（ｂ）は、図５（ａ）におけるワード線ＷＬＳの断面図である。
【００５０】
図５（ａ）に示すようにワード線ＷＬＳ１は、下層からＷＬＳ１＿３、ＷＬＳ１＿２、ＷＬＳ１＿１、及びＷＬＳ１＿０（ワード線ＷＬ３〜ＷＬ０に対応）で構成される。
【００５１】
同様に、ワード線ＷＬＳ２は下層からＷＬＳ２＿３、ＷＬＳ２＿２、ＷＬＳ２＿１、及びＷＬＳ２＿０（ワード線ＷＬ３〜ＷＬ０に対応）で構成される。
【００５２】
またワード線ＷＬＤ１は、下層からＷＬＤ１＿４、ＷＬＤ１＿５、ＷＬＤ１＿６、及びＷＬＤ１＿７（ワード線ＷＬ４〜ＷＬ７に対応）で構成される。
【００５３】
同様に、ワード線ＷＬＤ２は、下層からＷＬＤ２＿４、ＷＬＤ２＿５、ＷＬＤ２＿６、及びＷＬＤ２＿７（ワード線ＷＬ４〜ＷＬ７に対応）で構成される。
【００５４】
なお、ＷＬＳ１、ＷＬＤ１、ＷＬＳ２、及びＷＬＤ２を区別しない場合には単にＷＬＳ、ＷＬＤと呼ぶ。
【００５５】
３．１．１＜ワード線ＷＬＳ１、ワード線ＷＬＳ２について＞  
図５（ａ）に示すようにワード線ＷＬＳ１、ＷＬＳ２は４層の階段形状で構成される。また図５（ａ）、及び（ｂ）に示すようにワード線ＷＬＳ１、ＷＬＳ２を構成するＷＬＳ１＿０〜ＷＬＳ１＿３、及びＷＬＳ２＿０〜ＷＬＳ２＿３上にはそれぞれコンタクトプラグＣＣ０〜ＣＣ３が形成される。
【００５６】
例えば図５（ｂ）に示すようにこのコンタクトプラグＣＣ０〜ＣＣ３の上端は、上層（Ｄ０レイヤー：ＳＬと同じ高さ）に配置され、且つ第２方向に向かって形成される信号配線Ｓ１_Ｓと接続される。すなわち、信号配線Ｓ１_Ｓは、コンタクトプラグＣＣ０〜ＣＣ３を介してワード線ＷＬＳ１またはＷＬＳ２と後述する信号配線Ｓ２とを接続させる配線である。
【００５７】
更に信号配線Ｓ１_Ｓ上にコンタクトプラグＣ１の下端が接続され、コンタクトプラグＣ１の上端は第２方向に向かって延伸する信号配線Ｓ２_Ｓが４本（積層数の数だけ）形成される。この信号配線Ｓ２_ＳはＤ１レイヤー（ＢＬ）の高さに配置される。
【００５８】
３．１．２＜ワード線ＷＬＤ１、ワード線ＷＬＤ２について＞  
ワード線ＷＬＤ１及びＷＬＤ２においても４層の階段形状で構成され、ワード線ＷＬＤ１及びＷＬＤ２を構成するＷＬＤ１＿４〜ＷＬＳ１＿７、及びＷＬＤ２＿４〜ＷＬＳ２＿７上にはコンタクトプラグＣＣ４〜ＣＣ７が形成される。
【００５９】
次いで、このコンタクトプラグＣＣ４〜ＣＣ７の上端は信号配線Ｓ１_Ｄと接続される。この信号配線Ｓ１_Ｄは、上記信号配線Ｓ１_Ｓと隣接するように配置され、第２方向に向かって形成される。
【００６０】
更にこの信号配線Ｓ１_Ｄ上にはコンタクトプラグＣ１が形成され、このコンタクトプラグＣ１の上端には信号配線Ｓ２_Ｓに隣接するように配置される信号配線Ｓ２_Ｄが４本（積層数の数だけ）形成される。
【００６１】
上記３．１．１及び３．１．２では信号配線Ｓ２_Ｓ及び信号配線Ｓ２_Ｄの位置を紙面手前にずらして記載したが、実際の構成ではこのずれはない。すなわち信号配線Ｓ２_Ｓ及び信号配線Ｓ２_Ｄはワード線ＷＬＳ及びワード線ＷＬＤ上に配置される。
【００６２】
３．１．３＜Ｄ１レイヤーの幅について＞  
上記したように、ｎ＝４層の場合、信号配線Ｓ２は合計で８本設けられる。これら信号配線Ｓ２を所定の間隔で配置した場合、幅はｌ１（図５中）となる。
【００６３】
３．２＜ｎ＝８層の場合＞  
次に図６を用いてｎ＝８とした場合の信号配線Ｓ１、Ｓ２の引き出しについて説明するが、階層が増えただけであり、基本的な接続方法は上記パターンと同一であるため、同一構成部分については説明を省略する。
【００６４】
図６にワード線ＷＬＳ１〜ＷＬＳ４、及びＷＬＤ１〜ＷＬＤ４を第１方向沿って片側引き出しを行った概念図を示す。
【００６５】
図示するように積層数ｎ＝８であるため、ワード線ＷＬＳ１〜ＷＬＳ４の各々を構成するワード線ＷＬ７〜ＷＬ０を、下層からＷＬＳ１＿７、ＷＬＳ１＿６、…、ＷＬＳ１＿０、ＷＬＳ２＿７、ＷＬＳ２＿６、…、ＷＬＳ２＿０、ＷＬＳ３＿７、ＷＬＳ３＿６、…、ＷＬＳ３＿０、及びＷＬＳ４＿７、ＷＬＳ４＿６、…、ＷＬＳ４＿０と呼ぶ。
【００６６】
更にワード線ＷＬＤ１〜ＷＬＤ４の各々を構成するワード線ＷＬ８〜ＷＬ１５を、下層からＷＬＤ１＿８、ＷＬＤ１＿９、…、ＷＬＤ１＿１５、ＷＬＤ２＿８、ＷＬＤ２＿９、…、ＷＬＤ２＿１５、ＷＬＤ３＿８、ＷＬＤ３＿９、…、ＷＬＤ３＿１５、及びＷＬＤ４＿８、ＷＬＤ４＿９、…、ＷＬＤ４＿１５と呼ぶ。
【００６７】
なお、ＷＬＳ１〜ＷＬＳ４、及びＷＬＤ１〜ＷＬＤ４を区別しない場合には単にＷＬＳ、ＷＬＤと呼ぶ。
【００６８】
３．２．１＜ワード線ＷＬＳ１〜ワード線ＷＬＳ４について＞  
これらワード線ＷＬＳ１〜ＷＬＳ４をそれぞれ構成するＷＬＳ１＿０〜ＷＬＳ１＿７、ＷＬＳ２＿０〜ＷＬＳ２＿７、ＷＬＳ３＿０〜ＷＬＳ３＿７、及びＷＬＳ４＿０〜ＷＬＳ４＿７上にはコンタクトプラグＣＣ０〜ＣＣ７が接続され、コンタクトプラグＣＣ０〜ＣＣ７のそれぞれに接続される信号配線Ｓ１_Ｓによってワード線ＷＬＳ１〜ＷＬＳ４が共通接続される。
【００６９】
なお、信号配線Ｓ２_Ｓについては上記パターンと同一であるでるため説明を省略する。
【００７０】
３．２．２＜ワード線ＷＬＤ１〜ワード線ＷＬＤ４について＞  
ワード線ＷＬＤ１〜ＷＬＤ４をそれぞれ構成するＷＬＤ１＿０〜ＷＬＤ１＿７、ＷＬＤ２＿０〜ＷＬＤ２＿７、ＷＬＤ３＿０〜ＷＬＤ３＿７、及びＷＬＤ４＿０〜ＷＬＤ４＿７上にはコンタクトプラグＣＣ８〜ＣＣ１５が接続され、コンタクトプラグＣＣ８〜ＣＣ１５のそれぞれに接続される信号配線Ｓ１_Ｄによってワード線ＷＬＤ１〜ＷＬＤ４が共通接続される。
【００７１】
なお、Ｄ１レイヤーに設けられる信号配線Ｓ２_Ｄについては図５のパターンと同一であるでるため説明を省略する。
【００７２】
また上記３．２．１及び３．２．２であっても、上記３．１．１及び３．１．２と同様に信号配線Ｓ２_Ｓ及び信号配線Ｓ２_Ｄはワード線ＷＬＳ及びワード線ＷＬＤの真上に配置される。
【００７３】
また、ｎ＝８層の場合、信号配線Ｓ２は合計で１６本設けられる。これら信号配線Ｓ２を所定の間隔で配置した場合、幅は２×ｌ１（図６中）となる。
【００７４】
４．ブロックＢＬＫサイズについて  
４．１＜積層数ｎ＝４の場合について＞  
次に、図７を用いて積層数ｎ＝４としたときのブロックＢＬＫサイズについて説明する。図７は、上記図５の平面図である。
【００７５】
図７に示すように、ワード線ＷＬＳ、及びワード線ＷＬＤの線幅を幅ｗ１とし、信号配線Ｓ２＿Ｓ及びＳ２＿Ｄの線幅を幅ｗ２とする。
【００７６】
この際、ワード線ＷＬＳとワード線ＷＬＤと間の距離をｗ４とし、信号配線Ｓ２＿ＳとＳ２＿Ｄとの間の距離をｗ３とする。
【００７７】
ここでｗ１、ｗ２、ｗ３、及びｗ４の間に、ｗ１＜２×ｗ２＋ｗ３＜ｗ１＋ｗ４なる関係が成り立つ。
【００７８】
上記関係が成立する
場合、図示するように幅ｗ１のワード線ＷＬ上を幅ｗ２を有した１本の信号配線Ｓ２＿Ｓが通過し、ワード線ＷＬＳとこれに隣接するワード線ＷＬＤとの間に更に１本の信号配線Ｓ２＿Ｄが通過する。ここで信号配線Ｓ２は最小加工寸法で製造している。
【００７９】
このように１つのワード線ＷＬＳ上、及び隣接するワード線ＷＬＤとの間の領域それぞれに１本ずつの信号配線Ｓ２しか通過できないため、積層数ｎ＝４の場合のブロックＢＬＫサイズは、図７に示すようにワード線ＷＬＳ１、ＷＬＳ２、ＷＬＤ１、及びＷＤＬ２から構成される単位とされる。
【００８０】
４．２＜積層数ｎ＝８の場合について＞  
次に、図８を用いて積層数ｎ＝８としたときのブロックＢＬＫサイズについて説明する。図８は、上記図６の平面図である。
【００８１】
上述したように、１つのワード線ＷＬＳ上、及びこれに隣接するワード線ＷＬＤとの間の領域それぞれに１本ずつしか信号配線Ｓ２が通過できないため、積層数ｎ＝８の場合のブロックＢＬＫサイズは、ワード線ＷＬＳ１〜ＷＬＳ４、及びＷＬＤ１〜ＷＤＬ４によって構成される単位とされる。つまり、積層数を２倍にした場合、ブロック幅についても２倍することで、上記のような片側引き出しが可能となる。
【００８２】
＜第１の実施形態に係る効果＞  
第１の実施形態に係る不揮発性半導体装置であると、（１）及び（２）の効果を得ることが出来る。  
（１）回路面積を縮小することが出来る（その１）  
すなわち、本実施形態に係る不揮発性半導体装置であると、メモリセルアレイ１０の片方からワード線ＷＬＳ、及びワード線ＷＬＤを引き出している。このためワード線ＷＬに電圧を供給する給電回路は一カ所で済む。
【００８３】
これに対し、比較例としてワード線ＷＬが櫛歯状に配置されたメモリセルアレイ１０を挙げて説明する。なお、同一の構成には同一の参照符号を付す。
【００８４】
比較例の場合、ワード線ＷＬＳがメモリセルアレイ１０の一方の側から引き出され、次いで、ワード線ＷＬＤが他方の側から引き出されているため、ワード線ＷＬへの給電回路は、メモリセルアレイ１０の両端に設けられることになる。
【００８５】
メモリセルアレイ１０を複数設けることとなると、（メモリセルアレイ１０の数）＊２個の給電回路が必要となる。従って、この給電回路の分だけ回路面積が必要となってしまう。
【００８６】
そこで第１の実施形態に係る半導体記憶装置では給電回路の面積を縮小すべく、例えばワード線ＷＬＳ１とＷＬＳ２とを共有させずに片側からワード線ＷＬＳを引き出し、延伸させた先でコンタクトプラグＣＰ及び信号配線Ｓを用いて共有させている。ワード線ＷＬＤ１とＷＬＤ２についても同様である。
【００８７】
このように本実施形態に係る不揮発性半導体装置であると、メモリセルアレイ１０の数と同数の給電回路を設ければよく、比較例のような余計な給電回路を要しないため、その分回路面積を縮小することが出来る。
【００８８】
（２）回路面積を縮小することが出来る（その２）  
本実施形態に係る不揮発性半導体装置であると、メモリセルアレイ１０の片側からワード線ＷＬＳ、及びワード線ＷＬＤを引き出している。つまり、元々あった反対側の引き出し領域は不要となる。従って、この反対側の領域分だけ回路面積を縮小することが出来る。
【００８９】
［第２の実施形態］  
次に、図９〜図１８を用いて第２の実施形態について説明する。第２の実施形態に係る半導体記憶装置は、例えばワード線ＷＬＤ及びワード線ＷＬＳの長さを互い違いとする。換言すれば、ワード線ＷＬＳの先端部分をワード線ＷＬＤの先端部分よりも前に位置させ、ワード線ＷＬＳとワード線ＷＬＤとを互い違いに配置する。なお、ワード線ＷＬＳとワード線ＷＬＤとの位置は逆でもよい。
【００９０】
これにより信号配線Ｓ２間のピッチを広くしつつ、ブロックＢＬＫサイズ（以下、ブロックＢＬＫ幅を指しても良い。）を小さくするものである。
【００９１】
１．＜信号配線の引き出しについて＞  
図９は領域Ａ２に着目した斜視図であり、ワード線ＷＬＳ１、ＷＬＤ１、ＷＬＳ２、及びＷＬＤ２を第１方向沿って片側引き出しを行った概念図である。なお、上記第１の実施形態と同一の構成については説明を省略する。
【００９２】
１．１＜ｎ＝４の場合＞  
図９に示すように、基準線から第１方向に向かうワード線ＷＬＳの距離を長さｌＳとし、ワード線ＷＬＤの距離を長さｌＤ（＜ｌＳ）とする。このようにして、ワード線ＷＬＳ及びワード線ＷＬＤを互い違いに配置する。
【００９３】
１．１．１＜信号配線Ｓ２＿Ｄについて＞  
上述したように、ワード線ＷＬＳとワード線ＷＬＤとの間にｌＤ＜ｌＳの関係が成り立つ。このため、図９に示すように、ワード線ＷＬＤの先端にスペースが生じる。以下このスペースを“スペースＳＰ＿Ｄ”とする。
【００９４】
このスペースＳＰ＿Ｄは信号配線Ｓ２＿Ｄの一端と下層のＭＯＳトランジスタ等とを接続するコンタクトプラグ等を配置する領域である。このように、信号配線Ｓ２＿Ｄの先端は、このスペースＳＰ＿Ｄまで延伸していれば、スペースＳＰ＿Ｄを用いて下層のＭＯＳトランジスタ等と接続可能となる。ここで信号配線Ｓ２＿Ｄの一端から他端までの距離を長さｌＤ´とする。
【００９５】
また、隣接する信号配線Ｓ２＿Ｓ間の第２方向に沿った間隔を幅ｗ４とする。この幅ｗ４は上記第１の実施形態の図７、及び図８における隣接する信号配線Ｓ２＿Ｓと信号配線Ｓ２＿Ｄとのｗ３よりも大きくする。すなわち、ｗ４＞ｗ３の関係が成立する。
【００９６】
１．１．２＜信号配線Ｓ２＿Ｓについて＞  
図９に示すように信号配線Ｓ２＿Ｓについては上記信号配線Ｓ２＿Ｄが終端した先に配置する。これは、第２方向に沿って信号配線Ｓ２＿Ｓと信号配線Ｓ２＿Ｄとを重ねて配置させるためである。なぜなら、信号配線Ｓ２＿Ｓをできるだけ信号配線Ｓ２＿Ｄと重ねて配置することでブロックサイズを縮小することが可能となるからである。
【００９７】
ここで、信号配線Ｓ２＿Ｓの一端から他端までの距離をｌＳ´とする。なお上記信号配線Ｓ２＿Ｄの終点がスペースＳＰ＿Ｄまで延伸してさえいれば、ｌＤ´とｌＳ´の関係は同一でもよいし、ｌＤ´＞ｌＳ´でも良いし、ｌＤ´＜ｌＳ´であっても良い。
【００９８】
また、隣接する信号配線Ｓ２＿Ｄ間の第２方向に沿った間隔も上記同様幅ｗ４とする。
【００９９】
なお、一番ブロックサイズを縮小することができるのは、信号配線Ｓ２＿Ｓと信号配線Ｓ２＿Ｄとの位置関係が第２方向に向かって重ねて配置した時である。この時、図９に示すｌ２の長さは最も小さくなる。なお、この場合であっても、スペースＳＰ＿Ｄは設けられる。
【０１００】
２．＜製造方法＞  
次に図１０（ａ）〜図１８（ａ）、図１０（ｂ）〜図１８（ｂ）、図１０（ｃ）〜図１８（ｃ）、及び図１０（ｄ）〜図１８（ｄ）を用いて第２の実施形態に係る半導体記憶装置の製造工程（積層数ｎ＝４）について説明する。
【０１０１】
図１０（ａ）〜図１８（ａ）は平面図を示し、図１０（ｂ）〜図１８（ｂ）は図１０（ａ）〜図１８（ａ）の１０Ｂ−１０Ｂ´方向に沿った断面図を示し、及び図１０（ｃ）〜図１８（ｃ）は図１０（ａ）〜図１８（ａ）の１０Ｃ−１０Ｃ´方向に沿った断面図を示し、図１０（ｄ）〜図１８（ｄ）は１０Ｄ−１０Ｄ´方向に沿った断面図を示す。
【０１０２】
２．１  
まず、図１０（ａ）〜図１０（ｄ）に示すように図示せぬ半導体層の上に、４層のワード線ＷＬとして機能するポリシリコン層とこのポリシリコン層上に形成された絶縁膜との組を形成する。更に最上層の絶縁層の上にストッパー膜Ａを塗布する。
【０１０３】
２．２  
次に、例えばワード線ＷＬＤ形成予定のエリアのストッパー膜Ａを一部除去する。すると、図１１（ｄ）に示すようにストッパー膜Ａが交互に残存することになる。
【０１０４】
２．３  
次に図１２（ａ）〜図１２（ｄ）に示すようにストッパー膜Ａ及び絶縁膜上にストッパー膜Ｂを積層させる。
【０１０５】
２．４  
次いで図１３（ａ）〜図１３（ｄ）に示すように例えばＣＭＰ（Chemical Mechanical Polishing）で上面を平坦化する。これによってストッパー膜Ａ及びストッパー膜Ｂが平坦化される。
【０１０６】
２．５  
更に図１４（ａ）〜図１４（ｄ）に示すようにレジスト膜を体積させた後、この一部を除去する。この除去した距離Ｌはその後形成される階段形状の露出部分の長さに相当する。
【０１０７】
２．６  
２．６．１＜ワード線ＷＬＳ１３について＞  
次いで、図１５（ａ）〜図１５（ｄ）に示すようにストッパー膜Ｂが除去されない条件で、ストッパー膜Ａ並びにポリシリコン層及び絶縁膜をエッチング等で除去する（Ｌだけ）。ここでは積層数ｎ＝４の場合であるので、１回目のエッチングで最下層に当たるワード線ＷＬＳ１３（その上の絶縁膜）を露出させる。
【０１０８】
２．６．２＜ワード線ＷＬＳ１２について＞  
次いで、図１５（ａ）〜図１５（ｄ）に示すようにレジスト膜を更に一部除去する。上記同様、除去するレジスト膜の長さＬは、ワード線ＷＬＳの露出部分の長さに相当する。
【０１０９】
次いで、レジスト膜を除去した後、ワード線ＷＬＳ１２（その上の絶縁膜）の表面を露出させるべく、ストッパー膜Ａ並びにポリシリコン層及び絶縁膜をエッチング等で除去する。
【０１１０】
上記したレジスト膜、ストッパー膜Ａ、並びにポリシリコン層及び絶縁膜の除去を４層分繰り返すことで、ワード線ＷＬＳ形成領域において図１５（ａ）〜図１５（ｄ）に示すような４層の階段形状が得られる。その後、一旦レジスト膜を除去する。
【０１１１】
２．７  
次に、絶縁膜、ストッパー膜Ａ、及びレジスト膜上に（１）まず絶縁膜を体積させ、（２）次いでストッパー膜Ａ及びストッパー膜Ｂの上面が露出するまでその絶縁膜を平坦化し、（３）その後、ストッパー膜Ａ、ストッパー膜Ｂ、及び絶縁膜上に再度レジスト膜を塗布する。これにより、図１６（ａ）〜図１６（ｄ）が得られる。
【０１１２】
２．８  
次いで図１７（ａ）〜図１７（ｄ）に示すようにレジスト膜の一部を除去し、ストッパー膜Ａ、及びストッパー膜Ｂを露出させる。
【０１１３】
２．９  
その後、図１８（ａ）〜図１８（ｄ）に示すように、今度はワード線ＷＬＤを構成するワード線ＷＬＤ１４〜ＷＬＤ１７について上記２．６と同じ要領でストッパー膜Ｂ、絶縁膜、及びポリシリコン層のエッチング、並びにレジスト除去を繰り返す（図１８（ｃ）参照）。
【０１１４】
その後、ワード線ＷＬＳ形成エリア上に積層された絶縁膜及びレジスト膜を除去し、次いで、必要なコンタクトプラグ、及び信号配線等を形成することで図５に示すような形状を作成する。
【０１１５】
＜第２の実施形態に係る効果＞  
第２の実施形態に係る不揮発性半導体装置であると、上記（１）、及び（２）の効果に加え、（３）、及び（４）の効果を得ることが出来る。  
（３）ブロックサイズを小さくすることが出来る。  
すなわち、第２の実施形態に係る不揮発性半導体装置であると、図９に示すように複数設けられる信号配線Ｓ２が占める第２方向への幅を“ｌ２”とすることが出来る。
【０１１６】
例えば、上記第１の実施形態の場合を例に挙げると、図５及び図７に示すように第２方向への長さは、信号配線Ｓ２が並列配置されただけの幅を要する。そして、８本の信号配線Ｓ２はある所定の間隔（配線容量の影響を受けない距離）を以て配列される。つまり、ｎ＝４の場合を図７で説明したようにワード線ＷＬＳ１、ＷＬＳ２、ＷＬＤ１、及びＷＬＤ２から構成される複数メモリストリングＭＳで１ブロックＢＬＫの幅が規定される。
【０１１７】
これに対し、第２の実施形態であると、図９に示すように信号配線Ｓ２＿Ｓと信号配線Ｓ２＿Ｄとを第２方向に向かって重ねて配置できる。すなわち、信号配線Ｓ２を配置した際、第２方向への幅を小さくすることができることから、１ブロックＢＬＫの幅を第１の実施形態と比べて小さくできる。その結果、第２の実施形態では、第１の実施形態よりブロックサイズを小さくできる。
【０１１８】
換言すれば、たとえｎ＝８の場合であって、信号配線Ｓ２＿ＳとＳ２＿Ｄとをそれぞれ８本ずつ（計１６本）必要としても、これら信号配線Ｓ２＿Ｓと信号配線Ｓ２＿Ｄとを第２方向に重ねて配置することが出来るため、１ブロックＢＬＫの大きさを小さくすることが出来る。
【０１１９】
具体的に説明すると、上述したように信号配線Ｓ２＿Ｓと信号配線Ｓ２＿Ｄとを重ねて配置した場合、ブロックＢＬＫの大きさを半分程度削減できる。
【０１２０】
（４）配線容量の影響を低減することが出来る（その１）。  
本実施形態に係る不揮発性半導体装置であると、第１の実施形態に比べて第２方向に向かった距離を（ｌ１／２≦）ｌ２（＜ｌ１）とすることが出来る。
【０１２１】
なぜなら同一レイヤー（ここでは、Ｄ１レイヤー）であって、ｌＤ´内またはｌＳ´内に４本（ｎ＝４であれば）の信号配線Ｓ２を配置すればよいためである。このため、隣接する信号配線Ｓ２間の距離を広げることが出来る。具体的には、幅ｗ３を幅ｗ４へと広げることが出来る。
【０１２２】
具体的に説明すると、信号配線Ｓ２＿Ｓと信号配線Ｓ２＿Ｄとを重ねて配置し、また信号配線Ｓ２＿Ｓ（または信号配線Ｓ２＿Ｄ）を均等に配置した場合、ｗ３とｗ４との間に３×ｗ３≒ｗ４なる関係が成り立つ。
【０１２３】
従って、配線間容量を低減することが出来、回路動作の安定性を向上することが出来る。
【０１２４】
なお、第２の実施形態ではワード線ＷＬＤ及びワード線ＷＬＳが延伸する距離を互い違いとしたためワード線ＷＬＳ、及びワード線ＷＬＤを交互に形成したが、上記第１の実施形態に関してはワード線ＷＬＳ及びワード線ＷＬＤを同時に形成してもよい。
【０１２５】
[第３の実施形態]  
次に図２１を用いて第３の実施形態に係る半導体記憶装置について説明する。第３の実施形態に係る半導体記憶装置は、ワード線ＷＬＳ及びワード線ＷＬＤをＤ０レイヤーで共有するのではなく、ＳＧレイヤーを通過する信号配線（以下、信号配線Ｓ３）で共有する。これによりＤ１レイヤーだけでなく、空いた領域、すなわちＤ０レイヤーにも引き出し線として機能する信号配線Ｓ２＿Ｓ及び信号配線Ｓ２＿Ｄを形成する点で上記第１、第２の実施形態と異なる。
【０１２６】
１．＜信号配線の引き出しについて＞  
図２１に信号配線を引き出した構成を示す。以下、Ｄ０レイヤーとＤ１レイヤーとに分け、信号配線Ｓ２の構成について述べる。
【０１２７】
１．１＜Ｄ０レイヤーを用いた引き出しについて＞  
１．１．１＜ワード線ＷＬＳ１＿６及びＷＬＳ１＿７、並びにＷＬＤ１＿０及びＷＬＤ１＿１＞  
図２１に示すようにワード線ＷＬＳ１６及びＷＬＳ１７、並びにＷＬＤ１０及びＷＬＤ１１上にコンタクトプラグＣＣが配置される。このコンタクトプラグＣＣの上端は第１方向に沿って形成される信号配線Ｓ１＿Ｓ及び信号配線Ｓ１＿Ｄ（図中、Ａ１）に接続される。
【０１２８】
更にこの信号配線Ｓ１＿Ｓ及び信号配線Ｓ１＿ＤはコンタクトプラグＣＵを介してＳＧレイヤーに形成される信号配線Ｓ３＿Ｓ１、信号配線Ｓ３＿Ｄ２に接続される（図中、Ａ２）。
【０１２９】
そして、この信号配線Ｓ３＿Ｓ、及び信号配線Ｓ３＿Ｄに上にはそれぞれコンタクトプラグＣ１が設けられる（図中、Ａ３）。次いでこのコンタクトプラグＣ１の上端に接続された信号配線Ｓ２＿Ｓ、及び信号配線Ｓ２＿Ｄ（Ｄ０レイヤー）によって信号が引き出される。
【０１３０】
１．１．２＜ワード線ＷＬＳ１＿３及びＷＬＤ１＿４について＞  
図２１に示すようにワード線ＷＬＳ１＿３及びＷＬＤ１＿４上にコンタクトプラグＣＣが形成される（図中、Ａ４）。次いでこのコンタクトプラグＣＣの上端は、第１方向に沿って形成された信号配線Ｓ２＿Ｓ及び信号配線Ｓ２＿Ｄに接続される。すなわち、ワード線ＷＬＳ１＿３及びＷＬＤ１＿４についてはＤ０レイヤーを用いて信号の引き出しを行う。
【０１３１】
１．２＜Ｄ１レイヤーを用いた引き出しについて＞  
次にＤ１レイヤーを用いた信号配線Ｓ２の引き出しについて説明する。図２１に示すようにワード線ＷＬＳ１＿２、及びＷＬＤ１＿５上にコンタクトプラグＣＣが形成される（図中、Ａ５）。
【０１３２】
このコンタクトプラグＣＣの上面は第１方向に沿って形成される信号配線Ｓ１＿Ｓ及び信号配線Ｓ１＿Ｄに接続される。更にこの信号配線Ｓ１＿Ｓ及び信号配線Ｓ１＿ＤはコンタクトプラグＣＵを介して（図中、Ａ６）、各々の信号配線Ｓ３＿Ｓ及び信号配線Ｓ３＿Ｄに接続される。
【０１３３】
これら信号配線Ｓ３＿Ｓ及び信号配線Ｓ３＿Ｄは、図示せぬＤ１レイヤーに位置する信号配線Ｓ２＿Ｓ及び信号配線Ｓ２＿ＤとコンタクトプラグＣ１を介して接続される。
【０１３４】
以上のようにワード線ＷＬＳ＿２、及びＷＬＤ＿５についてはＤ１レイヤーを用いて信号の引き出しを行う。
【０１３５】
＜第３の実施形態に係る効果＞  
本実施形態に係る不揮発性半導体装置であると、（１）及び（２）の効果に加えて更に（５）及び（６）の効果を得ることが出来る。  
（５）ブロックサイズを小さくすることが出来る。  
すなわち、信号配線Ｓ２の引き出し方法としてＤ１レイヤーのみならずＤ０レイヤーを用いることで、信号配線Ｓ２による第２方向に占める幅を小さくすることが出来る。つまり、ｎ＝４の場合であると信号配線Ｓ２が８本必要であるが、この８本の信号配線Ｓ２を２つのレイヤーに分けて引き出すことで、１つのレイヤーに４本の信号配線Ｓ２を配置するだけで済む。
【０１３６】
従って、信号配線Ｓ２による第２方向に占める距離を小さくすることが出来、１ブロックのサイズも小さくすることが出来る。これはｎ＝８以上の場合であっても同様である。
【０１３７】
（６）配線容量の影響を低減することが出来る（その２）。  
上記したように信号配線Ｓ２の引き出し方法としてＤ１レイヤーのみならずＤ０レイヤーを用いるため、１つのレイヤーに４本の信号配線Ｓ２を配置するだけで済む。このため、図７の場合と比べて隣接する信号配線Ｓ２間の幅ｗ３をｗ５まで広くすることが出来る。ここで、ｗ３、ｗ４、及びｗ５の関係は、ｗ３＞ｗ４＞ｗ５であっても、ｗ３＞ｗ５＞ｗ４であってもよい。
【０１３８】
［第４の実施形態］  
次に図２２を用いて、第４の実施形態に係る半導体記憶装置について説明する。第４の実施形態では、第１方向に沿って信号配線Ｓ１を千鳥状に配置し、次いで空いたスペースを用いて上記信号配線Ｓ２を「くの字」に配置することで、Ｄ１レイヤーに加えＤ０レイヤーでも信号の引き出しを行う。なおワード線ＷＬを共通接続させる信号配線Ｓ３をＳＧレイヤーに設ける点では上記第３の実施形態と同一である。
【０１３９】
１．＜信号配線の引き出しについて＞  
図２２に信号配線を引き出す構成を示す。なお、上記第３の実施形態と同一の構成についは説明を省略する。なお、図２２に示す信号配線Ｓ２＿Ｓ１及びＳ２＿Ｓ２、並びに信号配線Ｓ２＿Ｄ１、及びＳ２＿Ｄ２について区別しない場合には、単に信号配線Ｓ２＿Ｓ、信号配線Ｓ２＿Ｄとする。
【０１４０】
１．１＜信号配線Ｓ１について＞  
図示するように、ワード線ＷＬＳ１＿０〜ＷＬＳ１＿３及びワード線ＷＬＤ１＿４〜ＷＬＤ１〜７上にそれぞれ信号配線Ｓ１＿Ｓ、Ｓ１＿Ｄを配置する。以下、ワード線ＷＬＳ、及びワード線ＷＬＤに分けて説明する。
【０１４１】
１．１．１＜ワード線ＷＬＳ上の信号配線Ｓ１＿Ｓについて＞  
ワード線ＷＬＳ上の各々の信号配線Ｓ１＿Ｓについては第１方向に向かってワード線ＷＬＳの先端付近に配置する。具体的には、隣接するワード線ＷＬＤ上に配置され、第１方向に沿って隣接する２つの信号配線Ｓ１＿Ｄ間に配置する。
【０１４２】
このような配置を実現するためには、コンタクトプラグＣＣ及びコンタクトプラグＣＵの両者についてもワード線ＷＬＳの先端付近に配置する必要がある。
【０１４３】
１．１．２＜ワード線ＷＬＤ上の信号配線Ｓ１＿Ｄについて＞  
ワード線ＷＬＤ上の各々の信号配線Ｓ１＿Ｄについてはワード線ＷＬＤの中盤から後方付近に配置する。具体的には、隣接するワード線ＷＬＳ上に配置され、第１方向に沿って隣接する２つの信号配線Ｓ１＿Ｓ間に配置する。
【０１４４】
このような配置をすることで、信号配線Ｓ１＿Ｓ、Ｓ１＿Ｄを第１方向に向かって千鳥状に配置する。
【０１４５】
拡大図（平面図）を用いて説明する。拡大図に示すように第２方向に見た場合、隣接する信号配線Ｓ１の間隔はｗ６である。しかし斜めに見ることで隣接する２つの信号配線Ｓ１の間隔はｗ６´（＞ｗ６）となる。つまり、信号配線Ｓ２＿ＳとＳ２＿Ｄの２本を通すことが出来る空間を作り出すように信号配線Ｓ１＿Ｓ、Ｓ１＿Ｄを千鳥状に配置する。
【０１４６】
１．２＜信号配線Ｓ２＿Ｄ、及び信号配線Ｓ２＿Ｓについて＞  
次いで空いたスペースに信号配線Ｓ２の切り返し部分（図中、Ｒ）が配置されるように、第１方向に向かって信号配線Ｓ２＿Ｄ及び信号配線Ｓ２＿Ｓのそれぞれを配置する。
【０１４７】
以下、信号配線Ｓ２＿Ｄ及び信号配線Ｓ２＿Ｓのそれぞれについての構成を説明する。
【０１４８】
１．１．１＜信号配線Ｓ２＿Ｄ１について＞  
信号配線Ｓ２＿Ｄ１は、コンタクトプラグＣ１（領域Ａ１０）、信号配線Ｓ３＿Ｄ、コンタクトプラグＣＵ、信号配線Ｓ１＿Ｄ、及びコンタクトプラグＣＣを介してワード線ＷＬＤ７と電気的に接続される。
【０１４９】
１．１．２＜信号配線Ｓ２＿Ｓ１について＞  
信号配線Ｓ２＿Ｓ１は、コンタクトプラグＣ１（領域Ａ１１）、信号配線Ｓ３＿Ｓ、コンタクトプラグＣＵ、信号配線Ｓ１＿Ｓ、及び、コンタクトプラグＣＣを介してワード線ＷＬＳ０と電気的に接続される。
【０１５０】
１．１．３＜その他信号配線Ｓ２＿Ｄ、及びＳ２＿Ｓについて＞  
上記以外の信号配線Ｓ２＿Ｄ２〜Ｓ２＿Ｄ４、及び信号配線Ｓ２＿Ｓ２〜Ｓ２＿Ｓ４についても同様の構成を取る。すなわち、信号配線Ｓ１を避けるように「くの字」に配置する。なお、信号配線Ｓ２＿Ｄ２〜Ｓ２＿Ｄ４、及び信号配線Ｓ２＿Ｓ２〜Ｓ２＿Ｓ４は、対応するワード線ＷＬＤ１〜ＷＬＤ３、及びワード線ＷＬＳ４〜６に接続される。
【０１５１】
＜第４の実施形態に係る効果＞  
本実施形態に係る不揮発性半導体装置であると、上記（１）及び（２）の効果に加えて、更に（７）の効果を得ることが出来る。  
（７）ブロックサイズを小さくすることができる。  
すなわち、本実施形態に係る不揮発性半導体装置であると、隣接するワード線ＷＬＳ及びワード線ＷＬＤ間に２本の信号配線Ｓ２を通過させることが出来る。ｎ＝４層である場合、上記第３の実施形態であれば４本の信号配線Ｓ２しか通過できなかったのに対し、本実施形態であると、計６本通過させることが出来る。
【０１５２】
つまり、ｎ＝４であると、８本の信号配線Ｓ２が必要となるが、Ｄ０レイヤーに６本の信号配線Ｓ２を配置することが出来るため、残りの２本についてはＤ１レイヤーに配置すればよいことになる。従って、ブロックサイズを小さくすることが出来る。
【０１５３】
［第５の実施形態］  
次に図２３を用いて、第５の実施形態に係る半導体記憶装置について説明する。第５の実施形態は、上記第３の実施形態においてＤ０レイヤーに替えてＳＧレイヤーにワード線ＷＬを引き出す信号配線を形成する。なお、この場合においてもＤ１レイヤーを用いてワード線ＷＬを引き出す信号配線を形成する。
【０１５４】
具体的には、上記第３の実施形態において、ワード線ＷＬ方向に配置されていた信号配線Ｓ２をビット線ＢＬ方向に、そしてビット線ＢＬ方向に配置されていた信号配線Ｓ３をワード線ＷＬ方向に配置する。以下構成について説明する。
【０１５５】
１．＜信号配線の引き出しについて＞  
図２３に示すように、ワード線ＷＬ方向に向かってＳＧレイヤーに信号配線Ｓ３＿Ｓ０及びＳ３＿Ｓ１、並びに信号配線Ｓ３＿Ｓ６及びＳ３＿Ｓ７が配置される。
【０１５６】
また、ビット線ＢＬ方向に向かってＤ０レイヤーに信号配線Ｓ２＿Ｄ４〜Ｓ２＿Ｄ７、及び信号配線Ｓ２＿Ｓ０〜Ｓ２＿Ｓ３が配置される。以下、信号配線Ｓ３＿Ｓ０、及び信号配線Ｓ３＿Ｄ７に着目する。
【０１５７】
１．１＜信号配線Ｓ３＿Ｓ０について＞  
信号配線Ｓ３＿Ｓ０は、上面でコンタクトプラグＣ１（領域Ａ１２）の下端に接続される。コンタクトプラグＣ１は、その上面で信号配線Ｓ２＿Ｓ０と接続される。
【０１５８】
信号配線Ｓ２＿Ｓ０はコンタクトプラグＣＣ（領域Ａ１３、Ａ１４）を介してワード線ＷＬＳ０に接続される。
【０１５９】
１．２＜信号配線Ｓ３＿Ｄ７について＞  
信号配線Ｓ３＿Ｄ７は、上面でコンタクトプラグＣ１（領域Ａ１５）の下端に接続される。コンタクトプラグＣ１は、その上面で信号配線Ｓ２＿Ｄ７と接続される。
【０１６０】
信号配線Ｓ２＿Ｄ７はコンタクトプラグＣＣ（領域Ａ１６、Ａ１７）を介してワード線ＷＬＤ７に接続される。
【０１６１】
１．３＜その他信号配線について＞  
図２３に示すように、信号配線Ｓ３＿Ｓ１、及び信号配線Ｓ３＿Ｄ６についても同様の構成となる。
【０１６２】
また、ここではワード線ＷＬＳ２、及びＷＬＳ３、並びにワード線ＷＬＤ４、及びＷＬＤ５についは、図示せぬＤ１レイヤーに形成される信号配線を用いて引き出される。
【０１６３】
＜第５の実施形態に係る効果＞  
第５の実施形態に係る不揮発性半導体装置であっても、上記第３の実施形態と同様の効果を得ることが出来る。すなわち、本実施形態であってもブロックサイズを小さくすることが出来る。
【０１６４】
これは、引き出すレイヤーをＤ０レイヤーからＳＧレイヤーへと変えただけであり、第３の実施形態と比べてブロック単位における信号配線の引き出し本数自体に変わりは無いからである。
【０１６５】
このように、信号配線とコンタクトプラグとの接続関係を変えるだけでＤ０レイヤーやＳＧレイヤーから信号を引き出すことが出来る。
【０１６６】
［第６の実施形態］  
次に図２４及び図２５（ａ）〜図２５（ｃ）を用いて第６の実施形態に係る半導体記憶装置について説明する。第６の実施形態に係る半導体記憶装置は、上記第１の実施形態を半導体層ＳＣに適用させたものである。すなわち、第６の実施形態に係る半導体記憶装置は、半導体層ＳＣを片側から引き出し、次いで信号配線及びコンタクトプラグＣＰを用いてこの半導体層ＳＣを共有した構成を有する。
【０１６７】
まず信号配線Ｓ及びコンタクトプラグＣＰを用いて半導体層ＳＣを共有する構成を示す前に、その前提となる構成を図２４に示す。図２４は後述する金属層Ｍで半導体層ＳＣを共通する概念図である。
【０１６８】
１．＜構成例＞  
図２４に示すように、第１方向に向かって金属層Ｍ１１、ＳＳＬ、信号配線ＳＧＤ、ワード線ＷＬ０…、ＷＬｎ、信号配線ＳＧＳ、及びソースＳＬが配置される。
【０１６９】
次いで、ソース線ＳＬ、及び金属層Ｍ１１のそれぞれで終端し、且つ第２方向に向かってＳＳＬ、信号配線ＳＧＤ、ワード線ＷＬ０…、ＷＬｎ、信号配線ＳＧＳを貫通する半導体層ＳＣ１１〜ＳＣ１８が形成される（半導体層ＳＣ１１〜ＳＣ１８を区別しない場合には単に半導体層ＳＣと呼ぶ。）。
【０１７０】
すなわち、半導体層ＳＣと信号配線ＳＧＳとの交点に選択トランジスタＳＴ２が、そして半導体層ＳＣと信号配線ＳＧＤとの交点に選択トランジスタＳＴ１が設けられる。
【０１７１】
また、半導体層ＳＣとワード線ＷＬ０、…、ＷＬｎとの交点にそれぞれメモリセルＭＣが設けられる。
【０１７２】
つまり、例えば半導体層ＳＣ１１に着目すれば、選択トランジスタＳＴ１、及びＳＴ２、両端が選択トランジスタＳＴ１、及びＳＴ２によって挟まれた複数のメモリセルＭＣ０〜ＭＣｎ、並びにソース線ＳＬを含むメモリストリングＭＳ１１が構成される。
【０１７３】
また図示するように半導体層ＳＣ１２〜ＳＣ１８は、半導体層ＳＣ１１に含まれる要素、及び接続と同様の要素、及び接続を含む。すなわち、半導体層ＳＣ１２〜ＳＣ１８領域にメモリストリングＭＳ１２〜ＭＳ１８が構成される。
【０１７４】
なお、メモリストリングＭＳ１１〜ＭＳ１８を区別しない場合には、単にメモリストリングＭＳと呼ぶ。
【０１７５】
上記半導体層ＳＣ１１〜ＳＣ１８は１層目の半導体層ＳＣ１〜ＳＣ８を指す、同様にメモリストリングＭＳ１１〜ＭＳ１８は１層目のメモリストリングＭＳ１〜ＭＳ８を指す。
【０１７６】
以下、金属層Ｍ１１と各メモリストリングＭＳとの接続について説明する。  
図２４に示すように、メモリストリングＭＳ１１〜ＭＳ１８は金属層Ｍ１１で共通接続する。この金属層Ｍ１１の上面にはコンタクトプラグＣＰ１１が形成される。このコンタクトプラグＣＰ１１は図示せぬ例えばビット線ＢＬ１に接続される。つまり、ビット線ＢＬ１は、メモリストリングＭＳ１１〜ＭＳ１８に接続する。
【０１７７】
このメモリストリングＭＳ１１〜ＭＳ１８の集合体を以下サブブロックＢＬＫ１と呼ぶ。  
図２４は平面図であるため、最上層に位置する半導体層ＳＣ１１〜ＳＣ１８しか図示しないが、実際には、これらと同じ構成が紙面奥行き方向に向かって例えば４層配置される。
【０１７８】
このため、例えば最上層から２層目の半導体層ＳＣ２１〜ＳＣ２８については、金属層Ｍ２２で共通接続され、その後コンタクトプラグＣＰ２２を介して図示せぬビット線ＢＬ２に接続される。つまり、メモリストリングＭＳ２１〜ＭＳ２８でサブブロックＢＬＫ２を構成する。以下、４層目まで同様の構成であり、サブブロックＢＬＫ１〜ＢＬＫ４の集合体によってブロックＢＬＫが構成される。
【０１７９】
２．＜構成例＞  
次に図２５（ａ）〜図２５（ｃ）に上記金属層Ｍを廃して信号配線Ｓ及びコンタクトプラグＣＰで半導体層ＳＣを共有した構成を示す。
【０１８０】
図２５（ａ）は半導体記憶装置の平面図であり、図２５（ｂ）は図２５（ａ）の例えば半導体層ＳＣ１１〜ＳＣ４１を２５−２５´に沿った断面図であり、図２５（ｃ）は半導体層ＳＣの一層上に形成される信号配線Ｓ４１〜Ｓ４８である。信号配線Ｓ４１〜Ｓ４８は第１方向に向かって配置される。
【０１８１】
ここでは、信号配線Ｓ４１〜Ｓ４８を図２５（ａ）の平面図とずらしているが、実際にはこの図２５（ａ）上に配置される。なお図２４と同一の構成については説明を省略する。
【０１８２】
図２５（ａ）に示すように、各層の半導体層ＳＣを第２方向に延伸させ、隣接する半導体層ＳＣ間でコンタクトプラグＣＰを千鳥状にこの半導体層ＳＣ上に配置する。このようにコンタクトプラグＣＰを千鳥状に配置するため、半導体層ＳＣの長さを短長交互とする。
【０１８３】
次に図２５（ｂ）を用いて、この平面図の断面図について説明する。図示するように、階段状に半導体層ＳＣ１１〜ＳＣ４１が形成される。コンタクトプラグＣＰ１１は半導体層ＳＣ１１上に形成される。同様に、コンタクトプラグＣＰ２２は半導体層ＳＣ２１上に形成され、コンタクトプラグＣＰ３３は半導体層ＳＣ３１上に形成され、そしてコンタクトプラグＣＰ４４は半導体層ＳＣ４１上に形成される。
【０１８４】
なお、半導体層ＳＣ１３〜ＳＣ４３、及び半導体層ＳＣ１５〜ＳＣ４５、及び半導体層ＳＣ１７〜ＳＣ４７は、半導体層ＳＣ１１〜ＳＣ４１と同様の接続及び要素を含む。また、第２方向に沿ったコンタクトプラグＣＰが配置される位置についても同一である。
【０１８５】
更に半導体層ＳＣ１２〜ＳＣ４２、半導体層ＳＣ１４〜ＳＣ４４、半導体層ＳＣ１６〜ＳＣ４６、及び半導体層ＳＣ１８〜ＳＣ４８上のコンタクトプラグＣＰについては、図２５（ａ）に示すように第２方向にずらして配置する。
【０１８６】
図２５（ａ）の構成において、図２５（ｃ）に示す、例えば信号配線Ｓ４１が複数のコンタクトプラグＣＰ１１を共通接続する。このように、金属層Ｍを使用せず、コンタクトプラグＣＰと信号配線Ｓを用いて共通接続させる。例えば信号配線Ｓ４２についても同様である。つまり、信号配線Ｓ４２は複数のコンタクトプラグＣＰ１１´を共通接続する。
【０１８７】
更に信号配線Ｓ４１及びＳＣ４２を図示せぬコンタクトプラグＣＰ及び信号配線Ｓで共通接続させ、その後、例えばビット線ＢＬ１に接続させる。
【０１８８】
この構成によって、ビット線ＢＬ１は、半導体層ＳＣ１１〜ＳＣ１８を含むメモリストリングＭＳ１１〜ＭＳ１８と接続されることになる。
【０１８９】
なお、他の信号配線Ｓ４３〜ＳＣ４８についても同様である。すなわち、信号配線Ｓ４３及びＳＣ４４はビット線ＢＬ２に接続され、信号配線Ｓ４５及びＳＣ４６はビット線ＢＬ３に接続され、信号配線Ｓ４７及びＳＣ４８はビット線ＢＬ４に接続される。
【０１９０】
＜第６の実施形態に係る効果＞  
第６の実施形態に係る半導体記憶装置であると、ワード線ＷＬＤ、ＷＬＳ方向だけではなく、半導体層ＳＣ（ビット線ＢＬ）方向についても信号配線Ｓ及びコンタクトプラグＣＰを用いて共通接続させることが出来る。
【０１９１】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【０１９２】
１０…Ｐｌａｎｅ、２０…周辺回路、１１…ＭＡＴ、ＭＳ…メモリストリング、Ｃｏｌ…カラムデコーダ、ＳＣ…半導体層、ＭＳ…メモリストリング、ＳＧＳ、ＳＧＤ…選択信号線、ＷＬ…ワード線、ＢＬ…ビット線、ＢＧ…半導体基板、ＣＣ、ＣＵ、Ｃ１…コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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