(57)【要約】【課題】増幅素子の半導体チップ表面での配置方向の制約を解消すること。【解決手段】半導体チップの表面上に半導体チップの第１辺に沿って第１ＲＦ電力増幅器１００の第１最終段増幅素子Ｑ３が形成され、第１辺と直交する第２辺に沿って第２ＲＦ電力増幅器５００の第２最終段増幅素子Ｑ２が形成される。第１と第２の最終段素子Ｑ３、Ｑ２は、複数の単位トランジスタにより構成される。複数の単位トランジスタは、平面形状が長方形の活性領域Ｇを有する。第１と第２の最終段素子Ｑ３、Ｑ２の複数の単位トランジスタの複数の長方形の長辺の延長方向は、第２辺の長さ方向に選択される。第１最終素子Ｑ３の複数の単位トランジスタの反復拡大の方向は第１辺の長さ方向に選択され、第２最終段素子Ｑ２の複数の単位トランジスタの反復拡大の方向は第２辺の長さ方向に選択される。【選択図】図８
2014187052.tif 000002
【特許請求の範囲】
【請求項１】
第１ＲＦ電力増幅器と第２ＲＦ電力増幅器とを内蔵する半導体集積回路であって、
前記半導体集積回路の半導体チップの第１辺と第２辺とは、実質的に直角に交差するものであり、
前記半導体チップの表面上には、前記第１辺に沿って前記第１ＲＦ電力増幅器の第１最終段増幅素子が形成され、前記第２辺に沿って前記第２ＲＦ電力増幅器の第２最終段増幅素子が形成され、
前記第１最終段増幅素子と前記第２最終段増幅素子の各増幅素子は、複数の単位トランジスタの並列接続によって構成され、
前記第１最終段増幅素子と前記第２最終段増幅素子の前記複数の単位トランジスタの各単位トランジスタは、当該各単位トランジスタのゲインを決定する活性領域を有するものであり、当該活性領域の平面形状は長方形であり、
前記第１最終段増幅素子の前記複数の単位トランジスタの前記複数の活性領域の前記複数の長方形の各長辺の延長方向と、前記第２最終段増幅素子の前記複数の単位トランジスタの前記複数の活性領域の前記複数の長方形の各長辺の延長方向とは、前記第２辺の長さ方向に選択され、
前記第１最終段増幅素子の前記複数の単位トランジスタの反復拡大の方向は前記第１辺の長さ方向に選択され、前記第２最終段増幅素子の前記複数の単位トランジスタの反復拡大の方向は前記第２辺の長さ方向に選択された
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記第１ＲＦ電力増幅器は第１初段増幅素子を含み、前記第２ＲＦ電力増幅器の第２初段増幅素子を含み、
前記第１初段増幅素子と前記第２初段増幅素子の各増幅素子は、複数の単位トランジスタの並列接続によって構成され、
前記第１初段増幅素子と前記第２初段増幅素子の前記複数の単位トランジスタの各単位トランジスタは、当該各単位トランジスタのゲインを決定する活性領域を有するものであり、当該活性領域の平面形状は長方形であり、
前記第１初段増幅素子の前記複数の単位トランジスタの前記複数の活性領域の前記複数の長方形の各長辺の延長方向と、前記第２初段増幅素子の前記複数の単位トランジスタの前記複数の活性領域の前記複数の長方形の各長辺の延長方向とは、前記第２辺の長さ方向に選択され、
前記第１ＲＦ電力増幅器の前記第１初段増幅素子と前記第１最終段増幅素子とは、前記第１辺に沿って前記半導体チップの前記表面上に形成され、
前記第２ＲＦ電力増幅器の前記第２初段増幅素子と前記第２最終段増幅素子とは、前記第２辺に沿って前記半導体チップの前記表面上に形成された
ことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記第１ＲＦ電力増幅器は第１段間整合回路を含み、前記第２ＲＦ電力増幅器の第２段間整合回路を含み、
前記第１ＲＦ電力増幅器の前記第１段間整合回路は、前記第１初段増幅素子の出力端子の増幅信号を前記第１最終段増幅素子の入力端子に伝達して、
前記第２ＲＦ電力増幅器の前記第２段間整合回路は、前記第２初段増幅素子の出力端子の増幅信号を前記第２最終段増幅素子の入力端子に伝達して、
前記第１ＲＦ電力増幅器の前記第１初段増幅素子と前記第１段間整合回路と前記第１最終段増幅素子とは、前記第１辺に沿って前記半導体チップの前記表面上に形成され、
前記第２ＲＦ電力増幅器の前記第２初段増幅素子と前記第２段間整合回路と前記第２最終段増幅素子とは、前記第２辺に沿って前記半導体チップの前記表面上に形成された
ことを特徴とする半導体集積回路。
【請求項４】
請求項２において、
前記第１最終段増幅素子の前記複数の単位トランジスタの複数の出力電極には複数の第１出力配線が接続され、前記第２最終段増幅素子の前記複数の単位トランジスタの複数の出力電極には複数の第２出力配線が接続され、
前記第１最終段増幅素子の前記複数の単位トランジスタの複数の入力電極には複数の第１入力配線が接続され、前記第２最終段増幅素子の前記複数の単位トランジスタの複数の入力電極には複数の第２入力配線が接続され、
前記複数の第１出力配線の各配線の延長方向は前記第２辺の長さ方向に選択され、前記複数の第１入力配線の各配線の延長方向は前記第１辺の長さ方向に選択され、
前記複数の第２出力配線の各配線の延長方向は前記第１辺の長さ方向に選択され、前記複数の第２入力配線の各配線の延長方向は前記第１辺の長さ方向に選択された
ことを特徴とする半導体集積回路。
【請求項５】
請求項４において、
前記第１最終段増幅素子の前記複数の単位トランジスタと前記第２最終段増幅素子の前記複数の単位トランジスタとは、電界効果トランジスタであり、
前記電界効果トランジスタはゲート電極とドレイン領域とソース領域とを有し、前記ドレイン領域と前記ソース領域との間の前記ゲート電極の前記第２辺の長さ方向のゲート長によって前記活性領域の前記長方形の短辺が決定され、前記ドレイン領域と前記ソース領域との間の前記ゲート電極の前記第１辺の長さ方向のゲート幅によって前記活性領域の前記長方形の前記長辺が決定される
ことを特徴とする半導体集積回路。
【請求項６】
請求項５において、
前記第１最終段増幅素子の前記複数の単位トランジスタの前記複数の出力電極としての複数のドレイン領域には前記複数の第１出力配線が接続され、前記第２最終段増幅素子の前記複数の単位トランジスタの前記複数の出力電極としての複数のドレイン領域には前記複数の第２出力配線が接続され、
前記第１最終段増幅素子の前記複数の単位トランジスタの前記複数の入力電極としての複数のゲート電極には前記複数の第１入力配線が接続され、前記第２最終段増幅素子の前記複数の単位トランジスタの前記複数の入力電極としての複数のゲート電極には前記複数の第２入力配線が接続され、
前記複数の第１出力配線の前記各配線の前記延長方向は前記第２辺の長さ方向に選択され、前記複数の第１入力配線の前記各配線の前記延長方向は前記第１辺の長さ方向に選択され、
前記複数の第２出力配線の前記各配線の前記延長方向は前記第１辺の長さ方向に選択され、前記複数の第２入力配線の前記各配線の前記延長方向は前記第１辺の長さ方向に選択された
ことを特徴とする半導体集積回路。
【請求項７】
請求項６において、
前記第２最終段増幅素子の前記複数の単位トランジスタの前記複数の入力電極である前記複数のゲート電極は、前記複数の長方形の前記複数の活性領域として前記第２辺の長さ方向に延長して前記半導体チップの前記表面上に形成され、
前記第２辺の長さ方向に形成された前記複数のゲート電極と前記第１辺の長さ方向に形成された前記複数の第２出力配線とは、前記半導体チップの前記表面上で立体的に交差して、
前記半導体チップの前記表面上で前記複数のゲート電極と前記複数の第２出力配線とが立体的に交差する部分において、接地電圧に接続される前記ソース領域と電気的に接続される複数のソース配線が前記複数のゲート電極と前記複数の第２出力配線との間に形成された
ことを特徴とする半導体集積回路。
【請求項８】
請求項７において、
前記半導体チップには、前記半導体チップの前記表面から前記半導体チップの裏面に到達する複数の打ち抜き層が形成され、
前記複数のソース配線は、前記複数の打ち抜き層を介して前記半導体チップの前記裏面に形成されたソース裏面電極に電気的に接続された
ことを特徴とする半導体集積回路。
【請求項９】
請求項２において、
前記第１最終段増幅素子の前記複数の単位トランジスタと前記第２最終段増幅素子の前記複数の単位トランジスタとしての前記電界効果トランジスタは、ＬＤＭＯＳＦＥＴである
ことを特徴とする半導体集積回路。
【請求項１０】
請求項２において、
前記第１最終段増幅素子の前記複数の単位トランジスタと前記第２最終段増幅素子の前記複数の単位トランジスタとは、バイポーラトランジスタであり、
前記バイポーラトランジスタは複数のエミッタ領域を有し、前記複数のエミッタ領域は前記複数の長方形の前記複数の活性領域として前記第２辺の長さ方向に延長して前記半導体チップの前記表面上に形成された
ことを特徴とする半導体集積回路。
【請求項１１】
請求項１０において、
前記第１最終段増幅素子の前記複数の単位トランジスタと前記第２最終段増幅素子の前記複数の単位トランジスタとしての前記バイポーラトランジスタは、ヘテロバイポーラトランジスタである
ことを特徴とする半導体集積回路。
【請求項１２】
請求項２において、
前記半導体集積回路は、第３ＲＦ電力増幅器を更に内蔵して、
前記半導体集積回路の前記半導体チップの第３辺は前記第１辺と実質的に平行に配置されて前記第２辺と実質的に直角に交差するものであり、
前記半導体チップの前記表面上には、前記第３辺に沿って前記第３ＲＦ電力増幅器の第３最終段増幅素子が形成され、
前記第３最終段増幅素子は複数の単位トランジスタの並列接続によって構成され、前記第３最終段増幅素子の前記複数の単位トランジスタの各単位トランジスタは、当該各単位トランジスタのゲインを決定する活性領域を有するものであり、当該活性領域の平面形状は長方形であり、
前記第３最終段増幅素子の前記複数の単位トランジスタの前記複数の活性領域の前記複数の長方形の各長辺の延長方向は、前記第２辺の長さ方向に選択され、
前記第３最終段増幅素子の前記複数の単位トランジスタの反復拡大の方向は、前記第３辺の長さ方向に選択された
ことを特徴とする半導体集積回路。
【請求項１３】
請求項１２において、
前記半導体集積回路は、第４ＲＦ電力増幅器を更に内蔵して、
前記半導体集積回路の前記半導体チップの第４辺は前記第２辺と実質的に平行に配置されて前記第３辺と実質的に直角に交差するものであり、
前記半導体チップの前記表面上には、前記第４辺に沿って前記第４ＲＦ電力増幅器の第４最終段増幅素子が形成され、
前記第４最終段増幅素子は複数の単位トランジスタの並列接続によって構成され、前記第４最終段増幅素子の前記複数の単位トランジスタの各単位トランジスタは、当該各単位トランジスタのゲインを決定する活性領域を有するものであり、当該活性領域の平面形状は長方形であり、
前記第４最終段増幅素子の前記複数の単位トランジスタの前記複数の活性領域の前記複数の長方形の各長辺の延長方向は、前記第２辺の長さ方向に選択され、
前記第４最終段増幅素子の前記複数の単位トランジスタの反復拡大の方向は、前記第４辺の長さ方向に選択された
ことを特徴とする半導体集積回路。
【請求項１４】
請求項１３において、
前記半導体チップの前記表面上には、前記第１ＲＦ電力増幅器と前記第２ＲＦ電力増幅器との間と前記第３ＲＦ電力増幅器と前記第４ＲＦ電力増幅器との間の位置に、バイアス制御部が形成され、
前記バイアス制御部は、前記第１ＲＦ電力増幅器の前記第１初段増幅素子と前記第１最終段増幅素子に、前記第２ＲＦ電力増幅器の前記第２初段増幅素子と前記第２最終段増幅素子に、前記第３ＲＦ電力増幅器の第３初段増幅素子と前記第３最終段増幅素子に、前記第４ＲＦ電力増幅器の第４初段増幅素子と前記第４最終段増幅素子に、それぞれバイアス電圧を供給する
ことを特徴とする半導体集積回路。
【請求項１５】
第１ＲＦ電力増幅器と第２ＲＦ電力増幅器とを内蔵する半導体集積回路の半導体チップを配線基板に搭載するモジュールであって、
前記半導体集積回路の前記半導体チップの第１辺と第２辺とは、実質的に直角に交差するものであり、
前記半導体チップの表面上には、前記第１辺に沿って前記第１ＲＦ電力増幅器の第１最終段増幅素子が形成され、前記第２辺に沿って前記第２ＲＦ電力増幅器の第２最終段増幅素子が形成され、
前記第１最終段増幅素子と前記第２最終段増幅素子の各増幅素子は、複数の単位トランジスタの並列接続によって構成され、
前記第１最終段増幅素子と前記第２最終段増幅素子の前記複数の単位トランジスタの各単位トランジスタは、当該各単位トランジスタのゲインを決定する活性領域を有するものであり、当該活性領域の平面形状は長方形であり、
前記第１最終段増幅素子の前記複数の単位トランジスタの前記複数の活性領域の前記複数の長方形の各長辺の延長方向と、前記第２最終段増幅素子の前記複数の単位トランジスタの前記複数の活性領域の前記複数の長方形の各長辺の延長方向とは、前記第２辺の長さ方向に選択され、
前記第１最終段増幅素子の前記複数の単位トランジスタの反復拡大の方向は前記第１辺の長さ方向に選択され、前記第２最終段増幅素子の前記複数の単位トランジスタの反復拡大の方向は前記第２辺の長さ方向に選択され、
前記配線基板に、前記半導体チップが搭載され、
前記半導体チップの前記１辺と対向する前記配線基板の第１基板部分に前記第１ＲＦ電力増幅器の第１出力整合回路が搭載され、前記半導体チップの前記２辺と対向する前記配線基板の第２基板部分に前記第２ＲＦ電力増幅器の第２出力整合回路が搭載され、
前記第１最終段増幅素子の出力端子の増幅信号は、前記半導体チップの前記１辺を介して、前記第１出力整合回路に供給され、
前記第２最終段増幅素子の出力端子の増幅信号は、前記半導体チップの前記２辺を介して、前記第２出力整合回路に供給された
ことを特徴とするモジュール。
【請求項１６】
請求項１５において、
前記半導体集積回路は、第３ＲＦ電力増幅器を更に内蔵して、
前記半導体集積回路の前記半導体チップの第３辺は、前記第１辺と実質的に平行に配置されて前記第２辺と実質的に直角に交差するものであり、
前記半導体チップの前記表面上には、前記第３辺に沿って前記第３ＲＦ電力増幅器の第３最終段増幅素子が形成され、
前記第３最終段増幅素子は複数の単位トランジスタの並列接続によって構成され、前記第３最終段増幅素子の前記複数の単位トランジスタの各単位トランジスタは、当該各単位トランジスタのゲインを決定する活性領域を有するものであり、当該活性領域の平面形状は長方形であり、
前記第３最終段増幅素子の前記複数の単位トランジスタの前記複数の活性領域の前記複数の長方形の各長辺の延長方向は、前記第２辺の長さ方向に選択され、
前記第３最終段増幅素子の前記複数の単位トランジスタの反復拡大の方向は、前記第３辺の長さ方向に選択され、
前記半導体チップの前記３辺と対向する前記配線基板の第３基板部分に、前記第３ＲＦ電力増幅器の第３出力整合回路が搭載され、
前記第３最終段増幅素子の出力端子の増幅信号は、前記半導体チップの前記３辺を介して、前記第３出力整合回路に供給された
ことを特徴とするモジュール。
【請求項１７】
請求項１６において、
前記半導体集積回路は、第４ＲＦ電力増幅器を更に内蔵して、
前記半導体集積回路の前記半導体チップの第４辺は、前記第２辺と実質的に平行に配置されて前記第３辺と実質的に直角に交差するものであり、
前記半導体チップの前記表面上には、前記第４辺に沿って前記第４ＲＦ電力増幅器の第４最終段増幅素子が形成され、
前記第４最終段増幅素子は複数の単位トランジスタの並列接続によって構成され、前記第４最終段増幅素子の前記複数の単位トランジスタの各単位トランジスタは、当該各単位トランジスタのゲインを決定する活性領域を有するものであり、当該活性領域の平面形状は長方形であり、
前記第４最終段増幅素子の前記複数の単位トランジスタの前記複数の活性領域の前記複数の長方形の各長辺の延長方向は、前記第２辺の長さ方向に選択され、
前記第４最終段増幅素子の前記複数の単位トランジスタの反復拡大の方向は、前記第４辺の長さ方向に選択され、
前記半導体チップの前記４辺と対向する前記配線基板の第４基板部分に、前記第４ＲＦ電力増幅器の第４出力整合回路が搭載され、
前記第４最終段増幅素子の出力端子の増幅信号は、前記半導体チップの前記４辺を介して、前記第４出力整合回路に供給された
ことを特徴とするモジュール。
【請求項１８】
請求項１７において、
前記第１最終段増幅素子と前記第２最終段増幅素子と前記第３最終段増幅素子と前記第４最終段増幅素子の前記複数の単位トランジスタは、電界効果トランジスタである
ことを特徴とするモジュール。
【請求項１９】
請求項１８において、
前記第１最終段増幅素子と前記第２最終段増幅素子と前記第３最終段増幅素子と前記第４最終段増幅素子の前記複数の単位トランジスタとしての前記電界効果トランジスタは、ＬＤＭＯＳＦＥＴである
ことを特徴とするモジュール。
【請求項２０】
請求項１７において、
前記第１最終段増幅素子と前記第２最終段増幅素子と前記第３最終段増幅素子と前記第４最終段増幅素子の前記複数の単位トランジスタは、バイポーラトランジスタである
ことを特徴とするモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびそれを搭載したモジュールに関し、特に増幅素子の半導体チップ表面での配置方向の制約を解消するのに有効な技術に関するものである。
【背景技術】
【０００２】
近年、ＧＳＭ方式、ＧＰＲＳ方式、ＥＤＧＥ方式、ＷＣＤＭＡ方式に代表される移動体通信機器が、世界的に普及している。移動体通信は、基地局と移動体通信端末の間の無線周波数(ＲＦ)信号の送受信によって実現される。移動体通信端末はバッテリーで動作して、移動体通信端末から基地局へのＲＦ送信信号の送信は移動体通信端末に搭載されるＲＦ電力増幅器によって実行される。バッテリーで動作する移動体通信端末で長時間の通話時間を可能とするためには、ＲＦ電力増幅器の電力効率を改善することが必要となる。尚、ＧＳＭは、Global System for Mobile Communicationの略である。また、ＧＰＲＳは、General Packet Radio Serviceの略である。更に、ＥＤＧＥは、Enhanced Data for GSM Evolution; Enhanced Data for GPRSの略である。また、ＷＣＤＭＡは、Wideband Code Division Multiple Accessの略である。
【０００３】
一方、移動体通信端末に搭載されるＲＦ電力増幅器には小型化の要求が強くなっており、ＲＦ電力増幅器に内蔵される半導体集積回路のチップ面積の縮小と半導体集積回路に集積化されるＲＦ電力増幅素子の性能向上が求められている。
【０００４】
下記特許文献１には、ＲＦ電力増幅器に内蔵される半導体集積回路に集積化されるＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Filed Effect Transistor)と呼ばれるＲＦ電力増幅素子が記載されている。ＬＤＭＯＳＦＥＴのＲＦ電力増幅素子の平面構造としては、長方形に形成された２本のゲート電極の間の中央部分に長方形に形成された１本のドレイン領域が形成されて、２本のゲート電極よりも外側の外部部分に長方形に形成された２本のソース領域が形成される。また、ＬＤＭＯＳＦＥＴのＲＦ電力増幅素子の断面構造としては、ソース領域と単結晶シリコン基板の裏面に形成されたソース裏面電極とは、不純物を高濃度でドープした低抵抗のｐ型多結晶シリコン膜または低抵抗の金属膜で形成した打ち抜き層によって電気的に接続され、ドレイン領域には多層配線のドレイン配線が形成され、ドレイン配線の多層配線よりも配線層の少ないソース配線によって複数のソース領域が相互に電気的に接続される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１７３３１４号  公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者等は本発明に先立ち、マルチモード・マルチバンドの送信が可能なＲＦ電力増幅器に内蔵される半導体集積回路の開発に従事した。マルチモードはＧＳＭ方式やＷＣＤＭＡ方式等の複数の通信方式による通信をサポートするものであり、マルチバンドは例えばＧＳＭローバンドとＧＳＭハイバンドとＷＣＤＭＡローバンドとＷＣＤＭＡハイバンド等の複数の周波数バンドの送信をサポートするものである。すなわち、ＧＳＭローバンドはＧＳＭ８５０(８２４〜８４９ＭＨｚ)とＧＳＭ９００(８８０〜９１５ＭＨｚ)との２つの周波数バンドを含み、ＧＳＭハイバンドはＤＣＳ１８００(１７１０〜１７８５ＭＨｚ)とＰＣＳ１９００(１８５０〜１９１０ＭＨｚ)との２つの周波数バンドを含んでいる。尚、ＤＣＳはDigital Cellar Systemの略称、ＰＣＳはPersonal Communication Systemの略称である。また更にＷＣＤＭＡローバンドはバンド５(８２４〜８４９ＭＨｚ)とバンド８(８８０〜９１５ＭＨｚ)とを含み、ＷＣＤＭＡハイバンドはバンド１(１９２０〜１９８０ＭＨｚ)とバンド２(１８５０〜１９１０ＭＨｚ)とバンド４(１７１０〜１７５５ＭＨｚ)とを含んでいる。
【０００７】
図１は、本発明に先立って本発明者等によって検討されたＬＤＭＯＳＦＥＴと呼ばれるＲＦ電力増幅素子の平面構造を示す図である。
【０００８】
図１に示したように、２本のゲート電極Ｇの間の中央部分に長方形に形成された１本のドレインＤ領域が形成されて、２本のゲート電極Ｇよりも外側の外部部分には長方形に形成された２本のソース領域Ｓが形成される。２本のゲート電極Ｇの各ゲート電極の上部と下部とには、複数のＬＤＭＯＳＦＥＴのゲート電極を共通接続するゲート配線と接続するためのコンタクト７が形成される。２本のソース領域Ｓの各ソース領域には、複数の打ち抜き層４が形成される。
【０００９】
図２は、本発明に先立って本発明者等によって検討されたＬＤＭＯＳＦＥＴと呼ばれるＲＦ電力増幅素子の断面構造を示す図である。
【００１０】
図２において、１は半導体チップ(Ｐ型単結晶シリコン基板)で、２はＰ型単結晶シリコンエピタキシャル層、３は溝で、４は打ち抜き層で、５はＰ型ウェル領域で、６はゲート絶縁膜で、７はゲート電極で、８はキャップ絶縁膜で、９はＮ−型オフセットドレイン領域で、１０はＮ−型ソース領域で、１１はＰ型ハロー領域で、１２はサイドウォールスペーサで、１３はＮ型オフセットドレイン領域で、１５はＮ＋型ドレイン領域で、１６はＮ＋型ソース領域で、１７はＰ＋型半導体領域である。
【００１１】
図２に示したように、Ｐ型単結晶シリコン基板１の上部には、Ｐ型単結晶シリコンエピタキシャル層２が形成される。２本のゲート電極Ｇの間の中央部分には、Ｎ型オフセットドレイン領域１３とＮ＋型ドレイン領域１５とを含むドレイン領域Ｄが形成されている。２本のゲート電極Ｇよりも外側の外部部分には、Ｎ−型ソース領域１０とＰ型ハロー領域１１とＮ＋型ソース領域１６とを含むソース領域Ｓが形成されている。尚、Ｐ型ハロー領域１１を形成することによって、ソース領域からゲート電極Ｇの直下のチャネル形成領域への不純物の拡散が抑制され、更に短チャネル効果が抑制されて、しきい値電圧の低下も抑制されるものである。ゲート電極Ｇの直下のチャネル形成領域とＮ−型ソース領域１０とＰ型ハロー領域１１とＮ＋型ソース領域１６の下部には、Ｐ型ウェル領域５が形成される。複数のＬＤＭＯＳＦＥＴの複数のＮ＋型ソース領域１６はＰ＋型半導体領域１７によって相互に電気的に短絡される。Ｐ型ウェル領域５とＰ型単結晶シリコンエピタキシャル層２とを貫通してＰ型単結晶シリコン基板１の上部表面に到達するように溝３が形成され、溝３の内部にはＰ型多結晶シリコン膜または低抵抗の金属膜で形成した打ち抜き層４が形成される。従って、複数のＬＤＭＯＳＦＥＴのＮ＋型ソース領域１６は、Ｐ＋型半導体領域１７と打ち抜き層４とＰ型単結晶シリコン基板１とを介して、ソース裏面電極３６に電気的に接続される。ソース裏面電極３６はＲＦ電力増幅器モジュールの接地配線に接続され、この接地配線は移動体通信端末のマザーボートの接地配線に接続される。その結果、ＲＦ電力増幅器に内蔵される半導体集積回路に集積化される複数のＬＤＭＯＳＦＥＴは、極めて安定なソース接地増幅動作を実行することが可能となる。
【００１２】
図３は、本発明に先立って本発明者等によって検討されたＲＦ電力増幅器モジュールＰＡ＿ＭＤの構成を示す図である。
【００１３】
図３に示したように、ＲＦ電力増幅器モジュールＰＡ＿ＭＤは、ハイバンドＲＦ電力増幅器１００とローバンドＲＦ電力増幅器２００とバイアス制御部３００とを含んでいる。ハイバンドＲＦ電力増幅器１００とローバンドＲＦ電力増幅器２００の各ＲＦ電力増幅器は、初段増幅素子としてのＬＤＭＯＳＦＥＴＱ１と２段目の増幅素子としてのＬＤＭＯＳＦＥＴＱ２と最終段増幅素子としてのＬＤＭＯＳＦＥＴＱ３とを含んでいる。各ＲＦ電力増幅器では、複数のＬＤＭＯＳＦＥＴＱ１〜Ｑ３のソースは接地電圧ＧＮＤに接続され、複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３のドレインに負荷インダクタＬ１、Ｌ２、Ｌ３を介して電源電圧Ｖｄｄが供給される。
【００１４】
ハイバンドＲＦ電力増幅器１００では、ハイバンドＲＦ送信入力信号Ｐｉｎ＿ＨＢが入力整合回路ＩｎＭＮを介して初段の増幅素子のＦＥＴＱ１のゲートに供給され、ＦＥＴＱ１のドレインの増幅信号は段間整合回路ＭＮを介して２段目の増幅素子のＦＥＴＱ２のゲートに供給され、ＦＥＴＱ２の増幅信号は段間整合回路ＭＮを介して最終段増幅素子のＦＥＴＱ３のゲートに供給され、ＦＥＴＱ３の増幅信号は出力整合回路ＯｕｔＭＮを介してハイバンドＲＦ送信出力信号Ｐｏｕｔ＿ＨＢとして出力される。
【００１５】
ローバンドＲＦ電力増幅器２００では、ローバンドＲＦ送信入力信号Ｐｉｎ＿ＬＢが入力整合回路ＩｎＭＮを介して初段の増幅素子のＦＥＴＱ１のゲートに供給され、ＦＥＴＱ１のドレインの増幅信号は段間整合回路ＭＮを介して２段目の増幅素子のＦＥＴＱ２のゲートに供給され、ＦＥＴＱ２の増幅信号は段間整合回路ＭＮを介して最終段増幅素子のＦＥＴＱ３のゲートに供給され、ＦＥＴＱ３の増幅信号は出力整合回路ＯｕｔＭＮを介してローバンドＲＦ送信出力信号Ｐｏｕｔ＿ＬＢとして出力される。
【００１６】
バイアス制御部３００には自動電力制御信号Ｖａｐｃと複数の制御入力信号Ｃｏｎｔが供給されることによって、バイアス制御部３００はハイバンドＲＦ電力増幅器１００とローバンドＲＦ電力増幅器２００との各ＲＦ電力増幅器の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３のゲートに供給されるゲートバイアス電圧を生成する。
【００１７】
図４は、本発明に先立って本発明者等によって検討されたＲＦ電力増幅器モジュールに内蔵される半導体集積回路の構成を示す図である。
【００１８】
図４に示したようにＲＦ電力増幅器モジュールに内蔵される半導体集積回路の半導体チップ１には、ハイバンドＲＦ電力増幅器１００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３とローバンドＲＦ電力増幅器２００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３とバイアス制御部３００とが集積化されている。
【００１９】
特に図４に示したように、ハイバンドＲＦ電力増幅器１００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３の各ＦＥＴの２本のゲート電極の長方形の長辺の延長方向は、半導体チップ１のＹ方向であるＡ−Ａ´線の方向に統一されている。またローバンドＲＦ電力増幅器２００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３の各ＦＥＴの２本のゲート電極の長方形の長辺の延長方向も、半導体チップ１のＹ方向であるＡ−Ａ´線の方向に統一されている。
【００２０】
この理由は、ＬＤＭＯＳＦＥＴの増幅ゲインであるコンダクタンスが長方形の長辺であるゲート幅Ｗと長方形の短辺であるゲート長Ｌの比Ｗ／Ｌによって決定され、半導体チップ１の製造工程でのゲート電極形成のホトリソグラフィーで半導体チップ１のＸ方向とＹ方向とでそれぞれ異なった寸法偏差を持つためである。従って、１つのＬＤＭＯＳＦＥＴのゲート電極の長方形の長辺の延長方向を半導体チップ１のＹ方向であるＡ−Ａ´線とする一方、他の１つのＬＤＭＯＳＦＥＴのゲート電極の長方形の長辺の延長方向を半導体チップ１のＸ方向であるＢ−Ｂ´線としたとする。半導体チップ１の製造工程でのバラツキにより半導体チップ１のＸ方向の寸法が設計値よりも増加したとすると、１つのＬＤＭＯＳＦＥＴのゲート長Ｌが増加する一方、他の１つのＬＤＭＯＳＦＥＴのゲート幅Ｗが増加する。その結果、１つのＬＤＭＯＳＦＥＴの増幅ゲインのコンダクタンスが低下する一方、他の１つのＬＤＭＯＳＦＥＴの増幅ゲインのコンダクタンスが増加する。この理由によって、半導体チップ１に集積化される全てのＬＤＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３の各ＦＥＴのゲート電極の長方形の長辺の延長方向は、半導体チップ１のＹ方向であるＡ−Ａ´線の方向に統一される。
【００２１】
一方、ハイバンドＲＦ電力増幅器１００とローバンドＲＦ電力増幅器２００の各ＲＦ電力増幅器で、初段増幅素子Ｑ１は比較的小さなＲＦ出力を発生して、２段目の増幅素子Ｑ２は中間のＲＦ出力を発生して、最終段増幅素子Ｑ３は比較的大きなＲＦ出力を発生する。すなわち、各ＲＦ電力増幅器では、初段の比較的小さなＲＦ出力の増幅で高い電力効率を実現するために、初段増幅素子Ｑ１は小さな素子サイズとされる。また、各ＲＦ電力増幅器では、２段目の中間のＲＦ出力の増幅で高い電力効率を実現するために、２段目の増幅素子Ｑ２は中間の素子サイズとされる。更に、各ＲＦ電力増幅器では、最終段の比較的大きなＲＦ出力の増幅で高い電力効率を実現するために、最終段増幅素子Ｑ３は比較的大きな素子サイズとされる。
【００２２】
このような理由によって図４に示した本発明に先立って本発明者等によって検討された半導体集積回路で、ハイバンドＲＦ電力増幅器１００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３は長方形の半導体チップ１の上部長辺に半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に配置されて、ローバンドＲＦ電力増幅器２００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３は長方形の半導体チップ１の下部長辺に半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に配置される。その結果、長方形の半導体チップ１の右部短辺と左部短辺には、ＲＦ電力増幅器のＬＤＭＯＳＦＥＴは配置されず、バイアス制御部３００の複数の入力端子のパッドのみ配置されるものであった。
【００２３】
図５は、本発明に先立って本発明者等によって検討されたＲＦ電力増幅器モジュールに内蔵される他の半導体集積回路の構成を示す図である。
【００２４】
図５に示すようにＲＦ電力増幅器モジュールに内蔵される半導体集積回路の半導体チップ１には、ＧＳＭ方式ハイバンドＲＦ電力増幅器(ＧＳＭ＿ＨＢ)１００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３とＧＳＭ方式ローバンドＲＦ電力増幅器(ＧＳＭ＿ＬＢ)２００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３と、更にＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器(ＷＣＤＭＡ＿ＨＢ)４００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２とＷＣＤＭＡ方式ローバンドＲＦ電力増幅器(ＷＣＤＭＡ＿ＬＢ)５００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２とバイアス制御部３００とが集積化されている。
【００２５】
図５に示した半導体集積回路の半導体チップ１においても、上述した理由によって半導体チップ１に集積化される全てのＬＤＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３の各ＦＥＴのゲート電極の長方形の長辺の延長方向は、半導体チップ１のＹ方向であるＡ−Ａ´線の方向に統一される。その結果、ＧＳＭ方式ハイバンドＲＦ電力増幅器(ＧＳＭ＿ＨＢ)１００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３とＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器(ＷＣＤＭＡ＿ＨＢ)４００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２とは長方形の半導体チップ１の上部長辺に半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に配置されて、ＧＳＭ方式ローバンドＲＦ電力増幅器(ＧＳＭ＿ＬＢ)２００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３とＷＣＤＭＡ方式ローバンドＲＦ電力増幅器(ＷＣＤＭＡ＿ＬＢ)５００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２とは長方形の半導体チップ１の下部長辺に半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に配置される。その結果、長方形の半導体チップ１の右部短辺と左部短辺には、ＲＦ電力増幅器のＬＤＭＯＳＦＥＴは配置されずに、バイアス制御部３００の複数の入力端子のパッドのみ配置されるものであった。
【００２６】
特にＧＳＭ方式ハイバンドＲＦ電力増幅器１００の最終段増幅素子Ｑ３のドレイン出力信号とＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００の最終段増幅素子Ｑ２のドレイン出力信号は、長方形の半導体チップ１の上部長辺から半導体チップ１の外部の出力整合回路ＯｕｔＭＮに導出されなければならない。全く同様にしてＧＳＭ方式ローバンドＲＦ電力増幅器２００の最終段増幅素子Ｑ３のドレイン出力信号とＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の最終段増幅素子Ｑ２のドレイン出力信号は、長方形の半導体チップ１の下部長辺から半導体チップ１の外部の出力整合回路ＯｕｔＭＮに導出されなければならない。
【００２７】
図６は、図５に示した半導体集積回路を内蔵する本発明に先立って本発明者等によって検討されたＲＦ電力増幅器モジュールの構成を示す図である。
【００２８】
図６に示すように、ＲＦ電力増幅器モジュールの配線基板４２の中央部分には、図５に示したＧＳＭ方式ハイバンドＲＦ電力増幅器１００とＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００とバイアス制御部３００とＧＳＭ方式ローバンドＲＦ電力増幅器２００とＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００を内蔵した半導体集積回路の半導体チップ１が搭載される。しかし、ＲＦ電力増幅器１００の最終段増幅素子Ｑ３のドレイン出力信号とＲＦ電力増幅器４００の最終段増幅素子Ｑ２のドレイン出力信号は、長方形の半導体チップ１の上部長辺から半導体チップ１の外部ＲＦ電力増幅器モジュールの配線基板４２の上部部分の出力整合回路の受動部品４４に供給される必要がある。更に、ＲＦ電力増幅器２００の最終段増幅素子Ｑ３のドレイン出力信号とＲＦ電力増幅器５００の最終段増幅素子Ｑ２のドレイン出力信号とは、長方形の半導体チップ１の下部長辺から半導体チップ１の外部ＲＦ電力増幅器モジュールの配線基板４２の下部部分の出力整合回路の受動部品４４に供給される必要がある。このように、長方形の半導体チップ１の右部短辺と左部短辺からは最終段増幅素子のドレイン出力信号が導出されないので、ＲＦ電力増幅器モジュールの配線基板４２の右側部分と左側部分にはバイアス制御部３００の複数の入力端子のパッドと接続される配線４３のみ配置されるものであった。
【００２９】
図６から明らかなように、長方形の半導体チップ１の右部短辺と左部短辺から最終段増幅素子の出力信号が導出されないので、長方形の半導体チップ１が半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に長く大きくなるので、半導体チップ１のチップサイズが増大する。更に、このようにＸ方向に長い長方形の半導体チップ１を内蔵するＲＦ電力増幅器モジュールの配線基板４２のＲＦ信号出力配線も、配線基板４２の上部部分と下部部分にのみ集中するので、配線レイアウトに制約も多く、配線基板４２の面積とコストとが増大すると言う問題が本発明に先立った本発明者等による検討の結果、明らかとされた。
【００３０】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００３１】
従って、本発明の目的とするところは、増幅素子の半導体チップ表面での配置方向の制約を解消することにある。
【００３２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００３３】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００３４】
すなわち、本発明の代表的な実施の形態は、第１ＲＦ電力増幅器(１００)と第２ＲＦ電力増幅器(５００)とを内蔵する半導体集積回路である。
【００３５】
前記半導体集積回路の半導体チップの第１辺と第２辺は、実質的に直角に交差する。
【００３６】
前記半導体チップの表面上に、前記第１辺に沿って前記第１ＲＦ電力増幅器(１００)の第１最終段増幅素子(Ｑ３)が形成され、前記第２辺に沿って前記第２ＲＦ電力増幅器(５００)の第２最終段増幅素子(Ｑ２)が形成される。
【００３７】
前記第１最終段増幅素子(Ｑ３)と前記第２最終段増幅素子(Ｑ２)の各増幅素子は、複数の単位トランジスタ(Ｕｎｉｔ＿ＭＯＳ)の並列接続によって構成される。
【００３８】
前記第１最終段増幅素子(Ｑ３)と前記第２最終段増幅素子(Ｑ２)の前記複数の単位トランジスタの各単位トランジスタは、当該各単位トランジスタのゲインを決定する活性領域を有するものであり、当該活性領域の平面形状は長方形である。
【００３９】
前記第１最終段増幅素子(Ｑ３)の前記複数の単位トランジスタの前記複数の活性領域の前記複数の長方形の各長辺の延長方向と、前記第２最終段増幅素子(Ｑ２)の前記複数の単位トランジスタの前記複数の活性領域の前記複数の長方形の各長辺の延長方向とは、前記第２辺の長さ方向に選択される。
【００４０】
前記第１最終段増幅素子(Ｑ３)の前記複数の単位トランジスタの反復拡大の方向は前記第１辺の長さ方向に選択され、前記第２最終段増幅素子(Ｑ２)の前記複数の単位トランジスタの反復拡大の方向は前記第２辺の長さ方向に選択されたことを特徴とする(図７、図８参照)。
【発明の効果】
【００４１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００４２】
すなわち、本発明によれば、増幅素子の半導体チップ表面での配置方向の制約を解消することができる。
【図面の簡単な説明】
【００４３】
【図１】図１は、本発明に先立って本発明者等によって検討されたＬＤＭＯＳＦＥＴと呼ばれるＲＦ電力増幅素子の平面構造を示す図であり、また本発明の実施の形態１による半導体集積回路の半導体チップ１に集積化されるＬＤＭＯＳＦＥＴの平面構造を示す図である。
【図２】図２は、本発明に先立って本発明者等によって検討されたＬＤＭＯＳＦＥＴと呼ばれるＲＦ電力増幅素子の断面構造を示す図であり、また本発明の実施の形態１による半導体集積回路の半導体チップ１に集積化されるＬＤＭＯＳＦＥＴの断面構造を示す図である。
【図３】図３は、本発明に先立って本発明者等によって検討されたＲＦ電力増幅器モジュールＰＡ＿ＭＤの構成を示す図であり、本発明の実施の形態１による半導体集積回路の半導体チップ１に集積化されるハイバンドＲＦ電力増幅器１００とローバンドＲＦ電力増幅器２００とバイアス制御部３００の構成を示す図である。
【図４】図４は、本発明に先立って本発明者等によって検討されたＲＦ電力増幅器モジュールに内蔵される半導体集積回路の構成を示す図である。
【図５】図５は、本発明に先立って本発明者等によって検討されたＲＦ電力増幅器モジュールに内蔵される他の半導体集積回路の構成を示す図である。
【図６】図６は、図５に示した半導体集積回路を内蔵する本発明に先立って本発明者等によって検討されたＲＦ電力増幅器モジュールの構成を示す図である。
【図７】図７は、本発明の実施の形態１による半導体集積回路の半導体チップ１の構成を示す図である。
【図８】図８は、図７に示した本発明の実施の形態１による半導体集積回路の半導体チップ１で、半導体チップ１の上部長辺に配置されるＧＳＭ方式ハイバンドＲＦ電力増幅器１００の大素子サイズの最終段増幅素子Ｑ３と半導体チップ１の右部短辺に配置されるＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の大素子サイズの最終段増幅素子Ｑ２とが構成される様子を示す図である。
【図９】図９は、図８に示した本発明の実施の形態１によるＧＳＭ方式ハイバンドＲＦ電力増幅器１００の大素子サイズの最終段増幅素子Ｑ３が構成される具体的な様子を示す図である。
【図１０】図１０は、図９に示した本発明の実施の形態１によるＧＳＭ方式ハイバンドＲＦ電力増幅器１００の大素子サイズの最終段増幅素子Ｑ３の具体的な構成の主要部を示す図である。
【図１１】図１１は、図８に示した本発明の実施の形態１によるＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の大素子サイズの最終段増幅素子Ｑ２が構成される具体的な様子を示す図である。
【図１２】図１２は、図１１に示した本発明の実施の形態１によるＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の大素子サイズの最終段増幅素子Ｑ２の具体的な構成の主要部を示す図である。
【図１３】図１３は、図１２に示す本発明の実施の形態１によるＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の大素子サイズの最終段増幅素子Ｑ２のＬＤＭＯＳＦＥＴのゲート電極Ｇと第１ドレイン配線ＤＭ１が立体的に交差する部分において、接地電圧ＧＮＤに接続されるソース領域Ｓと電気的に接続されるソース配線が静電シールド層として機能する様子を示す断面図である。
【図１４】図１４は、図９と図１０とに示した図７の半導体チップ１の上部長辺に配置されるＧＳＭ方式ハイバンドＲＦ電力増幅器１００の大素子サイズの最終段増幅素子Ｑ３の特性と図１１と図１２とに示した図７の半導体チップ１の右部短辺に配置されるＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の大素子サイズの最終段増幅素子Ｑ２の特性とを比較した図である。
【図１５】図１５は、本発明の実施の形態１による半導体集積回路の半導体チップ１の他の構成を示す図である。
【図１６】図１６は、本発明の実施の形態１による半導体集積回路の半導体チップ１の他の構成を示す図である。
【図１７】図１７は、本発明の実施の形態２による半導体集積回路の半導体チップ１に集積化されるプレーナ型バイポーラトランジスタの単位トランジスタＵｎｉｔ＿ＴＲＳの平面構造と断面構造とを示す図である。
【図１８】図１８は、本発明の実施の形態２による半導体集積回路の半導体チップ１に集積化されるＧＳＭ方式ハイバンドＲＦ電力増幅器１００のトランジスタＱ１、Ｑ２、Ｑ３とＧＳＭ方式ローバンドＲＦ電力増幅器２００のトランジスタＱ１、Ｑ２、Ｑ３の各ＲＦ電力増幅トランジスタの平面構造を示す図である。
【図１９】図１９は、本発明の実施の形態２による半導体集積回路の半導体チップ１に集積化されるメサ型ヘテロバイポーラトランジスタの単位トランジスタＵｎｉｔ＿ＴＲＳの平面構造と断面構造とを示す図である。
【図２０】図２０は、ＧａＡｓ化合物半導体基板の（１００）結晶面の上部に形成されるメサ型エミッタ領域のメサ型台形形状がメサ型エミッタ領域の長方形の長辺の延長方向の相違によって変化する様子を示す図である。
【図２１】図２１は、ＧａＡｓ化合物半導体基板の（１００）結晶面の上部に形成されるメサ型エミッタ領域のメサ型台形形状がメサ型エミッタ領域の長方形の長辺の延長方向の相違によって変化する様子を示す図である。
【図２２】図２２は、本発明の実施の形態２による半導体集積回路の半導体チップ１の構成を示す図である。
【図２３】図２３は、本発明の実施の形態３による半導体集積回路の半導体チップ１に集積化されるＧＳＭ方式ハイバンドＲＦ電力増幅器１００とＧＳＭ方式ローバンドＲＦ電力増幅器２００とバイアス制御部３００とＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００とＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００との構成を示す図である。
【図２４】図２４は、本発明の実施の形態３による半導体集積回路の半導体チップ１の構成とＲＦ電力増幅器モジュールＰＡ＿ＭＤの構成とを示す図である。
【発明を実施するための形態】
【００４４】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００４５】
〔１〕本発明の代表的な実施の形態は、第１ＲＦ電力増幅器(１００)と第２ＲＦ電力増幅器(５００)とを内蔵する半導体集積回路である。
【００４６】
前記半導体集積回路の半導体チップの第１辺と第２辺とは、実質的に直角に交差するものである。
【００４７】
前記半導体チップの表面上には、前記第１辺に沿って前記第１ＲＦ電力増幅器(１００)の第１最終段増幅素子(Ｑ３)が形成され、前記第２辺に沿って前記第２ＲＦ電力増幅器(５００)の第２最終段増幅素子(Ｑ２)が形成される。
【００４８】
前記第１最終段増幅素子(Ｑ３)と前記第２最終段増幅素子(Ｑ２)の各増幅素子は、複数の単位トランジスタ(Ｕｎｉｔ＿ＭＯＳ)の並列接続によって構成される。
【００４９】
前記第１最終段増幅素子(Ｑ３)と前記第２最終段増幅素子(Ｑ２)の前記複数の単位トランジスタの各単位トランジスタは、当該各単位トランジスタのゲインを決定する活性領域を有するものであり、当該活性領域の平面形状は長方形である。
【００５０】
前記第１最終段増幅素子(Ｑ３)の前記複数の単位トランジスタの前記複数の活性領域の前記複数の長方形の各長辺の延長方向と、前記第２最終段増幅素子(Ｑ２)の前記複数の単位トランジスタの前記複数の活性領域の前記複数の長方形の各長辺の延長方向とは、前記第２辺の長さ方向に選択される。
【００５１】
前記第１最終段増幅素子(Ｑ３)の前記複数の単位トランジスタの反復拡大の方向は前記第１辺の長さ方向に選択され、前記第２最終段増幅素子(Ｑ２)の前記複数の単位トランジスタの反復拡大の方向は前記第２辺の長さ方向に選択されたことを特徴とするものである(図７、図８参照)。
【００５２】
前記実施の形態によれば、増幅素子の半導体チップ表面での配置方向の制約を解消することができる。
【００５３】
好適な実施の形態では、前記第１ＲＦ電力増幅器(１００)は第１初段増幅素子(Ｑ１)を含み、前記第２ＲＦ電力増幅器(５００)の第２初段増幅素子(Ｑ１)を含む。
【００５４】
前記第１初段増幅素子(Ｑ１)と前記第２初段増幅素子(Ｑ１)の各増幅素子は、複数の単位トランジスタ(Ｕｎｉｔ＿ＭＯＳ)の並列接続によって構成される。
【００５５】
前記第１初段増幅素子(Ｑ１)と前記第２初段増幅素子(Ｑ１)の前記複数の単位トランジスタの各単位トランジスタは、当該各単位トランジスタのゲインを決定する活性領域を有するものであり、当該活性領域の平面形状は長方形である。
【００５６】
前記第１初段増幅素子(Ｑ１)の前記複数の単位トランジスタの前記複数の活性領域の前記複数の長方形の各長辺の延長方向と、前記第２初段増幅素子(Ｑ１)の前記複数の単位トランジスタの前記複数の活性領域の前記複数の長方形の各長辺の延長方向とは、前記第２辺の長さ方向に選択される。
【００５７】
前記第１ＲＦ電力増幅器(１００)の前記第１初段増幅素子(Ｑ１)と前記第１最終段増幅素子(Ｑ３)とは、前記第１辺に沿って前記半導体チップの前記表面上に形成される。
【００５８】
前記第２ＲＦ電力増幅器(５００)の前記第２初段増幅素子(Ｑ１)と前記第２最終段増幅素子(Ｑ３)とは、前記第２辺に沿って前記半導体チップの前記表面上に形成されたことを特徴とするものである(図７参照)。
【００５９】
他の好適な実施の形態では、前記第１ＲＦ電力増幅器(１００)は第１段間整合回路(ＭＮ)を含み、前記第２ＲＦ電力増幅器(５００)の第２段間整合回路(ＭＮ)を含む。
【００６０】
前記第１ＲＦ電力増幅器(１００)の前記第１段間整合回路(ＭＮ)は、前記第１初段増幅素子(Ｑ１)の出力端子の増幅信号を前記第１最終段増幅素子(Ｑ３)の入力端子に伝達する。
【００６１】
前記第２ＲＦ電力増幅器(５００)の前記第２段間整合回路(ＭＮ)は、前記第２初段増幅素子(Ｑ１)の出力端子の増幅信号を前記第２最終段増幅素子(Ｑ２)の入力端子に伝達する。
【００６２】
前記第１ＲＦ電力増幅器(１００)の前記第１初段増幅素子(Ｑ１)と前記第１段間整合回路(ＭＮ)と前記第１最終段増幅素子(Ｑ３)とは、前記第１辺に沿って前記半導体チップの前記表面上に形成される。
【００６３】
前記第２ＲＦ電力増幅器(５００)の前記第２初段増幅素子(Ｑ１)と前記第２段間整合回路(ＭＮ)と前記第２最終段増幅素子(Ｑ３)とは、前記第２辺に沿って前記半導体チップの前記表面上に形成されたことを特徴とするものである(図７参照)。
【００６４】
更に他の好適な実施の形態では、前記第１最終段増幅素子(Ｑ３)の前記複数の単位トランジスタの複数の出力電極には複数の第１出力配線(ＤＭ１)が接続され、前記第２最終段増幅素子(Ｑ２)の前記複数の単位トランジスタの複数の出力電極には複数の第２出力配線(ＤＭ１)が接続される。
【００６５】
前記第１最終段増幅素子(Ｑ３)の前記複数の単位トランジスタの複数の入力電極には複数の第１入力配線(ＧＭ１)が接続され、前記第２最終段増幅素子(Ｑ２)の前記複数の単位トランジスタの複数の入力電極には複数の第２入力配線(ＧＭ１)が接続される。
【００６６】
前記複数の第１出力配線(ＤＭ１)の各配線の延長方向は前記第２辺の長さ方向に選択され、前記複数の第１入力配線(ＧＭ１)の各配線の延長方向は前記第１辺の長さ方向に選択される。
【００６７】
前記複数の第２出力配線(ＤＭ１)の各配線の延長方向は前記第１辺の長さ方向に選択され、前記複数の第２入力配線(ＧＭ１)の各配線の延長方向は前記第１辺の長さ方向に選択されたことを特徴とするものである(図８参照)。
【００６８】
より好適な実施の形態では、前記第１最終段増幅素子(Ｑ３)の前記複数の単位トランジスタと前記第２最終段増幅素子(Ｑ２)の前記複数の単位トランジスタとは、電界効果トランジスタである。
【００６９】
前記電界効果トランジスタはゲート電極(Ｇ)とドレイン領域(Ｄ)とソース領域(Ｓ)とを有し、前記ドレイン領域と前記ソース領域との間の前記ゲート電極の前記第２辺の長さ方向のゲート長(Ｌ)によって前記活性領域の前記長方形の短辺が決定され、前記ドレイン領域と前記ソース領域との間の前記ゲート電極の前記第１辺の長さ方向のゲート幅(Ｗ)によって前記活性領域の前記長方形の前記長辺が決定されることを特徴とするものである(図８参照)。
【００７０】
他のより好適な実施の形態では、前記第１最終段増幅素子(Ｑ３)の前記複数の単位トランジスタの前記複数の出力電極としての複数のドレイン領域には前記複数の第１出力配線(ＤＭ１)が接続され、前記第２最終段増幅素子(Ｑ２)の前記複数の単位トランジスタの前記複数の出力電極としての複数のドレイン領域には前記複数の第２出力配線(ＤＭ１)が接続される。
【００７１】
前記第１最終段増幅素子(Ｑ３)の前記複数の単位トランジスタの前記複数の入力電極としての複数のゲート電極には前記複数の第１入力配線(ＧＭ１)が接続され、前記第２最終段増幅素子(Ｑ２)の前記複数の単位トランジスタの前記複数の入力電極としての複数のゲート電極には前記複数の第２入力配線(ＧＭ１)が接続される。
【００７２】
前記複数の第１出力配線(ＤＭ１)の前記各配線の前記延長方向は前記第２辺の長さ方向に選択され、前記複数の第１入力配線(ＧＭ１)の前記各配線の前記延長方向は前記第１辺の長さ方向に選択される。
【００７３】
前記複数の第２出力配線(ＤＭ１)の前記各配線の前記延長方向は前記第１辺の長さ方向に選択され、前記複数の第２入力配線(ＧＭ１)の前記各配線の前記延長方向は前記第１辺の長さ方向に選択されたことを特徴とするものである(図８参照)。
【００７４】
更に他のより好適な実施の形態では、前記第２最終段増幅素子(Ｑ２)の前記複数の単位トランジスタの前記複数の入力電極である前記複数のゲート電極は、前記複数の長方形の前記複数の活性領域として前記第２辺の長さ方向に延長して前記半導体チップの前記表面上に形成される。
【００７５】
前記第２辺の長さ方向に形成された前記複数のゲート電極(Ｇ)と前記第１辺の長さ方向に形成された前記複数の第２出力配線(ＤＭ１)とは、前記半導体チップの前記表面上で立体的に交差する。
【００７６】
前記半導体チップの前記表面上で前記複数のゲート電極(Ｇ)と前記複数の第２出力配線(ＤＭ１)とが立体的に交差する部分において、接地電圧(ＧＮＤ)に接続される前記ソース領域(Ｓ)と電気的に接続される複数のソース配線(２４Ａ)が前記複数のゲート電極(Ｇ)と前記複数の第２出力配線(ＤＭ１)との間に形成されたことを特徴とするものである(図１２、図１３参照)。
【００７７】
別のより好適な実施の形態では、前記半導体チップには、前記半導体チップの前記表面から前記半導体チップの裏面に到達する複数の打ち抜き層(４)が形成される。
【００７８】
前記複数のソース配線(２４Ａ)は、前記複数の打ち抜き層(４)を介して前記半導体チップの前記裏面に形成されたソース裏面電極(３６)に電気的に接続されたことを特徴とするものである(図１３参照)。
【００７９】
具体的な実施の形態では、前記第１最終段増幅素子(Ｑ３)の前記複数の単位トランジスタと前記第２最終段増幅素子(Ｑ２)の前記複数の単位トランジスタとしての前記電界効果トランジスタは、ＬＤＭＯＳＦＥＴであることを特徴とするものである(図７、図８参照)。
【００８０】
他の具体的な実施の形態では、前記第１最終段増幅素子(Ｑ３)の前記複数の単位トランジスタと前記第２最終段増幅素子(Ｑ２)の前記複数の単位トランジスタとは、バイポーラトランジスタである。
【００８１】
前記バイポーラトランジスタは複数のエミッタ領域を有し、前記複数のエミッタ領域は前記複数の長方形の前記複数の活性領域として前記第２辺の長さ方向に延長して前記半導体チップの前記表面上に形成されたことを特徴とするものである(図２２参照)。
【００８２】
より具体的な実施の形態では、前記第１最終段増幅素子(Ｑ３)の前記複数の単位トランジスタと前記第２最終段増幅素子(Ｑ２)の前記複数の単位トランジスタとしての前記バイポーラトランジスタは、ヘテロバイポーラトランジスタであることを特徴とするものである(図２２参照)。
【００８３】
他のより具体的な実施の形態では、前記半導体集積回路は、第３ＲＦ電力増幅器(２００)を更に内蔵する。
【００８４】
前記半導体集積回路の前記半導体チップの第３辺は前記第１辺と実質的に平行に配置されて前記第２辺と実質的に直角に交差するものである。
【００８５】
前記半導体チップの前記表面上には、前記第３辺に沿って前記第３ＲＦ電力増幅器(２００)の第３最終段増幅素子(Ｑ３)が形成される。
【００８６】
前記第３最終段増幅素子(Ｑ３)は複数の単位トランジスタ(Ｕｎｉｔ＿ＭＯＳ)の並列接続によって構成され、前記第３最終段増幅素子(Ｑ３)の前記複数の単位トランジスタの各単位トランジスタは、当該各単位トランジスタのゲインを決定する活性領域を有するものであり、当該活性領域の平面形状は長方形である。
【００８７】
前記第３最終段増幅素子(Ｑ３)の前記複数の単位トランジスタの前記複数の活性領域の前記複数の長方形の各長辺の延長方向は、前記第２辺の長さ方向に選択される。
【００８８】
前記第３最終段増幅素子(Ｑ３)の前記複数の単位トランジスタの反復拡大の方向は、前記第３辺の長さ方向に選択されたことを特徴とするものである(図７、図８参照)。
【００８９】
更に他のより具体的な実施の形態では、前記半導体集積回路は、第４ＲＦ電力増幅器(４００)を更に内蔵する。
【００９０】
前記半導体集積回路の前記半導体チップの第４辺は前記第２辺と実質的に平行に配置されて前記第３辺と実質的に直角に交差するものである。
【００９１】
前記半導体チップの前記表面上には、前記第４辺に沿って前記第４ＲＦ電力増幅器(４００)の第４最終段増幅素子(Ｑ２)が形成される。
【００９２】
前記第４最終段増幅素子(Ｑ２)は複数の単位トランジスタ(Ｕｎｉｔ＿ＭＯＳ)の並列接続によって構成され、前記第４最終段増幅素子(Ｑ２)の前記複数の単位トランジスタの各単位トランジスタは、当該各単位トランジスタのゲインを決定する活性領域を有するものであり、当該活性領域の平面形状は長方形である。
【００９３】
前記第４最終段増幅素子(Ｑ２)の前記複数の単位トランジスタの前記複数の活性領域の前記複数の長方形の各長辺の延長方向は、前記第２辺の長さ方向に選択される。
【００９４】
前記第４最終段増幅素子(Ｑ２)の前記複数の単位トランジスタの反復拡大の方向は、前記第４辺の長さ方向に選択されたことを特徴とするものである(図７、図８参照)。
【００９５】
最も具体的な実施の形態では、前記半導体チップの前記表面上には、前記第１ＲＦ電力増幅器(１００)と前記第２ＲＦ電力増幅器(５００)との間と前記第３ＲＦ電力増幅器(２００)と前記第４ＲＦ電力増幅器(４００)との間の位置に、バイアス制御部(３００)が形成される。
【００９６】
前記バイアス制御部(３００)は、前記第１ＲＦ電力増幅器(１００)の前記第１初段増幅素子(Ｑ１)と前記第１最終段増幅素子(Ｑ３)に、前記第２ＲＦ電力増幅器(５００)の前記第２初段増幅素子(Ｑ１)と前記第２最終段増幅素子(Ｑ２)に、前記第３ＲＦ電力増幅器(２００)の第３初段増幅素子(Ｑ１)と前記第３最終段増幅素子(Ｑ３)に、前記第４ＲＦ電力増幅器(４００)の第４初段増幅素子(Ｑ１)と前記第４最終段増幅素子(Ｑ２)に、それぞれバイアス電圧を供給することを特徴とするものである(図７、図８参照)。
【００９７】
〔２〕本発明の別の観点の代表的な実施の形態は、第１ＲＦ電力増幅器(１００)と第２ＲＦ電力増幅器(５００)とを内蔵する半導体集積回路の半導体チップを配線基板に搭載するモジュールである。
【００９８】
前記半導体集積回路の前記半導体チップの第１辺と第２辺とは、実質的に直角に交差するものである。
【００９９】
前記半導体チップの表面上には、前記第１辺に沿って前記第１ＲＦ電力増幅器(１００)の第１最終段増幅素子(Ｑ３)が形成され、前記第２辺に沿って前記第２ＲＦ電力増幅器(５００)の第２最終段増幅素子(Ｑ２)が形成される。
【０１００】
前記第１最終段増幅素子(Ｑ３)と前記第２最終段増幅素子(Ｑ２)の各増幅素子は、複数の単位トランジスタ(Ｕｎｉｔ＿ＭＯＳ)の並列接続によって構成される。
【０１０１】
前記第１最終段増幅素子(Ｑ３)と前記第２最終段増幅素子(Ｑ２)の前記複数の単位トランジスタの各単位トランジスタは、当該各単位トランジスタのゲインを決定する活性領域を有するものであり、当該活性領域の平面形状は長方形である。
【０１０２】
前記第１最終段増幅素子(Ｑ３)の前記複数の単位トランジスタの前記複数の活性領域の前記複数の長方形の各長辺の延長方向と、前記第２最終段増幅素子(Ｑ２)の前記複数の単位トランジスタの前記複数の活性領域の前記複数の長方形の各長辺の延長方向とは、前記第２辺の長さ方向に選択される。
【０１０３】
前記第１最終段増幅素子(Ｑ３)の前記複数の単位トランジスタの反復拡大の方向は前記第１辺の長さ方向に選択され、前記第２最終段増幅素子(Ｑ２)の前記複数の単位トランジスタの反復拡大の方向は前記第２辺の長さ方向に選択される。
【０１０４】
前記配線基板に、前記半導体チップが搭載される。
【０１０５】
前記半導体チップの前記１辺と対向する前記配線基板の第１基板部分に前記第１ＲＦ電力増幅器(１００)の第１出力整合回路(１００＿ＯｕｔＭＮ)が搭載され、前記半導体チップの前記２辺と対向する前記配線基板の第２基板部分に前記第２ＲＦ電力増幅器(５００)の第２出力整合回路(５００＿ＯｕｔＭＮ)が搭載される。
【０１０６】
前記第１最終段増幅素子(Ｑ３)の出力端子の増幅信号は、前記半導体チップの前記１辺を介して、前記第１出力整合回路(１００＿ＯｕｔＭＮ)に供給される。
【０１０７】
前記第２最終段増幅素子(Ｑ２)の出力端子の増幅信号は、前記半導体チップの前記２辺を介して、前記第２出力整合回路(５００＿ＯｕｔＭＮ)に供給されたことを特徴とするものである(図２４参照)。
【０１０８】
前記実施の形態によれば、増幅素子の半導体チップ表面での配置方向の制約を解消することができる。
【０１０９】
好適な実施の形態では、前記半導体集積回路は、第３ＲＦ電力増幅器(２００)を更に内蔵する。
【０１１０】
前記半導体集積回路の前記半導体チップの第３辺は、前記第１辺と実質的に平行に配置されて前記第２辺と実質的に直角に交差するものである。
【０１１１】
前記半導体チップの前記表面上には、前記第３辺に沿って前記第３ＲＦ電力増幅器(２００)の第３最終段増幅素子(Ｑ３)が形成される。
【０１１２】
前記第３最終段増幅素子(Ｑ３)は複数の単位トランジスタ(Ｕｎｉｔ＿ＭＯＳ)の並列接続によって構成され、前記第３最終段増幅素子(Ｑ３)の前記複数の単位トランジスタの各単位トランジスタは、当該各単位トランジスタのゲインを決定する活性領域を有するものであり、当該活性領域の平面形状は長方形である。
【０１１３】
前記第３最終段増幅素子(Ｑ３)の前記複数の単位トランジスタの前記複数の活性領域の前記複数の長方形の各長辺の延長方向は、前記第２辺の長さ方向に選択される。
【０１１４】
前記第３最終段増幅素子(Ｑ３)の前記複数の単位トランジスタの反復拡大の方向は、前記第３辺の長さ方向に選択される。
【０１１５】
前記半導体チップの前記３辺と対向する前記配線基板の第３基板部分に、前記第３ＲＦ電力増幅器(２００)の第３出力整合回路(２００＿ＯｕｔＭＮ)が搭載される。
【０１１６】
前記第３最終段増幅素子(Ｑ３)の出力端子の増幅信号は、前記半導体チップの前記３辺を介して、前記第３出力整合回路(２００＿ＯｕｔＭＮ)に供給されたことを特徴とするものである(図２４参照)。
【０１１７】
他の好適な実施の形態では、前記半導体集積回路は、第４ＲＦ電力増幅器(４００)を更に内蔵する。
【０１１８】
前記半導体集積回路の前記半導体チップの第４辺は、前記第２辺と実質的に平行に配置されて前記第３辺と実質的に直角に交差するものである。
【０１１９】
前記半導体チップの前記表面上には、前記第４辺に沿って前記第４ＲＦ電力増幅器(４００)の第４最終段増幅素子(Ｑ２)が形成される。
【０１２０】
前記第４最終段増幅素子(Ｑ２)は複数の単位トランジスタ(Ｕｎｉｔ＿ＭＯＳ)の並列接続によって構成され、前記第４最終段増幅素子(Ｑ２)の前記複数の単位トランジスタの各単位トランジスタは、当該各単位トランジスタのゲインを決定する活性領域を有するものであり、当該活性領域の平面形状は長方形である。
【０１２１】
前記第４最終段増幅素子(Ｑ２)の前記複数の単位トランジスタの前記複数の活性領域の前記複数の長方形の各長辺の延長方向は、前記第２辺の長さ方向に選択される。
【０１２２】
前記第４最終段増幅素子(Ｑ２)の前記複数の単位トランジスタの反復拡大の方向は、前記第４辺の長さ方向に選択される。
【０１２３】
前記半導体チップの前記４辺と対向する前記配線基板の第４基板部分に、前記第４ＲＦ電力増幅器(４００)の第４出力整合回路(４００＿ＯｕｔＭＮ)が搭載される。
【０１２４】
前記第４最終段増幅素子(Ｑ２)の出力端子の増幅信号は、前記半導体チップの前記４辺を介して、前記第４出力整合回路(４００＿ＯｕｔＭＮ)に供給されたことを特徴とするものである(図２４参照)。
【０１２５】
具体的な実施の形態では、前記第１最終段増幅素子(Ｑ３)と前記第２最終段増幅素子(Ｑ２)と前記第３最終段増幅素子(Ｑ３)と前記第４最終段増幅素子(Ｑ２)の前記複数の単位トランジスタは、電界効果トランジスタであることを特徴とするものである。
【０１２６】
他の具体的な実施の形態では、前記第１最終段増幅素子(Ｑ３)と前記第２最終段増幅素子(Ｑ２)と前記第３最終段増幅素子(Ｑ３)と前記第４最終段増幅素子(Ｑ２)の前記複数の単位トランジスタとしての前記電界効果トランジスタは、ＬＤＭＯＳＦＥＴであることを特徴とするものである。
【０１２７】
最も具体的な実施の形態では、前記第１最終段増幅素子(Ｑ３)と前記第２最終段増幅素子(Ｑ２)と前記第３最終段増幅素子(Ｑ３)と前記第４最終段増幅素子(Ｑ２)の前記複数の単位トランジスタは、バイポーラトランジスタであることを特徴とするものである。
【０１２８】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【０１２９】
［実施の形態１］
《ＬＤＭＯＳＦＥＴの平面構造および断面構造》
図１は、本発明の実施の形態１による半導体集積回路の半導体チップ１に集積化されるＬＤＭＯＳＦＥＴの平面構造を示す図である。図１の平面構造は、冒頭で説明したので、説明を省略する。
【０１３０】
図２は、本発明の実施の形態１による半導体集積回路の半導体チップ１に集積化されるＬＤＭＯＳＦＥＴの断面構造を示す図である。図２の断面構造は、冒頭で説明したので、説明を省略する。
【０１３１】
《ＲＦ電力増幅器とバイアス制御部》
図３は、本発明の実施の形態１による半導体集積回路の半導体チップ１に集積化されるハイバンドＲＦ電力増幅器１００とローバンドＲＦ電力増幅器２００とバイアス制御部３００の構成を示す図である。
【０１３２】
ハイバンドＲＦ電力増幅器１００とローバンドＲＦ電力増幅器２００とバイアス制御部３００に関しては、冒頭で説明をしたので、説明を省略する。
【０１３３】
《半導体チップの構成》
図７は、本発明の実施の形態１による半導体集積回路の半導体チップ１の構成を示す図である。
【０１３４】
図７に示すように、本発明の実施の形態１による半導体集積回路の半導体チップ１は、図３に示したハイバンドＲＦ電力増幅器とローバンドＲＦ電力増幅器とを、ＧＳＭ方式とＷＣＤＭＡ方式の２系統、内蔵するものである。すなわち、図７に示した本発明の実施の形態１による半導体集積回路の半導体チップ１には、ＧＳＭ方式ハイバンドＲＦ電力増幅器(ＧＳＭ＿ＨＢ)１００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３とＧＳＭ方式ローバンドＲＦ電力増幅器(ＧＳＭ＿ＬＢ)２００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３と、更にＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器(ＷＣＤＭＡ＿ＨＢ)４００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２とＷＣＤＭＡ方式ローバンドＲＦ電力増幅器(ＷＣＤＭＡ＿ＬＢ)５００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２とバイアス制御部３００とが集積化されている。
【０１３５】
更に、図７に示した本発明の実施の形態１による半導体集積回路の半導体チップ１には、ＧＳＭ方式ハイバンドＲＦ電力増幅器(ＧＳＭ＿ＨＢ)１００とＧＳＭ方式ローバンドＲＦ電力増幅器(ＧＳＭ＿ＬＢ)２００とＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器(ＷＣＤＭＡ＿ＨＢ)４００とＷＣＤＭＡ方式ローバンドＲＦ電力増幅器(ＷＣＤＭＡ＿ＬＢ)５００の各電力増幅器の入力整合回路ＩｎＭＮと段間整合回路ＭＮとが集積化されている。
【０１３６】
図７に示した本発明の実施の形態１による半導体集積回路の半導体チップ１においては、ＲＦ電力増幅器１００とＲＦ電力増幅器２００とＲＦ電力増幅器４００とＲＦ電力増幅器５００の全てのＬＤＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３の各ＦＥＴの２本のゲート電極の長方形の長辺の延長方向は、半導体チップ１のＹ方向であるＡ−Ａ´線の方向に統一されている。従って、半導体チップ１の製造工程のバラツキに依存する４系統のＲＦ電力増幅器１００、２００、４００、５００の全てのＬＤＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３の各ＦＥＴの増幅ゲインのコンダクタンスの相対的なバラツキを、低減することが可能となる。
【０１３７】
また図７に示した本発明の実施の形態１による半導体集積回路の半導体チップ１においては、３段増幅器によってそれぞれ構成されるＧＳＭ方式ハイバンドＲＦ電力増幅器１００とＧＳＭ方式ローバンドＲＦ電力増幅器２００とは、長方形の半導体チップ１の上部長辺と下部長辺とにそれぞれ配置されている。すなわち、ＧＳＭ方式ハイバンドＲＦ電力増幅器１００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３は長方形の半導体チップ１の上部長辺に半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に配置され、ＧＳＭ方式ローバンドＲＦ電力増幅器２００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３は長方形の半導体チップ１の下部長辺に半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に配置されている。
【０１３８】
更に図７に示した本発明の実施の形態１による半導体集積回路の半導体チップ１においては、２段増幅器によってそれぞれ構成されるＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００とＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００とは、長方形の半導体チップ１の左部短辺と右部短辺とにそれぞれ配置されている。すなわち、ＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２は長方形の半導体チップ１の左部短辺に半導体チップ１のＹ方向であるＡ−Ａ´線の方向に配置され、ＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２は長方形の半導体チップ１の右部短辺に半導体チップ１のＹ方向であるＡ−Ａ´線の方向に配置されている。尚、ＧＳＭ方式ハイバンドＲＦ電力増幅器１００とＧＳＭ方式ローバンドＲＦ電力増幅器２００とが３段増幅器によってそれぞれ構成され、ＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００とＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００とが２段増幅器によってそれぞれ構成されているのは、ＧＳＭ方式の移動体通信端末の基地局への送信電力がＷＣＤＭＡ方式の場合よりも相対的に大きいためである。
【０１３９】
従って、半導体チップ１の上部長辺でＧＳＭ方式ハイバンドＲＦ電力増幅器１００の大きな素子サイズとされた最終段増幅素子Ｑ３は、その２本のゲート電極の長辺の延長方向は半導体チップ１のＹ方向であるＡ−Ａ´線の方向に選択される一方、大きな素子サイズの実現のための単位トランジスタの反復拡大は半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に選択されている。また更に半導体チップ１の下部長辺でＧＳＭ方式ローバンドＲＦ電力増幅器２００の大きな素子サイズとされた最終段増幅素子Ｑ３は、その２本のゲート電極の長辺の延長方向は半導体チップ１のＹ方向であるＡ−Ａ´線の方向に選択される一方、大きな素子サイズの実現のための単位トランジスタの反復拡大は半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に選択されている。
【０１４０】
それに対して半導体チップ１の左部短辺でＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００の大きな素子サイズとされた最終段増幅素子Ｑ２は、その２本のゲート電極の長辺の延長方向は半導体チップ１のＹ方向であるＡ−Ａ´線の方向に選択される一方で、大きな素子サイズの実現のための単位トランジスタの反復拡大は半導体チップ１のＹ方向であるＡ−Ａ´線の方向に選択されている。また更に半導体チップ１の右部短辺でＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の大きな素子サイズとされた最終段増幅素子Ｑ２は、その２本のゲート電極の長辺の延長方向は半導体チップ１のＹ方向であるＡ−Ａ´線の方向に選択される一方で、大きな素子サイズの実現のための単位トランジスタの反復拡大は半導体チップ１のＹ方向であるＡ−Ａ´線の方向に選択されている。
【０１４１】
図７には示されてはいないが、ＧＳＭ方式ハイバンドＲＦ電力増幅器１００とＧＳＭ方式ローバンドＲＦ電力増幅器２００の各増幅器の初段増幅素子Ｑ１と２段目の増幅素子Ｑ２も、最終段増幅素子Ｑ３と同様に、複数の単位トランジスタの並列接続によって構成されている。２段目の増幅素子Ｑ２が中間的なＲＦ出力を発生するために２段目の増幅素子Ｑ２を構成する複数の単位トランジスタの半導体チップ１のＸ方向であるＢ−Ｂ´線の方向の反復拡大量は、大きなＲＦ出力を発生する最終段増幅素子Ｑ３の反復拡大量よりも小さく設定される。初段増幅素子Ｑ１が小さな出力を発生するために初段増幅素子Ｑ１を構成する複数の単位トランジスタの半導体チップ１のＸ方向であるＢ−Ｂ´線の方向の反復拡大量は、中間的な出力を発生する２段目の増幅素子Ｑ２の反復拡大量よりも小さく設定される。
【０１４２】
やはり図７には示されてはいないが、ＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００とＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の各増幅器の初段増幅素子Ｑ１も、最終段増幅素子Ｑ２と同様に、複数の単位トランジスタの並列接続によって構成されている。初段増幅素子Ｑ１が小さいＲＦ出力を発生させるために初段増幅素子Ｑ１を構成する複数の単位トランジスタの半導体チップ１のＹ方向であるＡ−Ａ´線の方向の反復拡大量は、大きな出力を発生する最終段増幅素子Ｑ２の反復拡大量よりも小さく設定される。
【０１４３】
《大素子サイズの最終段増幅素子の構成》
図８は、図７に示した本発明の実施の形態１による半導体集積回路の半導体チップ１で、半導体チップ１の上部長辺に配置されるＧＳＭ方式ハイバンドＲＦ電力増幅器１００の大素子サイズの最終段増幅素子Ｑ３と半導体チップ１の右部短辺に配置されるＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の大素子サイズの最終段増幅素子Ｑ２とが構成される様子を示す図である。
【０１４４】
図８の左下には、長方形に形成された２本のゲート電極Ｇと、２本のゲート電極Ｇの中央部分に長方形に形成された１本のドレイン領域Ｄと、２本のゲート電極Ｇの外部に長方形に形成された２本のソース領域Ｓとを含むＬＤＭＯＳＦＥＴの単位トランジスタＵｎｉｔ＿ＭＯＳの平面構造が示されている。ドレイン領域Ｄとソース領域Ｓとの間のゲート電極ＧのＢ−Ｂ´線の方向の長さによってＬＤＭＯＳＦＥＴのゲート長Ｌが決定されて、ドレイン領域Ｄとソース領域Ｓとの間のゲート電極ＧのＡ−Ａ´線の方向の幅によってＬＤＭＯＳＦＥＴのゲート幅Ｗが決定される。１個の単位トランジスタＵｎｉｔ＿ＭＯＳの２本のゲート電極Ｇは共通接続され、２本のソース領域Ｓも共通接続されるので、１個の単位トランジスタＵｎｉｔ＿ＭＯＳの内部の２個のＬＤＭＯＳＦＥＴは並列動作する。
【０１４５】
図８の上部に示すように、半導体チップ１の上部長辺に配置されるＧＳＭ方式ハイバンドＲＦ電力増幅器１００の大素子サイズの最終段増幅素子Ｑ３は、図８の左下に示した単位トランジスタＵｎｉｔ＿ＭＯＳをＸ方向の２行分反復拡大して、Ｙ方向の９列分反復拡大することによって構成されている。すなわち、最終段増幅素子Ｑ３では、大きな素子サイズの実現のための単位トランジスタＵｎｉｔ＿ＭＯＳの実質的な反復拡大は半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に選択されている。従って、半導体チップ１の下部長辺に配置されるＧＳＭ方式ローバンドＲＦ電力増幅器２００の大素子サイズの最終段増幅素子Ｑ３も、大きな素子サイズの実現のための単位トランジスタＵｎｉｔ＿ＭＯＳの実質的な反復拡大は半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に選択される。尚、図８に示したＧＳＭ方式ハイバンドＲＦ電力増幅器１００の大素子サイズの最終段増幅素子Ｑ３のＸ方向の反復行とＹ方向の反復列とは２行・９列ではなく実際は図９で説明するように３行・１２列である。図８でＸ方向の反復行とＹ方向の反復列とを実際よりも小さくしたのは、図９で省略されたゲート電極Ｇとドレイン領域Ｄとを図８で図示するためである。
【０１４６】
図８の右下に示すように半導体チップ１の右部短辺に配置されるＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の大素子サイズの最終段増幅素子Ｑ２は、図８の左下に示した単位トランジスタＵｎｉｔ＿ＭＯＳをＸ方向の４行分反復拡大して、Ｙ方向の３列分反復拡大することによって構成されている。すなわち、最終段増幅素子Ｑ２では、大きな素子サイズの実現のための単位トランジスタＵｎｉｔ＿ＭＯＳの実質的な反復拡大は半導体チップ１のＹ方向であるＡ−Ａ´線の方向に選択されている。従って、半導体チップ１の左部短辺に配置されるＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００の大素子サイズの最終段増幅素子Ｑ２も、大きな素子サイズの実現のための単位トランジスタＵｎｉｔ＿ＭＯＳの実質的な反復拡大は半導体チップ１のＹ方向であるＡ−Ａ´線の方向に選択される。尚、図８に示したＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の大素子サイズの最終段増幅素子Ｑ２のＸ方向の反復行とＹ方向の反復列とは４行・３列ではなく実際は図１１で説明するように１２行・５列である。図８でＸ方向の反復行とＹ方向の反復列とを実際よりも小さくしたのは、図１２で省略されたゲート電極Ｇとドレイン領域Ｄとを図８で図示するためである。
【０１４７】
図８の上部に示すＧＳＭ方式ハイバンドＲＦ電力増幅器１００の大素子サイズの最終段増幅素子Ｑ３では、複数の単位トランジスタＵｎｉｔ＿ＭＯＳの複数のゲート電極Ｇは第１ゲート配線ＧＭ１に接続され、複数の第１ゲート配線ＧＭ１は配線幅の大きな第２ゲート配線ＧＭ２を介してゲートパッドＧＰに接続されている。更に複数の単位トランジスタＵｎｉｔ＿ＭＯＳの複数のドレイン領域Ｄは、第１ドレイン配線ＤＭ１を介して複数のドレインパッドＤＰに接続されている。また複数の平行な第１ドレイン配線ＤＭ１は、半導体チップ１のＹ方向であるＡ−Ａ´線の方向に形成されている。
【０１４８】
図８の右下に示すＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の大素子サイズの最終段増幅素子Ｑ２では、複数の単位トランジスタＵｎｉｔ＿ＭＯＳの複数のゲート電極Ｇは第１ゲート配線ＧＭ１に接続され、複数の第１ゲート配線ＧＭ１は配線幅の大きな第２ゲート配線ＧＭ２を介してゲートパッドＧＰに接続されている。更に複数の単位トランジスタＵｎｉｔ＿ＭＯＳの複数のドレイン領域Ｄは、第１ドレイン配線ＤＭ１を介して複数のドレインパッドＤＰに接続されている。また複数の平行な第１ドレイン配線ＤＭ１は、半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に形成されている。
【０１４９】
図８の上部に示したＲＦ電力増幅器１００の最終段増幅素子Ｑ３の単位トランジスタＵｎｉｔ＿ＭＯＳの反復拡大の行本数ＲＧＳＭと列本数ＣＧＳＭと図８の右下に示したＲＦ電力増幅器５００の最終段増幅素子Ｑ２の単位トランジスタＵｎｉｔ＿ＭＯＳの反復拡大の行本数ＲＷＣＤＭＡと列本数ＣＷＣＤＭＡとの間には、ＲＧＳＭ＜ＲＷＣＤＭＡ、ＣＧＳＭ＞ＣＷＣＤＭＡの関係が成立する。
【０１５０】
図９は、図８に示した本発明の実施の形態１によるＧＳＭ方式ハイバンドＲＦ電力増幅器１００の大素子サイズの最終段増幅素子Ｑ３が構成される具体的な様子を示す図である。
【０１５１】
図９においては、簡素化のために、複数の単位トランジスタＵｎｉｔ＿ＭＯＳの複数のゲート電極Ｇは、省略されている。更に複数の単位トランジスタＵｎｉｔ＿ＭＯＳの複数のドレイン領域Ｄは、第１ドレイン配線ＤＭ１の下に存在しているので、図９の平面図から省略されている。図９に示すように、ゲートパッドＧＰ、ドレインパッドＤＰは、ボンディングワイヤＢＷ等によって半導体チップ１の外部と電気的に接続可能とされている。
【０１５２】
図９に示すように、半導体チップ１の上部長辺に配置されるＧＳＭ方式ハイバンドＲＦ電力増幅器１００の大素子サイズの最終段増幅素子Ｑ３は、図８の左下に示した単位トランジスタＵｎｉｔ＿ＭＯＳをＸ方向の３行分反復拡大して、Ｙ方向の１２列分反復拡大することによって構成されている。すなわち、大素子サイズの最終段増幅素子Ｑ３は、大素子サイズの実現のための単位トランジスタＵｎｉｔ＿ＭＯＳの実質的な反復拡大は半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に選択される。
【０１５３】
図１０は、図９に示した本発明の実施の形態１によるＧＳＭ方式ハイバンドＲＦ電力増幅器１００の大素子サイズの最終段増幅素子Ｑ３の具体的な構成の主要部を示す図である。
【０１５４】
図１０に示すように、２本のゲート電極Ｇの中央部分に長方形に形成された１本のドレイン領域Ｄの上部に第１ドレイン配線ＤＭ１が形成され、２本のゲート電極Ｇは第１ドレイン配線ＤＭ１の下部に形成された第１ゲート配線ＧＭ１によって共通接続されている。
【０１５５】
図１１は、図８に示した本発明の実施の形態１によるＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の大素子サイズの最終段増幅素子Ｑ２が構成される具体的な様子を示す図である。
【０１５６】
図１１においては、簡素化のために、複数の単位トランジスタＵｎｉｔ＿ＭＯＳの複数のゲート電極Ｇは、省略されている。更に複数の単位トランジスタＵｎｉｔ＿ＭＯＳの複数のドレイン領域Ｄは、Ｘ方向であるＢ−Ｂ´線の方向に形成された複数の第１ドレイン配線ＤＭ１に接続されている。
【０１５７】
図１１に示すように、半導体チップ１の右部短辺に配置されるＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の大素子サイズの最終段増幅素子Ｑ２は、図８の左下に示した単位トランジスタＵｎｉｔ＿ＭＯＳをＸ方向の１２行分反復拡大して、Ｙ方向の５列分反復拡大することによって構成されている。すなわち、大素子サイズの最終段増幅素子Ｑ２は、大素子サイズの実現のための単位トランジスタＵｎｉｔ＿ＭＯＳの実質的な反復拡大は半導体チップ１のＹ方向であるＡ−Ａ´線の方向に選択される。
【０１５８】
また、図９に示したＧＳＭ方式ハイバンドＲＦ電力増幅器１００の大素子サイズの最終段増幅素子Ｑ３と図１１に示したＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の大素子サイズの最終段増幅素子Ｑ２とでも、ＲＧＳＭ(３行)＜ＲＷＣＤＭＡ(１２行)、ＣＧＳＭ(１２列)＞ＣＷＣＤＭＡ(５列)の関係が成立することが理解される。
【０１５９】
図１２は、図１１に示した本発明の実施の形態１によるＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の大素子サイズの最終段増幅素子Ｑ２の具体的な構成の主要部を示す図である。
【０１６０】
図１２に示すように２本のゲート電極Ｇの中央部分に長方形に形成されたドレイン領域Ｄは、コンタクト開口部ＣＮＴを介して第１ドレイン配線ＤＭ１に接続され、２本のゲート電極Ｇは第１ドレイン配線ＤＭ１と平行に形成された第１ゲート配線ＧＭ１によって共通接続されている。
【０１６１】
図１２から明らかなように、Ｙ方向であるＡ−Ａ´線の方向に形成されるＬＤＭＯＳＦＥＴのゲート電極ＧとＸ方向であるＢ−Ｂ´線の方向に形成された複数の第１ドレイン配線ＤＭ１とは、立体的に交差する。図１２の平面図で平行に形成された第１ゲート配線ＧＭ１と第１ドレイン配線ＤＭ１との間の平面距離よりも、ゲート電極Ｇと第１ドレイン配線ＤＭ１との間の断面距離の方が小さくなる。
【０１６２】
従って、高周波増幅素子としてのＬＤＭＯＳＦＥＴの高周波特性を決定するゲート・ドレイン帰還容量が第１ゲート配線ＧＭ１と第１ドレイン配線ＤＭ１との間の平面距離ではなく、ゲート電極Ｇと第１ドレイン配線ＤＭ１との間の断面距離によって支配的に決定され、ゲート・ドレイン帰還容量の値が増大する危険性がある。良く知られているようにゲート・ドレイン帰還容量の値が増大すると、ＬＤＭＯＳＦＥＴの高周波特性は劣化する。
【０１６３】
この問題を解消するために、ＬＤＭＯＳＦＥＴのゲート電極Ｇと第１ドレイン配線ＤＭ１が立体的に交差する部分において、接地電圧ＧＮＤに接続されるソース領域Ｓと電気的に接続されるソース配線が静電シールド層として機能する。すなわち、静電シールド層として機能するソース配線が、立体交差の部分においてＬＤＭＯＳＦＥＴのゲート電極Ｇと第１ドレイン配線ＤＭ１との間に形成される。
【０１６４】
図１３は、図１２に示す本発明の実施の形態１によるＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の大素子サイズの最終段増幅素子Ｑ２のＬＤＭＯＳＦＥＴのゲート電極Ｇと第１ドレイン配線ＤＭ１が立体的に交差する部分において、接地電圧ＧＮＤに接続されるソース領域Ｓと電気的に接続されるソース配線が静電シールド層として機能する様子を示す断面図である。
【０１６５】
図１３に示す断面構造は、図２に示した断面構造の上部に窒化シリコン膜２０と酸化シリコン膜２１とが形成されたものである。窒化シリコン膜２０と酸化シリコン膜２１には複数のコンタクトホール２２が形成され、複数のコンタクトホール２２の内部に第１プラグ配線２３が形成される。
【０１６６】
ＬＤＭＯＳＦＥＴのソース領域ＳのＮ＋型ソース領域１６とＰ＋型半導体領域１７は、複数の第１プラグ配線２３を介して、第１ソース配線としてのソース電極２４Ａに電気的に接続される。またＬＤＭＯＳＦＥＴのドレイン領域ＤのＮ＋型ドレイン領域１５は、第１プラグ配線２３を介して、ドレイン電極２４Ｂに電気的に接続される。
【０１６７】
ソース電極２４Ａとドレイン電極２４Ｂの上部に、第１層間シリコン酸化膜２６が形成される。ドレイン電極２４Ｂの上部の第１層間シリコン酸化膜２６には、スルーホール２７が形成され、スルーホール２７の内部に第２プラグ配線２８が形成される。第２プラグ配線２８の上部には、第２ドレイン電極２９Ｂが形成される。第２ドレイン電極２９Ｂの上部に第２層間シリコン酸化膜３０が形成され、第２ドレイン電極２９Ｂの上部の第２層間シリコン酸化膜３０には、スルーホール３１(コンタクト開口部ＣＮＴ)が形成されて、スルーホール３１の内部に第３プラグ配線３２が形成される。第３プラグ配線３２には、第１ドレイン配線ＤＭ１としての配線層３３が形成される。このように、下部のＬＤＭＯＳＦＥＴのゲート電極Ｇ(７)の上部をソース電極２４Ａがオーバーラップしているので、下部のＬＤＭＯＳＦＥＴのゲート電極Ｇ(７)と上部の第１ドレイン配線ＤＭ１(配線層３３)との間をソース電極２４Ａが静電シールド層として効果的に機能するシールドするものである。更に、第１ドレイン配線ＤＭ１(配線層３３)の上部には、酸化シリコン膜３４と窒化シリコン膜３５とがファイナルパッシベーション膜として形成される。
【０１６８】
図１４は、図９と図１０とに示した図７の半導体チップ１の上部長辺に配置されるＧＳＭ方式ハイバンドＲＦ電力増幅器１００の大素子サイズの最終段増幅素子Ｑ３の特性と図１１と図１２とに示した図７の半導体チップ１の右部短辺に配置されるＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の大素子サイズの最終段増幅素子Ｑ２の特性とを同一のゲート幅と同一のゲート長とで比較した図である。
【０１６９】
図１４に示すように、オン抵抗Ｒｏｎと入力容量Cｉｓｓと出力容量Ｃｏｓｓとに関しては、ＧＳＭ方式ハイバンドＲＦ電力増幅器１００の最終段増幅素子Ｑ３とＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の最終段増幅素子Ｑ２は同等の特性となっている。しかし、帰還容量Ｃｒｓｓに関しては、ＧＳＭ方式ハイバンドＲＦ電力増幅器１００の最終段増幅素子Ｑ３よりＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の最終段増幅素子Ｑ２の方が１８％改善されている。ＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の最終段増幅素子Ｑ２の方がＧＳＭ方式ハイバンドＲＦ電力増幅器１００の最終段増幅素子Ｑ３よりも帰還容量Ｃｒｓｓが小さいのは、図１１と図１２とで説明したソース電極２４Ａによる第１ドレイン配線ＤＭとゲート電極Ｇ(７)との間の静電シールド効果と、図１１から明らかなように第１ゲート配線ＧＭ１と第１ドレイン配線ＤＭとが平行に配置され、第１ゲート配線ＧＭ１と第１ドレイン配線ＤＭ１とが交差しないためである。それに対して、ＧＳＭ方式ハイバンドＲＦ電力増幅器１００の最終段増幅素子Ｑ３では、図９から明らかなように第１ゲート配線ＧＭ１と第１ドレイン配線ＤＭ１とが直交して配置され、第１ゲート配線ＧＭ１と第１ドレイン配線ＤＭ１とが交差しているため、帰還容量Ｃｒｓｓが増加するものである。
【０１７０】
従って、ＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の最終段増幅素子Ｑ２がＧＳＭ方式ハイバンドＲＦ電力増幅器１００の最終段増幅素子Ｑ３よりも帰還容量Ｃｒｓｓが小さいので、ＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の最終段増幅素子Ｑ２の電力付加効率が３％程度改善されるものとなる。
【０１７１】
更に、図７に示した本発明の実施の形態１による半導体集積回路の半導体チップ１では、半導体チップ１の左部短辺に配置されたＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２と、半導体チップ１の右部短辺にＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２とは、図１１と図１２と図１３で説明した素子構造によって形成され、静電シールド層として機能するソース電極２４Ａが、下部のＬＤＭＯＳＦＥＴのゲート電極Ｇ(７)と上部の第１ドレイン配線ＤＭ１(配線層３３)との間を効果的にシールドすることが可能となる。
【０１７２】
《半導体チップの他の構成》
図１５は、本発明の実施の形態１による半導体集積回路の半導体チップ１の他の構成を示す図である。
【０１７３】
図１５に示した半導体集積回路の半導体チップ１が、図７から図１４まで説明した本発明の実施の形態１による半導体集積回路の半導体チップ１と相違するのは、下記の点である。
【０１７４】
すなわち、図１５に示した本発明の実施の形態１による半導体集積回路の半導体チップ１では、長方形の半導体チップ１の上部長辺にはバイアス制御部３００の複数の入力端子のパッドが半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に配置されている。
【０１７５】
その他に関しては、図１５に示した半導体集積回路の半導体チップ１は、図７から図１４まで説明した本発明の実施の形態１による半導体集積回路の半導体チップ１と同一である。従って、図１５に示した半導体集積回路の半導体チップ１では、図７に示した半導体集積回路の半導体チップ１と同様に、ＧＳＭ方式ローバンドＲＦ電力増幅器２００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３は半導体チップ１の下部長辺にＸ方向であるＢ−Ｂ´線の方向に配置され、ＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２は半導体チップ１の左部短辺にＹ方向であるＡ−Ａ´線の方向に配置され、ＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２は半導体チップ１の右部短辺にＹ方向であるＡ−Ａ´線の方向に配置されている。
【０１７６】
図１６は、本発明の実施の形態１による半導体集積回路の半導体チップ１の他の構成を示す図である。
【０１７７】
図１６に示した半導体集積回路の半導体チップ１が、図７から図１４まで説明した本発明の実施の形態１による半導体集積回路の半導体チップ１と相違するのは、下記の点である。
【０１７８】
すなわち、図１６に示した本発明の実施の形態１による半導体集積回路の半導体チップ１では、バイアス制御部３００のブロックは半導体チップ１の左部短辺の方向に移動されて、長方形の半導体チップ１の下部長辺にはバイアス制御部３００の複数の入力端子のパッドが半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に配置されている。
【０１７９】
その他に関しては、図１６に示した半導体集積回路の半導体チップ１は、図７から図１４まで説明した本発明の実施の形態１による半導体集積回路の半導体チップ１と同一である。従って、図１６に示した半導体集積回路の半導体チップ１では、図７に示した半導体集積回路の半導体チップ１と同様に、ＧＳＭ方式ハイバンドＲＦ電力増幅器１００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３は半導体チップ１の上部長辺にＸ方向であるＢ−Ｂ´線の方向に配置され、ＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の複数のＬＤＭＯＳＦＥＴＱ１、Ｑ２は半導体チップ１の右部短辺にＹ方向であるＡ−Ａ´線の方向に配置されている。
【０１８０】
［実施の形態２］
《バイポーラトランジスタの平面構造および断面構造》
図１７は、本発明の実施の形態２による半導体集積回路の半導体チップ１に集積化されるプレーナ型バイポーラトランジスタの単位トランジスタＵｎｉｔ＿ＴＲＳの平面構造と断面構造とを示す図である。
【０１８１】
図１７の平面構造に示すようにプレーナ型バイポーラトランジスタの単位トランジスタＵｎｉｔ＿ＴＲＳでは、中央部分に長方形のエミッタ電極Ｅが形成されて、エミッタ電極Ｅの外部にはベース電極Ｂが形成されて、ベース電極Ｂの外部にはコレクタ電極Ｃが形成されている。図１７の平面構造において、エミッタ電極Ｅとベース電極Ｂの間の破線はエミッタ・ベース接合の平面形状を示し、ベース電極Ｂとコレクタ電極Ｃの間の破線はベース・コレクタ接合の平面形状を示し、コレクタ電極Ｃの外部の破線はＮ型コレクタ領域の平面形状を示している。
【０１８２】
図１７の断面構造に示すように、エミッタ電極ＥはＮ＋型エミッタ領域とオーミック接触によって電気的に接続され、ベース電極ＢはＰ型ベース領域とオーミック接触によって電気的に接続され、コレクタ電極ＣはＮ＋型高不純物コレクタ領域とのオーミック接触によってＮ型コレクタ領域と電気的に接続される。尚、Ｎ型コレクタ領域の下部には、半導体集積回路のＰ型サブストレートが形成されている。図１７の断面構造において、Ｎ＋型エミッタ領域とＰ型ベース領域とＮ型コレクタ領域とＰ型サブストレートには、シリコンが使用されている。
【０１８３】
図１７に示すプレーナ型バイポーラトランジスタでは、エミッタ電流はエミッタ・ベース接合の断面構造の平坦部分よりも角部分に大きな電流密度で流れる。これは、トランジスタのエッジ効果として良く知られ、エミッタ・ベース接合の角部分における電界集中に起因するものである。
【０１８４】
図１７に示すプレーナ型バイポーラトランジスタの増幅ゲインのコンダクタンスは、トランジスタのエミッタサイズに比例することも良く知られている。プレーナ型バイポーラトランジスタのエミッタサイズは、エミッタ面積の大きさよりも上述したエッジ効果によってエミッタ・ベース接合の平面構造での周辺距離の長さによって支配的に決定される。
【０１８５】
従って、図１７に示したプレーナ型バイポーラトランジスタの単位トランジスタＵｎｉｔ＿ＴＲＳの増幅ゲインのコンダクタンスを大きくするために、トランジスタの平面構造のエミッタ領域を長方形とすることによって無駄なエミッタ領域の平坦部分を低減する一方、有益なエミッタ・ベース接合の平面構造での周辺距離の長さを増大するものである。一方、バイポーラトランジスタでは、大きな素子サイズの実現のために単位トランジスタの反復拡大がなされ、反復拡大は複数の単位トランジスタの並列接続によって実現される。
【０１８６】
図１８は、本発明の実施の形態２による半導体集積回路の半導体チップ１に集積化されるＧＳＭ方式ハイバンドＲＦ電力増幅器１００のトランジスタＱ１、Ｑ２、Ｑ３とＧＳＭ方式ローバンドＲＦ電力増幅器２００のトランジスタＱ１、Ｑ２、Ｑ３の各ＲＦ電力増幅トランジスタの平面構造を示す図である。
【０１８７】
図１８に示すように、１個のＲＦ電力増幅トランジスタは、図１７に示したプレーナ型バイポーラトランジスタの単位トランジスタＵｎｉｔ＿ＴＲＳを複数個、Ｘ方向であるＢ−Ｂ´線の方向に反復拡大される。
【０１８８】
一方、図１７に示したバイポーラトランジスタの単位トランジスタＵｎｉｔ＿ＴＲＳの増幅ゲインのコンダクタンスも、エミッタ・ベース接合の平面構造での周辺距離の長さのバラツキにより変動する。その理由は、半導体チップの製造工程での平面構造の長方形のエミッタ領域形成のホトリソグラフィーで、Ｘ方向とＹ方向とでそれぞれ異なった寸法偏差を持つからである。
【０１８９】
従って、本発明の実施の形態２による半導体集積回路の半導体チップ１に集積化されるＧＳＭ方式ハイバンドＲＦ電力増幅器１００のトランジスタＱ１、Ｑ２、Ｑ３とＧＳＭ方式ローバンドＲＦ電力増幅器２００のトランジスタＱ１、Ｑ２、Ｑ３とＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００のトランジスタＱ１、Ｑ２とＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００のトランジスタＱ１、Ｑ２の全てのトランジスタの平面構造のエミッタ領域の長方形の長辺の延長方向は、半導体チップ１のＹ方向であるＡ−Ａ´線の方向に統一される。従って、半導体チップ１の製造工程のバラツキに依存する４系統のＲＦ電力増幅器１００、２００、４００、５００の全てのバイポーラトランジスタＱ１、Ｑ２、Ｑ３の各増幅ゲインのコンダクタンスの相対的なバラツキを、低減することが可能となる。
【０１９０】
一方、ＧＳＭ方式ハイバンドＲＦ電力増幅器１００の最終段増幅トランジスタＱ３の単位トランジスタＵｎｉｔ＿ＴＲＳの反復拡大と、ＧＳＭ方式ローバンドＲＦ電力増幅器２００の最終段増幅トランジスタＱ３の単位トランジスタＵｎｉｔ＿ＴＲＳの反復拡大とは、半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に選択される。更にＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００の最終段増幅トランジスタＱ２の単位トランジスタＵｎｉｔ＿ＴＲＳの反復拡大と、ＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の最終段増幅トランジスタＱ２の単位トランジスタＵｎｉｔ＿ＴＲＳの反復拡大とは、半導体チップ１のＹ方向であるＡ−Ａ´線の方向に選択される。
【０１９１】
《ヘテロバイポーラトランジスタの平面構造および断面構造》
図１９は、本発明の実施の形態２による半導体集積回路の半導体チップ１に集積化されるメサ型ヘテロバイポーラトランジスタの単位トランジスタＵｎｉｔ＿ＴＲＳの平面構造と断面構造とを示す図である。
【０１９２】
図１９の平面構造に示すようにメサ型ヘテロバイポーラトランジスタの単位トランジスタＵｎｉｔ＿ＴＲＳでは、中央部分に長方形のエミッタ電極Ｅが形成され、エミッタ電極Ｅの外部にはベース電極Ｂが形成されて、ベース電極Ｂの外部にはコレクタ電極Ｃが形成されている。図１９の平面構造において、エミッタ電極Ｅとベース電極Ｂの間の破線はエミッタ・ベース接合の平面形状を示し、ベース電極Ｂとコレクタ電極Ｃの間の破線はベース・コレクタ接合の平面形状を示し、コレクタ電極Ｃの外部の破線はＮ型コレクタ領域の平面形状を示している。
【０１９３】
図１９の断面構造に示すように、エミッタ電極Ｅはメサ構造の最上層であるＮ＋型エミッタ領域とオーミック接触によって電気的に接続され、ベース電極Ｂはメサ構造の中間層であるＰ型ベース領域とオーミック接触によって電気的に接続され、コレクタ電極Ｃはメサ構造の最下層であるＮ型コレクタ領域とオーミック接触によって電気的に接続される。尚、Ｎ型コレクタ領域の下部には、半導体集積回路の高抵抗率の半絶縁性基板Ｓｕｂが形成されている。図１９の断面構造において、メサ構造の最上層であるＮ＋型エミッタ領域と中間層であるＰ型ベース領域と最下層であるＮ型コレクタ領域と半絶縁性基板には、例えばＧａＡｓ等の化合物半導体が使用される。
【０１９４】
図１９に示したメサ型ヘテロバイポーラトランジスタでも、上述したエッジ効果によってエミッタ電流はエミッタ・ベース接合の断面構造の平坦部分よりも角部分に大きな電流密度で流れる。また図１９に示したメサ型ヘテロバイポーラトランジスタの増幅ゲインのコンダクタンスも、トランジスタのエミッタサイズに比例する。メサ型ヘテロバイポーラトランジスタのエミッタサイズは、エミッタ面積の大きさよりも上述したエッジ効果によってエミッタ・ベース接合の平面構造での周辺距離の長さによって支配的に決定される。
【０１９５】
従って、図１９に示すメサ型ヘテロバイポーラトランジスタの単位トランジスタＵｎｉｔ＿ＴＲＳの増幅ゲインのコンダクタンスを大きくするために、トランジスタの平面構造のエミッタ領域を長方形とすることによって無駄なエミッタ領域の平坦部分を低減する一方、有益なエミッタ・ベース接合の平面構造での周辺距離の長さを増大するものである。一方、バイポーラトランジスタでは、大きな素子サイズの実現のために単位トランジスタの反復拡大がなされ、反復拡大は複数の単位トランジスタの並列接続によって実現される。
【０１９６】
図２０は、本発明の実施の形態２による半導体集積回路の半導体チップ１に集積化されるＧＳＭ方式ハイバンドＲＦ電力増幅器１００のトランジスタＱ１、Ｑ２、Ｑ３とＧＳＭ方式ローバンドＲＦ電力増幅器２００のトランジスタＱ１、Ｑ２、Ｑ３の各ＲＦ電力増幅メサ型ヘテロトランジスタの平面構造を示す図である。
【０１９７】
図２０に示すように、１個のＲＦ電力増幅メサ型ヘテロトランジスタは、図１９に示したサ型ヘテロバイポーラトランジスタの単位トランジスタＵｎｉｔ＿ＴＲＳを複数個、Ｘ方向であるＢ−Ｂ´線の方向に反復拡大される
一方、図１９に示したメサ型ヘテロバイポーラトランジスタの単位トランジスタＵｎｉｔ＿ＴＲＳの増幅ゲインのコンダクタンスも、エミッタ・ベース接合の平面構造での周辺距離の長さのバラツキにより変動する。その理由は、半導体チップの製造工程での平面構造の長方形のエミッタ領域形成のホトリソグラフィーでＸ方向とＹ方向とでそれぞれ異なった寸法偏差を持つだけではなく、メサ型台形形状がメサ型エミッタ領域の長方形の長辺の延長方向の相違によって偏差を持つからである。このように、メサ型エミッタ領域のメサ型台形形状が長辺の延長方向の相違によって偏差を持つのは、メサ型台形形状の形成の際の化学エッチングの際の異方性エッチングに起因するものである。すなわち、メサ型台形の複数の側面にて、化学エッチングのエッチ速度が相違するものである。
【０１９８】
図２１は、ＧａＡｓ化合物半導体基板の（１００）結晶面の上部に形成されるメサ型エミッタ領域のメサ型台形形状がメサ型エミッタ領域の長方形の長辺の延長方向の相違によって変化する様子を示す図である。
【０１９９】
図２１の上部には、メサ型エミッタ領域の長方形の長辺の延長方向がＹ方向であるＡ−Ａ´線の方向に選択された場合(エミッタ長さ方位Ａ)と、メサ型エミッタ領域の長方形の長辺の延長方向がＸ方向であるＢ−Ｂ´線の方向に選択された場合(エミッタ長さ方位Ｂ)とが示されている。
【０２００】
図２１の下部には、メサ型エミッタ領域の長方形の長辺の延長方向がＹ方向であるＡ−Ａ´線の方向に選択された場合(エミッタ長さ方位Ａ)のａ−ａ´線での断面と、サ型エミッタ領域の長方形の長辺の延長方向がＸ方向であるＢ−Ｂ´線の方向に選択された場合(エミッタ長さ方位Ｂ)のｂ−ｂ´線での断面とが示されている。
【０２０１】
ａ−ａ´線での断面でのメサ型台形形状は上辺よりも下辺が短いので、図２１の上部のエミッタ長さ方位Ａに示すように周辺距離の長さが長くなり、メサ型ヘテロバイポーラトランジスタの増幅ゲインのコンダクタンスの値は大きくなる。ｂ−ｂ´線での断面でのメサ型台形形状は上辺よりも下辺が長いので、図２０の上部のエミッタ長さ方位Ｂに示すように周辺距離の長さが短くなり、メサ型ヘテロバイポーラトランジスタの増幅ゲインのコンダクタンスの値は小さくなる。尚、台形形状の上辺が長い形状は逆メサと呼ばれ、台形形状の上辺が短い形状は順メサと呼ばれている。
【０２０２】
従って、本発明の実施の形態２による半導体集積回路の半導体チップ１に集積化されるＧＳＭ方式ハイバンドＲＦ電力増幅器１００のメサ型ヘテロバイポーラトランジスタＱ１、Ｑ２、Ｑ３とＧＳＭ方式ローバンドＲＦ電力増幅器２００のメサ型ヘテロバイポーラトランジスタＱ１、Ｑ２、Ｑ３とＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００のメサ型ヘテロバイポーラトランジスタＱ１、Ｑ２とＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００のメサ型ヘテロバイポーラトランジスタＱ１、Ｑ２の全てのメサ型ヘテロバイポーラトランジスタの平面構造のエミッタ領域の長方形の長辺の延長方向は、半導体チップ１のＹ方向であるＡ−Ａ´線の方向に統一される。従って、半導体チップ１の製造工程のバラツキに依存する４系統のＲＦ電力増幅器１００、２００、４００、５００の全てのバイポーラトランジスタＱ１、Ｑ２、Ｑ３の各増幅ゲインのコンダクタンスの相対的なバラツキを、低減することが可能となる。
【０２０３】
一方、ＧＳＭ方式ハイバンドＲＦ電力増幅器１００の最終段増幅トランジスタＱ３の単位トランジスタＵｎｉｔ＿ＴＲＳの反復拡大と、ＧＳＭ方式ローバンドＲＦ電力増幅器２００の最終段増幅トランジスタＱ３の単位トランジスタＵｎｉｔ＿ＴＲＳの反復拡大とは、半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に選択される。更にＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００の最終段増幅トランジスタＱ２の単位トランジスタＵｎｉｔ＿ＴＲＳの反復拡大と、ＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の最終段増幅トランジスタＱ２の単位トランジスタＵｎｉｔ＿ＴＲＳの反復拡大とは、半導体チップ１のＹ方向であるＡ−Ａ´線の方向に選択される。
【０２０４】
《半導体チップの構成》
図２２は、本発明の実施の形態２による半導体集積回路の半導体チップ１の構成を示す図である。
【０２０５】
図２２に示すように本発明の実施の形態２による半導体集積回路の半導体チップ１は、図３に示したハイバンドＲＦ電力増幅器とローバンドＲＦ電力増幅器とを、ＧＳＭ方式とＷＣＤＭＡ方式の２系統、内蔵するものである。すなわち、図２２に示した本発明の実施の形態１による半導体集積回路の半導体チップ１には、ＧＳＭ方式ハイバンドＲＦ電力増幅器(ＧＳＭ＿ＨＢ)１００の複数のトランジスタＱ１、Ｑ２とＧＳＭ方式ローバンドＲＦ電力増幅器(ＧＳＭ＿ＬＢ)２００の複数のトランジスタＱ１、Ｑ２と、更にＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器(ＷＣＤＭＡ＿ＨＢ)４００の複数のトランジスタＱ１、Ｑ２とＷＣＤＭＡ方式ローバンドＲＦ電力増幅器(ＷＣＤＭＡ＿ＬＢ)５００の複数のトランジスタＱ１、Ｑ２とバイアス制御部３００とが集積化されている。尚、図２２に示した本発明の実施の形態２による半導体集積回路の半導体チップ１に集積化された全てのトランジスタＱ１、Ｑ２は、図１７と図１８とで説明したプレーナ型バイポーラトランジスタであるか、もしくは図１９と図２０と図２１で説明したメサ型ヘテロバイポーラトランジスタである。
【０２０６】
更に図２２に示した本発明の実施の形態２による半導体集積回路の半導体チップ１には、ＧＳＭ方式ハイバンドＲＦ電力増幅器(ＧＳＭ＿ＨＢ)１００とＧＳＭ方式ローバンドＲＦ電力増幅器(ＧＳＭ＿ＬＢ)２００とＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器(ＷＣＤＭＡ＿ＨＢ)４００とＷＣＤＭＡ方式ローバンドＲＦ電力増幅器(ＷＣＤＭＡ＿ＬＢ)５００の各電力増幅器の入力整合回路ＩｎＭＮと段間整合回路ＭＮとが集積化されている。
【０２０７】
図２２に示した本発明の実施の形態２による半導体集積回路の半導体チップ１においては、ＲＦ電力増幅器１００とＲＦ電力増幅器２００とＲＦ電力増幅器４００とＲＦ電力増幅器５００の全てのトランジスタＱ１、Ｑ２のエミッタ領域の長方形の長辺の延長方向は、半導体チップ１のＹ方向であるＡ−Ａ´線の方向に統一されている。従って、半導体チップ１の製造工程のバラツキに依存する４系統のＲＦ電力増幅器１００、２００、４００、５００の全てのトランジスタＱ１、Ｑ２の増幅ゲインのコンダクタンスの相対的なバラツキを、低減することが可能となる。
【０２０８】
また、図２２に示した本発明の実施の形態２による半導体集積回路の半導体チップ１においては、ＧＳＭ方式ハイバンドＲＦ電力増幅器１００とＧＳＭ方式ローバンドＲＦ電力増幅器２００とは、長方形の半導体チップ１の上部長辺と下部長辺とにそれぞれ配置されている。すなわち、ＧＳＭ方式ハイバンドＲＦ電力増幅器１００の複数のトランジスタＱ１、Ｑ２は長方形の半導体チップ１の上部長辺に半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に配置され、ＧＳＭ方式ローバンドＲＦ電力増幅器２００の複数のトランジスタＱ１、Ｑ２は長方形の半導体チップ１の下部長辺に半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に配置されている。
【０２０９】
更に図２２に示した本発明の実施の形態２による半導体集積回路の半導体チップ１においては、ＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００とＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００とは、長方形の半導体チップ１の左部短辺と右部短辺とにそれぞれ配置されている。すなわち、ＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００の複数のトランジスタＱ１、Ｑ２は長方形の半導体チップ１の左部短辺に半導体チップ１のＹ方向であるＡ−Ａ´線の方向に配置され、ＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の複数のトランジスタＱ１、Ｑ２は長方形の半導体チップ１の右部短辺に半導体チップ１のＹ方向であるＡ−Ａ´線の方向に配置されている。
【０２１０】
従って、半導体チップ１の上部長辺でＧＳＭ方式ハイバンドＲＦ電力増幅器１００の大きな素子サイズとされた最終段増幅トランジスタＱ２は、そのエミッタ領域の長辺の延長方向は半導体チップ１のＹ方向であるＡ−Ａ´線の方向に選択される一方、大きな素子サイズの実現のための単位トランジスタの反復拡大は半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に選択されている。また更に半導体チップ１の下部長辺でＧＳＭ方式ローバンドＲＦ電力増幅器２００の大きな素子サイズとされた最終段増幅トランジスタＱ２は、そのエミッタ領域の長辺の延長方向は半導体チップ１のＹ方向であるＡ−Ａ´線の方向に選択される一方、大きな素子サイズの実現のための単位トランジスタの反復拡大は半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に選択されている。
【０２１１】
それに対して半導体チップ１の左部短辺でＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００の大きな素子サイズとされた最終段増幅トランジスタＱ２は、そのエミッタ領域の長辺の延長方向は半導体チップ１のＹ方向であるＡ−Ａ´線の方向に選択される一方で、大きな素子サイズの実現のための単位トランジスタの反復拡大は半導体チップ１のＹ方向であるＡ−Ａ´線の方向に選択されている。また更に半導体チップ１の右部短辺でＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の大きな素子サイズとされた最終段増幅トランジスタＱ２は、そのエミッタ領域の長辺の延長方向は半導体チップ１のＹ方向であるＡ−Ａ´線の方向に選択される一方で、大きな素子サイズの実現のための単位トランジスタの反復拡大は半導体チップ１のＹ方向であるＡ−Ａ´線の方向に選択されている。
【０２１２】
図２２に示す半導体チップ１では、ＧＳＭ方式ハイバンドＲＦ電力増幅器１００とＧＳＭ方式ローバンドＲＦ電力増幅器２００の各増幅器の初段増幅トランジスタＱ１と最終段増幅トランジスタＱ２と同様に複数の単位トランジスタの並列接続によって構成されている。初段増幅トランジスタＱ１を小ゲインとするために初段増幅トランジスタＱ１を構成する複数の単位トランジスタの半導体チップ１のＹ方向であるＡ−Ａ´線の方向の反復拡大量は、大ゲインの最終段増幅トランジスタＱ２の反復拡大量よりも小さく設定される。更にＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００とＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の各増幅器の初段増幅トランジスタＱ１も、最終段増幅トランジスタＱ２と同様に、複数の単位トランジスタの並列接続によって構成されている。初段増幅トランジスタＱ１を小ゲインとするために初段増幅トランジスタＱ１を構成する複数の単位トランジスタの半導体チップ１のＹ方向であるＡ−Ａ´線の方向の反復拡大量は、大ゲインの最終段増幅トランジスタＱ２の反復拡大量よりも小さく設定される。
【０２１３】
［実施の形態３］
《ＲＦ電力増幅器とバイアス制御部》
図２３は、本発明の実施の形態３による半導体集積回路の半導体チップ１に集積化されるＧＳＭ方式ハイバンドＲＦ電力増幅器１００とＧＳＭ方式ローバンドＲＦ電力増幅器２００とバイアス制御部３００とＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００とＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００との構成を示す図である。
【０２１４】
ＧＳＭ方式ハイバンドＲＦ電力増幅器１００とＧＳＭ方式ローバンドＲＦ電力増幅器２００の各ＲＦ電力増幅器は、初段増幅素子Ｑ１と２段目の増幅素子Ｑ２と最終段増幅素子Ｑ３とを含んでいる。各ＲＦ電力増幅器では、複数の増幅素子Ｑ１〜Ｑ３の共通電極は接地電圧ＧＮＤに接続されて、複数の増幅素子Ｑ１、Ｑ２、Ｑ３の出力電極に負荷インダクタＬ１、Ｌ２、Ｌ３を介して電源電圧Ｖｄｄが供給される。
【０２１５】
ＧＳＭ方式ハイバンドＲＦ電力増幅器１００では、ＧＳＭハイバンドＲＦ送信入力信号Ｐｉｎ＿ＧＳＭ＿ＨＢが入力整合回路ＩｎＭＮを介して初段の増幅素子Ｑ１の入力電極に供給され、増幅素子Ｑ１の出力電極の増幅信号は段間整合回路ＭＮを介して２段目の増幅素子Ｑ２の入力電極に供給され、増幅素子Ｑ２の増幅信号は段間整合回路ＭＮを介して最終段増幅素子Ｑ３の入力電極に供給されて、増幅素子Ｑ３の増幅信号は出力整合回路ＯｕｔＭＮを介してＧＳＭハイバンドＲＦ送信出力信号Ｐｏｕｔ＿ＧＳＭ＿ＨＢとして出力される。
【０２１６】
ＧＳＭ方式ローバンドＲＦ電力増幅器２００では、ＧＳＭローバンドＲＦ送信入力信号Ｐｉｎ＿ＧＳＭ＿ＬＢが入力整合回路ＩｎＭＮを介して初段の増幅素子Ｑ１の入力電極に供給され、増幅素子Ｑ１の出力電極の増幅信号は段間整合回路ＭＮを介して２段目の増幅素子Ｑ２の入力電極に供給され、増幅素子Ｑ２の増幅信号は段間整合回路ＭＮを介して最終段増幅素子Ｑ３の入力電極に供給されて、増幅素子Ｑ３の増幅信号は出力整合回路ＯｕｔＭＮを介してＧＳＭローバンドＲＦ送信出力信号Ｐｏｕｔ＿ＧＳＭ＿ＬＢとして出力される。
【０２１７】
ＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００とＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の各ＲＦ電力増幅器は、初段増幅素子Ｑ１と最終段増幅素子Ｑ２とを含んでいる。各ＲＦ電力増幅器では、複数の増幅素子Ｑ１、Ｑ２の共通電極は接地電圧ＧＮＤに接続されて、複数の増幅素子Ｑ１、Ｑ２の出力電極に負荷インダクタＬ１、Ｌ２を介して電源電圧Ｖｄｄが供給される。
【０２１８】
ＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００では、ＷＣＤＭＡハイバンドＲＦ送信入力信号Ｐｉｎ＿ＷＣＤＭＡ＿ＨＢが入力整合回路ＩｎＭＮを介して初段の増幅素子Ｑ１の入力電極に供給され、増幅素子Ｑ１の出力電極の増幅信号は段間整合回路ＭＮを介して最終段増幅素子Ｑ２の入力電極に供給され、増幅素子Ｑ２の増幅信号は出力整合回路ＯｕｔＭＮを介してＷＣＤＭＡハイバンドＲＦ送信出力信号Ｐｏｕｔ＿ＷＣＤＭＡ＿ＨＢとして出力される。
【０２１９】
ＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００では、ＷＣＤＭＡローバンドＲＦ送信入力信号Ｐｉｎ＿ＷＣＤＭＡ＿ＬＢが入力整合回路ＩｎＭＮを介して初段の増幅素子Ｑ１の入力電極に供給され、増幅素子Ｑ１の出力電極の増幅信号は段間整合回路ＭＮを介して最終段増幅素子Ｑ２の入力電極に供給されて、増幅素子Ｑ２の増幅信号は出力整合回路ＯｕｔＭＮを介してＷＣＤＭＡローバンドＲＦ送信出力信号Ｐｏｕｔ＿ＷＣＤＭＡ＿ＬＢとして出力される。
【０２２０】
バイアス制御部３００には自動電力制御信号Ｖａｐｃと複数の制御入力信号Ｃｏｎｔが供給されることによって、バイアス制御部３００はＧＳＭ方式ハイバンドＲＦ電力増幅器１００とＧＳＭ方式ローバンドＲＦ電力増幅器２００との各ＲＦ電力増幅器の複数の増幅素子Ｑ１、Ｑ２、Ｑ３の入力電極に供給される入力電極バイアス電圧とＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００とＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００との各ＲＦ電力増幅器の複数の増幅素子Ｑ１、Ｑ２の入力電極に供給される入力電極バイアス電圧とを生成する。
【０２２１】
ＧＳＭ方式ＲＦ電力増幅器１００、２００の複数の増幅素子Ｑ１、Ｑ２、Ｑ３とＷＣＤＭＡ方式ＲＦ電力増幅器４００、５００の複数の増幅素子Ｑ１、Ｑ２とは、図７から図１３までに説明したＬＤＭＯＳＦＥＴもしくは図１７と図１８とで説明したプレーナ型バイポーラトランジスタもしくは図１９と図２０と図２１で説明したメサ型ヘテロバイポーラトランジスタである。
【０２２２】
《半導体集積回路とＲＦ電力増幅器モジュール》
図２４は、本発明の実施の形態３による半導体集積回路の半導体チップ１の構成とＲＦ電力増幅器モジュールＰＡ＿ＭＤの構成とを示す図である。
【０２２３】
図２４に示した本発明の実施の形態３による半導体集積回路の半導体チップ１においては、ＲＦ電力増幅器１００とＲＦ電力増幅器２００とＲＦ電力増幅器４００とＲＦ電力増幅器５００の全ての増幅素子Ｑ１、Ｑ２、Ｑ３のゲート電極またはエミッタ領域の長方形の長辺の延長方向は、半導体チップ１のＹ方向であるＡ−Ａ´線の方向に統一されている。従って、半導体チップ１の製造工程のバラツキに依存する４系統のＲＦ電力増幅器１００、２００、４００、５００の全ての増幅素子Ｑ１、Ｑ２、Ｑ３の各ＦＥＴの増幅ゲインのコンダクタンスの相対的なバラツキを、低減することが可能となる。
【０２２４】
また、図２４に示した本発明の実施の形態３による半導体集積回路の半導体チップ１においては、ＧＳＭ方式ハイバンドＲＦ電力増幅器１００とＧＳＭ方式ローバンドＲＦ電力増幅器２００とは、長方形の半導体チップ１の上部長辺と下部長辺とにそれぞれ配置されている。すなわち、ＧＳＭ方式ハイバンドＲＦ電力増幅器１００の複数の増幅素子Ｑ１、Ｑ２、Ｑ３は長方形の半導体チップ１の上部長辺に半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に配置されて、ＧＳＭ方式ローバンドＲＦ電力増幅器２００の複数の増幅素子Ｑ１、Ｑ２、Ｑ３は長方形の半導体チップ１の下部長辺に半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に配置されている。
【０２２５】
更に図２４に示した本発明の実施の形態３による半導体集積回路の半導体チップ１においては、２段増幅器によってそれぞれ構成されるＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００とＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００とは、長方形の半導体チップ１の左部短辺と右部短辺とにそれぞれ配置されている。すなわち、ＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００の複数の増幅素子Ｑ１、Ｑ２は長方形の半導体チップ１の左部短辺に半導体チップ１のＹ方向であるＡ−Ａ´線の方向に配置されて、ＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の複数の増幅素子Ｑ１、Ｑ２は長方形の半導体チップ１の右部短辺に半導体チップ１のＹ方向であるＡ−Ａ´線の方向に配置されている。
【０２２６】
従って、半導体チップ１の上部長辺でＧＳＭ方式ハイバンドＲＦ電力増幅器１００の大きな素子サイズとされた最終段増幅素子Ｑ３は、そのゲート電極またはエミッタ領域の長辺の延長方向は半導体チップ１のＹ方向であるＡ−Ａ´線の方向に選択される一方、大きな素子サイズの実現のための単位トランジスタの反復拡大は半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に選択されている。また更に半導体チップ１の下部長辺でＧＳＭ方式ローバンドＲＦ電力増幅器２００の大きな素子サイズとされた最終段増幅素子Ｑ３は、そのゲート電極またはエミッタ領域の長辺の延長方向は半導体チップ１のＹ方向であるＡ−Ａ´線の方向に選択される一方、大きな素子サイズの実現のための単位トランジスタの反復拡大は半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に選択されている。
【０２２７】
それに対して半導体チップ１の左部短辺でＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００の大きな素子サイズとされた最終段増幅素子Ｑ２は、ゲート電極またはエミッタ領域の長辺の延長方向は半導体チップ１のＹ方向であるＡ−Ａ´線の方向に選択される一方で、大きな素子サイズの実現のための単位トランジスタの反復拡大は半導体チップ１のＹ方向であるＡ−Ａ´線の方向に選択されている。また更に半導体チップ１の右部短辺でＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の大きな素子サイズとされた最終段増幅素子Ｑ２は、そのゲート電極またはエミッタ領域の長辺の延長方向は半導体チップ１のＹ方向であるＡ−Ａ´線の方向に選択される一方で、大きな素子サイズの実現のための単位トランジスタの反復拡大は半導体チップ１のＹ方向であるＡ−Ａ´線の方向に選択されている。
【０２２８】
また更に図２４に示した本発明の実施の形態３による半導体集積回路の半導体チップ１においては、ＧＳＭ方式ハイバンドＲＦ電力増幅器１００の最終段増幅素子Ｑ３の増幅出力信号は長方形の半導体チップ１の上部長辺から半導体チップ１の外部に導出され、ＧＳＭ方式ローバンドＲＦ電力増幅器２００の最終段増幅素子Ｑ３の増幅出力信号は長方形の半導体チップ１の下部長辺から半導体チップ１の外部に導出され、ＷＣＤＭＡＭ方式ハイバンドＲＦ電力増幅器４００の最終段増幅素子Ｑ２の増幅出力信号は長方形の半導体チップ１の左部短辺から半導体チップ１の外部に導出され、ＷＣＤＭＡＭ方式ローバンドＲＦ電力増幅器５００の最終段増幅素子Ｑ２の増幅出力信号は長方形の半導体チップ１の右部短辺から半導体チップ１の外部に導出されている。
【０２２９】
その結果、図２４に示した本発明の実施の形態３による半導体集積回路の半導体チップ１を搭載するＲＦ電力増幅器モジュールＰＡ＿ＭＤによれば、配線基板の上部部分にＧＳＭ方式ハイバンドＲＦ電力増幅器１００の出力整合回路１００＿ＯｕｔＭＮを配置して、配線基板の下部部分にＧＳＭ方式ローバンドＲＦ電力増幅器２００の出力整合回路２００＿ＯｕｔＭＮを配置して、配線基板の左部部分にＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器４００の出力整合回路４００＿ＯｕｔＭＮを配置して、配線基板の右部部分にＷＣＤＭＡ方式ローバンドＲＦ電力増幅器５００の出力整合回路５００＿ＯｕｔＭＮを配置することが可能となる。
【０２３０】
図２４から明らかなように、本発明の実施の形態３によれば、長方形の半導体チップ１の右部短辺と左部短辺から最終段増幅素子の出力信号が導出されるので、長方形の半導体チップ１が半導体チップ１のＸ方向であるＢ−Ｂ´線の方向に長く大きくならないので、半導体チップ１のチップサイズを縮小できる。更に、ＲＦ電力増幅器モジュールＰＡ＿ＭＤの配線基板のＲＦ信号出力配線も、配線基板の上部部分と下部部分と右部短辺と左部短辺に分散するので、配線レイアウトに制約も少なくなり、配線基板の面積とコストを低減することが可能となる。
【０２３１】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０２３２】
例えば、本発明の半導体集積回路の半導体チップに集積化される増幅素子としては、ＬＤＭＯＳＦＥＴやプレーナ型バイポーラトランジスタやメサ型へテロバイポーラトランジスタ以外の増幅素子、例えばＭＥＳＦＥＴやＨＥＭＴやＳｉＧｅへテロバイポーラトランジスタを使用することが可能である。
【符号の説明】
【０２３３】
１…半導体チップ(Ｐ型単結晶シリコン基板)
２…Ｐ型単結晶シリコンエピタキシャル層
３…溝
４…打ち抜き層
５…Ｐ型ウェル領域
６…ゲート絶縁膜
７…ゲート電極
８…キャップ絶縁膜
９…Ｎ−型オフセットドレイン領域
１０…Ｎ−型ソース領域
１１…Ｐ型ハロー領域
１２…サイドウォールスペーサ
１３…Ｎ型オフセットドレイン領域
１５…Ｎ＋型ドレイン領域
１６…Ｎ＋型ソース領域
１７…Ｐ＋型半導体領域
２０…窒化シリコン膜
２１…酸化シリコン膜
２２…コンタクトホール
２３…第１プラグ配線
２４Ａ…ソース電極
２４Ｂ…ドレイン電極
２６…第１層間シリコン酸化膜
２７…スルーホール
２８…第２プラグ配線
２９Ｂ…第ドレイン電極
３０…第２層間シリコン酸化膜
３１…スルーホール
３２…第３プラグ配線
３３…配線(第１ドレイン配線)
３４…酸化シリコン膜
３５…窒化シリコン膜
Ｇ…ゲート電極
Ｄ…ドレイン領域
Ｓ…ソース領域
１００…ＧＳＭ方式ハイバンドＲＦ電力増幅器
２００…ＧＳＭ方式ローイバンドＲＦ電力増幅器
３００…バイアス制御部
４００…ＷＣＤＭＡ方式ハイバンドＲＦ電力増幅器
５００…ＷＣＤＭＡ方式ローイバンドＲＦ電力増幅器
Ｑ１、Ｑ２、Ｑ３…増幅素子
ＩｎＭＮ…入力整合回路
ＭＮ…段間整合回路
ＯｕｔＭＮ…出力整合回路
Ｕｎｉｔ＿ＭＯＳ…単位トランジスタ
ＧＭ１…第１ゲート配線
ＧＭ２…第２ゲート配線
ＤＭ１…第１ドレイン配線
Ｅ…エミッタ電極
Ｂ…ベース電極
Ｃ…コレクタ電極
Ｕｎｉｔ＿ＴＲＳ…単位トランジスタ
ＰＡ＿ＭＤ…ＲＦ電力増幅器モジュール
【図１】
2014187052.tif 000003
【図２】
2014187052.tif 000004
【図３】
2014187052.tif 000005
【図４】
2014187052.tif 000006
【図５】
2014187052.tif 000007
【図６】
2014187052.tif 000008
【図７】
2014187052.tif 000009
【図８】
2014187052.tif 000010
【図９】
2014187052.tif 000011
【図１０】
2014187052.tif 000012
【図１１】
2014187052.tif 000013
【図１２】
2014187052.tif 000014
【図１３】
2014187052.tif 000015
【図１４】
2014187052.tif 000016
【図１５】
2014187052.tif 000017
【図１６】
2014187052.tif 000018
【図１７】
2014187052.tif 000019
【図１８】
2014187052.tif 000020
【図１９】
2014187052.tif 000021
【図２０】
2014187052.tif 000022
【図２１】
2014187052.tif 000023
【図２２】
2014187052.tif 000024
【図２３】
2014187052.tif 000025
【図２４】
2014187052.tif 000026