(57)【要約】ＳｉＣ素子を搭載した半導体装置において発生する高周波のノイズを抑制する。半導体装置１００は、直列に接続された半導体素子１４ａ及び１５ａ、半導体素子１４ａに並列に接続されるＳｉＣダイオード素子１４ｂ、半導体素子１４ａ及びＳｉＣダイオード素子１４ｂと並列に接続され、半導体素子１５ａがターンオンしたことに応じてＳｉＣダイオード素子１４ｂに生じる電圧変動を抑制する振動抑制回路２０を備える。振動抑制回路２０により、半導体素子１５ａがターンオンしたことに応じてＳｉＣダイオード素子１４ｂに生じる電圧変動が抑制され、半導体装置１００に対する信頼性が向上する。
2018012122.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続された第１半導体素子（１４ａ）および第２半導体素子（１５ａ）と、
前記第１半導体素子（１４ａ）に並列に接続される第１ＳｉＣダイオード素子（１４ｂ）と、
前記第１半導体素子（１４ａ）および前記第１ＳｉＣダイオード素子（１４ｂ）と並列に接続され、前記第２半導体素子（１５ａ）がターンオンしたことに応じて前記第１ＳｉＣダイオード素子（１４ｂ）に生じる電圧変動を抑制する第１振動抑制回路（２０）と、
を備える半導体装置（１００）。
【請求項２】
前記第２半導体素子（１５ａ）に並列に接続される第２ＳｉＣダイオード素子（１５ｂ）を更に備える請求項１に記載の半導体装置（１００）。
【請求項３】
前記第１振動抑制回路（２０）は、直列に接続した抵抗（２３）およびキャパシタ（２４）を有する請求項２に記載の半導体装置（１００）。
【請求項４】
前記第１振動抑制回路（２０）は、１０ＭＨｚ以上の前記電圧変動を抑制する請求項３に記載の半導体装置（１００）。
【請求項５】
前記第１振動抑制回路（２０）は、１ＭＨｚ以上１００ＭＨｚ以下の前記電圧変動を抑制する請求項４に記載の半導体装置（１００）。
【請求項６】
前記キャパシタ（２４）は、１００ｎＦ以下の容量を有する請求項３から５のいずれか一項に記載の半導体装置（１００）。
【請求項７】
前記キャパシタ（２４）は、１ｎＦ以上２０ｎＦ以下の容量を有する請求項６に記載の半導体装置（１００）。
【請求項８】
前記第１振動抑制回路（２０）が有する前記抵抗（２３）および前記キャパシタ（２４）の少なくとも一方は、弾性を有する請求項３から７のいずれか一項に記載の半導体装置（１００）。
【請求項９】
前記第１半導体素子（１４ａ）、前記第２半導体素子（１５ａ）、前記第１ＳｉＣダイオード素子（１４ｂ）、および前記第２ＳｉＣダイオード素子（１５ｂ）を収容する筐体（１１）を更に備え、
前記筐体（１１）は、
前記第１半導体素子（１４ａ）における前記第２半導体素子（１５ａ）とは反対側に接続され、第１の外部端子（１８）と接続されるべき第１端子（１８ｂ）を収容する、前記筐体（１１）の本体部分から突出した第１端子収容部（１１ｃ３）と、
前記第１半導体素子（１４ａ）および前記第２半導体素子（１５ａ）の間、または前記第２半導体素子（１５ａ）における前記第１半導体素子（１４ａ）とは反対側に接続され、第２の外部端子（１７）と接続されるべき第２端子（１７ｂ）を収容する、前記筐体（１１）の本体部分から突出した第２端子収容部（１１ｃ２）と、
を有する
請求項２から７のいずれか一項に記載の半導体装置（１００）。
【請求項１０】
前記第１振動抑制回路（２０）は、前記第１端子収容部（１１ｃ３）および前記第２端子収容部（１１ｃ２）における、前記第１の外部端子（１８）および前記第２の外部端子（１７）が接続される面に搭載される請求項９に記載の半導体装置（１００）。
【請求項１１】
前記第１振動抑制回路（２０）は、前記第１端子収容部（１１ｃ３）内の第１端子（１８ｂ）に対して前記第１の外部端子（１８）と共にネジ止めされると共に、前記第２端子収容部（１１ｃ２）内の第２端子（１７ｂ）に対して前記第２の外部端子（１７）と共にネジ止めされる請求項１０に記載の半導体装置（１００）。
【請求項１２】
前記第１振動抑制回路（２０）は、前記第１端子収容部（１１ｃ３）および前記第２端子収容部（１１ｃ２）における、前記第１の外部端子（１８）および前記第２の外部端子（１７）が接続される面に対して側方に位置する側面に搭載される請求項９に記載の半導体装置（１００）。
【請求項１３】
前記第１振動抑制回路（２０）は、前記筐体（１１）の外側から前記筐体（１１）に取り付けられる付加基板（２１）を有し、
前記付加基板（２１）が前記第１端子収容部（１１ｃ３）および前記第２端子収容部（１１ｃ２）に対して固定される
請求項９から１２のいずれか一項に記載の半導体装置（１００）。
【請求項１４】
前記付加基板（２１）は、分離した第１部分基板（２１ａ）および第２部分基板（２１ｂ）を含み、
前記第１振動抑制回路（２０）は、
直列に接続した抵抗（２３）およびキャパシタ（２４）を有し、
前記抵抗（２３）および前記キャパシタ（２４）の少なくとも一方は弾性を有し、前記第１部分基板（２１ａ）および前記第２部分基板間（２１ｂ）を跨いで設けられる
請求項１３に記載の半導体装置（１００）。
【請求項１５】
前記第１振動抑制回路（２０）は、前記第１半導体素子（１４ａ）における前記第２半導体素子（１５ａ）とは反対側に接続される第１端子（１８ｂ）と前記第１半導体素子（１４ａ）および前記第２半導体素子（１５ａ）の間に接続される第２端子（１７ｂ）との間に接続される請求項２から１４のいずれか一項に記載の半導体装置（１１０）。
【請求項１６】
前記第２半導体素子（１５ａ）における前記第２端子（１７ｂ）側とは反対側に接続される第３端子（１６ｂ）と前記第２端子（１７ｂ）との間に設けられ、前記第１半導体素子（１４ａ）がターンオンしたことに応じて前記第２ＳｉＣダイオード素子（１５ｂ）に生じる電圧変動を抑制する第２振動抑制回路（２０）を更に備える請求項１５に記載の半導体装置（１１０）。
【請求項１７】
前記第１振動抑制回路（２０）は、前記第１半導体素子（１４ａ）における前記第２半導体素子（１４ａ）とは反対側に接続される第１端子（１８ｂ）と、前記第２半導体素子（１５ａ）における前記第１半導体素子（１４ａ）とは反対側に接続される第２端子（１７ｂ）との間に設けられる請求項２から１４のいずれか一項に記載の半導体装置（１００）。
【請求項１８】
前記第１半導体素子（１４ａ）、前記第１ＳｉＣダイオード素子（１４ｂ）、および前記第１振動抑制回路（２０）と並列に接続されたＲＣスナバ回路（３０）を更に備える請求項１から１７のいずれか一項に記載の半導体装置（１２０，１４０）。
【請求項１９】
前記ＲＣスナバ回路（３０）は、４００ｎＦ以上１０μＦ以下の容量を有するキャパシタ（３４）を有する請求項１８に記載の半導体装置（１２０，１４０）。
【請求項２０】
直列に接続された第１半導体素子（１４ａ）および第２半導体素子（１５ａ）と、前記第１半導体素子（１４ａ）に並列に接続される第１ＳｉＣダイオード素子（１４ｂ）とを有する半導体装置に付加される振動抑制装置であって、
前記半導体装置の筐体（１１）に対して取り付けられて前記第１半導体素子（１４ａ）および前記第１ＳｉＣダイオード素子（１４ｂ）と並列に接続され、前記第２半導体素子（１５ａ）がターンオンしたことに応じて前記第１ＳｉＣダイオード素子（１４ｂ）に生じる電圧変動を抑制する振動抑制回路（２０）
を備える振動抑制装置。
【請求項２１】
前記振動抑制回路（２０）は、前記第１半導体素子（１４ａ）および前記第１ＳｉＣダイオード素子（１４ｂ）と並列に接続される、直列に接続した抵抗（２３）およびキャパシタ（２４）を有する請求項２０に記載の振動抑制装置。
【請求項２２】
前記筐体（１１）は、
前記第１半導体素子（１４ａ）における前記第２半導体素子（１５ａ）とは反対側に設けられ、第１の外部端子（１８）と接続されるべき第１端子（１８ｂ）を収容する、前記筐体（１１）の本体部分から突出した第１端子収容部（１１ｃ３）と、
前記第１半導体素子（１４ａ）および前記第２半導体素子（１５ａ）の間、または前記第２半導体素子（１５ａ）における前記第１半導体素子（１４ａ）とは反対側に設けられ、第２の外部端子（１７）と接続されるべき第２端子（１７ｂ）を収容する、前記筐体（１１）の本体部分から突出した第２端子収容部（１１ｃ２）と、
を有し、
当該振動抑制装置は、前記第１端子収容部（１１ｃ３）および前記第２端子収容部（１１ｃ２）における、前記第１の外部端子（１８）および前記第２の外部端子（１７）が接続される面、または、前記第１端子収容部（１１ｃ３）および前記第２端子収容部（１１ｃ２）における、前記第１の外部端子（１８）および前記第２の外部端子（１７）が接続される面に対して側方に位置する側面に搭載される
請求項２０または２１に記載の振動抑制装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び振動抑制装置に関する。
【背景技術】
【０００２】
半導体装置の一例として、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等のスイッチ素子にショットキーバリアダイオード（ＳＢＤ）等の整流素子を逆並列に接続して構成されるスイッチ装置又はこれを２つ直列に接続して構成される装置が、パワーコンディショナ（ＰＣＳ）、インバータ、スマートグリッド等の電力変換システムに組み込まれる。これらのシステムにおいて、半導体装置内のスイッチ素子がターンオン若しくはターンオフする際又は整流素子における逆回復時に、急激な電流変化（ｄｉ／ｄｔ）により装置内の配線インダクタンス（Ｌ）にサージ電圧（Ｌｄｉ／ｄｔ）が発生し、これに起因して例えば１０ｋＨｚ以下の高周波のノイズがシステム内の他の装置に漏洩することがある。【０００３】
そこで、例えば特許文献１には、半導体装置内の主回路に電気的に接続し且つ外部に露出する２つの端子の間にスナバ回路が接続された半導体装置が開示されている。スナバ回路として、抵抗素子及びコンデンサ素子を直列に接続して構成されるＲＣスナバが採用されている。ＲＣスナバにより、サージ電圧に起因する高周波のノイズが吸収されて、装置外への漏洩を防止することができる。
特許文献１  特開２０１４−１２８０６６号公報
【解決しようとする課題】
【０００４】
近年、シリコンカーバイド化合物半導体（ＳｉＣ）素子等の化合物半導体素子のような次世代半導体素子を搭載したパワー半導体装置（単に、半導体装置と呼ぶ）の開発が進められている。ＳｉＣ素子は、従来のシリコン半導体（Ｓｉ）素子に対して絶縁破壊電界強度が高いことから高耐圧であり、また不純物濃度をより高く、活性層をより薄くすることができることから高効率且つ高速動作が可能な小型の半導体装置を実現することができる。しかし、この様な半導体素子は高速動作が可能であることから、従来のＲＣスナバ或いはＣスナバでは解決できない（又は抑制できない）高周波のノイズが発生し得る。
【一般的開示】
【０００５】
（項目１）
半導体装置は、直列に接続された第１半導体素子および第２半導体素子を備えてよい。
半導体装置は、第１半導体素子に並列に接続される第１ＳｉＣダイオード素子を備えてよい。
半導体装置は、第１半導体素子および第１ＳｉＣダイオード素子と並列に接続され、第２半導体素子がターンオンしたことに応じて第１ＳｉＣダイオード素子に生じる電圧変動を抑制する第１振動抑制回路を備えてよい。
（項目２）
半導体装置は、第２半導体素子に並列に接続される第２ＳｉＣダイオード素子を更に備えてよい。
（項目３）
第１振動抑制回路は、直列に接続した抵抗およびキャパシタを有してよい。
（項目４）
第１振動抑制回路は、１０ＭＨｚ以上の電圧変動を抑制してよい。
（項目５）
第１振動抑制回路は、１ＭＨｚ以上１００ＭＨｚ以下の電圧変動を抑制してよい。
（項目６）
キャパシタは、１００ｎＦ以下の容量を有してよい。
（項目７）
キャパシタは、１ｎＦ以上２０ｎＦ以下の容量を有してよい。
（項目８）
第１振動抑制回路が有する抵抗およびキャパシタの少なくとも一方は、弾性を有してよい。
（項目９）
半導体装置は、第１半導体素子、第２半導体素子、第１ＳｉＣダイオード素子、および第２ＳｉＣダイオード素子を収容する筐体を更に備えてよい。
筐体は、第１半導体素子における第２半導体素子とは反対側に接続され、第１の外部端子と接続されるべき第１端子を収容する、筐体の本体部分から突出した第１端子収容部と、第１半導体素子および第２半導体素子の間、または第２半導体素子における第１半導体素子とは反対側に接続され、第２の外部端子と接続されるべき第２端子を収容する、筐体の本体部分から突出した第２端子収容部と、を有してよい。
（項目１０）
第１振動抑制回路は、第１端子収容部および第２端子収容部における、第１の外部端子および第２の外部端子が接続される面に搭載されてよい。
（項目１１）
第１振動抑制回路は、第１端子収容部内の第１端子に対して第１の外部端子と共にネジ止めされると共に、第２端子収容部内の第２端子に対して第２の外部端子と共にネジ止めされてよい。
（項目１２）
第１振動抑制回路は、第１端子収容部および第２端子収容部における、第１の外部端子および第２の外部端子が接続される面に対して側方に位置する側面に搭載されてよい。
（項目１３）
第１振動抑制回路は、筐体の外側から筐体に取り付けられる付加基板を有してよい。
付加基板が第１端子収容部および第２端子収容部に対して固定されてよい。
（項目１４）
付加基板は、分離した第１部分基板および第２部分基板を含んでよい。
第１振動抑制回路は、直列に接続した抵抗およびキャパシタを有し、抵抗およびキャパシタの少なくとも一方は弾性を有し、第１部分基板および第２部分基板間を跨いで設けられてよい。
（項目１５）
第１振動抑制回路は、第１半導体素子における第２半導体素子とは反対側に接続される第１端子と第１半導体素子および第２半導体素子の間に接続される第２端子との間に接続されてよい。
（項目１６）
半導体装置は、第２半導体素子における第２端子側とは反対側に接続される第３端子と第２端子との間に設けられ、第１半導体素子がターンオンしたことに応じて第２ＳｉＣダイオード素子に生じる電圧変動を抑制する第２振動抑制回路を更に備えてよい。
（項目１７）
第１振動抑制回路は、第１半導体素子における第２半導体素子とは反対側に接続される第１端子と、第２半導体素子における第１半導体素子とは反対側に接続される第２端子との間に設けられてよい。
（項目１８）
半導体装置は、第１半導体素子、第１ＳｉＣダイオード素子、および第１振動抑制回路と並列に接続されたＲＣスナバ回路を更に備えてよい。
（項目１９）
ＲＣスナバ回路は、４００ｎＦ以上１０μＦ以下の容量を有するキャパシタを有してよい。
【０００６】
（項目２０）
直列に接続された第１半導体素子および第２半導体素子と、第１半導体素子に並列に接続される第１ＳｉＣダイオード素子とを有する半導体装置に付加される振動抑制装置は、半導体装置の筐体に対して取り付けられて第１半導体素子および第１ＳｉＣダイオード素子と並列に接続され、第２半導体素子がターンオンしたことに応じて第１ＳｉＣダイオード素子に生じる電圧変動を抑制してよい。
（項目２１）
振動抑制回路は、第１半導体素子および第１ＳｉＣダイオード素子と並列に接続される、直列に接続した抵抗およびキャパシタを有してよい。
（項目２２）
筐体は、第１半導体素子における第２半導体素子とは反対側に設けられ、第１の外部端子と接続されるべき第１端子を収容する、筐体の本体部分から突出した第１端子収容部と、第１半導体素子および第２半導体素子の間、または第２半導体素子における第１半導体素子とは反対側に設けられ、第２の外部端子と接続されるべき第２端子を収容する、筐体の本体部分から突出した第２端子収容部と、を有してよい。
当該振動抑制装置は、第１端子収容部および第２端子収容部における、第１の外部端子および第２の外部端子が接続される面、または、第１端子収容部および第２端子収容部における、第１の外部端子および第２の外部端子が接続される面に対して側方に位置する側面に搭載されてよい。
【０００７】
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００８】
【図１Ａ】半導体装置の構成を上面視において示す。
【図１Ｂ】半導体装置の構成を側面視において示す。
【図２】半導体装置の内部構成を示す。
【図３Ａ】振動抑制回路の構成を示す。
【図３Ｂ】変形例に係る振動抑制回路の構成を示す。
【図４Ａ】半導体装置の回路構成を示す。
【図４Ｂ】第１の変形例に係る半導体装置の回路構成を示す。
【図５】ターンオン時における電流及び電圧の過渡的変化を示す。
【図６Ａ】第２の変形例に係る半導体装置の回路構成を示す。
【図６Ｂ】第３の変形例に係る半導体装置の回路構成を示す。
【図６Ｃ】第４の変形例に係る半導体装置の回路構成を示す。
【発明を実施するための形態】
【０００９】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１０】
図１Ａ及び図１Ｂ並びに図２は、それぞれ、本実施形態に係る半導体装置１００の上面視及び側面視における構成並びに内部構成を示す。ここで、図１Ａにおける上下方向及び図１Ｂ並びに図２における前奥方向を縦方向、図１Ａ及び図１Ｂ並びに図２における左右方向を横方向、図１Ａにおける前奥方向及び図１Ｂ並びに図２における上下方向を高さ方向とする。半導体装置１００は、振動抑制回路を組み込むことによりスイッチ素子のターンオン時に発生し得る高周波ノイズを抑制すること、好ましくはさらに熱ストレス等のストレスに対して高い信頼性を有する振動抑制回路を構成することを目的とするものである。
【００１１】
半導体装置１００は、筐体１０、基板１３、半導体素子１４ａ及び１５ａ、ＳｉＣダイオード素子１４ｂ及び１５ｂ、外部端子１６〜１８、導電部材１６ａ〜１８ａ、外部端子１９、並びに振動抑制回路２０を備える。
【００１２】
なお、本明細書において、「接続」とは、特に断らない限り、通電可能に電気的に接続する意味を含むものとする。
【００１３】
筐体１０は、半導体装置１００の構成各部を内部に、ただし外部端子１９の上端を突出し、基板１３の下面を筐体１０の底面と面一に露出して封止するとともに、外部端子１６〜１８のそれぞれの上面を筐体１０の上面上に露出して固定する部材である。筐体１０は、例えばエポキシ樹脂のような熱硬化性樹脂を用いてモールド成形することで形成される本体１１及び端子収容体１２を含む。
【００１４】
なお、筐体１０は、モールド成形に限らず、内部空間にシリコーンゲル等のゲル充填材を充填することで半導体装置１００の構成各部を封止してもよい。また、基板１３の下面を筐体１０の底面から露出して構成各部を筐体１０内に封止するに限らず、基板１３を例えば銅等の金属材料からなる板状のベース部材上にはんだ等の接合材により接合し、ベース部材の周縁上に枠体を接着剤等により固定し、これを底面にベース部材を有する筐体１０として、その内部に構成各部を封止することとしてもよい。それにより、後述する半導体素子により発生した熱は、基板１３及びベース部材を介して半導体装置１００が実装される部材、すなわちヒートシンクに排熱される。
【００１５】
本体１１は、一軸方向（すなわち、横方向）を長手とする略直方体及びこの上面中央から上方に突出する略直方体状の突出部１１ｃを有する。本体１１の上面には、上面視において突出部１１ｃの中央から図面左方に延びる凹部１１ｂが形成されている。凹部１１ｂ内に、後述する端子収容体１２を挿入することができる。また、本体１１は、４つの角部に上面視において略正方形状の段部１１ａを有し、それぞれの段部１１ａに高さ方向に貫通する貫通孔１１ａ０が形成されている。貫通孔１１ａ０に上方からボルト等の固定具を差し入れることで、半導体装置１００を外部装置等に固定することができる。
【００１６】
突出部１１ｃは、凹部１１ｂ内に挿入される端子収容体１２とともに、一軸方向に溝部を介して連接する複数の端子収容部１１ｃ１〜１１ｃ３を構成する。突出部１１ｃは、３つの端子収容部１１ｃ１〜１１ｃ３に対応する凹部１１ｂ内の位置にそれぞれ後述する外部端子１６〜１８を収容する。ただし、外部端子１６〜１８は、側面視Ｕ字状を有し、中央に孔部１６０〜１８０が形成されたそれらの上面を上方に向け、Ｕ字の開口端を縦方向の一側に向け、これらの内側に端子収容体１２を横方向に挿通可能に凹部１１ｂ内に配置される。
【００１７】
端子収容体１２は、端子１６ｂ〜１８ｂを収容するとともに外部端子１６〜１８を固定する部材である。端子収容体１２は、本体１１の凹部１１ｂと同形状を有する、すなわち一軸方向を長手とする平板上に、３つの端子収容部１１ｃ１〜１１ｃ３に対応して一軸方向に溝部を介して連接する３つの凸部を有する。３つの凸部のそれぞれの上面中央には、例えば上面視六角形状の穴部１２１〜１２３が形成され、端子１６ｂ〜１８ｂの一例として同形状のナットが雌ネジを高さ方向に向けてそれぞれ収容されている。
【００１８】
複数（本実施形態では一例として３つ）の端子収容部１１ｃ１〜１１ｃ３は、上述の端子収容体１２を、本体１１の凹部１１ｂ内に収容された外部端子１６〜１８のそれぞれの内側を通して、凹部１１ｂ内を図面右方に挿入することで構成される。このとき、端子収容体１２に収容された端子（すなわち、ナット）１６ｂ〜１８ｂの雌ネジが、縦方向及び横方向に位置決めされて、外部端子１６〜１８の孔部１６０〜１８０と高さ方向に連通することとなる。それにより、固定具の一例であるボルト１７ｃ及び１８ｃを、後述する振動抑制回路２０の付加基板２１及び他の半導体装置等に接続するための導電板（不図示）を介し、外部端子１６〜１８の孔部１６０〜１８０を通して端子１６ｂ〜１８ｂの雌ネジに螺入することで、付加基板２１及び導電板を外部端子１６〜１８に着脱可能に接続するとともに筐体１０に取外し可能に固定することができる。
【００１９】
基板１３は、半導体素子等が搭載される平板上の部材であり、例えばＤＣＢ(Direct Copper Bonding)基板、ＡＭＢ(Active Metal Brazing)基板等を採用することができる。基板１３は、絶縁板１３ａ並びに回路層１３ｂ及び１３ｃを含む。絶縁板１３ａは、例えば窒化アルミニウム、窒化珪素、酸化アルミニウム等の絶縁性セラミックスから構成される板状部材である。回路層１３ｂ及び１３ｃは、例えば銅、アルミニウム等の導電性金属を用いて、それぞれ絶縁板１３ａの上面及び下面に設けられている。なお、回路層１３ｂは、半導体素子及び／又は導電部材に接続する配線パターン１３ｂ１〜１３ｂ４を含む。
【００２０】
半導体素子１４ａ及び１５ａは、それぞれ第１及び第２半導体素子の一例であり（第２及び第１半導体素子の一例でもよい）、例えばＳｉＣ等の化合物半導体からなるスイッチング素子であり、表面及び裏面のそれぞれに電極を有する縦型の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等を採用することができる。なお、半導体素子１４ａ及び１５ａは、縦型の素子に限らず、表面にのみ電極が設けられた横型の素子であってもよい。半導体素子１４ａ及び１５ａは、それぞれ、基板１３上の配線パターン１３ｂ１及び１３ｂ３上に搭載される。
【００２１】
半導体素子１４ａ及び１５ａは、ＩＧＢＴ（又はＭＯＳＦＥＴ）の場合に、表面にエミッタ電極（ソース電極）及びゲート電極、裏面にコレクタ電極（ドレイン電極）を有する。半導体素子１４ａ及び１５ａは、はんだ等の接合材により、それぞれ、裏面を配線パターン１３ｂ１及び１３ｂ３に接合することで基板１３上に固定される。
【００２２】
ＳｉＣダイオード素子１４ｂ及び１５ｂは、それぞれ第１及び第２ＳｉＣダイオード素子の一例であり（第２及び第１ＳｉＣダイオード素子の一例でもよい）、ＳｉＣからなる整流素子であり、一例として、表面及び裏面のそれぞれに電極を有する縦型のショットキーバリアダイオード（ＳＢＤ）を採用することができる。なお、ＳｉＣダイオード素子１４ｂ及び１５ｂは、縦型の素子に限らず、表面にのみ電極が設けられた横型の素子であってもよい。ＳｉＣダイオード素子１４ｂ及び１５ｂは、それぞれ、基板１３上の配線パターン１３ｂ１及び１３ｂ３上に搭載される。
【００２３】
ＳｉＣダイオード素子１４ｂ及び１５ｂは、表面にアノード電極及び裏面にカソード電極を有する。ＳｉＣダイオード素子１４ｂ及び１５ｂは、はんだ等の接合材により、それぞれ、裏面を配線パターン１３ｂ１及び１３ｂ３に接合することで基板１３上に固定される。それにより、ＳｉＣダイオード素子１４ｂ及び１５ｂのカソード電極は、それぞれ、半導体素子１４ａ及び１５ａのコレクタ電極に接続される。
【００２４】
また、ＳｉＣダイオード素子１４ｂ及び１５ｂのアノード電極は、例えば銅、アルミニウム等の導電性金属又は鉄アルミ合金等の導電性合金からなるワイヤ（不図示）を用いて、それぞれ、半導体素子１４ａ及び１５ａのエミッタ電極に接続される。それにより、ＳｉＣダイオード素子１４ｂ及び１５ｂは、それぞれ、半導体素子１４ａ及び１５ａに逆並列に接続されてスイッチング装置を構成する。また、半導体素子１５ａのエミッタ電極は、ワイヤ（不図示）を用いて、基板１３上の配線パターン１３ｂ１に接続される。それにより、逆並列に接続された半導体素子１５ａ及びＳｉＣダイオード素子１５ｂが逆並列に接続された半導体素子１４ａ及びＳｉＣダイオード素子１４ｂに直列に接続される。さらに、ＳｉＣダイオード素子１４ｂのアノード電極はワイヤ（不図示）を用いてさらに基板１３上の配線パターン１３ｂ２に接続され、半導体素子１４ａ及び１５ａのゲート電極はワイヤ（不図示）を用いて基板１３上の配線パターン１３ｂ４に接続される。
【００２５】
外部端子１６〜１８は、半導体素子１４ａ及び１５ａから出力される電流を導通して半導体装置１００外に出力するための端子であり、例えば銅、アルミニウム等の導電性金属の板状部材を側面視Ｕ字状に変形して形成される。外部端子１６〜１８は、先述のとおり、上面の中央にそれぞれ孔部１６０〜１８０が形成され、３つの端子収容部１１ｃ１〜１１ｃ３に対応する筐体１０の凹部１１ｂ内の位置に配置される。
【００２６】
導電部材１６ａ〜１８ａは、それぞれ、基板１３上の配線パターン１３ｂ１〜１３ｂ３と外部端子１６〜１８との間に設けられて、それらの間で半導体素子１４ａ及び１５ａから出力される電流を通電するための導電性の部材であり、一例として銅、アルミニウム等の導電性金属を用いて平板状又は円柱状に成形されている。
【００２７】
導電部材１６ａ〜１８ａは、それぞれの下端をはんだ等の接合材により又は超音波接合により配線パターン１３ｂ１〜１３ｂ３に接合することで基板１３上に立設され、それぞれの上端をはんだ、ロウ付け、又はカシメにより外部端子１６〜１８の下面に接続される。導電部材１６ａにより、半導体素子１４ａのコレクタ電極、ＳｉＣダイオード素子１４ｂのカソード電極、半導体素子１５ａのエミッタ電極、及びＳｉＣダイオード素子１５ｂのアノード電極が配線パターン１３ｂ１、ワイヤ（不図示）、及び端子１６ｂ介して外部端子１６に接続され、導電部材１７ａにより、半導体素子１４ａのエミッタ電極及びＳｉＣダイオード素子１４ｂのアノード電極が配線パターン１３ｂ２、ワイヤ（不図示）、及び端子１７ｂ介して外部端子１７に接続され、導電部材１８ａにより、半導体素子１５ａのコレクタ電極及びＳｉＣダイオード素子１５ｂのカソード電極が配線パターン１３ｂ３及び端子１８ｂ介して外部端子１８に接続される。
【００２８】
外部端子１９は、半導体装置１００外から半導体素子１４ａ及び１５ａに制御信号を入力する、また半導体素子１４ａ及び１５ａの出力信号を半導体装置１００外に出力するための端子である。外部端子１９は、例えば銅、アルミニウム等の導電性金属を用いて高さ方向を長手とする平板状に成形されている。外部端子１９は、４つの端子を含み、基板１３の配線パターン１３ｂ４上に立設され、筐体１０の上面から突出する。なお、配線パターン１３ｂ４は、ワイヤ（不図示）を介して半導体素子１４ａ及び１５ａのゲート電極及びエミッタ電極に接続されている。外部端子１９のうちの２つの端子は、配線パターン１３ｂ４及びワイヤ（不図示）を介して半導体素子１４ａ及び１５ａのゲート電極に接続されて、ゲート端子として機能する。また、外部端子１９のうちの残りの２つの端子は、配線パターン１３ｂ４及びワイヤ（不図示）を介して半導体素子１４ａ及び１５ａのエミッタ電極に接続されて、エミッタ端子として機能する。
【００２９】
図３Ａは、振動抑制回路２０の構成を上面視において示す。ＳｉＣ−ＳＢＤ等のＳｉＣ素子を搭載した半導体装置１００では、その動作が高速であることから、特にターンオン時に高周波のノイズが発生することがある。ノイズはＳｉＣ−ＳＢＤの接合容量に起因して例えば１０ＭＨｚ以上２０ＭＨｚ以下とより高周波であることから、装置内の寄生容量をほとんど減衰することなく通って装置外に漏洩するおそれがある。振動抑制回路２０は、そのような高周波のノイズ、すなわち半導体素子１５ａがターンオンしたことに応じてＳｉＣダイオード素子１４ｂに生じる電圧変動及び／又は半導体素子１４ａがターンオンしたことに応じてＳｉＣダイオード素子１５ｂに生じる電圧変動（例えば、高周波ノイズ）を抑制する。振動抑制回路２０は、付加基板２１、抵抗２３、及びキャパシタ２４を有する。
【００３０】
付加基板２１は、抵抗２３及びキャパシタ２４を搭載して、筐体１０の外部から振動抑制回路２０を筐体に取り付けるための平板状の部材であり、例えばＤＣＢ(Direct Copper Bonding)基板、ＡＭＢ(Active Metal Blazing)基板等を採用することができ、またプリント基板を採用することもできる。付加基板２１は、例えば窒化アルミニウム、窒化珪素、酸化アルミニウム等の絶縁性セラミックスを用いて板状に成形し、その表面に例えば銅、アルミニウム等の導電性金属を用いて互いに離間する３つの配線パターン２２ａ〜２２ｃを設けることで構成される。付加基板２１は、図面左右側のそれぞれに、固定具の一例であるボルト１７ｃ及び１８ｃを通すための貫通孔（不図示）が形成されている。
【００３１】
抵抗２３は、半導体装置１００から出力される高周波ノイズの電力を消費するための抵抗素子である。本実施形態では、抵抗２３は、２つの抵抗素子２３ａ及び２３ｂを並列接続して構成され、それらの両端がそれぞれ付加基板２１の配線パターン２２ａ及び２２ｂに接続される。ここで、抵抗２３、すなわち抵抗素子２３ａ及び２３ｂは、弾力を有する抵抗素材を用いて少なくとも微小変形可能な形状、例えば側面視Ｕ字状に成形し、その両端をそれぞれ異なる配線パターンに接続することとしてもよい。ここで、半導体装置１００内に大きな電流が過渡的に流れて熱ストレスが発生することで、或いは装置内の導電部材又は装置に接続される導電部材に大きな電流が過渡的に流れて磁場が発生し、その磁場により振動抑制回路２０が接続される外部端子１６〜１８にストレスが加わることがある。弾力を有する抵抗２３により、付加基板２１の機械的振動に対して柔軟に変形して振動を吸収することで、例えば抵抗素子２３ａ及び２３ｂの付加基板２１への良好な接合を維持して、機械的振動に対する振動抑制回路２０の信頼性を向上することができる。
【００３２】
キャパシタ２４は、半導体装置１００から出力される高周波ノイズの電力を吸収するための容量素子である。キャパシタ２４は、付加基板２１の配線パターン２２ｂ及び２２ｃ間に接続され、抵抗２３と直列に接続される。ここで、キャパシタ２４は、フィルム、紙等の弾力を有する誘電体を用いて少なくとも微小変形可能に形成されている。それにより、付加基板２１の機械的振動に対して柔軟に変形して振動を吸収することで、例えばキャパシタ２４の付加基板２１への良好な接合を維持して、機械的振動に対する振動抑制回路２０の信頼性を向上することができる。
【００３３】
ここで、キャパシタ２４は、例えば１００ｎＦ、より好ましくは１ｎＦ以上２０ｎＦ以下の容量を有する。抵抗２３は、例えば１Ω以上１０Ω以下の抵抗を有する。それにより、振動抑制回路２０は、１ＭＨｚ以上１００ＭＨｚの電圧変動、好ましくは１０ＭＨｚ以上の電圧変動、より好ましくは１０ＭＨｚ以上２０ＭＨｚ以下の電圧変動を抑制する。
【００３４】
振動抑制回路２０は、外部端子１７及び１８の上面が露出する筐体１０、すなわち端子収容部１１ｃ１及び１１ｃ２の上面上に搭載される。ここで、振動抑制回路２０は、先述のとおり、固定具の一例であるボルト１７ｃ及び１８ｃを、それぞれ、矩形状の座金２７及び２８を介し、さらに付加基板２１に設けられた貫通孔（不図示）、外部端子１７及び１８を他の半導体装置等に接続するための導電板（不図示）、並びに外部端子１７及び１８の孔部１７０及び１８０に通して、端子収容部１１ｃ２及び１１ｃ３を構成する端子収容体１２に収容された端子１７ｂ及び１８ｂの雌ネジに螺入してネジ止めすることで、導電板とともに外部端子１７及び１８の間に接続される。それにより、付加基板２１上の配線パターン２２ａ及び２２ｃがそれぞれボルト１７ｃ及び１８ｃにより外部端子１７及び１８に接続されて、これらの間に抵抗２３及びキャパシタ２４が直列接続される。
【００３５】
なお、振動抑制回路２０は、端子収容部１１ｃ１〜１１ｃ３を構成する筐体１０の突出部１１ｃ又は端子収容体１２の縦方向の一側の側面に搭載することとしてよい。係る場合、突出部１１ｃ又は端子収容体１２の側面に、例えば横方向に延びる凹部を設け、その内に端子収容部１１ｃ１〜１１ｃ３に対応して凹部１１ｂ内に収容された外部端子１６〜１８に接続する３つの配線並びに３つの配線のうちの任意の２つの間に直列に接続する抵抗素子及び容量素子を嵌入することで、振動抑制回路２０を構成してもよい。
【００３６】
上述の構成の振動抑制回路２０並びにこれを筐体１０に固定するボルト１７ｃ及び１８ｃ等の手段により、半導体装置１００の内部回路に対して適当な抵抗及び容量をそれぞれ有する振動抑制回路２０を選択して、筐体１０の端子収容部１１ｃ１〜１１ｃ３上又は端子収容部１１ｃ１〜１１ｃ３若しくは突出部１１ｃの側面に着脱可能に固定することができる。
【００３７】
図３Ｂは、変形例に係る振動抑制回路２０'の構成を上面視において示す。振動抑制回路２０'は、付加基板２１（２１ａ及び２１ｂ）、抵抗２３、並びにキャパシタ２４を有する。なお、先の振動抑制回路２０の構成各部と同じ又は対応する部材については同じ符号を付し、その説明を省略する。
【００３８】
付加基板２１は、互いに分離した第１部分基板２１ａ及び第２部分基板２１ｂを含む。第１部分基板２１ａは、振動抑制回路２０の付加基板２１と同様に構成することができる。ただし、表面に１つの配線パターン２２ａが設けられる。また、固定具の一例であるボルト１７ｃを通すための貫通孔（不図示）が形成されている。第２部分基板２１ａは、振動抑制回路２０の付加基板２１と同様に構成することができる。ただし、表面に互いに離間する２つの配線パターン２２ｂ及び２２ｃが設けられる。また、固定具の一例であるボルト１８ｃを通すための貫通孔（不図示）が形成されている。
【００３９】
抵抗２３は、本実施形態では２つの抵抗素子２３ａ及び２３ｂを並列に組み合わせて構成され、それらの両端がそれぞれ第１部分基板２１ａの配線パターン２２ａ及び第２部分基板２１ｂの配線パターン２２ｂに接続される。ここで、抵抗２３、すなわち抵抗素子２３ａ及び２３ｂは、弾力を有する抵抗素材を用いて少なくとも微小変形可能な形状、例えば側面視Ｕ字状に成形し、第１部分基板２１ａ及び第２部分基板２１ｂを跨いで設けられる。それにより、付加基板２１、すなわち第１部分基板２１ａ及び第２部分基板２１ｂの機械的振動に対して柔軟に変形して振動を吸収することで、例えば抵抗素子２３ａ及び２３ｂの付加基板２１への良好な接合を維持して、機械的振動に対する振動抑制回路２０'の信頼性を向上することができる。
【００４０】
キャパシタ２４は、第２部分基板２１ｂの配線パターン２２ｂ及び２２ｃ間に接続され、抵抗２３と直列に接続される。ここで、キャパシタ２４は、フィルム、紙等の弾力を有する誘電体を用いて少なくとも微小変形可能に形成されている。それにより、付加基板２１の機械的振動に対して柔軟に変形して振動を吸収することで、例えばキャパシタ２４の付加基板２１への良好な接合を維持して、機械的振動に対する振動抑制回路２０'の信頼性を向上することができる。
【００４１】
なお、抵抗２３を第１部分基板２１ａ及び第２部分基板２１ｂの間を跨いで設けることに代えて、キャパシタ２４をそれらの間を跨いで設けてもよい。振動抑制回路２０'を、振動抑制回路２０に代えて使用する又はこれとともに併用することもできる。
【００４２】
なお、付加基板２１において、第１部分基板２１ａ及び第２部分基板２１ｂを互いに分離するに限らず、例えばスリットを間に設けて部分的に分離し、その部分的に分離した第１部分基板２１ａ及び第２部分基板２１ｂの間を跨いで抵抗２３及び／又はキャパシタ２４を設けてもよい。
【００４３】
図４Ａは、半導体装置１００の回路構成を示す。半導体素子１４ａ及び１５ａは、配線パターン１３ｂ１〜１３ｂ３、ワイヤ（不図示）、及び導電部材１７ａ及び１８ａを介して外部端子１７及び１８の間に直列に接続されている。ＳｉＣダイオード素子１４ｂは、配線パターン１３ｂ１及びワイヤ（不図示）を介して半導体素子１４ａに並列に接続され、ＳｉＣダイオード素子１５ｂは、配線パターン１３ｂ３及びワイヤ（不図示）を介して半導体素子１５ａに並列に接続されている。また、振動抑制回路２０は、外部端子１７及び１８の間に、半導体素子１４ａ及び１５ａ（並びにＳｉＣダイオード素子１４ｂ及び１５ｂ）と並列に接続されている。
【００４４】
半導体装置１００において、半導体素子１４ａ及び１５ａは、外部端子１９、配線パターン１３ｂ４、及びワイヤ（不図示）を介して制御信号（これに含まれるスイッチング信号）がそれぞれのゲート電極に入力されることでオンオフされて、外部端子１８から外部端子１６又は外部端子１６から外部端子１７に電流を通す又は止める。また、振動抑制回路２０は、半導体素子１５ａがターンオンしたことに応じてＳｉＣダイオード素子１４ｂに生じる電圧変動及び／又は半導体素子１４ａがターンオンしたことに応じてＳｉＣダイオード素子１５ｂに生じる電圧変動（例えば、高周波ノイズ）を抑制する。
【００４５】
なお、振動抑制回路２０は、半導体素子１４ａ及び１５ａ（並びにＳｉＣダイオード素子１４ｂ及び１５ｂ）に対して共通に設けるに限らず、半導体素子１４ａ（及びＳｉＣダイオード素子１４ｂ）並びに半導体素子１５ａ（及びＳｉＣダイオード素子１５ｂ）のそれぞれに対して個別に設けてもよい。
【００４６】
図４Ｂは、第１の変形例に係る半導体装置１１０の回路構成を示す。半導体素子１４ａ及び１５ａ並びにＳｉＣダイオード素子１４ｂ及び１５ｂは、半導体装置１００と同様に外部端子１７及び１８の間に接続されている。これに対して、２つの振動抑制回路２０の一方が、外部端子１６及び１７の間に半導体素子１４ａ（及びＳｉＣダイオード素子１４ｂ）と並列に接続され、他方が外部端子１６及び１８の間に半導体素子１５ａ（及びＳｉＣダイオード素子１５ｂ）と並列に接続されている。
【００４７】
半導体装置１１０において、外部端子１６及び１７の間に接続された振動抑制回路２０は、半導体素子１５ａがターンオンしたことに応じてＳｉＣダイオード素子１４ｂに生じる電圧変動を抑制し、外部端子１６及び１８の間に接続された振動抑制回路２０は、半導体素子１４ａがターンオンしたことに応じてＳｉＣダイオード素子１５ｂに生じる電圧変動を抑制する。
【００４８】
なお、変形例に係る半導体装置１１０において、半導体素子１４ａ（及びＳｉＣダイオード素子１４ｂ）並びに半導体素子１５ａ（及びＳｉＣダイオード素子１５ｂ）のそれぞれに対して振動抑制回路２０を設けるに限らず、一方にのみ設けることとしてもよい。
【００４９】
図５は、半導体装置１００及び１１０において、半導体装置のターンオン時における電流及び電圧の過渡応答試験の結果を示す。ここで、半導体装置１００の振動抑制回路２０において、抵抗２３の抵抗２．５Ω及びキャパシタ２４の容量１１ｎＦとした。これを、実施例１とする。また、半導体装置１１０の振動抑制回路２０において、抵抗２３の抵抗６．８Ω及びキャパシタ２４の容量５．２ｎＦとした。これを、実施例２とする。また、振動抑制回路２０を含まない半導体装置１００を比較例とする。過渡応答試験では、振動抑制回路２０を含まない半導体装置１００（比較例）、半導体装置１００（実施例１）、及び半導体装置１１０（実施例２）のそれぞれにおいて、外部端子１６及び１８間に配線インダクタンス並びに外部端子１７及び１８間に電圧源をそれぞれ接続し、半導体素子１４ａをオンした際に、これを通電して外部端子１７から出力される電流ＩＣ並びに外部端子１６及び１８間に加わる電圧ＶＣＥの過渡応答特性を測定した。
【００５０】
比較例において、半導体素子１４ａがオンすると、電流ＩＣは、徐々に増加しておよそ２８０ｎｓにてピークを呈して減少に転じ、およそ３３０ｎｓにてディップを呈して再度増加に転じ、およそ３７０ｎｓにて再度ピークを呈して減少に転じ、以降、８０ｎｓ以上１００ｎｓ以下の周期で増減（すなわち、振動）を繰り返して飽和する。一方、電圧ＶＣＥは、およそ２８０ｎｓから急激に増加して、およそ３２０ｎｓにてピークを呈して減少に転じ、およそ３７０ｎｓにてディップを呈して再度増加に転じ、及び４３０ｎｓにて再度ピークを呈して減少に転じ、以降、８０ｎｓ以上１００ｎｓ以下の周期で増減（すなわち、１０ＭＨｚ以上１２．５ＭＨｚ以下で振動）を繰り返して飽和する。ここで、電流ＩＣ及び電圧ＶＣＥの振動は、おおよそ１２００ｎｓで減衰する。
【００５１】
実施例１において、半導体素子１４ａがオンすると、電流ＩＣは、徐々に増加しておよそ２８０ｎｓにてピークを呈して減少に転じ、およそ３３０ｎｓにてディップを呈して再度増加に転じ、およそ３５０ｎｓにてほぼ一定になる。一方、電圧ＶＣＥは、およそ２８０ｎｓから急激に増加して、およそ３２０ｎｓにてピークを呈して減少に転じ、およそ３８０ｎｓにてディップを呈して再度増加に転じ、以降、徐々に増加して飽和する。ここで、電流ＩＣ及び電圧ＶＣＥの振動は、比較例１に対して小さく、おおよそ１００ｎｓ程度で減衰する。
【００５２】
実施例２において、半導体素子１４ａがオンすると、電流ＩＣは、徐々に増加しておよそ２６０ｎｓにてピークを呈して減少に転じ、およそ３１５ｎｓにてディップを呈して再度増加に転じ、およそ３５０ｎｓにて再度ピークを呈して減少に転じ、以降、５０ｎｓ程度の短い周期で微小な増減（すなわち、微小振動）を繰り返して飽和する。一方、電圧ＶＣＥは、およそ２８０ｎｓから急激に増加して、およそ３１０ｎｓにてピークを呈して減少に転じ、およそ３７０ｎｓにてディップを呈して再度増加に転じ、以降、５０ｎｓ程度の短い周期で微小に増減（すなわち、微小振動）を繰り返して飽和する。ここで、電流ＩＣ及び電圧ＶＣＥの振動は、比較例１に対して小さく、しかし実施例１に対して大きく、おおよそ３００ｎｓで減衰する。
【００５３】
なお、実施例１及び２において、振動抑制回路２０による電力損失はほとんど確認できなかった。
【００５４】
上述の半導体装置１００及び１１０における半導体装置のターンオンに対する電流及び電圧の過渡応答試験の結果より、半導体装置１００及び１１０のいずれにおいても振動抑制回路２０により、半導体素子のターンオン時における高周波の電流及び電圧変動を抑制できることが確認できた。つまり、振動抑制回路２０は、従来のＲＣスナバと比較してより高周波（例えば１０ＭＨｚ以上２０ＭＨｚ以下）のノイズを抑えることができる。
【００５５】
なお、本実施形態の半導体装置１００及び第１の変形例に係る半導体装置１１０において、振動抑制回路２０に並列にＲＣスナバ回路を接続してもよい。
【００５６】
図６Ａは、第２の変形例に係る半導体装置１２０の回路構成を示す。半導体装置１００と同様に、半導体素子１４ａ及び１５ａ並びにＳｉＣダイオード素子１４ｂ及び１５ｂが外部端子１７及び１８の間に接続され、これらに並列に振動抑制回路２０が外部端子１７及び１８の間に接続されている。これに対して、さらに、振動抑制回路２０と並列にＲＣスナバ回路３０が接続されている。
【００５７】
ＲＣスナバ回路３０は、直列に接続された抵抗３３及びキャパシタ３４を有する。キャパシタ３４は、例えば４００ｎＦ以上１０μＦ以下の容量を有する。抵抗３３は、例えば１００Ω以上の抵抗を有する。それにより、ＲＣスナバ回路３０は、半導体素子１４ａ又は１５ａがターンオフする際の急激な電流変化（ｄｉ／ｄｔ）により装置内の配線インダクタンス（Ｌ）に発生するサージ電圧（Ｌｄｉ／ｄｔ）を吸収する。なお、ＲＣスナバ回路３０と比較すると、先述の振動抑制回路２０ではこのサージ電圧を吸収する能力は低い。
【００５８】
なお、直列に接続された抵抗３３及びキャパシタ３４を有するＲＣスナバ回路３０に代えて、キャパシタのみを有するＣ一括スナバ回路を用いてもよい。
【００５９】
図６Ｂは、第３の変形例に係る半導体装置１３０の回路構成を示す。半導体装置１００と同様に、半導体素子１４ａ及び１５ａ並びにＳｉＣダイオード素子１４ｂ及び１５ｂが外部端子１７及び１８の間に接続され、これらに並列に振動抑制回路２０が外部端子１７及び１８の間に接続されている。これに対して、さらに、振動抑制回路２０と並列にＣ一括スナバ回路４０が接続されている。
【００６０】
Ｃ一括スナバ回路４０は、キャパシタ４４を有する。キャパシタ４４は、例えば４００ｎＦ以上１０μＦ以下の容量を有する。それにより、ＲＣスナバ回路３０と同様に、半導体素子１４ａ又は１５ａがターンオフする際にこれらに加わるサージ電圧を吸収することができる。
【００６１】
図６Ｃは、第４の変形例に係る半導体装置１４０の回路構成を示す。半導体装置１１０と同様に、半導体素子１４ａ及び１５ａ並びにＳｉＣダイオード素子１４ｂ及び１５ｂが外部端子１７及び１８の間に接続され、２つの振動抑制回路２０の一方が、外部端子１６及び１７の間に半導体素子１４ａ（及びＳｉＣダイオード素子１４ｂ）と並列に接続され、他方が外部端子１６及び１８の間に半導体素子１５ａ（及びＳｉＣダイオード素子１５ｂ）と並列に接続されている。これに対して、さらに、一方の振動抑制回路２０と並列に２つのＲＣスナバ回路３０の一方が外部端子１６及び１７の間に接続され、他方の振動抑制回路２０と並列に２つのＲＣスナバ回路３０の他方が外部端子１６及び１８の間に接続されている。
【００６２】
２つのＲＣスナバ回路３０は、半導体装置１２０におけるＲＣスナバ回路３０と同様に構成される。半導体装置１４０において、外部端子１６及び１７の間に接続されたＲＣスナバ回路３０は、半導体素子１４ａがターンオフする際にこれに加わるサージ電圧を吸収する。外部端子１６及び１８の間に接続されたＲＣスナバ回路３０は、半導体素子１５ａがターンオフする際にこれに加わるサージ電圧を吸収する。
【００６３】
なお、第４の変形例に係る半導体装置１４０において、２つのＲＣスナバ回路３０の少なくとも一方に代えてＣ一括スナバ回路４０を用いてもよい。
【００６４】
なお、本実施形態に係る半導体装置１００では、振動抑制回路２０を筐体１０（すなわち、端子収容部１１ｃ１〜１１ｃ３）上に固定することとしたが、これに代えて、半導体素子１４ａ及び１５ａを搭載する基板１３上に組み込んでもよい。
【００６５】
なお、本実施形態に係る半導体装置１００及び変形例に係る半導体装置１１０〜１４０では、２つの半導体素子１４ａ及び１５ａを含むこととしたが、例えば、半導体素子１４ａを複数直列及び／又は並列に外部端子１６及び１７間に接続してもよいし、半導体素子１５ａを複数直列及び／又は並列に外部端子１６及び１８間に接続してもよい。同様に、ＳｉＣダイオード素子１４ｂを複数直列及び／又は並列に外部端子１６及び１７間に接続してもよいし、ＳｉＣダイオード素子１５ｂを複数直列及び／又は並列に外部端子１６及び１８間に接続してもよい。
【００６６】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【００６７】
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【００６８】
１０…筐体、１１…本体、１１ａ…段部、１１ａ０…貫通孔、１１ｂ…凹部、１１ｃ…突出部、１１ｃ１〜１１ｃ３…端子収容部、１２…端子収容体、１２１〜１２３…穴部、１３…基板、１３ａ…絶縁板、１３ｂ…回路層、１３ｂ１〜１３ｂ４…配線パターン、１３ｃ…回路層、１４ａ…半導体素子、１４ｂ…ＳｉＣダイオード素子、１５ａ…半導体素子、１５ｂ…ＳｉＣダイオード素子、１６…外部端子、１６０…孔部、１６ａ…導電部材、１６ｂ…端子、１７…外部端子、１７０…孔部、１７ａ…導電部材、１７ｂ…端子、１７ｃ…ボルト、１８…外部端子、１８０…孔部、１８ａ…導電部材、１８ｂ…端子、１８ｃ…ボルト、１９…外部端子、２０，２０'…振動抑制回路、２１…付加基板、２１ａ…第１部分基板、２１ｂ…第２部分基板、２２ａ〜２２ｃ…配線パターン、２３…抵抗、２３ａ，２３ｂ…抵抗素子、２４…キャパシタ、２７…座金、３０…ＲＣスナバ回路、３３…抵抗、３４…キャパシタ、４０…Ｃ一括スナバ回路、４４…キャパシタ、１００，１１０，１２０，１３０，１４０…半導体装置。
【図１Ａ】
2018012122.tif 000003
【図１Ｂ】
2018012122.tif 000004
【図２】
2018012122.tif 000005
【図３Ａ】
2018012122.tif 000006
【図３Ｂ】
2018012122.tif 000007
【図４Ａ】
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【図４Ｂ】
2018012122.tif 000009
【図５】
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【図６Ａ】
2018012122.tif 000011
【図６Ｂ】
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【図６Ｃ】
2018012122.tif 000013
【手続補正書】
【提出日】平成29年11月8日(2017.11.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
直列に接続された第１半導体素子（１４ａ）および第２半導体素子（１５ａ）と、
前記第１半導体素子（１４ａ）に並列に接続される第１ＳｉＣダイオード素子（１４ｂ）と、
前記第１半導体素子（１４ａ）および前記第１ＳｉＣダイオード素子（１４ｂ）と並列に接続され、前記第２半導体素子（１５ａ）がターンオンしたことに応じて前記第１ＳｉＣダイオード素子（１４ｂ）に生じる電圧変動を抑制する第１振動抑制回路（２０）と、
を備え、前記第１振動抑制回路（２０）は、直列に接続した抵抗（２３）およびキャパシタ（２４）を有し、前記抵抗（２３）および前記キャパシタ（２４）の少なくとも一方は、弾性を有する、半導体装置（１００）。
【請求項２】
前記第２半導体素子（１５ａ）に並列に接続される第２ＳｉＣダイオード素子（１５ｂ）を更に備える請求項１に記載の半導体装置（１００）。
【請求項３】
（削除）
【請求項４】
前記第１振動抑制回路（２０）は、１０ＭＨｚ以上の前記電圧変動を抑制する請求項１または２に記載の半導体装置（１００）。
【請求項５】
前記第１振動抑制回路（２０）は、１ＭＨｚ以上１００ＭＨｚ以下の前記電圧変動を抑制する請求項４に記載の半導体装置（１００）。
【請求項６】
前記キャパシタ（２４）は、１００ｎＦ以下の容量を有する請求項１から５のいずれか一項に記載の半導体装置（１００）。
【請求項７】
前記キャパシタ（２４）は、１ｎＦ以上２０ｎＦ以下の容量を有する請求項６に記載の半導体装置（１００）。
【請求項８】
（削除）
【請求項９】
前記第１半導体素子（１４ａ）、前記第２半導体素子（１５ａ）、前記第１ＳｉＣダイオード素子（１４ｂ）、および前記第２ＳｉＣダイオード素子（１５ｂ）を収容する筐体（１１）を更に備え、
前記筐体（１１）は、
前記第１半導体素子（１４ａ）における前記第２半導体素子（１５ａ）とは反対側に接続され、第１の外部端子（１８）と接続されるべき第１端子（１８ｂ）を収容する、前記筐体（１１）の本体部分から突出した第１端子収容部（１１ｃ３）と、
前記第１半導体素子（１４ａ）および前記第２半導体素子（１５ａ）の間、または前記第２半導体素子（１５ａ）における前記第１半導体素子（１４ａ）とは反対側に接続され、第２の外部端子（１７）と接続されるべき第２端子（１７ｂ）を収容する、前記筐体（１１）の本体部分から突出した第２端子収容部（１１ｃ２）と、
を有する
請求項２から７のいずれか一項に記載の半導体装置（１００）。
【請求項１０】
前記第１振動抑制回路（２０）は、前記第１端子収容部（１１ｃ３）および前記第２端子収容部（１１ｃ２）における、前記第１の外部端子（１８）および前記第２の外部端子（１７）が接続される面に搭載される請求項９に記載の半導体装置（１００）。
【請求項１１】
前記第１振動抑制回路（２０）は、前記第１端子収容部（１１ｃ３）内の第１端子（１８ｂ）に対して前記第１の外部端子（１８）と共にネジ止めされると共に、前記第２端子収容部（１１ｃ２）内の第２端子（１７ｂ）に対して前記第２の外部端子（１７）と共にネジ止めされる請求項１０に記載の半導体装置（１００）。
【請求項１２】
前記第１振動抑制回路（２０）は、前記第１端子収容部（１１ｃ３）および前記第２端子収容部（１１ｃ２）における、前記第１の外部端子（１８）および前記第２の外部端子（１７）が接続される面に対して側方に位置する側面に搭載される請求項９に記載の半導体装置（１００）。
【請求項１３】
前記第１振動抑制回路（２０）は、前記筐体（１１）の外側から前記筐体（１１）に取り付けられる付加基板（２１）を有し、
前記付加基板（２１）が前記第１端子収容部（１１ｃ３）および前記第２端子収容部（１１ｃ２）に対して固定される
請求項９から１２のいずれか一項に記載の半導体装置（１００）。
【請求項１４】
前記付加基板（２１）は、分離した第１部分基板（２１ａ）および第２部分基板（２１ｂ）を含み、
前記第１振動抑制回路（２０）は、
直列に接続した抵抗（２３）およびキャパシタ（２４）を有し、
前記抵抗（２３）および前記キャパシタ（２４）の少なくとも一方は弾性を有し、前記第１部分基板（２１ａ）および前記第２部分基板間（２１ｂ）を跨いで設けられる
請求項１３に記載の半導体装置（１００）。
【請求項１５】
前記第１振動抑制回路（２０）は、前記第１半導体素子（１４ａ）における前記第２半導体素子（１５ａ）とは反対側に接続される第１端子（１８ｂ）と前記第１半導体素子（１４ａ）および前記第２半導体素子（１５ａ）の間に接続される第２端子（１７ｂ）との間に接続される請求項２から１４のいずれか一項に記載の半導体装置（１１０）。
【請求項１６】
前記第２半導体素子（１５ａ）における前記第２端子（１７ｂ）側とは反対側に接続される第３端子（１６ｂ）と前記第２端子（１７ｂ）との間に設けられ、前記第１半導体素子（１４ａ）がターンオンしたことに応じて前記第２ＳｉＣダイオード素子（１５ｂ）に生じる電圧変動を抑制する第２振動抑制回路（２０）を更に備える請求項１５に記載の半導体装置（１１０）。
【請求項１７】
前記第１振動抑制回路（２０）は、前記第１半導体素子（１４ａ）における前記第２半導体素子（１４ａ）とは反対側に接続される第１端子（１８ｂ）と、前記第２半導体素子（１５ａ）における前記第１半導体素子（１４ａ）とは反対側に接続される第２端子（１７ｂ）との間に設けられる請求項２から１４のいずれか一項に記載の半導体装置（１００）。
【請求項１８】
前記第１半導体素子（１４ａ）、前記第１ＳｉＣダイオード素子（１４ｂ）、および前記第１振動抑制回路（２０）と並列に接続されたＲＣスナバ回路（３０）を更に備える請求項１から１７のいずれか一項に記載の半導体装置（１２０，１４０）。
【請求項１９】
前記ＲＣスナバ回路（３０）は、４００ｎＦ以上１０μＦ以下の容量を有するキャパシタ（３４）を有する請求項１８に記載の半導体装置（１２０，１４０）。
【請求項２０】
直列に接続された第１半導体素子（１４ａ）および第２半導体素子（１５ａ）と、前記第１半導体素子（１４ａ）に並列に接続される第１ＳｉＣダイオード素子（１４ｂ）とを有する半導体装置に付加される振動抑制装置であって、
前記半導体装置の筐体（１１）に対して取り付けられて前記第１半導体素子（１４ａ）および前記第１ＳｉＣダイオード素子（１４ｂ）と並列に接続され、前記第２半導体素子（１５ａ）がターンオンしたことに応じて前記第１ＳｉＣダイオード素子（１４ｂ）に生じる電圧変動を抑制する振動抑制回路（２０）
を備え、前記振動抑制回路（２０）は、直列に接続した抵抗（２３）およびキャパシタ（２４）を有し、前記抵抗（２３）および前記キャパシタ（２４）の少なくとも一方は、弾性を有する、振動抑制装置。
【請求項２１】
（削除）
【請求項２２】
前記筐体（１１）は、
前記第１半導体素子（１４ａ）における前記第２半導体素子（１５ａ）とは反対側に設けられ、第１の外部端子（１８）と接続されるべき第１端子（１８ｂ）を収容する、前記筐体（１１）の本体部分から突出した第１端子収容部（１１ｃ３）と、
前記第１半導体素子（１４ａ）および前記第２半導体素子（１５ａ）の間、または前記第２半導体素子（１５ａ）における前記第１半導体素子（１４ａ）とは反対側に設けられ、第２の外部端子（１７）と接続されるべき第２端子（１７ｂ）を収容する、前記筐体（１１）の本体部分から突出した第２端子収容部（１１ｃ２）と、
を有し、
当該振動抑制装置は、前記第１端子収容部（１１ｃ３）および前記第２端子収容部（１１ｃ２）における、前記第１の外部端子（１８）および前記第２の外部端子（１７）が接続される面、または、前記第１端子収容部（１１ｃ３）および前記第２端子収容部（１１ｃ２）における、前記第１の外部端子（１８）および前記第２の外部端子（１７）が接続される面に対して側方に位置する側面に搭載される
請求項２０に記載の振動抑制装置。
【国際調査報告】
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