(57)【要約】【課題】適切な位相補償容量を有する表示ドライバ、表示装置、ＩＣチップを提供すること。【解決手段】本実施の形態にかかる表示ドライバ１０は、ＩＣチップ１１と、表示パネル２０に接続される複数の出力端子４１を有し、ＩＣチップ１１を搭載するパッケージ基板１２と、パッケージ基板１２に設けられ、パッケージ基板１２の第１の出力端子４１とＩＣチップ１１の第１の端子とを接続する第１のパッケージ配線４２と、を備えている。そして、ＩＣチップ１１が、第１のパッケージ配線４２と接続する第１の位相補償容量５３と、第１のパッケージ配線４２よりも短い配線長の第２のパッケージ配線４２と接続する第２の位相補償容量５３とを備え、第２の位相補償容量５３は、第１の位相補償容量よりも小さい容量値を有している。【選択図】図２
2014137433.tif 000002
【特許請求の範囲】
【請求項１】
ＩＣチップと、
表示パネルに接続される複数の出力端子を有し、前記ＩＣチップを搭載するパッケージ基板と、
前記パッケージ基板に設けられ、前記パッケージ基板の第１の出力端子と前記ＩＣチップの第１の端子とを接続する第１のパッケージ配線と、
前記ＩＣチップに内蔵され、前記第１のパッケージ配線と接続する第１の位相補償容量と、
前記第１のパッケージ配線よりも短い配線長で前記パッケージ基板に設けられ、前記パッケージ基板の第２の出力端子と前記ＩＣチップの第２の端子とを接続する第２のパッケージ配線と、
前記第１の位相補償容量よりも大きい容量値を有し、前記ＩＣチップに内蔵され、前記２のパッケージ配線と接続する第２の位相補償容量と、を備えた表示ドライバ。
【請求項２】
前記ＩＣチップが、
前記パッケージ基板の入力端子が配置された信号入力側に配置された第１の出力回路と、
前記パッケージ基板の出力端子が配置された信号出力側に配置された第２の出力回路と、を備え、
前記第１の出力回路には、前記第１の位相補償容量が設けられ、
前記第２の出力回路には、前記第２の位相補償容量が設けられている請求項１に記載の表示ドライバ。
【請求項３】
前記ＩＣチップが、
前記第１の出力回路を含む複数の出力回路を有し、前記信号入力側に配列された入力側出力回路群と、
前記第２の出力回路を含む複数の出力回路を有し、前記信号出力側に配列された出力側出力回路群と、を備え、
前記入力側出力回路群及び前記出力側出力回路群に含まれる複数の出力回路には、それぞれ位相補償容量が設けられている請求項２に記載の表示ドライバ。
【請求項４】
前記入力側出力回路群に含まれる複数の出力回路の位相補償容量はほぼ同じ容量値を有しており、
前記出力側出力回路群に含まれる複数の出力回路の位相補償容量はほぼ同じ容量値を有している請求項３に記載の表示ドライバ。
【請求項５】
前記信号入力側から前記信号出力側に向かう方向において、前記第１の出力回路の大きさが前記第２の出力回路よりも小さくなっている請求項３に記載の表示ドライバ。
【請求項６】
前記パッケージ基板には、前記第１及び第２のパッケージ配線を含み、複数の位相補償容量に対応した複数のパッケージ配線が設けられ、
前記複数のパッケージ配線の配線長に応じて、前記複数の位相補償容量の面積が異なっている請求項３に記載の表示ドライバ。
【請求項７】
前記信号入力側から前記信号出力側に向かう方向における前記位相補償容量の大きさが変化することで、前記複数の位相補償容量の面積が異なっている請求項６に記載の表示ドライバ。
【請求項８】
前記信号入力側から前記信号出力側に向かう方向と直交する方向において、複数の前記出力回路の大きさがほぼ同じになっている請求項７に記載の表示ドライバ。
【請求項９】
前記信号入力側から前記信号出力側に向かう方向と直交する方向における前記位相補償容量の大きさが変化することで、前記複数の位相補償容量の面積が異なっている請求項６に記載の表示ドライバ。
【請求項１０】
前記入力側出力回路群に含まれる複数の出力回路の位相補償容量は異なる容量値を有しており、
前記出力側出力回路群に含まれる複数の出力回路の位相補償容量はほぼ同じ容量値を有している請求項６に記載の表示ドライバ。
【請求項１１】
前記信号入力側から前記信号出力側に向かう方向において、前記第１の出力回路の大きさが前記第２の出力回路よりも小さくなっており、
前記信号入力側から前記信号出力側に向かう方向において、前記出力側出力回路群に含まれる複数の出力回路の大きさが異なっている請求項１０に記載の表示ドライバ。
【請求項１２】
前記信号入力側から前記信号出力側に向かう方向において、前記第１の出力回路の大きさが前記第２の出力回路よりも小さくなっており、
前記信号入力側から前記信号出力側に向かう方向と直交する方向において、前記出力側出力回路群に含まれる複数の出力回路の位相補償容量の大きさが異なっている請求項１０に記載の表示ドライバ。
【請求項１３】
前記出力側出力回路群に含まれる複数の出力回路では、前記信号入力側から前記信号出力側に向かう方向と直交する方向において、前記ＩＣチップの両端に位置する前記出力回路の前記位相補償容量が、前記ＩＣチップの中央に位置する前記出力回路の前記位相補償容量よりも小さい容量値を有している請求項１０に記載の表示ドライバ。
【請求項１４】
表示信号を出力する複数の端子と、
前記複数の端子に含まれる第１の端子に接続された第１の位相補償容量と、
前記複数の端子に含まれる第２の端子に接続され、前記第１の位相補償容量と異なる容量値を有する第２の位相補償容量と、を備えたＩＣチップ。
【請求項１５】
平面視において、前記ＩＣチップの対向する２辺のうち、一方の辺側に配置された第１の出力回路と、
平面視において、前記ＩＣチップの対向する２辺のうち、他方の辺側に配置された第２の出力回路と、を備え、
前記第１の出力回路には、前記第１の位相補償容量が設けられ、
前記第２の出力回路には、前記第２の位相補償容量が設けられている請求項１４に記載のＩＣチップ。
【請求項１６】
前記第１の出力回路を含む複数の出力回路を有し、前記一方の辺側に配列された第１の出力回路群と、
前記第２の出力回路を含む複数の出力回路を有し、前記他方の辺側に配列された第２の出力回路群と、を備え、
前記第１の出力回路群及び前記第２の出力回路群に含まれる複数の出力回路には、それぞれ位相補償容量が設けられている請求項１５に記載のＩＣチップ。
【請求項１７】
前記第１の出力回路群に含まれる複数の出力回路の位相補償容量はほぼ同じ容量値を有しており、
前記第２の出力回路群に含まれる複数の出力回路の位相補償容量はほぼ同じ容量値を有している請求項１６に記載のＩＣチップ。
【請求項１８】
前記一方の辺と直交する方向において、前記第１の出力回路の大きさが前記第２の出力回路よりも小さくなっている請求項１６に記載のＩＣチップ。
【請求項１９】
前記一方の辺と直交する方向において、前記位相補償容量の大きさが変化することで、複数の前記位相補償容量の面積が異なっている請求項１６に記載のＩＣチップ。
【請求項２０】
前記ＩＣチップが、
前記表示領域と反対側の信号入力側に配置された第１の出力回路と、
前記表示領域側となる信号出力側に配置された第２の出力回路と、を備え、
前記第１の出力回路には、前記第１の位相補償容量が設けられ、
前記第２の出力回路には、前記第２の位相補償容量が設けられている請求項２６に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示ドライバ、表示装置、及びＩＣチップに関する。
【背景技術】
【０００２】
特許文献１には、表示装置の駆動方法が開示されている。特許文献１では、演算増幅器に位相補償容量を設けている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−７８９８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、表示ドライバ（表示駆動回路）に位相補償容量を設ける場合、出力回路の発信を防止する必要がある。しかしながら、特許文献１には、適切な位相補償容量を設定する手法については開示されていない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
一実施の形態によれば、表示ドライバは、第１のパッケージ配線と、前記第１のパッケージ配線と接続する第１の位相補償容量と、前記第１のパッケージ配線よりも短い配線長の第２のパッケージ配線と、前記第１の位相補償容量よりも小さい容量値を有し、前記２のパッケージ配線と接続する第２の位相補償容量と、を備えている。
【発明の効果】
【０００６】
前記一実施の形態によれば、適切な位相補償容量を設定することができる。
【図面の簡単な説明】
【０００７】
【図１】本実施の形態にかかる表示装置の構成を示す全体図である。
【図２】本実施の形態にかかる表示ドライバの構成を模式的に示す図である。
【図３】実施の形態１にかかるＩＣチップに設けられた位相補償容量を模式的に示す図である。
【図４】比較例にかかるＩＣチップに設けられた位相補償容量を模式的に示す図である。
【図５】ＩＣチップに設けられた出力回路を模式的に示す図である。
【図６】ＩＣチップの構成を模式的に示すブロック図である。
【図７】実施の形態２にかかるＩＣチップに設けられた位相補償容量を模式的に示す図である。
【図８】実施の形態３にかかるＩＣチップに設けられた位相補償容量を模式的に示す図である。
【図９】実施の形態４にかかる表示ドライバの構成を模式的に示す図である。
【図１０】実施の形態４にかかるＩＣチップに設けられた位相補償容量を模式的に示す図である。
【図１１】実施の形態５にかかるＩＣチップに設けられた位相補償容量を模式的に示す図である。
【発明を実施するための形態】
【０００８】
以下、本実施の形態について図面を参照して説明する。以下の説明において、同一の符号が付されたものは実質的に同様の内容を示している。
【０００９】
実施の形態１．
本実施の形態にかかる表示装置について、図１を用いて説明する。図１は、表示装置の構成を模式的に示す図である。なお、説明の明確化のため、ＸＹの直交座標系を図示している。図１において、左右方向がＸ方向となっており、上下方向がＹ方向となっている。したがって、
【００１０】
表示装置１００は、表示ドライバ１０、スキャンドライバ１５、コントローラ１８、及び表示パネル２０を備えている。表示パネル２０は、例えば、液晶表示パネルや有機ＥＬ表示パネルである。表示ドライバ１０は、ＩＣチップ１１とパッケージ基板１２とを備えている。スキャンドライバ１５は、ＩＣチップ１３とパッケージ基板１４とを備えている。表示ドライバ１０とスキャンドライバ１５は、パッケージ基板１２、１４にＩＣチップ１１、１３が搭載されたＩＣパッケージとなっている。
【００１１】
表示パネル２０は、表示領域２８とその外周に設けられた周辺領域２９とを備えている。ここでは、表示領域２８が矩形状になっており、周辺領域２９が額縁状になっている。表示領域２８には、複数の走査線（スキャン線）２１と複数の信号線（データ線）２２が設けられている。複数の走査線２１がＸ方向に平行に形成されており、複数の信号線２２がＹ方向に平行に形成されている。すなわち、複数の走査線２１と複数の信号線２２とが格子状に配置される。
【００１２】
そして、隣接する走査線２１と隣接する信号線２２とによって囲まれた領域が画素２７となる。なお、表示パネル２０がアクティブマトリクス型表示パネルの場合、複数の画素２７がマトリクス状に配置される。画素２７には、ＴＦＴ（Thin Film Transistor）２３と、画素電極２４が設けられている。走査線２１と信号線２２の交点近傍にＴＦＴ２３と画素電極２４が配置される。ＴＦＴ２３のゲートは、走査線２１と接続されている。ＴＦＴ２３のソースは、信号線２２と接続されている。ＴＦＴ２３のドレインは、画素電極２４に接続されている。
【００１３】
表示パネル２０の一端には、複数の表示ドライバ１０が設けられている。ここでは、表示パネル２０の下端、すなわち−Ｙ方向の端部に４つの表示ドライバ１０が１列に配置されている。また、表示パネル２０の一端には、複数のスキャンドライバ１５が設けられている。ここでは、表示パネル２０の左端、すなわち−Ｘ方向の端部に２つのスキャンドライバ１５が１列に配置されている。
【００１４】
４つの表示ドライバ１０の出力の総数は、信号線２２の数と同数になっている。そして、表示ドライバ１０の出力端子（図１では不図示）が対応する信号線２２と接続される。２つのスキャンドライバ１５の出力の総数は、走査線２１の数と同数になっている。そして、スキャンドライバ１５の出力端子（不図示）が対応する走査線２１と接続される。
【００１５】
コントローラ１８は、表示ドライバ１０、及びスキャンドライバ１５に接続されたタイミングコントローラであり、表示ドライバ１０、及びスキャンドライバ１５の動作タイミングを制御する。例えば、表示ドライバ１０、及びスキャンドライバ１５に制御信号、同期信号、及び電源電圧等を出力する。さらに、コントローラ１８は、表示ドライバ１０に対応する画素２７の表示データを出力する。すなわち、スキャンドライバ１５は、コントローラ１８からの同期信号や制御信号に基づいて、複数の走査線２１を順次選択する。表示ドライバ１０は、コントローラ１８からの同期信号、制御信号、及び表示データに基づいて、選択された走査線２１に対応する画素２７に、表示信号を供給する。
【００１６】
例えば、スキャンドライバ１５が選択した走査線２１がアクティブになる。そして、アクティブになった走査線２１に対応する画素２７では、ＴＦＴ２３がオンする。そして、ＴＦＴ２３がオンとなった画素２７では、信号線２２に供給された表示信号の電圧が、画素電極２４に印加される。
【００１７】
液晶表示装置の場合、画素電極２４は、共通電圧が供給される対向電極（不図示）と対向配置されている。すなわち、画素電極２４と対向電極は、一種のコンデンサを形成しており、信号線２２の電圧を保持する。そして、画素電極２４と対向電極との間に液晶材が挟持される。画素電極２４と対向電極との間の電圧に応じて、液晶材が駆動させる。したがって、各画素２７では、画素電極２４の電圧に応じた光の透過率を示す。このようにして、バックライトの光の透過率を制御することができる。なお、有機ＥＬ表示装置の場合、各画素２７に設けられた有機ＥＬ素子が画素電極２４の電圧、又は電流に応じて発光する。このようにして、表示装置１００が所望の映像を表示させる。
【００１８】
次に、表示ドライバ１０の構成について、図２を用いて説明する。図２は、表示ドライバ１０の構成を模式的に示す平面図である。なお、図２では、図１と同様のＸＹ直交座標系を示している。図２において、上側（＋Ｙ側）が表示ドライバ１０の出力側となり、下側（−Ｙ側）が信号の入力側となる。なお、表示ドライバ１０はＹ方向の中心線に対して対称な構成となっている。
【００１９】
表示ドライバ１０は、ＩＣチップ１１とパッケージ基板１２を有している。すなわち、表示ドライバ１０はパッケージ基板１２にＩＣチップ１１が実装されたＩＣパッケージである。パッケージ基板１２は、複数のパッケージ配線４２が設けられた配線基板である。パッケージ基板１２は、例えば、ＴＣＰ（Tape Carrier Package）の柔軟なフィルム基板や、プリント配線基板などである。パッケージ基板１２は、平面視において矩形状に形成されている。そして、Ｘ方向がパッケージ基板１２の長手方向となっており、パッケージ基板１２のＹ方向が短手方向となっている。ここで、パッケージ基板１２の対向する２つの長辺のうち、＋Ｙ側の長辺を長辺１２ａとし、−Ｙ側の長辺を長辺１２ｂとする。パッケージ基板１２は、複数の出力端子４１と、複数の入力端子３１と、複数のパッケージ配線４２とを有している。
【００２０】
複数の出力端子４１は、パッケージ基板１２の長辺１２ａに沿って、一列に配列されている。出力端子４１は、図１に示した表示パネル２０の信号線２２に接続されている。すなわち、出力端子４１は、対応する信号線２２と接続され、表示信号を供給する。複数の出力端子４１は、長辺１２ａの全体に亘って配列されている。
【００２１】
複数の入力端子３１は、パッケージ基板１２の長辺１２ｂに沿って、一列に配列されている。入力端子３１には、コントローラ１８からの制御信号、同期信号、電源電圧、表示データが入力される。なお、ＩＣチップ１１の構成によっては、入力端子３１の一部または全部を入出力端子としてもよい。入力端子３１は、長辺１２ｂのＸ方向における中央部分の一部に配置されている。
【００２２】
ＩＣチップ１１は、パッケージ基板１２の中央に搭載されている。ＩＣチップ１１は、Ｙ方向において、入力端子３１と出力端子４１の間に配置される。平面視において、ＩＣチップ１１は矩形状になっている。ＩＣチップ１１の長手方向がＸ方向となり、短手方向がＹ方向となっている。ここで、ＩＣチップ１１の対向する２つの長辺のうち、＋Ｙ側の長辺を長辺１１ａとし、−Ｙ側の長辺を長辺１１ｂとする。
【００２３】
ＩＣチップ１１は、パッケージ基板１２に設けられたパッケージ配線４２と接続されている。すなわち、ＩＣチップ１１は、パッケージ配線４２を介して、入力端子３１及び出力端子４１と接続される。ここで、ＩＣチップ１１に入力される信号を入力信号と、ＩＣチップ１１からに出力される信号を出力信号と称する。コントローラ１８から入力端子３１に入力された入力信号は、パッケージ基板１２のパッケージ配線４２を介して、ＩＣチップ１１に入力される。ＩＣチップ１１から出力された出力信号は、パッケージ配線４２を介して、出力端子４１に出力される。これにより、表示パネル２０の信号線２２に表示信号を供給することができる。
【００２４】
複数の出力端子４１は対応するパッケージ配線４２に接続される。すなわち、パッケージ配線４２は、長辺１２ａに沿って配列された出力端子４１から、ＩＣチップ１１まで引き回されている。以下、説明の明確化のため、複数の出力をグループ化して説明する。ここでは、複数の出力を６つのグループに分けており、それぞれのグループをＡ〜Ｆとして識別する。各グループは、１、又は２以上の出力を有している。また、各グループに含まれる出力数は、同じであってもよく、異なっていてもよい。ここでは、Ｙ方向に沿った表示ドライバ１０の中心線に対して対称に出力のグループ分けを行っている。それぞれの出力は、パッケージ配線４２、及び出力端子４１を有している。さらに、それぞれの出力は、後述するように出力回路を有している。
【００２５】
長辺１２ａに沿って１列に配列された複数の出力端子４１のうち、Ｘ方向において最も両端側に配置された出力端子４１をグループＡとする。１列に配列された複数の出力端子４１のうち、Ｘ方向において最も中央に配置された出力端子をグループＦとする。そして、グループＡからグループＦの間の出力端子４１を順番にグループＢ、グループＣ、グループＤ、グループＥとしてグループ分けする。すなわち、グループＡがＸ方向において最も両端側に配置され、グループＦがＸ方向において最も中央側に配置されている。そして、グループＡ、グループＢ、グループＣ、グループＤ、グループＥ、グループＦの順番で、出力端子４１が両端側から中央側に向けて配列される。
【００２６】
そして、グループＡ、グループＢ、グループＣに属するパッケージ配線４２はＩＣチップ１１の長辺１１ｂまで引き回されている。一方、グループＤ、グループＥ、グループＦに属するパッケージ配線４２はＩＣチップ１１の長辺１１ａまで引き回されている。換言すると、矩形状のＩＣチップ１１は、対向する２つの長辺１１ａ、１１ｂに出力端子（図２では不図示）が配置されている。そして、グループＡ、グループＢ、グループＣに属するパッケージ配線４２は、Ｘ方向におけるＩＣチップ１１の両端とパッケージ配線４２の両端との間の領域を通っている。
【００２７】
グループＣ、及びグループＤのパッケージ配線４２がＸ方向におけるＩＣチップ１１の両端まで引き回されている。グループＡ、及びグループＦのパッケージ配線４２がＸ方向におけるＩＣチップ１１の中央まで引き回されている。グループＢのパッケージ配線４２は、長辺１１ｂにおいてグループＡとグループＣのパッケージ配線４２の間の位置まで引き回されている。グループＥのパッケージ配線４２は、長辺１１ａにおいてグループＤとグループＦのパッケージ配線４２の間の位置まで引き回されている。
【００２８】
ここで、グループＡ、グループＢ、グループＣのパッケージ配線４２の配線長は、グループＤ、グループＥ、グループＦのパッケージ配線４２の配線長に比べて長くなる。例えば、＋Ｙ側の長辺１２ａから−Ｙ側の長辺１１ｂまで引き回されたグループＡ、グループＢ、グループＣのパッケージ配線４２では、少なくとも、Ｙ方向におけるＩＣチップ１１の大きさ分だけ、配線長が長くなる。
【００２９】
ここで、パッケージ配線４２の配線長の違いによって、寄生容量Ｃｐの違いが生じる。例えば、グループＡ、グループＢ、グループＣ、グループＤ、グループＥ、グループＦのパッケージ配線４２の寄生容量をそれぞれＣｐａ、Ｃｐｂ、Ｃｐｃ、Ｃｐｄ、Ｃｐｅ、Ｃｐｆとすると、Ｃｐａ、Ｃｐｂ、Ｃｐｃ＞＞Ｃｐｄ、Ｃｐｅ、Ｃｐｆとなる。すなわち、長辺１１ｂ側まで引き回されたグループＡ、グループＢ、グループＣのパッケージ配線４２では、長辺１１ａ側まで引き回されたグループＤ、グループＥ、グループＦのパッケージ配線４２よりも、寄生容量が大きくなる。
【００３０】
パッケージ配線４２の寄生容量Ｃｐの違いを打ち消すように、ＩＣチップ１１に設けられた出力回路の位相補償容量の容量値を設定する。ここで、ＩＣチップ１１の位相補償容量について、図３を用いて説明する。図３は、ＩＣチップ１１内の出力回路の構成を模式的に示す図である。図３においても、図１、図２と同様のＸＹ直交座標系を示している。
【００３１】
ＩＣチップ１１は複数の出力回路５２を有している。出力回路５２の数は出力数と同じである。すなわち、出力回路５２とパッケージ配線４２と出力端子４１は、同数となっている。複数の出力回路５２は、対応するパッケージ配線４２に接続される。複数の出力回路５２は、２列に配置されている。すなわち、複数の出力回路５２は，長辺１１ａ側に沿った出力側の列と、長辺１１ｂに沿った入力側の列との２列に配列されている。長辺１１ａ側に沿った列の出力回路を出力回路群５２ａとし、長辺１１ｂに沿った列の出力回路５２を出力回路群５２ｂとする。
【００３２】
複数の出力回路５２をパッケージ配線４２、及び出力端子４１と同様にグループＡ〜グループＦに分けて説明する。すなわち、図３中のグループＡの出力回路５２が図２のグループＡのパッケージ配線４２に接続される。グループＢ〜グループＦについても、各グループの出力回路５２が対応するグループの出力回路５２に接続されている。
【００３３】
それぞれの出力回路５２は、位相補償容量５３が内蔵されている。すなわち、表示ドライバ１０のＩＣチップ１１内部において、LSIテスト時の発振防止、パネル実装時のリンギング防止を目的として、位相補償容量５３が全ての出力回路５２の中に配置される。グループＡ〜グループＦの出力回路５２の位相補償容量５３の容量値をそれぞれ、Ｃｃａ〜Ｃｃｆとする。位相補償容量の容量値Ｃｃａ〜Ｃｃｆをパッケージ配線４２の寄生容量Ｃｐａ〜Ｃｃｆに応じて設定する。すなわち、Ｃｃａ＝Ｃｃｂ＝Ｃｃｃ＜Ｃｃｄ＝Ｃｃｅ＝Ｃｃｆの関係となるように、位相補償容量の容量値Ｃｃａ〜Ｃｃｆを設定する。グループに応じて、位相補償容量５３の容量値の大きさを変えている。パッケージ配線４２の寄生容量Ｃｃの大きい出力の位相補償容量５３の面積は、パッケージ配線４２の寄生容量Ｃｃの小さい出力の位相補償容量５３の面積より小さくなるようにする。本実施形態では、位相補償容量５３をＹ方向に縮小して、出力回路５２の面積を小さくしている。
【００３４】
このように、グループＤ〜グループＦの位相補償容量５３に比べて、グループＡ〜グループＣの位相補償容量５３の容量値を小さくできる。よって、出力回路５２内の位相補償容量５３の大きさを変えることができる。これにより、グループに応じて出力回路５２の大きさを変えることができる。例えば、グループＡ〜グループＦの出力回路５２のＹ方向の大きさを、それぞれＹＡ〜ＹＦとする。本実施の形態では、ＹＡ＝ＹＢ＝ＹＣ＜ＹＤ＝ＹＥ＝ＹＦとする。これにより、長辺１１ｂ側の出力回路５２が、長辺１１a側の出力回路５２よりも小さくなる。すなわち、位相補償容量５３の縮小分だけ、出力回路５２の面積を小さくすることができる。これにより、出力回路５２の大きさを最適化することができる。
【００３５】
例えば、全ての出力について、位相補償容量５３の大きさを同じにした比較例の構成を図４に示す。この場合、テープ状態でのＬＳＩテスト時の最もパッケージ配線負荷容量値が軽い負荷容量に合わせた大きな位相補償容量５３が全ての出力回路５２に設けられていると考える。位相補償容量５３の大きさが同じであるため、チップサイズが大きくなってしまうという問題点がある。
【００３６】
本実施の形態では、図３に示したように、パッケージ配線４２の寄生容量に応じて、位相補償容量５３の大きさを変えている。例えば、長辺１１a側の出力回路５２では位相補償容量５３を大きくし、長辺１１ｂ側の出力回路５２では、位相補償容量５３を小さくしている。これにより、パッケージ配線４２の寄生容量に応じた位相補償容量５３を設定することができる。すなわち、パッケージ配線４２の寄生容量Ｃｃに応じて、それぞれのグループの位相補償容量５３の容量値Ｃｐを最適化する。換言すると、パッケージ配線４２の寄生容量が大きい出力について、出力回路５２の発振防止用の位相補償容量５３の代わりとして、パッケージの配線容量を用いる構成となる。
【００３７】
これにより、適切な位相補償容量を設定することができる、よって、テープ状態でのＬＳＩテスト時の出力アンプの発振、及びパネル実装時のリンギングを防止することができる。さらに、出力回路５２のサイズを小さくすることができる。具体的には、出力回路群５２ｂの出力回路５２は、出力回路群５２ａの出力回路よりも小さくなる。よって、チップサイズを小さくすることができ、生産性を向上することができる。さらに、位相補償容量５３を小さくすることができるため、スルーレートを向上することができ、動作を高速化することができる。さらに、複数のパッケージ配線４２の配線長に応じて、複数の位相補償容量５３の面積が異なっている。さらに、Ｙ方向における位相補償容量５３の大きさを変えることで、位相補償容量の面積を変えている。すなわち、Ｙ方向における出力回路５２の大きさを変えているため、Ｙ方向においてチップサイズを小型化することができる。さらに、出力回路群５２ａに含まれる出力回路５２では、位相補償容量の容量値がほぼ同じになっており、出力回路群５２ｂに含まれる出力回路５２では、位相補償容量の容量値がほぼ同じになっている。よって、位相補償容量を２種類のみ用意すればよいため、容易に設計することができる。
【００３８】
なお、出力回路５２の出力端子が長辺１１a、１１ｂの両方に設けられたセミスリムレイアウトの場合について説明したが、本実施の形態は、セミスリムレイアウトに限られるものではない。すなわち、パッケージ配線４２の寄生容量が大きい出力について、出力回路５２の位相補償容量５３を小さくすることにより、ＩＣチップ１１のレイアウト面積を小さくすることができ、ＩＣチップ１１の製造コストを小さくすることができるようになる。
【００３９】
次に、出力回路５２の構成について、図５を用いて説明する。図５は、１つの出力回路５２の構成を示す回路図である。出力回路５２は、出力アンプ５６と位相補償容量５３と出力端子５７とを備えている。
【００４０】
出力アンプ５６は演算増幅器であり、表示用の駆動電圧を出力端子５７に出力する。出力端子５７は、ＩＣチップ１１の出力端子となっており、パッケージ配線４２に接続されている。したがって、出力端子５７から階調に応じたアナログの駆動電圧が信号線２２に出力される。位相補償容量５３の一端は、出力アンプ５６の出力に接続し、他端は出力アンプ５６内のノードに接続する。また、出力アンプ５６の出力は、出力アンプ５６の一方の入力端子に接続される。位相補償容量５３は、出力アンプ５６の出力に対して負側の、入力に依存する内部信号に、出力の位相余裕を補うフィードバックをする。なお、上記の説明では、出力アンプ５６の出力を−入力に接続したが、＋入力に接続してもよく、両方の入力に接続してもよい。なお、出力アンプ５６の回路構成は特に限定されるものではないが、例えば、特許文献１の図５に示す演算増幅器を用いることができる。
【００４１】
次に、図６を用いて、ＩＣチップ１１の回路構成について説明する。図６は、ＩＣチップ１１の回路構成を示すブロック図である。ＩＣチップ１１は、シフトレジスタ６１、データレジスタ６２、データラッチ回路６３、レベルシフト回路６４、Ｄ／Ａコンバータ６５、及び出力回路５２を有している。
【００４２】
シフトレジスタ６１は、クロック信号やスタートパルス等に基づいて、データラッチのタイミングを決定する。データレジスタ６２、及びデータラッチ回路６３は、シフトレジスタ６１で決定されたタイミングに基づいて、入力された映像デジタルデータを各出力単位のデジタルデータ信号に展開し、所定の出力数毎にラッチする。そして、データラッチ回路６３は、制御信号に基づいて、ラッチしたデジタルデータ信号をレベルシフト回路６４に出力する。レベルシフト回路６４は、各出力単位のデジタルデータ信号を低振幅信号から高振幅信号にレベルシフトする。レベルシフト回路６４でレベルシフトされたデジタルデータ信号は、Ｄ／Ａコンバータ６５に入力される。Ｄ／Ａコンバータ６５は、基準電圧を参照して、デジタルデータ信号に応じたアナログデータ信号に変換する。Ｄ／Ａコンバータ６５で変換されたアナログデータ信号は、出力回路５２に出力される。出力回路５２は、アナログデータ信号を増幅して、信号線２２に出力する。上記したように、出力回路５２は、図４に示した構成を有しており、発振防止のための位相補償容量５３を有している。
【００４３】
実施の形態２．
本実施の形態にかかる表示ドライバの構成について、図７を用いて説明する。図７は、本実施の形態にかかる表示ドライバ１０のＩＣチップ１１の構成を模式的に示す図である。図７は、図３に対応する図であり、ＩＣチップ１１の出力回路５２の構成を模式的に示している。本実施の形態では、出力回路５２内に設けられた位相補償容量５３の構成が実施の形態１と異なっている。なお、表示ドライバ１０の基本的な構成については、実施の形態１と同様であるため、説明を省略する。
【００４４】
本実施の形態においても、実施の形態１と同様に、出力回路５２をグループＡ〜グループＦに分けている。実施の形態１では、グループＡ〜グループＣの位相補償容量５３が同じであったが、本実施の形態では、グループＡ〜グループＣの位相補償容量を変化させている。
【００４５】
本実施の形態では、長辺１１ｂ側に配置されたグループＡ〜グループＣについて、位相補償容量の容量値Ｃｃを変えている。パッケージ配線４２の寄生容量はＣｐａ＞Ｃｐｂ＞Ｃｐｃの関係となっている。このため、ＩＣチップ１１内の位相補償容量５３をＣｃａ＜Ｃｃｂ＜Ｃｃｃの関係となるように構成する。Ｙ方向におけるグループＡの位相補償容量５３の大きさが、グループＣの位相補償容量５３よりも小さくなっている。なお、グループＤ〜グループＦについては、実施の形態１と同様に、Ｃｃｃ＜Ｃｃｄ＝Ｃｃｅ＝Ｃｃｆとなっている。
【００４６】
本実施の形態においても、パッケージ配線４２の寄生容量Ｃｃの大きい出力の位相補償容量５３の面積は、パッケージ配線の寄生容量Ｃｃの小さい出力の位相補償容量５３の面積より小さくなるようにする。位相補償容量５３をＹ方向に縮小して、出力回路５２の面積を小さくしている。このようにすることで、実施の形態１と同様の効果を得ることができる。
【００４７】
さらに、実施の形態１よりも細かく位相補償容量５３の容量値Ｃｃを設定している。すなわち、出力回路群５２ｂでは、Ｘ方向において中央に配置されたグループＡの位相補償容量５３が、Ｘ方向において両端に配置されたグループＣの位相補償容量５３よりも小さい容量値となっている。このため、より出力回路５２の大きさを小さくすることができる。よって、チップサイズをより小型化することができる。
【００４８】
この場合、Ｙ方向における出力回路５２の大きさは、ＹＡ＜ＹＢ＜ＹＣとなる。すなわち、出力回路群５２ｂに含まれる出力回路５２が異なる大きさとなっている。位相補償容量５３の面積を縮小した分、出力回路５２を小さくすることができる。そして、ＩＣチップ１１の内部にできたスペースを他の用途の回路に利用することが可能である。例えば、ＩＣチップ１１において、Ｘ方向の中央部に配置されたグループＡの出力回路５２が小さくなっている。よって、グループＡの出力回路５２を小さくした分を、他の回路、例えば、シフトレジスタ６１、データレジスタ６２データラッチ回路６３、レベルシフト回路６４、Ｄ／Ａコンバータ６５等に利用することができる。なお、Ｘ方向における位相補償容量５３の大きさは等しくなっている。このため、出力回路群５２ｂと位相補償容量５３のそれぞれにおいて、Ｙ方向における出力回路５２の大きさを同じにすることができ、Ｙ方向のチップサイズを小さくすることができる。
【００４９】
実施の形態３．
本実施の形態にかかる表示ドライバの構成について、図８を用いて説明する。図８は、本実施の形態にかかる表示ドライバ１０のＩＣチップ１１の構成を模式的に示す図である。図８は、図３に対応する図であり、ＩＣチップ１１の出力回路５２の構成を模式的に示している。本実施の形態では、出力回路５２内に設けられた位相補償容量５３の構成が実施の形態２と異なっている。なお、表示ドライバ１０の基本的な構成については、実施の形態１、２と同様であるため、説明を省略する。
【００５０】
本実施の形態では、実施の形態２と同様に、Ｃｃａ＜Ｃｃｂ＜Ｃｃｃ＜Ｃｃｄ＝Ｃｃｅ＝Ｃｃｆとなっている。さらに、本実施の形態では、位相補償容量５３の大きさをＹ方向ではなくて、Ｘ方向に縮小している。Ｘ方向におけるグループＡの位相補償容量５３の大きさが、グループＣの位相補償容量５３よりも小さくなっている。したがって、Ｘ方向における出力回路５２の大きさは、ＸＡ＜ＸＢ＜ＸＣ、ＸＤ＝ＸＥ＝ＸＦとなっている。すなわち、出力回路群５２ｂに含まれる出力回路５２が異なる大きさとなっている。なお、Ｙ方向における出力回路５２の大きさは、実施の形態１と同様に、ＹＡ＝ＹＢ＝ＹＣ＜ＹＤ＝ＹＥ＝ＹＦとなっている。
【００５１】
このようにすることで、実施の形態１、２と同様の効果を得ることができる。さらに、本実施の形態では、Ｙ方向におけるチップサイズを実施の形態２よりも小さくすることがきる。例えば、実施の形態２では、長辺１１ｂ側のグループＡ〜グループＣのうち、最もＹ方向のサイズが大きいグループＣの出力回路５２によって、Ｙ方向のチップサイズが決まってしまう。一方、本実施の形態のように、出力回路群５２ｂに含まれる出力回路５２のＸ方向のサイズを変えている。したがって、出力回路群５２ｂにおいて、Ｙ方向における出力回路５２の最大サイズを小さくすることができる。これにより、Ｙ方向のチップサイズを小さくすることができる。ここで、ＹＡ＝ＹＢ＝ＹＣとすると、Ｙ方向のチップサイズを最小化することができる。換言すると、各出力回路５２のＸ方向の大きさは、ＩＣチップ１１内の出力回路５２のＹ方向の大きさが同じになるように決定することが望ましい。これに対して、実施の形態２では、本実施の形態に比して、Ｘ方向のチップサイズを小さくすることができる。
【００５２】
なお、実施の形態３を実施の形態２と組み合わせてもよい。すなわち、Ｘ方向とＹ方向の両方において、位相補償容量の容量値を調整するようにしてもよい。これにより、レイアウトの自由度を高めることができる。また、長辺１１ａ側のグループＤ〜グループＦについても、グループＡ〜グループＣと同様に位相補償容量の容量値を調整してもよい。
【００５３】
実施の形態４．
本実施の形態にかかる表示ドライバの構成について、図９、図１０を用いて説明する。図９は、図２に対応する図であり、表示ドライバ１０の構成を模式的に示す平面図である図１０は、本実施の形態にかかる表示ドライバ１０のＩＣチップ１１の構成を模式的に示す図である。図１０は、図３に対応する図であり、ＩＣチップ１１の出力回路５２の構成を模式的に示している。本実施の形態では、出力がグループＡ，グループＢ，グループＤの３つに分けられている。
【００５４】
Ｘ方向におけるパッケージ基板１２の両端側の出力端子４１がグループＡに属し、Ｘ方向におけるパッケージ基板１２の中央側の出力端子がグループＤに属している。そして、グループＡとグループＤの間の出力端子４１がグループＢに属している。
【００５５】
グループＤに属するパッケージ配線４２は出力端子４１からＩＣチップ１１の長辺１１ａ側まで引き回されている。グループＡ、グループＢに属するパッケージ配線４２は出力端子４１からＩＣチップ１１の長辺１１ｂ側まで引き回されている。グループＢのパッケージ配線４２が、Ｘ方向におけるＩＣチップ１１の両端まで引き回されている。グループＡのパッケージ配線４２がＸ方向におけるＩＣチップ１１の中央まで引き回されている。なお、パッケージ配線４２が長辺１１ａ側に引き回されるグループは、グループＤのみとなっている。換言すると、実施の形態１〜３におけるグループＤ〜グループＦが本実施の形態のグループＤとなる。
【００５６】
このようなグループに分けた場合の出力回路５２は、図１０にすることができる。位相補償容量５３の容量値をＣｃａ＜Ｃｃｂ＜Ｃｃｄとする。すなわち、出力回路群５２ｂに含まれる出力回路５２が異なる大きさとなっている。ここでは、出力回路群５２ｂにおいて、Ｙ方向における位相補償容量の大きさを変えることで、位相補償容量の面積を変えている。パッケージ配線４２の寄生容量を打ち消すように、位相補償容量５３の容量値を設定する。さらに、Ｙ方向における出力回路５２の大きさを、ＹＡ＜ＹＢ＜ＹＤとする。一方、Ｘ方向における出力回路５２の大きさを、ＸＡ＝ＸＢ＝ＸＤとする。このようにすることで、実施の形態１、２と同様の効果を得ることができる。
【００５７】
なお、位相補償容量の容量値の設定は、実施の形態１〜４に限られるものではない。すなわち、容量値の異なる位相補償容量５３がＩＣチップ１１に設けられていればよい。そして、配線の寄生容量を打ち消すように、位相補償容量５３の容量値を設定する。すなわち、寄生容量が大きい配線では、対応する位相補償容量５３の容量値を小さくし、寄生容量が小さい配線では、対応する位相補償容量５３の容量値を大きくする。これにより、適切な位相補償容量を設定することができる。よって、チップサイズを小型化することができる。さらには、スルーレートを向上することができる。
【００５８】
実施の形態５．
本実施の形態にかかる表示装置について、図１１を用いて説明する。本実施の形態にかかる表示装置１００は実施の形態１〜４と異なり、ＩＣチップ１１がパネル上に直接実装されている。すなわち、表示装置１００は、例えばＣＯＧ（Chip On Glass)型の表示装置であり、パッケージ基板１２を用いない構成となっている。したがって、ＩＣチップ１１が表示ドライバとなり、ＩＣチップ１３がスキャンドライバとなる。
【００５９】
このような構成の表示装置１００においても、配線の寄生容量の違いに応じて、位相補償容量を設定する。例えば、表示パネル２０の表示領域２８内には、信号線２２及び走査線２１が設けられている。表示パネル２０が液晶表示パネルの場合、例えば、表示パネル２０は対向配置された２枚の基板と、２枚の基板に挟持された液晶層を有している。さらに、表示パネル２０の駆動基板２０ａ上には、信号線２２に接続される接続配線２５と、走査線２１に接続される接続配線２６とが設けられている。接続配線２５、２６は、表示パネル２０の周辺領域２９に配置される。
【００６０】
そして、接続配線２５の配線長に応じて、位相補償容量の容量値を設定する。すなわち、複数の接続配線２５のうち、配線長が短い接続配線２５では、接続配線２５の寄生容量が小さくなるため、対応する出力回路５２の位相補償容量５３の容量値を大きくする。一方、複数の接続配線２５のうち、配線長が長い接続配線２５では、寄生容量が大きくなるため、対応する出力回路５２の位相補償容量５３の容量値を小さくする。このように、寄生容量の違いを打ち消すように、ＩＣチップ１１に設けられた出力回路５２の位相補償容量５３の容量値を設定する。すなわち、実施の形態１、２、３、又は４で示したＩＣチップ１１を駆動基板２０ａ上に実装する。これにより、実施の形態１〜４と同様の効果を得ることができる。
【００６１】
なお、ＩＣチップ１１は、出力回路５２が２列に配列されている構成に限られるものではない。例えば、全ての出力回路５２が長辺１１ａに沿って１列に配置されていてもよい。この場合でも、複数の出力回路５２に設けられている位相補償容量５３を配線の寄生容量に応じた容量値とすることで、上記の効果を得ることができる。すなわち、Ｘ方向に沿って配列されている複数の出力回路５２が、異なる容量値の位相補償容量５３を有するようにする。これにより、上記と同様の効果を得ることができる。
なお、図１１は、表示パネル２０にＩＣチップ１１とＩＣチップ１３とが複数設けられている例を示しているが、ＩＣチップ１１、及びＩＣチップ１３の数は特に限定されるものではない。ＩＣチップ１１、及びＩＣチップ１３の数が一つであってもよく、複数であってもよい。また、携帯電話などの中小型の液晶表示パネルなどでは、表示ドライバとなるＩＣチップ１１がタイミング制御、スキャン線制御を行うことがある。この場合、１つのＩＣチップがＩＣチップ１１、及びＩＣチップ１３の機能を有することになり、表示パネル２０には１つのＩＣチップのみが接続される。
【００６２】
上記実施の形態の一部または全部は、以下の付記のようにも記載され得るが、以下には限られない。
【００６３】
（付記１）
ＩＣチップと、
表示パネルに接続される複数の出力端子を有し、前記ＩＣチップを搭載するパッケージ基板と、
前記パッケージ基板に設けられ、前記パッケージ基板の第１の出力端子と前記ＩＣチップの第１の端子とを接続する第１のパッケージ配線と、
前記ＩＣチップに内蔵され、前記第１のパッケージ配線と接続する第１の位相補償容量と、
前記第１のパッケージ配線よりも短い配線長で前記パッケージ基板に設けられ、前記パッケージ基板の第２の出力端子と前記ＩＣチップの第２の端子とを接続する第２のパッケージ配線と、
前記第１の位相補償容量よりも大きい容量値を有し、前記ＩＣチップに内蔵され、前記２のパッケージ配線と接続する第２の位相補償容量と、を備えた表示ドライバ。
【００６４】
（付記２）
前記ＩＣチップが、
前記パッケージ基板の入力端子が配置された信号入力側に配置された第１の出力回路と、
前記パッケージ基板の出力端子が配置された信号出力側に配置された第２の出力回路と、を備え、
前記第１の出力回路には、前記第１の位相補償容量が設けられ、
前記第２の出力回路には、前記第２の位相補償容量が設けられている付記１に記載の表示ドライバ。
【００６５】
（付記３）
前記ＩＣチップが、
前記第１の出力回路を含む複数の出力回路を有し、前記信号入力側に配列された入力側出力回路群と、
前記第２の出力回路を含む複数の出力回路を有し、前記信号出力側に配列された出力側出力回路群と、を備え、
前記入力側出力回路群及び前記出力側出力回路群に含まれる複数の出力回路には、それぞれ位相補償容量が設けられている請求項２に記載の表示ドライバ。
【００６６】
（付記４）
前記入力側出力回路群に含まれる複数の出力回路の位相補償容量はほぼ同じ容量値を有しており、
前記出力側出力回路群に含まれる複数の出力回路の位相補償容量はほぼ同じ容量値を有している付記３に記載の表示ドライバ。
【００６７】
（付記５）
前記信号入力側から前記信号出力側に向かう方向において、前記第１の出力回路の大きさが前記第２の出力回路よりも小さくなっている付記３に記載の表示ドライバ。
【００６８】
（付記６）
前記パッケージ基板には、前記第１及び第２のパッケージ配線を含み、複数の位相補償容量に対応した複数のパッケージ配線が設けられ、
前記複数のパッケージ配線の配線長に応じて、前記複数の位相補償容量の面積が異なっている付記３に記載の表示ドライバ。
【００６９】
（付記７）
前記信号入力側から前記信号出力側に向かう方向における前記位相補償容量の大きさが変化することで、前記複数の位相補償容量の面積が異なっている付記６に記載の表示ドライバ。
【００７０】
（付記８）
前記信号入力側から前記信号出力側に向かう方向と直交する方向において、複数の前記出力回路の大きさがほぼ同じになっている付記７に記載の表示ドライバ。
【００７１】
（付記９）
前記信号入力側から前記信号出力側に向かう方向と直交する方向における前記位相補償容量の大きさが変化することで、前記複数の位相補償容量の面積が異なっている付記６に記載の表示ドライバ。
【００７２】
（付記１０）
前記入力側出力回路群に含まれる複数の出力回路の位相補償容量は異なる容量値を有しており、
前記出力側出力回路群に含まれる複数の出力回路の位相補償容量はほぼ同じ容量値を有している付記６に記載の表示ドライバ。
【００７３】
（付記１１）
前記信号入力側から前記信号出力側に向かう方向において、前記第１の出力回路の大きさが前記第２の出力回路よりも小さくなっており、
前記信号入力側から前記信号出力側に向かう方向において、前記出力側出力回路群に含まれる複数の出力回路の大きさが異なっている付記１０に記載の表示ドライバ。
【００７４】
（付記１２）
前記信号入力側から前記信号出力側に向かう方向において、前記第１の出力回路の大きさが前記第２の出力回路よりも小さくなっており、
前記信号入力側から前記信号出力側に向かう方向と直交する方向において、前記出力側出力回路群に含まれる複数の出力回路の位相補償容量の大きさが異なっている付記１０に記載の表示ドライバ。
【００７５】
（付記１３）
前記出力側出力回路群に含まれる複数の出力回路では、前記信号入力側から前記信号出力側に向かう方向と直交する方向において、前記ＩＣチップの両端に位置する前記出力回路の前記位相補償容量が、前記ＩＣチップの中央に位置する前記出力回路の前記位相補償容量よりも小さい容量値を有している付記１０に記載の表示ドライバ。
【００７６】
（付記１４）
表示信号を出力する複数の端子と、
前記複数の端子に含まれる第１の端子に接続された第１の位相補償容量と、
前記複数の端子に含まれる第２の端子に接続され、前記第１の位相補償容量と異なる容量値を有する第２の位相補償容量と、を備えたＩＣチップ。
【００７７】
（付記１５）
平面視において、前記ＩＣチップの対向する２辺のうち、一方の辺側に配置された第１の出力回路と、
平面視において、前記ＩＣチップの対向する２辺のうち、他方の辺側に配置された第２の出力回路と、を備え、
前記第１の出力回路には、前記第１の位相補償容量が設けられ、
前記第２の出力回路には、前記第２の位相補償容量が設けられている付記１４に記載のＩＣチップ。
【００７８】
（付記１６）
前記第１の出力回路を含む複数の出力回路を有し、前記一方の辺側に配列された第１の出力回路群と、
前記第２の出力回路を含む複数の出力回路を有し、前記他方の辺側に配列された第２の出力回路群と、を備え、
前記第１の出力回路群及び前記第２の出力回路群に含まれる複数の出力回路には、それぞれ位相補償容量が設けられている付記１５に記載のＩＣチップ。
【００７９】
（付記１７）
前記第１の出力回路群に含まれる複数の出力回路の位相補償容量はほぼ同じ容量値を有しており、
前記第２の出力回路群に含まれる複数の出力回路の位相補償容量はほぼ同じ容量値を有している付記１６に記載のＩＣチップ。
【００８０】
（付記１８）
前記一方の辺と直交する方向において、前記第１の出力回路の大きさが前記第２の出力回路よりも小さくなっている付記１６に記載のＩＣチップ。
【００８１】
（付記１９）
前記一方の辺と直交する方向において、前記位相補償容量の大きさが変化することで、複数の前記位相補償容量の面積が異なっている付記１６に記載のＩＣチップ。
【００８２】
（付記２０）
前記信一方の辺と平行な方向において、複数の前記出力回路の大きさがほぼ同じになっている付記１９に記載のＩＣチップ。
【００８３】
（付記２１）
前記一方の辺と平行な方向における前記位相補償容量の大きさが変化することで、複数の前記位相補償容量の面積が異なっている付記１６に記載のＩＣチップ。
【００８４】
（付記２２）
前記第１の出力回路群に含まれる複数の出力回路の位相補償容量は異なる容量値を有しており、
前記第２の出力回路群に含まれる複数の出力回路の位相補償容量はほぼ同じ容量値を有している付記１６に記載の表示ドライバ。
【００８５】
（付記２３）
前記一方の辺と直交する方向において、前記第１の出力回路の大きさが前記第２の出力回路よりも小さくなっており、
前記一方の辺と直交する方向において、前記第１の出力回路群に含まれる複数の出力回路の大きさが異なっている付記２２に記載のＩＣチップ。
【００８６】
（付記２４）
前記一方の辺と直交する方向において、前記第１の出力回路の大きさが前記第２の出力回路よりも小さくなっており、
前記一方の辺と平行な方向において、前記第１の出力回路群に含まれる複数の出力回路の位相補償容量の大きさが異なっている付記２２に記載のＩＣチップ。
【００８７】
（付記２５）
前記第１の出力回路群に含まれる複数の出力回路では、前記一方の辺と平行な方向において、前記ＩＣチップの両端に位置する前記出力回路の前記位相補償容量が、前記ＩＣチップの中央に位置する前記出力回路の前記位相補償容量よりも小さい容量値を有している付記２２に記載のＩＣチップ。
【００８８】
（付記２６）
表示領域内に配置された複数のデータ線を有する表示パネルと、
前記複数のデータ線に対応して接続された複数の端子を有するＩＣチップと、
前記複数のデータ線に対応して複数設けられ、前記データ線と前記端子とを接続する接続配線と、
前記ＩＣチップに内蔵され、複数の前記接続配線に含まれる第１の接続配線に接続された第１の位相補償容量と、
前記ＩＣチップに内蔵され、前記第１の接続配線よりも長い配線長を有する第２の接続配線に接続され、前記第１の位相補償容量よりも小さい容量値を有する第２の位相補償容量と、を備えた表示装置。
【００８９】
（付記２７）
前記ＩＣチップが、
前記表示領域と反対側の信号入力側に配置された第１の出力回路と、
前記表示領域側となる信号出力側に配置された第２の出力回路と、を備え、
前記第１の出力回路には、前記第１の位相補償容量が設けられ、
前記第２の出力回路には、前記第２の位相補償容量が設けられている付記２６に記載の表示装置。
【００９０】
（付記２８）
前記ＩＣチップが、
前記第１の出力回路を含む複数の出力回路を有し、前記信号入力側に配列された入力側出力回路群と、
前記第２の出力回路を含む複数の出力回路を有し、前記信号出力側に配列された出力側出力回路群と、を備え、
前記入力側出力回路群及び前記出力側出力回路群に含まれる複数の出力回路には、それぞれ位相補償容量が設けられている付記２７に記載の表示装置。
【００９１】
（付記２９）
前記入力側出力回路群に含まれる複数の出力回路の位相補償容量はほぼ同じ容量値を有しており、
前記出力側出力回路群に含まれる複数の出力回路の位相補償容量はほぼ同じ容量値を有している付記２８に記載の表示装置。
【００９２】
（付記３０）
前記信号入力側から前記信号出力側に向かう方向において、前記第１の出力回路の大きさが前記第２の出力回路よりも小さくなっている付記２８に記載の表示装置。
【００９３】
（付記３１）
前記表示パネルには、前記第１及び第２の接続配線を含み、複数の位相補償容量に対応した複数の接続配線が設けられ、
前記複数の接続配線の配線長に応じて、前記複数の位相補償容量の面積が異なっている付記２８に記載の表示装置。
【００９４】
（付記３２）
前記信号入力側から前記信号出力側に向かう方向における前記位相補償容量の大きさが変化することで、前記複数の位相補償容量の面積が異なっている付記３１に記載の表示装置。
【００９５】
（付記３３）
前記信号入力側から前記信号出力側に向かう方向と直交する方向において、複数の前記出力回路の大きさがほぼ同じになっている付記３２に記載の表示装置。
【００９６】
（付記３４）
前記信号入力側から前記信号出力側に向かう方向と直交する方向における前記位相補償容量の大きさが変化することで、前記複数の位相補償容量の面積が異なっている付記３１に記載の表示装置。
【００９７】
（付記３５）
前記入力側出力回路群に含まれる複数の出力回路の位相補償容量は異なる容量値を有しており、
前記出力側出力回路群に含まれる複数の出力回路の位相補償容量はほぼ同じ容量値を有している付記３１に記載の表示装置。
【００９８】
（付記３６）
前記信号入力側から前記信号出力側に向かう方向において、前記第１の出力回路の大きさが前記第２の出力回路よりも小さくなっており、
前記信号入力側から前記信号出力側に向かう方向において、前記出力側出力回路群に含まれる複数の出力回路の大きさが異なっている付記３５に記載の表示装置。
【００９９】
（付記３７）
前記信号入力側から前記信号出力側に向かう方向において、前記第１の出力回路の大きさが前記第２の出力回路よりも小さくなっており、
前記信号入力側から前記信号出力側に向かう方向と直交する方向において、前記出力側出力回路群に含まれる複数の出力回路の位相補償容量の大きさが異なっている付記３５に記載の表示装置。
【０１００】
（付記３８）
前記出力側出力回路群に含まれる複数の出力回路では、前記信号入力側から前記信号出力側に向かう方向と直交する方向において、前記ＩＣチップの両端に位置する前記出力回路の前記位相補償容量が、前記ＩＣチップの中央に位置する前記出力回路の前記位相補償容量よりも小さい容量値を有している付記３５に記載の表示装置。
【０１０１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【０１０２】
１０  表示ドライバ
１１  ＩＣチップ
１２  パッケージ基板
１３  ＩＣチップ
１４  パッケージ
１５  スキャンドライバ
１８  コントローラ
２０  表示パネル
２１  走査線
２２  信号線
２３  ＴＦＴ
２４  画素電極
２５  接続配線
２６  接続配線
２７  画素
２８  表示領域
２９  周辺領域
３１  入力端子
４１  出力端子
４２  パッケージ配線
５２  出力回路
５２ａ  出力回路群
５２ｂ  出力回路群
５３  位相補償容量
５６  アンプ
５７  出力端子
６１  シフトレジスタ
６２  データレジスタ
６３  データラッチ回路
６４  レベルシフト回路
６５  Ｄ／Ａコンバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成25年1月18日(2013.1.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２０
【補正方法】変更
【補正の内容】
【請求項２０】
表示領域内に配置された複数のデータ線を有する表示パネルと、
前記複数のデータ線に対応して接続された複数の端子を有するＩＣチップと、
前記複数のデータ線に対応して複数設けられ、前記データ線と前記端子とを接続する接続配線と、
前記ＩＣチップに内蔵され、複数の前記接続配線に含まれる第１の接続配線に接続された第１の位相補償容量と、
前記ＩＣチップに内蔵され、前記第１の接続配線よりも長い配線長を有する第２の接続配線に接続され、前記第１の位相補償容量よりも小さい容量値を有する第２の位相補償容量と、を備えた表示装置。