(57)【要約】  このΔΣ変調器は、複数の積分器を用いたΔΣ変調器であって、前記積分器は、それぞれ直列に接続された複数のアダーからなるアダー列を複数段備え、前記複数段の初段である第一のアダー列の入力として前記複数段の最終段である第二のアダー列の結果をフィードバックし、前記第一のアダー列の複数のアダーへ供給される入力を処理して前記第二のアダー列に供給する。
2017037880.tif 000002
【特許請求の範囲】
【請求項１】
複数の積分器を用いたΔΣ変調器であって、前記積分器は、
それぞれ直列に接続された複数のアダーからなるアダー列を複数段備え、
前記複数段の初段である第一のアダー列の入力として前記複数段の最終段である第二のアダー列の結果をフィードバックし、
前記第一のアダー列の複数のアダーへ供給される入力を処理して前記第二のアダー列に供給するΔΣ変調器。
【請求項２】
前記第一のアダー列の複数のアダーへ供給される入力を処理して前記第二のアダー列に供給するパリティ演算部とＸＯＲ演算部を有しており、
前記パリティ演算部は、前記第一のアダー列の入力の一部を入力として用いて論理演算し、
前記ＸＯＲ演算部は、前記パリティ演算部の出力値と、前記第二のアダー列からのフィードバック値を入力として論理演算し、当該論理演算の結果を前記第二のアダー列に入力することにより、アダー列の演算を並列化する請求項１に記載のΔΣ変調器。
【請求項３】
前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーの総和はＮ個であり、２Ｎ個の１ビット信号を入力するとＮ個の１ビット出力信号を出力する、
請求項２に記載のΔΣ変調器。
【請求項４】
前記第一のアダー列の複数のアダー及び前記第二のアダー列の複数のアダーは、前記２Ｎ個の１ビット信号が２個ずつＮセットの信号に分けられ、当該２個ずつＮセットの信号を予め決められた順序で入力する、請求項３に記載のΔΣ変調器。
【請求項５】
前記パリティ演算部は、
前記２個ずつＮセットの信号のうち１番目〜Ｋ番目（Ｋ＜Ｎ）のセットの信号を入力する、請求項４に記載のΔΣ変調器。
【請求項６】
前記ＸＯＲ演算部は、
前記パリティ演算部の出力を１クロック分遅延させた信号と、前記総和がＮ個の前記第一のアダー列の複数のアダーと前記第二のアダー列の複数のアダーのうちのＮ番目のアダーの和ビットとの論理演算を行う、請求項３から請求項５の何れか一項に記載のΔΣ変調器。
【請求項７】
前記総和がＮ個の前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーのうちの１番目のアダーは、
前記２個ずつＮセットの信号のうち１番目のセットの信号を１クロック分遅延させた信号と、前記総和がＮ個の前記第一のアダー列の複数のアダーと前記第二のアダー列の複数のアダーのうちのＮ番目のアダーの和ビットを１クロック分遅延させた信号との論理演算を行う、請求項３から請求項６の何れか一項に記載のΔΣ変調器。
【請求項８】
前記総和がＮ個の前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーのうちの（Ｋ＋１）番目のアダーは、
前記２個ずつＮセットの信号のうち（Ｋ＋１）番目のセットの信号を１クロック分遅延させた信号と、前記ＸＯＲ演算部の出力信号との論理演算を行う、請求項５から請求項７の何れか一項に記載のΔΣ変調器。
【請求項９】
前記総和がＮ個の前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーのうちのＰ番目（Ｐは２〜Ｎ、Ｋ＋１を除く）のアダーは、
前記２個ずつＮセットの信号のうちＰ番目のセットの信号を１クロック分遅延させた信号と、前記総和がＮ個の前記第一のアダー列の複数のアダーと前記第二のアダー列の複数のアダーのうちの（Ｐ−１）番目のアダーの和ビットを１クロック分遅延させた信号との論理演算を行う、請求項３から請求項８の何れか一項に記載のΔΣ変調器。
【請求項１０】
前記総和がＮ個の前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーのそれぞれに対応するＮ個の遅延回路を備え、
前記総和がＮ個の前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーのそれぞれは、自身が論理演算した繰り上がりビットを生成し、
前記遅延回路は、対応する前記総和がＮ個の前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーが生成した繰り上がりビットを１クロック分遅延させ信号を生成する、請求項３から請求項９の何れか一項に記載のΔΣ変調器。
【請求項１１】
前記ＸＯＲ演算部は、
前記パリティ演算部の出力と、前記総和がＮ個の前記第一のアダー列の複数のアダーと前記第二のアダー列の複数のアダーのうちのＮ番目のアダーの和ビットとの論理演算を行い、当該論理演算の結果を1クロック分遅延させた信号を生成する、請求項３から請求項１０の何れか一項に記載のΔΣ変調器。
【請求項１２】
請求項１から請求項１１の何れか一項に記載のΔΣ変調器を備えた送信機。
【請求項１３】
それぞれ直列に接続された複数のアダーからなるアダー列を複数段備え、
前記複数段の初段である第一のアダー列の入力として前記複数段の最終段である第二のアダー列の結果をフィードバックし、
前記第一のアダー列の複数のアダーへ供給される入力を処理して前記第二のアダー列に供給する積分器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ΔΣ変調器、送信機及び積分器に関する。
【背景技術】
【０００２】
無線通信において、様々な周波数帯を有効に利用することが求められており、それに伴い、様々な周波数に対応する無線装置が求められている。送信機においては、固定周波数のみに対応可能なアナログ回路を、周波数に依存しないデジタル回路に置き換えた１ビットデジタル送信機が研究されている。
特許文献１には、関連する技術として、無線通信を行う際に使用されるΔΣＤＡＣ（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）に関する技術が記載されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Ameya Bhide, Omid Esmailzadeh Najari, Behzad Mesgarzadeh , and Atila Alvandpour, “An 8-GS/s 200-MHz Bandwidth 68-mW ΔΣ DAC in 65-nm CMOS,” IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II: EXPRESS BRIEFS, vol. 60, no. 7, pp. 387-391, JULY 2013.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、近年、無線通信において、キャリア周波数は高周波数帯に移行しており、ΔΣ変調の高速動作（高速ビットレート）の需要が高まっている。
しかしながら、ΔΣ変調器の動作周波数は、例えば、ローパスΔΣ変調の場合には最大でキャリア周波数の２倍、エンベロープΔΣ変調の場合にはキャリア周波数と同一であり、一般的にはΔΣ変調の方式によらずキャリア周波数に比例する。【０００５】
そこで、図１６に示す積分器（図１６では、ＴＩ（Ｔｉｍｅ  Ｉｎｔｅｒｌｅａｖｅ）アキュムレータと記載）を用いたΔΣ変調器２が考案されている。
ΔΣ変調器２は、入力信号のビット精度に応じた数のＴＩアキュムレータ１００（１００ａ１、１００ａ２、１００ａ３、・・・）を備える。例えば、１６ビット精度の入力信号である場合、ＴＩアキュムレータを用いたΔΣ変調器２は、入力信号のビット精度と同一数の１６個のＴＩアキュムレータ１００ａ１〜１００ａ１６を備える。ΔΣ変調器２において、ＴＩアキュムレータ１００ａ１６は、入力信号の最上位ビットの処理を行う。ＴＩアキュムレータ１００ａ１５は、ＴＩアキュムレータ１００ａ１６よりも入力信号の１つ下位のビットの処理を行う。ＴＩアキュムレータは、符号において１００ａの後に続く数が１つ小さくなる毎に、入力信号の１つ下位のビットの処理を行う。そして、ＴＩアキュムレータ１００ａ１は、入力信号の最下位ビットの処理を行う。ＴＩアキュムレータ１００ａ１〜１００ａ１６のそれぞれは、動作周波数Ｍで動作し、桁分割入力信号のうちのＮビット（詳細は後述）と、自ＴＩアキュムレータの下位のＴＩアキュムレータの処理結果であるＮビットとを入力し、Ｎ並列の処理を行う。このように、ＴＩアキュムレータ１００を用いたΔΣ変調器２は、動作周波数がＭでありながら並列処理数をＮにする。
ＴＩアキュムレータ１００を用いたΔΣ変調器２では、シリアライザが、動作周波数Ｍの最上位ビット１００ａ１６のＮビット出力をパラレルシリアル変換し、ビットレートＭ×Ｎの１ビット列に束ねて出力する。ΔΣ変調器２は、最終的に、動作周波数がＭ×ＮのΔΣ変調器と同等のＭ×Ｎのビットレートを実現する。【０００６】
ΔΣ変調器２が備えるＴＩアキュムレータ１００は、図１７に示すように、並列処理数Ｎに等しい数の直列に接続された全加算器（以下、「ＦＡ」と記載）３００（３００ａ１、３００ａ２、・・・、３００ａＮ）を備える。１つのＦＡが行う演算の演算時間は、ＦＡを構成するデバイスのデバイス特性（主に周波数特性）に依存する。そのため、ＴＩアキュムレータ１００において、ＦＡを構成するデバイスが決定されると、その時点でデバイス特性に応じた最大動作周波数Ｍが決まる。また、ＴＩアキュムレータ１００において、Ｎ並列の処理は最大動作周波数Ｍの逆数により示される時間内に完了しなければ正しく行われないため、最大動作周波数Ｍが決まると、並列処理数Ｎ及びＦＡの数Ｎが決まる。この場合、最大動作周波数Ｍの逆数により示される時間は、最大動作周波数Ｍが高くなると短くなるため、最大動作周波数Ｍと並列処理数Ｎはトレードオフの関係にある。このトレードオフの関係により、ＴＩアキュムレータ１００において、高速動作可能なデバイスを用いてＦＡを構成し、最大動作周波数Ｍを高くしても、その分並列処理数Ｎが減少し、最大ビットレートは制限される。
したがって、ΔΣ変調器２の動作の高速化は、ＴＩアキュムレータ１００を用いた場合であっても、最大動作周波数Ｍと並列処理数Ｎとの間のトレードオフの関係により制限される。そのため、ΔΣ変調器２の動作の高速化は、一般的に、困難である。
本発明は、送信機において、高速にΔΣ変調を行うことができるΔΣ変調器を提供する。
【課題を解決するための手段】
【０００７】
本発明の第１の態様によれば、ΔΣ変調器は、複数の積分器を用いたΔΣ変調器であって、前記積分器は、それぞれ直列に接続された複数のアダーからなるアダー列を複数段備え、前記複数段の初段である第一のアダー列の入力として前記複数段の最終段である第二のアダー列の結果をフィードバックし、前記第一のアダー列の複数のアダーへ供給される入力を処理して前記第二のアダー列に供給する。【０００８】
本発明の第２の態様によれば、送信機は、上述のΔΣ変調器を備える。【０００９】
本発明の第３の態様によれば、積分器は、それぞれ直列に接続された複数のアダーからなるアダー列を複数段備え、前記複数段の初段である第一のアダー列の入力として前記複数段の最終段である第二のアダー列の結果をフィードバックし、前記第一のアダー列の複数のアダーへ供給される入力を処理して前記第二のアダー列に供給する。
【発明の効果】
【００１０】
上述のΔΣ変調器によれば、送信機において、高速にΔΣ変調を行うことができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第一の実施形態によるデジタル送信機の構成を示す図。
【図２】本実施形態によるΔΣ変調器の構成を示す図。
【図３】本実施形態による桁分割入力信号を説明するための第一の図。
【図４】本実施形態による桁分割入力信号を説明するための第二の図。
【図５】本実施形態による桁分割入力信号を生成する回路を示す図。
【図６】本実施形態によるＴＩアキュムレータの構成を示す図。
【図７】本実施形態による入力演算部を説明するための図。
【図８】本実施形態によるＴＩアキュムレータにおける前半入力及び後半入力を説明するための図。
【図９】本発明の第二の実施形態によるＴＩアキュムレータの構成を示す図。
【図１０】本発明の第三の実施形態によるＴＩアキュムレータの構成を示す第一の図。
【図１１】本実施形態によるＴＩアキュムレータのタイムチャートを示す第一の図。
【図１２】本実施形態による入力演算部を説明するための図。
【図１３】本実施形態によるＴＩアキュムレータの構成を示す第二の図。
【図１４】本実施形態によるＴＩアキュムレータのタイムチャートを示す第二の図。
【図１５】本発明の最小構成のΔΣ変調器の構成を示す図。
【図１６】関連するΔΣ変調器の構成を示す図。
【図１７】関連するＴＩアキュムレータの構成を示す図。
【発明を実施するための形態】
【００１２】
以下、実施形態について図面を参照して説明する。
＜第一の実施形態＞
本発明の第一の実施形態によるΔΣ変調器を含む送信機について説明する。
本実施形態による送信機１は、図１に示すように、ベースバンド信号生成器１０と、ΔΣ変調器２０と、Ｄ級パワーアンプ３０と、バンドパスフィルタ４０と、アンテナ５０と、を備える。
【００１３】
ベースバンド信号生成器１０の出力は、ΔΣ変調器２０の入力に接続されている。ΔΣ変調器２０の出力は、Ｄ級パワーアンプ３０の入力に接続されている。Ｄ級パワーアンプ３０の出力は、バンドパスフィルタ４０の入力に接続されている。バンドパスフィルタ４０の出力は、アンテナ５０に接続されている。
【００１４】
ベースバンド信号生成器１０は、ベースバンドのＩ信号と、Ｉ信号と位相が９０度異なるＱ信号を生成する。ベースバンド信号生成部１０は、生成したＩ信号とＱ信号をΔΣ変調器２０に送信する。
【００１５】
ΔΣ変調器２０は、ベースバンド信号生成器１０からＩ信号とＱ信号を受信する。ΔΣ変調器２０は、受信したＩ信号とＱ信号をΔΣ変調し、２値のパルス列に変換する。ΔΣ変調器２０は、変換後の２値のパルス列をＤ級パワーアンプ３０に送信する。
【００１６】
Ｄ級パワーアンプ３０は、ΔΣ変調器２０から２値のパルス列を受信する。Ｄ級パワーアンプ３０は、受信した２値のパルス列をパルス列のパターンを保ったまま増幅する。Ｄ級パワーアンプ３０は、増幅した２値のパルス列をバンドパスフィルタ４０に送信する。
【００１７】
バンドパスフィルタ４０は、Ｄ級パワーアンプ３０から送信された２値のパルス列を通過させる。バンドパスフィルタ４０は、２値のパルス列に含まれる所望帯域（キャリア周波数ｆｃ近傍）以外の低周波成分と高周波成分を除去し、増幅されたキャリア周波数ｆｃのＲＦ信号を生成する。バンドパスフィルタ４０が生成したキャリア周波数ｆｃのＲＦ信号は、バンドパスフィルタ４０からアンテナ５０に伝送される。
アンテナ５０は、バンドパスフィルタ４０から伝送されたキャリア周波数ｆｃのＲＦ信号を送信機１の外部に送信する。
【００１８】
本実施形態によるΔΣ変調器２０について説明する。
本実施形態によるΔΣ変調器２０は、図２に示すように、入力信号のビット精度と同一の数のＴＩアキュムレータ（積分器）２００（２００ａ１、２００ａ２、２００ａ３、・・・）を備える。図２に示すΔΣ変調器２０は、入力信号のビット精度が１６ビットである場合の例を示している。図２に示すΔΣ変調器２０は、図１６で示したΔΣ変調器２におけるＴＩアキュムレータ１００ａ１〜１００ａ１６のそれぞれをＴＩアキュムレータ２００ａ１〜２００ａ１６のそれぞれに置き換えたΔΣ変調器である。
【００１９】
ΔΣ変調器２０が生成するＴＩアキュムレータ２００ａ１〜２００ａ１６に入力される桁分割入力信号について説明する。
本実施形態による桁分割入力信号は、符号なし信号であるオフセットバイナリである。最上位ビットが一番大きな値に対応する信号である。桁分割入力信号のビットレートは、ΔΣ変調器２０の動作周波数であるＭ×Ｎに合わせる必要がある。
ΔΣ変調器２０への入力信号のビットレートがＭである場合、例えば、以下に示す２つの方法で桁分割入力信号を生成する。
なお、説明を簡単にするために、図３および図４を参照し、ΔΣ変調器２０への入力信号のビット精度が４ビット（図２では１６ビット）、ΔΣ変調器２０への入力信号のビットレートがＭ（本発明の実施形態によるΔΣ変調器２０の効果により、最終的には図２に示すようにＹ倍の動作周波数ＹＭにすることができる）、並列処理数Ｎが３であるものとして桁分割入力信号を説明する。
【００２０】
桁分割入力信号を生成する１つ目の方法は、ビットレートＭのΔΣ変調器２０への入力信号をＮ倍０次ホールドを行うことで、Ｍ×Ｎにオーバーサンプリングする方法である。具体的には、１つ目の方法は、Ｎ倍０次ホールド回路がビットレートＭの逆数で示される時間内にΔΣ変調器２０へ入力された信号の値を保持し、サンプリング回路がビットレートＭの逆数で示される時間内に保持された信号の値をＮ回サンプリングして、桁分割入力信号を生成する方法である。例えば、並列処理数Ｎが３であり、ΔΣ変調器２０へ入力された信号の値が０．６２５である場合、図３に示すように、Ｎ倍０次ホールド回路がビットレートＭの逆数で示される時間内０．６２５の信号値を保持し、サンプリング回路がビットレートＭの逆数で示される時間内に３回サンプリングして、３回の何れも“１０１０”の桁分割入力信号を生成する。
【００２１】
桁分割入力信号を生成する２つ目の方法は、ＦＩＲ（Ｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）フィルタによってアップサンプルし、オーバーサンプリング回路によってＭ×Ｎにオーバーサンプルする桁分割入力信号を生成する方法である。具体的には、２つ目の方法は、ＦＩＲフィルタがビットレートＭのΔΣ変調器２０への入力信号をビットレートＭの逆数で示される時間内にＮ倍アップサンプルすることで、桁分割入力信号を生成する方法である。例えば、並列処理数Ｎが３である場合、図４に示すように、ＦＩＲフィルタがビットレートＭの逆数で示される時間内に３倍アップサンプルして０．６２５、０．６８７５、０．６２５の値の信号から“１０１０”、“１０１１”、“１０１０”の桁分割入力信号を生成する。
なお、ＦＩＲフィルタを用いて桁分割入力信号を生成する回路は、図５に示すような回路である。
図５における信号補間部は、図４で示したＦＩＲフィルタとオーバーサンプリング回路と同等の処理を行う機能部を備え、当該機能部を用いて、信号生成部で生成したオフセットバイナリ（符号なし）でサンプルレートＭの信号をＮ倍アップサンプルして、サンプルレートＭ×Ｎに変換する。信号結合・桁分割部は、変換後の信号を連続するＮサンプルごとに結合した後、１ブロックとした上で桁ごとに分割して、最下位ビットＬＳＢ０から最上位ビットＬＳＢ１５まで、動作周波数ＭのＮビット信号として出力する。
信号結合・桁分割部から出力された信号ＬＳＢ１、ＬＳＢ２、・・・、ＬＳＢ１５は、桁ごとにＴＩアキュムレータで生じるレイテンシに相当する遅延を、Ｄラッチなどの遅延回路Ｄ、３Ｄ、・・・、２９Ｄにより入力に積算して加える。ある桁のＬＳＢの遅延量は、１つ下位の桁に相当するＬＳＢの遅延に加えて、１つ下位のＴＩアキュムレータで生じるレイテンシ分を加算して遅延させる。（図５で示されている例は、ＴＩアキュムレータ０のレイテンシが動作周波数Ｍの１クロック分、それ以外のＴＩアキュムレータのレイテンシが動作周波数Ｍの２クロック分の場合の例である。）
これにより、各ＴＩアキュムレータは、各桁において同期の取れた演算を実現し、最終的に最上位ビットの出力において、ΔΣ変調の出力ビット列が得られる。
【００２２】
本実施形態によるＴＩアキュムレータ２００について説明する。
ＴＩアキュムレータ２００は、図６（ａ）に示すように、第一のアダー列４００ａと、第二のアダー列４００ｂと、入力演算部５００と、複数のＤラッチ６００（６００ａ１〜６００ａＮ、６００ｂ、６００ｃ１〜６００ｃＮ）と、を備える。
【００２３】
第一のアダー列４００ａは、Ｋ個のＦＡ３００ａ１〜３００ａＫを備える。
ＦＡ３００ａ１は、前半入力のうちＦＡ３００ａ１に対応する２ビットの信号Ｉ１’がＤラッチ６００ｃ１により遅延した信号Ｉ１を入力する。また、ＦＡ３００ａ１は、ＦＡ３００ａＮの出力した和ビットＤＮがＤラッチ６００ｂにより遅延した信号Ｆ１を入力する。
ＦＡ３００ａ１は、入力した信号Ｉ１と信号Ｆ１とを加算し、和ビットＤ１と繰り上げビットＣ１とを演算する。ＦＡ３００ａ１は、演算した和ビットＤ１をＦＡ３００ａ２に出力する。また、ＦＡ３００ａ１は、演算した繰り上がりビットＣ１をＤラッチ６００ａ１を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。例えば、ＴＩアキュムレータ２００ａ１のＦＡ３００ａ１は、演算した繰り上がりビットＣ１をＤラッチ６００ａ１を介して遅延させて、ＴＩアキュムレータ２００ａ２に出力する。
【００２４】
ＦＡ３００ａ２は、前半入力のうちＦＡ３００ａ２に対応する２ビットの信号Ｉ２’がＤラッチ６００ｃ２により遅延した信号Ｉ２を入力する。また、ＦＡ３００ａ２は、ＦＡ３００ａ１の出力した和ビットＤ１を入力する。
ＦＡ３００ａ２は、入力した信号Ｉ２と和ビットＤ１とを加算し、和ビットＤ２と繰り上げビットＣ２とを演算する。ＦＡ３００ａ２は、演算した和ビットＤ２をＦＡ３００ａ３に出力する。また、ＦＡ３００ａ２は、演算した繰り上がりビットＣ２をＤラッチ６００ａ２を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
【００２５】
同様に、ＦＡ３００ａ（Ｋ−１）は、前半入力のうちＦＡ３００ａ（Ｋ−１）に対応する２ビットの信号Ｉ（Ｋ−１）’がＤラッチ６００ｃ（Ｋ−１）により遅延した信号Ｉ（Ｋ−１）を入力する。また、ＦＡ３００ａ（Ｋ−１）は、ＦＡ３００ａ（Ｋ−２）の出力した和ビットＤ（Ｋ−２）を入力する。
ＦＡ３００ａ（Ｋ−１）は、入力した信号Ｉ（Ｋ−１）と和ビットＤ（Ｋ−２）とを加算し、和ビットＤ（Ｋ−１）と繰り上げビットＣ（Ｋ−１）とを演算する。ＦＡ３００ａ（Ｋ−１）は、演算した和ビットＤ（Ｋ−１）をＦＡ３００ａＫに出力する。また、ＦＡ３００ａ（Ｋ−１）は、演算した繰り上がりビットＣ（Ｋ−１）をＤラッチ６００ａ（Ｋ−１）を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
【００２６】
ＦＡ３００ａＫは、前半入力のうちＦＡ３００ａＫに対応する２ビットの信号ＩＫ’がＤラッチ６００ｃＫにより遅延した信号ＩＫを入力する。また、ＦＡ３００ａＫは、ＦＡ３００ａ（Ｋ−１）の出力した和ビットＤ（Ｋ−１）を入力する。
ＦＡ３００ａＫは、入力した信号ＩＫと和ビットＤ（Ｋ−１）とを加算し、繰り上げビットＣＫを演算する。ＦＡ３００ａＫは、演算した繰り上がりビットＣＫをＤラッチ６００ａＫを介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
【００２７】
入力演算部５００は、複数ＸＯＲ（パリティ演算部）５０１と、ＸＯＲ５０２と、Ｄラッチ５０３と、を備える。
複数ＸＯＲ５０１は、Ｄラッチ６００ｃ１〜６００ｃＫのそれぞれに入力される前半入力Ｉ１’〜ＩＫ’と同一の入力信号を同時に入力する。複数ＸＯＲ５０１は、入力した前半入力Ｉ１’〜ＩＫ’に対して排他的論理和Ｅ１’を演算する。複数ＸＯＲ５０１は、演算結果Ｅ１’をＤラッチ５０３に出力する。
【００２８】
Ｄラッチ５０３は、複数ＸＯＲ５０１から演算結果Ｅ１’を入力する。Ｄラッチ５０３は、入力した演算結果Ｅ１’を遅延させた信号Ｅ１をＸＯＲ５０２に出力する。
【００２９】
ＸＯＲ５０２は、Ｄラッチ５０３から信号Ｅ１を入力する。また、ＸＯＲ５０２は、Ｄラッチ６００ｂが出力する信号Ｆ１を入力する。
ＸＯＲ５０２は、入力した信号Ｅ１と信号Ｆ１とに対して排他的論理和ＤＫを演算する。ＸＯＲ５０２は、演算結果ＤＫをＦＡ３００ａ（Ｋ＋１）に出力する。
【００３０】
第二のアダー列４００ｂは、（Ｎ−Ｋ）個のＦＡ３００ａ（Ｋ＋１）〜３００ａＮを備える。
ＦＡ３００ａ（Ｋ＋１）は、後半入力のうちＦＡ３００ａ（Ｋ＋１）に対応する２ビットの信号Ｉ（Ｋ＋１）’がＤラッチ６００ｃ（Ｋ＋１）により遅延した信号Ｉ（Ｋ＋１）を入力する。また、ＦＡ３００ａ（Ｋ＋１）は、ＸＯＲ５０２から信号ＤＫを入力する。
ＦＡ３００ａ（Ｋ＋１）は、入力した信号Ｉ（Ｋ＋１）と信号ＤＫとを加算し、和ビットＤ（Ｋ＋１）と繰り上げビットＣ（Ｋ＋１）とを演算する。ＦＡ３００ａ（Ｋ＋１）は、演算した和ビットＤ（Ｋ＋１）をＦＡ３００ａ（Ｋ＋２）に出力する。また、ＦＡ３００ａ（Ｋ＋１）は、演算した繰り上がりビットＣ（Ｋ＋１）をＤラッチ６００ａ（Ｋ＋１）を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
【００３１】
ＦＡ３００ａ（Ｋ＋２）は、後半入力のうちＦＡ３００ａ（Ｋ＋２）に対応する２ビットの信号Ｉ（Ｋ＋２）’がＤラッチ６００ｃ（Ｋ＋２）により遅延した信号Ｉ（Ｋ＋２）を入力する。また、ＦＡ３００ａ（Ｋ＋２）は、ＦＡ３００ａ（Ｋ＋１）の出力した和ビットＤ（Ｋ＋１）を入力する。
ＦＡ３００ａ（Ｋ＋２）は、入力した信号Ｉ（Ｋ＋２）と和ビットＤ（Ｋ＋１）とを加算し、和ビットＤ（Ｋ＋２）と繰り上げビットＣ（Ｋ＋２）とを演算する。ＦＡ３００ａ（Ｋ＋２）は、演算した和ビットＤ（Ｋ＋２）をＦＡ３００ａ（Ｋ＋３）に出力する。また、ＦＡ３００ａ（Ｋ＋２）は、演算した繰り上がりビットＣ（Ｋ＋２）をＤラッチ６００ａ（Ｋ＋２）を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
【００３２】
同様に、ＦＡ３００ａＮは、後半入力のうちＦＡ３００ａＮに対応する２ビットの信号ＩＮ’がＤラッチ６００ｃＮにより遅延した信号ＩＮを入力する。また、ＦＡ３００ａＮは、ＦＡ３００ａ（Ｎ−１）の出力した和ビットＤ（Ｎ−１）を入力する。
ＦＡ３００ａＮは、入力した信号ＩＮと和ビットＤ（Ｎ−１）とを加算し、和ビットＤＮと繰り上げビットＣＮとを演算する。ＦＡ３００ａＮは、演算した和ビットＤＮをＤラッチ６００ｂを介して遅延させて、ＦＡ３００ａ１とＸＯＲ５０２に出力する。また、ＦＡ３００ａＮは、演算した繰り上がりビットＣＮをＤラッチ６００ａＮを介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
【００３３】
入力演算部５００は、第一のアダー列４００ａが前半入力に対して行う演算と同等の演算を行う。
【００３４】
ＴＩアキュムレータ２００は、図６（ｂ）に示すように、入力演算部５００で第二のアダー列４００ｂよりも１クロック早いタイミングで前半入力Ｉ１’〜ＩＫ’についての演算を完了させる。そして、ＴＩアキュムレータ２００は、次回以降のクロック入力のタイミングで、入力演算部５００による前半入力Ｉ１〜ＩＫについての演算と、第二のアダー列４００ｂによる後半入力Ｉ（Ｋ＋１）〜ＩＮについての演算とを並行して行う。
ＴＩアキュムレータ２００において、第一のアダー列４００ａが備えるＦＡの数Ｋと第二のアダー列４００ｂが備えるＦＡの数（Ｎ−Ｋ）とが等しい、すなわち、Ｋ＝Ｎ÷２である場合、第一のアダー列４００ａの演算時間と第二のアダー列４００ｂの演算時間とがほぼ同一となる。また、第一のアダー列４００ａと第二のアダー列４００ｂのそれぞれにおける並列処理数はＮ÷２であるため、ＴＩアキュムレータ２００における最大動作周波数をＴＩアキュムレータ１００における最大周波数の約２倍、すなわち、２Ｍにすることができる。その一方で、第一のアダー列４００ａと第二のアダー列４００ｂは、並列処理を行っているため、最大動作周波数２Ｍの逆数により示される時間内にＮ並列の処理を終えることができる。
【００３５】
なお、入力演算部５００は、以下で図７について説明するように構成されている。
前半のＦＡ３００ａ１〜３００ａＫが行う処理は、図７に示すように、図１７で示したＴＩアキュムレータ１００が備えるＮ個のＦＡ３００ａ１〜３００ａＮを前半のＦＡ３００ａ１〜３００ａＫと後半のＦＡ３００ａ（Ｋ＋１）〜３００ａＮに分割した場合、フィードバック信号Ｆ１についての演算を先に行っても後に行っても結果が変わらないというＦＡの演算の特徴を用いて、前半入力の排他的論理和を演算し、その演算結果とフィードバック信号との排他的論理和を演算する処理に置き換えることができる。
ただし、入力演算部５００では、Ｄラッチ５０３やＤラッチ６００を用いて、演算タイミングや演算結果の出力タイミングを正しくしている。
【００３６】
なお、ＴＩアキュムレータ２００における前半入力及び後半入力は、桁分割入力信号から入力されるＮ個の１ビット信号と、自ＴＩアキュムレータ２００よりもΔΣ変調器２０の入力信号の１つ下位ビットの信号を処理するＴＩアキュムレータ２００が出力するＮ個の１ビット信号とを２個ずつＮセットにし、セット毎に予め順序が決められた信号である。図８に示すように、アダー列の分割に合わせて、１〜Ｋ番目の順番の信号を前半入力、Ｋ＋１〜Ｎ番目の順番の信号を後半入力として、ＦＡ３００のそれぞれに２ビットの信号として入力される入力信号である。例えば、図２で示したＴＩアキュムレータ２００ａ１６におけるＦＡ３００ａ１に入力される信号は、最上位ビットの１番目の１ビットの信号（図３における１／２についての１番目の信号“１”）と、ＴＩアキュムレータ２００ａ１５におけるＦＡ３００ａ１が演算した繰り上がりビットＣ１をＤラッチ６００ａ１で遅延させた１ビットの信号とを組み合わせた２ビットの信号である。
【００３７】
以上、本発明の第一の実施形態による送信機１が備えるΔΣ変調器２０におけるＴＩアキュムレータ２００について説明した。上述のＴＩアキュムレータ２００は、それぞれ直列に接続された複数のアダーを有する第一のアダー列４００ａ及び第二のアダー列４００ｂから構成され、第二のアダー列４００ｂの結果を第一のアダー列４００ａの入力としてフィードバックするアダー列を有し、第一のアダー列４００ａの複数のアダーへ並列に供給される入力を処理して第二のアダー列４００ｂに供給する。ΔΣ変調器２０におけるシリアライザは、動作周波数２Ｍの最上位ビット２００ａ１６のＮビット出力をパラレルシリアル変換し、ビットレート２Ｍ×Ｎの１ビット列に束ねて出力する。
このようにすれば、送信機１が備えるΔΣ変調器２０は、動作周波数が２Ｍ×ＮのΔΣ変調器と同等の２Ｍ×Ｎのビットレートを実現し、高速にΔΣ変調を行うことができる。
【００３８】
＜第二の実施形態＞
本発明の第二の実施形態によるΔΣ変調器を含む送信機について説明する。
本実施形態による送信機１は、図１で示した本発明の第一の実施形態による送信機１と同様に、ベースバンド信号生成器１０と、ΔΣ変調器２０と、Ｄ級パワーアンプ３０と、バンドパスフィルタ４０と、アンテナ５０と、を備える。
【００３９】
本実施形態によるΔΣ変調器２０は、第一の実施形態によるΔΣ変調器２０と同様に、入力信号のビット精度と同一の数のＴＩアキュムレータ２００（２００ａ１、２００ａ２、２００ａ３、・・・）を備える。
ただし、本実施形態によるＴＩアキュムレータ２００は、第一の実施形態によるＴＩアキュムレータ２００とＤラッチ５０３、６００ｂの接続が異なる。
【００４０】
本実施形態によるＴＩアキュムレータ２００は、図９に示すように、第一のアダー列４００ａと、第二のアダー列４００ｂと、入力演算部５００と、複数のＤラッチ６００（６００ａ１〜６００ａＮ、６００ｂ、６００ｃ１〜６００ｃＮ）と、を備える。
【００４１】
入力演算部５００は、複数ＸＯＲ５０１と、ＸＯＲ５０２と、Ｄラッチ５０３と、を備える。
複数ＸＯＲ５０１は、Ｄラッチ６００ｃ１〜６００ｃＫのそれぞれに入力される前半入力Ｉ１’〜ＩＫ’と同一の入力信号を同時に入力する。複数ＸＯＲ５０１は、入力した前半入力Ｉ１’〜ＩＫ’に対して排他的論理和Ｅ１’を演算する。複数ＸＯＲ５０１は、演算結果Ｅ１’をＸＯＲ５０２に出力する。
【００４２】
ＸＯＲ５０２は、複数ＸＯＲ５０１から信号Ｅ１’を入力する。また、ＸＯＲ５０２は、ＦＡ３００ａＮが出力する信号ＤＮを入力する。
ＸＯＲ５０２は、入力した信号Ｅ１’と信号ＤＮとに対して排他的論理和ＤＫ’を演算する。ＸＯＲ５０２は、演算結果ＤＫ’をＤラッチ５０３に出力する。
【００４３】
Ｄラッチ５０３は、ＸＯＲ５０２から演算結果ＤＫ’を入力する。Ｄラッチ５０３は、入力した演算結果ＤＫ’を遅延させた信号ＤＫをＦＡ３００ａ（Ｋ＋１）に出力する。
【００４４】
ＦＡ３００ａ（Ｋ＋１）は、後半入力のうちＦＡ３００ａ（Ｋ＋１）に対応する２ビットの信号Ｉ（Ｋ＋１）’がＤラッチ６００ｃ（Ｋ＋１）により遅延した信号Ｉ（Ｋ＋１）を入力する。また、ＦＡ３００ａ（Ｋ＋１）は、Ｄラッチ５０３から信号ＤＫを入力する。
ＦＡ３００ａ（Ｋ＋１）は、入力した信号Ｉ（Ｋ＋１）と信号ＤＫとを加算し、和ビットＤ（Ｋ＋１）と繰り上げビットＣ（Ｋ＋１）とを演算する。ＦＡ３００ａ（Ｋ＋１）は、演算した和ビットＤ（Ｋ＋１）をＦＡ３００ａ（Ｋ＋２）に出力する。また、ＦＡ３００ａ（Ｋ＋１）は、演算した繰り上がりビットＣ（Ｋ＋１）をＤラッチ６００ａ（Ｋ＋１）を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
【００４５】
同様に、ＦＡ３００ａＮは、後半入力のうちＦＡ３００ａＮに対応する２ビットの信号ＩＮ’がＤラッチ６００ｃＮにより遅延した信号ＩＮを入力する。また、ＦＡ３００ａＮは、ＦＡ３００ａ（Ｎ−１）の出力した和ビットＤ（Ｎ−１）を入力する。
ＦＡ３００ａＮは、入力した信号ＩＮと和ビットＤ（Ｎ−１）とを加算し、和ビットＤＮと繰り上げビットＣＮとを演算する。ＦＡ３００ａＮは、演算した和ビットＤＮをＸＯＲ５０２とＤラッチ６００ｂに出力する。また、ＦＡ３００ａＮは、演算した繰り上がりビットＣＮをＤラッチ６００ａＮを介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
【００４６】
Ｄラッチ６００ｂは、ＦＡ３００ａＮから和ビットＤＮを入力する。Ｄラッチ６００ｂは、入力した和ビットＤＮを遅延させた信号Ｆ１をＦＡ３００ａ１に出力する。
【００４７】
ＦＡ３００ａ１は、前半入力のうちＦＡ３００ａ１に対応する２ビットの信号Ｉ１’がＤラッチ６００ｃ１により遅延した信号Ｉ１を入力する。また、ＦＡ３００ａ１は、Ｄラッチ６００ｂから信号Ｆ１を入力する。
ＦＡ３００ａ１は、入力した信号Ｉ１と信号Ｆ１とを加算し、和ビットＤ１と繰り上げビットＣ１とを演算する。ＦＡ３００ａ１は、演算した和ビットＤ１をＦＡ３００ａ２に出力する。また、ＦＡ３００ａ１は、演算した繰り上がりビットＣ１をＤラッチ６００ａ１を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。例えば、ＴＩアキュムレータ２００ａ１のＦＡ３００ａ１は、演算した繰り上がりビットＣ１をＤラッチ６００ａ１を介して遅延させて、ＴＩアキュムレータ２００ａ２に出力する。
【００４８】
ＴＩアキュムレータ２００は、図９に示すように、入力演算部５００で第二のアダー列４００ｂよりも１クロック早いタイミングで前半入力Ｉ１’〜ＩＫ’についての演算を完了させる。そして、ＴＩアキュムレータ２００は、次回以降のクロック入力のタイミングで、入力演算部５００による前半入力Ｉ１〜ＩＫについての演算と、第二のアダー列４００ｂによる後半入力Ｉ（Ｋ＋１）〜ＩＮについての演算とを並行して行う。
【００４９】
以上、本発明の第二の実施形態による送信機１が備えるΔΣ変調器２０におけるＴＩアキュムレータ２００について説明した。上述のＴＩアキュムレータ２００は、それぞれ直列に接続された複数のアダーを有する第一のアダー列４００ａ及び第二のアダー列４００ｂから構成され、第二のアダー列４００ｂの結果を第一のアダー列４００ａの入力としてフィードバックするアダー列を有し、第一のアダー列４００ａの複数のアダーへ並列に供給される入力を処理して第二のアダー列４００ｂに供給する。
このようにすれば、送信機１が備えるΔΣ変調器２０は、高速にΔΣ変調を行うことができる。
【００５０】
＜第三の実施形態＞
本発明の第三の実施形態によるΔΣ変調器を含む送信機について説明する。
本実施形態による送信機１は、図１で示した本発明の第一の実施形態による送信機１と同様に、ベースバンド信号生成器１０と、ΔΣ変調器２０と、Ｄ級パワーアンプ３０と、バンドパスフィルタ４０と、アンテナ５０と、を備える。
【００５１】
本実施形態によるΔΣ変調器２０は、第一の実施形態によるΔΣ変調器２０と同様に、入力信号のビット精度と同一の数のＴＩアキュムレータ２００（２００ａ１、２００ａ２、２００ａ３、・・・）を備える。
ただし、本実施形態によるＴＩアキュムレータ２００は、第一の実施形態によるＴＩアキュムレータ２００と異なる。
【００５２】
本実施形態によるＴＩアキュムレータ２００は、図１０に示すように、第一のアダー列４００ａと、第二のアダー列４００ｂと、第三のアダー列４００ｃと、第一の入力演算部５００ａと、第二の入力演算部５００ｂと、複数のＤラッチ６００（６００ａ１〜６００ａＮ、６００ｂ、６００ｃ１〜６００ｃＮ、６００ｄ１〜６００ｄＮ）と、を備える。
【００５３】
第一のアダー列４００ａは、Ｋ個のＦＡ３００ａ１〜３００ａＫを備える。
ＦＡ３００ａ１は、前半入力のうちＦＡ３００ａ１に対応する２ビットの信号Ｉ１’’がＤラッチ６００ｄ１により遅延し（信号Ｉ１’）、更に、Ｄラッチ６００ｃ１により遅延した信号Ｉ１を入力する。また、ＦＡ３００ａ１は、ＦＡ３００ａＮの出力した和ビットＤＮがＤラッチ６００ｂにより遅延した信号Ｆ１を入力する。
ＦＡ３００ａ１は、入力した信号Ｉ１と信号Ｆ１とを加算し、和ビットＤ１と繰り上げビットＣ１とを演算する。ＦＡ３００ａ１は、演算した和ビットＤ１をＦＡ３００ａ２に出力する。また、ＦＡ３００ａ１は、演算した繰り上がりビットＣ１をＤラッチ６００ａ１を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
【００５４】
ＦＡ３００ａ２は、前半入力のうちＦＡ３００ａ２に対応する２ビットの信号Ｉ２’’がＤラッチ６００ｄ２により遅延し（信号Ｉ２’）、更に、Ｄラッチ６００ｃ２により遅延した信号Ｉ２を入力する。また、ＦＡ３００ａ２は、ＦＡ３００ａ１の出力した和ビットＤ１を入力する。
ＦＡ３００ａ２は、入力した信号Ｉ２と和ビットＤ１とを加算し、和ビットＤ２と繰り上げビットＣ２とを演算する。ＦＡ３００ａ２は、演算した和ビットＤ２をＦＡ３００ａ３に出力する。また、ＦＡ３００ａ２は、演算した繰り上がりビットＣ２をＤラッチ６００ａ２を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
【００５５】
ＦＡ３００ａ（Ｋ−１）は、前半入力のうちＦＡ３００ａ（Ｋ−１）に対応する２ビットの信号Ｉ（Ｋ−１）’’がＤラッチ６００ｄ（Ｋ−１）により遅延し（信号Ｉ（Ｋ−１）’）、更に、Ｄラッチ６００ｃ（Ｋ−１）により遅延した信号Ｉ（Ｋ−１）を入力する。また、ＦＡ３００ａ（Ｋ−１）は、ＦＡ３００ａ（Ｋ−２）の出力した和ビットＤ（Ｋ−２）を入力する。
ＦＡ３００ａ（Ｋ−１）は、入力した信号Ｉ（Ｋ−１）と和ビットＤ（Ｋ−２）とを加算し、和ビットＤ（Ｋ−１）と繰り上げビットＣ（Ｋ−１）とを演算する。ＦＡ３００ａ（Ｋ−１）は、演算した和ビットＤ（Ｋ−１）をＦＡ３００ａＫに出力する。また、ＦＡ３００ａ（Ｋ−１）は、演算した繰り上がりビットＣ（Ｋ−１）をＤラッチ６００ａ（Ｋ−１）を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
【００５６】
同様に、ＦＡ３００ａＫは、前半入力のうちＦＡ３００ａＫに対応する２ビットの信号ＩＫ’’がＤラッチ６００ｄＫにより遅延し（信号ＩＫ’）、更に、Ｄラッチ６００ｃＫにより遅延した信号ＩＫを入力する。また、ＦＡ３００ａＫは、ＦＡ３００ａ（Ｋ−１）の出力した和ビットＤ（Ｋ−１）を入力する。
ＦＡ３００ａＫは、入力した信号ＩＫと和ビットＤ（Ｋ−１）とを加算し、繰り上げビットＣＫを演算する。ＦＡ３００ａＫは、演算した繰り上がりビットＣＫをＤラッチ６００ａＫを介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
【００５７】
第一の入力演算部５００ａは、複数ＸＯＲ５０１ａと、ＸＯＲ５０２ａと、Ｄラッチ５０３ａ１と、Ｄラッチ５０３ａ２と、を備える。
複数ＸＯＲ５０１ａは、Ｄラッチ６００ｄ１〜６００ｄＫのそれぞれに入力される前半入力Ｉ１’’〜ＩＫ’’と同一の入力信号を同時に入力する。複数ＸＯＲ５０１ａは、入力した前半入力Ｉ１’’〜ＩＫ’’に対して排他的論理和Ｇ１’’を演算する。複数ＸＯＲ５０１ａは、演算結果Ｇ１’’をＤラッチ５０３ａ１に出力する。
【００５８】
Ｄラッチ５０３ａ１は、複数ＸＯＲ５０３ａから演算結果Ｇ１’’を入力する。Ｄラッチ５０３ａ１は、入力した演算結果Ｇ１’’を遅延させた信号Ｇ１’をＤラッチ５０３ａ２と第二の入力演算部５００ｂに出力する。
【００５９】
Ｄラッチ５０３ａ２は、Ｄラッチ５０３ａ１から信号Ｇ１’を入力する。Ｄラッチ５０３ａ２は、入力した信号Ｇ１’を遅延させた信号Ｇ１をＸＯＲ５０２ａに出力する。
【００６０】
ＸＯＲ５０２ａは、Ｄラッチ５０３ａ２から信号Ｇ１を入力する。また、ＸＯＲ５０２ａは、ＦＡ３００ａＮの出力した和ビットＤＮがＤラッチ６００ｂにより遅延した信号Ｆ１を入力する。
ＸＯＲ５０２ａは、入力した信号Ｇ１と信号Ｆ１とに対して排他的論理和ＤＫを演算する。ＸＯＲ５０２ａは、演算結果ＤＫをＦＡ３００ａ（Ｋ＋１）に出力する。
【００６１】
第三のアダー列４００ｃは、（Ｌ−Ｋ）個のＦＡ３００ａ（Ｋ＋１）〜３００ａＬを備える。
ＦＡ３００ａ（Ｋ＋１）は、中盤入力のうちＦＡ３００ａ（Ｋ＋１）に対応する２ビットの信号Ｉ（Ｋ＋１）’’がＤラッチ６００ｄ（Ｋ＋１）により遅延し（信号Ｉ（Ｋ＋１）’）、更に、Ｄラッチ６００ｃ（Ｋ＋１）により遅延した信号Ｉ（Ｋ＋１）を入力する。また、ＦＡ３００ａ（Ｋ＋１）は、ＸＯＲ５０２ａから信号ＤＫを入力する。
ＦＡ３００ａ（Ｋ＋１）は、入力した信号Ｉ（Ｋ＋１）と信号ＤＫとを加算し、和ビットＤ（Ｋ＋１）と繰り上げビットＣ（Ｋ＋１）とを演算する。ＦＡ３００ａ（Ｋ＋１）は、演算した和ビットＤ（Ｋ＋１）をＦＡ３００ａ（Ｋ＋２）に出力する。また、ＦＡ３００ａ（Ｋ＋１）は、演算した繰り上がりビットＣ（Ｋ＋１）をＤラッチ６００ａ（Ｋ＋１）を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
【００６２】
ＦＡ３００ａ（Ｌ−１）は、中盤入力のうちＦＡ３００ａ（Ｌ−１）に対応する２ビットの信号Ｉ（Ｌ−１）’’がＤラッチ６００ｄ（Ｌ−１）により遅延し（信号Ｉ（Ｌ−１）’）、更に、Ｄラッチ６００ｃ（Ｌ−１）により遅延した信号Ｉ（Ｌ−１）を入力する。また、ＦＡ３００ａ（Ｌ−１）は、ＦＡ３００ａ（Ｌ−２）の出力した和ビットＤ（Ｌ−２）を入力する。
ＦＡ３００ａ（Ｌ−１）は、入力した信号Ｉ（Ｌ−１）と和ビットＤ（Ｌ−２）とを加算し、和ビットＤ（Ｌ−１）と繰り上げビットＣ（Ｌ−１）とを演算する。ＦＡ３００ａ（Ｌ−１）は、演算した和ビットＤ（Ｌ−１）をＦＡ３００ａＬに出力する。また、ＦＡ３００ａ（Ｌ−１）は、演算した繰り上がりビットＣ（Ｌ−１）をＤラッチ６００ａ（Ｌ−１）を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
【００６３】
同様に、ＦＡ３００ａＬは、中盤入力のうちＦＡ３００ａＬに対応する２ビットの信号ＩＬ’’がＤラッチ６００ｄＬにより遅延し（信号ＩＬ’）、更に、Ｄラッチ６００ｃＬにより遅延した信号ＩＬを入力する。また、ＦＡ３００ａＬは、ＦＡ３００ａ（Ｌ−１）の出力した和ビットＤ（Ｌ−１）を入力する。
ＦＡ３００ａＬは、入力した信号ＩＬと和ビットＤ（Ｌ−１）とを加算し、繰り上げビットＣＬを演算する。ＦＡ３００ａＬは、演算した繰り上がりビットＣＬをＤラッチ６００ａＬを介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
【００６４】
第二の入力演算部５００ｂは、複数ＸＯＲ５０１ｂと、ＸＯＲ５０２ｂと、Ｄラッチ５０３ｂと、を備える。
複数ＸＯＲ５０１ｂは、Ｄラッチ６００ｃ１〜６００ｃＬのそれぞれに入力される中盤入力Ｉ（Ｋ＋１）’〜ＩＬ’と同一の入力信号を同時に入力する。複数ＸＯＲ５０１ｂは、入力した中盤入力Ｉ（Ｋ＋１）’〜ＩＬ’に対して排他的論理和Ｇ２’を演算する。複数ＸＯＲ５０１ｂは、演算結果Ｇ２’をＤラッチ５０３ｂに出力する。
【００６５】
Ｄラッチ５０３ｂは、複数ＸＯＲ５０１ｂから演算結果Ｇ２’を入力する。Ｄラッチ５０３ｂは、入力した演算結果Ｇ２’を遅延させた信号Ｇ２をＸＯＲ５０２ｂに出力する。
【００６６】
ＸＯＲ５０２ｂは、Ｄラッチ５０３ｂから信号Ｇ２を入力する。また、ＸＯＲ５０２ｂは、ＦＡ３００ａＮの出力した和ビットＤＮがＤラッチ６００ｂにより遅延した信号Ｆ１を入力する。
ＸＯＲ５０２ｂは、入力した信号Ｇ２と信号Ｆ１とに対して排他的論理和ＤＬを演算する。ＸＯＲ５０２ｂは、演算結果ＤＬをＦＡ３００ａ（Ｌ＋１）に出力する。
【００６７】
第二のアダー列４００ｂは、（Ｎ−Ｌ）個のＦＡ３００ａ（Ｌ＋１）〜３００ａＮを備える。
ＦＡ３００ａ（Ｌ＋１）は、後半入力のうちＦＡ３００ａ（Ｌ＋１）に対応する２ビットの信号Ｉ（Ｌ＋１）’’がＤラッチ６００ｄ（Ｌ＋１）により遅延し（信号Ｉ（Ｌ＋１）’）、更に、Ｄラッチ６００ｃ（Ｌ＋１）により遅延した信号Ｉ（Ｌ＋１）を入力する。また、ＦＡ３００ａ（Ｌ＋１）は、ＸＯＲ５０２ｂから信号ＤＬを入力する。
ＦＡ３００ａ（Ｌ＋１）は、入力した信号Ｉ（Ｌ＋１）と信号ＤＬとを加算し、和ビットＤ（Ｌ＋１）と繰り上げビットＣ（Ｌ＋１）とを演算する。ＦＡ３００ａ（Ｌ＋１）は、演算した和ビットＤ（Ｌ＋１）をＦＡ３００ａ（Ｌ＋２）に出力する。また、ＦＡ３００ａ（Ｌ＋１）は、演算した繰り上がりビットＣ（Ｌ＋１）をＤラッチ６００ａ（Ｌ＋１）を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
【００６８】
ＦＡ３００ａ（Ｎ−１）は、後半入力のうちＦＡ３００ａ（Ｎ−１）に対応する２ビットの信号Ｉ（Ｎ−１）’’がＤラッチ６００ｄ（Ｎ−１）により遅延し（信号Ｉ（Ｎ−１）’）、更に、Ｄラッチ６００ｃ（Ｎ−１）により遅延した信号Ｉ（Ｎ−１）を入力する。また、ＦＡ３００ａ（Ｎ−１）は、ＦＡ３００ａ（Ｎ−２）の出力した和ビットＤ（Ｎ−２）を入力する。
ＦＡ３００ａ（Ｎ−１）は、入力した信号Ｉ（Ｎ−１）と和ビットＤ（Ｎ−２）とを加算し、和ビットＤ（Ｎ−１）と繰り上げビットＣ（Ｎ−１）とを演算する。ＦＡ３００ａ（Ｎ−１）は、演算した和ビットＤ（Ｎ−１）をＦＡ３００ａＮに出力する。また、ＦＡ３００ａ（Ｎ−１）は、演算した繰り上がりビットＣ（Ｎ−１）をＤラッチ６００ａ（Ｎ−１）を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
【００６９】
同様に、ＦＡ３００ａＮは、後半入力のうちＦＡ３００ａＮに対応する２ビットの信号ＩＮ’’がＤラッチ６００ｄＮにより遅延し（信号ＩＮ’）、更に、Ｄラッチ６００ｃＮにより遅延した信号ＩＮを入力する。また、ＦＡ３００ａＮは、ＦＡ３００ａ（Ｎ−１）の出力した和ビットＤ（Ｎ−１）を入力する。
ＦＡ３００ａＮは、入力した信号ＩＮと和ビットＤ（Ｎ−１）とを加算し、和ビットＤＮと繰り上げビットＣＮとを演算する。ＦＡ３００ａＮは、演算した和ビットＤＮをＤラッチ６００ｂを介して遅延させて、ＦＡ３００ａ１、ＸＯＲ５０２ａ、ＸＯＲ５０２ｂのそれぞれに出力する。また、ＦＡ３００ａＮは、演算した繰り上がりビットＣＮをＤラッチ６００ａＮを介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
【００７０】
第一の入力演算部５００ａは、第一のアダー列４００ａが前半入力に対して行う演算と同等の演算を行う。
また、第二の入力演算部５００ｂは、第三のアダー列４００ｃが中盤入力に対して行う演算と同等の演算を行う。
【００７１】
ＴＩアキュムレータ２００は、図１１に示すように、第二の入力演算部５００ｂで第二のアダー列４００ｂよりも１クロック早いタイミングで中盤入力Ｉ（Ｋ＋１）’〜ＩＬ’についての演算を完了させる。また、第一の入力演算部５００ａで第二のアダー列４００ｂよりも２クロック早いタイミングで前半入力Ｉ１’〜ＩＫ’についての演算を完了させる。そして、ＴＩアキュムレータ２００は、３回以降のクロック入力のタイミングで、第一の入力演算部５００ａによる前半入力Ｉ１〜ＩＫについての演算と、第二の入力演算部５００ｂによる中盤入力Ｉ（Ｋ＋１）〜ＩＬについての演算と、第二のアダー列４００ｂによる後半入力Ｉ（Ｌ＋１）〜ＩＮについての演算とを並行して行う。
ＴＩアキュムレータ２００において、第一のアダー列４００ａが備えるＦＡの数Ｋ、第二のアダー列４００ｂが備えるＦＡの数（Ｎ−Ｌ）、第三のアダー列４００ｃが備えるＦＡの数（Ｌ−Ｋ）、のそれぞれが等しい場合、第一のアダー列４００ａの演算時間、第二のアダー列４００ｂの演算時間、第三のアダー列４００ｃの演算時間のそれぞれがほぼ同一となる。また、第一のアダー列４００ａ、第二のアダー列４００ｂ、第三のアダー列４００ｃのそれぞれにおける並列処理数はＮ÷３であるため、ＴＩアキュムレータ２００における最大動作周波数をＴＩアキュムレータ１００における最大周波数の約３倍、すなわち、３Ｍにすることができる。その一方で、第一のアダー列４００ａ、第二のアダー列４００ｂ、及び、第三のアダー列４００ｃは、並列処理を行っているため、最大動作周波数３Ｍの逆数により示される時間内にＮ並列の処理を終えることができる。
【００７２】
なお、入力演算部５００は、以下の図１２についての説明に基づいて、構成が考えられている。
前半のＦＡ３００ａ１〜３００ａＫが行う処理は、図１２に示すように、図１７で示したＴＩアキュムレータ１００が備えるＮ個のＦＡ３００ａ１〜３００ａＮを前半のＦＡ３００ａ１〜３００ａＫ、中盤のＦＡ３００ａ（Ｋ＋１）〜３００ａＬ、後半のＦＡ３００ａ（Ｌ＋１）〜３００ａＮに分割した場合、フィードバック信号Ｆ１についての演算を先に行っても後に行っても結果が変わらないというＦＡの演算の特徴を用いて、前半入力の排他的論理和を演算し、その演算結果とフィードバック信号との排他的論理和を演算する処理に置き換えることができる。
ただし、第一の入力演算部５００ａ、及び、第二の入力演算部５００ｂでは、Ｄラッチ５０３ａ１、５０３ａ２、５０３ｂやＤラッチ６００を用いて、演算タイミングや演算結果の出力タイミングを正しくしている。
【００７３】
なお、第三の実施形態によるＴＩアキュムレータ２００は、図１３に示すように、Ｄラッチ５０３ａ２、５０３ｂ、６００ｂの接続を変更してもよい。すなわち、Ｄラッチ５０３ａ２はＸＯＲ５０２ａの後段に接続され、Ｄラッチ５０３ｂはＸＯＲ５０２ｂの後段に接続され、Ｄラッチ６００ｂは信号Ｆ１をＦＡ３００ａ１に対してのみ遅延させる箇所に接続するものであってよい。この変更は、第一の実施形態によるＴＩアキュムレータ２００における、Ｄラッチ５０３、６００ｂの接続を変更した、第二の実施形態によるＴＩアキュムレータ２００と同様の考えに基づく変更である。なお、図１３に示すＴＩアキュムレータ２００は、図１４に示すようなタイムチャートで処理を行う。
【００７４】
なお、ＴＩアキュムレータ２００における前半入力、中盤入力、及び、後半入力は、桁分割入力信号から入力されるＮ個のビット１ビット信号と、自ＴＩアキュムレータ２００よりもΔΣ変調器２０の入力信号の１つ下位ビットの信号を処理するＴＩアキュムレータ２００が出力するＮ個の１ビット信号とを２個ずつＮセットにし、セット毎に予め順序が決められた信号であり、アダー列の分割に合わせて、１〜Ｋ番目の順番の信号を前半入力、Ｋ＋１〜Ｌ番目の順番の信号を中盤入力、Ｌ＋１〜Ｎ番目の順番の信号を後半入力として、ＦＡ３００のそれぞれに２ビットの信号として入力される入力信号である。
【００７５】
以上、本発明の第三の実施形態による送信機１が備えるΔΣ変調器２０におけるＴＩアキュムレータ２００について説明した。上述のＴＩアキュムレータ２００は、それぞれ直列に接続された複数のアダーを有する第一のアダー列４００ａ及び第二のアダー列４００ｂから構成され、第二のアダー列４００ｂの結果を第一のアダー列４００ａの入力としてフィードバックするアダー列を有し、第一のアダー列４００ａの複数のアダーへ並列に供給される入力を処理して第二のアダー列４００ｂに供給する。
このようにすれば、送信機１が備えるΔΣ変調器２０は、高速にΔΣ変調を行うことができる。
【００７６】
本発明の最小構成のΔΣ変調器２０について説明する。
本発明の最小構成のΔΣ変調器２０は、図１５に示すように、少なくとも複数の積分器２００を備える。積分器２００は、少なくとも第一のアダー列２０１と、第二のアダー列２０２と、を備える。
【００７７】
第一のアダー列２０１は、それぞれ直列に接続された複数のアダーを有する。
第二のアダー列２０２は、それぞれ直列に接続された複数のアダーを有する。
第二のアダー列２０２は、第二のアダー列２０２の論理演算の結果を第一のアダー列２０１の入力としてフィードバックするアダー列である。
積分器２００は、第一のアダー列２０１の複数のアダーへ並列に供給される入力を処理して第二のアダー列２０２に供給する。
【００７８】
なお、本発明の実施形態によるＴＩアキュムレータ２００を備えるΔΣ変調器２０は、前半入力、後半入力のそれぞれに対応する２つのアダー列、及び、前半入力、中盤入力、後半入力のそれぞれに対応する３つのアダー列を備える場合を例に示し説明した。しかしながら、本発明の実施形態によるＴＩアキュムレータ２００を備えるΔΣ変調器２０は、それらに限定するものではない。例えば、ΔΣ変調器２０は、Ｎ個のアダーが（２Ｎ）個の１ビット入力信号を入力しＮ個の１ビット信号を出力する処理を行う場合、Ｌ個の予め順序が決められたアダーと、当該アダーに対応するＬ個の予め順序が決められた入力信号とに分割し、（Ｌ−１）個の複数ＸＯＲ部５０１と、（Ｌ−１）個のＸＯＲ部５０２とを備えるものであってよい。この場合も実施形態で説明したように、Ｌ回目のクロック信号でＬ個並列処理が適切なタイミングで正確に行われるように、分割した入力信号はＤラッチ６００のような遅延回路を用いて適切に遅延される。このとき、ΔΣ変調器２０における第Ｒ番目の複数ＸＯＲ部５０１は、Ｎセットの入力信号のうち、Ｒセット目の入力信号を（Ｒ−１）クロック分遅延させた信号と、（Ｒ−１）番目の複数ＸＯＲ部５０１の出力を１クロック分遅延させた信号を入力として、排他的論理和を論理演算する。
【００７９】
なお、本発明の実施形態について説明したが、上述のΔΣ変調器２０は内部に、コンピュータシステムを有している。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。ここでコンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしてもよい。
【００８０】
また、上記プログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。
【００８１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定するものではない。また、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができるものである。
【産業上の利用可能性】
【００８２】
上述のΔΣ変調器によれば、高速にΔΣ変調を行うことができる。
【符号の説明】
【００８３】
１  送信機
１０  ベースバンド信号生成器
２０  ΔΣ変調器
３０  Ｄ級パワーアンプ
４０  バンドパスフィルタ
５０  アンテナ
１００（１００ａ１〜１００ａ１６）、２００（２００ａ１〜２００ａ１６）  ＴＩアキュムレータ
３００（３００ａ１〜３００ａＮ）  全加算器
５００、５００ａ、５００ｂ  入力演算部
５０１、５０１ａ、５０１ｂ  複数ＸＯＲ
５０２、５０２ａ、５０２ｂ  ＸＯＲ
５０３、５０３ａ１、５０３ａ２、５０３ｂ、６００（６００ａ１〜６００ａＮ、６００ｂ、６００ｃ１〜６００ｃＮ）  Ｄラッチ
２０１、４００ａ  第一のアダー列
２０２、４００ｂ  第二のアダー列
【図１】
2017037880.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【手続補正書】
【提出日】平成30年2月22日(2018.2.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の積分器を用いたΔΣ変調器であって、前記積分器は、
それぞれ直列に接続された複数のアダーからなるアダー列を複数段備え、
前記複数段の初段である第一のアダー列の入力として前記複数段の最終段である第二のアダー列の結果をフィードバックし、
前記第一のアダー列の複数のアダーへ供給される入力を処理して前記第二のアダー列に供給するΔΣ変調器。
【請求項２】
前記第一のアダー列の複数のアダーへ供給される入力を処理して前記第二のアダー列に供給するパリティ演算部とＸＯＲ演算部を有しており、
前記パリティ演算部は、前記第一のアダー列の入力の一部を入力として用いて論理演算し、
前記ＸＯＲ演算部は、前記パリティ演算部の出力値と、前記第二のアダー列からのフィードバック値を入力として論理演算し、当該論理演算の結果を前記第二のアダー列に入力することにより、アダー列の演算を並列化する請求項１に記載のΔΣ変調器。
【請求項３】
前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーの総和はＮ個であり、２Ｎ個の１ビット信号を入力するとＮ個の１ビット出力信号を出力する、
請求項２に記載のΔΣ変調器。
【請求項４】
前記第一のアダー列の複数のアダー及び前記第二のアダー列の複数のアダーは、前記２Ｎ個の１ビット信号が２個ずつＮセットの信号に分けられ、当該２個ずつＮセットの信号を予め決められた順序で入力する、請求項３に記載のΔΣ変調器。
【請求項５】
前記パリティ演算部は、
前記２個ずつＮセットの信号のうち１番目〜Ｋ番目（Ｋ＜Ｎ）のセットの信号を入力する、請求項４に記載のΔΣ変調器。
【請求項６】
前記ＸＯＲ演算部は、
前記パリティ演算部の出力を１クロック分遅延させた信号と、前記総和がＮ個の前記第一のアダー列の複数のアダーと前記第二のアダー列の複数のアダーのうちのＮ番目のアダーの和ビットとの論理演算を行う、請求項３から請求項５の何れか一項に記載のΔΣ変調器。
【請求項７】
前記総和がＮ個の前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーのうちの１番目のアダーは、
前記２個ずつＮセットの信号のうち１番目のセットの信号を１クロック分遅延させた信号と、前記総和がＮ個の前記第一のアダー列の複数のアダーと前記第二のアダー列の複数のアダーのうちのＮ番目のアダーの和ビットを１クロック分遅延させた信号との論理演算を行う、請求項３から請求項６の何れか一項に記載のΔΣ変調器。
【請求項８】
前記ＸＯＲ演算部は、
前記パリティ演算部の出力と、前記総和がＮ個の前記第一のアダー列の複数のアダーと前記第二のアダー列の複数のアダーのうちのＮ番目のアダーの和ビットとの論理演算を行い、当該論理演算の結果を１クロック分遅延させた信号を生成する、請求項３から請求項７の何れか一項に記載のΔΣ変調器。
【請求項９】
請求項１から請求項８の何れか一項に記載のΔΣ変調器を備えた送信機。
【請求項１０】
それぞれ直列に接続された複数のアダーからなるアダー列を複数段備え、
前記複数段の初段である第一のアダー列の入力として前記複数段の最終段である第二のアダー列の結果をフィードバックし、
前記第一のアダー列の複数のアダーへ供給される入力を処理して前記第二のアダー列に供給する積分器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正の内容】
【００８１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定するものではない。また、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができるものである。
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）複数の積分器を用いたΔΣ変調器であって、前記積分器は、
それぞれ直列に接続された複数のアダーからなるアダー列を複数段備え、
前記複数段の初段である第一のアダー列の入力として前記複数段の最終段である第二のアダー列の結果をフィードバックし、
前記第一のアダー列の複数のアダーへ供給される入力を処理して前記第二のアダー列に供給するΔΣ変調器。
（付記２）前記第一のアダー列の複数のアダーへ供給される入力を処理して前記第二のアダー列に供給するパリティ演算部とＸＯＲ演算部を有しており、
前記パリティ演算部は、前記第一のアダー列の入力の一部を入力として用いて論理演算し、
前記ＸＯＲ演算部は、前記パリティ演算部の出力値と、前記第二のアダー列からのフィードバック値を入力として論理演算し、当該論理演算の結果を前記第二のアダー列に入力することにより、アダー列の演算を並列化する付記１に記載のΔΣ変調器。
（付記３）前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーの総和はＮ個であり、２Ｎ個の１ビット信号を入力するとＮ個の１ビット出力信号を出力する、
付記２に記載のΔΣ変調器。
（付記４）前記第一のアダー列の複数のアダー及び前記第二のアダー列の複数のアダーは、前記２Ｎ個の１ビット信号が２個ずつＮセットの信号に分けられ、当該２個ずつＮセットの信号を予め決められた順序で入力する、付記３に記載のΔΣ変調器。
（付記５）前記パリティ演算部は、
前記２個ずつＮセットの信号のうち１番目〜Ｋ番目（Ｋ＜Ｎ）のセットの信号を入力する、付記４に記載のΔΣ変調器。
（付記６）前記ＸＯＲ演算部は、
前記パリティ演算部の出力を１クロック分遅延させた信号と、前記総和がＮ個の前記第一のアダー列の複数のアダーと前記第二のアダー列の複数のアダーのうちのＮ番目のアダーの和ビットとの論理演算を行う、付記３から付記５の何れか一に記載のΔΣ変調器。
（付記７）前記総和がＮ個の前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーのうちの１番目のアダーは、
前記２個ずつＮセットの信号のうち１番目のセットの信号を１クロック分遅延させた信号と、前記総和がＮ個の前記第一のアダー列の複数のアダーと前記第二のアダー列の複数のアダーのうちのＮ番目のアダーの和ビットを１クロック分遅延させた信号との論理演算を行う、付記３から付記６の何れか一に記載のΔΣ変調器。
（付記８）前記総和がＮ個の前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーのうちの（Ｋ＋１）番目のアダーは、
前記２個ずつＮセットの信号のうち（Ｋ＋１）番目のセットの信号を１クロック分遅延させた信号と、前記ＸＯＲ演算部の出力信号との論理演算を行う、付記５から付記７の何れか一項に記載のΔΣ変調器。
（付記９）前記総和がＮ個の前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーのうちのＰ番目（Ｐは２〜Ｎ、Ｋ＋１を除く）のアダーは、
前記２個ずつＮセットの信号のうちＰ番目のセットの信号を１クロック分遅延させた信号と、前記総和がＮ個の前記第一のアダー列の複数のアダーと前記第二のアダー列の複数のアダーのうちの（Ｐ−１）番目のアダーの和ビットを１クロック分遅延させた信号との論理演算を行う、付記３から付記８の何れか一に記載のΔΣ変調器。
（付記１０）前記総和がＮ個の前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーのそれぞれに対応するＮ個の遅延回路を備え、
前記総和がＮ個の前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーのそれぞれは、自身が論理演算した繰り上がりビットを生成し、
前記遅延回路は、対応する前記総和がＮ個の前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーが生成した繰り上がりビットを１クロック分遅延させ信号を生成する、付記３から付記９の何れか一に記載のΔΣ変調器。
（付記１１）前記ＸＯＲ演算部は、
前記パリティ演算部の出力と、前記総和がＮ個の前記第一のアダー列の複数のアダーと前記第二のアダー列の複数のアダーのうちのＮ番目のアダーの和ビットとの論理演算を行い、当該論理演算の結果を1クロック分遅延させた信号を生成する、付記３から付記１０の何れか一に記載のΔΣ変調器。
（付記１２）付記１から付記１１の何れか一に記載のΔΣ変調器を備えた送信機。
（付記１３）それぞれ直列に接続された複数のアダーからなるアダー列を複数段備え、
前記複数段の初段である第一のアダー列の入力として前記複数段の最終段である第二のアダー列の結果をフィードバックし、
前記第一のアダー列の複数のアダーへ供給される入力を処理して前記第二のアダー列に供給する積分器。
【国際調査報告】
2017037880.tif 000020
2017037880.tif 000021
2017037880.tif 000022
2017037880.tif 000023