(57)【要約】  【課題】  電子部品の空間に対する封止性を好適にするとともに、小型化、薄型化することができる電子部品を提供する。  【解決手段】  第1の配線基板３と、第２の導体層４ｂを有する第２の配線基板４と、素子基板２ａに設けられた機能体２ｂと、機能体２ｂから素子基板２ａの外周側に延びる配線２ｃと、第２の導体層４ｂに対応する位置に設けられた素子パッド２ｄとからなる電子素子２とからなる電子部品１であって、第２の配線基板４は、第２の導体層４ｂの一部を露出させるとともに機能体２ｂを囲むように設けられた絶縁層５と、絶縁層５から露出した第２の導体層４ｂ上に設けられた導電性接合材６とを有しており、導電性接合材６と素子パッド２ｄとが電気的に接続されている。【選択図】  図３
2014165287.tif 000002
【特許請求の範囲】
【請求項１】
第１の貫通導体と、該第１の貫通導体上に設けられた第１の導体層を有する第1の配線
基板と、
該第１の配線基板の厚み方向に積層された、前記第１の導体層上に位置する第２の貫通導体を有するとともに該第２の貫通導体を介して前記第１の導体層に電気的に接続される第２の導体層を有する第２の配線基板と、
素子基板と、該素子基板に設けられた機能体と、該機能体から前記素子基板の外周側に延びる配線と、該配線に電気的に接続されるとともに前記第２の導体層に対応する位置に設けられた素子パッドとからなる電子素子と
を備え、
前記第２の配線基板は、前記第２の導体層の少なくとも一部を露出させるとともに前記機能体を囲むように設けられた絶縁層と、該絶縁層から露出した前記第２の導体層上に設けられた導電性接合材とを有しており、該導電性接合材と前記素子パッドとが電気的に接続されていることを特徴とする電子部品。
【請求項２】
電子素子と多層配線基板とからなる電子部品の製造方法であって、
第１の貫通導体と該第１の貫通導体上に設けられた第１の導体層を有する第1の配線基
板と、該第１の配線基板の厚み方向に積層された、前記第１の導体層上に位置する第２の貫通導体を有するとともに該第２の貫通導体を介して前記第１の導体層に電気的に接続される第２の導体層を有する第２の配線基板とからなる複数の前記多層配線基板が設けられた配線母基板とを準備する工程と、
素子基板と、該素子基板に設けられた機能体と、該機能体から前記素子基板の外周側に延びる配線と、該配線に電気的に接続されるとともに前記第２の導体層に対応する位置に設けられた素子パッドとからなる複数の前記電子素子が設けられた素子母基板とを準備する工程と、
前記第２の配線基板に、前記第２の導体層の少なくとも一部を露出させるとともに前記機能体を囲むように絶縁層を設ける工程と、
前記絶縁層から露出した前記第２の導体層上に導電性接合材を設ける工程と、
前記多層母基板の前記素子パッドと前記素子母基板の前記導電性接合材とを対向させて貼り合わせるとともに前記素子パッドと前記導電性接合材とを電気的に接合する工程と、
前記貼合わされた素子母基板と前記配線母基板とを同時に切断して複数の前記電子部品に分離する工程と
を含むことを特徴とする電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、弾性表面波（ＳＡＷ：Surface Acoustic Wave）素子、圧電薄膜共振器（Ｆ
ＢＡＲ：Film Bulk Acoustic Resonator）等の電子素子を含む電子部品に関する。
【背景技術】
【０００２】
従来の電子部品では、電子素子が機能体を収容する空間を介して配線基板に搭載されており、この空間を完全に封止するために、この空間の側方を囲むようにして電子素子の表面から配線基板の表面にかけて封止樹脂層が設けられていた。また、近年、電子部品の小型化が要望されており、電子素子と配線基板のそれぞれに絶縁層を設けて機能体を収容する空間を形成するとともに封止する構造が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−３７４７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、電子素子と配線基板のそれぞれに絶縁層を設けているため、電子部品を薄型化しにくく、また、配線基板が単層構造であるため、配線の引き回し等が制限されて配線パターンの設計の自由度が低く、電子部品を小型化しにくいという問題点があった。
【０００５】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、電子部品の空間に対する封止性を好適にするとともに、多層配線基板を用いて小型、薄型化が可能な電子部品を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る電子部品は、第１の貫通導体と、該第１の貫通導体上に設けられた第１の導体層を有する第1の配線基板と、該第１の配線基板の厚み方向に積層された、
前記第１の導体層上に位置する第２の貫通導体を有するとともに該第２の貫通導体を介して前記第１の導体層に電気的に接続される第２の導体層を有する第２の配線基板と、素子基板と、該素子基板に設けられた機能体と、該機能体から前記素子基板の外周側に延びる配線と、該配線に電気的に接続されるとともに前記第２の導体層に対応する位置に設けられた素子パッドとからなる電子素子と、を備え、前記第２の配線基板は、前記第２の導体層の少なくとも一部を露出させるとともに前記機能体を囲むように設けられた絶縁層と、該絶縁層から露出した前記第２の導体層上に設けられた導電性接合材とを有しており、該導電性接合材と前記素子パッドとが電気的に接続されていることを特徴とするものである。
【０００７】
また、本発明の一態様に係る電子部品の製造方法は、電子素子と多層配線基板とからなる電子部品の製造方法であって、第１の貫通導体と該第１の貫通導体上に設けられた第１の導体層を有する第1の配線基板と、該第１の配線基板の厚み方向に積層された、前記第
１の導体層上に位置する第２の貫通導体を有するとともに該第２の貫通導体を介して前記第１の導体層に電気的に接続される第２の導体層を有する第２の配線基板とからなる複数の前記多層配線基板が設けられた配線母基板とを準備する工程と、素子基板と、該素子基板に設けられた機能体と、該機能体から前記素子基板の外周側に延びる配線と、該配線に電気的に接続されるとともに前記第２の導体層に対応する位置に設けられた素子パッドとからなる複数の前記電子素子が設けられた素子母基板とを準備する工程と、前記第２の配
線基板に、前記第２の導体層の少なくとも一部を露出させるとともに前記機能体を囲むように絶縁層を設ける工程と、前記絶縁層から露出した前記第２の導体層上に導電性接合材を設ける工程と、前記多層母基板の前記素子パッドと前記素子母基板の前記導電性接合材とを対向させて貼り合わせるとともに前記素子パッドと前記導電性接合材とを電気的に接合する工程と、前記貼合わされた素子母基板と前記配線母基板とを同時に切断して複数の前記電子部品に分離する工程とを含むものである。
【発明の効果】
【０００８】
本発明の電子部品によれば、電子部品の空間に対する封止性を好適にするとともに、多層配線基板を用いて小型化、薄型化することができる。
【図面の簡単な説明】
【０００９】
【図１】（ａ）および（ｂ）は、本発明の実施形態に係る電子部品の外観を示す斜視図である。
【図２】図１に示す電子部品の分解斜視図である。
【図３】図１（ａ）に示す電子部品のＡ−Ａにおける断面図である。
【図４】（ａ）は、図１に示す電子部品の電子素子の平面図、（ｂ）は、（ａ）に示すＢ領域の拡大図である。
【図５】図１に示す電子部品の配線基板の平面図とそれに対応する断面図である。
【図６】（ａ）〜（ｂ）は、配線基板に設けられる絶縁層の形成領域を説明するための説明図である。
【図７】（ａ）は、図１に示す電子部品の第１の配線基板の断面図、（ｂ）は、第１の配線基板上に設けられた回路パターンを説明するための平面図である。
【図８】本発明の実施形態の他の例を示す電子部品の断面図である。
【図９】本発明の実施形態の他の例を示す電子部品の断面図である。
【図１０】（ａ）〜（ｃ）は、電子素子の製造方法を説明するための断面図である。
【図１１】（ａ）〜（ｅ）は、配線基板の製造方法を説明するための断面図である。
【図１２】図１に示す電子部品の製造方法を説明するための断面図である。
【図１３】電子素子の素子母基板を説明するための説明図である。
【図１４】配線基板の配線母基板を説明するための説明図である。
【図１５】素子母基板と配線母基板とから製造される電子部品の製造方法を説明するための説明図である。
【図１６】（ａ）〜（ｅ）は、配線基板の製造方法を説明するための断面図である。
【図１７】配線基板の配線母基板を説明するための説明図である。
【図１８】図１に示す電子部品の製造方法を説明するための断面図である。
【図１９】素子母基板と配線母基板とから製造される電子部品の製造方法を説明するための説明図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態に係る電子部品について、図面を参照しながら説明する。なお、以下の説明で用いられる図は模式的なものであり、図面上の寸法比率等は現実のものとは必ずしも一致していない。
【００１１】
また、実施形態等の説明において、既に説明した構成と同一若しくは類似する構成については、同一の符号を付して説明を省略することがある。
【００１２】
＜実施形態＞
以下、本発明の実施形態に係る電子部品について、図１乃至図７を参照しながら以下に説明する。
【００１３】
実施形態に係る電子部品１は、図１乃至図３に示すような構成であり、第１の貫通導体３ｃと、第１の貫通導体３ｃ上に設けられた第１の導体層３ｂを有する第1の配線基板３
と、第１の配線基板３の厚み方向に積層された、第１の導体層３ｂ上に位置する第２の貫通導体４ｃを有するとともに第２の貫通導体４ｃを介して第１の導体層３ｂに電気的に接続される第２の導体層４ｂを有する第２の配線基板４と、素子基板２ａと、素子基板２ａに設けられた機能体２ｂと、機能体２ｂから素子基板２ａの外周側に延びる配線２ｃと、配線２ｃに電気的に接続されるとともに第２の導体層４ｂに対応する位置に設けられた素子パッド２ｄとからなる電子素子２と、を備え、第２の配線基板４は、第２の導体層４ｂの少なくとも一部を露出させるとともに機能体２ｂを囲むように設けられた絶縁層５と、絶縁層５から露出した第２の導体層４ｂ上に設けられた導電性接合材６とを有しており、導電性接合材６と素子パッド２ｄとが電気的に接合されているものである。
【００１４】
図１は、本発明の実施形態に係る電子部品１の外観を示す概略斜視図であり、図１（ａ）は、電子部品１の外観を上面１ａ側から見た斜視図であり、また、図１（ｂ）は、電子部品１の外観を下面１ｂ側から見た斜視図である。図２は、電子部品１の分解斜視図であり、電子素子２と第１の配線基板３および第２の配線基板４とをそれぞれ示している。また、図３は、図１（ａ）に示す電子部品１のＡ−Ａ線における断面図である。
【００１５】
なお、電子部品１は、いずれの方向を上方もしくは下方としてもよいが、説明の便宜上、直交座標系ＸＹＺを定義するとともに、Ｚ方向の正側を上方として、上面もしくは下面の語を用いるものとする。
【００１６】
電子部品１は、図１に示すように、例えば、概ね直方体状に形成されており、その下面１ｂには、複数の外部端子１２が適宜な形状および適宜な数で設けられており、複数の外部端子１２がその下面１ｂから露出している。複数の外部端子１２の数、位置および役割等は、電子部品１内部の構成等に応じて適宜に設定されてよい。例えば、複数の外部端子１２は四角形状で設けられているが、円形状で設けられていてもよい。なお、本実施形態では、４つの外部端子１２が電子部品１の下面１ｂの４隅に設けられている場合を例示している。なお、電子部品１の下面１ｂと第１の配線基板３の下面３ａｂとは同じ面である。
【００１７】
また、電子部品１は、例えば、１辺の長さが、１．１（ｍｍ）〜１．５（ｍｍ）であり、大きさは適宜な大きさとすることができる。
【００１８】
電子部品１は、実装基板（図示せず）に対して下面１ｂを対向させて配置され、実装基板に設けられた接続パッド（図示せず）と複数の外部端子１２とがはんだバンプ等を介して電気的に接合されることによって実装基板上に実装される。
【００１９】
そして、電子部品１は、例えば、複数の外部端子１２のいずれかを介して信号が入力され、入力された信号に所定の処理を施して複数の外部端子１２のいずれかから出力する。
【００２０】
電子部品１は、図１に示すように、第１の配線基板３および第２の配線基板４と、第２の配線基板４上に実装された電子素子２とを有している。また、電子部品１は、図２および図３に示すように、機能体２ｂを収容する空間Ｓを介して電子素子２が第１の配線基板４上に接合されている。
【００２１】
ここで、電子素子２について以下に説明する。
【００２２】
電子素子２は、図３に示すように、素子基板２ａと、素子基板２ａの下面２ａａ（第２の配線基板４の第２の絶縁体４ａとの対向面）に設けられた機能体２ｂと、機能体２ｂか
ら素子基板２ａの外周側に延びる配線２ｃと、配線２ｃに電気的に接続された素子パッド２ｄとからなる。
【００２３】
また、電子素子２は、この他、素子基板２ａの上面２ａｂを覆う電極および／または保護層等の適宜な部材を有していてもよい。
【００２４】
電子素子２は、例えば、弾性表面波素子または圧電薄膜共振器等であり、本実施形態では、弾性表面波素子（ＳＷＡ素子）の場合を例示している。
【００２５】
電子素子２の素子基板２ａは、圧電基板であり、図１および図２に示すように、例えば、概ね薄型の直方体形状に形成されている。素子基板２ａは、例えば、タンタル酸リチウム単結晶またはニオブ酸リチウム単結晶等の圧電性を有する単結晶の基板により構成されている。素子基板２ａの形状は適宜に設定されてよいが、例えば、矩形状である。また、素子基板２ａの大きさは適宜に設定されてよいが、例えば、厚さは、０．２（ｍｍ）〜０．５（ｍｍ）、1辺の長さは、０，５（ｍｍ）〜２（ｍｍ）である。
【００２６】
図４（ａ）は、素子基板２ａを下面２ａａ側から見た平面図であり、また、図４（ｂ）は、図４（ａ）のＢ部の領域を拡大した概略拡大図である。なお、図４（ａ）では、機能体２ｂにハッチングを施して示している。
【００２７】
機能体２ｂは、図２および図３に示すように、素子基板２ａの下面２ａａに設けられている。そして、機能体２ｂは、図４に示すように、例えば、一又は複数（本実施形態では複数）のＳＡＷ共振子であり、このＳＡＷ共振子は、種々の目的に応じて適宜な構成、数及び配置で設けられてよい。本実施形態では、機能体２ｂはＳＡＷ共振子であり、複数のＳＡＷ共振子によって、ラダー型ＳＡＷフィルタが構成されている場合を例示している。また、本実施形態では、電子素子２は、７つの機能体２ｂが素子基板２ａの下面２ａａに設けられている場合を例示している。
【００２８】
機能体２ｂは、ＳＡＷ共振子であり、ＳＡＷ共振子が、図４（ｂ）に示すように、ＩＤＴ（InterDigital transducer）１０と、ＩＤＴ１０を両側から挟む２つの反射器１１と
を有している。
【００２９】
また、ＩＤＴ１０は、図４（ｂ）に示すように、互いに噛み合うように(複数の電極指
１０ｂが互いに交差するように)配置された１対の櫛歯電極を有している。ＩＤＴ１０の
各櫛歯電極は、バスバー１０ａと、バスバー１０ａからバスバー１０ａの長手方向に直交する方向に延びる複数の電極指１０ｂとを有している。複数の電極指１０ｂのピッチは概ね一定である。実際には、ＩＤＴ１０は、これより多くの電極指１０ｂを有する複数対の櫛歯電極が設けられていてもよい。
【００３０】
また、反射器１１は、図４（ｂ）に示すように、ＩＤＴ１０を両側から挟むように設けられており、１対のバスバー１１ａと、１対のバスバー１１ａ間において延びる複数の電極指１１ｂとを有している。複数の電極指１１ｂのピッチは概ね一定であるとともに、ＩＤＴ１０の複数の電極指１０ａ２のピッチと概ね同一である。ＩＤＴ１０と反射器１１との間隔は、電極指１０ｂおよび１１ｂのピッチと概ね同一である。
【００３１】
１対の櫛歯電極の一方のバスバー１０ａに入力された電気信号は、ＳＡＷ（弾性表面波）に変換されて、複数の電極指１０ｂに直交する方向に伝搬する。そして、このＳＡＷ（弾性表面波）は、再度電気信号に変換されて１対の櫛歯電極の他方のバスバー１０ａから出力される。この過程において、電気信号は、通過帯域外の周波数成分が減衰される。通過帯域は、複数の電極指１０ｂのピッチを概ね半波長とするＳＡＷ（弾性表面波）の周波
数帯に相当する。
【００３２】
素子基板２ａには、図４（ａ）に示すように、機能体２から素子基板２ａの外周側に延びる配線２ｃが設けられている。そして、素子パッド２ｄは、配線２ｃ上に設けられており、配線２ｃに電気的に接続されている。すなわち、配線２ｃは、機能体２ｂと素子パッド２ｄとを電気的に接続している。配線２ｃは、基本的には、バスバー１０ａと素子パッド２ｄとを電気的に接続している。そして、配線２ｃは、機能体２から素子基板２ａの外周側に延びている。また、素子基板２ａには、機能体２（ＳＡＷ共振子）同士あるいはＩＤＴ１０と反射器１１とを接続する中間配線が設けられている。
【００３３】
配線２ｃは、外周側に直線状に、または、曲線状に延びてもよいし、屈曲してもよい。また、配線２ｃは、一定の幅で延びてもよいし、徐々に幅が変化してもよいし、段階的に幅が変化してもよい。したがって、配線２ｃは、素子基板２ａに設けられた機能体２ｂの配置または素子パッドの配置に応じて適宜に設定される。
【００３４】
素子パッド２ｄは、ＩＤＴ１０に電力を供給するためのものであり、配線２ｃと電気的に接続するように、配線２ｃ上に設けられている。また、本実施形態では、素子基板２ａの下面２ａａの周辺部の４隅に４つの素子パッド２ｄが設けられている。なお、素子パッド２ｄの大きさは、機能体２ｂの構成等に応じて適宜設定される。
【００３５】
機能体２ｂおよび配線２ｃは、例えば、同一の材料によって形成することができる。また、機能体２ｂおよび配線２ｃは、同時に形成することができる。機能体２ｂおよび配線２ｃは、いずれも、ＡｌまたはＡｌ合金（例えば、Ａｌ−Ｃｕ系またはＡｌ−Ｔｉ系）、ＣｕまたはＣｕ合金（例えば、Ｃｕ−Ｍｇ系、Ｃｕ−Ｔｉ系またはＣｕ−Ｒｄ系９、ＡｇまたはＡｇ合金（例えば、Ａｇ−Ｍｇ系、Ａｇ−Ｔｉ系またはＡｇ−Ｒｄ系）等の金属材料で形成することができる。また、機能体２ｂおよび配線２ｃは、一部は異なる材料によって形成されていてもよい。
【００３６】
また、素子パッド２ｄは、例えば、ＡｌまたはＡｌ合金（例えば、Ａｌ−Ｃｕ系またはＡｌ−Ｔｉ系）、ＣｕまたはＣｕ合金（例えば、Ｃｕ−Ｍｇ系、Ｃｕ−Ｔｉ系またはＣｕ−Ｒｄ系９、ＡｇまたはＡｇ合金（例えば、Ａｇ−Ｍｇ系、Ａｇ−Ｔｉ系またはＡｇ−Ｒｄ系）等の金属材料で形成することができる。
【００３７】
また、素子パッド２ｄは、対応する導電性接合材６との接合性の向上等を目的として、表面にめっき層を形成することが好ましい。めっき層は、例えば、クロムめっき、ニッケルめっきおよびその上から金めっきメッキを施すことで素子パッド２ｄの表面に形成される。なお、導電性接合材６については後述する。
【００３８】
また、電子部品１は、図８に示すように、素子基板２ａの機能体２ｂを覆うように保護膜２ｅを設けてもよい。保護膜２ｅは、機能体２ｂの酸化防止等に寄与するものである。また、保護膜２ｅは、ＩＤＴ１０および反射器１１の電極指間に、導電性の異物が付着することによって発生する短絡を抑制することができる。
【００３９】
保護膜２ｅは、例えば、酸化珪素、酸化アルミニウム、酸化チタン、窒化珪素またはシリコン等の絶縁材料からなる。保護膜２ｅの厚みは、例えば、８（ｎｍ）〜１５（ｎｍ）である。保護膜２ｅは、素子基板２ａの下面２ａａの概ね全面にわたって設けて、機能体２ｂおよび配線２ｃを覆い、素子パッド２ｄが形成される領域のみを露出させるように設けてもよい。すなわち、保護膜２ｅは、素子パッド２ｄが設けられる領域を除いて、素子基板２ａの下面２ａａの概ね全面にわたって設けられていてもよい。この場合には、保護膜２ｅが機能体２ｂおよび配線２ｃを覆うように設けられた後、素子パッド２ｄは素子基
板２ａの保護膜２ｅが設けられていない配線２ｃ上に設けられる。
【００４０】
ここで、第１の配線基板３および第２の配線基板４について以下に説明する。
【００４１】
第１の配線基板３は、図３に示すように、第１の絶縁体３ａと、第１の絶縁体３ａの上面３ａａに形成された第１の導体層３ｂと、第１の絶縁体３ａを上下方向に貫通する第１の貫通導体３ｃと、第１の絶縁体３ａの下面３ａｂに形成され、第１の貫通導体３ｃと電気的に接続されている第３の導体層３ｄとを有している。さらに、第１の絶縁体３ａの下面３ａｂに形成された第３の導体層３ｄには外部端子１２が設けられている。
【００４２】
また、第２の配線基板４は、図３に示すように、第２の絶縁体４ａと、第２の絶縁体４ａの上面４ａａに形成された第２の導体層４ｂと、第２の絶縁体４ａを上下方向に貫通する第２の貫通導体４ｃとを有している。第１の導体層３ｂと第２の導体層４ｂとは、第２の貫通導体４ｃを介して電気的に接合されている。
【００４３】
したがって、電子部品１は、第１の配線基板３と第２の配線基板４とからなる２つの配線基板で構成されており、すなわち、いわゆる多層配線基板で構成されている。電子部品１は、さらに、３つ以上の配線基板を積層する多層配線基板で構成されていてもよい。なお、本実施形態では、電子部品１が第１の配線基板３と第２の配線基板４とからなる２つの配線基板で構成されている場合を例示している。また、第１の配線基板３と第２の配線基板４とからなる多層配線基板を多層配線基板ＭＬとする。多層配線基板ＭＬは、３つ以上の配線基板で構成されていてもよい。
【００４４】
第１の配線基板３は、第１の絶縁体３ａの上面３ａａに回路パターン８が設けられている。この回路パターン８は、第１の導体層３ｂから連続して設けられており、第１の導体層３ｂと一体化されている。すなわち、回路パターンは、第１の絶縁体３ａと第２の絶縁体４ａとの間に内蔵されるように設けられている。なお、回路パターンについては後述する。
【００４５】
第１の配線基板３および第２の配線基板４は、例えば、ガラス繊維からなる基材に有機樹脂を含浸硬化させた絶縁体上に銅箔をパターン化した導体層を形成して、絶縁体と導体層とを交互に積層させた多層配線基板ＭＬである。
【００４６】
また、第１の配線基板３および第２の配線基板４は、例えば、支持基板（コア基板）１３上に絶縁体（絶縁層）と導体層とを積層して、さらに、ビルドアップ方式で絶縁体（絶縁層）と導体層とを積層した後に、コア基板を取り除く、いわゆるコアレス基板の構成を有する多層配線基板ＭＬである。なお、ビルドアップ方式によって積層される積層数は、電子部品１内部の構成等に応じて適宜に設定されてよい。コアレス基板を採用することによって、第１の配線基板２および第２の配線基板４は薄型になり、さらに薄型の多層配線基板ＭＬにすることができる。
【００４７】
第１の絶縁体３ａおよび第２の絶縁体４ａは、図２に示すように、例えば、概ね薄型の直方体状に形成されている。また、第１の絶縁体３ａおよび第２の絶縁体４ａは、例えば、樹脂、セラミックおよび／またはアモルファス状態の無機材料を含んで形成されている。第１の絶縁体３ａおよび第２の絶縁体４ａは、単一の材料からなるものであってもよいし、基材に樹脂を含浸させた基板のように複合材料からなるものであってもよい。また、第１の絶縁体３ａおよび第２の絶縁体４ａは、剛性の優れた繊維層を樹脂の内部に設けたものであってもよい。
【００４８】
第１の絶縁体３ａおよび第２の絶縁体４ａは、具体的には、酸化アルミニウム質焼結体
、窒化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体またはガラスセラミック焼結体等のセラミック材料が用いられる。また、ポリイミド樹脂、シアネート樹脂、エポキシ樹脂またはポリフェニレンエーテル樹脂等の有機樹脂材料が用いられる。さらに、セラミックまたはガラス等の無機材料をエポキシ樹脂等の有機樹脂材料に混合させてなる複合材料を用いることもできる。
【００４９】
第１の導体層３ｂ、第２の導体層４ｂおよび第３の導体層３ｄは、銅、タングステンまたはモリブデン等で形成されている。また、第１の貫通導体３ｃおよび第２の貫通導体４ｃは、同様に、銅、タングステンまたはモリブデン等で形成されている。第２の絶縁体４ａの上面４ａａに形成された第２の導体層４ｂは、導電性接合材６との接合性を向上させるために、表面にめっき層が形成されていてもよい。めっき層は、例えば、クロムめっき、ニッケルめっきおよびその上から金めっきメッキを施すことで第２の導体層４ｂの表面に形成される。
【００５０】
絶縁層５は、図５に示すように、機能体２ｂと第２の絶縁体４ａの上面４ａａ（機能体２ｂとの対向面）との間に空間Ｓを形成するために、機能体２ｂを囲むように第２の絶縁体４ａ上に設けられている。したがって、絶縁層５が設けられていない領域が凹部となり、素子基板２ａと第２の絶縁体４ａとを接合した際に、この凹部は機能体２ｂと第２の絶縁体４ａとの間の空間Ｓになる。図５では、絶縁層５と機能体２ｂとの位置関係を示すために、第２の絶縁体４ａの上面４ａａに機能体２ｂの位置を破線で示している。このように、絶縁層５は、機能体２ｂを囲むように設けられている。
【００５１】
また、絶縁層５は、第２の導体層４ｂの少なくとも一部が露出するように設けられている。すなわち、絶縁層５は、導電性接合材６が設けられる領域の第２の導体層４ｂの少なくとも一部が露出するように設けられている。したがって、絶縁層５は、第２の導体層４ｂの少なくとも一部が露出するように第２の導体層４ｂ上に開口部を形成することになる。
【００５２】
したがって、絶縁層５は、機能体２ｂと第２の絶縁体４ａとの間に空間Ｓを確保するとともに絶縁層５で囲まれた機能体２ｂを保護、気密封止することができる。また、機能体２ｂ上に振動の空間Ｓを確保するとともに機能体２ｂを気密封止するために、絶縁層５は、厚みが、例えば、５（μｍ）〜１０（μｍ）である。
【００５３】
このように、絶縁層５は、耐久性に優れた電子部品１を得るために、機能体２ｂを囲むように第２の絶縁体４ａ上に設けられる。
【００５４】
導電性接合材６は、第２の導体層４ｂ上の開口部を埋めるように設けられている。すなわち、導電性接合材６は、露出した第２の導体層４ｂ上に設けられており、素子パッド２ｄと第２の導体層４ｂとの間に介在してこれらを電気的に接合するものである。素子パッド２ｄと導電性接合材６とは、図３に示すように、互いに対応する位置に設けられている。そして、素子パッド２ｄが導電性接合材６上に接合されることによって、導電性接合材６を介して素子基板２ａの素子パッド２ｄと第２の配線基板４の第２の導体層４ｂとが電気的に接合される。導電性接合材６は、例えば、Ａｇペースト等の導電性の材料からなる。
【００５５】
接着材層７は、素子基板２ａと多層配線基板ＭＬとを接合するために、絶縁層５上に設けられている。また、接着材層７は、導電性接合材６に重なって設けられると、素子パッド２ｄと導電性接合材６との電気的な接合に影響を及ぼすため、導電性接合材６に重ならないように絶縁層５上に設けられる。したがって、電子部品１は、電子素子２と第２の配線基板４とが導電性接合材６および接着材層７を介して接合されているので、封止性が向
上する。
【００５６】
すなわち、接着材層７は、導電性接合材６が露出するように位置合わせを行ない、導電性接合材６に重ならないように、例えば、印刷法で絶縁層５上に設けられる。接着材層７は、例えば、エポキシ系樹脂等の絶縁性の材料からなる。
【００５７】
また、異方性導電性樹脂を用いると、導電性接合材６と接着材層７とを１つで設けることができ、製造プロセスを削減することができ、生産性が向上する。すなわち、導電性接合材６と接着材７とに代えて、有機樹脂中に導電性粒子を含む、いわゆる異方性導電性樹脂を用いることによって、異方性導電性樹脂は、導電性接合材６と接着材層７とが持つ機能、すなわち、縦方向の電気的な接合と機械的な接合性とを合わせ持つので、素子パッド２ｄとの電気的な接合と素子基板２ａとの機械的な接合を可能にする。
【００５８】
また、電子部品１は、図９に示すように、素子基板２ａとの接着機能を絶縁層５に付与することで電子素子２の素子基板２ａと多層配線基板ＭＬ（第２の配線基板４）とを接合させることができる。これによって、電子部品１は、接着材層７を絶縁層５上に設けるための製造プロセスを削減することができ、生産性が向上する。
【００５９】
また、電子部品１は、接着機能を絶縁層５に付与することで、素子基板２ａと第２の配線基板４との位置合わせが容易になる。
【００６０】
ここで、第２の絶縁体４ａの上面４ａａに設けられる絶縁層５の形成領域について図６を参照しながら以下に説明する。なお、図６では、絶縁層５上の接着材層７を省略して示している。図６では、第２の絶縁体４ａ上に設けられる絶縁層５の形成領域を示しており、また、素子基板２ａの機能体２ｂの位置を第２の絶縁体４ａの上面４ａａに破線で示している。
【００６１】
図６（ａ）では、絶縁層５は、１つの空間Ｓで７つの機能体２ｂを囲むように第２の絶縁体４ａ上に設けられている。絶縁層５は１つの空間Ｓが形成されるように第２の絶縁体４ａ上に設けられる。また、図６（ｂ）では、絶縁層５は、第２の絶縁体４ａの外周部に沿って１つの空間Ｓで７つの機能体２ｂを囲むように第２の絶縁体４ａ上に設けられている。この場合には、絶縁層５は、平面視で第２の導体層４ｂの一部と重なるように設けられても、または、第２の導体層４ｂとは重ならないように第２の導体層４ｂよりも外側に位置するように設けられてもよい。絶縁層５は、図６（ａ）と同様に、１つの空間Ｓが形成されるように第２の絶縁体４ａ上に設けられる。さらに、図６（ｃ）では、絶縁層５は、７つの機能体２ｂのそれぞれに対応する空間Ｓで機能体２ｂを個別に囲むように第２の絶縁体４ａ上に設けられている。すなわち、絶縁層５は、７つの機能体２ｂのそれぞれ対応する７つの空間Ｓが形成されるように第２の絶縁体４ａ上に設けられる。
【００６２】
また、素子基板２ａとの接着性または機能体２ｂの気密封止性が、絶縁層５が設けられる領域によって、図６（ｂ）＜図６（ａ）＜図６（ｃ）の順に向上し、信頼性が高くなる。
【００６３】
このように、素子基板２ａと第２の絶縁体４ａとの間に絶縁層５が介在することにより、素子基板２ａの下面２ａａと第２の絶縁体基板４ａの上面４ａａとの間に空間Ｓが形成される。これによって、電子部品１は、絶縁層５によって形成された空間Ｓによって振動空間が形成されて、ＳＡＷ（表面弾性波）の伝搬が容易化されて、ＳＡＷ（表面弾性波）の損失を抑制することができる。
【００６４】
また、絶縁層５は、機能体２ｂを囲むように第２の絶縁体４ａ上に設けられているので
、機能体２ｂと第２の配線基板４との間に空間Ｓを確実に形成することができる。さらに、電子部品１は、絶縁層５が機能体２ｂを囲むように設けられ、接着材層７を介して接合されているので、機能体２ｂを気密封止することができ、空間Ｓへの水分等の浸入による機能体２ｂの電気特性の低下が抑制される。すなわち、電子部品１は、気密封止性が向上する。
【００６５】
したがって、電子素子の表面から配線基板の表面にかけて封止樹脂層が設けられている構造に比べて、電子部品１は、機能体２ｂを囲むように絶縁層５を設けて素子基板２ａと第２の絶縁体４ａとの間に空間Ｓを形成しているので、機能体２ｂの封止性が向上するとともに小型化、薄型化になる。
【００６６】
ここで、回路パターン８の一例について図７を参照しながら説明する。
【００６７】
回路パターン８は、図７に示すように、第１の配線基板３の第１の絶縁体３ａの上面３ａａに設けられている。すなわち、回路パターン８は、第１の絶縁体３ａと第２の絶縁体４ａとの間に設けられている。また、図７は、第２の貫通導体４ｃが設けられる位置を回路パターン８上に破線で示している。
【００６８】
回路パターン８は、図７に示すように、第１の絶縁体３ａ上に第１の導体層３ｂと同時に形成されており、第１の導体層３ｂに電気的に接続されている。すなわち、回路パターン８は、第１の絶縁体３ａ上の同一平面上に第１の導体層３ｂから連続して設けられている。また、回路パターン８は、第２の貫通導体４ｃ、第２の導体層４ｂ、導電性接合材６を介して電子素子２の素子パッド２ａに電気的に接続されている。
【００６９】
電子部品１は、電子素子２と組み合わせて用いる周辺回路を構成する場合には、周辺回路が、例えば、インダクタ用のインダクタ素子、容量用の容量素子および抵抗用の抵抗素子等を組み合わせて構成されている。周辺回路は、例えば、整合素子またはＬＣフィルタ等である。
【００７０】
回路パターン８は、例えば、容量パターン８ａであり、また、スパイラル線路状のインダクタパターン８ｂであり、インダクタパターン８ｂがインダクタを形成し、容量パターン８ａが容量を形成する。例えば、第１の配線基板３の下面３ａｂにＧＮＤパターンを形成して、このＧＮＤパターン８Ａと容量パターン８ａとの間で容量を形成することができる。
【００７１】
このように、電子部品１は、例えば、第１の絶縁体３ａ上にインダクタと容量とからなるＬＣフィルタを構成することができので、インダクタと容量とで構成されるＬＣフィルタを機能体２ｂに組み合わせて設けることができる。また、回路パターン８は、容量パターン８ａまたはインダクタパターン８ｂに限らず、例えば、抵抗パターン等が第１の絶縁体３ａの上面３ａａに設けられてもよい。
【００７２】
したがって、電子部品１は、回路パターン８が第１の絶縁体３ａ上の同一平面上に設けられて、容量またはインダクタを形成しているので、外付け部品としてのコンデンサやインダクタが不要となる。したがって、電子部品１は、大型化が抑制されるので、小型化、薄型化することができる。また、回路パターン８は、第１の絶縁体３ａと第２の絶縁体４ａとの間に内蔵するように設けられているので、電子部品１は、平面方向（ＸＹ面）の大きさが回路パターン８を設ける前と同様に維持されるので、大型化が抑制される。
【００７３】
また、電子部品１は、多層配線基板ＭＬを用いることによって、第１の絶縁体３ａと第２の絶縁体４ａとの間に回路パターン８を設けることができるので、回路パターン８の設
計の自由度が高くなる。
【００７４】
また、電子部品１は、外付け部品を使用する場合に比べて、容量またはインダクタを電子部品１の内部で形成するので配線長が短くなり、不要な容量成分やインダクタ成分の発生を抑制することができる。このように、電子部品１は、小型、薄型化になるとともに高性能となる。
【００７５】
ここで、電子素子２の製造方法について以下に説明する。
【００７６】
図１０（ａ）〜図１０（ｃ）は、電子素子２の製造方法を説明する図であり、図３に示す電子素子２に対応する断面図である。なお、図１０では、素子基板２ａの下面２ａａを上側にしている。
【００７７】
また、電子素子２の製造工程は、分割されることによって電子素子２となる素子母基板２Ａを対象に行われるが、図１０（ａ）〜図１０（ｂ）では、１つの電子部品１に対応する部分のみを図示している。したがって、図１０（ａ）〜図１０（ｃ）の各工程を経ることによって、図１３に示すように、素子母基板２Ａには複数の電子素子２が設けられる。
【００７８】
まず、図１０に示すように、素子基板２ａの圧電基板の下面２ａａ上には、機能体２ｂ、配線２ｃおよび素子パッド２ｄが形成される。
【００７９】
機能体２ｂおよび配線２ｃの形成においては、具体的には、まず、スパッタリング法、蒸着法またはＣＶＤ（Chemical Vapor Deposition）等の薄膜形成法により、図１０（ａ
）に示すように、素子基板２ａの下面２ａａ上に金属層が形成される。次に、この金属層に対して周知のフォトリソグラフィー法等によりパターニングが行われる。パターニングにより、図１０（ｂ）に示すように、機能体２ｂおよび配線２ｃが素子基板２ａ上に形成される。機能体２ｂは、ＩＤＴ１０および反射器１１（ＳＡＷ共振子）であり、これらが素子基板２ａ上に形成されることになる。
【００８０】
機能体２ｂおよび配線２ｃが素子基板２ａ上に形成されると、図１０（ｃ）に示すように、スパッタリング法、蒸着法またはＣＶＤ等の薄膜形成法により、機能体２ｂおよび配線２ｃを覆うように素子基板２ａ上に金属層が形成される。そして、この金属層に対して周知のフォトリソグラフィー法等によりパターニングが行われる。パターンニングにより、素子パッド２ｃが配線２ｃ上に形成される。このようにして、図１０（ａ）〜図１０（ｃ）の各工程を経ることによって、電子素子２は製造される。
【００８１】
第１の配線基板３と第２の配線基板４とからなる多層配線基板ＭＬの製造方法について以下に説明する。
【００８２】
図１１（ａ）〜図１１（ｅ）は、第１の配線基板３と第２の配線基板４とからなる多層配線基板ＭＬの製造方法を説明する図であり、図３の第１の配線基板３および第２の配線基板４からなる多層配線基板ＭＬに対応する断面図である。多層配線基板ＭＬの製造工程は、分割されることによって多層配線基板ＭＬとなる配線母基板３Ａまたは３Ａ１を対象に行われるが、図１１（ａ）〜図１１（ｅ）では、１つの電子部品１に対応する部分のみを図示している。
【００８３】
したがって、図１１（ａ）〜図１１（ｅ）の各工程を経ることによって、図１４に示すように、配線母基板３Ａには第１の配線基板３と第２の配線基板４とが積層された複数の多層配線基板ＭＬが設けられる。また、図１７に示すように、配線母基板３Ａ１には第１の配線基板３と第２の配線基板４とが積層された複数の多層配線基板ＭＬが支持基板（コ
ア基板）１３を介して両側に設けられる。
【００８４】
まず、図１１（ａ）に示すように、第１の配線基板３と第２の配線基板４とからなる多層配線基板ＭＬを準備する。
【００８５】
具体的には、第１の絶縁体３ａと、第１の絶縁体３ａの上面３ａａに形成された第１の導体層５ａと、第１の絶縁体３ａを上下方向に貫通する第１の貫通導体３ｃと、第１の絶縁体３ａの下面３ａｂに形成され、第１の貫通導体３ｃと電気的に接続されている第３の導体層４ｃとを有する第１の配線基板３と、第１の配線基板３上に、第２の絶縁体４ａと、第２の絶縁体４ａの上面４ａａに形成された第２の導体層４ｂと、第２の絶縁体４ａを上下方向に貫通する第２の貫通導体４ｂとを有する第２の配線基板４からなる多層配線基板ＭＬを準備する。
【００８６】
多層配線基板ＭＬは、例えば、ビルドアップ法で、第１の配線基板３と第２の配線基板４とを積層して製造される。また、第１の配線基板３および第２の配線基板４の製造方法は、一般的な配線基板の製造方法と同様でよい。
【００８７】
次に、図１１（ｂ）に示すように、例えば、第１の導体層４ｂを覆うように、多層配線基板ＭＬの第２の絶縁体４ａの上面４ａａに亘って絶縁材料が形成される。なお、絶縁層５はこの絶縁材料で構成される。絶縁材料（絶縁層５）は、例えば、塗布法、印刷法、蒸着法またはＣＶＤ等の薄膜形成法によって形成される。
【００８８】
図１１（ｃ）に示すように、第２の絶縁体４ａ上に絶縁材料が形成されると、この絶縁材料に対して、周知のフォトリソグラフィー等によりパターニングが行われ、パターニングされた絶縁材料が第２の絶縁体４ａ上に形成される。図１１（ｃ）に示すように、パターニングは、導電性接合材６が設けられる領域の第２の導体層４ｂが露出するように行なわれ、第２の導体層４ｂ上に開口部が形成される。このようにして、絶縁層５が第２の絶縁体４ａの上面４ａａに設けられる。
【００８９】
ここで、絶縁層５の形成についての一例を以下に示す。
【００９０】
絶縁層５は、例えば、ソルダーレジストであり、第２の絶縁体４ａ上にソルダーレジストが印刷法によって形成される。そして、ソルダーレジストは、例えば、８０（℃）で２０〜３０（分）の加熱処理を行なって仮乾燥される。次に、ソルダーレジストは、ネガフィルムを介して紫外線が照射されて、絶縁層５を設けるべき領域のみが硬化される。さらに、ソルダーレジストは、未硬化領域がアルカリ水溶液等で除去され、例えば、１５０（℃）で６０（分）の加熱処理を行なって本硬化される。そして、パターニングされたソルダーレジストが第２の絶縁体４ａ上に設けられる。このようにして、多層配線基板ＭＬの第２の絶縁体４ａ上に絶縁層５が設けられる。また、絶縁層５は、ソルダーレジストの他に、例えば、エポキシ樹脂またはポリイミド樹脂等の材料からなる。
【００９１】
導電性接合材６は、例えば、Ａｇペーストであり、図１１（ｄ）に示すように、絶縁層５から露出している第２の導体層４ｂ上に設けられる。すなわち、導電性接合材６は、第２の導体層４ｂ上の絶縁層５の開口部を埋めるように設けられる。また、導電性接合材６は、例えば、印刷法またはディスペンス法等によって第２の導体層４ｂ上に形成される。
【００９２】
接着材層７は、図１１（ｅ）に示すように、導電性接合材６が設けられている領域を除いて絶縁層５上に形成される。接着材層７は、例えば、印刷法またはフォトリソグラフィー法等によって絶縁層５上に形成される。
【００９３】
次に、図１２に示すように、電子素子２は絶縁層５上の接着材層７を介して接合される。また、電子素子２は機能体２ｂを収容する空間Ｓを介して第２の配線基板４に接合される。この場合に、電子部品１は、素子基板２ａの素子パッド２ｄと第２の絶縁体４ａの導電性接合材６とが対向して接合されて電気的な接合が得られる。すなわち、電子部品１は、素子基板２ａの素子パッド２ｄと第２の配線基板４の第２の導体層４ｂとが導電性接合材６を介して電気的に接合される。なお、図１２では、１つの電子部品１に対応する部分のみを図示している。
【００９４】
多層配線基板ＭＬと電子素子２とは、例えば、加圧しながら１５０（℃）で６０(分)の加熱硬化によって接合される。なお、導電性接合材６による電気的な接合および接着材層７による接合は、例えば、加圧しながら１５０（℃）で６０(分)の加熱処理で同時に行なわれる。
【００９５】
このようにして、第１の配線基板３と第２の配線基板４とからなる多層配線基板ＭＬに電子素子２が接合される。これによって、図３に示している電子部品１が製造される。
【００９６】
ここで、第１の配線基板３と第２の配線基板４からなる多層配線基板ＭＬと電子素子２からなる電子部品１の製造について以下に説明する。
【００９７】
まず、素子母基板２Ａから電子素子２を個片化または配線母基板３Ａから多層配線基板ＭＬを個片化して電子部品１を製造する場合について説明する。
【００９８】
複数の電子素子２が設けられている素子母基板２Ａを切断して、電子素子２を個片化する。同様に、複数の多層配線基板ＭＬが設けられている配線母基板３Ａを切断して、多層配線基板ＭＬを個片化する。そして、個片化した電子素子２と多層配線基板ＭＬとを接合して、図１に示している電子部品１が製造される。
【００９９】
また、素子母基板２Ａから電子素子２を個片化して、個片化した電子素子２を配線母基板３Ａの多層配線基板ＭＬに接合した後で、電子素子２が接合された配線母基板３Ａを切断することによって個片化して電子部品１を製造することもできる。
【０１００】
次に、素子母基板２Ａと配線母基板３Ａとを接合した後に、接合された素子母基板２Ａと配線母基板３Ａとを同時に切断して電子部品１を製造する場合について説明する。
【０１０１】
素子母基板２Ａは、図１３に示すように、複数の電子素子２が設けられている。したがって、素子母基板２Ａは、複数の電子素子２が設けられた集合体であり、複数の電子素子２が縦横に並ぶように設けられている。また、図１３では、素子母基板２Ａに設けられた複数の電子素子２の１つを拡大した断面図を示している。なお、図１３では、素子母基板２Ａは、平面視の形状が円形状であるが、これに限らず、四角形状であってもよく、形状は適宜設定される。素子母基板２Ａは、平面視の形状が円形状の場合には、直径が、例えば、７０（ｍｍ）〜１３０（ｍｍ）である。
【０１０２】
上述したように、素子基板２ａを対象に、図１０（ａ）〜図１０（ｃ）の各製造工程を行うことによって、素子母基板２Ａは、素子基板２ａ上に複数の電子素子２が設けられる。これによって、素子母基板２Ａは、複数の電子素子２の集合体となる。なお、ここでは、素子基板２ａは、複数の電子素子２を設けることが可能な大きさを有している。
【０１０３】
また、配線母基板３Ａは、図１４に示すように、複数の多層配線基板ＭＬが設けられている。したがって、配線母基板３Ａは、複数の多層配線基板ＭＬの集合体であり、複数の多層配線基板ＭＬが縦横に並ぶように設けられている。図１４では、配線母基板３Ａに設
けられた複数の多層配線基板ＭＬの１つを拡大した断面図を示している。なお、図１４では、配線母基板２は、平面視の形状が四角形状であるが、これに限らず、円形状であってもよく、形状は適宜設定される。配線母基板３Ａは、平面視の形状が四角形状の場合には、一辺の長さが、例えば、１００（ｍｍ）〜１５０（ｍｍ）である。
【０１０４】
上述したように、多層配線基板ＭＬを対象に、図１１（ａ）〜図１１（ｅ）の各製造工程を行うことによって、多層配線基板ＭＬ上に絶縁層５、導電性接合材６および接着材層７が設けられる。これによって、配線母基板３Ａは、複数の多層配線基板ＭＬの集合体となる。
【０１０５】
素子母基板２Ａと配線母基板３Ａとの接合について説明する。図１５は、素子母基板２Ａと配線母基板３Ａとが接合された状態を示す平面図である。
【０１０６】
貼合基板１Ａは、図１５に示すように、素子母基板２Ａと配線母基板３Ａとを貼り合わせて接合することによって得られる。また、図１５では、貼合基板１Ａに設けられた複数の電子部品１の３つを拡大した断面図を示している。
【０１０７】
貼合基板１Ａは、素子母基板２Ａが配線母基板３Ａに対して位置合わせを行なって貼り合わされる。また、貼合基板１Ａは、配線母基板３Ａが素子母基板２Ａに対して位置合わせを行なって貼り合わされてもよい。
【０１０８】
図１５に示すように、素子母基板２Ａの複数の電子素子２は、配線母基板３Ａの多層配線基板ＭＬの絶縁層５上の接着材層７を介して接合される。すなわち、電子素子２は、接着材層７を介して対応するそれぞれの多層配線基板ＭＬに接合される。また、この場合に、素子母基板２Ａの複数の電子素子２の素子パッド２ｄと配線母基板３Ａの複数の多層配線基板ＭＬ３の導電性接合材６とが対向して接合されて電気的な接合が得られる。
【０１０９】
したがって、貼合基板１Ａは、図１５に示すように、複数の電子部品１が縦横に配置されて設けられており、複数の電子部品１が設けられた集合体である。また、貼合基板１Ａは、図１５に示すように、貼合基板１Ａから電子部品１を個片化するために、切断ライン９が電子部品１の形状に合わせて設けられる。すなわち、図１５では、素子母基板２Ａよりも一回り大きい配線母基板３Ａに切断ライン９が設けられた場合を例示している。
【０１１０】
また、貼合基板１Ａは、配線母基板３Ａよりも一回り大きい素子母基板２Ａを設けて、素子母基板２Ａに切断ライン９が設けられてもよい。また、切断ライン９は、素子母基板２Ａまたは配線母基板３Ａの大きさ等を考慮して、素子母基板２Ａまたは配線母基板３Ａ、あるいは両方に適宜設けられる。切断方法は、これに限らない。仮想の切断ラインの始点および終点を示すマーカーを素子母基板２Ａまたは配線母基板３Ａ、あるいは両方に設けて、そのマーカーに合わせて切断してもよい。貼合基板１Ａの切断方法は、貼合基板１Ａの大きさ等を考慮して適宜設定される。
【０１１１】
そして、貼合基板１Ａは、図１５に示すように、破線で示している切断ライン９に沿って切断されて、複数の電子部品１がそれぞれ個片化される。すなわち、貼合基板１Ａが切断されて、個々の電子部品１が貼合基板１Ａから分離される。例えば、図１５に示すように、３つ並んでいる電子部品１は、切断ライン９に沿って切断して貼合基板１Ａから個片化することによって、３つの電子部品１を得ることができる。なお、貼合基板１Ａの切断は、例えば、ダイシング装置等を用いて行なわれる。
【０１１２】
すなわち、素子母基板２Ａから電子素子２を個片化するとともに配線母基板３Ａから多層配線基板ＭＬを個片化して電子素子２と多層配線基板ＭＬとを接合して電子部品１を製
造する場合に比べて、貼合基板１Ａから電子部品１を製造する場合は、一度に大量の電子部品１を製造することができるので、電子部品１の生産性が向上する。すなわち、貼合基板１Ａを切断して個々の電子部品１を一度に大量に製造することができるため、切断工程の生産効率の向上に伴い電子部品１の生産性が向上する。
【０１１３】
素子母基板２Ａおよび配線母基板３Ａの大きさは、貼合基板１Ａから得られる電子部品１の数、すなわち、貼合基板１Ａからの電子部品１の取数を考慮してそれぞれ設定される。
【０１１４】
また、貼合基板１Ａにおいて、貼合わされた素子母基板２Ａと配線母基板３Ａとが同時に切断されるので、電子部品１は、電子素子２の側面と多層配線基板ＭＬの側面とが面一致になる。すなわち、電子素子２の側面と多層配線基板ＭＬの側面とが揃っており、電子部品１の側面（ＸＺ面およびＹＺ面）が同一面内に位置することになる。このように、電子部品１は、それぞれの側面を面一致、すなわち、電子素子２と多層配線基板ＭＬとの側面同士を揃えることができるので、電子部品１を電子機器の実装基板上に実装する際に、実装の精度が向上して、より高密度の実装が可能になる。
【０１１５】
また、貼合基板１Ａは、素子母基板２Ａと配線母基板３Ａを同時に切断する場合、素子母基板２Ａ側から切断しても、配線母基板３Ａ側から切断してもよい。また、素子母基板２Ａ側および配線母基板３Ａ側から同時に切断してもよい。切断方法は、貼合基板１Ａの大きさ等を考慮して適宜設定される。
【０１１６】
図１６に示すように、支持基板（コア基板）１３の両側に、第１の配線基板３と第２の配線基板４とからなる多層配線基板ＭＬを設けて、両面多層配線基板ＭＬ１としている。このような両面多層配線基板ＭＬ１は、図１１（ａ）〜図１１（ｅ）の各製造方法を適用して製造することができる。図１７に示すように、配線母基板３Ａ１は、複数の両面多層配線基板ＭＬ１からなり、両面多層配線基板ＭＬ１は支持基板（コア基板）１３の両側に多層配線基板ＭＬが設けられている。すなわち、配線母基板３Ａ１は、図１７に示すように、複数の両面多層配線基板ＭＬ１が設けられた集合体であり、複数の両面多層配線基板ＭＬ１が縦横に並びように設けられている。また、両面多層配線基板ＭＬ１の製造方法は、周知の多層配線基板の製造方法と同様でよい。
【０１１７】
図１８に示すように、電子素子２は、絶縁層５上の接着材層７を介して接合される。電子素子２は機能体２ｂを収容する空間Ｓを介して接合される。この場合に、電子部品１は、素子基板２ａの素子パッド２ｄと第２の絶縁体４ａの導電性接合材６とが対向して接合されて電気的な接合が得られる。なお、図１８では、１つの電子部品１に対応する部分のみを図示している。
【０１１８】
両面多層配線基板ＭＬ１と素子基板２ａは、例えば、加圧しながら１５０（℃）で６０(分)の加熱硬化によって接合される。なお、導電性接合材６による電気的な接合および接着材層７による接合は、例えば、加圧しながら１５０（℃）で６０(分)の加熱処理で同時に行なわれる。また、加熱硬化の処理は両面多層配線基板ＭＬ１の上面および下面の両側で行なわれ、図１８に示すように、電子素子２が両面多層配線基板ＭＬ１の上面および下面に接合される。
【０１１９】
したがって、電子素子２は両面多層配線基板ＭＬ１の上面および下面の両側に接合される。これによって、図３に示している電子部品１が製造されることになる。そして、両面多層配線基板ＭＬ１に設けられた支持基板（コア基板）１３を取り除くことによって、２つの電子部品１を得ることができる。
【０１２０】
素子母基板２Ａと配線母基板３Ａ１との接合について説明する。図１９は、素子母基板２Ａと配線母基板３Ａ１とが接合された状態を示す平面図である。なお、図１５とは、電子母基板２Ａが配線母基板３Ａ１の両側に接合されている点が異なっている。
【０１２１】
貼合基板１Ｂは、図１９に示すように、配線母基板３Ａ１の両側に電子素子２の素子母基板２Ａを貼り合わせて接合することによって得られる。また、図１９では、貼合基板１Ｂに設けられた複数の電子部品１の６つを拡大した断面図を示している。このように、複数の電子部品１が両面多層配線基板ＭＬ１の上面および下面にそれぞれ設けられている。
【０１２２】
貼合基板１Ｂは、上面および下面に位置する素子母基板２Ａが配線母基板３Ａ１に対して位置合わせを行なって貼り合わされる。また、貼合基板１Ｂは、配線母基板３Ａ１が上面および下面に位置する素子母基板２Ａに対して位置合わせを行なって貼り合わされてもよい。
【０１２３】
図１９に示すように、素子母基板２Ａの複数の電子素子２は、配線母基板３Ａ１の両面多層配線基板ＭＬ１の絶縁層５上の接着材層７を介して接合される。すなわち、電子素子２は、接着材層７を介して対応するそれぞれの両面多層配線基板ＭＬ１に接合される。また、この場合に、素子母基板２Ａの複数の電子素子２の素子パッド２ｄと配線母基板３Ａ１の複数の両面多層配線基板ＭＬ１の導電性接合材６とが対向して接合されて電気的な接合が得られる。
【０１２４】
したがって、貼合基板１Ｂは、図１９に示すように、複数の電子部品１が縦横に配置されて設けられており、複数の電子部品１が設けられた集合体である。
【０１２５】
そして、貼合基板１Ｂは、図１９に示すように、破線で示している切断ライン９に沿って切断されて、複数の電子部品１がそれぞれ個片化される。すなわち、貼合基板１Ｂが切断されて、個々の電子部品１が貼合基板１Ａから分離される。例えば、図１９に示すように、電子部品１は、上下方向に２つ、横方向に３つ並んでおり、切断ライン９に沿って切断するとともに支持基板（コア基板）１３を取り除くことによって貼合基板１Ｂから個片化される。これによって、電子部品１が６つ得られる。
【０１２６】
このように、貼合基板１Ｂから電子部品１を製造する場合には、一度に大量の電子部品１を製造することができるので、電子部品１の生産性がさらに向上する。すなわち、貼合基板１Ｂを切断して個々の電子部品１を一度に大量に製造することができるため、電子部品１の切断工程の生産効率の向上に伴い電子部品１の生産性がさらに向上する。
【０１２７】
また、貼合基板１Ｂにおいて、貼合基板１Ａと同様に、貼り合わされた素子母基板２Ａと配線母基板３Ａ１とが同時に切断されるので、電子部品１は、電子素子２の側面と両面多層配線基板ＭＬ１の側面が面一致になる。このように、電子部品１は、それぞれの側面を面一致にすることができるので、電子部品１を電子機器の実装基板上に実装する際に、実装の精度が向上し、より高密度の実装が可能になる。
【０１２８】
また、貼合基板１Ｂは、素子母基板２Ａ、配線母基板３Ａ１および素子母基板２Ａを同時に切断する場合、上側に位置する素子母基板２Ａ側から切断しても、下側に位置する素子母基板２Ａ側から切断してもよい。また、上側に位置する素子母基板２Ａ側および下側に位置する素子母基板２Ａ側から同時に切断してもよい。切断方法は、貼合基板１Ｂの大きさ等を考慮して適宜設定される。
【０１２９】
本発明は、上述した実施の形態に特に限定されるものではなく、本発明の範囲内で種々の変更および改良が可能である。
【０１３０】
電子部品は、ＳＡＷ素子に限定されない。すなわち、電子素子は、ＳＡＷ素子に限定されない。電子素子は、弾性波を利用しないものであってもよい。また、圧電薄膜共振器等のＳＡＷ以外の弾性波を利用するものであってもよい。
【０１３１】
また、配線基板は、電子素子と実装基板とを仲介するものに限定されない。配線基板は、例えば、配線基板は、携帯機器等の電子機器のマザーボード（メインボード、主基板）として機能するものであってもよい。また、配線基板は、複数の電子素子が実装されるものであってもよい。
【０１３２】
また、機能体は、導体により形成されたものであってもよいし、半導体によって形成されたものであってもよい。
【符号の説明】
【０１３３】
１  電子部品
２  電子素子
２ａ  素子基板
２ｂ  機能体
２ｃ  配線
２ｄ  素子パッド
３  第１の配線基板
３ａ  第１の絶縁体
３ｂ  第１の導体層
３ｃ  第１の貫通導体
３ｄ  第３の導体層
４  第２の配線基板
４ａ  第２の絶縁体
４ｂ  第２の導体層
４ｃ  第２の貫通導体
５  絶縁層
６  導電性接合材
７  接着材層
８  回路パターン
９  切断ライン
１０  ＩＤＴ
１１  反射器
１２  外部端子
１３  支持基板（コア基板）
Ｓ  空間
ＭＬ  多層配線基板
ＭＬ１  両面多層配線基板
１Ａ、１Ｂ  貼合基板
２Ａ  素子母基板
３Ａ、３Ａ１  配線母基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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