(57)【要約】【課題】隣接拡散層間で干渉する可能性のある少数キャリアの浮遊により、空乏型ＭＯＳトランジスタの性能を落としていた。【解決手段】活性領域を有する半導体と、前記半導体の下又は横に隣接して配された絶縁体と、前記絶縁体中に埋め込まれるとともに前記半導体に接触しないように配された電極層と、前記電極層の上に配された前記絶縁体の部分を貫通するとともに前記電極層に電位を供給するためのコンタクトと、を備える。【選択図】図１
2014038986.tif 000002
【特許請求の範囲】
【請求項１】
活性領域を有する半導体と、
前記半導体の下又は横に隣接して配された絶縁体と、
前記絶縁体中に埋め込まれるとともに前記半導体に接触しないように配された電極層と、
前記電極層の上に配された前記絶縁体の部分を貫通するとともに前記電極層に電位を供給するためのコンタクトと、
を備えることを特徴とする半導体装置。
【請求項２】
前記絶縁体は、前記半導体の下に隣接して配され、
前記絶縁体の下に半導体よりなる支持基板を有し、
前記絶縁体上に前記半導体を区画する素子分離領域を有し、
前記コンタクトは、前記素子分離領域、及び前記絶縁体の一部を貫通し、
前記電極層の上面は、前記半導体の底面と対向している部分を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記絶縁体は、前記電極層と前記支持基板との間にも配されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記活性領域に複数の半導体素子が形成されていることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
隣り合う前記半導体素子のうち、一方がＰＭＯＳトランジスタであり、他方がＮＭＯＳトランジスタであり、
前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタとの間の領域に前記素子分離領域を有し、
前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとの間の領域において、前記素子分離領域及び前記絶縁体並びに前記電極層を貫通した溝に埋め込まれるとともに、前記電極層を前記ＰＭＯＳトランジスタ下の第１電極層と前記ＮＭＯＳトランジスタ下の第２電極層とに分離する電極分離領域を有し、
前記コンタクトは、前記第１電極層に電位を供給するための第１コンタクトと、前記第２電極層に電位を供給するための第２コンタクトと、を有することを特徴とする請求項４記載の半導体装置。
【請求項６】
前記絶縁体は、前記半導体の横に隣接して配され、
前記半導体及び前記絶縁体の下において前記半導体と一体化した支持基板を有し、
前記電極層の端部は、前記半導体の側面と対向している部分を有することを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、空乏型トランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
従来技術としてＭＯＳトランジスタの性能向上のためにＳＯＩ（Silicon On Insulator）技術や、ボディ（シリコン基板）においてＦｉｎ（フィン）等の立体構造を持った空乏型トランジスタが実用化されている。トランジスタ一個一個のボディが分かれた完全空乏型トランジスタと、図９に示すような複数のトランジスタでボディを共有する部分空乏型トランジスタとがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２０７２７１号公報
【特許文献２】特開２００５−１１６６２３号公報
【特許文献３】特開平１１−４０８１１号公報
【特許文献４】特開２００２−１１８２６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下の分析は、本願発明者により与えられる。
【０００５】
部分空乏型トランジスタにおいては、ボディがフローティングのため、ボディ中の少数キャリア（ＮＭＯＳでは電子）が、寿命で動ける範囲で拡散する（図１０参照）。部分空乏型トランジスタでは、素子の微細化により動作時のゲート電極の影響が大きくなり、隣接するトランジスタとの距離が近くなると、隣接するトランジスタの拡散層に少数キャリアが到達し、誤動作を起こすおそれがあるといった問題がある。
【０００６】
このような問題を解決するために、例えば、特許文献１、２では、支持基板（第１の半導体基板）上に半導体領域（拡散層）を設け、半導体領域（拡散層）上に絶縁膜（第１の絶縁膜）を介して半導体層（第２の半導体基板）を設け、半導体層（第２の半導体基板）上に空乏型トランジスタが形成されたＳＯＩ基板（半導体装置）において、フローティングボディとなる半導体層（第２の半導体基板）に対して基板側の半導体領域（拡散層）から電界をかけられるようにしたものが開示されている。しかしながら、特許文献１、２に記載のＳＯＩ基板（半導体装置）では、絶縁膜（第１の絶縁膜）が薄い場合、完全空乏型トランジスタや部分空乏型トランジスタが実現できず、実現するためには絶縁膜（第１の絶縁膜）の膜厚を変化させなければならない。
【０００７】
また、特許文献３では、ＳＯＩ・ＭＯＳトランジスタのソース、ドレインと埋込み酸化膜の間に少数キャリア経路である単結晶Ｓｉ層を確保するとともに、ソース、ドレイン接続用の開口部の下方に再結合中心領域を設けて、この部分における少数キャリアを消滅させることが可能な半導体装置が開示されている。しかしながら、特許文献３に記載の半導体装置では、設けた再結合中心領域に接触的に少数キャリアを集める手段を持っていない。
【０００８】
さらに、特許文献４では、支持基板上に絶縁膜３を介して単結晶Ｓｉ層が形成され、単結晶Ｓｉ層の表面にゲート酸化膜を介してゲート電極が形成され、ゲート電極７下の単結晶Ｓｉ層の両側にソース／ドレイン領域となる拡散層が形成され、絶縁膜においてゲート電極の下方にピンホールが形成され、単結晶Ｓｉ層内で発生したインパクトイオン化に伴う正孔をピンホールから支持基板側へ引き抜けるようにした半導体装置が開示されている。しかしながら、特許文献４に記載の半導体装置では、空乏型トランジスタ（空乏型ＭＯＳトランジスタ）としながら支持基板に電位を与えてしまうので、ＭＯＳ性能向上が図れない。
【課題を解決するための手段】
【０００９】
本発明の一視点においては、半導体装置において、活性領域を有する半導体と、前記半導体の下又は横に隣接して配された絶縁体と、前記絶縁体中に埋め込まれるとともに前記半導体に接触しないように配された電極層と、前記電極層の上に配された前記絶縁体の部分を貫通するとともに前記電極層に電位を供給するためのコンタクトと、を備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、絶縁体に埋め込まれた電極層に電位（ＮＭＯＳに対しては正電位）を印加することにより、半導体中に伸びた空乏層の範囲内の少数キャリアを引き付け、拡散距離を伸ばすか、半導体と絶縁体との界面で再結合させることにより、余分な少数キャリアは排除することができる空乏型トランジスタを実現することができる。つまり、空乏型ＭＯＳトランジスタの性能を落とさずに、隣接拡散層間で干渉する可能性のある少数キャリアの浮遊を解消することができる。また、空乏型トランジスタを実現するにあたって絶縁体の膜厚を変化させる必要がない。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態１に係る半導体装置の構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間及びＹ−Ｙ´間の断面図である。
【図２】本発明の実施形態１に係る半導体装置のエネルギーバンドを模式的に示した図である。
【図３】本発明の実施形態２に係る半導体装置の構成を模式的に示した回路図である。
【図４】本発明の実施形態２に係る半導体装置の構成を模式的に示した平面図である。
【図５】本発明の実施形態２に係る半導体装置の構成を模式的に示した図４のＸ−Ｘ´間及びＹ−Ｙ´間の断面図である。
【図６】本発明の実施形態３に係る半導体装置の構成を模式的に示した平面図である。
【図７】本発明の実施形態３に係る半導体装置の構成を模式的に示した図６の（Ａ）Ｘ−Ｘ´間の断面図、（Ｂ）Ｙ−Ｙ´間の断面図である。
【図８】本発明の実施形態４に係る半導体装置の構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間及びＹ−Ｙ´間の断面図である。
【図９】従来例に係る半導体装置の構成を模式的に示した断面図である。
【図１０】従来例に係る半導体装置のエネルギーバンドを模式的に示した図である。
【発明を実施するための形態】
【００１２】
（実施形態１）
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間及びＹ−Ｙ´間の断面図である。図２は、本発明の実施形態１に係る半導体装置のエネルギーバンドを模式的に示した図である。
【００１３】
図１を参照すると、半導体装置１Ａは、支持基板２（例えば、シリコン）上に絶縁層３（例えば、シリコン酸化膜）を介して活性領域となる半導体層５（例えば、単結晶シリコンボディ）が形成されたＳＯＩ基板を用いた半導体装置である。半導体装置１Ａは、複数のＭＯＳトランジスタ（半導体素子）で半導体層５を共有する部分空乏型トランジスタを有する。半導体層５は、素子間を電気的に分離する素子分離領域６（例えば、シリコン酸化膜）によって区画されている。素子分離領域６は、絶縁層３と層間絶縁膜１０との間に形成されている。半導体層５上には、所定の領域にゲート絶縁膜７（例えば、シリコン酸化膜）を介してゲート電極８（例えば、ポリシリコン）が配されている。ゲート電極８は、素子分離領域６で囲まれた１つの半導体層５上に２つ配されており、互いに離間している。ゲート絶縁膜７下のチャネル（半導体層５の部分）の両側に不純物（例えば、ボロン、リン）が拡散した拡散領域９を有する。ゲート電極８間の領域に配された拡散領域９は、隣り合うＭＯＳトランジスタの共通の拡散領域となる。ＭＯＳトランジスタを含む素子分離領域６上には層間絶縁膜１０が形成されている。層間絶縁膜１０には、ゲート電極８に通ずる下穴にコンタクト１１が形成されており、拡散領域９に通ずる下穴にコンタクト１２が形成されている。コンタクト１１は、例えば、ワード線（図示せず）等に電気的に接続されることになる。コンタクト１２は、例えば、ビット線（図示せず）、キャパシタ（図示せず）等に電気的に接続されることになる。
【００１４】
絶縁層３では、下部絶縁層３ａ（例えば、シリコン酸化膜）と上部絶縁層３ｂ（例えば、シリコン酸化膜）との間に電極層４（例えば、銅）が埋め込まれた構成となっている。下部絶縁層３ａは、支持基板２と電極層４との間に配されている。上部絶縁層３ｂは、電極層４と半導体層５との間に配されている。電極層４は、層間絶縁膜１０及び素子分離領域６並びに上部絶縁層３ｂを貫通する下穴に形成されたコンタクト１３と接続されている。コンタクト１３は、配線（図示せず）を介してコントローラ（図示せず）に電気的に接続されることになる。
【００１５】
電極層４には、ＭＯＳトランジスタがＮＭＯＳであれば正電位を印加する。この電位の影響がＮＭＯＳのチャネルに影響しない範囲で、半導体層５中のノイズとなる少数キャリアをチャネルから排除できる（電極層４側に引きつけられる）ように（図２参照）、半導体層５中の不純物プロファイル（不純物濃度分布）が調整される。
【００１６】
なお、実施形態１に係る半導体装置の製造方法については、支持基板２上に絶縁層３を形成する際に、下部絶縁層３ａ、電極層４、上部絶縁層３ｂの順に形成する工程、及び、層間絶縁膜１０及び素子分離領域６並びに上部絶縁層３ｂに電極層４に通ずる下穴を形成して当該下穴にコンタクト１３を形成する工程以外は、従来の製造方法を用いることができる。また、電極層４は、基板全面に形成するだけでなく、一部の領域に形成するようにしてもよい。
【００１７】
実施形態１によれば、支持基板２上に絶縁層３を介して半導体層５が形成されたＳＯＩ基板における絶縁層３中に電極層４を埋め込み、電極層４に電位（ＮＭＯＳであれば正電位）を印加することにより、半導体層５のチャネル以外にも影響を及ぼし、余分な少数キャリアを排除することができる空乏型トランジスタを実現することができる。また、空乏型トランジスタを実現するにあたって絶縁層３の膜厚を変化させる必要がない。さらに、空乏型トランジスタの性能を落とさずに、隣接する拡散領域９間で干渉する可能性のある少数キャリアの浮遊を解消することができる。つまり、半導体層５中に伸びた空乏層の範囲内の少数キャリアを電極層４側に引き付け、拡散距離を伸ばすか、絶縁膜との界面で再結合させることにより、隣接トランジスタに影響しないようにすることができる。
【００１８】
（実施形態２）
本発明の実施形態２に係る半導体装置について図面を用いて説明する。図３は、本発明の実施形態２に係る半導体装置の構成を模式的に示した回路図である。図４は、本発明の実施形態２に係る半導体装置の構成を模式的に示した平面図である。図５は、本発明の実施形態２に係る半導体装置の構成を模式的に示した図４のＸ−Ｘ´間及びＹ−Ｙ´間の断面図である。
【００１９】
実施形態２に係る半導体装置１Ｂは、実施形態１に係る半導体装置（図１の１Ａ）をＤＲＡＭ（Dynamic Random Access Memory）の隣接２ビット型メモリセルアレイに適用したものである。図３の回路図の領域Ａの構成は、図４の平面図の領域Ａの構成に対応する。図４のＸ−Ｘ´間及びＹ−Ｙ´間に対応する図５の断面構成は、実施形態１と同様である。なお、メモリセルにおける隣り合うトランジスタＴｒの共通の拡散領域９はコンタクト１２を介してビット線ＢＬに電気的に接続され、非共通の拡散領域９はコンタクト１２及びキャパシタＣを介して共通ソース線ＣＳに電気的に接続され、ゲート電極８はワード線ＷＬの一部であり、電極層４はコンタクトを介してコントローラ（図示せず）に接続されることとなる。
【００２０】
なお、実施形態２に係る半導体装置の製造方法については、実施形態１と同様である。
【００２１】
実施形態２によれば、実施形態１と同様な効果を奏するとともに、影響を及ぼし合う２つのトランジスタＴｒ間にて、電極層４に積極的に電位をかけて少数キャリアを界面で再結合消滅させることにより、２つのトランジスタＴｒ間の干渉による誤動作を防止できる。
【００２２】
なお、最近のデバイスで少数キャリアが問題になるのは、拡散距離に近い近接するデバイス間（ＤＲＡＭの隣接２ビット）であり、部分的空乏化でフローティングボディを共有する場合である。また、ワード線等の電位変化によるダイナミックな加速事象が伴うことも常である。しかしながら、特許文献３のように、スタティックに待っているだけのキャリア捕獲領域となる再結合中心領域では対策されない。
【００２３】
（実施形態３）
本発明の実施形態３に係る半導体装置について図面を用いて説明する。図６は、本発明の実施形態３に係る半導体装置の構成を模式的に示した平面図である。図７は、本発明の実施形態３に係る半導体装置の構成を模式的に示した図６の（Ａ）Ｘ−Ｘ´間の断面図、（Ｂ）Ｙ−Ｙ´間の断面図である。
【００２４】
実施形態３に係る半導体装置１Ｃは、実施形態１の変形例であり、ＣＭＯＳ（Complementary Metal Oxide Semiconductor; 相補型金属酸化膜半導体）を用いたインバータに適用したものである。ＣＭＯＳ構成において、ＰＭＯＳ領域の電極層４ａと、ＮＭＯＳ領域の電極層４ｂとに別々の電位を印加できるようにするため、電極層４ａ、４ｂ間を電気的に分離する電極分離領域２１を設けている。
【００２５】
図６及び図７を参照すると、半導体装置１Ｃは、支持基板２（例えば、シリコン）上に絶縁層３（例えば、シリコン酸化膜）を介して活性領域となるＮウェル５ａ及びＰウェル５ｂが形成されたＳＯＩ基板を用いた半導体装置である。半導体装置１Ｃは、トランジスタ一個一個のボディが分かれた完全空乏型トランジスタを有する。Ｎウェル５ａとＰウェル５ｂとは、素子間を電気的に分離する素子分離領域６（例えば、シリコン酸化膜）によって区画されている。素子分離領域６は、絶縁層３と層間絶縁膜１０との間に形成されている。ＰＭＯＳ領域となるＮウェル５ａ上には、所定の領域にゲート絶縁膜７（例えば、シリコン酸化膜）を介してゲート電極８ａ（例えば、ポリシリコン）が配されている。ＮＭＯＳ領域となるＰウェル５ｂ上には、所定の領域にゲート絶縁膜７（例えば、シリコン酸化膜）を介してゲート電極８ｂ（例えば、ポリシリコン）が配されている。ゲート電極８ａは、素子分離領域６で囲まれた１つのＮウェル５ａ上に１つ配されている。ゲート電極８ｂは、素子分離領域６で囲まれた１つのＰウェル５ｂ上に１つ配されている。ＰＭＯＳ領域のゲート絶縁膜７下のチャネル（Ｎウェル５ａの部分）の両側に不純物（例えば、リン）が拡散した拡散領域９ａ、９ｂを有する。ＮＭＯＳ領域のゲート絶縁膜７下のチャネル（Ｐウェル５ｂの部分）の両側に不純物（例えば、ボロン）が拡散した拡散領域９ｃ、９ｄを有する。
【００２６】
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含む素子分離領域６上には層間絶縁膜１０が形成されている。層間絶縁膜１０には、ＰＭＯＳに関して、ゲート電極８ａに通ずる下穴にコンタクト１１ａが形成されており、拡散領域９ａに通ずる下穴にコンタクト１２ａが形成されており、拡散領域９ａに通ずる下穴にコンタクト１２ｂが形成されている。層間絶縁膜１０には、ＮＭＯＳに関して、ゲート電極８ｂに通ずる下穴にコンタクト１１ｂが形成されており、拡散領域９ｃに通ずる下穴にコンタクト１２ｃが形成されており、拡散領域９ｄに通ずる下穴にコンタクト１２ｄが形成されている。層間絶縁膜１０上には、コンタクト１１ａとコンタクト１１ｂとを電気的に接続される配線１７と、コンタクト１２ｂとコンタクト１２ｄとを電気的に接続される配線１８と、コンタクト１２ａと電気的に接続される配線１９と、コンタクト１２ｃと電気的に接続される配線２０と、が配されている。
【００２７】
絶縁層３では、下部絶縁層３ａ（例えば、シリコン酸化膜）と上部絶縁層３ｂ（例えば、シリコン酸化膜）との間において、ＰＭＯＳ領域に電極層４ａ（例えば、銅）が埋め込まれ、ＮＭＯＳ領域に電極層４ｂ（例えば、銅）が埋め込まれた構成となっている。下部絶縁層３ａは、支持基板２と電極層４ａ、４ｂとの間に配されている。上部絶縁層３ｂは、電極層４ａ、４ｂと半導体層５との間に配されている。電極層４ａと電極層４ｂとは、電極分離領域２１（例えば、シリコン酸化膜）によって電気的に分離されている。電極分離領域２１は、Ｎウェル５ａとＰウェル５ｂとの間の領域で素子分離領域６、上部絶縁層３ｂ、電極層４ａ、４ｂ、下部絶縁層３ａを貫通して支持基板２に通ずる溝に形成されている。電極層４ａは、層間絶縁膜１０及び素子分離領域６並びに上部絶縁層３ｂを貫通する下穴に形成されたコンタクト１３ａと接続されている。コンタクト１３ａは、配線１９を介してコントローラ（図示せず）に電気的に接続されることになる。配線１９は、コンタクト１３ａのほかコンタクト１２ａ、１４と電気的に接続されている。コンタクト１４は、層間絶縁膜１０及び電極分離領域２１を貫通して支持基板２に通ずる下穴に形成されており、支持基板２と電気的に接続されている。電極層４ｂは、層間絶縁膜１０及び素子分離領域６並びに上部絶縁層３ｂを貫通する下穴に形成されたコンタクト１３ｂと接続されている。コンタクト１３ｂは、配線２０を介してコントローラ（図示せず）に電気的に接続されることになる。配線２０は、コンタクト１３ｂのほかコンタクト１２ｃと電気的に接続されている。
【００２８】
ＰＭＯＳ領域の電極層４ｂには負電位を印加し、ＮＭＯＳ領域の電極層４ｂには正電位を印加する。この電位の影響がＭＯＳトランジスタのチャネルに影響しない範囲で、Ｎウェル５ａ及びＰウェル５ｂ中のノイズとなる少数キャリア（ＰＭＯＳであれば正孔、ＮＭＯＳであれば電子）をチャネルから排除できる（電極層４側に引きつけられる）ように、Ｎウェル５ａ及びＰウェル５ｂ中の不純物プロファイル（不純物濃度分布）が調整される。
【００２９】
なお、実施形態３に係る半導体装置の製造方法については、支持基板２上に絶縁層３を形成する際に、下部絶縁層３ａ、電極層４ａ、４ｂ、上部絶縁層３ｂの順に形成する工程、層間絶縁膜１０及び素子分離領域６並びに上部絶縁層３ｂに電極層４ａ、４ｂに通ずる下穴を形成して当該下穴にコンタクト１３ａ、１３ｂを形成する工程、素子分離領域６、上部絶縁層３ｂ、電極層４ａ、４ｂ、及び下部絶縁層３ａに支持基板２に通ずる溝を形成して当該溝に電極分離領域２１を形成する工程、層間絶縁膜１０及び電極分離領域２１に支持基板２に通ずる下穴を形成して当該下穴にコンタクト１４を形成する工程以外は、従来の製造方法を用いることができる。
【００３０】
実施形態３によれば、実施形態１と同様に、支持基板２上に絶縁層３を介してＮウェル５ａ及びＰウェル５ｂが形成されたＳＯＩ基板における絶縁層３中に電極分離領域２１で分離された電極層４ａ、４ｂを埋め込むことで、電極層４ａ、４ｂに別々の電位を印加でき、電極層４ａ、４ｂに電位（ＮＭＯＳ側に正電位、ＰＭＯＳ側に負電位）を印加することにより、Ｎウェル５ａ及びＰウェル５ｂのチャネル以外にも影響を及ぼし、余分な少数キャリアを排除することができる空乏型トランジスタを実現することができる。また、空乏型トランジスタを実現するにあたって絶縁層３の膜厚を変化させる必要がない。さらに、電極層４ａ、４ｂに別々の電位を印加することで、支持基板２へのリーク電流が抑えられ、スタンバイ電流を抑えられる。
【００３１】
なお、ＣＭＯＳ構成においては、ＮＭＯＳ（negative channel Metal Oxide Semiconductor）、ＰＭＯＳ（positive channel Metal Oxide Semiconductor）のフローティングボディに別々の電位を印加する必要があるが、特許文献１、２に記載のＳＯＩ基板（半導体装置）では、半導体領域（拡散層）から支持基板（第１の半導体基板）へのリーク電流があり、スタンバイ電流を抑えられない。
【００３２】
（実施形態４）
本発明の実施形態４に係る半導体装置について図面を用いて説明する。図８は、本発明の実施形態４に係る半導体装置の構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間及びＹ−Ｙ´間の断面図である。
【００３３】
実施形態４に係る半導体装置１Ｄは、実施形態１の変形例であり、支持基板２にフィン部２ａを有するとともに完全空乏型トランジスタを有する半導体装置に応用したものである。
【００３４】
支持基板２（例えば、シリコン）は、上に突出した活性領域となるフィン部２ａを有する。フィン部２ａは、素子間を電気的に分離する素子分離領域１５（例えば、シリコン酸化膜）によって区画されている。素子分離領域１５は、支持基板２（フィン部２ａを除く部分）と層間絶縁膜１０との間に形成されている。フィン部２ａ上には、所定の領域にゲート絶縁膜７（例えば、シリコン酸化膜）を介してゲート電極８（例えば、ポリシリコン）が配されている。ゲート電極８は、素子分離領域１５で囲まれた１つの半導体層５上に１つ配されている。ゲート絶縁膜７下のチャネル（半導体層５の部分）の両側に不純物（例えば、ボロン、リン）が拡散した拡散領域９を有する。ＭＯＳトランジスタを含む素子分離領域１５上には層間絶縁膜１０が形成されている。層間絶縁膜１０には、ゲート電極８に通ずる下穴にコンタクト１１が形成されており、拡散領域９に通ずる下穴にコンタクト１２が形成されている。コンタクト１１は、例えば、ワード線（図示せず）等に電気的に接続されることになる。コンタクト１２は、例えば、ビット線（図示せず）、キャパシタ（図示せず）等に電気的に接続されることになる。
【００３５】
素子分離領域１５中には、電極層１６（例えば、銅）が埋め込まれている。電極層１６は、下部絶縁層１５ａ（例えば、シリコン酸化膜）と上部絶縁層１５ｂ（例えば、シリコン酸化膜）との間に埋め込まれている。電極層１６の端部（フィン部２ａと対向する端部）は、フィン部２ａに接しておらず、絶縁体（上部絶縁層１５ｂ、下部絶縁層１５ａのどちらでも可）に覆われている。下部絶縁層１５ａは、支持基板２と電極層１６との間に配されている。上部絶縁層１５ｂは、電極層１６と層間絶縁膜１０との間に配されている。電極層１６は、層間絶縁膜１０及び上部絶縁層１５ｂを貫通する下穴に形成されたコンタクト１３と接続されている。コンタクト１３は、配線（図示せず）を介してコントローラ（図示せず）に電気的に接続されることになる。
【００３６】
電極層１６には、ＭＯＳトランジスタがＮＭＯＳであれば正電位を印加する。これにより、素子分離領域１５横のフィン部２ａ中の不純物プロファイル（不純物濃度分布）を最適にし、チャネルに影響しない範囲で空乏層を伸ばすように設定することができる。
【００３７】
なお、実施形態４に係る半導体装置の製造方法については、支持基板２上に絶縁層３を形成する際に、下部絶縁層１５ａ、電極層１６、上部絶縁層１５ｂの順に形成する工程以外は、従来の製造方法を用いることができる。
【００３８】
実施形態４によれば、実施形態１と同様に、素子分離領域１５中に電極層１６を埋め込み、電極層１６に電位（ＮＭＯＳであれば正電位）を印加することにより、フィン部２ａのチャネル以外にも影響を及ぼし、余分な少数キャリアを排除することができる空乏型トランジスタを実現することができる。また、空乏型トランジスタを実現するにあたって素子分離領域１５の膜厚を変化させる必要がない。
【００３９】
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
【００４０】
なお、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４１】
１Ａ、１Ｂ、１Ｃ、１Ｄ、１０１  半導体装置
２、１０２  支持基板
２ａ  フィン部（半導体）
３、１０３  絶縁層（絶縁体）
３ａ  下部絶縁層（絶縁体）
３ｂ  上部絶縁層（絶縁体）
４  電極層
４ａ  電極層（第１電極層）
４ｂ  電極層（第２電極層）
５、１０５  半導体層（半導体）
５ａ  Ｎウェル（半導体）
５ｂ  Ｐウェル（半導体）
６、１０６  素子分離領域
７、１０７  ゲート絶縁膜
８、８ａ、８ｂ、１０８  ゲート電極
９、９ａ、９ｂ、９ｃ、９ｄ、１０９  拡散領域
１０、１１０  層間絶縁膜
１１、１１ａ、１１ｂ、  コンタクト
１２、１２ａ、１２ｂ、１２ｃ、１２ｄ、１１２  コンタクト
１３、１４  コンタクト
１３ａ  コンタクト（第１コンタクト）
１３ｂ  コンタクト（第２コンタクト）
１５  素子分離領域（絶縁体）
１５ａ  下部絶縁層
１５ｂ  上部絶縁層
１６  電極層
１７、１８、１９、２０  配線
２１  電極分離領域
ＢＬ  ビット線
ＷＬ  ワード線
Ｔｒ  トランジスタ
Ｃ  キャパシタ
ＣＳ  共通ソース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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