(57)【要約】【課題】高いフィールドディケイ耐量を有する半導体装置を提供すること。【解決手段】耐圧構造部において、ｎ-ドリフト層１の表面層には、フィールドリミッティングリング３１が設けられ、チップの外周端部の、ｎ-ドリフト層１の表面層には、ｎ+ストッパー領域３２が設けられる。ストッパー電極３４は、ｎ+ストッパー領域３２に接し、ｎ+ストッパー領域３２上から酸化膜８の表面にまで伸びていて、ｎ+ストッパー領域３２の直下部に、ｎ++コレクタ層１３を有する。これにより、チップの外周端部に逆導通のダイオードが形成される。チップの外周端部にはｐｎ接合が形成されないため、チップの外周端部ではブレークダウンが発生せず、フィールドディケイサージが印加されたときのＩＧＢＴの動作による損失（全体損失）を従来に比べて大幅に低くでき、ＩＧＢＴのフィールドディケイ耐量を向上できる。【選択図】図３
2014197699.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層の表面に設けられた第２導電型の第３の半導体層と、
前記第３の半導体層の表面層に選択的に設けられた第１導電型の第１の半導体領域と、
前記第１の半導体領域の表面層に選択的に設けられた第２導電型の第２の半導体領域と、
前記第３の半導体層と前記第２の半導体領域に挟まれた前記第１の半導体領域の表面に、絶縁膜を介して設けられた第１の電極と、
前記第１の半導体領域および前記第２の半導体領域に接する第２の電極と、
前記第１の半導体層の、前記第３の半導体層に対して反対側の表面に設けられた第３の電極と、
前記第３の半導体層の表面層であって基板の外周端部に設けられた第２導電型の第３の半導体領域と、
前記第３の半導体領域に接する第４の電極と、
前記第３の半導体領域の直下部において、前記第１の半導体層を貫通して前記第３の半導体層および第３の電極に接し、かつ該第３の半導体層より高い不純物濃度を有する第２導電型の第２の低抵抗層と、
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、自動車のさらなる電子制御化により、各種電子制御に用いられている半導体チップや半導体パッケージを高耐圧化するための対策が、これまで以上に必要となっている。例えば、内燃機関用点火装置（イグナイタと称する）に対する高い耐サージ特性が求められており、各種サージの１つとして、例えば誘導系負荷から放出される負極性のサージ（フィールドディケイサージと称する）に対する耐量のさらなる向上が求められている。
【０００３】
イグナイタに用いられる半導体装置として、例えば、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）が公知である。図１４は、従来のＩＧＢＴを示す断面図である。図１４に示すＩＧＢＴでは、ｎ-ドリフト層１０１のおもて面の表面層に、ｐベース領域１０２およびｎ+エミッタ領域１０３が選択的に設けられている。ｎ-ドリフト層１０１の表面には、ゲート絶縁膜１０４を介してゲート電極１０５が設けられている。エミッタ電極１０７は、ｐベース領域１０２およびｎ+エミッタ領域１０３に接する。また、エミッタ電極１０７は、層間絶縁膜１０６によってゲート電極１０５と絶縁されている。
【０００４】
酸化膜１０８は、チップ表面に露出するｎ-ドリフト層１０１を覆う。ｎ-ドリフト層１０１の、ｎ+エミッタ領域１０３が設けられたおもて面に対して反対側の表面（裏面）には、ｎ+バッファ層１０９およびｐコレクタ層１１０がこの順に設けられている。ｎ+バッファ層１０９の不純物濃度は、５．４×１０16ｃｍ-3程度である。ｎ+バッファ層１０９の厚さｔ10は、通常３０μｍ程度である。ｐコレクタ層１１０の表面には、コレクタ電極１１１が設けられている。
【０００５】
図１５は、従来のＩＧＢＴの別の一例を示す断面図である。図１５に示すＩＧＢＴでは、チップの外周端部に、耐圧を確保する耐圧構造部が設けられている。耐圧構造部は、ドリフト電流が流れる活性部を囲む。活性部の構成は、図１４に示すＩＧＢＴと同様である。耐圧構造部において、ｎ-ドリフト層１０１の表面層には、フローティングのｐ+型領域であるフィールドリミッティングリング１１２が設けられている。また、チップの外周端部の、ｎ-ドリフト層１０１の表面層には、ｎ+ストッパー領域１１３が設けられている。
【０００６】
フィールドプレート電極１１４は、フィールドリミッティングリング１１２に接する。ストッパー電極１１５は、ｎ+ストッパー領域１１３に接する。また、ストッパー電極１１５は、ｎ+ストッパー領域１１３上から酸化膜１０８の表面にまで伸びている。ｎ-ドリフト層１０１の裏面には、ｐコレクタ層１１０が設けられている。その他の構成は、図１４に示すＩＧＢＴと同様である。
【０００７】
過電流に対する電流制限機能を備える半導体装置として、センスＩＧＢＴとメインＩＧＢＴの横方向距離を１５００μｍ以上とすることで、センスＩＧＢＴへのホール電流の流れ込み（回り込み）を少なくして、ソフトターンオフ時の電流波形の振動を抑制する装置が提案されている（例えば、下記特許文献１参照。）。
【０００８】
また、サージ耐量を向上した半導体装置として、チップ内に形成され、高圧側もしくは低圧側端子に負荷が接続された状態において電流経路途中に配置されることになる絶縁ゲート型トランジスタと、同じく前記チップ内において一端を前記絶縁ゲート型トランジスタのゲート端子に接続した状態で形成され、前記絶縁ゲート型トランジスタの高圧側からのサージ電圧の印加により作動するゲート電圧昇圧用素子と、同じく前記チップ内において前記絶縁ゲート型トランジスタのゲート端子と前記ゲート電圧昇圧用素子との間に直列配置され、サージ印加時の逆流を防止する逆流防止用素子と、同じく前記チップ内において前記絶縁ゲート型トランジスタのゲート端子と低圧側端子との間に配置され、前記絶縁ゲート型トランジスタのゲート端子に印加される電圧を動作電圧にクランプするクランプ用素子と、同じく前記チップ内において前記クランプ用素子と前記絶縁ゲート型トランジスタの低圧側端子との間に配置され、グランドラインからくるサージを防止するサージ防止用素子と、前記チップの周辺部に形成され、前記絶縁ゲート型トランジスタの高圧側端子に接続される高圧側接続用パッドと、同じく前記チップの周辺部に形成され、前記ゲート電圧昇圧用素子の一端に接続される昇圧素子接続用パッドと、前記チップの外部の接続点において、該接続点と前記絶縁ゲート型トランジスタの高圧側端子に接続された高圧側接続用パッドとの間に配置されて該高圧側接続用パッドを、前記ゲート電圧昇圧用素子に接続された昇圧素子接続用パッドに対し電気的に接続するものであって、前記接続点からみて前記昇圧素子接続用パッドと並列状態で接続され、サージ印加時の寄生インダクタンスとなる配線材料と、を備え、前記絶縁ゲート型トランジスタの高圧側端子に接続された高圧側接続用パッドと前記ゲート電圧昇圧用素子に接続された昇圧素子接続用パッドとは前記チップ内にて配線で接続されていない装置が提案されている（例えば、下記特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１１７７８６号公報
【特許文献２】特許第４４４１９４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、発明者らが鋭意研究を重ねた結果、次のことが判明した。図９は、イグナイタの回路構成を示す説明図である。図９に示すように、イグナイタ１２０は、ＩＧＢＴ１２１と、制御ＩＣ１２２とを備える。ＩＧＢＴ１２１は、例えばゲートとコレクタを共有するメインＩＧＢＴとセンスＩＧＢＴとからなるセンス機能付きである。メインＩＧＢＴのコレクタは、イグナイタ１２０のコレクタ端子Ｃを介してイグニッションコイル１３１の１次側コイルに接続されている。メインＩＧＢＴのエミッタは、イグナイタ１２０のグランド端子Ｇに接続されている。
【００１１】
また、制御ＩＣ１２２のバッテリ入力端子Ｂは、イグナイタ１２０のバッテリ入力端子Ｂを介してバッテリ１３２の正極側に接続されている。メインＩＧＢＴのエミッタとセンスＩＧＢＴのエミッタの間には、制御ＩＣ１２２に内蔵されたセンス抵抗１２３が接続されている。メインＩＧＢＴのゲートは、制御ＩＣ１２２を介して、イグナイタ１２０の点火信号入力端子Ｓに接続されたＥＣＵ（Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）１３３に接続されている。ＩＧＢＴ１２１は、ＥＣＵ１３３から入力される点火信号に基づいてオン・オフされる。
【００１２】
上記メインＩＧＢＴを従来のＩＧＢＴ（図１４，１５参照）とした場合のイグナイタに対してフィールドディケイ試験を行い、フィールドディケイサージが印加された際のイグナイタの動作について検証した。フィールドディケイ試験とは、デバイスのコレクタ−グランド間に負極性のサージを繰り返し印加し、デバイスのフィールドディケイ耐性を検証する試験である。
【００１３】
図１０は、フィールドディケイ試験回路を示す説明図である。図１０では、パルス発生器１４０とイグナイタ１２０との接続状態を明確にするため、その他の構成を図示省略している。また、図１１は、フィールドディケイ試験のフィールドディケイサージ波形を示す特性図である。また、図１２は、従来のＩＧＢＴのフィールドディケイサージ印加時の動作電圧波形を示す特性図である。図１０に示すように、フィールドディケイ試験回路のパルス発生器１４０の高電圧側端子Ａおよび低電圧側端子Ｄに、イグナイタ１２０のバッテリ入力端子Ｂおよびグランド端子Ｇをそれぞれ接続する。パルス発生器１４０の高電圧側端子Ａ−低電圧側端子Ｄ間の接続抵抗を２５Ωとした。イグニッションコイル１３１には、量産型のコイルを用いた。
【００１４】
そして、外部電源電圧Ｖｃｃ＝５Ｖの点火信号をイグナイタ１２０の点火信号入力端子Ｓに入力し、ＩＧＢＴを動作させた。点火信号のスイッチング周期数ｆを１６．７Ｈｚ（エンジン回転数に換算すると２０００ｒｐｍ相当）とした。この動作時のＩＧＢＴに、印加電圧−１００Ｖのフィールドディケイサージ（図１１参照）を２秒間隔で３００回印加し、ＩＧＢＴがフィールドディケイ試験に耐え得るか否かを検証した。パルス発生器１４０の電源電圧ＶＢを１４Ｖとした。イグナイタ周辺の温度Ｔを２５℃とした。負荷短絡時の保護などの事故時を想定した１ｍｓの定格電流Ｉｃｐを８Ａとした。その結果、ＩＧＢＴの動作波形にはフィールドディケイサージによる異常電圧が加わり（図１２参照）、従来のＩＧＢＴを用いたイグナイタでは、フィールドディケイ試験の基準を満たす所望のフィールドディケイ耐量を得ることができなかった。
【００１５】
フィールドディケイ試験では、ＩＧＢＴが破壊に至る次の４つの要因によってフィールドディケイ耐量が決定される。図１３は、フィールドディケイサージによるデバイス破壊の主な要因を示す説明図である。フィールドディケイサージによりＩＧＢＴに安全動作領域を超えるドレイン電流が流れて内部温度が急激に上昇（以下、熱暴走破壊とする）した場合、ＩＧＢＴが破壊に至る虞がある。熱暴走破壊の主な原因は、ＩＧＢＴの損失が大きいことと、パッケージの放熱性が悪いことの２つに大別される。
【００１６】
ＩＧＢＴの損失は、ＩＧＢＴの裏面に形成されたｎ+バッファ層１０９およびｐコレクタ層１１０からなるｐｎ接合によるブレークダウンが起こる電圧（逆方向耐圧）で決まる全体損失と、素子の表面レイアウトによって局部的に生じる局部的損失と、チップサイズに対するＩＧＢＴの損失の割合（損失密度）である。放熱性を決定する要因は、パッケージとチップ間やパッケージとヒートシンク間の熱抵抗である。
【００１７】
パッケージと他部品間の放熱性は、例えばヒートシンクの表面積を増やすことで改善することができる。しかし、ＩＧＢＴの損失を低減することは難しい。例えば、ダイシング後のチップ側面には、ＩＧＢＴの逆方向耐圧を決定するｐｎ接合が露出する。このため、ダイシングや実装工程の精度によってＩＧＢＴの逆漏れ電流量や逆方向耐圧のばらつきが大きくなり、ＩＧＢＴの全体損失を低減することができないからである。このような問題により、ＩＧＢＴのフィールドディケイ耐量を向上することが困難となっている。
【００１８】
この発明は、上述した従来技術による問題点を解消するため、高いフィールドディケイ耐量を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上述した課題を解決し、本発明の目的を達成するため、本発明にかかる半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の表面に設けられた第２導電型の第３の半導体層と、前記第３の半導体層の表面層に選択的に設けられた第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層に選択的に設けられた第２導電型の第２の半導体領域と、前記第３の半導体層と前記第２の半導体領域に挟まれた前記第１の半導体領域の表面に、絶縁膜を介して設けられた第１の電極と、前記第１の半導体領域および前記第２の半導体領域に接する第２の電極と、前記第１の半導体層の、前記第３の半導体層に対して反対側の表面に設けられた第３の電極と、前記第３の半導体層の表面層であって基板の外周端部に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域に接する第４の電極と、前記第３の半導体領域の直下部において、前記第１の半導体層を貫通して前記第３の半導体層および第３の電極に接し、かつ該第３の半導体層より高い不純物濃度を有する第２導電型の第２の低抵抗層と、を備えることを特徴とする。
【００２０】
また、本発明にかかる半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の表面に設けられた第２導電型の第２の半導体層と、前記第２の半導体層の表面に設けられ、かつ該第２の半導体層より低い不純物濃度を有する第２導電型の第３の半導体層と、前記第３の半導体層の表面層に選択的に設けられた第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層に選択的に設けられた第２導電型の第２の半導体領域と、前記第３の半導体層と前記第２の半導体領域に挟まれた前記第１の半導体領域の表面に、絶縁膜を介して設けられた第１の電極と、前記第１の半導体領域および前記第２の半導体領域に接する第２の電極と、前記第１の半導体層の、前記第３の半導体層が設けられた表面に対して反対側の表面に設けられた第３の電極と、を備え、前記第２の半導体層の不純物濃度は、７×１０16ｃｍ-3以上で７×１０17ｃｍ-3以下であることを特徴とする。
また、本発明にかかる半導体装置は、上記の発明において、前記第２の半導体層の厚さは、１８μｍ以上で２４μｍ以下であることを特徴とする。
【００２１】
また、本発明にかかる半導体装置は、上記の発明において、前記第２の半導体層を貫通して前記第１の半導体層および前記第３の半導体層に接し、かつ該第２の半導体層より高い不純物濃度を有する第２導電型の第１の低抵抗層が、前記第２の半導体層と交互に繰り返し設けられていることを特徴とする。
【００２２】
また、本発明にかかる半導体装置は、上記の発明において、前記第１の低抵抗層は、基板の外周端部以外に設けられていることを特徴とする。
【００２３】
また、本発明にかかる半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の表面に設けられた第２導電型の第３の半導体層と、前記第３の半導体層の表面層に選択的に設けられた第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層に選択的に設けられた第２導電型の第２の半導体領域と、前記第３の半導体層と前記第２の半導体領域に挟まれた前記第１の半導体領域の表面に、絶縁膜を介して設けられた第１の電極と、前記第１の半導体領域および前記第２の半導体領域に接する第２の電極と、前記第１の半導体層の、前記第３の半導体層に対して反対側の表面に設けられた第３の電極と、前記第１の半導体層を貫通して前記第３の半導体層および第３の電極に接し、かつ該第３の半導体層より高い不純物濃度を有する第２導電型の第２の低抵抗層と、を備えることを特徴とする。
【００２４】
また、本発明にかかる半導体装置は、上記の発明において、前記第２の低抵抗層は、基板の外周端部に設けられていることを特徴とする。
【発明の効果】
【００２５】
本発明にかかる半導体装置によれば、高いフィールドディケイ耐量を有する半導体装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【００２６】
【図１】図１は、実施の形態１にかかる半導体装置の要部を示す断面図である。
【図２】図２は、実施の形態２にかかる半導体装置の要部を示す断面図である。
【図３】図３は、実施の形態３にかかる半導体装置の要部を示す断面図である。
【図４】図４は、図３に示す半導体装置の等価回路を示す回路図である。
【図５】図５は、チップサイズとフィールドディケイサージによる印加電圧との関係を示す特性図である。
【図６】図６は、バッファ層の不純物濃度と逆方向耐圧の関係について示す特性図である。
【図７】図７は、バッファ層の不純物濃度とフィールドディケイサージによる印加電圧の関係について示す特性図である。
【図８】図８は、バッファ層の不純物濃度とＥＳＢ耐量の関係について示す特性図である。
【図９】図９は、イグナイタの回路構成を示す説明図である。
【図１０】図１０は、フィールドディケイ試験回路を示す説明図である。
【図１１】図１１は、フィールドディケイ試験のフィールドディケイサージ波形を示す特性図である。
【図１２】図１２は、従来のＩＧＢＴのフィールドディケイサージ印加時の動作電圧波形を示す特性図である。
【図１３】図１３は、フィールドディケイサージによるデバイス破壊の主な要因を示す説明図である。
【図１４】図１４は、従来のＩＧＢＴを示す断面図である。
【図１５】図１５は、従来のＩＧＢＴの別の一例を示す断面図である。
【発明を実施するための形態】
【００２７】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２８】
（実施の形態１）
図１は、実施の形態１にかかる半導体装置の要部を示す断面図である。図１に示す半導体装置は、縦型のＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）である。図１に示すＩＧＢＴは紙面右側にメインＩＧＢＴが形成され、ｎ-ドリフト層（第３の半導体層）１の表面層に、ｐベース領域（第１の半導体領域）２が選択的に設けられている。ｐベース領域２の表面層には、ｎ+エミッタ領域（第２の半導体領域）３が選択的に設けられている。
【００２９】
ｎ-ドリフト層１とｎ+エミッタ領域３に挟まれたｎ-ドリフト層１のおもて面の表面には、ゲート絶縁膜（絶縁膜）４を介してゲート電極（第１の電極）５が設けられている。エミッタ電極（第２の電極）７は、ｐベース領域２およびｎ+エミッタ領域３に接する。また、エミッタ電極７は、層間絶縁膜６によってゲート電極５と絶縁されている。酸化膜８は、チップ表面に露出するｎ-ドリフト層１を覆う。酸化膜８を介して紙面左側にセンスＩＧＢＴが形成され、ｐベース領域２とは分離したｐベース領域２ａ、ｎ+エミッタ領域３と分離したｎ+エミッタ領域３ａが設けられている。ゲート絶縁膜（絶縁膜）４ａを介してのゲート電極５ａは、ゲート電極５と接続されている。層間絶縁膜６ａを介してのエミッタ電極７ａは、エミッタ電極７と分離されている。これによりメインＩＧＢＴとセンスＩＧＢＴはゲート電極５，５ａへの共通の信号によって同時にオン・オフの動作が行われ、ｐベース領域２の部分とｐベース領域２ａの部分の面積比にほぼ応じたエミッタ電流が、エミッタ電極７ａに微小電流、エミッタ電極７に主電流としてそれぞれに流れる。
【００３０】
ｎ-ドリフト層１の、ｎ+エミッタ領域３が設けられたおもて面に対して反対側の表面（裏面）には、ｎ+バッファ層（第２の半導体層）９およびｐコレクタ層（第１の半導体層）１０がこの順に設けられている。ｎ+バッファ層９は、ｎ-ドリフト層１より高い不純物濃度を有する。ｎ+バッファ層９の不純物濃度は、７×１０16ｃｍ-3以上で７×１０17ｃｍ-3以下であるのが望ましい。その理由は、ＩＧＢＴの逆方向耐圧を小さくすることができるからである。
【００３１】
ｎ+バッファ層９の厚さｔ1は、１８μｍ以上で２４μｍ以下であるのが望ましい。ｎ+バッファ層９の厚さｔ1を従来のＩＧＢＴ（図１４参照）の厚さｔ10よりも薄くすることで、ｎ+バッファ層９の不純物濃度を従来のＩＧＢＴより高くしたとしても、ＩＧＢＴのオン電圧Ｖｏｎが増加することを回避することができる。
【００３２】
ｎ+バッファ層９の不純物濃度および厚さは、所望とするコレクタ−エミッタ間の閾値電圧ＶＣＥ（ｓａｔ）、スイッチング速度、ＥＳＢ耐量およびフィールドディケイ耐量に合わせて決定されてもよい。ＥＳＢとは、点火ミスにより点火プラグで放電されなかった場合にイグナイタのＩＧＢＴのＣＥ間へ帰還されるエネルギーのことで、イグナイタの遮断電流とコイルにより、帰還されるエネルギーが決まる。また、ｎ+バッファ層９は、ｐコレクタ層１０の表面にエピタキシャル成長により形成されてもよい。ｐコレクタ層１０の裏面には、コレクタ電極（第３の電極）１１が設けられている。
【００３３】
以上、説明したように、実施の形態１によれば、ｎ+バッファ層９の不純物濃度を従来よりも高くすることで、ｎ+バッファ層９とｐコレクタ層１０との界面近傍の電界強度を高くすることができる。これにより、ｎ+バッファ層９およびｐコレクタ層１０からなるｐｎ接合で決まるブレークダウンが起きる電圧（逆方向耐圧）を低くすることができ、フィールドディケイサージが印加されたときのＩＧＢＴの動作による損失（全体損失）を従来に比べて低くすることができる。したがって、ＩＧＢＴのフィールドディケイ耐量を向上することができる。
【００３４】
（実施の形態２）
図２は、実施の形態２にかかる半導体装置の要部を示す断面図である。ｎ+バッファ層より高い濃度を有するｎ++半導体層（以下、ｎ++バッファ層とする）を、ｎ+バッファ層と交互に設けてもよい。
【００３５】
実施の形態２では、図２に示すように、ｎ+バッファ層２１には、ｎ+バッファ層２１を貫通してｎ-ドリフト層１およびｐコレクタ層１０に接するｎ++バッファ層（第１の低抵抗層）２２が設けられている。ｎ+バッファ層２１とｎ++バッファ層２２は交互に繰り返し設けられている。つまり、図２に示すＩＧＢＴには、ｎ+バッファ層２１とｎ++バッファ層２２からなるバッファ層が設けられている。
【００３６】
ｎ++バッファ層２２は、ｎ+バッファ層２１より高い不純物濃度を有する。ｎ+バッファ層２１の不純物濃度は、５．４×１０16ｃｍ-3であるのが好ましい。ｎ+バッファ層２１の厚さｔ2は、３０μｍであるのが好ましい。ｎ++バッファ層２２の厚さｔ2は、ｎ+バッファ層２１の厚さｔ2と同一である。その理由は、ＥＳＢ耐量がｎ+バッファ層２１の厚さで決定されるため、ｎ+バッファ層２１を上述した厚さとすることで、ＥＳＢ耐量を向上することができるからである。
【００３７】
ｎ++バッファ層２２の不純物濃度は、７×１０16ｃｍ-3であるのが好ましい。また、ｎ++バッファ層２２の不純物濃度は、実施の形態１のバッファ層（図１参照）と同様の範囲内に設けられてもよい。その理由は、フィールドディケイ耐量がｎ++バッファ層２２の不純物濃度で決定されるため、ｎ++バッファ層２２を上述した不純物濃度とすることで、実施の形態１と同様にフィールドディケイ耐量を向上することができるからである。
【００３８】
ｎ++バッファ層２２を上述した不純物濃度とすることで、バッファ層全体の不純物濃度が高くなるが、ｎ+バッファ層２１を選択的に設けているため、バッファ層の厚さを従来と同様としても、ＩＧＢＴのオン電圧Ｖｏｎの増加を少なくすることができる。
【００３９】
また、ｎ++バッファ層２２は、チップ（基板）の外周端部以外に設けられている。つまり、チップの外周端部には、ｎ++バッファ層２２を配置せずに、ｎ+バッファ層２１を配置する。それ以外の構成は、実施の形態１と同様である。
【００４０】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、ｎ+バッファ層２１およびｎ++バッファ層２２を上述した厚さとすることで、ＥＳＢ耐量を向上することができる。
【００４１】
また、チップの外周端部にｎ++バッファ層２２を設けずにｎ+バッファ層２１を配置することで、最大電界強度となる領域をチップの側面よりも内側に移動させることができる。このため、チップの側面よりも内側でブレークダウンを発生させることができる。これにより、ダイシング後のチップ側面にＩＧＢＴの逆方向耐圧を決定するｐｎ接合が露出していたとしても、ＩＧＢＴの逆漏れ電流量や逆方向耐圧のばらつきが大きくなるという問題を回避することができる。
【００４２】
（実施の形態３）
図３は、実施の形態３にかかる半導体装置の要部を示す断面図である。ｎ+バッファ層を設けずに、かつｐ++コレクタ層にｎ++半導体層（以下、ｎ++コレクタ層とする）を設けてもよい。
【００４３】
実施の形態３では、図３に示すように、ｎ-ドリフト層１とｐ++コレクタ層１２が接している。つまり、ｎ+バッファ層は設けられていない。また、ｐ++コレクタ層１２には、ｐ++コレクタ層１２を貫通してｎ-ドリフト層１およびコレクタ電極１１に接するｎ++コレクタ層（第２の低抵抗層）１３が設けられている。ｎ++コレクタ層１３は、ｎ-ドリフト層１より高い不純物濃度を有する。
【００４４】
ｐ++コレクタ層１２とｎ++コレクタ層１３の厚さは同一である。つまり、図３に示すＩＧＢＴには、ｐ++コレクタ層１２とｎ++コレクタ層１３からなるコレクタ層が設けられている。また、ｎ++コレクタ層１３は、チップの外周端部に設けられている。チップの外周端部には、活性部を囲み、耐圧を確保する耐圧構造部が設けられている。つまり、ｎ++コレクタ層１３は、耐圧構造部に設けられている。活性部の構成は、実施の形態１のＩＧＢＴと同様である。
【００４５】
耐圧構造部は、ドリフト電流が流れる活性部を囲む。耐圧構造部において、ｎ-ドリフト層１の表面層には、フローティングのｐ+型領域であるフィールドリミッティングリング３１が設けられている。また、チップの外周端部の、ｎ-ドリフト層１の表面層には、ｎ+ストッパー領域３２が設けられている。
【００４６】
フィールドプレート電極３３は、フィールドリミッティングリング３１に接する。ストッパー電極３４は、ｎ+ストッパー領域３２に接する。また、ストッパー電極３４は、ｎ+ストッパー領域３２上から酸化膜８の表面にまで伸びている。その他の構成は、実施の形態１と同様である。
【００４７】
ｐ++コレクタ層１２およびｎ++コレクタ層１３は、例えば次のように形成される。まず、ｎ-ドリフト層１となるＦＺウェハを用意する。ついで、ｎ-ドリフト層１のｎ+エミッタ領域３側の素子構造を形成する。ついで、ｎ-ドリフト層１のｎ+エミッタ領域３側の表面に対して反対側の表面からＦＺウェハを研削して薄板化する。ついで、ＦＺウェハの研削された表面に、フォトリソグラフィにより、ｐ++コレクタ層１２の形成領域が開口するレジストを形成する。
【００４８】
ついで、このレジストをマスクとして、イオン注入および熱処理により、レジストの開口部に露出するｎ-ドリフト層１にｐ++コレクタ層１２を形成する。ついで、ＦＺウェハの研削された表面に、ｎ++コレクタ層１３の形成領域が開口するレジストを形成する。ついで、このレジストをマスクとして、イオン注入および熱処理により、レジストの開口部に露出するｎ-ドリフト層１にｎ++コレクタ層１３を形成する。上述した工程において、ｐ++コレクタ層１２とｎ++コレクタ層１３を形成する順序を逆にしてもよい。
【００４９】
図４は、図３に示す半導体装置の等価回路を示す回路図である。ｎ++コレクタ層１３を設けることにより、ｐベース領域２、ｎ-ドリフト層１およびｎ++コレクタ層１３からなる逆導通のダイオードが、ＩＧＢＴと同一チップ上に形成される。これにより、図４に示すように、図３に示す半導体装置は、ＩＧＢＴ４１のコレクタとダイオード４２のカソードが接続され、ＩＧＢＴ４１のエミッタとダイオード４２のアノードが接続された構成、つまり、ＩＧＢＴ４１に対してダイオード４２が逆並列に接続された構成となる。
【００５０】
以上、説明したように、実施の形態３によれば、チップの外周端部に、逆導通のダイオード４２を形成する。これにより、チップの外周端部にはｐｎ接合が形成されないため、チップの外周端部ではブレークダウンが発生しない。したがって、フィールドディケイサージが印加されたときのＩＧＢＴの動作による損失（全体損失）を従来に比べて大幅に低くすることができ、ＩＧＢＴのフィールドディケイ耐量を向上することができる。
【００５１】
（実施例１）
図５は、チップサイズとフィールドディケイサージによる印加電圧との関係を示す特性図である。まず、実施の形態１に従い、チップサイズを種々変更して複数のＩＧＢＴを作製した（以下、実施例とする）。各実施例では、ｎ+バッファ層９の不純物濃度および厚さを、それぞれ９．２×１０16ｃｍ-3および１８μｍとした。比較として、従来のＩＧＢＴを作製した（図１４参照。以下、従来例とする）。従来例では、ｎ+バッファ層の不純物濃度および厚さを５．４×１０16ｃｍ-3および３０μｍとした。それ以外の構成は実施例と同様である。そして、これらのＩＧＢＴに対して、上述したように、フィールドディケイ試験を行った（図９〜図１１参照）。試験条件は、上述した試験条件と同様である。
【００５２】
図５に示す結果より、実施例および従来例ともに同様に、チップサイズが大きくなるほど、フィールドディケイサージによりＩＧＢＴが破壊されない限界の電圧値（以下、フィールドディケイ耐圧とする）を向上することができることがわかった。その理由は、チップサイズを大きくし、ｎ+バッファ層とｐコレクタ層からなるｐｎ接合の接合面積が増えることで、チップサイズに対するＩＧＢＴの損失の割合（損失密度）が低下するからであると推測される。以下、実施例２〜４、従来例に用いる試料のチップサイズは、すべて１８ｍｍ2とする。
【００５３】
（実施例２）
図６は、バッファ層の不純物濃度と逆方向耐圧の関係について示す特性図である。実施の形態１に従い、ＩＧＢＴを２つ作製した（以下、第１，２の実施例とする）。第１の実施例では、ｎ+バッファ層の不純物濃度を７．１×１０16ｃｍ-3とした。第２の実施例では、ｎ+バッファ層の不純物濃度を９．２×１０16ｃｍ-3とした。また、第１，２実施例ともに、ｎ+バッファ層の厚さを１８μｍとした。比較として、実施例１と同様に従来例を作製した。そして、第１，２実施例および従来例に対して、実施例１と同様に、フィールドディケイ試験を行った。
【００５４】
図６に示す結果より、第１の実施例では、逆方向耐圧は３０Ｖとなった。また、第２の実施例では、逆方向耐圧は、２６．５Ｖとなった。一方、従来例では、逆方向耐圧は３４．５Ｖとなった。これにより、ｎ+バッファ層の不純物濃度を高くするほど、逆方向耐圧を低くすることができることがわかった。
【００５５】
（実施例３）
図７は、バッファ層の不純物濃度とフィールドディケイサージによる印加電圧の関係について示す特性図である。実施例２と同様に、第１，２の実施例および従来例を作製した。そして、第１，２実施例および従来例に対して、実施例１と同様に、フィールドディケイ試験を行った。
【００５６】
図７に示す結果より、第１の実施例では、フィールドディケイ耐圧は１５０Ｖとなった。また、第２の実施例では、フィールドディケイ耐圧は１６０Ｖとなった。一方、従来例では、フィールドディケイ耐圧は１４０Ｖとなった。これにより、バッファ層の不純物濃度を高くするほど、フィールドディケイ耐圧を高くすることができることがわかった。その理由は、逆方向耐圧が低くなることで（実施例２参照）、フィールドディケイサージが印加されたときのＩＧＢＴの動作による損失を低減することができるからであると推測される。
【００５７】
（実施例４）
図８は、バッファ層の不純物濃度とＥＳＢ耐量の関係について示す特性図である。まず、実施の形態１に従い、ｎ+バッファ層の厚さの異なる複数のＩＧＢＴを作製した（第３の実施例とする）。第３の実施例のそれ以外の構成は、第１の実施例と同様である。そして、第３の実施例に対して、実施例１と同様に、フィールドディケイ試験を行った。
【００５８】
図８に示す結果より、ｎ+バッファ層の厚さが増すほど、ＥＳＢ耐量を高くすることができることがわかった。その理由は、次のように推測される。イグナイタでは、点火ミスが発生した場合に、イグニッションコイルに蓄積されてしまったエネルギーを、イグナイタによって放電させる必要がある。このエネルギー量は、通常数十ｍＪから１００ｍＪ程度である。しかし、Ｌ負荷クランプを実現するために、イグナイタには、ＣＢＲ（Ｃｏｌｌｅｃｔｏｒ  Ｂａｌｌａｓｔｉｎｇ  Ｒｅｓｉｓｔｏｒ）技術が採用されており、ｎ+バッファ層がバラスト抵抗として機能するため、Ｌ負荷クランプ時にコレクタ電流の局部集中を緩和している。したがって、ｎ+バッファ層の厚さを厚くすることで、バラスト抵抗が大きくなり、ＥＳＢ耐量を向上することができると推測される。実施例４では、ｎ+バッファ層の厚さが１８μｍの場合に、ＥＳＢ耐量は３９０ｍＪとなり、ＩＧＢＴの動作に十分に耐え得るＥＳＢ耐量を得ることができる。
【００５９】
以上において本発明では、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した電気的特性値や寸法などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。
【００６０】
以上説明したように、本発明によれば、第２の半導体層の不純物濃度を従来よりも高くすることで、第２の半導体層と第１の半導体層との界面近傍の電界強度を高くすることができる。これにより、第２の半導体層および第１の半導体層からなるｐｎ接合で決まるブレークダウンが起きる電圧（逆方向耐圧）を低くすることができ、フィールドディケイサージが印加されたときのＩＧＢＴの動作による損失を従来に比べて低くすることができる。
【００６１】
また、本発明によれば、チップの外周端部に第１の低抵抗層を設けずに第２の半導体層を配置することで、最大電界強度となる領域がチップの側面よりも内側に移動させることができる。このため、チップの側面よりも内側でブレークダウンを発生させることができる。これにより、ダイシング後のチップ側面にＩＧＢＴの逆方向耐圧を決定するｐｎ接合が露出していたとしても、ＩＧＢＴの逆漏れ電流量や逆方向耐圧のばらつきが大きくなるという問題を回避することができる。
【００６２】
また、本発明によれば、チップの外周端部に、第１の半導体領域、第３の半導体層および第２の低抵抗層からなる逆導通のダイオードを形成する。これにより、チップの外周端部にはｐｎ接合が形成されないため、チップの外周端部ではブレークダウンが発生しない。したがって、フィールドディケイサージが印加されたときのＩＧＢＴの動作による損失を従来に比べて大幅に低くすることができる。
【産業上の利用可能性】
【００６３】
以上のように、本発明にかかる半導体装置は、自動車のイグナイタなどに使用されるパワー半導体装置に有用である。
【符号の説明】
【００６４】
１  ｎ-ドリフト層
２  ｐベース領域
３  ｎ+エミッタ領域
４  ゲート絶縁膜
５  ゲート電極
６  層間絶縁膜
７  エミッタ電極
８  酸化膜
９  ｎ+バッファ層
１０  ｐコレクタ層
１１  コレクタ電極
ｔ1  ｎ+バッファ層の厚さ
１３  ｎ++コレクタ層
３１  フィールドリミッティングリング
３２  ｎ+ストッパー領域
３３  フィールドプレート電極
３４  ストッパー電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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