(57)【要約】【課題】オン電流の劣化を招くことなく、ウェル耐圧の高い半導体装置を提供する。【解決手段】半導体基板１上の凸状半導体層Ｆ内に設けられたチャネル領域３ｃの側面に、ゲート絶縁膜５を介してゲート電極６が設けられ、凸状半導体層Ｆの側面を介してチャネル領域３ｃに、電界効果を与える。そしてこの凸状半導体層Ｆの内部に、凸状半導体層Ｆよりもバンドギャップの大きい材料層からなる拡散ブロック層４ｐ、４ｎを備える。この拡散ブロック層４ｐ、４ｎが、チャネル領域３ｃの不純物濃度の増大を招くことなく、ソース領域およびドレイン領域から、多数キャリアが半導体基板内に拡散するのを防止し、ウェル耐圧を改善する。【選択図】図１
2014038898.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられた複数の凸状半導体層と、
前記凸状半導体層内に設けられたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間に形成されるチャネル領域に相当する前記凸状半導体層の側面に、ゲート絶縁膜を介して設けられ、前記チャネル領域に電界効果を与えるゲート電極と、
前記凸状半導体層の内部に形成され、前記凸状半導体層よりもバンドギャップの大きい材料層を含み、前記ソース領域および前記ドレイン領域から、多数キャリアが前記半導体基板内に拡散するのを防止する拡散ブロック層と、
前記拡散ブロック層と前記凸状半導体層との間に介在し、格子定数が、拡散ブロック層の格子定数と前記凸状半導体層の格子定数との間の値を持つ、バッファ層と、
を具備し、
前記拡散ブロック層の少なくとも一部が絶縁層で被覆されており、
前記絶縁層は前記拡散ブロック層と接した位置を上面として前記半導体基板まで形成され、
前記複数の凸状半導体層が異なる導電型のチャネルを有する半導体装置。
【請求項２】
半導体基板上に設けられた凸状半導体層と、
前記凸状半導体層内に設けられたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間に形成されるチャネル領域に相当する前記凸状半導体層の側面に、ゲート絶縁膜を介して設けられ、前記チャネル領域に電界効果を与えるゲート電極と、
前記凸状半導体層の内部に、前記ソース領域および前記ドレイン領域から、多数キャリアが前記半導体基板内に拡散するのを防止する拡散ブロック層とを備え、
前記拡散ブロック層が前記凸状半導体層よりもバンドギャップの大きい材料層からなる半導体装置。
【請求項３】
前記凸状半導体層は、シリコンゲルマニウム（ＳｉＧｅ）層、ゲルマニウム（Ｇｅ）層のいずれかである請求項２記載の半導体装置。
【請求項４】
前記凸状半導体層は、シリコン（Ｓｉ）層である請求項２記載の半導体装置。
【請求項５】
前記拡散ブロック層は、シリコンカーバイド（ＳｉＣ）層である請求項２〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記拡散ブロック層と前記凸状半導体層と間に、バッファ層を具備し、
前記バッファ層の格子定数が、前記拡散ブロック層の格子定数と前記凸状半導体層の格子定数との間の値を持つ請求項２〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記バッファ層は、複数の層で構成され、前記拡散ブロック層側に位置する層の格子定数が、前記凸状半導体層側に位置する層の格子定数よりも、前記拡散ブロック層の格子定数に近い請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化に伴い、プレーナ（planar）型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に代わり、Ｆｉｎ型ＭＯＳＦＥＴ（以下、ＦｉｎＦＥＴ）などの３次元素子が注目されている。
【０００３】
ＦｉｎＦＥＴは、半導体基板の表面部に形成され、長手方向と短手方向を有する凸型形状の半導体層（フィン：Ｆｉｎ）と、この半導体層の短手方向の両側面にゲート絶縁膜を介して形成されたゲート電極を備えた構造を有している。ゲート電極に挟まれた部分の半導体層がチャネル領域となる。また、半導体層内において、チャネル領域の両側にソース・ドレイン領域が形成されている。
【０００４】
ＦｉｎＦＥＴは、バルク（Ｂｕｌｋ）基板を用いるものと、ＳＯＩ（Silicon On Insulator）基板を用いるものとに大別できる。バルク基板を用いるＦｉｎＦＥＴは、ＳＯＩ基板を用いるものに比べてウェハコストが低いという利点に加え、セルフヒーティングによるトランジスタ性能の劣化が小さいなどの利点がある。その反面、バルク基板を用いるＦｉｎＦＥＴは、フィンチャネルのボトムにおいてソース・ドレイン間のパンチスルーが顕在化することで、オフリーク電流が高くなるという問題があった。
【０００５】
この問題を回避する手法として、フィンチャネルのボトムに、不純物層からなるパンチスルーストッパ（ＰＴＳ）を形成する技術が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−１１８２５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、オン電流の劣化を招くことなく、ウェル耐圧の高い半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一つの実施形態によれば、半導体基板上に設けられた凸状半導体層内にソース領域およびドレイン領域が設けられている。このソース領域とドレイン領域との間に形成されるチャネル領域に相当する、凸状半導体層の側面に、ゲート絶縁膜を介してゲート電極が設けられ、凸状半導体層の側面を介してチャネル領域に、電界効果を与える。そしてこの凸状半導体層の内部に、凸状半導体層よりもバンドギャップの大きい材料からなる拡散ブロック層を備える。この拡散ブロック層が、ソース領域およびドレイン領域から、多数キャリアが半導体基板内に拡散するのを防止する。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１の実施形態にかかる半導体装置であるＦｉｎＦＥＴの概略構成を示す斜視図である。
【図２−１】図２−１は、同ＦｉｎＦＥＴを模式的に示す平面図である。
【図２−２】図２−２は、同ＦｉｎＦＥＴを模式的に示す断面図であり、図２−１のＸ−Ｘ断面図である。
【図２−３】図２−３は、同ＦｉｎＦＥＴを模式的に示す断面図であり、図２−１のＹ−Ｙ断面図である。
【図３−１】図３−１は、動作を説明するために同ＦｉｎＦＥＴを模式的に示す平面図である。
【図３−２】図３−２は、動作を説明するために同ＦｉｎＦＥＴを模式的に示す断面図であり、図３−１のＸ−Ｘ断面図である。
【図４−１】図４−１は、Ｐ型半導体からＮ型半導体へのホール移動の電位障壁を示す説明図である。
【図４−２】図４−２は、Ｎ型半導体からＰ型半導体への電子移動の電位障壁を示す説明図である。
【図５−１】図５−１は、ウェル耐圧のシミュレーション結果(ＰＴＳ濃度依存性)を示す図である。
【図５−２】図５−２は、ウェル耐圧のシミュレーション結果(ＰＴＳ濃度依存性)を示す図である。
【図６−１】図６−１は、ウェル耐圧シミュレーションにおけるウェル内のリーク電流（電子電流）分布を示す図である。
【図６−２】図６−２は、ウェル耐圧シミュレーションにおけるウェル内のリーク電流（ホール電流）分布を示す図である。
【図７】図７は、ウェル耐圧シミュレーションにおけるウェル内の電位分布を示す図である。
【図８−１】図８−１は、図７におけるＰ−Ｑ断面の電位分布を示す図である。
【図８−２】図８−２は、図７におけるＱ−Ｒ断面の電位分布を示す図である。
【図９−１】図９−１は、ＰＴＳの濃度が1ｘ１０17(ａｔｏｍｓ/ｃｍ3)のときの図８−１のＰ−Ｑ断面における電位分布を示す図である。
【図９−２】図９−２は、ＰＴＳの濃度が1ｘ１０18(ａｔｏｍｓ/ｃｍ3)のときの図８−１のＰ−Ｑ断面における電位分布を示す図である。
【図９−３】図９−３は、ＰＴＳの濃度が３ｘ１０18(ａｔｏｍｓ/ｃｍ3)のときの図８−１のＰ−Ｑ断面における電位分布を示す図である。
【図９−４】図９−４は、ＰＴＳの濃度が５ｘ１０18(ａｔｏｍｓ/ｃｍ3)のときの図８−１のＰ−Ｑ断面における電位分布を示す図である。
【図１０−１】図１０−１は、本発明の第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。
【図１０−２】図１０−２は、本発明の第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。
【図１０−３】図１０−３は、本発明の第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。
【図１０−４】図１０−４は、本発明の第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。
【図１０−５】図１０−５は、本発明の第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。
【図１０−６】図１０−６は、本発明の第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。
【図１０−７】図１０−７は、本発明の第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。
【図１０−８】図１０−８は、本発明の第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。
【図１０−９】図１０−９は、本発明の第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。
【図１０−１０】図１０−１０は、本発明の第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。
【図１０−１１】図１０−１１は、本発明の第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。
【図１０−１２】図１０−１２は、本発明の第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。
【図１０−１３】図１０−１３は、本発明の第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。
【図１０−１４】図１０−１４は、本発明の第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。
【図１０−１５】図１０−１５は、本発明の第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。
【図１０−１６】図１０−１６は、本発明の第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。
【図１０−１７】図１０−１７は、本発明の第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。
【図１０−１８】図１０−１８は、本発明の第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。
【図１０−１９】図１０−１９は、本発明の第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。
【図１０−２０】図１０−２０は、本発明の第１の実施形態の半導体装置の製造工程を示し、（ａ）および（ｂ）は断面図、（ｃ）は平面図であり、（ａ）は（ｃ）のＡ−Ａ断面図、（ｂ）は（ｃ）のＢ−Ｂ断面図である。
【図１１】図１１は、本発明の第２の実施形態の半導体装置を示す斜視図である。
【図１２】図１２は、本発明の第２の実施形態の半導体装置を示す断面図である。
【図１３】図１３は、本発明の第３の実施形態の半導体装置を示す斜視図である。
【図１４】図１４は、本発明の第３の実施形態の半導体装置を示す断面図である。
【図１５】図１５は、本発明の第４の実施形態の半導体装置を示す斜視図である。
【図１６】図１６は、本発明の第４の実施形態の半導体装置を示す断面図である。
【図１７】図１７は、本発明の第５の実施形態の半導体装置を示す斜視図である。
【図１８】図１８は、本発明の第５の実施形態の半導体装置を示す断面図である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、実施形態にかかる半導体装置およびその製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１１】
（第１の実施形態）
図１は、第１の実施形態にかかる半導体装置であるＦｉｎＦＥＴの概略構成を示す斜視図、図２−１は同ＦｉｎＦＥＴを模式的に示す平面図である。図２−２は、同ＦｉｎＦＥＴを模式的に示す断面図であり、図２−１のＸ−Ｘ断面図である。図２−３は、同ＦｉｎＦＥＴを模式的に示す断面図であり、図２−１のＹ−Ｙ断面図である。図３−１は、動作を説明するために同ＦｉｎＦＥＴを模式的に示す平面図、図３−２は、動作を説明するために同ＦｉｎＦＥＴを模式的に示す断面図である。図３−２は、図３−１のＸ−Ｘ断面図である。図４−１は、Ｐ型半導体からＮ型半導体へのホール移動の電位障壁を示す説明図である。図４−２は、Ｎ型半導体からＰ型半導体への電子移動の電位障壁を示す説明図である。
【００１２】
本実施形態の半導体装置１００は、ＮチャネルＦＥＴを構成する第１のＦｉｎＦＥＴ１０ｎと、ＰチャネルＦＥＴを構成する第２のＦｉｎＦＥＴ１０ｐとが同一基板上に形成されたＣＭＯＳＦＥＴである。これら第１および第２のＦｉｎＦＥＴ１０ｎ、１０ｐにおいては、いずれもバルクのシリコン基板１の表面に形成されたＦｉｎＦＥＴ(Ｂｕｌｋ ＦｉｎＦＥＴ)において、チャネルボトムにそれぞれ拡散ブロック層４ｐ、４ｎとしてのシリコンカーバイド（ＳｉＣ）層を形成することで、チャネル不純物濃度の増加によるオン電流の低下等のＦｉｎＦＥＴの性能劣化を招くことなく、ウェル耐圧を改善するものである。シリコンカーバイドはシリコンよりもバンドギャップの広い、ワイドバンドギャップ材料である。一方、従来のＢｕｌｋ ＦｉｎＦＥＴではチャネルボトムにパンチスルーストッパ（ＰＴＳ)と呼ばれる不純物層を形成することでソース・ドレイン間のパンチスルー電流の抑制やウェル耐圧改善を行ってきたが、ＰＴＳ形成時にチャネル中に不純物が注入される問題があった。本実施形態の構成によりＰＴＳを用いることなくソース・ドレイン間のパンチスルー電流の抑制やウェル耐圧を改善することができる。したがって、本実施形態ではチャネル不純物濃度の増加によるオン電流の低下等のＦｉｎＦＥＴの性能劣化を招くことなく、ソース・ドレイン間のパンチスルー電流抑制やウェル耐圧改善が可能となる。
【００１３】
本実施形態の半導体装置１００は、半導体基板としてのｐ型シリコン基板１表面にＰウェル２ｐとＮウェル２ｎを形成し、これらＰウェル２ｐとＮウェル２ｎ内にそれぞれ設けられた凸状半導体層（フィン）Ｆ内に第１のＦｉｎＦＥＴ（ＮチャネルＦＥＴ）１０ｎと、第２のＦｉｎＦＥＴ（ＰチャネルＦＥＴ）１０ｐとを具備している。そして、これら第１および第２のＦｉｎＦＥＴ１０ｎ、１０ｐは、フィンＦに設けられたソース領域３ｓおよびドレイン領域３ｄから、多数キャリアが基板（ここではＰウェル２ｐ、Ｎウェル２ｎ）内に拡散するのを防止する拡散ブロック層４ｐ、４ｎを備えている。この拡散ブロック層４ｐ、４ｎはフィンＦを構成するシリコンよりもバンドギャップの大きい材料であるシリコンカーバイドで構成されている。この拡散ブロック層４ｐ、４ｎの不純物濃度はゼロではなく、低濃度の不純物がドーピングされており、この不純物濃度はフィンＦのチャネル領域３ｃの不純物濃度よりも低濃度であるかあるいはチャネル領域３ｃと同程度である。したがって拡散ブロック層４ｐはｐ型の低濃度ドープシリコンカーバイドで形成されており、一方、拡散ブロック層４ｎはｎ型の低濃度ドープシリコンカーバイドで形成されている。
【００１４】
第１のＦｉｎＦＥＴ１０ｎは、Ｐ型シリコン層からなるフィンＦ内に設けられたソース領域３ｓおよびドレイン領域３ｄと、ソース領域３ｓとドレイン領域３ｄとの間に形成されるチャネル領域３ｃに相当する、フィンＦの側面に、ゲート絶縁膜５を介して設けられ、フィンＦの側面を介しチャネル領域３ｃに電界効果を与えるゲート電極６とを具備している。７は素子分離絶縁層（ＳＴＩ）である。ここでフィンＦのボトムには低濃度のＰ型にドープされたシリコンカーバイドからなる拡散ブロック層４ｐが形成されている。また、この第１のＦｉｎＦＥＴ１０ｎにおいては、ソース領域３ｓおよびドレイン領域３ｄはＮ型シリコン拡散層で構成される。
【００１５】
第２のＦｉｎＦＥＴ１０ｐは、Ｎ型シリコン層からなるフィンＦ内に設けられたソース領域３ｓおよびドレイン領域３ｄと、ソース領域３ｓとドレイン領域３ｄとの間に形成されるチャネル領域３ｃに相当する、フィンＦの側面に、ゲート絶縁膜５を介して設けられ、フィンＦの側面を介しチャネル領域３ｃに電界効果を与えるゲート電極６とを具備している。ここでフィンＦのボトムには低濃度のＮ型にドープされたシリコンカーバイドからなる拡散ブロック層４ｎが形成されている。また、この第２のＦｉｎＦＥＴ１０ｐにおいては、ソース領域３ｓおよびドレイン領域３ｄはＰ型シリコン拡散層で構成される。
【００１６】
フィンＦはｐ型の単結晶シリコン基板１上に形成されたＰウェル２ｐおよびＮウェル２ｎ上に形成され、長手方向（図１のＤ1方向）と短手方向（図１のＤ２方向）とを有する半導体層である。
【００１７】
ゲート電極６は、チタンナイトライド（ＴｉＮ）で構成され、ハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）からなるゲート絶縁膜５を介してフィンＦの短手方向側面および上面に形成される。また、このゲート電極６はフィンＦ上に形成されたシリコンナイトライドからなる上部絶縁膜８上にも形成されている。そしてゲート電極６は、素子分離絶縁層７上を横切り、第１および第２のＦｉｎＦＥＴ１０ｎ、１０ｐで共通となっている。９はゲート電極６の側面を覆う側壁絶縁膜である。
【００１８】
フィンＦ内において、ゲート電極６の両外側部分はソース領域３ｓおよびドレイン領域３ｄになっている。フィンＦのうち、ソース領域３ｓとドレイン領域３ｄの間、すなわちゲート絶縁膜５を介してゲート電極６が形成されている部分はチャネル領域３ｃである。そしてソース領域３ｓとドレイン領域３ｄではソース・ドレイン寄生抵抗低減のために選択的エピタキシャル成長（ＳＥＧ）で形成されたエピタキシャル層３ｅで覆われて太くなっている。また基板コンタクトのために設けた両側の２つのフィンＦにおいても同様にエピタキシャル層３ｅで覆われて太く形成されている。
【００１９】
なお、フィンＦの短手方向の側面の、ゲート電極６とシリコン基板１との間に素子分離絶縁層７が形成されている。この素子分離絶縁層７はフィン形成のためのエッチング後、プラズマＣＶＤ法等の堆積法、あるいは塗布法などで形成される。塗布法の場合は、例えばポリシラザンなどの塗布膜を成膜した後、焼成することによって形成される。
【００２０】
フィンＦはフィンチャネルのボトムにシリコンカーバイドからなる拡散ブロック層４ｐ、４ｎを有するシリコン領域である。
【００２１】
このシリコンカーバイドからなる拡散ブロック層４ｐ、４ｎは、フィンＦに形成されたソース領域３ｓおよびドレイン領域３ｄ中の多数キャリアのＰウェル２ｐまたはＮウェル２ｎへの拡散に対する電位障壁として機能する。なお、拡散ブロック層４ｐ、４ｎは、Ｐウェル、Ｎウェル上でそれぞれＰ型、Ｎ型に低濃度にドーピングされている。この動作については後述する。拡散ブロック層４ｐ、４ｎを構成するシリコンカーバイドは、シリコンに比べてワイドバンドギャップを有するためその分、電位障壁を増大させるという作用がある。つまり、Ｐ型半導体領域からＮ型半導体領域へのホールの移動に対し、電位障壁が価電子帯のバンドオフセット（ΔＥｖ）程度分、増大することになる（図４−１）。一方、Ｎ型半導体領域からＰ型半導体領域への電子の移動に対し、電位障壁が伝導帯のバンドオフセット（ΔＥｃ）程度分、増大することになる（図４−２）。したがって、不純物濃度を高くすることなく、電位障壁を高くすることができ、フィンＦに形成されたソース領域３ｓおよびドレイン領域３ｄの多数キャリアのＰウェル２ｐあるいはＮウェル２ｎへの拡散を抑制することができるため、ウェル耐圧を向上することが可能となる。また、ワイドバンドギャップ材料であるシリコンカーバイドからなる拡散ブロック層４ｐ、４ｎの不純物濃度は低濃度でよいため、フィンＦのチャネル領域３ｃへの不純物の拡散も抑制される。そのため、フィンＦのチャネル領域３ｃ中の不純物濃度の増加を防ぐことができ、オン電流の低下等のＦｉｎＦＥＴの性能劣化を抑制できる。
【００２２】
このように、本実施形態による半導体装置１００では、不純物層からなるＰＴＳに代えて低濃度の不純物がドープされたシリコンカーバイドからなる拡散ブロック層４ｐ、４ｎを形成している。これにより、フィンＦに形成されたソース領域３ｓおよびドレイン領域３ｄ中の多数キャリアのＰウェル２ｐまたはＮウェル２ｎへの拡散を抑制すると同時に、ソース・ドレイン間のパンチスルー電流を抑制することができる。したがって、本実施形態ではチャネル不純物濃度の増加によるオン電流の低下等のＦｉｎＦＥＴの性能劣化を招くことなく、ソース・ドレイン間のパンチスルー電流抑制やウェル耐圧改善が可能となる。
【００２３】
上記効果に加えて、シリコンカーバイドは熱伝導率が高いため、ＳＯＩ ＦｉｎＦＥＴ、あるいはＢｕｌｋ ＦｉｎＦＥＴでも、フィン幅の微細化で問題となるセルフヒーティングの影響を低減することができるという効果がある。
【００２４】
次に本実施形態の半導体装置１００の動作について説明する。図４−１はバンドギャップの小さいＰ型半導体とバンドギャップの大きいＮ型半導体のヘテロ接合におけるエネルギーバンド図を示している。また、図４−２はバンドギャップの小さいＮ型半導体とバンドギャップの大きいＰ型半導体とのヘテロ接合のエネルギーバンド図を示している。図４−１および４−２においてバンドギャップの小さい半導体はフィンＦに形成されたソース領域３ｓおよびドレイン領域３ｄに対応し、バンドギャップの大きい半導体(ここではシリコンカーバイド)はフィンチャネルのボトムに形成された拡散ブロック層に対応している。なお、ここではバンドギャップの小さいＰ型半導体およびＮ型半導体はシリコンである。また、ここではバンドギャップの小さいＰ型半導体およびＮ型半導体はここではシリコンカーバイドである。
【００２５】
ＮチャネルＦｉｎＦＥＴでは図４−２に示すように、フィンＦに形成されたソース領域３ｓおよびドレイン領域３ｄを構成するＮ型シリコン層から拡散ブロック層４ｐを構成するＰ型シリコンカーバイド層への電子の移動に対し、電位障壁が伝導帯のバンドオフセット（ΔＥｃ）分高くなり、電子が流れ込みにくくなる。
【００２６】
一方、ＰチャネルＦｉｎＦＥＴでは図４−１に示すように、フィンＦに形成されたソースおよびドレイン領域３ｓ、３ｄを構成するＰ型シリコン層から拡散ブロック層４ｎを構成するＮ型シリコンカーバイド層へのホールの移動に対し、電位障壁が価電子帯のバンドオフセット（ΔＥv）分高くなり、ホールが流れ込みにくくなる。
【００２７】
このように、従来の不純物層からなるＰＴＳの代わりに、フィンチャネルのボトムにワイドバンドギャップ材料からなる拡散ブロック層４ｐ、４ｎを形成することでフィンボトムの電位障壁を高くしてＰウェル２ｐおよびＮウェル２ｎへの多数キャリアによるリーク電流を抑制することができる。Ｐ型拡散層の場合はＰ型拡散層中のホールのシリコン基板１への拡散が拡散ブロック層４ｎでブロックされ、Ｎ型拡散層の場合はＮ型拡散層中の電子のシリコン基板１への拡散が拡散ブロック層４ｐでブロックされ、いずれのケースにおいてもリーク電流が抑制され、ウェル耐圧の改善が可能となる。また、フィンチャネルのボトムにワイドバンドギャップ層を形成することでソース・ドレイン間のパンチスルー電流を抑制する効果も期待できるため、本実施形態により従来のＢｕｌｋ ＦｉｎＦＥＴで必須と考えられていた不純物層からなるＰＴＳの形成が不要になる。
【００２８】
次に本実施形態の半導体装置の製造工程について説明する。図１０−１〜図１０−２０は本実施形態の半導体装置の製造工程を示す図である。図１０−１〜図１０−２０において、（ｃ）は、平面図であり、（ａ）は、（ｃ）のＡ−Ａ断面図、（ｂ）は、（ｃ）のＢ−Ｂ断面図に相当する。また表示位置の理解を容易にするために（ｃ）は、全図において完成状態を示すものとする。なお、工程図ではフィンを２本に省略して示した。
【００２９】
この方法では、半導体基板を構成するＰ型のシリコン基板１上に、拡散ブロック層４ｐ、４ｎを形成するためのシリコンカーバイド層４をエピタキシャル成長させる。次に、シリコンカーバイド層上にノンドープのシリコンエピタキシャル層３を形成し、Ｓｉ／ＳｉＣ／Ｓｉの積層構造を得る。そしてこの積層構造に各導電型のウェルを形成した後、Ｓｉ／ＳｉＣ／Ｓｉの積層構造をフィン状に加工し、続いて素子分離絶縁層７形成、ゲート絶縁膜５形成、ゲート電極６形成という通常のＦｉｎＦＥＴ形成プロセスに従ってＦｉｎＦＥＴが形成される。
【００３０】
まず、ＣＶＤ法を用いて、拡散ブロック層４ｐ、４ｎを形成するためのシリコンカーバイド層４を、半導体基板を構成するｐ型のシリコン基板１上にエピタキシャル成長させる。なお、シリコンカーバイド層として具体的には３Ｃ−ＳｉＣ(β−ＳｉＣ)を用いることができる。シリコンカーバイド層中へのドーピングはシリコンカーバイドエピタキシャル成長時にドーピングガスを添加するか、成長後にイオン注入で行うことができる。次に、シリコンカーバイド層４上にＣＶＤ法を用いてノンドープのシリコンエピタキシャル層３を形成することでＳｉ／ＳｉＣ／Ｓｉの積層構造が形成される（図１０−１）。
【００３１】
次に、図１０−２に示すように、ノンドープのシリコンエピタキシャル層３上に第１のレジストＲ１からなるマスクパターンを形成する。そして、このマスクパターン越しにボロンのイオン注入を行ない、Ｐウェル２ｐを形成する。このときノンドープのシリコンエピタキシャル層３およびシリコンカーバイド層についてもＰウェルと同様にボロンが注入される。このボロン注入のなされたシリコンカーバイド層が拡散ブロック層４Ｐとなる。ただし、このときシリコンカーバイド中では、ボロンが欠陥にトラップされ、キャリア濃度はシリコン中に比べて大幅に低い。
【００３２】
そして図１０−３に示すように、第２のレジストＲ２からなるマスクパターンを形成する。そして、このマスクパターン越しにリンのイオン注入を行ないＮウェル２ｎを形成する。このときノンドープのシリコンエピタキシャル層３およびシリコンカーバイド層についてもＮウェルと同様にリンが注入される。このリン注入のなされたシリコンカーバイド層が拡散ブロック層４Ｐとなる。ただし、このときシリコンカーバイド中では、リンが欠陥にトラップされ、キャリア濃度はシリコン中に比べて大幅に低い。
【００３３】
この後、図１０−４に示すように、ＣＶＤ法によりシリコンナイトライド層を形成し、このシリコンナイトライド層をフォトリソグラフィとＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりパターニングしてハードマスクＨＲを形成する。
【００３４】
そして、図１０−５に示すように、このハードマスクＨＲをマスクとして、ノンドープのシリコンエピタキシャル層３、シリコンカーバイド層からなる拡散ブロック層４ｐ、４ｎおよびＰウェル２ｐ、Ｎウェル２ｎを所定の高さまでエッチング除去し、フィンＦを形成する。
【００３５】
この後、図１０−６に示すように、プラズマＣＶＤ法を用いて、素子分離絶縁層７を形成するためのＴＥＯＳ膜を堆積する。
【００３６】
次に、図１０−７に示すように、シリコンナイトライド層からなるハードマスクＨＲをストッパとしてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法により平坦化する。
【００３７】
さらに、図１０−８に示すように、ＴＥＯＳ膜の上面位置がシリコンカーバイド層からなる拡散ブロック層４ｐ、４ｎの上面位置と同程度となるようにＲＩＥ加工することで、素子分離絶縁層７が形成される。
【００３８】
なお、必要に応じて、素子分離絶縁層７上面に対してそれぞれ順次ＮチャネルＦＥＴ側およびＰチャネルＦＥＴ側をレジスト被覆しボロンあるいはリンを垂直にイオン注入する。このときＳＴＩ表面で反跳したボロンあるいはリンの一部がフィンチャネルボトムのシリコンカーバイド層に注入されて、拡散ブロック層４ｐ、４ｎを形成するようにしてもよい。
【００３９】
この後、図１０−９に示すように、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりフィンＦ表面にゲート絶縁膜５となるハフニウムシリコンオキシナイトライドを成膜する。
【００４０】
そして、図１０−１０に示すように、ゲート電極６となるチタンナイトライドをＣＶＤ法により成膜する。このようにゲート電極６としてチタンナイトライドなど仕事関数がシリコンのバンドギャップの中央にある材料を用いることで、ＮチャネルＦｉｎＦＥＴとＰチャネルＦｉｎＦＥＴとにおいてゲート電極を共通化することができる。
【００４１】
この後、図１０−１１に示すように、シリコンナイトライドを成膜し、フォトリソグラフィとＲＩＥを用いてパターニングしてハードマスクＨＲ２を形成する。
【００４２】
この後、図１０−１２に示すように、ハードマスクＨＲ２をマスクとしてゲート電極６をＲＩＥで加工する。このときソース・ドレイン領域のゲート電極材料はＲＩＥで除去される。なお、このソース・ドレイン領域のゲート電極材料のＲＩＥにおいてゲート絶縁膜５はエッチングストッパとして機能する。
【００４３】
この後、図１０−１３に示すように、ソース・ドレイン領域のゲート絶縁膜５をウェットエッチングにより選択的に除去する。
【００４４】
この後、図１０−１４に示すように、ＣＶＤ法により側壁絶縁膜９となるシリコンナイトライドを成膜する。
【００４５】
そして、図１０−１５に示すように、ＲＩＥを行いソース・ドレイン領域のフィンＦの側面のシリコンナイトライドは完全に除去しつつ、ゲート電極６の側面のシリコンナイトライドは残留させて側壁絶縁膜９を形成する（なお、図１０−１５では側壁絶縁膜は見えないため図示を省略する）。
【００４６】
この後、図１０−１６に示すように、選択的エピタキシャル成長法により、ゲート電極６および側壁絶縁膜９で覆われていないフィンＦの表面にシリコンエピタキシャル層３ｅを形成する。この工程により、ソース・ドレイン領域のフィン幅を広くすることができるため、ソース・ドレインの寄生抵抗を低減することができる。
【００４７】
そして、図１０−１７に示すように、シリコンエピタキシャル層３ｅを形成して、太くなったフィンＦに不純物のイオン注入を行い、ソース・ドレイン領域３ｓ、３ｄを形成する。まずＰチャネルＦＥＴ側を第３のレジストＲ３で被覆し、ＮチャネルＦＥＴ側にリンまたは砒素などのＮ型不純物をイオン注入する。
【００４８】
そして、図１０−１８に示すように、ＮチャネルＦＥＴ側を第４のレジストＲ４で被覆し、ＰチャネルＦＥＴ側にボロンなどのＰ型不純物をイオン注入する。
【００４９】
この後、図１０−１９に示すように、不活性ガス雰囲気中でアニールを行ない、ソース・ドレイン領域３ｓ、３ｄに注入された不純物を活性化する。また、ここでのアニールによって、図１０−１７および図１０−１８でソース・ドレイン領域に注入された不純物がフィンの中央およびチャネル方向へ拡散することで、ソース・ドレイン エクステンションを形成することができる。このため、ここでは通常のトランジスタ形成で用いられているエクステンション イオン注入は省略した。
【００５０】
この後、図１０−２０に示すように、スパッタリング法により、ソース・ドレイン領域３ｓ、３ｄに、金属膜を成膜してから熱処理を行い、シリサイド３Ｍを形成する。ここでシリサイド形成時にソース・ドレイン領域３ｓ、３ｄが完全にシリサイドになってしまわないようにすることが必要である。完全にシリサイド化してしまうと、ソース・ドレイン寄生抵抗の主要因であるＳｉとシリサイドの接触面積が減少し、界面抵抗が増大するため、完全なシリサイド化は回避する必要がある。シリサイド材料としてはニッケルシリサイド、コバルトシリサイド、チタンシリサイドなどを用いることができる。
【００５１】
このようにして、図１に示した構成の半導体装置（ＦｉｎＦＥＴ）が完成する。ここでフィン上のハードマスクＨＲはそのまま残し上部絶縁膜８とする。
【００５２】
上述のように、フィンチャネルのボトムにバンドギャップの大きいシリコンカーバイドからなる拡散ブロック層４ｐ、４ｎを形成することで、ウェル耐圧の低下を抑制することができる。また、これによって不純物からなるＰＴＳを用いることなくフィンチャネルボトムのソース領域３ｓ・ドレイン領域３ｄ間のパンチスルー電流を抑制することが可能となる。また、拡散ブロック層４ｐ、４ｎ中の不純物濃度が低いため、チャネル中の不純物濃度の増加が抑制できる。これによって、チャネル不純物濃度の増加によるオン電流の低下等のＦｉｎＦＥＴの性能劣化を抑制することが可能となる。
【００５３】
加えて、フィンチャネルのボトム領域にシリコンカーバイドからなる拡散ブロック層４ｐ、４ｎを用いた場合、シリコンカーバイドの熱伝導率が高いためセルフヒーティング効果を抑制することができる。ＳＯＩ基板を用いたＦｉｎＦＥＴ(ＳＯＩ ＦｉｎＦＥＴ)ではシリコンのフィンチャネル下にＢＯＸ(Ｂｕｒｉｅｄ  Ｏｘｉｄｅ:ＳｉＯ2)が存在し、ＳｉＯ2の熱伝導率が小さいためセルフヒーティングによる性能の劣化が報告されている。一方、Ｂｕｌｋ ＦｉｎＦＥＴではＢＯＸが存在せずＳＯＩ ＦｉｎＦＥＴと比べてセルフヒーティングの影響を受けにくいが、デバイスの微細化によりフィン幅が微細になるとシリコンフィンチャネルからシリコン基板への熱の輸送がしにくくなり、セルフヒーティングの影響を受けやすくなる。したがってフィンチャネルボトムにシリコンカーバイドなどの高熱伝導率の材料を用いることはセルフヒーティングによる性能劣化抑制の点でもメリットがある。
【００５４】
また、本実施形態においては、拡散ブロック層４ｐ、４ｎの少なくとも一部が素子分離絶縁層７で被覆されており素子分離絶縁層７は拡散ブロック層４ｐ、４ｎと接した位置を上面として、シリコン基板１上のＰウェル２ｐおよびＮウェル２ｎまで形成されている。このため、本実施形態のＦｉｎＦＥＴでは拡散ブロック層４ｐ、４ｎのバンドギャップを十分大きくすることで、チャネル幅を拡散ブロック層４ｐ、４ｎの上面の位置で規定することができる。従って素子分離絶縁層７の上面の位置が変動した場合でも拡散ブロック層４ｐ、４ｎの領域に納まるようにすることで、チャネル幅を一定に保つことができる。従来のＢｕｌｋ ＦｉｎＦＥＴでは、素子分離絶縁層７の上面の位置がプロセスばらつきで変動することでチャネル幅が変動することが課題であったが、本実施形態ではそれを解決することができる。
【００５５】
また、本実施形態の半導体装置は、ＰチャネルＦｉｎＦＥＴとＮチャネルＦｉｎＦＥＴとが同一のシリコン基板上に形成されたＣＭＯＳＦＥＴについて説明したが、異なる導電型のチャネルを有する３個以上のＦｉｎＦＥＴを形成した場合にも有効である。また多数キャリアが電子である場合にもホールである場合にもワイドバンドギャップ層が電位障壁を高くすることになり、個別のＰチャネルＦｉｎＦＥＴ、ＮチャネルＦｉｎＦＥＴのいずれの場合にもソース領域３ｓ、ドレイン領域３ｄ中の多数キャリアの基板への拡散抑制に有効である。特に、この拡散ブロック層はＰチャネルＦｉｎＦＥＴとＮチャネルＦｉｎＦＥＴのいずれに対しても有効であるため、いずれに対しても、例えばＳｉ／ＳｉＣ／Ｓｉなど同一の積層構造を用いることができ、製造工程の簡略化をはかることができる。
【００５６】
なお、Ｂｕｌｋ ＦｉｎＦＥＴを用いたＣＭＯＳ回路におけるウェル耐圧評価の構造例を図３−１および図３−２に示す。図３−１および図３−２ではＰウェルの基板コンタクト端子Ａと端子ＢをＧＮＤ電位、端子Ｃをフローティングにした状態で、端子Ｄの電位をスイープし、Ｎ＋拡散層とＮウェル間のリーク電流を評価するものである。Ｐ＋拡散層とＰウェル間のリーク電流を評価する場合は、端子Ｃおよび端子ＤをＧＮＤ電位、端子Ｂをフローティングにした状態で、端子Ａの電位をスイープすることで行うことができる。
【００５７】
次に、従来のＰＴＳを用いた場合のウェル耐圧のＰＴＳ中の不純物濃度依存性について説明する。図３−１および図３−２と同様の構造をもつ半導体装置を用いて、ウェル耐圧のＰＴＳ濃度依存性をシミュレーションした結果を図５−１および図５−２に示す。縦軸はリーク電流、横軸はウェルバイアス（図３−２の構造および各端子のバイアス条件で、端子Ｄへの印加電位に対応）である。図中破線で示すのがリーク電流のスペック（許容上限値）である。図５−１はＳＴＩ幅が１２０ｎｍのとき、図５−２はＳＴＩ幅が１５０ｎｍのときの結果を示す。また図５−１および図５−２において、ａ〜eはＰＴＳ濃度がそれぞれ１ｘ１０１７、１ｘ１０１８、３ｘ１０１８、５ｘ１０１８、１ｘ１０１９（atoms/cm3）のときのシミュレーション結果である。図５−１および図５−２からウェル耐圧はＰＴＳ濃度の増加、ＳＴＩ幅の増加で改善することがわかる。
【００５８】
また、図６−１は端子Ａ、端子ＢがＧＮＤ電位、端子Ｃがフローティングの状態で、端子Ｄに３Ｖの電位を印加した場合のウェル内のリーク電流（電子電流）分布を示したものであり、図６−２は端子Ｃ、端子ＤがＧＮＤ電位、端子Ｂがフローティングの状態で、端子Ａに-３Ｖの電位を印加した場合のウェル内のリーク電流（ホール電流）分布を示したものである。この結果からウェルバイアス印加時にウェルを流れるリーク電流は、図６−１では端子Ｂ、Ｄ間（Ｎ+拡散層／Ｎウェル）、図６−２では端子Ａ、Ｃ間（Ｐ+拡散層／Ｐウェル）に流れる電流が支配的であることがわかる。
【００５９】
上記のウェルリーク電流の起源を調べるためウェル内の電位分布をシミュレーションした結果を図７に示す。なお、ここではＮ+拡散層／Ｎウェル間の耐圧評価に対応した図６−１の場合についてのみ示す。図７においてＰ地点からＱ地点までおよびＱ地点からＲ地点までのルートにおける電位分布はそれぞれ図８−１および８−２に示すようになる。電子のエネルギーはグラフの上側ほど低くなっており、Ｎ+拡散層中の電子がＰＴＳ領域の電位障壁を乗り越えてＱ地点まで到達するとそこから電位障壁の坂を下るようにＲ地点に流れ込むことがわかる。このようにして流れる電流が図６−１に示したウェルリーク電流の起源である。このためＰＴＳ領域の電位障壁がウェルリーク電流と関係していることが予想される。
【００６０】
次に、ＰＴＳ濃度を変えて同様の電位分布を調べた。図９−１〜図９−４は、それぞれＰＴＳ濃度が１ｘ１０１７、１ｘ１０１８、３ｘ１０１８、５ｘ１０１８（ａｔｏｍｓ/ｃｍ3）のときの電位分布を示す。図９−１〜９−４に示すようにＰＴＳ濃度の増加によりＰＴＳ領域の電位障壁が増加している。これにより図５−１、５−２に示すＰＴＳ濃度増加によるウェルリーク電流の低減（耐圧の改善）はこの電位障壁の増加が原因であることがわかる。
【００６１】
ＰＴＳ領域はＢｕｌｋ ＦｉｎＦＥＴのフィンチャネルのボトムを流れるソース・ドレイン間のパンチスルー電流の抑制に必要なものであるが、上記のようにウェルリーク電流の抑制にも有効であることがわかる。
【００６２】
ただし前述したように、ウェル耐圧の改善のためＰＴＳ濃度を増加させるとＦｉｎＦＥＴのチャネル不純物濃度が増加して１)オン電流劣化、２)不純物ゆらぎによる特性ばらつき増加、３）ソース・ドレイン領域のフィンボトムでの接合リーク電流増加、などの問題がある。
【００６３】
以上については、本実施形態の半導体装置で用いられている拡散ブロック層ではなく、不純物層からなるＰＴＳを用いたものであるが、それ以外の構成については拡散ブロック層を有するものと同様のＦｉｎＦＥＴを用いて行なった。
【００６４】
これに対し、本実施形態のように、ワイドバンドギャップ材料からなる拡散ブロック層を用いることで、不純物層からなるＰＴＳを形成することなく、ウェル耐圧の改善が実現される。一方、ＳＴＩ幅増加、Ｆｉｎ幅増加などもウェル耐圧の改善に効果があることが上記のシミュレーションで確認されたが、これらの方法はＬＳＩの高集積化には適さない。したがって、Ｂｕｌｋ ＦｉｎＦＥＴのウェル耐圧改善技術として、本実施形態の半導体装置はＰＴＳを用いた場合の問題点を回避しつつ、ＬＳＩの高集積化に有効な技術であることがわかる。
【００６５】
なお、前記実施形態では、フィンチャネルがシリコンで構成された場合について説明したが、シリコンゲルマニウムＳｉＧｅ、あるいはゲルマニウムＧｅでもよい。
【００６６】
また、拡散ブロック層を構成するワイドバンドギャップ材料としては、シリコンカーバイド（ＳｉＣ）の他、ガリウムリン（ＧａＰ）、ガリウムナイトライド（ＧａＮ）など他の材料を用いることも可能である。このように、フィンをシリコンで構成した場合、ＧａＰは格子整合性の観点からは、拡散ブロック層として極めて有効である。これは、ＧａＰの格子定数は、５．４５Åであるためシリコンの５．４３Åにきわめて近く、Ｓｉとの格子ミスマッチが小さくヘテロ接合での結晶欠陥が発生しにくいためである。
【００６７】
さらにまた、前記実施形態では、拡散ブロック層をシリコンカーバイド単層で構成したが、シリコンで構成されたフィンとシリコンカーバイドの間に組成傾斜層を介在させたり、バッファ層を介在させたりすることで、Ｓｉとの格子不整合（ミスフィット）を緩和し、ヘテロ接合での結晶欠陥の発生を抑制するようにしてもよい。組成傾斜層は、Ｓｉ１−ｘＣｘ（０＜ｘ＜０．５）の組成式で表され、その中に含まれるカーボン濃度が、シリコン層との界面で低く、シリコンカーバイドに近づくにつれて高くなるような組成を有する。バッファ層は、組成が連続的ではない、複数の層で構成されても良い。この場合も、拡散ブロック層側に位置する層の格子定数が、凸状半導体層側に位置する層の格子定数よりも、拡散ブロック層の格子定数に近く、また、凸状半導体層側に位置する層の格子定数が、拡散ブロック層側に位置する層の格子定数よりも、凸状半導体層の格子定数に近くなるようになっていることが望ましい。
【００６８】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図１１は、第２の実施形態にかかる半導体装置であるＦｉｎＦＥＴの概略構成を示す斜視図、図１２は図１１のＡ−Ａ断面図である。本実施形態では、ＮチャネルＦｉｎＦＥＴについて説明する。前記実施形態１のＣＭＯＳ ＦｉｎＦＥＴで用いたＮチャネルＦｉｎＦＥＴとほぼ同様であるが、本実施形態では図１１および図１２に示すように、シリコンカーバイド層４からなる拡散ブロック層とフィンＦを構成するＰウェル２ｐとの間に、カーボン濃度が連続的に変化する組成傾斜層Ｓｉ１−ｘＣｘ（０＜ｘ＜０．５）４Ｇを介在させたことを特徴とする。本実施形態において組成傾斜層４Ｇは、チャネル領域３ｃ側のフィンＦと拡散ブロック層４との間に形成されている。組成傾斜層４Ｇ中のカーボン濃度は、シリコン層との界面で低く、シリコンカーバイド層に近づくにつれて高くなる。組成傾斜層４Ｇの形成に際しては、フィンＦを構成するシリコンとの界面ではカーボン濃度が低く、界面から離れるにつれてカーボン濃度が高くなるよう成膜中にカーボン濃度をコントロールすることで得られる。他は前記第１の実施形態のＣＭＯＳ ＦｉｎＦＥＴのＮチャネルＦｉｎＦＥＴと同様であるためここでは説明を省略する。
【００６９】
フィンチャネルのボトム領域に形成されるワイドバンドギャップ材料にシリコンカーバイドを用いる場合、例えば３Ｃ−ＳｉＣを用いることができる。しかしながら、格子定数はＳｉが５．４３Å、３Ｃ−ＳｉＣが４．３６Åと格子ミスフィットが大きいため、Ｓｉ中に圧縮歪が発生することがある。また、格子ミスフィットを低減するために結晶欠陥(ミスフィット転位)が発生することもある。ＦｉｎＦＥＴにおいてＳｉ/ＳｉＣ積層構造はＳｉフィンチャネル中にソース・ドレイン方向に圧縮応力を生じてＰＭＯＳのチャネル中のホール移動度を向上させるが、ＮＭＯＳのチャネル中の電子移動度を低下させる。これに対し、本実施形態では、シリコンカーバイド層４からなる拡散ブロック層とフィンＦを構成するＰウェル２ｐとの間に、カーボン濃度が連続的に変化する組成傾斜層Ｓｉ１−ｘＣｘ（０＜ｘ＜０．５）４Ｇを介在させている。このため、Ｓｉ/ＳｉＣの格子ミスフィットを低減することができ、電子移動度の低下を招くことがない。従って、ＮＭＯＳ ＦｉｎＦＥＴの性能劣化を抑制することができる。
【００７０】
さらにまた、組成傾斜層４Ｇを拡散ブロック層４の上部だけでなく下部にも形成しても良い。
【００７１】
加えて、拡散ブロック層自体を組成傾斜層で形成しても良い。この場合は、拡散ブロック層の内部にシリコンカーバイド層が形成され、それよりも上層側、下層側に行くに従いカーボン濃度ｘが連続的に減少する組成傾斜層Ｓｉ１−ｘＣｘを拡散ブロック層として用いることができる。
【００７２】
なお、前記第２の実施形態ではバッファ層として組成傾斜層を用いたが、格子定数が、拡散ブロック層の格子定数と凸状半導体層（フィン）の格子定数との間の値を持つＳｉ０．７５Ｃ０．２５などの単一バッファ層を用いてもよい。また単一バッファ層としては、格子定数が、拡散ブロック層の格子定数と凸状半導体層の格子定数との中間の値であるのが望ましいが、いずれかに近い値をもっていてもよい。また、バッファ層は、組成が連続的ではない、複数の層で構成されても良い。この場合も、拡散ブロック層側に位置する層の格子定数が、凸状半導体層側に位置する層の格子定数よりも、拡散ブロック層の格子定数に近く、また、凸状半導体層側に位置する層の格子定数が、拡散ブロック層側に位置する層の格子定数よりも、凸状半導体層の格子定数に近くなるように形成するのが望ましい。
【００７３】
また別の方法としてＳｉ/ＳｉＣ間にバッファ層としてリン化ホウ素(ＢＰ)を用いてもよい。
【００７４】
さらにまた、第２の実施形態ではＮチャネルＦｉｎＦＥＴについて説明したが、ＰチャネルＦｉｎＦＥＴについても適用可能であることはいうまでもなく、第１の実施形態のようにＣＭＯＳ ＦｉｎＦＥＴにも適用可能である。この場合もＮチャネルＦｉｎＦＥＴについてチャネル中の電子移動度の低下を招くことなくウェル耐圧の高いＦｉｎＦＥＴを得ることが可能である。
【００７５】
以上のように、本実施形態の半導体装置によれば、フィンチャネルのボトムに形成されたワイドバンドギャップ材料からなる拡散ブロック層とその上下のシリコン層とのヘテロ界面にバッファ層を形成することで、拡散ブロック層とシリコン層との格子不整合によるシリコン中への歪や結晶欠陥発生によるＦｉｎＦＥＴの特性劣化を抑制することが可能となる。
【００７６】
また、本実施形態の半導体装置は、第１の実施形態の半導体装置のようにＣＭＯＳ構造のＦｉｎＦＥＴにも適用可能である。この場合フィンチャネルと拡散ブロック層のヘテロ接合によりフィンチャネル中に歪が発生してチャネル中のキャリア移動度が変化することでＮチャネルＦｉｎＦＥＴとＰチャネルＦｉｎＦＥＴのいずれかの性能が劣化する可能性がある。これに対して組成傾斜層あるいはバッファ層を用いる場合は、ヘテロ接合における格子不整合の緩和をはかることができ、格子不整合に起因したＦｉｎＦＥＴの性能劣化を回避することが可能となる。
【００７７】
（第３の実施形態）
次に本発明の第３の実施形態について説明する。図１３は、第３の実施形態にかかる半導体装置であるＦｉｎＦＥＴの概略構成を示す斜視図、図１４は図１３のＡ−Ａ断面図である。本実施形態では、ＮチャネルＦｉｎＦＥＴの拡散ブロック層４Ｎとしてシリコンカーバイドに代えてガリウムナイトライド（ＧａＮ）を用いたことを特徴とする。本実施形態についても第１の実施形態および第２の実施形態のＮチャネルＦｉｎＦＥＴとほぼ同様であるが、本実施形態では図１３および図１４に示すように、ガリウムナイトライド層からなる拡散ブロック層４Ｎの膜厚を１０ｎｍと極めて薄く形成することで、格子定数の差に起因する欠陥の発生を回避する構成としたものである。他は前記第１の実施形態のＣＭＯＳ ＦｉｎＦＥＴのＮチャネルＦｉｎＦＥＴと同様であるためここでは説明を省略する。
【００７８】
ＧａＮは格子定数が３．１９Åである。Ｓｉは５．４３Åであるため、Ｓｉ/ＧａＮヘテロ接合は格子ミスマッチによる結晶欠陥が発生し易い。このとき、ＧａＮの膜厚を薄くすることで欠陥発生を回避することができる。この膜厚については１０ｎｍに限定されることなく、５ｎｍから１００ｎｍの間で適宜設定可能である。
【００７９】
以上のように、本実施形態の半導体装置によれば、フィンチャネルのボトムに形成されたワイドバンドギャップ材料からなる拡散ブロック層の膜厚を十分薄くすることで、その上層側および下層側のシリコンとのヘテロ界面において、格子不整合によるシリコン中への歪や結晶欠陥発生によるＦｉｎＦＥＴの特性劣化を抑制することが可能となる。
【００８０】
また、本実施形態の半導体装置の場合にも、第１の実施形態の半導体装置のようにＣＭＯＳ構造のＦｉｎＦＥＴにも適用可能である。この場合フィンチャネルと拡散ブロック層のヘテロ接合によりフィンチャネル中に歪が発生してチャネル中のキャリア移動度が変化することでＮチャネルＦｉｎＦＥＴとＰチャネルＦｉｎＦＥＴのいずれかの性能が劣化する可能性がある。これに対して本実施形態のように拡散ブロック層に薄膜のＧａＮを用いれば、ヘテロ接合における格子不整合の緩和をはかることができ、格子不整合に起因したＦｉｎＦＥＴの性能劣化を回避することが可能となる。
【００８１】
（第４の実施形態）
次に本発明の第４の実施形態について説明する。図１５は、第４の実施形態にかかる半導体装置であるＦｉｎＦＥＴの概略構成を示す斜視図、図１６は図１５のＡ−Ａ断面図である。本実施形態では、拡散ブロック層にＧａＮを用いており、ＧａＮとＳｉの格子定数の違いに起因する格子不整合を、バッファ層４Ｂを挟むことで緩和し、格子不整合による歪の発生を低減するようにしている。つまり、拡散ブロック層４ＮであるＧａＮと、フィンを形成するシリコンとの間にバッファ層４Ｂとしてリン化ホウ素(ＢＰ)を挟んだ構成となっている。このＳｉ/ＧａＮヘテロ接合のバッファ層４Ｂとしてはリン化ホウ素に限定されることなく他の材料を用いることもできる。他は前記第１の実施形態のＣＭＯＳ ＦｉｎＦＥＴのＮチャネルＦｉｎＦＥＴと同様であるためここでは説明を省略する。
【００８２】
以上のように、本実施形態の半導体装置によれば、フィンチャネルのボトムに形成されたワイドバンドギャップ材料からなる拡散ブロック層４Ｎとその上下のシリコン層とのヘテロ界面において、バッファ層４Ｂを形成している。これにより拡散ブロック層とシリコン層との格子不整合によるシリコン中への歪や結晶欠陥によるＦｉｎＦＥＴの特性劣化を抑制することが可能となる。
【００８３】
製造に際しては、少なくとも表面が第１の半導体層からなる半導体基板上に拡散ブロック層４Ｎとなる第２の半導体層を形成する工程と、前記第２の半導体層上にチャネル領域となる第３の半導体層を形成する工程と、エッチングを行い、第１〜第３の半導体層からなる凸状半導体層としてのフィンＦを形成する工程とを順次実施する。ここで第２の半導体層である拡散ブロック層４Ｎのバンドギャップは前記第３の半導体層のバンドギャップよりも大きい。
【００８４】
そして本実施形態では、第２の半導体層を形成する工程に先立ち、第１の半導体層と前記第２の半導体層の格子定数の中間の格子定数をもつバッファ層４Ｂを、第１の半導体層上に形成する工程を含む。この構成によれば、拡散ブロック層４Ｎを構成する第２の半導体層と第１の半導体層との、格子不整合による結晶欠陥の発生を回避することができる。これは拡散ブロック層４Ｎ上に形成されるチャネル領域を構成する第３の半導体層の結晶性を高めるという役割を果たす。
【００８５】
さらに本実施形態では、第２の半導体層を形成する工程の後にも、第２の半導体層と前記第３の半導体層の格子定数の中間の格子定数をもつバッファ層４Ｂを、第２の半導体層上に形成する工程を含む。この構成によれば、拡散ブロック層４Ｎを構成する第２の半導体層とチャネル領域を構成する第３の半導体層との、格子不整合による結晶欠陥の発生を回避することができる。そしてチャネル領域を構成する第３の半導体層の結晶性をさらに高めることができる。
【００８６】
上記バッファ層４Ｂは拡散ブロック層の上層および下層で異なる組成を持つものであっても良いし、同じ組成をもつものであってもよい。またバッファ層４Ｂは拡散ブロック層４Ｎの上層または下層のいずれかに形成されていても良いし、両方に形成されていてもよい。
【００８７】
また、本実施形態の半導体装置の場合にも、第１の実施形態の半導体装置のようにＣＭＯＳ構造のＦｉｎＦＥＴにも適用可能である。この場合フィンチャネルと拡散ブロック層のヘテロ接合によりフィンチャネル中に歪が発生してチャネル中のキャリア移動度が変化することでＮチャネルＦｉｎＦＥＴとＰチャネルＦｉｎＦＥＴのいずれかの性能が劣化する可能性がある。これに対して本実施形態のようにバッファ層にリン化ホウ素(ＢＰ)を用いることでヘテロ接合における格子不整合の緩和をはかることができ、格子不整合に起因したＦｉｎＦＥＴの性能劣化を回避することが可能となる。
【００８８】
（第５の実施形態）
次に本発明の第５の実施形態について説明する。図１７は、第５の実施形態にかかる半導体装置であるＦｉｎＦＥＴの概略構成を示す斜視図、図１８は図１７のＡ−Ａ断面図である。本実施形態では、フィンチャネルをシリコンに代えてゲルマニウム（Ｇｅ）で構成したもので、ＮチャネルＦｉｎＦＥＴの拡散ブロック層４ａとしてガリウム砒素（ＧａＡｓ）を用いたことを特徴とする。本実施形態についても第１実施形態〜第４実施形態のＮチャネルＦｉｎＦＥＴとほぼ同様であるが、本実施形態では図１７および図１８に示すように、フィンＦをシリコンに代えてゲルマニウムで構成しガリウム砒素からなる拡散ブロック層４ａを用いた構成としたものである。他は前記第１の実施形態のＣＭＯＳＦｉｎＦＥＴのＮチャネルＦｉｎＦＥＴと同様であるためここでは説明を省略する。
【００８９】
ガリウム砒素はゲルマニウムとの格子ミスフィットが小さいワイドバンドギャップ材料であるため、格子不整合によるゲルマニウムチャネル中の結晶欠陥の発生を回避しながらウェル耐圧の高いＦｉｎＦＥＴを得ることが可能となる。
【００９０】
なお、前記第１の実施形態から第４の実施形態においては、拡散ブロック層の上下の半導体層が同一材料で構成された例について説明したが、第５の実施形態のように、異なる材料で構成されていてもよい。
【００９１】
また、前記第１の実施形態から第５の実施形態においては、拡散ブロック層と、その上層または下層の半導体層との間に、密着性を高めるための密着層や、チャネルおよび拡散ブロック層とは誘電率の異なる薄い誘電体層など、他の機能層が介在していてもよい。この機能層の格子定数は拡散ブロック層とその上下の半導体層の格子定数の中間値からはずれていてもよい。
【００９２】
例えば、上記第１の実施形態から第５の実施形態またはそれぞれに示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。更に、上記第１の実施形態から第５の実施形態にわたる構成要件を適宜組み合わせてもよい。
【００９３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００９４】
なお、本実施形態の半導体装置およびその製造方法の構成例のまとめの一部を以下に示す。
（１）前記凸状半導体層がシリコン層であり、
前記拡散ブロック層がシリコンカーバイド（ＳｉＣ）層であって、
前記バッファ層は、Ｓｉ１−ｘＣｘの組成式で表された組成傾斜層であり、組成傾斜層中のカーボン濃度が、前記シリコン層との界面で低く、
前記シリコンカーバイド層に近づくにつれて高くなるものを含む。
【００９５】
（２）前記凸状半導体層がシリコン層であり、
前記拡散ブロック層がシリコンカーバイド層であって、
前記バッファ層は、リン化ホウ素(ＢＰ)層であるものを含む。
【００９６】
（３）前記凸状半導体層がシリコン層であり、
前記拡散ブロック層がガリウムナイトライド（ＧａＮ）層であって、
前記バッファ層は、リン化ホウ素(ＢＰ)層であるものを含む。
【００９７】
（４）前記凸状半導体層がシリコン層であり、
前記拡散ブロック層がガリウムリン（ＧａＰ）層であるものを含む。
【００９８】
（５）前記拡散ブロック層の少なくとも一部が絶縁層で被覆されており、
前記絶縁層は前記拡散ブロック層と接した位置を上面として前記半導体基板まで形成されているものを含む。
【００９９】
（６）前記凸状半導体層が電子を多数キャリアとする、ＮチャネルＦｉｎＦＥＴのソース・ドレイン領域を構成するものを含む。
【０１００】
（７）前記半導体基板上に、複数の凸状半導体層を含み、
前記複数の凸状半導体層が異なる導電型のチャネルを有するＦｉｎＦＥＴを構成するものを含む。
【０１０１】
（８）第１の半導体層からなる半導体基板上に拡散ブロック層となる第２の半導体層を形成する工程と、
前記第２の半導体層上にチャネル領域となる第３の半導体層を形成する工程と、
エッチングを行い、第１〜第３の半導体層からなる凸状半導体層を形成する工程と、
を含み、
前記第２の半導体層のバンドギャップが前記第３の半導体層のバンドギャップよりも大きいものを含む。
【０１０２】
（９）前記第１の半導体層を形成した後、前記第２の半導体層を形成する工程に先立ち、
前記第１の半導体層と前記第２の半導体層の格子定数の中間の格子定数をもつバッファ層を形成する工程を含む。
【０１０３】
（１０）前記第２の半導体層を形成した後、前記第３の半導体層を形成する工程に先立ち、
前記第２の半導体層と前記第３の半導体層の格子定数の中間の格子定数をもつバッファ層を形成する工程を含む。
【０１０４】
（１１）前記バッファ層を形成する工程は、
格子定数が次第に変化するように、組成を徐々に変化させた、組成傾斜層を形成する工程であるものを含む。
【０１０５】
（１２）前記凸状半導体層を形成する工程は、
前記第３の半導体層上にマスク材を形成した後に、前記マスク材で覆われていない前記第１半導体層の一部と前記第２の半導体層および前記第３の半導体層の全体を異方性エッチングによりエッチングする工程であり、
前記エッチング工程でエッチングされた領域に、前記凸状半導体層を囲むように、絶縁層を充填する工程を具備したものを含む。
【符号の説明】
【０１０６】
１  ｐ型シリコン基板、２ｐ  Ｐウェル、２ｎ  Ｎウェル、３ｃ  チャネル領域、３ｅ  エピタキシャル層、３ｓ  ソース領域、３ｄ  ドレイン領域、３Ｍ  シリサイド層、４  シリコンカーバイド層、４ｐ，４ｎ，４Ｎ，４ａ  拡散ブロック層、４Ｇ  組成傾斜層、４Ｂ  バッファ層、５  ゲート絶縁膜、６  ゲート電極、７  素子分離絶縁層、８  上部絶縁膜、９  側壁絶縁膜、１０ｎ  第１のＦｉｎＦＥＴ（ＮチャネルＦＥＴ）、１０ｐ  第２のＦｉｎＦＥＴ（ＰチャネルＦＥＴ）、Ｆ  フィン（凸状半導体層）
【図１】
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【図２−１】
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【図２−２】
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【図２−３】
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【図３−１】
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【図３−２】
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【図４−１】
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【図４−２】
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【図５−１】
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【図５−２】
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【図８−１】
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【図８−２】
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【図９−１】
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【図９−２】
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【図９−３】
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【図９−４】
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【図１０−１】
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【図１０−２】
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【図１０−３】
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【図１０−４】
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【図１０−５】
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【図１０−６】
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【図１０−７】
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【図１０−８】
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【図１０−９】
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【図１０−１０】
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【図１０−１１】
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【図１０−１２】
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【図１０−１３】
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【図１０−１４】
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【図１０−１５】
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【図１０−１６】
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【図１０−１７】
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【図１０−１８】
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【図１０−１９】
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【図１０−２０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図６−１】
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【図６−２】
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【図７】
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