(57)【要約】【課題】ＳＲＡＭのソフトエラーによる誤出力を防止することができる入出力装置を提供する。【解決手段】ＣＰＵ５から同一のデータをそれぞれ受信する複数のＳＲＡＭ６ａ、６ｂと、複数のＳＲＡＭ６ａ、６ｂのデータをそれぞれ保存する複数のフリップフロップ７ａ、７ｂと、複数のフリップフロップ７ａ、７ｂに保存されている各データを比較して、一致した場合には、データを保持部８ａに保持させるとともにデータを出力し、一致しない場合には、保持部８ａに保持されている前回の前値データを出力する比較回路部８とを備える。【選択図】図１
2014137660.tif 000002
【特許請求の範囲】
【請求項１】
外部から同一のデータをそれぞれ受信する複数のＳＲＡＭと、上記複数のＳＲＡＭの上記データをそれぞれ保存する複数のフリップフロップと、
上記複数のフリップフロップに保存されている上記各データを比較して、
一致した場合には、上記データを保持部に保持させるとともに当該データを出力し、
一致しない場合には、上記保持部に保持されている前回の前値データを出力する比較回路部とを備えた入出力装置。
【請求項２】
外部から受信したデータをパリティビット付きデータとして保存するＳＲＡＭと、
上記ＳＲＡＭの上記データを保存するフリップフロップと、
上記フリップフロップに保存されている上記データのパリティエラーの有無を検出し、
パリティエラーが無いと判断された場合には、上記データを保持部に保持させるとともに当該データを出力し、
パリティエラーが有りと判断された場合には、上記保持部に保持されている前回の前値データを出力する選択回路部とを備えた入出力装置。
【請求項３】
外部から同一のデータをそれぞれ受信する３以上のＳＲＡＭと、上記３以上のＳＲＡＭの上記データをそれぞれ保存する３以上のフリップフロップと、
上記３以上のフリップフロップに保存されている上記各データを比較して、
一番多数一致した上記データを保持部に保持させるとともに当該データを出力し、
全て一致しない場合には、上記保持部に保持されている前回の前値データを出力する比較回路部とを備えた入出力装置。
【請求項４】
外部から同一のデータをパリティビット付きデータとして保存する複数のＳＲＡＭと、
上記複数のＳＲＡＭの上記データをそれぞれ保存する複数のフリップフロップと、
上記各フリップフロップに保存されている上記各データのパリティエラーの有無を検出し、
上記各データの内、パリティエラーが無いと判断された上記データを保持部に保持させるとともに当該データを出力し、
全ての上記データにパリティエラーが有りと判断されると、上記保持部に保持されている前回の前値データを出力する選択回路部とを備えた入出力装置。
【請求項５】
請求項１または請求項３に記載の入出力装置において、
上記比較回路部は、連続して全ての上記フリップフロップの上記データが一致しなかった場合には異常と判断して上記データの出力を停止する入出力装置。
【請求項６】
請求項２または請求項４に記載の入出力装置において、
上記選択回路部は、連続して全ての上記フリップフロップの上記データにパリティエラーが有りと判断された場合には異常と判断して上記データの出力を停止する入出力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＲＡＭのソフトエラーによる誤出力を防止することができる入出力装置に関するものである。
【背景技術】
【０００２】
従来の入出力装置は、ＳＲＡＭのようなメモリデバイスは、放射線に含まれるα線の影響等により、ソフトエラーと呼ばれる”ビット化け”を引き起こすことが知られている。ビット化けが生じた場合の検出として、パリティビットを設ける方式や、例えば特許文献１に示されているように、２面のＳＲＡＭに同内容の情報を記録し、読み出し時に２面のＳＲＡＭの内容を比較、一致した場合にのみデータ送信し、一致しない場合はエラー検出する方式が有る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０２−２８８９３２号公報（第６１６−６１７頁、第２図）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の入出力装置は、必要なデータをＳＲＡＭに保持している間は、ビット化けすることが有り、２面のＳＲＡＭの内容を比較した後に、ビット化けすると、誤ったデータを送信することにつながるという問題点があった。
【０００５】
この発明は上記のような課題を解決するためになされたものであり、一般的なデジタルの出力回路において使用でき、低コストにて構成でき、ＳＲＡＭのソフトエラー発生時の誤出力を防止することをできる入出力装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の入出力装置は、
外部から同一のデータをそれぞれ受信する複数のＳＲＡＭと、上記複数のＳＲＡＭの上記データをそれぞれ保存する複数のフリップフロップと、
上記複数のフリップフロップに保存されている上記各データを比較して、
一致した場合には、上記データを保持部に保持させるとともに当該データを出力し、
一致しない場合には、上記保持部に保持されている前回の前値データを出力する比較回路部とを備えている。
【０００７】
また、この発明の入出力装置は、
外部から受信したデータをパリティビット付きデータとして保存するＳＲＡＭと、
上記ＳＲＡＭの上記データを保存するフリップフロップと、
上記フリップフロップに保存されている上記データのパリティエラーの有無を検出し、
パリティエラーが無いと判断された場合には、上記データを保持部に保持させるとともに当該データを出力し、
パリティエラーが有りと判断された場合には、上記保持部に保持されている前回の前値データを出力する選択回路部とを備えている。
【０００８】
また、この発明の入出力装置は、
外部から同一のデータをそれぞれ受信する３以上のＳＲＡＭと、上記３以上のＳＲＡＭの上記データをそれぞれ保存する３以上のフリップフロップと、
上記３以上のフリップフロップに保存されている上記各データを比較して、
一番多数一致した上記データを保持部に保持させるとともに当該データを出力し、
全て一致しない場合には、上記保持部に保持されている前回の前値データを出力する比較回路部とを備えている。
【０００９】
また、この発明の入出力装置は、
外部から同一のデータをパリティビット付きデータとして保存する複数のＳＲＡＭと、
上記複数のＳＲＡＭの上記データをそれぞれ保存する複数のフリップフロップと、
上記各フリップフロップに保存されている上記各データのパリティエラーの有無を検出し、
上記各データの内、パリティエラーが無いと判断された上記データを保持部に保持させるとともに当該データを出力し、
全ての上記データにパリティエラーが有りと判断されると、上記保持部に保持されている前回の前値データを出力する選択回路部とを備えている。
【発明の効果】
【００１０】
この発明の入出力装置は、上記のように構成されているため、ＳＲＡＭのソフトエラーによる誤出力を防止することができる。
【図面の簡単な説明】
【００１１】
【図１】この発明の実施の形態１の入出力装置の構成を示す図である。
【図２】この発明の実施の形態２の入出力装置の構成を示す図である。
【図３】この発明の実施の形態３の入出力装置の構成を示す図である。
【図４】この発明の実施の形態４の入出力装置の構成を示す図である。
【発明を実施するための形態】
【００１２】
実施の形態１．
以下、本願発明の実施の形態について説明する。図１はこの発明の実施の形態１における入出力装置の構成を示すとともに各段階におけるＤＯデータの状態を示す図である。図において、プロセスＩＯのデジタル出力装置は、ＰＩＯマスターカード１、中継ユニット２、およびＤＯモジュール３で構成される。ＤＯモジュール３は、中継ユニット２からデータが通信される通信ＬＳＩ４と、データを処理するＣＰＵ５と、ＣＰＵ５からの同一のデータを記憶する２面持ちした複数のＳＲＡＭ６ａ、６ｂと、複数のＳＲＡＭ６ａ、６ｂに記憶された各データをそれぞれ保持する複数のフリップフロップ（ＦＦ）７ａ、７ｂと、複数のフリップフロップ７ａ、７ｂに保持された各データを比較する比較回路部８と、比較回路部８にて選択されたデータを出力する出力部９とにて構成される。
【００１３】
比較回路部８は、複数のフリップフロップ７ａ、７ｂに保持された各データを比較し、一致した場合には、一致したデータを保持部８ａに保持させるとともに当該データを出力部９に出力する。また、一致しない場合には、保持部８ａに保持されている前回の前値データ（前値保持）を出力部９に出力する。また、一致しないことを判断部８ｂに送信し、判断部８ｂは連続して全てのフリップフロップ７ａ、７ｂのデータが一致しなかった場合には、例えばいずれかが故障したなどの異常と判断してＣＰＵ５にデータの出力を停止するように送信する。尚、入出力装置は、複数のＳＲＡＭ６ａ、６ｂ、複数のフリップフロップ７ａ、７ｂ、および比較回路部８にて構成される。
【００１４】
次に上記のように構成された実施の形態１のプロセスＩＯのデジタル出力装置の動作について説明する。尚、各部におけるＤＯデータの状態を「」にて示して説明する。まず、デジタル出力するデータは、ＰＩＯマスターカード１「Ａ」から、中継ユニット２を経由して、ＤＯモジュール３内の通信ＬＳＩ４「Ａ」に送信される。次に、ＤＯモジュール３のＣＰＵ５は、通信ＬＳＩ４から、ＤＯ送信のデータを読み出し、ＣＰＵ５内部に持つＳＲＡＭ６ａ「Ａ」、ＳＲＡＭ６ｂ「Ｂ」の２面に同一のデータを記憶させる。次に、ＳＲＡＭ６ａ、６ｂに記憶されたＤＯ送信のデータを、ＣＰＵ５外部の２面のフリップフロップ７ａ「Ａ」、フリップフロップ７ｂ「Ｂ」にそれぞれ保持させる。
【００１５】
次に、フリップフロップ７ａ、７ｂに保持されたデータを比較回路部８で比較する。そして、フリップフロップ７ａ、７ｂの２面のデータが同一「Ａ＝Ｂ」であれば、保持部８ａに当該データ「Ａ」を保持させる。そしてこれとともに、当該データ「Ａ」を出力部９に送信し、出力部９「Ａ」はデータを出力する。これに対し、フリップフロップ７ａ、７ｂの２面のデータが異なる場合「Ａ≠Ｂ」は、保持部８ａに保持されている前値データ「前値保持」を出力部９に送信し、出力部９は当該データ「前値保持」を出力する。
【００１６】
また、フリップフロップ７ａ、７ｂに保持されたデータが一致しない場合には、この内容が判断部８ｂに送信される。次に、判断部８ｂは、フリップフロップ７ａ、７ｂに保持されたデータが一致しないことが連続して発生していることを判断すると、ＣＰＵ５に異常であることを通知する。次に、ＣＰＵ５は、データの出力動作（ＤＯ動作）を停止する。
【００１７】
上記のように構成された実施の形態１の入出力装置によれば、フリップフロップは、一般的にＳＲＡＭよりも、ビット化けしにくい構造である。よって、デジタル出力モジュール内で、ビット化けを起こしやすいＳＲＡＭは、２面でビット化けを起こしにくいフリップフロップにデータを保持した後、２面持ちしたデータを比較し、同一の場合のみデータ出力するので、放射線等によるＳＲＡＭのビット化けの考慮が不要となり、誤出力することを防止する。
【００１８】
また、比較回路部の判断部は、複数のフリップフロップのデータが一致しない状態が連続すると、異常として判断し、ＣＰＵが出力動作を停止するなど、適切な処置をとることが可能となる。
【００１９】
実施の形態２．
図２はこの発明の実施の形態２における入出力装置の構成を示すとともに各段階におけるＤＯデータの状態を示す図である。図において、上記実施の形態１と同様の部分は同一符号を付して説明を省略する。図２において、ＤＯモジュール３は、このＣＰＵ５からのデータをパリティビット付きデータにて記憶する１つのＳＲＡＭ６ａと、１つのＳＲＡＭ６ａに記憶された各データをそれぞれ保持する１つのフリップフロップ７ａと、フリップフロップ７ａに保持されたデータのパリティエラーの有無を検出する選択回路部１０と、
選択回路部１０にて選択されたデータを出力する出力部９とにて構成される。
【００２０】
選択回路部１０は、フリップフロップ７ａに保持されたデータにおいてパリティエラーが無いと判断された場合には、データを保持部１０ａに保持させるとともに当該データを出力する。また、パリティエラーが有りと判断された場合には、保持部１０ａに保持されている前回の前値データ（前値保持）を出力する。また、パリティエラーが有ることを判断部１０ｂに送信し、判断部１０ｂは連続してパリティエラーが検出された場合には、例えばいずれかが故障したなどの異常と判断してＣＰＵ５にデータの出力を停止するように送信する。尚、入出力装置は、ＳＲＡＭ６ａ、フリップフロップ７ａ、および選択回路部１０にて構成される。
【００２１】
次に上記のように構成された実施の形態２のプロセスＩＯのデジタル出力装置の動作について説明する。尚、各部におけるＤＯデータの状態を「」にて示して説明する。まず、上記実施の形態１と同様に、デジタル出力するデータは送信され、ＤＯモジュール３のＣＰＵ５は、通信ＬＳＩ４から、ＤＯ送信のデータを読み出し、ＣＰＵ５内部に持つＳＲＡＭ６ａ「Ａ」にパリティビット付きデータとして記憶させる。次に、ＳＲＡＭ６ａに記憶されたＤＯ送信のデータを、ＣＰＵ５外部のフリップフロップ７ａ「Ａ」に保持させる。
【００２２】
次に、フリップフロップ７ａに保持されたデータのパリティエラーを選択回路部１０で検出する。そして、フリップフロップ７ａのデータ「Ａ」がパリティエラーなしであれば、保持部８ａに当該データ「Ａ」を保持させる。そしてこれとともに、当該データ「Ａ」を出力部９に送信し、出力部９「Ａ」はデータを出力する。これに対し、フリップフロップ７ａのデータがパリティエラー発生と判断すれば、保持部８ａに保持されている前値データ「前値保持」を出力部９に送信し、出力部９は当該データ「前値保持」を出力する。
【００２３】
また、フリップフロップ７ａのデータがパリティエラー有りと判断された場合には、この内容が判断部１０ｂに送信される。次に、判断部１０ｂは、フリップフロップ７ａに保持されたデータがパリティエラー有りと判断されることが連続して発生していることを判断すると、ＣＰＵ５に異常であることを通知する。次に、ＣＰＵ５は、データの出力動作（ＤＯ動作）を停止する。
【００２４】
上記のように構成された実施の形態２の入出力装置によれば、デジタル出力モジュール内で、ビット化けを起こしやすいＳＲＡＭは、ビット化けを起こしにくいフリップフロップにデータを保持した後、パリティエラーを検出して、パリティエラーなしの場合のみデータ出力するので、放射線等によるＳＲＡＭのビット化けの考慮が不要となり、誤出力することを防止する。
【００２５】
また、選択回路部の判断部は、フリップフロップのデータのパリティエラー有りの状態が連続すると、異常として判断し、ＣＰＵが出力動作を停止するなど、適切な処置をとることが可能となる。
【００２６】
実施の形態３．
図３はこの発明の実施の形態３における入出力装置の構成を示す図である。図において、上記各実施の形態と同様の部分は同一符号を付して説明を省略する。上記実施の形態１では、ＳＲＡＭ６ａ、６ｂを２面持ちする場合について述べたが、図３に示すように、本実施の形態３においては、ＳＲＡＭ６ｃと、このＳＲＡＭ６ｃのデータを保存するフリップフロップ７ｃを追加する。このことにより、比較回路部８は、３面のデータの多数決にて出力データを決定するものである。尚、入出力装置は、複数のＳＲＡＭ６ａ、６ｂ、６ｃ、複数のフリップフロップ７ａ、７ｂ、７ｃおよび比較回路部８にて構成される。
【００２７】
次に上記のように構成された実施の形態３のプロセスＩＯのデジタル出力装置の動作について説明する。尚、各部におけるＤＯデータの状態を「」にて示して説明する。まず、上記実施の形態１と同様に、ＤＯモジュール３のＣＰＵ５は、通信ＬＳＩ４から、ＤＯ送信のデータを読み出し、ＣＰＵ５内部に持つＳＲＡＭ６ａ「Ａ」、ＳＲＡＭ６ｂ「Ｂ」、ＳＲＡＭ６ｃ「Ｃ」の３面に同一のデータを記憶させる。次に、ＳＲＡＭ６ａ、６ｂ、６ｃに記憶されたＤＯ送信のデータを、ＣＰＵ５外部の３面のフリップフロップ７ａ「Ａ」、フリップフロップ７ｂ「Ｂ」、フリップフロップ７ｃ「Ｃ」にそれぞれ保持させる。
【００２８】
次に、フリップフロップ７ａ、７ｂ、７ｃに保持されたデータを比較回路部８で比較する。そして、フリップフロップ７ａ、７ｂ、７ｃの３面のデータが同一「Ａ＝Ｂ＝Ｃ」、または、２面データが同一「Ａ＝Ｂ≠Ｃ」、「Ａ＝Ｃ≠Ｂ」であれば、一番多数一致したデータに応じて、保持部８ａに当該データ「Ａ」を保持させる。そしてこれとともに、当該データ「Ａ」を出力部９に送信し、出力部９「Ａ」はデータを出力する。また、フリップフロップ７ａ、７ｂ、７ｃの２面のデータが同一「Ａ≠Ｂ＝Ｃ」であれば、一番多数一致したデータに応じて、保持部８ａに当該データ「Ｂ」を保持させる。そしてこれとともに、当該データ「Ｂ」を出力部９に送信し、出力部９「Ｂ」はデータを出力する。これに対し、フリップフロップ７ａ、７ｂ、７ｃの３面のデータが異なる場合「Ａ≠Ｂ≠Ｃ」は、保持部８ａに保持されている前値データ「前値保持」を出力部９に送信し、出力部９は当該データ「前値保持」を出力する。尚、判断部８ｂについては上記実施の形態１と同様に動作する。
【００２９】
上記のように構成された実施の形態３の入出力装置によれば、上記実施の形態１と同様の効果を奏するとともに、３面のデータの内、２面が正しい値を保持できれば、正しいデータが出力できるので、データを２面持ちするより確実に誤ったデータを出力することが防止できる。尚、本実施の形態３においては、３面の場合について説明したが、これに限られることは無く、３面以上であれば、本実施の形態３と同様に行うことができ、同様の効果を奏することができる。
【００３０】
実施の形態４．
図４はこの発明の実施の形態４における入出力装置の構成を示す図である。図において、上記各実施の形態と同様の部分は同一符号を付して説明を省略する。上記実施の形態２では、パリティビット付きデータを保存する場合、１面にて行う場合を示したが、本実施の形態４においては、パリティビット付きデータを保存するＳＲＡＭ６ａ、６ｂを２面持ちする場合について説明する。
【００３１】
次に上記のように構成された実施の形態４のプロセスＩＯのデジタル出力装置の動作について説明する。尚、各部におけるＤＯデータの状態を「」にて示して説明する。まず、上記各実施の形態と同様に、ＤＯモジュール３のＣＰＵ５は、ＣＰＵ５内部に持つＳＲＡＭ６ａ「Ａ」、ＳＲＡＭ６ｂ「Ｂ」の２面に同一のパリティビット付きデータを記憶させる。次に、ＳＲＡＭ６ａ、６ｂに記憶されたＤＯ送信のデータを、ＣＰＵ５外部のフリップフロップ７ａ「Ａ」、フリップフロップ７ｂ「Ｂ」に保持させる。次に、フリップフロップ７ａ、７ｂに保持されたデータのパリティエラーを選択回路部１０で検出する。
【００３２】
そして、フリップフロップ７ａ、７ｂのデータにおいて、データ「Ａ」がパリティエラーなしまたは「Ａ」「Ｂ」がパリティエラーなしであれば、保持部８ａに当該データ「Ａ」を保持させる。そしてこれとともに、当該データ「Ａ」を出力部９に送信し、出力部９「Ａ」はデータを出力する。また、フリップフロップ７ａのデータ「Ａ」がパリティエラー有りで、フリップフロップ７ｂのデータ「Ｂ」がパリティエラーなしであれば、保持部８ａに当該データ「Ｂ」を保持させる。そしてこれとともに、当該データ「Ｂ」を出力部９に送信し、出力部９「Ｂ」はデータを出力する。これに対し、フリップフロップ７ａ、７ｂのデータのいずれもがパリティエラー発生と判断すれば、保持部８ａに保持されている前値データ「前値保持」を出力部９に送信し、出力部９は当該データ「前値保持」を出力する。尚、判断部８ｂについては上記実施の形態２と同様に動作する。
【００３３】
上記のように構成された実施の形態４の入出力装置によれば、上記実施の形態２と同様の効果を奏するとともに、フリップフロップを２面にて保存しているため、パリティエラーを検出しなかった方のデータを選択することにより、データを１面持ちするより確実に誤ったデータを出力することが防止できる。尚、本実施の形態４においては、２面の場合について説明したが、これに限られることは無く、３面以上であっても、本実施の形態４と同様に行うことができ、同様の効果を奏することができる。
【００３４】
尚、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００３５】
６ａ，６ｂ，６ｃ  ＳＲＡＭ、７ａ，７ｂ，７ｃ  フリップフロップ、
８  比較回路部、８ａ，１０ａ  保持部、８ｂ，１０ｂ  判断部、１０  選択回路部。
【図１】
2014137660.tif 000003
【図２】
2014137660.tif 000004
【図３】
2014137660.tif 000005
【図４】
2014137660.tif 000006