(57)【要約】      （修正有）【課題】統合ＭＩＳＨＦＥＴおよびＨＦＥＴまたは他のショットキー構造を有する半導体デバイスを提供する。【解決手段】半導体デバイス１００は、ヘテロ構造を有する基板１０２と、基板１０２によって支持されている第１の誘電体層１２８および第２の誘電体層１３０と、ゲート１２４と、電極１２０とを備える。第２の誘電体層１３０は第１の誘電体層１２８と基板１０２との間に配置される。ゲート１２４は基板１０２によって支持され、第１の誘電体層１２８の第１の開口１３６に配置され、チャネルを通じて流れる電流を制御するように該ゲート１２４に対してバイアス電圧が印加される。第２の誘電体層１３０は該ゲート１２４と基板１０２との間に配置される。電極１２０は基板１０２によって支持されており、第１の誘電体層１２８および第２の誘電体層１３０の第２の開口１３２に配置され、半導体基板とのショットキー接合部を確立するように構成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体デバイスであって、
動作中にチャネルの形成をサポートするように構成されているヘテロ構造を有する基板と、
前記基板によって支持されている第１の誘電体層および第２の誘電体層であって、該第２の誘電体層は該第１の誘電体層と前記基板との間に配置されている、第１の誘電体層および第２の誘電体層と、
前記基板によって支持されるとともに、前記第１の誘電体層における第１の開口に配置されているゲートであって、動作中、前記チャネルを通じて流れる電流を制御するように該ゲートに対してバイアス電圧が印加され、前記第２の誘電体層は該ゲートと前記基板との間に配置される、ゲートと、
前記基板によって支持されている電極であって、前記第１の誘電体層および前記第２の誘電体層における第２の開口に配置されており、前記基板とのショットキー接合部を確立するように構成されている、電極とを備える、半導体デバイス。
【請求項２】
前記基板によって支持されており、前記第１の誘電体層および第２の誘電体層における第３の開口に配置されており、前記基板とのオーミック接点を形成するように構成されており、前記ゲートを有する金属−絶縁体−半導体ヘテロ接合電界効果トランジスタ（ＭＩＳＨＦＥＴ）構造の電流電極を形成するように前記ゲートから離間されている、さらなる電極をさらに備える、請求項１に記載の半導体デバイス。
【請求項３】
前記基板によって支持されており、前記電極から離間され、前記ショットキー接合部を有するヘテロ接合電界効果トランジスタ（ＨＦＥＴ）構造を形成するように構成されている第１の電流電極対と、
前記基板によって支持されており、前記ゲートから離間され、前記ゲートを有する金属−絶縁体−半導体ＨＦＥＴ（ＭＩＳＨＦＥＴ）構造を形成するように構成されている第２の電流電極対と、をさらに備える、請求項１に記載の半導体デバイス。
【請求項４】
前記ＨＦＥＴ構造およびＭＩＳＨＦＥＴ構造は、カスコード構成により、またはドハティ電力増幅器回路により、互いに結合されている、請求項３に記載の半導体デバイス。
【請求項５】
前記基板によって支持されており、前記電極および前記ゲートを有するマルチゲート電界効果トランジスタ（ＦＥＴ）構造を形成するように前記ショットキー接合部および前記ゲートから側方において外向きに離間されている第１の電流電極および第２の電流電極をさらに備える、請求項１に記載の半導体デバイス。
【請求項６】
前記基板における電流領域であって、前記マルチゲートＦＥＴ構造のＦＥＴ構造によって共有されており、電極を有さず、前記ショットキー接合部と前記ゲートとの間に配置されている電流領域をさらに備える、請求項５に記載の半導体デバイス。
【請求項７】
前記マルチゲートＦＥＴ構造は二重ゲートＦＥＴカスコード増幅器として構成されている、請求項５に記載の半導体デバイス。
【請求項８】
前記基板によって支持されるとともに、前記ゲートから離間されている電流電極であって、該電流電極と、前記ゲートと、前記基板における第１の電流領域および第２の電流領域とを有する金属−絶縁体−半導体ヘテロ接合電界効果トランジスタ（ＭＩＳＨＦＥＴ）構造を形成するように構成されている電流電極をさらに備え、
前記電流電極は前記第１の誘電体層および第２の誘電体層の第３の開口に配置されており、前記第１の電流領域とのオーミック接点を形成するように構成されており、
前記ショットキー接合部は前記ゲートおよび前記電流電極から離間されており、前記第２の電流領域とのショットキーダイオードを形成するように構成されている、請求項１に記載の半導体デバイス。
【請求項９】
前記第２の誘電体層は、前記第１の誘電体層のエッチャントが前記基板の表面に達するのを阻害するためのエッチ選択性を有する材料を備える、請求項１に記載の半導体デバイス。
【請求項１０】
前記第２の誘電体層はフッ素ドープ酸化アルミニウムを備える、請求項１に記載の半導体デバイス。
【請求項１１】
電子装置であって、
動作中にチャネルの形成をサポートするように構成されているヘテロ構造を有する基板と、
前記基板によって支持されている第１の誘電体層および第２の誘電体層であって、該第２の誘電体層は該第１の誘電体層と前記基板との間に配置されている、第１の誘電体層および第２の誘電体層と、
前記基板によって支持されるとともに、前記第１の誘電体層における第１の開口に配置されているゲートであって、動作中、前記チャネルを通じて流れる電流を制御するように該ゲートに対してバイアス電圧が印加される金属−絶縁体−半導体ヘテロ接合電界効果トランジスタ（ＭＩＳＨＦＥＴ）構成に配置されており、前記第２の誘電体層は該ゲートと前記基板との間に配置されている、ゲートと、
前記基板によって支持されている電極であって、前記第１の誘電体層および前記第２の誘電体層における第２の開口に配置されており、前記基板とのショットキー接合部を確立するように構成されている、電極とを備える、電子装置。
【請求項１２】
前記基板によって支持されており、前記電極から離間され、前記ショットキー接合部を有するヘテロ接合電界効果トランジスタ（ＨＦＥＴ）構造を形成するように構成されている第１の電流電極対と、
前記基板によって支持されており、前記ゲートから離間され、前記ＭＩＳＨＦＥＴ構成のＭＩＳＨＦＥＴ構造を形成するように構成されている第２の電流電極対であって、前記ＭＩＳＨＦＥＴ構造は前記ゲートを有する、第２の電流電極対と、をさらに備える、請求項１１に記載の電子装置。
【請求項１３】
前記ＨＦＥＴ構造およびＭＩＳＨＦＥＴ構造は、カスコード構成により、またはドハティ電力増幅器を形成するように、互いに結合されている、請求項１２に記載の電子装置。
【請求項１４】
前記基板によって支持されており、前記電極および前記ゲートを有する前記ＭＩＳＨＦＥＴ構成のマルチゲート電界効果トランジスタ（ＦＥＴ）構造を形成するように前記ショットキー接合部および前記ゲートから側方において外向きに離間されている第１の電流電極および第２の電流電極をさらに備える、請求項１１に記載の電子装置。
【請求項１５】
前記基板によって支持されており、前記ゲートから離間され、前記ＭＩＳＨＦＥＴ構成のＭＩＳＨＦＥＴ構造を形成するように構成されている電流電極をさらに備え、前記ＭＩＳＨＦＥＴ構造は、前記ゲート、前記電流電極、ならびに前記基板における第１の電流領域および第２の電流領域を備え、
前記電流電極は前記第１の誘電体層および第２の誘電体層の第３の開口に配置されており、前記第１の電流領域とのオーミック接点を形成するように構成されており、
前記ショットキー接合部は前記ゲートおよび前記電流電極から離間されており、前記第２の電流領域とのショットキーダイオードを形成するように構成されている、請求項１１に記載の電子装置。
【請求項１６】
半導体デバイスを作製する方法であって、
ヘテロ構造を有する基板の表面上にエッチストップ誘電体層を堆積するステップと、
前記エッチストップ誘電体層上に安定化層を堆積するステップと、
前記安定化層をドライエッチングすることによって第１の開口を形成するステップと、
ウェットエッチングによって前記第１の開口のエッチストップ誘電体層を除去するステップと、
前記第１の開口に第１の金属層を堆積するステップであって、該第１の金属層は前記基板の前記ヘテロ構造とのショットキー接合部を確立するように構成されている、堆積するステップと、
前記安定化層をドライエッチングすることによって第２の開口を形成するステップと、
前記第２の開口に第２の金属層を堆積するステップであって、前記エッチストップ誘電体層は、金属−絶縁体−半導体ヘテロ接合電界効果トランジスタ（ＭＩＳＨＦＥＴ）ゲートを形成するように前記第２の金属層と前記基板との間に配置されている、堆積するステップとを備える、方法。
【請求項１７】
前記安定化層をドライエッチングすることによってオーミック接点開口を形成するステップと、
ウェットエッチングによって前記オーミック接点開口の前記エッチストップ誘電体層を除去するステップと、
前記ＭＩＳＨＦＥＴゲートを有するＭＩＳＨＦＥＴ構造の電流電極を形成するステップであって、該電流電極は前記オーミック接点開口に配置されて前記ヘテロ構造とのオーミック接点を確立する、形成するステップとをさらに備える、請求項１６に記載の方法。
【請求項１８】
前記第２の金属層を堆積するステップは、前記第１の開口の前記第１の金属層を遮蔽するように構成された電界板を形成するように前記第２の開口から離間されている領域に前記第２の金属層を堆積するステップを備える、請求項１６に記載の方法。
【請求項１９】
前記エッチストップ誘電体層にフッ素をドープするステップをさらに備える、請求項１６に記載の方法。
【請求項２０】
前記基板はベース基板、ならびに、該ベース基板上にエピタキシャル成長された第１のＩＩＩ族窒化物半導体層および第２のＩＩＩ族窒化物半導体層を含み、
前記安定化層は低圧化学気相成長（ＬＰＣＶＤ）窒化ケイ素を備え、
前記エッチストップ誘電体層は酸化アルミニウムを備える、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体デバイスに関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）高電子移動度トランジスタ（ＨＥＭＴ）デバイスは、高い絶縁破壊電圧および高いカットオフ周波数を有する。従って、そうしたデバイスは、高電力で高効率の増幅器、ならびに高周波通信および他の高周波用途のための他のデバイスにおいて有用である。ＨＥＭＴデバイスは、トランジスタがヘテロ接合に由来していることに関連してヘテロ接合電界効果トランジスタ（ＨＦＥＴ）デバイスとしても既知である。
【０００３】
ＧａＮは破壊電界強度が高く、ＡｌＧａＮ／ＧａＮヘテロ接合は電子シート密度が高いため、ＡｌＧａＮ／ＧａＮヘテロ構造は、高速スイッチングが可能であり、高い絶縁破壊電圧を呈する。ＧａＮの広い３．４ｅＶバンドギャップから、高い破壊電界強度および高い電子シート密度が生じる。このバンドギャップは、Ｓｉ（１ｅＶバンドギャップ）およびＧａＡｓ（１．６ｅＶバンドギャップ）等、他の半導体材料のバンドギャップよりもはるかに広い。従って、そうしたＧａＮヘテロ構造は、高効率動作を必要とするデバイスに使用されることが多い。
【０００４】
ＧａＮ  ＨＥＭＴデバイスには、漏れ（リーク）電流、ならびに電流崩壊および静止電流ドリフト等のトラップ関連現象の問題がある。ＧａＮ  ＨＥＭＴデバイスは、デバイスのＡｌＧａＮバリア層に欠陥が形成されると劣化するおそれがある。欠陥は、電子の漏れ経路をもたらし、ゲートのショットキーバリア（障壁）の高さを実質的に低くする。電流崩壊は、周波数分散現象であり、表面およびバッファトラップから生じる場合がある。
【０００５】
ゲート端部における電界を低減するために電界板が使用されている。その領域における電界の低減によって、デバイス劣化および電流崩壊の問題に対処することができる。ゲート端部における電界を低減し、表面モルフォロジを改善するためにＧａＮキャップも使用されている。電流スランプに対処するために表面トラップの影響を低減するために、窒化ケイ素被膜も使用されている。これらの努力にもかかわらず、ゲート漏れは、ショットキーゲートを有するＡｌＧａＮ／ＧａＮ  ＨＦＥＴデバイスにとって問題のままである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２００７／０２４１４１９号明細書
【特許文献２】米国特許出願第１３／５３３６１０号明細書
【特許文献３】米国特許出願第１３／５３３，６５１号明細書
【特許文献４】米国特許出願公開第２０１２／０１７５７７７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
統合ＭＩＳＨＦＥＴおよびＨＦＥＴまたは他のショットキー構造を有する半導体デバイスが説明される。表面の安定化層（パッシベーション層）の選択的エッチングによって統合ＭＩＳＨＦＥＴおよびショットキー構造を有する半導体デバイスを作製する方法も説明される。
【課題を解決するための手段】
【０００８】
開示される方法およびデバイスは、ＭＩＳＨＦＥＴおよびショットキー構造が単一の集積回路（ＩＣ）チップ上で利用可能になることを可能にしてもよい。たとえば、複数の安定化層が、ＭＩＳＨＦＥＴおよびショットキー構造が同じ作製プロセスフローを使用して実現されることを可能にしてもよい。
【０００９】
ＭＩＳＨＦＥＴおよびショットキー構造は別個のトランジスタデバイス（たとえば、互いから独立して動作するデバイス）として、または単一のトランジスタデバイス（たとえば、ＭＩＳＨＦＥＴおよびショットキー構造が、依存または協調動作のために互いに隣接して配置されている）として構成されてもよい。別個のトランジスタデバイスは、カスコード増幅器構成、ドハティ電力増幅器回路、または他の構成および配列により配置されてもよい。カスコード増幅器は、二重（デュアル）ゲート構成を有する単一のトランジスタデバイスに構成されるＭＩＳＨＦＥＴおよびショットキー構造によっても実現されてもよい。開示される実施形態は、他のマルチゲートデバイスの作製をサポートしてもよい。また他の単一のトランジスタの実施形態において、開示されるデバイスは、たとえば、ソース／ドレインまたは電流電極におけるショットキー接合による統合ショットキーダイオードを有するＭＩＳＨＦＥＴ構造を含んでもよい。開示される実施形態のそうした統合は、高周波数ならびに他の能力および特徴を有するＭＩＳＨＦＥＴデバイスの漏れが低いという利点を提供することができる。
【００１０】
ＭＩＳＨＦＥＴおよびショットキー構造は、追加のマスクを必要とすることなくプロセスフロー（たとえば、ＧａＮ  ＨＦＥＴプロセスフロー）において共通の基板上に作製されてもよい。プロセスフローは、ＧａＮ  ＨＦＥＴデバイスを作製するように構成されてもよく、酸化アルミニウム等のエッチストップ誘電体層が、窒化ケイ素等の誘電体安定化層の前に堆積される。これらの安定化層は、構造、デバイスまたはその両方のためのオーミック接点を形成するようにパターニングされてもよい。その後、ショットキーゲートまたは他のショットキー接合部のための開口が、窒化ケイ素に対してエッチストップ誘電体層上で終端するように構成されているドライエッチング手順（たとえば、ＳＦ６等のフッ素ベースの化学種）を使用して形成されてもよい。その後、エッチストップ層が開口においてウェットエッチング手順によって除去されてもよく、それによって、ドライエッチング手順によって発生する場合がある表面の損傷が回避される。その後、１つ以上の金属層が開口に堆積されて、ショットキーコンタクトが形成される。下記に説明するように、ＭＩＳＨＦＥＴ構造のゲート開口を形成するために別のドライエッチング手順が実施される。ドライエッチング手順はここでも、ＭＩＳＨＦＥＴゲートを形成するために別の金属層がゲート開口に堆積され得るように、エッチストップ誘電体層において終端する。
【００１１】
下記はＡｌＧａＮ／ＧａＮヘテロ構造およびデバイスに関連して説明するが、開示されるデバイスおよび方法の選択的エッチングは、他のデバイスおよび構造に関連して使用するのにもよく適している。たとえば、開示されるデバイスは、他のタイプのＩＩＩ族窒化物半導体材料（たとえば、ＩｎＡｌＮおよびＩｎＧａＮ）を含む、広範な半導体材料を利用してもよい。開示されるデバイスはまた、ＩＩＩ族窒化物半導体には限定されず、代わりに、非窒化物ベースの化合物半導体（たとえば、ＧａＡｓ）およびＩＩ族〜ＶＩ族半導体材料等、他の化合物半導体材料を含んでもよい。
【００１２】
開示されるデバイスはまた、ＨＦＥＴ構造またはデバイス構成を有するデバイスには限定されない。たとえば、統合ショットキー接合部を有するＭＩＳＨＦＥＴデバイスに関連して、開示されるデバイスおよび方法の１つ以上の態様が適用されてもよい。下記に説明するように、ショットキー接合部は、ショットキー接合部（たとえば、オーミック接点ではなく）を有するソース／ドレインまたは電流電極としてのＭＩＳＨＦＥＴ構造と統合されてもよい。従って、開示されるデバイスは、統合が、複数のトランジスタ構造またはデバイスを互いに結合すること、または、他の様態で、異なるトランジスタ技術をそれぞれのトランジスタ構造またはデバイスにおいて展開することを含む半導体デバイスまたは電子装置に限定されない。
【００１３】
開示されるデバイスはまた、高電圧用途またはコンテキスト等、特定の増幅器のコンテキストを対象とするデバイス構成、回路配列、または電子装置には限定されない。開示されるデバイスは、本明細書に記載の高周波数、電力スイッチング、および他の用途以外のコンテキストまたは用途に使用されてもよい。
【図面の簡単な説明】
【００１４】
【図１】一実施形態に応じて統合されている金属−絶縁体−半導体ＨＦＥＴ（ＭＩＳＨＦＥＴ）構造およびＨＦＥＴ構造を有する例示的な半導体デバイスの概略断面図。
【図２】図１の半導体デバイスのＭＩＳＨＦＥＴ構造およびＨＦＥＴ構造が一実施形態に応じて組み込まれている増幅器回路構成を有する例示的な電子装置の回路図。
【図３】一実施形態に応じて統合されているＭＩＳＨＦＥＴ構造およびＨＦＥＴ構造を有する別の例示的な半導体デバイスの概略断面図。
【図４】図２の半導体デバイスのＭＩＳＨＦＥＴ構造およびＨＦＥＴ構造が一実施形態に応じて組み込まれているカスコード回路構成を有する例示的な電子装置の回路図。
【図５】一実施形態に応じて統合されているＭＩＳＨＦＥＴ構造およびショットキーダイオード構造を有する例示的な半導体デバイスの概略断面図。
【図６】図５の半導体デバイスの回路図。
【図７】一実施形態に応じた統合ＭＩＳＨＦＥＴ構造およびＨＦＥＴ（または他のショットキー接合ベースの）構造を有する半導体デバイスを作製する例示的な方法を示すためのプロセスフロー図および対応する概略断面図。
【発明を実施するための形態】
【００１５】
構成要素および図面は必ずしも原寸に比例しておらず、代わりに本発明の原理を示すことに重点が置かれている。さらに、図面において、同様の参照符号は種々の図全体を通じて対応する部分を示している。
【００１６】
図１は、一実施形態に応じて統合されているＨＦＥＴ構造１５０およびＭＩＳＨＦＥＴ構造１５２を有する例示的な半導体デバイス１００の概略断面図である。この例において、ＨＦＥＴ構造１５０およびＭＩＳＨＦＥＴ構造１５２は、別個のまたは明確に異なる半導体デバイス（たとえば、エピタキシャルＧａＮトランジスタデバイス）として構成される。ＨＦＥＴ構造１５０およびＭＩＳＨＦＥＴ構造１５２は、ベース基板１０４上にヘテロ接合構造またはヘテロ構造を有する共通の半導体基板１０２の中、その上またはその両方に形成される。この例において、ベース基板１０４はＳｉＣを含む。ベース基板１０４は、サファイア、Ｓｉ、ＧａＮ、ＡｌＮ、ダイヤモンド、ポリＳｉＣ、絶縁体上ＳｉＣ、シリコン・オン・インシュレータ、および他の実質的に絶縁性の材料等、代替的なまたは追加の材料を含んでもよい。半導体デバイス１００は、単一の集積回路（ＩＣ）チップに統合される任意の数のＨＦＥＴまたは他の半導体デバイスを含んでもよい。そうしたデバイスが互いに統合される様式、および度合いは、本明細書に記載の例示的な実施形態に関連して示すように、変化してもよい。
【００１７】
半導体基板１０２は、ベース基板１０４によって支持されるいくつかの半導体層を含む。半導体層は、動作中、ＨＦＥＴ構造１５０およびＭＩＳＨＦＥＴ構造１５２に１つ以上のチャネルを形成するのをサポートするためにヘテロ構造配列において構成される。この実施形態において、動作中、それぞれのチャネルはＨＦＥＴ構造１５０およびＭＩＳＨＦＥＴ構造１５２に形成される。半導体層の各々は、ＩＩＩ族窒化物半導体エピタキシャル層であってもよい。他の実施形態において、半導体層の１つ以上はエピタキシャル成長されない。この例において、バッファ／チャネル層１０６が、ベース基板１０４上に成長され、下記に説明するように、応力誘起極性化によってトランジスタ１００のチャネルを確立するように構成される。バッファ／チャネル層１０６の底部またはバッファ部分１０５は、バッファ部分１０５を高抵抗性にするために、非ドープ（または意図的にはドープされていない）ＧａＮ、または、約１０１７〜約１０１９ｃｍ−３のレベルでＣまたはＦｅ等のｐ型ドーパントをドープされたＧａＮを含んでもよい。底部１０５がドープされる実施形態において、ドーパントは、エピタキシャル成長の最初の０．１〜１μｍの間に意図的に包含されてもよい。成長中に存在する「記憶効果」に起因するドーピングが包含される可能性があるが、その後、後続の非ドープ材料が成長されてもよい。代替的に、バッファ／チャネル層１０６のバッファ部分１０５はＡｌＸＧａ１−ＸＮを含んでもよく、Ａｌモル分数Ｘは０．０３〜０．０６である。バッファ部分１０５の厚さは約０．２〜約５マイクロメートル（ミクロン）であってもよい。ＡｌＸＧａ１−ＸＮはドープされてもよいし、ドープされなくてもよい。バッファ／チャネル層１０６の上側またはチャネル部分１０７は、概して、ＧａＮまたはＩｎＸＧａ１−ＸＮ（Ｘは０〜１）等、バリア層１０８（たとえば、ＡｌＧａＮ）に対してドープされていない、バンドギャップがより低い材料であってもよい。チャネル部分１０７は、Ａｌ含有合金または高レベルのドーパントを避けることによって合金および不純物散乱の量を最小限に抑えることによって、最適な電子伝達およびデバイス速度のために最適化されてもよい。チャネル部分１０７は、約０．０１〜約１マイクロメートルの厚さを有してもよい。
【００１８】
ＡｌＧａＮバリア層１０８は、バッファ／チャネル層１０６とひと続きになってその上に配置されており、ＧａＮキャップ層１１０はバリア層１０８上に配置されてそれに隣接している。ＡｌＧａＮバリア層１０８は、約３ナノメートル（約３０オングストローム）〜約４０ナノメートル（約４００オングストローム）の厚さ、または約７ナノメートル（約７０オングストローム）〜約２５ナノメートル（約２５０オングストローム）の範囲内の厚さを有してもよい。キャップ層１１０は半導体基板１０２の表面１１２を形成し、約１ナノメートル（約１０オングストローム）〜約５ナノメートル（約５０オングストローム）の厚さを有してもよい。バッファ／チャネル層１０６、バリア層１０８、およびキャップ層１１０のうちの１つ以上は、ドープされてもよく、ドープされなくてもよく、または意図的でなくドープされてもよい。
【００１９】
ＡｌＧａＮ層およびＧａＮ層をエピタキシャル成長させる結果としてもたらされる応力誘起極性化によって、層１０６と１０８との間の界面に２次元電子ガスが生じる。２次元電子ガスは、動作中の伝導のためにヘテロ構造における電荷担体をもたらす。ＧａＮキャップ層１１０は、後続の処理ステップ中に層１０６および１０８の保護を提供することができ、ゲート漏れを減少させるように構成されてもよい。
【００２０】
ヘテロ構造のチャネル層１０６、バリア層１０８、およびキャップ層１１０のうちの１つ以上に他の半導体材料が使用されてもよい。いくつかの場合において、他のＩＩＩ族窒化物半導体材料が使用される。そうした材料は、他の二元、三元、四元化合物を含んでもよい。たとえば、バリア層１０８のバンドギャップよりも小さいバンドギャップ、および、バリア層１０８よりも高い電子親和力を有するＩｎＧａＮ等の他の材料がチャネル層１０６に使用されてもよい。また、ＩｎＸＡｌ１−ＸＮ、Ｘは（必須ではないが）バッファ／チャネル層１０６のチャネル部分１０７との格子整合を達成するように選択されてもよく、バリア層１０８に使用されてもよい。層１０６、１０８、１１０のうちの１つ以上は、複合層であってもよい。
【００２１】
他の実施形態において、追加の半導体層がヘテロ構造配列に組み込まれてもよい。たとえば、バッファ、核形成、および遷移半導体層のうちの１つ以上が半導体基板１０２のヘテロ構造に含まれてもよい。たとえば、ＡｌＮバリア間層がバリア層１０８とバッファ／チャネル層１０６との間に使用されてもよい。
【００２２】
それぞれＨＦＥＴ構造１５０およびＭＩＳＨＦＥＴ構造１５２のための活性領域１１６、１１８を半導体基板１０２の表面１１２に沿って形成するために、いくつかの分離領域１１４が半導体基板１０２に形成される。この例において、活性領域１１６、１１８の内側境界を形成するためにＨＦＥＴ構造１５０とＭＩＳＨＦＥＴ構造１５２との間に分離領域１１４のうちの１つが配置され、一方で２つの他の分離領域１１４が活性領域１１６、１１８の外側境界を形成する。
【００２３】
分離領域１１４は、半導体基板１０２のエピタキシャル層、他の半導体層またはその両方に損傷を与えるように構成された注入手順によって形成されてもよい。この実施形態において、注入手順は、１つ以上の安定化層（後述）が半導体基板１０２の表面１１２上に堆積された後に実行される。分離領域の作製は変化してもよい。たとえば、注入手順は表面１１２の安定化の前に実行されてもよい。分離領域１１４の構成も変化してもよい。たとえば、分離領域１１４は、１つ以上の誘電体材料を充填された分離トレンチとして構成されてもよい。代替的な実施形態において、トランジスタデバイス１００の活性領域１１６は、ベース基板１０４によって支持されておりヘテロ接合活性領域を形成するように構成されているメサエッチ構造によって形成される。従って、半導体基板１０２は、そうしたメサエッチ構造および他の半導体構造を含んでもよい。いくつかのアライメントマーク（図示せず）が活性領域１１６、１１８の外で表面１１２に沿って形成されてもよい。
【００２４】
ＨＦＥＴ構造１５０は、活性領域１１６のバッファ／チャネル層１０６を通じて流れる電流を制御するための、半導体基板１０２によって支持されているゲート１２０を含む。ゲート１２０は、キャップ層１１０上に配置されており、半導体基板１０２のヘテロ構造とのショットキー接合またはコンタクトを確立するように構成されている電極を含む。Ｎｉ、Ｐｔ、ＮｉＳｉｘ、Ｃｕ、Ｐｄ、Ｃｒ、Ｗ等のうちの１つ以上等のさまざまな材料がゲート１２０のショットキーコンタクトを形成するのに使用されてもよい。ゲート１２０は、図示のように垂直に方向づけられたステム部分を有するＴ字形であってもよい。他の実施形態において、ゲートは、ＡｌＧａＮバリア層またはＡｌＧａＮバリア層１０８とバッファ／チャネル層１０６との間のＡｌＮバリア間層上の凹状遮断部であってもよい。
【００２５】
「電極」という用語は、本明細書においては、半導体基板１０２によって支持されるとともに、隣接する半導体基板１０２の領域（たとえば、電流領域）を通じて流れる電流をサポートするように構成されている層または構造を含む、任意の導体、導電層、または導電性構造を含むように使用される。電極の導体または他の層もしくは構造は、ＦＥＴデバイスのソース端子、ドレイン端子、またはゲート端子、またはショットキーダイオード等のダイオードの端子等、半導体デバイスの端子または接点を含むかまたは確立してもよい。
【００２６】
ＨＦＥＴ構造１５０は、活性領域１１６において半導体基板１０２によって支持されている一対の電極１２２をさらに含む。ゲート１２０は、側方（横方向）において一対の電極１２２の間に配置されている。電極１２２同士は、ＨＦＥＴ構造１５０の端子（たとえば、ソースおよびドレイン端子）を形成するように互いから離間されており、ゲート１２０に適切なゲート制御電圧が印加されることによってチャネルが形成されると、それらの端子の間を通じて電流が流れる。電極１２２は、半導体基板１０２のヘテロ構造とのオーミック接点を確立するように構成されている。この例において、電極１２２は半導体基板１０２の表面１１２上に配置されており、従ってキャップ層１１０上に堆積されている。他の実施形態において、オーミック接点１２２は半導体基板１０２における凹み（リセス）の中に形成され、その場合、オーミック接点は、たとえば、バリア層１０８上に堆積されてもよい。１つ以上の層に配置されているさまざまな１つ以上の金属材料が、電極１２２を形成してオーミック接点を確立するのに使用されてもよい。
【００２７】
ＭＩＳＨＦＥＴ構造１５２は、活性領域１１８のバッファ／チャネル層１０６を通じて流れる電流を制御するための、半導体基板１０２によって支持されているゲート１２４を含む。ゲート１２４は、半導体基板１０２の表面１１２において金属−絶縁体ゲート構成において配置されている。従って、ＭＩＳＨＦＥＴ構造１５２の構成要素は、ＭＩＳＨＦＥＴデバイスとして構成されてもよい。金属−絶縁体ゲート構成の絶縁体層は、下記において半導体基板１０２の表面１１２の安定化に関連して説明される。
【００２８】
ＭＩＳＨＦＥＴ構造１５２は、活性領域１１８において半導体基板１０２によって支持されている一対の電極１２６をさらに含む。ゲート１２４は、側方において電極１２６の対の間に配置されている。ゲート１２４に適切なゲート制御電圧が印加されることによってチャネルが形成されると、その間に電流が流れる、ＭＩＳＨＦＥＴ構造１５２の端子（たとえば、ソースおよびドレイン端子等の電流端子）を形成するために、電極１２６は互いから離間される。電極１２６は、半導体基板１０２のヘテロ構造とのオーミック接点を確立するように構成されている。この例において、電極１２６は半導体基板１０２の表面１１２上に配置されており、従ってキャップ層１１０上に堆積されている。他の実施形態において、オーミック接点１２２は半導体基板１０２における凹みの中に形成され、その場合、オーミック接点は、たとえば、バリア層１０８上に堆積されてもよい。１つ以上の層に配置されているさまざまな１つ以上の金属材料が、電極１２２を形成してオーミック接点を確立するのに使用されてもよい。いくつかの実施形態において、電極１２６はＨＦＥＴ構造１５０の電極１２２と共通の構成を共有し、同じ作製手順によって形成される。
【００２９】
半導体デバイス１００は、ＨＦＥＴ構造１５０およびＭＩＳＨＦＥＴ構造１５２を形成するようにパターニングまたは構成されている、複数の選択的にエッチングされた表面安定化層を含む。この例において、複数の安定化層は第１の誘電体層１２８および第２の誘電体層１３０を含む。各誘電体層１２８、１３０は電極１２２の間で活性領域１１６にわたって、および、電極１２６の間で活性領域１１８にわたって延在してもよい。各誘電体層１２８、１３０は、半導体基板１０２によって支持されている。誘電体層１２８、１３０の一方または両方は、表面安定化のために構成されてもよい。
【００３０】
図１の実施形態において、第２の誘電体層１３０は、活性領域１１６、１１８において第１の電極層１２８と半導体基板１０２の表面１１２との間に配置されている。たとえば、第１の誘電体層１２８は第２の誘電体層１３０によって表面１１２から離間されてもよい。第１の誘電体層１２８は、上側または主要安定化層とみなされてもよく、第２の誘電体層１３０は下側または中間安定化層とみなされてもよい。この実施形態において、第２の誘電体層１３０は、表面１１２の、チャネル層１０６の上の部分も含め、活性領域１１６、１１８の表面１１２全体を安定化するために活性領域１１６、１１８にわたって延在する。第２の誘電体層１３０は、ゲート１２０のための開口１３２および電極１２２、１２６のための開口１３４を除いて表面１１２に沿って延在するか、または当該表面を被覆する。ゲート１２０は、半導体基板１０２の表面１１２においてショットキー接合を確立するために開口１３２に配置され、一方で各電極１２２、１２６は開口１３４のそれぞれの中に配置される。下記に説明するように、半導体基板１０２の表面１１２は、それらがパターニングされる結果としてさまざまな領域において誘電体層１２８、１３０のうちの異なるもの（たとえば、第２の誘電体層１３０）によって安定化されてもよい。
【００３１】
第１の誘電体層１２８および第２の誘電体層１３０はまた、ＭＩＳＨＦＥＴ構造１５２を形成するために選択的にパターニングされる。従って、ＨＦＥＴ構造１５０およびＭＩＳＨＦＥＴ構造１５２の作製は、作製プロセスフローにおけるいくつかの操作またはステップを共有してもよく、その例を下記に記載する。ＭＩＳＨＦＥＴ構造１５２のゲート１２４は開口１３６に配置される。ＨＦＥＴ構造１５０とは対照的に、開口１３６は第１の誘電体層１２８にのみ形成される。金属−絶縁体−半導体（ＭＩＳ）構成を確立するために、第２の誘電体層１３０はゲート１２４と半導体基板１０２との間に配置されたままである。
【００３２】
表面安定化層およびその選択的エッチングによって、ＨＦＥＴ構造１５０およびＭＩＳＨＦＥＴ構造１５２が統合され、共通の半導体基板（たとえば、半導体基板１０２）およびそのヘテロ構造に基づくことが可能になる。第１の誘電体層１２８および第２の誘電体層１３０の選択的エッチングによって、ゲート１２０および電極１２２、１２６のオーミック接点の両方が、半導体基板１０２の表面１１２への損傷を回避するように形成されることが可能になる。安定化層の選択的エッチングによって、そうでなければ反応性イオンエッチング（ＲＩＥ）、誘導結合プラズマ（ＩＣＰ）、またはゲート１２０（または他のショットキー接合部）および電極１２２、１２６のオーミック接点の形成に関連して使用される他のドライエッチング手順に起因して発生する場合がある損傷を回避することができる。第１の誘電体層１２８のそうしたドライエッチングに引き続いて第２の誘電体層１３０のウェットエッチングを行うことによって、損傷を回避することができる。従って、オーミック接点１２２およびゲート１２０の両方の領域のウェットエッチングによって、それぞれ低いオーミック接点抵抗および低いゲート漏れを提供することができる。従って、そうでなければそうした損傷から生じる場合があるゲート漏れおよび一貫しないオーミック接点抵抗を低減することができる。複数の誘電体層（たとえば、層１２８、１３０）は、表面安定化をもたらしながらそうした問題を回避または対処することができる。複数の誘電体層の選択的エッチングは、表面１１２が安定化される様式を変更するために、ゲート１２０、１２４と、電極１２２、１２６と、他のオーミック接点もしくはショットキー接合部とのうちの１つ以上の形成に関与するもの以外の領域に使用されてもよい。従って、窒化ケイ素（Ｓｉ３Ｎ４）等の所望の誘電体材料によって依然として表面１１２が活性領域１１６、１１８のいくつかの部分において安定化されることを可能にしながら、表面損傷を回避することができる。これらのおよび他の理由から、開示されるトランジスタデバイスは、一貫してより低いゲート漏れおよびオーミック接点抵抗を有することができる。
【００３３】
誘電体層１２８、１３０の選択的エッチングは、ＭＩＳＨＦＥＴ構造１５２を形成するための異なるエッチング手順をも含むか、または伴ってもよい。ショットキーゲート１２０およびオーミック接点と同様に、第２の誘電体層１３０はウェットエッチングされて、第１の誘電体層１２８をエッチングするのに使用されるＲＩＥ手順に対するエッチストップとして機能してもよい。従って、そうしたＲＩＥ手順からの表面１１２におけるエッチング損傷を回避することができる。エッチング損傷がないことによってＨＦＥＴ構造１５０または他のショットキー接合デバイスにおけるゲート漏れを低減するかまたは取り除く（とともに、オーミック接点抵抗を改善する）ことができる一方、ＭＩＳＨＦＥＴ構造１５２の統合によって、ゲート漏れに関連する問題をさらに低減するかまたは取り除くことができる。エッチストップに使用されるものと同じ誘電体層がＭＩＳＨＦＥＴ構造１５２を形成するのに使用されてもよい。
【００３４】
誘電体層の選択的エッチングは、ＲＩＥエッチストップとして使用するために構成された誘電体層１３０のさまざまなパターニングを含むか、または伴ってもよい。たとえば、活性領域１１６、１１８における表面安定化は本明細書に記載のように変化してもよい。パターニングは、ゲート、オーミック接点またはその両方の領域の完全な被覆を保証するために、エッチストップ誘電体層１３０の被覆をゲート、オーミック接点またはその両方の領域ならびにその付近の領域等の選択された領域に局在化させるのに使用されてもよい。エッチストップ誘電体層１３０の選択的被覆によって、活性領域１１６、１１８の１つ以上の部分がＳｉ３Ｎ４によって安定化されることが可能になり得、表面１１２にそれが存在することによって、電流崩壊の防止が助けられ得る。たとえば、そうしたＳｉ３Ｎ４ベースの安定化は、デバイス表面における窒素欠陥のためＧａＮ層のドーピングを増大させる傾向にあり得る。対照的に、活性領域１１６、１１８の、ゲート、オーミック接点またはその両方の領域に接触または当接する部分は、エッチストップ誘電体層１３０によって安定化されることができ、それによって、エッチストップ誘電体層１３０はゲートおよびオーミック接点領域を保護するのに使用されることができる。そうしたゲート領域付近の領域における非窒素表面安定化は、そうでなければ表面１１２において漏れを引き起こす可能性がある導電性ＮｉＳｉ層を形成する場合がある、Ｓｉ３Ｎ４と、ニッケル等の１つ以上のショットキー金属との間の反応を回避するのに有用であり得る。
【００３５】
いくつかの実施形態において、第１の誘電体層１２８は、低圧化学気相成長（ＬＰＣＶＤ）Ｓｉ３Ｎ４を含む。代替的なまたは追加の誘電体材料が第１の誘電体層１２８に使用されてもよい。いくつかの場合において、Ｓｉ３Ｎ４の層は非ＬＰＣＶＤ手順によって堆積されてもよい。代替的に、Ｓｉ３Ｎ４は、プラズマ増強化学気相成長（ＰＥＣＶＤ）、スパッタリングを使用して堆積されてもよく、または、誘電体層１２８を形成するのに原子層成長が使用されてもよい。二酸化ケイ素（ＳｉＯ２）、酸化ケイ素（ＳｉＯ）、酸窒化ケイ素（ＳｉＯＮ）等の他の材料が、ＬＰＣＶＤ、ＰＥＣＶＤ、スパッタリング、または原子層成長等のさまざまな技法を使用して誘電体層１２８を形成するのに使用されてもよい。第１の誘電体層１２８は、たとえば、上記のうちの１つ以上を含む、さまざまな材料および技法を使用して多層スタックに形成されてもよい。
【００３６】
第２の誘電体層１３０は、表面安定化層としても機能するエッチストップ層として構成されてもよい。いくつかの実施形態において、第２の誘電体層１３０は、第１の誘電体層１２８のドライエッチャントに対するエッチ選択性を有するウェットエッチ可能材料を含む。たとえば、第２の誘電体層１３０は、Ｓｉ３Ｎ４をドライエッチングするのに使用されるフッ素またはフッ化物ベースのプロセス、他のＲＩＥプロセスまたはその両方に対するエッチ選択性を有する１つ以上の材料を含んでもよい。適切なドライエッチャントはテトラフルオロメタン（ＣＦ４）、ヘキサフルオロエタン（Ｃ２Ｆ６）、および六フッ化硫黄（ＳＦ６）を含む。エッチ条件に応じて、酸素、アルゴンまたはその両方が、ドライエッチング手順の間にポリマー形成を防止するためにドライエッチャントと組み合わされてもよい。従って、第２の誘電体層１３０は、開口１２６および１２８の形成中にドライエッチャントが半導体基板１０２の表面１１２に達するのを阻害することができる。一例において、第２の誘電体層１３０は、原子層成長（ＡＬＤ）、ＣＶＤ、または他の手順によって堆積される酸化アルミニウム（Ａｌ２Ｏ３）を含んでもよく、当該手順のうちのいくつかは、たとえば、約２００〜約４００℃の温度を伴ってもよい。Ａｌ２Ｏ３層は、約３ｎｍ〜約４０ｎｍの範囲内に入る厚さを有してもよい。他の実施形態において、第２の誘電体層１３０は、半導体基板１０２が完成した後であるが、半導体基板１０２が周囲条件（たとえば、堆積室の外）にさらされる前に（たとえば、完成直後に）ｉｎ−ｓｉｔｕで堆積されてもよい。そうした堆積は、ＣＶＤ、ＭＢＥ、またはＭＯＣＶＤを使用して行われてもよい。たとえば、第２の誘電体層１３０は、単一の非晶質ＡｌＮ、ＨｆＯ２、またはＡｌ２Ｏ３層を含んでもよい。第２の誘電体層１３０は、Ａｌ２Ｏ３またはＡｌＮ層が処理中の表面保護のための最上層としてＳｉＮまたはＳｉＯ２層を堆積されている、多層スタックも含んでもよい。これらの実施形態において、堆積温度は約２００℃〜約８００℃であってもよいが、半導体基板１０２上のまたはそれと接触して堆積される誘電体層の堆積温度は６００℃未満であってもよい。一例において、第１の誘電体層１２８が、たとえば、フッ素またはフッ化物ベースのプラズマエッチャントを使用してドライエッチング手順によって選択的にエッチングされる場合、第２の誘電体層１３０のＡｌ２Ｏ３が、Ｓｉ３Ｎ４に対する５０：１よりも良好なエッチ選択性でエッチャントを止める。
【００３７】
第２の誘電体層１３０は、半導体基板１０２の表面１１２に対する損傷を回避するように構成されたウェットエッチング手順を使用してゲート１２０および電極１２２、１２６のための開口１３２および１３４を形成するようにエッチングされてもよい。いくつかの異なるウェットエッチングプロセスが使用されてもよい。一例において、緩衝酸化物エッチング（ＢＯＥ）手順が開口１３２および１３４を形成するために実施される。Ａｌ２Ｏ３実施形態において、第２の誘電体層１３０は代替的に、希釈ＨＦを伴うウェットエッチング手順を使用して除去されてもよい。
【００３８】
追加のまたは代替的な誘電体材料が第２の誘電体層１３０に組み込まれるか、または当該誘電体層として使用されてもよい。追加のまたは代替的な材料は、第１の誘電体層１２８のエッチャントを阻害するためのエッチ選択性をも有してもよい。１つのそうした追加のまたは代替的な誘電体材料は酸化ハフニウム（ＨｆＯ２）である。第２の誘電体層１３０は、Ａｌ２Ｏ３およびＨｆＯ２の混合物、Ａｌ２Ｏ３およびＨｆＯ２の別個の層、または他の組合せ構成を含んでもよい。第２の誘電体層１３０は、エッチ耐性材料には限定されない。たとえば、エッチストップ誘電体層は、ＳｉＯ２から成る下側または最下層、ならびにＡｌ２Ｏ３、ＨｆＯ２またはその両方から成る上側または最上層を含む誘電体スタックを含んでもよい。最下層は、表面１１２における半導体材料（たとえば、ＧａＮ）との互換性があるように構成されてもよい。最上層は、後続の処理ステップ中にウェハを保護するためのＳｉＮを含んでもよい。従って、第２の誘電体層１３０の材料（複数の場合もあり）のエッチャントに対する耐性は変化してもよい。
【００３９】
ゲート領域１２０に対するウェットエッチングが、ＭＩＳＨＦＥＴ１５２のゲート１２４の形成をサポートするために第２の誘電体層１３０に選択的に適用される。第１の誘電体層１２８が除去されて開口１３６が形成された後、ウェットエッチング手順が、第２の誘電体層１３０の、開口１３６における部分を残すように実施される。図１の例において、第２の誘電体層１３０は、ＭＩＳＨＦＥＴ構造１５２の電極１２６の間の表面１１２からは除去されない。Ａｌ２Ｏ３の高温安定性および化学安定性に起因して、第２の誘電体層１３０にＡｌ２Ｏ３を使用することによってデバイス１００のための安定化機能を提供することができる。他の場合において、第２の誘電体層１３０の、電極１２６の間にあるがゲート１２４の外部にある１つ以上の部分が、ウェットエッチング手順によって除去される。たとえば、第２の誘電体層１３０のウェットエッチングは、第１の誘電体層１２８の堆積または他の形成の前に実施されてもよい。第２の誘電体層１３０のそうした選択的パターニングは、第１の誘電体層１２８（第２の誘電体層１３０ではなく）が、活性領域１１６、１１８の、ＭＩＳＨＦＥＴゲート１２４以外の部分において表面１１２を安定化させることを可能にすることを目的とし得る。
【００４０】
第２の誘電体層１３０は、第１の誘電体層１２８と半導体基板１０２との間に配置される唯一の誘電体層である必要はない。代替的な実施形態において、１つ以上の追加の誘電体層が活性領域１１６、１１８において表面１１２に沿って配置されてもよい。そうした層（複数の場合もあり）は、第１の誘電体層１２８と第２の誘電体層１３０の間、表面１１２に隣接して第１の誘電体層１２８および第２の誘電体層１３０の下、または、第１の誘電体層１２８および第２の誘電体層１３０の上（たとえば、第１の誘電体層１２８に接してその上）に配置されてもよい。
【００４１】
図１に示す例示的な実施形態は、ゲート１２０、１２４および電極１２２、１２６への接続を支援するいくつかの他の構造を含む。たとえば、半導体デバイス１００は、電極１２２、１２６への相互接続または他の接続のためのパターン化金属層１３８を含んでもよい。いくつかの場合において、金属層１３８はまた、ゲート１２０を形成するために堆積または使用されてもよい。その後、ゲート１２４、他の構造またはその両方を形成するために第２の金属層１４０が使用されてもよい。金属層１３６、１３８を分離し、かつ／またはデバイス安定化のために１つ以上の層間誘電体（ＩＬＤ）層１４２が堆積された後に第２の金属層１４０が堆積されてもよい。この例において、第２の金属層１４０は、たとえば、ＨＦＥＴデバイス１５０のドレイン端子として機能する電極１２２のうちの一方に印加される高電圧からゲート１２０を遮蔽するように構成されている電界板１４４を形成するのに使用される。電界板１４４は、ＨＦＥＴデバイス１５０のソース端子として機能する電極１２２の他方に電気的に接続されている。第２の金属層１４０は、付加的にまたは代替的に、ＭＩＳＨＦＥＴ１５２のゲート１２４を形成するのに使用されてもよい。電界板１４４およびゲート１２４の両方を形成するのに同じ金属層を使用することによって、下記に説明するプロセスフロー例に関連して記載されているように、ＨＦＥＴデバイス１５０を形成するのに使用される作製プロセスにマスキングステップを一切追加することなく、ＭＩＳＨＦＥＴデバイス１５２が形成されることが可能になり得る。
【００４２】
いくつかの実施形態において、ＭＩＳＨＦＥＴ構造１５２は、エンハンスメント・モード・デバイスを形成するように構成されてもよい。たとえば、第２の誘電体層１３０は、エンハンスメント・モード・デバイスの閾値電圧レベルを設定するためにフッ素イオンをドープされてもよい。第２の誘電体層１３０におけるドーパント濃度レベルは、約１０１６ｃｍ−３〜約１０１９ｃｍ−３の範囲内に入ってもよいが、他の濃度レベルが使用されてもよい。フッ素イオンを第２の誘電体層１３０に注入するためのドーパント注入手順が、第１の誘電体層１２８のエッチングの間または後に実施されてもよい。他のドーパント材料が使用されてもよい。ＭＩＳＨＦＥＴ構造１５２の閾値電圧に対する代替的なまたは追加の調整が、第２の誘電体層１３０（たとえば、Ａｌ２Ｏ３）の厚さを制御することによって行われてもよい。第２の誘電体層１３０の厚さは約３ｎｍ〜約４０ｎｍであってもよく、または約５ｎｍ〜約２０ｎｍの範囲内であってもよいが、他の厚さが使用されてもよい。
【００４３】
上述の複数の表面安定化層を使用することによって、ＨＦＥＴ構造１５０およびＭＩＳＨＦＥＴ構造１５２が同じ半導体基板１０２上で統合されることが可能になる。図１の実施形態において、ＨＦＥＴ構造１５０およびＭＩＳＨＦＥＴ構造１５２は、それらの構造が同じ原基板１０６上に形成される限りにおいて統合される。ＨＦＥＴ構造１５０およびＭＩＳＨＦＥＴ構造１５２は、ＨＦＥＴ構造１５０およびＭＩＳＨＦＥＴ構造１５２のそれぞれのヘテロ構造を形成するとともに、ヘテロ構造におけるそれぞれのチャネルの形成をサポートするために、半導体基板１０２における同じ半導体層を利用する。
【００４４】
ＨＦＥＴ構造１５０およびＭＩＳＨＦＥＴ構造１５２の統合は、半導体基板１０２の共有には限定されない。半導体基板１０２に加えて、ＭＩＳＨＦＥＴ構造１５２は、ＨＦＥＴ構造１５０と共通のいくつかの構成要素および構造を有する。ＨＦＥＴ構造１５０およびＭＩＳＨＦＥＴ構造１５２は、同じ材料層によって形成されるいくつかの構成要素を含む。たとえば、ＨＦＥＴ構造１５０およびＭＩＳＨＦＥＴ構造１５２は表面安定化に同じ材料層を利用する。上述の誘電体エッチストップ層（たとえば、Ａｌ２Ｏ３）等の表面安定化層の組み込みおよび選択的エッチングによって、他の安定化層（たとえば、ＳｉＮ）のドライエッチングの後に誘電体エッチストップ層をウェットエッチングすることによってショットキーゲートが形成されることが可能になる。複数の安定化層によって、ショットキーゲートにおける基板の損傷の低下がもたらされ、ＨＦＥＴ構造１５０およびＭＩＳＨＦＥＴ構造１５２の電極のための高品質オーミック接点の形成がサポートされ得る。
【００４５】
ＨＦＥＴ構造１５０およびＭＩＳＨＦＥＴ構造１５２の統合によって、ＨＦＥＴおよびＭＩＳＨＦＥＴデバイスがチップまたはパッケージレベルにおいて回路において組み合わされることが可能になる。従って、両方のタイプのデバイスを含む回路は、たとえば、プリント回路基板（ＰＣＢ）レベルにおいて複数のチップおよび接続を使用しなければならないことを回避し得る。
【００４６】
ＨＦＥＴ構造１５０およびＭＩＳＨＦＥＴ構造１５２の統合のレベル、度合い、または他の特性は、図１に示す実施形態から変化してもよい。図３および図５に示す半導体デバイスは、ＨＦＥＴ構造とＭＩＳＨＦＥＴ構造との間の種々のレベルまたはタイプの統合の例を提供する。
【００４７】
ＨＦＥＴ構造１５０およびＭＩＳＨＦＥＴ構造１５２を同じ半導体基板１０２上で統合することは、いくつかの異なる回路構成において有用であり得る。図１の実施形態において、電極１２２および電極１２６は、さまざまな構成においてパターン化金属層１３８の相互接続を介して接続されてもよい。それぞれＨＦＥＴ構造１５０およびＭＩＳＨＦＥＴ構造１５２のソース／ドレインまたは電流電極を形成または確立するために電極１２２、１２６がそうした構成において接続されてもよい。ＨＦＥＴ構造１５０およびＭＩＳＨＦＥＴ構造１５２は、カスコード構成により、ドハティ電力増幅器回路により、または他の増幅器もしくは他の回路構成により、互いに結合されてもよい。
【００４８】
図２は例示的な回路２００を示し、ＨＦＥＴデバイス２０２およびＭＩＳＨＦＥＴデバイス２０４が単一チップ構成に統合されてもよい。ＨＦＥＴデバイス２０２およびＭＩＳＨＦＥＴデバイス２０４は、図１に関連して上述したＨＦＥＴ構造１５０およびＭＩＳＨＦＥＴ構造１５２を含んでもよい。この実施形態において、ＨＦＥＴデバイス２０２およびＭＩＳＨＦＥＴデバイス２０４は、ドハティ電力増幅器構成により配置されている。回路２００において、入力信号が、電力分配器２０６を介してＨＦＥＴデバイス２０２およびＭＩＳＨＦＥＴデバイス２０４の入力端子（たとえば、ゲート）に提供される。電力分配器２０６は、ＨＦＥＴデバイス２０２およびＭＩＳＨＦＥＴデバイス２０４の間で入力信号を均等または不均等に分割し、ＨＦＥＴデバイス２０２およびＭＩＳＨＦＥＴデバイス２０４を駆動する入力信号に位相差（たとえば、９０度の位相差）を導入してもよい。結果としての出力信号が、９０度位相シフト伝送線２０８を介してＨＦＥＴデバイス２０２およびＭＩＳＨＦＥＴデバイス２０４の出力を同相に戻し、その後加算ノード２０９において信号を再結合することによって生成される。インピーダンス変成器２１０が加算ノード２０９において接続されている。インピーダンス変成器は外部負荷に結合されている。９０度位相シフト伝送線２０８は、図示のようにＭＩＳＨＦＥＴデバイス２０４の出力端子（たとえば、ソース／ドレインまたは電流電極）に結合されてもよい。代替的に、９０度位相シフト伝送線２０８はＨＦＥＴデバイス２０２に結合されてもよく、または、ＨＦＥＴデバイス２０２およびＭＩＳＨＦＥＴデバイス２０４に結合されているそれぞれのインピーダンス整合構成要素を含んでもよい。
【００４９】
ＭＩＳＨＦＥＴデバイス２０４は線形搬送波増幅器として構成されてもよい。たとえば、ＭＩＳＨＦＥＴデバイス２０４は、高線形性クラスＡＢ搬送波増幅器としての動作に最適化されてもよい。ＨＦＥＴデバイス２０２は、高相互コンダクタンス（ｇｍ）または他のピーク増幅器として構成されてもよい。ＨＦＥＴデバイス２０２は、クラスＣモードにおいて動作するように構成されてもよい。動作中、線形搬送波増幅器は、バックオフ最大効率モードにおいて動作する。信号のピークの間、ＨＦＥＴピークデバイス２０２はオンになり、ＭＩＳＨＦＥＴデバイス２０４によって生成される電流と結合する電流を加算ノード２０９に注入し、その後、続いて生じる信号レベルが低減した期間の間オフに戻る。_GoBack_GoBack
回路２００は、ドハティ増幅器のアレイから成る単一のユニットであってもよい。たとえば、任意の数の回路２００が互いに並列構成で結合されてもよい。アレイにおける回路２００の各々は、開示される実施形態によって提供される統合の結果として単一のＩＣチップ上に配置されてもよい。
【００５０】
本明細書に記載のＨＦＥＴおよびＭＩＳＨＦＥＴデバイスまたは構造は、図２に示すドハティ電力増幅器構成以外の増幅器回路または構成により配置されてもよい。たとえば、ＨＦＥＴおよびＭＩＳＨＦＥＴデバイスまたは構造は、代替的に、カスコード増幅器構成または回路に配置されてもよい。カスコード増幅器構成において、ＨＦＥＴおよびＭＩＳＨＦＥＴ構造は以下のように互いに結合されてもよい。ＭＩＳＨＦＥＴ構造のゲートはＨＦＥＴ構造のソース電極に対する電気接続によって接地されてもよい。ＨＦＥＴ構造のドレイン電極は相互接続を介してＭＩＳＨＦＥＴ構造のソース電極に電気的に結合または接続されてもよい。相互接続または他の金属接続の代わりに、ＭＩＳＨＦＥＴおよびＨＦＥＴ構造は、ヘテロ構造のソース／ドレインまたは電流領域を共有するために互いに隣接してもよく、それによって、カスコード増幅器構成が確立される。ＭＩＳＨＦＥＴおよびＨＦＥＴ構造のそうした統合の一例を、図３に関連して下記に説明する。代替的に、ＨＦＥＴおよびＭＩＳＨＦＥＴ構造は、接続を確立するために、共通のオーミックまたは他の金属層等の共通の電極または端子を共有してもよい。
【００５１】
図３は、ＨＦＥＴ構造３０２およびＭＩＳＨＦＥＴ構造３０４がカスコード増幅器構成において統合されている例示的な半導体デバイス３００を示す。ＨＦＥＴ構造３０２およびＭＩＳＨＦＥＴ構造３０４は、構造３０２、３０４が互いに電気的に接続されることを可能にするために、互いに隣接して配置されている。この例において、電気接続は、半導体基板３０８のヘテロ構造におけるソース／ドレイン領域３０６を介して達成される。ソース／ドレイン領域３０６は、それぞれのゲート３１０、３１２を含むＨＦＥＴ構造３０２およびＭＩＳＨＦＥＴ構造３０４によって共有されるか、またはそれらにとって共通である。ＨＦＥＴ構造３０２のゲート３１０はショットキーゲートとして構成され、従ってショットキー接合部を含み、これは、上述のように一対の安定化層３１４、３１６の開口に形成されてもよい。安定化層のうちの一方３１４は上述のように、エッチストップとして機能し、ＭＩＳＨＦＥＴ構造のゲート３１２と半導体基板３０８との間には配置されたままである。共有ソース／ドレイン領域３０６は側方においてゲート３１０、３１２の間に配置されている。
【００５２】
半導体デバイス３００は、マルチゲート（たとえば、二重ゲート）ＦＥＴ構造とみなされ、または当該構造として構成されてもよい。半導体デバイス３００は、任意の数のゲートを含んでもよい。半導体デバイス３００のマルチゲートＦＥＴ構造は、半導体基板３０８によって支持されるソース／ドレインまたは電流電極３１８をも含む。ソース／ドレイン電極３１８は、側方においてゲート３１０（またはそのショットキー接合部）およびゲート３１２から外向きに離間されている。この例において、電界板３２０は、ソース／ドレイン電極３１８のうちの、ＨＦＥＴ構造３０２として機能する一方に接続される。ＨＦＥＴ構造３０２およびＭＩＳＨＦＥＴ構造３０４は、本明細書に記載の他の例と同様に構成されたいくつかの他の構成要素（たとえば、ＩＬＤ層（複数の場合もあり）、金属層（複数の場合もあり）等）を含んでもよい。
【００５３】
ＨＦＥＴ構造３０２およびＭＩＳＨＦＥＴ構造３０４は、ゲート３１２をグランドに接続することによって、カスコード構成により（たとえば、カスコードＦＥＴデバイスとして）配置されてもよい。たとえば、グランド接続は、ＦＥＴ構造３０２のソース電極（たとえば、電界板３２０に接続されている電極３１８）とゲート３１２との間の相互接続によって確立されてもよい。
【００５４】
ゲート３１０、３１２の長さ、ゲート３１０、３１２の間の距離またはその両方は、半導体デバイス３００（図３）、半導体デバイス３００を含む回路（たとえば、図４に関連して説明および図示されているカスコード回路を参照）またはその両方の動作を構成または最適化するように調整されてもよい。ゲート３１０、３１２の長さは、約３０ナノメートル〜約２０００ナノメートルの範囲内に入ってもよいが、他の長さが使用されてもよい。代替的にまたは付加的に、ゲート３１２と、ドレイン端子として機能するソース／ドレイン電極３１８との間の距離が、半導体デバイス３００の別の設計パラメータを提供し得る。ゲート３１２とソース／ドレイン電極３１８との間の距離は、約０．５マイクロメートル〜約２０マイクロメートルの範囲内に入ってもよいが、他の距離が使用されてもよい。
【００５５】
ＭＩＳＨＦＥＴ構造３０４の閾値は、厚さ制御、フッ素または他のドーパントの注入、およびそれらの任意の組合せを含む、誘電体層３１４（たとえば、Ａｌ２Ｏ３）に対する変更を通じて制御されてもよい。
【００５６】
図４は、半導体デバイス３００（図３）のカスコード構成を表す回路４００を示す。回路４００は、共通のソース／ドレインまたは電流領域３０６を介して確立されるＨＦＥＴ３０２のドレイン４０４とＭＩＳＨＦＥＴ３０４のソース４０６との電気接続４０２を含む。図３の例において、ＨＦＥＴ構造３０２およびＭＩＳＨＦＥＴ構造３０４は、ＨＦＥＴドレイン４０４とＭＩＳＨＦＥＴソース４０６との間の共通のソース／ドレイン領域３０６に対する電極または他の金属接続を含まない。代替的に、半導体デバイス３００は、電気接続４０２を確立するために、ＨＦＥＴドレイン４０４とＭＩＳＨＦＥＴ４０６との間の共通のソース／ドレイン領域３０６に対するオーミック接点、および、場合によっては、オーミック金属または他の適切な金属等、１つ以上の金属相互接続を含む。そうした場合において、カスコード増幅器構成は、従って、二重ゲートまたは他のマルチゲート構造に基づく必要はない。電気接続４０２のためのそうした電極または相互接続によって、ＨＦＥＴ構造３０２およびＭＩＳＨＦＥＴ構造３０４は隣接している必要もなく、代わりに所望の範囲まで離間されてもよい。
【００５７】
カスコード回路４００において、ＭＩＳＨＦＥＴ構造３０４のゲート３１２は共通ゲート構成においてグランドに接続されている。ＭＩＳＨＦＥＴ構造３０４のソース４０６は、ＨＦＥＴ構造３０２のドレイン４０２に接続されている。グランド接続は、ソース／ドレイン電極３１８の、ＨＦＥＴデバイス３０２のソース端子として機能する電極（たとえば、図３において電界板３２０に接続されている電極）によって行われてもよい。入力信号がＨＦＥＴ３０２のゲート３１０に提供され、ＭＩＳＨＦＥＴ構造３０４の、ＨＦＥＴ構造３０２と共有されない電極３１８において出力信号が生成される。
【００５８】
いくつかの場合において、カスコード回路またはデバイス４００はファースト−スロー・カスコード増幅器として構成されてもよい。この構成において、共通ソース「ファースト」ＨＦＥＴ構造３０２は、たとえば、約５０〜約４００ｎｍの範囲内の相対的に短いゲート長を使用して実現されるが、最高ｆＴを得るために他のゲート長が使用されてもよい。共通ゲート「スロー」ＭＩＳＨＦＥＴ構造３０４は、たとえば、約２００〜約２０００ｎｍの範囲内の相対的に長いゲートを用いて構成されるが、他のゲート長が使用されてもよい。この構成において、カスコードデバイス４００の共通ソースデバイスが、ＭＩＳＨＦＥＴ構造３０４の閾値電圧（一般的には５〜１０Ｖ）にほぼ等しい電圧に耐えるのみであるＨＦＥＴ構造３０２を用いて実現されるため、カスコードデバイス４００全体の電流利得およびｆＴは最大化される。それゆえ、ＨＦＥＴ構造３０２は非常に短いゲート長を使用して高いｆＴを達成し得る。同時に、ＭＩＳＨＦＥＴ構造３０４はＨＦＥＴ構造３０２と比較して相対的に長いゲート長を使用するため、デバイスの絶縁破壊電圧が最大化される。ゲート長がより長くなることによって、ＨＦＥＴ構造３０４、ひいてはカスコードデバイス４００全体の絶縁破壊電圧が増大する。従って、カスコード回路４００のファースト−スロー構成は、高いｆＴおよび絶縁破壊電圧を同時に提供する。カスコード増幅器は、ＲＦ  ＭＭＩＣ用途においてインピーダンス、絶縁破壊電圧またはその両方を引き上げるのに使用されてもよい。開示されている実施形態におけるＨＦＥＴおよびＭＩＳＨＦＥＴ構造の統合によって、第２のバイアス電圧を伴うことなく、または共通ゲートデバイスのための金属−絶縁体−金属（ＭＩＭ）キャパシタを必要とすることなくカスコード増幅器が提供されることが可能になり得る。
【００５９】
カスコード回路４００にＭＩＳＨＦＥＴ構造３０４が存在することによって、一般的なＨＦＥＴベースのカスコード構成が呈するゲート漏れが低減または防止され得る。動作中、ＭＩＳＨＦＥＴ構造３０４のゲート３１２は低い漏れを呈し得、それによって、一般的なＨＦＥＴベースのカスコード構成において共通ゲートデバイスのゲート漏れに起因して不都合に高いことが多い、オフ状態電力消費が低減される。
【００６０】
図５は、統合ショットキーおよびＭＩＳＨＦＥＴ構造を有する別の例示的な半導体デバイス５００を示す。この例において、半導体デバイス５００は、ＭＩＳＨＦＥＴゲート５０２と、半導体基板５０８とのショットキー接合部５０６を確立するように構成されているソース／ドレインまたは電流電極５０４と、半導体基板５０８とのオーミック接点５１２を形成するように構成されているさらなるソース／ドレインまたは電流電極５１０とを含む。ソース／ドレイン電極５０４、５０８は半導体基板５０８によって支持されており、半導体基板５０８のヘテロ構造のソース／ドレインまたは電流領域５１４を有するＭＩＳＨＦＥＴ構造を形成するためにＭＩＳＨＦＥＴゲート５０２から離間されている。ソース／ドレイン電極５０４、５１０は第１の誘電体層５１６および第２の誘電体層５１８のそれぞれの開口に配置されており、それぞれ、半導体デバイス５０８の電流（たとえば、ドレインおよびソース）領域５１４に対応するショットキー接合部５０６およびオーミック接点５１２を形成するように構成されている。いくつかの場合において、ソース／ドレイン電極５０４は、半導体デバイス５００のショットキードレインとして構成されてもよい。ショットキー接合部５０６は、代替的な実施形態においては、半導体デバイス５００の代替的な電極または部分に配置されてもよい。たとえば、ショットキー接合部５０６は、半導体デバイス５００と入出力端子（たとえば、ＩＣチップのパッドまたはピン）との間の保護ダイオードとして配置されてもよい。
【００６１】
上述のように、ショットキードレイン５０４をＭＩＳＨＦＥＴ構造に統合するために、第１の誘電体層５１６および第２の誘電体層５１８の選択的エッチングが使用されてもよい。第１の誘電体層５１６および第２の誘電体層５１８は表面安定化のために使用されてもよく、第２の誘電体層５１８はエッチストップ誘電体層（たとえば、Ａｌ２Ｏ３）として構成される。ショットキードレイン５０４および他のソース／ドレイン電極５１０は、第１の誘電体層５１６（たとえば、ＳｉＮ）をドライエッチングした後にエッチストップ誘電体層をウェットエッチングすることによって形成されてもよい。ドライエッチング中にエッチストップ誘電体層５１８が存在することによって、ショットキー接合部５０６およびソース／ドレイン電極５１０のオーミック接点における損傷を低くすることができる。エッチストップ誘電体層５１８の存在は、開口を形成するためにドライエッチングを使用した後にＭＩＳＨＦＥＴゲート５０２を形成するのに使用されてもよい。ＭＩＳＨＦＥＴゲート５０２は、上述のように電界板または他の金属層を使用することによって追加のマスキングステップなしに作成されてもよい。いくつかの場合において、半導体デバイス５００は、上述のように、ドライエッチングステップの間または後にフッ素イオンをエッチストップ誘電体層５１８に注入することによって、疑似エンハンスメント・モード・デバイスとして構成されてもよい。
【００６２】
図６は、ＭＩＳＨＦＥＴゲート５０２およびソース／ドレイン電極５０４におけるショットキー接合部５０６の統合の回路図６００を示す。上述のように、ショットキー接合部５０６はドレイン電極に配置されてもよく、一方で他方のソース／ドレイン電極５１０はソース電極に配置されてもよい。代替的な実施形態において、ソースおよびドレイン電極の構成は異なってもよく、ショットキー接合部５０６の配置は変化してもよい。たとえば、開示されている実施形態の統合は、ショットキーダイオードおよびＭＩＳＨＦＥＴデバイスの他の直列配列において適用されてもよい。
【００６３】
同じＩＣチップ上のショットキーダイオードおよびＭＩＳＨＦＥＴ構造によって形成される高速デバイスを展開するために上述の統合が使用されてもよい。同じＩＣチップ上での統合は、寄生誘導効果を最小限に抑え、他の利点を提供することができる。たとえば、ショットキーダイオードは、波形整形、誘導リンギングに対する保護、および他の機能を提供するように構成されてもよい。統合は、クラスＳまたはスイッチモード増幅器として使用するために構成される場合がある、非常に高度にスケーリングされた高周波数（たとえば、１００ＧＨｚ超）デバイスを提供するのに使用されてもよい。そうした増幅器および他のデバイスは、エッチストップ誘電体層によって提供される薄いゲート誘電体から利益を得る場合があり、それによって、たとえば、埋め込みゲートデバイスについて過剰なゲート漏れが防止され、かつ／または電流が最大化され得る。クラスＳ増幅器は、最終段トランジスタデバイスを、たとえば、ドレイン電圧の負側の振幅から保護するのにショットキーダイオードを使用してもよい。開示されている実施形態は、アナログ無線周波数（ＲＦ）信号（たとえば、０．０１〜２．５ＧＨｚ以上）を、ＲＦ再構築前の後続の増幅のために方形波パルスに変換するもの等、他の高周波数用途に使用されてもよい。
【００６４】
エッチストップ層、たとえば、第２の誘電体層１３０は、表面安定化をカスタマイズまたは最適化するようにパターニングされてもよい。そうしたパターニングによって、エッチストップ層を介して表面安定化が達成される領域（複数の場合もあり）が局在化され得る。たとえば、エッチストップ層を、活性領域の、ゲート、オーミック接点またはその両方のための開口付近の領域または部分に限定することができる。従って、活性領域の他の部分は他の誘電体層（たとえば、Ｓｉ３Ｎ４層）によって被覆および安定化され得る。そうしたパターニングは、ゲート、オーミック接点またはその両方の領域から離間された領域の他の表面安定化層の利点を可能にしながら、ウェットエッチ誘電体層（たとえば、Ａｌ２Ｏ３）の利点のうちの１つ以上を保持することができる。たとえば、Ｓｉ３Ｎ４が半導体基板の表面を安定化させることを可能にすることは、表面を形成するＧａＮ等のＩＩＩ族窒化物半導体材料を有する実施形態において有用であり得る。表面にＬＰＣＶＤ  Ｓｉ３Ｎ４が存在することによって、たとえば、６７５℃付近の温度で発生する場合があるＧａＮの昇華に起因する窒素欠陥から表面がｎ型にドープされる傾向にある。そうした追加のｎ型ドーピングは、デバイスにおける電流崩壊の開始を低減する。ＧａＮベースのトランジスタデバイスの表面安定化を使用することに関するさらなる詳細は、米国特許出願公開第２００７／０２４１４１９号明細書（「二層パッシベーションを有するトランジスタおよび方法（Ｔｒａｎｓｉｓｔｏｒ  ａｎｄ  Ｍｅｔｈｏｄ  ｗｉｔｈ  Ｄｕａｌ  Ｌａｙｅｒ  Ｐａｓｓｉｖａｔｉｏｎ）」に記載されている。エッチストップ誘電体が、ゲート領域、オーミック接点領域またはその両方を超えて側方において延在しているのを制限することも、たとえば、Ａｌ２Ｏ３における電荷蓄積の可能性が存在する限りにおいては有用であり得る。いくつかの場合において、エッチストップ層は、ゲートとドレインとの間にのみ存在してもよい。Ａｌ２Ｏ３がソース領域に全く存在しない構成は、ソース抵抗を最小限に抑えるのに有用であり得る。ＬＰＣＶＤ  Ｓｉ３Ｎ４安定化材料はＡｌ２Ｏ３安定化材料よりもシート抵抗が低いため、ＬＰＣＶＤ  Ｓｉ３Ｎ４をソース領域にのみ使用することによって、接触抵抗を最小限に抑えることができる。エッチストップ誘電体層のそうしたパターニングに関するさらなる詳細は、各々「選択的にエッチングされた表面安定化を有する半導体デバイス（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅ  ｗｉｔｈ  Ｓｅｌｅｃｔｉｖｅｌｙ  Ｅｔｃｈｅｄ  Ｓｕｒｆａｃｅ  Ｐａｓｓｉｖａｔｉｏｎ）」と題する米国特許出願第１３／５３３６１０号明細書および米国特許出願第１３／５３３，６５１号明細書において提供されている。
【００６５】
図７は、一実施形態に応じた、表面安定化層の選択的エッチングを伴う、統合ＭＩＳＨＦＥＴおよびＨＦＥＴ（または他のショットキー接合ベースの）構造を有する半導体デバイスを作製する例示的な方法を示すためのプロセスフロー図および対応する概略断面図を示す。操作の順序は他の実施形態においては変化してもよい。たとえば、分離注入手順は、１つ以上の安定化層を堆積する前に実施されてもよい。
【００６６】
方法は一連の操作を含み、説明を簡便にするためにその重要な部分のみが示されている。たとえば、方法は、ベース基板（たとえば、ＳｉＣ）を準備すること、または、ベース基板上にいくつかのエピタキシャル半導体層を成長させることを目的とするいくつかの操作を含んでもよい。エピタキシャル半導体層は、たとえば、分子ビームエピタキシ（ＭＢＥ）、有機金属化学気相成長（ＭＯＣＶＤ）、およびハイドライド気相エピタキシ（ＨＶＰＥ）を含む１つ以上の技法によって成長されてもよい。エピタキシャル半導体層の成長は、上述のようにチャネルが形成されるヘテロ構造を確立する。この例において、チャネルは、ベース基板上にＧａＮまたは他のエピタキシャルＩＩＩ族窒化物半導体層を成長させることによって形成される。たとえば、バリア層およびキャップ層を形成するために、１つ以上の追加のエピタキシャルＩＩＩ族窒化物半導体層がＧａＮチャネル層上に成長されてもよい。これらの層、他の半導体層またはその両方を成長させることによって、半導体基板の表面が半導体デバイスの活性領域のために形成される。チャネル層と、バリア層と、キャップ層とのうちの１つ以上は、非エピタキシャル技法によって堆積されてもよい。
【００６７】
表面の安定化は、操作７００において活性領域にわたる表面上にエッチストップ誘電体層を堆積することによって開始する。エッチストップ誘電体層はＡｌ２Ｏ３を含んでもよい。一例において、表面（たとえば、ＧａＮ表面）は、約３ｎｍ〜約４０ｎｍの厚さ、または約１０ｎｍ〜約３０ｎｍの範囲内の厚さを有するＡｌ２Ｏ３の層によって被覆される。操作７００は、代替的なエッチストップ材料（ＨｆＯ２）または追加の誘電体材料（ＳｉＯ２）を堆積することを含んでもよい。たとえば、エッチストップ誘電体層は、ＳｉＯ２もしくは他のウェットエッチング可能誘電体膜から成る下側または最下層、ならびにＡｌ２Ｏ３、ＨｆＯ２またはその両方から成る上側または最上層を含む誘電体スタックを含んでもよい。エッチ誘電体層（複数の場合もあり）の堆積は、原子層成長（ＡＬＤ）、ＰＥＣＶＤ、スパッタリング、蒸着、ＬＰＣＶＤ、電子サイクロトロン共鳴（ＥＣＲ）堆積、誘導結合プラズマ（ＩＣＰ）、熱線ＣＶＤ（ＨＷＣＶＤ）、触媒ＣＶＤ（ＣＡＴ−ＣＶＤ）、ＭＯＣＶＤ、ＭＢＥ、ＨＶＰＥ、または、これらの材料をエピタキシャル成長後であるが周囲条件にさらされる前に（たとえば、エピタキシャル成長の直後に）ｉｎ−ｓｉｔｕで堆積することを含む他の適切な手順によって実施されてもよい。
【００６８】
操作７００は、エッチストップ誘電体層上に安定化層を堆積することによってさらに表面を安定化することを含む。安定化層は、ＬＰＣＶＤ手順によって堆積されたＳｉ３Ｎ４を含んでもよい。安定化層は、チャネルの上の活性領域にわたって延在する。いくつかの実施形態において、Ｓｉ３Ｎ４はＬＰＣＶＤ手順以外の技法によって堆積され、または、１つ以上の技法によって堆積される２つ以上の層を含んでもよい。たとえば、原子層成長（ＡＬＤ）、ＰＥＣＶＤ、スパッタリング、蒸着、ＬＰＣＶＤ、電子サイクロトロン共鳴（ＥＣＲ）堆積、誘導結合プラズマ（ＩＣＰ）、熱線ＣＶＤ（ＨＷＣＶＤ）、触媒ＣＶＤ（ＣＡＴ−ＣＶＤ）、ＭＯＣＶＤ、ＭＢＥ、ＨＶＰＥ、または、これらの材料を堆積することを含む他の適切な手順が使用されてもよい。加えて、ＬＰＣＶＤ  ＳｉＮ表面安定化は、同じ堆積ツールにおいてエッチストップ誘電体層を堆積した後であるが、周囲条件にさらされる前に（たとえば、堆積直後に）行われてもよい。エピタキシャル半導体層、エッチストップ層、および安定化層を含む材料は、半導体基板を周囲条件にさらすことなく、１つのツールの同じまたは別個のチャンバにｉｎ−ｓｉｔｕで堆積されてもよい。
【００６９】
ＬＰＣＶＤ手順は、エッチストップ誘電体層の結晶化を回避するように構成されてもよい。たとえば、エッチストップ層は、Ａｌ２Ｏ３については約８００℃において結晶化し始める場合がある。不都合なことに、ＬＰＣＶＤ  Ｓｉ３Ｎ４の品質は、およそその温度において劣化し始める場合があり、約７００℃で品質が著しく低減する可能性がある。従って、ＬＰＣＶＤ手順は、約７００℃〜約８００℃の温度において実施されてもよい。いくつかの実施形態において、ＬＰＣＶＤ温度は約７５０℃である。
【００７０】
操作７０２において、フォトレジスト層のパターニングおよび分離領域の注入によって活性領域が形成される。注入の前にいくつかのアライメントマークが活性領域の外部に堆積されてもよい。アライメントマークは、Ｓｉ、チタン−白金、または、電子ビームアライメントに適切な光学コントラストまたは電子線回折を提供し、高温アニーリングに耐える他の組合せもしくは材料を使用して形成されてもよい。分離インプラントおよびアライメントマーク堆積の後、次いでフォトレジストが除去されてもよい。
【００７１】
操作７０４において、安定化層のＬＰＣＶＤ  Ｓｉ３Ｎ４をドライエッチングすることによって、ソース／ドレイン電極のためにオーミック接点領域が形成されてもよい。ドライエッチングまたはＲＩＥ手順に備えて、図示のようにフォトレジストの層が被着およびパターニングされる。その後、たとえば、ＳＦ６、ＣＦ４等のフッ素ベースのエッチャントを含むさまざまなプラズマエッチャントが、安定化層を除去するのに使用されてもよい。いくつかの場合において、エッチング手順はＡｌ２Ｏ３層の表面上にＡｌＦを形成し、それによってＳｉＮエッチングを停止する。ドライエッチング手順は、（たとえば、Ａｌ２Ｏ３エッチストップ層を通過することによって）下方にある層に対する遠隔した損傷を回避するために、十分に低い（たとえば、約３０〜約１００ボルトのＤＣバイアスに対応する）電力レベルにおいて実施されてもよい。
【００７２】
安定化層のＬＰＣＶＤ  Ｓｉ３Ｎ４に開口が形成されると、操作７０４のウェットエッチング手順によってオーミック接点領域においてエッチストップ誘電体層が除去されてもよい。たとえば、ＨＦ、ＢＯＥ、およびホットＨＣｌを含む、さまざまなウェットエッチャントが使用されてもよい。ＬＰＣＶＤ  Ｓｉ３Ｎ４層の下に誘電体スタックを有する実施形態に関連して、１つ以上のエッチャントが使用されてもよい。加えて、オーミック接点は、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４等のＣｌベースの化学種、またはＩＩＩ〜Ｖ族窒化物をエッチングする他の適切なドライもしくはウェット化学種を使用して陥凹してもよい。
【００７３】
ソース／ドレイン電極を形成するために、１つ以上のオーミック接点金属、他の材料またはその両方が、蒸着、スパッタリング、または他の手順によってオーミック接点開口に堆積される。たとえば、手順は、１つ以上の金属（たとえば、チタンおよびアルミニウム）が蒸着され得る前に接点領域において半導体基板の表面を被覆するためにシリコンを蒸着することを含んでもよく、それによって、界面にケイ化物が形成される。金属層が堆積されると、フォトレジストおよび金属をオーミック接点領域の外部から除去するためにリフトオフが実施される。その後オーミック接点を形成することは、アニーリング手順を実施することを含んでもよい。一実施形態において、オーミック金属層は８２５℃未満においてアニーリングされる。別の実施形態において、オーミック金属層は８００℃未満においてアニーリングされる。また他の実施形態において、オーミック金属層は７５０℃未満においてアニーリングされる。アニーリング時間は、オーミック接点抵抗を低減するように最適化され、約３０〜約９０秒継続してもよいが、より短いまたはより長い時間が使用されてもよい。
【００７４】
オーミック接点の構成、材料、および他の特性は、アニーリング温度がエッチストップ誘電体層の結晶化温度を下回ったままになることを可能にするように選択されてもよい。８００℃を下回るアニーリング温度においてアニーリング手順を実施することによって、そうした結晶化、および、従って漏れ経路の形成を回避することができる。いくつかの場合において、エッチストップ誘電体材料の品質は、約８００℃において劣化し始める場合がある。従って、アニーリング温度は、約７００℃〜約８００℃、すなわち、低温オーミック接点構成が利用可能なままである範囲に設定されてもよい。いくつかの実施形態において、アニーリング温度は、上述のＬＰＣＶＤ手順の温度に適合するために約７５０℃である。たとえば、オーミック接点の形成は、オーミック接点材料の蒸着の前に半導体基板に陥凹部を形成することを含んでもよい。陥凹部にシリコンを蒸着すること、または、チタンの代わりに第１の金属層としてタンタルを蒸着することを含め、代替的なまたは追加の材料が使用されてもよい。
【００７５】
操作７０６は、デバイスのショットキーゲートまたは他のショットキー接合部を形成することを目的としたいくつかの操作またはプロセスステップのうちの最初のものである。この例において、フォトレジスト層をパターニングしてＳｉ３Ｎ４安定化層をドライエッチングすることによって、ショットキーゲート領域が形成される。ＲＩＥ手順がゲートのステム部分を形成してもよい。上記のプラズマエッチャントのうちのいずれか１つが使用されてもよく、それによって、ここでもＡｌ２Ｏ３層によってエッチングが停止される。その後、上記で参照したウェットエッチャントのうちの１つを使用して、操作７０８においてウェットエッチング手順によってショットキーゲート領域においてエッチストップ誘電体層が除去されてもよい。その後、操作７１０においてショットキーゲート領域にショットキーゲート接点が形成される。１つ以上のゲート金属層は、蒸着、スパッタリング、または他の技法によって堆積されてもよい。一実施形態において、ゲート金属は、ニッケル（Ｎｉ）および金（Ａｕ）を含み、任意選択でパラジウム（Ｐｄ）層がＮｉ−Ａｕ構造上に堆積される。他の適切なショットキー金属が使用されてもよい。他の良好な導電性金属がＡｕ層の代替としてまたはそれに加えて使用されてもよい。ゲート金属層（複数の場合もあり）は、図示のようにオーミック接点構造上にも堆積されてもよい。その後、フォトレジスト層を除去するために金属リフトオフ手順が実施される。
【００７６】
ショットキー接点金属材料（複数の場合もあり）が堆積された後、ＳｉＮ、別の層間誘電体（ＩＬＤ）層またはその両方が、操作７１２において堆積される。ＩＬＤ層は、スパッタリング、または、たとえば、低水素膜を堆積するための他の手順によって堆積されてもよい。
【００７７】
操作７１４において、ＭＩＳＨＦＥＴゲートのための開口を形成するためにＩＬＤ層および第１の誘電体層の両方がドライエッチングされる。ドライエッチングは、フッ素ベースのＲＩＥ化学種を使用してもよい。上述のように、ＭＩＳＨＦＥＴゲート接点開口を形成するためにドライエッチングはエッチストップ誘電体層上で停止する。デバイスの１つ以上の他の金属構造を形成するために、開口を形成するのに使用されるマスクも使用されてもよい。この例において、ＨＦＥＴ構造の電界板のための接点開口も形成される。代替的にまたは付加的に、デバイスの１つ以上のキャッチパッドを形成するためにマスクが使用されてもよく、ウェハ貫通ソースビアがウェハを貫通してエッチングされて、高屈折金属エッチストップ層上で止まる。そうしたキャッチパッドに関するさらなる詳細は、米国特許出願公開第２０１２／０１７５７７７号明細書に記載されている。この電界板マスクを使用することによって、プロセスフローに別のマスクステップを追加することなく、開示されている実施形態の統合が提供され得る。
【００７８】
ゲート開口が形成された後、洗浄手順が実施されてもよい。洗浄手順は、ゲート金属堆積の前にデバイス表面を洗浄するように構成されてもよい。たとえば、Ａｌ２Ｏ３または他のエッチストップ誘電体層を最小限にエッチングするために希釈ＨＣｌが室温において使用されてもよい。他の洗浄化合物が使用されてもよい。
【００７９】
操作７１６において、ＨＦＥＴデバイスおよびＭＩＳＨＦＥＴゲートの電界板を形成するために電界板金属層が堆積される。上述のように、エッチストップ誘電体層は、ＭＩＳゲートを形成するために金属層と半導体基板との間に堆積されたままである。電界板を形成するために、金属層は、ＭＩＳゲートが形成される開口から離間された領域に堆積される。
【００８０】
電界板金属（または他の金属）層は、複数の層スタックを含んでもよい。一例において、スタックは、最初のチタン層から続いてニッケルおよびチタンが交互になった層の合計で６層を含む。他の金属が使用されてもよい。たとえば、チタン以外の良好な接着を呈する金属が最初の層として使用されてもよい。良好な導電性を呈する１つ以上の他の金属が他の層に使用されてもよい。
【００８１】
いくつかの実施形態において、エッチストップ誘電体層は、ＭＩＳＨＦＥＴデバイスの閾値電圧を調整するためにフッ素または他のドーパントをドープされる。たとえば、操作７１４におけるドライエッチング手順の間または後にドーパントが注入されてもよい。
【００８２】
複数の表面安定化層を選択的にエッチングすることによってショットキー接合部を有する他の構造と統合されたＭＩＳＨＦＥＴ構造を有する半導体デバイスであって、ドライエッチング可能な誘電体層と、ドライエッチストップとして機能する第１の誘電体層の下のウェットエッチング可能な誘電体層とを含む、半導体デバイスが上記で説明された。ショットキーゲートまたは他のショットキー接合部構造が、エッチストップ誘電体層をウェットエッチングすることによって、ＭＩＳゲートと同じＩＣチップ上に作成されてもよい。ショットキーおよびＭＩＳデバイスの両方を統合することによって、たとえば、ＲＦおよび高電圧スイッチＧａＮトランジスタ用途に使用するための回路機能性の改善が提供され得る。ＭＩＳＨＦＥＴ構造およびＭＩＳデバイスは、他のデバイス構造（たとえば、ＨＦＥＴ構造等のショットキーベースの構造）のための金属構造を形成するのにすでに使用されている電界板または他の金属層を使用することによって、マスキングステップを追加することなく作成されてもよい。
【００８３】
第１の態様において、半導体デバイスは、動作中にチャネルの形成をサポートするように構成されているヘテロ構造を含む半導体基板と、半導体基板によって支持されている第１の誘電体層および第２の誘電体層であって、第２の誘電体層は第１の誘電体層と半導体基板との間に配置されている、第１の誘電体層および第２の誘電体層と、半導体基板によって支持されているゲートであって、第１の誘電体層の第１の開口に配置されており、チャネルを通じて流れる電流を制御するために、動作中、該ゲートに対してバイアス電圧が印加され、第２の誘電体層は当該ゲートと半導体基板との間に配置される、ゲートと、半導体基板によって支持されている電極であって、第１の誘電体層および第２の誘電体層の第２の開口に配置されており、半導体基板とのショットキー接合部を確立するように構成されている、電極とを含む。
【００８４】
第２の態様において、電子装置は、動作中にチャネルの形成をサポートするように構成されているヘテロ構造を含む半導体基板と、半導体基板によって支持されている第１の誘電体層および第２の誘電体層であって、第２の誘電体層は第１の誘電体層と半導体基板との間に配置されている、第１の誘電体層および第２の誘電体層と、半導体基板によって支持されているゲートであって、第１の誘電体層の第１の開口に位置づけられており、チャネルを通じて流れる電流を制御するために、動作中、該ゲートに対してバイアス電圧が印加される金属−絶縁体−半導体ヘテロ接合電界効果トランジスタ（ＭＩＳＨＦＥＴ）構成に配置されており、第２の誘電体層は当該ゲートと半導体基板との間に配置される、ゲートと、半導体基板によって支持されている電極であって、第１の誘電体層および第２の誘電体層の第２の開口に配置されており、半導体基板とのショットキー接合部を確立するように構成されている、電極とを含む。
【００８５】
第３の態様において、半導体デバイスを作製する方法は、ヘテロ構造を備える半導体基板の表面上にエッチストップ誘電体層を堆積するステップと、エッチストップ誘電体層上に安定化層を堆積するステップと、安定化層をドライエッチングすることによって第１の開口を形成するステップと、ウェットエッチングによって第１の開口のエッチストップ誘電体層を除去するステップと、第１のゲート開口に第１の金属層を堆積するステップであって、第１の金属層は半導体基板のヘテロ構造とのショットキー接合部を確立するように構成されている、堆積するステップと、安定化層をドライエッチングすることによって第２の開口を形成するステップと、第２の開口に第２の金属層を堆積するステップであって、エッチストップ誘電体層は、金属−絶縁体−半導体ヘテロ接合電界効果トランジスタ（ＭＩＳＨＦＥＴ）ゲートを形成するために第２の金属層と半導体基板との間に配置されている、堆積するステップとを含む。
【００８６】
本発明は、以下の特許請求の範囲およびそれらの均等物によって定義され、この節におけるいかなるものもこれらの特許請求項に対する限定としてとられるべきではない。本発明のさらなる態様および利点は、好ましい実施形態とともに上述しており、独立してまたは組み合わせて後に特許請求され得る。
【００８７】
本発明をさまざまな実施形態を参照して上述したが、本発明の範囲から逸脱することなく多くの変更および修正を行うことができることは理解されたい。それゆえ、上記の詳細な説明は限定ではなく例示とみなされること、ならびに、すべての均等物を含む以下の特許請求の範囲が、本発明の精神および範囲を形成するように意図されていることが理解されることが意図されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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