(57)【要約】【課題】カーボン系の異物を含む層間膜を大面積に渡ってウエットエッチングすると、ウエットエッチング後にカーボン系の異物が残り、歩留まり低下などを引き起こす。【解決手段】コア絶縁膜成膜、シリンダーホール開口、下部電極成膜、コア絶縁膜ウエットエッチングを順次行い、ウエットエッチング後に残留するカーボン系の異物を、オゾン水洗浄などを用いて酸化して除去する。【選択図】図１１
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【特許請求の範囲】
【請求項１】
基板上に層間膜を形成する工程と、
前記層間膜に複数の孔を形成する工程と、
前記孔内に第１の導電膜を形成する工程と、
前記層間膜をウエットエッチングで除去し、前記層間膜で覆われていた前記第１の導電膜を露出させる工程と、
前記層間膜除去後の基板をオゾン水で洗浄する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記オゾン水で洗浄する工程は、オゾン濃度１５ｐｐｍ以上のオゾン水で１分以上実施することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記層間膜は、有機シリコン原料を用いて成膜された酸化シリコン膜を含む請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記層間膜を形成する前に、エッチングストッパ膜を形成する工程を有する請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記層間膜に形成する複数の孔は、前記第１の導電膜をキャパシタの下部電極として形成するシリンダーホールである請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第１の導電膜は、前記シリンダーホールを充填しない膜厚に形成することにより、前記キャパシタの下部電極をクラウン型に形成する請求項５に記載の半導体装置。
【請求項７】
前記キャパシタの下部電極の内壁及び外壁に容量絶縁膜と上部電極を形成する工程を更に有する請求項６に記載の半導体装置の製造方法。
【請求項８】
前記半導体装置は、前記キャパシタの形成されるメモリセルアレイ領域と、該メモリセルアレイ領域の周辺に形成される周辺回路領域とを備え、
前記層間膜は前記メモリセルアレイ領域から前記周辺回路領域に連続して形成され、
前記層間膜をウエットエッチングにおいて、前記メモリセルアレイ領域から前記周辺回路領域に渡る全面の層間膜を除去する請求項５乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
半導体素子の形成された基板上に、窒化シリコン膜を含むエッチングストッパ膜を形成する工程と、
有機シリコン原料を用いて酸化シリコン膜を形成する工程と、
前記酸化シリコン膜に複数の孔を形成する工程と、
前記孔内に第１の導電膜を形成する工程と、
前記酸化シリコン膜をウエットエッチングで除去し、前記酸化シリコン膜で覆われていた第１の導電膜を露出させる工程と、
前記酸化シリコン膜を除去した後、前記エッチングストッパ膜に付着する前記有機シリコン原料由来のカーボン系の異物を酸化して除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記酸化は、酸化剤を含む水で洗浄することで実施される請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記酸化剤が、オゾンである請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記オゾンの濃度が、１５ｐｐｍ以上であり、１分以上洗浄することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記酸化が、酸素プラズマを用いて実施される請求項９に記載の半導体装置の製造方法。
【請求項１４】
前記層間膜に形成する複数の孔は、前記第１の導電膜をキャパシタの下部電極として形成するシリンダーホールである請求項９乃至１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記第１の導電膜は、前記シリンダーホールを充填しない膜厚に形成することにより、前記キャパシタの下部電極をクラウン型に形成する請求項１４に記載の半導体装置。
【請求項１６】
前記キャパシタの下部電極の内壁及び外壁に容量絶縁膜と上部電極を形成する工程を更に有する請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記半導体装置は、前記キャパシタの形成されるメモリセルアレイ領域と、該メモリセルアレイ領域の周辺に形成される周辺回路領域とを備え、
前記層間膜は前記メモリセルアレイ領域から前記周辺回路領域に連続して形成され、
前記層間膜をウエットエッチングにおいて、前記メモリセルアレイ領域から前記周辺回路領域に渡る全面の層間膜を除去する請求項１４乃至１６のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、詳しくはキャパシタを含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置、特にＤＲＡＭ等の半導体装置では、記憶素子としてキャパシタを用いた半導体装置が知られている。近年、半導体装置の微細化に伴い、記憶素子としてのキャパシタを立体形状とすることで、ビットあたりの専有面積を小さくすることが実施されている。このような立体形状のキャパシタの中でも、キャパシタ下部電極の内壁と外壁の両方を容量として用いるクラウン型キャパシタが主流となっている。
【０００３】
従来のクラウン型キャパシタは、型枠となる層間絶縁膜（コア絶縁膜）にシリンダーホールを開口し、そのシリンダーホールを型としてその側壁に下部電極となる導体膜を形成する。その後、コア絶縁膜をウエットエッチングにより除去し、下部電極膜の内壁と外壁を露出させ、容量絶縁膜と上部電極とを形成する。通常、コア絶縁膜は酸化シリコン膜が使用され、ウエットエッチングは高濃度のフッ酸を用いて実施される。コア絶縁膜の下層には半導体基板上にセルトランジスタと下部電極に接続するコンタクトプラグなどが形成されており、これらを覆う層間絶縁膜を備える。コア絶縁膜除去時に下層の層間絶縁膜がエッチングされないように、コア絶縁膜と下層層間絶縁膜間にはエッチング耐性を有する絶縁膜、例えば、窒化シリコン膜がエッチングストッパとして形成されている。
【０００４】
ウエットエッチングは上記のように高濃度のフッ酸を用いていることから、ウエットエッチング後には残留するフッ酸を除去する水洗工程が実施される。
【０００５】
一方、基板（ウエハ）洗浄の技術として、様々な方法が知られており、具体的には、有機物の除去にはアンモニアと過酸化水素を含む水溶液や希硫酸水溶液が用いられている。金属除去に関しては、酸性かつ酸化力の強い薬液が効果的であるため、酸と酸化剤の組み合わせが有効であることが知られている。酸化剤としては、過酸化水素やオゾン水を用いることができる。本発明に関連する技術として、特許文献１，２がある。特許文献１は、金属パーティクルなどの除去を目的として、フッ酸とオゾンを含む混合溶液で該半導体基板を洗浄する第１の洗浄工程と、アルカリ性薬液と酸化剤を含む混合溶液で該半導体基板を洗浄する第２の洗浄工程と、塩酸とオゾンを含む混合溶液で該半導体基板を洗浄する第３の洗浄工程を含み、第１の洗浄工程より後に第２の洗浄工程を実施し、第２の洗浄工程より後に第３の洗浄工程を実施する。第１及び第３の洗浄工程でのオゾンは、０．１ｐｐｍ以上であることが望ましく、好ましくは１〜５０ｐｐｍである。特許文献２は、ウエハに塗布したレジストなどの有機膜を比較的高濃度のオゾン水（６０ｐｐｍ以上）を用いて除去する方法が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１７３９９８号公報
【特許文献２】特開２００６−２８７１７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
コア絶縁膜として形成する酸化シリコン膜は、ＴＥＯＳ（テトラエトキシシラン）などを原料としてプラズマＣＶＤ法などで形成される。このため、形成されたコア絶縁膜中には原料由来のカーボン系の異物を含んでおり、クラウン型キャパシタの製造工程のように、大量のコア絶縁膜のエッチングを行うと、カーボン系の異物がエッチングストッパとして用いた窒化シリコン膜上に付着する現象が発生することを本発明者は見いだした。窒化シリコン膜は親水性の低い膜であり、カーボン系の異物との親和性が高く、従来の水洗では窒化シリコン膜上に付着したカーボン系の異物は十分に除去できない。このようなカーボン系の異物が残存した状態で容量絶縁膜及び上部電極を形成すると、カーボン系の異物を取り込んだ状態で成膜される。容量絶縁膜に使用される金属酸化物は通常親水性の高い膜であり、カーボン系の異物との親和性が低く、剥がれ等の問題により歩留まりが低下するという問題があることを本発明者は見いだした。
【課題を解決するための手段】
【０００８】
本発明では、このようなキャパシタ製造工程などの大量の酸化膜ウエットエッチング後におけるカーボン系の異物の除去を含む半導体装置の製造方法を提供する。
【０００９】
すなわち、本発明の一実施形態によれば、
基板上に層間膜を形成する工程と、
前記層間膜に複数の孔を形成する工程と、
前記孔内に第１の導電膜を形成する工程と、
前記層間膜をウエットエッチングで除去し、前記層間膜で覆われていた前記第１の導電膜を露出させる工程と、
前記層間膜除去後の基板をオゾン水で洗浄する工程と、
を有することを特徴とする半導体装置の製造方法、が提供される。
【００１０】
また、本発明の別の実施形態によれば、
半導体素子の形成された基板上に、窒化シリコン膜を含むエッチングストッパ膜を形成する工程と、
有機シリコン原料を用いて酸化シリコン膜を形成する工程と、
前記酸化シリコン膜に複数の孔を形成する工程と、
前記孔内に第１の導電膜を形成する工程と、
前記酸化シリコン膜をウエットエッチングで除去し、前記酸化シリコン膜で覆われていた第１の導電膜を露出させる工程と、
前記酸化シリコン膜を除去した後、前記エッチングストッパ膜に付着する前記有機シリコン原料由来のカーボン系の異物を酸化して除去する工程と、
を有することを特徴とする半導体装置の製造方法、が提供される。
【発明の効果】
【００１１】
本発明の一実施形態によれば、キャパシタ製造工程などの大量の酸化膜ウエットエッチング後におけるカーボン系の異物による歩留まり低下が改善される。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態にかかる半導体装置の製造方法を説明する平面図。
【図２】本発明の一実施形態にかかる半導体装置の製造工程を示す工程断面図。
【図３】本発明の一実施形態にかかる半導体装置の製造工程を示す工程断面図。
【図４】本発明の一実施形態にかかる半導体装置の製造工程を示す工程断面図。
【図５】本発明の一実施形態にかかる半導体装置の製造工程を示す工程断面図。
【図６】本発明の一実施形態にかかる半導体装置の製造工程を示す工程断面図。
【図７】本発明の一実施形態にかかる半導体装置の製造工程を示す工程断面図。
【図８】本発明の一実施形態にかかる半導体装置の製造工程を示す工程断面図。
【図９】本発明の一実施形態にかかる半導体装置の製造工程を示す工程断面図。
【図１０】本発明の一実施形態にかかる半導体装置の製造工程を示す工程断面図。
【図１１】キャパシタ形成工程を示すフロー図。
【図１２】従来技術の課題を説明する断面図。
【発明を実施するための形態】
【００１３】
以下、本発明について具体的な実施形態例を挙げて説明するが、本発明はこれらに限定されるものではない。
【００１４】
（実施形態例１）
図１〜図１１は本発明の一実施形態にかかる半導体装置の製造方法を説明する図であり、図１は平面図、図２〜図１０は図１のＡ−Ａ’線に相当する工程断面図、図１１はキャパシタ形成工程のフロー図である。
【００１５】
まず、図１及び図２に示すように、公知の方法で半導体基板１に素子分離領域２を形成し、セルアレイ領域に埋め込みワード線３、ポリシリコン４、Ｗ／ＷＮ５、キャップ層６の積層構造を含んで構成されるビット線７、半導体基板１を覆う第１層間絶縁膜８、ポリシリコンからなる容量コンタクト９、容量コンタクト９間を分離する分離絶縁膜１０、容量コンタクト９上に形成されたコバルトシリサイド１１、バリアＴｉＮ／Ｔｉ１２、Ｗの容量パッド１３を形成する。第１層間絶縁膜８上にエッチングストッパとして窒化シリコン膜１４を形成し、コア絶縁膜１５としてＢＰＳＧ膜１５ａとＴＥＯＳを原料とするプラズマＣＶＤ法で形成した酸化シリコン膜（Ｐ−ＳｉＯ）１５ｂを形成し、ＣＭＰ等で平坦化する。最後にサポート膜１６として窒化シリコン膜を形成する。なお、エッチングストッパとしての窒化シリコン膜１４より下の構造は、例示した構造に限定されず、従来公知の半導体素子を用いたメモリセル構造を用いることができる。なお、コア絶縁膜１５を２層の膜で形成しているのは、後工程のシリンダーホールの壁面を垂直に近い形状とするためであり、１層の酸化シリコン膜で形成してもよい。これらの酸化シリコン膜はＴＥＯＳなどの有機シランを用いてＣＶＤ法で形成する以外に、ポリシロキサンやポリシラザンなどをスピンコートで成膜するＳＯＤ膜であってもよい。いずれも、有機シリコン原料を用いて形成されることから、カーボン系の異物が含まれやすく、カーボン系の異物の付着の問題が発生しやすい。
【００１６】
次に、図３に示すように、図示しないフォトレジストマスク等でシリンダーホールの開口パターンを形成し、サポート膜１６及びコア絶縁膜１５を貫通し、容量パッド１３を露出するシリンダーホール１７を形成する。
【００１７】
次に、図４に示すように、全面に下部電極の導電膜１８として、窒化チタン膜を成膜する。その後、サポート膜１６上の導電膜１８をエッチバック等により除去し、シリンダーホール１７内壁に下部電極１８を形成する。
【００１８】
次に、図５に示すように、セルアレイ領域のサポート膜１６に所定の開口部１６Ａを形成すると共に、周辺回路領域上のサポート膜１６を除去する。このとき、下部電極となる導電膜１８の内側には、保護酸化膜１９が形成されており、保護酸化膜１９は、導電膜１８のエッチバック時にシリンダーホール内の導電膜１８がエッチングされるのを防止するため、及び開口部１６Ａなどを形成するエッチング工程において、フォトレジスト等が導電膜１８内に侵入するのを防止するためなどに形成される。
【００１９】
図６に示すように、ウエットエッチングによりコア絶縁膜１５を除去する。ウエットエッチングは比較的高濃度のフッ酸を用いて実施される。このとき、窒化シリコン膜１４上にコア絶縁膜１５中のカーボン系の異物２０が付着する。カーボン系の異物２０はコア絶縁膜１５中では微小な状態で分布しているが、窒化シリコン膜１４上では、付着したカーボン系の異物２０が凝集して大きな塊（数十ｎｍ〜数μｍ径）となって確認することができる。カーボン系の異物２０はウエットエッチング後に残留するフッ酸を除去する水洗後でも窒化シリコン膜１４上に付着している。従来、このような問題は全く知られておらず、本発明者により初めて明らかとなったものである。
【００２０】
この状態で、容量絶縁膜２１の成膜を行うと、図１２に示すように、カーボン系の異物２０を取り込んだ状態で成膜される。このようにカーボン系の異物２０が残留する状態では、後工程で形成する上部電極や層間絶縁膜などによる応力によりカーボン系の異物２０と容量絶縁膜２１との界面あるいは周辺回路領域上の層間絶縁膜との界面で剥離が生じやすく、歩留まりが低下する。
【００２１】
そこで、本発明では、図７に示すように、オゾン水を用いてこのカーボン系の異物２０の除去（オゾン水洗浄）を行う。酸素プラズマを用いてカーボン系の異物２０の除去を行ってもよい。特許文献１や２に示されるように、有機物の除去にオゾン水が使用できることは知られていたが、酸化シリコン膜を大量にウエットエッチングすることでカーボン系の異物が付着することは全く知られておらず、このような課題を認識していなければ、特許文献１や２に示されるようなオゾン水による洗浄をわざわざ組み合わせる動機付けは従来技術には存在しない。
【００２２】
使用するオゾン水は、超純水などにオゾン（ガス）を吹き込んで調製することができ、半導体装置用のオゾンガス発生装置やオゾン水生成装置なども市販されている。オゾン水中のオゾン濃度は特に限定されるものではないが、濃度が低いと処理時間が長くなり、濃度が高くなると下部電極が酸化され、キャパシタ容量の低下や導電性の低下をもたらす場合がある。下記表１に、オゾン濃度と処理時間の違いによるカーボン系の異物の除去状態を示す。
【００２３】
【表１】
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【００２４】
サンプルＮｏ．０はオゾン水洗浄を実施しなかった場合を示し、ウエハ１枚あたり約４０００個のカーボン系の異物が確認された。Ｎｏ．１では、２６個程度確認されたが、これは実用上問題の無いレベルである。さらに、オゾン濃度を高くしたＮｏ．２ではカーボン系の異物の付着は確認されなかった。処理時間を長くしたＮｏ．３でも同様である。
【００２５】
これらの結果から、オゾン濃度として１５ｐｐｍ以上であることが好ましく、処理時間として１分以上が好ましい。また、オゾン濃度は５０ｐｐｍ以下であることが好ましく、処理時間は１０分以下、より好ましくは５分以下である。
【００２６】
その後、図８に示すように、容量絶縁膜２１を成膜する。容量絶縁膜２１の成膜には、膜厚制御性及び段差被覆性に優れる原子層堆積法（Atomic Layer Deposition:ＡＬＤ法）が好ましく使用される。
【００２７】
続いて、図９に示すように、上部電極２２を形成する。上部電極２２は、１層の膜である必要は無く、例えば、容量絶縁膜２１上にＣＶＤ法などにより窒化チタン膜を成膜し、段差部を埋めるドープトポリシリコン膜、更に上面側にＷなどでプレート電極を形成するなど、複数の導電膜の積層膜で形成することができる。以上により、下部電極１８、容量絶縁膜２１、上部電極２２を備えるキャパシタ２３が形成される。容量絶縁膜２１及び上部電極２２は、周辺回路領域にはみ出さないようにパターニングされる。
【００２８】
最後に、図１０に示すように、全面に第２層間絶縁膜２４を形成し、上部電極２２に接続するコンタクトプラグ２５や、周辺回路領域の半導体基板１に接続するコンタクトプラグ２５などを形成し、これらのコンタクトプラグ２５に接続する上層配線２６、上層配線を覆う第３層間絶縁膜２７を形成することで半導体装置が完成する。なお、コンタクトプラグ２５や上層配線２６は、便宜的に表示したものであり、必ずしも図１のＡ−Ａ’線での断面に形成したことを意味するものではない。
【００２９】
図１１に、図２〜図１０に示す工程を主要なキャパシタ形成工程のフロー図を示す。本発明の特徴は、酸化膜ウエットエッチングと容量絶縁膜成膜との間にオゾン水洗浄工程を追加処理として有していることにある。従来技術ではオゾン水洗浄工程を経ずに容量絶縁膜成膜が行われていた。なお、本発明では、このフロー図のみに限定されず、オゾン水洗浄に代えて、追加処理としてＯ２プラズマを用いたアッシング処理や、酸化剤として過酸化水素やフッ硝酸などを含む水での洗浄処理を行ってもよい。下部電極の酸化を抑制するという点では、オゾン水洗浄が好ましい。
【００３０】
また、本発明では、キャパシタ形状として上記実施形態例に示すクラウン型キャパシタに限定されず、シリンダーホール１７内を導電膜で充填して形成したペデスタル型の下部電極で当該下部電極の外壁のみを容量として用いるキャパシタの製造にも適用できる。更に、図１〜１０に示す例では、メモリセルアレイ領域の外周にガードリングのないガードリングレスのメモリセルの製造について例示しているが、ガードリングを設け、周辺回路領域のコア絶縁膜を層間絶縁膜として残す場合においても、カーボン系の異物が問題となる場合には適用することができる。また、本発明は、キャパシタの形成工程に限定されず、層間膜に複数の孔を形成し、この孔内に導電膜（第１の導電膜）を形成し、その後、層間膜をウエットエッチングで除去して第１の導電膜を露出させる工程を含む半導体装置の製造方法のいずれにも使用できる。特に、大面積に渡って層間膜を除去する場合に有効である。
【符号の説明】
【００３１】
１  半導体基板
２  素子分離領域
３  埋め込みワード線
４  ビットポリシリコン
５  ビットメタル
６  キャップ層
７  ビット線
８  第１層間絶縁膜
９  容量コンタクト
１０  分離絶縁膜
１１  コバルトシリサイド
１２  バリア膜
１３  容量パッド
１４  窒化シリコン膜（エッチングストッパ）
１５  コア絶縁膜
１５ａ  ＢＰＳＧ膜
１５ｂ  Ｐ−ＳｉＯ膜
１６  サポート膜
１７  シリンダーホール
１８  導電膜（下部電極）
１９  保護酸化膜
２０  カーボン系の異物
２１  容量絶縁膜
２２  上部電極
２３  キャパシタ
２４  第２層間絶縁膜
２５  コンタクトプラグ
２６  上層配線
２７  第３層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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