(57)【要約】【課題】半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の薄膜トランジスタについて、ドレイン電流を高速かつ高精度に計算する。【解決手段】シミュレーション装置１は、電気的中性条件に基づきフラットバンド条件でのフェルミ準位を算出するフェルミ準位演算手段１１と、フラットバンド条件での電荷担体密度を算出する電荷担体密度演算手段１２と、電荷密度として、電子密度、ホール密度、ドナー密度、アクセプタ型欠陥及びドナー型欠陥の密度を考慮した一次元のポアソン方程式から半導体膜の深さ方向のポテンシャル分布を算出するポテンシャル分布演算手段１４と、深さ方向のキャリア密度分布を算出するキャリア密度分布演算手段１５と、キャリア面密度を求めるキャリア面密度演算手段１６と、チャネル長方向の２以上の位置におけるキャリア面密度及び表面ポテンシャルを用いてドレイン電流を計算するドレイン電流演算手段１７とを備える。【選択図】図６
2014045050.tif 000002
【特許請求の範囲】
【請求項１】
シミュレーションの対象が半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の薄膜トランジスタであって、前記半導体膜と絶縁膜とゲート電極とをこの順で積層した構造を有する電界効果型の前記薄膜トランジスタについて、ドレイン電極とソース電極との間の電流であるドレイン電流を計算するドレイン電流のシミュレーション装置であって、
前記半導体膜の電荷密度として、電子密度、ホール密度、ドナー密度、及びバンドギャップ中に指数関数型の状態密度を持つアクセプタ型欠陥とドナー型欠陥の密度を考慮して、一次元ポアソン方程式を解くことにより半導体膜中の深さ方向のポテンシャル分布を計算するポテンシャル分布演算手段と、
前記ポテンシャル分布演算手段により算出したポテンシャル分布を用いて前記半導体膜中の深さ方向のキャリア密度分布を算出するキャリア密度分布演算手段と、
前記キャリア密度分布演算手段により算出したキャリア密度分布を前記半導体膜の深さ方向の全範囲について積分して前記半導体膜中のキャリア面密度を算出するキャリア面密度演算手段と、
前記半導体膜のチャネル長方向についての２以上の位置において、前記キャリア面密度演算手段により算出したキャリア面密度に電気素量を乗じたキャリア面電荷密度及び前記ポテンシャル分布演算手段により算出したポテンシャル分布における前記半導体膜と前記絶縁膜との界面におけるポテンシャルを用いて、前記ドレイン電流を計算するドレイン電流演算手段と、
を備えることを特徴とするドレイン電流のシミュレーション装置。
【請求項２】
前記半導体膜のフラットバンド条件でのフェルミ準位を、前記フェルミ準位についての方程式である式（１８）から算出するフェルミ準位演算手段と、
前記フェルミ準位演算手段により算出したフェルミ準位を、式（５）、式（６）、式（Ａ９）、式（Ｂ１０）及び式（Ｃ９）に代入して、前記半導体膜のフラットバンド条件での、それぞれホール密度、電子密度、正に帯電したドナー型欠陥のディープステート（Deep state）における密度、負に帯電したアクセプタ型欠陥のディープステート（Deep state）における密度及び負に帯電したアクセプタ型欠陥のテールステート（Tail state）における密度を、電荷担体密度として算出する電荷担体密度演算手段と、を更に備え、
前記ポテンシャル分布演算手段は、前記一次元ポアソン方程式である式（１）を差分化し、前記ゲート電極におけるポテンシャルが前記ゲート電極及び前記ソース電極の間の電圧であるゲート−ソース間電圧とフラットバンド電圧との差に等しいことを境界条件として、数値解析することで算出し、
前記キャリア分布密度演算手段は、前記キャリア密度分布を、式（１９）から算出し、
前記キャリア面密度演算手段は、前記キャリア面密度分布を、式（２０）によって算出し、
前記ドレイン電流演算手段は、前記ドレイン電流を、式（３０）によって算出し、
前記式（１８）は、
【数１】
2014045050.tif 000053
であり、
ここで、前記式（５）、式（６）、式（Ａ９）、式（Ｂ１０）及び式（Ｃ９）は、
【数２】
2014045050.tif 000054
であり、
前記式（１）は、
【数３】
2014045050.tif 000055
であり、
ここで、
【数４】
2014045050.tif 000056
であり、
前記式（１９）は、
【数５】
2014045050.tif 000057
であり、
前記式（２０）は、
【数６】
2014045050.tif 000058
であり、
前記式（３０）は、
【数７】
2014045050.tif 000059
であり、
ここで、
β＝ｑ／ｋＴ、
γｄ＝ｑ／Ｅｄｄ、
γａ＝ｑ／Ｅａｄ、
であり、
ｋはボルツマン定数、
Ｔは絶対温度、
ｑは電気素量、
ρは前記半導体膜の電荷密度、
ｐは前記半導体膜のホール密度、
ｎは前記半導体膜の電子密度、
Ｎｄｄ＋は前記半導体膜の正に帯電したドナー型欠陥のディープステートにおける密度、
Ｎａｄ−は前記半導体膜の負に帯電したアクセプタ型欠陥のディープステートにおける密度、
Ｎａｔ−は前記半導体膜の負に帯電したアクセプタ型欠陥のテールステートにおける密度、
ｐ０は前記半導体膜のフラットバンド条件におけるホール密度、
ｎ０は前記半導体膜のフラットバンド条件における電子密度、
Ｎｄｄ０＋は前記半導体膜のフラットバンド条件における正に帯電したドナー型欠陥のディープステートにおける密度、
Ｎａｄ０−は前記半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥のディープステートにおける密度、
Ｎａｔ０−は前記半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥のテールステートにおける密度、
ｇｄｄ０は前記半導体膜の価電子帯上端でのドナー型欠陥のディープステートにおける状態密度、
ｇａｄ０は前記半導体膜の伝導帯下端でのアクセプタ型欠陥のディープステートにおける状態密度、
ｇａｔ０は前記半導体膜の伝導帯下端でのアクセプタ型欠陥のテールステートにおける状態密度、
Ｅｖは前記半導体膜の価電子帯上端のエネルギー、
Ｅｃは前記半導体膜の伝導帯下端のエネルギー、
Ｅｆは前記半導体膜のフラットバンド条件でのフェルミ準位、
Ｅｄｄは前記半導体膜のドナー型欠陥のディープステートにおける状態密度分布の傾きの逆数、
Ｅａｄは前記半導体膜のアクセプタ型欠陥のディープステートにおける状態密度分布の傾きの逆数、
Ｅａｔは前記半導体膜のアクセプタ型欠陥のテールステートにおける状態密度分布の傾きの逆数、
ｎｉは前記半導体膜の真性キャリア密度、
Ｅｉは前記半導体膜の真性フェルミ準位、
εｓｃは前記半導体膜の誘電率、
ｔｓｃは前記半導体膜の膜厚、
φはポテンシャル、
φ（ｘ）はポテンシャル分布、
ｎ（ｘ）はキャリア密度分布、
Ｎはキャリア面密度、
Ｎｄは前記半導体膜の実効的なドナー密度、
ｘは前記半導体膜の厚さ方向の位置（前記半導体膜と前記絶縁膜との界面を０とし、前記半導体膜と前記ソース電極及び前記ドレイン電極との界面をｔｓｃとする）、
ｙは前記半導体膜のチャネル長方向の位置（前記ソース電極の前記ドレイン電極側の端部を０とし、前記ドレイン電極の前記ソース電極側の端部をＬとする）、
Ｌは前記半導体膜のチャネル長、
Ｗは前記半導体膜のチャネル幅、
μは前記半導体膜における電子の移動度、
Ｖｄｓはドレイン−ソース間電圧、
φｎは電子の擬フェルミポテンシャル、
φｎ（ｙ）は前記チャネル長方向の位置ｙにおける電子の擬フェルミポテンシャルであって、φｎ（０）＝０、φｎ（Ｌ）＝Ｖｄｓであり、
Ｉｄはドレイン電流、
Ｑはキャリア面電荷密度、
Ｑ０は前記半導体膜のキャリア長方向の位置ｙ＝０におけるキャリア面電荷密度、
ＱＬは前記半導体膜のキャリア長方向の位置ｙ＝Ｌにおけるキャリア面電荷密度、
φｓは前記半導体膜の厚さ方向の位置ｘ＝０におけるポテンシャル、
φｓ０は前記半導体膜の厚さ方向の位置ｘ＝０、かつ前記半導体膜のチャネル長方向の位置ｙ＝０におけるポテンシャル、
φｓＬは前記半導体膜の厚さ方向の位置ｘ＝０、かつ前記半導体膜のチャネル長方向の位置ｙ＝Ｌにおけるポテンシャル、
であることを特徴とする請求項１に記載のドレイン電流のシミュレーション装置。
【請求項３】
前記ドレイン電流演算手段は、前記ドレイン電流を、前記式（３０）に代えて、式（３５）によって算出し、
前記式（３５）は、
【数８】
2014045050.tif 000060
であることを特徴とする請求項２に記載のドレイン電流のシミュレーション装置。
【請求項４】
所定の範囲における複数の前記ドレイン−ソース間電圧及び／又は前記ゲート−ソース間電圧を前記ポテンシャル分布の計算条件として順次に前記ポテンシャル分布演算手段に設定する計算範囲設定手段を更に備え、
前記ポテンシャル分布に基づいて算出されたドレイン電流と、当該ポテンシャル分布の計算条件とした前記ドレイン−ソース間電圧及び／又は前記ゲート−ソース間電圧とを対応付けた前記ドレイン電流のドレイン電圧依存性及び／又はゲート電圧依存性を計算することを特徴とする請求項２又は請求項３に記載のドレイン電流のシミュレーション装置。
【請求項５】
シミュレーションの対象が半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の薄膜トランジスタであって、前記半導体膜と絶縁膜とゲート電極とをこの順で積層した構造を有する電界効果型の前記薄膜トランジスタについて、ドレイン電極とソース電極との間の電流であるドレイン電流を計算するために、コンピュータを、
前記半導体膜の電荷密度として、電子密度、ホール密度、ドナー密度、及びバンドギャップ中に指数関数型の状態密度を持つアクセプタ型欠陥とドナー型欠陥の密度を考慮して、一次元ポアソン方程式を解くことにより半導体膜中の深さ方向のポテンシャル分布を計算するポテンシャル分布演算手段、
前記ポテンシャル分布演算手段により算出したポテンシャル分布を用いて前記半導体膜中の深さ方向のキャリア密度分布を算出するキャリア密度分布演算手段、
前記キャリア密度分布演算手段により算出したキャリア密度分布を前記半導体膜の深さ方向の全範囲について積分して前記半導体膜中のキャリア面密度を算出するキャリア面密度演算手段、
前記半導体膜のチャネル長方向についての２以上の位置において、前記キャリア面密度演算手段により算出したキャリア面密度に電気素量を乗じたキャリア面電荷密度及び前記ポテンシャル分布演算手段により算出したポテンシャル分布における前記半導体膜と前記絶縁膜との界面におけるポテンシャルを用いて、前記ドレイン電流を算出するドレイン電流演算手段、
として機能させるためのドレイン電流のシミュレーションプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体中にキャリアを捕獲する欠陥を含む蓄積型の薄膜トランジスタについて、ドレイン電流を計算するシミュレーション装置及びそのプログラムに関する。
【背景技術】
【０００２】
半導体トランジスタの構造設計では、ゲート絶縁膜厚や半導体膜厚といったデバイスパラメータの値を決める必要がある。また、サブスレッショールド係数（Ｓ値）や閾値電圧（Ｖｔｈ）といったトランジスタの重要な性能指標に対して、開発目標値が設定されている場合には、それらの性能指標及び目標を満たすように、デバイスパラメータの値を決めなければならない。そして、一般的に、こうしたトランジスタの構造設計には、シミュレーション技術が用いられる。効率的にデバイスパラメータの値を決めるためには、高速かつ高精度なドレイン電流特性のシミュレーションが必要であり、通常、市販の二次元デバイスシミュレータ（例えば、ＳＩＬＶＡＣＯ社の二次元デバイスシミュレータ「ＡＴＬＡＳ」）が用いられる。
【０００３】
具体的な構造設計法としては、まず、シミュレーションにより、ドレイン電流特性を計算し、そこから、サブスレッショールド係数（Ｓ値）や閾値電圧（Ｖｔｈ）といったトランジスタの性能指標を得る。そして、もし、それらが予め設定した条件を満たさなければ、デバイスパラメータの値を変更し、再び、シミュレーションを行う。これを繰り返すことで、ドレイン電流特性が条件を満たすように、デバイスパラメータの値を決めることができる。こうした方法により、トランジスタの構造設計のための実際の素子の試作回数を減らすことができ、トランジスタの開発期間やコストの削減が可能となる。
【０００４】
一方、アモルファスシリコンＴＦＴに比べて移動度が高く、また、多結晶シリコンＴＦＴに比べて均一性が高いことで、アモルファスＩｎＧａＺｎＯ（ＩＧＺＯ；インジウム・ガリウム・亜鉛酸化物）などの酸化物半導体を用いたＴＦＴが現在、注目されている。こうした酸化物半導体ＴＦＴの開発においても、前記したように、シミュレーション技術を用いたドレイン電流特性の計算が重要である。
【０００５】
そして、近年、市販の二次元デバイスシミュレータを用いて、ＩＧＺＯ−ＴＦＴのドレイン電流特性を計算した例が報告されている（非特許文献１、２参照）。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Hsing-Hung Hsieh, Toshio Kamiya, Kenji Nomura, Hideo Hosono, and Chung-Chih Wu, Appl. Phys. Lett. 92, 133503 (2008)
【非特許文献２】Tze-Ching Fung, Chiao-Shun Chuang, Charlene Chen, Katsumi Abe, Robert Cottle, Mark Townsend, Hideya Kumomi, and Jerzy Kanicki, J. Appl. Phys. 106, 084511 (2009)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところが、前記したような二次元デバイスシミュレータを用いた計算では広範囲な条件で高精度にドレイン電流特性が得られる一方で、シミュレーションに長時間を要し、また、シミュレーションを実行させるためにハイスペックなコンピュータが必要である、といった問題がある。
【０００８】
また、酸化物半導体を用いたＴＦＴは、半導体膜中にキャリアを捕獲する欠陥を含む、多数キャリアを使う蓄積型のトランジスタである。このため、このようなＴＦＴには、アモルファスシリコンＴＦＴや多結晶シリコンＴＦＴに用いられる、従来からあるシミュレーション方法をそのまま適用することはできない。
【０００９】
そこで、本発明は、酸化物半導体ＴＦＴのように、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型のＴＦＴに適用可能であり、かつ、高速にドレイン電流のシミュレーションを行うことができるシミュレーション装置及びシミュレーションプログラムを提供することを課題とする。
【課題を解決するための手段】
【００１０】
前記した課題を解決するために、請求項１に記載のドレイン電流のシミュレーション装置（以下、適宜シミュレーション装置という）は、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の薄膜トランジスタであって、半導体膜と絶縁膜とゲート電極とをこの順で積層した構造を有する電界効果型の薄膜トランジスタについて、ドレイン電極とソース電極との間の電流であるドレイン電流を計算するドレイン電流のシミュレーション装置であって、ポテンシャル分布演算手段と、キャリア密度分布演算手段と、キャリア面密度演算手段と、ドレイン電流演算手段と、を含んで構成した。
【００１１】
かかる構成によれば、シミュレーション装置は、ポテンシャル分布演算手段によって、半導体膜の電荷密度として、電子密度、ホール密度、ドナー密度、及びバンドギャップ中に指数関数型の状態密度を持つアクセプタ型欠陥とドナー型欠陥の密度を考慮して、一次元ポアソン方程式を解くことにより半導体膜中の深さ方向のポテンシャル分布を計算する。これによって、シミュレーション装置は、ポテンシャル分布を高速に算出する。
【００１２】
次に、シミュレーション装置は、キャリア密度分布演算手段によって、ポテンシャル分布演算手段により算出したポテンシャル分布を用いて半導体膜中の深さ方向のキャリア密度分布を算出する。次に、シミュレーション装置は、キャリア面密度演算手段によって、キャリア密度分布演算手段により算出したキャリア密度分布を半導体膜の深さ方向の全範囲について積分して半導体膜中のキャリア面密度を算出する。そして、シミュレーション装置は、チャネル長方向の２以上の位置について、キャリア面密度演算手段により算出したキャリア面密度に電気素量を乗じたキャリア面電荷密度及びポテンシャル分布演算手段により算出した半導体膜とゲート絶縁膜との界面におけるポテンシャルを用いて、ドレイン電流演算手段によってドレイン電流を算出する。
これによって、シミュレーション装置は、高速に算出できる一次元のポテンシャル分布を用いて、ドレイン電流を算出する。
【００１３】
請求項２に記載のシミュレーション装置は、請求項１に記載のシミュレーション装置において、フェルミ準位演算手段と、電荷担体密度演算手段と、を更に備えて構成した。
かかる構成によれば、シミュレーション装置は、フェルミ準位演算手段によって、半導体膜のフラットバンド条件でのフェルミ準位を、フェルミ準位についての方程式である式（１８）から算出する。次に、シミュレーション装置は、電荷担体密度演算手段によって、フェルミ準位演算手段により算出したフェルミ準位を、式（５）、式（６）、式（Ａ９）、式（Ｂ１０）及び式（Ｃ９）に代入して、半導体膜のフラットバンド条件での、それぞれホール密度、電子密度、正に帯電したドナー型欠陥のディープステート（Deep state）における密度、負に帯電したアクセプタ型欠陥のディープステート（Deep state）における密度及び負に帯電したアクセプタ型欠陥のテールステート（Tail state）における密度を、電荷担体密度として算出する。
【００１４】
次に、シミュレーション装置は、ポテンシャル分布演算手段によって、一次元ポアソン方程式である式（１）を差分化し、ゲート電極におけるポテンシャルがゲート電極及びソース電極の間の電圧であるゲート−ソース間電圧とフラットバンド電圧との差に等しいことを境界条件として、数値解析することでポテンシャル分布を算出する。また、ポテンシャル分布を算出する際に、電荷担体密度演算手段が算出した半導体膜のフラットバンド条件における電荷担体密度が用いられる。
【００１５】
次に、シミュレーション装置は、キャリア密度分布演算手段によって、キャリア密度分布を、式（１９）から算出し、更に、キャリア面密度演算手段によって、キャリア密度分布を、式（２０）によって算出する。そして、シミュレーション装置は、ドレイン電流演算手段によって、ドレイン電流を、式（３０）により算出する。
ここで、式（１８）は、次のとおりである。
【００１６】
【数１】
2014045050.tif 000003
【００１７】
また、式（５）、式（６）、式（Ａ９）、式（Ｂ１０）及び式（Ｃ９）は、次のとおりである。
【００１８】
【数２】
2014045050.tif 000004
【００１９】
また、式（１）は、次のとおりである。
【００２０】
【数３】
2014045050.tif 000005
【００２１】
ここで、半導体膜の電荷密度ρは式（２）のように表され、更に、半導体膜のホール密度ｐ、電子密度ｎ、正に帯電したドナー型欠陥のディープステートにおける密度Ｎｄｄ＋、負に帯電したアクセプタ型欠陥のディープステートにおける密度Ｎａｄ−及び負に帯電したアクセプタ型欠陥のテールステートにおける密度Ｎａｔ−は、それぞれ、式（３）、式（４−２）、式（１０）、式（１３−２）及び式（１６−２）のように表すことができる。なお、式（１０）、式（１３−２）及び式（１６−２）は、近似式であるため、ポテンシャル算出の高速化に寄与する。
【００２２】
【数４】
2014045050.tif 000006
【００２３】
また、式（１９）及び式（２０）は、次のように与えられる。
【００２４】
【数５】
2014045050.tif 000007
【００２５】
更に、式（３０）は、次のように与えられる。
【００２６】
【数６】
2014045050.tif 000008
【００２７】
以上において、β＝ｑ／ｋＴ、γｄ＝ｑ／Ｅｄｄ、γａ＝ｑ／Ｅａｄである。
また、ｋはボルツマン定数、Ｔは絶対温度、ｑは電気素量である。
更に、ρは半導体膜の電荷密度、ｐ０は半導体膜のフラットバンド条件におけるホール密度、ｎ０は半導体膜のフラットバンド条件における電子密度、Ｎｄｄ０＋は半導体膜のフラットバンド条件における正に帯電したドナー型欠陥のディープステートにおける密度、Ｎａｄ０−は半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥のディープステートにおける密度、Ｎａｔ０−は半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥のテールステートにおける密度、ｇｄｄ０は半導体膜の価電子帯上端でのドナー型欠陥のディープステートにおける状態密度、ｇａｄ０は半導体膜の伝導帯下端でのアクセプタ型欠陥のディープステートにおける状態密度、ｇａｔ０は半導体膜の伝導帯下端でのアクセプタ型欠陥のテールステートにおける状態密度、Ｅｖは半導体膜の価電子帯上端のエネルギー、Ｅｃは半導体膜の伝導帯下端のエネルギー、Ｅｆは半導体膜のフラットバンド条件でのフェルミ準位、Ｅｄｄは半導体膜のドナー型欠陥のディープステートにおける状態密度分布の傾きの逆数、Ｅａｄは半導体膜のアクセプタ型欠陥のディープステートにおける状態密度分布の傾きの逆数、Ｅａｔは半導体膜のアクセプタ型欠陥のテールステートにおける状態密度分布の傾きの逆数、ｎｉは半導体膜の真性キャリア密度、Ｅｉは半導体膜の真性フェルミ準位、εｓｃは半導体膜の誘電率、ｔｓｃは半導体膜の膜厚、φはポテンシャル、φ（ｘ）はポテンシャル分布、ｎ（ｘ）はキャリア密度分布、Ｎはキャリア面密度、Ｎｄは半導体の実効的なドナー密度である。
【００２８】
また、ｘは半導体膜の厚さ方向の位置を示し、半導体膜と絶縁膜との界面を０とし、半導体膜とソース電極及びドレイン電極との界面をｔｓｃとする。また、ｙは前記半導体膜のチャネル長方向の位置を示し、ソース電極のドレイン電極側の端部を０とし、ドレイン電極のソース電極側の端部をＬとする。
また、Ｌは前記半導体膜のチャネル長、Ｗは前記半導体膜のチャネル幅、μは前記半導体膜における電子の移動度、Ｖｄｓはドレイン−ソース間電圧、φｎは電子の擬フェルミポテンシャルを示し、φｎ（ｙ）は前記チャネル長方向の位置ｙにおける電子の擬フェルミポテンシャルであって、φｎ（０）＝０、φｎ（Ｌ）＝Ｖｄｓである。
更に、Ｉｄはドレイン電流、Ｑはキャリア面電荷密度、Ｑ０は前記半導体膜のキャリア長方向の位置ｙ＝０におけるキャリア面電荷密度、ＱＬは前記半導体膜のキャリア長方向の位置ｙ＝Ｌにおけるキャリア面電荷密度、φｓは前記半導体膜の厚さ方向の位置ｘ＝０におけるポテンシャル、φｓ０は前記半導体膜の厚さ方向の位置ｘ＝０、かつ前記半導体膜のチャネル長方向の位置ｙ＝０におけるポテンシャル、φｓＬは前記半導体膜の厚さ方向の位置ｘ＝０、かつ前記半導体膜のチャネル長方向の位置ｙ＝Ｌにおけるポテンシャル、である。
【００２９】
請求項３に記載のシミュレーション装置は、請求項２に記載のシミュレーション装置において、前記ドレイン電流演算手段は、前記ドレイン電流を、前記式（３０）に代えて、式（３５）によって算出し、前記式（３５）は、次の通りである。
【００３０】
【数７】
2014045050.tif 000009
【００３１】
かかる構成によれば、シミュレーション装置は、半導体膜のチャネル長方向の両端であるソース電極端部とドレイン電極端部との２つの位置におけるキャリア面電荷密度及び半導体膜とゲート絶縁膜との界面におけるポテンシャルである表面ポテンシャルを用いて、式（３５）に示した近似式によりドレイン電流を計算する。なお、半導体膜のチャネル長方向の両端の位置におけるキャリア面電荷密度及び表面ポテンシャルは、前記したようにチャネル長方向の両端の位置における一次元ポテンシャル分布に基づいて計算される。
【００３２】
請求項４に記載のシミュレーション装置は、請求項２又は請求項３に記載のシミュレーション装置において、計算範囲設定手段を更に備えて構成した。
かかる構成によれば、シミュレーション装置は、計算範囲設定手段によって、所定の範囲における複数のドレイン−ソース間電圧及び／又はゲート−ソース間電圧をポテンシャル分布の計算条件として順次にポテンシャル分布演算手段に設定する。次に、シミュレーション装置は、ポテンシャル分布演算手段によって、当該ドレイン−ソース間電圧及び／又はゲート−ソース間電圧におけるポテンシャル分布を算出する。そして、シミュレーション装置は、前記したドレイン電流演算手段によってドレイン電流を算出する。また、シミュレーション装置は、計算範囲設定手段によって、所定の範囲におけるドレイン−ソース間電圧及び／又はゲート−ソース間電圧を逐次変化させ、前記したドレイン電流演算手段によって、順次に設定されたドレイン−ソース間電圧及び／又はゲート−ソース間電圧に対応するドレイン電流を算出する。これによって、シミュレーション装置は、ドレイン電流と、その計算の基になったポテンシャル分布の計算条件としたドレイン−ソース間電圧及び／又はゲート−ソース間電圧とを対応付けたドレイン電流のドレイン電圧依存性及び／又はゲート電圧依存性を計算する。
【００３３】
なお、本願請求項１に記載の発明に係るドレイン電流のシミュレーション装置は、一般的なコンピュータが備えるＣＰＵ（中央演算装置）、メモリ、ハードディスクなどのハードウェア資源を、ポテンシャル分布演算手段、キャリア密度分布演算手段、キャリア面密度演算手段、ドレイン電流演算手段、として機能させるための請求項５に記載のドレイン電流のシミュレーションプログラムによって実現することもできる。このプログラムは、通信回線を介して配布してもよく、ＣＤ−ＲＯＭやフラッシュメモリなどの記録媒体に記録して配布してもよい。
【発明の効果】
【００３４】
請求項１又は請求項５に記載の発明によれば、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型のＴＦＴについて、半導体膜のチャネル長方向の２以上の位置における半導体膜の深さ方向についてのポテンシャル分布を算出し、その一次元ポテンシャル分布に基づいてドレイン電流を算出するため、ハイスペックなコンピュータを用いることなく、高速かつ高精度にドレイン電流を計算することができる。
請求項２に記載の発明によれば、バンドギャップ中に指数関数型の状態密度を持つドナー型欠陥のディープステートにおける密度と、アクセプタ型欠陥のディープステートにおける密度と、アクセプタ型欠陥のテールステートにおける密度とを考慮に含めて、電子の擬フェルミポテンシャルを考慮した一次元ポアソン方程式を数値解析してポテンシャル分布を計算し、チャネル長方向の２以上の位置における一次元ポテンシャル分布に基づいてドレイン電流を計算するようにしたため、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型のＴＦＴについて、広い範囲のドレイン−ソース間電圧に対するドレイン電流を高速かつ高精度に計算することができる。
請求項３に記載の発明によれば、チャネル長方向の両端の位置における一次元ポテンシャル分布に基づいてドレイン電流を計算するようにしたため、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型のＴＦＴについて、ドレイン電流の基本特性を高速かつ高精度に計算することができる。
請求項４に記載の発明によれば、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型のＴＦＴについて、ドレイン電流のドレイン電圧依存特性及び／又はゲート電圧依存特性を計算することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態における計算対象であるＴＦＴの構造を示す模式的断面図である。
【図２】本発明の実施形態における計算対象であるＴＦＴにおける半導体膜の欠陥のバンドギャップ中の状態密度分布を示す図である。
【図３】本発明の実施形態における計算対象であるＴＦＴについて、フラットバンド条件を説明するための図である。
【図４】本発明の実施形態における計算対象であるＴＦＴについて、ポアソン方程式を解く際の境界条件を説明するための図である。
【図５】本発明の実施形態における計算対象であるＴＦＴについて、寄生抵抗の影響を説明するための図である。
【図６】本発明の実施形態におけるドレイン電流のシミュレーション装置の構成を示すブロック図である。
【図７】本発明の実施形態におけるドレイン電流のシミュレーション装置の処理の流れを示すフローチャートである。
【図８】本発明に係るドレイン電流のシミュレーション装置を用いたドレイン電流特性の計算の実施例を示す図であり、欠陥の密度を種々に変えて、ドレイン電流のゲート電圧依存性を計算した結果を示す。
【図９】本発明に係るドレイン電流のシミュレーション装置を用いたドレイン電流特性の計算の実施例を示す図であり、ドレイン電圧を種々に変えて、ドレイン電流のゲート電圧依存性を計算した結果と実測値とを示す。
【図１０】本発明に係るドレイン電流のシミュレーション装置を用いたドレイン電流の計算の実施例を示す図であり、ゲート電圧を種々に変えて、ドレイン電流のドレイン電圧依存性を計算した結果と実測値とを示す。
【図１１】本発明に係るドレイン電流のシミュレーション装置を用いたドレイン電流特性の計算の実施例を示す図であり、ゲート絶縁膜の厚さを変えて、ドレイン電流のゲート電圧依存性を計算した結果と実測値とを示す。
【発明を実施するための形態】
【００３６】
以下、本発明の実施形態について、適宜に図面を参照して説明する。ここでは、ｎ型の蓄積型ＴＦＴについて説明する。なお、本実施形態について、先にドレイン電流の計算方法について説明し、その後に、その計算方法を用いたドレイン電流のシミュレーション装置について説明する。
【００３７】
［ドレイン電流の計算方法］
まず、ドレイン電流を計算方法について説明する。
図１は本発明におけるドレイン電流の計算方法を説明するためのＴＦＴの断面を模式的に示したものである。このＴＦＴは、図面において半導体膜ＳＣの左右方向の両端にそれぞれソース電極Ｓとドレイン電極Ｄとが設けられ、図面において半導体膜ＳＣの下方向には、ゲート絶縁膜ＩＮを挟んでゲート電極Ｇが設けられているボトムゲート、トップコンタクト型の電界効果型トランジスタ（ＦＥＴ）である。なお、本実施形態では、ボトムゲート、トップコンタクト型のＴＦＴを例に説明するが、本発明が適用できるＴＦＴは、この構造に限定されるものではない。
【００３８】
ここで、ｔｓｃは半導体膜ＳＣの厚さであり、Ｌは半導体膜ＳＣのチャネル長であり、ｔｉｎはゲート絶縁膜ＩＮの厚さである。また、座標系は、半導体膜ＳＣの厚さ方向（深さ方向ともいう）である図面の上下方向をｘ方向とし、チャネル長方向である図面の左右方向をｙ方向とする。ｘ方向の座標は、半導体膜ＳＣのゲート絶縁膜ＩＮとの界面をｘ＝０とし、上端面はｘ＝ｔｓｃとする。また、ｙ方向の座標は、半導体膜ＳＣがソース電極Ｓの右端部と接触する位置をｙ＝０とし、半導体膜ＳＣがドレイン電極Ｄの左端部と接触する位置をｙ＝Ｌとする。
【００３９】
［ポアソン方程式］
ここで、半導体膜ＳＣ中のポアソン方程式は、チャネル長Ｌがゲート絶縁膜ＩＮの厚さに対して極端に短くない場合は、グラデュアルチャネル近似より、式（１）のように、一次元の方程式で表すことができる。ここで、チャネル長Ｌがゲート絶縁膜ＩＮの厚さｔｉｎに対して極端に短くない場合とは、例えば、ゲート絶縁膜ＩＮの厚さｔｉｎを１００［ｎｍ］としたときに、チャネル長Ｌが５μｍ程度以上の場合にグラデュアルチャネル近似をすることができる。また、グラデュアルチャネル近似とは、ドレイン−ソース間の電圧のチャネル長方向（ｙ方向）の変化が緩やかであるため、ｙ方向の電界を無視するという近似である。
【００４０】
【数８】
2014045050.tif 000010
【００４１】
式（１）において、φは静電ポテンシャル（以下、適宜単に「ポテンシャル」という）、ｘは半導体膜ＳＣの厚さ方向の位置、ρは電荷密度であり、εｓｃは半導体膜ＳＣの誘電率である。このとき、キャリアを捕獲する欠陥を含む半導体膜ＳＣにおける電荷密度ρは、キャリアを捕獲する欠陥の密度を考慮して、式（２）で与えられる。
【００４２】
【数９】
2014045050.tif 000011
【００４３】
ここで、ｑは電気素量、ｐはホール密度、ｎは電子密度、Ｎｄは酸素欠損や不純物水素などに由来する実効的なドナー密度、Ｎｄｄ＋は正に帯電したドナー型欠陥のディープステート（Deep state）における密度、Ｎａｄ−は負に帯電したアクセプタ型欠陥のディープステート（Deep state）における密度、Ｎａｔ−は負に帯電したアクセプタ型欠陥のテールステート（Tail state）における密度である。また、ドレイン電流特性に対するドナー型欠陥のテールステート（Tail state）の影響は小さいため、それに関する項はここでは無視している。なお、Ｎｄｄ＋は正に帯電したドナー型欠陥のディープステート（Deep state）における密度などは、適宜「Ｎｄｄ＋は正に帯電したドナー型欠陥（Deep state）の密度」のように記載する。
また、「ディープステート（Deep state）」及び「テールステート（Tail state）」についての説明は後記する。
【００４４】
ここで、ホール密度ｐ及び電子密度ｎは、それぞれ式（３）及び式（４−１）のように与えられる。更に、本実施形態では、ｎ型ＴＦＴにおける多数キャリアである電子の密度ｎについては、ドレイン−ソース間電圧Ｖｄｓが高く、熱的に平衡状態であると近似できない系、すなわち、熱的に非平衡状態な系に適用可能とするために、電子の擬フェルミポテンシャルφｎを導入し、電子密度ｎを表す式として、式（４−１）におけるポテンシャルφに代えて、（φ−φｎ）とした式（４−２）を用いる。
なお、ｐ型ＴＦＴについて計算を行う場合は、ｎ型ＴＦＴについての計算の際に電子密度ｎ及び後記するアクセプタ型欠陥の密度Ｎａｄ−、Ｎａｔ−（式（１３−２）及び式（１６−２）参照）に電子の擬フェルミポテンシャルφｎを導入することに代えて、ホール密度ｐ及びドナー型欠陥の密度Ｎｄｄ＋にホールの擬フェルミポテンシャルφｐを導入する（式（３）及び式（１０）において、φを（φ−φｐ）に置き換える）。この場合、電子密度ｎ及びアクセプタ型欠陥の密度Ｎａｄ−、Ｎａｔ−には、電子の擬フェルミポテンシャルφｎの導入は不要である。
【００４５】
【数１０】
2014045050.tif 000012
【００４６】
ここで、ｐ０及びｎ０は、それぞれ、フラットバンド条件における半導体膜ＳＣのホール密度及び電子密度であり、βは熱電圧の逆数である。ここで、β＝ｑ／ｋＴであり、ｋはボルツマン定数、Ｔは絶対温度である。また、電子の擬フェルミポテンシャルφｎは、ソース端（ｙ＝０）において、φｎ＝０、ドレイン端（ｙ＝Ｌ）において、φｎ＝Ｖｄｓとなる。
但し、後記するように、寄生抵抗の影響が無視できない場合には、ドレイン端（ｙ＝Ｌ）において、φｎ＝Ｖｄｓ−ｅｆｆとなる。ここで、Ｖｄｓ−ｅｆｆは、寄生抵抗による電圧降下の影響を考慮した、実効的なドレイン−ソース間電圧である。なお、実効的なドレイン−ソース間電圧Ｖｄｓ−ｅｆｆについての詳細な説明は後記する。
【００４７】
また、フラットバンド条件における半導体膜ＳＣのホール密度ｐ０及び電子密度ｎ０は、それぞれ、式（５）及び式（６）のように与えられる。
【００４８】
【数１１】
2014045050.tif 000013
【００４９】
ここで、ｎｉは真性キャリア密度、Ｅｉは真性フェルミ準位、Ｅｆはフラットバンド条件でのフェルミ準位である。
【００５０】
また、本実施形態における計算方法では、酸素欠損や不純物水素などに由来する実効的なドナー密度Ｎｄは、ポテンシャルφに依存せずに、熱処理の温度や熱処理の雰囲気（例えば、窒素ガス雰囲気、大気など）などの製造プロセスによって定められる所定値をとるものと近似する。この所定値としては、実験結果に基づいて定められる経験値を固有パラメータとして用いることができる。
【００５１】
次に、キャリアを捕獲する欠陥の密度について詳しく説明する。図２はバンドギャップ中のドナー型欠陥（Deep state）とアクセプタ型欠陥（Deep state, Tail state）の状態密度を表わした図である。なお、「Deep state」とは、価電子帯上端のエネルギーＥｖと伝導帯下端のエネルギーＥｃとの間のエネルギー状態において、中央部のエネルギー状態をいうものである。また、「Tail state」とは、前記したエネルギー間で、価電子帯上端のエネルギーＥｖの近傍又は伝導帯下端のエネルギーＥｃの近傍のエネルギー状態をいうものである。
【００５２】
ここで、ドナー型欠陥（Deep state）の状態密度ｇｄｄは、バンドギャップ中のエネルギーEの関数として、式（７）のように与えられる。
【００５３】
【数１２】
2014045050.tif 000014
【００５４】
ここで、ｇｄｄ０は価電子帯上端のエネルギーＥｖでのドナー型欠陥（Deep state）の状態密度である。また、Ｅｄｄはドナー型欠陥（Deep state）の状態密度分布の傾きの逆数で、「Ｅｄｄ＞ｋＴ」である。なお、ｋＴは、室温で２６ｍｅＶである。
【００５５】
また、正に帯電したドナー型欠陥（Deep state）の密度Ｎｄｄ＋は、式（８）に示すように、欠陥準位の占有確率をｆ（Ｅ）として、式（７）に（１−ｆ（Ｅ））を掛けて、価電子帯上端のエネルギーＥｖから伝導帯下端のエネルギーＥｃまで積分することにより求めることができる。なお、欠陥準位の占有確率ｆ（Ｅ）は、式（９）のように与えられる。
【００５６】
【数１３】
2014045050.tif 000015
【００５７】
ここで、Ｅｆｅはフェルミ準位である。
次に、式（８）の積分計算は数値的に行う必要があるが、「Ｅｄｄ＞ｋＴ」であることを考慮することにより、解析的な近似解が得ることができる。この近似解の導出について説明する。
【００５８】
まず、式（８）に式（７）及び式（９）を代入し、積分範囲の上端を伝導帯下端のエネルギーＥｃから無限大に変えることで、近似式である式（Ａ１）が得られる。
【００５９】
【数１４】
2014045050.tif 000016
【００６０】
ここで、式（Ａ２）のように、ｚ、αをおくと、式（Ａ１）は、式（Ａ３）のように表すことができ、更に式（Ａ４）のように近似することができる。
【００６１】
【数１５】
2014045050.tif 000017
【００６２】
ここで、α＞１（Ｅｄｄ＞ｋＴ）のとき、式（Ａ５）の関係が成立するから、式（Ａ４）は、式（Ａ６）のようになる。
【００６３】
【数１６】
2014045050.tif 000018
【００６４】
ここで、式（Ａ６）に、式（Ａ７）に示した関係式を代入することで、式（Ａ８）が得られる。
【００６５】
【数１７】
2014045050.tif 000019
【００６６】
また、式（Ａ９）に示すように、式（Ａ８）において、ポテンシャルφ＝０とした場合が、半導体膜ＳＣのフラットバンド条件での正に帯電したドナー型欠陥（Deep state）の密度Ｎｄｄ０＋である。
【００６７】
【数１８】
2014045050.tif 000020
【００６８】
従って、式（Ａ９）を用いることにより、式（Ａ８）は式（１０）のように表すことができる。本実施形態では、式（８）に示した正に帯電したドナー型欠陥（Deep state）の密度Ｎｄｄ＋の近似式として、式（１０）を用いるものである。
【００６９】
【数１９】
2014045050.tif 000021
【００７０】
また、アクセプタ型欠陥（Deep state）の状態密度ｇａｄは、式（１１）のように与えられる。
【００７１】
【数２０】
2014045050.tif 000022
【００７２】
ここで、ｇａｄ０は伝導帯下端のエネルギーＥｃでのアクセプタ型欠陥（Deep state）の状態密度、Ｅａｄはアクセプタ型欠陥（Deep state）の状態密度分布の傾きの逆数であり、「Ｅａｄ＞ｋＴ」である。
【００７３】
また、負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎａｄ−は、式（１２）に示すように、式（１１）に欠陥準位の占有確率ｆ（Ｅ）を掛けて、価電子帯上端のエネルギーＥｖから伝導帯下端のエネルギーＥｃまで積分することにより求めることができる。
【００７４】
【数２１】
2014045050.tif 000023
【００７５】
式（８）に示した積分計算と同様に、式（１２）の積分計算も数値的に行う必要があるが、「Ｅａｄ＞ｋＴ」であることを考慮することにより、解析的な近似解を得ることができる。この近似解の導出について説明する。
【００７６】
まず、式（１２）に式（９）及び式（１１）を代入することで、式（Ｂ１）が得られ、更に、積分範囲の下端を価電子帯上端のエネルギーＥｖからマイナス無限大に変えることで、近似式である式（Ｂ２）が得られる。
【００７７】
【数２２】
2014045050.tif 000024
【００７８】
ここで、式（Ｂ３）に示すように、ｚ、αをおくと、式（Ｂ２）は、式（Ｂ４）のように表すことができ、更に、積分範囲の上端を無限大に変えることで、近似式である式（Ｂ５）が得られる。なお、式（Ｂ３）のｚ及びαは、前記した式（Ａ２）のｚ及びαとは異なるものである。
【００７９】
【数２３】
2014045050.tif 000025
【００８０】
ここで、α＞１（Ｅａｄ＞ｋＴ）のとき、式（Ｂ６）の関係が成立するから、式（Ｂ５）は、式（Ｂ７）のようになる。
【００８１】
【数２４】
2014045050.tif 000026
【００８２】
ここで、式（Ｂ７）に、式（Ｂ８）に示した関係式を代入することで、式（Ｂ９）が得られる。
【００８３】
【数２５】
2014045050.tif 000027
【００８４】
また、式（Ｂ１０）に示すように、式（Ｂ９）において、ポテンシャルφ＝０とした場合が、半導体膜ＳＣのフラットバンド条件での負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎａｄ０−である。
【００８５】
【数２６】
2014045050.tif 000028
【００８６】
従って、式（Ｂ１０）を用いることにより、式（Ｂ９）は式（１３−１）のように表すことができる。更に本実施形態では、式（４−２）に示した電子密度ｎと同様に、熱的に非平衡状態の系に適用可能とするために、電子の擬フェルミポテンシャルφｎを考慮して、式（１３−１）におけるポテンシャルφを（φ−φｎ）に置き換えた式（１３−２）を、式（１２）に示した負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎａｄ−の近似式として用いる。
【００８７】
【数２７】
2014045050.tif 000029
【００８８】
また、アクセプタ型欠陥（Tail state）の状態密度ｇａｔは、式（１４）のように与えられる。
【００８９】
【数２８】
2014045050.tif 000030
【００９０】
ここで、ｇａｔ０は伝導帯下端でのアクセプタ型欠陥（Tail state）の状態密度、Ｅａｔはアクセプタ型欠陥（Tail state）の状態密度分布の傾きの逆数であり、「Ｅａｔ＜ｋＴ」である。
【００９１】
また、負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎａｔ−は、式（１５）に示すように、式（１４）に、式（９）に示した欠陥準位の占有確率ｆ（Ｅ）を掛けて、価電子帯上端のエネルギーＥｖから伝導帯下端のエネルギーＥｃまで積分することにより求めることができる。
【００９２】
【数２９】
2014045050.tif 000031
【００９３】
式（８）及び式（１２）に示した積分計算と同様に、式（１５）の積分計算も数値的に行う必要があるが、「Ｅａｔ＜ｋＴ」であることを考慮することにより、解析的な近似解を得ることができる。この近似解の導出について説明する。
【００９４】
まず、式（１５）に式（９）及び式（１４）を代入することにより式（Ｃ１）が得られ、更に、積分範囲の下端を価電子帯上端のエネルギーＥｖからマイナス無限大に変えることで、近似式である式（Ｃ２）が得られる。
【００９５】
【数３０】
2014045050.tif 000032
【００９６】
ここで、アクセプタ型欠陥のTail stateの状態密度は、伝導帯下端のエネルギーＥｃの近くのみで高い値をとるので、式（Ｃ２）の積分を行う際は、式（９）で表される占有確率ｆ（Ｅ）を式（３）のように近似することができる。
【００９７】
【数３１】
2014045050.tif 000033
【００９８】
従って、式（Ｃ２）は、更に、式（Ｃ４）に示すように近似でき、その結果として式（Ｃ５）が得られる。
【００９９】
【数３２】
2014045050.tif 000034
【０１００】
ここで、式（Ｃ５）に式（Ｃ６）の関係式を代入することで、式（Ｃ７）が得られ、更に、変形すると式（Ｃ８）が得られる。
【０１０１】
【数３３】
2014045050.tif 000035
【０１０２】
また、式（Ｃ９）に示すように、式（Ｃ８）において、ポテンシャルφ＝０とした場合が、半導体膜ＳＣのフラットバンド条件での負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎａｔ０−である。
【０１０３】
【数３４】
2014045050.tif 000036
【０１０４】
従って、式（Ｃ９）を用いることにより、式（Ｃ８）は式（１６−１）のように表すことができる。更に本実施形態では、式（４−２）に示した電子密度ｎと同様に、熱的に非平衡状態の系に適用可能とするために、電子の擬フェルミポテンシャルφｎを考慮して、式（１６−１）におけるポテンシャルφを（φ−φｎ）に置き換えた式（１６−２）を、式（１５）に示した負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎａｔ−の近似式として用いる。
【０１０５】
【数３５】
2014045050.tif 000037
【０１０６】
［フラットバンド条件でのフェルミ準位の計算］
次に、半導体膜ＳＣの電気的中性条件に基づいて、フラットバンド条件でのフェルミ準位Ｅｆを計算するプロセスについて説明する。
【０１０７】
ここで、図３を参照して、フラットバンド条件について説明する。フラットバンド条件とは、図３に示すように、ＴＦＴのエネルギーバンド図において、半導体膜ＳＣにおけるエネルギーバンドが曲がらず、フラットになる条件のことである。ゲート電極Ｇである金属の仕事関数と半導体膜ＳＣの仕事関数とが等しく、かつ、ゲート絶縁膜ＩＮ中に電荷が存在しない場合、フラットバンド条件においては、ゲート電極Ｇである金属のフェルミ準位Ｅｆｍと、半導体膜ＳＣのフェルミ順位Ｅｆｓとが等しくなる。
【０１０８】
また、ゲート電極Ｇである金属の仕事関数と半導体膜ＳＣの仕事関数との間に差がある場合や、ゲート絶縁膜ＩＮ中に電荷がある場合に、これらによって生じる半導体膜ＳＣ中のエネルギーバンドの曲がりを補償して、エネルギーバンドをフラットにするのに必要なゲート電圧Ｖｇがフラットバンド電圧Ｖｆｂである。
【０１０９】
フェルミ準位Ｅｆを計算するプロセスについて説明を続ける。
式（２）に、式（３）、式（４−２）、式（１０）、式（１３−２）及び式（１６−２）を代入して、フラットバンド条件「φ＝０」において、半導体膜ＳＣにおける電気的中性条件である「ρ＝０」及び「φｎ＝０」とすることで、式（１７）が得られる。
【０１１０】
【数３６】
2014045050.tif 000038
【０１１１】
そして、式（１７）に、式（５）、式（６）、式（Ａ９）、式（Ｂ１０）及び式（Ｃ９）を代入すると、式（１８）が得られる。
【０１１２】
【数３７】
2014045050.tif 000039
【０１１３】
ここで、価電子帯上端のエネルギーＥｖでのドナー型欠陥（Deep state）の状態密度ｇｄｄ０、ドナー型欠陥（Deep state）の状態密度分布の傾きの逆数Ｅｄｄ、伝導帯下端のエネルギーＥｃでのアクセプタ型欠陥（Deep state）の状態密度ｇａｄ０、アクセプタ型欠陥（Deep state）の状態密度分布の傾きの逆数Ｅａｄ、伝導帯下端のエネルギーＥｃでのアクセプタ型欠陥（Tail state）の状態密度ｇａｔ０、アクセプタ型欠陥（Tail state）の状態密度分布の傾きの逆数Ｅａｔ、実効的なドナー密度Ｎｄ、真性キャリア密度ｎｉ、真性フェルミ準位Ｅｉ、価電子帯上端のエネルギーＥｖ及び伝導帯下端のエネルギーＥｃは、デバイスの設計値であるデバイスパラメータ又は用いる材料に固有の固有パラメータとして与えられる。また、絶対温度Ｔは、任意の値（例えば、３００Ｋ）を設定することができる。従って、式（１８）において未知数はフェルミ準位Ｅｆのみである。
【０１１４】
そこで、フェルミ準位Ｅｆの方程式である式（１８）について、例えば、反復計算を用いた求根アルゴリズムであるニュートン法や二分法などの公知の手法により数値解析することで、フラットバンド条件でのフェルミ準位Ｅｆを算出することができる。
【０１１５】
［フラットバンド条件での電荷担体密度の計算］
次に、式（１８）から算出したフェルミ準位Ｅｆを、式（５）、式（６）、式（Ａ９）、式（Ｂ１０）及び式（Ｃ９）に代入することで、半導体膜ＳＣのフラットバンド条件での電荷担体密度として、ホール密度ｐ０、電子密度ｎ０、正に帯電したドナー型欠陥（Deep state）の密度Ｎｄｄ０＋、負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎａｄ０−、負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎａｔ０−が得られる。そして、これらの電荷担体密度を用いて、ポテンシャル分布の計算を行う。
【０１１６】
［ポテンシャル分布の計算］
式（１）に示したポアソン方程式は、差分化することで、例えば、直接法であるガウスの消去法や、反復法であるヤコビ法などの公知の手法を用いた数値解析によって、その解を求めることができる。これによって、ｘ方向（深さ方向）のポテンシャル分布の算出を行うことができる。
【０１１７】
ここで、差分化するために、半導体膜ＳＣにおいて、数値解析をする際に、例えば等間隔メッシュを仮定して、そのメッシュ幅をΔｘとして、ポテンシャル分布φ（ｘ）を、Δｘ単位で離散化した数値関数として取り扱うこととする。その結果、数値解析によって、ポテンシャル分布φ（ｘ）は、｛φ（０），φ（Δｘ），φ（２Δｘ），・・・，φ（ｔｓｃ）｝という数値関数（数列）として算出される。
【０１１８】
ここで、図４を参照して、ポアソン方程式を解く際の境界条件について説明する。
まず、ゲート電極Ｇにおけるポテンシャルφは、ゲート−ソース間電圧Ｖｇｓとフラットバンド電圧Ｖｆｂとの差「Ｖｇｓ−Ｖｆｂ」とする。また、ゲート絶縁膜ＩＮと半導体膜ＳＣとの界面（ｘ＝０）において、電束密度が連続となるようにする。更にまた、「ｘ＞ｔｓｃ」となる領域、すなわち半導体膜ＳＣの上面側（図１参照）に、十分に厚い絶縁膜層があるものと仮定し、ｘ＝ｔｓｃにおいて電界Ｅがほぼゼロとなるようにする。
【０１１９】
［キャリア密度分布の計算］
半導体膜ＳＣ中のキャリア密度分布は、ポアソン方程式を解いて得られるポテンシャル分布から計算することができる。
式（４−２）において、位置ｘにおけるポテンシャルをφ（ｘ）とすると、位置ｘにおけるキャリア密度（電子密度）ｎ（ｘ）は、式（１９）で与えられる。
【０１２０】
【数３８】
2014045050.tif 000040
【０１２１】
［キャリア面密度の計算］
キャリア面密度Ｎは、式（２０）に示すように、キャリア密度ｎ（ｘ）を、厚さ方向にｘ＝０からｘ＝ｔｓｃまで積分することにより算出することができる。
【０１２２】
【数３９】
2014045050.tif 000041
【０１２３】
実際には、ポテンシャル分布は数値計算より得られるので、式（２０）における積分は解析的には行うことができない。従って、半導体膜ＳＣにおいて、数値計算をする際に等間隔メッシュを仮定して、そのメッシュ幅をΔｘとすると、キャリアの面密度Ｎは、式（２１）のようにして算出することができる。
【０１２４】
【数４０】
2014045050.tif 000042
【０１２５】
［ドレイン電流の計算］
ドレイン電流Ｉｄは、式（２３）に示すように、拡散電流成分Ｉｄｉｆｆと、ドリフト電流成分Ｉｄｒｉｆｔの和として与えられる。ここで、チャネル長方向であるｙ方向において、ソース端をｙ＝０とし、ドレイン端をｙ＝Ｌとし、ｙ方向の電界がｘ方向（深さ方向）について一定であると近似すると、拡散電流成分Ｉｄｉｆｆ及びドリフト電流成分Ｉｄｒｉｆｔは、それぞれ式（２４）及び式（２５）のように表すことができる。
式（２４）において、Ｎ（ｙ）はチャネル長方向の位置ｙにおけるキャリアの面密度であり、式（２５）において、φｓ（ｙ）は位置ｙにおけるゲート絶縁膜ＩＮと半導体膜ＳＣとの界面（ｘ＝０）におけるポテンシャル（表面ポテンシャル）である。
【０１２６】
【数４１】
2014045050.tif 000043
【０１２７】
まず、式（２４）に示した拡散電流成分Ｉｄｉｆｆをｙについて積分すると、式（２６）のようになる。ここで、ＮＬは、ｙ＝Ｌにおけるキャリア面密度、Ｎ０は、ｙ＝０におけるキャリア面密度である。そして、拡散電流成分Ｉｄｉｆｆは、式（２７）のように与えられる。
式（２７）において、ＱＬ及びＱ０は、それぞれ、ｙ＝Ｌ及びｙ＝０におけるキャリア面電荷密度であり、Ｑ０＝−ｑＮ０、ＱＬ＝−ｑＮＬの関係が成り立つ。
【０１２８】
【数４２】
2014045050.tif 000044
【０１２９】
次に、式（２５）に示したドリフト電流成分Ｉｄｒｉｆｔをｙについて積分すると、式（２８）のようになる。ここで、φｓＬ及びφｓ０は、それぞれ、ｙ＝Ｌ及びｙ＝０におけるゲート絶縁膜ＩＮと半導体膜ＳＣとの界面（ｘ＝０）のポテンシャルである。そして、ドリフト電流成分Ｉｄｒｉｆｔは、式（２９）のように与えられる。
なお、このとき、Ｑ＝−ｑＮの関係を用いた。
【０１３０】
【数４３】
2014045050.tif 000045
【０１３１】
式（２７）及び式（２９）を式（２３）に代入することで、ドレイン電流Ｉｄは、式（３０）のように表すことができる。式（３０）において、右辺の第一項は拡散電流成分を表し、第二項はドリフト電流を表す。
【０１３２】
【数４４】
2014045050.tif 000046
【０１３３】
式（３０）中の第二項の積分計算は、具体的には、式（３１）によって行う。すなわち、キャリア面電荷密度Ｑ及びポテンシャルφｓを、それぞれｙ方向について離散化した関数に置き換えて、式（３１）に示すように、キャリア面電荷密度Ｑとポテンシャルφｓの差分との積和演算を行うことで、積分値を算出することができる。
式（３１）において、ｍｙは正の整数であり、関数をｙ方向に離散化する際のドレイン−ソース間電圧Ｖｄｓの分割数を示す。ｍｙを大きな値にするほど、離散化した関数の間隔が小さくなり、元の連続関数をより忠実に表現できるため、計算精度を高くすることができる。
【０１３４】
【数４５】
2014045050.tif 000047
【０１３５】
また、式（３１）において、離散化したｙ方向のｒ番目の位置におけるキャリア面電荷密度Ｑｒ及び表面ポテンシャルφｓｒは、まず、ｙ方向のｒ番目の位置における擬フェルミポテンシャルφｎ（ｒ）を式（３２）に従って設定しておき、その上で式（１）に示したポアソン方程式を解いて得られるポテンシャルφｒ（ｘ）を用いて計算する。計算の具体例について、この後に説明する。なお、式（３２）において、ΔＶｄｓは、式（３３）で与えられ、ｙ方向の離散化に対応した計算間隔（幅）である。また、０番目の位置はｙ＝０の位置（ソース端）であり、ｍｙ番目の位置はｙ＝Ｌの位置（ドレイン端）である。
【０１３６】
次に、式（３１）の計算の具体例について説明する。まず、式（３３）によれば、例えば、Ｖｄｓ＝１０［Ｖ］、ΔＶｄｓ＝０．２［Ｖ］とした場合に、分割数ｍｙ＝５０となり、あるゲート電圧Ｖｇにおけるドレイン電流Ｉｄを計算するために、起点を含めた５１条件（φｎ（ｒ）＝０，０．２，０．４，０．６，・・・，９．６，９．８，１０［Ｖ］）でポアソン方程式を解くこととなる。そして、本例の場合は、５１条件でのポアソン方程式を解くことにより、ｙ方向の５１個の位置における一次元のポテンシャルφが、離散化した関数φｒ（ｘ）（ｒは０から５０までの整数、ｘは０からｔｓｃまで、間隔Δｘで定められる離散値）として算出される。
【０１３７】
【数４６】
2014045050.tif 000048
【０１３８】
次に、ポテンシャル分布φｒ（ｘ）及び擬フェルミポテンシャルφｎ（ｒ）を式（１９）のφ（ｘ）及びφｎにそれぞれ代入することで、ｙ方向のｒ番目の位置におけるキャリア密度ｎｒ（ｘ）が得られる。そして、キャリア密度ｎｒ（ｘ）を式（２０）のｎ（ｘ）に代入した積分計算として、式（２１）の積和演算を行うことにより、ｙ方向のｒ番目の位置におけるキャリア面密度Ｎｒが得られる。更に、キャリア面密度Ｎｒに負の電気素量（−ｑ）を乗じることにより、ｙ方向のｒ番目の位置におけるキャリア面電荷密度Ｑｒが得られる。
【０１３９】
ｙ方向の位置ｒ＝０〜ｍｙについての、キャリア面電荷密度Ｑｒ、及び既に算出したｘ＝０におけるポテンシャルφｒ（０）であるポテンシャルφｓｒを、式（３１）に代入することにより、式（３０）の右辺第二項の積分値を得ることができる。
なお、式（３０）の右辺の第一項におけるキャリア面電荷密度Ｑ０及びＱＬは、第二項の積分計算のためのキャリア面電荷密度Ｑｒにおいて、それぞれｒ＝０及びｒ＝５０の場合のキャリア面電荷密度として算出される値を用いることができる。
以上の計算プロセスにより、任意の大きさのドレイン−ソース間電圧Ｖｄｓに対してドレイン電流Ｉｄを算出することができる。
【０１４０】
また、このドレイン電流Ｉｄを算出の際に設定するゲート電圧Ｖｇの値を、様々に変えて、対応するドレイン電流Ｉｄを算出することにより、ドレイン電流Ｉｄのゲート電圧依存性（ドレイン電流特性）を計算することができる。同様に、ドレイン電圧Ｖｄの値を様々に変えて、ドレイン電流Ｉｄのドレイン電圧依存性を計算することもできる。
ここで、ゲート電圧Ｖｇの値は、ドレイン電流計算プロセスにおいて、ポテンシャル分布φ（ｘ）を計算する際の境界条件を定めるために用いられる。すなわち、ゲート電極Ｇにおけるポテンシャルφ＝Ｖｇｓ−Ｖｆｂ＝（Ｖｇ−Ｖｓ）−Ｖｆｂを算出するために用いられる。
【０１４１】
なお、ドレイン−ソース間電圧Ｖｄｓが小さい場合（１〜数［Ｖ］程度又はそれ以下）は、チャネル長方向であるｙ方向に対してキャリア密度分布は緩やかに変化するとみなすことができ、式（３４）の関係式を用いることができる。そして、式（３４）の関係式を用いることで、式（３０）は、式（３５）のように近似することができる。
【０１４２】
【数４７】
2014045050.tif 000049
【０１４３】
式（３５）の適用範囲は、ドレイン−ソース間電圧Ｖｄｓが、１〜数［Ｖ］程度又はそれ以下の電圧に限られるが、あるゲート電圧Ｖｇにおけるドレイン電流Ｉｄを計算するためには、ソース端（ｙ＝０、φｎ＝０）及びドレイン端（ｙ＝Ｌ、φｎ＝Ｖｄｓ）の２条件でのみ、ポアソン方程式を解けばよい。すなわち、半導体膜ＳＣのチャネル長方向の両端であるソース端及びドレイン端の２箇所における一次元のポテンシャルφを算出すればよい。このため、式（３０）を用いる場合に比べて、短時間でドレイン−ソース電圧Ｖｄｓが前記した低電圧におけるドレイン電流Ｉｄを算出することができる。
【０１４４】
また、更に近似を進めて、ソース端及びドレイン端におけるキャリア面電荷密度Ｑ０，ＱＬ及び表面ポテンシャルφｓ０，φｓＬに対して、それぞれ式（３６）及び式（３７）に示す関係があるものとする。これらの関係式を式（３５）に代入することで、式（３８）の近似式を得ることができる。
【０１４５】
【数４８】
2014045050.tif 000050
【０１４６】
ここで、ソース端（ｙ＝０）におけるキャリア面密度をＮ０とすると、式（３９）の関係が成り立つ。そして、式（３９）を式（３８）に代入することで、式（４０）の近似式を得ることができる。
【０１４７】
【数４９】
2014045050.tif 000051
【０１４８】
式（４０）に示した近似式を用いてドレイン電流Ｉｄを計算する場合には、ソース端におけるキャリア面密度Ｎ０を算出するために、ソース端（ｙ＝０、φｎ＝０）でのみ、ポアソン方程式を解けばよい。すなわち、ソース端における一次元のポテンシャルφを算出すればよい。このため、式（３５）を用いる場合よりも、更に短時間でドレイン電流Ｉｄを算出することができる。
【０１４９】
（寄生抵抗の影響）
また、図５に示すように、トランジスタに寄生抵抗がある場合、すなわち、寄生抵抗の影響を無視することができない場合には、その影響を考慮してドレイン電流Ｉｄを計算する必要がある。なお、図５に示した例では、ソース電極側とドレイン電極側とに、同じ抵抗値Ｒの寄生抵抗があるものと仮定している。
【０１５０】
寄生抵抗Ｒにドレイン電流Ｉｄが流れることにより、電圧降下が生じるため、実際にトランジスタのドレイン−ソース間に印加される電圧は、端子間であるドレイン電極Ｄとソース電極Ｓ（図１参照）との間に印加した電圧（Ｖｄｓ）よりも小さくなる。ここで、実際にトランジスタに印加されるドレイン−ソース間電圧をＶｄｓ−ｅｆｆとし、寄生抵抗の大きさをＲとすると、図５から分かるように、式（４１）の関係が成り立つ。
また、式（４０）に示したドレイン電流Ｉｄの算出式において寄生抵抗の影響を考慮すると、式（４０）は、ドレイン−ソース間電圧Ｖｄｓを実効的なドレイン−ソース間電圧Ｖｄｓ−ｅｆｆに代えて、式（４２）にように表すことができる。
そして、式（４２）に、式（４１）を代入して整理することで、ドレイン−ソース間電圧Ｖｄｓと実効的なドレイン−ソース間電圧Ｖｄｓ−ｅｆｆとの関係を示す式（４３）が得られる。
【０１５１】
【数５０】
2014045050.tif 000052
【０１５２】
寄生抵抗の影響を考慮する場合は、式（３２）及び式（３３）により擬フェルミポテンシャルφｎ（ｒ）を算出する際に、ドレイン−ソース間電圧Ｖｄｓを、式（４３）を用いて算出される実効的なドレイン−ソース間電圧Ｖｄｓ−ｅｆｆに置き換えて算出する。そして、この擬フェルミポテンシャルφｎ（ｒ）を用いてポアソン方程式を解くことで、寄生抵抗の影響をポテンシャル分布の計算に取り入れることができる。
【０１５３】
次に、図６を参照（適宜図１参照）して、前記した本発明におけるドレイン電流の計算方法を用いて、ドレイン電流のシミュレーションを行うドレイン電流のシミュレーション装置（以下、適宜シミュレーション装置という）について説明する。
【０１５４】
［シミュレーション装置の構成］
図６に示すように、本実施形態におけるシミュレーション装置（ドレイン電流のシミュレーション装置）１は、デバイスパラメータ入力手段１０、フェルミ準位演算手段１１、電荷担体密度演算手段１２、計算範囲設定手段１３、ポテンシャル分布演算手段１４、キャリア密度分布演算手段１５、キャリア面密度演算手段１６、ドレイン電流演算手段１７、パラメータ記憶手段１８、電荷担体密度記憶手段１９及びドレイン電流記憶手段２０を備えて構成されている。
【０１５５】
なお、シミュレーション装置１は、専用のハードウェアによって構成することもできるが、パソコン（パーソナルコンピュータ）などの一般的なコンピュータに、ドレイン電流を計算するための前記した各手段を実現するプログラム（ドレイン電流のシミュレーションプログラム）を実行させることによって実現することができる。本実施形態は、パソコンにドレイン電流のシミュレーションプログラムを実行させてドレイン電流のシミュレーション装置１を実現するものである。
以下、各手段について詳細に説明する。
【０１５６】
デバイスパラメータ入力手段１０は、不図示のキーボードなどの入力手段を介して、ドレイン電流Ｉｄの計算に必要なデバイスの構成や特性値を示すパラメータであるデバイスパラメータを入力するものである。デバイスパラメータ入力手段１０は、入力したデバイスパラメータを、パラメータ記憶手段１８に記憶する。
【０１５７】
入力するデバイスパラメータとしては、半導体膜ＳＣの厚さｔｓｃ、ゲート絶縁膜ＩＮの厚さｔｉｎ、チャネル長Ｌ、チャネル幅Ｗ、価電子帯上端のエネルギーＥｖでのドナー型欠陥（Deep state）の状態密度ｇｄｄ０、ドナー型欠陥（Deep state）の状態密度分布の傾きの逆数Ｅｄｄ、伝導帯下端のエネルギーＥｃでのアクセプタ型欠陥（Deep state）の状態密度ｇａｄ０、アクセプタ型欠陥（Deep state）の状態密度分布の傾きの逆数Ｅａｄ、伝導帯下端のエネルギーＥｃでのアクセプタ型欠陥の状態密度（Tail state）ｇａｔ０、アクセプタ型欠陥（Tail state）の状態密度分布の傾きの逆数Ｅａｔ、フラットバンド電圧Ｖｆｂ及び実効的なドナー密度Ｎｄが挙げられる。
【０１５８】
また、本実施形態では、半導体膜ＳＣについての真性フェルミ準位Ｅｉ、真性キャリア密度ｎｉ、価電子帯上端のエネルギーＥｖ、伝導帯下端のエネルギーＥｃ、移動度μ、誘電率εｓｃ及びゲート絶縁膜ＩＮの誘電率εｉｎは、用いる材料に固有の固有パラメータとして、固定値を予めパラメータ記憶手段１８に記憶しておく。更に、計算条件の一つであるソース電圧Ｖｓは、例えば、予め定められた値（例えば、０［Ｖ］）を、パラメータ記憶手段１８に記憶しておく。
以下、デバイスパラメータ、固有パラメータなどを合わせて、適宜「デバイスパラメータ等」という。
【０１５９】
また、デバイスパラメータ入力手段１０は、デバイスパラメータを、前記したキーボードのほか、光ディスクや磁気ディスク、フラッシュメモリなどの記憶媒体を介して入力するようにしてもよいし、ＬＡＮ（Local Area Network）などの通信回線を介して入力するようにしてもよい。
【０１６０】
フェルミ準位演算手段１１は、パラメータ記憶手段１８に記憶されているデバイスパラメータ等を用いて、半導体膜ＳＣのフラットバンド条件でのフェルミ準位Ｅｆを算出し、算出したフェルミ準位Ｅｆを電荷担体密度演算手段１２に出力するものである。
【０１６１】
具体的には、フェルミ準位演算手段１１は、前記した式（１８）にデバイスパラメータ等を代入し、式（１８）をニュートン法や二分法などにより数値解析することによって、半導体膜ＳＣのフェルミ準位Ｅｆを算出する。
【０１６２】
電荷担体密度演算手段１２は、フェルミ準位演算手段１１から入力したフェルミ準位Ｅｆを用いて、半導体膜ＳＣのフラットバンド条件における正に帯電したドナー型欠陥（Deep state）の密度Ｎｄｄ０＋、負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎａｄ０−、負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎａｔ０−、ホール密度ｐ０及び電子密度ｎ０を算出し、算出したこれらの電荷担体密度を電荷担体密度記憶手段１９に記憶する。
【０１６３】
具体的には、電荷担体密度演算手段１２は、フェルミ準位Ｅｆを前記した式（５）、式（６）、式（Ａ９）、式（Ｂ１０）及び式（Ｃ９）に代入することで、半導体膜ＳＣのフラットバンド条件における、それぞれ、ホール密度ｐ０、電子密度ｎ０、正に帯電したドナー型欠陥（Deep state）の密度Ｎｄｄ０＋、負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎａｄ０−及び負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎａｔ０−を算出する。なお、これらの電荷担体密度の算出にデバイスパラメータ等が必要な場合は、電荷担体密度演算手段１２は、適宜にパラメータ記憶手段１８に記憶されているデバイスパラメータ等を参照する。
【０１６４】
計算範囲設定手段１３は、ポアソン方程式を解いてポテンシャル分布を計算する際の、ゲート電圧Ｖｇの範囲を不図示のキーボードなどを介して入力し、ポテンシャル分布を計算する際に、入力したゲート電圧Ｖｇ及びドレイン電圧Ｖdの範囲における様々なゲート電圧Ｖｇ及びドレイン電圧Ｖdを計算条件として設定するものである。計算範囲設定手段１３は、ゲート電圧Ｖｇ及びドレイン電圧Ｖdを計算条件として、ポテンシャル分布演算手段１４に設定する。
【０１６５】
具体的には、計算範囲設定手段１３は、ゲート電圧Ｖｇの設定範囲として、ゲート電圧の初期値Ｖｇ０と、ゲート電圧の最大値Ｖｇｍａｘと、ゲート電圧を変化させる間隔ΔＶｇとを入力する。そして、計算範囲設定手段１３は、入力した初期値Ｖｇ０と、最大値Ｖｇｍａｘと、間隔ΔＶｇとに基づいて、順次、Ｖｇ０，Ｖｇ０＋ΔＶｇ，Ｖｇ０＋２×ΔＶｇ，・・・，Ｖｇｍａｘをゲート電圧Ｖｇとしてポテンシャル分布演算手段１４に設定する。
同様に、ドレイン電圧Ｖｄも、ドレイン電圧Ｖｄの設定範囲として、ドレイン電圧の初期値Ｖｄ０と、ドレイン電圧の最大値Ｖｄｍａｘと、ドレイン電圧を変化させる間隔ΔＶｄとを入力する。そして、計算範囲設定手段１３は、入力した初期値Ｖｄ０と、最大値Ｖｄｍａｘと、間隔ΔＶｄとに基づいて、順次、Ｖｄ０，Ｖｄ０＋ΔＶｄ，Ｖｄ０＋２×ΔＶｄ，・・・，Ｖｄｍａｘのように変化させて、ドレイン電圧Ｖｄとしてポテンシャル分布演算手段１４に設定する。
【０１６６】
ポテンシャル分布演算手段１４は、電荷担体密度記憶手段１９に記憶されている電荷担体密度及びパラメータ記憶手段１８に記憶されているデバイスパラメータ等に基づいて、計算範囲設定手段１３により設定されたゲート電圧Ｖｇ及びドレイン電圧Ｖdにおける半導体膜ＳＣの深さ方向のポテンシャル分布φ（ｘ）を算出し、算出したポテンシャル分布φ（ｘ）をキャリア密度分布演算手段１５に出力するものである。
【０１６７】
具体的には、ポテンシャル分布演算手段１４は、電荷担体密度として正に帯電したドナー型欠陥（Deep state）の密度Ｎｄｄ０＋、負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎａｄ０−、負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎａｔ０−、ホール密度ｐ０及び電子密度ｎ０と、必要なデバイスパラメータ等と、計算条件であるゲート電圧Ｖｇ及びドレイン電圧Ｖdとを用いて式（１）を計算する。このとき式（２）、式（３）、式（４−２）、式（１０）、式（１３−２）及び式（１６−２）も利用する。更に、式（１）に示したポアソン方程式を差分化し、この差分化したポアソン方程式を、ガウスの消去法やヤコビ法などにより数値解析することによって、ポテンシャル分布φ（ｘ）を算出する。
【０１６８】
ここで、ポテンシャル分布演算手段１４は、ゲート電極Ｇにおけるポテンシャルφ（−ｔｉｎ）が、ゲート−ソース間電圧Ｖｇｓ（Ｖｇｓ＝Ｖｇ−Ｖｓ）とフラットバンド電圧Ｖｆｂとの差（Ｖｇｓ−Ｖｆｂ）に等しいことを境界条件として、ポテンシャル分布φ（ｘ）を算出する。
【０１６９】
キャリア密度分布演算手段１５は、式（１９）に、ポテンシャル分布演算手段１４から入力したポテンシャル分布φ（ｘ）、電荷担体密度記憶手段１９に記憶されている電子密度ｎ０及びパラメータ記憶手段１８に記憶されているデバイスパラメータ等を代入して、キャリア密度分布（電子密度分布）ｎ（ｘ）を算出する。
キャリア密度分布演算手段１５は、算出したキャリア密度分布ｎ（ｘ）を、キャリア面密度演算手段１６に出力する。
【０１７０】
キャリア面密度演算手段１６は、キャリア密度分布演算手段１５から入力したキャリア密度ｎ（ｘ）を、式（２０）に従って、半導体膜ＳＣの深さ方向の全範囲である下端（ｘ＝０）から上端（ｘ＝ｔｓｃ）まで積分することでキャリア面密度Ｎを算出する。
【０１７１】
具体的には、キャリア面密度演算手段１６は、式（２１）に示したように、メッシュ幅をΔｘとして数値積分によりキャリア面密度Ｎを算出する。
キャリア面密度演算手段１６は、算出したキャリア面密度Ｎをドレイン電流演算手段１７に出力する。
【０１７２】
ドレイン電流演算手段１７は、キャリア面密度演算手段１６から入力したキャリア面密度Ｎと、パラメータ記憶手段１８に記憶されているデバイスパラメータ等を、式（３０）又は式（３５）に代入して、ドレイン電流Ｉｄを算出する。
【０１７３】
ドレイン電流演算手段１７は、算出したドレイン電流Ｉｄを、計算条件であるゲート電圧Ｖｇ及びドレイン電圧Ｖdに対応付けて、ドレイン電流記憶手段２０に記憶する。
なお、ドレイン電流演算手段１７は、ドレイン電流Ｉｄを、ゲート電圧Ｖｇに代えて、ゲート−ソース間電圧Ｖｇｓに対応付けてドレイン電流記憶手段２０に記憶するようにしてもよい。また、ドレイン電流演算手段１７は、ドレイン電流Ｉｄを、ドレイン電圧Ｖdに代えて、ドレイン−ソース間電圧Ｖｄｓに対応付けてドレイン電流記憶手段２０に記憶するようにしてもよい。
【０１７４】
パラメータ記憶手段１８は、デバイスパラメータ入力手段１０が入力したデバイスパラメータである半導体膜ＳＣの厚さｔｓｃ、ゲート絶縁膜ＩＮの厚さｔｉｎ、チャネル長Ｌ、チャネル幅Ｗ、価電子帯上端のエネルギーＥｖでのドナー型欠陥（Deep state）の状態密度ｇｄｄ０、ドナー型欠陥（Deep state）の状態密度分布の傾きの逆数Ｅｄｄ、伝導帯下端のエネルギーＥｃでのアクセプタ型欠陥（Deep state）の状態密度ｇａｄ０、アクセプタ型欠陥（Deep state）の状態密度分布の傾きの逆数Ｅａｄ、伝導帯下端のエネルギーＥｃでのアクセプタ型欠陥（Tail state）の状態密度ｇａｔ０、アクセプタ型欠陥（Tail state）の状態密度分布の傾きの逆数Ｅａｔ、フラットバンド電圧Ｖｆｂ及び実効的なドナー密度Ｎｄを記憶するものである。
【０１７５】
また、パラメータ記憶手段１８は、他のパラメータである半導体膜ＳＣについての真性フェルミ準位Ｅｉ、真性キャリア密度ｎｉ、価電子帯上端のエネルギーＥｖ、伝導帯下端のエネルギーＥｃ、移動度μ、誘電率εｓｃ及びゲート絶縁膜ＩＮの誘電率εｉｎを、用いる材料に固有の固有パラメータとして、それぞれに対応する固有値を予め記憶することとする。
【０１７６】
また、パラメータ記憶手段１８は、他の計算条件であるソース電圧Ｖｓ及び絶対温度Ｔとして、それぞれ予め定められた値を予め記憶することとする。更にまた、定数であるボルツマン定数ｋ及び電気素量ｑを予め記憶することとする。
【０１７７】
パラメータ記憶手段１８に記憶されているデバイスパラメータ等は、フェルミ準位演算手段１１、電荷担体密度演算手段１２、ポテンシャル分布演算手段１４、キャリア密度分布演算手段１５、キャリア面密度演算手段１６及びドレイン電流演算手段１７によって、適宜参照される。
【０１７８】
電荷担体密度記憶手段１９は、電荷担体密度演算手段１２によって算出された電荷担体密度である、正に帯電したドナー型欠陥（Deep state）の密度Ｎｄｄ０＋、負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎａｄ０−、負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎａｔ０−、ホール密度ｐ０及び電子密度ｎ０を記憶するものである。これらのデータは、ポテンシャル分布演算手段１４、及びキャリア密度分布演算手段１５によって参照される。
【０１７９】
ドレイン電流記憶手段２０は、ドレイン電流演算手段１７によって算出されたドレイン電流Ｉｄを、ドレイン電流Ｉｄの計算条件であるゲート電圧Ｖｇ及びドレイン電圧Ｖdに対応付けて記憶するものである。
【０１８０】
ドレイン電流記憶手段２０に記憶されたドレイン電流Ｉｄは、例えば、ＴＦＴの特性値である閾値電圧Ｖｔｈやサブスレッショールド係数（Ｓ値）などの計算のために利用される。また、不図示のグラフ描画手段によって、コンピュータに接続された表示手段や印刷手段に出力され、ドレイン電流特性としてグラフ表示することもできる（例えば、図８〜図１１参照）。
【０１８１】
なお、本実施形態では、デバイスパラメータ入力手段１０で入力したデバイスパラメータをパラメータ記憶手段１８に一旦記憶して、フェルミ準位演算手段１１などの演算手段によって適宜読み出されるようにしたが、デバイスパラメータ入力手段１０は、入力したデバイスパラメータを直接に必要とする演算手段に出力するようにしてもよい。
【０１８２】
また、固有パラメータは、デバイスパラメータとともにデバイスパラメータ入力手段１０によって入力するようにしてもよい。更にまた、計算条件の一つであるソース電圧Ｖｓは、デバイスパラメータ入力手段１０又は計算範囲設定手段１３によって入力するようにしてもよい。
【０１８３】
また、本実施形態では、電荷担体密度演算手段１２で算出した正に帯電したドナー型欠陥（Deep state）の密度Ｎｄｄ０＋などの電荷担体密度を、電荷担体密度記憶手段１９に一旦記憶して、ポテンシャル分布演算手段１４などによって適宜読み出されるようにしたが、電荷担体密度演算手段１２は、算出したこれらの電荷担体密度を直接にポテンシャル分布演算手段１４などに出力するようにしてもよい。
【０１８４】
なお、本発明に係るドレイン電流のシミュレーション装置は、一般的なコンピュータが備えるＣＰＵ（中央演算装置）、メモリ、ハードディスクなどのハードウェア資源を、デバイスパラメータ入力手段１０乃至ドレイン電流記憶手段２０の各手段として機能させるためのドレイン電流のシミュレーションプログラムによって実現することもできる。このプログラムは、通信回線を介して配布してもよく、ＣＤ−ＲＯＭやフラッシュメモリなどの記録媒体に記録して配布してもよい。
【０１８５】
［シミュレーション装置の動作］
次に、図７を参照（適宜図１及び図６参照）して、本実施形態におけるドレイン電流のシミュレーション装置１の動作について説明する。
【０１８６】
まず、シミュレーション装置１は、デバイスパラメータ入力手段１０によって、シミュレーション対象となるＴＦＴについてのデバイスパラメータを入力し、パラメータ記憶手段１８に記憶する（ステップＳ１０）。
【０１８７】
次に、シミュレーション装置１は、フェルミ準位演算手段１１によって、パラメータ記憶手段１８に記憶されているデバイスパラメータ等を用いて、式（１８）により、フラットバンド条件での半導体膜ＳＣのフェルミ準位Ｅｆを算出し、算出したフェルミ準位Ｅｆを電荷担体密度演算手段１２に出力する（ステップＳ１１）。
【０１８８】
次に、シミュレーション装置１は、電荷担体密度演算手段１２によって、フェルミ準位演算手段１１により算出されたフェルミ準位Ｅｆ及びパラメータ記憶手段１８に記憶されているデバイスパラメータ等を用いて、式（５）、式（６）、式（Ａ９）、式（Ｂ１０）及び式（Ｃ９）により、半導体膜ＳＣのフラットバンド条件における電荷担体密度として、それぞれ、ホール密度ｐ０、電子密度ｎ０、正に帯電したドナー型欠陥（Deep state）の密度Ｎｄｄ０＋、負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎａｄ０−及び負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎａｔ０−を算出し、算出したこれらの値を電荷担体密度記憶手段１９に記憶する（ステップＳ１２）。
【０１８９】
次に、シミュレーション装置１は、計算範囲設定手段１３によって、ポテンシャル分布φ（ｘ）を算出する際の、ドレイン電圧Ｖdの設定範囲を定めるデータとして、ドレイン電圧の初期値Ｖｄ０と、ドレイン電圧の最大値Ｖｄｍａｘと、ドレイン電圧を変化させる間隔ΔＶｄとを、不図示のキーボードなどから入力し、初期値Ｖｄ０をドレイン電圧Ｖｄとしてポテンシャル分布演算手段１４に設定する（ステップＳ１３）。
【０１９０】
次に、シミュレーション装置１は、計算範囲設定手段１３によって、ポテンシャル分布φ（ｘ）を算出する際の、ゲート電圧Ｖｇの設定範囲を定めるデータとして、ゲート電圧の初期値Ｖｇ０と、ゲート電圧の最大値Ｖｇｍａｘと、ゲート電圧を変化させる間隔ΔＶｇとを、不図示のキーボードなどから入力し、初期値Ｖｇ０をゲート電圧Ｖｇとしてポテンシャル分布演算手段１４に設定する（ステップＳ１４）。
【０１９１】
次に、シミュレーション装置１は、ポテンシャル分布演算手段１４によって、電荷担体密度記憶手段１９に記憶されている正に帯電したドナー型欠陥（Deep state）の密度Ｎｄｄ０＋、負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎａｄ０−、負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎａｔ０−、ホール密度ｐ０、電子密度ｎ０、及びパラメータ記憶手段１８に記憶されているデバイスパラメータ等を用いて、式（１）に示したポアソン方程式を差分化して、計算範囲設定手段１３により設定されたゲート電圧Ｖｇ及びドレイン電圧Ｖdにおけるポテンシャル分布φ（ｘ）を算出し、算出したポテンシャル分布φ（ｘ）をキャリア密度分布演算手段１５に出力する（ステップＳ１５）。
【０１９２】
次に、シミュレーション装置１は、キャリア密度分布演算手段１５によって、ポテンシャル分布演算手段１４により算出したポテンシャル分布φ（ｘ）、電荷担体密度記憶手段１９に記憶されている電荷担体密度及びパラメータ記憶手段１８に記憶されているデバイスパラメータ等を用いて、式（１９）により、キャリア密度分布ｎ（ｘ）を算出し、算出したキャリア密度分布ｎ（ｘ）を、キャリア面密度演算手段１６に出力する（ステップＳ１６）。
【０１９３】
次に、シミュレーション装置１は、キャリア面密度演算手段１６によって、キャリア密度分布演算手段１５により算出したキャリア密度分布ｎ（ｘ）及びパラメータ記憶手段１８に記憶されているデバイスパラメータ等を用いて、式（２０）により、キャリア面密度Ｎを算出し、算出したキャリア面密度Ｎをドレイン電流演算手段１７に出力する（ステップＳ１７）。
【０１９４】
次に、シミュレーション装置１は、ドレイン電流演算手段１７によって、キャリア面密度演算手段１６により算出したキャリア面密度Ｎ及びパラメータ記憶手段１８に記憶されているデバイスパラメータ等を用いて、式（３０）又は式（３５）により、ドレイン電流Ｉｄを算出し、算出したドレイン電流Ｉｄを、計算条件であるゲート電圧Ｖｇ及びドレイン電圧Ｖdに対応付けて、ドレイン電流記憶手段２０に記憶する（ステップＳ１８）。
【０１９５】
次に、シミュレーション装置１は、計算範囲設定手段１３によって、計算条件を、次のドレイン電流Ｉｄを算出する際のゲート電圧Ｖｇに変更するために、前回のゲート電圧Ｖｇに、計算の間隔ΔＶｇを加算し、ポテンシャル分布演算手段１４に設定する（ステップＳ１９）。
【０１９６】
次に、シミュレーション装置１は、計算範囲設定手段１３によって、ステップＳ１９で条件変更したゲート電圧Ｖｇが、計算範囲の最大値Ｖｇｍａｘより大きいかどうかを判断し（ステップＳ２０）、ステップＳ１９で条件変更したゲート電圧Ｖｇが、計算範囲の最大値Ｖｇｍａｘ以下の場合は（ステップＳ２０でＮｏ）、シミュレーション装置１は、ステップＳ１５に戻り、ステップＳ１９で設定したゲート電圧Ｖｇについて、ポテンシャル分布演算手段１４によるポテンシャル分布φ（ｘ）の算出を繰り返す。
一方、大きい場合は（ステップＳ２０でＹｅｓ）、ドレイン電圧Ｖｄの条件を変更するためのステップＳ２１に進む。
【０１９７】
ステップＳ２１において、シミュレーション装置１は、計算範囲設定手段１３によって、計算条件を、次のドレイン電流Ｉｄを算出する際のドレイン電圧Ｖｄに変更するために、前回のドレイン電圧Ｖｄに、計算の間隔ΔＶｄを加算し、ポテンシャル分布演算手段１４に設定する（ステップＳ２１）。
【０１９８】
次に、シミュレーション装置１は、計算範囲設定手段１３によって、ステップＳ２１で条件変更したドレイン電圧Ｖｄが、計算範囲の最大値Ｖｄｍａｘより大きいかどうかを判断し（ステップＳ２２）、ステップＳ２１で条件変更したドレイン電圧Ｖｄが、計算範囲の最大値Ｖｄｍａｘ以下の場合は（ステップＳ２２でＮｏ）、シミュレーション装置１は、ステップＳ１４に戻り、ゲート電圧Ｖｇの条件を初期値Ｖｇ０に戻すように設定し、ステップＳ２１で設定したドレイン電圧Ｖｄについて、ポテンシャル分布演算手段１４によるポテンシャル分布φ（ｘ）の算出を繰り返す。
一方、大きい場合は（ステップＳ２２でＹｅｓ）、所定の計算範囲におけるドレイン電流Ｉｄの計算が終了したため、シミュレーション装置１は、処理を終了する。
【０１９９】
また、得られたドレイン電流特性は、例えば、不図示の表示装置にグラフ表示することができる（例えば、図８〜図１１参照）。そして、ドレイン電流特性が所望の特性であるかを、例えば閾値電圧ＶｔｈやＳ値を算出して確認し、所望の特性でなければ、ゲート絶縁膜厚ｔｉｎや半導体膜厚ｔｓｃなどのデバイスパラメータを変更し、前記した手順を繰り返してドレイン電流特性を計算し、所望のドレイン電流が得られるようにデバイスパラメータを決め、ＴＦＴのデバイス構造を決定することができる。
【０２００】
なお、本実施形態では、ドレイン電圧Ｖｄを先に設定し、このドレイン電流Ｖｄにおいて、ゲート電圧Ｖｇを変化させてドレイン電流Ｉｄを計算するようにしたが、これに限定されるものではない。ゲート電圧Ｖｇを先に設定し、このゲート電圧Ｖｇにおいて、ドレイン電流Ｖｄを変化させてドレイン電流Ｉｄを計算するようにしてもよい。また、ドレイン電圧Ｖｄ又はゲート電圧Ｖｇの一方の電圧を固定値とし、他方の電圧を変化させてドレイン電流Ｉｄを計算することで、ドレイン電流の他方の電圧に対する依存性を算出するようにしてもよい。
【実施例】
【０２０１】
次に、本発明の実施形態に係るドレイン電流のシミュレーション装置の実施例について説明する。
本実施例におけるシミュレーション条件として、半導体膜はＩＧＺＯ、ゲート絶縁膜はＳｉＯ２とした。また、チャネル長Ｌ＝８０［μｍ］とし、チャネル幅Ｗ＝１３０［μｍ］とした。
【０２０２】
図８に、欠陥密度のパラメータ（ｇａｄ０）を様々に変えて計算を行った、ＴＦＴのドレイン電流のゲート電圧依存性を示す。この計算において、ゲート絶縁膜厚ｔｉｎ＝１００［ｎｍ］、半導体膜厚ｔｓｃ＝３０［ｎｍ］である。また、縦軸はドレイン電流Ｉｄを対数スケールで示し、横軸は、ゲート−ソース間電圧Ｖｇｓを示している。
また、欠陥密度のパラメータとして、伝導帯下端のエネルギーＥｃでのアクセプタ型欠陥（Deep state）状態密度ｇａｄ０を、０〜２×１０１９［ｃｍ−３ｅＶ−１］まで、５×１０１８［ｃｍ−３ｅＶ−１］間隔で設定し、アクセプタ型欠陥（Deep state）の状態密度分布の傾きの逆数Ｅａｄを０．１［ｅＶ］、ドレイン−ソース間電圧Ｖｄｓを１［Ｖ］とした。
【０２０３】
図８に示すように、欠陥密度が増えるにつれて、ゲート電圧Ｖｇ（ゲート−ソース間電圧Ｖｇｓ）の増加に対するドレイン電流Ｉｄの増加が緩やかになっている。これは、欠陥密度が増えるにつれて、キャリアの捕獲も増えるためである。このことから、本シミュレーション装置による計算に、欠陥の影響が正しく考慮されていることが分かる。
【０２０４】
次に、図９及び図１０に、ＴＦＴのドレイン電流特性の計算結果（実線）及び実測値（○）の比較を示す。図９は、ドレイン電流Ｉｄのゲート電圧（ゲート−ソース間電圧）依存性を表しており、縦軸はドレイン電流Ｉｄを示し、左側に対数スケール、右側にリニアスケールを示している。また、横軸は、ゲート−ソース間電圧Ｖｇｓを示している。また、図１０は、ドレイン電流Ｉｄのドレイン電圧（ドレイン−ソース間電圧）依存性を表しており、縦軸はドレイン電流Ｉｄをリニアスケールで示し、横軸は、ドレイン−ソース間電圧Ｖdｓを示している。これらの計算において、ゲート絶縁膜厚ｔｉｎ＝１００［ｎｍ］、半導体膜厚ｔｓｃ＝３０［ｎｍ］である。また、図９及び図１０に結果を示した計算では、共通のデバイスパラメータにより、式（３０）を用いてドレイン電流の計算を行っている。
【０２０５】
図９においては、ドレイン−ソース間電圧Ｖｄｓを１，３，１０［Ｖ］にそれぞれ固定したときに、ゲート−ソース間電圧Ｖｇｓを変化させたときの結果をグラフ化した。図１０においては、ゲート−ソース間電圧Ｖｇｓを０，５，１０，１５［Ｖ］にそれぞれ固定したときに、ドレイン−ソース間電圧Ｖｄｓを変化させたときの結果をグラフ化した。
図９及び図１０に示すように、広範囲なゲート電圧Ｖｇ（ゲート−ソース間電圧Ｖｇｓ）及びドレイン電圧Ｖｄ（ドレイン−ソース間電圧Ｖｄｓ）において、計算結果が実測値を再現しており、本シミュレーション装置の有効性を示している。
【０２０６】
次に、図１１に、ゲート絶縁膜厚ｔｉｎが異なる２種類のＴＦＴ（ｔｉｎ＝１０［ｎｍ］及びｔｉｎ＝１００［ｎｍ］）について、ドレイン電流特性の計算結果（実線）及び実測値（○）の比較を示す。また、半導体膜厚ｔｓｃ＝３０［ｎｍ］であり、ドレイン-ソース間電圧Ｖｄｓは１［Ｖ］である。また、ドレイン電流Ｉｄの計算は式（３５）を用い、ゲート絶縁膜厚ｔｉｎが異なる２種類のＴＦＴについて、共通のデバイスパラメータを用いている。縦軸はドレイン電流Ｉｄを対数スケールで示し、横軸はゲート−ソース間電圧Ｖｇｓである。
【０２０７】
図１１に示すように、ゲート絶縁膜厚が薄い場合（ｔｉｎ＝１０［ｎｍ］）、立ち上りが急峻なドレイン電流特性となっている。一方、ゲート絶縁膜厚が厚い場合（ｔｉｎ＝１００［ｎｍ］）には、立ち上りが緩やかなドレイン電流特性となっている。こうしたゲート絶縁膜厚に依存したドレイン電流特性の変化についても、本シミュレーション装置により高精度に再現できることが分かる。このように、本シミュレーション装置がＴＦＴの構造設計（デバイスパラメータの決定）に有効であることを示している。
【０２０８】
また、一般的なデスクトップコンピュータ（インテル社製のＣＰＵ（Central Processing Unit）Intel Core 2 Duo E8400 3.00GHzを搭載）を用いて計算した際に、本発明のシミュレーション装置での計算時間は、次の通りである。
式（３０）を用いた図９に示した半導体膜厚ｔｓｃ＝３０［ｎｍ］のＴＦＴのドレイン電流Ｉｄのゲート電圧依存性の計算において、ドレイン−ソース間電圧Ｖｄｓ＝１０［Ｖ］とし、半導体膜ＳＣ中におけるメッシュのサイズをΔｘ＝０．５［ｎｍ］とし、また、数値計算にＢＳＤライセンス（Berkeley Software Distribution License）で提供されるオープンソフトウェアである数値解析ソフトウェアライブラリＬＡＰＡＣＫ（Linear Algebra PACKage）を用いた場合、２００点のゲート電圧Ｖｇについて計算に要した時間は２０秒程度であった。
また、式（３５）を用いた図１１に示した半導体膜厚ｔｓｃ＝３０［ｎｍ］のＴＦＴのドレイン電流Ｉｄのゲート電圧依存性の計算において、ドレイン−ソース間電圧Ｖｄｓ＝１［Ｖ］とし、半導体膜ＳＣ中におけるメッシュのサイズをΔｘ＝０．５［ｎｍ］とし、また、数値計算に数値解析ソフトウェアライブラリＬＡＰＡＣＫを用いた場合、２００点のゲート電圧Ｖｇについて計算に要した時間は０．５秒程度であった。
【０２０９】
通常、市販の二次元デバイスシミュレータ（例えば、ＳＩＬＶＡＣＯ社の二次元デバイスシミュレータ「ＡＴＬＡＳ」）を用いた際のドレイン電流特性の計算時間は、数分から数十分であることから、本発明のシミュレーション装置による計算は、十分に高速であり、かつ高精度であることが分かる。
以上から、本発明のシミュレーション装置により、半導体膜ＳＣ中にキャリアを捕獲する欠陥を含む蓄積型のＴＦＴにおいて、高速かつ高精度なドレイン電流Ｉｄの計算が実現されていることが分かる。
【符号の説明】
【０２１０】
１      ドレイン電流のシミュレーション装置（シミュレーション装置）
１０    デバイスパラメータ入力手段
１１    フェルミ準位演算手段
１２    電荷担体密度演算手段
１３    計算範囲設定手段
１４    ポテンシャル分布演算手段
１５    キャリア密度分布演算手段
１６    キャリア面密度演算手段
１７    ドレイン電流演算手段
１８    パラメータ記憶手段
１９    電荷担体密度記憶手段
２０    ドレイン電流記憶手段
Ｓ      ソース電極
Ｄ      ドレイン電極
Ｇ      ゲート電極
ＳＣ    半導体膜
ＩＮ    ゲート絶縁膜
【図１】
2014045050.tif 000061
【図２】
2014045050.tif 000062
【図３】
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【図４】
2014045050.tif 000064
【図５】
2014045050.tif 000065
【図６】
2014045050.tif 000066
【図７】
2014045050.tif 000067
【図８】
2014045050.tif 000068
【図９】
2014045050.tif 000069
【図１０】
2014045050.tif 000070
【図１１】
2014045050.tif 000071