(57)【要約】【課題】ＰＭＷ信号の周波数に拘わらず、該ＰＭＷ信号の周波数に占める最大パルス信号、および最小パルス信号のパルス幅を略一定とする。【解決手段】スイッチング電源回路１は、スイッチング電圧を生成するトランジスタ１６，１７と、スイッチング電圧から電源電圧ＶＢＡＴを生成するコイル１８、コンデンサ１９と、フィードバック電圧ＶＦＢと三角波ＶｃａｐからＰＷＭ信号を生成するコンパレータ９と、該三角波、最大パルス信号、および最小パルス信号を生成するオシレータ１２と、トランジスタ１６，１７を駆動する駆動信号を生成する出力段制御論理部６とを有する。オシレータ１２は、三角波の周波数に合わせて最大パルス信号および最小パルス信号のパルス幅を増減する。制御部は、通常動作にＰＷＭ信号を駆動信号として出力し、重負荷動作時には最大パルス信号を、軽負荷動作時は最小パルス信号を駆動信号として出力する。【選択図】図２
2014187740.tif 000002
【特許請求の範囲】
【請求項１】
外部から供給される第１電源電圧をスイッチングしてスイッチング電圧を生成するスイッチング部と、前記スイッチング部が生成した前記スイッチング電圧を平滑化する平滑部と、を含み、スイッチング変換された第２電源電圧を供給するスイッチング回路部と、三角波、最大パルス信号および最小パルス信号を生成するパルス生成部と、前記第２電源電圧の電圧レベルと前記パルス生成部から出力される三角波の電圧変位とを比較し比較結果に応じたＰＷＭ信号を生成するＰＷＭ生成部と、前記スイッチング部に前記スイッチング電圧の生成を制御する駆動信号を供給する制御信号出力部と、を含む制御部と、
を有し、
前記パルス生成部は、前記三角波の電圧変位に合わせて、前記電圧変位における一の最小電圧レベルとなるタイミングから次の最小電圧レベルとなるタイミングに基づいて設定される期間ハイとなるパルス幅を有する前記最大パルス信号と、前記三角波の電圧変位における最大電圧レベルのタイミングで生成される最小パルス幅に設定された前記最小パルス信号と、を生成し、
前記制御信号出力部は、第１の動作状態においては前記ＰＷＭ信号に基づいて生成された駆動信号を、第２の動作状態においては前記パルス生成部が生成した前記最大パルス信号を前記駆動信号として、さらに第３の動作状態においては前記パルス生成部が生成した前記最小パルス信号を前記駆動信号として、それぞれ出力する、スイッチング電源回路。
【請求項２】
請求項１記載のスイッチング電源回路において、
前記パルス生成部は、第１〜第４のしきい値を設定する手段を含み、前記第１のしきい値を最大電圧とし、前記第４のしきい値を最小電圧とし、前記第２のしきい値の電圧が前記第１のしきい値より所定値だけ小さく、前記第３のしきい値の電圧が前記第４のしきい値より所定値だけ大きく設定されており、前記三角波の電圧変位が前記第１のしきい値の電圧となるタイミングから前記第２のしきい値の電圧よりも低くなるタイミングまでの期間電圧がハイとなるパルス幅の前記最小パルス信号を生成し、前記三角波の電圧変位が、上昇時における前記第３のしきい値の電圧よりも高くなるタイミングから下降時において前記第４のしきい値の電圧となるタイミングまでの期間ハイとなるパルス幅を有する前記最大パルス信号を生成する、スイッチング電源回路。
【請求項３】
請求項２記載のスイッチング電源回路において、
前記第２の動作状態は、前記第１の動作状態よりも多くの電流を供給する状態であり、
前記第３の動作状態は、前記第１の動作状態よりも少ない電流を供給する状態である、スイッチング電源回路。
【請求項４】
請求項１記載のスイッチング電源回路において、
さらに、前記第２電源電圧を供給する電流経路に過電流が流れたことを検出した際に、過電流検出信号を出力する過電流検出部を有し、
前記制御部は、前記過電流検出部から出力された前記過電流検出信号がアクティブの期間、前記駆動信号の出力を停止する、スイッチング電源回路。
【請求項５】
外部から第１電源電圧が供給される第１端子と、スイッチング変換された第２電源電圧を供給する第２端子と、前記第１電源電圧をスイッチングしてスイッチング電圧を生成するスイッチング部と、前記スイッチング部が生成した前記スイッチング電圧を平滑化する平滑部と、を含み、前記スイッチング変換された前記第２電源電圧を前記第２端子から供給するスイッチング回路部と、
三角波、最大パルス信号および最小パルス信号を生成するパルス生成部と、前記第２電源電圧の電圧レベルと前記パルス生成部から出力される三角波の電圧変位とを比較し比較結果に基づくＰＷＭ信号を生成するＰＷＭ生成部と、前記スイッチング部に前記スイッチング電圧の生成を制御する駆動信号を供給する制御信号出力部と、を含む制御部と、
を有し、
前記パルス生成部は、前記三角波の電圧変位に合わせて、前記電圧変位における一の最小電圧レベルとなるタイミングから次の最小電圧レベルとなるタイミングに基づいて設定される期間ハイとなるパルス幅を有する前記最大パルス信号と、前記三角波の電圧変位における最大電圧レベルのタイミングで生成される最小パルス幅に設定された前記最小パルス信号と、を生成し、
前記制御信号出力部は、第１の動作状態においては前記ＰＷＭ信号に基づいて生成された前記駆動信号を、第２の動作状態においては前記パルス生成部が生成した前記最大パルス信号を前記駆動信号として、さらに第３の動作状態においては前記パルス生成部が生成した前記最小パルス信号を前記駆動信号として、それぞれ出力する構成のスイッチング電源回路を有する、電子装置。
【請求項６】
請求項５記載の電子装置において、
前記パルス生成部は、第１乃至第４のしきい値を設定する手段を含み、前記第１のしきい値を最大電圧とし、前記第４のしきい値を最小電圧とし、前記第２のしきい値の電圧が前記第１のしきい値より所定値だけ小さく、前記第３のしきい値の電圧が前記第４のしきい値より所定値だけ大きく設定されており、前記三角波の電圧変位が前記第１のしきい値の電圧となるタイミングから前記第２のしきい値の電圧よりも低くなるタイミングまでの期間ハイとなるパルス幅の前記最小パルス信号を生成し、前記三角波の電圧変位が、上昇時における前記第３のしきい値の電圧よりも高くなるタイミングから下降時において前記第４のしきい値の電圧となるタイミングまでの期間ハイとなるパルス幅を有する前記最大パルス信号を生成する構成のスイッチング電源回路を有する、電子装置。
【請求項７】
請求項６記載の電子装置において、
前記第２の動作状態は、前記第１の動作状態よりも多くの電流を供給する状態であり、
前記第３の動作状態は、前記第１の動作状態よりも少ない電流を供給する状態である、電子装置。
【請求項８】
請求項５記載の電子装置において、
さらに、前記第２端子から供給される前記第２電源電圧の電流経路に過電流が流れたことを検出した際に、過電流検出信号を出力する過電流検出部を有し、
前記制御部は、前記過電流検出部から出力された前記過電流検出信号がアクティブの期間、前記駆動信号の出力を停止する、電子装置。
【請求項９】
外部から供給される第１電源電圧からスイッチング電圧を生成するトランジスタ回路と、生成された前記スイッチング電圧を平滑化する平滑部と、を含みスイッチング変換された第２電源電圧を供給する構成のスイッチング回路とともに使用される、前記トランジスタ回路のスイッチング動作を制御する制御部を搭載した半導体集積回路装置であって、
前記制御部は、三角波、最大パルス信号および最小パルス信号を生成するパルス生成部と、前記第２電源電圧の電圧レベルと前記パルス生成部から出力される三角波の電圧変位とを比較し比較結果に基づきＰＷＭ信号を生成するＰＷＭ生成部と、前記トランジスタ回路のスイッチング動作を制御する駆動信号を生成し前記トランジスタの制御電極に供給する制御信号出力部と、
を有し、  
前記パルス生成部は、前記三角波の電圧変位に合わせて、前記電圧変位における一の最小電圧レベルとなるタイミングから次の最小電圧レベルとなるタイミングに基づいて設定される期間ハイとなるパルス幅を有する前記最大パルス信号と、前記三角波の電圧変位における最大電圧レベルのタイミングで生成される最小パルス幅に設定された前記最小パルス信号と、を生成し、
前記制御信号出力部は、第１の動作状態においては前記ＰＷＭ信号に基づいて生成された駆動信号を、第２の動作状態においては前記パルス生成部が生成した前記最大パルス信号を前記駆動信号として、さらに第３の動作状態においては前記パルス生成部が生成した前記最小パルス信号を前記駆動信号として、それぞれ出力する、半導体集積回路装置。
【請求項１０】
請求項９記載の半導体集積回路装置において、
前記パルス生成部は、
第１〜第４のしきい値を設定する手段を含み、前記第１のしきい値を最大電圧とし、前記第４のしきい値を最小電圧とし、前記第２のしきい値の電圧が前記第１のしきい値より所定値だけ小さく、前記第３のしきい値の電圧が前記第４のしきい値より所定値だけ大きく設定されており、
前記三角波の電圧変位が前記第１のしきい値の電圧となるタイミングから前記第２のしきい値の電圧よりも低くなるタイミングまでの期間ハイとなるパルス幅の前記最小パルス信号と、前記三角波の電圧変位が上昇時における前記第３のしきい値の電圧よりも高くなるタイミングで始まり下降時において前記第４のしきい値の電圧となるタイミングまでの期間ハイとなるパルス幅を有する前記最大パルス信号と、を生成する、半導体集積回路装置。
【請求項１１】
請求項１０記載の半導体集積回路装置において、
前記第２の動作状態は、前記第１の動作状態よりも多くの電流を供給する状態であり、
前記第３の動作状態は、前記第１の動作状態よりも少ない電流を供給する状態である、半導体集積回路装置。
【請求項１２】
請求項９記載の半導体集積回路装置において、
さらに、前記第２電源電圧を供給する電流経路に過電流が流れたことを検出した際に、過電流検出信号を出力する過電流検出部を有し、
前記制御部は、前記過電流検出部から出力された前記過電流検出信号がアクティブの期間、前記駆動信号の出力を停止する、半導体集積回路装置。
【請求項１３】
外部から供給される第１電源電圧からスイッチング電圧を生成するトランジスタ回路と、前記生成された前記スイッチング電圧を平滑化する平滑部と、を含みスイッチング変換された第２電源電圧を供給する構成のスイッチング回路とともに使用される、前記トランジスタ回路のスイッチング動作を制御する制御部を搭載した半導体集積回路装置であって、
前記制御部は、
三角波を生成する手段と、第１〜第４のしきい値を設定する手段と、最大パルス信号生成手段と、最小パルス信号生成手段と、を含み、前記第１乃至第４のしきい値は、前記第１のしきい値を最大電圧とし、前記第４のしきい値を最小電圧とし、前記第２のしきい値の電圧が前記第１のしきい値より所定値だけ小さく、前記第３のしきい値の電圧が前記第４のしきい値より所定値だけ大きく設定されており、前記最小パルス信号生成手段は前記三角波の電圧変位が前記第１のしきい値の電圧となるタイミングから前記第２のしきい値の電圧よりも低くなるタイミングまでの期間ハイとなるパルス幅の最小パルス信号を生成し、前記最大パルス信号生成手段は前記三角波の電圧変位が上昇時において前記第３のしきい値の電圧となるタイミングで始まり下降時において前記第４のしきい値の電圧となるタイミングまでの期間ハイとなるパルス幅を有する最大パルス信号を生成する構成のパルス生成部と、
前記第２電源電圧の電圧レベルと前記パルス生成部から出力される三角波の電圧変位とを比較し比較結果に基づきＰＷＭ信号を生成するＰＷＭ生成部と、
前記トランジスタ回路のスイッチング動作を制御する駆動信号を生成し前記トランジスタ回路に供給する制御信号出力部と、
前記第２電源電圧を供給する電流経路の電流を監視し、過電流が流れたことを検出したとき過電流検出信号を出力する過電流検出部と、
を有し、  
前記制御信号出力部は、
前記第２電源電圧を供給する電流量が第１の動作状態にあるときは前記ＰＷＭ信号に基づいて生成された駆動信号を出力し、
前記第１の動作状態よりも多くの電流を供給する第２の動作状態においては前記パルス生成部が生成した前記最大パルス信号を前記駆動信号として出力し、
前記第１の動作状態よりも少ない電流を供給する第３の動作状態においては前記パルス生成部が生成した前記最小パルス信号を前記駆動信号として出力し、
前記過電流検出部から出力された前記過電流検出信号がアクティブの期間、前記駆動信号の出力を停止する、半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源回路、電子装置、および半導体集積回路装置に関し、例えばスイッチング電源回路を有する半導体集積回路装置やシステムなどに適用可能な技術である。
【背景技術】
【０００２】
ノート型パーソナルコンピュータ、携帯電話やデジタルカメラなどの電子機器には、リチウムイオン電池などの二次電池、および該二次電池に最適な充放電が行われるように制御する半導体集積回路装置を有するバッテリパックが広く用いられている。
【０００３】
また、電子機器には、バッテリパックに充電用電源電圧を供給する電源回路が設けられている。電源回路としては、例えばスイッチングレギュレータなどのスイッチング電源回路が広く用いられている。スイッチング電源回路は、トランジスタのスイッチング動作により外部入力される電源電圧、すなわちスイッチング用電源電圧をパルス信号に変換して出力し、充電用電源電圧としてバッテリパックに供給する。
【０００４】
この種のスイッチング電源回路には、パルス生成部から入力される最大パルス信号あるいは最小パルス信号などの制御パルス信号に基づきスイッチング用トランジスタを駆動させる駆動信号を生成する論理回路を含むパルス制御技術が用いられているものがある。
【０００５】
最大パルス信号は、大電流が必要な重負荷時において、スイッチング用トランジスタが常時オンとなり過電流が流れてしまうことを防止するものであり、最小パルス信号は、電流がほとんど流れない軽負荷時における該論理回路の誤動作を防止するものであるが、最大パルス信号及び最小パルス信号はいずれも略一定の間隔でスイッチング用トランジスタをオフさせる構成となっている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記したスイッチング電源回路における最小パルス信号および最大パルス信号は、例えばＣ（静電容量）Ｒ（抵抗）回路を利用して略一定のパルス幅を生成している。そのため、最小パルス信号および最大パルス信号のパルス幅はそれぞれ固定値となる。
【０００７】
スイッチング電源回路においては、接続する負荷に応じて最適な充電電流を供給するために、トランジスタのスイッチング周波数を可変にすることが可能なものがある。しかしながら、先に述べたように、制御パルス信号はＣＲ回路などによって略一定のパルス幅に生成しているため、スイッチング周波数が可変されたことによってパルス幅の占める割合が変わってしまうことになる。
【０００８】
例えば、スイッチング周波数が１ＭＨｚのときに該スイッチング周波数の１０％を示すパルス幅であった場合、同じパルス幅でもスイッチング周波数が２ＭＨｚとなると、その割合が２０％になってしまう。
【０００９】
特に、スイッチング電源回路では、最大パルス信号におけるパルス幅の占める割合（電位がハイにある期間）が小さくなりすぎると、スイッチング用トランジスタのオン時間が短くなってしまい、充電用電源における出力電流の最大値に影響が出てしまい、充電性能の低下を招いてしまうという問題がある。
【００１０】
本発明の目的は、スイッチング周波数の変動に合わせて、最小パルス信号または最大パルス信号のパルス幅を最適に変動させることのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明による代表的なスイッチング電源回路は、外部から供給される第１電源電圧をスイッチングしてスイッチング電圧を生成するスイッチング部と該スイッチング部が生成したスイッチング電圧を平滑化する平滑部とを含みスイッチング変換された第２電源電圧を供給するスイッチング回路部と、前記スイッチング部におけるスイッチング動作を制御する制御部と、を有するものであり、前記制御部は、三角波、最大パルス信号および最小パルス信号を生成するパルス生成部と、第２電源電圧の電圧レベルとパルス生成部から出力される三角波の電圧変位とを比較し比較結果に応じたＰＷＭ信号を生成するＰＷＭ生成部と、スイッチング部にスイッチング電圧の生成を制御する制御部駆動信号を供給する制御信号出力部と、を有する。
【００１４】
そして、パルス生成部は、三角波の電圧変位に合わせて、電圧変位における一の最小電圧レベルとなるタイミングから次の最小電圧レベルとなるタイミングに基づいて設定される期間ハイとなるパルス幅を有する最大パルス信号と、三角波の電圧変位における最大電圧レベルのタイミングで生成される最小パルス幅に設定された最小パルス信号と、を生成する。また、制御信号出力部は、第１の動作状態においてはＰＷＭ信号に基づいて生成された駆動信号を、第２の動作状態においてはパルス生成部が生成した最大パルス信号を駆動信号として、さらに第３の動作状態においてはパルス生成部が生成した最小パルス信号を駆動信号として、それぞれ出力する。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
（１）安定した電源電圧を生成することができる。
【００１７】
（２）電源電圧の生成効率を向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態によるスイッチング電源回路の構成例を示すブロック図である。
【図２】図１のスイッチング電源回路に設けられたパルス発生部、およびスイッチング回路の構成の一例を示す説明図である。
【図３】図２のパルス発生部に設けられたオシレータにおける構成の一例を示す説明図である。
【図４】図２のパルス発生部に設けられた出力段制御論理部における構成の一例を示す説明図である。
【図５】図３のオシレータにおける各部の信号タイミングの一例を示すタイミングチャートである。
【図６】通常動作時における図４の出力段制御論理部の一例を示すタイミングチャートである。
【図７】重負荷動作時における図４の出力段制御論理部の一例を示すタイミングチャートである。
【図８】軽負荷動作時における図４の出力段制御論理部の一例を示すタイミングチャートである。
【図９】過電流検出信号が入力された際の図４の出力段制御論理部の一例を示すタイミングチャートである。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２２】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２４】
〈発明の概要〉
本発明の第１の概要における電源電圧を生成するスイッチング電源回路（スイッチング電源回路１）は、スイッチング部（トランジスタ１６，１７）、平滑部（コイル１８、コンデンサ１９）、ＰＷＭ生成部（コンパレータ９）、パルス生成部（オシレータ１２）、および制御部（出力段制御論理部６、ドライバ１４，１５）を有する。
【００２５】
スイッチング部は、スイッチング用電源電圧（ＶＤＤ２）をスイッチングしてスイッチング電圧を生成する。平滑部は、スイッチング部が生成したスイッチング電圧を平滑化し、電源電圧として供給する。
【００２６】
ＰＷＭ生成部は、電源電圧の電圧レベル（フィードバック電圧ＶＦＢ）と三角波（電圧Ｖｃａｐ）とを比較し、ＰＷＭ信号を生成する。パルス生成部は、ＰＷＭ生成部に出力する三角波、最大パルス信号（最大パルス信号ＭＡＸＰ）、および最小パルス信号（最小パルス信号ＭＩＮＰ）をそれぞれ生成する。制御部は、スイッチング部を駆動する駆動信号（駆動信号Ｓｄｖ１，Ｓｄｖ２）を生成してスイッチング電圧の生成を制御する。
【００２７】
そして、パルス生成部は、三角波の周波数に合わせて、最大パルス信号のパルス幅、および最小パルス信号のパルス幅を増減して生成する。また、制御部は、第１の動作状態（通常動作時）において、ＰＷＭ信号に基づいてスイッチング部を駆動する駆動信号を出力し、第２の動作状態（重負荷動作時）において、パルス生成部（オシレータ１２）が生成した最大パルス信号をスイッチング部を駆動する駆動信号として出力する。さらに、制御部は、第３の動作状態（軽負荷動作時）において、パルス生成部が生成した最小パルス信号をスイッチング部を駆動する駆動信号として出力する。
【００２８】
本発明の第２の概要における半導体集積回路装置は、ＰＷＭ生成部（コンパレータ９）、パルス生成部、および制御部（出力段制御論理部６、ドライバ１４，１５）を有する。
【００２９】
ＰＷＭ生成部は、スイッチング電圧を平滑化した電源電圧の電圧レベル（フィードバック電圧ＶＦＢ）と三角波（電圧Ｖｃａｐ）とを比較し、ＰＷＭ信号を生成する。パルス生成部は、ＰＷＭ生成部に出力する三角波（電圧Ｖｃａｐ）、最大パルス信号（最大パルス信号ＭＡＸＰ）、および最小パルス信号（最小パルス信号ＭＩＮＰ）をそれぞれ生成する。制御部は、スイッチング用電源電圧（ＶＤＤ２）をスイッチングしてスイッチング電圧を生成するスイッチング部（トランジスタ１６，１７）を駆動する駆動信号（Ｓｄｖ１，Ｓｄｖ２）を生成してスイッチング電圧の生成を制御する。
【００３０】
また、パルス生成部は、三角波の周波数に合わせて、最大パルス信号のパルス幅、および最小パルス信号のパルス幅を増減して生成する。制御部は、第１の動作状態（通常動作）において、ＰＷＭ信号に基づいてスイッチング部を駆動する駆動信号を出力する。
【００３１】
さらに、制御部は、第２の動作状態（重負荷動作時）において、パルス生成部（オシレータ１２）が生成した最大パルス信号をスイッチング部を駆動する駆動信号として出力し、第３の動作状態（軽負荷動作時）において、パルス生成部（オシレータ１２）が生成した最小パルス信号をスイッチング部を駆動する駆動信号として出力する。
【００３２】
以下、さらに、実施の形態を詳細に説明する。
【００３３】
〈スイッチング電源回路の構成例〉
図１は、本実施の形態によるスイッチング電源回路における構成の一例を示すブロック図である。
【００３４】
本実施の形態において、スイッチング電源回路１は、電源電圧ＶＢＡＴを生成する。スイッチング電源回路１が生成した電源電圧ＶＢＡＴは、出力端子ＶＯＵＴ、およびグランド端子ＧＮＤ（スイッチング電源回路装置の基準電位配線路または中性点配線路の電位）を介してバッテリパックＢＰに供給される。バッテリパックＢＰは、たとえば、ノート型パーソナルコンピュータや携帯電話などの電子装置の電源として用いられる。
【００３５】
バッテリパックＢＰは、図示しないバッテリ、およびバッテリ監視モジュールなどから構成されている。バッテリは、たとえば、４個のリチウムイオン二次電池セル（１つのセルの最高電圧は、たとえば、４．２Ｖ程度）が直列接続された電池組から構成されている。
【００３６】
バッテリ監視モジュールは、バッテリにおける過充電、過放電、および過電流などの各種監視やバッテリ保護などを行う電池電圧制御用ＩＣ（Integral Circuit）、およびスイッチなどを有する。スイッチは、スイッチング電源回路１から電源電圧ＶＢＡＴが出力される出力端子ＶＯＵＴとバッテリの正（＋）側電極と間に接続されている。電池電圧制御用ＩＣは、スイッチに制御信号を出力して動作制御を行い、バッテリを所定の電圧範囲内に制御する。
【００３７】
スイッチング電源回路１は、図１に示すように、パルス発生部２、スイッチング回路３、および過電流検出部（電源電圧検出部）４を有する。パルス発生部２、および過電流検出部４は半導体基板上に集積形成した半導体集積回路装置として構成することができる。
【００３８】
また、スイッチング回路３は高耐圧・大電流用途に適合した絶縁ゲート型パワーＦＥＴとして前記半導体集積回路装置を構成する半導体チップとは別の半導体チップとして用意され、半導体集積回路装置、および絶縁ゲート型パワーＦＥＴである図２のトランジスタ１６，１７は、コンデンサ、抵抗などのディスクリート部品とともにプリント配線基板上に実装され電子機器に組み込まれる構成となっている。
【００３９】
なお、ここでは、スイッチング回路３をプリント配線基板上にディスクリート部品などによって実装する構成としたが、スイッチング回路３を構成するパワーＦＥＴや抵抗、コンデンサも半導体基板上に形成した半導体集積回路装置として構成としてもよい。
【００４０】
半導体集積回路装置には、動作電源電圧として電源電圧ＶＤＤ１が供給されている。電源電圧ＶＤＤ１は、例えば３．０Ｖ程度である。また、スイッチング回路３には、スイッチング用電源電圧として外部から入力される電源電圧ＶＤＤ２が供給されている。
【００４１】
この電源電圧ＶＤＤ２は、例えば３．０Ｖ程度〜３０Ｖ程度であり、該電源電圧ＶＤＤ２をスイッチング回路３によってスイッチングすることにより、電源電圧ＶＢＡＴを生成する。
【００４２】
パルス発生部２は、スイッチング回路３に出力する駆動信号Ｓｄｖ１，Ｓｄｖ２をそれぞれ生成する。スイッチング回路３は、パルス発生部２が発生した駆動信号Ｓｄｖ１，Ｓｄｖ２に基づいて、スイッチング動作を行い、入力電圧である電源電圧ＶＤＤ２から、充電用電源である電源電圧ＶＢＡＴを生成してバッテリパックＢＰに供給する。
【００４３】
過電流検出部（電源電圧検出部）４は、電源電圧ＶＢＡＴに流れる電流を検出し、該電流値が予め設定された電流値以上となると過電流検出信号ＫＳを出力する。
【００４４】
〈パルス発生部、およびスイッチング回路の構成例〉
図２は、図１のスイッチング電源回路に設けられたパルス発生部、およびスイッチング回路の構成の一例を示す説明図である。
【００４５】
パルス発生部２は、パルス発生回路５、出力段制御論理部６、およびパルス出力部７から構成されている。パルス発生回路５は、オペアンプ８、コンパレータ９、コンデンサ１０、抵抗１１、およびオシレータ１２を有する。
【００４６】
また、パルス出力部７は、ドライバ１４，１５を有する。ドライバ１４は、出力段制御論理部６から出力されるパルス信号Ｐ１を増幅し、駆動信号Ｓｄｖ１として出力する。ドライバ１５は、出力段制御論理部６から出力されるパルス信号Ｐ２を増幅し、駆動信号Ｓｄｖ２として出力する。
【００４７】
スイッチング回路３は、トランジスタ１６，１７、コイル１８、コンデンサ１９，２０、および抵抗２１〜２３を有する。出力端子ＶＯＵＴには、直列接続された数十ｍΩ程度の電流検出用抵抗Ｒｉが接続されている。過電流検出部（電源電圧検出部）４は電流検出用抵抗Ｒｉの電圧降下から電流値を検出し、該電流値が予め設定された電流値以上となったことを検出すると過電流検出信号ＫＳを出力段制御論理部６に出力する。
【００４８】
オペアンプ８の正（＋）側入力部には基準電圧ＶＲＥＦが入力されており、該オペアンプ８の負（−）側入力部にはフィードバック電圧ＶＦＢが入力されるように接続されている。
【００４９】
オペアンプ８は、基準電圧ＶＲＥＦとフィードバック電圧ＶＦＢとを比較し、その比較差をアナログ電圧としてコンパレータ９に出力する。オペアンプ８の出力部には、コンパレータ９の一方の入力部、およびコンデンサ１０の一方の接続部がそれぞれ接続されている。コンデンサ１０の他方の接続部には抵抗１１の一方の接続部が接続されており、該抵抗１１の他方の接続部にはフィードバック電圧ＶＦＢが供給されている。
【００５０】
コンパレータ９の他方の入力部にはオシレータ１２から出力される三角波の電圧Ｖｃａｐ、いわゆる三角波が入力されるように接続されており、該コンパレータ９の出力部には出力段制御論理部６の入力部が接続されている。
【００５１】
オシレータ１２は信号発生器であり、例えば三角波の電圧Ｖｃａｐ、最大パルス信号ＭＡＸＰ、および最小パルス信号ＭＩＮＰをそれぞれ生成して出力する。コンパレータ９はオペアンプ８から出力されるアナログ電圧とオシレータ１２から供給される三角波の電圧Ｖｃａｐとを比較しその比較結果を出力段制御論理部６に出力する。
【００５２】
出力段制御論理部６の一方の出力部にはドライバ１４の入力部が接続されており、該出力段制御論理部６の他方の出力部にはドライバ１５の入力部が接続されている。この出力段制御論理部６はコンパレータ９の出力信号に基づいてパルス信号Ｐ１，Ｐ２をそれぞれ生成する。
【００５３】
また、出力段制御論理部６の制御端子には過電流検出部から出力される過電流検出信号ＫＳが入力されるように接続されている。過電流検出部（電源電圧検出部）４はスイッチング回路のＶＯＵＴから供給される電流の電流値を監視しており予め設定された電流値以上の電流が流れたことが検出されたとき過電流検出信号ＫＳを出力段制御論理部６に出力する。出力段制御論理部６は過電流検出信号ＫＳが入力されるとパルス信号Ｐ１，Ｐ２の出力を停止する。これにより、過電流が流れることによるコイル１８などスイッチング回路を構成する電子部品の損傷を防止する。
【００５４】
出力段制御論理部６から出力されるパルス信号Ｐ１はドライバ１４の入力部に入力されるように接続されている。また、出力段制御論理部６から出力されるパルス信号Ｐ２はドライバ１５の入力部に入力されるように接続されている。
【００５５】
ドライバ１４は、出力段制御論理部６から出力されるパルス信号Ｐ１を増幅し、駆動信号Ｓｄｖ１として出力する。ドライバ１５は、出力段制御論理部６から出力されるパルス信号Ｐ２を増幅し、駆動信号Ｓｄｖ２として出力する。
【００５６】
ドライバ１４の出力部にはトランジスタ１６のゲートが接続されており、ドライバ１５の出力部にはトランジスタ１７のゲートが接続されている。トランジスタ１６はＰチャネルＭＯＳ（Metal Oxide Semiconductor）ＦＥＴ（Field Effect Transistor）からなり、トランジスタ１７はＮチャネルＭＯＳからなる。トランジスタ１６，１７は、高耐圧で大電流を扱うことが可能に構成される。
【００５７】
トランジスタ１６はドライバ１４から出力される駆動信号Ｓｄｖ１に基づいてオン／オフ動作を行う。トランジスタ１７はドライバ１５から出力される駆動信号Ｓｄｖ２に基づいてオン／オフ動作を行う。
【００５８】
トランジスタ１６のソース／ドレインの一端には、電源電圧ＶＤＤ２が供給されるように接続されており、該トランジスタ１６のソース／ドレインの他端には、トランジスタ１７のソース／ドレインの一端が接続されている。トランジスタ１７のソース／ドレインの他端には、基準電位ＶＳＳが接続されている。なお、図２の例において、トランジスタ１６及び１７のバックゲート（半導体基板領域側領域）は図示されていないがそれぞれソースとして動作する電極側に接続されている。即ちトランジスタ１６のバックゲートは電源電圧ＶＤＤ２に、トランジスタ１７のバックゲートは基準電位ＶＳＳに、それぞれ接続されている。
【００５９】
また、トランジスタ１６のソース／ドレインの他端とトランジスタ１７のソース／ドレインの一端との接続部には、インダクタであるコイル１８の一方の接続部が接続されている。
【００６０】
コイル１８の他方の接続部には、コンデンサ１９の一方の接続部、コンデンサ２０の一方の接続部、および抵抗２２の一方の接続部がそれぞれ接続されている。コイル１８の他方の接続部は、スイッチング電源回路１の出力部となり、出力端子ＶＯＵＴを介して電源電圧ＶＢＡＴが出力される。
【００６１】
コンデンサ１９の他方の接続部には、基準電位ＶＳＳが接続されており、コンデンサ２０の他方の接続部には、抵抗２１の一方の接続部が接続されている。抵抗２２の他方の接続部には、抵抗２３の一方の接続部が接続されており、抵抗２３の他方の接続部には、基準電位ＶＳＳが接続されている。
【００６２】
これら抵抗２２，２３によって分圧された電圧は、前述したフィードバック電圧ＶＦＢとなる。このフィードバック電圧ＶＦＢは、先に述べたようにオペアンプ８の負（−）側入力部に入力される。
【００６３】
〈オシレータの構成例〉
図３は、図２のパルス発生部に設けられたオシレータにおける構成の一例を示す説明図である。
【００６４】
オシレータ１２は、図３に示すように、分圧部２４、電圧比較部２５、およびパルス信号生成部２６を有する。分圧部２４は、抵抗Ｒ１〜Ｒ６からなり、電圧比較部２５は、コンパレータＣＯＭＰ１〜ＣＯＭＰ４からなる。
【００６５】
パルス信号生成部２６は、インバータＩｖ１〜Ｉｖ５、ラッチ回路ＬＴ１〜ＬＴ３、定電流回路ＩＲ１，ＩＲ２、トランジスタＴ１，Ｔ２、およびコンデンサＣａｐから構成されている。ラッチ回路ＬＴ１〜ＬＴ３は、例えばＳＲラッチ（セット・リセットラッチ）からなる。
【００６６】
抵抗Ｒ１〜Ｒ６は、電源電圧ＶＤＤ１と基準電位ＶＳＳとの間にそれぞれ直列接続されている。コンパレータＣＯＭＰ１の正（＋）側入力端子には抵抗Ｒ１と抵抗Ｒ２との接続部が接続されている。すなわち、コンパレータＣＯＭＰ１の正（＋）側入力端子には抵抗Ｒ１の抵抗値と抵抗Ｒ２〜Ｒ６の合成抵抗値とによって分圧された電圧である電圧Ｖｚ１が入力される。この電圧Ｖｚ１は第１のしきい値電圧となる。
【００６７】
コンパレータＣＯＭＰ２の正（＋）側入力端子には抵抗Ｒ２と抵抗Ｒ３との接続部が接続されており、コンパレータＣＯＭＰ３の正（＋）側入力端子には抵抗Ｒ４と抵抗Ｒ５との接続部が接続されている。
【００６８】
この場合、コンパレータＣＯＭＰ２の正（＋）側入力端子には、抵抗Ｒ１，Ｒ２との合成抵抗値と抵抗Ｒ３〜Ｒ６の合成抵抗値とによって分圧された電圧である電圧Ｖｚ２が入力される。電圧Ｖｚ２は第２のしきい値電圧となる。
【００６９】
また、コンパレータＣＯＭＰ３の正（＋）側入力端子には、抵抗Ｒ１〜Ｒ４の合成抵抗値と抵抗Ｒ５，Ｒ６との合成抵抗値とによって分圧された電圧である電圧Ｖｚ３が入力される。この電圧Ｖｚ３は、第３のしきい値電圧となる。
【００７０】
コンパレータＣＯＭＰ４の正（＋）側入力端子には、抵抗Ｒ５と抵抗Ｒ６との接続部が接続されている。よって、コンパレータＣＯＭＰ４の正（＋）側入力端子には、抵抗Ｒ１〜Ｒ５の合成抵抗値と抵抗Ｒ６の抵抗値とによって分圧された電圧である電圧Ｖｚ４が入力される。この電圧Ｖｚ４は、第４のしきい値電圧となる。
【００７１】
コンパレータＣＯＭＰ１の出力部には、ラッチ回路ＬＴ１の一方の入力端子（Ｓ）およびラッチ回路ＬＴ２の一方の入力端子（Ｓ）がそれぞれ接続されている。コンパレータＣＯＭＰ２の出力部にはインバータＩｖ１の入力部が接続されている。
【００７２】
コンパレータＣＯＭＰ４の出力部にはインバータＩｖ２の入力部およびインバータＩｖ３の入力部がそれぞれ接続されている。コンパレータＣＯＭＰ３の出力部にはラッチ回路ＬＴ３の一方の入力端子（Ｓ）が接続されている。
【００７３】
インバータＩｖ１の出力部にはラッチ回路ＬＴ２の他方の入力端子（Ｒ）が接続されている。インバータＩｖ２の出力部にはラッチ回路ＬＴ１の他方の入力端子（Ｒ）が接続されている。ラッチ回路ＬＴ２の出力端子（Ｑ）から出力される信号が最小パルス信号ＭＩＮＰとなる。
【００７４】
インバータＩｖ３の出力部にはラッチ回路ＬＴ３の他方の入力端子（Ｒ）が接続されている。このラッチ回路ＬＴ３の出力端子（Ｑ）にはインバータＩｖ５の入力部が接続されている。インバータＩｖ５の出力部から出力される信号が最大パルス信号ＭＡＸＰとなる。
【００７５】
ラッチ回路ＬＴ１の出力端子（Ｑ）にはインバータＩｖ４の入力部が接続されている。インバータＩｖ４の出力部には、トランジスタＴ１，Ｔ２のゲートがそれぞれ接続されている。トランジスタＴ１はＮチャネルＭＯＳ（Metal Oxide Semiconductor）であり、トランジスタＴ２はＰチャネルＭＯＳである。なお、図３の例において、トランジスタＴ１及びＴ２のバックゲート（半導体基板領域側領域）は図示されていないがそれぞれソースとして動作する電極側に接続されている。即ちトランジスタＴ１のバックゲートはＶＤＤ２に、トランジスタＴ２のバックゲートはＶＳＳに、それぞれ接続されている。
【００７６】
定電流回路ＩＲ１の入力部には電源電圧ＶＤＤ１が接続されており、該定電流回路ＩＲ１の出力部にはトランジスタＴ１のソース／ドレインの一端（ソースとして動作する電極側）が接続されている。このトランジスタＴ１のソース／ドレインの他端（ドレインとして動作する電極側）にはトランジスタＴ２のソース／ドレインの一端（ドレインとして動作する電極側）およびコンデンサＣａｐの一方の接続部が接続されている。
【００７７】
トランジスタＴ２のソース／ドレインの他端（ソースとして動作する電極側）には定電流回路ＩＲ２の入力部が接続されている。定電流回路ＩＲ２の出力部およびコンデンサＣａｐの他方の接続部には基準電圧ＶＳＳがそれぞれ接続されている。これら定電流回路ＩＲ１，ＩＲ２は略一定の電流を供給する回路である。
【００７８】
トランジスタＴ１，Ｔ２は、インバータＩｖ４から出力される信号に基づいて、オン／オフすることにより、コンデンサＣａｐに電荷を充放電させて三角波の電圧Ｖｃａｐを生成する。
【００７９】
コンデンサＣａｐは生成する三角波の周波数を決定するキャパシタである。このコンデンサＣａｐは前述したようにプリント配線基板上にディスクリート部品などによって実装されており、ユーザによって選択された容量のコンデンサを実装することが可能な構成となっている。
【００８０】
実装されるコンデンサＣａｐの容量は、スイッチング電源回路１における充電用電源電圧の供給能力を考慮してユーザによって選択可能である。例えばコンデンサＣａｐの静電容量値を大きくすると三角波の周波数は遅くなり、トランジスタ１６，１７のスイッチング周波数が低くなり、供給能力が小さくなる。また、コンデンサＣａｐの静電容量値を小さくすると三角波の周波数が速くなり、トランジスタ１６，１７のスイッチング周波数が高くなって供給能力が向上する。
【００８１】
コンパレータＣＯＭＰ１は、電圧Ｖｚ１とトランジスタＴ１，Ｔ２の接続部に発生する三角波の電圧Ｖｃａｐとを比較し、その比較結果を出力する。コンパレータＣＯＭＰ２は、電圧Ｖｚ２と電圧Ｖｃａｐとを比較し、その比較結果を出力する。コンパレータＣＯＭＰ３は、電圧Ｖｚ３と電圧Ｖｃａｐとを比較し、その比較結果を出力し、コンパレータＣＯＭＰ４は、電圧Ｖｚ４と電圧Ｖｃａｐとを比較し、その比較結果を出力する。
【００８２】
ラッチ回路ＬＴ１は、コンパレータＣＯＭＰ１の比較結果とコンパレータＣＯＭＰ４の比較結果の反転信号とを入力として、トランジスタＴ１，Ｔ２を駆動するクロック信号を生成する。
【００８３】
ラッチ回路ＬＴ２は、コンパレータＣＯＭＰ１の比較結果とコンパレータＣＯＭＰ２の比較結果の反転信号とを入力として、最小パルス信号ＭＩＮＰを生成する。ラッチ回路ＬＴ３は、コンパレータＣＯＭＰ３の比較結果とコンパレータＣＯＭＰ４の比較結果の反転信号とを入力として生成したパルス信号をインバータＩｖ５によって反転して最大パルス信号ＭＡＸＰを生成する。
【００８４】
また、オシレータ１２から出力される三角波の電圧Ｖｃａｐは、前述したようにコンパレータ９の他方の入力部に入力されるように接続されている。オシレータ１２から出力される最小パルス信号ＭＩＮＰ、および最大パルス信号ＭＡＸＰは、出力段制御論理部６にそれぞれ入力されるように接続されている。
【００８５】
〈出力段制御論理部の構成例〉
図４は、図２のパルス発生部に設けられた出力段制御論理部における構成の一例を示す説明図である。
【００８６】
出力段制御論理部６は、図４に示すように、論理和回路ＯＲ１、および論理積回路ＡＮＤ１，ＡＮＤ２から構成されている。論理和回路ＯＲ１の一方の入力部には、コンパレータ９から出力される信号が入力されるように接続されている。論理和回路ＯＲ１の他方の入力部には、オシレータ１２から出力される最小パルス信号ＭＩＮＰが入力されるように接続されている。
【００８７】
論理和回路ＯＲ１の出力部には、論理積回路ＡＮＤ１の一方の入力部が接続されており、該論理積回路ＡＮＤ１の他方の入力部には、オシレータ１２から出力される最大パルス信号ＭＡＸＰが入力されるように接続されている。
【００８８】
論理積回路ＡＮＤ１の出力部には、論理積回路ＡＮＤ２の一方の入力部が接続されており、該論理積回路ＡＮＤ２の他方の入力部には、過電流検出部４から出力される過電流検出信号ＫＳが入力されるように接続されている。そして、論理積回路ＡＮＤ２から出力される信号が、パルス信号Ｐ１，Ｐ２としてドライバ１４，１５にそれぞれ出力される。
【００８９】
〈オシレータの動作例〉
次に、本実施の形態による図３のオシレータにおける動作の一例を図５を用いて説明する。
【００９０】
図５は、図３のオシレータにおける各部の信号タイミングの一例を示すタイミングチャートである。図５において、上方から下方にかけて、三角波の電圧Ｖｃａｐ、コンパレータＣＯＭＰ１の出力信号、コンパレータＣＯＭＰ２の出力信号、コンパレータＣＯＭＰ３の出力信号、コンパレータＣＯＭＰ４の出力信号、ラッチ回路ＬＴ２から出力される最小パルス信号ＭＩＮＰ、およびインバータＩｖ５から出力される最大パルス信号ＭＡＸＰにおける信号タイミングをそれぞれ示している。
【００９１】
図示するように、コンパレータＣＯＭＰ１は、電圧Ｖｃａｐが電圧Ｖｚ１よりも低い期間、ロー信号を出力し、電圧Ｖｃａｐが電圧Ｖｚ１かそれよりも高い期間（図５にはＶｃａｐ≒Ｖｚ１の状態を例示）、ハイ信号を出力し、コンパレータＣＯＭＰ２は、電圧Ｖｃａｐが電圧Ｖｚ２よりも低い期間、ロー信号を出力し、電圧Ｖｃａｐが電圧Ｖｚ２よりも高い期間、ハイ信号を出力する。
【００９２】
同様に、コンパレータＣＯＭＰ３は、電圧Ｖｃａｐが電圧Ｖｚ３よりも低い期間、ロー信号を出力し、電圧Ｖｃａｐが電圧Ｖｚ３よりも高い期間、ハイ信号を出力し、コンパレータＣＯＭＰ４は、電圧Ｖｃａｐが電圧Ｖｚ４かそれよりも低い期間（図５にはＶｃａｐ≒Ｖｚ４の状態を例示）、ロー信号を出力し、電圧Ｖｃａｐが電圧Ｖｚ４よりも高い期間、ハイ信号を出力する。
【００９３】
また、ラッチ回路ＬＴ１には、コンパレータＣＯＭＰ１の比較結果とコンパレータＣＯＭＰ４の比較結果の反転信号とが入力されており、ラッチ回路ＬＴ２には、コンパレータＣＯＭＰ１の比較結果とコンパレータＣＯＭＰ２の比較結果の反転信号とが入力されている。ラッチ回路ＬＴ３には、コンパレータＣＯＭＰ３の比較結果とコンパレータＣＯＭＰ４の比較結果の反転信号とが入力されている。
【００９４】
よって、ラッチ回路ＬＴ２からは、図示するように、三角波の電圧Ｖｃａｐが電圧Ｖｚ１のときから、電圧Ｖｚ２に降下するまでの期間において電圧がハイとなる最小パルス信号ＭＩＮＰが出力される。
【００９５】
また、ラッチ回路ＬＴ３からは、図示するように、三角波の電圧Ｖｃａｐが電圧電圧Ｖｚ４で始まる上昇時において電圧Ｖｚ３となるタイミングで始まり、下降時において電圧Ｖｚ４になるタイミングに対応する期間において電圧がハイとなる最大パルス信号ＭＡＸＰが出力される。
【００９６】
〈パルス発生部、およびスイッチング回路の動作例〉
ここで、パルス発生部２およびスイッチング回路３における動作について説明する。
【００９７】
オペアンプ８は、基準電圧ＶＲＥＦと電源電圧ＶＢＡＴを抵抗２２，２３によって分圧したフィードバック電圧ＶＦＢとを比較し、その比較差をアナログ電圧としてコンパレータ９に出力する。
【００９８】
コンパレータ９は、オペアンプ８から出力されたアナログ電圧とオシレータ１２から出力される三角波の電圧Ｖｃａｐとを比較し、ＰＷＭ（Pulse Width Modulation）信号を生成する。よって、トランジスタ１６，１７を駆動するＰＷＭ信号の周波数は、三角波の電圧Ｖｃａｐによって決定されることになる。コンパレータ９から出力されたＰＷＭ信号は、出力段制御論理部６に入力される。
【００９９】
スイッチング電源回路１が通常動作時の場合、出力段制御論理部６は入力されたＰＷＭ信号に基づいてパルス信号Ｐ１，Ｐ２をそれぞれ生成する。ここで、通常動作時とは、スイッチング電源回路１に接続されている負荷が通常動作を行っている際の動作モードである。
【０１００】
出力段制御論理部６から出力されるパルス信号Ｐ１，Ｐ２は、同じ電圧レベルの信号が略同期して出力されるが、図示しない論理回路によりトランジスタ１６，１７が同時オンとならないように、タイミングがずらされて出力される。
【０１０１】
出力段制御論理部６から出力されたパルス信号Ｐ１はドライバ１４に入力される。パルス信号Ｐ１は、ドライバ１４によって増幅され、駆動信号Ｓｄｖ１として出力されてトランジスタ１６のゲートに入力される。この駆動信号Ｓｄｖ１に基づいてトランジスタ１６が駆動される。
【０１０２】
また、出力段制御論理部６から出力されたパルス信号Ｐ２は、ドライバ１５によって増幅され、駆動信号Ｓｄｖ２として出力されてトランジスタ１７のゲートに入力される。トランジスタ１７は駆動信号Ｓｄｖ２に基づいて駆動される。
【０１０３】
トランジスタ１６，１７は、ゲートに入力された駆動信号Ｓｄｖ１，Ｓｄｖ２に基づいてオン／オフ動作が制御され、スイッチング動作を行う。これによってトランジスタ１６と１７の接続ノードから矩形状のスイッチング電圧ＶＰが出力される。
【０１０４】
駆動信号Ｓｄｖ１，Ｓｄｖ２がローレベルとなってトランジスタ１６がオンし、トランジスタ１７がオフすると、コイル１８、コンデンサ２０、および負荷に電流が流れる。このとき、コイル１８とコンデンサ２０には電気エネルギが蓄えられる。
【０１０５】
続いて、駆動信号Ｓｄｖ１，Ｓｄｖ２がハイレベルとなってトランジスタ１６がオフし、トランジスタ１７がオンすると、コイル１８、およびコンデンサ２０に蓄えられた電気エネルギによって負荷に電流が流れる。
【０１０６】
これにより、トランジスタ１６とトランジスタ１７との接続部から出力されるスイッチング電圧ＶＰは、コイル１８およびコンデンサ２０によって平滑され、電源電圧ＶＢＡＴとして出力される。
【０１０７】
スイッチング電源回路１において、ＶＯＵＴから供給される電源電圧ＶＢＡＴの電流を調整するのは、ＰＷＭ信号のデュティ比、すなわちトランジスタ１６のオン時間である。例えば、電流を多く必要とする場合には、ＰＷＭ信号のデュティ比を大きくしてトランジスタ１６のオン時間を増加させることによって、電流供給能力を上げる。
【０１０８】
逆に、負荷が軽い場合は、ＰＷＭ信号のデュティ比を小さくしてトランジスタ１６のオン時間を減少させることによってスイッチング電圧ＶＰの出力期間を少なくすることによって電流供給能力を下げる。
【０１０９】
スイッチング電源回路では、負荷が非常に重く大電流が流れる場合（以下、重負荷動作時という）フィードバック電圧ＶＦＢの電圧レベルが基準電圧ＶＲＥＦの電圧レベルより大きく低下しコンパレータ９から出力されるＰＷＭ信号の電圧レベルが常時ハイとなる問題があった。重負荷動作時とは、スイッチング電源回路１に接続されている負荷が多くの電流を必要としている重負荷となっているモードである。
【０１１０】
また、負荷が非常に軽くほとんど電流が流れることがない場合（以下、軽負荷動作時という）に、フィードバック電圧ＶＦＢの電圧レベルが基準電圧ＶＲＥＦの電圧レベルより大きく上昇しコンパレータ９から出力されるＰＷＭ信号の電圧レベルが常時ローとなる問題があった。この軽負荷動作時とは、スイッチング電源回路１に接続されている負荷が待機状態などによって軽負荷となっているモードである。
【０１１１】
重負荷動作時において、ＰＷＭ信号の電圧レベルがハイとなり、トランジスタ１６が常時オンしてしまうと、スイッチングトランジスタ１６から出力端子ＶＯＵＴに至る電流経路に過大な電流が流れて図２に示すコイル１８を含む平滑回路などが損傷してしまう恐れがある。また、軽負荷動作時では、出力段制御論理部６に所定電圧レベルのＰＷＭ信号が入力されないために、該出力段制御論理部６が誤動作してしまう恐れがある。
【０１１２】
それらを防止するために、本発明による出力段制御論理部６は、重負荷動作時においてはオシレータ１２が生成した最大パルス信号ＭＡＸＰをパルス信号Ｐ１，Ｐ２としてドライバ１４，１５にそれぞれ出力する。また、軽負荷動作時には、オシレータ１２が生成した最小パルス信号ＭＩＮＰをパルス信号Ｐ１，Ｐ２としてドライバ１４，１５にそれぞれ出力する。
【０１１３】
本発明では、最大パルス信号ＭＡＸＰおよび最小パルス信号ＭＩＮＰを、図５に示したように、三角波の電圧Ｖｃａｐの周波数、すなわちトランジスタ１６，１７を駆動するＰＷＭ信号の周波数に依存して生成する構成としたので、異なったＰＷＭ信号の周波数に対しても、最大パルス信号ＭＡＸＰおよび最小パルス信号ＭＩＮＰにおけるパルス幅（電位がハイにある期間）の占める割合を略一定とすることができる。これによってスイッチング周波数の変動に合わせて最小パルス信号または最大パルス信号のパルス幅を最適化することが可能となるので、重負荷動作時における出力回路への過電流の供給を防止するとともに軽負荷動作時における出力段制御論理部の誤動作を防止することができる。これにより希望するＰＷＭ信号の周波数を設定するためにユーザにおいてコンデンサＣａｐの静電容量値を選択することが可能になる。
【０１１４】
これによって、三角波の電圧Ｖｃａｐの周波数を可変した際に、例えば最大パルス信号ＭＡＸＰのパルス幅が電圧Ｖｃａｐの周波数に対して小さくなりすぎて、重負荷動作時における出力電流の低下を防止することができる。
【０１１５】
〈出力段制御論理部の動作例〉
ここで、図４の出力段制御論理部における動作の一例について、図６〜図９を用いて説明する。
【０１１６】
図６は、通常動作時における図４の出力段制御論理部の一例を示すタイミングチャートである。図７は、重負荷動作時における図４の出力段制御論理部の一例を示すタイミングチャートである。図８は、軽負荷動作時における図４の出力段制御論理部の一例を示すタイミングチャートである。図９は、過電流検出信号ＫＳが入力された際の図４の出力段制御論理部の一例を示すタイミングチャートである。
【０１１７】
スイッチング電源回路１が通常動作の場合には、図６に示すように、コンパレータ９から出力されるＰＷＭ信号がパルス信号Ｐ１，Ｐ２として出力段制御論理部６から出力される。ドライバ１４，１５は、コンパレータ９から出力されるＰＷＭ信号を増幅し、トランジスタ１６，１７をそれぞれ駆動する。
【０１１８】
続いて、スイッチング電源回路１が重負荷動作時の場合には、図７に示すように、ＰＷＭ信号が常時ハイレベルの信号となる。また、図６と同様に、過電流が検出されていないので過電流検出信号ＫＳは、インアクティブであるハイレベルである。よって、出力段制御論理部６からは、最大パルス信号ＭＡＸＰがパルス信号Ｐ１，Ｐ２として出力される。
【０１１９】
よって、ドライバ１４，１５は、出力段制御論理部６から出力される最大パルス信号ＭＡＸＰを増幅し、トランジスタ１６，１７をそれぞれ駆動する。
【０１２０】
また、スイッチング電源回路１が軽負荷動作時の場合には、図８に示すように、ＰＷＭ信号が常時ローレベルの信号となる。また、図６と同様に、過電流が検出されていないので過電流検出信号ＫＳは、ハイレベルである。よって、出力段制御論理部６からは、最小パルス信号ＭＩＮＰがパルス信号Ｐ１，Ｐ２として出力される。
【０１２１】
よって、ドライバ１４，１５は、出力段制御論理部６から出力される最小パルス信号ＭＩＮＰを増幅し、トランジスタ１６，１７をそれぞれ駆動する。
【０１２２】
過電流検出部４が過電流を検出した場合、図９に示すように、アクティブであるローレベルの信号である過電流検出信号ＫＳが過電流検出部４から出力される。これにより、出力段制御論理部６がローレベルの信号の期間、すなわち過電流検出信号ＫＳがアクティブの期間、出力段制御論理部６からパルス信号Ｐ１，Ｐ２の出力が停止される。
【０１２３】
よって、ドライバ１４，１５は、出力段制御論理部６から出力されるローレベルの信号である過電流検出信号ＫＳにほぼ同期したパルス信号Ｐ１，Ｐ２を増幅し、トランジスタ１６，１７をそれぞれ駆動する。
【０１２４】
なお、最大パルス信号ＭＡＸＰおよび最小パルス信号ＭＩＮＰにおけるパルス幅は、スイッチング電源回路の設計において、例えば図３の抵抗Ｒ１〜Ｒ６における抵抗値として所望の抵抗値を選択することにより、それぞれ分圧された電圧である電圧Ｖｚ１〜Ｖｚ４を所望の値に設定することが可能である。
【０１２５】
例えば、最大パルス信号ＭＡＸＰのパルス幅（ハイの期間）を大きくする場合には、電圧Ｖｚ３の電圧レベルを電圧Ｖｚ４の電圧レベルに近づけ、最大パルス信号ＭＡＸＰのパルス幅を小さくする場合には、電圧Ｖｚ３の電圧レベルを電圧Ｖｚ２の電圧レベルに近づけるようにする。
【０１２６】
同様に、最小パルス信号ＭＩＮＰのパルス幅を大きくする場合には、電圧Ｖｚ２の電圧レベルを電圧Ｖｚ３の電圧レベルに近づけ、最小パルス信号ＭＩＮＰのパルス幅を小さくする場合には、電圧Ｖｚ２の電圧レベルを電圧Ｖｚ１の電圧レベルに近づけるようにする。
【０１２７】
以上により、トランジスタ１６，１７のスイッチング周波数を決定する三角波の電圧Ｖｃａｐに合わせて最大パルス信号ＭＡＸＰおよび最小パルス信号ＭＩＮＰのパルス幅が生成される構成としたことにより、スイッチング電源回路の設計においていろいろなアプリケーションに対応したスイッチング周波数が設定されても、該スイッチング周波数に占める最大パルス信号ＭＡＸＰ、および最小パルス信号ＭＩＮＰのパルス幅を略一定とするスイッチング電源回路装置を提供することができ、バッテリパックＢＰへの充電効率を向上させることができる。
【０１２８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２９】
なお、本発明は上記した実施の形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施の形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。
【０１３０】
また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加、削除、置換をすることが可能である。
【符号の説明】
【０１３１】
１  スイッチング電源回路
２  パルス発生部
３  スイッチング回路
４  過電流検出部
５  パルス発生回路
６  出力段制御論理部
７  パルス出力部
８  オペアンプ
９  コンパレータ
１０  コンデンサ
１１  抵抗
１２  オシレータ
１４  ドライバ
１５  ドライバ
１６  トランジスタ
１７  トランジスタ
１８  コイル
１９  コンデンサ
２０  コンデンサ
２１  抵抗
２２  抵抗
２３  抵抗
２４  分圧部
２５  電圧比較部
２６  パルス信号生成部
ＢＰ  バッテリパック
Ｃａｐ  コンデンサ
Ｒｉ  電流検出用抵抗
Ｒ１  抵抗
Ｒ２  抵抗
Ｒ３  抵抗
Ｒ４  抵抗
Ｒ５  抵抗
Ｒ６  抵抗
ＣＯＭＰ１  コンパレータ
ＣＯＭＰ２  コンパレータ
ＣＯＭＰ３  コンパレータ
ＣＯＭＰ４  コンパレータ
Ｉｖ１  インバータ
Ｉｖ２  インバータ
Ｉｖ３  インバータ
Ｉｖ４  インバータ
Ｉｖ５  インバータ
ＬＴ１  ラッチ回路
ＬＴ２  ラッチ回路
ＬＴ３  ラッチ回路
ＩＲ１  定電流回路
ＩＲ２  定電流回路
Ｔ１  トランジスタ
Ｔ２  トランジスタ
ＯＲ１  論理和回路
ＡＮＤ１  論理積回路
ＡＮＤ２  論理積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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