(57)【要約】  アクティブスナバー回路付きスイッチ回路は、ＦＥＴである第１スイッチ素子（Ｑ１）と、当該第１スイッチ素子（Ｑ１）のドレイン・ソース間に接続されたアクティブスナバー回路（６０）と、を備える。アクティブスナバー回路（６０）は、ＦＥＴである第２スイッチ素子（Ｑ２）と、第２スイッチ素子（Ｑ２）に直列接続されたキャパシタ（Ｃ３）と、第２スイッチ素子（Ｑ２）のゲートに接続され、オンすることにより第２スイッチ素子（Ｑ２）のゲート・ソース間容量の電荷を引き抜く第３スイッチ素子（Ｑ３）と、第２スイッチ素子（Ｑ２）のターンオンタイミングから遅れたタイミングで第３スイッチ素子（Ｑ３）をターンオンする遅延回路（５０）と、を備える。
2017199716.tif 000002
【特許請求の範囲】
【請求項１】
ＦＥＴである第１スイッチ素子と、当該第１スイッチ素子のドレイン・ソース間に接続されたアクティブスナバー回路と、を備え、
前記アクティブスナバー回路は、
ＦＥＴである第２スイッチ素子と、
前記第２スイッチ素子に直列接続されたキャパシタと、
前記第２スイッチ素子のゲートに接続され、オンすることにより前記第２スイッチ素子のゲート・ソース間容量の電荷を引き抜く第３スイッチ素子と、
前記第２スイッチ素子のターンオンタイミングから遅れたタイミングで前記第３スイッチ素子をターンオンする遅延回路と、
を備える、アクティブスナバー回路付きスイッチ回路。
【請求項２】
前記遅延回路は、前記第３スイッチ素子の制御端子電圧を定める時定数回路を含み、前記第３スイッチ素子の制御端子に接続される、請求項１に記載のアクティブスナバー回路付きスイッチ回路。
【請求項３】
前記第３スイッチ素子はＦＥＴであり、
前記時定数回路は、前記第３スイッチ素子のゲート・ソース間の内部の寄生容量および、前記第３スイッチ素子のゲートに接続された導体パターンの抵抗成分を含む、請求項２に記載のアクティブスナバー回路付きスイッチ回路。
【請求項４】
前記遅延回路は、前記時定数回路の出力電圧と基準電圧とを比較して前記第３スイッチ素子を駆動するコンパレータを含む、請求項２または３に記載のアクティブスナバー回路付きスイッチ回路。
【請求項５】
ＤＣ電圧を受ける電圧入力部と、
負荷が接続される電圧出力部と、
少なくとも１次巻線および２次巻線を有するトランスと、
前記電圧入力部と前記トランスの１次巻線との間に設けられた主スイッチ素子と、
アクティブスナバー回路を含み、前記電圧出力部と前記トランスの２次巻線との間に設けられた同期整流回路と、を備え、
前記アクティブスナバー回路は、
ＦＥＴである第２スイッチ素子と、
前記第２スイッチ素子に直列接続されたキャパシタと、
前記第２スイッチ素子のゲートに接続され、オンすることにより前記第２スイッチ素子のゲート・ソース間容量の電荷を引き抜く第３スイッチ素子と、
前記第２スイッチ素子のターンオンタイミングから遅れたタイミングで前記第３スイッチ素子をターンオンする遅延回路と、
を備える、ＤＣ−ＤＣコンバータ。
【請求項６】
前記トランスは補助巻線を有し、
前記遅延回路は、前記トランスの前記補助巻線の電圧を入力して前記第３スイッチ素子をターンオフさせる、請求項５に記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ素子に同期してスイッチングされるスナバー回路を有するアクティブスナバー回路付きスイッチ回路、およびそれを備えたＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
同期整流回路の転流スイッチ素子にアクティブスナバー回路が接続されたＤＣ−ＤＣコンバータが特許文献１に示されている。【０００３】
図１２は特許文献１に示されている、アクティブスナバー回路を含むＤＣ−ＤＣコンバータの主要部の回路図である。【０００４】
図１２において、転流スイッチ素子Ｓ１がオフとなるタイミングでスナバー用スイッチ素子Ｓａのゲート・ソース間にトランスＴからオン信号が入力される。これにより、スナバー用スイッチ素子Ｓａがオン状態となり、転流スイッチ素子Ｓ１の電圧がスナバー用キャパシタＣａ１の電圧にクランプされる。スナバー用スイッチ素子Ｓａのゲート・ソース間電圧は、スナバー用スイッチ素子Ｓａがオンしている期間中も抵抗Ｒｘにより引き抜かれ、スナバー用スイッチ素子Ｓａは転流スイッチ素子Ｓ１がオンするまでにオフする。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第６７７１５２１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に示されるアクティブスナバー回路では、スナバー用スイッチ素子Ｓａのゲート電圧（ゲート・ソース間容量の充電電荷）を抵抗Ｒｘにより消費し、損失させるので、この損失により、ＤＣ−ＤＣコンバータの電力変換効率が悪化する。また、抵抗Ｒｘには、上記損失に耐えうる抵抗を用いる必要があり、大型化・コストアップを招く。また、スナバー用スイッチ素子Ｓａのオン期間は、スナバー用スイッチ素子Ｓａの寄生容量（ゲート・ソース間容量）と抵抗Ｒｘとの時定数により定まる。そのため、スナバー用スイッチ素子Ｓａのゲート・ソース間に大きな電圧が印加されたとき、スナバー用スイッチ素子Ｓａがターンオフするまでに転流スイッチ素子Ｓ１がターンオンしてしまう。この状況では、スナバー用キャパシタＣａ１の電荷が、転流スイッチ素子Ｓ１およびスナバー用スイッチ素子Ｓａを介して放電される。すなわち、貫通電流が流れる。この貫通電流は電力変換に寄与しない電流であるので損失増大につながる。【０００７】
本発明の目的は、アクティブスナバー回路用スイッチ素子の導通期間を適正化して、アクティブスナバー回路用スイッチ素子の電荷引き抜き時の損失の問題、およびスナバー回路の上記貫通電流の問題を解消した、アクティブスナバー回路付きスイッチ回路、およびそれを備えたＤＣ−ＤＣコンバータを提供することにある。
【課題を解決するための手段】
【０００８】
（１）本発明のアクティブスナバー回路付きスイッチ回路は、
ＦＥＴである第１スイッチ素子と、当該第１スイッチ素子のドレイン・ソース間に接続されたアクティブスナバー回路と、を備え、
前記アクティブスナバー回路は、
ＦＥＴである第２スイッチ素子と、
前記第２スイッチ素子に直列接続されたキャパシタと、
前記第２スイッチ素子のゲートに接続され、オンすることにより前記第２スイッチ素子のゲート・ソース間容量の電荷を引き抜く第３スイッチ素子と、
前記第２スイッチ素子のターンオンタイミングから遅れたタイミングで前記第３スイッチ素子をターンオンする遅延回路と、
を備える。【０００９】
上記構成により、スナバー用の第２スイッチ素子のゲート・ソース間容量の充電電荷が抵抗で無駄に消費されることはない。また、スナバー用の第２スイッチ素子のゲート・ソース間に大きな電圧が印加されても、この第２スイッチ素子のオン時間はターンオンする遅延回路で定まる。そのため、保護対象の第１スイッチ素子とスナバー用の第２スイッチ素子とを循環する上記貫通電流が防止できる。【００１０】
（２）前記遅延回路は、前記第３スイッチ素子の制御端子電圧を定める時定数回路を含み、前記第３スイッチ素子の制御端子に接続されることが好ましい。これにより、前記遅延回路を簡素な回路で構成できる。【００１１】
（３）上記（２）において、例えば、前記第３スイッチ素子はＦＥＴであり、前記時定数回路は、前記第３スイッチ素子のゲート・ソース間の内部の寄生容量、および前記第３スイッチ素子のゲートに接続された導体パターンの抵抗成分を含む。これにより、低コスト・低面積のアクティブスナバー回路付きスイッチ回路が構成できる。【００１２】
（４）上記（２）または（３）において、前記遅延回路は、前記時定数回路の出力電圧と基準電圧とを比較して前記第３スイッチ素子を駆動するコンパレータを含む回路であってもよい。この構成により、遅延時間を高精度に設定できる。【００１３】
（５）本発明のＤＣ−ＤＣコンバータは、
ＤＣ電圧を受ける電圧入力部と、
負荷が接続される電圧出力部と、
少なくとも１次巻線および２次巻線を有するトランスと、
前記電圧入力部と前記トランスの１次巻線との間に設けられた主スイッチ素子と、
アクティブスナバー回路を含み、前記電圧出力部と前記トランスの２次巻線との間に設けられた同期整流回路と、を備え、
前記アクティブスナバー回路は、
ＦＥＴである第２スイッチ素子と、
前記第２スイッチ素子に直列接続されたキャパシタと、
前記第２スイッチ素子のゲートに接続され、オンすることにより前記第２スイッチ素子のゲート・ソース間容量の電荷を引き抜く第３スイッチ素子と、
前記第２スイッチ素子のターンオンタイミングから遅れたタイミングで前記第３スイッチ素子をターンオンする遅延回路と、
を備える。【００１４】
上記構成により、同期整流回路に設けられたアクティブスナバー回路において、スナバー用の第２スイッチ素子のゲート・ソース間容量の充電電荷が抵抗で無駄に消費されることがなく、また、スナバー用の第２スイッチ素子のゲート・ソース間に大きな電圧が印加されても、この第２スイッチ素子のオン時間はターンオンする遅延回路で定まる。そのため、上記貫通電流が防止できる。【００１５】
（６）上記（５）において、例えば、前記トランスは補助巻線を有し、前記遅延回路は、前記トランスの前記補助巻線の電圧を入力して前記第３スイッチ素子をターンオフさせる。これにより、第３スイッチ素子および遅延回路で構成される、第２スイッチ素子駆動用の回路の構成を簡素化できる。
【発明の効果】
【００１６】
本発明によれば、アクティブスナバー回路の充電電荷が無駄に消費されることがなく、また、保護対象の第１スイッチ素子とスナバー用の第２スイッチ素子とを循環する貫通電流が防止でき、電力損失が低減される。
【図面の簡単な説明】
【００１７】
【図１】図１は第１の実施形態に係るＤＣ−ＤＣコンバータ２０１の回路図である。
【図２】図２はＤＣ−ＤＣコンバータ２０１の簡易化回路図である。
【図３】図３はＤＣ−ＤＣコンバータ２０１の各スイッチ素子の状態を示すタイミングチャートである。
【図４】図４は、図１中の各部の電圧波形を示す図である。
【図５】図５は第２の実施形態に係るアクティブスナバー回路付きスイッチ回路１０２の回路図である。
【図６】図６は第３の実施形態に係るアクティブスナバー回路付きスイッチ回路１０３の回路図である。
【図７】図７は第４の実施形態に係るアクティブスナバー回路付きスイッチ回路１０４の回路図である。
【図８】図８は、第４の実施形態に係るアクティブスナバー回路付きスイッチ回路１０４の回路図において、インピーダンス回路５１の構成についての具体例を示す図である。
【図９】図９は、図８中の各部の電圧波形を示す図である。
【図１０】図１０は第５の実施形態に係るＤＣ−ＤＣコンバータ２０５の回路図である。
【図１１】図１１は第６の実施形態に係るアクティブスナバー回路付きスイッチ回路１０６の回路図である。
【図１２】図１２は特許文献１に示されている、アクティブスナバー回路を含むＤＣ−ＤＣコンバータの主要部の回路図である。
【発明を実施するための形態】
【００１８】
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明または理解の容易性を考慮して、便宜上実施形態を分けて示すが、異なる実施形態で示した構成の部分的な置換または組み合わせは可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
【００１９】
《第１の実施形態》
図１は第１の実施形態に係るＤＣ−ＤＣコンバータ２０１の回路図である。このＤＣ−ＤＣコンバータ２０１は、ＤＣ電圧を受ける電圧入力部Vin(+)，Vin(-)と、負荷が接続される電圧出力部Vout(+)，Vout(-)を備え、電圧入力部Vin(+)，Vin(-)に入力されたＤＣ電圧を所定の安定化したＤＣ電圧に変換して電圧出力部Vout(+)，Vout(-)から負荷へ出力する。ＤＣ−ＤＣコンバータ２０１は１次巻線Ｎ１、２次巻線Ｎ２および補助巻線Ｎ３を有するトランスＴ１を備える。電圧入力部Vin(+)，Vin(-)とトランスＴ１の１次巻線Ｎ１との間には主スイッチ素子Ｑｍが接続されている。電圧出力部Vout(+)，Vout(-)とトランスＴ１の２次巻線Ｎ２との間には整流回路２０が設けられている。
【００２０】
主スイッチ素子ＱｍはＦＥＴであり、そのドレイン・ソース間に、クランプ用スイッチ素子Ｑｃとクランプ用キャパシタＣ１との直列回路が並列接続されている。すなわち、クランプ用スイッチ素子ＱｃとキャパシタＣ１との直列回路はクランプ回路を構成する。
【００２１】
主スイッチ素子Ｑｍおよびクランプ用スイッチ素子Ｑｃのゲート・ソースには、１次側制御回路が接続されていて、その１次側制御回路からゲート信号が与えられる。クランプ用スイッチ素子Ｑｃと主スイッチ素子Ｑｍとは、１次側制御回路から与えられるゲート信号によって反転動作する。
【００２２】
トランスＴ１の２次巻線Ｎ２には直列に整流スイッチ素子Ｑｒとインダクタ（チョークコイル）Ｌｏとが接続されている。２次巻線Ｎ２とインダクタＬｏとの接続点とVout(-)端子との間には転流スイッチ素子である第１スイッチ素子Ｑ１が接続されている。整流スイッチ素子Ｑｒと第１スイッチ素子Ｑ１とで整流回路２０が構成されている。電圧出力部Vout(+)，Vout(-)の両端間には出力キャパシタＣｏが接続されている。
【００２３】
整流スイッチ素子Ｑｒのゲート・ソースには２次側制御回路が接続されていて、整流スイッチ素子Ｑｒは、２次側制御回路により、主スイッチ素子Ｑｍのオン／オフに同期してオン／オフされる。２次側制御回路は、例えばトランスＴ１の補助巻線の電圧に基づいて整流スイッチ素子Ｑｒに対するゲート信号を発生する。
【００２４】
トランスＴ１の２次巻線Ｎ２と整流スイッチ素子Ｑｒとの接続点と、転流スイッチ素子である第１スイッチ素子Ｑ１のゲートとの間にはキャパシタＣ４が接続されている。整流スイッチ素子Ｑｒがターンオフすると、この整流スイッチ素子Ｑｒのドレイン・ソース間に生じる電圧（２次巻線Ｎ２の逆起電圧）がキャパシタＣ４を介して第１スイッチ素子Ｑ１のゲート・ソース間に印加される。したがって、第１スイッチ素子Ｑ１は整流スイッチ素子Ｑｒとは反転動作する。
【００２５】
上記第１スイッチ素子Ｑ１のドレイン・ソース間には、スナバー用の第２スイッチ素子Ｑ２とキャパシタＣ３との直列回路が接続されている。また、第２スイッチ素子Ｑ２のゲート・ソース間に第３スイッチ素子Ｑ３が接続されている。
【００２６】
トランスＴ１の補助巻線Ｎ３の両端間には、キャパシタＣ６、キャパシタＣ７およびインピーダンス回路５１の直列回路が接続されている。また、補助巻線Ｎ３の両端間には、第３スイッチ素子Ｑ３とキャパシタＣ５との直列回路が接続されていて、第３スイッチ素子Ｑ３とキャパシタＣ５との接続点が第２スイッチ素子Ｑ２のゲートに接続されている。
【００２７】
上記遅延回路５０は、キャパシタＣ７、インピーダンス回路５１、およびキャパシタＣ６の直列回路で構成されている。インピーダンス回路５１は例えば抵抗素子である。この場合、遅延回路５０はＣＲ時定数回路である。
【００２８】
上記第２スイッチ素子Ｑ２、キャパシタＣ３、第３スイッチ素子Ｑ３、キャパシタＣ５および遅延回路５０によりアクティブスナバー回路６０が構成される。そして、このアクティブスナバー回路６０と第１スイッチ素子Ｑ１とでアクティブスナバー回路付きスイッチ回路１０１が構成される。
【００２９】
上記主スイッチ素子Ｑｍ、トランスＴ１、整流回路２０、インダクタＬｏおよび出力キャパシタＣｏによってフォワード型のＤＣ−ＤＣコンバータ回路が構成される。さらに、クランプ用スイッチ素子Ｑｃおよびクランプ用キャパシタＣ１によるクランプ回路を備えることにより、このＤＣ−ＤＣコンバータ２０１は、１次側の主スイッチ素子Ｑｍにアクティブクランプ回路を備え、２次側の第１スイッチ素子（転流スイッチ素子）Ｑ１にアクティブスナバー回路を備える、フォワードコンバータとして動作する。
【００３０】
整流スイッチ素子Ｑｒと主スイッチ素子Ｑｍとは同期してオン／オフし、転流スイッチ素子である第１スイッチ素子Ｑ１は整流スイッチ素子Ｑｒとは反転動作するため、ＤＣ−ＤＣコンバータ２０１はフォワードコンバータとして動作する。
【００３１】
ＤＣ−ＤＣコンバータ２０１の、特にアクティブスナバー回路の詳細な動作は次のとおりである。
【００３２】
（１）主スイッチ素子Ｑｍが１次側制御回路の制御によってターンオンすると、整流スイッチ素子Ｑｒは２次側制御回路の制御によってターンオンする。これに伴い、第１スイッチ素子Ｑ１のゲート・ソース間の電圧は第１スイッチ素子Ｑ１のしきい値電圧より低下し、第１スイッチ素子Ｑ１はターンオフする。
【００３３】
（２）主スイッチ素子Ｑｍが１次側制御回路の制御によってターンオフすると、整流スイッチ素子Ｑｒは２次側制御回路の制御によってターンオフする。整流スイッチ素子Ｑｒがターンオフすると、整流スイッチ素子Ｑｒの両端に、トランスＴ１の２次巻線Ｎ２の逆起電圧が現れる。この電圧はキャパシタＣ４を介して第１スイッチ素子Ｑ１のゲート・ソース間に印加されるので、第１スイッチ素子Ｑ１はターンオンする。これにより、インダクタＬｏの電流は第１スイッチ素子Ｑ１を経由して転流される。
【００３４】
その後、再び上記（１）の状態に戻る。この状態（１）で、トランスＴ１の補助巻線Ｎ３に生じる電圧はキャパシタＣ５を介して第２スイッチ素子Ｑ２のゲート・ソース間に印加され、第２スイッチ素子Ｑ２はターンオンする。これにより、第２スイッチ素子Ｑ２とキャパシタＣ３とで、第１スイッチ素子Ｑ１に対するスナバー回路として作用する。
【００３５】
また、トランスＴ１の補助巻線Ｎ３に生じる電圧により、遅延回路５０には図１中に矢印で示す方向に電流が流れる。この遅延回路５０による遅延時間の経過後、第３スイッチ素子Ｑ３はオン状態となり、それに伴い、第２スイッチ素子Ｑ２は強制的にターンオフされる。具体的には、遅延回路５０に補助巻線Ｎ３の電圧が印加された直後は、キャパシタＣ７の電圧（第３スイッチ素子Ｑ３のゲート・ソース間電圧）は第３スイッチ素子Ｑ３のしきい値電圧より低く、第３スイッチ素子Ｑ３はオフ状態である。その後、キャパシタＣ７の充電電圧が第３スイッチ素子Ｑ３のしきい値電圧を超えると、第３スイッチ素子Ｑ３はターンオンする。これにより、第２スイッチ素子Ｑ２のゲート・ソース間電圧は第２スイッチ素子Ｑ２のしきい値電圧より低下し、第２スイッチ素子Ｑ２はターンオフする。このようにして、第２スイッチ素子Ｑ２は、遅延回路５０による遅延時間の経過後に強制的にオフされる。
【００３６】
次に、図１に示したＤＣ−ＤＣコンバータ２０１の各スイッチ素子の状態遷移について、簡易化した回路図とタイミングチャートとを参照して示す。図２は上記ＤＣ−ＤＣコンバータ２０１の簡易化回路図であり、図３は各スイッチ素子のゲート電圧を示すタイミングチャートである。図３中の電圧Ｖｇｓ３は第３スイッチ素子Ｑ３のゲート・ソース間電圧であり、電圧Ｖｔｈはそのしきい値電圧である。
【００３７】
図３に示すように、主スイッチ素子Ｑｍと整流スイッチ素子Ｑｒは時刻ｔ１でターンオン、時刻ｔ３でターンオフする。また、クランプ用スイッチ素子Ｑｃと転流用の第１スイッチ素子Ｑ１は時刻ｔ４でターンオン、時刻ｔ５でターンオフする。第２スイッチ素子Ｑ２は時刻ｔ１でターンオン、時刻ｔ２でターンオフする。
【００３８】
図２に示す状態Ｓ１、状態Ｓ１２、状態Ｓ２は、図３中の期間Ｓ１，期間Ｓ１２，期間Ｓ２にそれぞれ対応する。
【００３９】
図２の状態Ｓ１で示すように、主スイッチ素子Ｑｍがオン状態、整流スイッチ素子Ｑｒがオン状態であるとき、トランスＴ１の１次巻線Ｎ１に電流ｉ１が流れ、２次巻線Ｎ２およびインダクタＬｏに電流ｉ２が流れる。また、このとき、第２スイッチ素子Ｑ２はオン状態であるので、第１スイッチ素子Ｑ１に生じるサージ電圧はスナバー用キャパシタＣ３に吸収される。
【００４０】
その後、図２に示す状態Ｓ１２のように、第３スイッチ素子Ｑ３がオンするに伴い第２スイッチ素子Ｑ２がオフすることで、スナバー用キャパシタＣ３は第１スイッチ素子Ｑ１から切り離された状態になる。
【００４１】
その後、状態Ｓ２に遷移し、第１スイッチ素子Ｑ１がオンする。このとき、第２スイッチ素子Ｑ２は既にオフしているので、キャパシタＣ３からの放電はなく、第１スイッチ素子Ｑ１に短絡電流が流れることはない。
【００４２】
なお、第３スイッチ素子Ｑ３はスイッチ素子であるため、第３スイッチ素子Ｑ３による損失も抑えられる。
【００４３】
図２の状態Ｓ２で示すように、主スイッチ素子Ｑｍがオフ状態、クランプ用スイッチ素子Ｑｃがオン状態であるとき、第１スイッチ素子Ｑ１に転流電流ｉ４が流れる。
【００４４】
図３に示すように、第２スイッチ素子Ｑ２のオン期間は、第３スイッチ素子Ｑ３のしきい値電圧と、第３スイッチ素子Ｑ３のゲートに接続される時定数回路の時定数で定まる。
【００４５】
図４は、図１中の各部の電圧波形を示す図である。ここで電圧Ｖｇｓ１は第１スイッチ素子Ｑ１のゲート・ソース間電圧、電圧Ｖｇｓ２は第２スイッチ素子Ｑ２のゲート・ソース間電圧、電圧Ｖｇｓ３は第３スイッチ素子Ｑ３のゲート・ソース間電圧である。この例では、時刻2.054msで第１スイッチ素子Ｑ１のゲート・ソース間電圧が低下し、第１スイッチ素子Ｑ１がターンオフする。このタイミングで、第２スイッチ素子Ｑ２のゲート・ソース間電圧がしきい値を超えて第２スイッチ素子Ｑ２はターンオンする。その後、遅延回路５０の遅延時間の経過後である2.05404msで第３スイッチ素子Ｑ３がターンオンし、第２スイッチ素子Ｑ２のゲート・ソース間容量の電荷が引き抜かれる。これにより、第２スイッチ素子Ｑ２は強制的にオフされる。
【００４６】
以上に示した動作により、スナバー用スイッチ素子である第２スイッチ素子Ｑ２の導通期間が適正化される。このことにより、第２スイッチ素子Ｑ２のゲート・ソース間に大きな電圧が印加されたときでも、この第２スイッチ素子Ｑ２がターンオフするまでに第１スイッチ素子Ｑ１がターンオンしてしまう、という状況にはならず、キャパシタＣ３から第２スイッチ素子Ｑ２、第１スイッチ素子Ｑ１を流れる短絡電流は防止される。
【００４７】
また、そのことにより、スナバー用キャパシタＣ３の充電電荷が無駄に放電されず、そのことによる電力変換効率低下がない。
【００４８】
さらに、トランスＴ１の補助巻線Ｎ３に生じる電圧でアクティブスナバー回路が駆動されるので、アクティブスナバー回路のスイッチ素子を駆動するためのドライバー回路が不要であり、低コストで構成できる。
【００４９】
《第２の実施形態》
第２の実施形態では、第１の実施形態で示したものとは回路構成が異なるアクティブスナバー回路付きスイッチ回路について示す。
【００５０】
図５は第２の実施形態に係るアクティブスナバー回路付きスイッチ回路１０２の回路図である。このアクティブスナバー回路付きスイッチ回路１０２も、例えばＤＣ−ＤＣコンバータの転流スイッチ素子に適用される。
【００５１】
転流スイッチ素子である第１スイッチ素子Ｑ１のゲートには同期整流用駆動回路２１が接続されている。この第１スイッチ素子Ｑ１のドレイン・ソース間には、スナバー用の第２スイッチ素子Ｑ２とキャパシタＣ３との直列回路が接続されている。また、第１スイッチ素子Ｑ１のゲート・ソース間には、ゲート・ソース間の充電電荷を放電するための抵抗Ｒ１が接続されている。
【００５２】
第２スイッチ素子Ｑ２のゲートにはスナバー用駆動回路６１が接続されている。第２スイッチ素子Ｑ２のゲート・ソース間には第３スイッチ素子Ｑ３が接続されている。この第３スイッチ素子Ｑ３のゲートには遅延回路５０が接続されている。
【００５３】
遅延回路５０は、キャパシタＣ６，Ｃ７、抵抗Ｒ３による時定数回路である。この遅延回路５０のうち、キャパシタＣ７の充電電圧が第３スイッチ素子Ｑ３のゲート・ソース間に印加される。抵抗Ｒ３およびダイオードＤ１はインピーダンス回路５１を構成する。
【００５４】
上記第２スイッチ素子Ｑ２、キャパシタＣ３、第３スイッチ素子Ｑ３、キャパシタＣ５および遅延回路５０はアクティブスナバー回路６０を構成する。
【００５５】
スナバー用駆動回路６１は、同期整流用駆動回路２１と同期して、スナバー用の第２スイッチ素子Ｑ２をターンオンすべきタイミングで所定の正電圧を出力する。このスナバー用駆動回路６１の出力電圧は第２スイッチ素子Ｑ２のゲート・ソース間に印加され、第２スイッチ素子Ｑ２はターンオンする。これにより、第２スイッチ素子Ｑ２とキャパシタＣ３とで、第１スイッチ素子Ｑ１に対するスナバー回路として作用する。
【００５６】
また、スナバー用駆動回路６１の出力電圧が遅延回路５０に印加されることで、抵抗Ｒ３→キャパシタＣ７の経路で電流が流れ、キャパシタＣ７が充電される。キャパシタＣ７の充電電圧が第３スイッチ素子Ｑ３のしきい値電圧を超えると、第３スイッチ素子Ｑ３はターンオンする。これにより、第２スイッチ素子Ｑ２のゲート・ソース間電圧は第２スイッチ素子Ｑ２のしきい値電圧より低下し、第２スイッチ素子Ｑ２はターンオフする。すなわち、第２スイッチ素子Ｑ２は、遅延回路５０による遅延時間の経過後に強制的にオフされる。
【００５７】
なお、ダイオードＤ１はスナバー用駆動回路６１の出力が下がる期間に導通して、キャパシタＣ７を遅延なく急速に放電するために設けられている。
【００５８】
《第３の実施形態》
第３の実施形態では、第２の実施形態で示したものとは回路構成が更に異なるアクティブスナバー回路付きスイッチ回路について示す。
【００５９】
図６は第３の実施形態に係るアクティブスナバー回路付きスイッチ回路１０３の回路図である。このアクティブスナバー回路付きスイッチ回路１０３も、例えばＤＣ−ＤＣコンバータの転流スイッチ素子に適用される。
【００６０】
第２の実施形態で図５に示したアクティブスナバー回路付きスイッチ回路１０２とは、トランジスタＱ４を備える点で異なる。
【００６１】
遅延回路５０は、キャパシタＣ６，Ｃ７およびインピーダンス回路５１を含む。インピーダンス回路５１は、抵抗Ｒ３、トランジスタＱ４およびダイオードＤ１で構成される。
【００６２】
スナバー用駆動回路６１は、同期整流用駆動回路２１と同期して、スナバー用の第２スイッチ素子Ｑ２をターンオンすべきタイミングで所定の正電圧を出力する。このスナバー用駆動回路６１の出力電圧はキャパシタＣ５を介して第２スイッチ素子Ｑ２のゲート・ソース間に印加され、第２スイッチ素子Ｑ２はターンオンする。これにより、第２スイッチ素子Ｑ２とキャパシタＣ３とで、第１スイッチ素子Ｑ１に対するスナバー回路として作用する。
【００６３】
また、スナバー用駆動回路６１の出力電圧が遅延回路５０に印加されることで、キャパシタＣ６→トランジスタＱ４→キャパシタＣ７の経路（主な経路）で電流が流れ、キャパシタＣ７が充電される。キャパシタＣ７の充電電圧が第３スイッチ素子Ｑ３のしきい値電圧を超えると、第３スイッチ素子Ｑ３はターンオンする。これにより、第２スイッチ素子Ｑ２のゲート・ソース間電圧は第２スイッチ素子Ｑ２のしきい値電圧より低下し、第２スイッチ素子Ｑ２はターンオフする。すなわち、第２スイッチ素子Ｑ２は、遅延回路５０による遅延時間の経過後に強制的にオフされる。
【００６４】
上記トランジスタＱ４と抵抗Ｒ３とは簡易定電流回路を構成する。このように、キャパシタを定電流で充電する回路構成の遅延回路を設けてもよい。このことで、キャパシタＣ７の充電電圧の上昇の直線状となるので、遅延時間の設定精度が高まる。
【００６５】
《第４の実施形態》
第４の実施形態では、第２スイッチ素子Ｑ２および第３スイッチ素子Ｑ３にＰチャンネルのMOS-FETを用いたアクティブスナバー回路付きスイッチ回路について示す。
【００６６】
図７は第４の実施形態に係るアクティブスナバー回路付きスイッチ回路１０４の回路図である。このアクティブスナバー回路付きスイッチ回路１０４も、例えばＤＣ−ＤＣコンバータの転流スイッチ素子に適用される。
【００６７】
転流スイッチ素子である第１スイッチ素子Ｑ１のゲートにはキャパシタＣ８を介して同期整流用駆動回路２２が接続されている。この第１スイッチ素子Ｑ１のドレイン・ソース間には、スナバー用の第２スイッチ素子Ｑ２とキャパシタＣ３との直列回路が接続されている。
【００６８】
第２スイッチ素子Ｑ２のゲートには、キャパシタＣ５を介して同期整流用駆動回路２２が接続されている。第２スイッチ素子Ｑ２のゲート・ソース間には第３スイッチ素子Ｑ３が接続されている。この第３スイッチ素子Ｑ３のゲートには遅延回路５０が接続されている。
【００６９】
遅延回路５０は、キャパシタＣ６，Ｃ７、第３スイッチ素子Ｑ３のゲート・ソース間容量、およびインピーダンス回路５１で構成される時定数回路を含む。この遅延回路５０のうち、キャパシタＣ７の充電電圧が第３スイッチ素子Ｑ３のゲート・ソース間に印加される。
【００７０】
上記第２スイッチ素子Ｑ２、キャパシタＣ３、第３スイッチ素子Ｑ３および遅延回路５０はアクティブスナバー回路６０を構成する。
【００７１】
同期整流用駆動回路２２は矩形波信号を出力する。第１スイッチ素子Ｑ１は、同期整流用駆動回路２２から出力される正電圧によってターンオンする。第２スイッチ素子Ｑ２は、同期整流用駆動回路２２から出力される正電圧をキャパシタＣ５とダイオードＤ３により反転し生成される負電圧によってターンオンする。したがって、第２スイッチ素子Ｑ２とキャパシタＣ３とで、第１スイッチ素子Ｑ１に対するスナバー回路として作用する。
【００７２】
同期整流用駆動回路２２の出力電圧がキャパシタＣ６とダイオードＤ２により反転され負電圧が生成されている期間に、キャパシタＣ７→インピーダンス回路５１→キャパシタＣ６の経路で電流が流れ、キャパシタＣ７に負電圧が充電される。キャパシタＣ７の充電電圧が第３スイッチ素子Ｑ３のしきい値電圧を超えると、第３スイッチ素子Ｑ３はターンオンする。これにより、第２スイッチ素子Ｑ２のゲート・ソース間電圧は第２スイッチ素子Ｑ２のしきい値電圧より低下し、第２スイッチ素子Ｑ２はターンオフする。すなわち、第２スイッチ素子Ｑ２は、遅延回路５０による遅延時間の経過後に強制的にオフされる。
【００７３】
なお、ダイオードＤ２は、同期整流用駆動回路２２から正電圧が出力される期間に、第３スイッチ素子Ｑ３のゲート・ソース間逆電圧をゼロにする。
【００７４】
本実施形態のように、第１スイッチ素子Ｑ１がＮチャンネルのMOS-FET、第２スイッチ素子Ｑ２および第３スイッチ素子Ｑ３がＰチャンネルのMOS-FETであると、第１スイッチ素子Ｑ１用の駆動回路と、第２スイッチ素子Ｑ２用の駆動回路を独立して設ける必要がなく、回路を簡素化できる。
【００７５】
図８は第４の実施形態に係るアクティブスナバー回路付きスイッチ回路１０４の回路図において、インピーダンス回路５１の構成についての具体例を示している。図８において、トランジスタＱ４と抵抗Ｒ３とは簡易定電流回路を構成する。また、ダイオードＤ１は、キャパシタＣ７を遅延なく急速に放電するために設けられている。
【００７６】
図９は、図８中の各部の電圧波形を示す図である。ここで電圧Ｖｇｓ１は第１スイッチ素子Ｑ１のゲート・ソース間電圧、電圧Ｖｇｓ２は第２スイッチ素子Ｑ２のゲート・ソース間電圧、電圧Ｖｇｓ３は第３スイッチ素子Ｑ３のゲート・ソース間電圧である。この例では、時刻3.09msで第１スイッチ素子Ｑ１のゲート・ソース間電圧Ｖｇｓ１が低下し、第１スイッチ素子Ｑ１がターンオフする。このタイミングで、第２スイッチ素子Ｑ２のゲート・ソース間電圧Ｖｇｓ２がしきい値を超えて第２スイッチ素子Ｑ２はターンオンする。その後、遅延回路５０の遅延時間の経過後である3.09004msで第３スイッチ素子Ｑ３がターンオンし、第２スイッチ素子Ｑ２のゲート・ソース間容量の電荷が引き抜かれる。これにより、第２スイッチ素子Ｑ２は強制的にオフされる。
【００７７】
《第５の実施形態》
第５の実施形態では、ＤＣ−ＤＣコンバータの２次側に設けられるチョークトランスの２次巻線の出力でアクティブスナバー回路を駆動する例を示す。
【００７８】
図１０は第５の実施形態に係るＤＣ−ＤＣコンバータ２０５の回路図である。このＤＣ−ＤＣコンバータ２０５は、ＤＣ電圧を受ける電圧入力部Vin(+)，Vin(-)と、負荷が接続される電圧出力部Vout(+)，Vout(-)を備え、電圧入力部Vin(+)，Vin(-)に入力されたＤＣ電圧を所定の安定化したＤＣ電圧に変換して電圧出力部Vout(+)，Vout(-)から負荷へ出力する。ＤＣ−ＤＣコンバータ２０１は１次巻線Ｎ１および２次巻線Ｎ２を有するトランスＴ１を備える。電圧入力部Vin(+)，Vin(-)とトランスＴ１の１次巻線Ｎ１との間には主スイッチ素子Ｑｍが接続されている。電圧出力部Vout(+)，Vout(-)とトランスＴ１の２次巻線Ｎ２との間には整流回路２０が設けられている。
【００７９】
トランスＴ１の２次巻線Ｎ２には直列に整流スイッチ素子ＱｒとチョークトランスＴ２の１次巻線Ｎ１とが接続されている。２次巻線Ｎ２とチョークトランスＴ２の１次巻線との接続点とVout(-)端子との間には転流スイッチ素子である第１スイッチ素子Ｑ１が接続されている。整流スイッチ素子Ｑｒと第１スイッチ素子Ｑ１とで整流回路２０が構成されている。
【００８０】
チョークトランスＴ２の２次巻線の両端間には、キャパシタＣ６、キャパシタＣ７およびインピーダンス回路５１の直列回路が接続されている。また、チョークトランスＴ２の２次巻線の両端間には、第３スイッチ素子Ｑ３とキャパシタＣ５との直列回路が接続されていて、第３スイッチ素子Ｑ３とキャパシタＣ５との接続点が第２スイッチ素子Ｑ２のゲートに接続されている。
【００８１】
上記第２スイッチ素子Ｑ２、キャパシタＣ３、第３スイッチ素子Ｑ３、キャパシタＣ５および遅延回路５０はアクティブスナバー回路６０を構成する。そして、このアクティブスナバー回路６０と第１スイッチ素子Ｑ１とでアクティブスナバー回路付きスイッチ回路１０６が構成される。その他の構成は第１の実施形態で図１に示したＤＣ−ＤＣコンバータと同じである。
【００８２】
本実施形態で示すように、チョークトランスの２次巻線の出力でアクティブスナバー回路を駆動してもよい。
【００８３】
《第６の実施形態》
第６の実施形態では、コンパレータを有する遅延回路を備えたアクティブスナバー回路付きスイッチ回路について示す。
【００８４】
図１１は第６の実施形態に係るアクティブスナバー回路付きスイッチ回路１０６の回路図である。このアクティブスナバー回路付きスイッチ回路１０６も、例えばＤＣ−ＤＣコンバータの転流スイッチ素子に適用される。
【００８５】
転流スイッチ素子である第１スイッチ素子Ｑ１のゲートには同期整流用駆動回路２１が接続されている。この第１スイッチ素子Ｑ１のドレイン・ソース間には、スナバー用の第２スイッチ素子Ｑ２とキャパシタＣ３との直列回路が接続されている。
【００８６】
第２スイッチ素子Ｑ２のゲート・ソース間には第３スイッチ素子Ｑ３が接続されている。この第３スイッチ素子Ｑ３のゲートには遅延回路５０が接続されている。また、第３スイッチ素子Ｑ３のソースは接地されていて、第３スイッチ素子Ｑ３のゲート・ソース間に抵抗Ｒ７が接続されている。
【００８７】
遅延回路５０は、抵抗Ｒ５，Ｒ６とキャパシタＣ９とによる時定数回路、コンパレータＣＰおよびトランジスタＱ４を含む。コンパレータＣＰにはキャパシタＣ９の充電電圧と基準電圧Ｖｒが入力される。トランジスタＱ４はコンパレータＣＰの出力によって駆動される。
【００８８】
スナバー用駆動回路６１から出力される正電圧によって、キャパシタＣ９が充電され、その電圧が基準電圧Ｖｒを超えるとコンパレータＣＰの出力はハイレベルになる。これにより、トランジスタＱ４がターンオンし、第３スイッチ素子Ｑ３はターンオンする。これにより、第２スイッチ素子Ｑ２のゲート・ソース間電圧は第２スイッチ素子Ｑ２のしきい値電圧より低下し、第２スイッチ素子Ｑ２はターンオフする。すなわち、第２スイッチ素子Ｑ２は、遅延回路５０による遅延時間の経過後に強制的にオフされる。
【００８９】
なお、ダイオードＤ１は、スナバー用駆動回路６１の出力を引き抜く期間に導通して、キャパシタＣ７を遅延なく急速に放電するために設けられている。
【００９０】
本実施形態によれば、上記時定数と基準電圧との設定で遅延時間を定められるので、設定の自由度が高まり、遅延時間を高精度に設定できる。
【００９１】
以上に示した各実施形態では、ＤＣ−ＤＣコンバータの転流スイッチ素子にアクティブスナバー回路を適用する例を示したが、本発明はＤＣ−ＤＣコンバータの転流スイッチ素子に限らず、何らかの回路中の、スナバー回路を付加するスイッチ部分に同様に適用できる。
【００９２】
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。
【符号の説明】
【００９３】
Ｃ１…クランプ用キャパシタ
Ｃ３…スナバー用キャパシタ
Ｃ４〜Ｃ９…キャパシタ
Ｃａ１…スナバー用キャパシタ
Ｃｏ…出力キャパシタ
ＣＰ…コンパレータ
Ｄ１，Ｄ２…ダイオード
ｉ１，ｉ２，ｉ３，ｉ５…電流
ｉ４…転流電流
ｉｒ…共振電流
Ｌｏ…インダクタ
Ｎ１…１次巻線
Ｎ２…２次巻線
Ｎ３…補助巻線
Ｑ１…第１スイッチ素子
Ｑ２…第２スイッチ素子
Ｑ３…第３スイッチ素子
Ｑ４…トランジスタ
Ｑｃ…クランプ用スイッチ素子
Ｑｍ…主スイッチ素子
Ｑｒ…整流スイッチ素子
Ｒ１，Ｒ２，Ｒ３，Ｒ５，Ｒ６，Ｒ７…抵抗
Ｒｘ…抵抗
Ｓ１…転流スイッチ素子
Ｓａ…スナバー用スイッチ素子
Ｔ，Ｔ１…トランス
Ｔ２…チョークトランス
Vin(+)，Vin(-)…電圧入力部
Vout(+)，Vout(-)…電圧出力部
Ｖｒ…基準電圧
２０…整流回路
２１，２２…同期整流用駆動回路
５０…遅延回路
５１…インピーダンス回路
６０…アクティブスナバー回路
６１…スナバー用駆動回路
１０１〜１０４，１０６…アクティブスナバー回路付きスイッチ回路
２０１，２０５…ＤＣ−ＤＣコンバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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