(57)【要約】【課題】スナップバック方式のＥＤＳ保護素子においてホールド電圧を従来よりも高くする。【解決手段】半導体装置において、コレクタ端子１９Ａが接続される第１の拡散層１１Ａと、ベースおよびエミッタ端子１９Ｂが接続される第２および第３の拡散層６，１１Ｂとの間に、内部に絶縁膜８を介して導電性物質９が充填されたトレンチ７が形成される。トレンチ７の底面は、埋め込み拡散層２に近接する位置まで、もしくは埋め込み拡散層２内部の１０17／ｃｍ3以上の高濃度層にまで達する。【選択図】図９
2014038922.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に形成された第２導電型のエピタキシャル層と、
前記半導体基板から前記エピタキシャル層にわたって形成され、１０17／ｃｍ3以上の高濃度層を内部に有する第２導電型の第１の埋め込み拡散層と、
前記エピタキシャル層の表面側に互いに離れて形成された第２導電型の第１の拡散層および第１導電型の第２の拡散層と、
前記第１および第２の拡散層間に、前記エピタキシャル層の表面から前記高濃度層の表面または内部に達するように形成され、内部に絶縁膜を介して導電性物質が充填された第１のトレンチと、
前記第２の拡散層の表面側に前記第１のトレンチから離れて形成された第１導電型の第３の拡散層と、
前記第１の拡散層と接続された第１の金属配線層と、
前記第２および第３の拡散層と接続された第２の金属配線層とを備えた半導体装置。
【請求項２】
第１導電型の半導体基板上に形成された第２導電型のエピタキシャル層と、
前記半導体基板から前記エピタキシャル層にわたって形成され、１０17／ｃｍ3以上の高濃度層を内部に有する第２導電型の第１の埋め込み拡散層と、
前記エピタキシャル層の表面側に互いに離れて形成された第２導電型の第１の拡散層および第１導電型の第２の拡散層と、
前記第１および第２の拡散層間に、前記エピタキシャル層の表面から前記高濃度層に向かって形成され、内部に絶縁膜を介して導電性物質が充填された第１のトレンチと、
前記第２の拡散層の表面側に前記第１のトレンチから離れて形成された第１導電型の第３の拡散層と、
前記第１の拡散層と接続された第１の金属配線層と、
前記第２および第３の拡散層と接続された第２の金属配線層とを備え、
前記第１のトレンチの底面と前記高濃度層は近接して形成されている、半導体装置。
【請求項３】
前記第１および第２の金属配線層間に前記エピタキシャル層と前記第２の拡散層とが逆バイアスとなる電圧を印加したとき、スナップバック後の前記第１および第２の金属配線層間の電圧の極小値であるホールド電圧は、前記第１のトレンチの底面が前記高濃度層に近づくほど大きくなり、
前記第１のトレンチの底面と前記高濃度層との間の間隔は、前記ホールド電圧が電源電圧よりも大きくなるように形成されている、請求項２に記載の半導体装置。
【請求項４】
前記第１のトレンチ内に充填された導電性物質は、前記第２の金属配線層と接続される、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記半導体基板を平面視して、前記第１のトレンチは、前記第１の拡散層から離れてその周囲を取り囲むように形成され、
前記半導体基板を平面視して、前記第２の拡散層は、前記第１のトレンチに接してその周囲を取り囲むように形成され、
前記半導体基板を平面視して、前記第３の拡散層は、前記第１のトレンチから離れてその周囲を取り囲むように形成される、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体基板を平面視して前記第３の拡散層から離れてその周囲を取り囲むように形成され、絶縁性物質が充填された第２のトレンチをさらに備え、
前記第２のトレンチの底面は、前記半導体基板中に達する、請求項５に記載の半導体装置。
【請求項７】
前記半導体基板から前記エピタキシャル層にわたって形成され、前記半導体基板を平面視して前記第１の埋め込み拡散層から離れてその周囲を取り囲むように配置された第１導電型の第２の埋め込み拡散層と、
前記半導体基板を平面視して前記第３の拡散層から離れてその周囲を取り囲むように形成され、内部に絶縁膜を介して導電性物質が充填された第２のトレンチと、
前記２のトレンチ内に充填された導電性物質と接続された第３の金属配線層とをさらに備え、
前記第２のトレンチの底面は、前記第２の埋め込み拡散層中に達する、請求項５に記載の半導体装置。
【請求項８】
前記第１の拡散層、前記エピタキシャル層、前記第１の埋め込み拡散層は、静電気保護素子として用いられるバイポーラトランジスタのコレクタとして機能し、
前記第２の拡散層は、前記バイポーラトランジスタのベースとして機能し、
前記第３の拡散層は、前記バイポーラトランジスタのエミッタとして機能する、請求項１〜３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関し、たとえば、静電気保護回路を備えた半導体装置に好適に用いられるものである。
【背景技術】
【０００２】
ＥＳＤ（Electro-Static  Discharge）によって半導体装置が損傷または誤動作するのを防止するために、ＥＳＤ保護回路が半導体装置に設けられる。ＥＳＤ保護回路として、クランプ方式とスナップバック方式とが知られている。
【０００３】
クランプ方式のＥＳＤ保護回路は、ツェナーダイオードなどを用いて構成される電圧検出部と、ＭＯＳ（Metal  Oxide  Semiconductor）トランジスタとを含む。電圧検出部は、所定のクランプ電圧が入力ノードに印加されたことを検出すると、入力ノードに接続されたＭＯＳトランジスタをオンすることによって入力ノードの電圧がクランプ電圧を超えないようにする。
【０００４】
スナップバック方式のＥＳＤ保護回路は、ゲートとソースとが接続されたＭＯＳトランジスタのスナップバック特性を利用している。ドレイン・ソース間に高電圧が印加されると、ドレイン・ベース間の空乏層でなだれ降伏（avalanche  breakdown）が生じ、ドレイン・ソース間に形成された寄生バイポーラトランジスタがターンオンする（スナップバック）。この結果、ＥＳＤ保護回路に電流が流れるため、半導体装置への過電圧の印加が防止される。
【０００５】
この発明に関連した他の技術としてトレンチについて説明する。トレンチとは、所望の特性を得るために半導体基板上に掘られた溝を言う。
【０００６】
たとえば、特開２００９−８８１８８号公報（特許文献１）は、トレンチゲート構造を有するＭＯＳトランジスタについて開示する。具体的に、半導体層に形成したトレンチ内にゲート絶縁膜が形成され、さらに、トレンチ内のゲート絶縁膜を覆ってゲート電極が形成される。
【０００７】
特開２００５−２１７２０２号公報（特許文献２）は、横型ＭＯＳトランジスタとバイポーラトランジスタを融合したＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ：Insulated  Gate  Bipolar  Transistor）について開示する。具体的に、半導体装置の表面側にエミッタ領域とトレンチゲート構造のゲート電極（第１のトレンチ）を設ける。コレクタ領域を第２および第３のトレンチよりなる深いトレンチの底に設ける。コレクタ領域から第２および第３のトレンチを通って半導体装置の表面にプラグを引き出し、コレクタ電極とする。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−８８１８８号公報
【特許文献２】特開２００５−２１７２０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
スナップバック方式のＥＳＤ保護素子として用いられるＭＯＳトランジスタは、クランプ方式に比べて素子サイズを縮小することができる。しかしながら、スナップバック後のドレイン電圧の極小値であるホールド電圧が比較的低い値になる。このため、ホールド電圧よりも高い外部電源電圧によって半導体装置が動作している状態でサージ電圧を受けるとＥＳＤ保護素子がラッチアップ状態となってしまうという問題が生じる。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態による半導体装置において、コレクタ端子が接続される第１の拡散層と、ベースおよびエミッタ端子が接続される第２および第３の拡散層との間に、内部に絶縁膜を介して導電性物質が充填されたトレンチが形成される。トレンチの底面は、埋め込み拡散層に近接する位置まで、もしくは埋め込み拡散層内部の１０17／ｃｍ3以上の高濃度層にまで達する。
【発明の効果】
【００１２】
上記の一実施の形態によれば、ホールド電圧を従来よりも高くすることができる。
【図面の簡単な説明】
【００１３】
【図１】クランプ方式によるＥＳＤ保護回路の構成例を示す回路図である。
【図２】スナップバック方式によるＥＳＤ保護回路の構成例を示す回路図である。
【図３】図２のＮＭＯＳトランジスタの構成の一例を示す平面図である。
【図４】ＮＭＯＳトランジスタの電流電圧特性の一例を示す図である。
【図５】図３の素子構造においてスナップバック後に流れるドレイン電流のシミュレーション結果を示す図である。
【図６】シミュレーションを行なったＮＰＮ型のバイポーラトランジスタの構造を示す断面図である。
【図７】図６のバイポーラトランジスタにおいて、Ｙ方向に沿った不純物濃度プロファイルを示す図である。
【図８】電流電圧特性のシミュレーション結果を示す図である。
【図９】実施の形態１による半導体装置に設けられたＥＳＤ保護素子の構造を示す断面図である。
【図１０】図９に示すＥＳＤ保護素子を基板に垂直な方向から見た平面図である。
【図１１】図９の構成のＥＳＤ保護素子の回路図を示す図である。
【図１２】図９のＥＳＤ保護素子の製造工程を説明するための断面図である。
【図１３】図９のＥＳＤ保護素子の製造工程を説明するための断面図である。
【図１４】図９のＥＳＤ保護素子の製造工程を説明するための断面図である。
【図１５】図９のＥＳＤ保護素子の製造工程を説明するための断面図である。
【図１６】図９のＥＳＤ保護素子の製造工程を説明するための断面図である。
【図１７】図９のＥＳＤ保護素子の製造工程を説明するための断面図である。
【図１８】図９のＥＳＤ保護素子の製造工程を説明するための断面図である。
【図１９】図９のＥＳＤ保護素子の製造工程を説明するための断面図である。
【図２０】図９のＥＳＤ保護素子の製造工程を説明するための断面図である。
【図２１】図９のＥＳＤ保護素子の製造工程を説明するための断面図である。
【図２２】スナップバック後に流れるドレイン電流のシミュレーション結果を示す図である（トレンチの深さが６μｍの場合）。
【図２３】電流電圧特性のシミュレーション結果を示す図である（トレンチの深さが６μｍの場合）。
【図２４】不純物濃度のプロファイルを示す図である（トレンチの深さが６μｍの場合）。
【図２５】図９のＥＳＤ保護素子の構造を変更した場合を示す断面図である。
【図２６】スナップバック後に流れるドレイン電流のシミュレーション結果を示す図である（トレンチの深さが８．５μｍの場合）。
【図２７】電流電圧特性のシミュレーション結果を示す図である（トレンチの深さが８．５μｍの場合）。
【図２８】不純物濃度のプロファイルを示す図である（トレンチの深さが８．５μｍの場合）。
【図２９】不純物濃度のプロファイルを示す図である（トレンチの深さが８μｍの場合）。
【図３０】トレンチの深さとホールド電圧との関係を示す図である。
【図３１】トレンチの底面と１０17／ｃｍ3以上の高濃度層との間の距離とホールド電圧との関係を示す図である。
【図３２】図１で説明したクランプ方式によるＥＳＤ保護素子を設けた場合における半導体集積回路のフロアプランの一例を示す図である。
【図３３】図９または図２５のＥＳＤ保護素子を設けた場合における半導体集積回路のフロアプランの一例を示す図である。
【図３４】実施の形態２による半導体装置に設けられたＥＳＤ保護素子の構造を示す断面図である。
【図３５】図３４に示すＥＳＤ保護素子を基板に垂直な方向から見た平面図である。
【図３６】図３４のＥＳＤ保護素子の製造工程を説明するための断面図である。
【図３７】図３４のＥＳＤ保護素子の製造工程を説明するための断面図である。
【図３８】図３４のＥＳＤ保護素子の製造工程を説明するための断面図である。
【図３９】図３４のＥＳＤ保護素子の製造工程を説明するための断面図である。
【図４０】図３４のＥＳＤ保護素子の製造工程を説明するための断面図である。
【図４１】図３４のＥＳＤ保護素子の製造工程を説明するための断面図である。
【図４２】図３４のＥＳＤ保護素子の製造工程を説明するための断面図である。
【図４３】図３４のＥＳＤ保護素子の製造工程を説明するための断面図である。
【図４４】図３４のＥＳＤ保護素子の製造工程を説明するための断面図である。
【図４５】図３４のＥＳＤ保護素子の製造工程を説明するための断面図である。
【発明を実施するための形態】
【００１４】
以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１５】
＜実施の形態１＞
最初に従来技術の問題点について説明し、次にその問題点を解決するための手段について説明する。
【００１６】
［従来技術の問題点］
（クランプ方式によるＥＳＤ保護回路）
図１は、クランプ方式によるＥＳＤ保護回路の構成例を示す回路図である。図１には、半導体装置９００の電源線９２１に流入するサージ電圧を抑制するために設けられたＥＳＤ保護回路９１０の例が示されている。図１に示したＥＤＳ保護回路９１０以外に、各信号線に同様のＥＳＤ保護回路が設けられる。
【００１７】
図１を参照して、ＥＳＤ保護回路９１０は、外部から電源電圧ＶＣＣを受ける電源線９２１と接地電圧ＧＮＤを受ける接地線９２２との間に設けられる。ＥＳＤ保護回路９１０は、ＮＭＯＳ（Negative-channel  MOS）トランジスタ９１４と、複数のツェナーダイオード９１２Ａ，９１２Ｂ，９１２Ｃと、抵抗素子９１３とを含む。図１では、代表的に１つのＮＭＯＳトランジスタ９１４が設けられているが、実際の回路では複数のＮＭＯＳトランジスタが並列に設けられている。
【００１８】
ツェナーダイオード９１２Ａ，９１２Ｂ，９１２Ｃは、カソードが電源側となるように電源線９２１と接地線９２２との間に直列に接続される。ＮＭＯＳトランジスタ９１４のドレインは電源線９２１に接続され、そのソースは接地線９２２に接続され、そのゲートはツェナーダイオード９１２Ｂおよび９１２Ｃの接続ノードに接続される。抵抗素子９１３は、ＮＭＯＳトランジスタ９１４のゲート・ソース間に接続される。
【００１９】
複数のツェナーダイオード９１２Ａ，９１２Ｂ，９１２Ｃの各ツェナー電圧の合計（以下、「クランプ電圧」と称する）を超えるサージ電圧が入力された場合には、ＮＭＯＳトランジスタ９１４がオン状態になる。この結果、クランプ電圧以下に入力電圧が制限されるので、内部回路９２０の破損や誤動作が防止できる。
【００２０】
図１の構成のＥＳＤ保護回路９１０は、ＮＭＯＳトランジスタがオンしたときに比較的大きな電流がＮＭＯＳトランジスタに流れるので、ＮＭＯＳトランジスタのサイズを大きくしなければならず、このため回路面積が増大するという問題がある。
【００２１】
（スナップバック方式によるＥＳＤ保護回路）
図２は、スナップバック方式によるＥＳＤ保護回路の構成例を示す回路図である。図２を参照して、ＥＳＤ保護回路９１１は、電源線９２１と接地線９２２との間に設けられたＮＭＯＳトランジスタ９１４を含む。ＮＭＯＳトランジスタ９１４のゲートとソースは相互に接続される。図２では、代表的に１つのＮＭＯＳトランジスタ９１４が設けられているが、実際の回路では複数のＮＭＯＳトランジスタが並列に設けられている。
【００２２】
図３は、図２のＮＭＯＳトランジスタの構成の一例を示す平面図である。図３を参照して、低濃度のＰ型（Ｐ−）基板１に高耐圧の横型のＮＭＯＳトランジスタがＥＳＤ保護素子として形成されている。
【００２３】
具体的には、低濃度のＰ型（Ｐ−）基板１から低濃度のＮ型（Ｎ−）エピタキシャル層３にわたって高濃度のＮ型（Ｎ＋）埋め込み拡散層２が形成される。Ｎ−エピタキシャル層３の表面側には中濃度のＮ型（Ｎ）拡散層４と中濃度のＰ型（Ｐ）拡散層６とが形成される。Ｎ拡散層４の表面側に形成されたＮ＋拡散層１１Ａには、酸化膜１２，１６を貫通するコンタクト（タングステンプラグ１８）を介して金属配線層１９Ａが接続される。Ｐ拡散層６の表面側に形成されたＮ＋拡散層１１Ｂには、コンタクトを介して金属配線層１９Ｂが接続される。Ｐ拡散層６の表面にはゲート酸化膜を介してゲート層２０が形成される。さらに、ＬＯＣＯＳ（Lo-Cal  Oxidation  of  Silicon）酸化膜５が拡散層の分離のために形成され、絶縁性材料１５が充填されたトレンチ１３が素子分離のために形成される。
【００２４】
上記の構成において、Ｎ−エピタキシャル層３、Ｎ拡散層４およびＮ＋拡散層１１Ａが、ＮＭＯＳトランジスタ９１４のドレインを構成する。Ｐ拡散層６がバックゲートを構成し、Ｎ＋拡散層１１Ｂがソースを構成する。
【００２５】
図４は、ＮＭＯＳトランジスタの電流電圧特性の一例を示す図である。ＴＬＰ（Transmission  Line  Pulsing）法によって測定された電流電圧特性を実線で示し、リーク電流の測定結果を破線で示す。リーク電流は１０の累乗で表示されている。たとえば、１×１０の−９乗は「１Ｅ−０９」と表示されている。
【００２６】
ドレイン電圧としてスナップバック電圧Ｖｓｂ（図４の場合、約５５Ｖ）が印加されると、ドレイン・ベース間の空乏層でなだれ降伏（avalanche  breakdown）が生じ、この結果、ドレイン・ソース間の寄生バイポーラトランジスタがターンオンする。これによって、ドレイン電流が増加するにつれてドレイン電圧が低下する（スナップバック動作）。
【００２７】
スナップバック方式の場合には、寄生バイポーラトランジスタがオンするので、素子の面積が小さくてもかなりの電流を流すことができるというメリットがある。しかしながら、スナップバック後のドレイン電圧の極小値であるホールド電圧ＶＨが３Ｖ程度と低い。このため、ホールド電圧よりも高い外部電源電圧によって半導体装置が動作している状態でサージ電圧を受けるとＥＳＤ保護素子がラッチアップ状態となってしまうという問題が生じる。
【００２８】
［ホールド電圧を向上させる方法］
図５は、図３の素子構造においてスナップバック後に流れるドレイン電流のシミュレーション結果を示す図である。図５では、バックゲートとして用いられるＰ拡散層６の表面にＰ＋拡散層１０が設けられる。金属配線層１９Ｂは、Ｎ＋拡散層１１ＢとＰ＋拡散層１０の両方に接続される。
【００２９】
図５を参照して、ドレイン電流のフローライン３０はＮ−エピタキシャル層３の比較的浅い領域に集中しており、埋め込みＮ＋拡散層２を介したドレイン電流はほとんど生じていない。この理由は、スナップバック後にＮ−エピタキシャル層３に電子とホールが急激に増えるために伝導度変調が起こり、結果としてＮ−エピタキシャル層３の抵抗値がかなり小さくなるためと考えられる。
【００３０】
スナップバック後のホールド電圧を高める１つの方法として、伝導度変調を抑制することが考えられる。具体的には、１０17／ｃｍ3以上の高濃度拡散層では伝導度変調が起きないことを利用する。以下、バイポーラトランジスタについてのシミュレーション結果を参照して説明する。
【００３１】
図６は、シミュレーションを行なったＮＰＮ型のバイポーラトランジスタの構造を示す断面図である。図６のバイポーラトランジスタは、エミッタとして用いられるＮ＋拡散層４０と、ベースとして用いられるＰ拡散層４２と、コレクタとして用いられるＮ−エピタキシャル層４３および埋め込みＮ＋拡散層４４とを含む。バイポーラトランジスタには、さらに、ベース端子とオーミック接続するためにＰ＋拡散層４１が設けられる。Ｎ＋拡散層４０およびＰ＋拡散層４１はエミッタ端子４７に接続される。埋め込みＮ＋拡散層４４は、コレクタ端子４８に接続される。
【００３２】
図７は、図６のバイポーラトランジスタにおいて、Ｙ方向に沿った不純物濃度プロファイルを示す図である。Ｘ方向の不純物濃度は一様であるとする。図７を参照して、実線の不純物濃度プロファイル３１は、図６の埋め込みＮ＋拡散層４４とＮ−エピタキシャル層４３との間で不純物濃度が比較的急峻に変化する場合を示す。具体的に、図６のＮ＋拡散層４０およびＰ＋拡散層４１の不純物濃度をそれぞれ１０19／ｃｍ3とし、Ｐ拡散層４２の不純物濃度１０17／ｃｍ3とし、Ｎ−エピタキシャル層４３の不純物濃度を１０15／ｃｍ3とし、埋め込みＮ＋拡散層４４の不純物濃度を１０19／ｃｍ3としている。
【００３３】
破線の不純物濃度プロファイル３２は、図６の埋め込みＮ＋拡散層４４とＮ−エピタキシャル層４３との間で不純物濃度が比較的緩やかに変化する場合を示す。このため、埋め込みＮ＋拡散層４４の近傍に１０17／ｃｍ3以上の比較的高濃度のＮ拡散層４５が形成されている。
【００３４】
図８は、電流電圧特性のシミュレーション結果を示す図である。実線のグラフは図７の不純物濃度プロファイル３１に対応し、破線のグラフは図７の不純物濃度プロファイル３２に対応する。
【００３５】
図８を参照して、図７の不純物濃度プロファイル３１に対応する電流電圧特性では、スナップバック後のホールド電圧ＶＨ１が約９Ｖであるのに対し、不純物濃度プロファイル３２に対応する電流電圧特性では、スナップバック後のホールド電圧ＶＨ２が約１９Ｖまで上昇する。埋め込み拡散層４４近傍の比較的高濃度のＮ拡散層４５の抵抗値がコレクタ・エミッタ間の抵抗値に上乗せされるために、ホールド電圧が高くなると考えられる。
【００３６】
［ＥＳＤ保護素子の構成］
上記のシミュレーション結果に基づいて、実施の形態１の半導体装置に設けられたＥＳＤ保護素子用の横型バイポーラトランジスタでは、コレクタ端子に接続されるＮ＋拡散層と、ベースとして用いられるＰ拡散層の間にトレンチが形成される。このような構造にすると埋め込みＮ＋拡散層を通って流れる電流が増加するため、ホールド電圧が高くなる。以下、具体的な素子構造について説明する。
【００３７】
図９は、実施の形態１による半導体装置に設けられたＥＳＤ保護素子の構造を示す断面図である。図９を参照して、ＥＳＤ保護素子は、Ｐ−基板１上に形成されたＮ−エピタキシャル層３と、埋め込みＮ＋拡散層２と、Ｎ−エピタキシャル層３の表面側に互いに間隔をあけて形成されたＮ＋拡散層１１ＡおよびＰ＋拡散層６と、これらの拡散層１１Ａ，６の間に形成されたトレンチ７と、Ｐ＋拡散層６の表面側に形成されたＰ＋拡散層１０およびＮ＋拡散層１１Ｂとを含む。
【００３８】
Ｎ−エピタキシャル層３および埋め込みＮ＋拡散層２は、ＮＰＮ型のバイポーラトランジスタのコレクタ領域として用いられる。埋め込みＮ＋拡散層２の内部には、１０17／ｃｍ3以上の不純物密度を有する高濃度層が存在する。高濃度層ではスナップバック後も伝導度変調が起きない。
【００３９】
Ｎ＋拡散層１１Ａは、写真製版工程によって形成されたレジストパターンをマスクとして、たとえばヒ素を注入することによって形成される。Ｎ＋拡散層１１Ａはコレクタ領域のオーミックコンタクトを良くするために設けられる。
【００４０】
Ｐ拡散層６は、レジストパターンをマスクとしてたとえばボロン（ホウ素：boron）を注入することによって形成される。Ｐ拡散層６は、ＮＰＮ型バイポーラトランジスタのベース領域となる。Ｐ＋拡散層１０はベース領域のオーミックコンタクトを良くするために、たとえばボロンの注入によって形成される。
【００４１】
Ｎ＋拡散層１１Ｂは、レジストパターンをマスクとしてたとえばヒ素を注入することによって形成される。Ｎ＋拡散層１１ＢはＮＰＮ型のバイポーラトランジスタのエミッタ領域となる。
【００４２】
トレンチ７は、Ｎ−エピタキシャル層３の表面から埋め込みＮ＋拡散層１１Ｂ（特に１０17／ｃｍ3以上の不純物密度を有する内部の高濃度層）に向かって形成される。耐圧を上げるために、トレンチ７の内部には、薄い酸化膜８を介して導電性物質９（たとえば、ポリシリコン）が充填される。Ｐ＋拡散層１０はトレンチ７に隣接して形成されるのに対して、Ｎ＋拡散層１１Ｂはトレンチ７から離れて形成される。この理由は、トレンチ７がゲートとして機能しないようにするためである。
【００４３】
ＥＳＤ保護素子は、さらに、Ｎ−エピタキシャル層３の上に積層された酸化膜５，１２，１６と、拡散層を分離するためのＬＯＣＯＳ酸化膜５と、素子分離用のトレンチ１３と、金属配線層１９Ａ，１９Ｂとを含む。
【００４４】
トレンチ１３は、写真製版工程によって形成されたレジストパターンをマスクとして酸化膜１２をエッチングし、エッチングされた酸化膜１２をマスクとして各半導体層をエッチングすることによって形成される。トレンチ１３は、酸化膜１２、ＬＯＣＯＳ酸化膜５、Ｎ−エピタキシャル層３、埋め込みＮ＋拡散層２を貫通し、Ｐ−基板１の内部に達する。Ｐ−基板１の内部には、トレンチ１３の形成後にトレンチ１３を介した不純物注入によってＰ＋拡散層１４が形成される。その後、トレンチ１３の内部は酸化膜などの絶縁性物質１５で充填される。
【００４５】
コレクタ端子として用いられる金属配線層１９Ａは、タングステンプラグ１８を介してＮ＋拡散層１１Ａと接続される。タングステンプラグ１８は、酸化膜１２，１６を貫通するコンタクトホール１７を形成した後に、タングステンをスパッタ法で製膜することよって形成される。同様に、エミッタ端子およびベース端子に対応する金属配線層１９Ｂは、タングステンプラグ１８を介してＰ＋拡散層１０およびＮ＋拡散層１１Ｂと接続される。耐圧を上げるために、トレンチ７の内部に充填されたポリシリコン９も、タングステンプラグ１８を介して金属配線層１９Ｂに接続されるのが望ましい。
【００４６】
図１０は、図９に示すＥＳＤ保護素子を基板に垂直な方向から見た平面図である。ただし、図１０には、対称線３９を挟んで一方側のみが示されている。図９の酸化膜１２，１６、タングステンプラグ１８、および金属配線層１９Ａ，１９Ｂは図示されていない。
【００４７】
図９、図１０を参照して、半導体基板に垂直な方向から平面視して、Ｎ＋拡散層１１Ａを取り囲むようにＬＯＣＯＳ酸化膜５が形成され、ＬＯＣＯＳ酸化膜５を取り囲むようにトレンチ７（酸化膜８、ポリシリコン９）が形成される。さらに、トレンチ７に接してその周囲を取り囲むようにＰ＋拡散層１０が形成され、ＬＯＣＯＳ酸化膜５を挟んでＰ＋拡散層１０の周囲にＮ＋拡散層１１Ｂが形成される。さらに、Ｎ＋拡散層１１Ｂを取り囲むようにトレンチ１３（絶縁膜１５）が形成される。
【００４８】
上記のような配置にすることによって、ＥＳＤ保護素子の耐圧を上げることができる。なお、耐圧の観点から、トレンチ７（酸化膜８、ポリシリコン９）の角の部分は斜め４５度に面取りをしたほうが望ましい（実際に製造されたデバイスでは、角の部分が丸みを帯びた形状になる）。
【００４９】
図１１は、図９の構成のＥＳＤ保護素子の回路図を示す図である。図１１を参照して、ＥＳＤ保護素子１１０は、ゲートとエミッタとが相互に接続されたＮＰＮ型のバイポーラトランジスタ１１１によって構成される。バイポーラトランジスタ１１１のコレクタは電源電圧ＶＣＣを受ける電源線１２１に接続され、そのエミッタは接地電圧ＧＮＤを受ける接地線１２２に接続される。図１１では、１つのＮＰＮ型のバイポーラトランジスタ１１１が代表的に示されているが、実際の回路では複数のバイポーラトランジスタが並列に設けられている。図１１に示したＥＤＳ保護素子１１０以外に、半導体装置１００の内部回路１２０に供給される各信号線にも同様のＥＳＤ保護素子が設けられている。
【００５０】
上記の図９〜図１１で説明したＮＰＮ型のバイポーラトランジスタに代えて、Ｐ型とＮ型を入れ替えたＰＮＰ型のバイポーラトランジスタとしてもよい。この場合、エミッタおよびベースが電源線１２１に接続され、コレクタが接地線１２２に接続される。
【００５１】
［ＥＳＤ保護素子の製造方法］
次に、上記の構成のＥＳＤ保護素子（バイポーラトランジスタ）の製造方法について説明する。図１２〜図２１は、図９のＥＳＤ保護素子の製造工程を説明するための断面図である。
【００５２】
図１２を参照して、まず、Ｐ−基板の最表面を５００ｎｍ〜１０００ｎｍ酸化してシリコン酸化膜を形成する。写真製版工程によって形成されたレジストパターンをマスクにしてシリコン酸化膜をエッチングする。レジストを除去した後に、シリコン酸化膜をマスクにしてアンチモンあるいはヒ素を１０15／ｃｍ2以上注入してから、１１００℃以上の熱処理を３時間以上行なう。これによって、埋め込みＮ＋拡散層２が形成される。
【００５３】
図１２、図１３を参照して、次に、シリコン酸化膜を除去した後、最表面に、Ｎ−エピタキシャル層３を５μｍ以上（実施の形態１では、約１０μｍ）堆積する。Ｎ−エピタキシャル層３の形成過程においてＰ−基板１に注入されたＮ型不純物がＮ−エピタキシャル層３に拡散されるため、埋め込みＮ＋拡散層２はＮ−エピタキシャル層３にも広がる。
【００５４】
図１３、図１４を参照して、次に、Ｎ−エピタキシャル層３の最表面を３０ｎｍ酸化し、その上に窒化膜を堆積させる。写真製版工程によって形成されたレジストパターンをマスクにして窒化膜をエッチングする。レジストを除去した後に、８５０℃以上の熱酸化を行なうことによってＬＯＣＯＳ酸化膜５が形成される。
【００５５】
図１４、図１５を参照して、次に、写真製版工程によって形成されたレジストパターンをマスクにして、ボロンを７．５×１０12／ｃｍ2以上注入する。レジストを除去した後に、１１００℃以上の熱処理を３時間以上行なうことによってＰ拡散層６を形成する。もしくは、ＭｅＶオーダーのイオンエネルギーで多段注入を行なうことによってＰ拡散層６を形成してもよい。
【００５６】
図１５、図１６を参照して、次に、写真製版工程によって形成されたレジストパターンをマスクにして、酸化膜５とＮ−エピタキシャル層３のエッチングを行なうことによってトレンチ７を形成する。次に、７００℃〜９００℃で酸化を行なうことによってトレンチ７の内表面に酸化膜８を形成する。次に、ポリシリコンを堆積した後、エッチバックすることによってトレンチ７の内部に埋め込みポリシリコン層９を形成する。
【００５７】
図１６、図１７を参照して、次に、写真製版工程によって形成されたレジストパターンをマスクにして、ボロンまたはＢＦ2（フッ化ホウ素）を１．０×１０15／ｃｍ2以上注入することによってＰ＋拡散層１０を形成する。
【００５８】
図１７、図１８を参照して、次に、写真製版工程によって形成されたレジストパターンをマスクにして、ヒ素を１．０×１０15／ｃｍ2以上注入する。レジストを除去した後に熱処理を行なうことによってＮ＋拡散層１１Ａ，１１Ｂを形成する。
【００５９】
図１８、図１９を参照して、次に、ウェハ最表面に酸化膜１２を堆積させる。続いて、写真製版工程によって形成されたレジストパターンをマスクにして、酸化膜１２，５、エピタキシャル層３、埋め込みＮ＋拡散層２、Ｐ−基板１の一部をエッチングすることによってトレンチ１３を形成する。次に、ボロンを１．０×１０13／ｃｍ2以上注入することによってＰ＋拡散層１４を形成する。レジストパターンを除去した後に、トレンチ１３が埋まるまで酸化膜を堆積させ、エッチバックすることによって、トレンチ１３の内部に酸化膜１５を形成する。
【００６０】
図１９、図２０を参照して、次に、ウェハ最表面に酸化膜１６を堆積させる。写真製版工程によって形成されたレジストパターンをマスクにして、堆積した酸化膜１６をエッチングすることによってコンタクトホール１７を形成する。その後、レジストパターンを除去する。
【００６１】
図２０、図２１を参照して、次に、ウェハ最表面にタングステン１８を堆積させ、エッチバックすることによって、コンタクトホール１７の内部をタングステン１８で埋める。
【００６２】
図２１、図９を参照して、次に、最表面に金属（ＡｌＳｉＣｕ（アルミニウム・シリコン・銅）、ＡｕＣｕ、Ｃｕ等）を堆積させる。次に、写真製版工程によって形成されたレジストパターンをマスクにして、堆積した金属をエッチングすることによって金属配線層１９Ａ，１９Ｂを形成する。その後、レジストパターンを除去することによって、図９に示したＥＳＤ保護素子が得られる。
【００６３】
［実施の形態１によるＥＳＤ保護素子の作用・効果］
再び図９を参照して、コレクタ端子（金属配線層１９Ａ）を正電位、ベースおよびエミッタ端子（金属配線層１９Ｂ）を接地電位とする高電圧を印加する（すなわち、Ｐ拡散層６とＮ−エピタキシャル層３とが逆バイアスになるように高電圧を印加する）。そうすると、Ｎ−エピタキシャル層３に空乏層が広がり、トレンチ７の底部のエッジ付近が強電界になる。この結果、インパクトイオン化によって発生したホールによってスナップバックが起きる。
【００６４】
スナップバック後は、インパクトイオン化で発生したホールと、ＮＰＮ型バイポーラトランジスタがオンすることによってエミッタから供給された電子とによって、Ｎ−エピタキシャル層３において伝導度変調が起きるので、Ｎ−エピタキシャル層３の抵抗値がかなり小さくなる（埋め込みＮ＋拡散層２の抵抗値よりも小さくなる）。図９のようにトレンチ７を設けることによって、スナップバック後にコレクタ・エミッタ間を流れる電流のうちある割合は、埋め込みＮ＋拡散層２を流れるため、ホールド電圧ＶＨを従来よりも高くすることができる。以下、シミュレーション結果を参照しながら、さらに詳しく説明する。
【００６５】
［シミュレーション結果Ｉ：トレンチの深さが６μｍの場合］
図２２は、スナップバック後に流れるドレイン電流のシミュレーション結果を示す図である（トレンチの深さが６μｍの場合）。図２３は、電流電圧特性のシミュレーション結果を示す図である（トレンチの深さが６μｍの場合）。
【００６６】
図２２を参照して、Ｎ−エピタキシャル層３の厚みが９．３μｍであるのに対して、トレンチ７の深さが６μｍの場合、スナップバック後に一部のコレクタ電流は埋め込みＮ＋拡散層２を流れるが、大部分のコレクタ電流はＮ−エピタキシャル層３を流れる。このため、図２３に示すように、スナップバック後のホールド電圧は約７．５Ｖであり、トレンチ７が設けられていない場合のホールド電圧（５Ｖ）に比べて余り増加していない。
【００６７】
図２４は、不純物濃度のプロファイルを示す図である（トレンチの深さが６μｍの場合）。図２４を参照して、厚み方向の位置＝０μｍがＰ−基板１の表面を表わす。トレンチの下端５１が−３．５μｍの位置になり、埋め込みＮ＋拡散層２の上端が−１．６μｍの位置になる。埋め込みＮ＋拡散層２は、Ｎ−エピタキシャル層３からＰ−基板１にわたって広がっている。埋め込みＮ＋拡散層内部の１０17／ｃｍ3以上の高濃度層では伝導度変調が起きないと考えられるが、図２４に示した場合にはトレンチ７の底面からこの高濃度層までの距離が２．３μｍと広い。このため、コレクタ電流の大部分がＮ−エピタキシャル層３を流れることになり、ホールド電圧の増加が十分でないと考えられる。
【００６８】
［シミュレーション結果ＩＩ：トレンチの深さが８．５μｍの場合］
トレンチ７の底部が埋め込みＮ＋拡散層内部の１０17／ｃｍ3以上の高濃度層に達していれば、全てのドレイン電流がこの高濃度層を通過するようになるのでホールド電圧がかなり増加すると考えられる。以下、この場合のシミュレーション結果について説明する。
【００６９】
図２５は、図９のＥＳＤ保護素子の構造を変更した場合を示す断面図である。図２５のＥＳＤ保護素子は、トレンチ７の底面が埋め込みＮ＋拡散層２の内部の１０17／ｃｍ3以上の高濃度層に達している点で図９の構造と異なる。図２５のその他の構成は図９の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【００７０】
図２６は、スナップバック後に流れるドレイン電流のシミュレーション結果を示す図である（トレンチの深さが８．５μｍの場合）。図２７は、電流電圧特性のシミュレーション結果を示す図である（トレンチの深さが８．５μｍの場合）。
【００７１】
図２６を参照して、Ｎ−エピタキシャル層３の厚みが９．３μｍであるのに対して、トレンチ７の深さが８．５μｍの場合、トレンチ７の底面は埋め込みＮ＋拡散層２の内部に達する。したがって、スナップバック後に全てのコレクタ電流は埋め込みＮ＋拡散層２を流れる。この結果、図２７に示すように、スナップバック後のホールド電圧は約１８．５Ｖであり、トレンチ７が設けられていない場合のホールド電圧（５Ｖ）に比べて十分に増加している。
【００７２】
図２８は、不純物濃度のプロファイルを示す図である（トレンチの深さが８．５μｍの場合）。図２８を参照して、厚み方向の位置＝０μｍがＰ−基板１の表面を表わす。トレンチの下端５１が−０．８μｍの位置になり、埋め込みＮ＋拡散層２（特に伝導度変調が起きないと考えられる１０17／ｃｍ3以上の高濃度層）にまで達している。
【００７３】
［シミュレーション結果のまとめ］
トレンチの深さが上述の８．５μｍと６．０μｍとの間の場合には、ホールド電圧は深さ８．５μｍに対応する１８．５Ｖと深さ６．０μｍに対応する７．５Ｖとの間の値になると考えられる。そこで、トレンチの深さが８．０μｍの場合のシミュレーションも行なった。
【００７４】
図２９は、不純物濃度のプロファイルを示す図である（トレンチの深さが８μｍの場合）。図２９を参照して、厚み方向の位置＝０μｍがＰ−基板１の表面を表わす。トレンチの下端５１が−１．７μｍの位置になり、埋め込みＮ＋拡散層２の上端が−１．５μｍの位置になる。埋め込みＮ＋拡散層内部の１０17／ｃｍ3以上の高濃度層では伝導度変調が起きないと考えられるが、図２９に示した場合にはトレンチ７の底面からこの高濃度層までの距離は０．７μｍであり、比較的短い。このため、埋め込みＮ＋拡散層２を流れるコレクタ電流が増加するのでホールド電圧が比較的高くなると考えられる。シミュレーション結果では、ホールド電圧として９．５Ｖが得られた。
【００７５】
図３０は、トレンチの深さとホールド電圧との関係を示す図である。図３０に示すようにトレンチ７の深さが深くなるほどホールド電圧ＶＨが増加する。
【００７６】
図３１は、トレンチの底面と１０17／ｃｍ3以上の高濃度層との間の距離とホールド電圧との関係を示す図である。図３１に示すように、トレンチ７の底面と１０17／ｃｍ3以上の高濃度層との間の距離が短くなるほど、高濃度層を通過するコレクタ電流が増加するので、ホールド電圧ＶＨが増加する。スナップバック後にラッチアップが起きないようにするためには、半導体装置に供給される電源電圧よりもホールド電圧ＶＨが高くなるように、トレンチの深さ（すなわち、トレンチの底面から１０17／ｃｍ3以上の高濃度層までの距離）を調整する。
【００７７】
以上のとおり実施の形態１による半導体層に備えられたＥＳＤ保護素子において、コレクタ層にコレクタ電流の流れを規制するトレンチ７を設けることによって、従来よりもスナップバック後のホールド電圧を高めることができる。さらに、バイポーラトランジスタのスナップバック特性を利用してＥＳＤ保護を行なうので、従来よりもＥＳＤ保護素子の専有面積を縮小することができる。
【００７８】
図３２は、図１で説明したクランプ方式によるＥＳＤ保護素子を設けた場合における半導体集積回路のフロアプランの一例を示す図である。図３２を参照して、半導体チップ６０上には、アナログ回路６１、ロジック回路６２、出力バッファ（出力トランジスタ（Ｔｒ））６３Ａ〜６３Ｄ、およびＥＳＤ保護素子９１０が形成される。ＥＳＤ保護素子９１０は、出力バッファ６３Ａ〜６３Ｄに対応して設けられる。
【００７９】
図３３は、図９または図２５のＥＳＤ保護素子を設けた場合における半導体集積回路のフロアプランの一例を示す図である。ＥＳＤ保護素子１１０の専有面積は図３２の場合の５％程度になっている。
【００８０】
＜実施の形態２＞
実施の形態２では、製造工程数を削減するために、図９および図２５で説明したＥＳＤ保護素子の構造を変更した例が示される。
【００８１】
［ＥＳＤ保護素子の構成］
図３４は、実施の形態２による半導体装置に設けられたＥＳＤ保護素子の構造を示す断面図である。図３５は、図３４に示すＥＳＤ保護素子を基板に垂直な方向から見た平面図である。
【００８２】
図３４、図３５に示すＥＳＤ保護素子は、トレンチ７，１３に代えてトレンチ１７１Ａ，１７１Ｂがそれぞれ設けられる点で図９、図１０および図２５に示すＥＳＤ保護素子と異なる。
【００８３】
トレンチ１７１Ａは、酸化膜１２を堆積させてコンタクトホール１７を形成する工程の直前の工程で形成される。トレンチ１７１Ａの内表面には酸化膜１６１が形成され、その内部にタングステン１８１が埋め込まれる。トレンチ１７１Ａ内部のタングステン１８１は、金属配線層１９Ｂと接続される。
【００８４】
トレンチ１７１Ｂの底面は、Ｐ−基板１からＮ−エピタキシャル層３にわたって形成されたＰ＋拡散層２４の内部にまで達している。トレンチ１７１Ｂの内表面には酸化膜１６１が形成され、その内部にタングステン１８１が埋め込まれる。トレンチ１７１Ｂの内部のタングステン１８１は、金属配線層１９Ｃと接続される。
【００８５】
図３４、図３５のその他の構成は図９、図１０および図２５の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【００８６】
［ＥＳＤ保護素子の製造方法］
次に、図３４の構成のＥＳＤ保護素子（バイポーラトランジスタ）の製造方法について説明する。図３６〜図４５は、図３４のＥＳＤ保護素子の製造工程を説明するための断面図である。
【００８７】
図３６を参照して、まず、Ｐ−基板の最表面を５００ｎｍ〜１０００ｎｍ酸化してシリコン酸化膜を形成する。写真製版工程によって形成されたレジストパターンをマスクにしてシリコン酸化膜をエッチングする。レジストを除去した後に、シリコン酸化膜をマスクにしてアンチモンあるいはヒ素を１０15／ｃｍ2以上注入してから、１１００℃以上の熱処理を３時間以上行なう。これによって、埋め込みＮ＋拡散層２が形成される。
【００８８】
図３６、図３７を参照して、次に、ウェハの最表面を酸化してシリコン酸化膜を形成する。写真製版工程によって形成されたレジストパターンをマスクにしてシリコン酸化膜をエッチングする。レジストを除去した後に、シリコン酸化膜をマスクにしてボロンを１０14／ｃｍ2以上注入してから、１１００℃以上の熱処理を３時間以上行なう。これによって、Ｐ＋拡散層２４が形成される。
【００８９】
図３７、図３８を参照して、次に、シリコン酸化膜を除去した後、最表面に、Ｎ−エピタキシャル層３を５μｍ以上堆積する。Ｎ−エピタキシャル層３の形成過程においてＰ−基板に注入されたＮ型不純物およびＰ型不純物はＮ−エピタキシャル層３に拡散されるため、埋め込みＮ＋拡散層２およびＰ＋拡散層２４はＮ−エピタキシャル層３にも広がる。
【００９０】
図３８、図３９を参照して、次に、Ｎ−エピタキシャル層３の最表面を３０ｎｍ酸化し、その上に窒化膜を堆積させる。写真製版工程によって形成されたレジストパターンをマスクにして窒化膜をエッチングする。レジストを除去した後に、８５０℃以上の熱酸化を行なうことによってＬＯＣＯＳ酸化膜５が形成される。
【００９１】
図３９、図４０を参照して、次に、写真製版工程によって形成されたレジストパターンをマスクにして、ボロンを７．５×１０12／ｃｍ2以上注入する。レジストを除した後に、１１００℃以上の熱処理を３時間以上行なうことによってＰ拡散層６を形成する。もしくは、ＭｅＶオーダーのイオンエネルギーで多段注入を行なうことによってＰ拡散層６を形成してもよい。
【００９２】
図４０、図４１を参照して、次に、写真製版工程によって形成されたレジストパターンをマスクにして、ボロンまたはＢＦ2（フッ化ホウ素）を１．０×１０15／ｃｍ2以上注入することによってＰ＋拡散層１０を形成する。
【００９３】
図４１、図４２を参照して、次に、写真製版工程によって形成されたレジストパターンをマスクにして、ヒ素を１．０×１０15／ｃｍ2以上注入する。レジストを除去した後に熱処理を行なうことによってＮ＋拡散層１１Ａ，１１Ｂを形成する。
【００９４】
図４２、図４３を参照して、次に、ウェハ最表面に酸化膜１２を堆積させる。続いて、写真製版工程によって形成されたレジストパターンをマスクにして、酸化膜１２，５、エピタキシャル層３、埋め込みＮ＋拡散層２の一部、Ｐ拡散層２４の一部をエッチングすることによってトレンチ１７１Ａ，１７１Ｂを形成する。トレンチ１７１Ａの底面は埋め込み拡散層２の内部に達し、トレンチ１７１Ｂの底面はＰ拡散層２４の内部に達する。レジストを除去した後に、トレンチ１７１Ａ，１７１Ｂを埋めるように酸化膜１６１を堆積させ、エッチバックする。これによって、トレンチ１７１Ａ，１７１Ｂの内部に酸化膜１６１が形成されるが、トレンチ１７１Ａ，１７１Ｂが深いためトレンチ内に空洞ができる。
【００９５】
図４３、図４４を参照して、次に、ウェハ最表面に酸化膜１６を堆積させる。写真製版工程によって形成されたレジストパターンをマスクにして、堆積した酸化膜１６をエッチングすることによってコンタクトホール１７を形成する。トレンチ１７１Ａ，１７１Ｂの上部に形成されたコンタクトホール１７は、トレンチ１７１Ａ，１７１Ｂ内部の空洞とつながる。その後、レジストパターンを除去する。
【００９６】
図４４、図４５を参照して、次に、ウェハ最表面にタングステン１８を堆積させ、エッチバックすることによって、コンタクトホール１７とトレンチ１７１Ａ，１７１Ｂの内部をタングステン１８で埋める。
【００９７】
図４５、図３４を参照して、次に、最表面に金属（ＡｌＳｉＣｕ（アルミニウム・シリコン・銅）、ＡｕＣｕ、Ｃｕ等）を堆積させる。次に、写真製版工程によって形成されたレジストパターンをマスクにして、堆積した金属をエッチングすることによって金属配線層１９Ａ，１９Ｂ，１９Ｃを形成する。その後、レジストパターンを除去することによって、図３４に示したＥＳＤ保護素子が得られる。
【００９８】
上記のとおり実施の形態２による半導体装置に備えられたＥＳＤ保護素子によれば、実施の形態１の効果に加えて、実施の形態１の場合よりも製造工程数を減らすことができる。
【００９９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１００】
１  Ｐ−基板、２  埋め込みＮ＋拡散層、３  Ｎ−エピタキシャル層、５  ＬＯＣＯＳ酸化膜、６  Ｐ拡散層、７，１３，１７１Ａ，１７１Ｂ  トレンチ、８，１２，１５，１６，１６１  酸化膜、９  ポリシリコン層、１０  Ｐ＋拡散層、１１Ａ，１１Ｂ  Ｎ＋拡散層、１４  Ｐ＋拡散層、１７  コンタクトホール、１８，１８１  タングステンプラグ、１９Ａ，１９Ｂ，１９Ｃ  金属配線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２３】
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【図２４】
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【図２５】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図５】
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【図２２】
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【図２６】
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