(57)【要約】【課題】データ消去動作の速度を向上させた不揮発性半導体記憶装置を提供する。【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリトランジスタを直列接続してなるメモリストリングを備える。メモリストリングは、基板に対して垂直方向に延びる柱状部を含み、メモリトランジスタのボディとして機能する第１半導体層と、柱状部の側面を取り囲むように形成されたトンネル絶縁膜と、トンネル絶縁膜を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積膜と、電荷蓄積膜を取り囲むように形成されたブロック絶縁膜と、ブロック絶縁膜を取り囲むように形成され、垂直方向に沿って所定の間隔をもって配置された複数の第１導電層とを備える。電荷蓄積膜は、トンネル絶縁膜側に形成された導電性の第１電荷蓄積膜と、第１電荷蓄積膜とブロック絶縁膜との間に形成された絶縁性の第２電荷蓄積膜とを備える。【選択図】図５
2014187286.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリトランジスタを直列接続してなるメモリストリングを備え、
前記メモリストリングは、
基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する第１半導体層と、
前記柱状部の側面を取り囲むように形成されたトンネル絶縁膜と、
前記トンネル絶縁膜を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積膜と、
前記電荷蓄積膜を取り囲むように形成されたブロック絶縁膜と、
前記ブロック絶縁膜を取り囲むように形成され、前記垂直方向に沿って所定の間隔をもって配置された複数の第１導電層とを備え、
前記電荷蓄積膜は、
前記トンネル絶縁膜側に形成された導電性の第１電荷蓄積膜と、
前記第１電荷蓄積膜と前記ブロック絶縁膜との間に形成された絶縁性の第２電荷蓄積膜とを備える
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１電荷蓄積膜は、前記第１導電層に対向する部分のみに配置されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１電荷蓄積膜の膜厚は、前記第２電荷蓄積膜の膜厚よりも薄い
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１電荷蓄積膜は、シリコン膜により形成されている
ことを特徴とする請求項１乃至３のいずれか記載の不揮発性半導体記憶装置。
【請求項５】
前記第１電荷蓄積膜は、金属膜により形成されている
ことを特徴とする請求項１乃至３のいずれか記載の不揮発性半導体記憶装置。
【請求項６】
前記第２電荷蓄積膜は、シリコン窒化膜により形成されている
ことを特徴とする請求項１乃至５のいずれか記載の不揮発性半導体記憶装置。
【請求項７】
複数のセルユニットを有し且つ消去動作の最小単位とされる複数のメモリブロックと、
複数の前記メモリブロックに共通に設けられ且つ複数の前記セルユニットの一端に接続された第１配線と、
複数の前記セルユニットの他端に接続された第２配線と、
複数の前記メモリブロックに対して印加する電圧を制御する制御回路とを備え、
複数の前記セルユニットは、各々、
電気的に書き換え可能な複数のメモリトランジスタを直列接続してなるメモリストリングと、
前記メモリストリングの一端と前記第１配線との間に設けられた第１トランジスタと、
前記メモリストリングの他端と前記第２配線との間に設けられた第２トランジスタとを備え、
前記メモリストリングは、
基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する第１半導体層と、
前記柱状部の側面を取り囲むように形成されたトンネル絶縁膜と、
前記トンネル絶縁膜を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積膜と、
前記電荷蓄積膜を取り囲むように形成されたブロック絶縁膜と、
前記ブロック絶縁膜を取り囲むように形成され、前記垂直方向に沿って所定の間隔をもって配置された複数の第１導電層とを備え、
前記電荷蓄積膜は、
前記トンネル絶縁膜側に形成された導電性の第１電荷蓄積膜と、
前記第１電荷蓄積膜と前記ブロック絶縁膜との間に形成された絶縁性の第２電荷蓄積膜とを備え、
前記制御回路は、消去動作の際、
選択される前記メモリブロックにおいては、前記第１配線の電圧を前記第１トランジスタのゲートの電圧よりも第１電圧だけ高く設定してＧＩＤＬ電流を発生させることにより、前記メモリトランジスタのボディの電圧を上昇させると共に、前記メモリトランジスタのゲートの電圧を前記メモリトランジスタのボディの電圧よりも低く設定して前記第２電荷蓄積膜から電子を引き抜くことにより選択される前記メモリブロックに対する消去動作を実行する
ことを特徴とする不揮発性半導体記憶装置。
【請求項８】
前記制御回路は、前記メモリトランジスタにデータを書き込む書き込み動作の際、
選択した前記セルユニットに含まれる前記第２トランジスタを導通状態として、選択した前記セルユニットに含まれる前記メモリトランジスタのボディの電圧を充電し、
選択した前記セルユニットに含まれる前記第１トランジスタを導通状態とするとともに、選択した前記メモリトランジスタのゲートを書き込み電圧に設定する
ことを特徴とする請求項７記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリセルの集積度を高めるために、メモリセルを３次元的に配置した不揮発性半導体記憶装置（積層型の不揮発性半導体記憶装置）が多数提案されている。この積層型の不揮発性半導体記憶装置においては、データ消去動作時、多くのメモリセルから素早くデータを消去できることが必要とされる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特願２０１１−１９５８４６号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施の形態は、データ消去動作の速度を向上させた不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施の形態に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリトランジスタを直列接続してなるメモリストリングを備える。前記メモリストリングは、基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する第１半導体層と、前記柱状部の側面を取り囲むように形成されたトンネル絶縁膜と、前記トンネル絶縁膜を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積膜と、前記電荷蓄積膜を取り囲むように形成されたブロック絶縁膜と、前記ブロック絶縁膜を取り囲むように形成され、前記垂直方向に沿って所定の間隔をもって配置された複数の第１導電層とを備える。前記電荷蓄積膜は、前記トンネル絶縁膜側に形成された導電性の第１電荷蓄積膜と、前記第１電荷蓄積膜と前記ブロック絶縁膜との間に形成された絶縁性の第２電荷蓄積膜とを備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施の形態に係る半導体装置のブロック図である。
【図２】第１の実施の形態に係るメモリブロックＭＢを示す回路図である。
【図３】第１の実施の形態に係るメモリブロックＭＢの積層構造を示す斜視図である。
【図４】第１の実施の形態に係るメモリブロックＭＢの断面図である。
【図５】第１の実施形態に係るＭＯＮＯＳ型メモリセルを示す断面図及び上面図である。
【図６】第１の実施形態に係るメモリブロックＭＢの動作を示す図である。
【図７Ａ】第１の実施形態に係るメモリブロックＭＢの動作を示す図である。
【図７Ｂ】第１の実施形態に係るメモリブロックＭＢの動作を示す図である。
【図８】第１の実施形態に係るＭＯＮＯＳ型メモリセルのエネルギーバンドを示す図である。
【図９】第１の実施形態に係るＭＯＮＯＳ型メモリセルの動作時の特性を示すグラフである。
【図１０】第１の実施形態に係るＭＯＮＯＳ型メモリセルのエネルギーバンドを示す図である。
【図１１】第１の実施形態に係るＭＯＮＯＳ型メモリセルの動作時の特性を示すグラフである。
【図１２Ａ】第１の実施形態に係るＭＯＮＯＳ型メモリセルの製造方法を示す図である。
【図１２Ｂ】第１の実施形態に係るＭＯＮＯＳ型メモリセルの製造方法を示す図である。
【図１２Ｃ】第１の実施形態に係るＭＯＮＯＳ型メモリセルの製造方法を示す図である。
【図１３Ａ】第１の実施形態に係るＭＯＮＯＳ型メモリセルの製造方法を示す図である。
【図１３Ｂ】第１の実施形態に係るＭＯＮＯＳ型メモリセルの製造方法を示す図である。
【図１３Ｃ】第１の実施形態に係るＭＯＮＯＳ型メモリセルの製造方法を示す図である。
【図１４】第２の実施形態に係るＭＯＮＯＳ型メモリセルを示す断面図である。
【図１５】第３の実施形態に係るＭＯＮＯＳ型メモリセルを示す断面図である。
【図１６】第４の実施形態に係るＭＯＮＯＳ型メモリセルを示す断面図である。
【図１７】第５の実施形態に係るＭＯＮＯＳ型メモリセルを示す断面図である。
【図１８】第６の実施形態に係るＭＯＮＯＳ型メモリセルを示す断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、実施の形態に係る半導体装置について説明する。
【０００８】
［第１の実施の形態］
以下、第１の実施の形態に係る半導体装置の構成について説明する。図１は、第１の実施の形態に係る半導体装置のブロック図である。
【０００９】
第１の実施の形態に係る半導体装置は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、昇圧回路１６、発振回路１７、及び制御回路１８を有する。本実施の形態は、後述の図３及び図４に示す積層構造によりメモリセルアレイ１１を構成し、その占有面積を削減する。
【００１０】
メモリセルアレイ１１は、複数のメモリブロックＭＢから構成される。メモリブロックＭＢは、データ消去動作を実行する場合において一括で消去される最小消去単位を構成する。
【００１１】
ロウデコーダ１２、１３は、図１に示すように、ロウアドレス信号をデコードしワード線を選択する機能を有する。センスアンプ１４は、メモリセルアレイ１１からデータを読み出す。カラムデコーダ１５は、カラムアドレス信号をデコードしビット線を選択する機能を有する。
【００１２】
昇圧回路１６は書き込みや消去時に必要となる高電圧を生成し、ロウデコーダ１２、１３、センスアンプ１４、及びカラムデコーダ１５に供給する。発振回路１７は、クロック信号を生成して、そのクロック信号を昇圧回路１６に供給する。制御回路１８は、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、昇圧回路１６、及び発振回路１７を制御する。
【００１３】
次に、図２を参照してメモリブロックＭＢの具体的構成について説明する。メモリブロックＭＢは、図２に示すように、複数のビット線ＢＬ、ソース線ＳＬ、及びこれらビット線ＢＬ及びソース線ＳＬに接続された複数のメモリユニットＭＵを有する。
【００１４】
メモリブロックＭＢは、ｎ行２列のマトリクス状に配列されたメモリユニットＭＵを有する。ｎ行２列はあくまで一例であり、これに限定されるものではない。
【００１５】
メモリユニットＭＵの一端はビット線ＢＬに接続され、メモリユニットＭＵの他端はソース線ＳＬに接続される。複数のビット線ＢＬはロウ方向に所定ピッチをもってカラム方向に延びる。
【００１６】
メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。
【００１７】
メモリストリングＭＳは、図２に示すように、直列接続されたメモリトランジスタＭＴｒ１〜１６（メモリセル）、及びバックゲートトランジスタＢＴｒを有する。メモリトランジスタＭＴｒ１〜８は互いに直列接続され、ＭＴｒ９〜１６も互いに直列接続される。バックゲートトランジスタＢＴｒはメモリトランジスタＭＴｒ８とメモリトランジスタＭＴｒ９との間に接続される。なお、後述する図３に示すように、メモリトランジスタＭＴｒ１〜１６は、ロウ方向、カラム方向、及び積層方向（基板に対して垂直方向）に３次元的に配列される。なお、図２は一例であり、メモリストリングＭＳ内のメモリトランジスタの数は１６個に限定されず、１６個以上であっても、１６個未満であってもよい。
【００１８】
メモリトランジスタＭＴｒ１〜１６は、その電荷蓄積膜に電荷を蓄積することによってデータを保持する。バックゲートトランジスタＢＴｒは、少なくともメモリストリングＭＳを動作の対象として選択した場合に導通状態とされる。
【００１９】
メモリブロックＭＢにおいてｎ行２列のマトリクス状に配列されたメモリトランジスタＭＴｒ１〜１６のゲートには、各々、ワード線ＷＬ１〜１６が共通に接続される。ｎ行２列のバックゲートトランジスタＢＴｒのゲートには１本のバックゲート線ＢＧが共通に接続される。
【００２０】
ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳのソースに接続される。ソース側選択トランジスタＳＳＴｒのソースはソース線ＳＬに接続される。メモリブロックＭＢにおいてロウ方向に１列に並ぶｎ個のソース側選択トランジスタＳＳＴｒのゲートには１本のソース側選択ゲート線ＳＧＳ（１）又はＳＧＳ（２）が共通に接続される。なお、以下では、ソース側選択ゲート線ＳＧＳ（１）、（２）を区別せず総称してソース側選択ゲート線ＳＧＳと称することもある。
【００２１】
ドレイン側選択トランジスタＳＤＴｒのソースはメモリストリングＭＳのドレインに接続される。ドレイン側選択トランジスタＳＤＴｒのドレインはビット線ＢＬに接続される。各メモリブロックＭＢにおいてロウ方向に一列に並ぶｎ個のドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤ（１）又はＳＧＤ（２）が共通に接続される。なお、以下では、ドレイン側選択ゲート線ＳＧＤ（１）、（２）を区別せず総称してドレイン側選択ゲート線ＳＧＤと称することもある。
【００２２】
次に、図３及び図４を参照して、メモリブロックＭＢの積層構造について説明する。メモリブロックＭＢは、図３及び図４に示すように、基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層４０は、メモリトランジスタＭＴｒ１〜ＭＴｒ１６として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
【００２３】
バックゲート層３０は、図３及び図４に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、基板２０と平行なロウ方向及びカラム方向に２次元的に、板状に広がるように形成される。バックゲート導電層３１は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００２４】
バックゲート層３０は、図３及び図４に示すように、バックゲート絶縁層３２、及びバックゲート半導体層３３を有する。
【００２５】
バックゲート絶縁層３２は電荷を蓄積可能に構成される。バックゲート絶縁層３２は、バックゲート半導体層３３とバックゲート導電層３１との間に設けられる。バックゲート絶縁層３２は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、及び酸化シリコン（ＳｉＯ２）の積層構造にて構成される。
【００２６】
バックゲート半導体層３３は、バックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。バックゲート半導体層３３は、バックゲート導電層３１を掘り込むように形成される。バックゲート半導体層３３は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００２７】
メモリ層４０は、図３及び図４に示すように、バックゲート層３０の上層に形成される。メモリ層４０は、８層のワード線導電層４１ａ〜４１ｈを有する。ワード線導電層４１ａは、ワード線ＷＬ８、及びメモリトランジスタＭＴｒ８のゲートとして機能する。また、ワード線導電層４１ａは、ワード線ＷＬ９、及びメモリトランジスタＭＴｒ９のゲートとしても機能する。同様に、ワード線導電層４１ｂ〜４１ｈは、各々、ワード線ＷＬ１〜ＷＬ７、及びメモリトランジスタＭＴｒ１〜ＭＴｒ７のゲートとして機能する。また、ワード線導電層４１ｂ〜４１ｈは、各々、ワード線ＷＬ１０〜ＷＬ１６、及びメモリトランジスタＭＴｒ１０〜ＭＴｒ１６のゲートとしても機能する。
【００２８】
ワード線導電層４１ａ〜４１ｈは、その上下間に層間絶縁層４５を挟んで積層される。これにより、ワード線導電層４１ａ〜４１ｈは、積層方向（基板に対して垂直な方向）に沿って所定の間隔をもって配置される。ワード線導電層４１ａ〜４１ｈは、ロウ方向（図４の紙面垂直方向）を長手方向として延びる。ワード線導電層４１ａ〜４１ｈは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００２９】
メモリ層４０は、図３及び図４に示すように、メモリゲート絶縁層４３、メモリ柱状半導体層４４を有する。
【００３０】
メモリゲート絶縁層４３は電荷を蓄積可能に構成される。メモリゲート絶縁層４３は、メモリ柱状半導体層４４とワード線導電層４１ａ〜４１ｈとの間に設けられる。メモリゲート絶縁層４３は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、及び酸化シリコン（ＳｉＯ２）の積層構造を含む。本実施の形態の半導体記憶装置においては、メモリ柱状半導体層４４の周りには、ＯＮＯ（Oxide-Nitride-Oxide）層が設けられて、ＭＯＮＯＳ型のメモリセルが構成される。なお、メモリゲート絶縁層４３の詳しい積層構造については、後に詳述する。
【００３１】
メモリ柱状半導体層４４は、メモリトランジスタＭＴｒ１〜ＭＴｒ１６のボディ（チャネル）として機能する。メモリ柱状半導体層４４は、ワード線導電層４１ａ〜４１ｈ、及び層間絶縁層４５を貫通し、基板２０に対して垂直方向に延びる。一対のメモリ柱状半導体層４４は、１つのバックゲート半導体層３３のカラム方向の端部近傍に整合するように形成される。メモリ柱状半導体層４４は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００３２】
上記バックゲート層３０及びメモリ層４０において、一対のメモリ柱状半導体層４４、及びその下端を連結するバックゲート半導体層３３は、メモリストリングＭＳのボディ（チャネル）として機能し、ロウ方向からみてＵ字状に形成される。
【００３３】
上記バックゲート層３０の構成を換言すると、バックゲート導電層３１は、バックゲート絶縁層３２を介してバックゲート半導体層３３の側面及び下面を取り囲む。また、上記メモリ層４０の構成を換言すると、ワード線導電層４１ａ〜４１ｈは、メモリゲート絶縁層４３を介してメモリ柱状半導体層４４の側面を取り囲む。
【００３４】
選択トランジスタ層５０は、図３及び図４に示すように、ソース側導電層５１ａ、ドレイン側導電層５１ｂを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。
【００３５】
ソース側導電層５１ａは、対となるメモリ柱状半導体層４４の一方の上層に形成される。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、対となるメモリ柱状半導体層４４の他方の上層に形成される。複数のソース側導電層５１ａ及びドレイン側導電層５１ｂは、カラム方向に所定ピッチをもってロウ方向に延びるように形成される。ソース側導電層５１ａ及びドレイン側導電層５１ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００３６】
選択トランジスタ層５０は、図３及び図４に示すように、ソース側ゲート絶縁層５３ａ、ソース側柱状半導体層５４ａ、ドレイン側ゲート絶縁層５３ｂ、及びドレイン側柱状半導体層５４ｂを有する。ソース側柱状半導体層５４ａは、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
【００３７】
ソース側ゲート絶縁層５３ａは、ソース側導電層５１ａとソース側柱状半導体層５４ａとの間に設けられる。ソース側ゲート絶縁層５３ａは、例えば酸化シリコン（ＳｉＯ２）にて構成される。ソース側柱状半導体層５４ａは、ソース側導電層５１ａを貫通し、基板２０に対して垂直方向に延びる。ソース側柱状半導体層５４ａは、ソース側ゲート絶縁層５３ａの側面及び対となるメモリ柱状半導体層４４の一端に接続される。ソース側柱状半導体層５４ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００３８】
ドレイン側ゲート絶縁層５３ｂは、ドレイン側導電層５１ｂとドレイン側柱状半導体層５４ｂとの間に設けられる。ドレイン側ゲート絶縁層５３ｂは、例えば酸化シリコン（ＳｉＯ２）にて構成される。ドレイン側柱状半導体層５４ｂは、ドレイン側導電層５１ｂを貫通し、基板２０に対して垂直方向に延びる。ドレイン側柱状半導体層５４ｂは、ドレイン側ゲート絶縁層５３ｂの側面及び対となるメモリ柱状半導体層４４の他端に接続される。ドレイン側柱状半導体層５４ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００３９】
配線層６０は、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１はソース線ＳＬとして機能し、ビット線層６２はビット線ＢＬとして機能する。
【００４０】
ソース線層６１は、ソース側柱状半導体層５４ａの上面に接し、ロウ方向に延びる。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５４ｂの上面に接し、カラム方向に延びる。ソース線層６１、ビット線層６２、及びプラグ層６３は、例えば、タングステン等の金属にて構成される。
【００４１】
［ＭＯＮＯＳ型メモリセルの構造］
次に、図５を用いて、第１の実施形態に係る不揮発性半導体記憶装置のメモリトランジスタＭＴｒ（メモリセル）について説明する。以下では、メモリ層４０に設けられたメモリゲート絶縁層４３の詳しい積層構造について説明する。
【００４２】
図５は、第１の実施形態に係るＭＯＮＯＳ型メモリセルを示す断面図および上面図である。より具体的には、図５の上部に、第１の実施形態に係るＭＯＮＯＳ型メモリセルの断面図を示し、図５の下部に、その平面図を示している。なお、図５は、ＭＯＮＯＳ型メモリセルを模式的に表した図であり、実際の寸法は、図５に示す状態とは異なる場合がある。図５は、メモリゲート絶縁層４３及びメモリ柱状半導体層４４の状態を示し、ゲートとして機能するワード線導電層４１は省略している。
【００４３】
図５に示すように、ＭＯＮＯＳ型メモリセルは、円筒状に形成されたメモリ柱状半導体層４４及びメモリゲート絶縁層４３を備える。メモリ柱状半導体層４４は、例えば酸化シリコン（ＳｉＯ２）により形成されたコア層４４Ａと、例えばシリコン（Ｓｉ）により形成されたメモリトランジスタＭＴｒのボディ（チャネル）として機能するチャネル層４４Ｂとを有する。
【００４４】
メモリゲート絶縁層４３は、トンネル絶縁膜４３Ａ、第１電荷蓄積膜４３Ｂ、第２電荷蓄積膜４３Ｃ、及びブロック絶縁膜４３Ｄを備える。
【００４５】
トンネル絶縁膜４３Ａは、チャネル層４４Ｂの側面を取り囲むように形成されている。トンネル絶縁膜４３Ａは、例えば、酸化シリコン（ＳｉＯ２）で構成されている。トンネル絶縁膜４３Ａは、酸化シリコン（ＳｉＯ２）の単層膜のほか、積層膜（例えば、ＯＮＯトンネル膜）であってもよい。
【００４６】
第１電荷蓄積膜４３Ｂは、トンネル絶縁膜４３Ａの側面を取り囲むように形成されている。本実施形態に係る第１電荷蓄積膜４３Ｂは、後述する第２電荷蓄積膜４３Ｃよりもバンドギャップが小さい材料で構成され、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。第１電荷蓄積膜４３Ｂは、各メモリトランジスタＭＴｒのワード線導電層４１と対応するように、基板に垂直な方向に沿って絶縁されていてもよい。
【００４７】
第２電荷蓄積膜４３Ｃは、第１電荷蓄積膜４３Ｂの側面を取り囲むように形成されている。第２電荷蓄積膜４３Ｃは、例えば、窒化シリコン（ＳｉＮ）で構成されている。また、第２電荷蓄積膜４３Ｃは、窒化シリコン（ＳｉＮ）に限らず、第１電荷蓄積膜４３Ｂよりもバンドギャップが大きい材料で構成された電荷を蓄積可能な種々の絶縁膜で構成され得る。
【００４８】
ブロック絶縁膜４３Ｄは、第２電荷蓄積膜４３Ｃの側面を取り囲むように形成されている。ブロック絶縁膜４３Ｄの側面には、図示は省略しているが、メモリセルのゲートとして機能するワード線導電層４１が形成されている。ブロック絶縁膜４３Ｄは、例えば、酸化シリコン（ＳｉＯ２）で構成されている。また、ブロック絶縁膜４３Ｄは、これに限らず、ＳｉＯ２または窒化シリコン（ＳｉＮ）の積層膜で構成されてもよい。
【００４９】
これらメモリゲート絶縁層４３及びメモリ柱状半導体層４４は、円筒状のメモリホールに沿って形成されているため、それぞれ円筒状に形成されている。また、メモリゲート絶縁層４３及びメモリ柱状半導体層４４は、メモリホール内に同心円状に形成されている。メモリホールの直径は例えば、７０ｎｍであり、チャネル層４４Ｂの膜厚は例えば７ｎｍである。また、メモリゲート絶縁層４３の各層の膜厚は、トンネル絶縁膜４３Ａが４ｎｍ、第１電荷蓄積膜４３Ｂが４ｎｍ、第２電荷蓄積膜４３Ｃが５ｎｍ、ブロック絶縁膜４３Ｄが８ｎｍに設定されている。これらの膜厚は例示であり、メモリトランジスタＭＴｒに求められる性能により任意に変更可能である。なお、第１電荷蓄積膜４３Ｂは、第２電荷蓄積膜４３Ｃよりも薄く形成されるとともに、後述する書き込み動作時にチャネル層４４Ｂからトンネル絶縁膜４３Ａを介して第１電荷蓄積膜４３Ｂに注入される電子が、第２電荷蓄積膜４３Ｃに到達することができる厚さ（例えば５ｎｍ以下）に形成される。
【００５０】
［消去動作］
次に、図６を参照して、第１実施形態に係る不揮発性半導体記憶装置の第１の消去動作について説明する。図６は、図２〜図４に示すメモリブロックＭＢのうちの一部であるメモリブロックＭＢ１を示している。図６ではメモリストリングＭＳ内の一部のメモリトランジスタＭＴｒとバックゲートトランジスタＢＴｒとを省略して図示している。図６に示す一例において、メモリブロックＭＢ１が消去動作の対象として選択されるものとする。
【００５１】
消去動作時において、ビット線ＢＬには電圧Ｖｅｒａ（例えば２０Ｖ程度）が印加される。選択メモリブロックＭＢ１では、ソース線ＳＬ１に電圧Ｖｅｒａが印加される一方、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳには電圧ＶｅｒａよりもΔＶ（例えば２Ｖ程度）小さい電圧Ｖｅｒａ−ΔＶが印加される。
【００５２】
具体的に、図６に示すように、選択メモリブロックＭＢ１においては、ビット線ＢＬ１の電圧Ｖｅｒａは、ドレイン側選択トランジスタＳＤＴｒのゲートの電圧Ｖｅｒａ−ΔＶよりも電圧ΔＶだけ高い。また、ソース線ＳＬ１の電圧Ｖｅｒａは、ソース側選択トランジスタＳＳＴｒのゲートの電圧Ｖｅｒａ−ΔＶよりも電圧ΔＶだけ高い。これにより、メモリブロックＭＢ１内で、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒのゲート近傍で、ＧＩＤＬ電流が発生する（符号“Ｅ１１”参照）。そして、メモリブロックＭＢ１において、ＧＩＤＬ電流によって生じたホールは、メモリトランジスタＭＴｒ１〜ＭＴｒ１６のボディに流れ込み、メモリトランジスタＭＴｒ１〜ＭＴｒ１６のボディの電圧は上昇する。
【００５３】
続いて、メモリトランジスタＭＴｒ１〜ＭＴｒ１６のゲートの電圧は０Ｖとされ、メモリトランジスタＭＴｒ１〜ＭＴｒ１６のボディの電圧よりも低く設定される。これにより、メモリトランジスタＭＴｒ１〜ＭＴｒ１６のメモリゲート絶縁層４３に高電圧が印加され、メモリブロックＭＢ１に対する消去動作が実行される。
【００５４】
このとき、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒのゲート近傍で、ＧＩＤＬ電流によって生じたホールが、チャネル層４４Ｂから、第１電荷蓄積膜４３Ｂを介して、第２電荷蓄積膜４３Ｃへと注入される。これにより、第２電荷蓄積膜４３Ｃ中にトラップされていた電子と、注入されたホールとが再結合して消去される。
【００５５】
また、ホールと電子との再結合による電子の消去に加えて、第２電荷蓄積膜４３Ｃ中にトラップされていた電子の一部は、第１電荷蓄積膜４３Ｂに放出された後、トンネル絶縁膜４３Ａを抜けてチャネル層４４Ｂへ流れる。この電子の流れによっても、第２電荷蓄積膜４３Ｃ中にトラップされていた電子が消去される。このように、本実施の形態のメモリトランジスタＭＴｒでは、ホールの注入と、電子電流との両方によって第２電荷蓄積膜４３Ｃ中にトラップされていた電子の消去を行う。
【００５６】
［書き込み動作］
次に、図７Ａ、及び図７Ｂを参照して、第１実施形態に係る不揮発性半導体記憶装置の第１の書き込み動作について説明する。
【００５７】
図７Ａ、及び図７Ｂでは、一例として、メモリブロックＭＢ１内のセルユニットＭＵ（以下、選択セルユニットｓＭＵ）を書き込み対象とする場合を説明する。選択セルユニットｓＭＵ内のメモリトランジスタＭＴｒ１５（以下、選択メモリトランジスタｓＭＴｒ１５）に書き込みが行われるものとして説明する。
【００５８】
具体的に、図７Ａに示すように、先ず、選択メモリトランジスタｓＭＴｒ１５のデータを“０”データに書き込む場合、ビット線ＢＬ１の電圧は０Ｖとされ、選択メモリトランジスタｓＭＴｒ１５のデータを“１”データに保持する場合、ビット線ＢＬ１の電圧は電源電圧Ｖｄｄ（例えば１．２Ｖ）とされる。ソース線ＳＬ１は、電源電圧Ｖｄｄに設定される。
【００５９】
そして、メモリブロックＭＢ１に含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ１６は、そのゲートにパス電圧Ｖｐａｓｓ（例えば、１０Ｖ）を印加されて導通状態とされる。ソース側選択トランジスタＳＳＴｒは、そのゲートに電圧Ｖｄｄ＋Ｖｔを印加されて導通状態とされる。これにより、メモリブロックＭＢ１に含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ１６のボディ電圧は、ソース線ＳＬ１を介して電源電圧Ｖｄｄまで充電される（符号“Ｗ１１”参照）。すなわち、メモリブロックＭＢ１に含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ１６のボディの電圧は、書き込み動作時にビット線ＢＬ１に印加され得る電源電圧Ｖｄｄ以上に設定される。また、所定時間の後、ソース側選択トランジスタＳＳＴｒは、再び非導通状態とされる。
【００６０】
続いて、図７Ｂに示すように、選択セルユニットｓＭＵに含まれるドレイン側選択トランジスタＳＤＴｒは、そのゲートに電圧Ｖｄｄ＋Ｖｔを供給される。“０”データを書き込むためビット線ＢＬ１に０Ｖが供給されている場合には、ドレイン側選択トランジスタＳＤＴｒは導通状態となり、これにより、選択セルユニットｓＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ１６のボディの電圧は、ビット線ＢＬ１と同じ０Ｖに放電される（符号“Ｗ１２”参照）。一方、”１”データに保持するためビット線ＢＬ１に電源電圧Ｖｄｄが供給されている場合には、ドレイン側選択トランジスタＳＤＴｒは非導通状態のままとなる。従って、選択セルユニットｓＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ１６のボディは、放電されず、フローティング状態とされ、その電位は電源電圧Ｖｄｄに保持される。
【００６１】
非選択セルユニットＭＵに含まれるドレイン側選択トランジスタＳＤＴｒは、ゲートに電圧０Ｖを供給されて、非導通状態のままとされる。従って、非選択セルユニットＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ１６のボディも、その電位は電源電圧Ｖｄｄに保持される。
【００６２】
そして、選択メモリトランジスタｓＭＴｒ１５のゲートの電圧を、プログラム電圧Ｖｐｒｏｇ（＝１８Ｖ）とする。これにより、“０”データを書き込む場合、選択メモリトランジスタｓＭＴｒ１５のボディの電圧は０Ｖに放電されているため、選択メモリトランジスタｓＭＴｒ１５のメモリゲート絶縁層４３には高電圧が印加され、選択メモリトランジスタｓＭＴｒ１５に対して書き込み動作が実行される。一方、“１”データに保持する場合、選択メモリトランジスタｓＭＴｒ１５のボディはフローティング状態とされているため、その電位は電源電圧Ｖｄｄからカップリングで上昇する。その結果、選択メモリトランジスタｓＭＴｒ１５のメモリゲート絶縁層４３には高電圧が印加されず、選択メモリトランジスタｓＭＴｒ１５に対しては書き込み動作は実行されない。
【００６３】
ここで、複数のメモリユニットＭＵに亘って、メモリトランジスタＭＴｒ１〜ＭＴｒ１６のゲートは、ワード線ＷＬ１〜ＷＬ１６により共通接続されている。選択メモリトランジスタｓＭＴｒ１５のゲートの電圧を、プログラム電圧Ｖｐｒｏｇとすれば、非選択とされたメモリユニットＭＵに含まれるメモリトランジスタＭＴｒ１５のゲートにも、プログラム電圧Ｖｐｒｏｇが印加される。しかしながら、非選択のメモリユニットＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ１６のボディの電圧は、非導通状態とされたドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒによって、フローティングとされている。よって、非選択のメモリユニットＭＵに含まれるメモリトランジスタＭＴｒ１５のメモリゲート絶縁層４３には高電圧が印加されず、書き込み動作は実行されない。
【００６４】
［効果］
次に、本実施の形態に係る不揮発性半導体記憶装置の効果について説明する。図８及び図９は、第１の実施形態に係るＭＯＮＯＳ型メモリセルの消去時及び書き込み時のエネルギーバンドを示す図である。なお、図８及び図９は、エネルギーバンドを模式的に表した図であり、実際の動作時にはメモリセルに対して電界がかかるため、図８及び図９に示す状態とは異なる場合がある。
【００６５】
第１の実施形態に係るトンネル絶縁膜４３Ａと、第２電荷蓄積膜４３Ｃとの界面において、ポリシリコンからなる第１電荷蓄積膜４３Ｂが形成されている。このようにポリシリコンからなる第１電荷蓄積膜４３Ｂを導入することで、メモリゲート絶縁層４３のバンド構造を変調させることができる。より具体的には、図８及び図９に示すように、第１電荷蓄積膜４３ＢのバンドギャップＢＧ１は、第２電荷蓄積膜４３ＣのバンドギャップＢＧ２よりも小さい。
【００６６】
［消去動作時の効果］
図８に示すように、ＭＯＮＯＳ型のメモリトランジスタＭＴｒで消去動作時に電圧が印加されると、ＧＩＤＬ電流によって生じたホールが、チャネル層４４Ｂから、トンネル絶縁膜４３Ａ及び第１電荷蓄積膜４３Ｂを介して、第２電荷蓄積膜４３Ｃへと注入される。これにより、第２電荷蓄積膜４３Ｃ中にトラップされていた電子のうち、深い準位に捕獲されていた電子と、注入されたホールとが再結合して消去される。
【００６７】
本実施の形態のメモリトランジスタＭＴｒでは、さらに、第２電荷蓄積膜４３Ｃ中にトラップされていた電子の一部は、第１電荷蓄積膜４３Ｂに放出された後、トンネル絶縁膜４３Ａを抜けてチャネル層４４Ｂへ流れる。第２電荷蓄積膜４３Ｃの内部の高い準位に捕獲された電子は、消去電圧印加により、まず第１電荷蓄積膜４３Ｂの伝導帯へと放出される。第１電荷蓄積膜４３Ｂは、第２電荷蓄積膜４３Ｃよりもメモリホールの中心近くに位置し電界が集中するため、第１電荷蓄積膜４３Ｂに移動した電子は第２電荷蓄積膜４３Ｃに存在する場合よりも容易にチャネル層４４Ｂへと放出される。この消去電圧印加時に第１電荷蓄積膜４３Ｂへと放出される電子は、ホールにより消去される電子よりも多くなる。
【００６８】
このように、本実施の形態のメモリトランジスタＭＴｒでは、ホールの注入と、電子電流との両方によって第２電荷蓄積膜４３Ｃ中にトラップされていた電子の消去を行う。その結果、第１電荷蓄積膜４３Ｂを設けないメモリセルにおいて、ホールの注入のみで消去動作を実行する場合よりも消去動作にかかる時間を削減でき、消去特性の向上に寄与することができる。
【００６９】
図９は、第１の実施形態に係るＭＯＮＯＳ型メモリセルの消去時の電界強度Ｅと電流密度Ｊとの関係を示すグラフである。図９には、ホールに起因するＦＮ電流が生じた場合の理論値を示す実線ＦＮ（ｈ）と、電子に起因するＦＮ電流が生じた場合の理論値を示す破線ＦＮ（ｅ）とが示されている。また、実際にメモリトランジスタＭＴｒに−１２Ｖから−２０Ｖの値の消去電圧Ｖｅｒａを印加した場合の電界強度Ｅと電流密度Ｊとの関係を図示の符号により示している。
【００７０】
図９に示すように、第１の実施形態に係るＭＯＮＯＳ型メモリセルの消去時には、電子に起因する電流が生じたことが確認できる。また、消去動作時においては、同一の電界強度での電流密度の値は、電子に起因する電流のほうが正孔に起因する電流よりも大きくなる。トンネル絶縁膜４３Ａと、第２電荷蓄積膜４３Ｃとの界面において、ポリシリコンからなる第１電荷蓄積膜４３Ｂを導入することにより、動作時（特に消去動作時）に大きな値の電子電流を発生させることが可能となり、ホールの注入のみで消去動作を実行する場合よりも消去動作の速度を向上させることができる。
【００７１】
［書き込み動作時の効果］
また、図１０に示すように、書き込み動作時には、電子はトンネル絶縁膜４３Ａを抜けて、第１電荷蓄積膜４３Ｂに向かう。ここで、第１電荷蓄積膜４３Ｂは、チャネル層４４Ｂからトンネル絶縁膜４３Ａを介して注入される電子が、第２電荷蓄積膜４３Ｃに到達するような膜厚（例えば、５ｎｍ以下）に設定される。そのため、注入される電子は、第１電荷蓄積膜４３Ｂを抜けて、第１電荷蓄積膜４３Ｂと第２電荷蓄積膜４３Ｃとの界面近くで、第２電荷蓄積膜４３Ｃ内のトラップ準位にトラップされる。この第２電荷蓄積膜４３Ｃは、第１電荷蓄積膜４３Ｂの膜厚だけメモリホールの中心部から離れており、書き込み時には電界が緩和されるため、書き込み時の第２電荷蓄積膜４３Ｃへの電子の捕獲効率が向上する。従って、書き込みしきい値電圧を大きくすることが可能となる。
【００７２】
図１１は、第１の実施形態に係るＭＯＮＯＳ型メモリセルの書き込み時の電界強度Ｅと電流密度Ｊとの関係を示すグラフである。図９には、ホールに起因するＦＮ電流が生じた場合の理論値を示す実線ＦＮ（ｈ）と、電子に起因するＦＮ電流が生じた場合の理論値を示す破線ＦＮ（ｅ）とが示されている。また、実際にメモリトランジスタＭＴｒに１４Ｖから２２Ｖの書き込み電圧Ｖｐｒｏｇを印加した場合の電界強度Ｅと電流密度Ｊとの関係を図示の符号により示している。この書き込み動作時にも、消去動作時と同様に、電子に起因する電流が流れていることが確認できる。
【００７３】
［製造方法］
次に、第１の実施形態に係るＭＯＮＯＳ型メモリセルの製造方法について説明する。
【００７４】
図１２Ａ〜図１３Ｃは、第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。図１３Ａ〜図１３Ｂには、断面模式図のほか、部分拡大図が表示されている。
【００７５】
まず、図１２Ａに示すように、図示しない下地層の上に、不純物元素を含むバックゲート導電層３１を形成する。次に、バックゲート導電層３１の上に、犠牲層４９及びワード線導電層４１を交互に積層する。
【００７６】
次に、図１２Ｂに示すように、ワード線導電層４１の表面からバックゲート導電層３１に達する一対のホール７０と、バックゲート導電層３１において一対のホール７０のそれぞれに繋がったホール７５とを形成する。一対のホール７０は、例えば、ＲＩＥ等のドライエッチングによって、ワード線導電層４１の表面に設けられたマスクパターンに基づいてワード線導電層４１、犠牲層４９、及びバックゲート導電層３１を除去して形成する。一対のホール７０のそれぞれに繋がったホール７５は、例えば、バックゲート導電層３１にあらかじめ設けた犠牲層を熱リン酸溶液によって溶解することにより形成する。
【００７７】
次に、図１２Ｃに示すように、一対のホール７０及びホール７５のそれぞれの側壁に、メモリゲート絶縁層４３を形成する。さらに、メモリゲート絶縁層４３の内側に、メモリ柱状半導体層４４を形成する。すなわち、一対のホール７０及びホール７５の側壁から、ブロック絶縁膜４３Ｄ、第２電荷蓄積膜４３Ｃ、第１電荷蓄積膜４３Ｂ、トンネル絶縁膜４３Ａ、及びメモリ柱状半導体層４４（コア層４４Ａと、チャネル層４４Ｂとを含むが、コア層４４Ａの図示は省略している）をこの順に形成する。
【００７８】
次に、図１３Ａに示すように、ワード線導電層４１の表面からスリットＳを形成する。そして、犠牲層４９をスリットＳを通じて除去する。犠牲層４９の除去は、例えば、アルカリ系溶液によって犠牲層４９を溶解することにより行う。
【００７９】
次に、図１３Ｂに示すように、ワード線導電層４１間のブロック絶縁層４３Ｄを除去する。例えば、希フッ酸溶液をブロック絶縁層４３Ｄにさらして、この部分のブロック絶縁層４３Ｄを除去する。
【００８０】
次に、図１３Ｃに示すように、第１電荷蓄積膜４３Ｂ及び第２電荷蓄積膜４３Ｃを、例えば、アルカリ系水溶液に晒すことにより、除去する。これにより、第１電荷蓄積膜４３Ｂは、各メモリトランジスタＭＴｒのワード線導電層４１と対応するように、基板に垂直な方向に沿って絶縁される。第１実施形態では、第１電荷蓄積膜４３Ｂを導電性を有するポリシリコンにより形成するため、第１電荷蓄積膜４３Ｂが各メモリトランジスタＭＴｒ間でつながって形成されていると、第１電荷蓄積膜４３Ｂに溜まった電荷が拡散し、動作に不具合が生じる可能性がある。これに対応するため、第１電荷蓄積膜４３Ｂを切断して、第１電荷蓄積膜４３Ｂが、ワード線導電層４１に対向する部分のみに配置されていることが望ましい。なぜならば、その場合は、第１電荷蓄積膜４３Ｂに溜まった電荷が基板に垂直な方向には拡散せず、メモリトランジスタＭＴｒのデータ保持特性を良好な状態に保てるからである。
【００８１】
この後、既知の工程により、スリットＳ内に絶縁層４５を形成するとともに、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ等のメモリストリングＭＳ上部の構造を形成して、不揮発性半導体記憶装置１が形成される。
【００８２】
［第２〜第６の実施の形態］
次に、本発明の第２〜第６の実施の形態を、図１４〜図１８を参照して説明する。第２〜第６の実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。上述の第１の実施の形態は、トンネル絶縁膜４３Ａと、第２電荷蓄積膜４３Ｃとの界面において、第１電荷蓄積膜４３Ｂが形成されていた。以下の実施の形態では、第１電荷蓄積膜４３Ｂに加えて種々の膜をメモリトランジスタＭＴｒ内に設ける構成について説明する。
【００８３】
［第２の実施の形態］
図１４は第２の実施の形態に係るＭＯＮＯＳ型メモリセルを示す断面図である。本実施の形態のメモリトランジスタＭＴｒ内には、第２電荷蓄積膜４３Ｃとブロック絶縁膜４３Ｄとの間、及びブロック絶縁膜４３Ｄとワード線導電層４１（図示略）との間に、高誘電率絶縁膜（ｈｉｇｈ−ｋ膜）４３Ｅが設けられている。この高誘電率絶縁膜４３Ｅは、例えばアルミナ（Ａｌ２Ｏ３）により形成され、膜厚は０．５ｎｍ程度に設定される。
【００８４】
また、メモリホールの直径は例えば、７０ｎｍであり、チャネル層４４Ｂの膜厚は例えば８ｎｍである。また、メモリゲート絶縁層４３の各層の膜厚は、トンネル絶縁膜４３Ａが５ｎｍ、第１電荷蓄積膜４３Ｂが３ｎｍ、第２電荷蓄積膜４３Ｃが５ｎｍ、ブロック絶縁膜４３Ｄが６ｎｍに設定されている。
【００８５】
アルミナ（Ａｌ２Ｏ３）により形成される高誘電率絶縁膜４３Ｅと、酸化シリコン（ＳｉＯ２）により形成されるブロック絶縁膜４３Ｄとの界面にはダイポールが形成され、ブロック絶縁膜４３Ｄの伝導帯のバリアハイトが高くなる。そのため、ブロック絶縁膜４３Ｄを通過するリーク電流が低減し、書き込み効率を向上させることができる。その結果、より高い電圧まで書き込み飽和が起こらず、書き込み動作時の最大しきい値電圧を大きくすることができる。逆に、ブロック絶縁膜４３Ｄのバリア性が高いことに着目し、第１の実施の形態よりもトンネル絶縁膜４３Ａを厚く形成し、ブロック絶縁膜４３Ｄを薄く形成することにより、書き込み効率を劣化させることなくリードディスターブ耐性を高めることも可能である。以上のいずれの場合にも、第２の実施の形態のメモリトランジスタＭＴｒでは、書き込み動作時のしきい値電圧のウィンドウを大きくすることができる。
【００８６】
［第３の実施の形態］
図１５は第３の実施の形態に係るＭＯＮＯＳ型メモリセルを示す断面図である。本実施の形態のメモリトランジスタＭＴｒ内には、トンネル絶縁膜４３Ａの外周部分にシリコン微結晶膜４３Ａ’が設けられている。このシリコン微結晶膜４３Ａ’は、例えばトンネル絶縁膜４３Ａの外周にシリコンを形成した後アニールすることにより形成され、膜厚は１〜２ｎｍ程度である。
【００８７】
また、メモリホールの直径は例えば、７０ｎｍであり、チャネル層４４Ｂの膜厚は例えば７ｎｍである。また、メモリゲート絶縁層４３の各層の膜厚は、シリコン微結晶膜４３Ａ’を含むトンネル絶縁膜４３Ａが４ｎｍ、第１電荷蓄積膜４３Ｂが３ｎｍ、第２電荷蓄積膜４３Ｃが６ｎｍ、ブロック絶縁膜４３Ｄが８ｎｍに設定されている。
【００８８】
トンネル絶縁膜４３Ａの外周部分に、量子力学的効果によって電子注入確立を増大させるようにシリコン微結晶膜４３Ａ’を設ける。このことにより、第２電荷蓄積膜４３Ｃにトラップされた電子は、消去動作時に、よりチャネル層４４Ｂに抜けやすくなる。その結果、電子電流による消去動作をさらに効率よく行うことができ、消去動作時間を削減することができる。
【００８９】
［第４の実施の形態］
図１６は第４の実施の形態に係るＭＯＮＯＳ型メモリセルを示す断面図である。本実施の形態のメモリトランジスタＭＴｒでは、トンネル絶縁膜４３Ａをシリコン酸窒化膜（ＳｉＯＮ）により形成している。また、このトンネル絶縁膜４３Ａ内の窒素濃度は、トンネル絶縁膜４３Ａの外周部分に向かうほど、高い濃度となるように形成されている。
【００９０】
また、メモリホールの直径は例えば、７０ｎｍであり、チャネル層４４Ｂの膜厚は例えば７ｎｍである。また、メモリゲート絶縁層４３の各層の膜厚は、トンネル絶縁膜４３Ａが４ｎｍ、第１電荷蓄積膜４３Ｂが２ｎｍ、第２電荷蓄積膜４３Ｃが５ｎｍ、ブロック絶縁膜４３Ｄが９ｎｍに設定されている。
【００９１】
トンネル絶縁膜４３Ａ内の窒素濃度を外周部分に向かうほど高くすることにより、トンネル絶縁膜４３Ａのバンドギャップは、外周部分に向かうほど小さくなる。これにより、消去動作時に、第２電荷蓄積膜４３Ｃにトラップされた電子は、よりチャネル層４４Ｂに抜けやすくなる。その結果、電子電流による消去動作をさらに効率よく行うことができ、消去動作時間を削減することができる。
【００９２】
［第５の実施の形態］
図１７は第５の実施の形態に係るＭＯＮＯＳ型メモリセルを示す断面図である。本実施の形態のメモリトランジスタＭＴｒ内には、第１電荷蓄積膜４３Ｂとトンネル絶縁膜４３Ａとの間に、高誘電率絶縁膜（ｈｉｇｈ−ｋ膜）４３Ｆが設けられている。この高誘電率絶縁膜４３Ｆは、例えばアルミナ（Ａｌ２Ｏ３）により形成され、膜厚は１ｎｍ程度に設定される。
【００９３】
また、メモリホールの直径は例えば、７０ｎｍであり、チャネル層４４Ｂの膜厚は例えば６ｎｍである。また、メモリゲート絶縁層４３の各層の膜厚は、トンネル絶縁膜４３Ａが４ｎｍ、第１電荷蓄積膜４３Ｂが３ｎｍ、第２電荷蓄積膜４３Ｃが５ｎｍ、ブロック絶縁膜４３Ｄが８ｎｍに設定されている。
【００９４】
アルミナ（Ａｌ２Ｏ３）により形成される高誘電率絶縁膜４３Ｆを第１電荷蓄積膜４３Ｂとトンネル絶縁膜４３Ａとの間に設けることにより、低電界時に第２電荷蓄積膜４３Ｃ及び第１電荷蓄積膜４３Ｂから電子が抜けることを防ぐことができる。これにより、低電界時（非動作時）に第２電荷蓄積膜４３Ｃ及び第１電荷蓄積膜４３Ｂから電子が抜けて、データが変化することがなく、メモリトランジスタＭＴｒのデータ保持特性を向上させることができる。
【００９５】
［第６の実施の形態］
図１８は第６の実施の形態に係るＭＯＮＯＳ型メモリセルを示す断面図である。上述の実施の形態では、第１電荷蓄積膜４３Ｂの材料として、ポリシリコンを用いていた。これに対し、本実施の形態のメモリトランジスタＭＴｒでは、第１電荷蓄積膜４３Ｂ’として、金属膜を用いる。この第１電荷蓄積膜４３Ｂ’は、例えば、窒化チタン（ＴｉＮ）により形成され、膜厚は１ｎｍ程度に設定される。また、金属膜としては、単体金属や金属化合物を含む材料を用いることができる。すなわち、自由電子を有して導電性のある金属、及び金属化合物（金属窒化物、金属珪化物、金属炭化物等）を広く使うことができる。
【００９６】
また、メモリホールの直径は例えば、７０ｎｍであり、チャネル層４４Ｂの膜厚は例えば７ｎｍである。また、メモリゲート絶縁層４３の各層の膜厚は、トンネル絶縁膜４３Ａが６ｎｍ、第２電荷蓄積膜４３Ｃが５ｎｍ、ブロック絶縁膜４３Ｄが８ｎｍに設定されている。
【００９７】
窒化チタン（ＴｉＮ）により形成される第１電荷蓄積膜４３Ｂ’を設けた場合でも、消去動作時に、第２電荷蓄積膜４３Ｃ中にトラップされていた電子が、第１電荷蓄積膜４３Ｂに放出された後、トンネル絶縁膜４３Ａを抜けてチャネル層４４Ｂへ流れる。そして、ホールの注入と、電子電流との両方によって第２電荷蓄積膜４３Ｃ中にトラップされていた電子の消去が行われるため消去動作にかかる時間を削減でき、消去特性の向上に寄与することができる。
【００９８】
また、第１電荷蓄積膜４３Ｂ’として、金属材料を用いているため、第１電荷蓄積膜４３Ｂ’を第１の実施の形態の第１電荷蓄積膜４３Ｂよりも薄くすることができる。第１電荷蓄積膜４３Ｂ’を薄くしただけ、トンネル絶縁膜４３Ａ又はブロック絶縁膜４３Ｄを厚く形成することができ、メモリトランジスタＭＴｒのデータ保持特性を向上させることが可能である。
【００９９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置換、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１００】
例えば、実施の形態において、第１電荷蓄積膜４３Ｂをポリシリコンにより形成する例を示したが、このポリシリコンには不純物がドーピングされていてもよい。例えば、第１電荷蓄積膜４３Ｂをポリシリコンで形成するとともに、ホウ素（Ｂ）によりドーピングすることが可能である。このｐ型にドーピングされた第１電荷蓄積膜４３Ｂでは、アクセプタ（ホウ素）のマイナス電荷が存在することになる。この場合、データ保持時に第２電荷蓄積膜４３Ｃ内に捕獲された電子と、第１電荷蓄積膜４３Ｂのマイナス電荷とが反発するため、第２電荷蓄積膜４３Ｃから第１電荷蓄積膜４３Ｂへの電子の移動を抑制し、データ保持特性を向上させることができる。
【０１０１】
一方、第１電荷蓄積膜４３Ｂをポリシリコンで形成するとともに、リン（Ｐ）によりドーピングすることも可能である。このｎ型にドーピングされた第１電荷蓄積膜４３Ｂでは、ドナー（リン）のプラス電荷が存在することになる。この場合、データ消去時に第２電荷蓄積膜４３Ｃ内に存在する電子を、第１電荷蓄積膜４３Ｂに引き抜く方向に力が生じるため、第２電荷蓄積膜４３Ｃから第１電荷蓄積膜４３Ｂへの電子の移動を促進し、電子電流による消去動作に係る時間をさらに削減することができる。なお、不純物をドーピングするか否か、又は、どの不純物をドーピングするかは、メモリトランジスタＭＴｒに求められる性能により任意に変更可能である。
【符号の説明】
【０１０２】
１１・・・メモリセルアレイ、  １２、１３・・・ロウデコーダ、  １４・・・センスアンプ、  １５・・・カラムデコーダ、  １６・・・昇圧回路、  １７・・・発振回路、  １８・・・制御回路、  ２０・・・基板、  ３０・・・バックゲート層、  ４０・・・メモリ層、  ５０・・・選択トランジスタ層、  ６０・・・配線層、  ＭＴｒ・・・メモリトランジスタ、  ＳＳＴｒ・・・ソース側選択トランジスタ、  ＳＤＴｒ・・・ドレイン側選択トランジスタ。
【図１】
2014187286.tif 000003
【図２】
2014187286.tif 000004
【図３】
2014187286.tif 000005
【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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