(57)【要約】  本開示の受信装置は、入力データ信号の遷移を検出する遷移検出部と、第１の制御信号に応じた周波数を有するクロック信号を生成するとともに、遷移検出部における検出結果に基づいてクロック信号の位相を変化させる発振部と、入力データ信号をクロック信号に基づいてサンプリングすることにより出力データ信号を生成する第１のサンプリング部と、入力データ信号、出力データ信号、およびクロック信号に基づいて第１の制御信号を生成する制御部とを備える。
2016152438.tif 000002
【特許請求の範囲】
【請求項１】
入力データ信号の遷移を検出する遷移検出部と、
第１の制御信号に応じた周波数を有するクロック信号を生成するとともに、前記遷移検出部における検出結果に基づいて前記クロック信号の位相を変化させる発振部と、
前記入力データ信号を前記クロック信号に基づいてサンプリングすることにより出力データ信号を生成する第１のサンプリング部と、
前記入力データ信号、前記出力データ信号、および前記クロック信号に基づいて前記第１の制御信号を生成する制御部と
を備えた受信装置。
【請求項２】
前記制御部は、
前記入力データ信号を前記クロック信号に基づいて前記第１のサンプリング部とは異なるタイミングでサンプリングすることによりサンプリング信号を生成する第２のサンプリング部と、
前記出力データ信号および前記サンプリング信号に基づいて前記第１の制御信号を生成する信号生成部と
を有する
請求項１に記載の受信装置。
【請求項３】
第２の制御信号に応じて、前記第２のサンプリング部におけるサンプリングタイミングを調整するタイミング調整部をさらに備え、
前記信号生成部は、前記第２の制御信号をも生成する
請求項２に記載の受信装置。
【請求項４】
前記タイミング調整部は、前記入力データ信号を前記第２の制御信号に応じた遅延量だけ遅延させる遅延部を有し、
前記第２のサンプリング部は、前記遅延部により遅延された入力データ信号をサンプリングすることにより前記サンプリング信号を生成する
請求項３に記載の受信装置。
【請求項５】
前記第１のサンプリング部は、前記遅延部により遅延された入力データ信号をサンプリングすることにより前記出力データ信号を生成する
請求項４に記載の受信装置。
【請求項６】
前記タイミング調整部は、前記入力データ信号を前記第２の制御信号に応じた遅延量だけ遅延させる遅延部を有し、
前記遷移検出部は、前記遅延部により遅延された入力データ信号の遷移を検出する
請求項３に記載の受信装置。
【請求項７】
前記タイミング調整部は、前記クロック信号を前記第２の制御信号に応じた遅延量だけ遅延させる遅延部を有し、
前記第２のサンプリング部は、前記入力データ信号を、前記遅延部により遅延されたクロック信号に基づいてサンプリングすることにより前記サンプリング信号を生成する
請求項３に記載の受信装置。
【請求項８】
前記信号生成部は、前記出力データ信号と前記サンプリング信号とを比較し、その比較結果のうちの、前記出力データ信号が所定数以上連続して遷移したときの第１の比較結果に基づいて、前記第２の制御信号を生成する
請求項３に記載の受信装置。
【請求項９】
前記信号生成部は、前記比較結果のうちの前記第１の比較結果以外の比較結果に基づいて、前記第１の制御信号を生成する
請求項８に記載の受信装置。
【請求項１０】
前記信号生成部は、前記比較結果に基づいて、前記第１の制御信号を生成する
請求項８に記載の受信装置。
【請求項１１】
前記信号生成部は、前記出力データ信号と前記サンプリング信号とを比較し、その比較結果のうちの、前記出力データ信号の符号が所定数以上連続して同一になった後、前記出力データ信号が最初に遷移するときの第２の比較結果に基づいて、前記第１の制御信号を生成する
請求項３に記載の受信装置。
【請求項１２】
前記信号生成部は、前記比較結果のうちの、前記第２の比較結果以外の比較結果に基づいて、前記第２の制御信号を生成する
請求項１１に記載の受信装置。
【請求項１３】
前記信号生成部は、前記比較結果に基づいて、前記第２の制御信号を生成する
請求項１１に記載の受信装置。
【請求項１４】
前記遷移検出部は、前記入力データ信号の第１の方向の遷移および第２の方向の遷移を検出する
請求項８に記載の受信装置。
【請求項１５】
前記遷移検出部は、前記入力データ信号の第１の方向の遷移を検出し、
前記信号生成部は、前記出力データ信号と前記サンプリング信号とを比較し、その比較結果のうちの、前記出力データ信号が前記第１の方向に遷移するときの第１の比較結果と、その後に最初に前記出力データ信号が第２の方向に遷移するときの第２の比較結果とに基づいて、前記第１の制御信号および前記第２の制御信号を生成する
請求項３に記載の受信装置。
【請求項１６】
前記遷移検出部は、前記入力データ信号を、前記入力データ信号の前記第１の方向の遷移に基づいて分周させ、分周された入力データ信号の遷移を検出する
請求項１５に記載の受信装置。
【請求項１７】
前記信号生成部は、前記第１の比較結果と前記第２の比較結果とが互いに異なる場合には、前記比較結果に基づいて、前記第１の制御信号を生成する
請求項１５に記載の受信装置。
【請求項１８】
前記信号生成部は、前記第１の比較結果と前記第２の比較結果とが互いに等しい場合には、前記比較結果に基づいて、前記第２の制御信号を生成する
請求項１５に記載の受信装置。
【請求項１９】
前記第１のサンプリング部は、前記入力データ信号を前記クロック信号の第１の方向の遷移のタイミングでサンプリングし、
前記第２のサンプリング部は、前記入力データ信号を前記クロック信号の第２の方向の遷移のタイミングでサンプリングする
請求項２に記載の受信装置。
【請求項２０】
前記クロック信号は、互いに位相が異なる複数のクロック信号を含み、
前記第１のサンプリング部および前記第２のサンプリング部は、前記入力データ信号を前記複数のクロック信号に基づいてサンプリングする
請求項２に記載の受信装置。
【請求項２１】
前記制御部は、所定の期間において、前記クロック信号およびリファレンスクロック信号に基づいて、前記第１の制御信号を生成する
請求項１に記載の受信装置。
【請求項２２】
前記制御部は、所定の期間において、前記クロック信号および前記入力データ信号に基づいて、前記第１の制御信号を生成する
請求項１に記載の受信装置。
【請求項２３】
前記所定の期間は、システム起動後の期間である
請求項２１に記載の受信装置。
【請求項２４】
入力データ信号の遷移を検出し、
第１の制御信号に応じた周波数を有するクロック信号を生成するとともに、前記入力データ信号の遷移に基づいて前記クロック信号の位相を変化させ、
前記入力データ信号を前記クロック信号に基づいてサンプリングすることにより出力データ信号を生成し、
前記入力データ信号、前記出力データ信号、および前記クロック信号に基づいて前記第１の制御信号を生成する
受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、データ信号を受信する受信装置、およびそのような受信装置に用いられる受信方法に関する。
【背景技術】
【０００２】
通信システムでは、しばしば、送信装置がデータ信号を送信し、受信装置のＣＤＲ（Clock and Data Recovery）回路が、受信したデータ信号からクロック信号およびデータ信号を再生する。具体的には、ＣＤＲ回路は、受信したデータ信号からクロック信号を再生し、受信したデータ信号を再生したクロック信号でリタイミングすることによりデータ信号を再生する。特許文献１〜３には、バースト信号に基づいてクロック信号およびデータ信号を再生する、いわゆるゲーテッドＶＣＯ（Voltage Controlled Oscillator）を用いたＣＤＲ回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−２１３９７９号公報
【特許文献２】特開２００７−１８１０００号公報
【特許文献３】特開２００９−２３９５１０号公報
【発明の概要】
【０００４】
ところで、一般に、通信システムでは、通信品質が高いことが望まれており、さらなる通信品質の向上が期待されている。
【０００５】
したがって、通信品質を高めることができる受信装置および受信方法を提供することが望ましい。
【０００６】
本開示の一実施の形態における受信装置は、遷移検出部と、発振部と、第１のサンプリング部と、制御部とを備えている。遷移検出部は、入力データ信号の遷移を検出するものである。発振部は、第１の制御信号に応じた周波数を有するクロック信号を生成するとともに、遷移検出部における検出結果に基づいてクロック信号の位相を変化させるものである。第１のサンプリング部は、入力データ信号をクロック信号に基づいてサンプリングすることにより出力データ信号を生成するものである。制御部は、入力データ信号、出力データ信号、およびクロック信号に基づいて第１の制御信号を生成するものである。
【０００７】
本開示の一実施の形態における受信方法は、入力データ信号の遷移を検出し、第１の制御信号に応じた周波数を有するクロック信号を生成するとともに、入力データ信号の遷移に基づいてクロック信号の位相を変化させ、入力データ信号をクロック信号に基づいてサンプリングすることにより出力データ信号を生成し、入力データ信号、出力データ信号、およびクロック信号に基づいて第１の制御信号を生成するものである。
【０００８】
本開示の一実施の形態における受信装置および受信方法では、入力データ信号の遷移に基づいてクロック信号の位相が変化し、入力データ信号が、クロック信号に基づいてサンプリングされ、出力データ信号が生成される。このクロック信号の周波数は、入力データ信号、出力データ信号、およびクロック信号に基づいて、第１の制御信号を用いて制御される。
【０００９】
本開示の一実施の形態における受信装置および受信方法によれば、入力データ信号、出力データ信号、およびクロック信号に基づいて第１の制御信号を生成したので、通信品質を高めることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
【図面の簡単な説明】
【００１０】
【図１】本開示の一実施の形態に係る受信装置の一構成例を表すブロック図である。
【図２】図１に示した可変遅延回路の一構成例を表す回路図である。
【図３】図１に示した可変遅延回路の一動作例を表すタイミング波形図である。
【図４】図１に示した発振回路の一構成例を表す回路図である。
【図５】第１の実施の形態に係る可変遅延回路および発振回路の一動作例を表すタイミング波形図である。
【図６】図１に示したフリップフロップ回路の一動作例を表すタイミング波形図である。
【図７】図１に示したフリップフロップ回路の他の動作例を表すタイミング波形図である。
【図８】第１の実施の形態に係る制御回路の一構成例を表すブロック図である。
【図９】第１の実施の形態に係る受信装置の一動作例を表すタイミング波形図である。
【図１０】第１の実施の形態の変形例に係る受信装置の一動作例を表すタイミング波形図である。
【図１１】第１の実施の形態の他の変形例に係る受信装置の一動作例を表すタイミング波形図である。
【図１２】第１の実施の形態の他の変形例に係る受信装置の一動作例を表すタイミング波形図である。
【図１３Ａ】第１の実施の形態の他の変形例に係る発振回路の一構成例を表すブロック図である。
【図１３Ｂ】第１の実施の形態の他の変形例に係る発振回路の一構成例を表すブロック図である。
【図１３Ｃ】第１の実施の形態の他の変形例に係る発振回路の一構成例を表すブロック図である。
【図１４Ａ】第１の実施の形態の他の変形例に係る受信装置の一構成例を表すブロック図である。
【図１４Ｂ】第１の実施の形態の他の変形例に係る受信装置の一構成例を表すブロック図である。
【図１５Ａ】第１の実施の形態の他の変形例に係る受信装置の一構成例を表すブロック図である。
【図１５Ｂ】第１の実施の形態の他の変形例に係る受信装置の一構成例を表すブロック図である。
【図１５Ｃ】第１の実施の形態の他の変形例に係る受信装置の一構成例を表すブロック図である。
【図１６】第１の実施の形態の他の変形例に係る受信装置の一構成例を表すブロック図である。
【図１７】図１６に示したフリップフロップ回路の一動作例を表すタイミング波形図である。
【図１８】図１６に示したフリップフロップ回路の他の動作例を表すタイミング波形図である。
【図１９】第１の実施の形態の他の変形例に係る受信装置の一構成例を表すブロック図である。
【図２０】図１９に示した制御回路の一構成例を表すブロック図である。
【図２１】第１の実施の形態の他の変形例に係る受信装置の一構成例を表すブロック図である。
【図２２】図２１に示した制御回路の一構成例を表すブロック図である。
【図２３】第２の実施の形態に係る可変遅延回路および発振回路の一動作例を表すタイミング波形図である。
【図２４】第２の実施の形態に係る制御回路の一構成例を表すブロック図である。
【図２５】第２の実施の形態に係る受信装置の一動作例を表すタイミング波形図である。
【図２６】第２の実施の形態の他の変形例に係る受信装置の一構成例を表すブロック図である。
【図２７】他の変形例に係る可変遅延回路の一構成例を表すブロック図である。
【図２８】他の変形例に係る受信装置の一構成例を表すブロック図である。
【図２９】図２８に示した可変遅延回路の一構成例を表すブロック図である。
【図３０】他の変形例に係る受信装置の一構成例を表すブロック図である。
【発明を実施するための形態】
【００１１】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
【００１２】
＜１．第１の実施の形態＞
［構成例］
図１は、第１の実施の形態に係る受信装置（受信装置１）の一構成例を表すものである。なお、本開示の実施の形態に係る受信方法は、本実施の形態により具現化されるので、併せて説明する。
【００１３】
受信装置１は、受信したデータ信号ＤＴからクロック信号ＣＫおよびデータ信号ＤＴ２を再生するＣＤＲ回路である。データ信号ＤＴは、例えば、スクランブルが施され、例えば“１０１０”のように連続的にトグルする信号部分を含むものである。受信装置１は、可変遅延回路２０と、発振回路３０と、フリップフロップ回路１１，１２と、制御回路４０とを備えている。
【００１４】
可変遅延回路２０は、データ信号ＤＴを、制御信号ＣＴＬＰに応じた遅延量だけ遅延させて、データ信号ＤＴ１として出力するものである。
【００１５】
図２は、可変遅延回路２０の一構成例を表すものである。可変遅延回路２０は、遅延回路２１と、インバータ２２とを有している。なお、この例では、１つの遅延回路２１を用いて可変遅延回路２０を構成したが、これに限定されるものではなく、互いに直列に接続された複数の遅延回路２１を用いて可変遅延回路２０を構成してもよい。
【００１６】
遅延回路２１は、データ信号ＤＴを、制御信号ＣＴＬＰに応じた遅延量だけ遅延させるとともに反転させて出力するものである。遅延回路２１は、電流源２６，２９と、トランジスタ２７，２８とを有している。電流源２６，２９は、第１の端子から第２の端子に、制御信号ＣＴＬＰに応じた電流値の電流を生成する、いわゆる可変電流源である。電流源２６の第１の端子には電源電圧ＶＤＤが供給され、第２の端子は、トランジスタ２７のソースに接続されている。電流源２９の第１の端子は、トランジスタ２８のソースに接続され、第２の端子は接地されている。トランジスタ２７は、ＰチャンネルのＭＯＳ（Metal Oxide Semiconductor）型のトランジスタである。トランジスタ２７のゲートにはデータ信号ＤＴが供給され、ソースは電流源２６の第２の端子に接続され、ドレインはトランジスタ２８のドレインに接続されるとともにインバータ２２の入力端子に接続される。トランジスタ２８は、ＮチャンネルのＭＯＳ型のトランジスタである。トランジスタ２８のゲートにはデータ信号ＤＴが供給され、ドレインはトランジスタ２７のドレインに接続されるとともにインバータ２２の入力端子に接続され、ソースは電流源２９の第１の端子に接続される。
【００１７】
この構成により、遅延回路２１では、トランジスタ２７，２８が、インバータとして機能し、データ信号ＤＴを反転させて出力する。その際、電流源２６，２９は、制御信号ＣＴＬＰに応じた電流値の電流を生成する。これにより、遅延回路２１では、電流値が大きい場合には、出力電圧が短い時間で遷移するため遅延量が小さくなり、電流値が小さい場合には、出力電圧がゆっくり遷移するため遅延量が大きくなる。このように、遅延回路２１は、電流制御型の遅延回路として機能する。なお、この例では、電流値に基づいて遅延量を制御したが、これに限定されるものではなく、これに代えて、例えば、負荷容量値に基づいて遅延量を制御する方法など、遅延量を調整することができる様々な構成を適用することができる。
【００１８】
インバータ２２は、遅延回路２１から供給された信号を反転させて、データ信号ＤＴ１として出力するものである。
【００１９】
図３は、可変遅延回路２０の一動作例を表すものであり、（Ａ）はデータ信号ＤＴの波形を示し、（Ｂ）はデータ信号ＤＴ１の波形を示す。図３（Ｂ）では、３つのケースＣ１〜Ｃ３におけるデータ信号ＤＴ１を示している。ケースＣ１は、遅延量ｄが小さい場合を示し、ケースＣ２は、遅延量ｄが中程度である場合を示し、ケースＣ３は、遅延量ｄが大きい場合を示す。可変遅延回路２０では、遅延回路２１およびインバータ２２が、ともに入力信号を反転させて出力する。よって、可変遅延回路２０の入力信号（データ信号ＤＴ）の極性は、出力信号（データ信号ＤＴ１）の極性と同じである。可変遅延回路２０の遅延量ｄは、遅延回路２１の遅延量と、インバータ２２の遅延量との和に対応している。この遅延量ｄは、後述するように、クロック信号ＣＫ（後述）の立ち下がりタイミングがデータ信号ＤＴ１の遷移タイミングと一致するように、制御回路４０により制御信号ＣＴＬＰを用いて制御されるようになっている。
【００２０】
発振回路３０は、制御信号ＣＴＬＦに応じた周波数を有するクロック信号ＣＫを生成するものである。また、発振回路３０は、データ信号ＤＴに基づいて、そのクロック信号ＣＫの位相を変化させる機能をも有している。
【００２１】
図４は、発振回路３０の一構成例を表すものである。発振回路３０は、エッジ検出回路３７と、遅延回路３１〜３５と、論理積回路３６とを有している。なお、この例では、５つの遅延回路３１〜３５を用いたが、これに限定されるものではなく、４つ以下の遅延回路を用いてもよいし、６つ以上の遅延回路を用いてもよい。
【００２２】
エッジ検出回路３７は、データ信号ＤＴの立ち上がりエッジおよび立ち下がりエッジを検出して、信号Ｅ１を生成するものである。具体的には、エッジ検出回路３７は、データ信号ＤＴが遷移しない場合には信号Ｅ１を高レベルにし、データ信号ＤＴが遷移した場合にはデータ信号ＤＴのビット長（ユニットインターバルＵＩ）の半分程度の長さの期間ＰＧにおいて信号Ｅ１を低レベルにするようになっている。
【００２３】
遅延回路３１〜３５は、入力された信号を、制御信号ＣＴＬＦに応じた遅延量だけ遅延させるとともに反転させて出力するものである。遅延回路３１〜３５は、例えば、図２に示した遅延回路２１と同様の構成を有するものである。遅延回路３１〜３５は、この順で直列接続されている。初段の遅延回路３１の入力端子は、論理積回路３６の出力端子に接続されている。そして、最終段の遅延回路３５の出力端子は、論理積回路３６の第１の入力端子に接続されている。
【００２４】
論理積回路３６は、第１の入力端子に供給された信号および第２の入力端子に供給された信号の論理積（ＡＮＤ）を求めて、その結果をクロック信号ＣＫとして出力するものである。論理積回路３６の第１の入力端子は遅延回路３５の出力端子に接続され、第２の入力端子はエッジ検出回路３７の出力端子に接続されて信号Ｅ１が供給され、出力端子は遅延回路３１の入力端子に接続されている。なお、論理積回路３６は、遅延回路３１〜３５と同様に、論理積を求める機能に加え、さらに制御信号ＣＴＬＦに応じて遅延量を設定する機能をも有していてもよい。
【００２５】
この構成により、発振回路３０では、データ信号ＤＴが遷移しない場合には、信号Ｅ１が高レベルを維持するため、遅延回路３１〜３５および論理積回路３６からなるループがいわゆるリングオシレータを構成し、制御信号ＣＴＬＦに応じた周波数を有するクロック信号ＣＫを生成する。具体的には、例えば、遅延回路３１〜３５のそれぞれの遅延量が大きい場合には、ループにおける遅延量が大きくなるため、クロック信号ＣＫの周波数が低くなる。また、例えば、遅延回路３１〜３５のそれぞれの遅延量が小さい場合には、ループにおける遅延量が小さくなるため、クロック信号ＣＫの周波数が高くなる。クロック信号ＣＫの周波数は、後述するように、データ信号ＤＴのビットレートと、クロック信号ＣＫの周波数が一致するように、制御回路４０により制御信号ＣＴＬＦを用いて制御されるようになっている。
【００２６】
また、発振回路３０では、データ信号ＤＴが遷移すると、その遷移に応じてクロック信号ＣＫの位相が変化する。すなわち、データ信号ＤＴが遷移すると、信号Ｅ１が、その遷移に応じて所定期間低レベルになるため、論理積回路３６は、出力信号（クロック信号ＣＫ）を低レベルにする。言い換えれば、発振回路３０は、データ信号ＤＴの遷移に応じて、クロック信号ＣＫの位相を補正する。そして、この遷移以降、発振回路３０のループはリングオシレータとして機能する。このようにして、発振回路３０は、データ信号ＤＴに基づいて、クロック信号ＣＫの位相を変化させるようになっている。
【００２７】
図５は、可変遅延回路２０および発振回路３０の一動作例を表すものであり、（Ａ）はデータ信号ＤＴの波形を示し、（Ｂ）は信号Ｅ１の波形を示し、（Ｃ）はデータ信号ＤＴ１の波形を示し、（Ｄ）はクロック信号ＣＫの波形を示す。
【００２８】
この例では、まず、発振回路３０のエッジ検出回路３７は、タイミングｔ１１におけるデータ信号ＤＴの立ち上がりエッジを検出し、そのタイミングｔ１１から回路遅延分だけ遅れたタイミングｔ１２から始まる期間ＰＧにおいて、信号Ｅ１を低レベルにする（図５（Ｂ））。論理積回路３６は、タイミングｔ１２において信号Ｅ１が低レベルになることに応じて、そのタイミングｔ１２から回路遅延分だけ遅れたタイミングｔ１３から始まる所定期間において、クロック信号ＣＫを低レベルにする。同様に、エッジ検出回路３７は、例えば、タイミングｔ１４におけるデータ信号ＤＴの立ち下がりエッジを検出し、そのタイミングｔ１４から回路遅延分だけ遅れたタイミングｔ１５から始まる期間ＰＧにおいて、信号Ｅ１を低レベルにする。論理積回路３６は、タイミングｔ１５において信号Ｅ１が低レベルになることに応じて、そのタイミングｔ１５から回路遅延分だけ遅れたタイミングｔ１６から始まる所定期間において、クロック信号ＣＫを低レベルにする。
【００２９】
また、可変遅延回路２０は、タイミングｔ１１において立ち上がり、タイミングｔ１４において立ち下がるデータ信号ＤＴを遅延させ、タイミングｔ１３において立ち上がり、タイミングｔ１６において立ち下がるデータ信号ＤＴ１を生成する。その結果、受信装置１では、図５に示したように、クロック信号ＣＫの立ち下がりタイミングが、データ信号ＤＴ１の遷移タイミングとほぼ一致する。このように、受信装置１では、クロック信号ＣＫの立ち下がりタイミングがデータ信号ＤＴ１の遷移タイミングと一致するように、可変遅延回路２０の遅延量が制御されるようになっている。
【００３０】
フリップフロップ回路（Ｆ／Ｆ）１１は、この例では、クロック信号ＣＫの立ち上がりタイミングでデータ信号ＤＴ１をサンプリングすることにより、データ信号ＤＴ２を生成するものである。図５（Ｃ），（Ｄ）に示したように、クロック信号ＣＫの立ち上がりタイミングは、データ信号ＤＴ１におけるユニットインターバルＵＩの中心付近になる。すなわち、フリップフロップ回路１１は、いわゆる識別回路（Decision Circuit）として機能するものである。そして、フリップフロップ回路１１は、生成したデータ信号ＤＴ２を、制御回路４０に供給するとともに、出力端子を介して受信装置１の後段の回路に供給するようになっている。
【００３１】
フリップフロップ回路（Ｆ／Ｆ）１２は、この例では、クロック信号ＣＫの立ち下がりタイミングでデータ信号ＤＴ１をサンプリングすることにより、信号Ｄ１を生成するものである。そして、フリップフロップ回路１２は、この信号Ｄ１を制御回路４０に供給するようになっている。
【００３２】
なお、この例では、フリップフロップ回路１１が、クロック信号ＣＫの立ち上がりタイミングでデータ信号ＤＴ１をサンプリングし、フリップフロップ回路１２が、クロック信号ＣＫの立ち下がりタイミングでデータ信号ＤＴ１をサンプリングするようにしたが、これに限定されるものではない。これに代えて、フリップフロップ回路１１が、クロック信号ＣＫの立ち下がりタイミングでデータ信号ＤＴ１をサンプリングし、フリップフロップ回路１２が、クロック信号ＣＫの立ち上がりタイミングでデータ信号ＤＴ１をサンプリングしてもよい。
【００３３】
図６，７は、フリップフロップ回路１１，１２の動作を表すものであり、図６は、クロック信号ＣＫの位相が進んでいる場合を示し、図７は、クロック信号ＣＫの位相が遅れている場合を示す。図６，７において、（Ａ）はデータ信号ＤＴ１の波形を示し、（Ｂ）はクロック信号ＣＫの波形を示し、（Ｃ）はデータ信号ＤＴ２の波形を示し、（Ｄ）は信号Ｄ１の波形を示す。
【００３４】
この例では、受信装置１には、データＱn，Ｑn+1を含むデータ信号ＤＴ１が供給される。フリップフロップ回路１１は、クロック信号ＣＫが立ち上がるタイミングにおいてデータ信号ＤＴ１をサンプリングすることによりデータ信号ＤＴ２を生成する。よって、図６，７に示したように、データ信号ＤＴ２には、データＱn，Ｑn+1が現れる。また、フリップフロップ回路１２は、クロック信号ＣＫが立ち下がるタイミングにおいてデータ信号ＤＴ１をサンプリングすることにより信号Ｄ１を生成する。
【００３５】
クロック信号ＣＫの位相が進んでいる場合（図６）には、クロック信号ＣＫの立ち下がりタイミング（例えばタイミングｔ２２）はデータ信号ＤＴ１の遷移タイミング（例えばタイミングｔ２３）よりも前になる。よって、信号Ｄ１には、この遷移タイミングよりも前のデータ信号ＤＴ１（この例ではデータＱn）が現れる。このタイミングｔ２２〜ｔ２５の期間における信号Ｄ１（データＱn）は、タイミングｔ２１〜ｔ２４の期間におけるデータ信号ＤＴ２（データＱn）と等しいものである。
【００３６】
一方、クロック信号ＣＫの位相が遅れている場合（図７）には、クロック信号ＣＫの立ち下がりタイミング（例えばタイミングｔ３３）がデータ信号ＤＴ１の遷移タイミング（例えばタイミングｔ３２）よりも後になる。よって、信号Ｄ１には、この遷移タイミングよりも後のデータ信号ＤＴ１（この例ではデータＱn+1）が現れる。このタイミングｔ３３〜ｔ３５の期間における信号Ｄ１（データＱn+1）は、タイミングｔ３４〜ｔ３６の期間におけるデータ信号ＤＴ２（データＱn+1）と等しいものである。
【００３７】
このようにして、フリップフロップ回路１１，１２は、データ信号ＤＴ１をサンプリングしてデータ信号ＤＴ２および信号Ｄ１をそれぞれ生成する。そして、次に説明する制御回路４０が、データ信号ＤＴ１と信号Ｄ１とを比較することにより、制御信号ＣＴＬＰ，ＣＴＬＦを生成するようになっている。
【００３８】
制御回路４０は、データ信号ＤＴ２、信号Ｄ１、およびクロック信号ＣＫに基づいて、制御信号ＣＴＬＰ，ＣＴＬＦを生成するものである。
【００３９】
図８は、制御回路４０の一構成例を表すものである。制御回路４０は、エッジ検出回路４１と、位相比較回路４２と、位相判定回路４３と、周波数判定回路４４と、積分回路４５，４６とを有している。
【００４０】
エッジ検出回路４１は、データ信号ＤＴ２およびクロック信号ＣＫに基づいて、データ信号ＤＴ２における立ち上がりエッジおよび立ち下がりエッジを検出するものである。そして、エッジ検出回路４１は、エッジを検出した場合にイネーブルになるエッジ検出信号ＳＥを生成するようになっている。
【００４１】
位相比較回路４２は、データ信号ＤＴ２、信号Ｄ１、およびクロック信号ＣＫに基づいて、クロック信号ＣＫの位相が進んでいるのかもしくは遅れているのかを判断し、その結果に基づいて位相比較信号ＳＰを生成するものである。具体的には、位相比較回路４２は、図６，７に示したように、データ信号ＤＴ２および信号Ｄ１のデータを比較することにより、クロック信号ＣＫの位相が進んでいるのかもしくは遅れているのかを判断する。そして、位相比較回路４２は、図６に示したように、クロック信号ＣＫの位相が進んでいると判断した場合には、位相比較信号ＳＰを“１”にする。また、位相比較回路４２は、図７に示したように、クロック信号ＣＫの位相が遅れていると判断した場合には、位相比較信号ＳＰを“０”にするようになっている。
【００４２】
位相判定回路４３は、エッジ検出信号ＳＥ、位相比較信号ＳＰ、およびクロック信号ＣＫに基づいて信号ＳＩＧＰを生成するものである。具体的には、位相判定回路４３は、クロック信号ＣＫの位相が進んでいるので遅らせるべきと判断した場合には、信号ＳＩＧＰを“＋１”にし、クロック信号ＣＫの位相が遅れているので進めるべきと判定した場合には、信号ＳＩＧＰを“−１”にする。また、位相判定回路４３は、クロック信号ＣＫの位相を維持すべきと判定した場合には、信号ＳＩＧＰを“０”にするようになっている。
【００４３】
積分回路４５は、いわゆるループフィルタとして機能するものであり、信号ＳＩＧＰの値を積分するものである。そして、積分回路４５は、この積分値に基づいて制御信号ＣＴＬＰを生成し、この制御信号ＣＴＬＰを可変遅延回路２０に供給するようになっている。
【００４４】
周波数判定回路４４は、エッジ検出信号ＳＥ、位相比較信号ＳＰ、およびクロック信号ＣＫに基づいて信号ＳＩＧＦを生成するものである。具体的には、周波数判定回路４４は、クロック信号ＣＫの周波数が高いので低くすべきと判定した場合には、信号ＳＩＧＦを“＋１”にし、クロック信号ＣＫの周波数が低いので高くすべきと判定した場合には、信号ＳＩＧＦを“−１”にする。また、周波数判定回路４４は、クロック信号ＣＫの周波数を維持すべきと判定した場合には、信号ＳＩＧＦを“０”にするようになっている。
【００４５】
積分回路４６は、いわゆるループフィルタとして機能するものであり、信号ＳＩＧＦの値を積分するものである。そして、積分回路４６は、この積分値に基づいて制御信号ＣＴＬＦを生成し、この制御信号ＣＴＬＦを発振回路３０に供給するようになっている。
【００４６】
ここで、エッジ検出回路３７は、本開示における「遷移検出部」の一具体例に対応する。遅延回路３１〜３５および論理積回路３６は、本開示における「発振部」の一具体例に対応する。可変遅延回路２０は、本開示における「遅延部」の一具体例に対応する。フリップフロップ回路１１は、本開示における「第１のサンプリング部」の一具体例に対応する。フリップフロップ回路１２および制御回路４０は、本開示における「制御部」の一具体例に対応する。フリップフロップ回路１２は、本開示における「第２のサンプリング部」の一具体例に対応する。制御回路４０は、本開示における「信号生成部」の一具体例に対応する。データ信号ＤＴは、本開示における「入力データ信号」の一具体例に対応する。データ信号ＤＴ２は、本開示における「出力データ信号」の一具体例に対応する。制御信号ＣＴＬＦは、本開示における「第１の制御信号」の一具体例に対応する。制御信号ＣＴＬＰは、本開示における「第２の制御信号」の一具体例に対応する。
【００４７】
［動作および作用］
続いて、本実施の形態の受信装置１の動作および作用について説明する。
【００４８】
（全体動作概要）
まず、図１等を参照して、受信装置１の全体動作概要を説明する。可変遅延回路２０は、データ信号ＤＴを、制御信号ＣＴＬＰに応じた遅延量だけ遅延させ、データ信号ＤＴ１として出力する。発振回路３０は、制御信号ＣＴＬＦに応じた周波数を有するクロック信号ＣＫを生成するとともに、データ信号ＤＴに基づいて、そのクロック信号ＣＫの位相を変化させる。フリップフロップ回路１１は、クロック信号ＣＫの立ち上がりタイミングでデータ信号ＤＴ１をサンプリングすることにより、データ信号ＤＴ２を生成する。フリップフロップ回路１２は、クロック信号ＣＫの立ち下がりタイミングでデータ信号ＤＴ１をサンプリングすることにより、信号Ｄ１を生成する。制御回路４０は、データ信号ＤＴ２、信号Ｄ１、およびクロック信号ＣＫに基づいて、制御信号ＣＴＬＰ，ＣＴＬＦを生成する。
【００４９】
（詳細動作）
図９は、受信装置１の一動作例を表すものであり、（Ａ）はデータ信号ＤＴ１の波形を示し、（Ｂ）はクロック信号ＣＫの波形を示し、（Ｃ）はデータ信号ＤＴ２の波形を示し、（Ｄ）は信号Ｄ１の波形を示し、（Ｅ）はエッジ検出信号ＳＥの波形を示し、（Ｆ）は位相比較信号ＳＰの波形を示し、（Ｇ）は信号ＳＩＧＰを示し、（Ｈ）は信号ＳＩＧＦを示す。図９（Ｃ）〜（Ｆ）において、波形に加え、説明の便宜上“１”，“０”をも示している。“１”はその信号が高レベルであることを示し、“０”はその信号が低レベルであることを示す。また、図９（Ｅ）には、トグル数ＮＴ（後述）をも示している。
【００５０】
フリップフロップ回路１１は、クロック信号ＣＫの立ち上がりタイミングでデータ信号ＤＴ１をサンプリングすることにより、データ信号ＤＴ２を生成する（図９（Ｃ））。また、フリップフロップ回路１２は、クロック信号ＣＫの立ち下がりタイミングでデータ信号ＤＴ１をサンプリングすることにより、信号Ｄ１を生成する（図９（Ｄ））。
【００５１】
制御回路４０のエッジ検出回路４１は、データ信号ＤＴ２における立ち上がりエッジおよび立ち下がりエッジを検出することにより、エッジ検出信号ＳＥを生成する（図９（Ｅ））。具体的には、例えば、データ信号ＤＴ２は、タイミングｔ４２において遷移するため、エッジ検出回路４１は、タイミングｔ４２〜ｔ４３の期間において、エッジ検出信号ＳＥを高レベル（イネーブル）にする。タイミングｔ４３〜ｔ４７の期間についても同様である。また、例えば、データ信号ＤＴ２は、タイミングｔ４７の前後で遷移しないため、エッジ検出回路４１は、タイミングｔ４７〜ｔ４８の期間において、エッジ検出信号ＳＥを低レベルにする。また、例えば、データ信号ＤＴ２は、タイミングｔ４８において遷移するため、エッジ検出回路４１は、タイミングｔ４８〜ｔ４９の期間において、エッジ検出信号ＳＥを高レベル（イネーブル）にする。タイミングｔ４９〜ｔ５１の期間についても同様である。
【００５２】
位相比較回路４２は、データ信号ＤＴ２および信号Ｄ１を比較することにより、位相比較信号ＳＰを生成する（図９（Ｆ））。具体的には、タイミングｔ４２における信号Ｄ１（“０”）は、タイミングｔ４２〜ｔ４３の期間におけるデータ信号ＤＴ２（“０”）と等しいため、位相比較回路４２は、図７の場合と同様に、クロック信号ＣＫの位相が遅れていると判断し、タイミングｔ４２〜ｔ４３の期間における位相比較信号ＳＰを“０”にする。また、例えば、タイミングｔ４３における信号Ｄ１（“０”）は、タイミングｔ４２〜ｔ４３の期間におけるデータ信号ＤＴ２（“０”）と等しいため、位相比較回路４２は、図６の場合と同様に、クロック信号ＣＫの位相が進んでいると判断し、タイミングｔ４３〜ｔ４４における位相比較信号ＳＰを“１”にする。タイミングｔ４４〜ｔ４７の期間についても同様である。また、例えば、タイミングｔ４８における信号Ｄ１（“１”）は、タイミングｔ４８〜ｔ４９の期間におけるデータ信号ＤＴ２（“１”）と等しいため、位相比較回路４２は、図７の場合と同様に、クロック信号ＣＫの位相が遅れていると判断し、タイミングｔ４８〜ｔ４９における位相比較信号ＳＰを“０”にする。タイミングｔ４９〜ｔ５１の期間についても同様である。
【００５３】
なお、タイミングｔ４７における信号Ｄ１（“０”）は、タイミングｔ４６〜ｔ４７の期間におけるデータ信号ＤＴ２（“０”）およびタイミングｔ４７〜ｔ４８の期間におけるデータ信号ＤＴ２（“０”）の両方と等しいため、この例では、位相比較回路４２は、タイミングｔ４７〜ｔ４８の期間における位相比較信号ＳＰを“０”にしている。
【００５４】
位相判定回路４３は、エッジ検出信号ＳＥおよび位相比較信号ＳＰに基づいて信号ＳＩＧＰを生成する（図９（Ｇ））。具体的には、位相判定回路４３は、まず、エッジ検出信号ＳＥが続けてイネーブルになるユニットインターバルＵＩの数をカウントすることにより、データ信号ＤＴ２がユニットインターバルＵＩ単位で交互にトグルする場合におけるトグル数ＮＴを取得する（図９（Ｅ））。位相判定回路４３は、このトグル数ＮＴが所定数（この例では４）未満である場合には、信号ＳＩＧＰを“０”にする。また、位相判定回路４３は、このトグル数ＮＴが所定数（この例では４）以上になった場合には、位相比較信号ＳＰに基づいて信号ＳＩＧＰを生成する。このとき、位相判定回路４３は、位相比較信号ＳＰが“１”である場合には信号ＳＩＧＰを“＋１”にし、位相比較信号ＳＰが“０”である場合には信号ＳＩＧＰを“−１”にする。また、位相判定回路４３は、エッジ検出信号ＳＥが“０”である場合には、信号ＳＩＧＰを“０”にする。すなわち、位相判定回路４３は、データ信号ＤＴ２が遷移しない場合には、信号ＳＩＧＰを“０”にする。
【００５５】
この例では、タイミングｔ４５〜ｔ４７の期間において、トグル数ＮＴは“４”以上になる。よって、位相判定回路４３は、このタイミングｔ４５〜ｔ４７の期間における位相比較信号ＳＰ（“１”）に基づいて、信号ＳＩＧＰを“＋１”にする。また、位相判定回路４３は、その他の期間において、信号ＳＩＧＰを“０”にする。
【００５６】
積分回路４５は、この信号ＳＩＧＰを積分することにより、制御信号ＣＴＬＰを生成する。そして、可変遅延回路２０が、この制御信号ＣＴＬＰに基づいて、遅延量を変化させる。このようにして、受信装置１では、クロック信号ＣＫの立ち下がりタイミングがデータ信号ＤＴ１の遷移タイミングと一致するように、可変遅延回路２０における遅延量が負帰還制御される。
【００５７】
周波数判定回路４４は、エッジ検出信号ＳＥおよび位相比較信号ＳＰに基づいて信号ＳＩＧＦを生成する（図９（Ｈ））。具体的には、周波数判定回路４４は、まず、位相判定回路４３と同様にトグル数ＮＴを取得する。そして、周波数判定回路４４は、このトグル数ＮＴが所定数（この例では４）以上である場合には、信号ＳＩＧＦを“０”にし、このトグル数ＮＴが所定数未満である場合に、エッジ検出信号ＳＥおよび位相比較信号ＳＰに基づいて信号ＳＩＧＦを生成する。このとき、周波数判定回路４４は、エッジ検出信号ＳＥが“０”である場合には信号ＳＩＧＦを“０”にする。すなわち、周波数判定回路４４は、データ信号ＤＴ２が遷移しない場合には、信号ＳＩＧＦを“０”にする。また、周波数判定回路４４は、エッジ検出信号ＳＥが“１”である場合において、位相比較信号ＳＰが“１”であるときは信号ＳＩＧＦを“＋１”にし、位相比較信号ＳＰが“０”であるときは信号ＳＩＧＦを“−１”にする。
【００５８】
この例では、タイミングｔ４１〜ｔ４５の期間では、トグル数ＮＴは“４”未満である。このうち、タイミングｔ４１〜ｔ４２の期間では、エッジ検出信号ＳＥが“０”であるため、周波数判定回路４４は、信号ＳＩＧＦを“０”にする。また、タイミングｔ４２〜ｔ４３の期間では、エッジ検出信号ＳＥが“１”であり位相比較信号ＳＰが“０”であるため、周波数判定回路４４は、信号ＳＩＧＦを“−１”にする。また、タイミングｔ４３〜ｔ４５の期間では、エッジ検出信号ＳＥが“１”であり位相比較信号ＳＰが“１”であるため、周波数判定回路４４は、信号ＳＩＧＦを“＋１”にする。
【００５９】
また、タイミングｔ４５〜ｔ４７の期間では、トグル数ＮＴが“４”以上であるため、周波数判定回路４４は、信号ＳＩＧＦを“０”にする。
【００６０】
また、タイミングｔ４７〜ｔ５１の期間では、トグル数ＮＴは“４”未満である。このうち、タイミングｔ４７〜ｔ４８の期間では、エッジ検出信号ＳＥが“０”であるため、周波数判定回路４４は、信号ＳＩＧＦを“０”にする。また、タイミングｔ４８〜ｔ５０の期間では、エッジ検出信号ＳＥが“１”であり位相比較信号ＳＰが“０”であるため、周波数判定回路４４は、信号ＳＩＧＦを“−１”にする。
【００６１】
積分回路４６は、この信号ＳＩＧＦを積分することにより、制御信号ＣＴＬＦを生成する。そして、発振回路３０が、この制御信号ＣＴＬＦに基づいて、クロック信号ＣＫの周波数を変化させる。このようにして、受信装置１では、クロック信号ＣＫの周波数がデータ信号ＤＴのビットレートと一致するように、クロック信号ＣＫの周波数が負帰還制御される。
【００６２】
このように、受信装置１では、データ信号ＤＴ２および信号Ｄ１に基づいて、クロック信号ＣＫの周波数を制御するようにしたので、例えば、特許文献１に開示された回路とは異なり、リファレンスクロック信号を用いずにクロック信号の周波数を制御することができる。これにより、例えば、リファレンスクロック信号を生成する回路を省くことができるなど、受信装置１を含むシステム全体の構成をシンプルにすることができる。
【００６３】
また、受信装置１では、可変遅延回路２０を設け、制御回路４０が可変遅延回路２０における遅延量を制御するようにしたので、フリップフロップ回路１１に入力されるデータ信号ＤＴ１の遷移タイミングと、フリップフロップ回路１１に入力されるクロック信号ＣＫの立ち下がりタイミングと一致させることができる。すなわち、仮に可変遅延回路２０を設けない場合には、データ信号ＤＴ１の遷移タイミングがクロック信号ＣＫの立ち下がりタイミングと一致しないおそれがある。また、例えば、特許文献３に開示された回路のように、レプリカ回路を挿入してタイミング調整を行った場合でも、タイミングがずれてしまうおそれがある。このような場合には、クロック信号ＣＫの周波数がデータ信号ＤＴのビットレートとほぼ一致していたとしても、制御回路４０は、周波数がずれていると判断し、周波数を制御してしまい、誤動作が生じてしまう。一方、受信装置１では、可変遅延回路２０を設け、データ信号ＤＴ２および信号Ｄ１に基づいて、制御回路４０が可変遅延回路２０における遅延量を制御するようにした。これにより、受信装置１では、位相比較回路４２における位相比較結果に基づいて、遅延量を所望の量に調整することができるため、このような誤動作が生じるおそれを低減することができる。その結果、受信データにおける誤り率を下げることができ、通信品質を高めることができる。
【００６４】
また、受信装置１では、トグル数ＮＴが所定数以上である場合に、位相判定回路４３が位相比較信号ＳＰに基づいて信号ＳＩＧＰを生成するようにしたので、可変遅延回路２０における遅延量を効果的に制御することができる。すなわち、まず、トグル数ＮＴが所定数以上である場合には、データ信号ＤＴは、この所定数に対応する期間において、ユニットインターバルＵＩ単位で交互にトグルする。このような場合には、発振回路３０は、ユニットインターバルＵＩのそれぞれにおいて、データ信号ＤＴに基づいてクロック信号ＣＫの位相を補正する。つまり、クロック信号ＣＫの位相は、データ信号ＤＴによって十分に補正される。よって、このような場合には、クロック信号ＣＫの周波数が位相比較信号ＳＰに与える影響が小さくなり、その結果、可変遅延回路２０における遅延量のずれが位相比較信号ＳＰに反映される。具体的には、例えば、可変遅延回路２０における遅延量が小さい場合には、データ信号ＤＴ１の位相が進むため、相対的にクロック信号ＣＫの位相が遅れ、位相比較信号ＳＰが“０”になる。また、例えば、可変遅延回路２０における遅延量が大きい場合には、データ信号ＤＴ１の位相が遅れるため、相対的にクロック信号ＣＫの位相が進み、位相比較信号ＳＰが“１”になる。受信装置１では、トグル数ＮＴが所定数以上である場合に、位相判定回路４３が、位相比較信号ＳＰに基づいて信号ＳＩＧＰを生成するようにした。これにより、受信装置１では、可変遅延回路２０における遅延量を効果的に制御することができる。
【００６５】
また、受信装置１では、トグル数ＮＴが所定数未満である場合に、周波数判定回路４４が位相比較信号ＳＰに基づいて信号ＳＩＧＦを生成するようにしたので、クロック信号ＣＫの周波数を効果的に制御することができる。すなわち、上述したように、受信装置１では、データ信号ＤＴがユニットインターバルＵＩ単位で交互にトグルする場合には、発振回路３０は、ユニットインターバルＵＩのそれぞれにおいて、データ信号ＤＴに基づいてクロック信号ＣＫの位相を補正する。すなわち、クロック信号ＣＫは、その制御信号ＣＴＬＦによる周波数の設定とは関係なく、データ信号ＤＴの遷移に応じてトグルしてしまう。よって、周波数判定回路４４が、仮にこのようなクロック信号ＣＫに基づいて動作する場合には、例えばクロック信号ＣＫの周波数とデータ信号ＤＴのビットレートとがずれている場合でも、これらが一致していると判断してしまうため、クロック信号ＣＫの周波数を効果的に制御することができないおそれがある。一方、受信装置１では、周波数判定回路４４が、トグル数ＮＴが所定数未満である場合に、周波数判定回路４４が位相比較信号ＳＰに基づいて信号ＳＩＧＦを生成するようにしたので、このように誤った判断をすることがないため、クロック信号ＣＫの周波数を効果的に制御することができる。
【００６６】
［効果］
以上のように本実施の形態では、可変遅延回路を設け、制御回路が可変遅延回路における遅延量を制御するようにしたので、フリップフロップ回路に入力されるデータ信号の遷移タイミングと、フリップフロップ回路に入力されるクロック信号の立ち下がりタイミングと一致させることができる。その結果、誤動作が生じるおそれを低減することができ、受信データにおける誤り率を下げることができ、通信品質を高めることができる。
【００６７】
また、本実施の形態では、トグル数が所定数以上である場合に、位相判定回路が位相比較信号に基づいて信号ＳＩＧＰを生成するようにしたので、可変遅延回路における遅延量を効果的に制御することができ、その結果、通信品質を高めることができる。
【００６８】
また、本実施の形態では、トグル数が所定数未満である場合に、周波数判定回路が位相比較信号に基づいて信号ＳＩＧＦを生成するようにしたので、クロック信号ＣＫの周波数を効果的に制御することができ、その結果、通信品質を高めることができる。
【００６９】
［変形例１−１］
上記実施の形態では、周波数判定回路４４は、トグル数ＮＴに基づいて信号ＳＩＧＦを生成したが、これに限定されるものではなく、これに代えて、例えば、図１０に示す受信装置１Ａのように、トグル数ＮＴを用いずに信号ＳＩＧＦを生成してもよい。受信装置１Ａに係る周波数判定回路４４Ａは、エッジ検出信号ＳＥおよび位相比較信号ＳＰに基づいて信号ＳＩＧＦを生成する（図１０（Ｈ））。具体的には、周波数判定回路４４Ａは、エッジ検出信号ＳＥが“０”である場合には信号ＳＩＧＦを“０”にする。また、周波数判定回路４４Ａは、エッジ検出信号ＳＥが“１”である場合において、位相比較信号ＳＰが“１”であるときは信号ＳＩＧＦを“＋１”にし、位相比較信号ＳＰが“０”であるときは信号ＳＩＧＦを“−１”にする。このように構成しても、受信装置１Ａでは、通信品質を高めることができる。
【００７０】
［変形例１−２］
上記実施の形態では、位相判定回路４３および周波数判定回路４４は、トグル数ＮＴに基づいて信号ＳＩＧＰ，ＳＩＧＦを生成したが、これに限定されるものではなく、これに代えて、例えば、データ信号ＤＴ２において同一符号が連続する場合における符号数ＮＣに基づいて信号ＳＩＧＰ，ＳＩＧＦを生成してもよい。以下に、本変形例について詳細に説明する。
【００７１】
図１１は、本変形例に係る受信装置１Ｂの一動作例を表すものであり、（Ａ）はデータ信号ＤＴ１の波形を示し、（Ｂ）はクロック信号ＣＫの波形を示し、（Ｃ）はデータ信号ＤＴ２の波形を示し、（Ｄ）は信号Ｄ１の波形を示し、（Ｅ）はエッジ検出信号ＳＥの波形を示し、（Ｆ）は位相比較信号ＳＰの波形を示し、（Ｇ）は信号ＳＩＧＰを示し、（Ｈ）は信号ＳＩＧＦを示す。図１１（Ｅ）には、符号数ＮＣをも示している。
【００７２】
受信装置１Ｂに係る周波数判定回路４４Ｂは、エッジ検出信号ＳＥおよび位相比較信号ＳＰに基づいて信号ＳＩＧＦを生成する（図１１（Ｈ））。具体的には、周波数判定回路４４Ｂは、まず、エッジ検出信号ＳＥが続けて“０”になるユニットインターバルＵＩの数をカウントすることにより、データ信号ＤＴ２において同一符号が連続する場合における符号数ＮＣを取得する（図１１（Ｅ））。そして、周波数判定回路４４Ｂは、この符号数ＮＣが所定数（この例では４）以上である場合には、その後にエッジ検出信号ＳＥが最初に“１”になったときの信号ＳＩＧＦを、位相比較信号ＳＰに基づいて生成する。このとき、周波数判定回路４４Ｂは、位相比較信号ＳＰが“１”である場合には信号ＳＩＧＦを“＋１”にし、位相比較信号ＳＰが“０”である場合には信号ＳＩＧＦを“−１”にする。また、周波数判定回路４４Ｂは、これ以外の場合には、信号ＳＩＧＦを“０”にする。
【００７３】
この例では、タイミングｔ５８〜ｔ５９の期間では、エッジ検出信号ＳＥが“１”であり、一つ前の符号数ＮＣが“４”以上であり、位相比較信号ＳＰが“０”であるため、周波数判定回路４４Ｂは、信号ＳＩＧＦを“−１”にする。また、周波数判定回路４４Ｂは、その他の期間において、信号ＳＩＧＦを“０”にする。
【００７４】
受信装置１Ｂに係る位相判定回路４３Ｂは、エッジ検出信号ＳＥおよび位相比較信号ＳＰに基づいて信号ＳＩＧＰを生成する（図１１（Ｇ））。具体的には、位相判定回路４３Ｂは、まず、周波数判定回路４４Ｂと同様に符号数ＮＣを取得する（図１１（Ｅ））。位相判定回路４３Ｂは、この符号数ＮＣが所定数（この例では４）以上である場合には、その後にエッジ検出信号ＳＥが最初に“１”になったときの信号ＳＩＧＰを“０”にする。また、位相判定回路４３Ｂは、それ以外の場合において、エッジ検出信号ＳＥが“１”である場合には、位相比較信号ＳＰが“１”であるときは信号ＳＩＧＦを“＋１”にし、位相比較信号ＳＰが“０”であるときは信号ＳＩＧＦを“−１”にする。また、位相判定回路４３Ｂは、エッジ検出信号ＳＥが“０”である場合には、信号ＳＩＧＰを“０”にする。
【００７５】
この例では、タイミングｔ５１〜ｔ５２の期間では、エッジ検出信号ＳＥが“０”であるため、位相判定回路４３Ｂは、信号ＳＩＧＰを“０”にする。タイミングｔ５２〜ｔ５３の期間では、エッジ検出信号ＳＥが“１”であり、一つ前の符号数ＮＣが“４”未満であり、位相比較信号ＳＰが“０”であるため、位相判定回路４３Ｂは、信号ＳＩＧＰを“−１”にする。また、タイミングｔ５３〜ｔ５５の期間では、エッジ検出信号ＳＥが“１”であり、位相比較信号ＳＰが“１”であるため、位相判定回路４３Ｂは、信号ＳＩＧＰを“＋１”にする。また、タイミングｔ５５〜ｔ５８の期間では、エッジ検出信号ＳＥが“０”であるため、位相判定回路４３Ｂは、信号ＳＩＧＰを“０”にする。また、タイミングｔ５８〜ｔ５９の期間では、エッジ検出信号ＳＥが“１”であり、一つ前の符号数ＮＣが“４”以上であるため、位相判定回路４３Ｂは、信号ＳＩＧＰを“０”にする。また、タイミングｔ５９〜ｔ６１の期間では、エッジ検出信号ＳＥが“１”であり、位相比較信号ＳＰが“０”であるため、位相判定回路４３Ｂは、信号ＳＩＧＰを“−１”にする。
【００７６】
このように、受信装置１Ｂでは、周波数判定回路４４Ｂは、符号数ＮＣが所定数以上である場合に、その後にエッジ検出信号ＳＥが最初に“１”になったときの信号ＳＩＧＦを、位相比較信号ＳＰに基づいて生成したので、クロック信号ＣＫの周波数を効果的に制御することができる。すなわち、発振回路３０は、符号数ＮＣが所定数以上である場合には、その符号数ＮＣに応じた期間の間、クロック信号ＣＫの位相を補正しない。よって、その後にデータ信号ＤＴ２が最初に遷移する際、クロック信号ＣＫの周波数のずれが位相比較信号ＳＰに与える影響が大きくなり、一方、可変遅延回路２０における遅延量のずれが位相比較信号ＳＰに与える影響が小さくなる。具体的には、例えば、クロック信号ＣＫの周波数がデータ信号ＤＴのビットレートよりも高い場合には、クロック信号ＣＫの位相が進むため、位相比較信号ＳＰが“１”になる。また、例えば、クロック信号ＣＫの周波数がデータ信号ＤＴのビットレートよりも低い場合には、クロック信号ＣＫの位相が遅れるため、位相比較信号ＳＰが“０”になる。受信装置１Ｂでは、周波数判定回路４４Ｂは、符号数ＮＣが所定数以上である場合に、位相比較信号ＳＰに基づいて信号ＳＩＧＦを生成するようにしたので、クロック信号ＣＫの周波数を効果的に制御することができる。
【００７７】
以上では、位相判定回路４３Ｂは、符号数ＮＣに基づいて信号ＳＩＧＰを生成したが、これに限定されるものではなく、これに代えて、例えば、図１２に示す受信装置１Ｃのように、符号数ＮＣを用いずに信号ＳＩＧＰを生成してもよい。受信装置１Ｃに係る位相判定回路４４Ｃは、エッジ検出信号ＳＥおよび位相比較信号ＳＰに基づいて信号ＳＩＧＰを生成する（図１２（Ｇ））。具体的には、位相判定回路４３Ｃは、エッジ検出信号ＳＥが“０”である場合には信号ＳＩＧＰを“０”にする。また、位相判定回路４４Ｃは、エッジ検出信号ＳＥが“１”である場合において、位相比較信号ＳＰが“１”であるときは信号ＳＩＧＰを“＋１”にし、位相比較信号ＳＰが“０”であるときは信号ＳＩＧＰを“−１”にする。このように構成しても、受信装置１Ｃでは、通信品質を高めることができる。
【００７８】
［変形例１−３］
上記実施の形態では、論理積回路３６を用いて発振回路３０を構成したが、これに限定されるものではない。以下に、本変形例について、いくつか例を挙げて説明する。
【００７９】
図１３Ａは、本変形例に係る発振回路３０Ｄ１の一構成例を表すものである。発振回路３０Ｄ１は、４つの遅延回路３１〜３４と、反転論理積回路３６Ｄを有している。反転論理積回路３６Ｄは、第１の入力端子に供給された信号および第２の入力端子に供給された信号の反転論理積（ＮＡＮＤ）を求めて、その結果をクロック信号ＣＫとして出力するものである。反転論理積回路３６Ｄの第１の入力端子は遅延回路３４の出力端子に接続され、第２の入力端子はエッジ検出回路３７の出力端子に接続されて信号Ｅ１が供給され、出力端子は遅延回路３１の入力端子に接続されている。この発振回路３０Ｄ１では、データ信号ＤＴが遷移すると、信号Ｅ１が、その遷移に応じて所定期間低レベルになるため、反転論理積回路３６Ｄは、出力信号（クロック信号ＣＫ）を高レベルにする。このようにして、発振回路３０Ｄ１は、データ信号ＤＴに基づいて、クロック信号ＣＫの位相を変化させる。
【００８０】
図１３Ｂは、本変形例に係る他の発振回路３０Ｄ２の一構成例を表すものである。発振回路３０Ｄ２は、エッジ検出回路３７Ｄと、５つの遅延回路３１〜３５と、論理和回路３８を有している。エッジ検出回路３７Ｄは、データ信号ＤＴが遷移しない場合には信号Ｅ１を低レベルにし、データ信号ＤＴが遷移した場合にはデータ信号ＤＴのビット長（ユニットインターバルＵＩ）の半分程度の長さの期間ＰＧにおいて信号Ｅ１を高レベルにするものである。論理和回路３８は、第１の入力端子に供給された信号および第２の入力端子に供給された信号の論理和（ＯＲ）を求めて、その結果をクロック信号ＣＫとして出力するものである。論理和回路３８の第１の入力端子は遅延回路３５の出力端子に接続され、第２の入力端子はエッジ検出回路３７Ｄの出力端子に接続されて信号Ｅ１が供給され、出力端子は遅延回路３１の入力端子に接続されている。この発振回路３０Ｄ２では、データ信号ＤＴが遷移すると、信号Ｅ１が、その遷移に応じて所定期間高レベルになるため、論理和回路３８は、出力信号（クロック信号ＣＫ）を高レベルにする。このようにして、発振回路３０Ｄ２は、データ信号ＤＴに基づいて、クロック信号ＣＫの位相を変化させる。
【００８１】
図１３Ｃは、本変形例に係る他の発振回路３０Ｄ３の一構成例を表すものである。発振回路３０Ｄ３は、エッジ検出回路３７Ｄと、４つの遅延回路３１〜３４と、反転論理和回路３８Ｄを有している。反転論理和回路３８Ｄは、第１の入力端子に供給された信号および第２の入力端子に供給された信号の反転論理和（ＮＯＲ）を求めて、その結果をクロック信号ＣＫとして出力するものである。反転論理和回路３８Ｄの第１の入力端子は遅延回路３４の出力端子に接続され、第２の入力端子はエッジ検出回路３７Ｄの出力端子に接続されて信号Ｅ１が供給され、出力端子は遅延回路３１の入力端子に接続されている。この発振回路３０Ｄ３では、データ信号ＤＴが遷移すると、信号Ｅ１が、その遷移に応じて所定期間高レベルになるため、反転論理和回路３８Ｄは、出力信号（クロック信号ＣＫ）を低レベルにする。このようにして、発振回路３０Ｄ３は、データ信号ＤＴに基づいて、クロック信号ＣＫの位相を変化させる。
【００８２】
［変形例１−４］
上記実施の形態では、可変遅延回路２０をフリップフロップ回路１１，１２の前段に配置したが、これに限定されるものではない。これに代えて、例えば、図１４Ａに示す受信装置１Ｅ１のように、可変遅延回路２０を発振回路３０の前段に配置してもよい。また、例えば、図１４Ｂに示す受信装置１Ｅ２のように、可変遅延回路２０を発振回路３０の後段に配置し、可変遅延回路２０の出力信号（クロック信号ＣＫ）をフリップフロップ回路１１，１２および制御回路４０に供給するとともに、出力端子を介して受信装置１Ｅ２の後段の回路に供給するようにしてもよい。
【００８３】
また、上記実施の形態では、１つの可変遅延回路２０を設けたが、これに限定されるものではない。これに代えて、例えば、図１５Ａに示す受信装置１Ｆ１、図１５Ｂに示す受信装置１Ｆ２、図１５Ｃに示す受信装置１Ｆ３のように、複数の可変遅延回路を設けてもよい。
【００８４】
受信装置１Ｆ１は、図１５Ａに示したように、可変遅延回路２０Ａ，２０Ｂと、制御回路４０Ｆ１とを備えている。可変遅延回路２０Ａは、データ信号ＤＴを、制御信号ＣＴＬＰＡに応じた遅延量だけ遅延させ、そのデータ信号をフリップフロップ回路１１，１２に供給するものである。可変遅延回路２０Ｂは、データ信号ＤＴを、制御信号ＣＴＬＰＢに応じた遅延量だけ遅延させ、そのデータ信号を発振回路３０に供給するものである。制御回路４０Ｆ１は、データ信号ＤＴ２、信号Ｄ１、およびクロック信号ＣＫに基づいて、制御信号ＣＴＬＰＡ，ＣＴＬＰＢ，ＣＴＬＦを生成するものである。
【００８５】
受信装置１Ｆ２は、図１５Ｂに示したように、可変遅延回路２０Ａ，２０Ｃと、制御回路４０Ｆ２とを備えている。可変遅延回路２０Ｃは、発振回路３０の出力信号を、制御信号ＣＴＬＰＣに応じた遅延量だけ遅延させてクロック信号ＣＫとして出力するものである。制御回路４０Ｆ２は、データ信号ＤＴ２、信号Ｄ１、およびクロック信号ＣＫに基づいて、制御信号ＣＴＬＰＡ，ＣＴＬＰＣ，ＣＴＬＦを生成するものである。
【００８６】
受信装置１Ｆ３は、図１５Ｃに示したように、可変遅延回路２０Ａ１，２０Ａ２，２０Ｂと、制御回路４０Ｆ３とを備えている。可変遅延回路２０Ａ１は、データ信号ＤＴを、制御信号ＣＴＬＰＡ１に応じた遅延量だけ遅延させ、そのデータ信号をフリップフロップ回路１１に供給するものである。可変遅延回路２０Ａ２は、データ信号ＤＴを、制御信号ＣＴＬＰＡ２に応じた遅延量だけ遅延させ、そのデータ信号をフリップフロップ回路１２に供給するものである。制御回路４０Ｆ３は、データ信号ＤＴ２、信号Ｄ１、およびクロック信号ＣＫに基づいて、制御信号ＣＴＬＰＡ１，ＣＴＬＰＡ２，ＣＴＬＰＢ，ＣＴＬＦを生成するものである。
【００８７】
［変形例１−５］
上記実施の形態では、受信装置１を、クロック信号ＣＫの周波数がデータ信号ＤＴのビットレートとほぼ等しい、いわゆるフルレートアーキテクチャで構成したが、これに限定されるものではない。これに代えて、例えば、クロック信号の周波数がデータ信号ＤＴのビットレートの半分とほぼ等しい、いわゆるハーフレートアーキテクチャで構成してもよいし、クロック信号の周波数がデータ信号ＤＴのビットレートの１／４とほぼ等しい、いわゆるクォーターレートアーキテクチャで構成してもよい。以下に、ハーフレートアーキテクチャで構成した受信装置１Ｇを例に挙げて、本変形例について説明する。
【００８８】
図１６は、受信装置１Ｇの一構成例を表すものである。受信装置１Ｇは、発振回路３０Ｇと、フリップフロップ回路５１〜５４と、制御回路４０Ｇとを備えている。
【００８９】
発振回路３０Ｇは、制御信号ＣＴＬＦに応じた周波数を有する２つのクロック信号ＣＫＩ，ＣＫＱを生成するものである。クロック信号ＣＫＩ，ＣＫＱは、互いに位相が約９０度ずれた信号である。クロック信号ＣＫＩ，ＣＫＱの周波数は、データ信号ＤＴのビットレートの半分とほぼ等しいものである。
【００９０】
フリップフロップ回路５１は、クロック信号ＣＫＩの立ち上がりタイミングでデータ信号ＤＴ１をサンプリングすることにより、データ信号ＤＴ２１を生成するものである。フリップフロップ回路５２は、クロック信号ＣＫＩの立ち下がりタイミングでデータ信号ＤＴ１をサンプリングすることにより、データ信号ＤＴ２２を生成するものである。フリップフロップ回路５３は、クロック信号ＣＫＱの立ち上がりタイミングでデータ信号ＤＴ１をサンプリングすることにより、信号Ｄ１１を生成するものである。フリップフロップ回路５４は、クロック信号ＣＫＱの立ち下がりタイミングでデータ信号ＤＴ１をサンプリングすることにより、信号Ｄ１２を生成するものである。
【００９１】
図１７，１８は、フリップフロップ回路５１〜５４の動作を表すものであり、図１７は、クロック信号ＣＫＩ，ＣＫＱの位相が進んでいる場合を示し、図１８は、クロック信号ＣＫＩ，ＣＫＱの位相が遅れている場合を示す。すなわち、図１７は、上記実施の形態の場合における図６に対応するものであり、図１８は、上記実施の形態の場合における図７に対応するものである。図１７，１８において、（Ａ）はデータ信号ＤＴ１の波形を示し、（Ｂ）はクロック信号ＣＫＩの波形を示し、（Ｃ）はクロック信号ＣＫＱの波形を示し、（Ｄ）はデータ信号ＤＴ２１の波形を示し、（Ｅ）はデータ信号ＤＴ２２の波形を示し、（Ｆ）は信号Ｄ１１の波形を示し、（Ｇ）は信号Ｄ１２の波形を示す。フリップフロップ回路５１は、クロック信号ＣＫＩが立ち上がるタイミングにおいてデータ信号ＤＴ１をサンプリングすることによりデータ信号ＤＴ２１を生成し、フリップフロップ回路５２は、クロック信号ＣＫＩが立ち下がるタイミングにおいてデータ信号ＤＴ１をサンプリングすることによりデータ信号ＤＴ２２を生成する。よって、図１７，１８に示したように、データ信号ＤＴ２１にはデータＱnが現れ、データ信号ＤＴ２２にはデータＱn+1が現れる。また、フリップフロップ回路５３は、クロック信号ＣＫＱが立ち上がるタイミングにおいてデータ信号ＤＴ１をサンプリングすることにより信号Ｄ１１を生成し、フリップフロップ回路５４は、クロック信号ＣＫＱが立ち下がるタイミングにおいてデータ信号ＤＴ１をサンプリングすることにより信号Ｄ１２を生成する。よって、図１７，１８に示したように、クロック信号ＣＫＩ，ＣＫＱの位相の進みもしくは遅れに応じて、信号Ｄ１１，Ｄ１２には、データＱn，Ｑn+1が現れる。
【００９２】
制御回路４０Ｇは、データ信号ＤＴ２１，ＤＴ２２、信号Ｄ１１，Ｄ１２、およびクロック信号ＣＫＩに基づいて、制御信号ＣＴＬＰ，ＣＴＬＦを生成するものである。具体的には、制御回路４０Ｇは、上記実施の形態に係る制御回路４０と同様に、データ信号ＤＴ２１，ＤＴ２２および信号Ｄ１１，Ｄ１２を比較することにより、制御信号ＣＴＬＰ，ＣＴＬＦを生成するようになっている。
【００９３】
［変形例１−６］
上記実施の形態では、データ信号ＤＴに基づいてクロック信号ＣＫの周波数を制御したが、さらに、例えば、電源起動時等において、リファレンスクロック信号ＲＥＦＣＫに基づいて、クロック信号ＣＫの周波数を制御してもよい。以下に、本変形例に係る受信装置１Ｈについて詳細に説明する。
【００９４】
図１９は、本変形例に係る受信装置１Ｈの一構成例を表すものである。受信装置１Ｈは、制御回路４０Ｈを備えている。制御回路４０Ｈは、上記実施の形態に係る制御回路４０と同様に、データ信号ＤＴ２、信号Ｄ１、およびクロック信号ＣＫに基づいて、制御信号ＣＴＬＰ，ＣＴＬＦを生成するものである。また、制御回路４０Ｈは、例えば受信装置１Ｈの電源起動時等において、リファレンスクロック信号ＲＥＦＣＫに基づいて、制御信号ＣＴＬＦを生成する機能をも有している。この例では、リファレンスクロック信号ＲＥＦＣＫの周波数は、データ信号ＤＴのビットレートの“１／Ｎ”である。
【００９５】
図２０は、制御回路４０Ｈの一構成例を表すものである。制御回路４０Ｈは、分周回路４７Ｈと、周波数比較回路４８Ｈと、積分回路４６Ｈとを有している。分周回路４７Ｈは、クロック信号ＣＫをＮ分周して出力するものである。周波数比較回路４８Ｈは、例えば電源起動時等において、分周回路４７Ｈの出力信号の周波数と、リファレンスクロック信号ＲＥＦＣＫの周波数とを比較して、その比較結果を積分回路４６Ｈに供給するものである。すなわち、分周回路４７Ｈは、周波数比較回路４８Ｈに入力される２つの信号の周波数を同程度にするために挿入されるものである。積分回路４６Ｈは、上記実施の形態に係る積分回路４６と同様に、信号ＳＩＧＦの値を積分し、その積分値に基づいて制御信号ＣＴＬＦを生成するものである。また、積分回路４６Ｈは、例えば電源投入時において、周波数比較回路４８Ｈから供給された比較結果をも積分し、この積分値にも基づいて制御信号ＣＴＬＦを生成するようになっている。
【００９６】
この構成により、受信装置１Ｈでは、例えば電源投入時において、クロック信号ＣＫの周波数が、データ信号ＤＴのビットレートに近づくように、負帰還動作が行われる。これにより、例えば、電源投入時において、受信装置１Ｈにデータ信号ＤＴが供給される前に、クロック信号ＣＫの周波数をデータ信号ＤＴのビットレートに近付けておくことができる。その結果、受信装置１Ｈは、データ信号ＤＴが供給された後、すぐに、所望のデータ信号ＤＴ２およびクロック信号ＣＫを生成し始めることができる。
【００９７】
また、この例では、リファレンスクロック信号ＲＥＦＣＫを用いたが、これに限定されるものではなく、例えば電源起動時等において、送信装置が交番パターンを有するデータ信号ＤＴを送信し、受信装置が、このデータ信号ＤＴに基づいて、クロック信号ＣＫの周波数を制御するようにしてもよい。以下に、本変形例に係る受信装置１Ｊについて詳細に説明する。
【００９８】
図２１は、本変形例に係る受信装置１Ｊの一構成例を表すものである。受信装置１Ｊは制御回路４０Ｊを備えている。制御回路４０Ｊは、例えば、電源起動時等において、交番パターンを有するデータ信号ＤＴに基づいて、制御信号ＣＴＬＦを生成する機能をも有している。この例では、データ信号ＤＴの交番パターンは、ユニットインターバルＵＩ単位で交互にトグルするものである。この場合には、この信号の周波数は、本来のデータ信号ＤＴのビットレートの１／２である。なお、これに限定されるものではなく、例えば、２つのユニットインターバルＵＩを単位として交互にトグルしてもよい。この場合には、この信号の周波数は、本来のデータ信号ＤＴのビットレートの１／４である。
【００９９】
図２２は、制御回路４０Ｊの一構成例を表すものである。制御回路４０Ｊは、分周回路４７Ｊと、周波数比較回路４９Ｊを有している。分周回路４７Ｊは、クロック信号ＣＫを分周して出力するものである。周波数比較回路４９Ｊは、分周回路４７Ｊの出力信号の周波数と、データ信号ＤＴの周波数とを比較して、その比較結果を積分回路４６Ｈに供給するものである。すなわち、分周回路４７Ｊは、周波数比較回路４９Ｊに入力される２つの信号の周波数を同程度にするために挿入されるものである。
【０１００】
このように構成しても、例えば電源投入時において、クロック信号ＣＫの周波数を、データ信号ＤＴのビットレートに近づけることができる。
【０１０１】
［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。
【０１０２】
＜２．第２の実施の形態＞
次に、第２の実施の形態に係る受信装置２について説明する。本実施の形態は、可変遅延回路２０の遅延量およびクロック信号ＣＫの周波数を制御する方法が、上記第１の実施の形態と異なるものである。なお、上記第１の実施の形態に係る受信装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【０１０３】
受信装置２は、図１に示したように、受信装置１と同様に、受信したデータ信号ＤＴからクロック信号ＣＫおよびデータ信号ＤＴ２を再生するものである。ここで、データ信号ＤＴは、例えば“１０１０”のように連続的にトグルする信号部分を含むものであってもよいし、このような信号部分をほとんど含んでいなくてもよい。受信装置２は、発振回路６０と、制御回路７０とを備えている。
【０１０４】
発振回路６０は、図４に示したように、エッジ検出回路６７を有している。エッジ検出回路６７は、データ信号ＤＴの立ち下がりエッジを検出して、信号Ｅ１を生成するものである。具体的には、エッジ検出回路６７は、データ信号ＤＴが遷移しない場合には信号Ｅ１を高レベルにし、データ信号ＤＴが高レベルから低レベルに遷移した場合にはデータ信号ＤＴのビット長（ユニットインターバルＵＩ）の半分程度の長さの期間ＰＧにおいて信号Ｅ１を低レベルにする。この構成により、発振回路６０では、データ信号ＤＴが高レベルから低レベルに遷移すると、その遷移に応じてクロック信号ＣＫの位相が変化する。言い換えれば、発振回路６０は、第１の実施の形態に係る発振回路３０と異なり、データ信号ＤＴの立ち下がり遷移のみによって、クロック信号ＣＫの位相を補正するようになっている。
【０１０５】
図２３は、可変遅延回路２０および発振回路６０の一動作例を表すものである。この例では、まず、発振回路６０のエッジ検出回路６７は、タイミングｔ８１におけるデータ信号ＤＴの立ち下がりエッジを検出し、そのタイミングｔ８１から回路遅延分だけ遅れたタイミングｔ８２から始まる期間ＰＧにおいて、信号Ｅ１を低レベルにする（図２３（Ｂ））。そして、発振回路６０は、タイミングｔ８２において信号Ｅ１が低レベルになることに応じて、そのタイミングｔ８２から回路遅延分だけ遅れたタイミングｔ８３から始まる所定期間において、クロック信号ＣＫを低レベルにする。また、可変遅延回路２０は、タイミングｔ８１において立ち下がり、タイミングｔ８４において立ち上がるデータ信号ＤＴを遅延させて、タイミングｔ８３において立ち下がり、タイミングｔ８５において立ち上がるデータ信号ＤＴ１を生成する。受信装置２では、第１の実施の形態に係る受信装置１と同様に、クロック信号ＣＫの立ち下がりタイミングがデータ信号ＤＴ１の遷移タイミングと一致するように、可変遅延回路２０の遅延量が制御されるようになっている。
【０１０６】
図２４は、制御回路７０の一構成例を表すものである。制御回路７０は、エッジ検出回路７１と、位相判定回路７３と、周波数判定回路７４とを有している。
【０１０７】
エッジ検出回路７１は、データ信号ＤＴ２およびクロック信号ＣＫに基づいて、データ信号ＤＴ２における立ち上がりエッジを検出した場合にイネーブルになる立ち上がりエッジ検出信号ＳＥ１を生成するとともに、データ信号ＤＴ２における立ち下がりエッジを検出した場合にイネーブルになる立ち下がりエッジ検出信号ＳＥ２を生成するものである。
【０１０８】
位相判定回路７３は、立ち上がりエッジ検出信号ＳＥ１、立ち下がりエッジ検出信号ＳＥ２、位相比較信号ＳＰ、およびクロック信号ＣＫに基づいて信号ＳＩＧＰを生成するものである。周波数判定回路７４は、立ち上がりエッジ検出信号ＳＥ１、立ち下がりエッジ検出信号ＳＥ２、位相比較信号ＳＰ、およびクロック信号ＣＫに基づいて信号ＳＩＧＦを生成するものである。
【０１０９】
図２５は、受信装置２の一動作例を表すものであり、（Ａ）はデータ信号ＤＴ１の波形を示し、（Ｂ）はクロック信号ＣＫの波形を示し、（Ｃ）はデータ信号ＤＴ２の波形を示し、（Ｄ）は信号Ｄ１の波形を示し、（Ｅ）は立ち上がりエッジ検出信号ＳＥ１の波形を示し、（Ｆ）は立ち下がりエッジ検出信号ＳＥ２の波形を示し、（Ｇ）は位相比較信号ＳＰの波形を示し、（Ｈ）は信号ＳＩＧＰを示し、（Ｉ）は信号ＳＩＧＦを示す。なお、図２５の（Ａ）〜（Ｄ）に示した波形は、第１の実施の形態に係る図９の（Ａ）〜（Ｄ）に示した波形と同じである。
【０１１０】
制御回路７０のエッジ検出回路７１は、データ信号ＤＴ２における立ち上がりエッジを検出することにより、立ち上がりエッジ検出信号ＳＥ１を生成するとともに（図２５（Ｅ））、データ信号ＤＴ２における立ち下がりエッジを検出することにより、立ち下がりエッジ検出信号ＳＥ２を生成する。具体的には、例えば、データ信号ＤＴ２は、タイミングｔ９２において高レベルから低レベルに遷移するため、エッジ検出回路７１は、タイミングｔ９２〜ｔ９３の期間において、立ち下がりエッジ検出信号ＳＥ２を高レベル（イネーブル）にする。また、例えば、データ信号ＤＴ２は、タイミングｔ９３において低レベルから高レベルに遷移するため、エッジ検出回路７１は、タイミングｔ９３〜ｔ９４の期間において、立ち上がりエッジ検出信号ＳＥ１を高レベル（イネーブル）にする。その後についても同様である。
【０１１１】
位相判定回路７３は、立ち上がりエッジ検出信号ＳＥ１、立ち下がりエッジ検出信号ＳＥ２、および位相比較信号ＳＰに基づいて信号ＳＩＧＰを生成する（図２５（Ｈ））。具体的には、位相判定回路７３は、まず、立ち上がりエッジ検出信号ＳＥ１および立ち下がりエッジ検出信号ＳＥ２に基づいて、データ信号ＤＴ２の立ち下がりエッジと、その立ち下がりエッジの次の立ち上がりエッジからなるペアＰＥを検出する（図２５（Ｅ），（Ｆ））。そして、位相判定回路７３は、そのペアＰＥにおいて、立ち下がりエッジ検出信号ＳＥ２が“１”であるときの位相比較信号ＳＰと、立ち上がりエッジ検出信号ＳＥ１が“１”であるときの位相比較信号ＳＰとが一致する場合において、その位相比較信号ＳＰに基づいて、立ち上がりエッジ検出信号ＳＥ１が“１”であるときの信号ＳＩＧＰを生成する。すなわち、位相判定回路７３は、位相比較信号ＳＰが“１”である場合には信号ＳＩＧＰを“＋１”にし、位相比較信号ＳＰが“０”である場合には信号ＳＩＧＰを“−１”にする。また、位相判定回路７３は、それ以外の場合には、信号ＳＩＧＰを“０”にする。
【０１１２】
この例では、タイミングｔ９２〜ｔ９３において立ち下がりエッジ検出信号ＳＥ２が“１”であり、続くタイミングｔ９３〜ｔ９４において立ち上がりエッジ検出信号ＳＥ１が“１”である。よって、位相判定回路７３は、タイミングｔ９２〜ｔ９４においてペアＰＥを検出する。このペアＰＥにおいて、タイミングｔ９２〜ｔ９３における位相比較信号ＳＰは“０”であり、タイミングｔ９３〜ｔ９４における位相比較信号ＳＰは“１”であるため、これらの位相比較信号ＳＰは互いに異なる。よって、位相判定回路７３は、タイミングｔ９３〜ｔ９４における信号ＳＩＧＰを“０”にする。
【０１１３】
また、タイミングｔ９４〜ｔ９５において立ち下がりエッジ検出信号ＳＥ２が“１”であり、続くタイミングｔ９５〜ｔ９６において立ち上がりエッジ検出信号ＳＥ１が“１”である。よって、位相判定回路７３は、タイミングｔ９４〜ｔ９６においてペアＰＥを検出する。このペアＰＥにおいて、タイミングｔ９４〜ｔ９５およびタイミングｔ９５〜ｔ９６における位相比較信号ＳＰはともに“１”である。よって、位相判定回路７３は、タイミングｔ９５〜ｔ９６における信号ＳＩＧＰを“＋１”にする。
【０１１４】
また、タイミングｔ９６〜ｔ９７において立ち下がりエッジ検出信号ＳＥ２が“１”であり、タイミングｔ９８〜ｔ９９において立ち上がりエッジ検出信号ＳＥ１が“１”である。よって、位相判定回路７３は、タイミングｔ９６〜ｔ９９においてペアＰＥを検出する。このペアＰＥにおいて、タイミングｔ９６〜ｔ９７における位相比較信号ＳＰは“１”であり、タイミングｔ９８〜ｔ９９における位相比較信号ＳＰは“０”であるため、これらの位相比較信号ＳＰは互いに異なる。よって、位相判定回路７３は、タイミングｔ９８〜ｔ９９における信号ＳＩＧＰを“０”にする。
【０１１５】
また、タイミングｔ９９〜ｔ１００において立ち下がりエッジ検出信号ＳＥ２が“１”であり、続くタイミングｔ１００〜ｔ１０１において立ち上がりエッジ検出信号ＳＥ１が“１”である。よって、位相判定回路７３は、タイミングｔ９９〜ｔ１０１においてペアＰＥを検出する。このペアＰＥにおいて、タイミングｔ９９〜ｔ１００およびタイミングｔ１００〜ｔ１０１における位相比較信号ＳＰはともに“０”である。よって、位相判定回路７３は、タイミングｔ１００〜ｔ１０１における信号ＳＩＧＰを“−１”にする。
【０１１６】
積分回路４５は、この信号ＳＩＧＰを積分することにより、制御信号ＣＴＬＰを生成する。そして、可変遅延回路２０が、この制御信号ＣＴＬＰに基づいて、遅延量を変化させる。
【０１１７】
周波数判定回路７４は、立ち上がりエッジ検出信号ＳＥ１、立ち下がりエッジ検出信号ＳＥ２、および位相比較信号ＳＰに基づいて信号ＳＩＧＦを生成する（図２５（Ｉ））。具体的には、周波数判定回路７４は、まず、位相判定回路７３と同様に、ペアＰＥを検出する（図２５（Ｅ），（Ｆ））。そして、周波数判定回路７４は、そのペアＰＥにおいて、立ち下がりエッジ検出信号ＳＥ２が“１”であるときの位相比較信号ＳＰと、立ち上がりエッジ検出信号ＳＥ１が“１”であるときの位相比較信号ＳＰとが互いに異なる場合において、立ち上がりエッジ検出信号ＳＥ１が“１”であるときの位相比較信号ＳＰに基づいて信号ＳＩＧＦを生成する。すなわち、周波数判定回路７４は、位相比較信号ＳＰが“１”である場合には信号ＳＩＧＦを“＋１”にし、位相比較信号ＳＰが“０”である場合には信号ＳＩＧＦを“−１”にする。また、周波数判定回路７４は、それ以外の場合には、信号ＳＩＧＦを“０”にする。
【０１１８】
例えば、タイミングｔ９２〜ｔ９４のペアＰＥにおいて、タイミングｔ９２〜ｔ９３における位相比較信号ＳＰ（“０”）とタイミングｔ９３〜ｔ９４における位相比較信号ＳＰ（“１”）は互いに異なるため、周波数判定回路７４は、タイミングｔ９３〜ｔ９４における位相比較信号ＳＰ（“１”）に基づいて、この期間における信号ＳＩＧＦを“＋１”にする。
【０１１９】
また、タイミングｔ９４〜ｔ９６のペアＰＥにおいて、タイミングｔ９４〜ｔ９５およびタイミングｔ９５〜ｔ９６における位相比較信号ＳＰはともに“１”であるため、周波数判定回路７４は、タイミングｔ９５〜ｔ９６における信号ＳＩＧＦを“０”にする。
【０１２０】
また、タイミングｔ９６〜ｔ９９のペアＰＥにおいて、タイミングｔ９６〜ｔ９７における位相比較信号ＳＰ（“１”）とタイミングｔ９８〜ｔ９９における位相比較信号ＳＰ（“０”）は互いに異なるため、周波数判定回路７４は、タイミングｔ９８〜ｔ９９における位相比較信号ＳＰ（“０”）に基づいて、この期間における信号ＳＩＧＦを“−１”にする。
【０１２１】
また、タイミングｔ９９〜ｔ１０１のペアＰＥにおいて、タイミングｔ９９〜ｔ１００およびタイミングｔ１００〜ｔ１０１における位相比較信号ＳＰはともに“０”であるため、周波数判定回路７４は、タイミングｔ１００〜ｔ１０１における信号ＳＩＧＦを“０”にする。
【０１２２】
積分回路４６は、この信号ＳＩＧＦを積分することにより、制御信号ＣＴＬＦを生成する。そして、発振回路６０が、この制御信号ＣＴＬＦに基づいて、クロック信号ＣＫの周波数を変化させる。
【０１２３】
このように、受信装置２では、データ信号ＤＴ２の立ち下がりエッジと、その立ち下がりエッジの次の立ち上がりエッジからなるペアＰＥを検出し、そのペアＰＥにおける位相比較信号ＳＰに基づいて、信号ＳＩＧＰ，ＳＩＧＦを生成するようにしたので、様々な用途に用いることができる。すなわち、例えば第１の実施の形態に係る受信装置１は、データ信号ＤＴに含まれる“１０１０”のように連続的にトグルする信号部分を利用して動作するため、例えばスクランブルが施されていない信号のように、このような信号部分をほとんど含まないデータ信号ＤＴが供給された場合には、所望の動作がしにくくなるおそれがある。一方、本実施の形態に係る受信装置２は、連続的にトグルする信号部分を利用せずに動作するため、データ信号ＤＴに対する制約を低くすることができ、様々なフォーマットのデータ信号ＤＴを受信することができる。
【０１２４】
また、受信装置２では、そのペアＰＥにおける位相比較信号ＳＰが互いに異なる場合において、その位相比較信号ＳＰに基づいて信号ＳＩＧＦを生成するようにしたので、クロック信号ＣＫの周波数を効果的に制御することができる。すなわち、発振回路６０は、データ信号ＤＴの立ち下がり遷移によって、クロック信号ＣＫの位相を補正する。よって、発振回路６０は、データ信号ＤＴ２の立ち下がり遷移から、次の立ち下がり遷移までの間、発振回路６０は、クロック信号ＣＫの位相を補正することなく、制御信号ＣＴＬＦに応じた周波数のクロック信号ＣＫを生成する。つまり、データ信号ＤＴ２が立ち下がったときの位相比較信号ＳＰは、クロック信号ＣＫの位相が補正された直後のものであり、その後にデータ信号ＤＴ２が立ち上がったときの位相比較信号ＳＰは、この補正がなされてから時間が経過したときのものである。よって、この２つの位相比較信号ＳＰが互いに異なる場合には、クロック信号ＣＫの周波数がずれている可能性が高い。受信装置２では、このペアＰＥにおける位相比較信号ＳＰが互いに異なる場合において、その位相比較信号ＳＰに基づいて信号ＳＩＧＦを生成するようにした。これにより、受信装置２では、クロック信号ＣＫの周波数を効果的に制御することができる。
【０１２５】
また、受信装置２では、そのペアＰＥにおける位相比較信号ＳＰが一致する場合において、その位相比較信号ＳＰに基づいて信号ＳＩＧＰを生成するようにしたので、可変遅延回路２０における遅延量を効果的に制御することができる。すなわち、受信装置２では、データ信号ＤＴ２が立ち下がったときの位相比較信号ＳＰは、クロック信号ＣＫの位相が補正された直後のものであり、その後にデータ信号ＤＴ２が立ち上がったときの位相比較信号ＳＰは、この補正がなされてから時間が経過したときのものである。よって、この２つの位相比較信号ＳＰが一致する場合には、可変遅延回路２０における遅延量がずれている可能性が高い。受信装置２では、このペアＰＥにおける位相比較信号ＳＰが一致する場合において、位相比較信号ＳＰに基づいて信号ＳＩＧＰを生成するようにした。これにより、受信装置２では、可変遅延回路２０における遅延量を効果的に制御することができる。
【０１２６】
以上のように本実施の形態では、データ信号の立ち下がりエッジと、その立ち下がりエッジの次の立ち上がりエッジからなるペアを検出し、そのペアにおける位相比較信号に基づいて、信号ＳＩＧＰ，ＳＩＧＦを生成するようにしたので、様々なフォーマットのデータ信号を受信することができる。
【０１２７】
また、本実施の形態では、ペアにおける位相比較信号が互いに異なる場合において、その位相比較信号に基づいて信号ＳＩＧＦを生成するようにしたので、クロック信号の周波数を効果的に制御することができ、その結果、通信品質を高めることができる。
【０１２８】
また、本実施の形態では、ペアにおける位相比較信号が一致する場合において、その位相比較信号に基づいて信号ＳＩＧＰを生成するようにしたので、可変遅延回路における遅延量を効果的に制御することができ、その結果、通信品質を高めることができる。
【０１２９】
［変形例２−１］
上記実施の形態では、発振回路６０がクロック信号ＣＫを生成したが、これに限定されるものではなく、例えば、図２６に示す受信装置２Ａのように、データ信号ＤＴの立ち下がりエッジを用いて分周動作を行う分周回路８０と、分周回路８０の出力信号に基づいて動作する発振回路３０とを設け、これらの回路がクロック信号ＣＫを生成してもよい。この分周回路８０の分周数は、例えば２以上にすることができる。
【０１３０】
［変形例２−２］
上記実施の形態では、発振回路６０のエッジ検出回路６７は、データ信号ＤＴの立ち下がりエッジを検出したが、これに限定されるものではなく、これに代えて、例えば、データ信号ＤＴの立ち上がりエッジを検出してもよい。この場合には、位相判定回路７３および周波数判定回路７４は、データ信号ＤＴ２の立ち上がりエッジと、その立ち上がりエッジの次の立ち下がりエッジとをペアＰＥとして検出する。この場合でも、上記実施の形態の場合と同様の効果を得ることができる。
【０１３１】
以上、いくつかの実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
【０１３２】
例えば、上記の各実施の形態では、いわゆるゲーテッドＶＣＯ型のオシレータを用いたが、これに限定されるものではなく、これに代えて、例えば、インジェクションロック型のオシレータを用いてもよい。
【０１３３】
また、例えば、上記の各実施の形態では、可変遅延回路２０の構成は図２に示した構成に限定されるものではない。例えば、図２７に示すような構成も可能である。この可変遅延回路９０は、遅延回路９９と、インバータ９１，９２と、インバータ９３と、制御信号生成部９４とを有している。遅延回路９９は、データ信号ＤＴを、所定の遅延量だけ遅延させて出力するものである。この所定の遅延量としては、例えば、データ信号ＤＴのビット長（ユニットインターバルＵＩ）の半分程度の長さにすることができる。インバータ９１は、データ信号ＤＴを反転させて出力するものであり、制御信号Ｃ１に応じて駆動力を調整可能に構成されたものである。具体的には、インバータ９１は、例えば、制御信号Ｃ１に応じて、使用するトランジスタの数や電流値を変化させることができるようになっている。インバータ９２は、遅延回路９９の出力信号を反転させて出力するものであり、制御信号Ｃ２に応じて駆動力を調整可能に構成されたものである。インバータ９１，９２の出力端子は互いに接続されており、インバータ９３の入力端子に導かれる。インバータ９３は、供給された信号を反転させて、データ信号ＤＴ１として出力するものである。制御信号生成部９４は、制御信号ＣＴＬＰに基づいて、制御信号Ｃ１，Ｃ２を生成するものである。この構成により、可変遅延回路９０では、データ信号ＤＴと、遅延回路９９から出力されたデータ信号とが、インバータ９１，９２によりそれぞれ重み付けされ、足しあわされる。これにより、例えば、インバータ９１の駆動力を強くした場合には、データ信号ＤＴ１の位相は進み、インバータ９２の駆動力を強くした場合には、データ信号ＤＴ１の位相は遅れる。
【０１３４】
次に、この技術を用いて、図１５Ａに示した受信装置１Ｆ１における可変遅延回路２０Ａ，２０Ｂを構成する場合について説明する。図２８は、本変形例に係る受信装置１Ｌの一構成例を表すものである。受信装置１Ｌは、可変遅延回路２０Ａ，２０Ｂと、制御回路４０とを有している。制御回路４０は、可変遅延回路２０Ａ，２０Ｂに制御信号ＣＴＬＰを供給するようになっている。図２９は、本変形例に係る可変遅延回路２０Ａ，２０Ｂの一構成例を表すものである。インバータ１０１は、データ信号ＤＴを反転させて出力するものであり、制御信号Ｃ１に応じて駆動力を調整可能に構成されたものである。インバータ１０２は、遅延回路９９の出力信号を反転させて出力するものであり、制御信号Ｃ２に応じて駆動力を調整可能に構成されたものである。インバータ１０１，１０２の出力端子は互いに接続されており、インバータ１０３の入力端子に導かれる。インバータ１１１は、遅延回路９９の出力信号を反転させて出力するものであり、制御信号Ｃ１に応じて駆動力を調整可能に構成されたものである。インバータ１１２は、データ信号ＤＴを反転させて出力するものであり、制御信号Ｃ２に応じて駆動力を調整可能に構成されたものである。インバータ１１１，１１２の出力端子は互いに接続されており、インバータ１１３の入力端子に導かれる。遅延回路９９、インバータ１０１，１０２、およびインバータ１０３からなる回路ブロックは、可変遅延回路２０Ａに対応し、遅延回路９９、インバータ１１１，１１２、およびインバータ１１３とからなる回路ブロックは、可変遅延回路２０Ｂに対応する。この構成では、例えば、インバータ１０１，１１１の駆動力を強くした場合には、可変遅延回路２０Ａの出力信号（データ信号ＤＴ１）の位相が進むとともに、可変遅延回路２０Ｂの出力信号の位相が遅れる。また、例えば、インバータ１０２，１１２の駆動力を強くした場合には、可変遅延回路２０Ａの出力信号（データ信号ＤＴ１）の位相が遅れるとともに、可変遅延回路２０Ｂの出力信号の位相が進む。
【０１３５】
また、例えば、上記の各実施の形態では、可変遅延回路２０を設けたが、これに限定されるものではなく、これに代えて、例えば、図３０に示す受信装置１Ｋのように、可変遅延回路を省いてもよい。この受信装置１Ｋは、制御回路４０Ｋを備えている。制御回路４０Ｋは、データ信号ＤＴ２、信号Ｄ１、およびクロック信号ＣＫに基づいて、制御信号ＣＴＬＦを生成するものである。
【０１３６】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【０１３７】
なお、本技術は以下のような構成とすることができる。
【０１３８】
（１）入力データ信号の遷移を検出する遷移検出部と、
第１の制御信号に応じた周波数を有するクロック信号を生成するとともに、前記遷移検出部における検出結果に基づいて前記クロック信号の位相を変化させる発振部と、
前記入力データ信号を前記クロック信号に基づいてサンプリングすることにより出力データ信号を生成する第１のサンプリング部と、
前記入力データ信号、前記出力データ信号、および前記クロック信号に基づいて前記第１の制御信号を生成する制御部と
を備えた受信装置。
【０１３９】
（２）前記制御部は、
前記入力データ信号を前記クロック信号に基づいて前記第１のサンプリング部とは異なるタイミングでサンプリングすることによりサンプリング信号を生成する第２のサンプリング部と、
前記出力データ信号および前記サンプリング信号に基づいて前記第１の制御信号を生成する信号生成部と
を有する
前記（１）に記載の受信装置。
【０１４０】
（３）第２の制御信号に応じて、前記第２のサンプリング部におけるサンプリングタイミングを調整するタイミング調整部をさらに備え、
前記信号生成部は、前記第２の制御信号をも生成する
前記（２）に記載の受信装置。
【０１４１】
（４）前記タイミング調整部は、前記入力データ信号を前記第２の制御信号に応じた遅延量だけ遅延させる遅延部を有し、
前記第２のサンプリング部は、前記遅延部により遅延された入力データ信号をサンプリングすることにより前記サンプリング信号を生成する
前記（３）に記載の受信装置。
【０１４２】
（５）前記第１のサンプリング部は、前記遅延部により遅延された入力データ信号をサンプリングすることにより前記出力データ信号を生成する
前記（４）に記載の受信装置。
【０１４３】
（６）前記タイミング調整部は、前記入力データ信号を前記第２の制御信号に応じた遅延量だけ遅延させる遅延部を有し、
前記遷移検出部は、前記遅延部により遅延された入力データ信号の遷移を検出する
前記（３）に記載の受信装置。
【０１４４】
（７）前記タイミング調整部は、前記クロック信号を前記第２の制御信号に応じた遅延量だけ遅延させる遅延部を有し、
前記第２のサンプリング部は、前記入力データ信号を、前記遅延部により遅延されたクロック信号に基づいてサンプリングすることにより前記サンプリング信号を生成する
前記（３）に記載の受信装置。
【０１４５】
（８）前記信号生成部は、前記出力データ信号と前記サンプリング信号とを比較し、その比較結果のうちの、前記出力データ信号が所定数以上連続して遷移したときの第１の比較結果に基づいて、前記第２の制御信号を生成する
前記（３）から（７）のいずれかに記載の受信装置。
【０１４６】
（９）前記信号生成部は、前記比較結果のうちの前記第１の比較結果以外の比較結果に基づいて、前記第１の制御信号を生成する
前記（８）に記載の受信装置。
【０１４７】
（１０）前記信号生成部は、前記比較結果に基づいて、前記第１の制御信号を生成する
前記（８）に記載の受信装置。
【０１４８】
（１１）前記信号生成部は、前記出力データ信号と前記サンプリング信号とを比較し、その比較結果のうちの、前記出力データ信号の符号が所定数以上連続して同一になった後、前記出力データ信号が最初に遷移するときの第２の比較結果に基づいて、前記第１の制御信号を生成する
前記（３）から（７）のいずれかに記載の受信装置。
【０１４９】
（１２）前記信号生成部は、前記比較結果のうちの、前記第２の比較結果以外の比較結果に基づいて、前記第２の制御信号を生成する
前記（１１）に記載の受信装置。
【０１５０】
（１３）前記信号生成部は、前記比較結果に基づいて、前記第２の制御信号を生成する
前記（１１）に記載の受信装置。
【０１５１】
（１４）前記遷移検出部は、前記入力データ信号の第１の方向の遷移および第２の方向の遷移を検出する
前記（８）から（１３）のいずれかに記載の受信装置。
【０１５２】
（１５）前記遷移検出部は、前記入力データ信号の第１の方向の遷移を検出し、
前記信号生成部は、前記出力データ信号と前記サンプリング信号とを比較し、その比較結果のうちの、前記出力データ信号が前記第１の方向に遷移するときの第１の比較結果と、その後に最初に前記出力データ信号が第２の方向に遷移するときの第２の比較結果とに基づいて、前記第１の制御信号および前記第２の制御信号を生成する
前記（３）から（７）のいずれかに記載の受信装置。
【０１５３】
（１６）前記遷移検出部は、前記入力データ信号を、前記入力データ信号の前記第１の方向の遷移に基づいて分周させ、分周された入力データ信号の遷移を検出する
前記（１５）に記載の受信装置。
【０１５４】
（１７）前記信号生成部は、前記第１の比較結果と前記第２の比較結果とが互いに異なる場合には、前記比較結果に基づいて、前記第１の制御信号を生成する
前記（１５）または（１６）に記載の受信装置。
【０１５５】
（１８）前記信号生成部は、前記第１の比較結果と前記第２の比較結果とが互いに等しい場合には、前記比較結果に基づいて、前記第２の制御信号を生成する
前記（１５）または（１６）に記載の受信装置。
【０１５６】
（１９）前記第１のサンプリング部は、前記入力データ信号を前記クロック信号の第１の方向の遷移のタイミングでサンプリングし、
前記第２のサンプリング部は、前記入力データ信号を前記クロック信号の第２の方向の遷移のタイミングでサンプリングする
前記（２）から（１８）のいずれかに記載の受信装置。
【０１５７】
（２０）前記クロック信号は、互いに位相が異なる複数のクロック信号を含み、
前記第１のサンプリング部および前記第２のサンプリング部は、前記入力データ信号を前記複数のクロック信号に基づいてサンプリングする
前記（２）から（１８）のいずれかに記載の受信装置。
【０１５８】
（２１）前記制御部は、所定の期間において、前記クロック信号およびリファレンスクロック信号に基づいて、前記第１の制御信号を生成する
前記（１）から（２０）のいずれかに記載の受信装置。
【０１５９】
（２２）前記制御部は、所定の期間において、前記クロック信号および前記入力データ信号に基づいて、前記第１の制御信号を生成する
前記（１）から（２０）のいずれかに記載の受信装置。
【０１６０】
（２３）前記所定の期間は、システム起動後の期間である
前記（２１）または（２２）に記載の受信装置。
【０１６１】
（２４）入力データ信号の遷移を検出し、
第１の制御信号に応じた周波数を有するクロック信号を生成するとともに、前記入力データ信号の遷移に基づいて前記クロック信号の位相を変化させ、
前記入力データ信号を前記クロック信号に基づいてサンプリングすることにより出力データ信号を生成し、
前記入力データ信号、前記出力データ信号、および前記クロック信号に基づいて前記第１の制御信号を生成する
受信方法。
【０１６２】
本出願は、米国特許商標庁において２０１５年３月２４日に出願された米国特許出願番号１４／６６６５２８号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
【０１６３】
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【国際調査報告】
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