(57)【要約】【課題】回路規模の拡大や消費電力の増大を抑え、ノイズの影響を抑制して、微小な静電容量の変化を高いＳ／Ｎ比で安定して検出可能な静電容量検出回路を提供すること。【解決手段】この静電容量検出回路（１）は、帰還経路にキャパシタ（Ｃｆｂ）が設けられた演算増幅器（１１）を有し、センサ電極（２）の電極間容量（Ｃｍ）の検出電荷及び外来ノイズによる電荷を含む信号が流入するチャージアンプ（１０）と、チャージアンプ（１０）の入出力端に帰還経路経由で接続されるキャパシタ（Ｃｆｂ）の向きを切り替え可能であり、センサ電極（２）に印加される駆動信号によりセンサ電極の検出側電極から流入する電荷の向きに応じてキャパシタ（Ｃｆｂ）の向きを切り替える切替回路（ＳＷ４−１、５−１，４−２、５−２）と、を具備する。【選択図】図３
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【特許請求の範囲】
【請求項１】
センサ電極の電極間容量の検出電荷及び外来ノイズによる電荷を含む信号が流入する電荷積分回路と、前記電荷積分回路の出力をアナログ信号からディジタル信号に変換するＡ／Ｄ変換器と、を備え、
前記電荷積分回路は、前記電極間容量との間で転送される電荷を蓄積するキャパシタを備え、前記センサ電極の駆動側電極に与える駆動信号により転送される電荷を前記キャパシタで連続的に積分することを特徴とする静電容量検出回路。
【請求項２】
前記電荷積分回路は、
帰還経路に前記キャパシタが設けられた演算増幅器を有するチャージアンプと、
前記キャパシタに印加される信号の向きを切り替える複数の切替スイッチを有し、前記センサ電極の駆動側電極に印加される駆動信号により前記センサ電極の検出側電極から流入する電荷の向きに応じて前記キャパシタの接続を切り替える切替回路と、
を具備したことを特徴とする請求項１記載の静電容量検出回路。
【請求項３】
前記信号の前記チャージアンプへの流入期間を制御する捕捉スイッチを有し、この捕捉スイッチによってチャージアンプ出力となるアナログ信号を、アナログ／ディジタル変換のタイミングにあわせて捕捉することを特徴とする請求項２記載の静電容量検出回路。
【請求項４】
前記演算増幅器の帰還経路に、抵抗素子、インピーダンス素子、能動素子又はインピーダンス素子及び能動素子を組み合わせた回路網のいずれかを前記帰還径路に対して並列に接続したことを特徴とする請求項２又は請求項３記載の静電容量検出回路。
【請求項５】
前記Ａ／Ｄ変換器は、前記チャージアンプの出力電位と参照電位との差分の電位からなるアナログ信号をディジタル信号に変換することを特徴とする請求項２から請求項４のいずれかに記載の静電容量検出回路。
【請求項６】
前記Ａ／Ｄ変換器は、前記駆動信号の立ち上りエッジに対応する前記チャージアンプの出力電位と、前記駆動信号の立ち下りエッジに対応する前記チャージアンプの出力電位との差分の電位からなるアナログ信号をディジタル信号に変換することを特徴とする請求項２から請求項４のいずれかに記載の静電容量検出回路。
【請求項７】
前記チャージアンプの出力電位と参照電位との差分の電位からなるアナログ信号をディジタル信号に変換した出力に応じた信号を前記チャージアンプの入力に帰還する帰還回路を備えたことを特徴とする請求項５記載の静電容量検出回路。
【請求項８】
前記駆動信号の立ち上りエッジに対応する前記チャージアンプの出力電位と、前記駆動信号の立ち下りエッジに対応する前記チャージアンプの出力電位との差分の電位からなるアナログ信号をディジタル信号に変換した出力に応じた信号を前記チャージアンプの入力に帰還する帰還回路を備えたことを特徴とする請求項５記載の静電容量検出回路。
【請求項９】
前記電荷積分回路は、
前記センサ電極の検出側電極の電位と参照電位とが入力される差動増幅器と、前記差動増幅器の出力電圧で出力電流が制御される第１の電流出力回路と、前記第１の電流出力回路の出力電流を前記差動増幅器の入力へ帰還する帰還経路と、前記第１の電流出力回路とカレントミラーを構成する第２の電流出力回路とを備えた電流コンベア回路と、
前記第２の電流出力回路の出力電流を積分する前記キャパシタの電位を初期化するとともに、前記センサ電極の検出側電極から流入する電荷の向きに応じて前記電流コンベア回路の出力と前記キャパシタとの接続を切り替える切替回路と、
を備えたことを特徴とする請求項１記載の静電容量検出回路。
【請求項１０】
前記切替回路は、
前記第２の電流出力回路の出力と前記キャパシタの一端との間に接続された第１のスイッチと、前記第２の電流出力回路の出力と前記キャパシタの他端との間に接続された第２のスイッチと、前記キャパシタの他端とグラウンドとの間に接続された第３のスイッチと、前記キャパシタの一端と電圧源との間に接続された第４のスイッチと、参照電位端と前記キャパシタの一端との間に接続された第５のスイッチと、を有することを特徴とする請求項９記載の静電容量検出回路。
【請求項１１】
前記切替回路は、
前記第２の電流出力回路の出力と前記キャパシタの一端との間に接続された第１のスイッチと、前記第２の電流出力回路の出力と前記キャパシタの他端との間に接続された第２のスイッチと、前記キャパシタの他端と参照電位端との間に接続された第３のスイッチと、前記キャパシタの一端と参照電位端との間に接続された第４のスイッチと、を有することを特徴とする請求項９記載の静電容量検出回路。
【請求項１２】
前記電荷積分回路は、
前記センサ電極の検出側電極の電位と参照電位とが入力される第１の差動増幅器と、前記第１の差動増幅器の出力電圧で出力電流が制御される第１の電流出力回路と、前記第１の電流出力回路の出力電流が前記第１の差動増幅器の入力へ帰還する帰還経路と、を備えた第１の演算増幅器と、
前記センサ電極の検出側電極の電位と前記参照電位とが入力する第２の差動増幅器と、前記第２の差動増幅器の出力電圧で出力電流が制御される第２の電流出力回路と、を備えた第２の演算増幅器と、
前記第２の電流出力回路の出力電流を積分する前記キャパシタの電位を初期化するとともに、前記センサ電極の検出側電極から流入する電荷の向きに応じて前記第２の演算増幅器の出力と前記キャパシタとの接続を切り替える切替回路と、
を備えたことを特徴とする請求項１記載の静電容量検出回路。
【請求項１３】
前記Ａ／Ｄ変換器は、デルタシグマ型変換器であることを特徴とする請求項１から請求項１２のいずれかに記載の静電容量検出回路。
【請求項１４】
請求項１から請求項１３のいずれかに記載の静電容量検出回路を備えたことを特徴とする入力デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タッチパッド、タッチセンサ等のセンサ上の微小な静電容量の変化を検出する静電容量検出回路及び入力デバイスに関する。
【背景技術】
【０００２】
従来、タッチパッド、タッチセンサ等の入力デバイスにおいてセンサ電極間の微小な静電容量の変化をノイズの多い環境下で検出するのに好適な静電容量検出回路が提案されている。
【０００３】
例えば、特許第４２７５８６５号公報に開示された静電容量検出回路は、センサ電極間の相互容量を検出するために、積分コンデンサに対して駆動パルスの立ち上がりエッジが発生するタイミングで、相互容量から電荷転送を行う構成が採られている。また、米国特許出願公開第２０１１−０２７３４００明細書に開示された静電容量検出回路は、駆動パルスの両エッジが発生するタイミングで相互容量から２つの積分回路に電荷転送を行うことで、低周波のノイズに対してフィルタリング効果が向上されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４２７５８６５号公報
【特許文献２】米国特許出願公開第２０１１−０２７３４００号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、センサをなす駆動電極と検出電極との電極間容量（相互容量）は通常数ｐＦと小さな値であるが、指の近接による変化量は更に小さく数１００ｆＦのオーダー以下である。このため、混入ノイズの影響は甚大である。混入ノイズの原因としてはタッチパッドやタッチセンサが組み込まれるシステムの電源からのノイズや同システム内にある液晶パネルの駆動信号などがあり、機器の複雑化などによりこれらのノイズ発生源の影響が無視できなくなってきている。
【０００６】
特許第４２７５８６５号公報に記載の検出回路の場合、積分コンデンサへの電荷転送は、駆動パルスの立ち上がりエッジに対してのみ行われている。そのため、指等の操作体自体にノイズが印加されている、または、静電容量を検出するシステムの電源にノイズが印加されていると、転送される電荷にノイズが混入されることになる。積分期間に対して印加されるノイズの周波数が低くなると、混入ノイズの平均化が積分期間で充分でなくなり、出力データにノイズの影響が更に大きく現れてしまう欠点があった。
【０００７】
米国特許出願公開第２０１１−０２７３４００号明細書に記載の検出回路の場合、駆動パルスの両エッジで電荷転送を行うことで低周波のノイズに対してフィルタリング効果が向上されるが、オペアンプを使用した積分回路が２系統必要となり、回路規模や消費電力の増大を招いていた。
【０００８】
本発明はこのような実情に鑑みてなされたものであり、回路規模の拡大や消費電力の増大を抑え、外来ノイズの多い環境下でもノイズの影響を抑制して、微小な静電容量の変化を高いＳ／Ｎ比で安定して検出可能な静電容量検出回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の静電容量検出回路は、センサ電極の電極間容量の検出電荷及び外来ノイズによる電荷を含む信号が流入する電荷積分回路と、前記電荷積分回路の出力をアナログ信号からディジタル信号に変換するＡ／Ｄ変換器と、を備え、前記電荷積分回路は、前記電極間容量との間で転送される電荷を蓄積するキャパシタを備え、前記センサ電極の駆動側電極に与える駆動信号の立ち上りエッジと立ち下りエッジとでそれぞれ転送される電荷を前記キャパシタで連続的に積分することを特徴とする。
【００１０】
上記静電容量検出回路によれば、駆動信号の立ち上りエッジと立ち下りエッジとでそれぞれ転送される電荷をキャパシタで連続的に積分することにより、低周波の外来ノイズが平均化されることで、外来ノイズの影響を減らすことができる。また、２系統の積分回路を用いることがないことから、最小限の回路構成で外来ノイズ耐性を大幅に向上できる。
【００１１】
本発明は、上記静電容量検出回路において、前記電荷積分回路は、帰還経路に前記キャパシタが設けられた演算増幅器を有するチャージアンプと、前記キャパシタに印加される信号の向きを切り替える複数の切替スイッチを有し、前記センサ電極の駆動側電極に印加される駆動信号により前記センサ電極の検出側電極から流入する電荷の向きに応じて前記キャパシタの接続を切り替える切替回路と、を具備する。
【００１２】
これにより、駆動信号の立ち上りと立ち下りの両エッジで電荷転送が可能となり、低周波のノイズが演算増幅器の帰還経路のキャパシタで連続的に積分する事が可能となることで、外来ノイズを平均化する事ができる。また、２系統の積分回路を用いることがないことから、最小限の回路構成で外来ノイズ耐性を大幅に向上できる。
【００１３】
上記静電容量検出回路において、前記信号の前記チャージアンプへの流入期間を制御する捕捉スイッチを有し、この捕捉スイッチによってチャージアンプ出力となるアナログ信号を、アナログ／ディジタル変換のタイミングにあわせて捕捉することを特徴とする。
【００１４】
これにより、チャージアンプにより低周波のノイズが演算増幅器の帰還経路のキャパシタで連続的に積分されるとともに、繰り返しサンプリング時におけるチャージアンプのアナログ信号出力の外来ノイズによる影響を抑制することができる。
【００１５】
上記静電容量検出回路において、前記演算増幅器の帰還経路に、抵抗素子、インピーダンス素子、能動素子又はインピーダンス素子及び能動素子を組み合わせた回路網のいずれかを前記帰還径路に対して並列に接続したことを特徴とする。
【００１６】
これにより、演算増幅器の帰還経路におけるキャパシタに印加される信号の向きを切り替える切替回路において、切り替え途中で複数の切替スイッチ接続状態がすべてＯＦＦになるタイミングにおいて、スイッチの電荷注入の影響による演算増幅器の出力変動を抑制する事が可能となる。
【００１７】
上記静電容量検出回路において、前記Ａ／Ｄ変換器は、前記チャージアンプの出力電位と参照電位との差分の電位からなるアナログ信号をディジタル信号に変換することを特徴とする。
【００１８】
これにより、チャージアンプの出力を被検出容量の変化のダイナミックレンジに合わせて効率よくアナログ/ディジタル変換する事が可能となる。
【００１９】
上記静電容量検出回路において、前記Ａ／Ｄ変換器は、前記駆動信号の立ち上りエッジに対応する前記チャージアンプの出力電位と、前記駆動信号の立ち下りエッジに対応する前記チャージアンプの出力電位との差分の電位からなるアナログ信号をディジタル信号に変換することを特徴とする。
【００２０】
これにより、チャージアンプの出力を時間差で擬似差動出力とすることで出力信号のダイナミックレンジが拡大し、ノイズの影響を少なくしてアナログ/ディジタル変換する事が可能となる。
【００２１】
上記静電容量検出回路において、前記チャージアンプの出力電位と参照電位との差分の電位からなるアナログ信号をディジタル信号に変換した出力に応じた信号を前記チャージアンプの入力に帰還する帰還回路を備えたことを特徴とする。
【００２２】
これにより、少ない分解能のアナログ/ディジタル変換器を用いてより分解能の高いデルタシグマ−アナログ/ディジタル変換器を実現する事が可能となる。
【００２３】
上記静電容量検出回路において、前記駆動信号の立ち上りエッジに対応する前記チャージアンプの出力電位と、前記駆動信号の立ち下りエッジに対応する前記チャージアンプの出力電位との差分の電位からなるアナログ信号をディジタル信号に変換した出力に応じた信号を前記チャージアンプの入力に帰還する帰還回路を備えたことを特徴とする。
【００２４】
これにより、チャージアンプの出力を擬似差動化しノイズの影響を少なくして、少ない分解能のアナログ/ディジタル変換器を用いてより分解能及びＳＮ比の高いデルタシグマ−アナログ/ディジタル変換器を実現する事が可能となる。
【００２５】
上記静電容量検出回路において、前記電荷積分回路は、前記センサ電極の検出側電極の電位と参照電位とが入力される差動増幅器と、前記差動増幅器の出力電圧で出力電流が制御される第１の電流出力回路と、前記第１の電流出力回路の出力電流を前記差動増幅器の入力へ帰還する帰還経路と、前記第１の電流出力回路とカレントミラーを構成する第２の電流出力回路とを備えた電流コンベア回路と、前記第２の電流出力回路の出力電流を積分する前記キャパシタの電位を初期化するとともに、前記センサ電極の検出側電極から流入する電荷の向きに応じて前記電流コンベア回路の出力と前記キャパシタとの接続を切り替える切替回路と、を備えたことを特徴とする。
【００２６】
これにより、第１の電流出力回路と第２の電流出力回路のカレントミラー比の設計自由度があることから、その設定により積分キャパシタのサイズを小さくする事が可能となり、全体として回路規模を小さくする事が可能となる。
【００２７】
上記静電容量検出回路において、前記切替回路は、前記第２の電流出力回路の出力と前記キャパシタの一端との間に接続された第１のスイッチと、前記第２の電流出力回路の出力と前記キャパシタの他端との間に接続された第２のスイッチと、前記キャパシタの他端とグラウンドとの間に接続された第３のスイッチと、前記キャパシタの一端と電圧源との間に接続された第４のスイッチと、参照電位端と前記キャパシタの一端との間に接続された第５のスイッチと、を有する構成としても良い。
【００２８】
上記静電容量検出回路において、前記切替回路は、前記第２の電流出力回路の出力と前記キャパシタの一端との間に接続された第１のスイッチと、前記第２の電流出力回路の出力と前記キャパシタの他端との間に接続された第２のスイッチと、前記キャパシタの他端と参照電位端との間に接続された第３のスイッチと、前記キャパシタの一端と参照電位端との間に接続された第４のスイッチと、を有する構成としても良い。
【００２９】
上記静電容量検出回路において、前記電荷積分回路は、前記センサ電極の検出側電極の電位と参照電位とが入力される第１の差動増幅器と、前記第１の差動増幅器の出力電圧で出力電流が制御される第１の電流出力回路と、前記第１の電流出力回路の出力電流が前記第１の差動増幅器の入力へ帰還する帰還経路と、を備えた第１の演算増幅器と、前記センサ電極の検出側電極の電位と前記参照電位とが入力する第２の差動増幅器と、前記第２の差動増幅器の出力電圧で出力電流が制御される第２の電流出力回路と、を備えた第２の演算増幅器と、前記第２の電流出力回路の出力電流を積分する前記キャパシタの電位を初期化するとともに、前記センサ電極の検出側電極から流入する電荷の向きに応じて前記第２の演算増幅器の出力と前記キャパシタとの接続を切り替える切替回路と、を備えた構成としても良い。
【００３０】
上記静電容量検出回路において、前記Ａ／Ｄ変換器は、デルタシグマ型変換器で構成しても良い。これにより、高いノイズ耐性を実現できる。
【００３１】
本発明の入力デバイスは、互いに直交するＸ電極群とＹ電極群とがマトリクス状に配置されたセンサ電極と、前記センサ電極の電極間容量の変化を検出する静電容量検出回路とを具備した入力デバイスであって、前記静電容量検出回路は、上記いずれかの構成を採ることができる。
【発明の効果】
【００３２】
本発明によれば、回路規模の拡大や消費電力の増大を抑え、外来ノイズの多い環境下でもノイズの影響を抑制して、微小な静電容量の変化を高いＳ／Ｎ比で安定して検出可能な静電容量検出回路を提供できる。
【図面の簡単な説明】
【００３３】
【図１】実施の形態１に係る静電容量検出回路にセンサ電極が接続された図である。
【図２】電極間容量Ｃｍが形成される交差点と当該センサ構成部分に対応した静電容量検出回路のブロック図である。
【図３】実施の形態１におけるチャージアンプの具体的構成例を示す図である。
【図４】実施の形態１の動作説明のためのタイミングチャートを示す図である。
【図５】アナログ／ディジタル変換器の内部構成を示す図である。
【図６】外来ノイズがある場合の出力Ａｏｕｔとコンパレータ出力Ｃｏｕｔの関係を示す図である。
【図７】コンパレータ自体にラッチ機能を持たせた図、並びにコンパレータの直前にトラック／ホールド回路を付加した図である。
【図８】ノンオーバーラップ信号となる信号φ１とφ２を示す図である。
【図９】帰還経路がオープン状態のときにスパイク状ノイズが演算増幅器に入力した様子を示す図である。
【図１０】実施の形態２におけるチャージアンプの具体的構成例を示す図である。
【図１１】実施の形態３に適用されるチャージアンプ１０及びアナログ／ディジタル変換器２０の構成を示す図である。
【図１２】実施の形態３の動作説明のためのタイミングチャートを示す図である。
【図１３】実施の形態４に係る静電容量検出回路のブロック図である。
【図１４】実施の形態４の動作説明のためのタイミングチャートを示す図である。
【図１５】実施の形態５に係る静電容量検出回路の構成図である。
【図１６】実施の形態５の動作説明のためのタイミングチャートを示す図である。
【図１７】実施の形態６に対応した静電容量検出回路のブロック図である。
【図１８】実施の形態６における電荷積分回路の構成例を示す図である。
【図１９】実施の形態６の動作説明のためのタイミングチャートを示す図である。
【図２０】電荷積分回路の変形例を示す図である。
【図２１】図２０の変形例に係る電荷積分回路の動作タイミングを示す図である。
【図２２】本実施の形態７に適用されるアナログ／ディジタル変換器の構成例を示す図である。
【図２３】実施の形態７の動作説明のためのタイミングチャートを示す図である。
【図２４】電荷積分回路の入力部を２重化した構成例を示す図である。
【発明を実施するための形態】
【００３４】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
（実施の形態１）
図１には、本実施の形態１に係る静電容量検出回路１に対して、タッチパッド、タッチセンサ等のセンサ電極２が接続されている状態が示されている。センサ電極２は、２次元の平面に形成され、互いに直交するＸ電極群３とＹ電極群４とがマトリックス状に配置されている。センサ電極２のＸ電極群３とＹ電極群４をマトリックス状に配置することで、人間の指の近接の位置を検出できるようにしている。
【００３５】
Ｘ電極群３及びＹ電極群４のそれぞれの電極（Ｘ電極、Ｙ電極）は、シールド板などに対するＧＮＤ容量Ｃｐが存在する。また、図１では１箇所のみ図示されているが、Ｘ電極とＹ電極の各交点には電極間容量Ｃｍがそれぞれ形成される。この電極間容量Ｃｍは、指が近接すると減少するため、各交点の静電容量を検出する事により指の近接位置を特定することができる。
【００３６】
図２には、図１において代表的なＸ電極１本とＹ電極１本のセンサ構成部分（電極間容量Ｃｍが形成される交差点に相当）と、当該センサ構成部分に対応した静電容量検出回路１のブロック図が示されている。図１のＸ電極を駆動電極とした場合のノード（駆動電極ノード）Ｓｉｎ、Ｙ電極を検出電極とした場合のノード（検出電極ノード）Ａｉｎとして、駆動電極ノードＳｉｎから矩形波などの駆動信号を与えることで電極間容量Ｃｍの大きさに応じた電荷量をチャージアンプ１０で電圧に変換するものである。駆動電極ノードＳｉｎの電圧源ＶＤＤ端子側は信号ＰＵにてＯＮ／ＯＦＦ制御されるスイッチＳＷ１が設けられ、駆動電極ノードＳｉｎのＧＮＤ端子側は信号ＰＤにてＯＮ／ＯＦＦ制御されるスイッチＳＷ２が設けられる。
【００３７】
図３はチャージアンプ１０の具体的構成例を示す。検出電極ノードＡｉｎから演算増幅器１１の負入力の経路に信号ＡＰＴにてＯＮ／ＯＦＦ制御される捕捉スイッチＳＷ３を直列に設け、電極間容量Ｃｍの電荷及び外来ノイズによる電荷を含む信号のチャージアンプ１０への流入期間を制御する。つまり、捕捉スイッチＳＷ３はチャージアンプ１０への電荷の流入期間を制御することで、ＯＮ期間でチャージアンプ１０へ電荷を含む信号が流入することでチャージアンプ１０の出力が変化し、ＯＦＦ期間では電荷を含む信号の流入が止まり、チャージアンプ１０の出力がホールドされる。このことから、捕捉スイッチＳＷ３がチャージアンプ１０への流入期間を制御することにより、チャージアンプ出力となるアナログ信号をアナログ／ディジタル変換のタイミングにあわせて正確に捕捉しておくことができる。演算増幅器１１の出力から負入力への帰還経路には信号φ１でＯＮ／ＯＦＦ制御される切替ＳＷ４−１、４−２、及び信号φ２でＯＮ／ＯＦＦ制御される切替スイッチ５−１、５−２の４つを設ける。これらの切替スイッチＳＷ４−１、５−１、４−２、５−２が切替回路を構成する。この切替回路によりキャパシタとしての帰還容量Ｃｆｂの２つの端子が正と逆の向きに切り替え接続できる構成となっている。演算増幅器１１の正入力には参照電位ＶＲが接続される。参照電位は出力信号のダイナミックレンジを大きく取れるように演算増幅器１１の電源の中点付近に設定される。
【００３８】
チャージアンプ１０の出力Ａｏｕｔはアナログ／ディジタル変換器２０に入力される（図２参照）。アナログ／ディジタル変換器２０は、変換タイミング規定信号ＡＱが入力され、信号ＡＱの立ち上りのタイミングで出力Ａｏｕｔと参照電位ＶＲの差分の電位をディジタル信号Ｄｏｕｔに変換する。つまり、補足スイッチＳＷ３でチャージアンプ１０への電荷を含む信号の流入を制御し、捕捉スイッチＳＷ３がＯＦＦの時にチャージアンプ１１の出力をホールドした状態で、信号ＡＱの立ち上りに応じてＡＤ変換することでノイズフィルタ効果の悪影響を排除する。
【００３９】
図４に本実施の形態の動作説明のためのタイミングチャートを示す。信号ＰＵ、ＰＤは各スイッチＳＷ１，ＳＷ２をＯＮ／ＯＦＦ制御することにより、駆動電極ノードＳｉｎに矩形波を与えるための信号である。信号ＰＵがＯＮになることでスイッチＳＷ１がＯＮするとＶＤＤの電位が駆動電極ノードＳｉｎに設定され、信号ＰＤがＯＮになることでスイッチＳＷ２がＯＮするとＧＮＤの電位が駆動電極ノードＳｉｎに設定される。スイッチＳＷ１，ＳＷ２をＯＮ／ＯＦＦ制御する信号ＰＵ、ＰＤは通常ノンオーバーラップ信号（ＯＮ期間が重ならない）とするが、単純なディジタル信号をそのまま反転させるインバータロジックでも代用できる。
【００４０】
Ｔ１〜Ｔ６は駆動信号のエッジのタイミングを示しており、この例では立ち上り、立ち下がりの両エッジで６回分の転送電荷を取り込んで積分した出力Ａｏｕｔの電圧を参照電位ＶＲとの差分として計測することとした例を示している。
【００４１】
初めに、リセットシーケンスにおいてＡＰＴ、φ１、φ２の何れの信号（捕捉スイッチＳＷ３，切替ＳＷ４−１、５−１、４−２、５−２）もＯＮにして帰還容量Ｃｆｂの電荷をリセットすると共に検出電極ノードＡｉｎを参照電位ＶＲに設定する。次に、ＡＰＴ、φ１、φ２の各信号（スイッチＳＷ３，ＳＷ４−１、５−１、４−２、５−２）をＯＦＦしてリセットシーケンスが終了する。
【００４２】
次のタイミングＴ１で信号ＰＵをＯＮにすることでスイッチＳＷ１をＯＮにして駆動電極ノードＳｉｎをＶＤＤへ遷移させると同時に信号ＡＰＴ、信号φ１をＯＮにする。この時、演算増幅器１１は帰還容量Ｃｆｂを介して負入力の電位を参照電位ＶＲと同じ電位に保とうとして負帰還動作を行うため、センサ電極２から転送される電荷により出力Ａｏｕｔは参照電位ＶＲから降下した電位となる。外来ノイズの無い状態においては、駆動信号の各エッジによる出力Ａｏｕｔの電位変化ΔＡｏｕｔは、転送される電荷量から、次のようになる。
ΔＡｏｕｔ＝ＶＤＤ×Ｃｍ／Ｃｆｂ        （１）
【００４３】
図４では出力Ａｏｕｔの変化のタイミング時の矢印の長さがΔＡｏｕｔの大きさを示している。次に、信号ＡＰＴをＯＦＦにして捕捉スイッチＳＷ３をＯＦＦにすることで、センサ電極２とチャージアンプ１０との電荷のやり取りが遮断される。更に信号ＰＵ及びφ１がＯＦＦになり、各スイッチＳＷ１、ＳＷ４−１、ＳＷ４−２がＯＦＦになる。
【００４４】
次のタイミングＴ２において駆動電極ノードＳｉｎをＧＮＤへ遷移させるために信号ＰＤがＯＮする。また同時に信号ＡＰＴ、信号φ２がＯＮする事でタイミングＴ１の時と逆向きの電荷移動がセンサ電極２とチャージアンプ１０との間で起こるが、帰還容量Ｃｆｂの接続が信号φ１の時と逆向きになり、参照電位ＶＲに対して正方向に蓄積された電荷になるため、参照電位ＶＲに対して正の電位として変化することになる。
【００４５】
このような動作がＴ３〜Ｔ６まで繰り返されたあと、信号ＡＱの立ち上りエッジのタイミングでチャージアンプ１０の出力Ａｏｕｔと参照電位ＶＲとの差の電位を静電容量計測値としてアナログ／ディジタル変換する。
【００４６】
この一連のリセットシーケンス、検出シーケンスを繰り返し行いながら電極間容量Ｃｍの大きさを検出するが、この実施の形態においては外来ノイズが混入しても、時間的に隣接してチャージアンプ１０に取り込まれるノイズ電荷量は、図４の一番下に示すように、ノイズＮ１−１，１−２，１−３の部分とノイズＮ２−１，２−２，２−３の部分とで相殺されるため、検出回路としてのノイズ耐性が大きく向上することになる。
【００４７】
また、本発明は検出シーケンスが６回に限定されるものではなく、出力Ａｏｕｔとして出力される電位がＧＮＤとＶＤＤの範囲に収まる範囲またはチャージアンプ１０の動作電源範囲において、できるだけ多く繰り返されることでノイズ削減効果が大きくなる。更に駆動信号の立ち上り及び立ち下りそれぞれの電荷遷移が同じ回数行われることで、更にノイズ削減効果が大きくなる。
【００４８】
チャージアンプ１０のアナログ信号をディジタル信号に変換するタイミングを捕捉するための手段として、信号ＡＰＴでＯＮ／ＯＦＦ制御される捕捉スイッチＳＷ３を導入した場合について説明したが、ここで捕捉スイッチＳＷ３（信号ＡＴＰ）を導入しない場合の問題点について説明する。例えば、信号ＡＰＴでＯＮ／ＯＦＦ制御される捕捉スイッチＳＷ３を設けずに出力Ａｏｕｔをアナログ／ディジタル変換器２０に接続したとする。アナログ／ディジタル変換器２０は内部にコンパレータを持つものが多いので、例えばアナログ／ディジタル変換器を１ビット出力としたコンパレータの場合について例示する。図５に示すように、コンパレータ２１の出力をＣｏｕｔとし、その出力Ｃｏｕｔを信号ＡＱでラッチするラッチ回路２２の出力をＤｏｕｔとする。外来ノイズがある場合の出力Ａｏｕｔとコンパレータ出力Ｃｏｕｔの関係を図６に示す。例えば、単一周波数のノイズが混入しその位相が異なる場合を想定すると、位相がＮ１のときのコンパレータ出力はＣｏｕｔ１、位相がＮ２のときのコンパレータ出力はＣｏｕｔ２となる。コンパレータ２１は出力Ａｏｕｔと参照電位ＶＲを比較してＨｉｇｈ／Ｌｏｗの出力をするが実際には時間遅延が存在し、図６のような遅延（Ｄｅｌａｙ）が生じてしまう。出力Ａｏｕｔの電圧がＮ１、Ｎ２で全く同じとなる信号ＡＱのタイミングでアナログ／ディジタル変換のタイミングを規定してもラッチされるディジタル信号は異なる値となってしまい、結果としてチャージアンプ１０でのノイズのフィルタリング効果が大きく損なわれる。
【００４９】
よって、出力Ａｏｕｔをディジタル信号に変換するタイミングでアナログ信号を捕捉スイッチＳＷ３（信号ＡＰＴ）で捕捉することで本来のフィルタリング効果が発揮されることになる。図７Ａのように、アナログ／ディジタル変換器２０のコンパレータ２１自体にラッチ機能を持たせたり、図７Ｂのようにコンパレータ２１の直前に出力Ａｏｕｔ信号のトラック／ホールド回路２３を付加したりしても信号ＡＰＴで制御されるスイッチＳＷ３と同様の効果を得る事ができる。
【００５０】
（実施の形態２）
次に、チャージアンプ１０の一部を変形した実施の形態２について説明する。
信号φ１、φ２で制御される切替回路（切替スイッチＳＷ４−１、５−１、４−２、５−２）は通常はスイッチが互いに同時にＯＮしないように制御されるため、信号φ１、φ２は、図８に示すようなノンオーバーラップ信号となる。また、実際のスイッチはデータ信号が搬送され、スイッチに対して入出力されるデータ信号入出力部とスイッチを制御する制御信号が入力される制御信号入力部との間に静電容量結合が生じる。設計上その結合をキャンセルするためにダミートランジスタを設けるなどの手法がとられるが、無視できない影響が残る場合がある。この場合、図８、図９に示すように、スパイク状のノイズＮｉｎが発生する可能性がある。ノイズ発生時に信号φ１、φ２がともにＯＦＦとなっている期間では、演算増幅器１１には負帰還がかからずオープンループとなってしまう事から、出力Ａｏｕｔに大きな出力変化が起こってしまう。この状態から次に信号φ１ないしφ２がＯＮすると帰還容量Ｃｆｂに不要な電荷が流入してチャージアンプ出力のＳＮ比の劣化が生じる場合がある。
【００５１】
そこで、実施の形態２に適用されるチャージアンプ１０は、図１０に示すように、演算増幅器１１の負入力と出力の帰還経路に、抵抗値Ｒｆｂの抵抗素子１２を接続する構成とした。図１０において図３に示すチャージアンプ１０と同一部分については同一符号を付している。かかる構成を有するチャージアンプ１０において、スパイク状のノイズＮｉｎが発生したとしても、常に出力からの負帰還制御が抵抗素子１２を介して行われる状態となるので、出力Ａｏｕｔには大きな変化が発生しない。よって、出力ＡｏｕｔのＳＮ比の大きな劣化を回避する事ができる。ただし、Ｃｆｂ×Ｒｆｂ(時定数)がサンプリング周期より小さくなると抵抗素子１２による電荷のリークが無視できなくなる。よって、Ｃｆｂ×Ｒｆｂ（時定数）をリークの影響が無視できる大きさに設定するなどの注意が必要となる。
【００５２】
また、帰還経路に接続されるものは抵抗素子１２に限らず、トランジスタ、ダイオード等の能動素子やインピーダンス素子と能動素子を組み合わせた回路網を用いても良い。例えば、抵抗素子１２の代わりにトランジスタのＯＦＦ特性を利用したデバイスを使うことで、製造プロセスの削減に寄与できる。
【００５３】
（実施の形態３）
次に、本発明の実施の形態３について説明する。本実施の形態３は、出力Ａｏｕｔを駆動電極ノードＳｉｎの立ち上りエッジの時はサンプリング容量Ｃｓｎにサンプリングし、駆動電極ノードＳｉｎの立ち下がりエッジの時はサンプリング容量Ｃｓｐにサンプリングする。
【００５４】
図１１は本実施の形態３に適用されるチャージアンプ１０及びアナログ／ディジタル変換器２０の構成を示す。図１１において図３に示すチャージアンプ１０と同一部分については同一符号を付している。アナログ／ディジタル変換器２０の負入力（Ｎ）に対してサンプリング容量Ｃｓｎが接続されると共に、信号φ１によって制御されるスイッチＳＷ４−３を介して演算増幅器１１の出力Ａｏｕｔが出力される。また、正入力（Ｐ）に対してサンプリング容量Ｃｓｐが接続されると共に、信号φ２によって制御されるスイッチＳＷ５−３を介して演算増幅器１１の出力Ａｏｕｔが出力される。
【００５５】
図１２に実施の形態３の動作説明のためのタイミングチャートを示す。図４と同一動作部分は説明を省略する。演算増幅器１１の出力Ａｏｕｔをサンプリング容量ＣｓｎとＣｓｐに振り分けるスイッチＳＷ４−３、ＳＷ５−３の制御に信号φ1、φ２ではなく、信号φ1、φ２より短い期間に設定する事で捕捉スイッチＳＷ３(ＡＰＴ）の機能を代用することも可能である。
【００５６】
本例においても、タイミングＴ１〜Ｔ６で積分動作を行うが、タイミングＴ１、Ｔ３、Ｔ５ではサンプリング容量Ｃｓｎに負側のチャージアンプ出力が蓄積され、タイミングＴ２、Ｔ４、Ｔ６ではサンプリング容量Ｃｓｐに正側のチャージアンプ出力が蓄積される。検出シーケンスの最後でアナログ／ディジタル変換するときは、サンプリング容量ＣｓｎとＣｓｐの電位の差（Ｐ−Ｎ）を計測値とする。
【００５７】
これにより、チャージアンプ出力のダイナミックレンジを有効に使うことができ、アナログ信号として２倍の出力を得られることになる。したがって、わずかな回路素子の追加で更にＳＮ比の向上が可能となる。また、コンパレータ２１の比較対象が正極（Ｐ）と負極（Ｎ）の電圧になるため、低周波ノイズがコモンモードに変換されるため、積分の効果と差動の効果の両方によるノイズフィルタ効果が得られる。
【００５８】
（実施の形態４）
次に、本発明の実施の形態４について説明する。本実施の形態４は、アナログ／ディジタル変換器２０として、１ビット出力のコンパレータ２４を用いてデルタシグマ型のアナログ／ディジタル変換器を実現したものである。
【００５９】
図１３は実施の形態４に係る静電容量検出回路のブロック図である。アナログ／ディジタル変換器２０は、１ビット出力のコンパレータ２４とディジタルフィルタ２５とで構成されたデルタシグマ型のアナログ／ディジタル変換器である。コンパレータ２４の出力を、デルタシグマ帰還容量Ｃｄｓを介して入力に帰還することでデルタシグマ変調を行うものである。デルタシグマ帰還容量Ｃｄｓの帰還タイミングはデルタシグマ帰還制御ロジック３０で制御される。
【００６０】
図１４に実施の形態４の動作説明のためのタイミングチャートを示す。なお、駆動信号を発生させ、ＡＰＴ、φ１、φ２の制御信号によりチャージアンプ１０にセンサ電極から電荷を取り込む動作は、実施の形態１と同様である。
【００６１】
リセットシーケンスにおいて、信号φ１、φ２によって切替スイッチＳＷ４−１、５−１、ＳＷ４−２、５−２をＯＮすることにより帰還容量Ｃｆｂの電荷をリセットするところまでは実施の形態１と同様である。続いて行う最初の駆動信号の立ち上がり、立ち下がりの両エッジ（Ｔ１、Ｔ２）での積分動作において、信号Ｄｄｓが駆動信号と逆向きに変化することで初期電荷を帰還容量Ｃｆｂに転送する。このとき、駆動電極ノードＳｉｎに発生させる駆動信号による電荷転送も同時に行われる。信号Ｄｄｓの変化によりデルタシグマ帰還容量Ｃｄｓを介して帰還容量Ｃｆｂへ転送される信号Ｄｄｓの１つのエッジに対応する初期電荷Ｑｄｓは、Ｄｄｓの変化の大きさを駆動信号と同じＶＤＤとすると次のように表わされる。
Ｑｄｓ＝ＶＤＤ×Ｃｄｓ      （２）
【００６２】
図１４において、その電荷量に対応する出力Ａｏｕｔの出力波形を破線で示すが、通常、Ｑｄｓの大きさは電極間容量に対応する電荷（ＶＤＤ×Ｃｍ）より大きくなるように設定するので、駆動信号による転送電荷で矢印の方向に電荷が差し引かれる事で実線の波形となる。初期電荷はＴ１、Ｔ２の両エッジで帰還容量Ｃｆｂへ転送するため、トータルで（２）式の２倍の電荷が帰還容量Ｃｆｂへ初期電荷として転送される。
【００６３】
駆動信号によりタイミングＴ１〜Ｔ５までのエッジで電極間容量Ｃｍに対応する電荷が転送されるため、帰還容量Ｃｆｂの初期電荷から差し引かれる形で転送されていくことになり、チャージアンプ出力が参照電位に近づくようになる。駆動信号エッジの立ち上り、立ち下がりの単位での電荷転送完了後に信号ＡＱが立ち上がることで、出力Ａｏｕｔと参照電位ＶＲとを比較した結果を示す比較結果信号（１ビット）をディジタルフィルタ２５に取り込みながらＦＩＲフィルタなどのディジタルフィルタリング処理で多ビットの出力Ｄｏｕｔ’に変換して出力する。コンパレータ２４の比較結果（０または１）をディジタルフィルタ２５が信号ＡＱでラッチした値を、図１４の出力Ａｏｕｔの下部に示している。
【００６４】
Ｔ６の駆動エッジでの電荷転送後、出力Ａｏｕｔが参照電位ＶＲより大きくなると、コンパレータ２４出力がＨｉｇｈになり信号ＡＱの立ち上りタイミングではディジタルフィルタ２５は［１］をラッチするとデルタシグマ帰還制御ロジック３０にその情報が送出され、信号Ｄｄｓが次の駆動信号のエッジのタイミングＴ７及びＴ８でデルタシグマ変調の帰還信号としてフィードバックされる。この時の信号Ｄｄｓによる電荷転送も初期電荷の転送と同様にＤｄｓの両エッジを使用して行われる。また、デルタシグマ帰還容量Ｃｄｓの大きさを変えることで出力ディジタル値のゲインを調整することが可能である。
【００６５】
この一連の動作のように初期電荷（ＶＤＤ×Ｃｄｓ×２）から駆動信号による電極間容Ｃｍの大きさに応じた電荷が差し引かれる形で電荷積分動作が行われ、コンパレータ２４出力結果をデルタシグマ帰還容量Ｃｄｓを介してその容量値に応じた電荷がフィードバックされることで簡単な構成でノイズ耐性の高いアナログ／ディジタル変換器を含む静電容量検出回路が構成できる。
【００６６】
（実施の形態５）
次に、本発明の実施の形態５について説明する。本実施の形態５は、アナログ／ディジタル変換器２０として、１ビット出力のコンパレータ２４を用いてデルタシグマ型のアナログ／ディジタル変換器を実現したものである。基本的な構成及び動作は実施の形態４と同様であるので、ここでは主に実施の形態４との相違点について説明する。
【００６７】
図１５は実施の形態５に係る静電容量検出回路の構成図である。図１１、図１３に示す静電容量検出回路と同一部分には同一符号を付している。
【００６８】
コンパレータ２４の入力は出力Ａｏｕｔを駆動電極ノードＳｉｎの立ち上りエッジの時はサンプリング容量Ｃｓｎにサンプリングし、駆動電極ノードＳｉｎの立ち下がりエッジの時はサンプリング容量Ｃｓｐにサンプリングする構成となっている。したがって、駆動信号の立ち下がりエッジ後においてコンパレータ２４の負入力（Ｃｓｎの電位）に対して正入力（Ｃｓｐの電位）を比較し、その結果によりデルタシグマ変調を行う。
【００６９】
図１６のタイミングチャートにおいてはＴ６の駆動信号立ち下がりエッジ後にコンパレータ２４入力において負入力（Ｎ）＜正入力（Ｐ）になることで比較結果［１］がディジタルフィルタ２５に転送されると共に、デルタシグマ帰還制御ロジック３０、デルタシグマ帰還容量Ｃｄｓを介したデルタシグマ帰還動作が行われる。
【００７０】
この場合、実施の形態３と同様に、コンパレータ２４の比較対象がＰとＮの電圧になるため、低周波ノイズがコモンモードに変換されるため、積分の効果と差動の効果の両方の効果によるノイズフィルタ効果が得られ、簡単な構成でノイズ耐性の高いアナログ／ディジタル変換器を含む静電容量検出回路が構成できる。
【００７１】
（実施の形態６）
実施の形態６に係る静電容量検出回路は、図１に示す静電容量検出回路１と同様に、センサ電極２を構成するＸ電極群３とＹ電極群４とに接続されていて、指の近接位置を特定するために、Ｘ電極とＹ電極の各交点に形成される電極間容量Ｃｍの大きさに応じた電荷量を検出する。
【００７２】
図１７には、図１において代表的なＸ電極１本とＹ電極１本のセンサ構成部分（電極間容量Ｃｍが形成される交差点に相当）と、当該センサ構成部分に対応した静電容量検出回路１００のブロック図が示されている。図１のＸ電極を駆動電極とし、Ｙ電極を検出電極として、駆動電極ノードＳｉｎから矩形波などの駆動信号を与えることで電極間容量Ｃｍの大きさに応じた電荷量を電荷積分回路１１０で検出する。
【００７３】
図１８は電荷積分回路１１０の具体的構成例を示す。電荷積分回路１１０は、差動増幅器１１１と、第１の電流出力回路ｇｍＡ（ｇｍ１、ｇｍ２）と、第１の電流出力回路ｇｍＡとカレントミラー構成をとる第２の電流出力回路ｇｍＢ（ｇｍ１’、ｇｍ２’）と、第２の電流出力回路ｇｍＢの出力に接続される積分キャパシタＣｉｎｔと、積分キャパシタＣｉｎｔの両端の端子が第２の電流出力回路ｇｍＢの出力及びＶＤＤ（電圧源）、ＧＮＤ（グラウンド）、ＶＲ（参照電位）に選択的に接続するためのスイッチＳＷｆ１、ＳＷｆ２、ＳＷｒ１、ＳＷｒ２、ＳＷｒｓｔを備える。これらスイッチＳＷｆ１、ＳＷｆ２、ＳＷｒ１、ＳＷｒ２、ＳＷｒｓｔが切替回路を構成する。差動増幅器１１１と第１の電流出力回路ｇｍＡとからなる回路ブロックは、一般的に演算増幅器ＯＰＡと呼ばれ、演算増幅器ＯＰＡと第２の電流出力回路ｇｍＢをあわせた回路ブロックは電流コンベア回路ＣＣと呼ばれる。
【００７４】
図１８に示す例では、演算増幅器ＯＰＡにおける差動増幅器１１１の負入力に検出電極ノードＡｉｎが接続され、正入力に参照電位ＶＲが接続される。参照電位ＶＲは出力信号のダイナミックレンジを大きく取れるように、通常は演算増幅器ＯＰＡの電源の中点付近に設定されるが、本例では参照電位ＶＲは電源の中点電圧とする。差動増幅器１１１の出力段に第１の電流出力回路ｇｍＡ及び第２の電流出力回路ｇｍＢが接続される。第１の電流出力回路ｇｍＡは、電圧源（ＶＤＤ）とグラウンド（ＧＮＤ）との間に直列に接続された２つの相互コンダクタンス素子ｇｍ１、ｇｍ２で構成される。相互コンダクタンス素子ｇｍ１、ｇｍ２は、例えばＭＯＳトランジスタ構造を有していて、ゲート−ソース間に印加される電圧に応じてドレイン電流が変化する。差動増幅器１１１の正入力と負入力の電位差に応じて相補的に変化する第１出力と第２出力により相互コンダクタンス素子ｇｍ１、ｇｍ２を制御して演算増幅器ＯＰＡとして電圧／電流変換を行う機能を実現する。相互コンダクタンス素子ｇｍ１、ｇｍ２の中間接続点が負帰還経路１１２を介して差動増幅器１１１の負入力に接続されている。また、第２の電流出力回路ｇｍＢは、電圧源（ＶＤＤ）とグラウンド（ＧＮＤ）との間に直列接続された２つの相互コンダクタンス素子ｇｍ１’、ｇｍ２’で構成される。相互コンダクタンス素子ｇｍ１’、ｇｍ２’は、例えばＭＯＳトランジスタ構造を有していて、ゲート−ソース間に印加される電圧に応じてドレイン電流が変化する。相互コンダクタンス素子ｇｍ１とｇｍ１’は差動増幅器の第１出力で制御され、相互コンダクタンス素子ｇｍ２とｇｍ２’は差動増幅器の第２出力で制御される。すなわち、第２の電流出力回路ｇｍＢは、第１の電流出力回路ｇｍＡとカレントミラー構成を取っており、第１の電流出力回路ｇｍＡと第２の電流出力回路ｇｍＢとの間のカレントミラー比を調整することができる。外部ノイズによって積分キャパシタＣｉｎｔが飽和しないように、カレントミラー比を調整することにより、積分キャパシタＣｉｎｔのサイズを大型化することなくノイズ耐性を改善できる。積分キャパシタＣｉｎｔは、相互コンダクタンス素子ｇｍ１’と相互コンダクタンス素子ｇｍ２’の中間接続点（電流コンベア回路ＣＣの出力）に対して、一方の端子がスイッチＳＷｆ１を介して接続可能に構成され、他方の端子がスイッチＳＷｒ１を介して接続可能に構成されている。また、積分キャパシタＣｉｎｔは、一方の端子がスイッチＳＷｒ２を介して電圧源（ＶＤＤ）に接続され、他方の端子がスイッチＳＷｆ２を介してグラウンド（ＧＮＤ）に接続される。さらに、積分キャパシタＣｉｎｔは、一方の端子がスイッチＳＷｒｓｔを介して参照電位ＶＲに接続されるように構成されている。積分キャパシタＣｉｎｔの他方の端子に現れる電圧が電荷積分回路１１０の出力Ａｏｕｔとなる。
【００７５】
図１７に示すように、電荷積分回路１１０の出力Ａｏｕｔはアナログ／ディジタル変換器２０に入力される。アナログ／ディジタル変換器２０は、変換タイミング規定信号となる信号ＡＱの立ち上りのタイミングで電荷積分回路１１０の出力Ａｏｕｔと参照電位ＶＲとの差分の電位をディジタル信号Ｄｏｕｔに変換する。
【００７６】
図１９は、図１８で示す電荷積分回路１１０を使用したときの動作タイミングを示す図である。図４に示すタイミングチャートと同様に、ＰＵ、ＰＤによってＯＮ／ＯＦＦ制御される各スイッチＳＷ１，ＳＷ２は駆動電極ノードＳｉｎに矩形波を発現するためのスイッチであり、ＰＵによってスイッチＳＷ１がＯＮするとＶＤＤ、ＰＤによってスイッチＳＷ２がＯＮするとＧＮＤの電位が、駆動電極ノードＳｉｎに設定される。ＰＵ、ＰＤは通常ノンオーバーラップ信号とするがディジタル信号を反転させる単純なインバータロジックでも代用できる。図１９のタイミングチャートにおけるＴ１〜Ｔ６はセンサ電極２からの電荷転送が起こる駆動信号のエッジのタイミングを示しており、この例では立ち上り、立ち下がりの両エッジで６回分の転送電荷が起こる。そして、積分キャパシタＣｉｎｔにおいて６回分の転送電荷を積分した値である出力Ａｏｕｔを参照電位ＶＲとの差分として計測することとした例を示している。
【００７７】
初めに、リセットシーケンスにおいて、ＰＤによりスイッチＳＷ１をＯＮして駆動電極ノードＳｉｎをＧＮＤに初期化する。それと同時にスイッチＳＷｒｓｔ、ＳＷｆ２をＯＮにして積分キャパシタＣｉｎｔの電荷を初期化する。このとき、積分キャパシタＣｉｎｔの両端の電位差はＶＲ−ＧＮＤであり、ＧＮＤ＝０とすると参照電位ＶＲになる。検出ノードＡｉｎは演算増幅器ＯＰＡのボルテージフォロワ動作により参照電位ＶＲと常に等しくなるように演算増幅器ＯＰＡ出力から常に帰還がかかっている。次に、スイッチＳＷ１、スイッチＳＷｒｓｔをＯＦＦしてリセットシーケンスが終了する。
【００７８】
検出シーケンスでは、タイミングＴ１でＰＵによりスイッチＳＷ１をＯＮして駆動電極ノードＳｉｎをＶＤＤへ遷移させると同時にスイッチＳＷｆ１をＯＮする。このとき、演算増幅器ＯＰＡは負入力の電位を参照電位ＶＲと同じ電位に保とうとして負帰還動作を行うため、第１の電流出力回路ｇｍＡ（ｇｍ１、ｇｍ２）からセンサ電極２に対して電荷をやり取りするため電流が流れる。具体的には次のような動作となる。駆動電極ノードＳｉｎに現れる駆動信号の立ち上がりエッジによって電極間容量Ｃｍが刺激され、検出電極ノードＡｉｎの電圧が高くなる方向に変化する。このときの上昇電位は電極間容量Ｃｍの蓄積電荷量に対応する。検出電極ノードＡｉｎの電圧変化に対応して差動増幅器１１１の負入力が参照電位ＶＲよりも高くなると、相互コンダクタンス素子ｇｍ２のドレイン電流の方が相互コンダクタンス素子ｇｍ１のドレイン電流より大きくなる。相互コンダクタンス素子ｇｍ１と相互コンダクタンス素子ｇｍ２とでドレイン電流にアンバランスが生じると、相互コンダクタンス素子ｇｍ１と相互コンダクタンス素子ｇｍ２のドレイン電流の差分に相当する電流が、帰還経路１１２を経由して差動増幅器１１１の負入力に負帰還される。よって、検出電極ノードＡｉｎの電圧が下がり、負入力の電位が参照電位ＶＲと同じ電位に戻される。このとき、電極間容量Ｃｍから帰還経路１１２及び相互コンダクタンス素子ｇｍ２を経由してグラウンドに流れる電流量は、駆動信号の立ち上がりエッジによって駆動された電極間容量Ｃｍの蓄積電荷に対応している。
【００７９】
その時、第２の電流出力回路ｇｍＢは、第１の電流出力回路ｇｍＡとのカレントミラー比に応じた電流を出力する。具体的な動作は次のようになる。第２の電流出力回路ｇｍＢは、第１の電流出力回路ｇｍＡと同様に、相互コンダクタンス素子ｇｍ２’のドレイン電流の方が相互コンダクタンス素子ｇｍ１’のドレイン電流より大きくなる。積分キャパシタＣｉｎｔの一方の端子はスイッチＳＷｆ１を介して相互コンダクタンス素子ｇｍ１’と相互コンダクタンス素子ｇｍ２’の中間接続点に接続されていて、かつ積分キャパシタＣｉｎｔの他方の端子がスイッチＳＷｆ２を介してグラウンドに接続されているので、積分キャパシタＣｉｎｔから相互コンダクタンス素子ｇｍ２’を経由してグラウンドに電流が流れる。したがって、積分キャパシタＣｉｎｔの一方の端子に現れる電圧Ａ’は参照電位ＶＲから降下する電位となる。この時の出力電圧ＡｏｕｔはＧＮＤである。外来ノイズの無い状態においては、駆動信号の立ち上がりエッジによるＡ’の電位変化ΔＡ’は転送電荷から（３）式のように表わすことができる。なお、駆動信号の立ち下がりエッジによるＡ’の電位変化ΔＡ’も同様である。
ΔＡ’＝Ｂ×ＶＤＤ×Ｃｍ／Ｃｉｎｔ    （３）
Ｂは電流出力回路ｇｍＡ，ｇｍＢのカレントミラー比を示す。第１の電流出力回路ｇｍＡと第２の電流出力回路ｇｍＢの電流出力をＩ１、Ｉ２とすると、Ｂ＝Ｉ２／Ｉ１である。よって、この時の積分キャパシタＣｉｎｔの端子間の電位差（Ａ’−Ａｏｕｔ）はＶＲ−ΔＡ’となる。次にスイッチＳＷｆ１、ＳＷｆ２をＯＦＦして、センサ電極２からの転送電荷に比例した電圧のΔＡ’分だけ参照電位ＶＲから変化した積分キャパシタＣｉｎｔの電圧が保持される。その後、ＰＵによりスイッチＳＷ１がＯＦＦになる。
【００８０】
次のタイミングＴ２においてＰＤによりスイッチＳＷ２がＯＮすることで駆動電極ノードＳｉｎには駆動信号の立ち下がりエッジが現れる。同時にスイッチＳＷｒ１、ＳＷｒ２がＯＮすることにより、タイミングＴ１の立ち上がりエッジで駆動された時とは逆向きの電荷転送がセンサ電極２と電荷積分回路１１０との間で起こる。具体的には次のような動作となる。駆動電極ノードＳｉｎに現れる駆動信号の立ち下がりエッジによって電極間容量Ｃｍが刺激され、検出電極ノードＡｉｎの電圧が低くなる方向へ降下する。このときの降下電位は電極間容量Ｃｍの蓄積電荷量に対応している。検出電極ノードＡｉｎの電圧変化に対応して差動増幅器１１１の負入力が参照電位ＶＲよりも低くなると、相互コンダクタンス素子ｇｍ１のドレイン電流の方が相互コンダクタンス素子ｇｍ２のドレイン電流より大きくなるアンバランスが生じる。相互コンダクタンス素子ｇｍ１と相互コンダクタンス素子ｇｍ２のドレイン電流の差分に相当する電流が、帰還経路１１２を経由して差動増幅器１１１の負入力に負帰還される。よって、検出電極ノードＡｉｎの電圧が上昇し、負入力の電位が参照電位ＶＲと同じ電位に戻される。このとき、電圧源から相互コンダクタンス素子ｇｍ１および帰還経路１１２を経由して電極間容量Ｃｍに流れる電流量は、駆動信号の立ち下がりエッジによって駆動された電極間容量Ｃｍの蓄積電荷に対応している。
【００８１】
このとき、第２の電流出力回路ｇｍＢは、第１の電流出力回路ｇｍＡとのカレントミラー比に応じた電流を出力する。具体的な動作は次のようになる。第２の電流出力回路ｇｍＢは、第１の電流出力回路ｇｍＡと同様に、相互コンダクタンス素子ｇｍ１’のドレイン電流の方が相互コンダクタンス素子ｇｍ２’のドレイン電流より大きくなる。積分キャパシタＣｉｎｔの一方の端子がスイッチＳＷｒ２を介して電圧源（ＶＤＤ）に接続され、積分キャパシタＣｉｎｔの他方の端子はスイッチＳＷｒ１を介して相互コンダクタンス素子ｇｍ１’と相互コンダクタンス素子ｇｍ２’の中間接続点に接続されているので、電圧源（ＶＤＤ）から相互コンダクタンス素子ｇｍ１’及びスイッチＳＷｒ１を経由して積分キャパシタＣｉｎｔに電流が流れる。よって、積分キャパシタＣｉｎｔの一方の端子に現れる電圧Ａ’はＶＤＤとなり、タイミングＴ２においては駆動電極ノードＳｉｎに印加される駆動信号の立ち下がりエッジになるので、電流コンベア回路ＣＣの出力は接続された積分キャパシタＣｉｎｔの他方の端子に現れる出力電圧Ａｏｕｔを上昇（正）方向に変化させる。図１９においては、出力Ａｏｕｔの収束タイミング時の矢印１個分がΔＡ’を表しており、このときの収束電位はＶＤＤ−ＶＲ＋２×ΔＡ’となる。
【００８２】
このような動作がタイミングＴ３〜Ｔ６まで繰り返されたあと、アナログ／ディジタル変換器２０において信号ＡＱの立ち上りエッジのタイミングで電荷積分回路１１０の出力Ａｏｕｔと参照電位ＶＲとの差の電位が静電容量計測値としてアナログ/ディジタル変換される。
【００８３】
この一連のリセットシーケンス、検出シーケンスを繰り返し行いながら電極間容量Ｃｍの大きさを検出するが、この実施の形態６においては外来ノイズが混入しても、図１９に示すように、時間的に隣接して電荷積分回路１１０に取り込まれる電荷量はノイズＮ１−１，１−２，１−３の部分とノイズＮ２−１，２−２，２−３の部分とで相殺されるために、その電荷量に比例した電荷を積分する積分キャパシタＣｉｎｔでの検出シーケンス後の電圧はノイズ電荷が平均化された電圧となる。したがって、ノイズの影響を低減できることになり、特に低周波ノイズにおいて低減効果が大きい。
【００８４】
また、検出シーケンスは６回に限定されるものではなく、出力Ａｏｕｔとして出力される電位がＧＮＤとＶＤＤの範囲に収まる範囲または回路の動作可能範囲において、できるだけ多く繰り返されることでノイズ削減効果が大きくなる。更に駆動信号の立ち上り及び立ち下りエッジそれぞれでの電荷遷移が同じ回数行われることが望ましい。更に、実施の形態１に示すチャージアンプ１０を使用した場合よりも、第１の電流出力回路ｇｍＡと第２の電流出力回路ｇｍＢのカレントミラー比Ｂの設計自由度があることから、その設定により積分キャパシタＣｉｎｔのサイズを小さくする事が可能となり、全体として回路規模を小さくする事が可能となる。
【００８５】
図２０に電荷積分回路の変形例を示す。この変形例に係る電荷積分回路は、積分キャパシタＣｉｎｔの両端の接続先を切り替える切替回路の構成を除けば、実施の形態６に示した電荷積分回路１１０（図１８）と基本的な原理は同じである。実施の形態６に示した電荷積分回路１１０は積分キャパシタＣｉｎｔの一方の端子はスイッチＳＷｒ２を介して電圧源（ＶＤＤ）に接続可能に構成され、他方の端子はＳＷｆ２を介してグラウンド（ＧＮＤ）に接続可能に構成されていたが、本変形例では積分キャパシタＣｉｎｔの一方の両方の端子ともスイッチＳＷｆ２およびスイッチＳＷｒ２を介して参照電位ＶＲに接続可能になるように構成される。
【００８６】
図２１は変形例に係る電荷積分回路を使用したときの動作タイミングを示す図である。この変形例では、リセットシーケンスにおいて、スイッチＳＷｆ２及びスイッチＳＷｒ２がＯＦＦすることにより、積分キャパシタＣｉｎｔの両端の端子はいずれも参照電位ＶＲに接続されて初期化される。
【００８７】
また、各タイミングＴ１、Ｔ２…での積分動作において、積分キャパシタＣｉｎｔが電流コンベア回路ＣＣに接続される側と反対の端子が参照電位ＶＲに接続される以外は、図１８で示した電荷積分回路１１０の具体例と同様の動作である。例えば、タイミングＴ１では、スイッチＳＷｆ１がＯＮして積分キャパシタＣｉｎｔの一方の端子が電流コンベア回路ＣＣの出力（相互コンダクタンス素子ｇｍ１’と相互コンダクタンス素子ｇｍ２’の中間接続点）に接続され、スイッチＳＷｆ２はＯＮのままであるので積分キャパシタＣｉｎｔの他方の端子は参照電位ＶＲに接続される。また、タイミングＴ２では、スイッチＳＷｒ１がＯＮして積分キャパシタＣｉｎｔの他方の端子が電流コンベアＣＣ回路の出力（相互コンダクタンス素子ｇｍ１’と相互コンダクタンス素子ｇｍ２’の中間接続点）に接続され、スイッチＳＷｒ２がＯＮして積分キャパシタＣｉｎｔの一方の端子は参照電位ＶＲに接続される。
【００８８】
このような変形例によれば、実施の形態６に示される電荷積分回路１１０に比べて１つのスイッチＳＷｒｓｔを削減できる。
【００８９】
（実施の形態７）
次に本発明の実施の形態７について説明する。本実施の形態７は、実施の形態４と同様に、アナログ／ディジタル変換器２０として、１ビット出力のコンパレータを用いてデルタシグマ型のアナログ／ディジタル変換器を実現したものである。電荷積分回路１１０は実施の形態６における図１８または変形例（図２０）と同一構成を採ることができる。
【００９０】
図２２は、本実施の形態７に適用されるアナログ／ディジタル変換器２０の構成例を示す図である。アナログ／ディジタル変換器２０は、電荷積分回路１１０の出力Ａｏｕｔと参照電位ＶＲとを比較する１ビット出力のコンパレータ１２１と、コンパレータ１２１の出力を信号ＡＱでラッチしながらディジタルフィルタリング処理で多ビットの出力Ｄｏｕｔ’に変換するディジタルフィルタ１２２と、デルタシグマ帰還容量Ｃｄｓの帰還タイミングを制御するデルタシグマ帰還制御ロジック１２３とを有する。コンパレータ１２１の出力を、デルタシグマ帰還容量Ｃｄｓを介して入力に帰還することでデルタシグマ変調を行うものである。デルタシグマ帰還容量Ｃｄｓの帰還タイミングはデルタシグマ帰還制御ロジック１２３で制御される。
【００９１】
図２３に本実施の形態７に係る静電容量検出回路のタイミングチャートを示す。このタイミングチャートでは電荷積分回路として実施の形態６の変形例（図２０）を採用した場合を例示する。なお、駆動信号を発生させ、電荷積分回路１１０にセンサ電極２から電荷を取り込む動作は、実施の形態６の変形例と同様である。
【００９２】
リセットシーケンスにおいて、ＰＤ、スイッチＳＷｆ２をＯＮすることにより積分キャパシタＣｉｎｔの電荷を初期化するところまでは実施の形態６の変形例と同様である。続いて行う検出シーケンスにおいて、最初の駆動信号の立ち上がり、立ち下がりの両エッジ（Ｔ１、Ｔ２）での積分動作において、信号Ｄｄｓが駆動信号と逆向きに変化することで初期電荷を電荷積分回路１１０に転送する。このとき駆動電極ノードＳｉｎに発生する駆動信号による電荷転送も同時に行われる。信号Ｄｄｓの変化によりデルタシグマ帰還容量Ｃｄｓを介して積分キャパシタＣｉｎｔに対して信号Ｄｄｓの最初の１つのエッジに対応して転送される初期電荷Ｑｄｓは、（４）式で表わされる。
Ｑｄｓ＝ＶＤＤ×Ｃｄｓ×Ｂ    （４）
Ｂは実施の形態６と同様に第１及び第２の電流出力回路ｇｍＡ、ｇｍＢのカレントミラー比である。その電荷に対応する出力Ａｏｕｔの出力波形を図２３中に２点鎖線で示すが、駆動電極ノードＳｉｎに印加される駆動信号による転送電荷で矢印の方向に電荷が差し引かれる事で破線の波形（Ａ’）となる。このような動作が駆動信号の次のエッジとなる立下りで同様に行われ、信号Ｄｄｓによる初期電荷はタイミングＴ１、Ｔ２の両エッジで積分キャパシタＣｉｎｔへ転送されるため、トータルで（４）式で計算される電荷の２倍の電荷が初期電荷として転送される。
【００９３】
駆動信号によりタイミングＴ１〜Ｔ５のエッジでセンサ電極２の電極間容量Ｃｍに対応する電荷が転送されるため、積分キャパシタＣｉｎｔの初期電荷から差し引かれる形で転送されていくことになり、電荷積分回路１１０の出力が参照電位ＶＲに近づくようになる。駆動信号のエッジの立ち上り、立ち下がりを一組とした単位での電荷転送完了後に、信号ＡＱが立ち上がることで、コンパレータ１２１が電荷積分回路１１０の出力Ａｏｕｔと参照電位ＶＲとの比較結果を示す比較結果信号（１ビット）をディジタルフィルタ１２２にとりこみながらＦＩＲフィルタなどのディジタルフィルタリング処理で多ビットの出力Ｄｏｕｔ’に変換して出力する。コンパレータ１２１の比較結果をディジタルフィルタ１２２が信号ＡＱでラッチした値を出力Ａｏｕｔの下部に示しておく（図２３）。
【００９４】
駆動信号によるタイミングＴ６の立ち下がりエッジでの電荷転送後、電荷積分回路１１０の出力Ａｏｕｔが参照電位ＶＲより大きくなる。このとき、コンパレータ１２１の出力がＨｉｇｈになり信号ＡＱの立ち上りタイミングではディジタルフィルタ１２２は［１］をラッチする。デルタシグマ帰還制御ロジック１２３にその情報が送出され、信号Ｄｄｓが次の駆動信号の立ち上がりエッジ（Ｔ７）及び立ち下がりエッジ（Ｔ８）のタイミングでデルタシグマ変調の帰還信号としてフィードバックする。また、デルタシグマ帰還容量Ｃｄｓの大きさを変えることで出力ディジタル値のゲインを調整することが可能である。
【００９５】
この一連の動作のように初期電荷から駆動信号による電極間容量Ｃｍの大きさに応じた電荷が差し引かれる形で電荷積分動作が行われ、コンパレータ１２１の出力結果をデルタシグマ帰還容量Ｃｄｓを介してその容量値に応じた電荷がフィードバックされることで簡単な構成でノイズ耐性の高いアナログ/ディジタル変換器を含む静電容量検出回路が構成できる。
【００９６】
なお、上記実施の形態６、７で示した電流コンベア回路ＣＣは、演算増幅器ＯＰＡの後段に第２の電流出力回路ｇｍＢを配置して、差動増幅器１１１を共用する構成としたが、本発明はこのような回路構成に限定されない。
【００９７】
例えば、図２４に示すように、電荷積分回路１１０の入力部を２重化することで、電荷積分回路１１０の入力段へ帰還をかけるための演算増幅器ＯＰＡ１と、積分キャパシタＣｉｎｔに電荷を蓄積するための演算増幅器ＯＰＡ２とを備えた構成としても良い。演算増幅器ＯＰＡ１、ＯＰＡ２は、図１８に示す演算増幅器ＯＰＡと同じものを用いることができる。その他の構成要素には図１８に示す電荷積分回路１１０の各構成要素と同じ参照符号を付与している。
【００９８】
このように、電荷積分回路１１０の入力段へ帰還をかけるための演算増幅器ＯＰＡ１と、積分キャパシタＣｉｎｔに電荷を蓄積するための演算増幅器ＯＰＡ２とを別々に設けた構成としても、上記実施の形態６、７と同様の作用効果を奏することができる。
【００９９】
なお、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。上記実施の形態において、添付図面に図示されているセンサ電極の大きさや形状などについては、これに限定されず、本発明の効果を発揮する範囲内で適宜変更することが可能である。その他、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施することが可能である。
【符号の説明】
【０１００】
１  静電容量検出回路
２  センサ電極
３  Ｘ電極群
４  Ｙ電極群
１０  チャージアンプ
１１  演算増幅器
１２  抵抗素子
２０  アナログ／ディジタル変換器
２１、２４、１２１  コンパレータ
２２  ラッチ回路
２３  トラック／ホールド回路  ２５  ディジタルフィルタ
３０  デルタシグマ帰還制御ロジック
１１０  電荷積分回路
１１１  差動増幅器
１１２  帰還経路
Ｃｆｂ  帰還容量
ＳＷ１，ＳＷ２  スイッチ
ＳＷ３  捕捉スイッチ
ＳＷ４−１、５−１、４−２、５−２、ＳＷｆ１、ＳＷｆ２、ＳＷｒ１、ＳＷｒ２  切替スイッチ（切替回路）
Ｃｍ  電極間容量
Ｃｐ  ＧＮＤ容量
Ｃｓｎ、Ｃｓｐ  サンプリング容量
Ｃｄｓ  デルタシグマ帰還容量
ｇｍＡ  第１の電流出力回路
ｇｍＢ  第２の電流出力回路
ｇｍ１、ｇｍ２、ｇｍ１’、ｇｍ２’  相互コンダクタンス素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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