(57)【要約】【課題】簡単な構成でスイッチングノイズを低減できる負荷駆動回路を提供する。【解決手段】  互いに並列接続された一対のトランジスタと、当該一対のトランジスタに対して直列接続された負荷と、動作条件に応じて互いに異なる回路特性を呈する少なくとも一対の電流路を介して当該一対のトランジスタの各々の制御端子に制御電流を供給して当該トランジスタをオンオフ制御する制御回路と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
互いに並列接続された一対の被制御電流路チャネルを形成する一対のトランジスタと、前記一対の被制御電流路チャネルに対して直列接続された負荷と、前記トランジスタをその制御端子を介してオンオフ制御する制御回路と、を含む負荷駆動回路であって、
前記制御回路は、動作条件に応じて互いに異なる回路特性を呈する少なくとも一対の電流路を介して前記制御端子の各々に制御電流を供給することを特徴とする負荷駆動回路。
【請求項２】
前記制御回路は、
前記一対のトランジスタの一方の制御端子に対して互いに反対方向においてのみ導通する第１の一対の電流路と、
前記一対のトランジスタの他方の制御端子に対して互いに反対方向においてのみ導通する第２の一対の電流路と、を含み、
前記第１の一対の電流路と前記第２の一対の電流路とは、前記制御端子に対する同方向において互いに異なるインピーダンスを有することを特徴とする請求項１に記載の負荷駆動回路。
【請求項３】
前記第１の一対の電流路は、
自身のアノード端子が前記一対のトランジスタの一方の前記制御端子に接続された第１ダイオードを含む第１電流路と、
自身のアノード端子が前記第１ダイオードのカソード端子に接続され、且つ自身のカソード端子が前記一対のトランジスタの一方の前記制御端子に第１抵抗素子を介して接続された第２ダイオードを含む第２電流路と、からなり、
前記第２の一対の電流路は、
自身のカソード端子が前記一対のトランジスタの他方の前記制御端子に接続された第３ダイオードを含む第３電流路と、
自身のカソード端子が前記第３ダイオードのアノード端子に接続され、且つ自身のアノード端子が前記一対のトランジスタの一方の前記制御端子に第２抵抗素子を介して接続された第４ダイオードを含む第４電流路と、からなることを特徴とする請求項２に記載の負荷駆動回路。
【請求項４】
前記制御回路は、前記一対のトランジスタの制御端子の各々に対して互いに反対方向においてのみ導通する一対の電流路と、前記制御端子同士を繋ぐ中継路と、を含むことを特徴とする請求項１に記載の負荷駆動回路。
【請求項５】
前記一対の電流路は、自身のアノード端子が前記一対のトランジスタの一方の前記制御端子に接続された第１ダイオードを含む第１電流路と、自身のカソード端子が前記一対のトランジスタの他方の前記制御端子に接続された第２ダイオードを含む第２電流路と、からなり、
前記中継路は、所定のインピーダンスを呈する抵抗素子を含むことを特徴とする請求項４に記載の負荷駆動回路。
【請求項６】
前記制御回路は、前記負荷に流れる負荷電流の大きさに応じて前記制御電流の大きさを調整して前記一対のトランジスタの各々のオンオフ動作態様を異ならせることを特徴とする請求項１に記載の負荷駆動回路。
【請求項７】
前記制御回路は、前記負荷電流が閾値よりも大きい場合には前記一対のトランジスタの各々をオンオフ動作させ、且つ前記負荷電流が閾値よりも小さい場合には前記一対のトランジスタの一方をオンオフ動作させつつ前記トランジスタの他方をオフ状態のまま維持することを特徴とする請求項６に記載の負荷駆動回路。
【請求項８】
前記制御回路は、前記一対のトランジスタの一方の温度の大きさに応じて前記制御電流の大きさを調整して前記一対のトランジスタの各々のオンオフ動作態様を異ならせることを特徴とする請求項１に記載の負荷駆動回路。
【請求項９】
前記制御回路は、前記温度が閾値よりも大きい場合には前記トランジスタの各々をオンオフ動作させ、且つ前記温度が閾値よりも小さい場合には前記トランジスタの一方をオンオフ動作させつつ前記トランジスタの他方をオフ状態のまま維持することを特徴とする請求項８に記載の負荷駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタにより負荷を駆動する負荷駆動回路に関する。
【背景技術】
【０００２】
負荷を駆動するトランジスタをオンオフスイッチするときに、スイッチングノイズが生じることが知られている。このような課題を解決するための制御回路が例えば特許文献１に開示されている。当該制御回路においては、副駆動トランジスタを主駆動トランジスタに並列接続し、オン時には副駆動トランジスタを先にオンさせ、オフ時には副駆動トランジスタを後にオフさせることにより、スイッチングノイズを低減している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２８４２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記特許文献１の制御回路には以下の問題点がある。第１に、当該制御回路は、３つの半導体スイッチの他に比較的高価な部品であるＩＣ（特許文献１の図１の符号９）をも含む計１１点の部品からなり、更にＩＣを駆動するための電源回路も具備する必要があることから、回路が複雑化すると共に高価格化及び実装面積増大化の弊害を招くという問題がある。第２に、主及び副トランジスタのオンオフ時に共通に使用する部品（特許文献１の図１の符号６）があるので、各々のトランジスタの入力容量を考慮しながら設計をしなければならず、設計が容易でないという問題もある。
【０００５】
本発明は上記した如き問題点に鑑みてなされたものであって、簡単な構成でスイッチングノイズを低減できる負荷駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明による負荷駆動回路は、互いに並列接続された一対の被制御電流路チャネルを形成する一対のトランジスタと、前記一対の被制御電流路チャネルに対して直列接続された負荷と、前記トランジスタをその制御端子を介してオンオフ制御する制御回路と、を含む負荷駆動回路であって、前記制御回路は、動作条件に応じて互いに異なる回路特性を呈する少なくとも一対の電流路を介して前記制御端子の各々に制御電流を供給することを特徴とする。
【発明の効果】
【０００７】
本発明による負荷駆動回路によれば、簡単な構成でスイッチングノイズを低減することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施例である負荷駆動回路の構成を示す回路図である。
【図２】図１の制御回路の動作波形を示すタイムチャートである。
【図３】本発明の第２の実施例である負荷駆動回路の構成を示す回路図である。
【図４】図３の制御回路の動作波形を示すタイムチャートである。
【図５】本発明の第３の実施例である負荷駆動回路の構成を示す回路図である。
【図６】図５の制御回路の通常負荷時における動作波形を示すタイムチャートである。
【図７】図５の制御回路の軽負荷時における動作波形を示すタイムチャートである。
【図８】本発明の第４の実施例である負荷駆動回路の構成を示す回路図である。
【図９】図８の制御回路の通常温度時における動作波形を示すタイムチャートである。
【図１０】図８の制御回路の温度上昇時における動作波形を示すタイムチャートである。
【発明を実施するための形態】
【０００９】
以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
＜第１の実施例＞
図１には、本実施例の負荷駆動回路１１の構成が示されている。
【００１０】
負荷２０の一端は直流電源３０の正極に接続されている。負荷２０の他端は、Ｎ型チャネル電界効果トランジスタ（以下、ＮＭＯＳと称する）４１及びＮＭＯＳ４２の各々のドレイン端子に接続されている。ＮＭＯＳ４１及び４２の各々のソース端子は接地電位ＧＮＤに接続されている。直流電源３０の負極も接地電位ＧＮＤに接続されている。
【００１１】
信号源５０の一端は、ダイオード６１及び６４の各々のカソード端子と、ダイオード６２及び６３の各々のアノード端子とに接続されている。信号源５０の他端は、接地電位ＧＮＤに接続されている。
【００１２】
ダイオード６１のアノード端子は、ＮＭＯＳ４１のゲート端子と、抵抗７１の一端とに接続されている。当該接続点をノードｎＡと称する。抵抗７１の他端は、ダイオード６２のカソード端子に接続されている。
【００１３】
ダイオード６３のカソード端子は、ＮＭＯＳ４２のゲート端子と、抵抗７２の一端とに接続されている。当該接続点をノードｎＢと称する。抵抗７２の一端はＮＭＯＳ４２のゲート端子にも接続されている。抵抗７２の他端はダイオード６４のアノード端子に接続されている。以下、ダイオード６１〜６４と、抵抗７１及び７２とからなる回路を制御回路７０Ａと称する。
【００１４】
ＮＭＯＳ４１及び４２の各々のソース−ドレインに形成されるチャネルを被制御電流路チャネルと称する。一対のＮＭＯＳ４１及び４２は、互いに並列接続された一対の被制御電流路チャネルを形成しており、当該チャネルは負荷２０に対して直列接続されている。ＮＭＯＳ４１のサイズはＮＭＯＳ４２のサイズよりも大きい。また、ＮＭＯＳ４１の抵抗値はＮＭＯＳ４２の抵抗値よりも小さい。
【００１５】
ダイオード６１及び６２は、トランジスタ４１のゲート端子に対して互いに反対方向においてのみ導通する第１の一対の電流路を形成している。また、ダイオード６３及び６４は、トランジスタ４２のゲート端子に対して互いに反対方向においてのみ導通する第２の一対の電流路を形成している。また、第１の一対の電流路と第２の一対の電流路とは、各制御端子に対する同方向において互いに異なるインピーダンスを有する。
【００１６】
以下、図１及び図２を参照しつつ、負荷駆動回路１１の動作について説明する。図２においては、トランジスタ４１及び４２の各々のドレイン−ソース間電位をＶＤＳ（Ｑ１）及びＶＤＳ（Ｑ２）として示している。
【００１７】
先ず、時刻Ｔ１において、信号源５０の出力電位Ｖ２がローレベルからハイレベルに変化する。このとき、ノードｎＢの電位ＶＢもダイオード６３を介して直ぐにハイレベルとなる。電位ＶＢは、時刻Ｔ１の時点でトランジスタ４２がオン状態に遷移するための閾値電圧以上の電位となる。その結果、トランジスタ４２は、時刻Ｔ１の時点でオンして導通状態となる。
【００１８】
一方、ノードｎＡの電位ＶＡはダイオード６２を介して、トランジスタ４１の入力容量と抵抗７１の抵抗値との積である時定数に応じて徐々に上昇する。電位ＶＡが、トランジスタ４１がオン状態に遷移するための閾値電圧ＶＧＳ（ｔｈ）１に達するのは時刻Ｔ２の時点となる。その結果、トランジスタ４１は、トランジスタ４２のオン時点Ｔ１よりもΔｔ１だけ経過した時刻Ｔ２の時点でオンして導通状態となる。
【００１９】
次に、時刻Ｔ３において、信号源５０の出力電位Ｖ２がハイレベルからローレベルに変化する。このとき、ノードｎＡの電位ＶＡもダイオード６１を介して直ぐにローレベルとなる。電位ＶＡは、時刻Ｔ３の時点でトランジスタ４１がオフ状態に遷移するための閾値電圧以下の電位となる。その結果、トランジスタ４１は、時刻Ｔ３の時点でオフして非導通状態となる。
【００２０】
一方、ノードｎＢの電位ＶＢはダイオード６４を介して、トランジスタ４２の入力容量と抵抗７２の抵抗値との積である時定数に応じて徐々に降下する。電位ＶＢが、トランジスタ４２がオフ状態に遷移するための閾値電圧ＶＧＳ（ｔｈ）２に達するのは、時刻Ｔ４の時点となる。その結果、トランジスタ４２は、トランジスタ４１のオフ時点Ｔ３よりもΔｔ２だけ経過した時刻Ｔ４の時点でオフして非導通状態となる。
【００２１】
上記したように、本実施例の負荷駆動回路１１においては、負荷２０と接地電位ＧＮＤとの間に、互いに並列接続された２つのトランジスタ４１及び４２が設けられている。更に、負荷駆動回路１１は、トランジスタ４１及び４２のオンオフスイッチタイミングを制御する制御回路７０Ａを備える。オンスイッチ時には、抵抗値の小さいトランジスタ４１よりも先に抵抗値の大きいトランジスタ４２をオンさせる。オフスイッチ時には、トランジスタ４１よりも後にトランジスタ４２をオフさせる。かかる動作により、トランジスタ４１が単独でオン／オフする場合に比較して、オン／オフ時に負荷２０に流れる電流の変化量を減らし、スイッチングノイズ量を減らすことができる。
【００２２】
特に、負荷駆動回路１１においては、制御回路７０Ａのみでオンオフスイッチタイミングを制御でき、従来技術のように高価なＩＣ及びＩＣ用の駆動回路を設ける必要がない。制御回路７０Ａは、ダイオード６１〜６４と抵抗７１及び７２のみからなる。それ故、回路構成が簡単であり、価格が安く且つ実装面積が小さい回路を実現することができる。また、本実施例の負荷駆動回路１１には、遅延時間Δｔ１及びΔｔ２を設定するための共用部品は存在せず、トランジスタ４１及び４２の各々の特性に合わせて部品定数（例えば抵抗値７１及び７２の各々の抵抗値）を自由に設定できる。それ故、設計の自由度を向上させることができると共に、負荷駆動回路１１全体の特性の最適化を図ることも容易になる。
＜第２の実施例＞
図３には、本実施例の負荷駆動回路１２の構成が示されている。
【００２３】
負荷２０の一端は直流電源３０の正極に接続されている。負荷２０の他端は、ＮＭＯＳ４１及びＮＭＯＳ４２の各々のドレイン端子に接続されている。ＮＭＯＳ４１及び４２の各々のソース端子は接地電位ＧＮＤに接続されている。直流電源３０の負極も接地電位ＧＮＤに接続されている。
【００２４】
信号源５０の一端は、ダイオード６１のカソード端子と、ダイオード６２のアノード端子とに接続されている。信号源５０の他端は、接地電位ＧＮＤに接続されている。
【００２５】
ダイオード６１のアノード端子は、ＮＭＯＳ４１のゲート端子と、抵抗７１の一端とに接続されている。当該接続点をノードｎＡと称する。抵抗７１の他端は、ダイオード６２のカソード端子と、トランジスタ４２のゲート端子とに接続されている。当該接続点をノードｎＢと称する。以下、ダイオード６１及び６２と、抵抗７１とからなる回路を制御回路７０Ｂと称する。
【００２６】
ＮＭＯＳ４１及び４２の各々のソース−ドレインに形成されるチャネルを被制御電流路チャネルと称する。一対のＮＭＯＳ４１及び４２は、互いに並列接続された一対の被制御電流路チャネルを形成しており、当該チャネルは負荷２０に対して直列接続されている。ＮＭＯＳ４１のサイズはＮＭＯＳ４２のサイズよりも大きい。また、ＮＭＯＳ４１の抵抗値はＮＭＯＳ４２の抵抗値よりも小さい。
【００２７】
ダイオード６１及び６２とは、トランジスタ４１及び４２の各々のゲート端子に対して互いに反対方向においてのみ導通する一対の電流路を形成している。抵抗７１は、所定のインピーダンスを呈し、ゲート端子同士を繋ぐ中継路を形成している。
【００２８】
以下、図３及び図４を参照しつつ、負荷駆動回路１２の動作について説明する。図４においては、トランジスタ４１及び４２の各々のドレイン−ソース間電位をＶＤＳ（Ｑ１）及びＶＤＳ（Ｑ２）として示している。
【００２９】
先ず、時刻Ｔ１において、信号源５０の出力電位Ｖ２がローレベルからハイレベルに変化する。このとき、ノードｎＢの電位ＶＢもダイオード６２を介して直ぐにハイレベルとなる。電位ＶＢは、時刻Ｔ１の時点でトランジスタ４２がオン状態に遷移するための閾値電圧以上の電位となる。その結果、トランジスタ４２は、時刻Ｔ１の時点でオンして導通状態となる。
【００３０】
一方、ノードｎＡの電位ＶＡはダイオード６２を介して、トランジスタ４１の入力容量と抵抗７１の抵抗値との積である時定数に応じて徐々に上昇する。電位ＶＡが、トランジスタ４１がオン状態に遷移するための閾値電圧ＶＧＳ（ｔｈ）１に達するのは、時刻Ｔ２の時点となる。その結果、トランジスタ４１は、トランジスタ４２のオン時点Ｔ１よりもΔｔ１だけ経過した時刻Ｔ２の時点でオンして導通状態となる。
【００３１】
次に、時刻Ｔ３において、信号源５０の出力電位Ｖ２がハイレベルからローレベルに変化する。このとき、ノードｎＡの電位ＶＡもダイオード６１を介して直ぐにローレベルとなる。電位ＶＡは、時刻Ｔ３の時点でトランジスタ４１がオフ状態に遷移するための閾値電圧以下の電位となる。その結果、トランジスタ４１は、時刻Ｔ３の時点でオフして非導通状態となる。
【００３２】
一方、ノードｎＢの電位ＶＢはダイオード６１を介して、トランジスタ４２の入力容量と抵抗７１の抵抗値との積である時定数に応じて徐々に降下する。電位ＶＢが、トランジスタ４２がオフ状態に遷移するための閾値電圧ＶＧＳ（ｔｈ）２に達するのは、時刻Ｔ４の時点となる。その結果、トランジスタ４２は、トランジスタ４１のオフ時点Ｔ３よりもΔｔ２だけ経過した時刻Ｔ４の時点でオフして非導通状態となる。
【００３３】
このように、本実施例の負荷駆動回路１２は、第１の実施例の制御回路７０Ａに比較してより簡単な構成の制御回路７０Ｂを備えている。制御回路７０Ｂは、わずか３つの部品すなわちダイオード６１及び６２と抵抗７１のみで構成されている。非常に安価な部品であるダイオードと抵抗を計３つだけ用いて第１の実施例と同様の効果を奏することができるので、回路の簡単化、低価格化、実装面積の極小化をより高いレベルで実現できる。
＜第３の実施例＞
図５には、本実施例の負荷駆動回路１３の構成が示されている。
【００３４】
負荷２０の一端は直流電源３０の正極に接続されている。負荷２０の他端は、ＮＭＯＳ４１及びＮＭＯＳ４２の各々のドレイン端子に接続されている。ＮＭＯＳ４１及び４２の各々のソース端子は抵抗７５の一端に接続されている。抵抗７５の他端は接地電位に接続されている。直流電源３０の負極も接地電位ＧＮＤに接続されている。
【００３５】
信号源５０の一端は、ＮＭＯＳ４２のゲート端子、Ｐ型チャネル電界効果トランジスタ（以下、ＰＭＯＳと称する）４３のソース端子、及び抵抗７３の一端に接続されている。当該接続点をノードｎＢと称する。信号源５０の他端は、接地電位ＧＮＤに接続されている。
【００３６】
ＰＭＯＳ４３のゲート端子は、抵抗７３の他端、及びバイポーラトランジスタ４４のコレクタ端子に接続されている。ＰＭＯＳ４３のドレイン端子は、ＮＭＯＳ４１のゲート端子、及び抵抗７４の一端に接続されている。当該接続点をノードｎＡと称する。
【００３７】
抵抗７４の他端、及びバイポーラトランジスタ４４のエミッタ端子は接地電位ＧＮＤに接続されている。抵抗７４は、ＰＭＯＳ４３がオフ状態のときにＮＭＯＳ４１が誤動作することを防止するために設けられている。以下、ＰＭＯＳ４３と、バイポーラトランジスタ４４と、抵抗７３〜７５とからなる回路を制御回路７０Ｃと称する。
【００３８】
ＮＭＯＳ４１及び４２の各々のソース−ドレインに形成されるチャネルを被制御電流路チャネルと称する。一対のＮＭＯＳ４１及び４２は、互いに並列接続された一対の被制御電流路チャネルを形成しており、当該チャネルは負荷２０に対して直列接続されている。ＮＭＯＳ４１のサイズはＮＭＯＳ４２のサイズよりも大きい。また、ＮＭＯＳ４１の抵抗値はＮＭＯＳ４２の抵抗値よりも小さい。
【００３９】
以下、図５及び図６を参照しつつ、負荷駆動回路１３の通常負荷時の動作について説明する。図６においては、トランジスタ４１〜４４の各々のドレイン−ソース間電位をＶＤＳ（Ｑ１）〜ＶＤＳ（Ｑ４）として示している。
【００４０】
先ず、時刻Ｔ１において、信号源５０の出力電位Ｖ２がローレベルからハイレベルに変化する。このとき、ノードｎＢの電位ＶＢも直ぐにハイレベルとなり、トランジスタ４２がオン状態に遷移するための閾値ＶＧＳ（ｔｈ）２を超える。その結果、トランジスタ４２がオンし、負荷電流Ｉｏが流れる。負荷電流Ｉｏによって抵抗７５の端子間に生じる電圧が、バイポーラトランジスタ４４のベース−エミッタ間電圧を超えたときにバイポーラトランジスタ４４がオンする。バイポーラトランジスタ４４のオンにより、ＰＭＯＳ４３のゲート電位が接地電位ＧＮＤまで低下してＰＭＯＳ４３がオンする。ＰＭＯＳ４３のオンにより、ノードｎＡの電位ＶＡがハイレベルとなり、トランジスタ４１がオン状態に遷移するための閾値ＶＧＳ（ｔｈ）１を超える。その結果、ＮＭＯＳ４１がオンする。
【００４１】
次に、時刻Ｔ２において、信号源５０の出力電位Ｖ２がハイレベルからローレベルに変化する。このとき、ノードｎＢの電位ＶＢも直ぐにローレベルとなり、トランジスタ４２がオフする。トランジスタ４２のオフによって負荷電流Ｉｏが流れなくなり、抵抗７５の端子間に生じていた電圧が低下する。その結果、バイポーラトランジスタ４４がオフする。バイポーラトランジスタ４４のオフにより、トランジスタ４３のゲート電荷が抵抗７３を介して放電され、トランジスタ４３はオフする。また、トランジスタ４３の寄生ダイオードを介してノードｎＡの電位ＶＡがローレベルになるので、トランジスタ４１もオフする。
【００４２】
以下、図５及び図７を参照しつつ、負荷駆動回路１３の軽負荷時の動作について説明する。「軽負荷」は、負荷２０のインピーダンスが通常動作時よりも大きいことを意味する。図７においては、トランジスタ４１〜４４の各々のドレイン−ソース間電位をＶＤＳ（Ｑ１）〜ＶＤＳ（Ｑ４）として示している。
【００４３】
先ず、時刻Ｔ１において、信号源５０の出力電位Ｖ２がローレベルからハイレベルに変化する。このとき、ノードｎＢの電位ＶＢも直ぐにハイレベルとなり、トランジスタ４２がオンする。トランジスタ４２のオンによって負荷電流Ｉｏが流れ、抵抗７５の端子間に電圧が生じる。しかし、負荷２０のインピーダンスが大きいので負荷電流Ｉｏの電流値は小さく、抵抗７５の端子間に生じる電圧はバイポーラトランジスタ４４のベース−エミッタ間電圧を超えない。それ故、バイポーラトランジスタ４４はオフ状態のままである。その結果、ノードｎＡの電位ＶＡは、トランジスタ４１をオン状態に遷移させるための閾値電圧ＶＧＳ（ｔｈ）１を超えずにローレベルのままであり、トランジスタ４１もオフ状態を継続する。
【００４４】
次に、時刻Ｔ２において、信号源５０の出力電位Ｖ２がハイレベルからローレベルに変化する。このとき、ノードｎＢの電位ＶＢも直ぐにローレベルとなり、トランジスタ４２がオフする。トランジスタ４２のオフによって負荷電流Ｉｏが流れなくなるが、もともとオフ状態であるバイポーラトランジスタ４４はオフ状態のままである。その結果、トランジスタ４３及びランジスタ４１もオフ状態のままである。
【００４５】
このように、本実施例の負荷駆動回路１３においては、制御回路７０Ｃが、負荷電流Ｉｏの大きさに応じて抵抗７５の端子間に生じる電圧が閾値（すなわちバイポーラトランジスタ４４のベース−エミッタ間電圧）を超えたか否かに応じてトランジスタ４１及び４２のオンオフ動作態様を異ならせる。換言すれば、負荷電流Ｉｏの大きさが閾値を超えたか否かに応じてトランジスタ４１及び４２のオンオフ動作態様を異ならせる。通常負荷時すなわち負荷電流Ｉｏの大きさが閾値を超えている場合には、トランジスタ４１及び４２の両方をオンオフ駆動する。並列接続されているトランジスタ４１及び４２の各々のオン抵抗の合成抵抗値はトランジスタ４２の単独のオン抵抗値よりも小さくなるので、トランジスタ４１及び４２の両方を駆動することにより導通損失を減らすことができる。
【００４６】
一方、軽負荷時すなわち負荷電流Ｉｏの大きさが閾値より小さい場合には、トランジスタ４２のみをオンオフ駆動する。トランジスタ４２のみを駆動することにより、トランジスタ４１及び４２の両方を駆動する場合に比較して駆動損失を減らすことができる。これに対して、軽負荷時の負荷電流Ｉｏは小さいので、トランジスタ４２を単独で駆動することによる導通損失は小さい。それ故、トランジスタ４２のみを駆動することにより、導通損失と駆動損失のトータル損失量を減らすことができる。このように、本実施例の負荷駆動回路１３によれば、負荷２０のインピーダンスの大きさに応じてトータルの損失量を最小化することができる。
＜第４の実施例＞
図８には、本実施例の負荷駆動回路１４の構成が示されている。
【００４７】
負荷２０の一端は直流電源３０の正極に接続されている。負荷２０の他端は、ＮＭＯＳ４１及びＮＭＯＳ４２の各々のドレイン端子に接続されている。ＮＭＯＳ４１及び４２の各々のソース端子、及び直流電源３０の負極は、接地電位ＧＮＤに接続されている。
【００４８】
信号源５０の一端は、ＮＭＯＳ４１のゲート端子、ダイオード６５のカソード端子、及びサーミスタ８０の一端に接続されている。当該接続点をノードｎＡと称する。信号源５０の他端は、接地電位ＧＮＤに接続されている。
【００４９】
ダイオード６５のアノード端子は、サーミスタ８０の他端、抵抗７６の一端、及びトランジスタ４２のゲート端子に接続されている。当該接続点をノードｎＢと称する。抵抗７６の他端は接地電位ＧＮＤに接続されている。サーミスタ８０はトランジスタ４１の温度を検出できるように設けられている。以下、ダイオード６５と、抵抗７６と、サーミスタ８０とからなる回路を制御回路７０Ｄと称する。
【００５０】
ＮＭＯＳ４１及び４２の各々のソース−ドレインに形成されるチャネルを被制御電流路チャネルと称する。一対のＮＭＯＳ４１及び４２は、互いに並列接続された一対の被制御電流路チャネルを形成しており、当該チャネルは負荷２０に対して直列接続されている。ＮＭＯＳ４１のサイズはＮＭＯＳ４２のサイズよりも大きい。また、ＮＭＯＳ４１の抵抗値はＮＭＯＳ４２の抵抗値よりも小さい。
【００５１】
以下、図８及び図９を参照しつつ、負荷駆動回路１４の通常温度時の動作について説明する。図９においては、トランジスタ４１及び４２の各々のドレイン−ソース間電位をＶＤＳ（Ｑ１）及びＶＤＳ（Ｑ２）として示している。通常温度時におけるサーミスタ８０は、比較的高い抵抗値を示す。
【００５２】
先ず、時刻Ｔ１において、信号源５０の出力電位Ｖ２がローレベルからハイレベルに変化する。このとき、ノードｎＡの電位ＶＡも直ぐにハイレベルとなり、トランジスタ４１がオン状態に遷移するための閾値ＶＧＳ（ｔｈ）１を超える。その結果、トランジスタ４１がオンし、負荷電流Ｉｏが流れる。ノードｎＢの電位はサーミスタ８０と抵抗７６との分圧によって定まるが、通常動作時におけるサーミスタ８０は高抵抗であるので、電位ＶＢは低電位となる。ノードｎＢの電位ＶＢは、トランジスタ４２をオン状態に遷移させるための閾値ＶＧＳ（ｔｈ）２に達しないので、トランジスタ４２はオフ状態のままである。
【００５３】
次に、時刻Ｔ２において、信号源５０の出力電位Ｖ２がハイレベルからローレベルに変化する。このとき、ノードｎＡの電位ＶＡも直ぐにローレベルとなり、トランジスタ４１がオフする。一方、ノードｎＢの電位はダイオード６５によってローレベルに維持されるので、トランジスタ４２はオフ状態のままである。
【００５４】
以下、図８及び図１０を参照しつつ、負荷駆動回路１４の温度上昇時の動作について説明する。図１０においては、トランジスタ４１及び４２の各々のドレイン−ソース間電位をＶＤＳ（Ｑ１）及びＶＤＳ（Ｑ２）として示している。温度上昇時におけるサーミスタ８０は、比較的低い抵抗値を示す。例えば周囲温度の上昇や負荷電流Ｉｏの増大に伴う発熱によってトランジスタ４１の温度が上昇したときに、当該温度を検出するように設けられているサーミスタ８０の抵抗値が下がる。
【００５５】
先ず、時刻Ｔ１において、信号源５０の出力電位Ｖ２がローレベルからハイレベルに変化する。このとき、ノードｎＡの電位ＶＡも直ぐにハイレベルとなり、トランジスタ４１がオンする。ノードｎＢの電位はサーミスタ８０と抵抗７６との分圧によって定まるが、温度上昇時におけるサーミスタ８０は低抵抗であるので、ノードｎＢの電位ＶＢは高電位となる。電位ＶＢは、トランジスタ４２をオン状態に遷移させるための閾値ＶＧＳ（ｔｈ）２よりも大きくなり、トランジスタ４２はオンする。
【００５６】
次に、時刻Ｔ２において、信号源５０の出力電位Ｖ２がハイレベルからローレベルに変化する。このとき、ノードｎＡの電位ＶＡも直ぐにローレベルとなり、トランジスタ４１がオフする。ノードｎＢの電位はダイオード６５を介してローレベルとなるので、トランジスタ４２もオフする。
【００５７】
このように、本実施例の負荷駆動回路１４においては、制御回路７０Ｄが、トランジスタ４１の温度の大きさに応じてトランジスタ４２の制御端子に生じる電圧が閾値（すなわちトランジスタ４２のオン電圧閾値ＶＧＳ（ｔｈ）２）を超えたか否かに応じてトランジスタ４１及び４２のオンオフ動作態様を異ならせる。換言すれば、トランジスタ４１の温度の大きさが閾値を超えたか否かに応じてトランジスタ４１及び４２のオンオフ動作態様を異ならせる。通常温度時すなわち当該温度が閾値よりも小さい場合には、並列接続されたトランジスタ４１及び４２のうちトランジスタ４１のみを駆動させることによって駆動損失を低減する。一方、温度上昇時すなわち当該温度が閾値よりも大きい場合には、トランジスタ４１及び４２の両方を駆動することによって導通損失を低減させると共に、熱を分散させることができる。すなわち、本実施例の負荷駆動回路１４によれば、無駄な電力消費を削減しつつ駆動回路の動作安定性を高めることができる。
【００５８】
なお、本明細書においては、電界効果トランジスタのソース端子及びドレイン端子の各々を動作端子、ゲート端子を制御端子とも称する。また、バイポーラトランジスタのエミッタ端子及びコレクタ端子の各々を動作端子、ベース端子を制御端子とも称する。
【００５９】
また、上記各実施例はトランジスタ４１及び４２をＮＭＯＳとした場合の例であるが、ＰＭＯＳを用いることもできる。また、上記各実施例はトランジスタ４１及び４２をＭＯＳＦＥＴとした場合の例であるが、バイポーラトランジスタを用いることもできる。
【００６０】
また、第１及び第２の実施例において、トランジスタ４１及び／又は４２のゲート−ソース間にコンデンサを接続して、時間Δｔ１及び／又はΔｔ２の長さを調整することもできる。
【符号の説明】
【００６１】
１１〜１４  負荷駆動回路
２０  負荷
３０  直流電源
４１〜４４  トランジスタ
５０  信号源
６１〜６５  ダイオード
７１〜７６  抵抗
８０  サーミスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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