(57)【要約】【課題】第１の基板と第２の基板とが接合されて製造される半導体装置の歩留まりを向上させることができる半導体装置の製造方法を提供すること。【解決手段】本発明の一つの実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法は、第１工程と、第２工程と、第３工程とを含む。第１工程は、第１の基板および第２の基板の表面のうち、少なくともいずれか一方の基板の表面を研磨する。第２工程は、第１工程によって研磨された基板の表面を粗化する。第３工程は、第２工程によって粗化された基板の表面へ他方の基板の表面を接合する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の基板および第２の基板の表面のうち、少なくともいずれか一方の基板の表面を研磨する第１工程と、
前記第１工程によって研磨された前記基板の表面を粗化する第２工程と、
前記第２工程によって粗化された前記基板の表面へ他方の基板の表面を接合する第３工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２工程によって粗化する前記表面の粗さを順次変更して前記第３工程を行った場合における前記第１の基板および前記第２の基板の歪みを計測する実験を予め行い、
前記第２工程は、
該実験によって得られる前記粗さと前記歪みとの関係を示すグラフの定留点に対応する前記粗さのうちの最小の粗さを、粗化する粗さの範囲の下限値として前記基板の表面を粗化する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２工程によって粗化する前記表面の粗さを順次変更して前記第３工程を行った場合における前記第１の基板および前記第２の基板の接合進展速度を計測する実験を予め行い、
前記第２工程は、
該実験によって計測される前記接合進展速度が予め決定された接合進展速度の下限値まで低下した場合の粗さを前記範囲の上限値として前記基板の表面を粗化する
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２工程は、
前記第１工程によって研磨された前記基板の表面を、算術平均粗さＲａが０．１５ｎｍから０．３３ｎｍの範囲内で粗化する
ことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
【請求項５】
前記第１工程は、
前記第１の基板および前記第２の基板のうち、半導体素子が形成される基板の表面を研磨する
ことを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、第１の基板と第２の基板とを接合して製造される半導体装置がある。例えば、裏面照射型のイメージセンサは、第１の基板におけるフォトダイオード等の半導体素子が形成された側の表面と、支持基板となる第２の基板の表面とが接合された後、第１の基板の裏面側が研磨されて受光面が形成され、製造される。
【０００３】
しかしながら、第１の基板と第２の基板とを接合した場合、接合された第１の基板および第２の基板に歪みが生じることがあり、かかる歪みに起因して歩留まりが低下するという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−８９９９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、第１の基板と第２の基板とが接合されて製造される半導体装置の歩留まりを向上させることができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法は、第１工程と、第２工程と、第３工程とを含む。第１工程は、第１の基板および第２の基板の表面のうち、少なくともいずれか一方の基板の表面を研磨する。第２工程は、前記第１工程によって研磨された前記基板の表面を粗化する。第３工程は、前記第２工程によって粗化された前記基板の表面へ他方の基板の表面を接合する。
【図面の簡単な説明】
【０００７】
【図１】図１は、実施形態に係る半導体装置の製造工程を示す説明図である。
【図２】図２は、実施形態に係る半導体装置の製造工程を示す説明図である。
【図３】図３は、実施形態に係る基板接合の仕組みを示す説明図である。
【図４】図４は、実施形態に係る基板接合の仕組みを示す説明図である。
【図５】図５は、実施形態に係る実験結果を示す説明図である。
【図６】図６は、実施形態に係る実験結果を示す説明図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態に係る半導体装置の製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。本実施形態では、半導体装置の一例として、入射光を光電変換する受光部における入射光が入射される側の面とは逆の面側に配線層が形成される所謂裏面照射型ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサを例に挙げて説明する。
【０００９】
なお、実施形態に係る半導体装置は、裏面照射型のＣＭＯＳイメージセンサ（以下、単に「ＣＭＯＳセンサ」と記載する）に限定されるものではなく、第１の基板と第２の基板とを接合させて製造される任意の半導体装置であってもよい。
【００１０】
図１は、実施形態に係る半導体装置の製造工程を示す説明図である。図１の（ａ）に示すように、実施形態に係る半導体装置の製造方法では、ＣＭＯＳセンサを製造する場合、例えば、シリコンウェハ１１の上面にデバイス層１２および絶縁膜１３を順次形成する。なお、本実施形態では、これらシリコンウェハ１１、デバイス層１２および絶縁膜１３を含む半導体基板を第１の基板１と称する。
【００１１】
ここで、デバイス層１２は、光電変換層および多層配線層等を含む。光電変換層には、ＣＭＯＳセンサへ入射する光を受光強度に応じた量の電荷へ変換する複数のフォトダイオードが形成される。また、光電変換層には、フォトダイオードによって光電変換された電荷の読み出しや転送を行う複数のトランジスタ等の半導体素子が形成される。
【００１２】
かかる光電変換層は、ＦＥＯＬ（Front  End  of  Line）と呼ばれる製造工程によってシリコンウェハ１１上に形成される。ＦＥＯＬでは、半導体の薄膜を成膜する成膜工程、半導体の薄膜へ不純物をドープするイオン注入工程、半導体の薄膜へデバイスパターンを転写するフォトリソグラフィー工程、半導体の薄膜の形状を所定の形状へ加工するエッチング工程等が繰り返し行われる。これにより、シリコンウェハ１１上にフォトダイオードやトランジスタ等の半導体素子が形成される。
【００１３】
また、多層配線層は、ＢＥＯＬ（Back  End  of  Line）と呼ばれる製造工程によって光電変換層上に形成される。かかる多層配線層は、例えば、酸化シリコン等によって形成された層間絶縁膜と、層間絶縁膜の内部に設けられる多層配線とを備える。
【００１４】
多層配線は、例えば、光電変換された電荷をフォトダイオードから読み出すための制御信号や、電荷を読み出す光電変換素子を選択するための制御信号等の伝送に用いられる。かかる多層配線は、例えば、ダマシン構造のＣｕ（銅）配線やＣｕ配線よりも上層に形成されるＡｌ（アルミニウム）配線等である。
【００１５】
絶縁膜１３は、例えば、ＣＶＤ（Chemical  Vapor  Deposition）によって形成される酸化シリコン膜である。なお、絶縁膜１３は、ＴＥＯＳ（テトラエトキシシラン）を材料とした酸化シリコン膜であってもよく、ＬＰ（Low  Pressure）−ＣＶＤやプラズマＣＶＤによって形成された窒化シリコン膜であってもよい。
【００１６】
かかる絶縁膜１３の表面は、後述する第２の基板２（図２参照）との接合面となるため、平坦性を向上させる必要がある。ただし、絶縁膜１３の表面の平坦性が高過ぎる場合、第２の基板２と接合された第１の基板１が第２の基板２の応力に引っ張られて歪み、歩留まりが低下することがある。一方、絶縁膜１３の表面の平坦性が低過ぎる場合、第１の基板１と第２の基板２との間に接合不良が生じ、歩留まりが低下することがある。
【００１７】
このため、絶縁膜１３の表面の平坦性を向上させる工程では、接合後の第１の基板１に歪みが生じることがなく、第１の基板１と第２の基板２との間に接合不良が生じない範囲内に収まるように、絶縁膜１３表面の粗さを制御する必要がある。
【００１８】
以下、かかる歪みや接合不良が発生しない表面の粗さの範囲を「粗さ範囲」と称する。かかる粗さ範囲は、予め行う実験に基づいて決定される。なお、かかる実験結果の一例については、図５および図６を参照して後述する。
【００１９】
ここで、成膜直後の絶縁膜１３は、表面の算術平均粗さ（以下、「Ｒａ」と記載する）が粗さ範囲の上限より高い（粗い）状態である。かかる粗い絶縁膜１３の表面の平坦性を向上させる方法として、例えば、ＣＭＰ（Chemical  Mechanical  Polishing）によって絶縁膜１３の表面を研磨する方法がある。
【００２０】
しかしながら、ＣＭＰによる研磨では、研磨布の番手やスラリーを変更しても、絶縁膜１３の表面のＲａが粗さ範囲の下限値を下回って（平坦性が向上し過ぎて）しまい、Ｒａが粗さ範囲内に収まるように研磨条件を制御することが困難である。
【００２１】
そこで、本実施形態に係る半導体装置の製造方法では、成膜直後の絶縁膜１３の表面を、一旦、Ｒａが粗さ範囲の下限値よりも低くなるまで研磨した後に、Ｒａが粗さ範囲に収まるように粗化する。
【００２２】
具体的には、図１の（ｂ）に示すように、絶縁膜１３の表面全体をＣＭＰ装置３によってＲａが粗さ範囲の下限値よりも低くなるまで研磨する第１工程を行う。続いて、図１の（ｃ）に示すように、エッチング装置４のエッチャント４１内へ第１の基板１を浸漬させ、絶縁膜１３の表面をウェットエッチングすることによって粗化する第２工程を行う。
【００２３】
このとき、第１の基板１を浸漬させるエッチャント４１として、例えば、希フッ酸やアンモニア過水等の薬液を用いる。なお、絶縁膜１３が窒化膜の場合には、エッチャント４１として、アンモニア過水、熱リン酸等の薬液を用いる。
【００２４】
また、このときのウェットエッチングでは、例えば、第１の基板１を３〜５ｓ間、エッチャント４１へ浸漬させる。これにより、図１の（ｄ）に示すように、絶縁膜１３の表面にＲａが粗さ範囲内に収まる程度まで粗化された粗化面１４が形成される。
【００２５】
その後、かかる第１の基板１と第２の基板２（図２参照）とを貼り合わせて接合する第３工程を行う。具体的には、まず、図２の（ａ）に示すように、第１の基板１の裏面を下にして貼合ステージ６へ第１の基板１を載置し、貼合ステージ６によって第１の基板１を吸着保持させる。
【００２６】
続いて、支持基板となる第２の基板２を用意する。第２の基板２としては、例えば、図１に示すシリコンウェハ１１と同じシリコンウェハ２１が用いられる。続いて、第１の基板１および第２の基板２の各接合面となる側の表面に対して表面処理を行う。
【００２７】
このとき、例えば、酸等の薬品と純水とによって各接合面の洗浄および表面処理を行う。これにより、第２の基板２における第１の基板１との接合面となる側の表面（ここでは、下面）には、前処理として酸化処理が施されて酸化シリコン膜２２が形成される。
【００２８】
そして、第２の基板２は、周縁部がシャッタと呼ばれる支持部５２によって支持された状態で第１の基板１から離間された状態で、中央部が加圧子５１によって第１の基板１側へ押圧される。これにより、第２の基板２の下面中央部が第１の基板１の上面中央部へ接合される。
【００２９】
その後、図２の（ｂ）に示すように、支持部５２による第２の基板２の支持を解除する。これにより、第１の基板１および第２の基板２の中央部から周縁部へ向けて同心円状に接合が徐々に進展する。その後、第１の基板１および第２の基板２に対して所定の熱処理を施すことによって接合力を増大させ、図２の（ｃ）に示すように接合が完了する。
【００３０】
このとき、前述のように、第１の基板１における第２の基板２との接合となる絶縁膜１３の表面には、Ｒａが粗さ範囲内に収まる程度まで粗化された粗化面１４が予め形成されている。これにより、第１の基板１と第２の基板２とが接合された場合に、第１の基板１に歪みが生じることを抑制することができ、第１の基板１および第２の基板２との間に接合不良が生じることを抑制することができる。
【００３１】
その後、貼合ステージ６による第１の基板１の保持を解除し、第２の基板２を支持した状態で、第１の基板１におけるシリコンウェハ１１を裏面側から研磨してデバイス層１２の裏面側を露出させる。続いて、デバイス層１２の露出した裏面側に、反射防止膜、カラーフィルタ、マイクロレンズ等を形成する。
【００３２】
このとき、本実施形態に係る半導体装置の製造方法では、接合された第１の基板１および第２の基板２の歪みや接合不良が抑制されているため、カラーフィルタやマイクロレンズの形成位置にズレが生じることが抑制されて歩留まりが向上する。その後、最後に、第１の基板１および第２の基板２をＣＭＯＳセンサ単位にダイシングしてＣＭＯＳセンサが製造される。
【００３３】
次に、図３および図４を参照し、実施形態に係る基板接合の仕組みについて説明する。図３および図４は、実施形態に係る基板接合の仕組みを示す説明図である。なお、図３には、絶縁膜１３表面のＲａが粗さ範囲の下限値を下回るまで接合面が研磨された後に粗化が行われない第１の基板１０と第２の基板２とが接合される場合を示している。
【００３４】
また、図４には、接合面のＲａが粗さ範囲の下限値を下回るまで接合面が研磨された後に、Ｒａが粗さ範囲内になるまで粗化が行われた第１の基板１と第２の基板２とが接合される場合を示している。
【００３５】
接合前の第１の基板１０および第２の基板２の各接合面に対して、前述の表面処理を行うと、図３の（ａ）に示すように、各接合面に水酸基が付着する。かかる状態で、第１の基板１０と第２の基板２とを当接させると、図３の（ｂ）に示すように、各接合面の水酸基が結合手として機能し、第１の基板１０と第２の基板２との間に水素結合層が形成される。
【００３６】
その後、第１の基板１０および第２の基板２に対して、例えば、１００度程度の高温で熱処理を行うと、図３の（ｃ）に示すように、水素結合層から水分子が蒸発する。これにより図３の（ｄ）に示すように、第１の基板１０および第２の基板２の各結合面におけるシリコン原子同士が酸素原子を介して化学結合して、第１の基板１０と第２の基板２とが強固に接合される。
【００３７】
しかしながら、接合面のＲａが粗さ範囲の下限値を下回るまで接合面が研磨された後に粗化が行われない第１の基板１０と、第２の基板２とを接合した場合、基板間の過剰な接合力のために、第１の基板１０が第２の基板２の応力に引っ張られて歪みが生じる。
【００３８】
そこで、本実施形態に係る半導体装置の製造方法では、第１の基板１における接合面を、一旦、Ｒａが粗さ範囲の下限値を下回るまで研磨した後に、Ｒａが粗さ範囲内となるように接合面を粗化する。
【００３９】
これにより、第１の基板１および第２の基板２に対して前述の表面処理を行った場合、第１の基板１では、図４の（ａ）に示すように、接合面に付着し接合に寄与する水酸基の個数が、図３の（ａ）に示す第１の基板１０よりも少なくなる。
【００４０】
このため、かかる第１の基板１と第２の基板２とを接合させると、図４の（ｂ）に示すように、第１の基板１と第２の基板２との間に形成される水素結合層においても、図３の（ｂ）に示す場合よりも水素結合の数が少なくなる。
【００４１】
したがって、その後、図４の（ｃ）に示すように、第１の基板１および第２の基板２に対して熱処理を行って水素結合層から水素分子を蒸発させた場合に、図４の（ｄ）に示すように、第１の基板１と第２の基板２との接合面で酸素原子を介して化学結合するシリコン原子の数が、図３の（ｄ）に示す場合に比べて低減される。
【００４２】
このように、本実施形態に係る半導体装置の製造方法では、第１の基板１と第２の基板２との間で化学結合するシリコン原子の数を低減させることにより、接合不良が生じない範囲内で基板間の接合力を低減させる。これにより、本実施形態に係る半導体装置の製造方法によれば、接合後の第１の基板１に歪みが生じることを抑制することができる。
【００４３】
次に、図５および図６を参照し、実施形態に係る粗さ範囲を決定するために予め行う実験について説明する。図５および図６は、実施形態に係る実験結果を示す説明図である。
【００４４】
なお、図５には、第２工程によって粗化する第１の基板１における接合面のＲａを順次変更して第３工程を行った場合における第１の基板１および第２の基板２の歪みを計測した第１の実験の結果の一例を示している。
【００４５】
また、図６には、第２工程によって粗化する第１の基板１における接合面のＲａを順次変更して第３工程を行った場合における第１の基板１および第２の基板２の接合進展速度を計測した第２の実験の結果の一例を示している。
【００４６】
第１の実験では、まず、図１の（ｂ）に示すＣＭＰと同様の研磨によって絶縁膜１３の表面を研磨した第１の基板１を複数枚用意する。例えば、絶縁膜１３表面のＲａが０．１１ｎｍになるまでＣＭＰが行われた第１の基板１を複数枚用意する。
【００４７】
そして、第１の実験では、各第１の基板１について、図１の（ｃ）に示すエッチャント４１へ浸漬させる各第１の基板１の浸漬時間を第１の基板１毎に変更することで、各第１の基板１における接合面のＲａを変更する。
【００４８】
その後、第１の実験では、図２に示す工程と同じ工程によって、各第１の基板１と第２の基板２とを接合させる。そして、接合後の各第１の基板１および第２の基板２の歪みを計測する。
【００４９】
例えば、接合後の第１の基板１および第２の基板２に対してＸ線を照射し、第１の基板１および第２の基板２を透過したＸ線に基づいて取得される透過型のＸ線トポグラフを分析することで、接合後の各第１の基板１および第２の基板２の歪みを計測する。
【００５０】
なお、歪みの計測方法は、これに限定されるものではない。例えば、接合後の第１の基板１および第２の基板２に対してＸ線を照射し、第１の基板１および第２の基板２によって反射されるＸ線に基づいて取得される反射型のＸ線トポグラフを分析することによって歪みを計測してもよい。
【００５１】
また、歪みの計測には、Ｒａｍａｎ分析、電子後方散乱回折（Electron  Back  Scattering  Diffraction）法、ＴＥＭ（Transmission  Electron  Microscope）像のＦＦＴＭ（Fast  Fourier  Transform  Mapping）解析、シリコン薄化後のＯｖｅｒｌａｙ測定を用いてもよい。かかる歪みの計測の結果、図５に示すように、Ｒａと歪み度との対応関係を示す実験結果のグラフが得られる。
【００５２】
ここで、図５に示す横軸は、第１の基板１における接合面のＲａを示している。一方、縦軸は、接合後の第１の基板１および第２の基板２の歪み度合を示している。なお、本実施形態では、一例として、Ｒａが０．１ｎｍになるまで接合面が研磨された第１の基板１と第２の基板２とを接合させた後に計測された接合後の第１の基板１および第２の基板２の歪みを１．００と規定している。
【００５３】
その後、第１の実験では、接合後の第１の基板１および第２の基板２を使用してＣＭＯＳセンサを製造した後、各ＣＭＯＳセンサの検査を行う。その結果、製品として使用に耐えうるＣＭＯＳセンサが製造された第１の基板１および第２の基板２の歪み度は、０．７５未満であった。
【００５４】
ここで、図５を参照すると、Ｒａを０．１１ｎｍから増大させるにつれて歪み度が徐々に低下し、Ｒａを０．１５ｎｍまで増大させた場合に、歪み度が０．７５未満となっている。また、図５に示すグラフでは、Ｒａ＝０．１５ｎｍに対応する点が、グラフ中に存在する複数の定留点の中で、定留点に対応するＲａが最小の点である。そこで、本実施形態では、第１の実験によって得られるＲａと歪みとの関係を示すグラフの定留点に対応するＲａのうちの最小のＲａを粗さ範囲の下限値として決定する。
【００５５】
なお、図５に示すグラフでは、Ｒａが０．１５ｎｍ以上の場合に歪み度が０．７５を下回っているが、歪み度が０．７５を下回っている場合も、第１の基板１における接合面のＲａが大きくなり過ぎると、第１の基板１と第２の基板２との間に接合不良が生じる。
【００５６】
このため、粗さ範囲の上限値については、歪み度以外の指標を用いて決定する必要がある。そこで、本実施形態では、第２の実験結果に基づいて０．３３ｎｍというＲａを粗さ範囲の上限値として決定した。
【００５７】
なお、第２の実験は、第１の実験において歪みを計測する工程に代えて、第１の基板１における接合面のＲａ毎に、第１の基板１と第２の基板２との接合進展速度を計測する工程が含まれる点以外、第１の実験と同様である。
【００５８】
具体的には、第２の実験では、接合面のＲａが異なる各第１の基板１と第２の基板２とを接合させ、第１の基板１における接合面のＲａ毎に、第１の基板１と第２の基板２との接合進展速度を計測する。その結果、図６に示すグラフが得られる。
【００５９】
ここで、図６に示す横軸は、第１の基板１における接合面のＲａを示している。一方、縦軸は、第１の基板１と第２の基板２との接合進展速度を示している。図６に示すように、接合進展速度は、Ｒａが増大するにつれて一次関数的に低下する傾向がある。
【００６０】
その後、第２の実験では、第１の実験と同様に、接合後の第１の基板１および第２の基板２を使用してＣＭＯＳセンサを製造した後、各ＣＭＯＳセンサの検査を行う。その結果、製品として使用に耐えうるＣＭＯＳセンサが製造された第１の基板１と第２の基板２との接合進展速度は、５ｍｍ／ｓ以上であった。つまり、接合進展速度が５ｍｍ／ｓ未満となるＲａが０．３３ｎｍよりも大きな条件下では、第１の基板１および第２の基板２の接合面に接合不良が生じるという結果が得られた。
【００６１】
そこで、本実施形態では、第２の実験によって計測される接合進展速度が予め決定された接合進展速度の下限値（ここでは、５ｍｍ／ｓ）まで低下した場合のＲａである０．３３ｎｍを粗さ範囲の上限値として決定する。このように、本実施形態では、接合された第１の基板１および第２の基板２に生じる歪みを抑制しつつ、接合面に生じる接合不良を抑制可能な粗さ範囲の下限値および上限値を決定する。
【００６２】
上述してきたように、実施形態に係る半導体装置の製造方法は、第１工程と、第２工程と、第３工程とを含む。第１工程は、第１の基板および第２の基板の表面のうち、少なくともいずれか一方の基板の表面を研磨する。第２工程は、第１工程によって研磨された基板の表面を粗化する。第３工程は、第２工程によって粗化された基板の表面へ他方の基板の表面を接合する。
【００６３】
したがって、実施形態に係る半導体装置の製造方法によれば、接合された第１の基板および第２の基板に歪みや接合不良が生じることを抑制することで、第１の基板と第２の基板とが接合されて製造される半導体装置の歩留まりを向上させることができる。
【００６４】
また、実施形態に係る半導体装置の製造方法では、第２工程によって粗化する表面の粗さを順次変更して第３工程を行った場合における第１の基板および第２の基板の歪みを計測する実験を予め行う。
【００６５】
そして、第２工程は、実験によって得られる粗さと歪みとの関係を示すグラフの定留点に対応する粗さのうちの最小の粗さを範囲の下限値として基板の表面を粗化する。これにより、第２工程では、接合された第１の基板および第２の基板に生じる歪みを抑制可能な粗さとなるように、基板の接合面を粗化することができる。
【００６６】
また、実施形態に係る半導体装置の製造方法では、第２工程によって粗化する表面の粗さを順次変更して第３工程を行った場合における第１の基板および第２の基板の接合進展速度を計測する実験を予め行う。
【００６７】
そして、第２工程では、実験によって計測される接合進展速度が予め決定された接合進展速度の下限値まで低下した場合の粗さを範囲の上限値として基板の表面を粗化する。これにより、第２工程では、接合面に生じる接合不良を抑制可能な粗さとなるように、基板の接合面を粗化することができる。
【００６８】
また、実施形態に係る半導体装置の製造方法では、接合面の粗さの範囲を、算術平均粗さＲａが０．１５ｎｍから０．３３ｎｍまでの範囲としている。これにより、接合された第１の基板および第２の基板に生じる歪みを抑制しつつ、接合面に生じる接合不良を抑制するように、基板の接合面を粗化することができる。
【００６９】
また、実施形態に係る半導体装置の製造方法の第１工程は、第１の基板および第２の基板のうち、半導体素子が形成される基板の表面を研磨する。これにより、半導体素子が形成されない方の基板については、接合前の表面処理以外に特別な加工を施すことなく、第１の基板および第２の基板を適切に接合させることができる。
【００７０】
なお、第１工程では、第１の基板および第２の基板のうち、半導体素子が形成されない方の基板の表面を研磨し、第２工程では、第１工程によって研磨された基板の表面を粗化して第１の基板と第２の基板とを接合させてもよい。
【００７１】
また、第１の基板および第２の基板の両接合面を一旦研磨し、その後、粗化した後に、第１の基板と第２の基板とを接合させてもよい。これらの製造方法によっても、第１の基板と第２の基板とを接合した場合に、接合された第１の基板および第２の基板に歪みおよび接合不良が生じることを抑制することができる。
【００７２】
なお、上述した実施形態では、粗さとして算術平均粗さＲａを用いたが、Ｒａに代えて最大高さＲｙや十点平均粗さＲｚを用いてもよい。また、第２工程では、基板をエッチャントへ浸漬させてウェットエッチングを行ったが、基板に対してエッチャントを吹きかけるスプレー式のウェットエッチングを行ってもよい。また、エッチング対象の基板を回転させながら基板の板面へエッチャントを滴下するスピナー式のウェットエッチングであってもよい。
【００７３】
また、基板の表面を粗化する処理は、ウェットエッチングに限定されるものではない。例えば、粗化対象の基板をドライエッチングすることによって基板の表面を粗化してもよい。かかる場合、ＣＦ４（四フッ化メタン）、ＳＦ４（四フッ化硫黄）、Ａｒ（アルゴン）等の反応性ガスや、これらの反応性ガスを主成分とする混合ガス中でドライエッチングを行うことで、基板の表面を粗化することができる。
【００７４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７５】
１、１０  第１の基板、  １１、２１  シリコンウェハ、  １２  デバイス層、  １３  絶縁膜、  １４  粗化面、  ２  第２の基板、  ２１  シリコンウェハ、  ２２  酸化シリコン膜、  ３  ＣＭＰ装置、  ４  エッチング装置、  ４１  エッチャント、  ５１  加圧子、  ５２  支持部、  ６  貼合ステージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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