(57)【要約】【課題】高周波歪の少ない半導体スイッチ回路を提供する。【解決手段】半導体スイッチ回路１０は、一端が共通端子１１にそれぞれ接続され、第１しきい値Ｖｔｈ１を有する第１半導体スイッチ部Ｓ１１乃至Ｓ１４と、一端が第１半導体スイッチ部Ｓ１１乃至Ｓ１４の他端にそれぞれ接続され、第１しきい値Ｖｔｈ１より小さい第２しきい値Ｖｔｈ２を有する第２半導体スイッチ部Ｓ２０１乃至Ｓ２１２と、を有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
一端が共通端子にそれぞれ接続され、第１しきい値を有する第１半導体スイッチ部と、
一端が前記第１半導体スイッチ部の他端にそれぞれ接続され、前記第１しきい値より小さい第２しきい値を有する第２半導体スイッチ部と、
を有することを特徴とする半導体スイッチ回路。
【請求項２】
一端が共通端子にそれぞれ接続され、第１しきい値を有する第１半導体スイッチ部と、
一端が前記第１半導体スイッチ部の他端にそれぞれ接続され、前記第１しきい値に等しい第２しきい値を有する第２半導体スイッチ部と、
前記第１半導体スイッチ部のうちオフ状態になる前記第１半導体スイッチ部に第１制御電圧を印加し、前記第２半導体スイッチ部のうちオフ状態になる前記第２半導体スイッチ部に前記第1制御電圧より高い第２制御電圧を印加するように構成されたバイアス回路と、
を具備することを特徴とする半導体スイッチ回路。
【請求項３】
前記第１半導体スイッチ部および前記第２半導体スイッチ部は、直列に接続された複数の絶縁ゲート電界効果トランジスタを有することを特徴とする請求項１または請求項２に記載の半導体スイッチ回路。
【請求項４】
前記絶縁ゲート電界効果トランジスタのゲート電極に接続された第１抵抗と、
前記絶縁ゲート電界効果トランジスタのドレイン電極とソース電極に接続された第２抵抗と、
を具備することを特徴とする請求項３に記載の半導体スイッチ回路。
【請求項５】
前記バイアス回路は、
前記第１半導体スイッチ部および前記第２半導体スイッチ部の状態を示す信号をデコードして、前記第１半導体スイッチ部および前記第２半導体スイッチ部の状態に応じたハイレベルまたはローレベルの信号を出力するデコード回路と、
前記第１制御電圧を生成する第１電圧発生回路と、
前記第２制御電圧を生成する第２電圧発生回路と、
前記ハイレベルの信号または前記ローレベルの信号を、前記第１半導体スイッチ部には第１制御電圧にレベルシフトして出力し、前記第２半導体スイッチ部には前記第２ゲート電圧にレベルシフトして出力する電圧出力回路と、
を具備することを特徴とする請求項２に記載の半導体スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体スイッチ回路に関する。
【背景技術】
【０００２】
移動体通信端末などには、アンテナを送信用または受信用に切り替えるための高周波スイッチが用いられている。従来、この高周波スイッチとして、絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）が直列接続された半導体スイッチ回路が用いられている。直列接続されるＭＯＳトランジスタには、しきい値、ゲート長およびゲート幅などの諸条件が同一のものが用いられている。
【０００３】
半導体スイッチ回路が、例えば１出力（入力）端子と複数の入力（出力）端子を有する多ポートの半導体スイッチ回路である場合、ＭＯＳトランジスタはツリー構造に多段接続される。ツリー構造を有する半導体スイッチ回路は、挿入損失の低減に有効である。
【０００４】
然しながら、ツリー構造を有する半導体スイッチ回路には、１段目のオフ状態のＭＯＳトランジスタに印加される高周波信号の電圧振幅が２段目のオフ状態のＭＯＳトランジスタに印加される高周波信号の電圧振幅より大きくなる。
【０００５】
そのため、高周波信号の電圧振幅が大き過ぎると、ＭＯＳトランジスタはオフ状態を維持することができず、高周波信号に歪が発生し、スイッチの歪特性が劣化する問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３４５３９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
高周波歪の少ない半導体スイッチ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
一つの実施形態によれば、半導体スイッチ回路は、一端が共通端子にそれぞれ接続され、第１しきい値を有する第１半導体スイッチ部と、一端が前記第１半導体スイッチ部の他端にそれぞれ接続され、前記第１しきい値より小さい第２しきい値を有する第２半導体スイッチ部と、を有する。
【図面の簡単な説明】
【０００９】
【図１】実施形態１に係る半導体スイッチ回路を示すブロック図。
【図２】実施形態１に係る半導体スイッチ回路の半導体スイッチ部を示す回路図。
【図３】実施形態１に係る半導体スイッチ回路のバイアス回路を示す回路図。
【図４】実施形態１に係る半導体スイッチ回路の分岐数と高周波信号の電圧振幅の関係を示す図。
【図５】実施形態１に係る半導体スイッチ回路の分岐数と信号振幅からの余裕電圧Ｖｏｆｆの関係を示す図。
【図６】実施形態１に係る半導体スイッチ回路の歪特性を比較例と対比して示す図。
【図７】実施形態１に係る別の半導体スイッチ回路を示すブロック図。
【図８】実施形態１に係る別の半導体スイッチ回路を示すブロック図。
【図９】実施形態２に係る半導体スイッチ回路を示すブロック図。
【図１０】実施形態２に係る半導体スイッチ回路のバイアス回路を示す回路図。
【図１１】実施形態２に係る別の半導体スイッチ回路を示すブロック図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１１】
（実施形態１）
本実施形態に係る半導体スイッチ回路について図１乃至図３を用いて説明する。図１は本実施形態の半導体スイッチ回路を示すブロック図、図２は半導体スイッチ回路の半導体スイッチ部を示す回路図、図３は半導体スイッチ回路のバイアス回路を示す回路図である。
【００１２】
本実施形態の半導体スイッチ回路は、例えば移動体通信端末などの送信用または受信用にアンテナの切り替えを行う高周波スイッチ回路で、１入力（出力）端子（共通端子）と複数の出力（入力）端子（個別端子）を有する多ポートの双方向スイッチ回路である。
【００１３】
図１に示すように、本実施形態の半導体スイッチ回路１０は、複数の半導体スイッチ部Ｓがツリー構造に接続された半導体スイッチ回路である。本明細書では、複数の半導体スイッチ部全体を示すときは、半導体スイッチ部Ｓと記し、個々の半導体スイッチ部を示すときは、半導体スイッチ部Ｓに個別の番号を付与して記す。
【００１４】
ツリー構造とは、本来データ構造の一つで、一つの要素(ノード)が複数の子要素を持ち、一つの子要素が複数の孫要素を持ち、という形で階層が深くなるほど枝分かれしていく階層構造のことである。木が幹から枝、枝から葉に分岐していく様子に似ているためツリー構造と呼ばれている。
【００１５】
本実施形態のツリー構造は、例えば２段のツリー構造で、第１ノードＮ０と、ノードＮ０から４分岐した第２ノードＮ１１乃至Ｎ１４、およびノードＮ１１乃至Ｎ１４のそれぞれからから３分岐した第３ノードＮ２０１乃至Ｎ２１２を有している。ノードＮ２０１乃至Ｎ２１２は、最低辺にあるノードなので、第２ノードを持たない。以後、第１乃至第３ノードを単にノードと記す。
【００１６】
ツリー構造の１段目に、４つの半導体スイッチ部Ｓ１１乃至Ｓ１４（第１半導体スイッチ部）が設けられている。ツリー構造の２段目に、１２の半導体スイッチ部Ｓ２０１乃至Ｓ２１２（第２半導体スイッチ部）が設けられている。
【００１７】
具体的には、半導体スイッチ部Ｓ１１がノードＮ０とノードＮ１１の間に接続されている。以下同様に、半導体スイッチ部Ｓ１２がノードＮ０とノードＮ１２の間に接続されている。半導体スイッチ部Ｓ１３がノードＮ０とノードＮ１３の間に接続されている。半導体スイッチ部Ｓ１４がノードＮ０とノードＮ１４の間に接続されている。
【００１８】
半導体スイッチ部Ｓ２０１がノードＮ１１とノードＮ２０１の間に接続されている。半導体スイッチ部Ｓ２０２がノードＮ１１とノードＮ２０２の間に接続されている。半導体スイッチ部Ｓ２０３がノードＮ１１とノードＮ２０３の間に接続されている。半導体スイッチ部Ｓ２０４乃至Ｓ２１２についても、半導体スイッチ部Ｓ２０１乃至Ｓ２０３と同様であり、その説明は省略する。
【００１９】
ツリー構造が２段のため、ノードＮ２０１乃至Ｎ２１２には半導体スイッチ部は接続されていない。高周波信号ＲＦを入力または出力する共通端子１１が、ノードＮ０に接続されている。共通端子１１は、例えばアンテナに接続される。高周波信号ＲＦを出力または入力する複数の個別端子（図示せず）が、それぞれノードＮ２０１乃至Ｎ２１２に接続される。個別端子は、例えば送信回路および受信回路などに接続される。
【００２０】
ツリー構造の半導体スイッチ回路１０では、半導体スイッチ部Ｓは１段目の半導体スイッチ部Ｓ１１乃至Ｓ１４のいずれか１つがオン状態になり、２段目の半導体スイッチ部Ｓ２０１乃至Ｓ２１２のいずれか１つがオン状態になるように駆動される。
【００２１】
これにより、オン状態の半導体スイッチ部を通る高周波信号ＲＦの電流路が形成される。共通端子１１に入力された高周波信号ＲＦは、複数の個別端子のいずれかから出力される。複数の個別端子のいずれかに入力された高周波信号ＲＦは、共通端子１１から出力される。
【００２２】
次に、半導体スイッチ部Ｓの構成について説明する。  
図２（ａ）に示すように、一段目の半導体スイッチ部Ｓ１１は、ノードＮ０に接続される第１端子２１およびノードＮ１１に接続される第２端子２２と、ゲート電圧（第１制御電圧）Ｖｇ１が入力される制御端子２３を有している。
【００２３】
半導体スイッチ部Ｓ１１は、複数のｎチャネル絶縁ゲート電界効果トランジスタ（以後単に、ＭＯＳトランジスタと称する）２４が直列に接続されている。ＭＯＳトランジスタ２４は、例えばゲート幅Ｗｇが４ｍｍであり、しきい値（第１しきい値）Ｖｔｈ１が０．５Ｖである。
【００２４】
ＭＯＳトランジスタ２４の直列回路の一端のＭＯＳトランジスタ２４のドレイン電極は、第１端子２１に接続されている。ＭＯＳトランジスタ２４の直列回路の他端のＭＯＳトランジスタ２４のソース電極は、第２端子２２に接続されている。
【００２５】
複数のＭＯＳトランジスタ２４のそれぞれのゲート電極と制御端子２３の間に第１抵抗Ｒ１１が接続されている。複数のＭＯＳトランジスタ２４のそれぞれのドレイン電極とソース電極に第２抵抗Ｒ１２が接続されている。
【００２６】
第１端子２１はドレイン端子、第２端子２２はソース端子、および制御端子２３はゲート端子とも呼ばれる。半導体スイッチ部Ｓ１２乃至Ｓ１４は、半導体スイッチ部Ｓ１１と同様であり、その説明は省略する。
【００２７】
図２（ｂ）に示すように２段目の半導体スイッチ部Ｓ２０１は、一段目の半導体スイッチ部Ｓ１１と基本的に同じである。異なるのは、ＭＯＳトランジスタのしきい値（第２しきい値）Ｖｔｈ２がしきい値Ｖｔｈ１より低いことである。
【００２８】
半導体スイッチ部Ｓ２０１は、ノードＮ１１に接続される第１端子２６およびノードＮ２０１に接続される第２端子２７と、ゲート電圧（第２制御電圧）Ｖｇ２が入力される制御端子２８を有している。
【００２９】
半導体スイッチ部Ｓ２０１は、複数のＭＯＳトランジスタ２９が直列に接続されている。ＭＯＳトランジスタ２９は、例えばゲート幅Ｗｇが４ｍｍであり、しきい値（第２しきい値）Ｖｔｈ２が０Ｖである。
【００３０】
複数のＭＯＳトランジスタ２９の直列回路の一端のＭＯＳトランジスタ２９のドレイン電極は、第１端子２６に接続されている。複数のＭＯＳトランジスタ２９の直列回路の他端のＭＯＳトランジスタ２９のソース電極は、第２端子２７に接続されている。
【００３１】
複数のＭＯＳトランジスタ２９のそれぞれのゲート電極と制御端子２８の間に第１抵抗Ｒ２１が接続されている。ＭＯＳトランジスタ２９のそれぞれのドレイン電極とソース電極に第２抵抗Ｒ２２が接続されている。
【００３２】
複数のＭＯＳトランジスタ２４が直列接続されているのは、半導体スイッチ部Ｓ１１に印加される高周波信号ＲＦの電圧振幅の最大値に対して半導体スイッチ部Ｓ１１の耐圧を確保するためである。
【００３３】
第１抵抗Ｒ１１は、スイッチング動作を安定させる目的（発振防止等）のゲート直列抵抗である。第１抵抗Ｒ１１は高周波信号ＲＦが後述するバイアス回路に漏洩しない程度の高い抵抗値を有している。
【００３４】
第２抵抗Ｒ２１は、各ＭＯＳトランジスタ２４がオフしている状態でも極僅かに高周波電流を流しておくためのブリーダ抵抗で、各ＭＯＳトランジスタ２４に印加される高周波信号ＲＦの電圧振幅を均等化するために用いている。第２抵抗Ｒ２１は高周波信号ＲＦがＭＯＳトランジスタ２４をバイパスしない程度の高い抵抗値を有している。
【００３５】
ＭＯＳトランジスタ２９、第１抵抗Ｒ２１、および第２抵抗Ｒ２２についても同様であり、その説明は省略する。
【００３６】
図３に示すように、バイアス回路３０は、オン状態にする半導体スイッチ部の制御端子にＭＯＳトランジスタのしきい値より大きなゲート電圧Ｖｇ（ｏｎ）、例えば３Ｖを出力し、オフ状態にする半導体スイッチ部の制御端子に、ＭＯＳトランジスタのしきい値より小さなゲート電圧Ｖｇ（ｏｆｆ）、例えば−１．５Ｖを出力するように構成されている。
【００３７】
バイアス回路３０は、半導体スイッチ部Ｓの状態を示す制御信号Ｖｃｏｎｔをデコードして、半導体スイッチ部Ｓのそれぞれの状態に応じたハイレベルまたはローレベルの信号を出力するデコード回路３１と、ゲート電圧Ｖｇ（ｏｆｆ）を生成するための電圧発生回路３２と、デコード結果に応じてオン状態になる半導体スイッチ部Ｓにゲート電圧Ｖｇ（ｏｎ）を出力し、オフ状態になる半導体スイッチ部にゲート電圧Ｖｇ（ｏｆｆ）を出力する電圧出力回路３３を有している。
【００３８】
制御信号Ｖｃｏｎｔは、例えば６ビットのバイナリー信号である。６ビットのバイナリー信号のうち上位２ビットが半導体スイッチ部Ｓ１１乃至Ｓ１４のいずれをオンさせるかを示し、下位４ビットが半導体スイッチ部Ｓ２０１乃至Ｓ２１２のいずれをオンさせるかを示す。
【００３９】
デコード回路３１は、例えば上位２ビットおよび下位４ビットのバイナリー信号をそれぞれＢＣＤ変換して半導体スイッチ部Ｓに対応する１６チャネルのハイレベルまたはローレベルの信号を出力する。
【００４０】
電圧発生回路３２は、例えばチャージポンプ回路とクロック信号発生回路とを有し、電圧ＮＶＧｏｕｔ、例えば−１．５Ｖを生成する。
【００４１】
電圧出力回路３３は、半導体スイッチ部毎に設けられたレベルシフト回路Ｌ１１乃至Ｌ１４、Ｌ２０１乃至Ｌ２１２を有している。ここで、レベルシフト回路Ｌ１２乃至Ｌ１４、Ｌ２０２乃至Ｌ２１１は、図示されていない。
【００４２】
各レベルシフト回路Ｌ１１乃至Ｌ１４、Ｌ２０１乃至Ｌ２１２には、電源端子に電圧Ｖｃｃ（＞０Ｖ）が供給され、接地端子には電圧ＮＶＧｏｕｔ（Ｖｓｓ）が供給されている。
【００４３】
各レベルシフト回路Ｌ１１乃至Ｌ１４、Ｌ２０１乃至Ｌ２１２は、デゴード回路３１から受け取ったハイレベルまたはローレベルの信号に応じて、例えばハイレベルが電圧Ｖｃｃ、ローレベルが電圧ＮＶＧｏｕｔとなるように論理レベルの変換を行う。
【００４４】
レベルシフト回路Ｌ１１乃至Ｌ１４、Ｌ２０１乃至Ｌ２１２は、例えば一対のＰＭＯＳトランジスタと、一対のＰＭＯＳトランジスタにコンプリメンタリー接続された一対のＮＭＯＳトランジスタで構成することができる。
【００４５】
次に、半導体スイッチ回路１０の動作について説明する。  
半導体スイッチ回路１０では、１段目の半導体スイッチ部Ｓ１１乃至Ｓ１４のうちオン状態の半導体スイッチ部と、２段目の半導体スイッチ部Ｓ２０１乃至Ｓ２１２のうちオン状態の半導体スイッチ部とにより高周波信号ＲＦの電流路が形成される。オン状態の半導体スイッチ部はオン抵抗が十分低いので、高周波信号ＲＦの電圧降下はほとんど生じない。
【００４６】
一方、オフ状態の半導体スイッチ部は、ドレイン・ソース間容量、ドレイン・ゲート間容量およびゲート・ソース間容量を含む容量素子として働く。従って、１段目のオフ状態の半導体スイッチ部と２段目のオフ状態の半導体スイッチ部の容量に応じて高周波信号ＲＦが分圧されて１段目のオフ状態の半導体スイッチ部と２段目のオフ状態の半導体スイッチ部に印加される。
【００４７】
図４はツリー構造の分岐数とオフ状態の半導体スイッチ部に印加される高周波信号ＲＦの電圧振幅との関係を示す図である。横軸はツリー構造の分岐数、縦軸は印加される高周波信号ＲＦの電圧振幅を示している。
【００４８】
ここで、Ｖ０は高周波信号ＲＦの電圧振幅、Ｖ１は１段目のオフ状態の半導体スイッチ部に印加される高周波信号ＲＦの電圧振幅、Ｖ２は２段目のオフ状態の半導体スイッチ部に印加される高周波信号ＲＦの電圧振幅である。従って、Ｖ１＋Ｖ２＝Ｖ０の関係にある。高周波信号ＲＦの電圧振幅とは、高周波信号ＲＦのピーク・ツウ・ピーク電圧Ｖｐ−ｐの１／２を意味している。
【００４９】
図４に示すように、ツリー構造の分岐数に比例して２段目の容量が増加するので、Ｖ１が増加し、Ｖ２が減少する。図１に示す半導体スイッチ回路１０では、ツリー構造の分岐数が３なので、Ｖ０＝１Ｖとすると、Ｖ１＝０．７５Ｖ、Ｖ２＝０．２５Ｖである。
【００５０】
１段目のオフ状態の半導体スイッチ部には、２段目のオフ状態の半導体スイッチ部に比べて３倍（＝０．７５／０．２５）高い電圧振幅を有する高周波信号ＲＦが印加される。分岐しない場合（ツリー構造の分岐数が１）に比べて、１．５倍（＝０．７５／０．５）高い電圧振幅を有する高周波信号ＲＦが印加される。
【００５１】
図５は１段目の半導体スイッチ部のＭＯＳトランジスタ２４のしきい値Ｖｔｈ１をパラメータとして、ツリー構造の分岐数と１段目のオフ状態にある半導体スイッチ部のＭＯＳトランジスタ２４の高周波信号ＲＦの電圧振幅からの余裕電圧Ｖｏｆｆ（以後、信号振幅からの余裕電圧Ｖｏｆｆと記す）の関係を示す図である。
【００５２】
信号振幅からの余裕電圧Ｖｏｆｆとは、ゲート電圧Ｖｇ１（ｏｆｆ）に高周波信号ＲＦの電圧振幅Ｖ１が重畳されたときに、ＭＯＳトランジスタ２４がオフ状を維持できる余裕（マージン）を示し、次式で表わされる。  
Ｖｏｆｆ＝Ｖｔｈ１−Ｖｇ１−Ｖ１      （１）
信号振幅からの余裕電圧Ｖｏｆｆが正の場合、ＭＯＳトランジスタ２４はオフ状態である。信号振幅からの余裕電圧Ｖｏｆｆが負の場合、しきい値Ｖｔｈ１を超えた信号振幅成分が漏れ出し、ＭＯＳトランジスタ２４を高周波信号ＲＦの一部が通過する。信号振幅からの余裕電圧Ｖｏｆｆが正の場合でも、０に近いと、しきい値Ｖｔｈ１および電圧振幅Ｖ１のばらつきなどによりＭＯＳトランジスタ２４を通過する高周波信号ＲＦが無視できなくなるので、ある値以上の信号振幅からの余裕電圧Ｖｏｆｆが必要である。
【００５３】
オフ状態のＭＯＳトランジスタ２４を通過する高周波信号ＲＦが無視できなくなると、半導体スイッチ回路１０の信号歪特性が悪化するので、高周波信号ＲＦに歪が発生する。
【００５４】
図５はゲート電圧Ｖｇ１、Ｖｇ２を−１Ｖとし、しきい値Ｖｔｈ１を０Ｖ、０．１Ｖ、０．２Ｖおよび０．３Ｖとした場合の信号振幅からの余裕電圧Ｖｏｆｆを示している。図５に示すように、ツリー構造の分岐数が増加すると、図４に示したＶ１が増加するので、信号振幅からの余裕電圧Ｖｏｆｆは減少する。しきい値Ｖｔｈ１が高くなると、信号振幅からの余裕電圧Ｖｏｆｆは増加する。
【００５５】
しきい値Ｖｔｈ１が０Ｖのとき、分岐しない場合（ツリー構造の分岐数が１）、信号振幅からの余裕電圧Ｖｏｆｆは０．５Ｖであり、十分なマージンがある。これに対して、ツリー構造の分岐数が３のとき、信号振幅からの余裕電圧Ｖｏｆｆは０．２５Ｖであり、マージンが低下する。
【００５６】
そこで、しきい値Ｖｔｈ１を０．３Ｖにアップすると、信号振幅からの余裕電圧Ｖｏｆｆは０．５５Ｖになる。信号振幅からの余裕電圧Ｖｏｆｆはツリー構造の分岐数が１のときの信号振幅からの余裕電圧Ｖｏｆｆと同等以上であり、十分なマージンを確保することができる。
【００５７】
従って、しきい値Ｖｔｈ１をしきい値Ｖｔｈ２より高くすることにより、オフ状態のＭＯＳトランジスタ２４を通過する高周波信号ＲＦを抑制することができる。その結果、半導体スイッチ回路１０の信号歪特性が改善され、高周波信号ＲＦの歪の発生を抑制することができる。
【００５８】
なお、ツリー構造の分岐数が大きくなると、Ｖ２は減少するので、ＭＯＳトランジスタ２９を通過する高周波信号ＲＦは問題にならない。
【００５９】
図６は半導体スイッチ回路１０の高周波信号ＲＦの歪特性をシミュレーションした結果を比較例の半導体スイッチ回路と対比して示す図である。横軸は高周波信号ＲＦの入力電力であり、縦軸は２次および３次の高調波歪である。
【００６０】
シミュレーション条件は、半導体スイッチ回路１０のしきい値Ｖｔｈ１が０．３Ｖ、しきい値Ｖｔｈ２が０Ｖであり、比較例の半導体スイッチ回のしきい値Ｖｔｈ１およびしきい値Ｖｔｈ２がともに０Ｖである。
【００６１】
図６に示すように、２次および３次の高調波歪は、入力電力Ｐｉｎの増加とともに漸増し、更に入力電力Ｐｉｎがある値（略３２ｄＢｍ）を超えるあたりから急激に増加する傾向を示している。３次の高調波歪は２次の高調波歪より大きくなっている。
【００６２】
高調波歪が増加するのは、入力電力Ｐｉｎの増加（Ｖ１の増加）により信号振幅からの余裕電圧Ｖｏｆｆが小さくなり、ＭＯＳトランジスタ２４を通過する高周波信号ＲＦが増加するためである。ＭＯＳトランジスタ２４を通過する高周波信号ＲＦは、入力電力が低いときは漸増するが、入力電力がある値を超えると急増する。
【００６３】
シミュレーション結果より、半導体スイッチ回路１０は比較例の半導体スイッチ回路より２次の高調波歪および３次の高調波歪がとも低減することが確かめられた。例えば、２次の高調波歪は約５乃至１０ｄＢｃ低減し、３次の高調波歪は約５乃至１３ｄＢｃ低減している。
【００６４】
これは、本実施例のＭＯＳトランジスタ２４のしきい値Ｖｔｈ１は、比較例のＭＯＳトランジスタ２４のしきい値Ｖｔｈ１より０．３Ｖ大きいので、本実施例のＭＯＳトランジスタ２４の信号振幅からの余裕電圧Ｖｏｆｆが比較例のＭＯＳトランジスタ２４の信号振幅からの余裕電圧Ｖｏｆｆより大きいためである。
【００６５】
尚、ＭＯＳトランジスタ２４のしきい値Ｖｔｈ１をＭＯＳトランジスタ２９のしきい値Ｖｔｈ２より大きくするのは、例えばチャネル形成用の不純物イオンのドーズ量、ゲート長、ゲート絶縁膜厚さなどのパラメータを変更することにより実現できる。
【００６６】
以上説明したように、本実施例の半導体スイッチ回路１０では、複数の半導体スイッチ部ＳがノードＮ０から繰り返し分岐するツリー構造に電気的に接続されている。複数の半導体スイッチ部Ｓのうち、最もノードＮ０側に電気的に接続されている半導体スイッチ部Ｓ１１乃至Ｓ１４のＭＯＳトランジスタ２４のしきい値Ｖｔｈ１が、残りの半導体スイッチ部Ｓ２０１乃至Ｓ２１２のＭＯＳトランジスタ２９のしきい値Ｖｔｈ２より大きい。
【００６７】
言いかえると、電気的接続の順序において、最もノードＮ０側にある半導体スイッチ部Ｓ１１乃至Ｓ１４のＭＯＳトランジスタ２４のしきい値Ｖｔｈ１がノードＮ０と反対側にある半導体スイッチ部Ｓ２０１乃至Ｓ２１２のＭＯＳトランジスタ２９のしきい値Ｖｔｈ２より大きい。
【００６８】
その結果、高周波信号ＲＦの電圧振幅Ｖ０が増加しても、オフ状態の半導体スイッチ部のＭＯＳトランジスタ２４を通過する高周波信号ＲＦを抑制することができる。従って、高周波歪の少ない半導体スイッチ回路が得られる。
【００６９】
ここでは、半導体スイッチ回路１０が、ノードＮ０から４分岐し、ノードＮ１１乃至Ｎ１４からそれぞれ３分岐するツリー構造を有する場合について説明したが、ツリー構造は特に限定されず、別のツリー構造でも本実施形態の効果が得られる。
【００７０】
図７は別のツリー構造を有する半導体スイッチ回路を示すブロック図である。図７に示すように、半導体スイッチ回路４０は、ノードＮ０から２分岐し、ノードＮ１１およびＮ１２からそれぞれ６分岐するツリー構造を有している。
【００７１】
半導体スイッチ回路４０の動作については、図１に示す半導体スイッチ回路１０と同様であり、その説明は省略する。
【００７２】
図８は更に別のツリー構造を有する半導体スイッチ回路を示すブロック図である。図８に示すように、半導体スイッチ回路５０は、ノードＮ０から２分岐し、ノードＮ１１およびＮ１２からそれぞれ２分岐し、ノードＮ２０１乃至Ｎ２０４からそれぞれ２分岐する３段のツリー構造を有している。
【００７３】
１段目の半導体スイッチ部のＭＯＳトランジスタ２４のしきい値Ｖｔｈ１、２段目の半導体スイッチ部のＭＯＳトランジスタ２９のしきい値Ｖｔｈ２および３段目の半導体スイッチ部のＭＯＳトランジスタのしきい値Ｖｔｈ３の間には、以下の関係にある。  
Ｖｔｈ１＞Ｖｔｈ２＞Ｖｔｈ３        （２）
半導体スイッチ回路５０の動作については、図１に示す半導体スイッチ回路１０と同様であり、その説明は省略するが、２段目の半導体スイッチ部のＭＯＳトランジスタ２９の信号振幅からの余裕電圧Ｖｏｆｆにもマージンを確保することが可能である。
【００７４】
ツリー構造の段数には特に制限はない。最もノードＮ０側に電気的に接続された半導体スイッチ部を除いて、ノードＮ０側に電気的に接続された半導体スイッチ部のＭＯＳトランジスタのしきい値がノードＮ０と反対側に電気的に接続された半導体スイッチ部のＭＯＳトランジスタのしきい値以上であれはよい。
【００７５】
半導体スイッチ部はＭＯＳトランジスタの直列回路を有する場合について説明したが、直列接続されるＭＯＳトランジスタの数には特に制限はない。また、高周波信号ＲＦの電圧振幅Ｖ０に対する耐性を有していれば、ＭＯＳトランジスタは１つでも構わない。
【００７６】
ＭＯＳトランジスタ２４に第１の抵抗Ｒ１１および第２の抵抗Ｒ１２が接続され、ＭＯＳトランジスタ２９に第１の抵抗Ｒ２１および第２の抵抗Ｒ２２が接続されている場合について説明したが、第１の抵抗Ｒ１１、Ｒ２１および第２の抵抗Ｒ１２、Ｒ２２は無くても本実施形態の効果を得ることができる。
【００７７】
（第２の実施形態）
本実施形態に係る半導体スイッチ回路について図９および図１０を用いて説明する。図９は本実施形態の半導体スイッチ回路を示すブロック図、図１０はバイアス回路を示す回路図である。
【００７８】
本実施形態において、上記実施形態１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が実施形態１と異なる点は、しきい値Ｖｔｈ１としきい値Ｖｔｈ２が等しく、ゲート電圧Ｖｇ２（ｏｆｆ）（第２制御電圧）がゲート電圧Ｖｇ１（ｏｆｆ）（第１制御電圧）より高いことにある。
【００７９】
即ち、図９に示すように、本実施形態の半導体スイッチ回路６０は、図１に示す半導体スイッチ回路１０と構成は同じであるが、１段目の半導体スイッチ部Ｓ１１乃至と１４のＭＯＳトランジスタ２４のしきい値Ｖｔｈ１が０Ｖであり、０．５Ｖ低くなっている。２段目の半導体スイッチ部Ｓ２０１乃至Ｓ２１２のＭＯＳトランジスタ２９のしきい値Ｖｔｈ２は０Ｖで、しきい値Ｖｔｈ１としきい値Ｖｔｈ２は等しい。
【００８０】
図１０に示すように、バイアス回路７０は、デコーダ３１、電圧出力回路３３に加えて、第１電圧発生回路７１および第２電圧発生回路７２を有している。第１電圧発生回路７１は、例えば−２．０Ｖの電圧ＮＶＧｏｕｔ１を生成し、レベルシフト回路Ｌ１１乃至Ｌ１４に出力する。第２電圧発生回路７２は、例えば−１．５Ｖの電圧ＮＶＧｏｕｔ２を生成し、レベルシフト回路Ｌ２０１乃至Ｌ２１２に出力する。
【００８１】
これにより、ゲート電圧Ｖｇ１（ｏｆｆ）（第１ゲート電圧）が−２．０Ｖになり、ゲート電圧Ｖｇ２（ｏｆｆ）（第２ゲート電圧）は−１．５Ｖになる。ゲート電圧Ｖｇ１（ｏｆｆ）をゲート電圧Ｖｇ２（ｏｆｆ）より低くすることができる。
【００８２】
従って、式１に示すＶｏｆｆ＝Ｖｔｈ１−Ｖｇ１−Ｖ１において、Ｖｔｈ１の低下分（０．５Ｖ）とＶｇ１の低下分（０．５Ｖ）が相殺されるので、信号振幅からの余裕電圧Ｖｏｆｆは変わらない。その結果、半導体スイッチ回路６０において、図１に示す半導体スイッチ回路１０と同じ高周波歪特性を得ることができる。
【００８３】
尚、第１電圧発生回路７１および第２電圧発生回路７２の構成は図３に示す電圧発生回路３２と同様でありその説明は省略する。
【００８４】
しきい値Ｖｔｈ１としきい値Ｖｔｈ２に差を設ける必要がないので、半導体スイッチ回路６０の製造工程数が削減できる利点がある。第１電圧発生回路７１および第２電圧発生回路７２は、例えばチャージポンプ回路の段数が異なるのみであり、製造工程数に影響を与えない。
【００８５】
以上説明したように、本実施形態の半導体スイッチ回路６０では、バイアス回路７０は電圧ＮＶＧｏｕｔ１を生成する第１電圧発生回路７１および電圧ＮＶＧｏｕｔ２を生成する第２電圧発生回路７２を有し、ゲート電圧Ｖｇ１（ｏｆｆ）をゲート電圧Ｖｇ２（ｏｆｆ）より低くすることができる。しきい値Ｖｔｈ１としきい値Ｖｔｈ２が等しくても、ＮＯＳトランジスタ２４に十分な信号振幅からの余裕電圧Ｖｏｆｆを与えることができる。
【００８６】
従って、高周波歪の少ない半導体スイッチ回路６０が得られる。また、半導体スイッチ回路６０の製造工程数が削減できる利点がある
ここでは、半導体スイッチ回路６０が２段のツリー構造を有する場合について説明したが、ツリー構造の段数には制限はない。最もノードＮ０側に電気的に接続された半導体スイッチ部を除いて、ノードＮ０側に電気的に接続された半導体イッチ回路のうちオフ状態にする半導体スイッチ部のＭＯＳトランジスタに印加されるゲート電圧が、ノードＮ０と反対側に電気的に接続された半導体スイッチ部のうちオフ状態にするスイッチ部のＭＯＳトランジスタに印加されるゲート電圧以下であればよい。
【００８７】
図１１は別のツリー構造を有する半導体スイッチ回路を示すブロック図である。図１１に示すように、半導体スイッチ回路８０は、図８に示す半導体スイッチ回路５０と同じツリー構造を有している。
【００８８】
異なるのは、１段目の半導体スイッチ部のＭＯＳトランジスタ２４のしきい値Ｖｔｈ１、２段目の半導体スイッチ部のＭＯＳトランジスタ２９のしきい値Ｖｔｈ２および３段目の半導体スイッチ部のＭＯＳトランジスタのしきい値Ｖｔｈ３が等しいことにある。
【００８９】
バイアス回路（図示せず）は、１段目の半導体スイッチ部のＭＯＳトランジスタ２４にゲート電圧Ｖｇ１（ｏｆｆ）、２段目の半導体スイッチ部のＭＯＳトランジスタ２９にゲート電圧Ｖｇ２（ｏｆｆ）および３段目の半導体スイッチ部のＭＯＳトランジスタにゲート電圧Ｖｇ３（ｏｆｆ）を与える。
【００９０】
ゲート電圧Ｖｇ１（ｏｆｆ）、ゲート電圧Ｖｇ２（ｏｆｆ）およびゲート電圧Ｖｇ３（ｏｆｆ）は以下の関係にある。  
Ｖｇ１（ｏｆｆ）＜Ｖｇ２（ｏｆｆ）＜Ｖｇ３（ｏｆｆ）      （３）
バイアス回路は、例えばバイアス回路７０にゲート電圧Ｖｇ３（ｏｆｆ）を得るための第３電圧発生回路を追加することにより実現できる。
【００９１】
また、バイアス回路７０を半導体スイッチ回路１０に適用しても構わない。ゲート電圧Ｖｇ１（ｏｆｆ）の低下分だけＭＯＳトランジスタ２４の信号振幅からの余裕電圧Ｖｏｆｆが増加するので、しきい値Ｖｔｈ１の製造バラツキに対するマージンが増加する利点がある。
【００９２】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００９３】
なお、以下の付記に記載されているような構成が考えられる。  
（付記１）  一端が前記第２半導体スイッチ部の他端にそれぞれ接続され、前記第２しきい値に等しいかより小さい第３しきい値を有する複数の第３半導体スイッチ部と、
を有する請求項１または請求項２に記載の半導体スイッチ回路。
【００９４】
（付記２）  前記第１半導体スイッチ部のうちオフ状態になる前記第１半導体スイッチ部に第1制御電圧を印加し、前記第２半導体スイッチ部のうちオフ状態になる前記第２半導体スイッチ部に前記第１制御電圧より高い第２制御電圧を印加するように構成されたバイアス回路を更に具備する請求項１に記載の半導体スイッチ回路。
【符号の説明】
【００９５】
１０、４０、５０、６０、８０  半導体スイッチ回路
１１  共通端子
２１、２６  第１端子
２２、２７  第２端子
２３、２８  制御端子
２４、２９  ＭＯＳトランジスタ
３０、７０  バイアス回路
３１  デコード回路
３２、６１  電圧発生回路
３３  電圧出力回路
７１  第１電圧発生回路
７２  第２電圧発生回路
Ｓ１１〜Ｓ１４、Ｓ２０１〜Ｓ２１２、Ｓ３０１〜Ｓ３０８  半導体スイッチ部
Ｎ０、Ｎ１１〜Ｎ１４、Ｎ２０１、Ｎ２０１〜Ｎ２１２、Ｎ３０１〜Ｎ３０８  ノード
Ｒ１１、Ｒ２１  第１抵抗
Ｒ２１、Ｒ２２  第２抵抗
Ｌ１１、Ｌ２０１、Ｌ２１２  レベルシフト回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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