(57)【要約】【課題】半導体ウエハの外周部におけるクラック発生をより好適に抑制することができる半導体ウエハの製造方法および半導体ウエハを提供すること。【解決手段】基板の主表面上に、前記基板とは異なる種類の化合物半導体層を形成する化合物半導体層形成工程と、前記基板の主表面の外周部に形成された化合物半導体層をエッチングによって除去する除去工程と、を含む半導体ウエハの製造方法。または、基板の主表面上に、前記基板とは異なる種類の化合物半導体層を形成する化合物半導体層形成工程を含み、前記化合物半導体層形成工程は、前記基板の主表面の外周部をマスクしながら当該化合物半導体層の形成を行う半導体ウエハの製造方法。【選択図】図１
2014187110.tif 000002
【特許請求の範囲】
【請求項１】
基板の主表面上に、前記基板とは異なる種類の化合物半導体層を形成する化合物半導体層形成工程と、
前記基板の主表面の外周部に形成された化合物半導体層をエッチングによって除去する除去工程と、
を含むことを特徴とする半導体ウエハの製造方法。
【請求項２】
前記化合物半導体層に半導体装置を形成するための複数の工程からなる半導体装置形成工程を含み、
前記除去工程は前記複数の工程のいずれかと同時に行われることを特徴とする請求項１に記載の半導体ウエハの製造方法。
【請求項３】
前記除去工程は、前記半導体装置を素子分離する素子分離工程と同時に行われることを特徴とする請求項２に記載の半導体ウエハの製造方法。
【請求項４】
基板の主表面上に、前記基板とは異なる種類の化合物半導体層を形成する化合物半導体層形成工程を含み、
前記化合物半導体層形成工程は、前記基板の主表面の外周部をマスクしながら当該化合物半導体層の形成を行うことを特徴とする半導体ウエハの製造方法。
【請求項５】
前記基板はシリコン基板であることを特徴とする請求項１〜４のいずれか一つに記載の半導体ウエハの製造方法。
【請求項６】
前記化合物半導体層は窒化物系化合物半導体を含むことを特徴とする請求項１〜５のいずれか一つに記載の半導体ウエハの製造方法。
【請求項７】
前記基板の前記化合物半導体層を形成した主表面とは異なる主表面を研磨または研削し、前記基板の厚さを薄くする薄板化工程をさらに含むことを特徴とする請求項１〜６のいずれか一つに記載の半導体ウエハの製造方法。
【請求項８】
前記薄板化工程後に当該半導体ウエハを複数の個片に分割する分割工程をさらに含むことを特徴とする請求項７に記載の半導体ウエハの製造方法。
【請求項９】
基板と、
前記基板の主表面上に形成された、前記基板とは異なる種類の化合物半導体層と、
を備え、
前記基板の外周部の主表面には、前記化合物半導体層がエッチングにより除去された領域が形成されていることを特徴とする半導体ウエハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に化合物半導体層が形成された半導体ウエハの製造方法および半導体ウエハに関するものである。
【背景技術】
【０００２】
基板上に、基板とは異なる種類または組成の化合物半導体層を形成して、半導体装置製造用の半導体ウエハを製造する場合、半導体ウエハの外周部において応力に起因するクラックが発生することがある。とりわけ、シリコン基板上に窒化ガリウム（ＧａＮ）系化合物半導体層を形成する場合、シリコン結晶とＧａＮ系化合物半導体結晶との格子定数に相当の差異があることから、半導体ウエハに応力が生じやすく、このため半導体ウエハの外周部において応力に起因するクラックが発生しやすいことが知られている。
【０００３】
半導体ウエハ外周部におけるクラックの発生は、半導体装置の製造過程において更に応力等のストレスが加わることによって拡大し、半導体装置の品質や歩留を低下させることがある。とりわけ、シリコン基板上にＧａＮ系化合物半導体層を形成して、電力変換分野で用いるパワー半導体装置を作製する場合、シリコン基板上に化合物半導体層を形成して半導体ウエハを製造した後、半導体ウエハの、化合物半導体層を形成したのとは反対側の主表面、すなわちシリコン基板の裏面から研磨ないし研削を施し、シリコン基板の厚さを薄くする工程が含まれる。
【０００４】
このような基板を薄くする工程中やその工程以降は、シリコン基板の厚みが薄くなっているために、半導体ウエハに反りなどの変形のストレスが加わりやすい。そのため、半導体ウエハ外周部に存在するクラックが起点となって、半導体ウエハが割れや欠けなどの破損を生じてしまうことがある。たとえば、直径４インチ（約１００ｍｍ）以上のシリコン基板上にＧａＮ系化合物半導体層を形成した半導体ウエハの裏面を研磨ないし研削した場合、その工程中または工程直後に半導体ウエハが割れてしまう場合があることが知られている。
【０００５】
その対策として、半導体ウエハの裏面を研磨ないし研削する工程よりも前に、半導体ウエハを矩形や扇形にダイシングして分割したうえで研磨ないし研削の工程を行う方法がある。しかし、この方法の場合、研磨ないし研削の工程に先立つ分割工程の追加という工数増加によるコストアップが生じる。また、その分割工程によって半導体ウエハの個片数が増加することにより、その分割工程以降の工程、すなわち、研磨ないし研削の工程、基板裏面への電極形成の工程、半導体ウエハをチップ化するためのダイシング工程等にコストアップが生じる。
【０００６】
特許文献１には、シリコン基板上にＧａＮ系化合物半導体層を備える半導体装置を製造する際に、半導体ウエハの外周部において応力に起因するクラックが発生することを抑止する方法が開示されている。特許文献１には、ＧａＮ系化合物半導体層をシリコン基板上に形成するのに先立って、シリコン基板の、ＧａＮ系化合物半導体層を形成する面上の外周部に、ＧａＮ系化合物半導体層が形成されるのを阻止する成長阻止層を形成しておく方法が開示されている。特許文献１によると、基板の外周領域に設けられたテーパ部に形成される化合物半導体層によりクラックが発生していることを解明し、前記方法により半導体ウエハの外周領域におけるクラック発生を抑制できるとされている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１２−３６０３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載の方法では、成長阻止層を形成するための工程が必要であるため、その工数増加によるコストアップが伴う。また、その工程によって、化合物半導体層を形成する前の基板表面に不純物による汚染その他の表面状態の変化や変質をもたらすおそれがある。また、化合物半導体層の形成の工程において、基板の外周部に成長阻止層が形成されていることによる各種問題が発生するおそれがある。たとえば、成長阻止層の材料が欠損して化合物半導体層およびその製造装置内に汚染やパーティクルなどの問題をもたらすおそれがある。また、基板上の成長阻止層の端部付近において化合物半導体層の結晶性の不連続な領域が形成されることによって何らかの悪影響が生じるおそれがある。さらには、当該成長阻止層は、化合物半導体層の形成中の基板温度変化による半導体ウエハの変形に影響を及ぼしたり、化合物半導体層の形成状態の監視や制御に支障を来たしたりするおそれがある。
【０００９】
本発明は、上記に鑑みてなされたものであって、半導体ウエハの外周部におけるクラック発生をより好適に抑制することができる半導体ウエハの製造方法および半導体ウエハを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決し、目的を達成するために、本発明に係る半導体ウエハの製造方法は、基板の主表面上に、前記基板とは異なる種類の化合物半導体層を形成する化合物半導体層形成工程と、前記基板の主表面の外周部に形成された化合物半導体層をエッチングによって除去する除去工程と、を含むことを特徴とする。
【００１１】
また、本発明に係る半導体ウエハの製造方法は、上記発明において、前記化合物半導体層に半導体装置を形成するための複数の工程からなる半導体装置形成工程を含み、前記除去工程は前記複数の工程のいずれかと同時に行われることを特徴とする。
【００１２】
また、本発明に係る半導体ウエハの製造方法は、上記発明において、前記除去工程は、前記半導体装置を素子分離する素子分離工程と同時に行われることを特徴とする。
【００１３】
また、本発明に係る半導体ウエハの製造方法は、基板の主表面上に、前記基板とは異なる種類の化合物半導体層を形成する化合物半導体層形成工程を含み、前記化合物半導体層形成工程は、前記基板の主表面の外周部をマスクしながら当該化合物半導体層の形成を行うことを特徴とする。
【００１４】
また、本発明に係る半導体ウエハの製造方法は、上記発明において、前記基板はシリコン基板であることを特徴とする。
【００１５】
また、本発明に係る半導体ウエハの製造方法は、上記発明において、前記化合物半導体層は窒化物系化合物半導体を含むことを特徴とする。
【００１６】
また、本発明に係る半導体ウエハの製造方法は、上記発明において、前記基板の前記化合物半導体層を形成した主表面とは異なる主表面を研磨または研削し、前記基板の厚さを薄くする薄板化工程をさらに含むことを特徴とする。
【００１７】
また、本発明に係る半導体ウエハの製造方法は、上記発明において、前記薄板化工程後に当該半導体ウエハを複数の個片に分割する分割工程をさらに含むことを特徴とする。
【００１８】
また、本発明に係る半導体ウエハは、基板と、前記基板の主表面上に形成された、前記基板とは異なる種類の化合物半導体層と、を備え、前記基板の外周部の主表面には、前記化合物半導体層がエッチングにより除去された領域が形成されていることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、半導体ウエハの外周領域におけるクラック発生をより好適に抑制することができるという効果を奏する。
【図面の簡単な説明】
【００２０】
【図１】図１は、実施の形態１に係る製造方法で製造することができる半導体ウエハの一例の模式図である。
【図２】図２は、実施の形態１に係る製造方法で製造することができる半導体ウエハの別の例の模式図である。
【図３】図３は、実施の形態１に係る製造方法の説明図である。
【図４】図４は、実施の形態２に係る製造方法の説明図である。
【発明を実施するための形態】
【００２１】
以下に、図面を参照して本発明に係る半導体ウエハの製造方法および半導体ウエハの実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付している。さらに、図面は模式的なものであり、各要素の寸法の関係などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
【００２２】
（実施の形態１）
図１は、実施の形態１に係る製造方法で製造することができる半導体ウエハの一例の模式図である。図１（ａ）は平面図であり、図１（ｂ）はＡ矢視図である。図１に示すように、半導体ウエハ１０は、基板１と、化合物半導体層２とを備えている。
【００２３】
基板１は、例えばシリコン（Ｓｉ）基板であり、主表面１ａ、１ｂと、オリエンテーション・フラット（ＯＦ）部１ｃとを有している。
【００２４】
化合物半導体層２は、基板１とは異なる種類の化合物半導体、たとえば、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）もしくは窒化インジウム（ＩｎＮ）等、又はこれらの混晶を含むＩＩＩ−Ｖ族窒化物系化合物半導体からなる。ここで、「基板１とは異なる種類」とは、化合物半導体層２が、基板１とは異なる元素を含む、基板１と格子定数が異なる、或いは、基板１と材料系は同じだが組成が異なることを指すものとする。本実施の形態１においては、化合物半導体層２は、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）で表わされる単層又は多層構造の化合物半導体層２からなる。
【００２５】
ここで、基板１の外周部の主表面１ａには、外周全周にわたって化合物半導体層２がエッチング除去された領域１ｄが形成されている。その結果、半導体ウエハ１０の外周領域における化合物半導体層２のクラック発生が抑制される。また、半導体ウエハ１０では、成長阻止層は形成されないので、成長阻止層を形成した場合に発生する諸問題を回避することができる。
【００２６】
なお、この半導体ウエハ１０では、化合物半導体層２は上面から見て円形であり、ＯＦ部１ｃがあるために、領域１ｄの幅は外周方向の位置によって異なり、ＯＦ部１ｃでは幅が狭くなっている。
【００２７】
この場合、化合物半導体層２が上面から見て円形に形成されるため、半導体ウエハ１０の外周に発生する応力が外周に沿って均一化される。従って、半導体ウエハの外周部におけるクラック発生及び半導体ウエハの反りを抑制する効果を更に高めることができる。
【００２８】
ただし、化合物半導体層の形状は円形に限られない。図２は、実施の形態１に係る製造方法で製造することができる半導体ウエハの別の例の模式図である。図２に示す半導体ウエハ２０は、半導体ウエハ１０における化合物半導体層２を化合物半導体層３に置き換えた構成を有する。半導体ウエハ２０においては、外周全周にわたって形成された領域１ｄの幅は、周方向の位置によらず略一定である。ＯＦ部１ｃに対向する部分において化合物半導体層３の外縁はＯＦ部１ｃと平行になっている。このように、ＯＦ部１ｃに対向する部分において化合物半導体層３の外縁３ａがＯＦ部１ｃと平行になっていてもよい。
【００２９】
この場合、化合物半導体層３をエッチングする際に、エッチング領域をクラック除去に必要な幅で設計することで、非エッチング領域を最大限に拡大することができ、１枚のウエハから多くのチップを作製できる。また、ＯＦ部１ｃにおいても円弧部と同じ幅のエッチング除去された領域１ｄを形成できるので、ＯＦ部１ｃも円弧部と同程度にクラック発生を抑制できる。
【００３０】
つぎに、本実施の形態１に係る製造方法によって半導体ウエハ１０を製造する場合について説明する。図３は、本実施の形態１に係る製造方法の説明図である。
【００３１】
まず、図３（ａ）に示すように、基板１を準備する。基板１は主表面１ａ、１ｂを有する。主表面１ａ、１ｂは中央から周辺の領域にかけて平坦であるが、外周部には、面取り等によって形成され、外周側に向かって基板１の厚みが薄くなるように傾斜しているテーパ部１ｅを有している。
【００３２】
つぎに、図３（ｂ）に示すように、基板１の主表面１ａ上に化合物半導体層２を形成する。化合物半導体層２は、有機金属化学的気相成長法（ＭＯＣＶＤ）などの化学的気相成長法（ＣＶＤ）や、分子線エピタキシー法（ＭＢＥ）によって平坦部からテーパ部１ｅにわたって形成される。
【００３３】
つぎに、図３（ｃ）に示すように、主表面１ａの外周部に形成された化合物半導体層２を、外周全周にわたって、エッチングによって除去する。これによって領域１ｄが形成される。このエッチング工程は、周知のフォトリソグラフィー等の技術を用いた、周知のウェットエッチング又はドライエッチング等のエッチング技術によるパターニングによって行うことができる。
【００３４】
このように、領域１ｄを形成することによって、半導体ウエハ１０の外周部におけるクラック発生を抑制する効果が得られる。また、発生したクラックがその後の半導体装置の製造工程において拡大し、半導体装置の品質や歩留を低下させることを防ぐことができる。
【００３５】
なお、このエッチング工程において、エッチング深さは、化合物半導体層２の厚さの一部まででもよいが、図３（ｃ）のように、エッチング工程によって主表面１ａの一部までオーバーエッチしたり、主表面１ａをオーバーエッチしないように化合物半導体層２の厚さまでとしたりすると、クラック発生を抑制する効果がより高まり、好ましい。化合物半導体層２の厚さの一部までのエッチング深さとする場合は、半導体ウエハ１０の外周部におけるクラック発生を抑制する効果が得られる程度の深さとする。
【００３６】
また、領域１ｄの幅は、基板１の外縁から中央領域に向かって、少なくとも基板１のテーパ部１ｅを全て含むような幅にすることが好ましい。なお、さらに基板１の平坦部の一部を含むような幅で領域１ｄを形成してもよい。ただし、あまり領域１ｄの幅を広げ過ぎると、半導体ウエハ１０を半導体装置の製造に有効に活用できる領域が狭まる。従って、領域１ｄの幅は、テーパ部１ｅを含み、外周部のクラックの影響を除去するのに必要十分な範囲に留めることが好ましい。領域１ｄの幅はたとえば１ｍｍ〜２０ｍｍである。
【００３７】
ここで、基板１の主表面１ａ上に化合物半導体層２を形成した段階において、テーパ部１ｅの結晶方位と平坦部の結晶方位とは互いに異なる。そのため、基板１上には、平坦部の結晶方位に基づいた化合物半導体層２と、テーパ部１ｅの結晶方位に基づいた化合物半導体層２とが形成される。テーパ部１ｅ上に形成される化合物半導体層２は、結晶方位、結晶性及び成長レート等が平坦部上の化合物半導体層２と異なるため、テーパ部１ｅの付近において応力が発生しやすい。あるいは、平坦部上の化合物半導体層２とテーパ部１ｅ上の化合物半導体層２との界面において応力が発生しやすく、半導体ウエハ１０の外周領域においてクラックが生じる要因の一つになっていると考えられる。
【００３８】
これに対して、本実施の形態１に係る製造方法では、テーパ部１ｅ上に形成される化合物半導体層２は除去するので、基板１上には、平坦部の結晶方位（例えば（１１１）面）に基づいた均質な化合物半導体層２のみが残存する。そのため、半導体ウエハ１０の外周部には応力がより発生しにくい。従って、半導体ウエハ１０の外周部におけるクラック発生を、より一層抑制することができる。さらには、テーパ部１ｅ上の化合物半導体層２にクラックが存在していたとしても、これを除去するので、当該クラックが拡大することが防止される。
【００３９】
つぎに、本実施の形態１においては、図３（ｄ）に示すように、化合物半導体層２に所定の半導体装置を形成するための複数の工程からなる半導体装置形成工程を行う。この半導体装置形成工程とは、たとえば、リセス部の形成等のエッチングによる形状加工、電極形成、素子分離、絶縁膜形成、保護膜形成などの種々の工程を含んでいてもよい。本実施の形態１では、半導体装置形成工程によって、半導体装置２ａが形成され、これらが溝ｇによって素子分離されるとする。なお、半導体装置２ａの間にはダイシングのためのダイシング領域２ｂを形成する。
【００４０】
なお、図３（ｄ）の半導体装置形成工程のいずれかと、図３（ｃ）に示すエッチング工程とは順番を入れ替えて行ってもよい。また、図３（ｄ）の半導体装置形成工程のいずれかと、図３（ｃ）に示すエッチング工程とを同時に行ってもよい。すなわち、たとえば、１つのエッチング工程が、化合物半導体層２の除去による領域１ｄの形成と、溝ｇを形成する素子分離工程とを兼ねていてもよい。このように、半導体装置形成の際に通常行われることの多い工程と、領域１ｄの形成とを同時に行えば、工程数の増加に伴う製造コストの増大を抑制ないし防止することができる。
【００４１】
この場合、素子分離工程は、該工程によって領域１ｄが形成されるようなパターンを有したマスクを用いたフォトリソグラフィー工程を含むエッチング工程としてもよい。または、素子分離工程は、素子分離工程用のレジストを化合物半導体層２に塗布した後、塗布したレジストのうち、領域１ｄを形成すべき外周部に塗布されたレジストを固化前に除去する工程を含むエッチング工程としてもよい。
【００４２】
つぎに、図３（ｅ）に示すように、基板１の、化合物半導体層２を形成した主表面１ａとは異なる主表面１ｂを研磨または研削し、基板１の厚さを薄くする薄板化工程を行う。
【００４３】
このように、とりわけ、シリコン基板上にＧａＮ系化合物半導体層を形成して、電力変換分野で用いるパワー半導体装置を作製する場合、シリコン基板上に化合物半導体層を形成し、その後半導体装置を形成した半導体ウエハを、化合物半導体層を形成したのとは反対側の主表面、すなわち基板の裏面から研磨ないし研削を施し、基板の厚さを薄板化工程が含まれる。
【００４４】
上述したように、このような薄板化工程中または工程直後に半導体ウエハが割れてしまう場合があることが知られている。その対策として、半導体ウエハの裏面を研磨ないし研削する工程よりも前に、半導体ウエハを矩形や扇形にダイシングして分割したうえで研磨ないし研削の工程を行う方法は、コストアップが生じる。
【００４５】
これに対して、本実施の形態１では、領域１ｄを形成することによって、半導体ウエハ１０の裏面を研磨ないし研削する工程よりも前に矩形や扇形にダイシングして分割する必要がないので、半導体ウエハ１０の外周領域におけるクラック発生の抑制をより低コストで行うことができる。
【００４６】
なお、研磨ないし研削の方法に関しては、機械的研磨や化学機械研磨（ＣＭＰ）などの鏡面研磨法として知られる研磨法や、バックグラインド（ＢＧ）法などとして知られる研削法、あるいはそれらを複合した方法などを用いることができる。また、研磨ないし研削を行う場合も、基板１のサイズ（たとえば、円形または円形に準じる形状の場合、直径を意味する）に関しては特に限定されないが、本実施の形態１の方法を適用しない場合に研磨ないし研削の工程によって破損が生じやすい４インチ以上のサイズであってもよい。また、基板１の形状も限定されないが、円形または円形に準じる形状であってもよい。また、研磨ないし研削の工程の前後の半導体ウエハ１０の厚みに関しても特に限定はないが、たとえば、研磨ないし研削の工程の前において５００μｍ以上の厚さを有していた半導体ウエハ１０を、５００μｍ以下の厚さに減少させることができる。
【００４７】
その後、図３（ｅ）に示すダイシング領域２ｂ上のダイシングラインＬに沿ってダイシングを行い、図３（ｆ）に示すように、半導体ウエハ１０を半導体装置２ａ毎にカットして分割することによって、基板１上に半導体装置２ａが形成された半導体チップ４へと個片化する。
【００４８】
以上説明したように、本実施の形態１の製造方法によれば、半導体ウエハ１０の外周領域におけるクラック発生の抑制をより低コストで行うことができ、かつ品質や歩留が高い半導体装置２ａおよびそれを含む半導体チップ４を得ることができる。
【００４９】
（実施の形態２）
実施の形態１のように、領域１ｄについては、化合物半導体層２を形成した後に、領域１ｄにおいてこれを除去することによって形成することができる。また、以下に説明する本発明の実施の形態２のように、主表面１ａに化合物半導体層２を形成する際に領域１ｄにマスクをし、領域１ｄには当初より化合物半導体層２を形成しないようにしてもよい。以下、本実施の形態２に係る製造方法によって半導体ウエハ１０を製造する場合について説明する。図４は、本実施の形態２に係る製造方法の説明図である。
【００５０】
まず、実施の形態１の場合と同様に、図４（ａ）に示すように、基板１を準備する。
【００５１】
つぎに、図４（ｂ）に示すように、基板１を結晶成長装置５に設置する。さらに、少なくともテーパ部１ｅを含む基板１の主表面１ａの外周部を、外周全周にわたってマスクするマスク部材６を配置する。そして、このように主表面１ａの外周部をマスクしながら主表面１に化合物半導体層２の材料物質Ｍを供給する。これによって、図４（ｃ）に示すように、基板１の主表面１ａ上に化合物半導体層２が形成されており、かつ基板１の外周部の主表面１ａには、化合物半導体層２が形成されていない不形成領域としての領域１ｄを有する半導体ウエハ１０を形成することができる。
【００５２】
マスク部材６は、基板１の主表面１ａの外周部を、外周全面にマスクすることができる形状であり、例えば円環状である。マスク部材６は、化合物半導体層２を形成する工程における熱などの環境条件に耐えうるセラミック等の材料で作製されていることが好ましい。また、マスク部材６は、化合物半導体層２を形成する工程にわたって安定的に、基板１の外周部の少なくともテーパ部１ｅを外周全周にわたってマスクし、領域１ｄを形成することができるような形状、構造、設置方法が適用されていればよい。
【００５３】
また、マスク部材６は、基板１の主表面１ａと接触して基板１を保持するように設置してもよいし、基板１の主表面１ａの上方に、主表面１ａとは接触しないように設置してもよい。
【００５４】
なお、その後、実施の形態１の場合と同様に、図３（ｄ）〜（ｆ）に示す工程を適宜行って、基板１上に半導体装置２ａが形成された半導体チップ４を形成してもよい。
【００５５】
本実施の形態２の製造方法によれば、実施の形態１と同様に、半導体ウエハ１０の外周領域におけるクラック発生の抑制をより低コストで行うことができる。さらには、品質や歩留が高い半導体装置２ａおよびそれを含む半導体チップ４を得ることも可能である。
【００５６】
なお、上記実施の形態により本発明が限定されるものではない。上述した各構成要素を適宜組み合わせて構成したものも本発明に含まれる。また、さらなる効果や変形例は、当業者によって容易に導き出すことができる。よって、本発明のより広範な態様は、上記の実施の形態に限定されるものではなく、様々な変更が可能である。
【符号の説明】
【００５７】
１  基板
１ａ、１ｂ  主表面
１ｃ  ＯＦ部
１ｄ  領域
１ｅ  テーパ部
２、３  化合物半導体層
２ａ  半導体装置
２ｂ  ダイシング領域
４  半導体チップ
５  結晶成長装置
６  マスク部材
１０、２０  半導体ウエハ
ｇ  溝
Ｌ  ダイシングライン
Ｍ  材料物質
【図１】
2014187110.tif 000003
【図２】
2014187110.tif 000004
【図３】
2014187110.tif 000005
【図４】
2014187110.tif 000006