(57)【要約】【課題】プラズマＣＶＤ装置を用いてα−Ｓｉ膜を形成している最中に、処理室の内壁に形成されたα−Ｓｉ膜が剥離するのを防止する。【解決手段】半導体装置の製造方法は、プラズマＣＶＤ装置の処理室に半導体基板を導入する工程と、処理室に導入された半導体基板の表面に非晶質シリコン膜を形成する工程と、非晶質シリコン膜を形成する工程の前に、処理室の内表面にシーズニング膜を形成する工程とを含む。【選択図】図２
2014187248.tif 000002
【特許請求の範囲】
【請求項１】
プラズマＣＶＤ装置の処理室に半導体基板を導入する工程と、
前記処理室に導入された前記半導体基板の表面に非晶質シリコン膜を形成する工程と、
前記非晶質シリコン膜を形成する工程の前に、前記処理室の内表面にシーズニング膜を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記シーズニング膜は、プラズマ酸化シリコン膜からなる単層膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シーズニング膜は、プラズマ窒化シリコン膜からなる単層膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記シーズニング膜は、プラズマ酸化シリコン膜とその上に形成されたプラズマ窒化シリコン膜からなる積層膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記シーズニング膜を形成する工程は、前記処理室に前記半導体基板を導入する工程の前に行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記シーズニング膜を形成する工程は、前記処理室に前記半導体基板を導入する工程の後に行われ、前記半導体基板上に下層絶縁膜の形成する工程を兼ねることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記処理室に前記半導体基板を導入する工程の前に、前記半導体基板の表面上に予め下層絶縁膜を形成する工程をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板の表面に非晶質シリコン膜を形成する工程の後、
前記半導体基板を前記処理室から取り出す工程と、
前記処理室の内表面をクリーニングする工程と、
をさらに含むことを特徴とする、請求項１乃至７のいずれか一つに記載の半導体装置の製造方法。
【請求項９】
前記処理室の内表面をクリーニングする工程は、前記処理室への前記半導体基板の導入から取出しまでの処理が行われる毎に実施されることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記処理室の内表面をクリーニングする工程は、前記処理室への前記半導体基板の導入から取出しまでの処理が複数回行われる毎に実施されることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１１】
前記半導体基板上に形成された非晶質シリコン膜をパターニングする工程と、
パターニングされた前記非晶質シリコン膜をマスクとして前記半導体基板をエッチングする工程と、
をさらに含むことを特徴とする請求項１乃至１０のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、プラズマＣＶＤ装置を用いて形成するアモルファスシリコン膜を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置、例えばＤＲＡＭ（ダイナミックランダムアクセスメモリー）、の微細化実現のため、ダブルパターニング等の技術が開発され、それに使用されるエッチングマスクとして、複数種類の膜を積層した積層膜が用いられるようになっている。
【０００３】
エッチングマスクに用いられる複数種類の膜のうちの一つとして、非晶質シリコン膜（アモルファスシリコン膜、以降、α−Ｓｉ膜と称する。）があげられる。α−Ｓｉ膜の成膜には、生産性に優れた、材料ガスを高周波でプラズマ化するプロセスを行うプラズマＣＶＤ装置が用いられる。プラズマＣＶＤ装置によるα−Ｓｉ膜の成膜は、予め下地膜を成膜した半導体基板をプラズマＣＶＤ装置の処理室に導入し、次いで同処理室にシランガス（ＳｉＨ４）を導入し、導入したシランガスに高周波電力を印加してプラズマ化して半導体基板上にα−Ｓｉ層を形成することにより行う。
【０００４】
特許文献１〜５に関連する平行平板型のプラズマＣＶＤ装置と、その装置を用いたα−Ｓｉ膜の形成方法の例が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭５２−１６９９０号公報
【特許文献２】特開昭５７−６７０２０号公報
【特許文献３】特開平８−９１９８７号公報
【特許文献４】特開２０００−２７３６２７号公報
【特許文献５】特開２００９−２８９７８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
プラズマＣＶＤ装置を用いて半導体基板上にα−Ｓｉ膜を成膜する際、α−Ｓｉ膜は、半導体基板の表面だけでなくプラズマＣＶＤ装置の処理室の内壁（本明細書では、電極等の表面も含む処理室内に露出する面（内表面）を意味することがある）にも形成される。このとき、半導体基板の温度は比較的高い所定温度に制御されているが、プラズマＣＶＤ装置の処理室の内壁の温度は制御されていない。このため、処理室の内壁の温度は半導体基板の温度に比べて低い。また、処理室は、材料ガスが半導体基板に向かって供給されるように構成されているため、処理室内壁への材料ガスの供給は十分ではない。これらの理由により、プラズマＣＶＤ装置の処理室内壁に成膜されるα−Ｓｉ膜の応力は、半導体基板上に成膜されるα−Ｓｉ膜の応力（約１ＧＰａ）よりも大きくなる。さらに、半導体基板の表面は平面であるが、プラズマＣＶＤ装置の処理室の内壁は複雑な形状をしている。
【０００７】
以上のことから、半導体基板上へのα−Ｓｉ膜の形成中にプラズマＣＶＤ装置の処理室の内壁に形成されたα−Ｓｉ膜が部分的に剥がれ落ちることがある。処理室の内壁から剥がれ落ちたα−Ｓｉ膜の小片（剥離片）は、半導体基板上に付着すると異物となり、その後の工程に影響を与える。例えば、剥離片はエッチング残りや短絡の原因となり、半導体装置の製造における歩留まりを低下させる。
【０００８】
処理室の内壁からのα−Ｓｉ膜の剥離を防止するため、１枚の半導体基板の処理が終了する毎（一サイクル毎）に処理室のクリーニング処理が行われる。それにもかかわらず、１回に成膜するα−Ｓｉ膜が厚い場合には、その成膜中に処理室の内壁からのα−Ｓｉ膜の剥離が生じる場合がある。
【０００９】
なお、特許文献１〜５においては、プラズマＣＶＤ装置の処理室の内壁に形成されるα−Ｓｉ膜が剥がれ落ちるという問題について全く認識されていない。
【課題を解決するための手段】
【００１０】
本発明の一形態に係る半導体装置の製造方法は、プラズマＣＶＤ装置の処理室に半導体基板を導入する工程と、前記処理室に導入された前記半導体基板の表面に非晶質シリコン膜を形成する工程と、前記非晶質シリコン膜を形成する工程の前に、前記処理室の内表面にシーズニング膜を形成する工程と、を含む。
【発明の効果】
【００１１】
非晶質シリコン膜を形成する前に、処理室の内表面にシーズニング膜を形成しておくことで、処理室の内表面に形成される非晶質シリコン膜の剥離を防止することができる。これにより、処理室の内表面からの剥離片を原因とする欠陥の発生を防止または抑制し、半導体装置の歩留まり低下を防止することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の製造工程に用いられるプラズマＣＶＤ装置の処理室１の構造を説明する模式図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法におけるプラズマＣＶＤ装置の処理室内での処理工程を説明するためのフローチャートである。
【図３】図２のステップＳ２０１に対応するプラズマＣＶＤ装置の処理室の内部の様子を示す模式図である。
【図４】図２のステップＳ２０２に対応するプラズマＣＶＤ装置の処理室の内部の様子を示す模式図である。
【図５】図２のステップＳ２０３に対応するプラズマＣＶＤ装置の処理室の内部の様子を示す模式図である。
【図６】図２のステップＳ２０４に対応するプラズマＣＶＤ装置の処理室の内部の様子を示す模式図である。
【図７】図２のステップＳ２０５に対応するプラズマＣＶＤ装置の処理室の内部の様子を示す模式図である。
【図８】本発明の第１の実施形態の効果を説明する模式図である。
【図９】本発明の第２の実施形態の効果を説明する模式図である。
【図１０】本発明の第３の実施形態の効果を説明する模式図である。
【図１１】本発明の第４の実施形態に係る半導体装置の製造方法におけるプラズマＣＶＤ装置の処理室内での処理工程を説明するためのフローチャートである。
【図１２】図１１のステップＳ１１０１に対応するプラズマＣＶＤ装置の処理室の内部の様子を示す模式図である。
【図１３】図１１のステップＳ１１０２に対応するプラズマＣＶＤ装置の処理室の内部の様子を示す模式図である。
【図１４】図１１のステップＳ２０３に対応するプラズマＣＶＤ装置の処理室の内部の様子を示す模式図である。
【図１５】本発明の第５の実施形態に係る半導体装置の製造方法におけるプラズマＣＶＤ装置の処理室内での処理工程を説明するためのフローチャートである。
【図１６】本発明の第６の実施形態に係る半導体装置の製造方法を説明するためのフローチャートである。
【図１７】図１６のフローチャートによる一工程を説明するための半導体装置の断面模式図である。
【図１８】図１７の工程に続く工程を説明するための半導体装置の断面模式図である。
【図１９】図１８の工程に続く工程を説明するための半導体装置の断面模式図である。
【図２０】図１９の工程に続く工程を説明するための半導体装置の断面模式図である。
【図２１】図２０の工程に続く工程を説明するための半導体装置の断面模式図である。
【図２２】図２１の工程に続く工程を説明するための半導体装置の断面模式図である。
【図２３】図２２の工程に続く工程を説明するための半導体装置の断面模式図である。
【発明を実施するための形態】
【００１３】
以下、本発明を適用した半導体装置の製造方法及び半導体装置について、図面を参照して詳細に説明する。
【００１４】
先ず、本発明の製造工程に用いられるプラズマＣＶＤ装置の処理室の構造について、図１を参照して説明する。図１は、本発明の製造工程に用いられるプラズマＣＶＤ装置の処理室１の構造を説明する模式図である。
【００１５】
図１に示すプラズマＣＶＤ装置の処理室１は、酸化アルミニウム等で構成され内壁１ａを有する本体と、材料ガス導入管２と、排気管３と、半導体基板１００を出し入れするためのゲートバルブ４を有している。また、処理室１の内部には、ヒータを内蔵し半導体基板１００の保持装置を兼ねる下部電極５と、材料ガス導入管２に接続し材料ガス１０の供給部を兼ねる上部電極７が、平行平板型電極を構成するように配置されている。
【００１６】
上部電極７は、材料ガス導入管２を介して図示されない材料ガス供給部に接続されるとともに、接地（アース）されている。下部電極５は、基板を過熱するヒータを内蔵するとともに、高周波電源部１５に電気的に接続されている。処理室１は、排気管３を介して図示されない排気ポンプ部に接続され、処理室１の内部圧力は所定の圧力に保持される。
【００１７】
図示されない材料ガス供給部からの材料ガス１０は、材料ガス導入管２を通して上部電極７へ供給され、さらに上部電極７から、上部電極７と下部電極５の間の空間に供給される。上部電極７と下部電極５との間に高周波電圧を印加することで材料ガス１０はプラズマ化される。そのプラズマ２０が半導体基板１００に照射されることで、半導体基板１０の上に、材料ガス１０に応じた膜３０が成膜される。このとき生成される反応ガス４０は、排気管３を通して図示されない排気ポンプ部に排気される。
【００１８】
［第１の実施形態］
（半導体装置の製造工程）
次に、本発明の第１の実施形態に係る半導体装置の製造方法について、図２〜図８を参照して説明する。
【００１９】
図２は、本実施形態に係る半導体装置の製造方法におけるプラズマＣＶＤ装置の処理室１内での処理工程を説明するためのフローチャートである。また、図３乃至図７は、図２のフローチャートの各ステップにおける処理室の様子を示す模式図である。さらに、図８は、本発明の第１の実施形態の効果を説明するための模式図である。
【００２０】
図２に示すように、本実施形態に係る半導体装置の製造方法では、まず、処理室１のシーズニング（ステップＳ２０１）を行う。次に、処理室１に半導体基板を導入し（ステップＳ２０２）、その表面上に非晶質シリコン膜を成膜する（ステップＳ２０３）。続いて、半導体基板を処理室１から取り出し（ステップＳ２０４）、処理室１のクリーニング（ステップＳ２０５）を行う。この後、別の半導体基板上へ非晶質シリコン膜を成膜する場合には、上記工程（ステップＳ２０１〜Ｓ２０５）を繰り返す。
【００２１】
次に、図３乃至図７を参照して各工程について詳細に説明する。
【００２２】
（１）シーズニング工程（ステップＳ２０１）：
図３に示すように、材料ガス導入管２を通して供給される材料ガス１０を、上部電極７から、上部電極７と下部電極５との間の空間に供給する。ここでは、材料ガスとして、モノシラン（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）を用いる。材料ガスの供給と同時に、上部電極７と下部電極５との間に高周波電圧を印加して材料ガス１０をプラズマ２０化する。プラズマ２０は、処理室の内壁１ａ（電極等の表面も含む処理室内に露出する面（内表面））に接触し、プラズマ酸化シリコン膜３１であるシーズニング膜３４を成膜する。処理室１は排気管３を通して図示されない排気ポンプ部に接続されており、その内部圧力は所定の圧力に保持される。
【００２３】
プラズマ酸化シリコン膜３１の成膜条件は、例えば、ＳｉＨ４：５５０ｓｃｃｍ，Ｎ２Ｏ：１０００ｓｃｃｍ，Ｐｏｗｅｒ：５００Ｗ，温度：４００℃，圧力：３６０Ｐａとすることができる。
【００２４】
なお、シーズニング膜３４の厚さは特に制限されるものではないが、半導体基板上に５０ｎｍ以上成膜される条件で形成すれば良く、半導体基板上に２００ｎｍ程度形成する条件で形成すれば経験上好ましい厚さとなる。シーズニング膜３４の厚さが２５０ｎｍを超えると、後で実施するクリーニング工程の時間が長くなり生産性が低下する弊害がある。
【００２５】
（２）半導体基板導入工程（ステップＳ２０２）：
図４に矢印Ａで示すように、半導体基板１００を、ゲートバルブ４を介して図示されない受け渡し室から処理室１内の下部電極５上に導入する。
【００２６】
（３）非晶質シリコン成膜工程（ステップＳ２０３）：
図５に示すように、ゲートバルブ４を閉じる。処理室１を大気圧より低い圧力に維持した状態で、材料ガス導入管２を通して上部電極７から材料ガス１０を処理室１内に供給する。ここでは、原料ガスとして、モノシラン（ＳｉＨ４）と水素（Ｈ２）を用いる。原料ガスの供給とともに、上部電極７と下部電極５との間に５００〜１０００Ｗの高周波電圧を印加して材料ガス１０をプラズマ２０化する。プラズマ２０は、半導体基板１００に照射されα−Ｓｉ膜３２を成膜する。α−Ｓｉ膜３２の厚さは、例えば、７０ｎｍとする。
【００２７】
半導体基板１００上にα−Ｓｉ膜３２を成膜する際、プラズマ２０の一部ならびに材料ガス１０が処理室１の内壁１ａにも接触し、内壁１ａ上にもα−Ｓｉ膜３２が成膜される。しかし、処理室１の内壁１ａには、あらかじめプラズマ酸化シリコン膜３１（シーズニング膜３４）が成膜されているため、処理室１の内壁１ａに形成されたα−Ｓｉ膜３２の応力は緩和される。その結果、処理室１の内壁１ａからのα−Ｓｉ膜３２の剥れを抑制することができる。
【００２８】
（４）半導体基板取り出し工程（ステップＳ２０４）：
図６に矢印Ｂで示すように、成膜が終了した半導体基板１００を、処理室１内の下部電極５上からゲートバルブ４を介して図示されない受け渡し室へ取り出す。
【００２９】
（５）処理室クリーニング工程（ステップＳ２０５）：
図７に示すように、処理室１の圧力を１３０〜６５０Ｐａの範囲に維持した状態で、材料ガス導入管２を通して上部電極７からクリーニングガス５０を処理室１内に供給する。クリーニングガスとして、例えば、３フッ化窒素ＮＦ３を用いることができる。また、上部電極７と下部電極５との間に高周波電圧を印加し、クリーニングガスをプラズマ化する。３フッ化窒素ＮＦ３のプラズマ化により生成されたフッ素ラジカルにより、処理室１の内壁１ａ等に成膜されたα−Ｓｉ膜３２とプラズマ酸化シリコン膜３１をドライエッチングして除去する。
【００３０】
この後、次に半導体基板の処理を実行する場合は、（１）〜（５）のステップを繰り返す。
【００３１】
次に、図８を参照して、本発明の第１の実施形態の効果を説明する。図８は、処理室の一部（図６の略右半分）を拡大した図である。
【００３２】
上述したように、プラズマ非晶質シリコン成膜工程（ステップＳ２０３）において、α−Ｓｉ膜３２は半導体基板１００上のみならず、処理室１の内壁１ａ上にも成膜する。本実施形態では、あらかじめプラズマ酸化シリコン膜シーズニング工程（ステップＳ２０１）を実施し、処理室１の内壁１ａ上に、シーズニング膜３４としてプラズマ酸化シリコン膜３１が成膜されている。このため、α−Ｓｉ膜３２は、プラズマ酸化シリコン膜３１の上に成膜されることになる。α−Ｓｉ膜３２は、処理室１の内壁１ａの上に直接成膜される場合よりもプラズマ酸化シリコン膜３１の上に成膜された場合の方が密着性がよい。それゆえ、α−Ｓｉ膜３２の応力による剥れＤ１を減少させ、剥離片Ｄ２が半導体基板上に異物Ｄ３となって付着することを防止また抑制できる。その結果、半導体基板１００上の異物によって引き起こされるエッチング残りや短絡が発生しにくくなり、製造歩留まりの低下を防ぐことができる。
【００３３】
発明者の成膜実験によれば、処理室１の内壁１ａが酸化アルミニウムである場合に、酸化シリコン膜のシーズニング処理を行うことなく、直径３００ｍｍの半導体基板上に厚さ７０ｎｍのα−Ｓｉ膜３２を成膜すると、半導体基板上に数千個オーダーの異物（５μｍ以上）が観測された。
【００３４】
これに対して、プラズマ酸化シリコン膜３１が半導体基板上に２００ｎｍ形成される条件で、シーズニング成膜を予め実施しておいた場合は、半導体基板上に成膜されるα−Ｓｉ膜３２の膜厚が６０ｎｍまで異物は観測されなかった。ハードマスクとして要求される厚さ７０ｎｍのα−Ｓｉ膜３２を成膜した場合でも、５μｍ以上の巨大異物は直径３００ｍｍの半導体基板全域において数百個レベルであった。つまり、本実施形態により、１桁程度の改善が見られた。
【００３５】
なお、上記の説明においては、処理室内壁１ａに成膜される酸化シリコン膜３１やα−Ｓｉ膜３２の膜厚の説明を、半導体基板上に所定の膜厚を持つ同膜が形成される条件と同じ条件で処理室内壁１ａに成膜する、という間接的表現を用いている。これは、処理室の内壁１ａに形成される膜の厚さを計測する適当な手段が存在しないからである。第２の実施形態以降においても同様の説明方法が採用される。
【００３６】
［第２の実施形態］
第１の実施形態では、半導体基板上に観測される異物の量に関して大きな改善が見られた。しかしながら、依然として半導体基板上には数百個レベルの異物が観測された。この原因は、以下のようなものと推測される。
【００３７】
即ち、第１の実施形態において、プラズマＣＶＤ装置の処理室１の内壁１ａは温度制御されていない。そのため、処理室１の内壁１ａの温度は、半導体基板１００の温度に比べ低い。例えば、下部電極５の上に載置され、内蔵するヒータにより加熱された半導体基板１００表面の温度を４００℃とすると、処理室１の内壁１ａの温度は１００℃程度である。また、プラズマＣＶＤ装置の処理室１は、内壁１ａに十分な材料ガスが供給されるようには構成されていない。これらの理由により、シーズニング膜３４であるプラズマ酸化シリコン膜３１の表面の水素終端またはダングリングボンド（未結合手）が不足し、α−Ｓｉ膜３２のプラズマ酸化シリコン膜３１への密着性が不十分になっていると推察される。
【００３８】
したがって、水素終端量またはダングリングボンドが多い材料をシーズニング膜３４として用いればα−Ｓｉ膜３２の密着性を向上させることができ、応力によるα−Ｓｉ膜３２の剥れをさらに減少させることができると考察した。そこで、プラズマ酸化シリコン膜３１より表面水素終端量が多いプラズマ窒化シリコン膜をシーズニング膜として用いる第２の実施形態に思い至った。
【００３９】
（半導体装置の製造工程）
本発明の第２の実施形態に係る半導体装置の製造方法について、図９を参照して説明する。図９は、本発明の第２の実施形態の効果を説明する模式図である。
【００４０】
本実施形態においても、第１の実施形態と同様に、先ず、シーズニング工程を行う。
【００４１】
シーズニング工程では、材料ガスとしてモノシラン（ＳｉＨ４）と窒素（Ｎ２）を用いる。窒素に代えてアンモニア（ＮＨ３）を使用しても良い。原料ガスを処理室１に供給し、プラズマ化して、処理室１の内壁１ａにプラズマ窒化シリコン膜３３であるシーズニング膜３４を成膜する。成膜条件として、例えば、ＳｉＨ４：２５０〜５００ｓｃｃｍ，Ｎ２：５０００〜２５０００ｓｃｃｍ，Ｐｏｗｅｒ：１００〜１５００Ｗ，温度：３００〜５５０℃ ，圧力：２〜１０Ｔｏｒｒ、を用いることができる。この条件で、半導体基板上に例えば２００ｎｍ成膜される時間成膜を行うことで、処理室１の内壁１ａにシーズニング膜３４を形成する。
【００４２】
この後、第１の実施形態と同様に、半導体基板の導入、非晶質シリコン膜の成膜、半導体基板の取り出し、処理室１のクリーニング、を実施する。
【００４３】
本実施の形態においても、非晶質シリコン成膜工程の際、モノシランまたはプラズマ２０が接触する部位、例えば処理室１の内壁１ａにも、α−Ｓｉ膜３２が成膜する。あらかじめシーズニング工程でシーズニング膜３４としてプラズマ窒化シリコン膜３３が成膜されているため、α−Ｓｉ膜３２は、プラズマ窒化シリコン膜３３の上に成膜される。これにより、処理室１の内壁１ａの上に直接成膜される場合に比べ、α−Ｓｉ膜３２の密着性がよくなる。また、処理室１の内壁１ａの上にプラズマ酸化シリコン膜３１が形成されている場合に比べても、α−Ｓｉ膜３２の密着性はよくなる。
【００４４】
発明者の成膜実験によれば、半導体基板上で２００ｎｍ形成される条件で、予めプラズマ窒化シリコン膜３３のシーズニング成膜を実施しておいた場合、半導体基板上に成膜されるα−Ｓｉ膜３２の膜厚が少なくとも１５０ｎｍまでは処理室１の内壁１ａからのα−Ｓｉ膜３２の剥れは観測されなかった。ハードマスクとして要求される厚さ７０ｎｍのα−Ｓｉ膜３２を直径３００ｍｍの半導体基板上に成膜して異物検査を実施したところ、５μｍ以上の巨大異物は０個であった。
【００４５】
このように、プラズマ窒化シリコン膜３３をシーズニング膜３４として用いると、第１の実施形態のようにプラズマ酸化シリコン膜３１をシーズニング膜３４として用いた場合に比べても、著しくα−Ｓｉ膜３２の密着性を改善できることが明らかとなった。
【００４６】
したがって、処理室１の内壁１ａからのα−Ｓｉ膜３２の剥離片が半導体基板上に異物となって付着することにより発生するエッチング残りや短絡を回避して、半導体装置の製造歩留まりの低下を防ぐことができる。
【００４７】
また、後述の実施形態において詳述するように、プラズマ窒化シリコン膜３３からなるシーズニング膜３４を用いれば、処理室１内のクリーニングの頻度を低減できる。即ち、処理室１内での半導体基板の処理を１サイクル行う毎に行っていた処理室１内のクリーニングを、半導体基板の処理を複数サイクル行うごとに１回にすることができる。これにより、製造コストの削減を実現することができる。
【００４８】
さらに、半導体基板上に形成すべきハードマスクの構成が、プラズマ窒化シリコン膜上にα−Ｓｉ膜を積層した積層膜である場合には、シーズニング膜形成工程を省略して半導体基板を処理室へ導入し、半導体基板上へプラズマ窒化シリコン膜の成膜工程と、そのプラズマ窒化シリコン膜上へのα−Ｓｉ膜の成膜工程とを連続して実施してもよい。この場合、プラズマ窒化シリコン膜の成膜工程の実施がシーズニング膜形成工程の実施と同じ働きをする。これにより、製造工程数を増やすことなく、上述した効果を得ることができる。
【００４９】
［第３の実施形態］
第２の実施形態においてシードニング膜３４として用いるプラズマ窒化シリコン膜３３は、プラズマ酸化シリコン膜３１に比べるとその成膜速度が遅い。そのため、実用的な生産性を考慮すると、プラズマ窒化シリコン膜３３の膜厚を例えば１００ｎｍよりも厚くすることはできない。そこで、最初にプラズマ酸化シリコン膜を成膜しておき、その上にプラズマ窒化シリコン膜を成膜すれば、シーズニング膜の表面の状態を維持したまま処理時間の短縮が望めると考察した。こうして、第１シーズニング膜であるプラズマ酸化シリコン膜を成膜した後、その上に第２シーズニング膜であるプラズマ窒化シリコン膜を成膜する第３の実施形態に思い至った。
【００５０】
（半導体装置の製造工程）
本発明の第３の実施形態に係る半導体装置の製造方法について、図１０を参照して説明する。図１０は、本発明の第３の実施形態の効果を説明する模式図である。
【００５１】
本実施形態では、シーズニング工程において第１シーズニング膜３４Ａと第２シーズニング膜３４Ｂの成膜を連続して行う。
【００５２】
先ず、材料ガス１０としてモノシラン（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）を用いて第１シーズニング膜３４Ａとしてプラズマ酸化シリコン膜３１を成膜する。第１の実施形態におけるプラズマ酸化シリコン膜３１の成膜条件と同じ成長条件を用い、処理室１の内壁１ａに形成されるプラズマ酸化シリコン膜３１の膜厚がＨ３となる時間成膜を行う。その時間は、例えば、半導体基板上にプラズマ酸化シリコン膜が１００ｎｍ（５０〜１００ｎｍの範囲とする）形成される時間とする。
【００５３】
次に、材料ガス１０としてモノシラン（ＳｉＨ４）と窒素（Ｎ２）を用いて第２シーズニング膜３４Ｂとしてプラズマ窒化シリコン膜３３を成膜する。第２の実施形態におけるプラズマ窒化シリコン膜３３の成膜条件と同じ成長条件を用い、内壁１ａに形成されるプラズマ窒化シリコン膜３３の膜厚がＨ４となる時間成膜を行う。その時間は、例えば、半導体基板上にプラズマ窒化シリコン膜が１００ｎｍ（５０〜１００ｎｍの範囲とする）形成される時間とする。
【００５４】
ここで、第１シーズニング膜３４Ａの膜厚Ｈ３と第２シーズニング膜３４Ｂの膜厚Ｈ４の合計が、半導体基板上に形成される膜厚で２００ｎｍとなるように膜厚Ｈ３，Ｈ４を調節する。また、膜厚Ｈ４が５０ｎｍ〜１００ｎｍ、例えば１００ｎｍ、となるように調節する。第１シーズニング膜３４Ａと第２シーズニング膜３４Ｂは、プラズマ生成を維持したまま、原料ガスＮ２ＯをＮ２に切り替えるだけで連続して成膜することができる。
【００５５】
このように、本実施の形態では、シーズニング膜３４として、プラズマ酸化シリコン膜３１とプラズマ窒化シリコン膜３３の積層膜を用いることにより、所定の膜厚を有するシーズニング膜３４の形成時間を、第２の実施形態に比べて短縮することができる。
【００５６】
本実施の形態においても、シーズニング工程以外の工程は、第１の実施形態と同様に実施される。
【００５７】
第１及び第２の実施形態と同様、プラズマ非晶質シリコン成膜工程において、モノシランまたはプラズマ２０が接触する部位、例えば処理室１の内壁１ａにも、α−Ｓｉ膜３２が成膜する。しかし、処理室１の内壁１ａには、あらかじめシーズニング工程で、第１シーズニング膜３４Ａとしてのプラズマ酸化シリコン膜３１と第２シーズニング膜３４Ｂとしてのプラズマ窒化シリコン膜３３が連続して成膜（積層）されている。それゆえ、α−Ｓｉ膜３２は、内壁１ａ上に直接成膜されず、プラズマ窒化シリコン膜３３の上に成膜される。α−Ｓｉ膜３２は、処理室１の内壁１ａの上に成膜される場合より、プラズマ窒化シリコン膜３３の上に成膜された場合の方が密着性がよい。これにより、α−Ｓｉ膜の応力による剥れを防止することができる。本実施形態においても、第２の実施形態と同様に、５μｍ以上の巨大異物は直径３００ｍｍの半導体基板全域において０個であった。
【００５８】
このように、本実施の形態によれば、第２の実施形態の効果を維持しつつプラズマ窒化シリコン膜単膜の場合より、処理能力すなわち生産性を向上させることができる。
【００５９】
［第４の実施形態］
第１〜３の実施形態では、シーズニング工程の後に半導体基板１００を処理室１に導入する。しかし、半導体基板１００上にα−Ｓｉ膜３２の下地膜として形成される膜がシーズニング膜３４と同一材料からなる膜であるならば、下地膜の成膜工程とシーズニング工程とを同一工程とすることで工程数の削減が可能であると推察し、第４の実施形態に思い至った。
【００６０】
図１１は、本実施形態に係る半導体装置の製造方法におけるプラズマＣＶＤ装置の処理室１内での処理工程を説明するためのフローチャートである。図示のように、本実施の形態では、まず半導体基板１００を処理室１に導入する（ステップＳ１１０１）。次に、第１乃至第３の実施形態いずれかのシーズニング工程と同様の工程を実施して、半導体基板１００上にシーズニング膜３４と同一材料の下地膜を成膜する。このとき、処理室１の内壁１ａには、シーズニング膜３４が形成される。
【００６１】
この後、第１乃至第３の実施形態と同様に非晶質シリコン膜の成膜工程等が実施される。
【００６２】
本実施形態における処理室１内での処理工程について、図１２乃至図１４を参照して、詳細に説明する。
【００６３】
（１）半導体基板導入工程（ステップＳ１１０１）：
処理室１内のシーズニング処理を実施することなく、半導体基板１００を処理室１に導入する。図１２に示すように、ゲートバルブ４を介して図示されない受け渡し室から処理室１内の下部電極５上に、半導体基板１００を導入する。
【００６４】
（２）下地膜成膜を兼ねるシーズニング工程（ステップＳ１１０２）：
図１３に示すように、材料ガス導入管２を通して上部電極７へ材料ガス１０を供給する。材料ガス１０は、上部電極７から、上部電極７と下部電極５との間の空間に供給される。上部電極７と下部電極５との間に高周波電圧を印加することにより、材料ガス１０をプラズマ２０化する。そのプラズマ２０は、半導体基板１００上に照射され、半導体基板１００上に下地膜３５を成膜する。また、プラズマ２０は、処理室１の内壁１ａに接触し、シーズニング膜３４を成膜する。
【００６５】
下地膜３５とシーズニング膜３４とは、同一の材料ガス１０用いて形成される。下地層３５として、プラズマ酸化シリコン膜を形成する場合には、第１の実施形態の成膜条件を採用すればよい。また、下地層３５として、プラズマ窒化シリコン膜を形成する場合には、第２の実施形態の成膜条件を採用すればよい。あるいは、下地層３５として、プラズマ酸化シリコン膜とプラズマ窒化シリコン膜との積層膜を形成する場合には、第３の実施形態の成膜条件を採用すればよい。
【００６６】
（３）非晶質シリコン成膜工程（ステップＳ２０３）：
第１乃至第３の実施形態と同様の工程を実施し、図１４に示すように、半導体基板１００上に成膜された下地層３５の上にα−Ｓｉ膜３２を成膜する。このとき、プラズマ２０の一部ならびに材料ガス１０が処理室1の内壁１ａに接触し、内壁１ａ上にもα−Ｓｉ膜３２が成膜される。しかし、処理室１の内壁１ａには、下地層と同じ材料からなるシーズニング膜３４が成膜されている。このため、α−Ｓｉ膜３２が内壁１ａ上に直接成膜された場合に比べ、α−Ｓｉ膜３２の応力が緩和され、膜剥れを防止または抑制することができる。
【００６７】
（４）半導体基板取り出し工程（ステップＳ２０４）：
第１乃至第３の実施形態と同様である。
【００６８】
（５）処理室クリーニング工程（ステップＳ２０５）：
第１乃至第３の実施形態と同様である。
【００６９】
この後、他の半導体基板の処理を行う場合には、シーズニング工程を実施することなく他の半導体基板を処理室１に搬送し、上述した工程を繰り返す。
【００７０】
以上のように、本実施形態では、下地膜の成膜工程とシーズニング膜の成膜工程を一つにすることで、工程数を削減し、製造コストを下げることができる。
【００７１】
［第５の実施形態］
第１乃至第４の実施形態では、処理室１での処理を１サイクル行う毎に、処理室１のクリーニングを実施する。しかしながら、第２の実施形態において説明したように、シーズニング膜３４としてシリコン窒化膜を用いた場合、処理室１の内壁１ａからのα−Ｓｉ膜の剥離を著しく減少させることができる。したがって、シーズニング膜３４としてシリコン窒化膜を用いた場合には、必ずしもクリーニング工程を毎回行う必要性はない。そこで、本実施の形態では、処理室１での半導体基板の処理を所定サイクル数実施する毎に１回の割合で処理汁のクリーニング工程を実施する。これにより、処理室のクリーニング工程の実施頻度を低減し、製造コストを下げることができる。
【００７２】
図１５は、本実施形態に係る半導体装置の製造方法におけるプラズマＣＶＤ装置の処理室１内での処理工程を説明するためのフローチャートである。図２のフローチャートとの相違は、半導体基板の取り出し工程（ステップＳ２０４）と処理室のクリーニング工程（ステップＳ２０５）との間に、処理室１のクリーニングが必要か否かの判定を行う判定工程（ステップＳ１５０１）を有している点である。
【００７３】
シーズニング工程（ステップＳ２０１）では、第２の実施形態または第３の実施形態と同様にシーズニング膜３４を形成する。即ち、本実施の形態では、シーズニング膜３４として、少なくとも表面がプラズマ窒化シリコン膜３３で構成された膜を用いる。これにより、その後、処理室１の内壁１ａに形成されるα−Ｓｉ膜３２の剥離を著しく低減できるからである。
【００７４】
半導体基板１００の導入工程（ステップＳ２０２）、非晶質シリコン膜３２の成膜工程（ステップＳ２０３）及び半導体基板１００の取り出し工程（ステップＳ２０４）は、上述した第１乃至第４の実施形態と同様である。
【００７５】
処理を終えた半導体基板１００を処理室１から取り出した後、処理室１のクリーニングが必要か否か判断する（ステップＳ１５０１）。この判断は、処理サイクル数に基づいて行うことができる。例えば、実験等により、半導体基板１００上に成膜するα−Ｓｉ膜３２の厚さが１５０ｎｍに達するまでは、処理室１の内壁１ａに成膜されたα−Ｓｉ膜３２の剥がれは発生しないという知見が得られていると仮定する。この場合、１サイクルの処理で厚さ７０ｎｍのα−Ｓｉ膜３２を成膜するのであれば、２サイクルの処理を行った後でも、処理室１の内壁１ａからのα−Ｓｉ膜３２の剥がれは発生しないと考えられる。そこで、この場合は、２サイクルに１回の割合で処理室１のクリーニング工程（ステップＳ２０５）を行うようにすることができる。また、厚さ３０ｎｍのα−Ｓｉ膜３２を成膜する場合は、５サイクルに１回の割合で処理室１のクリーニングを行えばよい。
【００７６】
通常、半導体製造工程では、２５枚の半導体基板を１セットとして処理が行われる。したがって、１セットの半導体基板を処理する間に必要とされるクリーニング工程を、２５回から１３回もしくは５回というように削減することが可能となり大幅な生産性向上を実現することができる。
【００７７】
［第６実施形態］
次に、上述した第１乃至第５の実施形態のいずれかによって形成されるα−Ｓｉ膜３２をドライエッチングのハードマスクとして用いる半導体装置の製造工程の一例について図１６乃至図２３を参照して説明する。ここでは、半導体装置がＤＲＡＭ（Dynamic Random Access Memory）であり、半導体基板に埋め込みゲート電極を埋設するためのトレンチの形成にハードマスクが用いられる例について説明する。
【００７８】
図１６は、半導体基板に埋め込みゲート電極を埋設するためのトレンチを形成する一連の工程を説明するためのフローチャートである。また、図１７乃至図２３は、図１６に示される工程のいずれかに対応する製造途中の半導体装置の縦断面図である。
【００７９】
図１６に示される工程のうち、第２ハードマスク成膜工程（ステップＳ１６０２）が、第１乃至第５の実施の形態におけるα―Ｓｉ膜３２の形成工程（ステップＳ２０３）に相当する。
【００８０】
以下、図１６のフローチャートに従い、一連工程について図１７乃至図２３を参照しつつ説明する。
【００８１】
（１）ハードマスク形成工程（ステップＳ１６０１〜１６０３）：
図１７に示すように、素子分離領域１０２が形成された半導体基板１００の表面に第１ハードマスク１０３、第２ハードマスク１０４及び第３ハードマスクを順次成膜する。
【００８２】
まず、半導体基板１００の上に第１ハードマスク１０３（下地絶縁膜）を形成する。半導体基板１００として、シリコン単結晶からなる基板を用いることができる。また、第１ハードマスク１０３として、プラズマＣＶＤ法により成膜したシリコン酸化膜を用いることができる。あるいは、第１ハードマスク１０３として、シリコン窒化膜を用いてもよい。第１ハードマスク１０２の膜厚は、例えば５０ｎｍとする。
【００８３】
次に、第１ハードマスク１０３の上に第２ハードマスク１０４を成膜する。上述したように、第２ハードマスク１０４は、α―Ｓｉ膜であり、第１乃至第５の実施の形態における非晶質シリコン膜成膜工程（ステップＳ２０３）により形成する。第１のハードマスク１０３が形成された半導体基板１００を、シーズニング工程を終えたプラズマＣＶＤ装置の処理室１へ搬送し、第２ハードマスク１０４を成膜する。ここでは、シーズニング工程が、第２または第３の実施形態で説明したように行われているものとする。
【００８４】
次に、第２ハードマスク１０４上に第３ハードマスク１０５をプラズマＣＶＤにより形成する。第２のハードマスク１０４の形成に用いられた処理室１から半導体基板１００を取り出して別の処理室へ導入し、第３ハードマスク１０５を成膜する。即ち、この処理は、第２ハードマスク１０４の形成に用いた処理室とは別の処理室で行う。第３ハードマスクの膜厚は、例えば１００ｎｍとする。
【００８５】
（２）第１パターン形成工程及び第１パターン転写工程（ステップＳ１６０４、Ｓ１６０５）：
次に、図１８に示すように、第３ハードマスク膜１０５上にリソグラフィによりホトレジストからなる第１マスク膜９１の第１パターン１０６を形成する。ここでは、第１のパターン１０６はラインアンドスペースパターンとする。また、リソグラフィにおける最小加工寸法をＦとして、そのスペースの幅を３Ｆ（例えば６０ｎｍとする）とする。
【００８６】
次に、第１パターン１０６をマスクとして、フッ素含有プラズマを用いて第３ハードマスク１０５をドライエッチングし、第３ハードマスク１０５に第１パターン１０６を転写する。これにより、第３ハードマスク１０５に、幅が３Ｆの第１凹部１０５ａが形成される。
【００８７】
（３）第１、第２犠牲膜形成工程（ステップＳ１６０６、Ｓ１６０７）：
次に、酸素プラズマアッシングにより第１マスク膜９１を除去する。続いて、図１９に示すように、第１パターン１０６が転写された第３ハードマスク１０５の上面と側面を覆うように全面に厚さＦ（２０ｎｍ）の第１犠牲膜１０７を成膜する。第１犠牲膜１０７として、ＣＶＤ法等により成膜されたシリコン窒化膜を用いることができる。こうして、第１凹部１０５ａ内には第１犠牲膜１０７で構成される第２凹部１０８が形成される。第２凹部１０８の幅はＦとなる。
【００８８】
次に、第２凹部１０８を埋め込むように第２犠牲膜１０９を成膜する。第２犠牲膜１０９として、回転塗布法により形成される有機膜を用いることができる。
【００８９】
（４）第２犠牲膜エッチバック工程（ステップＳ１６０８）：
次に、第２犠牲膜１０９を酸素含有プラズマを用いたドライエッチング法によりエッチバックして、図２０に示すように、第１犠牲膜１０７の上面に形成された第２犠牲膜１０９を除去する。これにより、第２凹部１０８の内部のみに第２犠牲膜１０９を残存させる。
【００９０】
（５）第２パターン形成工程（ステップＳ１６０８）：
次に、上面が露出している第１犠牲膜１０７を選択的にドライエッチングし、第３ハードマスク１０５の上面及び側面を覆う部分を除去する。これにより、図２１に示すように、幅がＦの第３凹部１０７ａを形成する。第３凹部１０７ａの底面には第２ハードマスク１０４の上面が露出する。こうして、第３ハードマスク１０５と第１犠牲膜１０７と第２犠牲膜１０９からなる部分と第３凹部１０７ａとからなる第２パターン１１０が形成される。すなわち、第１パターン形成工程で形成された幅が３Ｆの第１凹部１０５ａ内に幅がＦのラインで離間する幅がＦの第３凹部１０７ａからなる第２パターン１１０が形成される。第３凹部１０７ａは第１トレンチを構成する。
【００９１】
（６）第２パターン転写工程（ステップＳ１６０９）：
次に、第３ハードマスク１０５および第２犠牲膜１０９をマスクとして、フッ素含有プラズマを用いたドライエッチング法によりトレンチの底面に上面が露出する第２ハードマスク１０４をエッチングして第２パターン１１０を第２ハードマスク１０４に転写する。これにより、図２２に示すように、幅がＦの第２トレンチ１０４ａが形成される。このドライエッチングにより、第３ハードマスク１０５、第２犠牲膜１０９、第１犠牲膜１０７はエッチングされて消滅する。
【００９２】
（７）トレンチ形成工程（ステップＳ１６１０）：
第２トレンチ１０４ａが形成された第２ハードマスク１０４をマスクとして、フッ素含有プラズマを用いたドライエッチング法により、第２トレンチ１０４ａの底面に上面が露出する第１ハードマスク１０３をエッチングして半導体基板１００の上面を露出させる。続いて、第２ハードマスク１０４および第１ハードマスク１０３をマスクとしてフッ素含有プラズマを用いたドライエッチングを行い、図２３に示すように、半導体基板１００内に深さ１５０〜２００ｎｍのトレンチ１１１を形成する。
【００９３】
この後、トレンチ１１１の内面をゲート絶縁膜で覆い、さらにゲート絶縁膜の表面を覆いトレンチの下部を埋設するゲート電極を形成する。半導体装置がＤＲＡＭの場合、ゲート電極はワード線を構成する。次に、ゲート電極上面を覆うキャップ絶縁膜を形成することによりトレンチの上部を埋設することにより、埋め込みゲート電極が形成される。
【００９４】
その後、ソースドレイン拡散層の形成工程、層間絶縁膜の形成工程、ビット線の形成工程、容量コンタクトプラグの形成工程、キャパシタの形成工程、配線形成工程などを経て、ＤＲＡＭが完成する。
【００９５】
本実施形態の半導体装置の製造方法では、α−Ｓｉ膜からなる第２ハードマスク１０４を第２〜第３実施形態の方法で形成しているので、処理室の内壁からのα−Ｓｉ膜の剥離を回避して製造歩留まりの低下を防止することができる。
【００９６】
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限らず種々の変更、変改が可能である。例えば、上記第６の実施形態では、半導体装置がＤＲＡＭの場合について説明したが、これに限らず、他の半導体装置の製造にも本発明は適用可能である。また、同実施の形態ではハードマスクをゲートトレンチの形成に用いる場合について説明したが、ハードマスクの使用目的はゲートトレンチの形成に限られない。
【符号の説明】
【００９７】
１    処理室
１ａ    内壁
２    材料ガス導入管
３    排気管
４    ゲートバルブ
５    下部電極
７    上部電極
１０    材料ガス
１５    高周波電源部
２０    プラズマ
３１    プラズマ酸化シリコン膜
３２    アモルファスシリコン膜（α−Ｓｉ膜）
３３    プラズマ窒化シリコン膜
３４    シーズニング膜
３４Ａ    第１シーズニング膜
３４Ｂ    第２シーズニング膜
３５    下地膜
４０    反応後ガス
５０    クリーニングガス
９１    第１マスク膜
１００    半導体基板
１０２    素子分離領域
１０３    第１ハードマスク
１０４    第２ハードマスク
１０４ａ    第２トレンチ
１０５    第３ハードマスク
１０５ａ    第１凹部
１０６    第１パターン
１０７    第１犠牲膜
１０７ａ    第３凹部
１０８    第２凹部
１０９    第２犠牲膜
１１０    第２パターン
１１１    トレンチ
Ｄ１    剥れ
Ｄ２    剥離片
Ｄ３    異物
Ｈ１〜Ｈ４    膜厚
【図１】
2014187248.tif 000003
【図２】
2014187248.tif 000004
【図３】
2014187248.tif 000005
【図４】
2014187248.tif 000006
【図５】
2014187248.tif 000007
【図６】
2014187248.tif 000008
【図７】
2014187248.tif 000009
【図８】
2014187248.tif 000010
【図９】
2014187248.tif 000011
【図１０】
2014187248.tif 000012
【図１１】
2014187248.tif 000013
【図１２】
2014187248.tif 000014
【図１３】
2014187248.tif 000015
【図１４】
2014187248.tif 000016
【図１５】
2014187248.tif 000017
【図１６】
2014187248.tif 000018
【図１７】
2014187248.tif 000019
【図１８】
2014187248.tif 000020
【図１９】
2014187248.tif 000021
【図２０】
2014187248.tif 000022
【図２１】
2014187248.tif 000023
【図２２】
2014187248.tif 000024
【図２３】
2014187248.tif 000025