(57)【要約】【課題】素子体積が０．１２［ｍｍ3］以下のチップ型正特性サーミスタ素子において、チャタリングを生じ難くすること。【解決手段】チップ型正特性サーミスタ素子１は、Ｘ軸方向に相対する端面Ｓａ，Ｓｂと、該端面Ｓａ，Ｓｂの間を接続する側面Ｓｃを有するセラミック基体２であって、温度変化により内部抵抗値が変化するセラミック基体２と、側面Ｓｃの少なくとも一部を覆う低熱伝導層３と、を備えている。この低熱伝導層３は、４．０［Ｗ／ｍ・Ｋ］以下の熱伝導率と、前記側面の法線方向に０．１［μｍ］以上の厚さと、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
０．１２［ｍｍ3］以下の体積を有するチップ型正特性サーミスタ素子であって、
所定方向に相対する第一端面および第二端面と、該第一端面および該第二端面の間を接続する側面を有するセラミック基体であって、温度変化により内部抵抗値が変化するセラミック基体と、
前記側面の少なくとも一部を覆う低熱伝導層と、を備え、
前記低熱伝導層は、４．０［Ｗ／ｍ・Ｋ］以下の熱伝導率と、前記側面の法線方向に０．１［μｍ］以上の厚さと、を有するチップ型正特性サーミスタ素子。
【請求項２】
前記低熱伝導層は、前記側面の全域を覆っている、請求項１に記載のチップ型正特性サーミスタ素子。
【請求項３】
前記低熱伝導層の厚さは、２００［μｍ］未満である、請求項１に記載のチップ型正特性サーミスタ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、０．１２ｍｍ3以下の体積を有するチップ型正特性サーミスタ素子に関する。
【背景技術】
【０００２】
従来のチップ型正特性サーミスタ素子（以下、単にサーミスタ素子という）の一例としては、例えば下記特許文献１に記載のものがある。このサーミスタ素子は、略直方体形状を有するセラミック基体と、該サーミスタ素子の両端面に設けられた外部電極と、を備えている。各外部電極は、導電性金属層、導電性樹脂層および金属めっき層を積層した構造を有する。ここで、導電性金属層がセラミック基体の両端面直上に形成され、金属めっき層が最も外側の層となっている。また、セラミック基体において、外部電極が設けられていない四側面には、機械的強度等を向上させるためにガラス層が形成されている。  
【０００３】
特許文献１に記載のものに限らず、従来のサーミスタ素子は、典型的には、熱源の過熱検知に用いられる。具体的には、サーミスタ素子は熱源の近傍に実装される。この熱源の温度（つまり周囲温度）が増加すると、セラミック基体の温度が上昇すると共に抵抗値が上昇する。また、このサーミスタ素子には、電源電圧が供給されている。すると、サーミスタ素子の出力端子間には、周囲温度を表す電圧が出力され、ＩＣに供給される。ＩＣは、入力電圧に基づき、熱源が過熱状態か否かを判断する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−０９２６０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
熱源温度が基準温度を超えると、ＩＣは、熱源が過熱状態と判断する必要がある。しかし、現実には、熱源温度は基準温度が超えているにも関わらず、熱源からサーミスタ素子への熱伝導の関係や、他の要因（例えば風）により、サーミスタ素子の出力電圧が表す温度は基準温度を超えたり、超えなかったりするという問題点があった。この問題点は、所謂チャタリング（またはラッチング）として知られている。
【０００６】
ここで、セラミック基体の体積が大きければ、熱容量も十分に大きいので、基体の温度が一旦基準温度を超えると、再び基準温度以下になるまでに時間がかかる。この場合、チャタリングは起きにくい。
【０００７】
それに対して、セラミック基体がＥＩＡＪ標準で０６０３以下（換言すると、基体体積が０．１２［ｍｍ3］以下）であれば、熱容量が小さくなる。この場合、基体温度が基準温度を一旦超えても、熱伝導の関係等の要因で、直ぐに基準温度以下に落ちやすい。したがって、基体体積が０．１２［ｍｍ3］以下の場合、チャタリングは起こりやすい。
【０００８】
それゆえに、本発明の目的は、素子の体積が０．１２［ｍｍ3］以下で、チャタリングが生じ難いチップ型正特性サーミスタ素子を提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一局面は、０．１２［ｍｍ3］以下の体積を有するチップ型正特性サーミスタ素子であって、所定方向に相対する第一端面および第二端面と、該第一端面および該第二端面の間を接続する側面を有するセラミック基体であって、温度変化により内部抵抗値が変化するセラミック基体と、前記側面の少なくとも一部を覆う低熱伝導層と、を備えている。前記低熱伝導層は、４．０［Ｗ／ｍ・Ｋ］以下の熱伝導率と、前記側面の法線方向に０．１［μｍ］以上の厚さと、を有する。
【発明の効果】
【００１０】
上記局面によれば、上記低熱伝導層の作用により、サーミスタ素子の体積が０．１２［ｍｍ3］以下で熱容量が小さくても、セラミック基体に一旦蓄積された熱は外部に逃げにくくなる。これによって、チャタリングが生じ難くなる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態に係るチップ側正特性サーミスタ素子を示す縦断面図である。
【図２】チップ型正特性サーミスタ素子の各試料の特性を測定するための回路構成を例示する図である。
【図３】図２に示すＦＥＴおよびＩＣの温度変化を示す図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して、本発明の一実施形態に係るチップ型正特性サーミスタ素子（以下、単にサーミスタ素子という）について説明する。
【００１３】
（はじめに）
まず、以下の説明の便宜のため、図１に示すＸ軸、Ｙ軸およびＺ軸を定義する。Ｘ軸、Ｙ軸およびＺ軸は、サーミスタ素子１の左右方向、前後方向および上下方向を示す。
【００１４】
（サーミスタ素子の構成）
図１において、サーミスタ素子１は、セラミック基体２と、低熱伝導層３と、二個一対の外部電極４ａ，４ｂと、を備えている。
【００１５】
セラミック基体２は、例えばＢａＴｉＯ3（チタン酸バリウム）に所定の添加物が加えられたセラミック材料からなる。ここで、添加物は、希土類であり、典型的にはＳｍ（サマリウム）である。これ以外にも、Ｎｄ（ネオジム）またはＬａ（ランタン）等を添加物として用いることが可能である。
【００１６】
セラミック基体２は、単板構造および積層構造いずれの構造を有していても構わない。図１では、単板構造のものが例示されている。また、このセラミック基体２は、例えば、左右方向に長い略直方体形状を有しており、左右方向に相対向する第一端面Ｓａおよび第二端面Ｓｂと、該第一端面Ｓａおよび該第二端面Ｓｂとを繋ぐ少なくとも一つの側面Ｓｃと、を有する。ここで、本実施形態では、両端面Ｓａ，Ｓｂ共に矩形形状を有する。この場合、側面Ｓｃは、それぞれが略長方形状の第一側面Ｓｃ１〜第四側面Ｓｃ４を含むことになる。
【００１７】
次に、セラミック基体２のサイズの一例を説明する。セラミック基体２の左右方向の長さＬ（以下、Ｌ寸法という）は例えば６００［μｍ］で、前後方向の幅Ｗは例えば３００［μｍ］で、高さ方向の厚さＴは例えば３００［μｍ］である。しかし、これに限らず、サーミスタ素子１全体の体積が０．１２［ｍｍ3］以下になるように、セラミック基体２のサイズは適宜定められれば良い。
【００１８】
低熱伝導層３は、本実施形態では、セラミック基体２の表面のうち、両端面Ｓａ，Ｓｂを除く、側面Ｓｃ１〜Ｓｃ４上に形成されている。この低熱伝導層３は、セラミック基体２内に蓄積された熱がセラミック基体２の外部に放出され難くするために設けられる。
【００１９】
この低熱伝導層３は、４．０［Ｗ／ｍ・Ｋ］以下の熱伝導率を有するガラス、高熱伝導性ガラス、または、ガラスおよび樹脂の複合材料で、各側面Ｓｃ１〜Ｓｃ４の法線方向の厚さが０．１［μｍ］以上となるように形成される。
【００２０】
ここで、上記の通り、サーミスタ素子１の体積は０．１２［ｍｍ3］以下である。この条件下で低熱伝導層３の厚さを例えば２００［μｍ］以上とすると、セラミック基体２の体積が極端に小さくなってしまう。その結果、サーミスタ素子１が極端に高抵抗化してしまい、温度変化に対する抵抗値変化が小さくなり、過熱検知の観点で好ましくない。この観点から、低熱伝導層３の厚さの上限は２００［μｍ］とすることが好ましい。
【００２１】
なお、本実施形態では、低熱伝導層３は側面Ｓｃの全域を覆うとして説明する。しかし、これに限らず、セラミック基体２の少なくとも一部（例えば約半分）の表面が空気中に露出していなければよい。
【００２２】
外部電極４ａ，４ｂは、端面Ｓａ，Ｓｂに形成され、下地電極５ａ，５ｂと、第一メッキ膜６ａ，６ｂと、第二メッキ膜７ａ，７ｂと、を有する。
【００２３】
下地電極５ａ，５ｂは、例えば、Ａｇ−Ｚｎ（銀・亜鉛）合金およびＡｇ（銀）からなる。具体的には、各端面Ｓａ，ＳｂにＡｇ−Ｚｎ合金層がオーミック接合しており、該Ａｇ−Ｚｎ合金層上にＡｇ（銀）層が形成されている。
【００２４】
また、第一メッキ膜６ａ，６ｂは、例えばＮｉからなり、下地電極５ａ，５ｂ上に形成される。第二メッキ膜７ａ，７ｂは、例えばＳｎ（スズ）からなり、第一メッキ膜６ａ，６ｂ上に形成される。
【００２５】
（サーミスタ素子の製法の一例）
上記サーミスタ素子１の製造工程の一例は、大略的には、下記の工程からなる。
【００２６】
まず、所望特性を得ることが可能なＢａＴｉＯ3系セラミック粉末が、１５０［ｍｍ］×１５０［ｍｍ］のサイズにプレス成形される。その後、プレス成形されたセラミック粉末に対して、所定の脱脂・焼成処理が行われる。その結果、マザー基板が得られる。このマザー基板は、その厚さ（厚さＴに相当）が３００［μｍ］となるまでラップ研磨が行われる。その後、ダイシングカットにより、３００［μｍ］の幅（前後方向の幅Ｗに相当）を有する短冊状基板が得られる。
【００２７】
上記短冊状基板は、ディップコーティング処理される。具体的には、熱伝導率が０．６［Ｗ／ｍ・Ｋ］の液体ガラスに浸漬され、これによって、基板表面に液体ガラスが層状に塗布される。この時、ガラス層の厚さが３０［μｍ］程度となるように、膜厚が調整される。      
【００２８】
その後、ガラス層が形成された短冊状基板は、そのＬ寸法が６００［μｍ］となるように、再度ダイシングカットされる。
【００２９】
以上の工程により、低熱伝導層３を有するセラミック基体２が大量に作製される。
【００３０】
次に、セラミック基体２の端面Ｓａ，Ｓｂのそれぞれには、セラミックとの間でオーミック接合が得られるＡｇ−Ｚｎ系ペーストが塗布される。その後、Ａｇ−Ｚｎ系ペーストが塗布されたセラミック基体２に対し焼き付け処理がなされる。その後、Ａｇ−Ｚｎ合金層上に、熱硬化性のＡｇペーストが塗布された後、Ａｇペーストを加熱して硬化させる。それによって、下地電極５ａ，５ｂが形成される。最後に、下地電極５ａ，５ｂの表面に、電界メッキにより、まず、Ｎｉの第一メッキ膜６ａ，６ｂが形成され、その後、第一メッキ膜６ａ，６ｂ上にはＳｎの第二メッキ膜７ａ，７ｂが形成される。以上の工程により、サーミスタ素子１が完成する。
【００３１】
（低熱伝導層とチャタリング有無との関係）
本件発明者は、低熱伝導層３の材質（換言すると、熱伝導率）および厚さを変更して、以下の表１に示す試料番号１〜２４のサーミスタ素子（以下、単に試料１〜２４という）を作製し、図２に示すような測定系にてチャタリングの有無を確認した。
【００３２】
【表１】
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【００３３】
表１に示すように、試料１〜５は、互いに異なる厚さ０．１、１０、３０、５０、２００［μｍ］を有するガラスを低熱伝導層として備えている。また、試料６〜１０は、厚さ０．１、１０、３０、５０、２００［μｍ］の高熱伝導性ガラスを、試料１１〜１５は、厚さ０．１、１０、３０、５０、２００［μｍ］のガラス／樹脂の複合材料Ａを、低熱伝導層として備えている。
【００３４】
また、試料１６は、低熱伝導層が無いサーミスタ素子である。また、試料１７、１８、１９は、厚さ０．０５［μｍ］のガラス、高熱伝導性ガラスおよびガラス／樹脂の複合材料Ａを、低熱伝導層として備えている。また、試料２０〜２４は、６．０［Ｗ／ｍ・Ｋ］の熱伝導率を有するガラスおよび樹脂の複合材料Ｂであって、かつ厚さが０．１、１０、３０、５０、２００［μｍ］の複合材料Ｂからなる低熱伝導層を備えている。
【００３５】
ここで、図２に示す測定系Ｍを説明する。測定系Ｍは、ＦＥＴ２と、試料１〜２４と、ＩＣ３と、を備えている。ＦＥＴ２は、試料１〜２４による過熱検知の対象となる熱源であって、図示しない基板に実装される。このＦＥＴ２には一定の電源電圧Ｖcc1が供給されると共に、該ＦＥＴ２は入力電圧Ｖin1によってスイッチングされる。このスイッチング電圧Ｖin1を変えることにより、ＦＥＴ２の温度Ｔfetは、図３の上段に例示するように、Ｔth＋３［℃］およびＴth−３［℃］の間で１秒ごとに交互に切り替わる。ここで、温度Ｔthは、試料１〜２４が過熱状態にあると判断される基準温度である。このように、試料１〜２４でのチャタリング有無を確認するために、意図的に、熱源（つまりＦＥＴ２）の温度が短時間の間に基準温度Ｔthを超えたり超えなかったりする環境を作る。
【００３６】
各試料１〜２４は、上記基板上であって、上記ＦＥＴ２から１［ｍｍ］だけ離れた位置に実装される。ＦＥＴ２の実際の温度Ｔfetが増加すると、各試料１〜２４のセラミック基体の抵抗値が上昇する。また、各試料１〜２４には、一定の電源電圧Ｖcc2が供給されている。これに応じて、各試料１〜２４の出力端子間には、ＦＥＴ２の温度を示す電圧Ｖoutが出力され、ＩＣ３に供給される。ＩＣ３は、入力電圧Ｖoutに基づき、ＦＥＴ２の温度が基準温度Ｔthを超えているか否かを判断する。
【００３７】
本件出願人は、上記のような測定系Ｍにて、ＦＥＴ２の温度を示す入力電圧Ｖoutの時間変化を観察して、試料１〜２４毎にチャタリングが発生しているか否かを判断した。この測定において、チャタリングとは、以下を意味する。つまり、測定系Ｍにおいて、ＦＥＴ２の実際の温度Ｔfetは、上記の通り、基準温度Ｔthを境に上下変動する。チャタリングが発生しているとは、温度Ｔfetの変化に敏感に追従して、入力電圧Ｖout（換言すると、試料１〜２４により検出されたＦＥＴ２の温度）が、図３の中段に温度Ｔdet1として示すように、実際の温度Ｔfetに追従して、基準温度Ｔthを境に上下変動している状態を意味する。それに対し、チャタリングが発生していないとは、温度Ｔfetの変化に緩慢に反応して、入力電圧Ｖout（換言すると、試料１〜２４により検出されたＦＥＴ２の温度）が、図３の下段に温度Ｔdet2として示すように、基準温度Ｔthを超えて緩やかに変動する状態を意味する
【００３８】
本件発明者の測定結果によれば、試料１〜１５を用いて検出されたＦＥＴ２の温度は、図３の下段のような時間波形となっていた。つまり、低熱伝導層３が、４．０［Ｗ／ｍ・Ｋ］以下の熱伝導率の材質からなり、側面Ｓc1〜Ｓc4の法線方向に０．１［μｍ］以上の厚さを有する場合には、チャタリングが発生しなかった。したがって、試料１〜１５に関しては、たとえサイズが小さくとも、ＦＥＴ２からの熱を一旦蓄積すると、低熱伝導層３の作用により、セラミック基体２からの放熱を抑制していることになる。それによって、サーミスタ素子１による過熱検知対象の温度は、一旦基準温度Ｔthを超えると、たとえセラミック基体２の温度が各種要因で基準温度Ｔthを境に上下動しても、図３の下段に示すように、基準温度Ｔthを超えた温度範囲で緩やかに変動する。以上のことから、熱源温度が基準温度Ｔthを超えていれば、熱源からサーミスタ素子１への熱伝導の関係や、他の要因（例えば風）によらず、対象物の過熱状態を正確に検出可能なサーミスタ素子１を提供することが可能となる。
【００３９】
逆に、試料１６〜２４を用いて検出されたＦＥＴ２の温度は、図３の中段のような時間波形となっていた。つまり、低熱伝導層３が、４．０［Ｗ／ｍ・Ｋ］以下の熱伝導率の材質ではない、または、側面Ｓc1〜Ｓc4の法線方向に０．１［μｍ］未満の厚さである場合には、チャタリングが発生する。それゆえ、試料１６〜２４に関しては、従来と同様に、熱源温度が基準温度Ｔthを超えているにも関わらず、熱源からサーミスタ素子１への熱伝導の関係や、他の要因（例えば風）の影響で、対象物の過熱状態を正確に検出できなくなる場合がある。
【産業上の利用可能性】
【００４０】
本発明に係るサーミスタ素子は、チャタリングが生じ難く、熱源の過熱検知等に有用である。
【符号の説明】
【００４１】
１  サーミスタ素子  
２  セラミック基体  
３  低熱伝導層
４ａ，４ｂ  外部電極
【図１】
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【図２】
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【図３】
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