(57)【要約】  汎用メモリコントローラに信号線を追加することなく、選択可能なチップ数を増やす。  半導体記憶装置は、メモリコントローラと、複数のメモリチップと、前記メモリコントローラに接続され、かつ、前記複数のメモリチップのいずれかを選択可能に前記複数のメモリチップと接続される選択部と、前記メモリコントローラと前記選択部に接続される切替部と、を備える。前記メモリコントローラと前記選択部は、前記メモリコントローラから出力される前記メモリチップを選択するための第１の信号を伝送する信号線で接続される。前記メモリコントローラと前記切替部は、前記メモリコントローラから出力される前記メモリチップを選択するための第２の信号を伝送する信号線で接続される。
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【特許請求の範囲】
【請求項１】
メモリコントローラと、
複数のメモリチップと、
前記メモリコントローラに接続され、かつ、前記複数のメモリチップのいずれかを選択可能に前記複数のメモリチップと接続される選択部と、
前記メモリコントローラと前記選択部に接続される切替部と、を備え、
前記メモリコントローラと前記選択部は、前記メモリコントローラから出力される前記メモリチップを選択するための第１の信号を伝送する信号線で接続され、
前記メモリコントローラと前記切替部は、前記メモリコントローラから出力される前記メモリチップを選択するための第２の信号を伝送する信号線で接続される
半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置であって、
前記切替部は、前記第２の信号に応じた切替信号を前記選択部に出力し、
前記選択部は、前記切替信号に応じて前記複数のメモリチップのいずれかを選択し、前記選択したメモリチップに前記第１の信号を出力する
半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置であって、
前記メモリコントローラは、前記第２の信号を前記切替部に出力した後、前記第１の信号を前記選択部に出力する
半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置であって、
前記メモリコントローラと前記複数のメモリチップは、データ系信号を伝送する信号線で接続され、
前記メモリコントローラは、前記第２の信号を前記切替部に出力するのと同時に又はその後、コマンド、アドレス、又はデータを含むダミー信号を前記複数のメモリチップに対して出力し、その後、前記第１の信号を前記選択部に出力する
半導体記憶装置。
【請求項５】
請求項２に記載の半導体記憶装置であって、
前記切替部は、前記第２の信号の状態に応じた切替信号の状態を保持及び出力するラッチ回路で構成される
半導体記憶装置。
【請求項６】
請求項２に記載の半導体記憶装置であって、
前記複数のメモリチップは、ＮＡＮＤフラッシュメモリであり、
前記第１の信号及び前記第２の信号は、前記メモリコントローラが出力するチップ・イネーブル信号の一部である
半導体記憶装置。
【請求項７】
請求項２に記載の半導体記憶装置であって、
前記メモリコントローラに接続され、かつ、前記複数のメモリチップのいずれかを選択可能に前記複数のメモリチップと接続される第２の選択部を備え、
前記第２の選択部と前記メモリコントローラ及び前記複数のメモリチップとは、データ系信号を伝送する信号線で接続され、
前記切替部は、前記第２の選択部に接続され、前記切替信号を前記第２の選択部に出力し、
前記第２の選択部は、前記切替信号に応じて前記複数のメモリチップのいずれかを選択し、前記メモリコントローラと前記選択されたメモリチップの間で前記データ系信号を転送する
半導体記憶装置。
【請求項８】
請求項２に記載の半導体記憶装置であって、
前記選択部と前記メモリコントローラ及び前記複数のメモリチップとは、データ系信号を伝送する信号線で接続され、
前記選択部は、前記切替信号に応じて前記複数のメモリチップのいずれかを選択し、前記メモリコントローラと前記選択されたメモリチップの間で前記データ系信号を転送する
半導体記憶装置。
【請求項９】
請求項２に記載の半導体記憶装置であって、
前記メモリコントローラと前記切替部の間、及び前記切替部と前記選択部の間の少なくとも一方に、電圧変換部を備える
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年のフラッシュストレージ製品の市場は、拡大傾向にあり、フラッシュストレージのさらなる大容量化及び高性能化を要望している。フラッシュストレージを大容量化するには、メモリチップを複数搭載し、メモリチップ数の増加に伴ってメモリコントローラが出力するチップ選択用の信号線を増やす必要がある。【０００３】
特許文献１には、「複数のＣｈｉｐが搭載されるＮＡＮＤメモリと、ＮＡＮＤメモリを制御するＮＡＮＤコントローラ１１２を備えたメモリシステムにおいて、ＮＡＮＤコントローラ１１２とＮＡＮＤメモリに搭載される複数のＣｈｉｐ間の信号線の接続を切り替えるバススイッチを設け、ＮＡＮＤメモリ１０に対するアクセス時の信号線の負荷容量を低減して、信号遅延を防止する。」と記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−３１６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載のメモリシステムでは、バススイッチを切り替えるための専用制御信号を出力する制御部及び信号線が、メモリコントローラに追加的に設けられている。すなわち、このようなメモリシステムは、汎用メモリコントローラを採用できず、専用メモリコントローラを用意しなくてはならない。そのため、このようなメモリシステムは、汎用の部品で構成することができず、高い製造コストを必要としてしまう。【０００６】
そこで、本発明は、汎用メモリコントローラに信号線を追加することなく、選択可能なチップ数を増やすことのできる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願は、上記課題の少なくとも一部を解決する手段を複数含んでいるが、その例を挙げるならば、以下のとおりである。【０００８】
本発明の一態様は、半導体記憶装置であって、メモリコントローラと、複数のメモリチップと、前記メモリコントローラに接続され、かつ、前記複数のメモリチップのいずれかを選択可能に前記複数のメモリチップと接続される選択部と、前記メモリコントローラと前記選択部に接続される切替部と、を備え、前記メモリコントローラと前記選択部は、前記メモリコントローラから出力される前記メモリチップを選択するための第１の信号を伝送する信号線で接続され、前記メモリコントローラと前記切替部は、前記メモリコントローラから出力される前記メモリチップを選択するための第２の信号を伝送する信号線で接続される。
【発明の効果】
【０００９】
本発明によれば、汎用メモリコントローラに信号線を追加することなく、選択可能なチップ数を増やすことができる。【００１０】
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態に係る、半導体記憶装置の概略構成例を示す図である。
【図２】本発明の第１実施形態に係る、複数のチップの接続構成例を示す図である。
【図３】本発明の第１実施形態に係る、メモリコントローラの処理例を示すフローチャートである。
【図４】本発明の第１実施形態に係る、複数の信号の出力タイミングの例を示すタイミングチャートである。
【図５】本発明の第２実施形態に係る、半導体記憶装置の概略構成例を示す図である。
【図６】本発明の第３実施形態に係る、半導体記憶装置の概略構成例を示す図である。
【図７】本発明の第４実施形態に係る、半導体記憶装置の概略構成例を示す図である。
【図８】本発明の第５実施形態に係る、半導体記憶装置の概略構成例を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の複数の実施形態について、図面を参照して説明する。
【００１３】
［第１実施形態］
図１は、第１実施形態に係る、半導体記憶装置の概略構成例を示す図である。半導体記憶装置１は、システム基板１００に搭載されたメモリコントローラ２００と複数の記憶部３００とを備える。また、半導体記憶装置１は、システム基板１００に搭載されたデコーダ／スイッチ４００（本発明の「選択部」に相当する）とラッチ回路５００（本発明の「切替部」に相当する）とを備える。半導体記憶装置１は、例えば、ＰＣ（Personal Computer）、スマートフォン、タブレットコンピュータなどの電子機器に搭載されて使用される。
【００１４】
メモリコントローラ２００は、各記憶部３００へのアクセス、例えばデータの読み書きなどを制御する。メモリコントローラ２００は、例えば、ＡＳＩＣ（Application Specific Integrated Circuit）、ＬＳＩ（Large-scale Integrated Circuit）、ＣＰＵ（Central Processing Unit）などの半導体デバイスで実現できる。本実施形態の半導体記憶装置１には、既存の汎用メモリコントローラを用いることができる。
【００１５】
メモリコントローラ２００のデータ系信号線は、各記憶部３００に直列的に接続される。データ系信号とは、データ信号、ストローブ信号、制御信号などのチップ選択用の信号以外の信号であり、例えば、ＤＱ（データ信号）、ＤＱＳ（ストローブ信号）、ＲＥ＃（リード・イネーブル信号）、ＡＬＥ（アドレス・ラッチ・イネーブル信号）、ＣＬＥ（コマンド・ラッチ・イネーブル信号）、ＷＥ＃（ライト・イネーブル信号）、Ｒ／Ｂ＃（レディー／ビジー信号）などの信号を含む。
【００１６】
メモリコントローラ２００のチップ選択用の信号線の一部は、デコーダ／スイッチ４００に接続される。メモリコントローラ２００のチップ選択用の信号線の残り（あるいは残りの一部）は、ラッチ回路５００に接続される。チップ選択用の信号は、例えば、ＣＥ＃（チップ・イネーブル信号）、ＣＳ（チップ・セレクト信号）などの信号を含む。以下では、チップ選択用の信号の一部を「チップ選択用の信号Ａ（本発明の「第１の信号」に相当する）」と呼び、チップ選択用の信号の残り（あるいは残りの一部）を「チップ選択用の信号Ｂ（本発明の「第２の信号」に相当する）」と呼ぶ。
【００１７】
各記憶部３００は、例えば、ＮＡＮＤフラッシュメモリ素子である。各記憶部３００は、メモリチップに対応し、１つのパッケージに含まれて構成されてもよいし、複数のパッケージに含まれて構成されてもよい。なお、記憶部３００は、ＮＡＮＤフラッシュメモリ素子に限定されるものではなく、ＲｅＲＡＭ（Resistance Random Access Memory）、ＭＲＡＭ（Magneto resistive RAM）、ＰＣＭ（Phase Change Memory）などの半導体メモリ素子であってもよい。
【００１８】
デコーダ／スイッチ４００は、メモリコントローラ２００からのチップ選択用の信号線（信号Ａ）を分岐する。デコーダ／スイッチ４００は、各記憶部３００が接続されるポートＡ〜Ｄと、各ポートを選択可能なバススイッチ（図示せず）とを備える。また、デコーダ／スイッチ４００は、ラッチ回路５００から出力されたポートを切り替えるための切替信号をデコードするデコーダ（図示せず）を備える。デコーダ／スイッチ４００は、ラッチ回路５００から切替信号を受信してデコードし、接続ポートを切替信号が指示するポートに切り替える（つまり、ポートを選択する）。
【００１９】
また、デコーダ／スイッチ４００は、メモリコントローラ２００から出力されたチップ選択用の信号Ａをデコードするデコーダ（図示せず）を備える。デコーダ／スイッチ４００は、メモリコントローラ２００から出力されたチップ選択用の信号Ａを受信してデコードし、選択されているポートに出力する。
【００２０】
ラッチ回路５００は、デコーダ／スイッチ４００に接続される。ラッチ回路５００は、メモリコントローラ２００から出力されたチップ選択用の信号Ｂを受信してデコードし、信号Ｂが指示するポート番号を示す値を保持するとともに出力する（つまり、切替信号を出力する）。
【００２１】
図２は、本発明の第１実施形態に係る、複数のチップの接続構成例を示す図である。デコーダ／スイッチ４００は、４つのバススイッチＳＷを備える。各バススイッチＳＷには、それぞれ４つのポートＡ〜Ｂが切替可能に設けられる。各ポートには、メモリチップ３０１〜メモリチップ３１６が接続される。
【００２２】
チップ選択用の信号Ｂは、例えば、４ビットであり、切り替え先のポートに対応する１ビットが０又は１の状態にアサートされる。切替信号は、例えば、２ビットであり、各ビットの０又は１の状態の組み合わせで４つのポートを区別可能である。ラッチ回路５００に入力された信号Ｂは、切替信号に変換され、保持及び出力される。
【００２３】
チップ選択用の信号Ａは、例えば、４ビットであり、イネーブル（あるいはセレクト）されるメモリチップに対応する１ビットが０又は１にアサートされる。デコーダ／スイッチ４００に入力された信号Ａは、各バススイッチＳＷを介して、選択されたポートから出力される。選択されたポートに接続されているメモリチップは、信号Ａによりイネーブル（あるいはセレクト）される。
【００２４】
上記の接続構成例から分かるように、本実施形態の半導体記憶装置１は、メモリコントローラ２００から出力されるチップ選択用の信号（例えば、８ビット）を２つに分けて（例えば、４ビットずつ）利用し、一方の信号（信号Ｂ）によって接続するチップを切り替え、他方の信号（信号Ａ）によってアクセス対象のチップをイネーブル（あるいはセレクト）する。これにより、メモリコントローラ２００に信号線を追加せずに選択可能なメモリチップの数を増やすことができる。
【００２５】
もちろん、本実施形態は、図２に示した接続構成例に限定されない。図２では、隣り合うメモリチップは異なるポートに接続されているが、例えば、隣り合うメモリチップは同じポートに接続されてもよい。具体例としては、メモリチップ３０１〜３０４を各バススイッチＳＷのポートＡに接続し、メモリチップ３０５〜３０８を各バススイッチＳＷのポートＢに接続し、メモリチップ３０９〜３１２を各バススイッチＳＷのポートＣに接続し、メモリチップ３１３〜３１６を各バススイッチＳＷのポートＤに接続することができる。
【００２６】
図３は、本発明の第１実施形態に係る、メモリコントローラの処理例を示すフローチャートである。
【００２７】
まず、メモリコントローラ２００は、バス転送要求を出力し、バス使用権を獲得する（ステップＳ１０）。それから、メモリコントローラ２００は、今回アクセスするポート（アクセス対象のポート）が前回アクセスしたポートと同じであるかどうかを判定する（ステップＳ２０）。アクセス対象のポートは、例えば、アドレスに対するポート番号及びチップ番号の対応を記述したテーブルを用いて、アクセス先のアドレスからポート番号を得ることにより決定すればよい。今回アクセスするポートが前回アクセスしたポートと同じであると判定した場合（ステップＳ２０でＹｅｓ）、メモリコントローラ２００は、処理をステップＳ５０に進める。
【００２８】
今回アクセスするポートが前回アクセスしたポートと同じでないと判定した場合（ステップＳ２０でＮｏ）、メモリコントローラ２００は、今回アクセスするポートを指定したチップ選択用の信号Ｂを、ラッチ回路５００に出力する（ステップＳ３０）。ラッチ回路５００は、チップ選択用の信号Ｂを受信してデコードし、信号Ｂが指示するポート番号を示す値を保持及び出力する。
【００２９】
それから、メモリコントローラ２００は、データ系信号線にダミー信号を出力する（ステップＳ４０）。ダミー信号は、コマンド、アドレス、又はデータのいずれの形式の信号であってもよく、例えば、コマンドのリード・ステータスを用いることができる。なお、チップ選択用の信号Ａは出力されていないため、いずれのチップもダミー信号を受信しない。
【００３０】
ステップＳ４０又はステップＳ２０の後、メモリコントローラ２００は、今回アクセスするチップを指定したチップ選択用の信号Ａを、デコーダ／スイッチ４００に出力する（ステップＳ５０）。アクセス対象のチップは、例えば、アドレスに対するポート番号及びチップ番号の対応を記述したテーブルを用いて、アクセス先のアドレスからチップ番号を得ることにより決定すればよい。
【００３１】
それから、メモリコントローラ２００は、データ系信号線を介してコマンドを発行する（ステップＳ６０）。例えば、メモリコントローラ２００は、ライトコマンド、ライトアドレス、ライトデータの順に出力する。
【００３２】
コマンドの発行が完了すると、メモリコントローラ２００は、バス転送完了を出力し、バス使用権を解放する（ステップＳ７０）。
【００３３】
図４は、本発明の第１実施形態に係る、複数の信号の出力タイミングの例を示すタイミングチャートである。図４は、図２に示す接続構成例に適用できる。図４は、ポートＡのチップ０にアクセスした後、ポートＢのチップ０にアクセスする場合を示している。
【００３４】
チップ選択用の信号Ａ（ＣＥ＃［０］）がアサートされている間、コマンド（ＣＭＤ）、アドレス（ＡＤＲ）、及びデータ（ＤＡＴＡ）が伝送される。この間、切替信号（Ｓ０及びＳ１）は、ポートＡを示すようにアサートされている。データ（ＤＡＴＡ）の伝送の完了後、ポートＡからポートＢに切り替えるため、チップ選択用の信号Ｂ（ＣＥ＃［４］）がアサートされ、これにより、切替信号（Ｓ０及びＳ１）はポートＢを示すようにアサートされる。チップ選択用の信号Ｂ（ＣＥ＃［４］）と同時にあるいはその後に、ダミー信号（Ｄｕｍｍｙ）が伝送される。切替信号（Ｓ０及びＳ１）により、ポートＢが選択される。その後、チップ選択用の信号Ａ（ＣＥ＃［０］）がアサートされ、コマンド（ＣＭＤ）、アドレス（ＡＤＲ）、及びデータ（ＤＡＴＡ）が伝送される。
【００３５】
なお、汎用メモリコントローラには、コマンド、アドレス、又はデータの形式の信号とともにでないと、チップ選択用の信号を出力できないように設計されているものがある。そこで、本実施形態のメモリコントローラ２００は、上述のようにダミー信号を出力する。もちろん、チップ選択用の信号を単独で出力できる仕様であれば、この限りでない。
【００３６】
図４のタイミングチャートの例に示すように、デコーダ／スイッチ４００を切り替える際には、チップにデータアクセスできない時間帯（ダミー信号が発行される時間帯）が生じる。しかし、この時間帯は、メモリコントローラ２００と各記憶部３００との間で伝送されるデータの転送時間や各記憶部３００のビジー時間よりも、十分小さくすることが可能であり、性能（例えば、レイテンシ）への影響はほとんどなくすことができる。例えば、半導体記憶装置１の目標レイテンシが100usとすると、ダミー信号の出力時間帯は100ns以下なので、ダミー信号の発行に伴うレイテンシの増加率は0.1%以下ということになる。
【００３７】
以上、本発明の第１実施形態について説明した。例えば、本実施形態の半導体記憶装置１は、メモリコントローラ２００から出力されるチップ選択用の信号を２つに分けて利用し、一方の信号（信号Ｂ）によって接続するチップを切り替え、他方の信号（信号Ａ）によってアクセス対象のチップをイネーブル（あるいはセレクト）する。これにより、メモリコントローラ２００に信号線を追加せずに選択可能なメモリチップの数を増やすことができる。すなわち、低い製造コストで記憶容量の大容量化を実現することができる。
【００３８】
また、例えば、半導体記憶装置１では、メモリコントローラ２００から出力されるチップ選択用の信号線の一部（信号Ａ）は、デコーダ／スイッチ４００に接続され、デコーダ／スイッチ４００は複数のメモリチップを切り替えて選択可能に接続する。これにより、メモリコントローラ２００から出力されるチップ選択用の信号線数以上のメモリチップを接続することができる。
【００３９】
［第２実施形態］
第２実施形態に係る半導体記憶装置１Ａについて、第１実施形態と異なる点を中心に説明する。第１実施形態と同様の構成要素については同一の符号を付し、説明を省略する。
【００４０】
図５は、第２実施形態に係る、半導体記憶装置の概略構成例を示す図である。半導体記憶装置１Ａは、デコーダ／スイッチ４００に加えて、デコーダ／スイッチ４０１（本発明の「第２の選択部」に相当する）を備える。メモリコントローラ２００のデータ系信号線は、デコーダ／スイッチ４０１に接続される。ラッチ回路５００は、デコーダ／スイッチ４００及びデコーダ／スイッチ４０１に接続される。
【００４１】
デコーダ／スイッチ４０１は、メモリコントローラ２００からのデータ系信号線を分岐する。デコーダ／スイッチ４０１は、各記憶部３００が接続されるポートＡ〜Ｄと、各ポートを選択可能なバススイッチ（図示せず）とを備える。また、デコーダ／スイッチ４０１は、ラッチ回路５００から出力されたポートを切り替えるための切替信号をデコードするデコーダ（図示せず）を備える。デコーダ／スイッチ４０１は、ラッチ回路５００から切替信号を受信してデコードし、接続ポートを切替信号が指示するポートに切り替える（つまり、ポートを選択する）。デコーダ／スイッチ４０１は、メモリコントローラ２００と選択されたポートに接続されている記憶部３００との間で、データ系信号を転送する。
【００４２】
第２実施形態に係る半導体記憶装置１Ａでは、複数の記憶部３００の負荷容量がデコーダ／スイッチ４０１によって分岐されるので、データ系信号のスルーレートの低下を抑制し、高速な伝送が可能になる。第１実施形態に係る半導体記憶装置１Ａでは、複数の記憶部３００の負荷容量が直列的に接続されているため、データ系信号のスルーレートが低下する。
【００４３】
［第３実施形態］
第３実施形態に係る半導体記憶装置１Ｂについて、第１実施形態と異なる点を中心に説明する。第１実施形態と同様の構成要素については同一の符号を付し、説明を省略する。
【００４４】
図６は、第３実施形態に係る、半導体記憶装置の概略構成例を示す図である。半導体記憶装置１Ｂは、デコーダ／スイッチ４００に替えて、デコーダ／スイッチ４０２を備える。メモリコントローラ２００のデータ系信号線は、デコーダ／スイッチ４０２に接続される。また、メモリコントローラ２００のチップ選択用の信号線の一部（信号Ａ）は、デコーダ／スイッチ４０２に接続される。ラッチ回路５００は、デコーダ／スイッチ４０２に接続される。
【００４５】
デコーダ／スイッチ４０２は、第１実施形態と同様に、メモリコントローラ２００からのチップ選択用の信号線（信号Ａ）を分岐する。すなわち、デコーダ／スイッチ４０２は、切替信号によりポートを選択し、チップ選択用の信号Ａを選択しているポートに出力する。また、デコーダ／スイッチ４０２は、第２実施形態と同様に、メモリコントローラ２００からのデータ系信号線を分岐する。すなわち、デコーダ／スイッチ４０２は、メモリコントローラ２００と選択されたポートに接続されている記憶部３００との間で、データ系信号を転送する。なお、デコーダ／スイッチ４０２の実装面積が小さくなるように、例えばデコーダやスイッチ等の回路の少なくとも一部を共通化すればよい。
【００４６】
第３実施形態に係る半導体記憶装置１Ａでは、第２実施形態と同様に、データ系信号のスルーレートの低下を抑制し、高速な伝送が可能になる。また、第２実施形態と比べ、デコーダ／スイッチの実装面積を小さくすることが可能である。
【００４７】
［第４実施形態］
第４実施形態に係る半導体記憶装置１Ｃについて、第１実施形態と異なる点を中心に説明する。第１実施形態と同様の構成要素については同一の符号を付し、説明を省略する。
【００４８】
図７は、第４実施形態に係る、半導体記憶装置の概略構成例を示す図である。半導体記憶装置１Ｃは、メモリコントローラ２００とラッチ回路５００の間に、レベルシフト回路６００（本発明の「電圧変換部」に相当する）を備える。
【００４９】
レベルシフト回路６００は、メモリコントローラ２００の出力信号（信号Ｂ）のダイナミックレンジを、ラッチ回路５００の入力信号のダイナミックレンジに適合するように変えて出力する電圧変換回路である。これにより、メモリコントローラ２００の出力信号の電圧範囲とラッチ回路５００の入力信号の電圧範囲が異なっても、確実に信号を伝送することができる。
【００５０】
なお、レベルシフト回路６００は、第２実施形態及び第３実施形態の半導体記憶装置においても、メモリコントローラ２００とラッチ回路５００の間に設けてもよい。
【００５１】
［第５実施形態］
図８は、第５実施形態に係る、半導体記憶装置の概略構成例を示す図である。半導体記憶装置１Ｄは、ラッチ回路５００とデコーダ／スイッチ４００の間に、レベルシフト回路６０１（本発明の「電圧変換部」に相当する）を備える。
【００５２】
レベルシフト回路６０１は、ラッチ回路５００の出力信号（切替信号）のダイナミックレンジを、デコーダ／スイッチ４００の入力信号のダイナミックレンジに適合するように変えて出力する電圧変換回路である。これにより、ラッチ回路５００の出力信号の電圧範囲とデコーダ／スイッチ４００の入力信号の電圧範囲が異なっても、確実に信号を伝送することができる。
【００５３】
なお、レベルシフト回路６０１は、第２〜第４実施形態の半導体記憶装置においても、ラッチ回路とデコーダ／スイッチの間に設けてもよい。
【００５４】
本発明は、例えば、メモリコントローラが出力するチップ選択用の信号の利用の仕方に特徴があり、メモリチップの数、ポートの数、ポートとメモリチップの接続構成等は、図１〜８で示した例に限定されるものではない。
【００５５】
本発明は、上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記した各実施形態は、本発明を分かりやすく説明するために詳細に説明したものであり、本発明が、必ずしも説明した全ての構成要素を備えるものに限定されるものではない。また、ある実施形態の構成の一部を、他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に、他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成を追加したり置換したりすることが可能である。
【００５６】
また、上記の各構成、機能、処理部、処理手段等は、それらの一部または全部を、例えば集積回路で設計する等によりハードウェアで実現してもよい。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行することによりソフトウェアで実現されてもよい。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ（Solid State Drive）等の記憶装置、または、ＩＣカード、ＳＤカード、ＤＶＤ（Digital Versatile Disc）等の記録媒体に置くことができる。また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。
【００５７】
本発明は、半導体記憶装置だけでなく、メモリ装置、メモリシステム、これらの制御方法などの様々な態様で提供することができる。
【符号の説明】
【００５８】
１（１Ａ、１Ｂ、１Ｃ、１Ｄ）…半導体記憶装置、１００…システム基板、２００…メモリコントローラ、３００…記憶部、３０１〜３１６    メモリチップ、４００…デコーダ／スイッチ、４０１…デコーダ／スイッチ、４０２…デコーダ／スイッチ、５００…ラッチ回路、６００…レベルシフト回路、６０１…レベルシフト回路、Ａ〜Ｄ…ポート、ＳＷ…バススイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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2018055768.tif 000012