(57)【要約】【課題】１つの実施形態は、例えば、２つの容量電極間の容量値を大きく確保できるとともに２つの容量電極間のサイズを小さくできる半導体装置を提供することを目的とする。【解決手段】１つの実施形態によれば、第１の容量電極と第２の容量電極と空乏層形成機構とを有する半導体装置が提供される。第１の容量電極は、半導体基板に形成された孔に絶縁膜を介して埋め込まれている。第２の容量電極は、第１の容量電極から離間するように、半導体基板の表面側又は裏面側に配されている。空乏層形成機構は、制御電極を有する。空乏層形成機構は、第１の容量電極及び第２の容量電極の間に空乏層を形成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板に形成された孔に絶縁膜を介して埋め込まれた第１の容量電極と、
前記第１の容量電極から離間するように、前記半導体基板の表面側又は裏面側に配された第２の容量電極と、
制御電極を有し、前記第１の容量電極及び前記第２の容量電極の間に空乏層を形成する空乏層形成機構と、
前記制御電極にバイアス電圧を印加する電圧発生回路と、
前記第１の容量電極及び前記第２の容量電極の間の電気的容量を測定する容量測定回路と、
を備え、
前記半導体基板は、半導体層を有し、
前記空乏層形成機構は、
前記制御電極と、
前記制御電極に接続され、前記半導体層との間でｐｎ接合を形成するウェル領域と、
を有し、
前記電圧発生回路は、
前記バイアス電圧を発生させる発生部と、
前記容量測定回路により測定される電気的容量が目標値に近づくように、前記発生部により発生させる前記バイアス電圧を制御する制御部と、
を有し、
前記空乏層形成機構は、前記孔に沿った方向に前記空乏層を伸縮させるように、前記空乏層を形成する
半導体装置。
【請求項２】
半導体基板に形成された孔に絶縁膜を介して埋め込まれた第１の容量電極と、
前記第１の容量電極から離間するように、前記半導体基板の表面側又は裏面側に配された第２の容量電極と、
制御電極を有し、前記第１の容量電極及び前記第２の容量電極の間に空乏層を形成する空乏層形成機構と、
を備えた半導体装置。
【請求項３】
前記半導体基板は、半導体層を有し、
前記空乏層形成機構は、
前記制御電極と、
前記制御電極に接続され、前記半導体層との間でｐｎ接合を形成するウェル領域と、
を有する
請求項２に記載の半導体装置。
【請求項４】
前記制御電極にバイアス電圧を印加する電圧発生回路と、
前記第１の容量電極及び前記第２の容量電極の間の電気的容量を測定する容量測定回路と、
をさらに備えた
請求項２又は３に記載の半導体装置。
【請求項５】
前記電圧発生回路は、
前記バイアス電圧を発生させる発生部と、
前記容量測定回路により測定される電気的容量が目標値に近づくように、前記発生部により発生させる前記バイアス電圧を制御する制御部と、
を有する
請求項４に記載の半導体装置。
【請求項６】
前記空乏層形成機構は、前記孔に沿った方向に前記空乏層を伸縮させるように、前記空乏層を形成する
請求項２から５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＬＣ共振回路を含む半導体装置では、ＬＣ共振回路の共振点を制御させるために、可変容量素子を用いることがある。このとき、共振点の制御範囲を広く確保するためには、可変容量素子の容量値が大きいこと望まれる。また、半導体装置の実装をコンパクトにするためには、可変容量素子のサイズが小さいことが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−１６７０８８号公報
【特許文献２】特開２００１−１０２５９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１つの実施形態は、例えば、２つの容量電極間の容量値を大きく確保できるとともに２つの容量電極間のサイズを小さくできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
１つの実施形態によれば、第１の容量電極と第２の容量電極と空乏層形成機構とを有する半導体装置が提供される。第１の容量電極は、半導体基板に形成された孔に絶縁膜を介して埋め込まれている。第２の容量電極は、第１の容量電極から離間するように、半導体基板の表面側又は裏面側に配されている。空乏層形成機構は、制御電極を有する。空乏層形成機構は、第１の容量電極及び第２の容量電極の間に空乏層を形成する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態にかかる半導体装置の概略構成を示す図。
【図２】第１の実施形態における可変容量素子及び制御回路の構成を示す図。
【図３】第１の実施形態における可変容量素子の断面構成を示す図。
【図４】第１の実施形態における可変容量素子の動作を示す図。
【図５】第１の実施形態における可変容量素子の断面構成を示す図。
【図６】第２の実施形態における可変容量素子の断面構成を示す図。
【図７】第１の実施形態及び第２の実施形態の変形例における可変容量素子の断面構成を示す図。
【図８】第１の実施形態及び第２の実施形態の変形例における可変容量素子の断面構成を示す図。
【図９】第１の実施形態及び第２の実施形態の変形例における可変容量素子の断面構成を示す図。
【図１０】第１の実施形態及び第２の実施形態の変形例における可変容量素子の断面構成を示す図。
【図１１】比較例における可変容量素子の構成を示す図。
【図１２】他の比較例における可変容量素子の構成を示す図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
第１の実施形態にかかる半導体装置１００について図１を用いて説明する。図１は、半導体装置１００の概略構成を示す図である。
【０００９】
半導体装置１００は、例えば、ＬＣ共振回路ＬＣ１及び主回路ＭＣを備える。ＬＣ共振回路ＬＣ１は、可変容量素子Ｃ１、制御回路ＣＣ、及びインダクタンス素子Ｌ１を有する。
【００１０】
可変容量素子Ｃ１及びインダクタンス素子Ｌ１は、例えば、主回路ＭＣとグランド電位との間に並列に接続されている。例えば、可変容量素子Ｃ１は、一端Ｃ１ａが接続ノードＮ１を介して主回路ＭＣ及びインダクタンス素子Ｌ１に接続され、他端Ｃ１ｂがグランド電位に接続されている。例えば、インダクタンス素子Ｌ１は、一端Ｌ１ａが接続ノードＮ１を介して主回路ＭＣ及び可変容量素子Ｃ１に接続され、他端Ｌ１ｂがグランド電位に接続されている。
【００１１】
制御回路ＣＣは、主回路ＭＣから制御信号ＣＳ１を受け、制御信号ＣＳ１に応じて可変容量素子Ｃ１を制御する。例えば、制御回路ＣＣは、可変容量素子Ｃ１の容量が制御信号ＣＳ１により示された目標値に近づくように、可変容量素子Ｃ１を制御する。これにより、ＬＣ共振回路ＬＣ１の共振周波数が可変容量素子Ｃ１の容量の目標値に応じた値に近づくように制御される。
【００１２】
主回路ＭＣは、ＬＣ共振回路ＬＣ１の共振点（共振周波数）を制御するとともに、ＬＣ共振回路ＬＣ１の共振点を用いた動作を行う。例えば、主回路ＭＣは、通信用回路であり、ＬＣ共振回路ＬＣ１の共振点を用いて、アンテナとフィルタとの間のインピーダンス整合を行う。あるいは、例えば、主回路ＭＣは、送信回路であり、ＬＣ共振回路ＬＣ１の共振点を用いて、送信信号の周波数を調整する。あるいは、例えば、主回路ＭＣは、受信回路であり、ＬＣ共振回路ＬＣ１の共振点を用いて、受信信号の周波数を調整する。あるいは、例えば、主回路ＭＣは、ＬＣ共振回路ＬＣ１の共振点を可変させることが利用できるような他の回路であってもよい。
【００１３】
ＬＣ共振回路ＬＣ１において、共振点の制御範囲を広く確保するためには、可変容量素子Ｃ１の容量値が大きいことが望まれる。また、ＬＣ共振回路ＬＣ１を含む半導体装置１００の実装をコンパクトにするためには、可変容量素子Ｃ１のサイズが小さいことが望まれる。
【００１４】
このようなＬＣ共振回路ＬＣ１における可変容量素子として、仮に、図１１に示す可変容量素子Ｃ１１００を用いた場合について考える。可変容量素子Ｃ１１００では、容量端子１１４０が半導体層１１１５のｐ型層１１１５ｐと電圧発生回路１１３０の一端１１３０ａとに接続され、容量端子１１５０が半導体層１１１５のｎ型層１１１５ｎと電圧発生回路１１３０の他端１１３０ｂとに接続されている。電圧発生回路１１３０は、制御信号ＣＳ１（図１参照）に応じてｐ型層１１１５ｐ及びｎ型層１１１５ｎの間（容量端子１１４０及び容量端子１１５０の間）に印加する逆バイアス電圧値を変えてｐｎ接合部１１１５ｐｎの空乏層ＤＬ１１００のｐ型層１１１５ｐからｎ型層１１１５ｎに向う方向の長さを増減させる。これにより、可変容量素子Ｃ１１００における容量端子１１４０及び容量端子１１５０の間の容量値を変化させる。
【００１５】
しかし、図１１に示す可変容量素子Ｃ１１００では、容量値が主としてｐｎ接合面積で決まるため、容量値を大きくするためには、電極面積を大きくする必要がある。電極面積を大きくすると、可変容量素子Ｃ１１００の表面１１１５ｐ１に沿った方向のサイズが大型化する可能性がある。これにより、例えば、可変容量素子Ｃ１１００を含む半導体装置１００のチップ面積が増大する可能性があり、半導体装置１００をコンパクトに実装することが困難になる。
【００１６】
これを回避するために、ＬＣ共振回路ＬＣ１における可変容量素子として、仮に、図１２に示す可変容量素子Ｃ１２００を用いた場合について考える。図１２に示すように、半導体層１１１５におけるｐ型層１２１５ｐ及びｎ型層１２１５ｎの間のｐｎ接合部１２１５ｐｎの形状をトレンチ構造とすることで、可変容量素子Ｃ１２００の表面１２１５ｐ１に沿った方向のサイズの増大を抑制しながら、可変容量素子Ｃ１２００の容量値を増やすことができる。
【００１７】
しかし、図１２に示す可変容量素子Ｃ１２００においても、容量値が主としてｐｎ接合面積で決まるため、容量値を大きくするためには、各トレンチの深さを深くするか各トレンチ間のピッチを小さくする必要がある。図１２に示す可変容量素子Ｃ１２００では、イオン注入等の精度に限界があるため、各トレンチの深さを深くすることがプロセス上困難である。また、図１２に示す可変容量素子Ｃ１２００では、各トレンチ間のピッチを小さくすると、隣り合うトレンチ間で空乏層が結合してしまい、結果として、実効的な電極面積が小さくなってしまう。そのため、図１２に示す可変容量素子Ｃ１２００では、可変容量素子Ｃ１２００の容量値の増加が微量にとどまり、高容量化が困難である。
【００１８】
そこで、本実施形態では、可変容量素子Ｃ１の容量値を大きく確保するとともに可変容量素子Ｃ１のサイズを小さく抑制するために、以下の工夫を行う。
【００１９】
具体的には、可変容量素子Ｃ１及び制御回路ＣＣを図２に示すように構成する。図２は、可変容量素子Ｃ１及び制御回路ＣＣの構成を示す図である。
【００２０】
可変容量素子Ｃ１は、制御回路ＣＣによる制御のもと、可変容量素子Ｃ１の容量を可変させる。例えば、可変容量素子Ｃ１は、素子本体１０、容量端子４０、及び容量端子５０を有する。素子本体１０は、第１の容量電極１１、第２の容量電極１２、絶縁膜１４、半導体層１５、及び空乏層形成機構１３を有する。
【００２１】
容量端子４０は、例えば、可変容量素子Ｃ１の一端Ｃ１ａ（図１参照）として機能する。すなわち、容量端子４０は、可変容量素子Ｃ１の容量値を外部（例えば、図１に示す主回路ＭＣ）に取り出すための端子である。また、容量端子４０は、素子本体１０の一端１０ａに電気的に接続されている。例えば、容量端子４０は、第１の容量電極１１に接続されている。
【００２２】
容量端子５０は、例えば、可変容量素子Ｃ１の他端Ｃ１ｂ（図１参照）として機能する。すなわち、容量端子５０は、可変容量素子Ｃ１の容量値を外部（例えば、図１に示す主回路ＭＣ）に取り出すための端子である。また、容量端子５０は、素子本体１０の他端１０ｂに電気的に接続されている。例えば、容量端子５０は、第２の容量電極１２に接続されている。
【００２３】
第１の容量電極１１は、素子本体１０における一端１０ａ側に配されており、可変容量素子Ｃ１における一端１０ａ側の電極として機能する。すなわち、第１の容量電極１１は、絶縁膜１４及び半導体層１５を間にして、第２の容量電極１２の反対側に配されている。第１の容量電極１１は、導体で形成されていてもよく、例えば、タングステン又は銅で形成されていてもよい。あるいは、第１の容量電極１１は、導電性を付与された半導体で形成されていてもよく、例えば、第１導電型（例えば、ｐ型）の不純物（例えば、ボロン、アルミニウムなど）を含むポリシリコン、又は第２導電型（例えば、ｎ型）の不純物（例えば、リン、ヒ素など）を含むポリシリコンで形成されていてもよい。なお、第２導電型は、例えば、第１導電型の反対の導電型である。
【００２４】
第２の容量電極１２は、素子本体１０における他端１０ｂ側に配されており、可変容量素子Ｃ１における他端１０ｂ側の電極として機能する。すなわち、第２の容量電極１２は、絶縁膜１４及び半導体層１５を間にして、第１の容量電極１１の反対側に配されている。第２の容量電極１２は、導体で形成されていてもよく、例えば、タングステン又は銅で形成されていてもよい。あるいは、第２の容量電極１２は、導電性を付与された半導体で形成されていてもよく、例えば、第１導電型（例えば、ｐ型）の不純物（例えば、ボロン、アルミニウムなど）を含むポリシリコン、又は第２導電型（例えば、ｎ型）の不純物（例えば、リン、ヒ素など）を含むポリシリコンで形成されていてもよい。
【００２５】
絶縁膜１４は、第１の容量電極１１及び第２の容量電極１２の間に配され、第１の容量電極１１及び第２の容量電極１２の間の電気的容量の一部を形成する。絶縁膜１４は、例えば、第１の容量電極１１と半導体層１５との間に配され、第１の容量電極１１と半導体層１５とを電気的に絶縁するように形成されている。絶縁膜１４は、例えば、シリコン酸化物を主成分とする材料で形成されていてもよいし、シリコン窒化物を主成分とする材料で形成されていてもよい。
【００２６】
半導体層１５は、第１の容量電極１１及び第２の容量電極１２の間に配され、第１の容量電極１１及び第２の容量電極１２の間の電気的容量の残りの一部を形成する。半導体層１５は、例えば、絶縁膜１４と第２の容量電極１２との間に配されている。また、半導体層１５は、第１の容量電極１１及び第２の容量電極１２の間の領域、例えば、絶縁膜１４と第２の容量電極１２との間の領域において、空乏層形成機構１３により空乏層１５ａが形成される。半導体層１５は、空乏層１５ａが等価的に絶縁体として機能するため、第１の容量電極１１及び第２の容量電極１２の間の電気的容量の残りの一部を形成できる。
【００２７】
なお、半導体層１５は、例えば、第１導電型（例えば、ｐ型）の不純物（例えば、ボロン、アルミニウムなど）を含む半導体で形成されていてもよいし、第２導電型（例えば、ｎ型）の不純物（例えば、リン、ヒ素など）を含む半導体で形成されていてもよい。これにより、半導体層１５における空乏層１５ａ以外の領域１５ｂは、等価的に絶縁体として機能しないようにすることができる。
【００２８】
空乏層形成機構１３は、制御回路ＣＣによる制御のもと、第１の容量電極１１及び第２の容量電極１２の間（例えば、半導体層１５における第１の容量電極１１及び第２の容量電極１２の間の領域）に空乏層１５ａを形成する。例えば、空乏層形成機構１３は、絶縁膜１４と第２の容量電極１２との間に空乏層１５ａを形成する。例えば、空乏層形成機構１３は、制御電極１３ａを有し、制御回路ＣＣから制御電極１３ａで受けたバイアス電圧に応じて、空乏層１５ａを形成する。制御電極１３ａは、例えば、空乏層形成機構１３の一部として設けられた制御電極である。例えば、空乏層形成機構１３は、バイアス電圧に応じて、空乏層１５ａを増減させて、可変容量素子Ｃ１の容量値を変える。例えば、空乏層形成機構１３は、空乏層１５ａを３次元的に増減させて（すなわち体積を増減させて）、可変容量素子Ｃ１における第１の容量電極１１及び第２の容量電極１２の間の電極面積及び電極間距離の少なくとも一方を等価的に増減させることにより、可変容量素子Ｃ１の容量値を変える。
【００２９】
制御回路ＣＣは、容量測定回路２０及び電圧発生回路３０を有する。
【００３０】
容量測定回路２０は、容量端子４０及び容量端子５０の間の電気的容量、すなわち第１の容量電極１１及び第２の容量電極１２の間の電気的容量を測定する。例えば、容量測定回路２０は、第１の測定端子２０ａがノードＮ２を介して容量端子４０及び第１の容量電極１１に接続され、第２の測定端子２０ｂがノードＮ３を介して容量端子５０及び第２の容量電極１２に接続され、出力端子２０ｃが電圧発生回路３０に接続されている。例えば、容量測定回路２０は、第１の測定端子２０ａ及び第２の測定端子２０ｂを介して第１の容量電極１１及び第２の容量電極１２の間の電気的容量を測定し、出力端子２０ｃを介して測定結果を電圧発生回路３０へ出力する。
【００３１】
電圧発生回路３０は、測定結果を容量測定回路２０から受ける。電圧発生回路３０は、容量測定回路の測定結果に応じて、制御電極１３ａにバイアス電圧を印加する。例えば、電圧発生回路３０は、発生部３１及び制御部３２を有する。発生部３１は、制御電極１３ａに印加すべきバイアス電圧を発生させる。制御部３２は、容量測定回路２０により測定される電気的容量が目標値に近づくように、発生部３１により発生させるバイアス電圧を制御する。目標値は、例えば、外部（例えば、主回路ＭＣ）から受けた制御信号ＣＳ１により示されているものである。
【００３２】
なお、半導体層１５では、例えば、空乏層形成機構１３の反対側の領域に基準バイアス（例えば、グランド電圧）が印加されていてもよい。これにより、例えば、基準バイアスを略一定に維持すれば、制御電極１３ａに印加すべきバイアス電圧を制御することで、空乏層形成機構１３が空乏層１５ａを増減させるように精度よく制御できる。
【００３３】
このように、図２に示す構成では、空乏層１５ａの増減を、電圧発生回路３０から空乏層形成機構１３に入力されるバイアス電圧値により制御できる構造とされている。電圧発生回路３０から出力されるバイアス電圧値は、容量測定回路２０の測定結果に応じて制御されている。この構成により、容量端子４０と容量端子５０との間の電気的容量の値を容量測定回路２０にて測定し、その結果を反映して電圧発生回路３０の出力すべきバイアス電圧値を調整し、空乏層１５ａを増減させる。これにより、可変容量素子Ｃ１の容量値を目標値に近づくように制御することができる。
【００３４】
この方法によれば、単に可変容量素子Ｃ１の容量値を変えることのみならず、製造プロセスのばらつきによる初期の可変容量素子Ｃ１の容量値誤差を、空乏層１５ａの増減により、飛躍的に小さくすることが可能である。
【００３５】
次に、可変容量素子Ｃ１のより具体的な構成について図３を用いて説明する。図３は、可変容量素子Ｃ１の断面構成を示す図である。
【００３６】
図３に示すように、第１の容量電極１１は、半導体基板ＳＢに形成された孔ＴＨに絶縁膜１４を介して埋め込まれている。例えば、孔ＴＨは、層間絶縁膜１７及び素子分離領域１６を貫通し、半導体基板ＳＢの表面ＳＢａから裏面ＳＢｂに近づくように半導体基板ＳＢ内（すなわち、半導体層１５の内部）を延びている。孔ＴＨは、例えば、円柱状、角柱状、又は溝状（すなわち、孔ＴＨが図３の紙面奥行方向に延びていてもよい）とすることができる。これに応じて、第１の容量電極１１は、半導体基板ＳＢの表面ＳＢａから裏面ＳＢｂに近づくように半導体基板ＳＢ内を延びている。第１の容量電極１１は、例えば、円柱状、角柱状、又は板状（すなわち、第１の容量電極１１が図３の紙面奥行方向に延びていてもよい）とすることができる。また、絶縁膜１４は、第１の容量電極１１と半導体層１５とを電気的に絶縁するように形成されている。
【００３７】
第１の容量電極１１は、例えば、タングステン又は銅で形成されていてもよい。あるいは、第１の容量電極１１は、導電性を付与された半導体で形成されていてもよく、例えば、第１導電型（例えば、ｐ型）の不純物（例えば、ボロン、アルミニウムなど）を含むポリシリコン、又は第２導電型（例えば、ｎ型）の不純物（例えば、リン、ヒ素など）を含むポリシリコンで形成されていてもよい。絶縁膜１４は、例えば、シリコン酸化物を主成分とする材料で形成されていてもよいし、シリコン窒化物を主成分とする材料で形成されていてもよい。
【００３８】
この構造は、例えば、次の手法により形成できる。半導体基板ＳＢに素子分離領域１６を形成し、半導体基板ＳＢ上に層間絶縁膜１７を堆積させた後、エッチング（例えば、ドライエッチング又はウェットエッチング）等により孔ＴＨを形成する。そして、孔ＴＨに絶縁膜１４を埋め込み、孔ＴＨの底面及び内側面に選択的に絶縁膜１４が残るようにエッチバックを行う。その後、第１の容量電極１１となるべき材料を孔ＴＨに埋め込む。
【００３９】
第１の容量電極１１は、半導体基板ＳＢの表面ＳＢａ側の面１１ａの少なくとも一部（すなわち、容量端子４０に電気的に接続される部分）が露出されている。第１の容量電極１１は、例えば、面１１ａを介して、容量端子４０に電気的に接続されている。
【００４０】
第２の容量電極１２は、第１の容量電極１１から離間するように、半導体基板ＳＢの表面ＳＢａ側に配されている。例えば、第２の容量電極１２は、半導体基板ＳＢの表面ＳＢａに沿って、第１の容量電極１１の位置からシフトさせた位置に配されている。例えば、第２の容量電極１２−１は、半導体基板ＳＢの表面ＳＢａに沿って、第１の容量電極１１の位置から図３における右方向にシフトさせた位置に配されている。例えば、第２の容量電極１２−２は、半導体基板ＳＢの表面ＳＢａに沿って、第１の容量電極１１の位置から図３における左方向にシフトさせた位置に配されている。
【００４１】
例えば、第２の容量電極１２は、層間絶縁膜１７及び素子分離領域１６を貫通し、半導体層１５に接触するように延びている。例えば、第２の容量電極１２は、円柱状、角柱状、又は板状（すなわち、第２の容量電極１２が図３の紙面奥行方向に延びていてもよい）とすることができる。これにより、第２の容量電極１２は、半導体層１５に電気的に接続されている。
【００４２】
第２の容量電極１２は、例えば、タングステン又は銅で形成されていてもよい。あるいは、第２の容量電極１２は、導電性を付与された半導体で形成されていてもよく、例えば、第１導電型（例えば、ｐ型）の不純物（例えば、ボロン、アルミニウムなど）を含むポリシリコン、又は第２導電型（例えば、ｎ型）の不純物（例えば、リン、ヒ素など）を含むポリシリコンで形成されていてもよい。
【００４３】
第２の容量電極１２は、半導体基板ＳＢの表面ＳＢａ側の面１２ａの少なくとも一部（すなわち、容量端子５０に電気的に接続される部分）が露出されている。第２の容量電極１２は、例えば、面１２ａを介して、容量端子５０に電気的に接続されている。
【００４４】
空乏層形成機構１３は、第１の容量電極１１及び第２の容量電極１２の間（例えば、半導体層１５における第１の容量電極１１及び第２の容量電極１２の間の領域）に空乏層１５ａを形成するように、半導体基板ＳＢの表面ＳＢａ側における第１の容量電極１１及び第２の容量電極１２の間に配されている。例えば、空乏層形成機構１３−１は、第１の容量電極１１及び第２の容量電極１２−１の間に配されている。例えば、空乏層形成機構１３−２は、第１の容量電極１１及び第２の容量電極１２−２の間に配されている。
【００４５】
具体的には、空乏層形成機構１３は、制御電極１３ａ及びウェル領域１３ｂを有する。制御電極１３ａは、半導体基板ＳＢの表面ＳＢａ側における第１の容量電極１１及び第２の容量電極１２の間に配されている。例えば、制御電極１３ａ−１は、半導体基板ＳＢの表面ＳＢａ側における第１の容量電極１１及び第２の容量電極１２−１の間に配されている。例えば、制御電極１３ａ−２は、半導体基板ＳＢの表面ＳＢａ側における第１の容量電極１１及び第２の容量電極１２−２の間に配されている。
【００４６】
例えば、制御電極１３ａは、層間絶縁膜１７及び素子分離領域１６を貫通し、ウェル領域１３ｂに接触するように延びている。例えば、制御電極１３ａは、円柱状、角柱状、又は板状（すなわち、制御電極１３ａが図３の紙面奥行方向に延びていてもよい）とすることができる。これにより、制御電極１３ａは、ウェル領域１３ｂに電気的に接続されている。
【００４７】
制御電極１３ａは、半導体基板ＳＢの表面ＳＢａ側の面１３ａ１の少なくとも一部（すなわち、電圧発生回路３０に電気的に接続される部分）が露出されている。制御電極１３ａは、例えば、面１３ａ１を介して、電圧発生回路３０に電気的に接続されている。
【００４８】
ウェル領域１３ｂは、制御電極１３ａに電気的に接続されているとともに、半導体層１５との間でｐｎ接合を形成する。例えば、半導体層１５が第１導電型（例えば、ｐ型）の不純物（例えば、ボロン、アルミニウムなど）を含む半導体で形成されている場合、ウェル領域１３ｂは、第２導電型（例えば、ｎ型）の不純物（例えば、リン、ヒ素など）を半導体層１５における第１導電型の不純物濃度より高い濃度で含む半導体で形成されていてもよい。あるいは、例えば、半導体層１５が第２導電型（例えば、ｎ型）の不純物（例えば、リン、ヒ素など）を含む半導体で形成されている場合、ウェル領域１３ｂは、第１導電型（例えば、ｐ型）の不純物（例えば、ボロン、アルミニウムなど）を半導体層１５における第２導電型の不純物濃度より高い濃度で含む半導体で形成されていてもよい。
【００４９】
制御電極１３ａは、例えば、タングステン又は銅で形成されていてもよい。あるいは、制御電極１３ａは、ウェル領域１３ｂと同じ導電型の導電性を付与された半導体で形成されていてもよい。例えば、ウェル領域１３ｂが第１導電型の不純物を含むポリシリコンで形成されている場合、制御電極１３ａは、第１導電型の不純物を含むシリコンで形成されていてもよい。あるいは、例えば、ウェル領域１３ｂが第２導電型の不純物を含むポリシリコンで形成されている場合、制御電極１３ａは、第２導電型の不純物を含むシリコンで形成されていてもよい。
【００５０】
ウェル領域１３ｂは、例えば、第１の容量電極１１を囲むように配置されていてもよい。ウェル領域１３ｂには、制御電極１３ａを介して電圧発生回路３０が電気的に接続されている。これにより、ウェル領域１３ｂと半導体層１５との界面、すなわちｐｎ接合界面に対して逆方向のバイアス電圧を印加することができ、ｐｎ接合による空乏層ＤＬ１を形成できる。例えば、ウェル領域１３ｂが第２導電型（例えば、ｎ型）の不純物を含む半導体で形成され、半導体層１５が第１導電型（例えば、ｐ型）の不純物を含む半導体で形成されている場合、制御電極１３ａにプラスの電圧を印加すると、ｐｎ接合界面に逆バイアス電圧が加わることになる。あるいは、例えば、ウェル領域１３ｂが第１導電型（例えば、ｐ型）の不純物を含む半導体で形成され、半導体層１５が第２導電型（例えば、ｎ型）の不純物を含む半導体で形成されている場合、制御電極１３ａにマイナスの電圧を印加すると、ｐｎ接合界面に逆バイアス電圧が加わることになる。
【００５１】
例えば、電圧発生回路３０から制御電極１３ａ−１を介してウェル領域１３ｂ−１にｐｎ接合界面の逆方向のバイアス電圧を印加することで、ウェル領域１３ｂ−１と半導体層１５との間に空乏層ＤＬ１−１を形成できる。このとき、図３に示す状態から、逆方向のバイアス電圧の値を大きくすると、図４に示すように、空乏層ＤＬ２−１を孔ＴＨに沿った方向に伸ばすことができる。また、図４に示す状態から、逆方向のバイアス電圧の値を小さくすると、図３に示すように、空乏層ＤＬ１−１を孔ＴＨに沿った方向に縮めることができる。すなわち、空乏層形成機構１３−１は、孔ＴＨに沿った方向に空乏層ＤＬ１−１，ＤＬ２−１を伸縮させるように、空乏層ＤＬ１−１，ＤＬ２−１を形成する。
【００５２】
例えば、電圧発生回路３０から制御電極１３ａ−２を介してウェル領域１３ｂ−２にｐｎ接合界面の逆方向のバイアス電圧を印加することで、ウェル領域１３ｂ−２と半導体層１５との間に空乏層ＤＬ１−２を形成できる。このとき、図３に示す状態から、逆方向のバイアス電圧の値を大きくすると、図４に示すように、空乏層ＤＬ２−２を孔ＴＨに沿った方向に伸ばすことができる。また、図４に示す状態から、逆方向のバイアス電圧の値を小さくすると、図３に示すように、空乏層ＤＬ１−２を孔ＴＨに沿った方向に縮めることができる。すなわち、空乏層形成機構１３−２は、孔ＴＨに沿った方向に空乏層ＤＬ１−２，ＤＬ２−２を伸縮させるように、空乏層ＤＬ１−２，ＤＬ２−２を形成する。
【００５３】
なお、素子分離領域１６は、ウェル領域１３ｂをその周辺から電気的に分離するように、ウェル領域１３ｂの周囲においてＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）型の構造１６ａを有していてもよい。
【００５４】
このように、図３に示す構成においては、制御電極１３ａ及びウェル領域１３ｂが空乏層形成機構１３（図２参照）として機能する。空乏層ＤＬ１，ＤＬ２は等価的に絶縁体として作用するため、第１の容量電極１１の周辺の空乏層ＤＬ１，ＤＬ２の増減により、容量端子４０と容量端子５０との間の電気的容量を変化させることができ、可変容量素子Ｃ１として機能させることができる。この実施形態においては、空乏層ＤＬ１，ＤＬ２は空乏層形成機構１３により、容量端子４０及び容量端子５０から独立に形成しているため、例えば図５に示すように複数の第１の容量電極１１−１〜１１−３の配置ピッチを小さくした場合に、空乏層ＤＬ３−１〜ＤＬ３−４が横方向に結合しにくく、高容量化が容易である。
【００５５】
ここで、仮に、半導体装置１００における可変容量素子として、仮に、図１１に示す可変容量素子Ｃ１１００を用いた場合について考える。図１１に示す可変容量素子Ｃ１１００では、容量値が主としてｐｎ接合面積で決まるため、容量値を大きくするためには、電極面積を大きくする必要がある。電極面積を大きくすると、可変容量素子Ｃ１１００の表面１１１５ｐ１に沿った方向のサイズが大型化する可能性がある。これにより、例えば、可変容量素子Ｃ１１００を含む半導体装置１００のチップ面積が増大する可能性があり、半導体装置１００をコンパクトに実装することが困難になる。
【００５６】
それに対して、第１の実施形態では、半導体装置１００の可変容量素子Ｃ１において、第１の容量電極１１が、半導体基板ＳＢに形成された孔ＴＨに絶縁膜１４を介して埋め込まれている。第２の容量電極１２は、第１の容量電極１１から離間するように、半導体基板ＳＢの表面ＳＢａ側に配されている。空乏層形成機構１３は、制御電極１３ａを有し、第１の容量電極１１及び第２の容量電極１２の間に空乏層を形成する。これにより、可変容量素子Ｃ１は、半導体基板ＳＢの深さ方向に電極面積をかせぐことができ、２つの第１の容量電極１１，１２間の容量値を大きく確保できるとともに、２つの容量電極間のサイズを小さくできる。この結果、可変容量素子Ｃ１の表面ＳＢａに沿った方向のサイズの増大を抑制しながら、可変容量素子Ｃ１の容量値を大幅に増やすことができる。
【００５７】
したがって、ＬＣ共振回路ＬＣ１を含む半導体装置１００をコンパクトに実装できるとともに、ＬＣ共振回路ＬＣ１の共振点の制御範囲を広く確保できる。
【００５８】
あるいは、仮に、半導体装置１００における可変容量素子として、仮に、図１２に示す可変容量素子Ｃ１２００を用いた場合について考える。図１２に示す可変容量素子Ｃ１２００では、容量値が主としてｐｎ接合面積で決まるため、容量値を大きくするためには、各トレンチの深さを深くするか各トレンチ間のピッチを小さく必要がある。図１２に示す可変容量素子Ｃ１２００では、イオン注入等の精度に限界があるため、各トレンチの深さを深くすることがプロセス上困難である。また、図１２に示す可変容量素子Ｃ１２００では、各トレンチ間のピッチを小さくすると、隣り合うトレンチ間で空乏層が結合してしまい、結果として、実効的な電極面積が小さくなってしまう。そのため、図１２に示す可変容量素子Ｃ１２００では、可変容量素子Ｃ１２００の容量値の増加が微量にとどまり、高容量化が困難である。
【００５９】
それに対して、第１の実施形態では、半導体装置１００の可変容量素子Ｃ１において、第１の容量電極１１が、半導体基板ＳＢに形成された孔ＴＨに絶縁膜１４を介して埋め込まれている。第２の容量電極１２は、第１の容量電極１１から離間するように、半導体基板ＳＢの表面ＳＢａ側に配されている。空乏層形成機構１３は、制御電極１３ａを有し、第１の容量電極１１及び第２の容量電極１２の間に空乏層を形成する。これにより、電気的容量をかせぐために例えば図５に示すように複数の第１の容量電極１１−１〜１１−３を配置するとともに複数の第１の容量電極１１−１〜１１−３の配置ピッチを小さくした場合に、空乏層ＤＬ３−１〜ＤＬ３−４が横方向に結合しにくく、高容量化が容易である。すなわち、第１の容量電極１１−１〜１１−３及び空乏層形成機構１３−１〜１３−４をそれぞれ多数且つ狭ピッチで配置した場合でも、第１の容量電極１１−１〜１１−３及び空乏層形成機構１３−１〜１３−４の各対について、２つの第１の容量電極１１，１２間の容量値を大きく確保できる。すなわち、第１の容量電極１１−１〜１１−３及び空乏層形成機構１３−１〜１３−４を多数配置した場合に、第１の容量電極１１−１〜１１−３及び第２の容量電極１２−１，１２−２の各対について、２つの容量電極間の容量値を大きく確保できるとともに２つの容量電極間のサイズを小さくできる。
【００６０】
したがって、この観点からも、ＬＣ共振回路ＬＣ１を含む半導体装置１００をコンパクトに実装できるとともに、ＬＣ共振回路ＬＣ１の共振点の制御範囲を広く確保できる。
【００６１】
あるいは、図１１に示す可変容量素子Ｃ１１００では、半導体層１１１５において、ｐｎ接合に逆方向のバイアス電圧を印加する端子と容量値を取り出す端子とが共通化されているため、容量値をアナログ的に微調整することが困難である。
【００６２】
あるいは、図１２に示す可変容量素子Ｃ１２００では、半導体層１２１５において、ｐｎ接合に逆方向のバイアス電圧を印加する端子と容量値を取り出す端子とが共通化されているため、容量値をアナログ的に微調整することが困難である。
【００６３】
それに対して、第１の実施形態では、半導体装置１００の可変容量素子Ｃ１において、第１の容量電極１１が、半導体基板ＳＢに形成された孔ＴＨに絶縁膜１４を介して埋め込まれている。第２の容量電極１２は、第１の容量電極１１から離間するように、半導体基板ＳＢの表面ＳＢａ側に配されている。空乏層形成機構１３は、制御電極１３ａを有し、第１の容量電極１１及び第２の容量電極１２の間に空乏層を形成する。これにより、第１の容量電極１１に接続された容量端子４０と第２の容量電極１２に接続された容量端子５０とから独立した形態で、制御電極１３ａを介して空乏層形成機構１３を動作させることができ、第１の容量電極１１及び第２の容量電極１２の間に空乏層を形成できる。すなわち、容量値の取り出しの影響を受けずに、第１の容量電極１１及び第２の容量電極１２の間の電気的容量を制御できるので、第１の容量電極１１及び第２の容量電極１２の間の電気的容量をアナログ的に微調整することが容易である。
【００６４】
また、第１の実施形態では、半導体装置１００の可変容量素子Ｃ１において、孔ＴＨが、半導体基板ＳＢの表面ＳＢａから裏面ＳＢｂに近づくように半導体基板ＳＢ内を延びている。第１の容量電極１１は、半導体基板ＳＢの表面ＳＢａ側の面の少なくとも一部が露出されている。これにより、第１の容量電極１１を容量端子４０に電気的に容易に接続でき、第１の容量電極１１及び第２の容量電極１２の間の電気的容量を取り出して外部（例えば、主回路ＭＣ）へ供給できる。
【００６５】
また、第１の実施形態では、半導体装置１００の可変容量素子Ｃ１において、第２の容量電極１２が、半導体基板ＳＢの表面ＳＢａ側に配されている。制御電極１３ａは、半導体基板ＳＢの表面ＳＢａ側に配されている。これにより、半導体基板ＳＢの表面ＳＢａに沿った方向において第１の容量電極１１及び第２の容量電極１２の間に制御電極１３ａが位置するように配置することで、第１の容量電極１１から離間するように第２の容量電極１２を配置できるとともに、第１の容量電極１１及び第２の容量電極１２の間に空乏層を形成することに適した位置に制御電極１３ａを配置できる。
【００６６】
また、第１の実施形態では、半導体装置１００の可変容量素子Ｃ１において、空乏層形成機構１３のウェル領域１３ｂが、制御電極１３ａに電気的に接続されているとともに、半導体層１５との間でｐｎ接合を形成するように構成されている。これにより、制御電極１３ａを介してウェル領域１３ｂにｐｎ接合の逆方向のバイアス電圧を印加することができる。
【００６７】
また、第１の実施形態では、半導体装置１００の可変容量素子Ｃ１において、半導体層１５が、第１導電型の不純物を含む。ウェル領域１３ｂは、第１導電型と反対導電型である第２導電型の不純物を含む。これにより、ウェル領域１３ｂを、半導体層１５との間でｐｎ接合を形成するように構成することができる。
【００６８】
また、第１の実施形態では、半導体装置１００の制御回路ＣＣにおいて、容量測定回路２０が、第１の容量電極１１及び第２の容量電極１２の間の電気的容量を測定して、測定結果を電圧発生回路３０へ供給する。電圧発生回路３０は、容量測定回路２０の測定結果に応じて、制御電極１３ａにバイアス電圧を印加する。これにより、例えば、可変容量素子Ｃ１の電気的容量が製造ばらつきを有する場合に、可変容量素子Ｃ１の電気的容量を目標値に近づくように（例えば、一致するように）補正でき、外部（例えば、主回路ＭＣ）へ供給すべき可変容量素子Ｃ１の電気的容量に対する製造ばらつきの影響を低減できる。また、例えば、可変容量素子Ｃ１の電気的容量がチャージにより動的に変化してしまった場合に、可変容量素子Ｃ１の電気的容量を目標値に近づくように（例えば、一致するように）補正でき、外部（例えば、主回路ＭＣ）へ供給すべき可変容量素子Ｃ１の電気的容量に対するチャージによる変化を補正できる。
【００６９】
また、第１の実施形態では、半導体装置１００の制御回路ＣＣにおいて、電圧発生回路３０の発生部３１が、制御電極１３ａに印加すべきバイアス電圧を発生させる。制御部３２は、容量測定回路２０により測定される電気的容量が目標値に近づくように、発生部３１により発生させるバイアス電圧を制御する。これにより、可変容量素子Ｃ１の電気的容量を目標値に近づくように（例えば、一致するように）補正できる。
【００７０】
また、第１の実施形態では、半導体装置１００の可変容量素子Ｃ１において、空乏層形成機構１３が、孔ＴＨに沿った方向に空乏層ＤＬ１，ＤＬ２を伸縮させるように、空乏層ＤＬ１，ＤＬ２を形成する。すなわち、空乏層形成機構１３は、孔ＴＨに沿った方向に空乏層ＤＬ１，ＤＬ２を伸縮させることにより、第１の容量電極１１及び第２の容量電極１２の間の電気的容量を変える。これにより、第１の容量電極１１及び第２の容量電極１２の間の電気的容量を例えば３次元的に変えることができる。例えば、第１の容量電極１１及び第２の容量電極１２の間の実効的な電極面積及び電極間距離の両方を変えることができるので、第１の容量電極１１及び第２の容量電極１２の間の電気的容量の制御範囲を広く確保することが容易である。
【００７１】
また、第１の実施形態では、半導体装置１００において、制御回路ＣＣが、制御信号ＣＳ１に応じて空乏層形成機構１３を制御する。空乏層形成機構１３は、制御回路ＣＣによる制御のもと、孔ＴＨに沿った方向に空乏層ＤＬ１，ＤＬ２を伸縮させることにより、可変容量素子Ｃ１とインダクタンス素子Ｌ１との共振周波数を変える。これにより、可変容量素子Ｃ１、インダクタンス素子Ｌ１、及び制御回路ＣＣを含むＬＣ共振回路ＬＣ１は、主回路ＭＣからの制御信号ＣＳ１に応じた共振周波数を主回路ＭＣに提供できる。
【００７２】
なお、可変容量素子Ｃ１ｋにおいて、図６に示すように、第１の容量電極１１ｋは、貫通ビアであってもよい。具体的には、孔ＴＨは、層間絶縁膜１７及び素子分離領域１６を貫通し、半導体基板ＳＢの表面ＳＢａから裏面ＳＢｂまで半導体基板ＳＢを貫通している。これに応じて、第１の容量電極１１ｋは、半導体基板ＳＢの表面ＳＢａから裏面ＳＢｂまで貫通するように半導体基板ＳＢ内を延びている。このとき、絶縁膜１４は、第１の容量電極１１ｋと半導体層１５とを電気的に絶縁するように第１の容量電極１１ｋの側面１１ｋ１を覆っているが、第１の容量電極１１ｋにおける半導体基板ＳＢの裏面ＳＢａ側の面１１ｋ２を覆うように絶縁膜１８ｋが設けられていてもよい。絶縁膜１８ｋは、さらに半導体基板ＳＢの裏面ＳＢｂを覆っていてもよい。これにより、第１の容量電極１１ｋ及び半導体基板ＳＢの裏面ＳＢｂを保護することができる。
【００７３】
あるいは、図５に示すように第１の容量電極を複数設ける場合に、第１の容量電極の数を変えたいくつかの容量素子群を設けておき、それらの組み合わせを電気的に切り替えることによりデジタル的に容量を変化させ、バイアス電圧でアナログ的に容量を変化させれば、可変容量素子Ｃ１を広範囲のアナログ可変容量素子として利用できる。
【００７４】
（第２の実施形態）
次に、第２の実施形態にかかる半導体装置２００について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【００７５】
第１の実施形態では、ｐｎ接合に逆方向のバイアス電圧を印加することで空乏層を形成するための構成について例示的に説明しているが、第２の実施形態では、ＭＯＳ構造を利用して空乏層を形成するための構成について例示的に説明する。
【００７６】
半導体装置２００は、可変容量素子Ｃ１（図３参照）に代えて、例えば図７に示すような可変容量素子Ｃ２０１を備える。可変容量素子Ｃ２０１は、空乏層形成機構１３（図３参照）に代えて、空乏層形成機構２１３を有する。空乏層形成機構２１３は、ＭＯＳ構造を利用して空乏層を形成する。
【００７７】
具体的には、空乏層形成機構２１３は、制御電極２１３ａ，２１３ｂ、及びゲート絶縁膜２１３ｃを有する。制御電極２１３ａは、層間絶縁膜１７を貫通し、制御電極２１３ｂに接触するように延びている。これにより、制御電極２１３ａは、制御電極２１３ｂに電気的に接続されている。
【００７８】
制御電極２１３ｂは、半導体基板ＳＢの表面ＳＢａ側に配されている。制御電極２１３ｂは、制御電極２１３ａが電気的に接続されているとともに、ゲート絶縁膜２１３ｃを覆うように設けられている。制御電極２１３ｂは、例えば、半導体基板ＳＢの表面ＳＢａに沿った方向の幅が制御電極２１３ａより広い。これにより、制御電極２１３ａが電気的に接続されることが容易である。
【００７９】
制御電極２１３ｂは、例えば、タングステン又は銅で形成されていてもよい。あるいは、制御電極２１３ｂは、導電性を付与された半導体で形成されていてもよい。例えば、制御電極２１３ｂは、第１導電型（例えば、ｐ型）の不純物を含むポリシリコンで形成されていてもよい。あるいは、例えば、制御電極２１３ｂは、第２導電型（例えば、ｎ型）の不純物を含むポリシリコンで形成されていてもよい。
【００８０】
ゲート絶縁膜２１３ｃは、半導体基板ＳＢの表面ＳＢａ側に配されている。ゲート絶縁膜２１３ｃは、制御電極２１３ｂと半導体層１５とに挟まれるように設けられている。ゲート絶縁膜２１３ｃは、半導体層１５を覆っている。ゲート絶縁膜２１３ｃは、例えば、シリコン酸化物を主成分とする材料で形成されていてもよいし、シリコン窒化物を主成分とする材料で形成されていてもよい。なお、ゲート絶縁膜２１３ｃは、素子分離領域１６に連続していてもよい。この場合、ゲート絶縁膜２１３ｃは、素子分離領域１６が形成される工程（例えば、熱酸化工程）において同時に形成されてもよい。
【００８１】
制御電極２１３ｂには、制御電極２１３ａを介して電圧発生回路３０が電気的に接続されている。これにより、制御電極２１３ｂと半導体層１５との界面、すなわちＭＯＳ接合界面に対してプラスのバイアス電圧を印加することができ、ＭＯＳ接合による空乏層ＤＬ４を形成できる。このとき、半導体層１５内に反転層が形成されない程度にバイアス電圧を調整することが好ましい。
【００８２】
例えば、電圧発生回路３０から制御電極２１３ａ−１を介して制御電極２１３ｂ−１にプラスのバイアス電圧を印加することで、半導体層１５におけるゲート絶縁膜２１３ｃ−１の近傍に空乏層ＤＬ４−１を形成できる。このとき、プラスのバイアス電圧の値を大きくすると、空乏層ＤＬ４−１を孔ＴＨに沿った方向に伸ばすことができる。また、プラスのバイアス電圧の値を小さくすると、空乏層ＤＬ４−１を孔ＴＨに沿った方向に縮めることができる。すなわち、空乏層形成機構２１３−１は、孔ＴＨに沿った方向に空乏層ＤＬ４−１を伸縮させるように、空乏層ＤＬ４−１を形成する。
【００８３】
例えば、電圧発生回路３０から制御電極２１３ａ−２を介して制御電極２１３ｂ−２にプラスのバイアス電圧を印加することで、半導体層１５におけるゲート絶縁膜２１３ｃ−２の近傍に空乏層ＤＬ４−２を形成できる。このとき、プラスのバイアス電圧の値を大きくすると、空乏層ＤＬ４−２を孔ＴＨに沿った方向に伸ばすことができる。また、プラスのバイアス電圧の値を小さくすると、空乏層ＤＬ４−２を孔ＴＨに沿った方向に縮めることができる。すなわち、空乏層形成機構２１３−２は、孔ＴＨに沿った方向に空乏層ＤＬ４−２を伸縮させるように、空乏層ＤＬ４−２を形成する。
【００８４】
以上のように、第２の実施形態では、半導体装置２００の可変容量素子Ｃ２０１において、空乏層形成機構２１３が、制御電極２１３ｂと、制御電極２１３ｂと半導体層１５とに挟まれたゲート絶縁膜２１３ｃとを有する。これにより、空乏層形成機構２１３は、ＭＯＳ構造を利用して空乏層を形成することができる。
【００８５】
また、第２の実施形態では、半導体装置２００の可変容量素子Ｃ２０１において、ゲート絶縁膜２１３ｃが、例えば半導体基板ＳＢの表面ＳＢａに形成されている。制御電極２１３ｂは、半導体基板ＳＢの表面ＳＢａ側に配されており、例えばゲート絶縁膜２１３ｃを覆うように形成されている。これにより、半導体基板ＳＢの表面ＳＢａ側においてＭＯＳ構造を実現できる。
【００８６】
なお、第１の実施形態及び第２の実施形態において、第１の容量電極が埋め込まれるべき孔は、半導体基板を裏面から表面側に半導体基板内を延びていてもよい。例えば第１の実施形態について例示すると、図８に示すように、第１の容量電極３１１が埋め込まれるべき孔ＴＨ３００は、半導体基板ＳＢの裏面ＳＢｂから表面ＳＢａに近づくように半導体基板ＳＢ内を延びている。第１の容量電極３１１は、半導体基板ＳＢの裏面ＳＢｂ側の面３１１ａの少なくとも一部が露出されている。これにより、第１の容量電極３１１には、面３１１ａを介して容量端子４０を容易に接続できる。
【００８７】
また、このとき、図８に示すように、第１の容量電極３１１は、貫通ビアであってもよい。具体的には、孔ＴＨ３００は、半導体基板ＳＢの裏面ＳＢｂから表面ＳＢａまで半導体基板ＳＢを貫通している。これに応じて、第１の容量電極３１１は、半導体基板ＳＢの裏面ＳＢｂから表面ＳＢａまで貫通するように半導体基板ＳＢ内を延びている。このとき、半導体基板ＳＢの裏面ＳＢｂを覆うように絶縁膜３１８が形成されていてもよい。これにより、半導体基板ＳＢの裏面ＳＢｂを保護することができる。
【００８８】
あるいは、第１の実施形態及び第２の実施形態において、第２の容量電極は、半導体基板の裏面側に配されていてもよい。例えば第１の実施形態について例示すると、図９に示すように、第２の容量電極４１２は、半導体基板ＳＢの裏面ＳＢａにおける少なくとも第１の容量電極１１及び空乏層形成機構１３−１，１３−２に対応する領域を覆うように形成されている。例えば、図９に示すように、第２の容量電極４１２は、半導体基板ＳＢの裏面ＳＢａをほぼ全面的に覆っていてもよい。この場合でも、空乏層形成機構１３が孔ＴＨに沿った方向に空乏層ＤＬ５−１，ＤＬ５−２を伸縮させることにより、第１の容量電極１１及び第２の容量電極４１２の間の電気的容量を変えることができる。
【００８９】
あるいは、第１の実施形態及び第２の実施形態において、空乏層形成機構は、半導体基板の裏面側に配されていてもよい。例えば第１の実施形態の変形例及び第２の実施形態の組み合わせについて例示すると、図１０に示すように、空乏層形成機構５１３は、制御電極５１３ｂ及びゲート絶縁膜５１３ｃを有する。制御電極５１３ｂは、半導体基板ＳＢの裏面ＳＢｂ側に配されている。制御電極５１３ｂは、容量端子５０が電気的に接続されているとともに、ゲート絶縁膜５１３ｃを覆うように設けられている。ゲート絶縁膜５１３ｃは、半導体基板ＳＢの裏面ＳＢｂ側に配されている。ゲート絶縁膜５１３ｃは、制御電極５１３ｂと半導体層１５とに挟まれるように設けられている。ゲート絶縁膜５１３ｃは、半導体層１５を覆っている。この場合でも、空乏層形成機構５１３が孔ＴＨに沿った方向に空乏層ＤＬ６−１，ＤＬ６−２を伸縮させることにより、第１の容量電極１１ｋ及び第２の容量電極１２−１，１２−２の間の電気的容量を変えることができる。
【００９０】
また、このとき、絶縁膜１４は、第１の容量電極１１ｋと半導体層１５とを電気的に絶縁するように第１の容量電極１１ｋの側面１１ｋ１を覆っているが、第１の容量電極１１ｋにおける半導体基板ＳＢの裏面ＳＢａ側の面１１ｋ２を覆うように絶縁膜５１８が設けられていてもよい。絶縁膜５１８は、さらに半導体基板ＳＢの裏面ＳＢｂを覆っていてもよい。これにより、第１の容量電極１１ｋ及び半導体基板ＳＢの裏面ＳＢｂを保護することができる。
【００９１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９２】
１００，２００  半導体装置、１１，１１ｋ，３１１  第１の容量電極、１２，４１２  第２の容量電極、１３，２１３，５１３  空乏層形成機構。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】平成25年5月8日(2013.5.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正の内容】
【００８９】
あるいは、第１の実施形態及び第２の実施形態において、空乏層形成機構は、半導体基板の裏面側に配されていてもよい。例えば第１の実施形態の変形例及び第２の実施形態の組み合わせについて例示すると、図１０に示すように、空乏層形成機構５１３は、制御電極５１３ｂ及びゲート絶縁膜５１３ｃを有する。制御電極５１３ｂは、半導体基板ＳＢの裏面ＳＢｂ側に配されている。制御電極５１３ｂは、電圧発生回路３０が電気的に接続されているとともに、ゲート絶縁膜５１３ｃを覆うように設けられている。ゲート絶縁膜５１３ｃは、半導体基板ＳＢの裏面ＳＢｂ側に配されている。ゲート絶縁膜５１３ｃは、制御電極５１３ｂと半導体層１５とに挟まれるように設けられている。ゲート絶縁膜５１３ｃは、半導体層１５を覆っている。この場合でも、空乏層形成機構５１３が孔ＴＨに沿った方向に空乏層ＤＬ６−１，ＤＬ６−２を伸縮させることにより、第１の容量電極１１ｋ及び第２の容量電極１２−１，１２−２の間の電気的容量を変えることができる。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
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【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正の内容】
【図１０】
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