(57)【要約】      （修正有）【課題】記憶ブロックより細分化された単位で半導体メモリ装置の記憶領域を効率的に管理する。【解決手段】データを書き込むビットラインと、前記ビットラインの書き込み時間を測定する時間計測部とを備える。時間計測部は、前記ビットラインに存在するメモリセルの書き込み時間の中で最短の時間を前記ビットラインの書き込み時間とする。ライン制御部は前記書き込み時間に基づいて、使用するビットラインを予備ビットラインに切り換える。【選択図】図３
2014197438.tif 000002
【特許請求の範囲】
【請求項１】
データを書き込むビットラインと、
前記ビットラインの書き込み時間を測定する時間計測部と、
を備える半導体メモリ装置。
【請求項２】
前記時間計測部は、前記ビットラインに存在するメモリセルの書き込み時間の中で最短の時間を前記ビットラインの書き込み時間とする、請求項１に記載の半導体メモリ装置。
【請求項３】
前記半導体メモリ装置は、前記書き込み時間に基づいて、使用するビットラインを制御するライン制御部をさらに備える、請求項１に記載の半導体メモリ装置。
【請求項４】
前記ビットラインは、メインビットラインおよび予備ビットラインを含み、
前記ライン制御部は、前記書き込み時間に基づいて、使用するビットラインを前記メインビットラインから前記予備ビットラインに切り換える、請求項３に記載の半導体メモリ装置。
【請求項５】
前記ライン制御部は、前記ビットラインの書き込み時間が閾値を下回った場合に、使用するビットラインを前記メインビットラインから前記予備ビットラインに切り換える、請求項４に記載の半導体メモリ装置。
【請求項６】
前記ライン制御部は、複数のビットラインを含むビットライングループごとに使用するビットラインを、前記メインビットラインから前記予備ビットラインに切り換える、請求項４に記載の半導体メモリ装置。
【請求項７】
前記ライン制御部は、切り換え先の予備ビットラインを示すマッピング情報に基づいて、使用するビットラインを前記メインビットラインから前記予備ビットラインに切り換える、請求項４に記載の半導体メモリ装置。
【請求項８】
前記半導体メモリ装置は、前記メインビットラインから前記予備ビットラインに切り換えるスイッチ部をさらに備え、
前記ライン制御部は、前記スイッチ部に前記ビットラインの切り換えを指示する、請求項４に記載の半導体メモリ装置。
【請求項９】
前記半導体メモリ装置は、ページごとのウェアレベリングを行うレベリング部をさらに備える、請求項１に記載の半導体メモリ装置。
【請求項１０】
前記レベリング部は、前記書き込み時間から前記ビットラインの書き込み回数を推定し、前記書き込み回数に基づいてウェアレベリングを行う、請求項９に記載の半導体メモリ装置。
【請求項１１】
前記半導体メモリ装置は、前記ビットラインの書き込み時間を外部に出力する外部出力部をさらに備える、請求項１に記載の半導体メモリ装置。
【請求項１２】
データを書き込むビットラインの書き込み時間を測定することを含む、メモリ管理方法。
【請求項１３】
データを書き込むビットラインを備える半導体メモリ装置と、
前記ビットラインの書き込み時間を測定する時間計測部と、
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体メモリ装置、メモリ管理方法および電子機器に関する。
【背景技術】
【０００２】
近年、記憶装置として記憶データの書き換えが可能な半導体メモリ装置が広く普及している。このような半導体メモリ装置は、構造上、データの書き込み回数に限りがある。例えば、半導体メモリ装置のある記憶領域にデータの書き込みを行い続け、該記憶領域の書き込み回数が限度を超えてしまった場合、該記憶領域は書き込みエラーを起こし、使用不可になってしまう。
【０００３】
上記のように、一部の記憶領域が書き込みエラーを起こし、使用不可になった場合、たとえ他の記憶領域が使用可能であっても、該半導体メモリ装置は、使用できなくなることがある。したがって、半導体メモリ装置の信頼性を向上させるために、特定の記憶領域への書き込み回数が限度を超えないように制御する技術が検討されている。
【０００４】
例えば、特許文献１には、半導体メモリ装置において、データ消去単位である記憶ブロックとは別にダミーブロックを設け、該ダミーブロックのデータ書き込み時間に基づいて、記憶ブロックの書き換え可否を判断する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１９８４３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１に記載された技術では、データ消去単位である記憶ブロックごとの情報しか得られず、記憶ブロック単位でしか半導体メモリ装置の記憶領域を管理することができなかった。したがって、記憶ブロックよりも細分化された単位で、半導体メモリ装置の記憶領域を管理することが求められていた。
【０００７】
そこで、本開示では、記憶ブロックより細分化された単位で半導体メモリ装置の記憶領域を効率的に管理することが可能な、新規かつ改良された半導体メモリ装置、メモリ管理方法および電子機器を提案する。
【課題を解決するための手段】
【０００８】
本開示によれば、データを書き込むビットラインと、前記ビットラインの書き込み時間を測定する時間計測部と、を備える半導体メモリ装置が提供される。
【０００９】
また、本開示によれば、データを書き込むビットラインの書き込み時間を測定することを含む、メモリ管理方法が提供される。
【００１０】
また、本開示によれば、データを書き込むビットラインを備える半導体メモリ装置と、前記ビットラインの書き込み時間を測定する時間計測部と、を備える電子機器が提供される。
【発明の効果】
【００１１】
以上説明したように本開示によれば、記憶ブロックより細分化された単位で半導体メモリ装置の記憶領域を効率的に管理することが可能である。
【図面の簡単な説明】
【００１２】
【図１】本開示の実施形態に係る半導体メモリ装置を含む電子機器の具体例を示した外観図である。
【図２】同実施形態に係る半導体メモリ装置を備えるテレビジョン受像機の内部構成を示すブロック図である。
【図３】同実施形態に係る半導体メモリ装置の内部構成を示したブロック図である。
【図４】同実施形態に係るデータ格納部が有する半導体回路の等価回路を示した説明図である。
【図５】同実施形態に係る半導体メモリ装置が行う動作を説明するフローチャート図である。
【図６】データ格納部のデータ配置を説明する説明図である。
【図７】ライン制御部が設定するマッピング情報の具体例の一例を示した説明図である。
【図８】比較例に係る半導体メモリ装置による書き込み履歴と書き込み回数の関係を示す説明図である。
【図９】本開示の実施形態に係る半導体メモリ装置による書き込み履歴と書き込み回数の関係を示す説明図である。
【図１０】本開示の実施形態に係る半導体メモリ装置の第１の変形例を説明する回路図である。
【図１１】本開示の実施形態に係る半導体メモリ装置の第２の変形例を説明する回路図である。
【発明を実施するための形態】
【００１３】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１４】
なお、説明は以下の順序で行うものとする。
１．本開示の実施形態に係る半導体メモリ装置を含む電子機器
１．１．電子機器の外観例
１．２．電子機器の内部構成
２．本開示の実施形態に係る半導体メモリ装置
２．１．半導体メモリ装置の内部構成
２．２．半導体メモリ装置の動作
２．２．１．半導体メモリ装置が有するデータ格納部の動作
２．２．２．半導体メモリ装置の動作
２．３．半導体メモリ装置の効果例
２．４．変形例
３．まとめ
【００１５】
＜１．本開示の実施形態に係る半導体メモリ装置を備える電子機器＞
［１．１．電子機器の外観例］
まず、図１を参照して、本開示の実施形態に係る半導体メモリ装置を含む電子機器の概略構成について説明する。図１は、本開示の実施形態に係る半導体メモリ装置を含む電子機器の具体例を示した外観図である。
【００１６】
図１に示すように、本開示の実施形態に係る半導体メモリ装置を含む電子機器は、例えば、記憶データの書き換えが可能な半導体メモリ装置を含むテレビジョン受像機１などである。
【００１７】
ここで、以下では、本開示の実施形態に係る半導体メモリ装置を含む電子機器として、上述のテレビジョン受像機１を例示して説明を行うが、本開示の技術内容は上記の例示に限定されない。本開示の実施形態に係る半導体メモリ装置を備える電子機器は、例えば、パーソナルコンピュータ、ＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）装置などであってもよい。
【００１８】
［１．２．電子機器の内部構成］
次に、図２を参照して、本開示の実施形態に係る半導体メモリ装置を含むテレビジョン受像機１の内部構成について説明する。図２は、本開示の実施形態に係る半導体メモリ装置を備えるテレビジョン受像機１の内部構成を示すブロック図である。
【００１９】
図２に示すように、本開示の実施形態に係る半導体メモリ装置を含むテレビジョン受像機１は、制御部１１０と、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）１２０と、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１３０と、バス１４０と、表示部１５０と、音声出力部１６０と、入力部１７０と、チューナ１８０と、通信部１９０と、半導体メモリ装置２００と、を備える。
【００２０】
制御部１１０は、演算処理機能を有し、各種プログラムに従ってテレビジョン受像機１の動作全般を制御する。例えば、制御部１１０は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などであってもよい。
【００２１】
ＲＯＭ１２０は、制御部１１０が使用するプログラムや演算パラメータ等をあらかじめ書き込まれて、記憶する記憶装置である。
【００２２】
ＲＡＭ１３０は、記憶データの書き換えが可能であるが、電源供給時しかデータを保持できない記憶装置である。ＲＡＭ１３０は、例えば、制御部１１０の実行において使用するプログラムや、その実行において適宜変化するパラメータ等を一時記憶する。
【００２３】
バス１４０は、上述の制御部１１０、ＲＯＭ１２０、およびＲＡＭ１３０を相互に接続する。また、バス１４０は、制御部１１０、ＲＯＭ１２０、およびＲＡＭ１３０と、表示部１５０、音声出力部１６０、入力部１７０、チューナ１８０、通信部１９０、および半導体メモリ装置２００との接続を行う。
【００２４】
表示部１５０は、チューナ１８０が受信した映像データ、入力部１７０から入力された映像データ、および通信部１９０が受信した映像データなどを表示する。表示部１５０は、例えば、液晶ディスプレイ（ＬＣＤ）装置、ＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）装置およびＣＲＴ（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）ディスプレイ装置などの表示装置であってもよい。
【００２５】
音声出力部１６０は、表示部１５０と同様に、チューナ１８０が受信した音声データ、入力部１７０から入力された音声データ、および通信部１９０が受信した音声データなどを音声に変換して出力する。音声出力部１６０は、例えば、スピーカおよびヘッドフォンなどの音声出力装置であってもよい。
【００２６】
入力部１７０は、テレビジョン受像機１の外部からのデータ入力を可能にするインターフェースである。例えば、入力部１７０は、ＲＣＡ端子、光オーディオ端子、ＨＤＭＩ（Ｈｉｇｈ−Ｄｉｆｉｎｉｔｉｏｎ  Ｍｕｌｉｍｅｄｉａ  Ｉｎｔｅｒｅｆａｃｅ）（登録商標）端子のような外部接続機器を接続するための接続ポートで構成された接続インターフェースであってもよい。
【００２７】
チューナ１８０は、放送信号等を受信し、映像および音声データ等に変換する機器である。また、チューナ１８０は、変換した映像データを表示部１５０に出力し、変換した音声データを音声出力部１６０に出力する。ここで、チューナ１８０は、電子番組表のデータ等をさらに受信してもよい。
【００２８】
通信部１９０は、例えば、インターネットに接続するための通信デバイス等で構成された通信インターフェースである。また、通信部１９０は、有線ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）または無線ＬＡＮ対応通信装置であってもよいし、有線による通信を行うワイヤー通信装置であってもよい。
【００２９】
半導体メモリ装置２００は、記憶データの書き換えが可能で、データの保持に電源供給を必要としない記憶装置である。半導体メモリ装置２００は、例えば、チューナ１８０が受信した電子番組表のデータ等を記憶してもよく、チューナ１８０が受信した映像データを記憶してもよい。
【００３０】
以上説明したように、本開示の実施形態に係る半導体メモリ装置２００は、様々な電子機器に備えられ、多様なデータを記憶する。以下では、係る半導体メモリ装置２００の具体的な構成について説明する。
【００３１】
＜２．本開示の実施形態に係る半導体メモリ装置＞
［２．１．半導体メモリ装置の内部構成］
続いて、図３を参照して、本開示の実施形態に係る半導体メモリ装置２００の内部構成について説明を行う。図３は、本開示の実施形態に係る半導体メモリ装置２００の内部構成を示したブロック図である。
【００３２】
図３に示すように、本開示の実施形態に係る半導体メモリ装置２００は、主制御部２１０と、外部入出力部２２０と、データ格納部２３０と、ページ選択部２４０と、時間計測部２５０と、ライン制御部２６０と、レベリング部２７０と、を備える。
【００３３】
主制御部２１０は、半導体メモリ装置２００の動作全体を制御し、データ格納部２３０へのデータの書き込み、読み出しおよび消去などを行う演算処理回路である。具体的には、主制御部２１０は、外部入出力部２２０を介して、テレビジョン受像機１の入力部１７０、チューナ１８０および通信部１９０等からデータを取得し、データ格納部２３０にデータを書き込む。また、主制御部２１０は、データ格納部２３０より記憶データを読み出し、外部入出力部２２０を介して、該記憶データを出力する。
【００３４】
外部入出力部２２０は、半導体メモリ装置２００と外部機器とのデータの入出力を行うインターフェースである。例えば、外部入出力部２２０は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）ポート、ＩＥＥＥ１３９４ポート、ＳＣＳＩ（Ｓｍａｌｌ  Ｃｏｍｐｕｔｅｒ  Ｓｙｓｔｅｍ  Ｉｎｔｅｒｆａｃｅ）、ＳＡＴＡ（Ｓｅｒｉａｌ  Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）ポートなどで構成された接続インターフェースであってもよい。
【００３５】
データ格納部２３０は、半導体メモリ装置２００が記憶するデータを格納する半導体記憶素子である。具体的には、データ格納部２３０は、複数の記憶ブロックで構成され、一つの記憶ブロックは複数のページ（例えば、６４ページなど）で構成され、一つのページは、複数のメモリセル（例えば、１６０００個など）で構成される。それぞれのメモリセルへのデータの書き込みおよび読み出しはページ単位で行われ、また、それぞれのメモリセルのデータの消去は記憶ブロック単位で行われる。
【００３６】
ここで、データ格納部２３０の具体的な回路構成について、図４を参照して説明を行う。図４は、データ格納部２３０が有する半導体回路３３０を示した説明図である。
【００３７】
図４に示すデータ格納部２３０が有する半導体回路３３０は、「ページ０ライン」から「ページ６３ライン」までのページラインと呼ばれる複数の配線と、ページラインと交差し、ビットラインと呼ばれる複数の配線と、を備える。また、ページラインとビットラインの交点には、半導体素子で構成された記憶素子が設けられる。さらに、ページラインの両端には、グランド選択トランジスタおよびビットライン選択トランジスタが設けられる。ここで、該記憶素子が、上述したメモリセルに該当し、ページライン一列が、一つのページに該当する。なお、係る半導体回路３３０を有するデータ格納部２３０がデータを書き込み、読み出し、消去を行う際の動作については、後述する。
【００３８】
ページ選択部２４０は、主制御部２１０が操作を行うページを選択する回路部である。具体的には、ページ選択部２４０は、主制御部２１０によりデータ格納部２３０へデータが書き込まれる際に、データが書き込まれるページラインを選択する。また、ページ選択部２４０は、主制御部２１０によりデータの読み出しを指示された際に、データ格納部２３０から読み出されるデータが記憶されたページラインを選択する。
【００３９】
時間計測部２５０は、メモリセルにデータを書き込む際に、書き込み時間を計測し、ビットラインごとの書き込み時間を算出する回路部である。ここで、メモリセルは書き込みを行うたびに劣化し、書き込みにかかる時間が短くなる。したがって、本開示の実施形態に係る半導体メモリ装置２００は、ビットラインごとにメモリセルの書き込み時間を計測することにより、該ビットラインごとの劣化度および書き込み回数を推定することが可能である。また、本開示の実施形態に係る半導体メモリ装置２００は、書き込み時間からビットラインごとの劣化度および書き込み回数を推定することができるため、ビットラインごとにメモリセルを管理することも可能である。
【００４０】
なお、時間計測部２５０は、メモリセルごとに書き込み時間を計測し、ビットライン中のメモリセルの書き込み時間で最も短い時間を該ビットラインの書き込み時間としてもよい。また、時間計測部２５０は、ビットラインにデータを書き込む際の電圧変化からビットラインの書き込み時間を計測し、該ビットラインの書き込み時間としてもよい。ただし、メモリセルごとに書き込み時間を計測した方が、より正確にビットラインの書き込み時間を計測できるため、より好ましい。
【００４１】
ライン制御部２６０は、時間計測部２５０が計測したビットラインごとの書き込み時間に基づいて、データ書き込みの際に使用するビットラインを制御する回路部である。具体的には、半導体メモリ装置２００は、データ格納部２３０にメインビットラインと予備ビットラインと備え、ライン制御部２６０は、ビットラインの書き込み時間に基づいて、使用するビットラインをメインビットラインから予備ビットラインに切り換える。
【００４２】
さらに具体的には、ライン制御部２６０は、通常、データの書き込みにメインビットラインを使用するよう制御を行う。しかし、書き込み時間が閾値を下回るビットラインが検出された場合、ライン制御部２６０は、該ビットラインを使用不可とし、代わりに予備ビットラインを使用するように切り換える。また、ライン制御部２６０は、どのメインビットラインが使用不可となり、代わりにどの予備ビットラインに置き換えられたかをマッピング情報としてデータ格納部２３０に記憶させる。
【００４３】
係る構成により、例えば、ライン制御部２６０は、データの特性により書き込みが集中し、使用不可となったメインビットラインを、予備ビットラインに切り換えることにより、記憶ブロック全体が使用不可となることを防止する。
【００４４】
また、例えば、ライン制御部２６０は、ビットラインを使用不可とする判断を該ビットラインの書き込み時間だけでなく、他の記憶ブロックの該ビットラインと同一位置のビットラインの書き込み時間に基づいて判断してもよい。データの特性により特定のビットラインへ書き込みが集中する場合、他の記憶ブロックにおいても同様に、同一位置のビットラインに書き込みが集中している可能性が高い。したがって、同一位置の複数のビットラインの書き込み時間を参照することにより、ビットラインの書き込み時間が閾値を下回った際の該ビットラインの使用不可判断の精度をより高めることができる。
【００４５】
さらに、例えば、ライン制御部２６０は、時間計測部２５０が計測したビットラインごとの書き込み時間に基づいて、各ビットラインの書き込み時間が平準化されるように、データが書き込まれるビットラインを制御してもよい。具体的には、ライン制御部２６０は、書き込みを行うビットラインの書き込み時間が短い場合、書き込み時間が閾値を下回る前に、書き込み時間が長いビットラインと入れ替えて、書き込みを行わせてもよい。
【００４６】
レベリング部２７０は、データ格納部２３０の各メモリセルの書き込み回数を平準化する（ウェアレベリングともいう）アルゴリズムを備えた回路部である。具体的には、レベリング部２７０は、ページごとに書き込み回数を計測し、書き込み回数を平準化するために、書き込み回数が少ないページに書き込みが行われるよう制御する。また、レベリング部２７０は、ウェアレベリングにより、どのページに書き込みが行われたかを変換情報としてデータ格納部２３０に記憶させる。
【００４７】
また、レベリング部２７０は、時間計測部２５０が計測したビットラインごとの書き込み時間から、ビットラインごとの書き込み回数を推定し、該書き込み回数に基づいてウェアレベリングをおこなってもよい。さらに、レベリング部２７０は、ビットラインごとの書き込み時間から推定したビットラインごとの書き込み回数と、ページごとに計測した書き込み回数とに基づいて、ウェアレベリングを行ってもよい。
【００４８】
以上にて、本開示の実施形態に係る半導体メモリ装置２００の内部構成について、具体的に説明を行った。係る構成を有する本開示の実施形態に係る半導体メモリ装置２００によれば、ビットラインごとの書き込み時間を計測することにより、記憶ブロックより細分化されたビットライン単位で半導体メモリ装置２００のデータ格納部２３０を管理することが可能である。
【００４９】
また、本開示の実施形態に係る半導体メモリ装置２００は、ビットラインごとの書き込み時間を計測することにより、データの書き込み単位ではないため書き込み回数を計測することが困難なビットラインについても書き込み回数を推定することが可能である。
【００５０】
ここで、本開示の実施形態に係る半導体メモリ装置２００は、データ書き込みのたびに書き込み時間を計測し、ビットラインの劣化度を判断する。したがって、係る構成により、書き込み回数等を記憶することによりユーザが使用できる記憶領域が減少することや、書き込み回数等を記憶する際に突発的な電源オフが発生し書き込み回数が消失または不正確になること等を回避することが可能である。しかしながら、データを書き込む前に書き込みを行うビットラインが使用可能であるか否かを判断するために、時間計測部２５０は、各ビットラインの前回の書き込み時間をデータ格納部２３０に記憶していてもよいことは言うまでもない。
【００５１】
なお、上記実施形態において、時間計測部２５０が計測したビットラインごとの書き込み時間は、書き込みを行うビットラインの制御判断に用いられるとしたが、本開示は係る例示に限定されない。例えば、半導体メモリ装置２００は、ビットラインごとの書き込み時間を外部入出力部２２０から外部に出力し、半導体メモリ装置２００の寿命に関する情報として、表示部１５０にてユーザに表示してもよい。また、例えば、半導体メモリ装置２００は、ビットラインごとの書き込み時間を外部入出力部２２０から外部に出力し、半導体メモリ装置２００の不具合検査等に使用してもよい。
【００５２】
［２．２．半導体メモリ装置の動作］
（２．２．１．半導体メモリ装置が有するデータ格納部の動作）
ここで、図４〜図７を参照して本開示に係る半導体メモリ装置の動作について、説明を行う。まず、図４を参照して、本開示に係る半導体メモリ装置が有するデータ格納部２３０の動作について説明する。具体的には、データ格納部２３０へのデータ書き込み動作と、データ格納部２３０からのデータ読み出し動作と、データ格納部２３０からのデータ消去動作について説明する。
【００５３】
なお、以下では一つのメモリセルが１ビットの情報を記憶しているとして説明を行うが、本開示の技術内容は係る例示に限定されない。例えば、一つのメモリセルが２ビット以上の情報量の情報を記憶していてもよい。
【００５４】
まず、データ格納部２３０へのデータ書き込み動作について、説明する。図４に示すメモリセル３３３に対して書き込みを行う場合、書き込みが行われるメモリセル３３３の制御ゲートに、書き込み電圧（Ｖｐｇｍ）が印加される。また、ビットライン３３１上の他の書き込みが行われないメモリセルの制御ゲートには、セルトランジスタがオンとなる電圧（Ｖｐａｓｓ、ただし、Ｖｐｇｍ  ＞  Ｖｐａｓｓ）が印加される。さらに、ビットライン３３１上のビットライン選択トランジスタのゲートに電源電圧（Ｖｄｄ）が印加され、ビットライン３３１上のグランド選択トランジスタのゲートは、接地電圧（０Ｖ）が印加される。
【００５５】
ここで、ビットライン３３１の電圧が０Ｖである場合、ビットライン選択トランジスタがオンになり、書き込みが行われるメモリセル３３３に高電界がかかり、電子が注入される。また、ビットライン３３１の電圧がＶｄｄの場合、ビットライン選択トランジスタはオフになり、書き込みが行われるメモリセル３３３に高電界はかからず、電子は注入されない。したがって、ビットライン３３１の電圧を変更することにより、メモリセル３３３に電子が注入されているか否かを制御することが可能であり、１ビットの「０」または「１」の情報を電子が注入されているか否かとして記憶することができる。なお、データ書き込み動作は、ページライン単位で行われ、同一のページライン上のすべてのメモリセルに同時に書き込み動作が行われ、また、各ページラインへの書き込みは並行して行われる。
【００５６】
次に、データ格納部２３０からのデータ読み出し動作について説明する。図４に示すメモリセル３３３の情報を読み出す場合、読み出しが行われるメモリセル３３３の制御ゲートに０Ｖが印加される。また、読み出しが行われないメモリセルの制御ゲート、ビットライン選択トランジスタ、およびグランド選択トランジスタのゲートには、セルトランジスタがオンとなる電圧（例えば、Ｖｐａｓｓと同じ電圧）が印加される。ここで、メモリセル３３３に電子が注入されている場合、電流が流れないが、一方、メモリセル３３３に電子が注入されていない場合、電流が流れる。係る電流を検出することによって、メモリセル３３３が記憶する情報を読み出すことができる。なお、データ書き込み動作と同様に、データ読み出し動作もページライン単位で行われ、同一のページライン上のすべてのメモリセルに同時に読み出し動作が行われる。また、各ページライからの読み出しは並行して行われる。
【００５７】
さらに、データ格納部２３０のデータ消去動作について説明する。データ消去動作は、記憶ブロック単位で行われる。消去が行われる記憶ブロックのメモリセルの制御ゲートには０Ｖが印加され、消去が行われない記憶ブロックのメモリセルの制御ゲートはオープンとする。また、各ビットライン選択トランジスタおよびグランド選択トランジスタのゲートはオープンとし、データ格納部２３０の半導体回路が形成された半導体基板のＰ型半導体層（ウェル）に消去電圧（例えば、２０Ｖなど）が印加される。ここで、０Ｖが印加されたメモリセルには、高電界がかかるため、メモリセルから電子が引き抜かれ、データ消去が行われる。また、オープンであるメモリセルには、高電界がかからないため、メモリセルから電子が引き抜かれず、データ消去が行われない。
【００５８】
以上で本開示の実施形態に係る半導体メモリ装置２００が有するデータ格納部２３０の動作について説明を行った。上述したように、データ格納部２３０の半導体回路は、メモリセルへの電子の注入および引き抜きにより、データの書き込みおよび消去を行う。したがって、データ格納部２３０にデータの書き込みが繰り返し行われると、電子の注入と引き抜きによりメモリセルは劣化し、やがて正常にデータの記憶が行えなくなる。よって、各メモリセルにはデータの書き込み回数に上限が設けられ、係る書き込み回数を超えないようにメモリセルの管理が行われる。
【００５９】
（２．２．２．半導体メモリ装置の全体動作）
次に、図５〜図７を参照して、本開示の実施形態に係る半導体メモリ装置２００の動作について説明を行う。ここで、図５は、本開示の実施形態に係る半導体メモリ装置２００が行う動作を説明するフローチャート図である。
【００６０】
図５に示すように、まず、本開示の実施形態に係る半導体メモリ装置２００の主制御部２１０は、ビットラインにデータの書き込みを行う指示をページ選択部２４０およびライン制御部２６０に出す（Ｓ１０２）。次に、ページ選択部２４０およびライン制御部２６０により選択されたメインビットラインに、主制御部２１０によりデータの書き込みが行われる（Ｓ１０４）。また、時間計測部２５０は、該メインビットラインの各メモリセルについてデータ書き込み時間を計測する（Ｓ１０４）。さらに、時間計測部２５０は、各メモリセルのデータ書き込み時間の中で最も短い時間を該メインビットラインの書き込み時間とする（Ｓ１０６）。
【００６１】
ここで、ライン制御部２６０は、時間計測部２５０が計測した書き込み時間が閾値を下回るか否かを判断する（Ｓ１０８）。書き込み時間が閾値を下回らなかった場合（Ｓ１０８／Ｎｏ）、ライン制御部２６０は、該メインビットラインは使用可能であると判断し、主制御部２１０は、データの書き込みを終了する。
【００６２】
また、書き込み時間が閾値を下回った場合（Ｓ１０８／Ｙｅｓ）、ライン制御部２６０は、該メインビットラインは使用不可であると判断する。該メインビットラインが使用不可と判断された場合、ライン制御部２６０は、該メインビットラインの代替として予備ビットラインを指定し、該メインビットラインに書き込んだデータを予備ビットラインにも書き込むよう主制御部２１０に指示を行う（Ｓ１１０）。さらに、主制御部２１０により、該予備ビットラインへのデータの書き込みが終了した場合、ライン制御部は、使用不可と判断したメインビットラインと、指定した代替の予備ビットラインとの対応関係情報をマッピング情報として記録する（Ｓ１１２）。
【００６３】
なお、上記では簡略化のため、一つのメインビットラインに着目して、半導体メモリ装置２００の動作を説明した。しかしながら、実際の半導体メモリ装置２００においては、並行して複数のビットラインに対して書き込みが行われるため、上記で説明した動作と同様の動作が各ビットラインにおいて並行して行われる。
【００６４】
次に、図６および図７を参照して、上記で説明した半導体メモリ装置２００の動作について、より具体的に説明する。ここで、図６は、データ格納部２３０のデータ配置を説明する説明図であり、図７は、ライン制御部２６０が設定するマッピング情報の具体例の一例を示した説明図である。
【００６５】
図６に示すように、本開示の実施形態に係る半導体メモリ装置２００が有するデータ格納部２３０は、メインビットライン領域２３１と、予備ビットライン領域２３３と、マッピング情報記憶領域２３５と、を備える。
【００６６】
メインビットライン領域２３１は、主としてデータの書き込みおよび消去が行われる記憶領域である。また、予備ビットライン領域２３３は、メインビットライン領域２３１の一部のビットラインがライン制御部２６０により使用不可と判断された場合、代替として使用される記憶領域である。さらに、マッピング情報記憶領域２３５は、メインビットライン領域２３１から予備ビットライン領域２３３にビットラインの切り換えが行われた場合に、使用不可とされたメインビットラインと予備ビットラインとの対応関係情報を記憶する記憶領域である。
【００６７】
例えば、一例としてメインビットライン領域２３１のメインビットライン２３１−１にデータの書き込みを行う場合について説明する。まず、主制御部２１０により、メインビットライン２３１−１にデータの書き込みが行われた場合、時間計測部２５０は、メインビットライン２３１−１のデータ書き込み時間を計測する。計測された書き込み時間が閾値を下回らなかった場合、メインビットライン２３１−１は使用可能と判断され、データの書き込みは終了する。
【００６８】
また、計測された書き込み時間が閾値を下回った場合、ライン制御部２６０により、メインビットライン２３１−１は使用不可と判断される。係る場合、ライン制御部２６０は、予備ビットライン領域２３３の予備ビットライン２３３−１に再度データの書き込みを行うよう主制御部２１０に指示を行い、再度データの書き込みが行われる。さらに、ライン制御部２６０は、メインビットライン２３１−１が使用不可であり、代替として予備ビットライン２３３−１に切り換えた旨をマッピング情報としてマッピング情報記憶領域２３５に記録する。
【００６９】
ここで、マッピング情報記憶領域２３５が記憶するマッピング情報の具体例の一例を図７に示す。例えば、図７に示すように、マッピング情報記憶領域２３５が記憶するマッピング情報は、「ビットライン」、「ビット切り換え有無」、および「予備ビットライン」を項目に含む。
【００７０】
例えば、ビットライン「００Ｍ００００」は、ビット切り換え有無において切り換えがあることを示す「１」であるため使用不可と判断されており、予備ビットライン「０１Ｓ００００」に切り換えられたことを示している。また、ビットライン「００Ｍ０００１」は、ビット切り換え有無において切り換えがないことを示す「０」である。よって、ビットライン「００Ｍ０００１」は、使用可能と判断されており、また、切り換え先の予備ビットラインが入力されていない。さらに、ビットライン「００Ｍ０００２」は、ビット切り換え有無において切り換えがあることを示す「１」であるため使用不可と判断されており、予備ビットライン「０１Ｓ０００１」に切り換えられたことを示している。
【００７１】
以上にて、本開示の実施形態に係る半導体メモリ装置２００の全体動作について説明を行った。ここで、上記実施形態では、ビットラインごとにメインビットラインから予備ビットラインに切り換えが行われるとしたが、本開示の技術内容は係る例示に限定されない。例えば、複数のビットラインをまとめてグループとし、該グループ内で所定の数のビットラインが使用不可と判断された場合に、該グループのビットラインすべてをメインビットラインから予備ビットラインに切り換えてもよい。係る場合、グループ単位で切り換えを行うため、マッピング情報記憶領域２３５に必要な容量を少なくすることができる。したがって、より多くの記憶領域がユーザに使用可能になる。
【００７２】
［２．３．半導体メモリ装置の効果例］
さらに、本開示の実施形態に係る半導体メモリ装置２００による効果例について、具体的に説明する。以下では、メモリセルに電子が注入された状態が「０」の情報を表し、メモリセルに電子が注入されていない状態が「１」の情報を表しているとして説明する。
【００７３】
ここで、（２．２．１．半導体メモリ装置が有するデータ格納部の動作）で説明したように、半導体メモリ装置は、メモリセルに電子が注入されているか否かに基づいて情報を記憶する。また、すでに書き込みがされたメモリセルに別のデータを書き込む場合、半導体メモリ装置は、記憶ブロック内のすべてのメモリセルを電子が注入されていない状態に戻し、その後、書き込むデータに基づき、電子を注入するメモリセルに電子を注入する。
【００７４】
例えば、「１」から「１」に書き換える場合は、電子の引き抜きおよび注入が発生しない。また、「１」から「０」に書き換える場合は、電子の注入のみ発生し、「０」から「１」に書き換える場合は、電子の引き抜きのみ発生する。さらに、「０」から「０」に書き換える場合は、電子の引き抜きおよび注入の両方が発生する。
【００７５】
したがって、上記の例において、メモリセルに「０」が書き込まれた場合、該メモリセルへの電子の注入または引き抜きが発生し、メモリセルの劣化が生じることがわかる。一方、「１」が書き込まれ続けた場合には、電子の注入または引き抜きが発生しないため、メモリセルの劣化が生じないことがわかる。
【００７６】
よって、特定のビットが「０」になるデータが、高い頻度で書き込まれる場合、該ビットが書き込まれるメモリセルは、他のビットが書き込まれるメモリセルに比べて、早く劣化が進んでしまうことになる。
【００７７】
係る場合において、本開示の実施形態に係る半導体メモリ装置２００は、データの書き込み時間を計測することにより、他のメモリセルに対して劣化が進んだメモリセルを含むビットラインを判別することができる。また、劣化が進んだメモリセルを含むビットラインを予備ビットラインに置き換えることにより、他のビットラインに含まれる劣化が進んでいないメモリセルを効率的に使用することができる。
【００７８】
以下では、図８および図９を参照して、上記で説明した本開示の実施形態に係る半導体メモリ装置２００が有する、メモリセルを効率的に使用することができる効果例について、具体的に説明する。
【００７９】
ここで、図８は、比較例に係る半導体メモリ装置による書き込み履歴と書き込み回数の関係を示す説明図である。また、図９は、本開示の実施形態に係る半導体メモリ装置２００による書き込み履歴と書き込み回数の関係を示す説明図である。なお、比較例に係る半導体メモリ装置は、本開示に係る時間計測部２５０およびライン制御部２６０を有しない半導体メモリ装置である。また、半導体メモリ装置の書き込み回数の上限は３０００回とする。
【００８０】
図８および図９において、「０」および「１」が特定のビットに特異的に出現するデータを繰り返し書き込んだ場合を例示する。該データにおいて、２番目のビットは常に「１」であり、４番目のビットは常に「０」であり、他のビットは「１」および「０」の割合は１：１である。したがって、常に「１」である２番目のビットが書き込まれるメモリセルを含む「００Ｍ０００１」のビットラインは、書き込み履歴が常に「１」となっている。また、常に「０」である４番目のビットが書き込まれるメモリセルを含む「００Ｍ０００３」のビットラインは、書き込み履歴が常に「０」となっている。さらに、「００Ｍ００００」、「００Ｍ０００２」および「００Ｍ０００４」のビットラインは、「１」および「０」の割合が１：１であるため、書き込み履歴は「Ｘ」で表されている。
【００８１】
図８に示す比較例の半導体メモリ装置は、上記のデータを３０００回書き込んだ時点で、「００Ｍ０００３」のビットラインに「０」が３０００回書き込まれる。したがって、「００Ｍ０００３」のビットラインは書き込みエラーを発生させて使用不可となり、該ビットラインを含む記憶ブロック全体も同様に使用不可となる。
【００８２】
しかし、例えば、「００Ｍ０００１」のビットラインは、「０」書き込み回数が０であり、実質的にメモリセルは劣化していない。また、「００Ｍ００００」、「００Ｍ０００２」および「００Ｍ０００４」のビットラインは、「０」書き込み回数が３０００回の５０％である１５００回であり、書き込み回数上限には達していない。
【００８３】
したがって、比較例に係る半導体メモリ装置は、「０」が高い頻度で書き込まれるビットラインが存在することにより、他のビットラインが使用可能であっても、書き込み回数３０００回にて該ビットラインを含む記憶ブロック全体が使用不可となる。
【００８４】
一方、本開示の実施形態に係る半導体メモリ装置２００は、図９に示すように、上記のデータを３０００回書き込んだ時点で、同様に「００Ｍ０００３」のビットラインに「０」が３０００回書き込まれる。ここで、時間計測部２５０およびライン制御部２６０は、書き込み時間から「００Ｍ０００３」のビットラインの書き込み回数が上限に達したことを判断し、「００Ｍ０００３」のビットラインを予備ビットラインである「０１Ｓ００００」に切り換える。したがって、半導体メモリ装置２００は、さらに上記のデータを３０００回書き込むことが可能になる。
【００８５】
係る場合、常に「０」が書き込まれる「００Ｍ０００３」および「０１Ｓ００００」のビットラインは「０」書き込み回数は、３０００回である。さらに、比較例では、「０」書き込み回数が１５００回であった「００Ｍ００００」、「００Ｍ０００２」および「００Ｍ０００４」のビットラインについても「０」書き込み回数が１５００回ｘ２＝３０００回の書き込み回数が可能になる。したがって、本開示の実施形態に係る半導体メモリ装置２００は、比較例に係る半導体メモリ装置に比べて、メモリセルを効率良く管理することができ、半導体メモリ層全体としての書き込み回数を増加させることができる。
【００８６】
［２．４．変形例］
続いて、図１０および図１１を参照して本開示の実施形態に係る半導体メモリ装置の変形例について、説明を行う。ここで、図１０は、本開示の実施形態に係る半導体メモリ装置の第１の変形例を説明する回路図である。また、図１１は、本開示の実施形態に係る半導体メモリ装置の第２の変形例を説明する回路図である。
【００８７】
まず、図１０を参照して、本開示の実施形態に係る半導体メモリ装置の第１の変形例について説明を行う。図１０に示す本開示の実施形態に係る半導体メモリ装置の第１の変形例は、データ格納部２３０ａが、メインビットラインから予備ビットラインへの切り換えのためのスイッチ部２３７ａを備える構成である。
【００８８】
スイッチ部２３７ａは、ライン制御部２６０の指示により、使用不可となったメインビットラインを予備ビットラインに切り換え、切り換え情報を保持することができる回路部である。また、スイッチ部２３７ａは、例えば、ビットラインを不可逆に切り換えることや、スイッチ部２３７ａが切り換え情報を保持する記憶素子を有していることなどにより、ビットラインの切り換え状態を保持する。例えば、スイッチ部２３７ａは、半導体スイッチ回路、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）スイッチ回路であってもよい。
【００８９】
係る構成により、第１の変形例は、スイッチ部２３７ａがビットラインの切り換え状態を保持するため、使用不可となったメインビットラインをどの予備ビットラインに切り換えたかというマッピング情報をデータ格納部２３０ａが記憶する必要がない。したがって、第１の変形例に係る半導体メモリ装置は、データ格納部２３０ａにおいて、より多くの記憶領域をユーザに使用させることができる。
【００９０】
次に、図１１を参照して、本開示の実施形態に係る半導体メモリ装置の第２の変形例について説明を行う。図１１に示す本開示の実施形態に係る半導体メモリ装置の第２の変形例は、データ格納部２３０ｂが、メインビットラインから予備ビットラインへの切り換えのためのスイッチ部２３７ｂおよびスイッチ選択回路２３９を備える構成である。係る構成により、スイッチ選択回路２３９は、マッピング情報に基づいてスイッチ部２３７ｂを切り換え、メインビットラインから予備ビットラインへの切り換えを行う。
【００９１】
スイッチ部２３７ｂは、使用不可となったメインビットラインを予備ビットラインに切り換える回路部である。例えば、スイッチ部２３７ｂは、半導体スイッチ回路、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）スイッチ回路であってもよい。また、スイッチ選択回路２３９は、書き込み、および読み込み時に、マッピング情報に基づいて、スイッチ部２３７ｂが切り換えるビットラインを指定する回路部である。例えば、スイッチ選択回路２３９は、トランジスタ等であってもよい。
【００９２】
係る構成により、第２の変形例は、第１の変形例よりも容易に入手可能な簡便な回路を用いて、本開示の実施形態に係る半導体メモリ装置を構成することができる。
【００９３】
＜３．まとめ＞
以上にて、本開示の実施形態に係る電子機器および半導体メモリ装置について説明を行った。本開示の実施形態に係る電子機器および半導体メモリ装置によれば、記憶ブロックより細分化されたビットライン単位で記憶領域を効率的に管理することが可能である。
【００９４】
また、本開示の実施形態に係る電子機器および半導体メモリ装置は、ビットラインごとの書き込み時間を計測することにより、データの書き込み単位ではないため書き込み回数を計測することが困難なビットラインについても書き込み回数を推定することが可能である。
【００９５】
さらに、本開示の実施形態に係る電子機器および半導体メモリ装置は、データの書き込み時間を計測することにより、他のメモリセルに対して劣化が進んだメモリセルを含むビットラインを判別することができる。さらに、劣化が進んだメモリセルを含むビットラインを予備ビットラインに置き換えることにより、他の劣化が進んでいないメモリセルを効率的に使用することができる。
【００９６】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【００９７】
例えば、上記実施形態では、時間計測部２５０は、半導体メモリ装置２００に含まれるとしたが、本開示に係る技術は上記実施形態に限定されない。例えば、本開示の実施形態に係る電子機器（例えば、テレビジョン受像機１）において、半導体メモリ装置２００は、時間計測部２５０を含まず、電子機器（例えば、テレビジョン受像機１）が時間計測部２５０を含むようにしてもよい。
【００９８】
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
データを書き込むビットラインと、
前記ビットラインの書き込み時間を測定する時間計測部と、
を備える半導体メモリ装置。
（２）
前記時間計測部は、前記ビットラインに存在するメモリセルの書き込み時間の中で最短の時間を前記ビットラインの書き込み時間とする、前記（１）に記載の半導体メモリ装置。
（３）
前記半導体メモリ装置は、前記書き込み時間に基づいて、使用するビットラインを制御するライン制御部をさらに備える、前記（１）または（２）に記載の半導体メモリ装置。
（４）
前記ビットラインは、メインビットラインおよび予備ビットラインを含み、
前記ライン制御部は、前記書き込み時間に基づいて、使用するビットラインを前記メインビットラインから前記予備ビットラインに切り換える、前記（３）に記載の半導体メモリ装置。
（５）
前記ライン制御部は、前記ビットラインの書き込み時間が閾値を下回った場合に、使用するビットラインを前記メインビットラインから前記予備ビットラインに切り換える、前記（４）に記載の半導体メモリ装置。
（６）
前記ライン制御部は、複数のビットラインを含むビットライングループごとに使用するビットラインを、前記メインビットラインから前記予備ビットラインに切り換える、前記（４）または（５）に記載の半導体メモリ装置。
（７）
前記ライン制御部は、切り換え先の予備ビットラインを示すマッピング情報に基づいて、使用するビットラインを前記メインビットラインから前記予備ビットラインに切り換える、前記（４）〜（６）のいずれか一項に記載の半導体メモリ装置。
（８）
前記半導体メモリ装置は、前記メインビットラインから前記予備ビットラインに切り換えるスイッチ部をさらに備え、
前記ライン制御部は、前記スイッチ部に前記ビットラインの切り換えを指示する、前記（４）〜（６）のいずれか一項に記載の半導体メモリ装置。
（９）
前記半導体メモリ装置は、ページごとのウェアレベリングを行うレベリング部をさらに備える、前記（１）〜（７）のいずれか一項に記載の半導体メモリ装置。
（１０）
前記レベリング部は、前記書き込み時間から前記ビットラインの書き込み回数を推定し、前記書き込み回数に基づいてウェアレベリングを行う、前記（９）に記載の半導体メモリ装置。
（１１）
前記半導体メモリ装置は、前記ビットラインの書き込み時間を外部に出力する外部出力部をさらに備える、前記（１）〜（１０）のいずれか一項に記載の半導体メモリ装置。
（１２）
データを書き込むビットラインの書き込み時間を測定することを含む、メモリ管理方法。
（１３）
データを書き込むビットラインを備える半導体メモリ装置と、
前記ビットラインの書き込み時間を測定する時間計測部と、
を備える電子機器。
【符号の説明】
【００９９】
１      テレビジョン受像機
１１０  制御部
１２０  ＲＯＭ
１３０  ＲＡＭ
１４０  バス
１５０  表示部
１６０  音声出力部
１７０  入力部
１８０  チューナ
１９０  通信部
２００  半導体メモリ装置
２１０  主制御部
２２０  外部入出力部
２３０、２３０ａ、２３０ｂ  データ格納部
２３１  メインビットライン領域
２３３  予備ビットライン領域
２３５  マッピング情報記憶領域
２３７ａ、２３７ｂ  スイッチ部
２３９  スイッチ選択回路
２４０  ページ選択部
２５０  時間計測部
２６０  ライン制御部
２７０  レベリング部
【図１】
2014197438.tif 000003
【図２】
2014197438.tif 000004
【図３】
2014197438.tif 000005
【図４】
2014197438.tif 000006
【図５】
2014197438.tif 000007
【図６】
2014197438.tif 000008
【図７】
2014197438.tif 000009
【図８】
2014197438.tif 000010
【図９】
2014197438.tif 000011
【図１０】
2014197438.tif 000012
【図１１】
2014197438.tif 000013