(57)【要約】【課題】信号遅延時間差を低減して、より高速に動作させることが可能な半導体装置を提供する。【解決手段】半導体装置は、上位バイト及び下位バイトに対応するデータ入出力端子である半田ボールがそれぞれ設けられた配線基板と、データ入出力端子である複数のＤＱパッドが一方の面に形成され、配線基板上に積載される第１のチップ及び第２のチップとを有する。第１のチップ及び第２のチップは、上位バイト用のＤＱパッド及び下位バイト用のＤＱパッドをそれぞれ備える。例えば、第１のチップには下位バイト用の半田ボールとの距離が近くなるように下位バイト用のＤＱパッドが配置され、第２のチップには上位バイト用の半田ボールとの距離が近くなるように上位バイト用のＤＱパッドが配置される。【選択図】図１
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【特許請求の範囲】
【請求項１】
上位バイト及び下位バイトに対応するデータ入出力端子である半田ボールがそれぞれ設けられた配線基板と、
データ入出力端子である複数のＤＱパッドが一方の面に形成され、前記配線基板上に積載される半導体チップである第１のチップ及び第２のチップと、
を有し、
前記第１のチップ及び前記第２のチップが、前記上位バイト用のＤＱパッド及び前記下位バイト用のＤＱパッドをそれぞれ備え、
前記配線基板に設けられた前記下位バイト用の半田ボールと前記上位バイト用の半田ボールの位置関係に対応して、前記第１のチップに、前記上位バイト及び前記下位バイトのうち、該第１のチップで使用する一方のバイト用の半田ボールとの距離が近くなるように、該一方のバイト用のＤＱパッドが配置され、
前記第２のチップに、該第２のチップで使用する他方のバイト用の半田ボールとの距離が近くなるように、該他方のバイト用のＤＱパッドが配置されたことを特徴とする半導体装置。
【請求項２】
前記第１のチップ及び前記第２のチップは、「×１６」及び「×８」に対応可能なＤＲＡＭチップであり、それぞれ「×８」で使用する請求項１記載の半導体装置。
【請求項３】
上位バイト及び下位バイトに対応するデータ入出力端子である半田ボールがそれぞれ設けられた配線基板と、
データ入出力端子である複数のＤＱパッドが一方の面に形成され、前記配線基板上に積載される半導体チップである第１のチップ及び第２のチップと、
を有し、
前記第１のチップ及び前記第２のチップが、
前記第１のチップと前記第２のチップとで配線長が異なる、前記ＤＱパッドとチップ端に設けられたチップパッドとを接続する再配線層を備えることを特徴とする半導体装置。
【請求項４】
前記第１のチップが備える再配線層内の配線長と前記第２のチップが備える再配線層内の配線長とが、前記第１のチップのＤＱパッドから前記上位バイト及び下位バイトのうちの一方のバイト用の半田ボールまでの配線長と、前記第２のチップのＤＱパッドから前記上位バイト及び下位バイトのうちの他方のバイト用の半田ボールまでの配線長とが等しくなるように設定された請求項３記載の半導体装置。
【請求項５】
前記第１のチップ及び前記第２のチップは、「×８」のＤＲＡＭチップである請求項３または４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＤＰ（Dual Die Package）型の半導体装置に関する。
【背景技術】
【０００２】
近年、携帯電話機等の携帯型の電子機器では、小型化や高機能化への要求が益々高まり、回路基板に搭載する半導体装置をより高密度化するために、複数の半導体チップを搭載した半導体装置が開発されている。その一例として、パッケージ基板（配線基板）上に２つの半導体チップを積載したＤＤＰ型の半導体装置がある。
【０００３】
例えば、ＤＲＡＭ（Dynamic Random Access Memory）には、配線基板上に２つの×８チップを積載することでＤＤＰ型の×１６ＤＲＡＭを実現した構成がある。「×８」、「×１６」とは、１つのＤＲＡＭで入出力されるデータのビット数を示している。ＤＲＡＭは、多種多様な電子機器に対応して、「×８」、「×１６」、「×３２」等の製品が各メーカから提供されている。この「×８」、「×１６」、「×３２」のいずれにも対応可能な半導体（ＤＲＡＭ）チップについては、例えば特許文献１に記載されている。
【０００４】
上述したＤＤＰ型の半導体装置、例えば×１６ＤＲＡＭでは、積層された下側の半導体チップ（配線基板側の半導体チップ）と上側の半導体チップ（配線基板から遠い半導体チップ）とによって、１６ビットのデータが１バイト（８ビット）ずつ分割されて保存される。例えば下位バイトは下側の半導体チップ（以下、第１のチップと称す）で保存され、上位バイトは上側の半導体チップ（以下、第２のチップと称す）で保存される。
【０００５】
配線基板には、下位バイト及び上位バイトに対応するデータ入出力（ＤＱ）端子となる半田ボールがそれぞれ設けられている。一方、配線基板上に搭載する２つの半導体チップ（第１のチップ及び第２のチップ）が同一の共通な構成である場合、第１のチップ及び第２のチップのデータ入出力（ＤＱ）端子であるパッド（以下、ＤＱパッドと称す）位置は同一となる。この場合、第１のチップ及び第２のチップのＤＱパッドと、下位バイト用及び上位バイト用の半田ボールとの位置関係によっては、第１のチップのＤＱパッドから下位バイト用の半田ボールまでの配線長と、第２のチップのＤＱパッドから上位バイト用の半田ボールまでの配線長とが大きく異なることがある。
【０００６】
例えば、図５（ａ）、（ｂ）は第１のチップ５２及び第２のチップ５３の一方の面の中央付近に複数のパッドが列状（１列）に配置され、該パッド列の一端側に８つのＤＱパッド５５1（５５2）が配置された構成例を示している。図５（ａ）、（ｂ）に示す第１のチップ５２及び第２のチップ５３は、例えば×８ＤＲＡＭチップである。
【０００７】
図５（ａ）、（ｂ）に示す半導体装置では、配線基板５１の中央部に開口５４が設けられ、図５（ａ）に示すように、第１のチップ５２は、そのパッド形成面が配線基板５１を向くようにフェイスダウンにて搭載され、ＤＱパッド５５1と、配線基板５１の開口５４端に沿って列状に設けられたボンドフィンガー５６1とは、該開口５４内を通過するボンディングワイヤ５７によって接続される。また、図５（ｂ）に示すように、第２のチップ５３は、そのパッド形成面が配線基板５１に対して反対方向を向くように第１のチップ５２上にフェイスアップにて搭載され、ＤＱパッド５５2と、配線基板５１端に沿って列状に設けられたボンドフィンガー５６2とは、該第２のチップ５３を跨ぐように形成されたボンディングワイヤ５７2によって接続される（特許文献２参照）。
【０００８】
図５（ａ）、（ｂ）に示す構成では、第１のチップ５２のＤＱパッド５５1及び第２のチップ５３のＤＱパッド５５2の位置に対して、下位バイト用の半田ボール（以下、下位バイト用ボールと称す）５８が近くに配置され、上位バイト用の半田ボール（以下、上位バイト用ボールと称す）５９が離れて配置されている。そのため、図５（ａ）、（ｂ）の点線矢印で示すように、上位バイト用のＤＱパッド５５2とボンドフィンガー５６2を接続するボンディングワイヤ５７2、並びに上位バイト用ボール５９とボンドフィンガー５６2を接続する配線基板５１内の配線が、下位バイト用のＤＱパッド５５1とボンドフィンガー５６1を接続するボンディングワイヤ５７1、並びに下位バイト用ボール５８とボンドフィンガー５６1を接続する配線基板５１内の配線よりも長くなる。具体的には、第２のチップ５３のＤＱパッド５５2から上位バイト用ボール５９までの配線長が、第１のチップ５２のＤＱパッド５５1から下位バイト用ボール５８までの配線長に対して、およそ３倍になってしまう。
【０００９】
図６（ａ）、（ｂ）は第１のチップ６２及び第２のチップ６３の一方の面の中央付近に２列のパッドが配置され、該パッド列の一端側にＤＱパッド６５1（６５2）が配置された構成例を示している。図６（ａ）、（ｂ）に示す第１のチップ６２及び第２のチップ６３は、例えば×８ＤＲＡＭチップである。
【００１０】
図６（ａ）、（ｂ）に示す半導体装置では、第１のチップ６２及び第２のチップ６３共に、パッド形成面が配線基板６１に対して反対方向を向くようにフェイスアップにて搭載される。図６（ａ）に示すように、第１のチップ６２のＤＱパッド６５1と、配線基板６１端に沿って列状に設けられたボンドフィンガー６６1とは、該第１のチップ６２を跨ぐように形成されたボンディングワイヤ６７1によって接続される。また、図６（ｂ）に示すように第２のチップ６３のＤＱパッド６５2と、配線基板６１端に沿って列状に設けられたボンドフィンガー６６2とは、該第２のチップ６３を跨ぐように形成されたボンディングワイヤ６７2によって接続される（関連技術として、特許文献３参照）。
【００１１】
図６（ａ）、（ｂ）に示す構成では、第１のチップ６２のＤＱパッド６５1及び第２のチップ６３のＤＱパッド６５2の位置に対して下位バイト用ボール６８が近くに設けられ、上位バイト用ボール６９が離れて設けられている。そのため、図６（ａ）、（ｂ）の点線矢印で示すように、上位バイト用ボール６９とボンドフィンガー６６1を接続する配線基板内の配線が、下位バイト用ボール６８とボンドフィンガー６６2を接続する配線基板６１内の配線よりも長くなる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１０−２８７７３３号公報
【特許文献２】特開２０１１−２４９５８２号公報
【特許文献３】特開２００６−４０９８３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上述したように、図５（ａ）、（ｂ）に示した半導体装置では、第２のチップのＤＱパッドから上位バイト用ボールまでの配線長が、第１のチップのＤＱパッドから下位バイト用ボールまでの配線長に対して、およそ３倍にもなってしまう。
【００１４】
そのため、下位バイトと上位バイトとで、クロックＣＫに対するデータストローブ信号ＤＱＳ及びデータＤＱの信号遅延時間差が大きくなり、半導体装置の高速動作を妨げる要因となってしまう。
【００１５】
また、図６（ａ）、（ｂ）に示した半導体装置でも、上位バイト用ボールとボンドフィンガーを接続する配線基板内の配線が、下位バイト用ボールとボンドフィンガーを接続する配線基板内の配線よりも長くなるため、下位バイトと上位バイトとで、クロックＣＫに対するデータストローブ信号ＤＱＳ及びデータＤＱの信号遅延時間差が大きくなり、半導体装置の高速動作を妨げる要因となってしまう。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、上位バイト及び下位バイトに対応するデータ入出力端子である半田ボールがそれぞれ設けられた配線基板と、
データ入出力端子である複数のＤＱパッドが一方の面に形成され、前記配線基板上に積載される半導体チップである第１のチップ及び第２のチップと、
を有し、
前記第１のチップ及び前記第２のチップが、前記上位バイト用のＤＱパッド及び前記下位バイト用のＤＱパッドをそれぞれ備え、
前記配線基板に設けられた前記下位バイト用の半田ボールと前記上位バイト用の半田ボールの位置関係に対応して、前記第１のチップに、前記上位バイト及び前記下位バイトのうち、該第１のチップで使用する一方のバイト用の半田ボールとの距離が近くなるように、該一方のバイト用のＤＱパッドが配置され、
前記第２のチップに、該第２のチップで使用する他方のバイト用の半田ボールとの距離が近くなるように、該他方のバイト用のＤＱパッドが配置されたことを特徴とする。
【００１７】
上記のような構成の半導体装置では、背景技術の半導体装置と比べて、例えば第１のチップのＤＱパッドから下位バイト用の半田ボールまでの配線長と、第２のチップのＤＱパッドから上位バイト用の半田ボールまでの配線長とを、より近づけることができる。
【００１８】
また、本発明の他の半導体装置は、上位バイト及び下位バイトに対応するデータ入出力端子である半田ボールがそれぞれ設けられた配線基板と、
データ入出力端子である複数のＤＱパッドが一方の面に形成され、前記配線基板上に積載される半導体チップである第１のチップ及び第２のチップと、
を有し、
前記第１のチップ及び前記第２のチップが、
前記第１のチップと前記第２のチップとで配線長が異なる、前記ＤＱパッドとチップ端に設けられたチップパッドとを接続する再配線層を備えることを特徴とする。
【００１９】
上記のような構成の半導体装置では、第１のチップ及び第２のチップ上に設ける再配線層内の配線の長さを異なるようにする。すなわち、第１のチップ及び第２のチップ上に設ける再配線層内の配線の長さを調整することで、例えば第１のチップのＤＱパッドから下位バイト用の半田ボールまでの配線長と、第２のチップのＤＱパッドから上位バイト用の半田ボールまでの配線長とを等しくすることができる。
【発明の効果】
【００２０】
本発明によれば、上位バイトと下位バイトの信号遅延時間差が低減して、半導体装置をより高速に動作させることが可能になる。
【図面の簡単な説明】
【００２１】
【図１】第１の実施の形態の半導体装置の一構成例を示す図であり、同図（ａ）は第１のチップと配線基板の接続例を示す平面図、同図（ｂ）は第２のチップと配線基板の接続例を示す平面図である。
【図２】第１の実施の形態の半導体装置の他の構成例を示す図であり、同図（ａ）は第１のチップと配線基板の接続例を示す平面図、同図（ｂ）は第２のチップと配線基板の接続例を示す平面図である。
【図３】第２の実施の形態の半導体装置の一構成例を示す図であり、同図（ａ）は第１のチップと配線基板の接続例を示す平面図、同図（ｂ）は第２のチップと配線基板の接続例を示す平面図である。
【図４】第２の実施の形態の半導体装置の他の構成例を示す図であり、同図（ａ）は第１のチップと配線基板の接続例を示す平面図、同図（ｂ）は第２のチップと配線基板の接続例を示す平面図である。
【図５】背景技術の半導体装置の一構成例を示す図であり、同図（ａ）は第１のチップと配線基板の接続例を示す平面図、同図（ｂ）は第２のチップと配線基板の接続例を示す平面図である。
【図６】背景技術の半導体装置の他の構成例を示す図であり、同図（ａ）は第１のチップと配線基板の接続例を示す平面図、同図（ｂ）は第２のチップと配線基板の接続例を示す平面図である。
【発明を実施するための形態】
【００２２】
次に本発明について図面を用いて説明する。
（第１の実施の形態）
図１は、第１の実施の形態の半導体装置の一構成例を示す図であり、同図（ａ）は第１のチップと配線基板の接続例を示す平面図、同図（ｂ）は第２のチップと配線基板の接続例を示す平面図である。図１（ａ）、（ｂ）に示す半導体装置は、配線基板１１と、配線基板１１上に積載される第１のチップ１２及び第２のチップ１３とを有する構成である。図１（ａ）、（ｂ）では、第１のチップ１２及び第２のチップ１３の一方の面の中央付近に複数のパッドが列状（１列）に配置され、該パッド列の一端側にＤＱパッド１５1（１５2）が配置された構成例を示している。
【００２３】
図１（ａ）、（ｂ）に示す半導体装置が備える第１のチップ１２及び第２のチップ１３は、例えば「×１６」及び「×８」にそれぞれ対応可能なＤＲＡＭチップであり、本実施形態ではそれらを「×８」で使用する。すなわち、配線基板１１上に搭載する第１のチップ１２及び第２のチップ１３は、少なくとも下位バイト用のＤＱパッド１５1及び上位バイト用のＤＱパッド１５2をそれぞれ備えた構成である。
【００２４】
図１（ａ）及び（ｂ）に示すように、第２のチップ１３は、例えばパッド列一端側の８つのパッドをＤＱパッド１５2として使用し、第１のチップ１２は、第２のチップ１３で使用するＤＱパッド１５2に対してパッド列中央側で隣接する８つのパッドをＤＱパッド１５1として使用する。第１のチップ１２で使用するＤＱパッド１５1及び第２のチップ１３で使用するＤＱパッド１５2は、配線基板１１に設けられた下位バイト用ボール１８と上位バイト用ボール１９の位置関係に対応して、例えば第１のチップ１２で使用するＤＱパッド１５1と下位バイト用ボール１８との距離が近く、第２のチップ１３で使用するＤＱパッド１５2と上位バイト用ボール１９との距離が近くなるように配置すればよい。なお、下位バイト用ボール１８及び上位バイト用ボール１９には、それぞれＤＱパッド１５1及び１５2に対応するＤＱ用ボール、ＤＱのストローブ信号が供給されるＤＱＳ用ボール、ＤＱのストローブ信号の反転信号が供給されるＤＱＳＢ用ボール、ＤＱを、ＤＱＳ、ＤＱＳＢに対応して取り込む入力回路にＶＤＤ電圧を供給するＶＤＤＱ用ボール、当該入力回路にＶＳＳ電圧を供給するＶＳＳＱ用ボール、当該入力回路でＤＱを取り込む際の基準電圧となるＶｒｅｆ電圧を供給するＶｒｅｆ用ボール、データマスク用の信号を供給するＤＭ用ボール等が含まれているものとする。図１（ａ）及び（ｂ）では、第１のチップ１２を下位バイトで使用し、第２のチップ１３を上位バイトで使用する例を示しているが、第１のチップ１２を上位バイトで使用し、第２のチップ１３を下位バイトで使用してもよい。
【００２５】
図１（ａ）、（ｂ）に示す半導体装置では、配線基板１１の中央部に開口１４が設けられ、図１（ａ）に示すように、第１のチップ１２は、そのパッド形成面が配線基板１１を向くように搭載され、各ＤＱパッド１５1と、配線基板１１の開口１４端に沿って列状に設けられた各ボンドフィンガー１６1とが、該開口１４内を通過するボンディングワイヤ１７1によってそれぞれ接続される。また、図１（ｂ）に示すように、第２のチップ１３は、そのパッド形成面が配線基板１１に対して反対方向を向くように搭載され、各ＤＱパッド１５2と、配線基板１１端に沿って列状に設けられた各ボンドフィンガー１６2とが、該第２のチップ１３を跨ぐように形成されたボンディングワイヤ１７2によってそれぞれ接続される。
【００２６】
このような構成では、図１（ａ）、（ｂ）の点線矢印で示すように、下位バイト用ボール１８とボンドフィンガー１６1を接続する配線基板１１内の配線長と、上位バイト用ボール１９とボンドフィンガー１６2を接続する配線基板１１内の配線長とがほぼ等しくなる。そのため、図５（ａ）、（ｂ）に示した背景技術の半導体装置と比べて、第１のチップ１２のＤＱパッド１５1から下位バイト用ボール１８までの配線長と、第２のチップ１３のＤＱパッド１５2から上位バイト用ボール１９までの配線長とを近づけることができる。
【００２７】
したがって、下位バイトと上位バイトとで、クロックＣＫに対するデータストローブ信号ＤＱＳ及びデータＤＱの信号遅延時間差が低減し、半導体装置をより高速に動作させることが可能になる。
【００２８】
図２は、第１の実施の形態の半導体装置の他の構成例を示す図であり、同図（ａ）は第１のチップと配線基板の接続例を示す平面図、同図（ｂ）は第２のチップと配線基板の接続例を示す平面図である。図２（ａ）、（ｂ）に示す半導体装置は、配線基板２１と、配線基板２１上に積載される第１のチップ２２及び第２のチップ２３とを有する構成である。図２（ａ）、（ｂ）では、第１のチップ２２及び第２のチップ２３の一方の面の中央付近に２列のパッドが配置され、該パッド列の一端側にＤＱパッド２５1（２５2）が配置された構成例を示している。
【００２９】
図２（ａ）及び（ｂ）に示す半導体装置が備える第１のチップ２２及び第２のチップ２３も、例えば「×１６」及び「×８」にそれぞれ対応可能なＤＲＡＭチップであり、本実施形態ではそれらを「×８」で用いる。すなわち、配線基板２１上に搭載する第１のチップ２２及び第２のチップ２３は、少なくとも下位バイト用のＤＱパッド２５1及び上位バイト用のＤＱパッド２５2をそれぞれ備えた構成である。
【００３０】
図２（ａ）及び（ｂ）に示すように、第２のチップ２３は、例えばパッド列一端側の８つのパッドをＤＱパッド２５1として使用し、第１のチップ２２は、第２のチップ２３で使用するＤＱパッド２５1に対してパッド列中央側で隣接する８つのパッドをＤＱパッド２５2として使用する。第１のチップ２２で使用するＤＱパッド２５1及び第２のチップ２３で使用するＤＱパッド２５2は、配線基板２１に設けられた下位バイト用ボール２８と上位バイト用ボール２９の位置関係に対応して、例えば第１のチップ２２で使用するＤＱパッド２５1と下位バイト用ボール２８との距離が近く、第２のチップ２３で使用するＤＱパッド２５2と上位バイト用ボール２９との距離が近くなるように配置すればよい。図２（ａ）及び（ｂ）では、第１のチップ２２を下位バイトで使用し、第２のチップ２３を上位バイトで使用する例を示しているが、第１のチップ２２を上位バイトで使用し、第２のチップ２３を下位バイトで使用してもよい。
【００３１】
図２（ａ）、（ｂ）に示す半導体装置では、第１のチップ２２及び第２のチップ２３共に、パッド形成面が配線基板に対して反対方向を向くように搭載される。図２（ａ）に示すように、第１のチップ２２のＤＱパッド２５1と、配線基板２１端に沿って列状に設けられたボンドフィンガー２６1とは、該第１のチップ２２を跨ぐように形成されたボンディングワイヤ２７1によって接続される。また、図２（ｂ）に示すように第２のチップ２３のＤＱパッド２５2と、配線基板２１端に沿って列状に設けられたボンドフィンガー２６2とは、該第２のチップ２３を跨ぐように形成されたボンディングワイヤ２７2によって接続される。
【００３２】
このような構成では、図２（ａ）、（ｂ）の点線矢印で示すように、下位バイト用ボール２８とボンドフィンガー２６1を接続する配線基板２１内の配線長と、上位バイト用ボール２９とボンドフィンガー２６2を接続する配線基板２１内の配線長とがほぼ等しくなり、さらに第１のチップ２２のＤＱパッド２５1とボンドフィンガー２６1を接続するボンディングワイヤ２７1長と、第２のチップ２３のＤＱパッド２５2とボンドフィンガー２６2を接続するボンディングワイヤ２７2長とがほぼ等しくなる。そのため、図５（ａ）、（ｂ）及び図６（ａ）、（ｂ）に示した背景技術の半導体装置と比べて、第１のチップ２２のＤＱパッド２５1から下位バイト用ボール２８までの配線長と、第２のチップ２３のＤＱパッド２５2から上位バイト用ボール２９までの配線長とを、より近づけることができる。
【００３３】
したがって、下位バイトと上位バイトとで、クロックＣＫに対するデータストローブ信号ＤＱＳ及びデータＤＱの信号遅延時間差が低減し、半導体装置をより高速に動作させることが可能になる。
【００３４】
なお、第１のチップ１２（２２）及び第２のチップ１３（２３）として、「×１６」及び「×８」にそれぞれ対応可能なＤＲＡＭチップを用いる場合、第１のチップ１２（２２）及び第２のチップ１３（２３）が備える不要なＤＱパッドへ接続される回路は、動作しないように設定することが好ましい。その場合、半導体装置の余分な電力消費が抑制される。ＤＱパッドへ接続される回路には、例えば入出力バッファ回路がある。
【００３５】
また、「×１６」及び「×８」にそれぞれ対応可能なＤＲＡＭチップを「×８」で用いる場合、該ＤＲＡＭチップでは、通常、図１（ａ）または図２（ａ）で示したように、パッド列中央側の８つのパッドがＤＱパッド１５1（２５1）として用いられる。そのため、図１（ｂ）または図２（ｂ）で示したように、パッド列一端側の８つのパッドをＤＱパッドとして用いるためには、該半導体チップ（第２のチップ）の配線変更が必要になる。第２のチップ１３（２３）の配線は、例えばチップ製造工程で用いる露光用マスクを交換することで変更すればよく、周知のヒューズ素子やアンチヒューズ素子を用いて変更してもよい。
（第２の実施の形態）
図３は、第２の実施の形態の半導体装置の一構成例を示す図であり、同図（ａ）は第１のチップと配線基板の接続例を示す平面図、同図（ｂ）は第２のチップと配線基板の接続例を示す平面図である。図３（ａ）、（ｂ）に示す半導体装置は、配線基板３１と、配線基板３１上に積載される第１のチップ３２及び第２のチップ３３とを有する構成である。図３（ａ）、（ｂ）では、第１のチップ３２及び第２のチップ３３の一方の面の中央付近に複数のパッドが列状（１列）に配置され、該パッド列の一端側にＤＱパッド３５1（３５2）が配置された構成例を示している。
【００３６】
図３（ａ）及び（ｂ）に示す第１のチップ３２及び第２のチップ３３には、例えば×８ＤＲＡＭチップが用いられる。第１のチップ３２及び第２のチップ３３は、そのパッド形成面が配線基板３１に対して反対方向を向くように配線基板３１上にそれぞれ搭載される。
【００３７】
本実施形態の半導体装置は、第１のチップ３２及び第２のチップ３３上にそれぞれＲＤＬ（Redistribution Layer：再配線層）を設け、該ＲＤＬ内の配線によって第１のチップ３２の中央付近に設けられたＤＱパッド３５1と第１のチップ３２端に沿って列状に設けられたチップパッド３４1とを接続し、第２のチップ３３の中央付近に設けられたＤＱパッド３５2と第２のチップ３３端に沿って列状に設けられたチップパッド３４2とを接続する構成である。図３（ａ）及び（ｂ）では、第１のチップ３２及び第２のチップ３３内の点線がＲＤＬ内の配線をそれぞれ示している。
【００３８】
第１のチップ３２端に沿って列状に設けられたチップパッド３４1と配線基板３１端に沿って列状に設けられたボンドフィンガー３６1とは、それぞれボンディングワイヤ３７1で接続され、第２のチップ３３端に沿って列状に設けられたチップパッド３４2と配線基板３１端に沿って列状に設けられたボンドフィンガー３６2とは、それぞれボンディングワイヤ３７2で接続される。チップパッド３４1は、例えば各ボンディングワイヤ３７1が必要最小限の長さとなるように、配線基板３１上の対応するボンドフィンガー３６1の近傍に配置され、チップパッド３４2は、例えば各ボンディングワイヤ３７2が必要最小限の長さとなるように、配線基板３１上の対応するボンドフィンガー３６2の近傍に配置される。
【００３９】
図３（ａ）、（ｂ）では、第１のチップ３２を下位バイトで使用し、第２のチップ３３を上位バイトで使用する例を示しているが、第１のチップ３２を上位バイトで使用し、第２のチップ３３を下位バイトで使用してもよい。
【００４０】
本実施形態の半導体装置では、図３（ａ）、（ｂ）に示すように、第１のチップ３２のＤＱパッド３５1から下位バイト用ボール３８までの配線長と、第２のチップ３３のＤＱパッド３５2から上位バイト用ボール３９までの配線長とが等しくなるように、第１のチップ３２及び第２のチップ３３上のＲＤＬ内の配線長を設定する。すなわち、第１のチップ３２上に設けるＲＤＬ内の配線長と、第２のチップ３３上に設けるＲＤＬ内の配線長とが異なる。
【００４１】
第１のチップ３２上に設けるＲＤＬ内の配線は、第２のチップ３３上に設けるＲＤＬ内の配線よりも長くする。その配線長差は、第１のチップ３２とボンドフィンガー３６1を接続するボンディングワイヤ３７1長及び下位バイト用ボール３８とボンドフィンガー３６1とを接続する配線基板３１内の配線長を加算した値と、第２のチップ３３とボンドフィンガー３６2を接続するボンディングワイヤ３７2長及び上位バイト用ボール３９とボンドフィンガー３６2とを接続する配線基板３１内の配線長を加算した値との差に等しくすればよい。
【００４２】
図４は、第２の実施の形態の半導体装置の他の構成例を示す図であり、同図（ａ）は第１のチップと配線基板の接続例を示す平面図、同図（ｂ）は第２のチップと配線基板の接続例を示す平面図である。図４（ａ）、（ｂ）に示す半導体装置は、配線基板４１と、配線基板４１上に積載される第１のチップ４２及び第２のチップ４３とを有する構成である。図４（ａ）、（ｂ）では、第１のチップ４２及び第２のチップ４３の一方の面の中央付近に２列のパッドが配置され、該パッド列の一端側にＤＱパッド４５1（４５2）が配置された構成例を示している。
【００４３】
図４（ａ）及び（ｂ）に示す第１のチップ４２及び第２のチップ４３には、例えば×８ＤＲＡＭチップが用いられる。第１のチップ４２及び第２のチップ４３は、そのパッド形成面が配線基板４１に対して反対方向を向くように配線基板４１上にそれぞれ搭載される。
【００４４】
図４（ａ）及び（ｂ）に示す半導体装置も、第１のチップ４２及び第２のチップ４３上にそれぞれＲＤＬ（Redistribution Layer：再配線層）を設け、該ＲＤＬ内の配線によって第１のチップ４２の中央付近に設けられたＤＱパッド４５1と第１のチップ４２端に沿って列状に設けられたチップパッド４４1とを接続し、第２のチップ４３の中央付近に設けられたＤＱパッド４５2と第２のチップ４３端に沿って列状に設けられたチップパッド４４2とを接続する構成である。
【００４５】
図４（ａ）及び（ｂ）においても、第１のチップ４２及び第２のチップ４３内の点線がＲＤＬ内の配線を示している。
【００４６】
第１のチップ４２端に沿って列状に設けられたチップパッド４４1と配線基板４１端に沿って列状に設けられたボンドフィンガー４６1とは、それぞれボンディングワイヤ４７1で接続され、第２のチップ４３端に沿って列状に設けられたチップパッド４４2と配線基板４１端に沿って列状に設けられたボンドフィンガー４６2とは、それぞれボンディングワイヤ４７2で接続される。チップパッド４４1は、例えば各ボンディングワイヤ４７1が必要最小限の長さとなるように、配線基板４１上の対応するボンドフィンガー４６1の近傍に配置され、チップパッド４４2は、例えば各ボンディングワイヤ４７2が必要最小限の長さとなるように、配線基板４１上の対応するボンドフィンガー４６2の近傍に配置される。
【００４７】
また、図４（ａ）、（ｂ）に示す構成でも、図３（ａ）、（ｂ）に示した構成と同様に、第１のチップ４２のＤＱパッド４５1から下位バイト用ボール４８までの配線長と、第２のチップ４３のＤＱパッド４５2から上位バイト用ボール４９までの配線長とが等しくなるように、第１のチップ４２及び第２のチップ４３上のＲＤＬ内の配線長を設定する。すなわち、第１のチップ４２上に設けるＲＤＬ内の配線長と、第２のチップ４３上に設けるＲＤＬ内の配線長とが異なる。
【００４８】
図４（ａ）、（ｂ）では、第１のチップ４２を下位バイトで使用し、第２のチップ４３を上位バイトで使用する例を示しているが、第１のチップ４２を上位バイトで使用し、第２のチップ４３を下位バイトで使用してもよい。
【００４９】
なお、図４（ａ）及び（ｂ）に示した第１のチップ４２及び第２のチップ４３は、単体で使用する場合（×８ＤＲＡＭを実現する場合）、そのパッド形成面が配線基板４１を向くように搭載される。そのため、本実施形態のようにパッド形成面が配線基板４１に対して反対方向を向くように搭載すると、左右のパッド列の配置関係が逆になる。したがって、図４（ａ）及び（ｂ）では、ＲＤＬ内の配線によって、第１のチップ４２及び第２のチップ４３上に設けられた左側ＤＱパッド４５1（４５2）とチップ右端に列状に設けられたチップパッド４６1（４６2）とを接続し、右側ＤＱパッド４５1（４５2）とチップ左端に列状に設けられたチップパッド４６1（４６2）とを接続している。
【００５０】
第２の実施の形態の半導体装置によれば、第１のチップ３２（４２）のＤＱパッド３５1（４５1）から下位バイト用ボール３８（４８）までの配線長と、第２のチップ３３（４３）のＤＱパッド３５2（４５2）から上位バイト用ボール３９（４９）までの配線長とが等しくなるように、第１のチップ３２（４２）及び第２のチップ３３（４３）上に設けるＲＤＬ内の配線の長さで調整する。
【００５１】
そのため、下位バイトと上位バイトとで、クロックＣＫに対するデータストローブ信号ＤＱＳ及びデータＤＱの信号遅延時間差が低減し、半導体装置をより高速に動作させることが可能になる。
【００５２】
また、ＲＤＬ内の配線長によって、第１のチップ３２（４２）のＤＱパッド３５1（４５1）から下位バイト用ボール３８（４８）までの配線長と、第２のチップ３３（４３）のＤＱパッド３５2（４５2）から上位バイト用ボール３９（４９）までの配線長とが等しくなるように調整するため、第１の実施の形態のように、各半導体チップに下位バイト用のＤＱパッド及び上位バイト用のＤＱパッドをそれぞれ備える必要がない。そのため、第１の実施の形態の構成と比べて、第１のチップ３２（４２）及び第２のチップ３３（４３）の回路面積の増大を抑制できる。
【符号の説明】
【００５３】
１１、２１、３１、４１    配線基板
１２、２２、３２、４２    第１のチップ
１３、２３、３３、４３    第２のチップ
１４    開口
１５1、１５2、２５1、２５2、３５1、３５2、４５1、４５2    ＤＱパッド
１６1、１６2、２６1、２６2、３６1、３６2、４６1、４６2    ボンドフィンガー
１７1、１７2、２７1、２７2、３７1、３７2、４７1、４７2    ボンディングワイヤ
１８、２８、３８、４８    下位バイト用ボール
１９、２９、３９、４９    上位バイト用ボール
３４1、３４2、４４1、４４2    チップパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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