(57)【要約】  複数の半導体チップにより構成された撮像装置においてノイズの影響を軽減する。  第１の半導体チップは、入射した光に応じた信号である入力信号が制御端子に入力される信号入力トランジスタと、信号入力トランジスタと差動対を構成して参照信号が制御端子に入力される参照入力トランジスタと、信号入力トランジスタおよび参照入力トランジスタの何れか１つに流れる電流が入力信号と参照信号との差分に応じて変化した際に当該電流の変化を入力信号と参照信号との比較の結果として伝達する第１の信号線と、第１の信号線と電気的に接続される第１のパッドとを備える。第２の半導体チップは、比較の結果を処理する処理回路と、処理回路に電気的に接続されて比較の結果を処理回路に伝達する第２の信号線と、第２の信号線に電気的に接続されるとともに第１のパッドと電気的に接続される第２のパッドとを備える。
2017145537.tif 000002
【特許請求の範囲】
【請求項１】
入射した光に応じた信号である入力信号が制御端子に入力される信号入力トランジスタと、前記信号入力トランジスタと差動対を構成して参照信号が制御端子に入力される参照入力トランジスタと、前記信号入力トランジスタおよび前記参照入力トランジスタの何れか１つに流れる電流が前記入力信号と前記参照信号との差分に応じて変化した際に当該電流の変化を前記入力信号と前記参照信号との比較の結果として伝達する第１の信号線と、前記第１の信号線と電気的に接続される第１のパッドとを備える第１の半導体チップと、
前記比較の結果を処理する処理回路と、前記処理回路に電気的に接続されて前記比較の結果を前記処理回路に伝達する第２の信号線と、前記第２の信号線に電気的に接続されるとともに前記第１のパッドと電気的に接続される第２のパッドとを備える第２の半導体チップと
を具備する撮像装置。
【請求項２】
前記第１のパッドと前記第２パッドとは加熱圧着により電気的に接続される請求項１記載の撮像装置。
【請求項３】
前記第１の半導体チップは、前記信号入力トランジスタおよび前記参照入力トランジスタに流れる電流を制御する定電流電源をさらに備える請求項１記載の撮像装置。
【請求項４】
前記第１の半導体チップは、前記電流の変化を電圧の変化に変換する負荷部をさらに備え、
前記第１の信号線は、前記電圧の変化を前記比較の結果として伝達する
請求項１記載の撮像装置。
【請求項５】
前記処理回路は、前記参照信号に応じたデジタルの信号を前記出力された比較の結果に基づいて保持して当該保持されたデジタルの信号を前記入力信号に対するアナログデジタル変換の結果として出力する処理を行う請求項１記載の撮像装置。
【請求項６】
前記第１の半導体チップは、前記入力信号を生成する光電変換部をさらに備え、
前記信号入力トランジスタは、前記生成された入力信号が制御端子に入力される
請求項１記載の撮像装置。
【請求項７】
入射した光に応じた信号である入力信号が制御端子に入力される信号入力トランジスタと、前記信号入力トランジスタと差動対を構成して参照信号が制御端子に入力される参照入力トランジスタと、前記信号入力トランジスタおよび前記参照入力トランジスタの何れか１つに流れる電流が前記入力信号と前記参照信号との差分に応じて変化した際に当該電流の変化を前記入力信号と前記参照信号との比較の結果として伝達する第１の信号線と、前記第１の信号線と電気的に接続される第１のパッドとを備える第１の半導体チップを形成する工程と、
前記比較の結果を処理する処理回路と、前記処理回路に電気的に接続されて前記比較の結果を前記処理回路に伝達する第２の信号線と、前記第２の信号線に電気的に接続される第２のパッドとを備える第２の半導体チップを形成する工程と、
前記第１の半導体チップと前記第２の半導体チップとを前記第１のパッドおよび前記第２のパッドが接触した状態に接合する工程と
を具備する撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、撮像装置および撮像装置の製造方法に関する。詳しくは、複数の半導体チップにより構成された撮像装置および撮像装置の製造方法に関する。
【背景技術】
【０００２】
従来、撮像装置を小型化するとともに画素の開口率を向上させるため、画素が配置された半導体チップと周辺回路が実装された半導体チップとを積層して構成された撮像装置が使用されている。例えば、画素が２次元格子状に配置されてアナログの画像信号を出力する第１の半導体チップと出力されたアナログの画像信号を処理する第２の半導体チップとが積層されて構成された撮像装置が提案されている（例えば、特許文献１参照。）。この従来技術では、アナログデジタル変換器が第２の半導体チップに２次元格子状に配置され、第１の半導体チップから出力されたアナログの画像信号が第２の半導体チップのアナログデジタル変換器に直接入力される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１７９３１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述の従来技術では、画素とアナログデジタル変換器とが異なる半導体チップに配置されているため、画素の出力端子からアナログデジタル変換器の入力端子までの配線が長くなるという問題がある。信号レベルが比較的低いアナログの画像信号がこの配線を介して伝達されるため、上述の従来技術では、ノイズの影響を受け易いという問題がある。【０００５】
本技術はこのような状況に鑑みて生み出されたものであり、複数の半導体チップにより構成された撮像装置においてノイズの影響を軽減することを目的とする。
【課題を解決するための手段】
【０００６】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、入射した光に応じた信号である入力信号が制御端子に入力される信号入力トランジスタと、上記信号入力トランジスタと差動対を構成して参照信号が制御端子に入力される参照入力トランジスタと、上記信号入力トランジスタおよび上記参照入力トランジスタの何れか１つに流れる電流が上記入力信号と上記参照信号との差分に応じて変化した際に当該電流の変化を上記入力信号と上記参照信号との比較の結果として伝達する第１の信号線と、上記第１の信号線と電気的に接続される第１のパッドとを備える第１の半導体チップと、上記比較の結果を処理する処理回路と、上記処理回路に電気的に接続されて上記比較の結果を上記処理回路に伝達する第２の信号線と、上記第２の信号線に電気的に接続されるとともに上記第１のパッドと電気的に接続される第２のパッドとを備える第２の半導体チップとを具備する撮像装置である。これにより、信号入力トランジスタおよび参照入力トランジスタが第１の半導体チップに配置されるという作用をもたらす。【０００７】
また、この第１の側面において、上記第１のパッドと上記第２パッドとは加熱圧着により電気的に接続されてもよい。これにより、加熱圧着により第１のパッドおよび第２のパッドが接合されるという作用をもたらす。【０００８】
また、この第１の側面において、上記第１の半導体チップは、上記信号入力トランジスタおよび上記参照入力トランジスタに流れる電流を制御する定電流電源をさらに備えてもよい。これにより、定電流電源が第１の半導体チップに配置されるという作用をもたらす。【０００９】
また、この第１の側面において、上記第１の半導体チップは、上記電流の変化を電圧の変化に変換する負荷部をさらに備え、上記第１の信号線は、上記電圧の変化を上記比較の結果として伝達してもよい。これにより、負荷部が第１の半導体チップに配置されるという作用をもたらす。【００１０】
また、この第１の側面において、上記処理回路は、上記参照信号に応じたデジタルの信号を上記出力された比較の結果に基づいて保持して当該保持されたデジタルの信号を上記入力信号に対するアナログデジタル変換の結果として出力する処理を行ってもよい。これにより、入力信号をアナログデジタル変換した結果が第２の半導体チップに保持されるという作用をもたらす。【００１１】
また、この第１の側面において、上記第１の半導体チップは、上記入力信号を生成する光電変換部をさらに備え、上記信号入力トランジスタは、上記生成された入力信号が制御端子に入力されてもよい。これにより、光電変換部が第１の半導体チップに配置されるという作用をもたらす。【００１２】
また、本技術の第２の側面は、入射した光に応じた信号である入力信号が制御端子に入力される信号入力トランジスタと、上記信号入力トランジスタと差動対を構成して参照信号が制御端子に入力される参照入力トランジスタと、上記信号入力トランジスタおよび上記参照入力トランジスタの何れか１つに流れる電流が上記入力信号と上記参照信号との差分に応じて変化した際に当該電流の変化を上記入力信号と上記参照信号との比較の結果として伝達する第１の信号線と、上記第１の信号線と電気的に接続される第１のパッドとを備える第１の半導体チップを形成する工程と、上記比較の結果を処理する処理回路と、上記処理回路に電気的に接続されて上記比較の結果を上記処理回路に伝達する第２の信号線と、上記第２の信号線に電気的に接続される第２のパッドとを備える第２の半導体チップを形成する工程と、上記第１の半導体チップと上記第２の半導体チップとを上記第１のパッドおよび上記第２のパッドが接触した状態に接合する工程とを具備する撮像装置の製造方法である。これにより、信号入力トランジスタおよび参照入力トランジスタが第１の半導体チップに配置されるという作用をもたらす。
【発明の効果】
【００１３】
本技術によれば、複数の半導体チップにより構成された撮像装置においてノイズの影響を軽減するという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１４】
【図１】本技術の実施の形態における撮像装置１の構成例を示す図である。
【図２】本技術の実施の形態における水平制御部５０の構成例を示す図である。
【図３】本技術の実施の形態における画素１００の構成例を示す図である。
【図４】本技術の実施の形態における光電変換部１１０の構成例を示す図である。
【図５】本技術の実施の形態における比較部１５０の構成例を示す図である。
【図６】本技術の実施の形態における比較出力処理部１６０の構成例を示す図である。
【図７】本技術の実施の形態における変換結果保持部１７０の構成例を示す図である。
【図８】本技術の実施の形態における時刻コード転送部２００の構成例を示す図である。
【図９】本技術の実施の形態におけるアナログデジタル変換処理の一例を示す図である。
【図１０】本技術の第１の実施の形態における半導体チップの構成例を示す図である。
【図１１】本技術の第１の実施の形態における半導体チップの他の構成例を示す図である。
【図１２】本技術の第１の実施の形態における画素チップ３００の構成例を示す図である。
【図１３】本技術の第１の実施の形態における回路チップ４００の構成例を示す図である。
【図１４】本技術の第１の実施の形態における撮像装置１の構成例を示す模式断面図である。
【図１５】本技術の第１の実施の形態における撮像装置１の製造工程の一例を示す図である。
【図１６】本技術の第２の実施の形態における半導体チップの構成例を示す図である。
【図１７】本技術の第３の実施の形態における半導体チップの構成例を示す図である。
【図１８】本技術の第４の実施の形態における半導体チップの構成例を示す図である。
【図１９】本技術の第５の実施の形態における画素チップ３００の構成例を示す図である。
【図２０】本技術の第５の実施の形態における画素チップ３００の構成例を示す模式断面図である。
【図２１】本技術の第６の実施の形態における画素チップ３００の構成例を示す図である。
【発明を実施するための形態】
【００１５】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（信号入力トランジスタ、参照入力トランジスタおよび定電流電源が画素チップに配置される場合の例）
２．第２の実施の形態（信号入力トランジスタおよび参照入力トランジスタが画素チップに配置される場合の例）
３．第３の実施の形態（信号入力トランジスタ、参照入力トランジスタおよび負荷部が画素チップに配置される場合の例）
４．第４の実施の形態（信号入力トランジスタ、参照入力トランジスタ、定電流電源およびバイアス電源回路が画素チップに配置される場合の例）
５．第５の実施の形態（信号入力トランジスタおよび参照入力トランジスタに流れる電流の向きを揃える場合の例）
６．第６の実施の形態（ダミートランジスタを配置する場合の例）
【００１６】
＜１．第１の実施の形態＞
［撮像装置の構成］
図１は、本技術の実施の形態における撮像装置１の構成例を示す図である。この撮像装置１は、画素アレイ部１０と、時刻コード生成部２０と、参照信号生成部３０と、垂直駆動部４０と、水平制御部５０とを備える。
【００１７】
画素アレイ部１０は、複数の画素１００が配置されて、画像信号を生成するものである。この画素アレイ部１０は、２次元行列状に配置されて画像信号を生成する画素１００と画素列の間に配置される複数の時刻コード転送部２００とにより構成される。画素１００は、光電変換を行ってアナログの画像信号を生成し、このアナログの画像信号に対してアナログデジタル変換を行うものである。その後、画素１００は、アナログデジタル変換の結果として後述する時刻コードを出力する。時刻コード転送部２００は、この時刻コードを転送するものである。信号線１０１は、画素１００と時刻コード転送部２００とを接続する信号線である。画素１００および時刻コード転送部２００の構成の詳細については後述する。
【００１８】
時刻コード生成部２０は、時刻コードを生成し、時刻コード転送部２００に対して出力するものである。ここで、時刻コードとは、画素１００におけるアナログデジタル変換の開始からの経過時間を示す符号である。この時刻コードは、変換後のデジタルの画像信号のビット数に等しいサイズであり、例えば、グレイコードを使用することができる。時刻コードは、信号線２１を介して時刻コード転送部２００に対して出力される。
【００１９】
参照信号生成部３０は、参照信号を生成し、画素１００に対して出力するものである。この参照信号は、画素１００におけるアナログデジタル変換の基準となる信号であり、例えば、電圧がランプ状に低下する信号を使用することができる。この参照信号は、信号線３１を介して出力される。また、時刻コード生成部２０による時刻コードの生成および出力は、参照信号生成部３０による参照信号の生成および出力と同期して実行される。これにより、時刻コード生成部２０および参照信号生成部３０から出力された時刻コードおよび参照信号は１対１に対応し、時刻コードから参照信号の電圧を取得することができる。後述する時刻コード復号部５２は、時刻コードから参照信号の電圧を取得することにより復号を行う。
【００２０】
垂直駆動部４０は、画素１００の制御信号や画素１００の動作に必要な電源を生成して出力するものである。この制御信号等は、信号線４１を介して画素１００に出力される。
【００２１】
水平制御部５０は、時刻コード転送部２００により転送された時刻コードを処理するものである。時刻コードは、信号線１１を介して水平制御部５０に入力される。水平制御部５０の構成の詳細については後述する。
【００２２】
［水平制御部の構成］
図２は、本技術の実施の形態における水平制御部５０の構成例を示す図である。この水平制御部５０は、時刻コード復号部５２と、カラム信号処理部５３と、クロック信号生成部５４とを備える。
【００２３】
時刻コード復号部５２は、時刻コードを復号するものである。この復号により、アナログデジタル変換の結果であるデジタルの画像信号が生成される。この時刻コード復号部５２は、水平制御部５０に複数配置されており、画素アレイ部１０に配置された時刻コード転送部２００と１対１に対応している。これらの時刻コード復号部５２には、対応する時刻コード転送部２００から同時に時刻コードが入力される。この入力された時刻コードの復号は、これらの時刻コード復号部５２により、同時並行して行われる。その後、復号された複数のデジタルの画像信号は、カラム信号処理部５３に入力される。
【００２４】
カラム信号処理部５３は、時刻コード復号部５２により出力されたデジタルの画像信号を処理するものである。この処理として、後述する相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）を行うことができる。また、カラム信号処理部５３は、処理されたデジタルの画像信号に対して水平転送を行う。これは、複数の時刻コード復号部５２により同時に入力された複数のデジタルの画像信号に対応する処理済みの画像信号を順に転送して出力するものである。カラム信号処理部５３から出力された画像信号は、撮像装置１の出力画像信号に該当する。
【００２５】
［画素の構成］
図３は、本技術の実施の形態における画素１００の構成例を示す図である。この画素１００は、光電変換部１１０と、アナログデジタル変換部（ＡＤ変換部）１９０とを備える。
【００２６】
光電変換部１１０は、光電変換を行って入射光に応じたアナログの画像信号を生成し、保持するものである。また、光電変換部１１０は、垂直駆動部４０により制御され、保持したアナログの画像信号をアナログデジタル変換部１９０の比較部１５０に対して出力する。これらのアナログの画像信号は信号線１０２を介して比較部１５０に出力される。光電変換部１１０の構成の詳細については後述する。
【００２７】
アナログデジタル変換部１９０は、光電変換部１１０により生成されたアナログの画像信号をアナログデジタル変換するものである。このアナログデジタル変換部１９０は、比較部１５０と、比較出力処理部１６０と、変換結果保持部１７０とを備える。
【００２８】
比較部１５０は、参照信号生成部３０により生成された参照信号と光電変換部１１０により出力されたアナログの画像信号とを比較するものである。比較結果は、信号線１０６を介して比較出力処理部１６０に出力される。この比較結果は電気信号として出力される。例えば、アナログの画像信号の電圧が参照信号の電圧より小さい時値「１」、アナログの画像信号の電圧が参照信号の電圧より大きい時値「０」の信号を出力することができる。比較部１５０の構成の詳細については後述する。
【００２９】
比較出力処理部１６０は、比較部１５０により出力された比較結果を処理し、処理済みの比較結果を変換結果保持部１７０に対して出力するものである。処理済みの比較結果は、信号線１０７を介して変換結果保持部１７０に出力される。この処理として、例えば、レベル変換や波形の整形を行うことができる。
【００３０】
変換結果保持部１７０は、比較出力処理部１６０により出力された処理済みの比較結果に基づいて時刻コード転送部２００から出力された時刻コードをアナログデジタル変換の結果として保持するものである。この変換結果保持部１７０は、比較結果が、例えば、値「１」から「０」に変化した際に、時刻コード転送部２００から出力された時刻コードを保持する。この際の時刻コードは、時刻コード生成部２０により生成されて時刻コード転送部２００により画素１００に転送された時刻コードである。その後、変換結果保持部１７０は、垂直駆動部４０の制御により、保持した時刻コードを時刻コード転送部２００に対して出力する。時刻コード転送部２００は、この出力された時刻コードを水平制御部５０の時刻コード復号部５２に転送する。
【００３１】
前述のように、参照信号として高い電圧から低い電圧までランプ状に変化する信号を使用し、この参照信号の電圧がアナログの画像信号の電圧より高い状態から低い状態に移行した際の時刻コードを変換結果保持部１７０に保持することができる。すなわち、アナログの画像信号と参照信号とが略等しくなった際の時刻コードが変換結果保持部１７０に保持される。保持された時刻コードは、時刻コード復号部５２において対応する時刻における参照信号の電圧を表すデジタルの信号に変換される。これにより、光電変換部１１０により生成されたアナログの画像信号のアナログデジタル変換を行うことができる。なお、比較出力処理部１６０および変換結果保持部１７０は、請求の範囲に記載の処理回路の一例である。
【００３２】
［光電変換部の構成］
図４は、本技術の実施の形態における光電変換部１１０の構成例を示す図である。この光電変換部１１０は、光電変換素子１１１と、オーバーフローゲート１１４と、電荷転送部１１２と、生成電荷保持部１１３とを備える。ここで、オーバーフローゲート１１４および電荷転送部１１２には、ＮチャンネルＭＯＳトランジスタを使用することができる。また、光電変換部１１０には、複数の信号線（ＯＦＤ、ＯＦＧ、ＴＸ）が接続される。オーバーフロードレイン信号線ＯＦＤ（Overflow Drain）は、光電変換素子１１１のリセット電圧を供給する信号線である。オーバーフローゲート信号線ＯＦＧ（Overflow Gate）は、オーバーフローゲート１１４に制御信号を伝達する信号線である。転送信号線ＴＸ（Transfer）は、電荷転送部１１２に制御信号を伝達する信号線である。同図に表したように、オーバーフローゲート信号線ＯＦＧおよび転送信号線ＴＸは、何れもＭＯＳトランジスタのゲートに接続される。ゲートおよびソース間の閾値電圧以上の電圧（以下、オン信号と称する。）がこれらの信号線を通して入力されると、該当するＭＯＳトランジスタが導通状態になる。
【００３３】
オーバーフローゲート１１４のドレインおよびゲートは、それぞれオーバーフロードレイン信号線ＯＦＤおよびオーバーフローゲート信号線ＯＦＧに接続される。オーバーフローゲート１１４のソースは、光電変換素子１１１のカソードおよび電荷転送部１１２のソースに接続される。光電変換素子１１１のアノードは接地される。電荷転送部１１２のゲートは転送信号線ＴＸに接続され、ドレインは信号線１０２に接続される。生成電荷保持部１１３の他の一端は、接地される。
【００３４】
光電変換素子１１１は、照射された光量に応じた電荷を生成し、生成した電荷を保持するものである。光電変換素子１１１には、フォトダイオードを使用することができる。
【００３５】
オーバーフローゲート１１４は、光電変換素子１１１で過剰に生成された電荷を排出するものである。また、このオーバーフローゲート１１４は、光電変換素子１１１とオーバーフロードレイン信号線ＯＦＤとの間を導通させることにより光電変換素子１１１に蓄積された電荷の排出をさらに行う。すなわち、光電変換素子１１１のリセットをさらに行う。
【００３６】
電荷転送部１１２は、光電変換素子１１１により生成された電荷を生成電荷保持部１１３に転送するものである。この電荷転送部１１２は、光電変換素子１１１と生成電荷保持部１１３との間を導通させることにより電荷の転送を行う。
【００３７】
生成電荷保持部１１３は、電荷転送部１１２により転送された電荷を保持するものである。この生成電荷保持部１１３として、半導体基板の拡散層に形成されたフローティングディフュージョン領域を使用することができる。この生成電荷保持部１１３に保持された電荷に応じた信号は、光電変換部１１０により生成されたアナログの画像信号に該当し、信号線１０２を介して比較部１５０に出力される。
【００３８】
［比較部の構成］
図５は、本技術の実施の形態における比較部１５０の構成例を示す図である。この比較部１５０は、信号入力トランジスタ１５３と、参照入力トランジスタ１５４と、ＭＯＳトランジスタ１５１、１５２、１５５、１５６および１５７とを備える。ここで、ＭＯＳトランジスタ１５１および１５２にはＰチャンネルＭＯＳトランジスタを使用することができる。ＭＯＳトランジスタ１５５乃至１５７にはＮチャンネルＭＯＳトランジスタを使用することができる。同様に、信号入力トランジスタ１５３および参照入力トランジスタ１５４にもＮチャンネルＭＯＳトランジスタを使用することができる。なお、ＭＯＳトランジスタ１５１は、請求の範囲に記載の負荷部の一例である。
【００３９】
また、比較部１５０には、前述した信号線１０２等の他に、複数の信号線（ＲＳＴ、ＢＩＡＳ、ＲＥＦ）と電源線Ｖｄｄ１が接続される。リセット信号線ＲＳＴ（Reset）は、ＭＯＳトランジスタ１５５に制御信号を伝達する信号線である。バイアス信号線ＢＩＡＳ（Bias）は、ＭＯＳトランジスタ１５７にバイアス電流を供給する信号線である。参照信号線ＲＥＦ（Reference）は、参照入力トランジスタ１５４に参照信号を伝達する信号線である。電源線Ｖｄｄ１は、比較部１５０の電源を供給する電源線である。
【００４０】
ＭＯＳトランジスタ１５１および１５２のソースは、電源線Ｖｄｄ１に共通に接続される。ＭＯＳトランジスタ１５１のゲートは、ＭＯＳトランジスタ１５２のゲートおよびドレインならびに参照入力トランジスタ１５４のドレインに接続される。ＭＯＳトランジスタ１５１のドレインは、信号入力トランジスタ１５３のドレイン、ＭＯＳトランジスタ１５５のドレインおよび信号線１０６に接続される。信号入力トランジスタ１５３のソースおよび参照入力トランジスタ１５４のソースは、ＭＯＳトランジスタ１５６のドレインに共通に接続される。ＭＯＳトランジスタ１５６のゲートは、ＭＯＳトランジスタ１５７のゲートおよびドレインならびにバイアス信号線ＢＩＡＳに接続される。ＭＯＳトランジスタ１５６およびＭＯＳトランジスタ１５７のソースは接地される。ＭＯＳトランジスタ１５５のゲートはリセット信号線ＲＳＴに接続され、ソースは信号入力トランジスタ１５３のゲートおよび信号線１０２に接続される。ＭＯＳトランジスタ１５４のゲートは、参照信号線ＲＥＦに接続される。
【００４１】
信号入力トランジスタ１５３は、入力信号が制御端子であるゲートに入力されるＭＯＳトランジスタである。同図の信号入力トランジスタ１５３には、入力信号としてアナログの画像信号が入力される。
【００４２】
参照入力トランジスタ１５４は、参照信号が制御端子であるゲートに入力されるＭＯＳトランジスタである。この参照入力トランジスタ１５４は、信号入力トランジスタ１５３と差動対を構成する。この差動対により入力信号および参照信号の比較が行われる。具体的には、入力信号が参照信号より小さい場合には、信号入力トランジスタ１５３に流れる電流より参照入力トランジスタ１５４に流れる電流の方が大きくなる。逆に、入力信号が参照信号より大きい場合には、信号入力トランジスタ１５３に流れる電流より参照入力トランジスタ１５４に流れる電流の方が小さくなる。このように、入力信号および参照信号の差分に応じた電流が差動対を構成する信号入力トランジスタ１５３および参照入力トランジスタ１５４に流れることとなる。
【００４３】
ＭＯＳトランジスタ１５５は、図４において説明した生成電荷保持部１１３をリセットするものである。このリセットは、次のように行うことができる。まず、参照信号線ＲＥＦに生成電荷保持部１１３のリセット電圧に相当する電圧を印加する。これにより、参照入力トランジスタ１５４が導通状態になる。この際、差動増幅回路ならびにＭＯＳトランジスタ１５１および１５２により構成されるカレントミラー回路の作用により、ＭＯＳトランジスタ１５５のドレインの電圧もリセット電圧に略等しい値になる。次に、リセット信号線ＲＳＴにオン信号を入力してＭＯＳトランジスタ１５５を導通状態にする。これにより、光電変換部１１０の生成電荷保持部１１３にリセット電圧が印加され、リセットを行うことができる。
【００４４】
ＭＯＳトランジスタ１５１は、信号入力トランジスタ１５３および参照入力トランジスタ１５４の何れか１つに流れる電流が入力信号および参照信号の差分に応じて変化した際に、この電流の変化を電圧の変化に変換するものである。また、ＭＯＳトランジスタ１５２は、参照入力トランジスタ１５４に流れる電流の変化を電圧の変化に変換するものである。これらＭＯＳトランジスタ１５１および１５２は、カレントミラー回路を構成する。このカレントミラー回路は、参照入力トランジスタ１５４に流れる電流に等しい電流が信号入力トランジスタ１５３に流れるように作用する。これにより、入力信号および参照信号の比較を高速に行うことができる。
【００４５】
ＭＯＳトランジスタ１５６は、差動対を構成する信号入力トランジスタ１５３および参照入力トランジスタ１５４に流れる電流を制御するものである。このＭＯＳトランジスタ１５６とＭＯＳトランジスタ１５７とは、カレントミラー回路を構成する。ＭＯＳトランジスタ１５７のドレインには、バイアス信号線ＢＩＡＳにより所定のバイアス電流が供給される。このバイアス電流に略等しい電流がＭＯＳトランジスタ１５６にも流れる。すなわち、信号入力トランジスタ１５３および参照入力トランジスタ１５４により構成される差動対には、バイアス信号線ＢＩＡＳに供給される電流と略等しい電流が流れることとなる。なお、ＭＯＳトランジスタ１５７のゲート電圧を複数の画素１００における比較部１５０に分配することもできる。
【００４６】
なお、比較部１５０の構成は、この例に限られない。例えば、カレントミラー回路を構成するＭＯＳトランジスタ１５１および１５２の代わりに抵抗負荷または定電流電源を使用することもできる。この際、抵抗負荷等は、差動対のうちの信号入力トランジスタ１５３および参照入力トランジスタ１５４の何れか１つまたは両方に接続することができる。
【００４７】
［比較出力処理部の構成］
図６は、本技術の実施の形態における比較出力処理部１６０の構成例を示す図である。この比較出力処理部１６０は、ＭＯＳトランジスタ５１１乃至５１７を備える。ここで、ＭＯＳトランジスタ５１１、５１３および５１５は、ＰチャンネルＭＯＳトランジスタにより構成することができる。また、ＭＯＳトランジスタ５１２、５１４、５１６および５１７は、ＮチャンネルＭＯＳトランジスタにより構成することができる。なお、ＭＯＳトランジスタ５１１は前置増幅部１６１を構成する。ＭＯＳトランジスタ５１２は、レベル変換部１６２を構成する。ＭＯＳトランジスタ５１３乃至５１７は、波形整形部１６３を構成する。また、比較出力処理部１６０には、前述した信号線１０６および１０７の他に、初期化信号線ＩＮＩ（Initialize）および電源線（Ｖｄｄ１およびＶｄｄ２）が接続される。初期化信号線ＩＮＩは、ＭＯＳトランジスタ５１３および５１６に制御信号を伝達する信号線である。電源線Ｖｄｄ１およびＶｄｄ２は、比較出力処理部１６０に電源を供給する電源線である。
【００４８】
ＭＯＳトランジスタ５１１のソースおよびゲートは、それぞれ電源線Ｖｄｄ１および信号線１０６に接続される。ＭＯＳトランジスタ５１１のドレインは、ＭＯＳトランジスタ５１２のドレインに接続される。ＭＯＳトランジスタ５１２のゲートは電源線Ｖｄｄ２に接続され、ソースはＭＯＳトランジスタ５１４および５１６のドレインならびにＭＯＳトランジスタ５１５および５１７のゲートに接続される。ＭＯＳトランジスタ５１３および５１６のゲートは、初期化信号線ＩＮＩに共通に接続される。ＭＯＳトランジスタ５１３のソースおよびドレインは、それぞれ電源線Ｖｄｄ２およびＭＯＳトランジスタ５１４のソースに接続される。ＭＯＳトランジスタ５１６のソースは、接地される。ＭＯＳトランジスタ５１４のゲートは、ＭＯＳトランジスタ５１５および５１７のドレインならびに信号線１０７に接続される。ＭＯＳトランジスタ５１５のソースは電源線Ｖｄｄ２に接続され、ＭＯＳトランジスタ５１７のソースは接地される。
【００４９】
前置増幅部１６１は、比較部１５０により出力された比較結果に対応する信号を増幅するものである。この前置増幅部１６１は、増幅した信号をレベル変換部１６２に対して出力する。この増幅は、ＭＯＳトランジスタ５１１により行われる。
【００５０】
レベル変換部１６２は、前置増幅部１６１により出力された信号のレベル変換を行うものである。図５において説明した比較部１５０および前置増幅部１６１には、電源線Ｖｄｄ１が接続されている。比較部１５０および前置増幅部１６１において高い利得を得るため、この電源線Ｖｄｄ１により供給される電源は比較的高い電圧にする必要がある。一方、後段の変換結果保持部１７０等は、デジタル信号を扱うため、比較的低い電圧の電源を供給することができる。この比較的低い電源は、電源線Ｖｄｄ２により供給される。これにより、変換結果保持部１７０等における消費電力を低減するとともに変換結果保持部１７０等に低耐圧のトランジスタを使用することが可能になる。このように、異なる電圧の電源が供給される回路間において信号の伝達を行うため、レベル変換部１６２を配置する。これにより、レベルの変換が行われた信号が波形整形部１６３に対して出力される。同図のレベル変換部１６２は、電源線Ｖｄｄ２により供給される電源電圧からＭＯＳトランジスタ５１２の閾値電圧を減じた電圧に信号レベルを制限することができる。
【００５１】
波形整形部１６３は、レベル変換部１６２により出力された信号を変化の急峻な信号に整形するものである。この波形整形部１６３の動作について説明する。初期状態において、レベル変換部１６２の出力は値「０」である。この状態において、初期化信号線ＩＮＩから値「１」の信号が入力され、ＭＯＳトランジスタ５１６が導通状態になる。これにより、ＭＯＳトランジスタ５１７が非導通状態になるとともに、ＭＯＳトランジスタ５１５が導通状態になり、信号線１０７には値「１」が出力される。この際、ＭＯＳトランジスタ５１３および５１４は、非導通状態となる。その後、初期化信号線ＩＮＩには、値「０」の信号が入力される。これにより、ＭＯＳトランジスタ５１３は導通状態になり、ＭＯＳトランジスタ５１６は非導通状態になる。ＭＯＳトランジスタ５１４は、非導通状態であり、レベル変換部１６２の出力信号が値「０」であるため、ＭＯＳトランジスタ５１５および５１７の状態は、変化しない。
【００５２】
次に、レベル変換部１６２の出力信号が値「０」から「１」に変化すると、ＭＯＳトランジスタ５１７が導通状態に遷移し、ＭＯＳトランジスタ５１５が非導通状態に遷移する。これにより、信号線１０７の電圧は低下する。このため、ＭＯＳトランジスタ５１４が導通状態に遷移し、ＭＯＳトランジスタ５１５および５１７のゲートの電圧がさらに上昇する。このような正帰還作用により信号線１０７の電圧は急激に低下する。これにより、波形の整形を行うことができる。
【００５３】
なお、比較出力処理部１６０の構成は、この例に限られない。例えば、比較出力処理部１６０のうちの一部または、全部を省略する構成を採ることもできる。
【００５４】
［変換結果保持部の構成］
図７は、本技術の実施の形態における変換結果保持部１７０の構成例を示す図である。この変換結果保持部１７０は、記憶制御部１７１と、記憶部１７２乃至１７９とを備える。ここで、便宜上、アナログデジタル変換後のデジタルの画像信号として８ビットのサイズのデータを想定する。このため、時刻コードのサイズも８ビットになる。なお、変換後のデジタルの画像信号および時刻コードのサイズは、システムへの要求に合わせて変更することができる。例えば、１５ビットのサイズにすることもできる。
【００５５】
また、変換結果保持部１７０には、信号線１０７の他に、複数の信号線（ＷＯＲＤ、ＣＯＤＥ１乃至８）が接続される。ワード信号線ＷＯＲＤ（Word）は、記憶部１７２乃至１７９の制御信号を伝達する信号線である。コード信号線ＣＯＤＥ（Code）１乃至８は、時刻コードを双方向に伝達する信号線である。この複数のコード信号線ＣＯＤＥ１乃至８は、信号線１０１を構成する。
【００５６】
記憶部１７２乃至１７９は、時刻コード転送部２００から入力された時刻コードを記憶するものである。この記憶部１７２乃至１７９は、それぞれ１ビットの時刻コードを記憶する。この記憶部１７２乃至１７９の構成について、記憶部１７２を例に挙げて説明する。この記憶部１７２は、ビット記憶部５２２と、双方向スイッチ５２３とを備える。
【００５７】
双方向スイッチ５２３は、信号線５２６とコード信号線ＣＯＤＥ１との間に接続され、データを双方向に伝達するものである。また、この双方向スイッチ５２３は、制御入力端子を備える。この制御入力端子には、信号線５２４が接続される。信号線５２４を介して制御入力端子に値「１」が入力されると、双方向スイッチ５２３は導通状態になり、信号線５２６とコード信号線ＣＯＤＥ１との間で双方向にデータの伝達を行うことができる。一方、制御入力端子に値「０」が入力されると、双方向スイッチ５２３は、非導通状態になる。
【００５８】
ビット記憶部５２２は、１ビットのデータを記憶する記憶装置である。このビット記憶部５２２は入出力端子および制御入力端子を備え、それぞれ信号線５２６および１０７が接続される。信号線１０７を介して値「１」の信号が制御入力端子に入力されると、ビット記憶部５２２は、信号線５２６を介して双方向スイッチ５２３から伝達された信号である１ビットの時刻コードを記憶する。その際、１ビットの時刻コードが変化した場合には、ビット記憶部５２２に記憶されているデータが書き換えられる。その後、制御入力端子に入力された信号が値「１」から「０」に遷移すると、ビット記憶部５２２に記憶されていたデータがそのまま保持される。すなわち、次に制御入力端子に入力された信号が値「１」になるまで、上述のデータの書換えは行われない。また、ビット記憶部５２２は、制御入力端子に入力された信号が値「０」の際には、保持したデータを信号線５２６に対して出力する。
【００５９】
記憶制御部１７１は、信号線５２４を介して制御信号を出力し、記憶部１７２乃至１７９を制御するものである。この記憶制御部１７１は、双方向スイッチ５２３の制御信号として、例えば、ワード信号線ＷＯＲＤおよび信号線１０７により入力された２つの信号の論理和により得られる信号を生成し、出力することができる。これは、ＯＲゲート５２１により行うことができる。
【００６０】
［時刻コード転送部の構成］
図８は、本技術の実施の形態における時刻コード転送部２００の構成例を示す図である。この時刻コード転送部２００は、コード保持部２１０および２３０と、クロックバッファ２２０および２４０とを備える。この時刻コード転送部２００は、図１において説明した画素アレイ部１０に配置された画素１００の行数と同数のコード保持部およびクロックバッファを有する。便宜上、コード保持部２１０および２３０ならびにクロックバッファ２２０および２４０を例に挙げて説明する。
【００６１】
コード保持部２１０は、時刻コードを保持するものである。このコード保持部２１０は、フリップフロップ２１１乃至２１８により構成される。このフリップフロップ２１１等はクロックバッファ２２０から出力されたクロック信号に基づいて時刻コードのうちの１ビットを保持する。具体的には、クロック信号が値「０」のとき、時刻コード生成部２０から出力されて同図のＤ入力端子に入力された時刻コードを内部ノードに保持するとともにＱ出力端子をハイインピーダンス状態にする。次に、クロック信号が値「１」になると、内部ノードに保持した時刻コードをＱ出力端子から出力する。この出力された時刻コードは、信号線１０１を介してコード保持部２３０に入力される。このように、時刻コード転送部２００は、複数の時刻コード保持部をシフトレジスタとして動作させて、時刻コードの転送を行う。
【００６２】
クロックバッファ２２０は、図３において説明したクロック信号生成部５４により生成されたクロック信号をコード保持部２１０に対して出力するとともに、次段のクロックバッファに対して出力するものである。このクロックバッファ２２０は、複数の反転ゲート２２１乃至２２４により構成され、劣化したクロック信号を整形するリピータとして動作する。また、このクロックバッファ２２０は、時刻コード転送部２００において、時刻コードとは逆の方向に順次転送される。すなわち、クロックバッファ２４０は、コード保持部２３０に対してクロック信号を出力するとともに、クロックバッファ２２０に対してクロック信号を出力する。これにより、コード保持部２１０に入力されるクロック信号は、コード保持部２３０に入力されたクロック信号と比較して、反転ゲート２つ分の伝播遅延時間と反転ゲート２２４までの配線による遅延とに相当する時間の遅延を有するものとなる。このように、クロックバッファ２２０は、クロック信号を遅延させる機能をさらに備える。
【００６３】
上述したように、フリップフロップ２１１等は、クロック信号が値「０」のとき、入力された時刻コードを内部ノードに保持する。この保持の際、所定の時間、いわゆるセットアップタイムを確保する必要がある。クロックバッファ２２０により生じたクロック信号の遅延により、コード保持部２３０においてクロック信号が値「０」に遷移した際、コード保持部２１０に入力されるクロック信号は値「１」のままである。すなわち、内部ノードに保持された時刻コードが出力された状態にとどまっている。これによりコード保持部２３０においてセットアップタイムを確保することができ、時刻コードの伝達を行うことができる。
【００６４】
コード保持部２１０の出力とコード保持部２３０の入力にはコード信号線ＣＯＤＥ１乃至８がそれぞれ接続される。これにより、時刻コード生成部２０により生成されて、コード保持部２１０において保持された時刻コードがこれらのコード信号線ＣＯＤＥ１乃至８を介して変換結果保持部１７０に出力される。また、アナログデジタル変換後に変換結果保持部１７０に保持された時刻コードがこれらのコード信号線ＣＯＤＥ１乃至８を介してコード保持部２３０に出力される。このように、時刻コード転送部２００は、時刻コードの転送を行う。
【００６５】
［アナログデジタル変換処理］
図９は、本技術の実施の形態におけるアナログデジタル変換処理の一例を示す図である。同図は、図４において説明した光電変換部１１０におけるアナログデジタル変換処理を表したものである。同図において、ＯＦＧ、ＴＸ、ＲＳＴ、ＩＮＩおよびＷＯＲＤは、それぞれオーバーフローゲート信号線ＯＦＧ、転送信号線ＴＸ、リセット信号線ＲＳＴ、初期化信号線ＩＮＩおよびワード信号線ＷＯＲＤに入力された信号の状態を表す。これらにおいて、２値化された波形の値「１」の期間がオン信号の入力に該当する。光電変換部１１０出力、ＲＥＦ、比較部１５０出力および比較出力処理部１６０出力は、それぞれ光電変換部１１０の出力信号、参照信号線ＲＥＦの参照信号、比較部１５０の出力信号および比較出力処理部１６０の出力信号の状態を表す。ＣＯＤＥ、記憶部コードおよび水平制御部５０入力は、それぞれコード信号線ＣＯＤＥにより伝達される時刻コード、記憶部１７２乃至１７９に記憶される時刻コードおよび水平制御部５０に入力される時刻コード（８ビット）を表す。
【００６６】
Ｔ０乃至Ｔ１において、オーバーフローゲート信号線ＯＦＧにオン信号が入力されて光電変換部１１０の光電変換素子１１１がリセットされる。これにより、光電変換部１１０において露光が開始される。
【００６７】
Ｔ２乃至Ｔ３において、参照信号線ＲＥＦに生成電荷保持部１１３のリセット電圧に相当する電圧が印加される。これにより、比較部１５０の出力もリセット電圧に略等しい値になる。同時に、リセット信号線ＲＳＴにオン信号が入力される。これにより、生成電荷保持部１１３がリセットされる。また、初期化信号線ＩＮＩにオン信号が入力されて、比較出力処理部１６０の出力が値「１」になる。
【００６８】
Ｔ４乃至Ｔ７において参照信号線ＲＥＦに参照信号が入力される。同図に表したように、この参照信号は、電圧がランプ状に低下する信号である。この参照信号の入力と同期して時刻コードが生成され、時刻コード転送部２００により転送される。転送された時刻コードは、記憶部１７２乃至１７９に記憶される。なお、比較出力処理部１６０の出力信号が値「１」である間は、記憶部１７２乃至１７９における記憶コードの書換えが行われる（Ｔ５乃至Ｔ６）。
【００６９】
参照信号の電圧が光電変換部１１０の出力信号の電圧より低下した際、比較部１５０の出力信号が低下する（Ｔ６）。この比較部１５０の出力信号は比較出力処理部１６０により整形されて、値「０」の信号が変換結果保持部１７０に対して出力される。すると、記憶部１７２乃至１７９に記憶された時刻コードの書換えが停止し、時刻コードが保持される。ここで、この保持された時刻コードを「Ａ」により表す。この「Ａ」は、光電変換部１１０のリセット時の画像信号に対応する信号である。所定の時間経過後、参照信号線ＲＥＦの参照信号が値「０」となり、時刻コードの転送も停止される（Ｔ７）。
【００７０】
Ｔ８乃至Ｔ１１において、ワード信号線ＷＯＲＤにオン信号が入力されて（Ｔ８乃至Ｔ９）、記憶部１７２乃至１７９に保持されていた時刻コード「Ａ」が時刻コード転送部２００に出力される。その後、時刻コード「Ａ」が時刻コード転送部２００により転送され、水平制御部５０に対して入力される（Ｔ９乃至Ｔ１１）。入力された時刻コード「Ａ」は、時刻コード復号部５２により復号されてリセット時の画像信号としてカラム信号処理部５３に保持される。
【００７１】
Ｔ１２乃至Ｔ１８において、初期化信号線ＩＮＩにオン信号が入力されて（Ｔ１２乃至Ｔ１３）、比較出力処理部１６０の出力が値「１」になる。続いて、転送信号線ＴＸにオン信号が入力されて（Ｔ１３乃至Ｔ１４）、光電変換素子１１１に保持された電荷が生成電荷保持部１１３に転送されて保持される。この生成電荷保持部１１３に保持された電荷に応じた信号（アナログの画像信号）が光電変換部１１０から比較部１５０に対して出力される。その後、参照信号線ＲＥＦに参照信号が入力され、時刻コードが転送される（Ｔ１４乃至Ｔ１８）。参照信号の電圧が光電変換部１１０の出力信号の電圧より低下すると（Ｔ１７）、上述のＴ６と同様に、値「０」の信号が変換結果保持部１７０に対して出力され、記憶部１７２乃至１７９に時刻コードが保持される。ここで、この保持された時刻コードを「Ｂ」により表す。この「Ｂ」は、光電変換部１１０の露光後の画像信号に対応する信号である。所定の時間経過後、参照信号の入力が停止され、約０Ｖの値になる（Ｔ１８）。
【００７２】
前述したＴ０乃至Ｔ１におけるオーバーフローゲート信号線ＯＦＧへのオン信号の入力からＴ１３乃至Ｔ１４における転送信号線ＴＸへのオン信号の入力までの期間が露光期間に該当する。
【００７３】
Ｔ１９乃至Ｔ２０において、リセット信号線ＲＳＴにオン信号が入力される。前述のように、参照信号は約０Ｖであるため、光電変換部１１０の出力が約０Ｖになる。これにより、生成電荷保持部１１３は約０Ｖに放電される。
【００７４】
Ｔ２１乃至Ｔ２４において、ワード信号線ＷＯＲＤにオン信号が入力されて（Ｔ２１乃至Ｔ２２）、時刻コード「Ｂ」が時刻コード転送部２００に対して出力される。その後、Ｔ２２乃至Ｔ２４において、時刻コード「Ｂ」が時刻コード転送部２００により転送され、水平制御部５０に対して入力される。入力された時刻コード「Ｂ」は、復号されて露光後の画像信号となり、カラム信号処理部５３に入力される。その後、カラム信号処理部５３は、入力された露光後の画像信号からリセット時の画像信号を減算する。これにより、ＣＤＳが実行される。ＣＤＳが行われた画像信号は、水平制御部５０から出力され、撮像装置１の出力画像信号となる。
【００７５】
このように、光電変換部１１０における画像信号のアナログデジタル変換を行うことができる。
【００７６】
［半導体チップの構成］
図１０は、本技術の第１の実施の形態における半導体チップの構成例を示す図である。同図は、撮像装置１を構成する２つの半導体チップの構成を表したものである。同図に表したように、撮像装置１は、画素チップ３００および回路チップ４００により構成される。画素チップ３００には、図１において説明した画素アレイ部１０に配置された全ての画素１００における光電変換部１１０および比較部１５０の一部の回路が配置される。すなわち、光電変換部１１０と、信号入力トランジスタ１５３と、参照入力トランジスタ１５４と、ＭＯＳトランジスタ１５５と、ＭＯＳトランジスタ１５６とが画素チップ３００に配置される。これ以外の部分は、回路チップ４００に配置される。なお、画素チップ３００は、請求の範囲に記載の第１の半導体チップの一例である。回路チップ４００は、請求の範囲に記載の第２の半導体チップの一例である。
【００７７】
画素チップ３００には主に光電変換部１１０が配置され、他の回路部分は回路チップ４００に配置される。画素チップ３００を撮像装置１の受光面に配置することにより、受光面における光電変換部１１０の面積を大きくすることができ、開口率を向上させることができる。
【００７８】
同図の画素チップ３００は、光電変換部１１０に加えて信号入力トランジスタ１５３および参照入力トランジスタ１５４が配置されている。すなわち、信号入力トランジスタ１５３のドレインとＭＯＳトランジスタ１５１のドレインとの間および参照入力トランジスタ１５４のドレインとＭＯＳトランジスタ１５２のドレインとの間で、画素チップ３００および回路チップ４００に分離される。前述のように信号入力トランジスタ１５３のドレインには、入力信号および参照信号の差分に基づく電流が流れる。この電流は、信号入力トランジスタ１５３および参照入力トランジスタ１５４からなる差動対により増幅されており、信号レベル（振幅）が比較的高くなっている。このため、これらの間で２つの半導体チップに分離された場合であっても、ノイズの影響を軽減することができる。
【００７９】
また、信号入力トランジスタ１５３および参照入力トランジスタ１５４は、光電変換部１１０に配置されたＭＯＳトランジスタと比較してサイズが大きい。これは、利得を高くするためである。しかし、サイズが大きいため、浮遊容量も大きくなる。そこで、これらを同一の半導体チップ（画素チップ３００）に配置して光電変換部１１０に直接接続することにより、浮遊容量の影響を低減することができる。
【００８０】
さらに、信号線１０２は、信号入力トランジスタ１５３のゲートに接続されているため、比較的インピーダンスが高く、ノイズが混入し易い配線である。信号入力トランジスタ１５３を画素チップ３００に配置することにより、信号線１０２の配線を短くすることができ、ノイズの影響をさらに低減することができる。
【００８１】
図１１は、本技術の第１の実施の形態における半導体チップの他の構成例を示す図である。同図は、図１０において説明した構成例との比較のために挙げた例である。同図の画素チップ３００は、光電変換部１１０が配置されている。すなわち、同図の例では、光電変換部１１０の出力と比較部１５０の信号入力トランジスタ１５３のゲートとの間の信号線１０２の部分で画素チップ３００および回路チップ４００に分離される。上述の例とは異なり、信号線１０２により伝達される信号は、信号入力トランジスタ１５３および参照入力トランジスタ１５４により増幅が行われる前の信号であるため、信号レベルおよび振幅が小さくノイズの影響を受け易くなる。
【００８２】
また、信号線１０２の部分で２つの半導体チップに分離されるため、光電変換部１１０の出力に大きな浮遊容量が接続されることとなる。前述のように、信号線１０２には、生成電荷保持部１１３が接続される。このため、大きな浮遊容量が生成電荷保持部１１３に並列に接続されることとなり、誤差が増大する。
【００８３】
さらに、信号線１０２の部分で２つの半導体チップに分離されるため、比較的インピーダンスが高い信号線１０２の配線長が増加することとなり、ノイズの混入が増加する。これらにより、同図の例では、図１０の例と比較してノイズの影響が大きくなる。
【００８４】
［画素チップの構成］
図１２は、本技術の第１の実施の形態における画素チップ３００の構成例を示す図である。同図は、画素チップ３００のうちの光電変換部１１０の近傍を表した模式上面図である。同図において、破線により記載された部分は、画素チップ３００の内部に形成された要素を表す。同図の光電変換部１１０の中央部に光電変換素子１１１が配置される。後述するようにこの光電変換素子１１１は、Ｎ型半導体領域３０２により構成される。この光電変換素子１１１の上側に隣接して電荷転送部１１２のゲート３１２およびオーバーフローゲート１１４のゲート３１７が配置される。また、電荷転送部１１２の上側に隣接して生成電荷保持部１１３が配置される。この生成電荷保持部１１３は、Ｎ型半導体領域３０３により構成される。
【００８５】
光電変換素子１１１の下側には、分離領域３０４が配置される。この分離領域３０４は、光電変換素子１１１と比較部１５０を構成する回路とを分離するものである。分離領域３０４は、例えば、二酸化ケイ素（ＳｉＯ２）により構成することができる。分離領域３０４の下側に参照入力トランジスタ１５４、信号入力トランジスタ１５３ならびにＭＯＳトランジスタ１５５および１５６が右から順に配置される。
【００８６】
参照入力トランジスタ１５４は、ゲート３１４とＮ型半導体領域３０７および３０５とにより構成される。Ｎ型半導体領域３０７および３０５は、それぞれドレインおよびソース領域に該当する。参照入力トランジスタのドレイン領域（Ｎ型半導体領域３０７）には、ビアプラグ３２６が形成される。このビアプラグ３２６は、パッド３２５に接続される。
【００８７】
信号入力トランジスタ１５３は、ゲート３１３とＮ型半導体領域３０６および３０５とにより構成される。Ｎ型半導体領域３０６および３０５は、それぞれドレインおよびソース領域に該当する。このように、Ｎ型半導体領域３０５は、参照入力トランジスタ１５４および信号入力トランジスタ１５３の共通のソース領域となる。信号入力トランジスタのドレイン領域（Ｎ型半導体領域３０６）には、ビアプラグ３２１が形成される。後述するように、このビアプラグ３２１は、配線層３２２（不図示）およびビアプラグ３２３を介してパッド３２４に接続される。なお、パッド３２４は、請求の範囲に記載の第１のパッドの一例である。
【００８８】
信号入力トランジスタ１５３に隣接して、ＭＯＳトランジスタ１５５のドレイン領域（Ｎ型半導体領域３０６）およびゲート３１５が配置される。Ｎ型半導体領域３０６は、信号入力トランジスタ１５３およびＭＯＳトランジスタ１５５の共通のドレイン領域となる。また、ＭＯＳトランジスタ１５５に隣接してＭＯＳトランジスタ１５６のゲート３１６が配置される。ＭＯＳトランジスタ１５５のソース領域ならびにＭＯＳトランジスタ１５６のドレインおよびソース領域については、記載を省略した。
【００８９】
［回路チップの構成］
図１３は、本技術の第１の実施の形態における回路チップ４００の構成例を示す図である。同図は、回路チップ４００のうちの光電変換部１１０の近傍を表した模式上面図である。同図において、破線により記載された部分は、回路チップ４００の内部に形成された要素を表す。また、点線により記載された部分（光電変換部１１０）は、画素チップ３００に配置される要素である。
【００９０】
同図の中央に、ＭＯＳトランジスタ１５２のゲート４１２ならびにＰ型半導体領域４０４および４０５が配置される。このＰ型半導体領域４０４および４０５は、それぞれＭＯＳトランジスタ１５２のソースおよびドレイン領域に該当する。ＭＯＳトランジスタ１５２のドレイン領域（Ｐ型半導体領域４０５）には、ビアプラグ４２６が形成される。このビアプラグ４２６は、配線層（不図示）を介してパッド４２５に接続される。
【００９１】
このＭＯＳトランジスタ１５２のソース領域（Ｐ型半導体領域４０４）の下側に隣接してＭＯＳトランジスタ１５１のゲート４１３およびＰ型半導体領域４０３が配置される。このＰ型半導体領域４０３および４０４は、それぞれＭＯＳトランジスタ１５１のドレインおよびソース領域に該当する。このように、Ｐ型半導体領域４０４は、ＭＯＳトランジスタ１５２および１５１の共通のソース領域となる。ＭＯＳトランジスタ１５１のドレイン（Ｐ型半導体領域４０３）には、ビアプラグ４２１が形成される。このビアプラグ４２１は、後述する配線層４２２（不図示）およびビアプラグ４２３（不図示）を介してパッド４２４に接続される。なお、パッド４２４は、請求の範囲に記載の第２のパッドの一例である。
【００９２】
また、回路チップには、比較出力処理部１６０および変換結果保持部１７０が光電変換部１１０毎に配置される。
【００９３】
［半導体チップの断面の構成］
図１４は、本技術の第１の実施の形態における撮像装置１の構成例を示す模式断面図である。図１２において説明した画素チップ３００および図１３において説明した回路チップ４００におけるそれぞれの上面（パッド３２４等が配置された面）同士が接合されて、撮像装置１が形成される。この際、パッド３２４および４２４とパッド３２５および４２５とが接するように位置合わせが行われ、接合される。同図は、図１２および１３におけるＡ−Ａ'線に沿う接合後の撮像装置１の断面を模式的に表した図である。
【００９４】
画素チップ３００は同図の下側に配置され、回路チップ４００は同図の上側に配置される。また、同図に表したように、パッド３２４および４２４とパッド３２５および４２５とがそれぞれ接合されて、電気的に接続される。これにより画素チップ３００および回路チップ４００の間の信号のやり取りを行うことができる。
【００９５】
画素チップ３００は、いわゆる裏面照射型であり、Ｐ型半導体基板３０１の底部にカラーフィルタ３４１が配置され、この面に光が照射される。同図の画素チップ３００には、光電変換部１１０として、生成電荷保持部１１３、電荷転送部１１２および光電変換素子１１１を記載した。Ｐ型半導体基板３０１に光電変換素子１１１のＮ型半導体領域３０２が形成される。このＮ型半導体領域と周囲のＰ型半導体領域との間のＰＮ接合部分において光電変換が行われて電荷が生成される。このうち電子がＮ型半導体領域３０２に保持される。なお、暗電流を削減するため、Ｎ型半導体領域３０２の上部に薄いＰ型半導体領域を形成することもできる。
【００９６】
この光電変換素子１１１の左側に電荷転送部１１２のゲート３１２および生成電荷保持部１１３のＮ型半導体領域３０３が順に配置される。なお、ゲート３１２は、絶縁層３１１の内部に形成され、ポリシリコンにより構成することができる。電荷転送部１１２は、Ｎ型半導体領域３０２および３０３をそれぞれソースおよびドレインとするＭＯＳトランジスタと等価である。また、光電変換部１１０の右側に分離領域３０４が配置される。
【００９７】
この分離領域３０４の右側に参照入力トランジスタ１５４のゲート３１４、Ｎ型半導体領域３０５、信号入力トランジスタ１５３のゲート３１３およびＮ型半導体領域３０６が順に配置される。生成電荷保持部１１３のＮ型半導体領域３０３と信号入力トランジスタ１５３のゲート３１３とは、信号線１０２により接続される。
【００９８】
Ｎ型半導体領域３０６にはビアプラグ３２１が形成され、このビアプラグ３２１の上部に配線層３２２が形成され、さらにこの配線層３２２にビアプラグ３２３が形成される。ビアプラグ３２３の上部には、パッド３２４が配置される。すなわち、ビアプラグ３２１および３２３ならびに配線層３２２により信号入力トランジスタ１５３のドレイン領域（Ｎ型半導体領域３０６）とパッド３２４とが電気的に接続される。これらビアプラグ３２１および３２３ならびに配線層３２２は、金属により構成することができる。なお、ビアプラグ３２１および３２３ならびに配線層３２２は、請求の範囲に記載の第１の信号線の一例である。
【００９９】
同図の回路チップ４００には、ＭＯＳトランジスタ１５１および１５２、比較出力処理部１６０ならびに変換結果保持部１７０を記載した。Ｐ型半導体基板４０１にＮ型のウェル領域４０２が形成され、このウェル領域４０２にＭＯＳトランジスタ１５１のＰ型半導体領域４０３が配置される。このＰ型半導体領域４０３は、ＭＯＳトランジスタ１５１のドレインに該当する。また、ＭＯＳトランジスタ１５１のゲート４１３が絶縁層４１１の内部に配置される。ゲート４１３に隣接してＰ型半導体領域４０４およびＭＯＳトランジスタ１５２のゲート４１２が順に配置される。前述のようにＰ型半導体領域４０４は、ＭＯＳトランジスタ１５１および１５２の共通のソース領域に該当する。
【０１００】
ＭＯＳトランジスタ１５１のドレイン領域（Ｐ型半導体領域４０３）にはビアプラグ４２１が形成され、このビアプラグ４２１の上部（同図においては下部）に配線層４２２が形成され、さらにこの配線層４２２にビアプラグ４２３が形成される。ビアプラグ４２３の上部（同図においては下部）には、パッド４２４が配置される。すなわち、ビアプラグ４２１および４２３ならびに配線層４２２によりＭＯＳトランジスタ１５１のドレイン領域（Ｐ型半導体領域４０３）とパッド４２４とが電気的に接続される。これらビアプラグ４２１および４２３ならびに配線層４２２は、金属により構成することができる。なお、ビアプラグ４２１および４２３ならびに配線層４２２は、請求の範囲に記載の第２の信号線の一例である。
【０１０１】
前述のように、パッド３２４および４２４は電気的に接続されている。このため、信号入力トランジスタ１５３のドレイン領域とＭＯＳトランジスタ１５１のドレイン領域とは、パッド３２４および４２４と配線層３２２および４２２とビアプラグ３２１、３２３、４２１および４２３とにより電気的に接続される。なお、配線層４２２と比較出力処理部１６０の入力との間は、信号線１０６により接続される。また、比較出力処理部１６０の出力と変換結果保持部１７０との間は、信号線１０７により接続される。
【０１０２】
なお、撮像装置１の構成は、この例に限られない。例えば、配線層を２層以上の多層にする構成を採ることもできる。
【０１０３】
［撮像装置の製造工程］
図１５は、本技術の第１の実施の形態における撮像装置１の製造工程の一例を示す図である。撮像装置１は、次の工程により製造することができる。まず、画素チップ３００を形成する。同図におけるａは、この画素チップ３００の形成工程を表したものである。Ｐ型半導体基板３０１の表面にＮ型半導体領域３０３等がイオン打ち込み等により形成され、絶縁層３１１および配線層３２２等がさらに形成される。これらは、ＣＶＤ（Chemical Vapor Deposition）法等により形成することができる。この画素チップ３００の表面は、パッド３２４および３２５が絶縁層３１１に埋め込まれた状態にする必要がある。さらに回路チップ４００と接着するため画素チップ３００の表面を平坦にする必要がある。このため、画素チップ３００の表面に対して例えば、ＣＭＰ（Chemical Mechanical Polishing）法による研磨を行うことができる。
【０１０４】
次に、回路チップ４００を形成する。同図におけるｂは、この回路チップ４００形成工程を表したものである。Ｐ型半導体基板４０１の表面にＮ型ウェル領域４０２等が形成され、絶縁層４１１および配線層４２２等がさらに形成される。画素チップ３００と同様に、表面を研磨することができる。
【０１０５】
次に、画素チップ３００および回路チップ４００を接合する。同図におけるｃは、この接合工程を表したものである。この際、パッド３２４および３２５とパッド４２４および４２５とが接触するように位置合わせを行い画素チップ３００および回路チップ４００の表面同士を接触させる。その後、これらを加熱圧着することにより、これらの半導体チップを接合する。加熱温度は、例えば、３００から６００℃にすることができる。
【０１０６】
加熱圧着後にカラーフィルタやマイクロレンズを形成する。これらの工程により撮像装置１を製造することができる。
【０１０７】
このように、本技術の第１の実施の形態では、画素チップ３００と回路チップ４００とを接合することにより撮像装置を構成する。その際、アナログデジタル変換器を構成する比較器における信号入力トランジスタおよび参照入力トランジスタを画素チップ３００に配置することにより、入力信号および参照信号の比較の結果を画素チップ３００から回路チップに４００に伝達して処理させる。これにより、ノイズの影響を低減することができる。
【０１０８】
＜２．第２の実施の形態＞
上述の第１の実施の形態では、比較部１５０の信号入力トランジスタ１５３、参照入力トランジスタ１５４およびＭＯＳトランジスタ１５６を画素チップ３００に配置していた。これに対し本技術の第２の実施の形態では、ＭＯＳトランジスタ１５６を回路チップ４００に配置する。これにより、画素チップ３００の構成を簡略化することができる。
【０１０９】
［半導体チップの構成］
図１６は、本技術の第２の実施の形態における半導体チップの構成例を示す図である。同図の撮像装置１は、ＭＯＳトランジスタ１５６が回路チップ４００に配置される点で図１０において説明した撮像装置１と異なる。
【０１１０】
ＭＯＳトランジスタ１５６は、信号入力トランジスタ１５３および参照入力トランジスタ１５４に流れる電流を制限する定電流電源として動作する。このため、ＭＯＳトランジスタ１５６のドレインには比較的大きな電流が流れており、ノイズの影響を受け難い。また、このＭＯＳトランジスタ１５６は、大きな電流が流れるためサイズが比較的大きい。このため、このＭＯＳトランジスタ１５６を回路チップ４００に配置することにより、画素チップ３００の構成を簡略化することができる。
【０１１１】
これ以外の撮像装置１の構成は、本技術の第１の実施の形態において説明した撮像装置１の構成と同様であるため、説明を省略する。
【０１１２】
このように、本技術の第２の実施の形態によれば、ＭＯＳトランジスタ１５６を回路チップ４００に配置することにより、画素チップ３００の構成を簡略化することができる。
【０１１３】
＜３．第３の実施の形態＞
上述の第１の実施の形態では、比較部１５０の信号入力トランジスタ１５３、参照入力トランジスタ１５４およびＭＯＳトランジスタ１５６を画素チップ３００に配置していた。これに対し本技術の第３の実施の形態では、ＭＯＳトランジスタ１５１および１５２を画素チップ３００にさらに配置する。これにより、比較部１５０の特性を改善させることができる。
【０１１４】
［半導体チップの構成］
図１７は、本技術の第３の実施の形態における半導体チップの構成例を示す図である。同図の撮像装置１は、ＭＯＳトランジスタ１５１および１５２が画素チップ３００に配置される点で図１０において説明した撮像装置１と異なる。
【０１１５】
ＭＯＳトランジスタ１５１および１５２は、それぞれ信号入力トランジスタ１５３および参照入力トランジスタ１５４の負荷として動作するＭＯＳトランジスタである。このため、信号入力トランジスタ１５３のドレインに流れる電流の変化が電圧の変化に変換され、この電圧の変化が入力信号と参照信号との比較の結果として信号線１０６を介して画素チップ３００から回路チップ４００に伝達される。この場合においても、比較的大きなレベルの信号が伝達されるため、ノイズの影響を受け難い比較部１５０にすることができる。
【０１１６】
また、同図の比較部１５０は、差動増幅器を構成するＭＯＳトランジスタ１５１および１５２と信号入力トランジスタ１５３および参照入力トランジスタ１５４とＭＯＳトランジスタ１５６とが同じ半導体チップ（画素チップ３００）に配置される。このため、これらのＭＯＳトランジスタは、製造時のプロセスに起因する特性や動作時の温度等が略等しくなり、オフセットやドリフトを小さくすることができる。
【０１１７】
これ以外の撮像装置１の構成は、本技術の第１の実施の形態において説明した撮像装置１の構成と同様であるため、説明を省略する。
【０１１８】
このように、本技術の第３の実施の形態によれば、ＭＯＳトランジスタ１５１および１５２を画素チップ３００に配置することにより、比較部１５０におけるオフセット等の特性を改善することができる。
【０１１９】
＜４．第４の実施の形態＞
上述の第１の実施の形態では、比較部１５０の信号入力トランジスタ１５３、参照入力トランジスタ１５４およびＭＯＳトランジスタ１５６を画素チップ３００に配置していた。これに対し本技術の第４の実施の形態では、ＭＯＳトランジスタ１５７をさらに画素チップ３００に配置する。これにより、比較部１５０の利得のばらつきを低減することができる。
【０１２０】
［半導体チップの構成］
図１８は、本技術の第４の実施の形態における半導体チップの構成例を示す図である。同図の撮像装置１は、ＭＯＳトランジスタ１５７が画素チップ３００に配置される点で図１０において説明した撮像装置１と異なる。
【０１２１】
ＭＯＳトランジスタ１５６および１５７は、カレントミラー回路を構成する。本技術の第４の実施の形態においては、これらが同じ半導体チップ（画素チップ３００）に配置されている。このため、これらＭＯＳトランジスタ１５６および１５７は、製造時のプロセスに起因する特性や動作時の温度等が略等しくなり、これらのＭＯＳトランジスタに流れる電流のばらつきを低減することができる。これにより、差動対（信号入力トランジスタ１５３および参照入力トランジスタ１５４）の利得やドレイン電流のばらつきを低減することができる。
【０１２２】
これ以外の撮像装置１の構成は、本技術の第１の実施の形態において説明した撮像装置１の構成と同様であるため、説明を省略する。
【０１２３】
このように、本技術の第４の実施の形態によれば、ＭＯＳトランジスタ１５６および１５７を画素チップ３００に配置することにより、比較部１５０の利得等のばらつきを低減することができる。
【０１２４】
＜５．第５の実施の形態＞
上述の第１の実施の形態では、比較部１５０の信号入力トランジスタ１５３および参照入力トランジスタ１５４を同一の半導体チップに配置することにより、比較部１５０の性能向上を図っていた。これに対し本技術の第５の実施の形態では、これらのＭＯＳトランジスタに流れる電流の向きを揃える。これにより、比較部１５０におけるオフセット等の特性を改善することができる。
【０１２５】
［半導体チップの構成］
図１９は、本技術の第５の実施の形態における画素チップ３００の構成例を示す図である。同図の画素チップ３００は、図１２において説明した画素チップ３００と比較して以下の点で異なっている。まず、参照入力トランジスタ１５４は、ソース領域としてＮ型半導体領域３０８を備える。これにより、信号入力トランジスタ１５３および参照入力トランジスタ１５４は個別にソース領域を有することとなる。さらに、参照入力トランジスタ１５４のドレインおよびソース領域が入れ換えられて配置される。
【０１２６】
これにより、信号入力トランジスタ１５３および参照入力トランジスタ１５４のチャンネルにおける電流の向きを揃えることができる。
【０１２７】
［半導体チップの構成］
図２０は、本技術の第５の実施の形態における画素チップ３００の構成例を示す模式断面図である。同図におけるａは、図１９におけるＢ−Ｂ'線に沿う画素チップ３００の断面を模式的に表した図である。また、同図におけるａに記載された矢印は、信号入力トランジスタ１５３および参照入力トランジスタ１５４のチャンネル領域に流れる電流の向きを表したものである。
【０１２８】
比較部１５０の性能を向上させるためには、差動対を構成する信号入力トランジスタ１５３および参照入力トランジスタ１５４の特性を揃える必要がある。同図におけるａに表したＮ型半導体領域３０６および３０５は、それぞれ信号入力トランジスタ１５３のドレインおよびソース領域に該当する。また、Ｎ型半導体領域３０７および３０８は、それぞれ参照入力トランジスタ１５４のドレインおよびソース領域に該当する。このため、これらのトランジスタのチャンネル領域に流れる電流の向きは、等しくなる。
【０１２９】
同図におけるｂは、画素チップ３００の製造工程において、Ｐ型半導体基板３０１にイオン打ち込みを行い、信号入力トランジスタ１５３および参照入力トランジスタ１５４のチャンネル領域となる部分を形成する工程である。同図におけるｂの矢印６０１は、イオン打ち込みの方向を表している。このように斜めにイオン打ち込みを行うことにより、イオン打ち込みの深さを調整することができ、ＭＯＳトランジスタの閾値の精密な調整を行うことができる。その後、Ｐ型半導体基板３０１にＮ型半導体領域３０６等が形成される。
【０１３０】
しかし、斜めにイオン打ち込みを行うため、同図におけるｂのＰ型半導体基板３０１においては、イオン打ち込みに伴う結晶欠陥も斜め方向に発生する。すると、この結晶欠陥の方向に沿う方向と逆の方向とでは、電気的な特性が変化することとなる。このため、斜め方向のイオン打ち込みを行う場合には、信号入力トランジスタ１５３および参照入力トランジスタ１５４のチャンネル領域における電流の流れる方向を揃えることにより、これらのＭＯＳトランジスタの特性を略同じにすることができる。これにより、オフセットやドリフトを小さくすることができる。
【０１３１】
これ以外の撮像装置１の構成は、本技術の第１の実施の形態において説明した撮像装置１の構成と同様であるため、説明を省略する。
【０１３２】
このように、本技術の第５の実施の形態によれば、信号入力トランジスタ１５３および参照入力トランジスタ１５４に流れる電流の向きを揃えてこれらのＭＯＳトランジスタの特性を略等しくすることができる。これにより、信号入力トランジスタ１５３および参照入力トランジスタ１５４の特性が略等しくなり、比較部１５０におけるオフセット等の特性を改善することができる。
【０１３３】
＜６．第６の実施の形態＞
上述の第５の実施の形態では、比較部１５０の信号入力トランジスタ１５３および参照入力トランジスタ１５４に流れる電流の向きを揃えることにより、比較部１５０の性能向上を図っていた。これに対し本技術の第６の実施の形態では、これらのＭＯＳトランジスタの周囲のレイアウトを等しくする。これにより、比較部１５０におけるオフセット等の特性を改善することができる。
【０１３４】
［半導体チップの構成］
図２１は、本技術の第６の実施の形態における画素チップ３００の構成例を示す図である。同図の画素チップ３００は、ＭＯＳトランジスタ１５９を備える点で、図１２において説明した画素チップ３００と異なる。このＭＯＳトランジスタ１５９は、ゲート３２９を備え、参照入力トランジスタ１５４に隣接して配置される。このＭＯＳトランジスタ１５９は、いわゆるダミートランジスタであり、比較部１５０の回路部品として使用されるトランジスタではない。
【０１３５】
同図の信号入力トランジスタ１５３は、ＭＯＳトランジスタ１５５と参照入力トランジスタ１５４との間に配置される。そこで、ＭＯＳトランジスタ１５９を配置することにより、参照入力トランジスタ１５４においても、同様に２つのＭＯＳトランジスタの間に配置される構成にすることができる。これにより、信号入力トランジスタ１５３および参照入力トランジスタ１５４の周囲のレイアウトを等しくすることができ、これらのトランジスタの特性を略等しくすることができる。
【０１３６】
これ以外の撮像装置１の構成は、本技術の第１の実施の形態において説明した撮像装置１の構成と同様であるため、説明を省略する。
【０１３７】
このように、本技術の第６の実施の形態では、信号入力トランジスタ１５３および参照入力トランジスタ１５４の周囲のレイアウトを等しくすることができる。これにより、これらのＭＯＳトランジスタの特性を略等しくすることができ、比較部１５０におけるオフセット等の特性を改善することができる。
【０１３８】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【０１３９】
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
【０１４０】
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
【０１４１】
なお、本技術は以下のような構成もとることができる。
（１）入射した光に応じた信号である入力信号が制御端子に入力される信号入力トランジスタと、前記信号入力トランジスタと差動対を構成して参照信号が制御端子に入力される参照入力トランジスタと、前記信号入力トランジスタおよび前記参照入力トランジスタの何れか１つに流れる電流が前記入力信号と前記参照信号との差分に応じて変化した際に当該電流の変化を前記入力信号と前記参照信号との比較の結果として伝達する第１の信号線と、前記第１の信号線と電気的に接続される第１のパッドとを備える第１の半導体チップと、
前記比較の結果を処理する処理回路と、前記処理回路に電気的に接続されて前記比較の結果を前記処理回路に伝達する第２の信号線と、前記第２の信号線に電気的に接続されるとともに前記第１のパッドと電気的に接続される第２のパッドとを備える第２の半導体チップと
を具備する撮像装置。
（２）前記第１のパッドと前記第２パッドとは加熱圧着により電気的に接続される前記（１）に記載の撮像装置。
（３）前記第１の半導体チップは、前記信号入力トランジスタおよび前記参照入力トランジスタに流れる電流を制御する定電流電源をさらに備える前記（１）または（２）に記載の撮像装置。
（４）前記第１の半導体チップは、前記電流の変化を電圧の変化に変換する負荷部をさらに備え、
前記第１の信号線は、前記電圧の変化を前記比較の結果として伝達する
前記（１）から（３）のいずれかに記載の撮像装置。
（５）前記処理回路は、前記参照信号に応じたデジタルの信号を前記出力された比較の結果に基づいて保持して当該保持されたデジタルの信号を前記入力信号に対するアナログデジタル変換の結果として出力する処理を行う前記（１）から（４）のいずれかに記載の撮像装置。
（６）前記第１の半導体チップは、前記入力信号を生成する光電変換部をさらに備え、
前記信号入力トランジスタは、前記生成された入力信号が制御端子に入力される
前記（１）から（５）のいずれかに記載の撮像装置。
（７）入射した光に応じた信号である入力信号が制御端子に入力される信号入力トランジスタと、前記信号入力トランジスタと差動対を構成して参照信号が制御端子に入力される参照入力トランジスタと、前記信号入力トランジスタおよび前記参照入力トランジスタの何れか１つに流れる電流が前記入力信号と前記参照信号との差分に応じて変化した際に当該電流の変化を前記入力信号と前記参照信号との比較の結果として伝達する第１の信号線と、前記第１の信号線と電気的に接続される第１のパッドとを備える第１の半導体チップを形成する工程と、
前記比較の結果を処理する処理回路と、前記処理回路に電気的に接続されて前記比較の結果を前記処理回路に伝達する第２の信号線と、前記第２の信号線に電気的に接続される第２のパッドとを備える第２の半導体チップを形成する工程と、
前記第１の半導体チップと前記第２の半導体チップとを前記第１のパッドおよび前記第２のパッドが接触した状態に接合する工程と
を具備する撮像装置の製造方法。
【符号の説明】
【０１４２】
１  撮像装置
１０  画素アレイ部
２０  時刻コード生成部
３０  参照信号生成部
４０  垂直駆動部
５０  水平制御部
５２  時刻コード復号部
５３  カラム信号処理部
５４  クロック信号生成部
１００  画素
１１０  光電変換部
１１１  光電変換素子
１１２  電荷転送部
１１３  生成電荷保持部
１１４  オーバーフローゲート
１５０  比較部
１５１、１５２、１５５〜１５７、１５９、５１１〜５１７  ＭＯＳトランジスタ
１５３  信号入力トランジスタ
１５４  参照入力トランジスタ
１６０  比較出力処理部
１６１  前置増幅部
１６２  レベル変換部
１６３  波形整形部
１７０  変換結果保持部
１７１  記憶制御部
１７２  記憶部
１９０  アナログデジタル変換部
２００  時刻コード転送部
２１０  コード保持部
２１１  フリップフロップ
２２０、２４０  クロックバッファ
２２１〜２２４  反転ゲート
２３０  コード保持部
３００  画素チップ
３２１、３２３、３２６、４２１、４２６  ビアプラグ
３２２、４２２  配線層
３２４、３２５、４２４、４２５  パッド
４００  回路チップ
５２１  ＯＲゲート
５２２  ビット記憶部
５２３  双方向スイッチ
【図１】
2017145537.tif 000003
【図２】
2017145537.tif 000004
【図３】
2017145537.tif 000005
【図４】
2017145537.tif 000006
【図５】
2017145537.tif 000007
【図６】
2017145537.tif 000008
【図７】
2017145537.tif 000009
【図８】
2017145537.tif 000010
【図９】
2017145537.tif 000011
【図１０】
2017145537.tif 000012
【図１１】
2017145537.tif 000013
【図１２】
2017145537.tif 000014
【図１３】
2017145537.tif 000015
【図１４】
2017145537.tif 000016
【図１５】
2017145537.tif 000017
【図１６】
2017145537.tif 000018
【図１７】
2017145537.tif 000019
【図１８】
2017145537.tif 000020
【図１９】
2017145537.tif 000021
【図２０】
2017145537.tif 000022
【図２１】
2017145537.tif 000023
【国際調査報告】
2017145537.tif 000024
2017145537.tif 000025
2017145537.tif 000026
2017145537.tif 000027