(57)【要約】【課題】金属膜が拡散領域に接して形成されると、金属膜と拡散領域との接触抵抗が大きくなる可能性がある。【解決手段】容量素子ＣＰとともにメモリセルＭＣを構成する第１トランジスタＴＲ１の第１接続部材ＣＭは、シリサイド含有膜（シリサイド膜ＳＣ１）を含む。第１接続部材ＣＭは、第１コンタクトホールＣＨ１内に形成されている。第１コンタクトホールＣＨ１は、絶縁膜（例えば、サイドウォールＳＷ１を構成する絶縁膜ＤＦ２）を貫通して第１拡散領域ＤＲ１に達している。シリサイド含有膜（シリサイド膜ＳＣ１）の少なくとも一部はシリサイド化されている。シリサイド含有膜（シリサイド膜ＳＣ１）は、第１コンタクトホールＣＨ１内に形成されたシリコンをシリサイド化することで形成されている。【選択図】図１
2014165467.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された第１ゲート電極と、
前記第１ゲート電極の側方において前記基板に形成された第１拡散領域と、
を備える第１トランジスタと、
前記基板上に形成された第２ゲート電極と、
前記第２ゲート電極の側方において前記基板に形成された第２拡散領域と、
を備える第２トランジスタと、
前記基板上に形成された絶縁膜と、
前記絶縁膜を貫通して前記第１拡散領域に達する第１コンタクトホール内に形成された第１接続部材と、
前記絶縁膜を貫通して前記第２拡散領域に達する第２コンタクトホール内に形成された第２接続部材と、
前記第１トランジスタとともにメモリセルを構成し、かつ、前記第１拡散領域と電気的に接続される容量素子と、
前記第２トランジスタとともにロジック回路を構成し、かつ、前記第２拡散領域と電気的に接続される配線と、
を含み、
前記第１接続部材は、少なくとも一部がシリサイド化されたシリサイド含有膜を含み、前記シリサイド含有膜は、前記第１コンタクトホール内に形成されたシリコンをシリサイド化することで形成されている半導体装置。
【請求項２】
基板上に形成された第１ゲート電極と、
前記第１ゲート電極の側方において前記基板に形成された第１拡散領域と、
を備える第１トランジスタと、
前記基板上に形成された第２ゲート電極と、
前記第２ゲート電極の側方において前記基板に形成された第２拡散領域と、
を備える第２トランジスタと、
前記基板上に形成された絶縁膜と、
前記絶縁膜を貫通して前記第１拡散領域に達する第１コンタクトホール内に形成された第１接続部材と、
前記絶縁膜を貫通して前記第２拡散領域に達する第２コンタクトホール内に形成された第２接続部材と、
前記第１トランジスタとともにメモリセルを構成し、かつ、前記第１拡散領域と電気的に接続される容量素子と、
前記第２トランジスタとともにロジック回路を構成し、かつ、前記第２拡散領域と電気的に接続される配線と、
を含み、
前記第１接続部材は、前記第１コンタクトホールの底部および側壁に沿って形成され、かつ、シリサイドにより形成された第１シリサイド膜を含み、
前記第１接続部材は、平面視において前記第１シリサイド膜で囲まれた領域であって、高さ方向において前記第１シリサイド膜と重なる領域に形成された第１金属膜を含む半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記シリサイド含有膜は、シリサイドにより形成された第１シリサイド膜を含む半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記第１シリサイド膜は、前記第１ゲート電極の上面よりも高い位置まで形成されている半導体装置。
【請求項５】
請求項１に記載の半導体装置であって、
前記シリサイド含有膜は、
前記第１コンタクトホールの底部から側壁にかけて、前記第１拡散領域および前記絶縁膜と、に接し、かつ、シリコンを含むとともにシリサイド化されていない第１半導体膜と、
シリサイドにより形成され、かつ、前記半導体層上に形成された第１シリサイド膜と、を含む半導体装置。
【請求項６】
請求項３に記載の半導体装置であって、
前記第２接続部材は、
シリサイドにより形成され、かつ、前記第２コンタクトホール内に形成されたシリコンをシリサイド化することで形成された第２シリサイド膜を含み、
前記第１コンタクトホールと前記第１拡散領域との界面の前記第１拡散領域においてシリサイドを形成する金属濃度は、前記第２コンタクトホールと前記第２拡散領域との界面の前記第２拡散領域においてシリサイドを形成する金属濃度よりも低い半導体装置。
【請求項７】
基板上に第１ゲート電極および第２ゲート電極を形成するとともに、前記第１ゲート電極および前記第２ゲート電極のそれぞれの側方において前記基板に第１拡散領域および第２拡散領域を形成する工程と、
前記基板上に絶縁膜を形成する工程と、
前記絶縁膜を貫通して前記第１拡散領域に達する第１コンタクトホールと、前記絶縁膜を貫通して前記第２拡散領域に達する第２コンタクトホールと、を形成する工程と、
前記第１コンタクトホール内に第１接続部材を形成するとともに、前記第２コンタクトホール内に第２接続部材を形成する工程と、
前記第１拡散領域と電気的に接続される容量素子を形成する工程と、
前記第２拡散領域と電気的に接続される配線を形成する工程と、
を含み、
前記第１接続部材を形成する前記工程は、前記第１コンタクトホールの底部から側壁にかけて、少なくとも一部がシリサイド化されたシリサイド含有膜を形成する工程を含む半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法であって、
前記シリサイド含有膜を形成する前記工程は、
前記第１コンタクトホールの前記底部から前記側壁にかけて、シリコンを含み、かつ、シリサイド化されていない第１半導体膜を形成する工程と、
前記第１半導体膜に金属を導入して前記第１半導体膜をシリサイド化する工程と、
を含む半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法であって、
前記第２接続部材を形成する前記工程前に、前記第２拡散領域にシリサイド層を形成する工程をさらに含み、
前記第２接続部材を形成する前記工程は、
前記第２コンタクトホールの底部から側壁にかけて、シリコンを含み、かつ、シリサイド化されていない第２半導体膜を形成する工程と、
前記第２半導体膜に金属を導入して前記第２半導体膜をシリサイド化する工程と、
を含み、
前記第１接続部材を形成する前記工程前に、前記第１拡散領域にはシリサイド層が形成されない半導体装置の製造方法。
【請求項１０】
請求項８に記載の半導体装置の製造方法であって、
前記半導体膜をシリサイド化する前記工程では、前記半導体膜と前記第１拡散領域との界面における前記半導体膜がシリサイド化されない半導体装置の製造方法。
【請求項１１】
請求項７に記載の半導体装置の製造方法であって、
前記シリコン含有膜を形成する前記工程は、前記第１コンタクトホールの前記底面から前記側壁にかけてシリサイド膜を堆積する工程を含み、
前記シリサイド膜上に金属膜を形成する工程をさらに含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、例えばロジック混載メモリに適用可能な技術である。
【背景技術】
【０００２】
現在、シリサイド膜の形成に関する技術が種々提案されている。特許文献１には、フルシリサイド化された金属シリサイドからなるゲート電極が記載されている。特許文献２には、拡散層上にコバルトシリサイドを形成する方法が記載されている。特許文献２に記載の方法は、コンタクトホール内にコバルト膜をスパッタリングにより成膜する工程と、堆積させたコバルト膜と拡散層のシリコンとを反応させてコバルトシリサイドを形成する工程と、を含む。
【０００３】
シリサイド膜は、拡散領域（ソース・ドレイン領域）の表面に形成される場合がある。このようなシリサイド層は、メモリセルトランジスタにおいては、データ処理速度の向上に寄与し得る。その一方で、拡散領域の表面に形成されたシリサイド層は、ソースおよびドレインの各電極から基板へのリーク電流の増加の原因となり得る。これを受けて特許文献３には、メモリ回路形成領域において拡散領域の表面にシリサイド層が形成されていないトランジスタが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１３０７９８号公報
【特許文献２】特開２０１０−１６５８３９号公報
【特許文献３】特開２００１−３０８２９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
メモリセルトランジスタにおけるソースおよびドレインの各電極から基板への接合リークを減少させるため、特許文献３に記載のトランジスタのように、拡散領域にシリサイド膜が形成されない場合がある。この場合、電極の金属膜が拡散領域に接して形成される。一方で金属膜が拡散領域に接して形成されると、金属膜と拡散領域との接触抵抗が大きくなる可能性がある。
【０００６】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、容量素子とともにメモリセルを構成するトランジスタの接続部材は、シリサイド含有膜を含む。接続部材は、コンタクトホール内に形成されている。コンタクトホールは、絶縁膜を貫通して拡散領域に達している。シリサイド含有膜の少なくとも一部はシリサイド化されている。シリサイド含有膜は、コンタクトホール内に形成されたシリコンをシリサイド化することで形成されている。別の例としては、シリサイド含有膜は、シリサイドにより形成され、コンタクトホールの底部および側壁に沿って形成されている。当該別の例において、接続部材は、平面視においてシリサイド含有膜で囲まれた領域であって、高さ方向においてシリサイド含有膜と重なる領域に形成された金属膜を含んでいる。
【発明の効果】
【０００８】
前記一実施の形態によれば、接続部材と拡散領域との接触抵抗を低減させることができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】図１に示される半導体装置を示す平面図である。
【図３】図１に示される半導体装置のＤＲＡＭ領域を示す平面拡大図である。
【図４】図１に示される半導体装置の製造方法を示す断面図である。
【図５】図１に示される半導体装置の製造方法を示す断面図である。
【図６】図１に示される半導体装置の製造方法を示す断面図である。
【図７】図１に示される半導体装置の製造方法を示す断面図である。
【図８】図１に示される半導体装置の製造方法を示す断面図である。
【図９】図１に示される半導体装置の製造方法を示す断面図である。
【図１０】図１に示される半導体装置の製造方法を示す断面図である。
【図１１】図１に示される半導体装置の製造方法を示す断面図である。
【図１２】図１に示される半導体装置の製造方法を示す断面図である。
【図１３】図１に示される半導体装置の製造方法を示す断面図である。
【図１４】図１に示される半導体装置の製造方法を示す断面図である。
【図１５】図１に示される半導体装置の製造方法を示す断面図である。
【図１６】図１に示される半導体装置の製造方法を示す断面図である。
【図１７】第２の実施形態に係る半導体装置を示す断面図である。
【図１８】図１７に示される半導体装置の製造方法を示す断面図である。
【図１９】図１７に示される半導体装置の製造方法を示す断面図である。
【図２０】第３の実施形態に係る半導体装置を示す断面図である。
【図２１】図２０に示される半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤを示す断面図である。図１は半導体装置ＳＤを示す模式図であり、半導体装置ＳＤの構成は図１に示されるものに限られない。
【００１２】
半導体装置ＳＤは、図１に示されるように、トランジスタＴＲ１と、トランジスタＴＲ２と、絶縁膜（例えば、サイドウォールＳＷ１を構成する絶縁膜ＤＦ２、エッチングストッパ膜ＥＳ）と、第１接続部材ＣＭ１と、第２接続部材ＣＭ２と、容量素子ＣＰと、配線ＩＣと、を含む。第１トランジスタＴＲ１は、第１ゲート電極ＧＥ１と、第１拡散領域ＤＲ１と、を備えている。第１ゲート電極ＧＥ１は、基板ＳＵＢ上に形成されている。第１拡散領域ＤＲ１は、第１ゲート電極ＧＥ１の側方において基板ＳＵＢに形成されている。第２トランジスタＴＲ２は、第２ゲート電極ＧＥ２と、第２拡散領域ＤＲ２と、を備えている。第２ゲート電極ＧＥ２は、基板ＳＵＢ上に形成されている。第２拡散領域ＤＲ２は、第２ゲート電極ＧＥ２の側方において基板ＳＵＢに形成されている。絶縁膜（例えば、絶縁膜ＤＦ２、エッチングストッパ膜ＥＳ）は、基板ＳＵＢ上に形成されている。第１接続部材ＣＭ１は、第１コンタクトホールＣＨ１内に形成されている。第１コンタクトホールＣＨ１は、絶縁膜（例えば、絶縁膜ＤＦ２）を貫通して第１拡散領域ＤＲ１に達している。第２接続部材ＣＭ２は、第２コンタクトホールＣＨ２内に形成されている。第２コンタクトホールＣＨ２は、絶縁膜（例えば、エッチングストッパ膜ＥＳ）を貫通して第２拡散領域ＤＲ２に達している。容量素子ＣＰは、トランジスタＴＲ１とともに、メモリセルＭＣを構成している。また容量素子ＣＰは、第１拡散領域ＤＲ１と電気的に接続されている。配線ＩＣは、トランジスタＴＲ２とともにロジック回路を構成している。また配線ＩＣは、第２拡散領域ＤＲ２と電気的に接続されている。第１接続部材ＣＭ１は、シリサイド含有膜（第１シリサイド膜ＳＣ１）を含む。シリサイド含有膜（第１シリサイド膜ＳＣ１）の少なくとも一部は、シリサイド化されている。シリサイド含有膜（第１シリサイド膜ＳＣ１）は、第１コンタクトホールＣＨ１内に形成されたシリコンをシリサイド化することで形成されている。
【００１３】
以下、本実施形態に係る半導体装置ＳＤについて詳細に説明する。
【００１４】
図２は、図１に示される半導体装置ＳＤを示す平面図である。なお、図２は半導体装置ＳＤを示す模式図であり、半導体装置ＳＤの構成は図２に示されるものに限られない。
【００１５】
半導体装置ＳＤは、図２に示されるように、ＤＲＡＭ領域ＤＲと、ロジック領域ＬＲと、Ｉ／Ｏ領域ＩＯと、ＤＲＡＭ周辺回路領域ＤＰと、を含む混載ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である。半導体装置ＳＤが混載ＤＲＡＭである場合、半導体装置ＳＤは、これらの各回路に加えてＳＲＡＭ領域をさらに備えていてもよい。なお、これらの各回路の位置関係は、図２に示されるものに限られず、適宜変更することができる。半導体装置ＳＤは、例えば、汎用ＤＲＡＭであってもよい。この場合半導体装置ＳＤは、ＤＲＡＭ領域ＤＲおよびＤＲＡＭ周辺回路領域ＤＰを含み、ロジック領域ＬＲ、Ｉ／Ｏ領域ＩＯ、およびＳＲＡＭ領域を含まない。ＤＲＡＭ領域ＤＲは、複数のメモリセルＭＣを有している。ＤＲＡＭ周辺回路領域ＤＰは、これらのメモリセルＭＣの読み出しまたは書き込みを制御する回路を含む。ＤＲＡＭ周辺回路領域ＤＰは、デコーダまたはセンスアンプを含んでいてもよい。
【００１６】
図３は、図２に示される半導体装置ＳＤのＤＲＡＭ領域ＤＲを示す平面拡大図である。なお、図３はＤＲＡＭ領域ＤＲを示す模式図であり、各構成の大小関係や位置関係等は図３に示されるものに限られない。ＤＲＡＭ領域ＤＲには、図３に示されるように、複数の第１拡散領域ＤＲ１、複数のゲート配線ＧＬ、および複数のビット線ＢＬが設けられている。ゲート配線ＧＬとビット線ＢＬは、互いに直交するように設けられる。ＤＲＡＭ領域ＤＲは、複数の容量コンタクトＣＣと、複数のビットコンタクトＢＣと、を含む。容量コンタクトＣＣは、容量素子ＣＰと第１拡散領域ＤＲ１とを接続している。ビットコンタクトＢＣは、ビット線ＢＬと第１拡散領域ＤＲ１とを接続している。本実施形態では、複数の第１拡散領域ＤＲ１および複数のゲート配線ＧＬにより、複数のトランジスタＴＲ１が構成される。すなわち、ゲート配線ＧＬは、第１ゲート電極ＧＥ１である。ＤＲＡＭ領域ＤＲにおいて、複数のトランジスタＴＲ１は、アレイ状に配列されていてもよい。
【００１７】
トランジスタＴＲ１について詳細に説明する。トランジスタＴＲ１は、ＤＲＡＭ領域ＤＲのメモリセルＭＣを構成していてもよい。半導体装置ＳＤがＳＲＡＭ領域を含む混載ＤＲＡＭである場合、トランジスタＴＲ１はＳＲＡＭ領域を構成していてもよい。なお、図１に示されるトランジスタＴＲ１は、ＤＲＡＭ領域ＤＲを構成している。
【００１８】
トランジスタＴＲ１は、図１に示されるように、第１ゲート絶縁膜ＧＩ１と、第１ゲート電極ＧＥ１と、第１拡散領域ＤＲ１と、第１エクステンション領域ＥＸ１と、オフセットスペーサＯＳ１と、サイドウォールＳＷ１と、サイドウォールＳＷ３と、を備えている。トランジスタＴＲ１は、ウェルＷＬ１上に設けられている。トランジスタＴＲ１がｎ型トランジスタである場合、ウェルＷＬ１はｐ型となる。第１ゲート絶縁膜ＧＩ１は、基板ＳＵＢ上に設けられている。基板ＳＵＢは、半導体基板（例えば、シリコン基板）でもよい。第１ゲート絶縁膜ＧＩ１は、絶縁膜により形成されている。第１ゲート絶縁膜ＧＩ１は、シリコン酸化膜（ＳｉＯ２）、酸化窒化シリコン膜（ＳｉＯＮ膜）または高誘電率膜（例えば、ハフニウムシリケート膜（ＨｆＳｉＯ）または窒素添加ハフニウムシリケート膜）により形成されていてもよい。第１ゲート電極ＧＥ１は、第１ゲート絶縁膜ＧＩ１上に設けられている。第１ゲート電極ＧＥ１は、多結晶シリコンにより形成されていてもよい。第１ゲート電極ＧＥ１は、トランジスタＴＲ１の特性に応じて、窒化チタン（ＴｉＮ）などの金属を用いて、メタルゲートとしてもよい。第１ゲート電極ＧＥ１には、トランジスタＴＲ１の特性に応じた濃度の不純物が導入されていてもよい。オフセットスペーサＯＳ１は、第１ゲート電極ＧＥ１および第１ゲート絶縁膜ＧＩ１の側面上に設けられている。オフセットスペーサＯＳ１は、絶縁膜により形成されている。サイドウォールＳＷ３は、第１ゲート電極ＧＥ１および第１ゲート絶縁膜ＧＩ１の側面上に、オフセットスペーサＯＳ１およびサイドウォールＳＷ１を介して設けられている。サイドウォールＳＷ１は、オフセットスペーサＯＳ１とサイドウォールＳＷ３の間、および基板ＳＵＢとサイドウォールＳＷ３との間に設けられている。このため、サイドウォールＳＷ１は、第１ゲート電極ＧＥ１が延伸する方向に見て、Ｌ字状の形状を有することとなる。サイドウォールＳＷ３は、サイドウォールＳＷ１上に設けられている。またサイドウォールＳＷ３は、サイドウォールＳＷ１とは異なる絶縁材料からなる膜をエッチングする際のエッチングストッパ膜として機能する。サイドウォールＳＷ１およびサイドウォールＳＷ３は、絶縁膜により形成されている。サイドウォールＳＷ１およびサイドウォールＳＷ３は、シリコン酸化膜、またはシリコン窒化膜により形成されていてもよい。サイドウォールＳＷ１がシリコン窒化膜で形成される場合は、サイドウォールＳＷ３はシリコン酸化膜で形成されるのが好ましい。また、サイドウォールＳＷ１がシリコン酸化膜で形成される場合は、サイドウォールＳＷ３はシリコン窒化膜で形成されるのが好ましい。このように、サイドウォールＳＷ３は、サイドウォールＳＷ１に対してエッチング選択比が取れる材料により形成されていることが好ましい。第１拡散領域ＤＲ１は、ゲート電極ＧＥ１の両側において基板ＳＵＢに形成されている。第１エクステンション領域ＥＸ１は、平面視で第１拡散領域ＤＲ１と第１ゲート電極ＧＥ１の間において基板ＳＵＢに形成されている。第１エクステンション領域ＥＸ１は、オフセットスペーサＯＳ１をマスクとした不純物注入により形成されていてもよい。第１ゲート電極ＧＥ１上には、第１ゲートシリサイド層ＧＳ１が設けられている。第１ゲートシリサイド層ＧＳ１は、シリサイドにより形成されている。第１ゲートシリサイド層ＧＳ１は、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、ＴｉシリサイドまたはＰｔを含有したＮｉシリサイド（Ｎｉ１−ｘＰｔｘＳｉ（０＜ｘ＜１））により形成されていてもよい。本実施形態において、第１ゲートシリサイド層ＧＳ１は、Ｎｉが主成分のＰｔ含有Ｎｉシリサイド（Ｎｉ１−ｘＰｔｘＳｉ（０．０１＜ｘ＜０．２））により形成されていることが好ましい。これにより、ゲート電極抵抗の低減を図りつつ、第１ゲート電極ＧＥ１におけるコンタクト抵抗を低減できる。第１ゲートシリサイド層ＧＳ１の層厚は、１０ｎｍ以上４０ｎｍ以下としてもよい。
【００１９】
半導体装置ＳＤは、図１に示されるように、第１接続部材ＣＭ１をさらに備えている。第１接続部材ＣＭ１の一部は、ビット線ＢＬに接続される。ビット線ＢＬに接続された第１接続部材ＣＭ１は、ビットコンタクトＢＣを構成する。第１接続部材ＣＭ１の他の一部は、容量素子ＣＰに接続される。容量素子ＣＰに接続された第１接続部材ＣＭ１は、容量コンタクトＣＣを構成する。第１接続部材ＣＭ１は、第１コンタクトホールＣＨ１内に形成されている。第１コンタクトホールＣＨ１は、サイドウォールＳＷ１、エッチングストッパ膜ＥＳおよび層間絶縁膜ＩＤ１を貫通して第１拡散領域ＤＲ１に達している。エッチングストッパ膜ＥＳは、基板ＳＵＢ、トランジスタＴＲ１およびトランジスタＴＲ２上に設けられている。エッチングストッパ膜ＥＳは、基板ＳＵＢの全面上にトランジスタＴＲ１およびトランジスタＴＲ２を覆うように設けられてもよい。エッチングストッパ膜ＥＳは、絶縁膜により形成されている。エッチングストッパ膜ＥＳは、シリコン窒化膜により形成されていてもよい。エッチングストッパ膜ＥＳは、層間絶縁膜ＩＤ１をエッチングする際のエッチングストッパとして機能する。層間絶縁膜ＩＤ１は、エッチングストッパ膜ＥＳ上に設けられている。層間絶縁膜ＩＤ１は、絶縁膜により形成されている。層間絶縁膜ＩＤ１は、シリコン酸化膜または低誘電率膜により形成されていてもよい。第１接続部材ＣＭ１は、第１シリサイド膜ＳＣ１を含む。第１シリサイド膜ＳＣ１は、シリサイドにより形成されている。第１シリサイド膜ＳＣ１は、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、ＴｉシリサイドまたはＰｔを含有したＮｉシリサイド（Ｎｉ１−ｘＰｔｘＳｉ（０＜ｘ＜１））により形成されていてもよい。第１シリサイド膜ＳＣ１は、第１コンタクトホールＣＨ１内に形成されたシリコンをシリサイド化することで形成されている。第１シリサイド膜ＳＣ１は、第１コンタクトホールＣＨ１の底部から側壁にかけて、第１拡散領域ＤＲ１、サイドウォールＳＷ１を構成する絶縁膜ＤＦ２、エッチングストッパ膜ＥＳおよび層間絶縁膜ＩＤ１と接している。第１トランジスタＴＲ１と第１コンタクトホールＣＨ１との間の距離が短い場合は、第１シリサイド膜ＳＣ１は、サイドウォールＳＷ３と接していてもよい。第１シリサイド膜ＳＣ１は、第１ゲート電極ＧＥ１の上面よりも高い位置まで形成されていてもよい。「第１ゲート電極ＧＥ１の上面よりも高い位置」とは、第１ゲートシリサイド層ＧＳ１が、図１に示されるように、第１ゲート電極ＧＥ１の表面に形成されている場合は、第１ゲートシリサイド層ＧＳ１の表面よりも高い位置になる。あるいは、第１シリサイド膜ＳＣ１の膜厚は、第１ゲート絶縁膜ＧＩ１の膜厚（例えば、１０ｎｍ以上５０ｎｍ以下）および第１ゲート電極ＧＥ１の膜厚（例えば、１００ｎｍ）の合計以上にしてもよい。第１接続部材ＣＭ１は、図１に示されるように、第１金属膜ＭＦ１をさらに含んでいてもよい。あるいは、第１接続部材ＣＭ１は、第１金属膜ＭＦ１を含んでいなくてもよい。第１接続部材ＣＭ１が第１金属膜ＭＦ１を含まない場合、第１シリサイド膜ＳＣ１がコンタクトホールＣＨ１全体を埋めることになる。一方、第１接続部材ＣＭ１が第１金属膜ＭＦ１を含む場合、第１金属膜ＭＦ１は、シリサイド膜ＳＣ１上に形成される。第１金属膜ＭＦ１は、バリアメタル膜と、バリアメタル膜上に形成された導体部材と、により形成されてもよい。この場合バリアメタル膜は、第１シリサイド膜ＳＣ１上面から第１コンタクトホールＣＨの側壁にかけて形成される。そして導体部材は、平面視においてバリアメタル膜で囲まれた領域に形成される。バリアメタル膜は、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）が順に積層された積層膜、または窒化チタン（ＴｉＮ）の単層膜により形成されていてもよい。導体部材は、タングステン（Ｗ）により形成されていてもよい。
【００２０】
次にトランジスタＴＲ２について詳細に説明する。トランジスタＴＲ２は、ロジック領域ＬＲ、Ｉ／Ｏ領域ＯＰ、ＤＲＡＭ周辺回路領域ＤＰまたはＳＲＡＭ領域を構成していてもよい。なお、図１に示されるトランジスタＴＲ２は、ロジック領域ＬＲを構成している。
【００２１】
トランジスタＴＲ２は、図１に示されるように、第２ゲート絶縁膜ＧＩ２と、第２ゲート電極ＧＥ２と、第２拡散領域ＤＲ２と、第２エクステンション領域ＥＸ２と、オフセットスペーサＯＳ２と、サイドウォールＳＷ２と、サイドウォールＳＷ４と、を備えている。半導体装置ＳＤは、ｎ型のトランジスタＴＲ１と、ｐ型のトランジスタＴＲ１と、を備えていてもよい。この場合ｎ型のトランジスタＴＲ１は、ｐ型のウェルＷＬ１上に設けられる。また、ｐ型のトランジスタＴＲ１は、ｎ型のウェルＷＬ２上に設けられる。第２ゲート絶縁膜ＧＩ２は、基板ＳＵＢ上に設けられている。第２ゲート絶縁膜ＧＩ２は、絶縁膜により形成されている。第２ゲート絶縁膜ＧＩ２は、シリコン酸化膜（ＳｉＯ２）、酸化窒化シリコン膜（ＳｉＯＮ膜）または高誘電率膜（例えば、ハフニウムシリケート膜（ＨｆＳｉＯＮ）または窒素添加ハフニウムシリケート膜）により形成されていてもよい。第２ゲート絶縁膜ＧＩ２の膜厚は、トランジスタＴＲ２の特性に応じて、第１ゲート絶縁膜ＧＩ１の膜厚と異ならせてもよい。第２ゲート電極ＧＥ２は、ゲート絶縁膜ＧＩ２上に設けられている。第２ゲート電極ＧＥ２は、多結晶シリコンにより形成されていてもよい。第２ゲート電極ＧＥ２は、トランジスタＴＲ２の特性に応じて、窒化チタン（ＴｉＮ）などの金属を用いて、メタルゲートとしてもよい。第２ゲート電極ＧＥ２には、トランジスタＴＲ２の特性に応じた濃度の不純物が導入されていてもよい。オフセットスペーサＯＳ２は、第２ゲート電極ＧＥ２および第２ゲート絶縁膜ＧＩ２の側面上に設けられている。オフセットスペーサＯＳ２は、絶縁膜により形成されている。サイドウォールＳＷ４は、第２ゲート電極ＧＥ２および第２ゲート絶縁膜ＧＩ２の側面上に、オフセットスペーサＯＳ２およびサイドウォールＳＷ２を介して設けられている。サイドウォールＳＷ２は、オフセットスペーサＯＳ２とサイドウォールＳＷ４の間、および基板ＳＵＢとサイドウォールＳＷ４との間に設けられている。このため、サイドウォールＳＷ２は、第２ゲート電極ＧＥ２が延伸する方向に見て、Ｌ字状の形状を有することとなる。サイドウォールＳＷ４は、サイドウォールＳＷ２上に設けられている。またサイドウォールＳＷ４は、サイドウォールＳＷ２とは異なる絶縁材料からなる膜をエッチングする際のエッチングストッパ膜として機能する。サイドウォールＳＷ２およびサイドウォールＳＷ４は、絶縁膜により形成されている。サイドウォールＳＷ２およびサイドウォールＳＷ４は、シリコン酸化膜、またはシリコン窒化膜により形成されていてもよい。サイドウォールＳＷ２がシリコン窒化膜で形成される場合、サイドウォールＳＷ４はシリコン酸化膜で形成されるのが好ましい。また、サイドウォールＳＷ２がシリコン酸化膜で形成される場合は、サイドウォールＳＷ４はシリコン窒化膜で形成されるのが好ましい。このように、サイドウォールＳＷ４は、サイドウォールＳＷ２に対してエッチング選択比が取れる材料により形成されていることが好ましい。第２拡散領域ＤＲ２は、第２ゲート電極ＧＥ２の両側において基板ＳＵＢに形成されている。第２エクステンション領域ＥＸ２は、平面視で第２拡散領域ＤＲ２と第２ゲート電極ＧＥ２の間において基板ＳＵＢに形成されている。第２エクステンション領域ＥＸ２は、オフセットスペーサＯＳ２をマスクとした不純物注入により形成されていてもよい。ゲート電極ＧＥ２上には、第２ゲートシリサイド層ＧＳ２が設けられている。第２ゲートシリサイド層ＧＳ２は、シリサイドにより形成されている。第２ゲートシリサイド層ＧＳ２は、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、ＴｉシリサイドまたはＰｔを含有したＮｉシリサイド（Ｎｉ１−ｘＰｔｘＳｉ（０＜ｘ＜１））により形成されていてもよい。本実施形態において、第２ゲートシリサイド層ＧＳ２は、Ｎｉが主成分のＰｔ含有Ｎｉシリサイド（Ｎｉ１−ｘＰｔｘＳｉ（０．０１＜ｘ＜０．２））により形成されていることが好ましい。これにより、ゲート電極抵抗の低減を図りつつ、第２ゲート電極ＧＥ２におけるコンタクト抵抗を低減できる。第２ゲートシリサイド層ＧＳ２の層厚は、１０ｎｍ以上４０ｎｍ以下としてもよい。
【００２２】
半導体装置ＳＤは、図１に示されるように、第２接続部材ＣＭ２をさらに備えている。第２接続部材ＣＭ２は、第２コンタクトホールＣＨ２内に形成されている。第２コンタクトホールＣＨ２は、エッチングストッパ膜ＥＳおよび層間絶縁膜ＩＤ１を貫通して第２拡散領域ＤＲ２に達している。第２接続部材ＣＭ２は、第２シリサイド膜ＳＣ２を含む。第２シリサイド膜ＳＣ２は、シリサイドにより形成されている。第２シリサイド膜ＳＣ２は、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、ＴｉシリサイドまたはＰｔを含有したＮｉシリサイド（Ｎｉ１−ｘＰｔｘＳｉ（０＜ｘ＜１））により形成されていてもよい。第２シリサイド膜ＳＣ２は、第２コンタクトホールＣＨ２内に形成されたシリコンをシリサイド化することで形成されている。第２シリサイド膜ＳＣ２は、第２コンタクトホールＣＨ２の底部から側壁にかけて、第２拡散領域ＤＲ２、エッチングストッパ膜ＥＳおよび層間絶縁膜ＩＤ１と接している。第２トランジスタＴＲ２と第２コンタクトホールＣＨ２との間の距離が短い場合は、第２シリサイド膜ＳＣ２は、サイドウォールＳＷ４と接していてもよい。第２シリサイド膜ＳＣ２は、第２ゲート電極ＧＥ２の上面よりも高い位置まで形成されていてもよい。「第２ゲート電極ＧＥ２の上面よりも高い位置」とは、第２ゲートシリサイド層ＧＳ２が、図１に示されるように、第２ゲート電極ＧＥ２の表面に形成されている場合は、第２ゲートシリサイド層ＧＳ２の表面よりも高い位置になる。あるいは、第２シリサイド膜ＳＣ２の膜厚は、第２ゲート絶縁膜ＧＩ２の膜厚（例えば、１０ｎｍ以上５０ｎｍ以下）および第２ゲート電極ＧＥ２の膜厚（例えば、１００ｎｍ）の合計以上にしてもよい。第２シリサイド膜ＳＣ２の膜厚は、１０ｎｍ以上としてもよい。第２シリサイド膜ＳＣ２の膜厚は、第１シリサイド膜ＳＣ１の膜厚と略同じでもよい。「略同じ」とは、第１シリサイド膜ＳＣ１と、第２シリサイド膜ＳＣ２とが、後述するように、同一の工程で形成されることで実現される。第２接続部材ＣＭ２は、図１に示されるように、第２金属膜ＭＦ２をさらに含んでいてもよい。あるいは、第２接続部材ＣＭ２は、第２金属膜ＭＦ２を含んでいなくてもよい。第２接続部材ＣＭ２が第２金属膜ＭＦ２を含まない場合、第２シリサイド膜ＳＣ２がコンタクトホールＣＨ２全体を埋めることになる。一方、第２接続部材ＣＭ２が第２金属膜ＭＦ２を含む場合、金属膜ＭＦ２は、第２シリサイド膜ＳＣ２上に形成される。第２金属膜ＭＦ２は、バリアメタル膜と、バリアメタル膜上に形成された導体部材と、により形成されてもよい。この場合バリアメタル膜は、第２シリサイド膜ＳＣ２の上面から第２コンタクトホールＣＨ２の側壁にかけて形成される。そして導体部材は、平面視においてバリアメタル膜で囲まれた領域に形成される。バリアメタル膜は、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）が順に積層された積層膜、または窒化チタン（ＴｉＮ）の単層膜により形成されていてもよい。導体部材は、タングステン（Ｗ）により形成されていてもよい。
【００２３】
次に、第１拡散領域ＤＲ１および第２拡散領域ＤＲ２の詳細について説明する。第２拡散領域ＤＲ２の表面には、拡散領域シリサイド層ＤＳが形成されている。拡散領域シリサイド層ＤＳは、シリサイドにより形成されている。拡散領域シリサイド層ＤＳは、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、ＴｉシリサイドまたはＰｔを含有したＮｉシリサイド（Ｎｉ１−ｘＰｔｘＳｉ（０＜ｘ＜１））により形成されていてもよい。本実施形態においては、拡散領域シリサイド層ＤＳは、後述するように、第２接続部材ＣＭ２が第２コンタクトホールＣＨ２に形成される前に形成される。一方、本実施形態においては、後述するように、このようなシリサイド層が、第１接続部材ＣＭ１が第１コンタクトホールＣＨ１に形成される前に、第１拡散領域ＣＨ１の表面に形成されることはない。このため第１コンタクトホールＣＨ１と第１拡散領域ＤＲ１との界面の第１拡散領域ＤＲ１はシリサイド化されることはない。あるいは、第１接続部材ＣＭ１の第１シリサイド膜ＳＣ１の形成時において第１拡散領域ＤＲ１の一部がシリサイド化されたとしても（第１接続部材ＣＭ１の第１シリサイド膜ＳＣ１の形成方法については、後述する。）、第１拡散領域ＤＲ１におけるシリサイドを構成する金属濃度は、第２拡散領域ＤＲ２におけるシリサイドを構成する金属濃度よりも低いものとなる。このため、第１コンタクトホールＣＨ１と第１拡散領域ＤＲ１との界面の第１拡散領域ＤＲ１においてシリサイドを形成する金属濃度は、第２コンタクトホールＣＨ２と第２拡散領域ＤＲ２との界面の第２拡散領域ＤＲ２においてシリサイドを形成する金属濃度よりも低い。
【００２４】
以上のように、本実施形態においては、シリサイドが第１拡散領域ＤＲ１に形成されず、あるいは、第１拡散領域ＤＲ１にほとんど形成されていない。このため、第１接続部材ＣＭ１から、第１拡散領域ＤＲ１中におけるシリサイドを経由しての基板ＳＵＢへのリーク電流が低減される。また本実施形態においては、第１接続部材ＣＭ１と第１拡散領域ＤＲ１との界面がシリサイド（第１接続部材ＣＭ１）と半導体（第１拡散領域ＤＲ１）とによって形成されている。このようなシリサイドと半導体との界面における接触抵抗は、金属と半導体との界面における接触抵抗よりも小さい。このため本実施形態においては、第１接続部材ＣＭ１と第１拡散領域ＤＲ１との界面が金属（第１接続部材ＣＭ１）と半導体（第１拡散領域ＤＲ１）とによって形成されている場合と比較して、第１接続部材ＣＭ１と第１拡散領域ＤＲ１との接触抵抗を低減させることができる。加えて金属と半導体との界面が形成される場合、金属のストレスにより半導体の結晶に歪みが生じることがある。このような結晶の歪みは、リークパスの原因となり得る。これに対して本実施形態においては、第１接続部材ＣＭ１と第１拡散領域ＤＲ１との界面において、このような金属−半導体の界面が形成されることはない。このため第１拡散領域ＤＲ１における結晶の歪みによるリークパスを低減させることができる。
【００２５】
半導体装置ＳＤの他の構成について説明する。基板ＳＵＢには、素子分離膜ＳＴＩ１およびＳＴＩ２が形成されている。素子分離膜ＳＴＩ１は、ＤＲＡＭ領域ＤＲに形成されている。素子分離膜ＳＴＩ２は、ロジック領域ＬＲに形成されている。素子分離膜ＳＴＩ１は、一のメモリセルＭＣを構成するトランジスタＴＲ１を、他のメモリセルＭＣを構成するトランジスタから電気的に分離する機能を有する。素子分離膜ＳＴＩ２は、トランジスタＴＲ２を他のトランジスタＴＲ２から電気的に分離する機能を有する。素子分離膜ＳＴＩ１およびＳＴＩ２は、絶縁膜により形成されている。素子分離膜ＳＴＩ１およびＳＴＩ２は、シリコン酸化膜により形成されていてもよい。層間絶縁膜ＩＤ１上には、ビット線ＢＬが設けられている。ビット線ＢＬは、第１接続部材ＣＭ１を介して第１拡散領域ＤＲ１に接続されている。ビット線ＢＬは、タングステン（Ｗ）により形成されていてもよい。ビット線ＢＬ１は、バリアメタル膜を有していてもよい。バリアメタル膜は、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）が順に積層された積層膜、または窒化チタン（ＴｉＮ）の単層膜により形成されていてもよい。層間絶縁膜ＩＤ１上には、ビット線ＢＬを覆うように層間絶縁膜ＩＤ２が設けられている。層間絶縁膜ＩＤ２は、絶縁膜により形成されている。層間絶縁膜ＩＤ２は、シリコン酸化膜または低誘電率膜により形成されていてもよい。層間絶縁膜ＩＤ２内には、ＤＲＡＭ領域ＤＲにおいて第３接続部材ＣＭ３が、ロジック領域ＬＲにおいて第４接続部材ＣＭ４が埋め込まれている。第３接続部材ＣＭ３は、コンタクトホールＣＨ３内に形成されている。コンタクトホールＣＨ３は、層間絶縁膜ＩＤ２を貫通して第１接続部材ＣＭ１に達している。第４接続部材ＣＭ４は、コンタクトホールＣＨ４内に形成されている。コンタクトホールＣＨ４は、層間絶縁膜ＩＤ２を貫通して第２接続部材ＣＭ２に達している。第３接続部材ＣＭ３は、容量素子ＣＰと接続部材ＣＭ１とを接続している。接続部材ＣＭ４は、配線ＩＣと接続部材ＣＭ２とを接続している。接続部材ＣＭ３およびＣＭ４は、バリアメタル膜と、バリアメタル膜上に形成された導体部材と、により形成されてもよい。この場合バリアメタル膜は、第１接続部材ＣＭ１および第２接続部材ＣＭ２の上面から第３コンタクトホールＣＨ３および第４コンタクトホールＣＨ４の側壁にかけてそれぞれ形成される。そして導体部材は、平面視においてバリアメタル膜で囲まれた領域に形成される。バリアメタル膜は、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）が順に積層された積層膜、または窒化チタン（ＴｉＮ）の単層膜により形成されていてもよい。導体部材は、タングステン（Ｗ）により形成されていてもよい。層間絶縁膜ＩＤ２内には、容量素子ＣＰが設けられる。容量素子ＣＰは、下部電極ＬＥと、容量絶縁膜ＣＩと、上部電極ＵＥと、を含む。下部電極ＬＥは、第３接続部材ＣＭ３と接続している。これにより、容量素子ＣＰが第３接続部材ＣＭ３と接続することとなる。容量絶縁膜ＣＩは、下部電極ＬＥ上に設けられている。上部電極ＵＥは、容量絶縁膜ＣＩ上に設けられている。層間絶縁膜ＩＤ２上には、層間絶縁膜ＩＤ３が設けられている。層間絶縁膜ＩＤ３は、絶縁膜により形成されている。層間絶縁膜ＩＤ３は、シリコン酸化膜または低誘電率膜により形成されていてもよい。層間絶縁膜ＩＤ３中には、配線ＩＣが埋め込まれている。配線ＩＣは、ロジック回路を構成している。配線ＩＣは、バリアメタル膜と、バリアメタル膜上に形成された導体部材と、により形成されてもよい。この場合バリアメタル膜は、配線ＩＣが埋め込まれる配線溝の底部から側壁にかけて形成される。そして導体部材は、平面視においてバリアメタル膜で囲まれた領域に形成される。バリアメタル膜は、タンタル（Ｔａ）または窒化タンタル（ＴａＮ）により形成されていてもよい。導体部材は、銅（Ｃｕ）により構成されていてもよい。
【００２６】
次に、半導体装置ＳＤの製造方法について説明する。本実施形態における半導体装置ＳＤの製造方法は以下の工程（Ａ）−（Ｆ）を含む。
工程（Ａ）：基板ＳＵＢ上に第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２を形成するとともに、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２のそれぞれの側方において基板ＳＵＢに第１拡散領域ＤＲ１および第２拡散領域ＤＲ２を形成する工程
工程（Ｂ）：基板ＳＵＢ上に絶縁膜（例えば、絶縁膜ＤＦ２、エッチングストッパ膜ＥＳ）を形成する工程
工程（Ｃ）：絶縁膜（例えば、絶縁膜ＤＦ２）を貫通して第１拡散領域ＤＲ１に達する第１コンタクトホールＣＨ１と、絶縁膜（例えば、エッチングストッパ膜ＥＳ）を貫通して第２拡散領域ＤＲ２に達する第２コンタクトホールＣＨ２と、を形成する工程
工程（Ｄ）：第１コンタクトホールＣＨ１内に第１接続部材ＣＭ１を形成するとともに、第２コンタクトホールＣＨ２内に第２接続部材ＣＭ２を形成する工程
工程（Ｅ）：第１拡散領域ＤＲ１と電気的に接続される容量素子ＣＰを形成する工程
工程（Ｆ）：第２拡散領域ＤＲ２と電気的に接続される配線ＩＣを形成する工程
本実施形態における半導体装置ＳＤの製造方法では、工程（Ｄ）における第１接続部材ＣＭ１を形成する工程は、第１コンタクトホールＣＨ１の底部から側壁にかけて、シリサイド含有膜（第１シリサイド膜ＳＣ１）を形成する工程を含む。シリコン含有膜（第１シリサイド膜ＳＣ１）は、少なくとも一部がシリサイド化されている。
【００２７】
本実施形態における半導体装置ＳＤの製造方法の詳細について、図４から１７を用いて説明する。図４から１７は、図１に示される半導体装置ＳＤの製造方法を示す断面図である。なお、図４から１７は半導体装置ＳＤの製造方法を示す模式図であり、半導体装置ＳＤの製造方法は図４から１７に示されるものに限られない。
【００２８】
まず、基板ＳＵＢのＤＲＡＭ領域ＤＲおよびロジック領域ＬＲに、素子分離膜ＳＴＩ１および素子分離膜ＳＴＩ２をそれぞれ形成する。素子分離膜ＳＴＩ１およびＳＴＩ２は、基板ＳＵＢに設けられた溝内に酸化膜を埋め込んで形成されるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）である。次いで、各トランジスタを形成する領域にイオン注入を行い、ウェルＷＬ１、ウェルＷＬ２およびウェルＷＬ３を形成する。次いで、基板ＳＵＢ上に、第１ゲート絶縁膜ＧＩ１および第２ゲート絶縁膜ＧＩ２を構成する絶縁膜、および第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２を構成する多結晶シリコン膜を順に積層する。第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２の膜厚は、１００ｎｍとしてもよい。次いで、これらの絶縁膜および多結晶シリコン膜をパターニングする。これにより、ＤＲＡＭ領域ＤＲに、第１ゲート絶縁膜ＧＩ１および第１ゲート電極ＧＥ１が形成される。第１ゲート電極ＧＥ１は、第１ゲート絶縁膜ＧＩ１上に形成される。第１ゲート絶縁膜ＧＩ１および第１ゲート電極ＧＥ１の形成と同時に、ロジック領域ＬＲに、第２ゲート絶縁膜ＧＩ２および第２ゲート電極ＧＥ２が形成される。第２ゲート電極ＧＥ２は、第２ゲート絶縁膜ＧＩ２上に形成される。隣接する２つの第１ゲート電極ＧＥ１間の距離は、１５０ｎｍとしてもよい。また、第１ゲート絶縁膜ＧＩ１および第２ゲート絶縁膜ＧＩ２を以下のように形成することで、第１ゲート絶縁膜ＧＩ１の膜厚を第２ゲート絶縁膜ＧＩ２の膜厚よりも厚くしてもよい。まず、基板ＳＵＢ上に第１ゲート絶縁膜ＧＩ１および第２ゲート絶縁膜ＧＩ２を構成する絶縁膜を形成する。次いで、この絶縁膜のうち第２ゲート絶縁膜ＧＩ２を構成する部分を、希フッ酸を用いたウェットエッチにより除去する。次いで、基板ＳＵＢ上に再度、第１ゲート絶縁膜ＧＩ１および第２ゲート絶縁膜ＧＩ２を構成する絶縁膜を形成する。これにより、パターニング後に得られる第１ゲート絶縁膜ＧＩ１の膜厚を第２ゲート絶縁膜ＧＩ２の膜厚よりも厚くすることができる。以上のようにして第１ゲート絶縁膜ＧＩ１、第２ゲート絶縁膜ＧＩ２、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥが形成された後、基板ＳＵＢ上に、絶縁膜ＤＦ１を形成する（図４（ａ））。絶縁膜ＤＦ１は、絶縁膜により形成されている。絶縁膜ＤＦ１の膜厚は、１０ｎｍとしてもよい。絶縁膜ＩＤ１は、ゲート電極ＧＥ１およびゲート電極ＧＥ２を覆うよう基板ＳＵＢ上に設けられる。
【００２９】
次に、絶縁膜ＩＤ１をエッチバックする。これにより、ゲート電極ＧＥ１およびゲート絶縁膜ＧＩ１の側面上にオフセットスペーサＯＳ１が、ゲート電極ＧＥ２およびゲート絶縁膜ＧＩ２の側面上にオフセットスペーサＯＳ２が形成されることとなる。なお、絶縁膜ＤＦ１は、第１エクステンション領域ＥＸ１および第２エクステンション領域ＥＸ２を形成した後、エッチバックされてもよい。オフセットスペーサＯＳ１およびＯＳ２の形成後、ｐ型のトランジスタＴＲ１を形成する領域上にフォトレジストＰＲ１を形成する。次いで、フォトレジストＰＲ１、第１ゲート電極ＧＥ１、第２ゲート電極ＧＥ２、オフセットスペーサＯＳ１、オフセットスペーサＯＳ２、素子分離膜ＳＴＩ１および素子分離膜ＳＴＩ２をマスクとして、基板ＳＵＢに対し不純物注入を行う。このとき注入される不純物は、リン（Ｐ）またはヒ素（Ａｓ）としてもよい。これにより、ＤＲＡＭ領域ＤＲに、ｎ型のトランジスタＴＲ１を構成する第１エクステンション領域ＥＸ１が形成される。同時に、ロジック領域ＬＲに、ｎ型のトランジスタＴＲ２を構成する第２エクステンション領域ＥＸ２が形成される（図４（ｂ））。次いで、フォトレジストＰＲ１を、アッシング処理や硫酸過酸化水素混合液（硫酸過水）によるウェット処理で除去する。なお、ｎ型のトランジスタＴＲ１を構成する第１エクステンション領域ＥＸ１と、トランジスタＴＲ２を構成する第２エクステンション領域ＥＸ２と、はそれぞれ別工程により形成されてもよい。
【００３０】
次に、ｎ型のトランジスタＴＲ１およびトランジスタＴＲ２上にフォトレジストＰＲ２を形成する。次いで、フォトレジストＰＲ２、第２ゲート電極ＧＥ２、オフセットスペーサＯＳ１、素子分離膜ＳＴＩ１および素子分離膜ＳＴＩ２をマスクとして、基板ＳＵＢに対し不純物注入を行う。これにより、ｐ型のトランジスタＴＲ２を構成する第２エクステンション領域ＥＸ２が形成される（図５（ａ））。このとき注入される不純物は、ホウ素（Ｂ）または三フッ化ホウ素（ＢＦ３）としてもよい。次いで、フォトレジストＰＲ２をアッシング処理や硫酸過酸化水素混合液（硫酸過水）によるウェット処理で除去する。これにより、図５（ｂ）に示す構造が得られる。
【００３１】
次に、基板ＳＵＢ上に絶縁膜ＤＦ２および絶縁膜ＤＦ３を順に形成する（図６（ａ））。絶縁膜ＤＦ２および絶縁膜ＤＦ３は、第１ゲート電極ＧＥ１、第２ゲート電極ＧＥ２、オフセットスペーサＯＳ１、およびオフセットスペーサＯＳ２を覆うように基板ＳＵＢ上に形成される。絶縁膜ＤＦ２の膜厚は、１０ｎｍとしてもよい。絶縁膜ＤＦ３の膜厚は、２０ｎｍ以上２５ｎｍ以下としてもよい。絶縁膜ＤＦ２および絶縁膜ＤＦ３は、絶縁膜により形成されている。絶縁膜ＤＦ２および絶縁膜ＤＦ３は、互いに異なる材料により構成されていてもよい。絶縁膜ＤＦ２がシリコン窒化膜により形成される場合は、絶縁膜ＤＦ３がシリコン酸化膜により形成されるのが好ましい。この場合、絶縁膜ＤＦ２は、絶縁膜ＤＦ３をエッチングする際のエッチングストッパとして機能することとなる。
【００３２】
次に、絶縁膜ＤＦ３をエッチバックする（図６（ｂ））。これにより、絶縁膜ＤＦ３のうち、第１ゲート電極ＧＥ１の側面上および第２ゲート電極ＧＥ２の側面上に位置する部分以外が除去される。このとき、絶縁膜ＤＦ２は、エッチングストッパとして機能する。
【００３３】
次に、第２ゲート電極ＧＥ２および第２エクステンション領域ＥＸ２を覆うようにフォトレジストＰＲ３を形成する（図７（ａ））。フォトレジストＰＲ３は、基板ＳＵＢ上に設けられたレジスト膜を露光・現像することにより形成されてもよい。フォトレジストＰＲ３は、ＤＲＡＭ領域ＤＲ以外の領域を覆うように設けられてもよい。次いで、第１ゲート電極ＧＥ１、第１ゲート電極ＧＥ１側面上に設けられた絶縁膜ＤＦ３、フォトレジストＰＲ３、および素子分離膜ＳＴＩ１をマスクとして、基板ＳＵＢに不純物注入を行う。このとき注入される不純物は、リン（Ｐ）またはヒ素（Ａｓ）としてもよい。これにより、第１ゲート電極ＧＥ１の両側に第１拡散領域ＤＲ１が形成される。トランジスタＴＲ１の特性に応じて、絶縁膜ＤＦ２の膜厚を変えることにより、サイドウォールＳＷ１下に形成されるＰＮ接合の位置を変えることができる。絶縁膜ＤＦ２は後工程で除去されるため、絶縁膜ＤＦ２の膜厚は他の工程条件とは独立して設定することができる。
【００３４】
次に、フォトレジストＰＲ３を除去する。フォトレジストＰＲ３は、アッシング処理または硫酸過水によるウェット処理により除去されてもよい。次いで、絶縁膜ＤＦ３を除去する（図７（ｂ））。絶縁膜ＤＦ３は、希フッ酸を用いた等方性エッチングにより除去されてもよい。このとき、絶縁膜ＤＦ２は、エッチングストッパとして機能することとなる。
【００３５】
次に、絶縁膜ＤＦ２上に絶縁膜ＤＦ４を形成する（図８（ａ））。絶縁膜ＤＦ４は、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２を覆うように設けられる。絶縁膜ＤＦ４は、絶縁膜ＤＦ２と異なる材料により構成される。具体的には、絶縁膜ＤＦ４は、シリコン酸化膜としてもよい。これにより、絶縁膜ＤＦ２に対するエッチング選択比が得られることとなる。本実施形態においては、ＤＲＡＭ領域ＤＲに設けられた複数の第１ゲート電極ＧＥ１それぞれの間の空間は、絶縁膜ＤＦ４により埋められてもよい。このとき、第１拡散領域ＤＲ１上に位置する絶縁膜ＤＦ４の膜厚ａは、第１ゲート電極ＧＥ１上に位置する絶縁膜ＤＦ４の膜厚ｂより厚くてもよい。ここで、第１ゲート電極ＧＥ１間の空間における絶縁膜ＤＦ４の成長は、第１拡散領域ＤＲ１の表面上からの成長と、第１ゲート電極ＧＥ１の側面上からの成長からなる。絶縁膜ＤＦ４の成膜条件および膜厚を調整することにより、第１拡散領域ＤＲ１を挟んで位置する二つの第１ゲート電極ＧＥ１の側面から成長した絶縁膜ＤＦ４同士を接触させることができる。これにより、第１拡散領域ＤＲ１上に位置する絶縁膜ＤＦ４の膜厚を、第１ゲート電極ＧＥ１上に位置する絶縁膜ＤＦ４の膜厚よりも厚くすることができる。絶縁膜ＤＦ４は、被覆性に優れる成膜方法により形成されることが好ましい。絶縁膜ＤＦ４を成膜には、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＳＡＣＶＤ（Ｓｕｂ−Ａｔｍｏｓｐｈｅｒｉｃ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）またはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いてもよい。絶縁膜ＤＦ４の膜厚は、隣接する二つの第１ゲート電極ＧＥ１間の距離の１／２以上の厚さに設定することが好ましい。絶縁膜ＤＦ４の膜厚は、５５ｎｍ以上１００ｎｍ以下としてもよい。絶縁膜ＤＦ４の膜厚を上記上限値以下とすることにより、絶縁膜ＤＦ４の成膜や次工程のドライエッチングにおける、生産性および制御性が低下してしまうことを抑制できる。また、絶縁膜ＤＦ４の膜厚を上記下限値以上とすることにより、第１拡散領域ＤＲ１上に位置する絶縁膜ＤＦ４の膜厚を、第１ゲート電極ＧＥ１上に位置する絶縁膜ＤＦ４の膜厚よりも十分に厚くすることが可能となる。
【００３６】
次に、絶縁膜ＤＦ４をドライエッチングによりエッチバックする（図８（ｂ））。本実施形態においては、第１拡散領域ＤＲ上における絶縁膜ＤＦ４の膜厚が、第１ゲート電極ＧＥ１上における絶縁膜ＤＦ４の膜厚よりも厚くなるように絶縁膜ＤＦ４を形成する。このため、第１拡散領域ＤＲ１の全面を覆うように絶縁膜ＤＦ４が残存することとなる。このため、ＤＲＡＭ領域ＤＲにおいて、絶縁膜ＤＦ４のうち、第１ゲート電極ＧＥ１の側面上に位置する部分および第１拡散領域ＤＲ１の全面を覆うように第１ゲート電極ＧＥ１間に位置する部分が残存することとなる。一方、ＤＲＡＭ領域ＤＲ以外の領域において、絶縁膜ＤＦ４のうち、第２ゲート電極ＧＥ２の側面上に位置する部分以外は、除去される。このとき、絶縁膜ＤＦ２は、エッチングストッパとして機能する。この絶縁膜ＤＦ４を加工する工程について、ドライエッチング以外に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を用いることも考えられる。しかし、ゲート電極のパターン密度は、ＤＲＡＭ領域ＤＲとロジック領域ＬＲとの間、またはロジック領域ＬＲ内部で異なる。このため、ＤＲＡＭ領域ＤＲとロジック領域ＬＲとの間、またはロジック領域ＬＲ内部において、ＣＭＰにおける研磨レートに差が生じてしまう。この場合、加工精度の観点で問題が生じるおそれがある。したがって、絶縁膜ＤＦ４の加工は、ドライエッチングにより行われることが好ましい。
【００３７】
次に、ＤＲＡＭ領域ＤＲを覆うようにフォトレジストＰＲ４を形成する。次いで、フォトレジストＰＲ４をマスクとして、ＤＲＡＭ領域ＤＲ以外の領域に位置する絶縁膜ＤＦ４を除去する（図９（ａ））。絶縁膜ＤＦ４の除去は、希釈フッ酸を用いた等方性エッチングにより行ってもよい。
【００３８】
次に、フォトレジストＰＲ４を除去する。フォトレジストＰＲ４は、アッシング処理または硫酸過水によるウェット処理により除去されてもよい。次いで、絶縁膜ＤＦ５を形成する。絶縁膜ＤＦ５は、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２を覆うよう、絶縁膜ＤＦ２上および絶縁膜ＤＦ４上に設けられる。絶縁膜ＤＦ５の膜厚は、２０ｎｍ以上２５ｎｍ以下としてもよい。絶縁膜ＤＦ５は、絶縁膜ＤＦ２と異なる材料により構成されていてもよい。具体的には、絶縁膜ＤＦ５は、シリコン酸化膜としてもよい。これにより、絶縁膜ＤＦ２に対するエッチング選択比が得られることとなる。
【００３９】
次に、絶縁膜ＤＦ５、第１ゲート電極ＧＥ１上の絶縁膜ＤＦ１、および第２ゲート電極ＧＥ２上の絶縁膜ＤＦ２をエッチバックする。これにより、ＤＲＡＭ領域ＤＲにおいては、絶縁膜ＤＦ５のうち、少なくとも第１ゲート電極ＧＥ１上に位置する部分が除去される。また、ＤＲＡＭ領域ＤＲ以外の領域においては、絶縁膜ＤＦ５のうち第２ゲート電極ＧＥ２の側面上に位置する部分以外は、除去される。これにより、絶縁膜ＤＦ５のうち第２ゲート電極ＧＥ２の側面上に位置する部分は、第２ゲート電極ＧＥ２の側面上に設けられるサイドウォールＳＷ４を構成することとなる（図１０（ａ））。このとき、第１ゲート電極ＧＥ１上の絶縁膜ＤＦ２、第２ゲート電極ＧＥ２上の絶縁膜ＤＦ２、および基板ＳＵＢのうち第２ゲート電極ＧＥ２の両側に位置する部分上の絶縁膜ＤＦ２も除去される。このように、絶縁膜ＤＦ２が選択的に除去され、第１ゲート電極ＧＥ１の上面と、第２ゲート電極ＧＥ２の上面と、基板ＳＵＢのうち第１ゲート電極ＧＥ１の両側に位置する部分（以下、露出部分ともいう。）と、が露出することとなる。なお、絶縁膜ＤＦ２の除去は、絶縁膜ＤＦ５を除去する工程の後に別工程により行ってもよく、絶縁膜ＤＦ５の除去と同時に行ってもよい。これにより、第１ゲート電極ＧＥ１の側面上にサイドウォールＳＷ１が、第２ゲート電極ＧＥ２の側面上にサイドウォールＳＷ２が設けられることとなる。
【００４０】
次に、ロジック領域ＬＲのうちｐ型のトランジスタＴＲ１が形成される領域、およびＤＲＡＭ領域ＤＲを覆うように、フォトレジストＰＲ５を形成する。次いで、フォトレジストＰＲ５をマスクとして、半導体基板ＳＵＢに対し不純物注入を行う。このとき注入される不純物は、リン（Ｐ）またはヒ素（Ａｓ）としてもよい。これにより、ｎ型のトランジスタＴＲ２を構成する第２拡散領域ＤＲ２が形成される（図１０（ｂ））。このとき、第２拡散領域ＤＲ２は、第２ゲート電極ＧＥ２の両側であって、かつ上記露出部分に形成される。次いで、フォトレジストＰＲ５を、アッシング処理または硫酸過水によるウェット処理により除去する。
【００４１】
次に、ロジック領域ＬＲのうちｎ型のトランジスタＴＲ２が形成される領域、およびＤＲＡＭ領域を覆うように、フォトレジストＰＲ６を形成する。次いで、フォトレジストＰＲ６をマスクとして、基板ＳＵＢに対し不純物注入を行う。このとき注入される不純物は、ホウ素（Ｂ）または三フッ化ホウ素（ＢＦ３）としてもよい。これにより、ｐ型のトランジスタＴＲ２を構成する第２拡散領域ＤＲ２が形成される（図１１（ａ））。このとき、第２拡散領域ＤＲ２は、第２ゲート電極ＧＥ２の両側であって、かつ上記露出部分に形成される。次いで、フォトレジストＰＲ６を、アッシング処理または硫酸過水によるウェット処理により除去する。
【００４２】
次に、ロジック領域ＬＲをフォトレジストＰＲ７で覆い、ＤＲＡＭ領域の絶縁膜ＤＦ４および絶縁膜ＤＦ５を除去する（図１１（ｂ））。絶縁膜ＤＦ４および絶縁膜ＤＦ５の除去は、希釈フッ酸を用いた等方性エッチングにより行われてもよい。絶縁膜ＤＦ４および絶縁膜ＤＦ５を除去する際には、第１ゲート電極ＧＥ１の側面上および第１拡散領域ＤＲ１上に設けられたサイドウォールＳＷ１がエッチングストッパとして機能する。しかしながら、ウェットエッチングの条件によっては、オフセットスペーサＯＳ１のうちサイドウォールＳＷ１により覆われていない部分がエッチングされてしまう。このようにオフセットスペーサＯＳ１がエッチングされると、膜剥がれや、シリサイド形成の際にゲートシリサイドが異常に厚く形成されてしまうといった問題が生じてしまうおそれがある。このため、オフセットスペーサＯＳ１は、絶縁膜ＤＦ４よりもウェットエッチングにおけるエッチングレートが低い膜を選択することが好ましい。このようなエッチングレートは、オフセットスペーサＯＳ１にＬＰＣＶＤを用い、かつ、絶縁膜ＤＦ４にＳＡＣＶＤを用いることにより、実現することができる。ここで、絶縁膜ＤＦ４および絶縁膜ＤＦ５を除去することにより、コンタクトホールＣＨ１を形成する際に開口を容易にすることができる。
【００４３】
次に、フォトレジストＰＲ７を除去する。フォトレジストＰＲ７の除去には、アッシング処理が用いられてもよい。次いで、絶縁膜ＤＦ６を形成する（図１２（ａ））。絶縁膜ＤＦ６は、第１ゲート電極ＧＥ１、第２ゲート電極ＧＥ２、第１拡散領域ＤＲ１および第２拡散領域ＤＲ２を覆うよう設けられる。絶縁膜ＤＦ６は、基板ＳＵＢ上の全面に設けられてもよい。絶縁膜ＤＦ６は、シリコン酸化膜としてもよい。絶縁膜ＤＦ６の膜厚は、１０ｎｍ以上２０ｎｍ以下としてもよい。次いで、基板ＳＵＢに対し不純物の活性化アニールを行う。当該活性化アニールは、９００℃以上１１００℃以下でランプアニール法を用いて基板ＳＵＢを熱処理することにより行われてもよい。熱処理の方法としては、この他にフラッシュランプアニール、レーザーアニールまたはマイクロ波を用いたアニールなどの技術を用いても良い。ここでは、全面が絶縁膜ＤＦ６で覆われた状態で活性化アニールをおこなったが、次の絶縁膜ＤＦ６をエッチングした後で活性化アニールをおこなってもよい。
【００４４】
次に、絶縁膜ＤＦ６をドライエッチングにより選択的に除去する。本実施形態では、たとえばトランジスタＴＲ１およびトランジスタＴＲ２を形成する領域が露出するようフォトレジストを形成した後、当該ドライエッチングを行う。これにより、ＤＲＡＭ領域ＤＲにおいては、絶縁膜ＤＦ６のうち、少なくとも第１ゲート電極ＧＥ１上に位置する部分が除去される。また、ＤＲＡＭ領域ＤＲ以外の領域においては、絶縁膜ＤＦ６のうち第２ゲート電極ＧＥ２の側面上に位置する部分以外は、除去される。ここでは、ＤＲＡＭ領域ＤＲにおいて、第１ゲート電極ＧＥ１の側面上に位置する部分以外が除去される。これにより、サイドウォールＳＷ３が形成される（図１２（ｂ））。
【００４５】
次に、第２拡散領域ＤＲ２に拡散領域シリサイド層ＤＳを、第１ゲート電極ＧＥ１上に第１ゲートシリサイド層ＧＳ１を、第２ゲート電極ＧＥ２上に第２ゲートシリサイド層ＧＳ２を、形成する（図１３（ａ））。拡散領域シリサイド層ＤＳ、第１ゲートシリサイド層ＧＳ１および第２ゲートシリサイド層ＧＳ２は、シリサイドにより形成されている。拡散領域シリサイド層ＤＳ、第１ゲートシリサイド層ＧＳ１および第２ゲートシリサイド層ＧＳ２は、同一の材料により形成されていてもよい。第２拡散領域ＤＲ２、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２とは対照的に、第１拡散領域ＤＲ１には、このようなシリサイド層は形成されない。以上のシリサイド層形成工程は、サリサイド（ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ−Ａｌｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄｅ）法を用いて、次のように行われる。まず、第２拡散領域ＤＲ２上、第１ゲート電極ＧＥ１上、および第２ゲート電極ＧＥ２上に、シリサイド金属膜を形成する。当該シリサイド金属膜は、第２拡散領域ＤＲ２上、第１ゲート電極ＧＥ１上、および第２ゲート電極ＧＥ２と接し、かつ基板ＳＵＢ上の全面を覆うように設けられてもよい。上記シリサイド金属膜は、形成されるシリサイド層の材料にあわせて適宜選択が可能であるが、ＮｉとＰｔの合金膜としてもよい。この場合、当該合金膜中におけるＰｔの含有率は、たとえば１原子％以上２０原子％以下である。シリサイド金属膜は、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）またはＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて形成されてもよい。次いで、第１アニールを行う。第１アニールは、２００℃以上３５０℃以下で２０秒以上１２０秒以下の時間、基板ＳＵＢおよび金属膜を、ランプアニール法を用いて熱処理することにより行われてもよい。この第１アニールには、ランプアニールの他に、ファーネスアニールやヒーター加熱法を用いてもよい。次いで、シリサイド金属膜のうちの未反応金属を除去する。未反応金属の除去は、硫酸過水や王水などの薬液を使用したウェット剥離法を用いて行われる。次いで、第２アニールを行う。第２アニールは、３５０℃以上５５０℃以下で２０秒以上１２０秒以下の時間、基板ＳＵＢを、ランプアニール法を用いて熱処理することにより行われてもよい。この第２アニールには、ランプアニールの他に、ファーネスアニールやヒーター加熱法を用いてもよい。これにより低抵抗なＰｔ添加のニッケルモノシリサイドが形成される。このようにして、第２拡散領域ＤＲ２上に拡散領域シリサイド層ＤＳが、第１ゲート電極ＧＥ１上に第１ゲートシリサイド層ＧＳ１が、第２ゲート電極ＧＥ２上に第２ゲートシリサイド層ＧＳ２が、設けられることとなる。第２拡散領域ＤＲ２上には、第２拡散領域ＤＲ２のうち絶縁膜ＤＦ６により覆われていない部分に拡散領域シリサイド層ＤＳが形成されることとなる。また、第１拡散領域ＤＲ１は絶縁膜ＤＦ２により構成されるサイドウォールＳＷ２により覆われているため、第１拡散領域ＤＲ１上にはシリサイド層は形成されない。
【００４６】
本実施形態では、このようにして、第１ゲート電極ＧＥ１、第１ゲート絶縁膜ＧＩ１、第１拡散領域ＤＲ１、第１エクステンション領域ＥＸ１、オフセットスペーサＯＳ１、サイドウォールＳＷ１、サイドウォールＳＷ３からなるトランジスタＴＲ１が得られる。また、第２ゲート電極ＧＥ２、第２ゲート絶縁膜ＧＩ２、第２拡散領域ＤＲ２、第２エクステンション領域ＥＸ２、オフセットスペーサＯＳ２、サイドウォールＳＷ２、サイドウォールＳＷ４からなるトランジスタＴＲ２が得られる。
【００４７】
次に、エッチングストッパ膜ＥＳが設けられる（図１３（ｂ））。エッチングストッパ膜ＥＳは、基板ＳＵＢ上の全面に、トランジスタＴＲ１およびトランジスタＴＲ２を覆うように設けられる。エッチングストッパ膜ＥＳは、シリコン窒化膜により形成されていてもよい。
【００４８】
次に、エッチングストッパ膜ＥＳ上に層間絶縁膜ＩＤ１を形成する。次いで、層間絶縁膜ＩＤ１の表面を平坦化する（図１４（ａ））。層間絶縁膜ＩＤ１の表面の平坦化は、ＣＭＰにより行われてもよい。
【００４９】
次に、層間絶縁膜ＩＤ１にコンタクトホールＣＨ１およびコンタクトホールＣＨ２を形成する（図１４（ｂ））。本実施形態において、コンタクトホールＣＨ１は、層間絶縁膜ＩＤ１、エッチングストッパ膜ＥＳおよび絶縁膜ＤＦ２を貫通して第１拡散領域ＤＲ１に達するように形成される。このため、コンタクトホールＣＨ１底部には、第１拡散領域ＤＲ１が露出することとなる。コンタクトホールＣＨ２は、層間絶縁膜ＩＤ１およびエッチングストッパ膜ＥＳを貫通して拡散領域シリサイド層ＤＳに達するように形成されている。このため、コンタクトホールＣＨ２の底部には、拡散領域シリサイド層ＤＳが露出することとなる。
【００５０】
次に、コンタクトホールＣＨ１およびコンタクトホールＣＨ２内に第１半導体膜ＳＭ１および第２半導体膜ＳＭ２をそれぞれ形成する（図１５（ａ））。第１半導体膜ＳＭ１は、コンタクトホールＣＨ１の底部から側壁にかけて形成される。同様に第２半導体膜ＳＭ２は、コンタクトホールＣＨ２の底部から側壁にかけて形成される。第１半導体膜ＳＭ１および第２半導体膜ＳＭ２は、シリコンを含み、かつ、シリサイド化されていない。第１半導体膜ＳＭ１および第２半導体膜ＳＭ２は、アモルファスシリコン、多結晶シリコンまたはドープシリコン（Ｄｏｐｅｄ  Ｓｉｌｉｃｏｎ）により形成されてもよい。第１半導体膜ＳＭ１および第２半導体膜ＳＭ２は、コンタクトホールＣＨ１およびＣＨ２内全体をそれぞれ埋め込んでいる必要はなく、高さ方向においてコンタクトホールＣＨ１およびＣＨ２の一部の領域が埋め込まれていればよい。具体的には、第１半導体膜ＳＭ１および第２半導体膜ＳＭ２は、第１ゲート電極ＧＥ１の上面よりも高い位置および第２ゲート電極の上面よりも高い位置までそれぞれ形成されていてもよい。「第１ゲート電極ＧＥ１の上面よりも高い位置」とは、第１ゲートシリサイド層ＧＳ１が、図１５（ａ）に示されるように、第１ゲート電極ＧＥ１の表面に形成されている場合は、第１ゲートシリサイド層ＧＳ１の表面よりも高い位置になる。同様に「第２ゲート電極ＧＥ２の上面よりも高い位置」とは、第２ゲートシリサイド層ＧＳ２が、図１５（ａ）に示されるように、第２ゲート電極ＧＥ２の表面に形成されている場合は、第２ゲートシリサイド層ＧＳ２の表面よりも高い位置になる。あるいは、第１半導体膜ＳＭ１の膜厚は、第１ゲート絶縁膜ＧＩ１の膜厚（例えば、１０ｎｍ以上５０ｎｍ以下）および第１ゲート電極ＧＥ１の膜厚（例えば、１００ｎｍ）の合計以上にしてもよい。第２半導体膜ＳＭ２の膜厚は、第２ゲート絶縁膜ＧＩ２の膜厚（例えば、１０ｎｍ以上５０ｎｍ以下）および第２ゲート電極ＧＥ２の膜厚（例えば、１００ｎｍ）の合計以上にしてもよい。
【００５１】
第１半導体膜ＳＭ１および第２半導体膜ＳＭ２の形成方法について説明する。第１半導体膜ＳＭ１および第２半導体膜ＳＭ２は選択成長によって形成してもよい。あるいは、第１半導体膜ＳＭ１および第２半導体膜ＳＭ２は非選択的に成膜してもよい。この場合、第１半導体膜ＳＭ１および第２半導体膜ＳＭ２は、シリコンを含む半導体膜を層間絶縁膜ＩＤ１の全面に成膜し、その後当該半導体膜をエッチバックすることで形成される。第１半導体膜ＳＭ１および第２半導体膜ＳＭ２の膜厚は以後の工程に影響を与えるパラメータであるため、これらの膜厚はいずれのコンタクトホールにおいても一定になることが好ましい。上述の半導体膜の非選択的な形成および当該半導体膜のエッチバックによる第１半導体膜ＳＭ１および第２半導体膜ＳＭ２の形成方法であれば、パターンおよび不純物濃度に大きく依存することなく、一定の膜厚の第１半導体膜ＳＭ１および第２半導体膜ＳＭ２を好的に形成することができる。第１半導体膜ＳＭ１および第２半導体膜ＳＭ２は、同時に形成されてもよい。この場合、第１半導体膜ＳＭ１および第２半導体膜ＳＭ２の膜厚は略同じになる。第１半導体膜ＳＭ１および第２半導体膜ＳＭ２の成膜温度は、第１ゲートシリサイド層ＧＳ１、第２ゲートシリサイド層ＧＳ２および拡散領域シリサイド層ＤＳの形成温度よりも低いことが好ましい。これは、第１半導体膜ＳＭ１および第２半導体膜ＳＭ２の成膜温度がこれらのシリサイド層の形成温度よりも高いと、既に形成されている第１ゲートシリサイド層ＧＳ１、第２ゲートシリサイド層ＧＳ２および拡散領域シリサイド層ＤＳにおいて、凝集および相転移といった変質が生じてしまうためである。このような形成温度の観点からすると、第１半導体膜ＳＭ１および第２半導体膜ＳＭ２は、アモルファスシリコンまたはドープシリコンであることが好ましい。アモルファスシリコンまたはドープシリコンであれば、多結晶シリコンよりも低温で成膜することができる。
【００５２】
次に、第１半導体膜ＳＭ１および第２半導体膜ＳＭ２に金属を導入して第１半導体膜ＳＭ１および第２半導体膜ＳＭ２をシリサイド化する。これにより、シリサイドにより形成された第１シリサイド膜ＳＣ１および第２シリサイド膜ＳＣ２が形成される（図１５（ｂ））。第１シリサイド膜ＳＣ１および第２シリサイド膜ＳＣ２は、コンタクトホールＣＨ１およびＣＨ２内全体をそれぞれ埋め込んでいる必要はなく、高さ方向においてコンタクトホールＣＨ１およびＣＨ２の一部の領域が埋め込まれていればよい。具体的には、第１シリサイド膜ＳＣ１および第２シリサイド膜ＳＣ２は、第１ゲート電極ＧＥ１の上面よりも高い位置および第２ゲート電極の上面よりも高い位置までそれぞれ形成されていてもよい。「第１ゲート電極ＧＥ１の上面よりも高い位置」とは、第１ゲートシリサイド層ＧＳ１が、図１５（ｂ）に示されるように、第１ゲート電極ＧＥ１の表面に形成されている場合は、第１ゲートシリサイド層ＧＳ１の表面よりも高い位置になる。同様に「第２ゲート電極ＧＥ２の上面よりも高い位置」とは、第２ゲートシリサイド層ＧＳ２が、図１５（ｂ）に示されるように、第２ゲート電極ＧＥ２の表面に形成されている場合は、第２ゲートシリサイド層ＧＳ２の表面よりも高い位置になる。あるいは、第１シリサイド膜ＳＣ１の膜厚は、第１ゲート絶縁膜ＧＩ１の膜厚（例えば、１０ｎｍ以上５０ｎｍ以下）および第１ゲート電極の膜厚（例えば、１００ｎｍ）の合計以上にしてもよい。第２シリサイド膜ＳＣ２の膜厚は、第２ゲート絶縁膜ＧＩ２の膜厚（例えば、１０ｎｍ以上５０ｎｍ以下）および第２ゲート電極ＧＥ２の膜厚（例えば、１００ｎｍ）の合計以上にしてもよい。
【００５３】
第１シリサイド膜ＳＣ１および第２シリサイド膜ＳＣ２の形成方法について説明する。まず、第１半導体膜ＳＭ１および第２半導体膜ＳＭ２上に金属膜を成膜する。金属膜の成膜には、ＣＶＤ、ＰＶＤまたはスパッタリングを用いてもよい。金属膜は、半導体ＳＭ１およびＳＭ２上に形成されるだけでなく、層間絶縁膜ＩＤ１上全体に形成されてもよい。金属膜としては、ニッケル（Ｎｉ）を用いてもよい。その後、基板ＳＵＢおよび金属膜を熱処理する。この熱処理の温度は、第１ゲートシリサイド層ＧＳ１、第２ゲートシリサイド層ＧＳ２および拡散領域シリサイド層ＤＳの形成温度よりも低いことが好ましい。これは、熱処理の温度がこれらのシリサイド層の形成温度よりも高いと、既に形成されている第１ゲートシリサイド層ＧＳ１、第２ゲートシリサイド層ＧＳ２および拡散領域シリサイド層ＤＳにおいて、凝集および相転移といった変質が生じてしまうためである。このような熱処理の温度の観点からすると、金属膜はニッケル（Ｎｉ）が好ましい。ニッケル（Ｎｉ）であれば、第１ゲートシリサイド層ＧＳ１、第２ゲートシリサイド層ＧＳ２および拡散領域シリサイド層ＤＳにおけるシリサイド層の形成の温度よりも低い温度でシリサイド化が可能である。あるいは、熱処理には、マイクロ波アニールを用いてもよい。マイクロ波アニールであれば、低い温度でシリサイド化が可能である。第１半導体膜ＳＭ１および第２反相対膜ＳＭ２のシリサイド化は、同時に行われてもよい。第１半導体膜ＳＭ１および第２半導体膜ＳＭ２の形成が同時に行われ、かつ、第１半導体膜ＳＭ１および第２半導体膜ＳＭ２のシリサイド化が同時に行われる場合、第１シリサイド膜ＳＣ１および第２シリサイド膜ＳＣ２の膜厚は略同じとなる。以上のようにして形成される第１シリサイド膜ＳＣ１においては、第１シリサイド膜ＳＣ１の上面近傍におけるシリサイド濃度を、第１シリサイド膜ＳＣ１と第１拡散領域ＤＲ１との界面近傍におけるシリサイド濃度よりも高くすることができる。第２シリサイド膜ＳＣ２におけるシリサイド濃度についても同様である。シリサイド濃度は、Ｘ線光電子分光（ＸＰＳ：Ｘ−ｒａｙ  ｐｈｏｔｏｅｌｅｃｔｒｏｎ  ｓｐｅｃｔｒｏｓｃｏｐｙ）におけるシリサイド由来の信号の強弱によって決定することができる。
【００５４】
第１シリサイド膜ＳＣ１の形成においては、第１接続部材ＣＭ１と第１拡散領域ＤＲ１との接触抵抗を下げるため、第１半導体膜ＳＭ１の大部分をシリサイド化するのが好ましい。一方で第１半導体膜ＳＭ１全体をシリサイド化しようとすると、第１コンタクトホールＣＨ１と第１拡散領域ＤＲ１との界面における第１拡散領域ＤＲ１もシリサイド化されるおそれがある。ただし、第１拡散領域ＤＲ１においてこのようなシリサイド化されても、図１３（ａ）に示される工程において、第１拡散領域ＤＲ１はシリサイド化されていない。このため、第１コンタクトホールＣＨ１と第１拡散領域ＤＲ１との界面の第１拡散領域ＤＲ１においてシリサイドを形成する金属濃度は、第２コンタクトホールＣＨ２と第２拡散領域ＤＲ２との界面の第２拡散領域ＤＲ２においてシリサイドを形成する金属濃度よりも低い。また図１３（ａ）に示される工程において第１拡散領域ＤＲ１が仮にシリサイド化されていた場合と比較して、本実施形態における第１拡散領域においてシリサイドを形成する金属濃度は低い。このため、本実施形態においては、第１接続部材ＣＭ１から、第１拡散領域ＤＲ１中におけるシリサイドを経由しての基板ＳＵＢへのリーク電流を低減させつつ、第１接続部材ＣＭ１と第１拡散領域ＤＲ１との接触抵抗を低減させることができる。
【００５５】
次に、第１シリサイド膜ＳＣ１および第２シリサイド膜ＳＣ２上に第１金属膜ＭＦ１および第２金属膜ＭＦ２をそれぞれ形成する。これにより、第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２内において、第１接続部材ＣＭ１および第２接続部材ＣＭ２がそれぞれ形成される（図１６）。第１金属膜ＭＦ１および第２金属膜ＭＦ２の形成方法は、次のようになる。１つ目の方法は、第１シリサイド膜ＳＣ１および第２シリサイド膜ＳＣ２の上面から第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２の側面にかけてバリアメタル膜を形成する工程と、当該バリアメタル膜上に導電部材を形成することで第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２を導電部材で埋め込む工程と、第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２外に形成されたバリアメタル膜および導電部材をＣＭＰにより除去する工程と、を含む。この方法におけるバリアメタル膜は、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）が順に積層された積層膜、または窒化チタン（ＴｉＮ）の単層膜により構成されてもよい。導体部材は、タングステン（Ｗ）により構成されてもよい。２つ目の方法は、第１シリサイド膜ＳＣ１および第２シリサイド膜ＳＣ２の上面から第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２の側面にかけてバリアメタル膜を形成する工程と、当該バリアメタル膜上に銅シード層を形成する工程と、銅シード層を用いた銅メッキにより第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２を銅により埋め込む工程と、第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２外に形成されたバリアメタル膜および銅シード層および銅をＣＭＰにより除去する工程と、を含む。
【００５６】
第１接続部材ＣＭ１および第２接続部材ＣＭ２の形成後、層間絶縁膜ＩＤ１および第１金属膜ＭＦ１および第２金属膜ＭＦ２上に、層間絶縁膜ＩＤ２、容量素子ＣＰ、第３接続部材ＣＭ３および第４接続部材ＣＭ４が形成される。さらにその後、層間絶縁膜ＩＤ２上に、層間絶縁膜ＩＤ３および配線ＩＣが形成される。これにより、図１に示される半導体装置ＳＤが得られる。
【００５７】
本実施形態においては、シリサイドが第１拡散領域ＤＲ１に形成されず、あるいは、ほとんど形成されていない。このため、第１接続部材ＣＭ１から、第１拡散領域ＤＲ１中におけるシリサイドを経由しての基板ＳＵＢへのリーク電流が低減される。また本実施形態においては、第１接続部材ＣＭ１と第１拡散領域ＤＲ１との界面がシリサイド（第１接続部材ＣＭ１）と半導体（第１拡散領域ＤＲ１）とによって形成されている。このようなシリサイドと半導体との界面における接触抵抗は、金属と半導体との界面における接触抵抗よりも小さい。このため本実施形態においては、第１接続部材ＣＭ１と第１拡散領域ＤＲ１との界面が金属（第１接続部材ＣＭ１）と半導体（第１拡散領域ＤＲ１）とによって形成されている場合と比較して、第１接続部材ＣＭ１と第１拡散領域ＤＲ１との接触抵抗を低減させることができる。加えて金属と半導体との界面が形成される場合、金属のストレスにより半導体の結晶に歪みが生じることがある。このような結晶の歪みは、リークパスの原因となり得る。これに対して本実施形態においては、第１接続部材ＣＭ１と第１拡散領域ＤＲ１との界面において、このような金属−半導体の界面が形成されることはない。このため第１拡散領域ＤＲ１における結晶の歪みによるリークパスを低減させることができる。
【００５８】
（第２の実施形態）
図１７は、第２の実施形態に係る半導体装置ＳＤを示す断面図である。図１７は半導体装置ＳＤを示す模式図であり、半導体装置ＳＤの構成は図１７に示されるものに限られない。本実施形態における半導体装置ＳＤは、第１接続部材ＣＭ１および第２接続部材ＣＭ２が第１半導体膜ＳＭ１および第２半導体膜ＳＭ２をそれぞれさらに含む構成を除いて、第１の実施形態における半導体装置ＳＤと同様の構成を有する。
【００５９】
本実施形態における第１接続部材ＣＭ１について詳細に説明する。第１接続部材ＣＭ１は、第１半導体膜ＳＭ１と、第１シリサイド膜ＳＣ１と、を含む。第１半導体膜ＳＭ１は、第１コンタクトホールＣＨ１の底部から側壁にかけて、層間絶縁膜ＩＤ１、サイドウォールＳＷ１を構成する絶縁膜ＤＦ２、エッチングストッパ膜ＥＳおよび層間絶縁膜ＩＤ１と接している。第１トランジスタＴＲ１と第１コンタクトホールＣＨ１との間の距離が短い場合は、第１半導体膜ＳＭ１は、サイドウォールＳＷ３と接していてもよい。第１半導体膜ＳＭ１は、シリコンを含む一方でシリサイド化されていない。第１シリサイド膜ＳＣ１は、第１半導体膜ＳＭ１上に形成されている。第１シリサイド膜ＳＣ１はシリサイドにより形成されている。第１半導体膜ＳＭ１には、不純物がドープされていてもよい。この場合、第１半導体膜ＳＭ１の導電型は、当該第１半導体膜ＳＭ１が接している第１拡散領域ＤＲ１の導電型と同じでもよい。第１シリサイド膜ＳＣ１は、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、ＴｉシリサイドまたはＰｔを含有したＮｉシリサイド（Ｎｉ１−ｘＰｔｘＳｉ（０＜ｘ＜１））により形成されていてもよい。第１シリサイド膜ＳＣ１は、第１ゲート電極ＧＥ１の上面よりも高い位置まで形成されていてもよい。「第１ゲート電極ＧＥ１の上面よりも高い位置」とは、第１ゲートシリサイド層ＧＳ１が、図１７に示されるように、第１ゲート電極ＧＥ１の表面に形成されている場合は、第１ゲートシリサイド層ＧＳ１の表面よりも高い位置になる。あるいは、第１半導体膜ＳＭ１の膜厚および第１シリサイド膜ＳＣ１の膜厚の合計は、第１ゲート絶縁膜ＧＩ１の膜厚（例えば、１０ｎｍ以上５０ｎｍ以下）および第１ゲート電極ＧＥ１の膜厚（例えば、１００ｎｍ）の合計以上にしてもよい。第１接続部材ＣＭ１は、第１金属膜ＭＦ１をさらに含んでいてもよい。あるいは、第１接続部材ＣＭ１は、第１金属膜ＭＦ１を含んでいなくてもよい。第１接続部材ＣＭ１が第１金属膜ＭＦ１を含まない場合、第１半導体膜ＳＭ１および第１シリサイド膜ＳＣ１が第１コンタクトホールＣＨ１全体を埋めることになる。一方第１接続部材ＣＭ１が第１金属膜ＭＦ１を含む場合、第１金属膜ＭＦ１は、第１シリサイド膜ＳＣ１上に形成される。第１金属膜ＭＦ１の構成は、第１の実施形態の第１金属膜ＭＦ１と同様である。
【００６０】
第２接続部材ＣＭ２について詳細に説明する。第２接続部材ＣＭ２は、第２半導体膜ＳＭ２と、第２シリサイド膜ＳＣ２と、を含む。第２半導体膜ＳＭ２は、第２コンタクトホールＣＨ２の底部から側壁にかけて、第２拡散領域ＤＲ２、エッチングストッパ膜ＥＳおよび層間絶縁膜ＩＤ１と接している。第２トランジスタＴＲ２と第１コンタクトホールＣＨ２との間の距離が短い場合は、第２半導体膜ＳＭ２は、サイドウォールＳＷ４と接していてもよい。第２半導体膜ＳＭ２は、シリコンを含む一方でシリサイド化されていない。第２シリサイド膜ＳＣ２は、半導体膜ＳＭ２上に形成されている。第２シリサイド膜ＳＣ２はシリサイドにより形成されている。第２半導体膜ＳＭ２には、不純物がドープされていてもよい。この場合、第２半導体膜ＳＭ２の導電型は、当該第２半導体膜ＳＭ２が接している第２拡散領域ＤＲ２の導電型と同じでもよい。第２シリサイド膜ＳＣ２は、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、ＴｉシリサイドまたはＰｔを含有したＮｉシリサイド（Ｎｉ１−ｘＰｔｘＳｉ（０＜ｘ＜１））により形成されていてもよい。第２シリサイド膜ＳＣ２は、第２ゲート電極ＧＥ２の上面よりも高い位置まで形成されていてもよい。「第２ゲート電極ＧＥ２の上面よりも高い位置」とは、第２ゲートシリサイド層ＧＳ２が、図１７に示されるように、第２ゲート電極ＧＥ２の表面に形成されている場合は、第２ゲートシリサイド層ＧＳ２の表面よりも高い位置になる。あるいは、第２半導体膜ＳＭ２の膜厚および第２シリサイド膜ＳＣ２の膜厚の合計は、第２ゲート絶縁膜ＧＩ２の膜厚（例えば、１０ｎｍ以上５０ｎｍ以下）および第２ゲート電極ＧＥ２の膜厚（例えば、１００ｎｍ）の合計以上にしてもよい。第２半導体膜ＳＭ２の膜厚および第２シリサイド膜ＳＣ２の膜厚の合計は、第１半導体膜ＳＭ１の膜厚および第１シリサイド膜ＳＣ１の膜厚の合計と略同じでもよい。「略同じ」とは、第１半導体膜ＳＭ１および第１シリサイド膜ＳＣ１と、第２半導体ＳＭ２および第２シリサイド膜ＳＣ２とが、後述するように、同一の工程で形成されることで実現される。第２接続部材ＣＭ２は、第２金属膜ＭＦ２をさらに含んでいてもよい。あるいは、第２接続部材ＣＭ２は、第２金属膜ＭＦ２を含んでいなくてもよい。第２接続部材ＣＭ２が第２金属膜ＭＦ２を含まない場合、第２半導体膜ＳＭ２および第２シリサイド膜ＳＣ２が第２コンタクトホールＣＨ２全体を埋めることになる。一方第２接続部材ＣＭ２が第２金属膜ＭＦ２を含む場合、第２金属膜ＭＦ２は、第２シリサイド膜ＳＣ２上に形成される。第２金属膜ＭＦ２の構成は、第１の実施形態の第２金属膜ＭＦ２と同様である。
【００６１】
本実施形態においては、第１シリサイド膜ＳＣ１と第１拡散領域ＤＲ１との間に第１半導体膜ＳＭ１が介在する。このため、第１シリサイド膜ＳＣ１と第１拡散領域ＤＲ１との間に一定の距離をとることができる。これにより、第１接続部材ＣＭ１から第１拡散領域ＤＲ１を介した基板ＳＵＢへのリーク電流を抑制することができる。また第１接続部材ＣＭ１の界面近傍においては、シリサイド（第１シリサイド膜ＳＣ１）−半導体（半導体膜ＳＭ１）の界面および半導体（半導体膜ＳＭ１）−半導体（第１拡散領域ＤＲ１）の界面が形成されている。このような界面における接触抵抗は、金属−半導体の界面における接触抵抗よりも小さい。このため本実施形態においては、第１接続部材ＣＭ１と第１拡散領域ＤＲ１との界面が金属（第１接続部材ＣＭ１）と半導体（第１拡散領域ＤＲ１）とによって形成されている場合と比較して、第１接続部材ＣＭ１と第１拡散領域ＤＲ１との接触抵抗を低減させることができる。
【００６２】
次に、本実施形態における半導体装置ＳＤの製造方法の詳細について、図１８および１９を用いて説明する。図１８および１９は、図１７に示される半導体装置ＳＤの製造方法を示す断面図である。なお、図１８および１９は半導体装置ＳＤの製造方法を示す模式図であり、半導体装置ＳＤの製造方法は図１８および１９に示されるものに限られない。本実施形態における半導体装置ＳＤの製造方法は、図４から１４までは第１の実施形態と同様であり、図１４（ｂ）に示される工程後、図１８および１９に示される工程が実行される。
【００６３】
図４から１４までに示される工程後、コンタクトホールＣＨ１およびコンタクトホールＣＨ２内に第１半導体膜ＳＭ１および第２半導体膜ＳＭ２をそれぞれ形成する（図１８（ａ））。第１半導体膜ＳＭ１および第２半導体膜ＳＭ２の形成方法は、図１５（ａ）に示される工程における第１半導体膜ＳＭ１および第２半導体膜ＳＭ２の形成方法と同様である。本実施形態における工程は、第１半導体膜ＳＭ１および第２半導体膜ＳＭ２を不純物でドープする工程をさらに含んでいてもよい。不純物のドープには、イオン注入、Ｉｎ−ｓｉｔｕドープまたは気相ドープを用いてもよい。
【００６４】
次に、第１半導体膜ＳＭ１および第２半導体膜ＳＭ２に金属を導入して第１半導体膜ＳＭ１および第２半導体膜ＳＭ２をシリサイド化する。このシリサイド化工程は、第１半導体膜ＳＭ１と第１拡散領域ＤＲ１との界面における第１半導体膜ＳＭ１がシリサイド化されない点を除いて、図１５（ｂ）に示される工程と同様である。これにより、第１シリサイド膜ＳＣ１と第１拡散領域ＤＲ１との間に、第１半導体膜ＳＭ１が残ることになる（図１８（ｂ））。本実施形態においては、第１半導体膜ＳＭ１のうちシリサイド化する比率が適宜調整されている。シリサイド化する比率を適宜調整する条件としては、熱処理の条件およびシリサイドを構成する金属濃度が挙げられる。本実施形態においては、半導体膜ＳＭ２と第２拡散領域ＤＲ２との界面における半導体膜ＳＭ２も、同様にシリサイド化されていない。このようなシリサイド化工程が実行されるに際しては、第１半導体膜ＳＭ１および第２半導体膜ＳＭ２には、不純物がドープされていることが好ましい。このように第１半導体膜ＳＭ１および第２半導体膜ＳＭ２に注入されたドーパントは、シリサイド化工程において形成されるシリサイドに取り込まれにくい。このため、シリサイド化されなかった第１半導体膜ＳＭ１および第２半導体膜ＳＭ２のドーパント濃度が高まることとなる。結果、第１半導体膜ＳＭ１と第１シリサイド膜ＳＣ１との接触抵抗が低減されるとともに、第２半導体膜ＳＭ２と第２シリサイド膜ＳＣ２との接触抵抗が低減されることになる。また以上のようにして形成される第１シリサイド膜ＳＣ１においては、第１シリサイド膜ＳＣ１の上面近傍におけるシリサイド濃度を、第１シリサイド膜ＳＣ１と第１半導体膜ＳＭ１との界面近傍におけるシリサイド濃度よりも高くすることができる。第２シリサイド膜ＳＣ２におけるシリサイド濃度についても同様である。シリサイド濃度は、ＸＰＳにおけるシリサイド由来の信号の強弱によって決定することができる。また第１半導体膜ＳＭ１および第２半導体膜ＳＭ２の形成が同時に行われ、かつ、第１半導体膜ＳＭ１および第２半導体膜ＳＭ２のシリサイド化が同時に行われる場合、第２半導体膜ＳＭ２の膜厚および第２シリサイド膜ＳＣ２の膜厚の合計は、第１半導体膜ＳＭ１の膜厚および第１シリサイド膜ＳＣ１の膜厚の合計と略同じとなる。
【００６５】
次に、第１シリサイド膜ＳＣ１および第２シリサイド膜ＳＣ２上に第１金属膜ＭＦ１および第２金属膜ＭＦ２をそれぞれ形成する（図１９）。第１金属膜ＭＦ１および第２金属膜ＭＦ２の形成方法は、図１６に示される工程と同様である。
【００６６】
その後、層間絶縁膜ＩＤ１および第１金属膜ＭＦ１および第２金属膜ＭＦ２上に、層間絶縁膜ＩＤ２、容量素子ＣＰ、第３接続部材ＣＭ３および第４接続部材ＣＭ４が形成される。さらにその後、層間絶縁膜ＩＤ２上に、層間絶縁膜ＩＤ３および配線ＩＣが形成される。これにより、図１７に示される半導体装置ＳＤが得られる。
【００６７】
本実施形態においては、第１シリサイド膜ＳＣ１と第１拡散領域ＤＲ１との間に第１半導体膜ＳＭ１が介在する。このため、第１シリサイド膜ＳＣ１と第１拡散領域ＤＲ１との間に一定の距離をとることができる。これにより、第１接続部材ＣＭ１から第１拡散領域ＤＲ１を介した基板ＳＵＢへのリーク電流を抑制することができる。また第１接続部材ＣＭ１の界面近傍においては、シリサイド（第１シリサイド膜ＳＣ１）−半導体（半導体膜ＳＭ１）の界面および半導体（半導体膜ＳＭ１）−半導体（第１拡散領域ＤＲ１）の界面が形成されている。このような界面における接触抵抗は、金属−半導体の界面における接触抵抗よりも小さい。このため本実施形態においては、第１接続部材ＣＭ１と第１拡散領域ＤＲ１との界面が金属（第１接続部材ＣＭ１）と半導体（第１拡散領域ＤＲ１）とによって形成されている場合と比較して、第１接続部材ＣＭ１と第１拡散領域ＤＲ１との接触抵抗を低減させることができる。
【００６８】
（第３の実施形態）
図２０は、第３の実施形態に係る半導体装置ＳＤを示す断面図である。図２０は半導体装置ＳＤを示す模式図であり、半導体装置ＳＤの構成は図２０に示されるものに限られない。本実施形態における半導体装置ＳＤは、第１シリサイド膜ＳＣ１および第１金属膜ＭＦ１ならびに第２シリサイド膜ＳＣ２および第２金属膜ＭＦ２の構成を除いて、第１の実施形態における半導体装置ＳＤと同様の構成を有する。
【００６９】
本実施形態における第１接続部材ＣＭ１について詳細に説明する。第１接続部材ＣＭ１は、第１シリサイド膜ＳＣ１と、第１金属膜ＭＦ１と、を含む。第１シリサイド膜ＳＣ１は、シリサイドにより形成されている。また第１シリサイド膜ＳＣ１は、第１コンタクトホールＣＨ１の底部および側壁に沿って形成されている。このような第１シリサイド膜ＳＣ１の構造は、後述するように、第１シリサイド膜ＳＣ１が第１コンタクトホールＣＨ１の底部から側壁にかけて直接堆積されることで実現される。本実施形態においては、第１シリサイド膜ＳＣ１は、第１コンタクトホールＣＨ１の側壁全体に形成されていてもよい。そして第１金属膜ＭＦ１は、平面視において第１シリサイド膜ＳＣ１で囲まれた領域であって、高さ方向において第１シリサイド膜ＳＣ１と重なる領域に形成されている。
【００７０】
第２接続部材ＣＭ２について詳細に説明する。第２接続部材ＣＭ２は、第２シリサイド膜ＳＣ２と、第２金属膜ＭＦ２と、を含む。第２シリサイド膜ＳＣ２は、シリサイドにより形成されている。また第２シリサイド膜ＳＣ２は、第２コンタクトホールＣＨ２の底部および側壁に沿って形成されている。このような第２シリサイド膜ＳＣ２の構造は、後述するように、第２シリサイド膜ＳＣ２が第２コンタクトホールＣＨ２の底部から側壁にかけて直接堆積されることで実現される。第２シリサイド膜ＳＣ２の膜厚は、第１シリサイド膜ＳＣ１の膜厚と略同じでもよい。「略同じ」とは、第１シリサイド膜ＳＣ１と、第２シリサイド膜ＳＣ２とが、後述するように、同一の工程で形成されることで実現される。本実施形態においては、第２シリサイド膜ＳＣ２は、第２コンタクトホールＣＨ２の側壁全体に形成されていてもよい。そして第２金属膜ＭＦ２は、平面視において第２シリサイド膜ＳＣ２で囲まれた領域であって、高さ方向において第２シリサイド膜ＳＣ２と重なる領域に形成されている。
【００７１】
本実施形態においても、第１接続部材ＣＭ１と第１拡散領域ＤＲ１との界面において、シリサイド（第１シリサイド膜ＳＣ１）−半導体（第１拡散領域ＤＲ１）の界面が形成されている。このため第１の実施形態と同様、本実施形態においては、第１接続部材ＣＭ１と第１拡散領域ＤＲ１との界面が金属（第１接続部材ＣＭ１）と半導体（第１拡散領域ＤＲ１）とによって形成されている場合と比較して、第１接続部材ＣＭ１と第１拡散領域ＤＲ１との接触抵抗を低減させることができる。
【００７２】
次に、本実施形態における半導体装置ＳＤの製造方法の詳細について、図２１を用いて説明する。図２１は、図２０に示される半導体装置ＳＤの製造方法を示す断面図である。なお、図２１は半導体装置ＳＤの製造方法を示す模式図であり、半導体装置ＳＤの製造方法は図２１に示されるものに限られない。本実施形態における半導体装置ＳＤの製造方法は、図４から１４までは第１の実施形態と同様であり、図１４（ｂ）に示される工程後、図２１に示される工程が実行される。
【００７３】
図４から１４までに示される工程後、第１コンタクトホールＣＨ１の底部から側壁にかけて第１シリサイド膜ＳＣ１が堆積される。同様に第２コンタクトホールＣＨ２の底部から側壁にかけてシリコン含有膜ＳＣ２が堆積される。これにより、第１コンタクトホールＣＨ１の底部から側壁にかけて第１シリサイド膜ＳＣ１が形成されるとともに、第２コンタクトホールＣＨ２の底部から側壁にかけて第２シリサイド膜ＳＣ２が形成されることになる（図２１（ａ））。第１シリサイド膜ＳＣ１および第２シリサイド膜ＳＣ２の堆積には、ＣＶＤまたはスパッタリングを用いてもよい。このように第１シリサイド膜ＳＣ１および第２シリサイド膜ＳＣ２が直接堆積されることで、第１シリサイド膜ＳＣ１は、第１コンタクトホールＣＨ１の底部および側壁に沿って形成されるとともに、第２シリサイド膜ＳＣ２は、第２コンタクトホールＣＨ２の底部および側壁に沿って形成されることになる。第１シリサイド膜ＳＣ１および第２シリサイド膜ＳＣ２の堆積は、同時に行ってもよい。この場合、第１シリサイド膜ＳＣ１および第２シリサイド膜ＳＣ２の膜厚は略同じとなる。以上のようにして第１シリサイド膜ＳＣ１および第２シリサイド膜ＳＣ２が直接堆積される場合、第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２に半導体膜を形成する工程を省略することができる。これにより、工程の簡略化が実現される。
【００７４】
次に、第１シリサイド膜ＳＣ１および第２シリサイド膜ＳＣ２上に第１金属膜ＭＦ１および第２金属膜ＭＦ２をそれぞれ形成する（図２１（ｂ））。第１金属膜ＭＦ１および第２金属膜ＭＦ２は、平面視において第１シリサイド膜ＳＣ１で囲まれた領域および平面視において第２シリサイド膜ＳＣ２で囲まれた領域に形成される。第１金属膜ＭＦ１および第２金属膜ＭＦ２の形成方法は、図１６に示される工程と同様である。
【００７５】
その後、層間絶縁膜ＩＤ１および第１接続部材ＣＭ１および第２接続部材ＣＭ２上に、層間絶縁膜ＩＤ２、容量素子ＣＰ、第３接続部材ＣＭ３および第４接続部材ＣＭ４が形成される。さらにその後、層間絶縁膜ＩＤ２上に、層間絶縁膜ＩＤ３および配線ＩＣが形成される。これにより、図２０に示される半導体装置ＳＤが得られる。
【００７６】
本実施形態においては、半導体装置ＳＤの製造において、第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２内に半導体膜を形成する必要がない。その一方で、第１接続部材ＣＭ１と第１拡散領域ＤＲ１との界面において、シリサイド（第１シリサイド膜ＳＣ１）−半導体（第１拡散領域ＤＲ１）の界面が形成されている。このため第１の実施形態と同様、本実施形態においては、第１接続部材ＣＭ１と第１拡散領域ＤＲ１との界面が金属（第１接続部材ＣＭ１）と半導体（第１拡散領域ＤＲ１）とによって形成されている場合と比較して、第１接続部材ＣＭ１と第１拡散領域ＤＲ１との接触抵抗を低減させることができる。このため、本実施形態においては、第１の実施形態における効果を得つつ、製造工程の簡略化を実現することができる。
【００７７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７８】
ＳＤ      半導体装置
ＳＵＢ    基板
ＤＲ      ＤＲＡＭ領域
ＬＲ      ロジック領域ＬＲ
ＴＲ１    トランジスタ
ＴＲ２    トランジスタ
ＷＬ１    ウェル
ＷＬ２    ウェル
ＷＬ３    ウェル
ＳＴＩ１  素子分離膜
ＳＴＩ２  素子分離膜
ＧＩ１    第１ゲート絶縁膜
ＧＩ２    第２ゲート絶縁膜
ＧＥ１    第１ゲート電極
ＧＥ２    第２ゲート電極
ＳＷ１    サイドウォール
ＳＷ２    サイドウォール
ＳＷ３    サイドウォール
ＳＷ４    サイドウォール
ＯＳ１    オフセットスペーサ
ＯＳ２    オフセットスペーサ
ＥＳ      エッチングストッパ膜
ＤＲ１    第１拡散領域
ＤＲ２    第２拡散領域
ＥＸ１    第１エクステンション領域
ＥＸ２    第２エクステンション領域
ＧＳ１    第１ゲートシリサイド層
ＧＳ２    第２ゲートシリサイド層
ＤＳ      拡散領域シリサイド層
ＣＨ１    第１コンタクトホール
ＣＨ２    第２コンタクトホール
ＣＨ３    第３コンタクトホール
ＣＨ４    第４コンタクトホール
ＣＭ１    第１接続部材
ＣＭ２    第２接続部材
ＣＭ３    第３接続部材
ＣＭ４    第４接続部材
ＳＣ１    第１シリサイド膜
ＳＣ２    第２シリサイド膜
ＭＦ１    第１金属膜
ＭＦ２    第２金属膜
ＳＭ１    第１半導体膜
ＳＭ２    第２半導体膜
ＩＤ１    層間絶縁膜
ＩＤ２    層間絶縁膜
ＩＤ３    層間絶縁膜
ＭＣ      メモリセル
ＣＰ      容量素子
ＵＥ      上部電極
ＣＩ      容量絶縁膜
ＬＥ      下部電極
ＩＣ      配線
ＢＬ      ビット線
ＩＯ      Ｉ／Ｏ領域
ＤＰ      ＤＲＡＭ周辺回路領域
ＢＣ      ビットコンタクト
ＣＣ      容量コンタクト
ＧＬ      ゲート配線
ＤＦ１    絶縁膜
ＤＦ２    絶縁膜
ＤＦ３    絶縁膜
ＤＦ４    絶縁膜
ＤＦ５    絶縁膜
ＤＦ６    絶縁膜
ＰＲ１    フォトレジスト
ＰＲ２    フォトレジスト
ＰＲ３    フォトレジスト
ＰＲ４    フォトレジスト
ＰＲ５    フォトレジスト
ＰＲ６    フォトレジスト
ＰＲ７    フォトレジスト
【図１】
2014165467.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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