(57)【要約】【課題】占有面積及び消費電力を減少させることができ、安定したレベルシフティングを行うことのできる電圧レベル変換回路及びそれを含むディスプレイ装置を提供すること。【解決手段】電圧レベル変換回路は、電圧スイッチ回路及びレベルシフト回路を含む。電圧スイッチ回路はスイッチ信号に応答して中間電圧及び変換電圧を順次に供給する。レベルシフト回路は中間電圧を利用して入力信号に相応する電圧レベルをラッチした後に変換電圧を利用してラッチされた電圧レベルを変換して出力信号を発生する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
スイッチ信号に応答して中間電圧及び変換電圧を順次に供給する電圧スイッチ回路と、
前記中間電圧を利用して入力信号に相応する電圧レベルをラッチした後に前記変換電圧を利用して前記ラッチされた電圧レベルを変換して出力信号を発生するレベルシフト回路と、を含むことを特徴とする電圧レベル変換回路。
【請求項２】
前記入力信号の遷移時点を示す入力制御信号に基づいて前記スイッチ信号を発生するスイッチ信号発生器をさらに含むことを特徴とする請求項１に記載の電圧レベル変換回路。
【請求項３】
前記入力信号は、第１電圧と前記第１電圧より高い第２電圧との間で遷移する信号であり、
前記出力信号は、前記第１電圧と前記第２電圧より高い前記変換電圧との間で遷移する信号であることを特徴とする請求項１に記載の電圧レベル変換回路。
【請求項４】
前記電圧スイッチ回路は、
前記中間電圧と電圧ノードとの間に接続され、前記スイッチ信号が印加されるゲートを有する第１ＰＭＯＳトランジスタと、
前記変換電圧と前記電圧ノードとの間に接続され、前記スイッチ信号の反転信号が印加されるゲートを有する第２ＰＭＯＳトランジスタと、を含むことを特徴とする請求項３に記載の電圧レベル変換回路。
【請求項５】
前記レベルシフト回路は、
前記電圧ノードと第１ノードとの間に接続され、前記出力信号を発生する第２ノードに接続されたゲートを有する第３ＰＭＯＳトランジスタと、
前記電圧ノードと前記第２ノードとの間に接続され、前記第１ノードに接続されたゲートを有する第４ＰＭＯＳトランジスタと、
前記第１ノードと前記第１電圧との間に接続され、前記入力信号が印加されるゲートを有する第１ＮＭＯＳトランジスタと、
前記第２ノードと前記第１電圧との間に接続され、前記入力信号の反転信号が印加されるゲートを有する第２ＮＭＯＳトランジスタと、を含むことを特徴とする請求項４に記載の電圧レベル変換回路。
【請求項６】
前記中間電圧は、第１中間電圧及び前記第１中間電圧より高い第２中間電圧を含み、
前記変換電圧は、前記第１中間電圧より低い第１変換電圧及び前記第２中間電圧より高い第２変換電圧を含み、
前記入力信号は、第１電圧と前記第１電圧より高い第２電圧との間で遷移する信号であり、
前記出力信号は、前記第１電圧より低い第１変換電圧と前記第２電圧より高い第２変換電圧との間で遷移する信号であることを特徴とする請求項１に記載の電圧レベル変換回路。
【請求項７】
前記電圧スイッチ回路は、前記スイッチ信号に応答して第１中間電圧及び前記第１中間電圧より低い第１変換電圧を順次に第１電圧ノードに供給する第１電圧スイッチ回路と、
前記スイッチ信号に応答して前記第１中間電圧より高い第２中間電圧及び前記第２中間電圧より高い第２変換電圧を順次に第２電圧ノードに供給する第２電圧スイッチ回路を含むことを特徴とする請求項１に記載の電圧レベル変換回路。
【請求項８】
前記レベルシフト回路は、
前記第１電圧ノードと前記第２中間電圧との間に接続され、前記第１中間電圧を利用して前記入力信号に相応する電圧レベルをラッチした後に、前記第２中間電圧及び前記第１変換電圧を利用して前記ラッチされた電圧レベルを変換して中間信号を発生する第１レベルシフト回路と、
前記第２電圧ノードと前記第１変換電圧との間に接続され、前記第２中間電圧を利用して前記中間信号に相応する電圧レベルをラッチした後に、前記第１変換電圧及び前記第２変換電圧に基づいて前記ラッチされた電圧レベルを変換して前記出力信号を発生する第２レベルシフト回路と、を含むことを特徴とする請求項７に記載の電圧レベル変換回路。
【請求項９】
前記レベルシフト回路は、
前記第１電圧ノードと前記第２中間電圧との間に接続され、前記第１中間電圧を利用して前記入力信号に相応する電圧レベルをラッチした後に、前記第２中間電圧及び前記第１変換電圧を利用して前記ラッチされた電圧レベルを変換して第１中間信号を発生する第１レベルシフト回路と、
前記第２電圧ノードと前記第１中間電圧との間に接続され、前記第２中間電圧を利用して前記入力信号に相応する電圧レベルをラッチした後に、前記第１中間電圧及び前記第２変換電圧に基づいて前記ラッチされた電圧レベルを変換して第２中間信号を発生する第２レベルシフト回路と、
前記第１変換電圧と前記第２変換電圧との間に接続され、前記第１中間信号及び前記第２中間信号に応答して前記出力信号を発生するバッファ回路を含むことを特徴とする請求項７に記載の電圧レベル変換回路。
【請求項１０】
複数のソースラインと複数のゲートラインにそれぞれ接続された複数のピクセルを含むディスプレイパネルと、
前記ソースラインを駆動するソースドライバと、
前記ゲートラインを駆動するゲートドライバＴＰ、
前記ディスプレイパネル、前記ソースドライバ及び前記ゲートドライバを制御するタイミングコントローラと、を含み、
前記ソースドライバ及び前記ゲートドライバのうち少なくとも１つは電圧レベル変換回路を含み、
前記電圧レベル変換回路は、
スイッチ信号に応答して中間電圧及び変換電圧を順次に供給する電圧スイッチ回路と、
前記中間電圧を利用して入力信号に相応する電圧レベルをラッチした後に前記変換電圧を利用して前記ラッチされた電圧レベルを変換して出力信号を発生するレベルシフト回路と、を含むことを特徴とするディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に係り、より詳細には電圧レベル変換回路及びそれを含むディスプレイ装置に関する。
【背景技術】
【０００２】
一般的に半導体集積回路は、それぞれ異なる電圧によってそれぞれ駆動される複数の回路を含む。例えば、速い動作速度が要求されるコアブロック（ｃｏｒｅ  ｂｌｏｃｋ）は相対的に低い電圧によって駆動し、入出力ブロック（ｉｎｐｕｔ−ｏｕｔｐｕｔ  ｂｌｏｃｋ）は相対的に高い電圧によって駆動することができる。一般的に、それぞれ異なる動作電圧に基づいて駆動される回路の間で転送される信号の電圧レベルを各回路に適合するように変換するためにレベルシフトが利用される。
【０００３】
レベルシフトは、入力信号の振幅（ａｍｐｌｉｔｕｄｅ）を減少した出力信号を発生する電圧下降コンバータを含んでもよいが、一般的には振幅が増加した出力信号を発生する電圧上昇コンバータを指し示す。レベルシフトの入力信号と出力信号の振幅の差、即ち、電圧レベルの差が大きいほど入力信号の遷移が出力信号の遷移を誘導できない可能性が大きくなる。これを防止するために従来のレベルシフトは内部の電流経路に抵抗を追加する。このような付加的な抵抗はレベルシフトの占有面積及び消費電力を著しく増加させる問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１０／０３０１９００号明細書
【特許文献２】特開２００１−０４３６８１号公報
【特許文献３】特開２００４−００７８２１号公報
【特許文献４】特開２００９−２１９０１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のような問題点を解決するための本発明の一目的は、占有面積及び消費電力を減少させることができて、安定したレベルシフティングを行うことのできる電圧レベル変換回路を提供することにある。
【０００６】
本発明の他の目的は、占有面積及び消費電力を減少させることができて、安定したレベルシフティングを行うことのできる電圧レベル変換回路を含むディスプレイ装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の実施形態に係る電圧レベル変換回路は、電圧スイッチ回路及びレベルシフト回路を含む。前記電圧スイッチ回路はスイッチ信号に応答して中間電圧及び変換電圧を順次に供給する。前記レベルシフト回路は、前記中間電圧を利用して入力信号に相応する電圧レベルをラッチした後に前記変換電圧を利用して前記ラッチされた電圧レベルを変換して出力信号を発生する。
【０００８】
前記電圧レベル変換回路は、前記入力信号の遷移時点を示す入力制御信号に基づいて前記スイッチ信号を発生するスイッチ信号発生器をさらに含んでもよい。
【０００９】
前記スイッチ信号発生器は、前記入力制御信号に応答して前記スイッチ信号を第１スイッチ電圧で遷移させて、ラッチ時間が経過した後前記スイッチ信号を第２スイッチ電圧で遷移させることができる。
【００１０】
前記入力信号は、第１電圧及び前記第１電圧より高い第２電圧の間で遷移する信号であり、前記出力信号は前記第１電圧及び前記第２電圧より高い前記変換電圧の間で遷移する信号であってもよい。
【００１１】
前記電圧スイッチ回路は、前記中間電圧と電圧ノードとの間に接続され、前記スイッチ信号が印加されるゲートを有する第１ＰＭＯＳトランジスタ、及び前記変換電圧と前記電圧ノードとの間に接続され、前記スイッチ信号の反転信号が印加されるゲートを有する第２ＰＭＯＳトランジスタを含んでもよい。
【００１２】
前記レベルシフト回路は、前記電圧ノードと第１ノードとの間に接続され、前記出力信号を発生する第２ノードに接続されたゲートを有する第３ＰＭＯＳトランジスタ、前記電圧ノード及び前記第２ノードの間に接続され、前記第１ノードに接続されたゲートを有する第４ＰＭＯＳトランジスタ、前記第１ノードと前記第１電圧の間に接続され、前記入力信号が印加されるゲートを有する第１ＮＭＯＳトランジスタ、及び前記第２ノードと前記第１電圧との間に接続され、前記入力信号の反転信号が印加されるゲートを有する第２ＮＭＯＳトランジスタを含んでもよい。
【００１３】
前記中間電圧は、第１中間電圧及び前記第１中間電圧より高い第２中間電圧を含み、前記変換電圧は前記第１中間電圧より低い第１変換電圧及び前記第２中間電圧より高い第２変換電圧を含み、前記入力信号は第１電圧と前記第１電圧より高い第２電圧との間で遷移する信号であり、前記出力信号は前記第１電圧より低い第１変換電圧と前記第２電圧より高い第２変換電圧との間で遷移する信号であってもよい。
【００１４】
前記第１中間電圧は前記第１電圧と同一であり、前記第２中間電圧は前記第２電圧と同一であってもよい。
【００１５】
前記電圧スイッチ回路は、前記スイッチ信号に応答して第１中間電圧及び前記第１中間電圧より低い第１変換電圧を順次に第１電圧ノードに供給する第１電圧スイッチ回路並びに前記スイッチ信号に応答して前記第１中間電圧より高い第２中間電圧及び前記第２中間電圧より高い第２変換電圧を順次に第２電圧ノードに供給する第２電圧スイッチ回路を含んでもよい。
【００１６】
前記第１電圧スイッチ回路は、前記第１中間電圧と前記第１電圧ノードとの間に接続され、前記スイッチ信号の反転信号が印加されるゲートを有する第１ＮＭＯＳトランジスタ、及び前記第１変換電圧と前記第１電圧ノードとの間に接続され、前記スイッチ信号が印加されるゲートを有する第２ＮＭＯＳトランジスタを含んでもよい。前記第２電圧スイッチ回路は、前記第２中間電圧と前記第２電圧ノードとの間に接続され、前記スイッチ信号が印加されるゲートを有する第１ＰＭＯＳトランジスタ、及び前記第２変換電圧と前記第２電圧ノードとの間に接続され、前記スイッチ信号の反転信号が印加されるゲートを有する第２ＰＭＯＳトランジスタを含んでもよい。
【００１７】
前記レベルシフト回路は、前記第１電圧ノードと前記第２中間電圧との間に接続され、前記第１中間電圧を利用して前記入力信号に相応する電圧レベルをラッチした後に前記第２中間電圧及び前記第１変換電圧を利用して前記ラッチされた電圧レベルを変換して中間信号を発生する第１レベルシフト回路、並びに前記第２電圧ノードと前記第１変換電圧との間に接続され、前記第２中間電圧を利用して前記中間信号に相応する電圧レベルをラッチした後に前記第１変換電圧及び前記第２変換電圧に基づいて前記ラッチされた電圧レベルを変換して前記出力信号を発生する第２レベルシフト回路を含んでもよい。
【００１８】
前記レベルシフト回路は、前記第１電圧ノードと前記第２中間電圧との間に接続され、前記第１中間電圧を利用して前記入力信号に相応する電圧レベルをラッチした後に前記第２中間電圧及び前記第１変換電圧を利用して前記ラッチされた電圧レベルを変換して第１中間信号を発生する第１レベルシフト回路、前記第２電圧ノードと前記第１中間電圧との間に接続され、前記第２中間電圧を利用して前記入力信号に相応する電圧レベルをラッチした後に前記第１中間電圧及び前記第２変換電圧に基づいて前記ラッチされた電圧レベルを変換して第２中間信号を発生する第２レベルシフト回路、並びに前記第１変換電圧と前記第２変換電圧との間に接続され、前記第１中間信号及び前記第２中間信号に応答して前記出力信号を発生するバッファ回路を含んでもよい。
【００１９】
前記他の目的を達成するために、本発明の実施形態に係るディスプレイ装置は、複数のソースラインと複数のゲートラインにそれぞれ接続された複数のピクセルを含むディスプレイパネル、前記ソースラインを駆動するソースドライバ、前記ゲートラインを駆動するゲートドライバ、並びに前記ディスプレイパネル、前記ソースドライバ及び前記ゲートドライバを制御するタイミングコントローラを含む。前記ソースドライバ及び前記ゲートドライバのうち少なくとも１つは電圧レベル変換回路を含み、前記電圧レベル変換回路は、スイッチ信号に応答して中間電圧及び変換電圧を順次に供給する電圧スイッチ回路、並びに、前記中間電圧を利用して入力信号に相応する電圧レベルをラッチした後に前記変換電圧を利用して前記ラッチされた電圧レベルを変換して出力信号を発生するレベルシフト回路を含む。
【００２０】
前記電圧レベル変換回路は、前記入力信号を受信して、前記入力信号の遷移時点に基づいて前記スイッチ信号を発生するスイッチ信号発生器をさらに含んでもよい。
【００２１】
前記複数の電圧レベル変換回路が前記１つの電圧スイッチ回路に共通に接続されてもよい。
【発明の効果】
【００２２】
本発明の実施形態に係る電圧レベル変換回路及びそれを含むディスプレイ装置は、ラッチ動作とレベルシフティング動作の段階的な電圧レベル変換を通じて電圧レベル変換範囲を安定的に増加させることができる。
【００２３】
本発明の実施形態に係る電圧レベル変換回路及びそれを含むディスプレイ装置は、広い電圧レベル変換範囲を具現するために要求される抵抗素子を小さいサイズの電圧スイッチ回路に代替させることによって占有面積を減少させることができる。
【００２４】
本発明の実施形態に係る電圧レベル変換回路及びそれを含むディスプレイ装置は、ラッチ動作とレベルシフティング動作を順次に行うことでピーク電流を減少することによって消費電力を減少させることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態に係る電圧レベル変換回路を示すブロック図。
【図２】図１の電圧レベル変換回路に含まれるスイッチ信号発生器の一実施形態を示す回路図。
【図３】図２のスイッチ信号発生器の動作を示すタイミング図。
【図４】図１の電圧レベル変換回路に含まれるレベルシフトの一実施形態を示す回路図。
【図５】図４のレベルシフトの動作を示すタイミング図。
【図６】本発明の実施形態に係る電圧レベル変換回路の動作電流を説明するための図。
【図７】本発明の実施形態に係る電圧レベル変換回路を示すブロック図。
【図８】図７の電圧レベル変換回路に含まれるレベルシフトの一実施形態を示す回路図。
【図９】図８のレベルシフトの動作を示すタイミング図。
【図１０】図７の電圧レベル変換回路に含まれるレベルシフトの他の実施形態を示す回路図。
【図１１】図１０のレベルシフトの動作を示すタイミング図。
【図１２】図７の電圧レベル変換回路に含まれるレベルシフトのまた他の実施形態を示す回路図。
【図１３】図１２のレベルシフトの動作を示すタイミング図。
【図１４】ディスプレイ装置を示すブロック図。
【図１５】図１４のディスプレイ装置に含まれるソースドライバの一例を示すブロック図。
【図１６】本発明の実施形態に係る電圧レベル変換回路を示すブロック図。
【図１７】図１４のディスプレイ装置に含まれるゲートドライバの一例を示すブロック図。
【図１８】本発明の実施形態に係る電圧レベル変換回路を示すブロック図。
【図１９】図１８の電圧レベル変換回路に含まれるスイッチ信号発生器の一実施形態を示す回路図。
【図２０】図１９のスイッチ信号発生器の動作を示すタイミング図。
【図２１】本発明の実施形態に係るディスプレイ装置をコンピューティングシステムに応用した例を示すブロック図。
【図２２】図２１のコンピューティングシステムで利用するインターフェースの一例を示すブロック図。
【発明を実施するための形態】
【００２６】
本明細書に開示されている本発明の実施形態に対して、特定の構造的、機能的説明は、単に本発明の実施形態を説明するための目的で例示されたものであり、本発明の実施形態は多様な形態で実施することができ、本発明は、本明細書に説明された実施形態に限定されるものではない。
本発明は多様な変更を加えることができ、種々の形態を有することができるが、特定の実施形態を図面に例示して本明細書に詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想、及び技術範囲に含まれるすべての変更、均等物、代替物を含むと理解すべきである。
【００２７】
本明細書において、第１、第２等の用語は多様な構成要素を説明するのに使用されているが、これらの構成要素がこのような用語によって限定されるものではない。これらの用語は１つの構成要素を他の構成要素から区別する目的で使われ、例えば、本発明の権利範囲から逸脱しなければ第１構成要素は第２構成要素と命名することができ、同様に第２構成要素も第１構成要素と命名することができる。
【００２８】
ある構成要素が他の構成要素に「接続されて」いる、または「接続して」いると言及されている場合には、その他の構成要素に直接的に接続されていたり、接続されていることも意味するが、中間に他の構成要素が存在する場合も含む。一方、ある構成要素が他の構成要素に「直接接続されて」いる、または「直接接続して」いると言及されている場合には、中間に他の構成要素は存在しない。構成要素の間の関係を説明する他の表現、すなわち「〜間に」と「直接〜間に」または「〜に隣接する」と「〜に直接隣接する」等も同様である。
【００２９】
本明細書で使用した用語は、単に特定の実施形態を説明するために使用したものであり、本発明を限定するものではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。また、本明細書で、「含む」又は「有する」等の用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部品又は、これを組み合わせたものが存在するということを示すものであって、１つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部品又は、これを組み合わせたものなどの存在又は、付加の可能性を、予め排除するものではない。
【００３０】
また、別に定義しない限り、技術的あるいは科学的用語を含み、本明細書中において使用される全ての用語は、本発明が属する技術分野で通常の知識を有する者が、一般的に理解するのと同一の意味を有する。一般的に使用される辞書において定義される用語と同じ用語は、関連技術の文脈上で有する意味と一致する意味を有すると理解するべきで、本明細書において明白に定義しない限り、理想的あるいは形式的な意味として解釈してはならない。
【００３１】
以下、図面を参照して、本発明の望ましい実施の形態の具体例を詳細に説明する。図面中の同一構成要素については同一参照符号を使用し、同一構成要素についての重複した説明は省略する。
【００３２】
図１は本発明の実施形態に係る電圧レベル変換回路を示すブロック図である。
【００３３】
図１を参照すると、電圧レベル変換回路（ｖｏｌｔａｇｅ  ｌｅｖｅｌ  ｃｏｎｖｅｒｓｉｏｎ  ｃｉｒｃｕｉｔ）１００は、電圧スイッチ回路（ｖｏｌｔａｇｅ  ｓｗｉｔｃｈ  ｃｉｒｃｕｉｔ）４００及びレベルシフト回路（ｌｅｖｅｌ  ｓｈｉｆｔ  ｃｉｒｃｕｉｔ）５００を含む。電圧スイッチ回路４００とレベルシフト回路５００は、レベルシフト（ｌｅｖｅｌ  ｓｈｉｆｔｅｒ）３００と称することができる。
【００３４】
電圧スイッチ回路４００は、スイッチ信号ＳＷに応答して中間電圧ＶＧＭ及び変換電圧ＶＧＧを順次に供給する。実施形態に従って、中間電圧ＶＧＭ及び変換電圧ＶＧＧは、正の電圧であることもでき、負の電圧であることもできる。中間電圧ＶＧＭ及び変換電圧ＶＧＧが正の電圧である場合には中間電圧ＶＧＭは接地電圧、即ち、０Ｖより高く、変換電圧ＶＧＧは中間電圧ＶＧＭより高くてもよい。中間電圧ＶＧＭ及び変換電圧ＶＧＧが負の電圧である場合には中間電圧ＶＧＭは接地電圧即ち０Ｖより低く、変換電圧ＶＧＧは中間電圧ＶＧＭより低くてもよい。
【００３５】
また、図７〜図１３を参照して後述するように、中間電圧は第１中間電圧ＶＥＭ及び第２中間電圧ＶＧＭを含んでもよく、変換電圧は第１変換電圧ＶＥＥ及び第２変換電圧ＶＧＧを含んでもよい。
【００３６】
レベルシフト回路５００は電圧スイッチ回路４００を通じて中間電圧ＶＧＭ及び変換電圧ＶＧＧを順次に供給される。レベルシフト回路５００は中間電圧ＶＧＭを利用して入力信号ＶＩに相応する電圧レベルをラッチした後に、変換電圧ＶＧＧを利用してラッチされた電圧レベルを変換して出力信号ＶＯを発生する。即ち、レベルシフト回路５００は、先に中間電圧ＶＧＭに基づいて入力信号ＶＩに対するラッチ動作を行い、続いて、変換電圧ＶＧＧに基づいてラッチされた電圧レベルに対するレベルシフティング動作を行うことができる。
【００３７】
図１に示したように、電圧レベル変換回路１００は入力信号ＶＩの遷移時点を示す入力制御信号ＴＩＮに基づいてスイッチ信号ＳＷを発生するスイッチ信号発生器（ｓｗｉｔｃｈ  ｓｉｇｎａｌ  ｇｅｎｅｒａｔｏｒ）２００をさらに含んでもよい。実施形態によって、入力制御信号ＴＩＮは入力信号ＶＩと区別される別個の信号であってもよく、入力信号ＶＩ自体でもあってもよい。
【００３８】
図２は図１の電圧レベル変換回路に含まれるスイッチ信号発生器の一実施形態を示す回路図であり、図３は図２のスイッチ信号発生器の動作を示すタイミング図である。
【００３９】
図２を参照すると、スイッチ信号発生器２００は、第１インバータ２０１、遅延素子（ＤＬＹ）２０２、ロジックゲート２０３及び第２インバータ２０４を含んで具現されてもよい。第１インバータ２０１は入力制御信号ＴＩＮを反転して出力し、遅延素子２０２は第１インバータ２０１の出力を一定の遅延時間だけ遅延して遅延信号ＤＥＬを出力する。ロジックゲート２０３は、論理積ゲート（ＡＮＤ  ｇａｔｅ）で具現されてもよく、論理積ゲート２０３は入力制御信号ＴＩＮ及び遅延信号ＤＥＬを論理積演算してパルス信号を発生する。第２インバータ２０４はロジックゲート２０３から出力されるパルス信号を反転してスイッチ信号ＳＷを発生する。
【００４０】
図３を参照すると、入力制御信号ＴＩＮは第１電圧ＶＳＳ及び第２電圧ＶＤＤとの間で遷移する信号であってもよい。第１電圧ＶＳＳは入力制御信号ＴＩＮ及び入力信号ＶＩを提供する回路ブロックの接地電圧であってもよく、第２電圧ＶＤＤは回路ブロックの電源電圧であってもよい。
【００４１】
スイッチ信号ＳＷは入力制御信号ＴＩＮの上昇エッジから第１スイッチ電圧ＶＳ１に遷移し、遅延時間ｔＤが経過した後に第２スイッチ電圧ＶＳ２に遷移する。遅延時間ｔＤは遅延素子２０２の遅延量によって決定されてもよい。スイッチ信号ＳＷの電圧レベルＶＳ１、ＶＳ２は、第２インバータ２０４の動作電圧または第２インバータ２０４と論理積ゲート２０３の動作電圧を第１スイッチ電圧ＶＳ１と第２スイッチ電圧ＶＳ２に設定することで具現してもよい。
【００４２】
結果的に、図２に示したような構成によって、スイッチ信号発生器２００は入力制御信号ＴＩＮに応答してスイッチ信号ＳＷを第１スイッチ電圧ＶＳ１に遷移させ、ラッチ時間ｔＤが経過した後にスイッチ信号ＳＷを第２スイッチ電圧ＶＳ２に遷移させてもよい。
【００４３】
以下、図４及び図５を参照して、入力信号ＶＩは第１電圧ＶＳＳ及び第１電圧ＶＳＳより高い第２電圧ＶＤＤの間で遷移する信号であり、出力信号ＶＯは第１電圧ＶＳＳ及び第２電圧ＶＤＤより高い変換電圧ＶＧＧの間で遷移する信号である場合に対して本発明の実施形態に係る電圧レベル変換回路を説明する。この場合、入力信号ＶＩと出力信号ＶＯのロー電圧レベルは第１電圧ＶＳＳに固定され、ハイ電圧レベルは第２電圧ＶＤＤで第２電源電圧ＶＤＤより高い変換電圧ＶＧＧに昇圧することができる。第１電圧ＶＳＳ及び第２電圧ＶＤＤは入力信号ＶＩを提供する回路ブロックの電源電圧であってもよい。第１電圧ＶＳＳは接地電圧ＧＮＤであってもよい。
【００４４】
図４は図１の電圧レベル変換回路に含まれるレベルシフトの一実施形態を示す回路図である。
【００４５】
図４を参照すると、レベルシフト３０１は、中間電圧ＶＧＭと変換電圧ＶＧＧ及び電圧ノードｎＰの間に結合された電圧スイッチ回路４０１と電圧ノードｎＰ及び第１電圧ＶＳＳの間に結合されたレベルシフト回路５０１を含んでもよい。
【００４６】
電圧スイッチ回路４０１は、第１ＰＭＯＳ（ＰＭＯＳ、Ｐ−ｔｙｐｅ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＰ１及び第２ＰＭＯＳトランジスタＰ２を含んでもよい。第１ＰＭＯＳトランジスタＰ１は、中間電圧ＶＧＭと電圧ノードｎＰとの間に接続され、スイッチ信号ＳＷが印加されるゲートを有する。第２ＰＭＯＳトランジスタＰ２は、変換電圧ＶＧＧと電圧ノードｎＰの間に接続され、スイッチ信号ＳＷの反転信号ＳＷｂが印加されるゲートを有する。電圧スイッチ回路４０１はスイッチ信号ＳＷを反転して反転スイッチ信号ＳＷｂを提供するためのインバータＩＮＶ１をさらに含んでもよい。
【００４７】
ラッチ時間ｔＤの間、スイッチ信号ＳＷの電圧レベルは相対的に低い第１スイッチ電圧ＶＳ１に該当して第１ＰＭＯＳトランジスタＰ１がターンオンされ、第２ＰＭＯＳトランジスタＰ２はターンオフされて中間電圧ＶＧＭが電圧ノードｎＰに印加される。ラッチ時間ｔＤが経過した後にはスイッチ信号ＳＷの電圧レベルは相対的に高い第２スイッチ電圧ＶＳ２に該当して第２ＰＭＯＳトランジスタＰ２がターンオンされ、第１ＰＭＯＳトランジスタＰ１がターンオフされて変換電圧ＶＧＧが電圧ノードｎＰに印加される。このように、第１及び第２ＰＭＯＳトランジスタＰ１、Ｐ２の相補的スイッチング動作によって電圧スイッチ回路４０１はスイッチ信号ＳＷに応答して中間電圧ＶＧＭ及び変換電圧ＶＧＧを順次に供給することができる。
【００４８】
レベルシフト回路５０１は第３ＰＭＯＳトランジスタＰ３、第４ＰＭＯＳトランジスタＰ４、第１エヌモス（ＮＭＯＳ、Ｎ−ｔｙｐｅ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＮ１及び第２ＮＭＯＳトランジスタＮ２を含んでもよい。
【００４９】
第３ＰＭＯＳトランジスタＰ３は、電圧ノードｎＰと第１ノードｎ１との間に接続され、第２ノードｎ２に接続されたゲートを有する。第４ＰＭＯＳトランジスタＰ４は電圧ノードｎＰと第２ノードｎ２との間に接続され、第１ノードｎ１に接続されたゲートを有する。第１ＮＭＯＳトランジスタＮ１は第１ノードｎ１と第１電圧ＶＳＳとの間に接続され、入力信号ＶＩが印加されるゲートを有する。第２ＮＭＯＳトランジスタＮ２は、第２ノードｎ２と第１電圧ＶＳＳとの間に接続され、入力信号ＶＩの反転信号ＶＩｂが印加されるゲートを有する。第２ノードｎ２を通じて出力信号ＶＯが発生し、第１ノードｎ１を通じて反転出力信号ＶＯｂが発生する。レベルシフト回路５０１は入力信号ＶＩを反転して反転入力信号ＶＩｂを提供するためのインバータＩＮＶ２をさらに含んでもよい。
【００５０】
図５は図４のレベルシフトの動作を示すタイミング図である。
【００５１】
図４及び５を参照すると、入力制御信号ＴＩＮは入力信号ＶＩが遷移する時点ｔ１及びｔ３で活性化するパルス信号であってもよい。スイッチ信号ＳＷは入力制御信号ＴＩＮの上昇エッジに同期して第１スイッチ電圧ＶＳ１に遷移し、ラッチ時間ｔＤの間第１スイッチ電圧ＶＳ１を維持することができる。
【００５２】
時点（ｔｉｍｅ  ｐｏｉｎｔ）ｔ１で、スイッチ信号ＳＷは入力制御信号ＴＩＮに応答して第２スイッチ電圧ＶＳ２から第１スイッチ電圧ＶＳ１に遷移する。これによって、第１ＰＭＯＳトランジスタＰ１はターンオンされ、第２ＰＭＯＳトランジスタＰ２はターンオフされて電圧ノードｎＰに中間電圧ＶＧＭが印加される。第２スイッチ電圧ＶＳ２は変換電圧ＶＧＧに相応することができ、第１スイッチ電圧ＶＳ１は電圧スイッチ回路４０１のＰＭＯＳトランジスタＰ１、Ｐ２のしきい電圧Ｖｔｈを考慮して適切な電圧レベルに調節することができる。
【００５３】
タイム区間（ｔｉｍｅ  ｉｎｔｅｒｖａｌ）ｔ１〜ｔ２において、レベルシフト回路５０１は中間電圧ＶＧＭに基づいて入力信号ＶＩに対するラッチ動作を行う。第３及び第４ＰＭＯＳトランジスタＰ３、Ｐ４は、入力信号ＶＩの電圧レベルに相応する論理ハイ値（ｌｏｇｉｃ  ｈｉｇｈ  ｖａｌｕｅ）をラッチする。即ち、出力信号ＶＯは中間電圧ＶＧＭに遷移して維持され、反転出力信号ＶＯｂは第１電圧ＶＳＳに遷移して維持される。
【００５４】
時点ｔ２において、スイッチ信号ＳＷは入力制御信号ＴＩＮに応答して第１スイッチ電圧ＶＳ１から第２スイッチ電圧ＶＳ２に遷移する。これによって、第１ＰＭＯＳトランジスタＰ１はターンオフされ、第２ＰＭＯＳトランジスタＰ２はターンオンされて電圧ノードｎＰに変換電圧ＶＧＧが印加される。
【００５５】
時空間ｔ２〜ｔ３において、レベルシフト回路５０１は前記ラッチされた値及び変換電圧ＶＧＧに基づいてレベルシフティング動作を行う。出力信号ＶＯは中間電圧ＶＧＭから変換電圧ＶＧＧに電圧レベルがさらに上昇して維持され、反転出力信号ＶＯｂは第１電圧ＶＳＳを維持する。
【００５６】
時点ｔ３において、スイッチ信号ＳＷは入力制御信号ＴＩＮに応答して第２スイッチ電圧ＶＳ２から第１スイッチ電圧ＶＳ１に遷移する。これによって、第１ＰＭＯＳトランジスタＰ１はターンオンされ、第２ＰＭＯＳトランジスタＰ２はターンオフされて電圧ノードｎＰに中間電圧ＶＧＭが印加される。
【００５７】
時区間ｔ３〜ｔ４において、レベルシフト回路５０１は中間電圧ＶＧＭに基づいて入力信号ＶＩに対するラッチ動作を行う。第３及び第４ＰＭＯＳトランジスタＰ３、Ｐ４は入力信号ＶＩの電圧レベルに相応する論理ロウ値（ｌｏｇｉｃ  ｌｏｗ  ｖａｌｕｅ）をラッチする。即ち、出力信号ＶＯは第１電圧ＶＳＳに遷移して維持され、反転出力信号ＶＯｂは中間電圧ＶＧＭに遷移して維持される。
【００５８】
時点ｔ４において、スイッチ信号ＳＷは入力制御信号ＴＩＮに応答して第１スイッチ電圧ＶＳ１から第２スイッチ電圧ＶＳ２に遷移する。これによって、第１ＰＭＯＳトランジスタＰ１はターンオフされ、第２ＰＭＯＳトランジスタＰ２はターンオンされて電圧ノードｎＰに変換電圧ＶＧＧが印加される。
【００５９】
時点ｔ４以後、レベルシフト回路５０１は前記ラッチされた値及び変換電圧ＶＧＧに基づいてレベルシフティング動作を行う。即ち、出力信号ＶＯは第１電圧ＶＳＳを維持され、反転出力信号ＶＯｂは中間電圧ＶＧＭから変換電圧ＶＧＧに電圧レベルがさらに上昇して維持される。
【００６０】
このように、本発明の実施形態に係る電圧レベル変換回路１００はラッチ時間ｔＤに相応する時区間ｔ１〜ｔ２及びｔ３〜ｔ４において、中間電圧ＶＧＭに基づいたラッチ動作を遂行してラッチ時間ｔＤが経過した後に変換電圧ＶＧＧに基づいたレベルシフティング動作を行う。
【００６１】
このような段階的な電圧レベル変換を通じて電圧レベル変換範囲を安定的に増加させることができる。また、広い電圧レベル変換範囲を具現するために要求される抵抗素子を小さいサイズの電圧スイッチ回路４０１に代替することによって電圧レベル変換回路１００の占有面積を減少させることができる。
【００６２】
図６は本発明の実施形態に係る電圧レベル変換回路の動作電流を説明するための図である。
【００６３】
図６は本発明の実施形態に係る電圧レベル変換回路の出力信号ＶＯと動作電流Ｉ及び従来のレベルシフトの出力信号ＶＯｃと動作電流Ｉｃを示している。
【００６４】
図６に示したように、従来のレベルシフトは第１電圧ＶＳＳから変換電圧ＶＧＧに直接変換される出力信号ＶＯｃを発生するのに対し、本発明の実施形態に係る電圧レベル変換回路は中間電圧ＶＧＭを経て段階的に変換される出力信号ＶＯを発生する。これによって、本発明の実施形態に係る電圧レベル変換回路の動作電流Ｉのピーク電流値Ｉｐを従来のレベルシフトの動作電流Ｉｃのピーク電流値Ｉｐｃより減少させることができる。このようなピーク電流値の減少によって電圧レベル変換回路及びこれを含む装置の消費電力を減少させることができる。また、過度なピーク電流によって動作電圧が不安定になることを防止して出力信号ＶＯのノイズを減少させることができる。
【００６５】
以下、図７〜図１３を参照して、入力信号ＶＩは第１電圧ＶＳＳ及び第１電圧ＶＳＳより高い第２電圧ＶＤＤの間で遷移する信号であり、出力信号ＶＯは第１電圧ＶＳＳより低い第１変換電圧ＶＥＥ及び第２電圧ＶＤＤより高い第２変換電圧ＶＧＧの間で遷移する信号である場合に対して本発明の実施形態に係る電圧レベル変換回路を説明する。
【００６６】
この場合、上述した中間電圧は第１中間電圧ＶＥＭ及び第１中間電圧ＶＥＭより高い第２中間電圧ＶＧＭを含み、上述した変換電圧は第１中間電圧ＶＥＭより低い第１変換電圧ＶＥＥ及び第２中間電圧ＶＧＭより高い第２変換電圧ＶＧＧを含んでもよい。第１電圧ＶＳＳ及び第２電圧ＶＤＤは入力信号ＶＩを提供する回路ブロックの電源電圧であってもよい。第１中間電圧ＶＥＭは第１電圧ＶＳＳより低いか或いは同じであってもよい。第２中間電圧ＶＧＭは第２電圧ＶＤＤより高いか或いは同じであってもよい。第１電圧ＶＳＳは接地電圧ＧＮＤであってもよく、第１変換電圧ＶＥＥは負の電圧であってもよい。一実施形態において、第１中間電圧ＶＥＭは第１電圧ＶＳＳと同じ接地電圧であり、第２中間電圧ＶＧＭは第２電圧ＶＤＤと同じ電源電圧であってもよい。
【００６７】
図７は本発明の実施形態に係る電圧レベル変換回路を示すブロック図である。
【００６８】
図７を参照すると、電圧レベル変換回路１００ａは電圧スイッチ回路４００ａ及びレベルシフト回路５００ａを含む。電圧スイッチ回路４００ａとレベルシフト回路５００ａはレベルシフト３００ａと称することができる。
【００６９】
電圧スイッチ回路４００ａは第１電圧スイッチ回路ＶＳＣ１及び第２電圧スイッチ回路ＶＳＣ２を含んでもよい。第１電圧スイッチ回路ＶＳＣ１はスイッチ信号ＳＷに応答して第１中間電圧ＶＥＭ及び第１中間電圧ＶＥＭより低い第１変換電圧ＶＥＥを順次に第１電圧ノードｎＰ１に供給する。第２電圧スイッチ回路ＶＳＣ２はスイッチ信号ＳＷに応答して第１中間電圧ＶＥＭより高い第２中間電圧ＶＧＭ及び第２中間電圧ＶＧＭより高い第２変換電圧ＶＧＧを順次に第２電圧ノードｎＰ２に供給する。
【００７０】
レベルシフト回路５００ａは電圧スイッチ回路４００ａを通じて第１及び第２中間電圧ＶＥＭ、ＶＧＭ並びに第１及び第２変換電圧ＶＥＥ、ＶＧＧを順次に供給される。レベルシフト回路５００ａは第１中間電圧ＶＥＭ及び第２中間電圧ＶＧＭを利用して入力信号ＶＩに相応する電圧レベルをラッチした後に第１変換電圧ＶＥＥ及び第２変換電圧ＶＧＧを利用してラッチされた電圧レベルを変換して出力信号ＶＯを発生する。即ち、レベルシフト回路５００ａは、先ず第１及び第２中間電圧ＶＥＭ、ＶＧＭに基づいて入力信号ＶＩに対するラッチ動作を行い、続いて、第１及び第２変換電圧ＶＥＥ、ＶＧＧに基づいてラッチされた電圧レベルに対するレベルシフティング動作を行うことができる。
【００７１】
図７に示したように、電圧レベル変換回路１００ａは入力信号ＶＩの遷移時点を示す入力制御信号ＴＩＮに基づいてスイッチ信号ＳＷを発生するスイッチ信号発生器ＳＷＧＥＮ  ２００をさらに含んでもよい。
【００７２】
図８は図７の電圧レベル変換回路に含まれるレベルシフトの一実施形態を示す回路図である。
【００７３】
図８を参照すると、レベルシフト３１０は第１電圧スイッチ回路４１１、第２電圧スイッチ回路４１２、第１レベルシフト回路５１１及び第２レベルシフト回路５１２を含んでもよい。
【００７４】
第１電圧スイッチ回路４１１は、第１ＮＭＯＳトランジスタＮ１及び第２ＮＭＯＳトランジスタＮ２を含んでもよい。第１ＮＭＯＳトランジスタＮ１は第１中間電圧ＶＥＭと第１電圧ノードｎＰ１との間に接続され、スイッチ信号ＳＷの反転信号ＳＷｂが印加されるゲートを有する。第２ＮＭＯＳトランジスタＮ２は第１変換電圧ＶＥＥと第１電圧ノードｎＰ１との間に接続され、スイッチ信号ＳＷが印加されるゲートを有する。
【００７５】
第２電圧スイッチ回路４１２は第１ＰＭＯＳトランジスタＰ１及び第２ＰＭＯＳトランジスタＰ２を含んでもよい。第１ＰＭＯＳトランジスタＰ１は第２中間電圧ＶＧＭと第２電圧ノードｎＰ２との間に接続され、スイッチ信号ＳＷが印加されるゲートを有する。第２ＰＭＯＳトランジスタＰ２は第２変換電圧ＶＧＧと第２電圧ノードｎＰ２との間に接続され、スイッチ信号ＳＷの反転信号ＳＷｂが印加されるゲートを有する。
【００７６】
第１レベルシフト回路５１１は、第１電圧ノードｎＰ１と第２中間電圧ＶＧＭとの間に結合される。第１レベルシフト回路５１１は第３ＮＭＯＳトランジスタＮ３、第４ＮＭＯＳトランジスタＮ４、第３ＰＭＯＳトランジスタＰ３及び第４ＰＭＯＳトランジスタＰ４を含んでもよい。
【００７７】
第３ＮＭＯＳトランジスタＮ３は第１電圧ノードｎＰ１と第１ノードｎ１との間に接続され、第２ノードｎ２に接続されたゲートを有する。第４ＮＭＯＳトランジスタＮ４は、第１電圧ノードｎＰ１と第２ノードｎ２との間に接続され、第１ノードｎ１に接続されたゲートを有する。第３ＰＭＯＳトランジスタＰ３は第１ノードｎ１と第２中間電圧ＶＧＭとの間に接続され、入力信号ＶＩが印加されるゲートを有する。第４ＰＭＯＳトランジスタＰ４は第２ノードｎ２と第２中間電圧ＶＧＭとの間に接続され、入力信号ＶＩの反転信号ＶＩｂが印加されるゲートを有する。第１ノードｎ１を通じて正の中間信号（ｐｏｓｉｔｉｖｅ  ｉｎｔｅｒｍｅｄｉａｔｅ  ｓｉｇｎａｌ）ＶＰが発生して第２ノードｎ２を通じて負の中間信号（ｎｅｇａｔｉｖｅ  ｉｎｔｅｒｍｅｄｉａｔｅ  ｓｉｇｎａｌ）ＶＮが発生する。
【００７８】
第２レベルシフト回路５１２は第２電圧ノードｎＰ２と第１変換電圧ＶＥＥとの間に結合される。第２レベルシフト回路５１２は第５ＰＭＯＳトランジスタＰ５、第６ＰＭＯＳトランジスタＰ６、第５ＮＭＯＳトランジスタＮ５及び第６ＮＭＯＳトランジスタＮ６を含んでもよい。
【００７９】
第５ＰＭＯＳトランジスタＰ５は第２電圧ノードｎＰ２と第３ノードｎ３との間に接続され、第４ノードｎ４に接続されたゲートを有する。第６ＰＭＯＳトランジスタＰ６は第２電圧ノードｎＰ２及び第４ノードｎ４の間に接続され、第３ノードｎ３に接続されたゲートを有する。第５ＮＭＯＳトランジスタＮ５は第３ノードｎ３と第１変換電圧ＶＥＥとの間に接続され、負の中間信号ＶＮが印加されるゲートを有する。第６ＮＭＯＳトランジスタＮ６は第４ノードｎ２と第１変換電圧ＶＥＥとの間に接続され、正の中間信号ＶＰが印加されるゲートを有する。第４ノードｎ４を通じて出力信号ＶＯが発生する。
【００８０】
第１レベルシフト回路５１１は第１中間電圧ＶＥＭを利用して入力信号ＶＩに相応する電圧レベルをラッチした後、第２中間電圧ＶＧＭ及び第１変換電圧ＶＥＥを利用してラッチされた電圧レベルを変換して中間信号ＶＰ、ＶＮを発生する。第２レベルシフト回路５１２は第２中間電圧ＶＧＭを利用して中間信号ＶＰ、ＶＮに相応する電圧レベルをラッチした後、第１変換電圧ＶＥＥ及び第２変換電圧ＶＧＧに基づいてラッチされた電圧レベルを変換して出力信号ＶＯを発生する。
【００８１】
図９は図８のレベルシフトの動作を示すタイミング図である。
【００８２】
図８及び図９を参照すると、スイッチ信号ＳＷは入力信号ＶＩが遷移する時点ｔ１、ｔ３で第１スイッチ電圧ＶＳ１に遷移し、ラッチ時間ｔＤの間に第１スイッチ電圧ＶＳ１を維持することができる。
【００８３】
時点（ｔｉｍｅ  ｐｏｉｎｔ）ｔ１において、スイッチ信号ＳＷは第２スイッチ電圧ＶＳ２から第１スイッチ電圧ＶＳ１に遷移する。これによって、第１ＮＭＯＳトランジスタＮ１はターンオンされて、第２ＮＭＯＳトランジスタＮ２はターンオフされて第１電圧ノードｎＰ１に第１中間電圧ＶＥＭが印加される。一方、第１ＰＭＯＳトランジスタＰ１はターンオンされ、第２ＰＭＯＳトランジスタＰ２はターンオフされて第２電圧ノードｎＰ２に第２中間電圧ＶＧＭが印加される。
【００８４】
時区間（ｔｉｍｅ  ｉｎｔｅｒｖａｌ）ｔ１〜ｔ２において、第１レベルシフト回路５１１は第１中間電圧ＶＥＭに基づいて入力信号ＶＩに対するラッチ動作を行い、第２レベルシフト回路５１２は第２中間電圧ＶＧＭに基づいて中間信号ＶＰ、ＶＮに対するラッチ動作を行う。第３及び第４ＮＭＯＳトランジスタＮ３、Ｎ４は入力信号ＶＩの電圧レベルに相応する論理ハイ値（ｌｏｇｉｃ  ｈｉｇｈ  ｖａｌｕｅ）をラッチし、第５及び第６ＰＭＯＳトランジスタＰ５、Ｐ６は中間信号ＶＰ、ＶＮに相応する電圧レベルをラッチする。即ち、正の中間信号ＶＰは第１中間電圧ＶＥＭに遷移して維持され、負の中間信号ＶＮは第２中間電圧ＶＧＭに遷移して維持され、出力信号ＶＯは第２中間電圧ＶＧＭに遷移して維持される。
【００８５】
時点ｔ２において、スイッチ信号ＳＷは第１スイッチ電圧ＶＳ１から第２スイッチ電圧ＶＳ２に遷移する。これによって、第１ＮＭＯＳトランジスタＮ１はターンオフされて第２ＮＭＯＳトランジスタＮ２はターンオンされ、第１電圧ノードｎＰ１に第１変換電圧ＶＥＥが印加される。一方、第１ＰＭＯＳトランジスタＰ１はターンオフされて第２ＰＭＯＳトランジスタＰ２はターンオンされて第２電圧ノードｎＰ２に第２変換電圧ＶＧＧが印加される。
【００８６】
時区間ｔ２〜ｔ３において、第１レベルシフト回路５１１はラッチされた値及び第１変換電圧ＶＥＥに基づいてレベルシフティング動作を行い、第２レベルシフト回路５１２はラッチされた値及び第２変換電圧ＶＧＧに基づいてレベルシフティング動作を行う。即ち、正の中間信号ＶＰは第１変換電圧ＶＥＥに遷移して維持され、負の中間信号ＶＮは第２中間電圧に維持されて、出力信号ＶＯは第２変換電圧ＶＧＧに電圧レベルがさらに上昇して維持される。
【００８７】
時点ｔ３において、スイッチ信号ＳＷは第２スイッチ電圧ＶＳ２から第１スイッチ電圧ＶＳ１に遷移する。これによって、第１ＮＭＯＳトランジスタＮ１はターンオンされ、第２ＮＭＯＳトランジスタＮ２はターンオフされて第１電圧ノードｎＰ１に第１中間電圧ＶＥＭが印加される。一方、第１ＰＭＯＳトランジスタＰ１はターンオンされ、第２ＰＭＯＳトランジスタＰ２はターンオフされて第２電圧ノードｎＰ２に第２中間電圧ＶＧＭが印加される。
【００８８】
時区間ｔ３〜ｔ４において、第１レベルシフト回路５１１は第１中間電圧ＶＥＭに基づいて入力信号ＶＩに対するラッチ動作を行い、第２レベルシフト回路５１２は第２中間電圧ＶＧＭに基づいて中間信号ＶＰ、ＶＮに対するラッチ動作を行う。即ち、正の中間信号ＶＰは第２中間電圧ＶＧＭに遷移して維持され、負の中間信号ＶＮは第１中間電圧ＶＥＭに遷移して維持され、出力信号ＶＯは第１中間電圧ＶＥＭで遷移して維持される。
【００８９】
時点ｔ４において、スイッチ信号ＳＷは第１スイッチ電圧ＶＳ１から第２スイッチ電圧ＶＳ２に遷移する。これによって、第１ＮＭＯＳトランジスタＮ１はターンオフされ、第２ＮＭＯＳトランジスタＮ２はターンオンされて第１電圧ノードｎＰ１に第１変換電圧ＶＥＥが印加される。一方、第１ＰＭＯＳトランジスタＰ１はターンオフされ、第２ＰＭＯＳトランジスタＰ２はターンオンされて第２電圧ノードｎＰ２に第２変換電圧ＶＧＧが印加される。
【００９０】
時点ｔ４以後、第１レベルシフト回路５１１は前記ラッチされた値及び第１変換電圧ＶＥＥに基づいてレベルシフティング動作を行い、第２レベルシフト回路５１２はラッチされた値及び第２変換電圧ＶＧＧに基づいてレベルシフティング動作を行う。即ち、正の中間信号ＶＰは第２中間電圧ＶＧＭをそのまま維持し、負の中間信号ＶＮは第１変換電圧ＶＧＭに遷移して維持し、出力信号ＶＯは第１変換電圧ＶＥＥにさらに下降して維持する。
【００９１】
このように、本発明の実施形態に係るレベルシフト３１０はラッチ時間ｔＤに相応する時区間ｔ１〜ｔ２及びｔ３〜ｔ４において、中間電圧ＶＥＭ、ＶＧＭに基づいたラッチ動作をそれぞれ行って、時区間ｔ２〜ｔ３及びｔ４以後に変換電圧ＶＥＥ、ＶＧＧに基づいたレベルシフティング動作を行う。
【００９２】
このような段階的な電圧レベル変換を通じて電圧レベル変換範囲を安定的に増加させることができる。また、広い電圧レベル変換範囲を具現するために要求される抵抗素子を小さいサイズの電圧スイッチ回路４１１、４１２に代替すすることによって、電圧レベル変換回路１００ａの占有面積を減少させることができる。
【００９３】
図１０は図７の電圧レベル変換回路に含まれるレベルシフトの他の実施形態を示す回路図であり、図１１は図１０のレベルシフトの動作を示すタイミング図である。以下、図８及び図９と重複する説明は省略してもよい。
【００９４】
図１０を参照すると、レベルシフト３２０は、第１電圧スイッチ回路４２１、第２電圧スイッチ回路４２２、第１レベルシフト回路５２１、第２レベルシフト回路５２２及びバッファ回路６２０を含んでもよい。
【００９５】
第１電圧スイッチ回路４２１と第２電圧スイッチ回路４２２の構成及び動作は、図８及び９と同一であるので重複する説明は省略する。図８のレベルシフト回路５１１、５１２と比較して図１０のレベルシフト回路５２１、５２２はダイオード結合された（ｄｉｏｄｅ−ｃｏｕｐｌｅｄ）トランジスタＮＤ１、ＮＤ２、ＰＤ１、ＰＤ２をさらに含む。
【００９６】
バッファ回路６２０は、第１信号Ｖ１及び第２信号Ｖ２に基づいて出力信号ＶＯを発生する第１インバータＰ７、Ｎ７及び第２インバータＰ８、Ｎ８を含んで具現してもよい。
【００９７】
図１０及び図１１を参照すると、レベルシフト３２０は上述したように、ラッチ時間ｔＤに相応する時区間ｔ１〜ｔ２及びｔ３〜ｔ４において、中間電圧ＶＥＭ、ＶＧＭに基づいたラッチ動作をそれぞれ行い、時区間ｔ２〜ｔ３及びｔ４以後に変換電圧ＶＥＥ、ＶＧＧに基づいたレベルシフティング動作を行う。
【００９８】
ダイオード結合されたＰＭＯＳトランジスタＰＤ２のドレイン電圧に相応する第１信号Ｖ１は第２変換電圧ＶＧＧに完全に（ｆｕｌｌｙ）遷移されることができず、第１信号Ｖ１の最大電圧はＰＭＯＳトランジスタＰＤ２のしきい電圧Ｖｔｈだけ低い電圧ＶＧＧ−Ｖｔｈに制限される。一方、ダイオード結合されたＰＭＯＳトランジスタＰＤ２のソース電圧に相応する第２信号Ｖ２は第１変換電圧ＶＥＥに完全に（ｆｕｌｌｙ）遷移されず、第１信号Ｖ１の最小電圧はＰＭＯＳトランジスタＰＤ２のしきい電圧Ｖｔｈだけ高い電圧ＶＥＥ+Ｖｔｈに制限される。
【００９９】
バッファ回路６２０は、このように不完全に遷移する第１信号Ｖ１及び第２信号Ｖ２に応答して第１変換電圧ＶＥＥと第２変換電圧ＶＧＧとの間に完全に遷移する出力信号ＶＯを発生する。スイング幅が減少した中間信号、即ち、第１及び第２信号Ｖ１、Ｖ２を利用してレベルシフト３２０のピーク電流値をさらに減少させることができる。
【０１００】
図１２は図７の電圧レベル変換回路に含まれるレベルシフトのまた他の実施形態を示す回路図であり、図１３は図１２のレベルシフトの動作を示すタイミング図である。
【０１０１】
図１２を参照すると、レベルシフト３３０は、第１電圧スイッチ回路４３１、第２電圧スイッチ回路４３２、第１レベルシフト回路５３１、第２レベルシフト回路５３２及びバッファ回路６３０を含んでもよい。
【０１０２】
第１電圧スイッチ回路４３１と第２電圧スイッチ回路４３２の構成及び動作は、図８及び図９と同一であるので重複する説明は省略する。図８の第２レベルシフト回路５１２に比べて図１２の第２レベルシフト回路５３２は第１変換電圧ＶＥＥの代わりに第１中間電圧ＶＥＭに結合され、正の中間信号ＶＰ及び負の中間信号ＶＮの代わりに入力信号ＶＩ及び反転入力信号ＶＩｂを受信する。
【０１０３】
第１レベルシフト回路５３１は、第１電圧ノードｎＰ１と第２中間電圧ＶＧＭとの間に接続され、第２レベルシフト回路５３２は、第２電圧ノードｎＰ２と第１中間電圧ＶＥＭとの間に結合される。第１レベルシフト回路５３１は第１中間電圧ＶＥＭを利用して入力信号ＶＩに相応する電圧レベルをラッチした後、第２中間電圧ＶＧＭ及び第１変換電圧ＶＥＥを利用してラッチされた電圧レベルを変換して第１中間信号Ｖ１１を発生する。第２レベルシフト回路５３２は、第２中間電圧ＶＧＭを利用して入力信号ＶＩに相応する電圧レベルをラッチした後に第１中間電圧ＶＥＭ及び第２変換電圧ＶＧＧに基づいてラッチされた電圧レベルを変換して第２中間信号Ｖ１２を発生する。
【０１０４】
バッファ回路６３０は第１変換電圧ＶＥＥと第２変換電圧ＶＧＧとの間に接続され、第１中間信号Ｖ１１及び第２中間信号Ｖ１２に応答して出力信号ＶＯを発生する。バッファ回路６３０は第１インバータＰ７、Ｎ７及び第２インバータＰ８、Ｎ８を含んで具現してもよい。
【０１０５】
図１２及び図１３を参照すると、レベルシフト３３０は上述したように、ラッチ時間ｔＤに相応する時区間ｔ１〜ｔ２及びｔ３〜ｔ４において中間電圧ＶＥＭ、ＶＧＭに基づいたラッチ動作をそれぞれ行い、時区間ｔ２〜ｔ３及びｔ４以後に変換電圧ＶＥＥ、ＶＧＧに基づいたレベルシフティング動作を行う。
【０１０６】
第１中間信号Ｖ１１は第１変換電圧ＶＥＥと第２中間電圧ＶＧＭとの間に遷移する信号であり、第２中間信号Ｖ１２は第１中間電圧ＶＥＭと第２変換電圧ＶＧＭとの間に遷移する信号である。
【０１０７】
バッファ回路６３０はこのように不完全に遷移する第１中間信号Ｖ１１及び第２中間信号Ｖ１２に応答して第１変換電圧ＶＥＥと第２変換電圧ＶＧＧとの間に完全に遷移する出力信号ＶＯを発生する。
【０１０８】
図１４はディスプレイ装置を示すブロック図である。図１４を参照すると、ディスプレイ装置９００は、ディスプレイパネル９１０、ソースドライバＳＤ９２０、ゲートドライバＧＤ９３０及びタイミングコントローラＣＮＴＲ９５０を含んでもよい。実施形態によって、ディスプレイ装置９００は電源電圧に基づいて高電圧、負の電圧などを発生する電圧発生器ＶＧＥＮ９４０をさらに含んでもよく、必要な電圧を外部から供給を受けてもよい。
【０１０９】
ディスプレイパネル９１０は、複数のソースラインＳＬ１〜ＳＬｍと複数のゲートラインＧＬ１〜ＧＬｎにそれぞれ接続された複数のピクセル９１１を含む。例えば、それぞれのピクセル９１１は、図１４に示したように薄膜トランジスタ（ＴＦＴ、ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ）９１２、液晶９１３及びストレージキャパシタ９１４を含んでもよい。
【０１１０】
ソースドライバ９２０はソースラインＳＬ１〜ＳＬｍを駆動し、ゲートドライバ９３０はゲートラインＧＬ１〜ＧＬｎを駆動する。タイミングコントローラ９５０はディスプレイパネル９１０、ソースドライバ９２０、ゲートドライバ９３０及び電圧発生器９４０を制御する。
【０１１１】
ソースドライバ９２０及びゲートドライバ９３０のうち、少なくとも１つは本発明の実施形態に係る電圧レベル変換回路を含む。上述した通り、電圧レベル変換回路は、スイッチ信号に応答して中間電圧及び変換電圧を順次に供給する電圧スイッチ回路並びに中間電圧を利用して入力信号に相応する電圧レベルをラッチした後に変換電圧を利用してラッチされた電圧レベルを変換して出力信号を発生するレベルシフト回路を含む。
【０１１２】
図１５は図１４のディスプレイ装置に含まれるソースドライバの一例を示すブロック図である。
【０１１３】
図１５を参照すると、ソースドライバ９２０は、シフトレジスタＳ/Ｒ９２１、データバッファＤ/Ｂ９２２、ラッチブロックＬＡＴ９２３、レベルシフトブロックＬ/Ｓ９２４、デジタルアナログコンバータブロックＤＡＣ９２５及び出力バッファＯ/Ｂ９２６を含んで具現してもよい。
【０１１４】
シフトレジスタ９２１はスタートパルス信号ＳＳＰ及びクロック信号ＣＬＫに応答して順次に活性化する制御信号を発生する。データバッファ９２２は制御信号に同期してデジタルイメージデータＩＭＤＴを順次に保存する。ラッチブロック９２３は、データバッファ９２２からデータビットを受信してラッチし、ラッチ出力パルス信号ＬＯＰに同期してラッチされたデータＤＩ１〜ＤＩｍをレベルシフトブロック９２４に提供する。レベルシフトブロック９２４は入力データＤＩ１〜ＤＩｍ及びラッチ出力パルス信号ＬＯＰに基づいて電圧レベルが変換された出力データＤＯ１〜ＤＯｍを提供する。デジタルアナログコンバータブロック９２５は、階調電圧ＶＧを利用してレベルシフトブロック９２４からの出力データＤＯ１〜ＤＯｍをアナログ信号に変換する。出力バッファ９２６はデジタルアナログコンバータブロック９２５の出力をバッファリングしてソースラインＳＬ１〜ＳＬｍを駆動するためのアナログ信号ＡＮＤＴを発生する。
【０１１５】
図１６は本発明の実施形態に係る電圧レベル変換回路を示すブロック図である。
【０１１６】
図１６に示した電圧レベル変換回路９２４は図１５のレベルシフトブロックに相応してもよい。図１６を参照すると、電圧レベル変換回路９２４はスイッチ信号発生器ＳＷＧＥＮ２５０、電圧スイッチ回路ＶＳＣ４５０及び複数のレベルシフト回路ＬＳＣ５５１、５５２、５５３を含んでもよい。
【０１１７】
スイッチ信号発生器２５０は、ラッチ出力パルス信号ＬＯＰに基づいてスイッチ信号ＳＷを発生する。ラッチ出力パルス信号ＬＯＰは入力信号ＤＩ１〜ＤＩｍの遷移タイミングを示し、上述した入力制御信号ＴＩＮに相応する。
【０１１８】
電圧スイッチ回路４５０はスイッチ信号ＳＷに応答して中間電圧ＶＧＭ及び変換電圧ＶＧＧを順次に電圧ノードｎＰに供給する。
【０１１９】
複数のレベルシフト回路５５１、５５２、５５３は、電圧ノードｎＰに共通に接続されて中間電圧ＶＧＭ及び変換電圧ＶＧＧを順次に供給する。上述したように、レベルシフト回路５５１、５５２、５５３のそれぞれは、中間電圧ＶＧＭを利用して入力信号ＤＩ１〜ＤＩｍのそれぞれに相応する電圧レベルをラッチした後に変換電圧ＶＧＧを利用して前記ラッチされた電圧レベルを変換して出力信号ＤＯ１〜ＤＯｍのそれぞれを発生する。
【０１２０】
このように、複数の電圧レベル変換回路５５１、５５２、５５３を１つの電圧スイッチ回路４５０に共通に接続することによって、電圧レベル変換回路９２４の占有面積をさらに減少することができる。
【０１２１】
図１７は図１４のディスプレイ装置に含まれるゲートドライバの一例を示すブロック図である。
【０１２２】
図１７を参照すると、ゲートドライバ９３０は、シフトレジスタＳ/Ｒ９３１、レベルシフトブロックＬ/Ｓ９３２及び出力バッファＯ/Ｂ９３３を含んでもよい。
【０１２３】
シフトレジスタ９３１は、スタートパルス信号ＧＳＰ及びクロック信号ＣＬＫに応答して順次に活性化する入力信号ＧＩ１〜ＧＩｎを発生する。レベルシフトブロック９３２は、入力信号ＧＩ１〜ＧＩｎの電圧レベルを変換して出力信号ＧＯ１〜ＧＯｎを発生する。出力バッファ９３３はレベルシフトブロック９３２からの出力信号ＧＯ１〜ＧＯｎをバッファリングしてゲートラインＧＬ１〜ＧＬｎを駆動するためのゲート信号Ｇ１〜Ｇｎを発生する。
【０１２４】
図１８は本発明の実施形態に係る電圧レベル変換回路を示すブロック図である。
【０１２５】
図１８に示した電圧レベル変換回路９３２は、図１７のレベルシフトブロックに相応することができる。図１８を参照すると、電圧レベル変換回路９３２は複数の変換ユニット１５１、１５２、１５３を含んでもよい。変換ユニット１５１、１５２、１５３のそれぞれは入力信号ＧＩ１〜ＧＩｎの電圧レベルをそれぞれ変換して出力信号ＧＯ１〜ＧＯｎをそれぞれ発生する。変換ユニット１５１、１５２、１５３は、それぞれ上述したようなスイッチ信号発生器ＳＷＧＥＮ、電圧スイッチ回路ＶＳＣ及びレベルシフト回路ＬＳＣを含んでもよい。
【０１２６】
スイッチ信号発生器ＳＷＧＥＮは、それぞれの入力信号ＧＩｉ（ｉ=１、２，・・・，ｎ）を受信し、入力信号ＧＩｉの遷移時点に基づいてそれぞれのスイッチ信号ＳＷｉを発生する。この場合、入力信号ＧＩｉ自体が上述した入力制御信号ＴＩＮに相応する。
【０１２７】
図１９は図１８の電圧レベル変換回路に含まれるスイッチ信号発生器の一実施形態を示す回路図であり、図２０は図１９のスイッチ信号発生器の動作を示すタイミング図である。
【０１２８】
図１９を参照すると、スイッチ信号発生器ＳＷＧＥＮは示したように結合されたインバータ２１１、２１４、２１５、２１８、遅延素子２１２、２１６、論理積ゲート２１３、２１７及び論理和ゲート２１９を含んで具現してもよい。
【０１２９】
図１９及び図２０を参照すると、第１論理積ゲート２１３は、入力信号ＧＩｉ及び第１遅延信号ＤＥＬ１を論理積演算し、インバータ２１４は第１論理積ゲート２１３の出力を反転して第１パルス信号ＰＬ１を発生する。第２論理積ゲート２１７は反転入力信号ＩＧＩｉ及び第２遅延信号ＤＥＬ２を論理積演算して、インバータ２１８は第２論理積ゲート２１７の出力を反転して第２パルス信号ＰＬ１を発生する。第１パルス信号ＰＬ１は入力信号ＧＩｉの上昇エッジに同期して遷移し、第２パルス信号ＰＬ２は入力信号ＧＩｉの下降エッジに同期して遷移する。論理和ゲート２１９は第１パルス信号ＰＬ１及び第２パルス信号ＰＬ２を論理和演算してスイッチ信号ＳＷｉを発生する。結果的に、スイッチ信号ＳＷｉは相応する入力信号ＧＩｉの遷移タイミングに同期してラッチ時間ｔＤの間に相対的に低い電圧レベルに遷移する信号となる。上述したように、スイッチ信号ＳＷｉが相対的に低い電圧レベルを有するラッチ時間ｔＤに相応する時区間ｔ１〜ｔ２及びｔ３〜ｔ４の間にレベルシフト回路ＬＳＣはラッチ動作を行って、以後にレベルシフティング動作を行う。
【０１３０】
このような段階的な電圧レベル変換を通じて電圧レベル変換範囲を安定的に増加させて、消費電力を減少させることができる。
【０１３１】
図２１は本発明の実施形態に係るディスプレイ装置をコンピューティングシステムに応用した例を示すブロック図である。
【０１３２】
図２１を参照すると、コンピューティングシステム１０００は、プロセッサ１０１０、メモリ装置１０２０、保存装置１０３０、イメージセンサ１０６０、ディスプレイデバイス１０４０及びパワーサプライ１０５０を含んでもよい。一方、図２１には図示はしなかったが、コンピューティングシステム１０００はビデオカード、サウンドカード、メモリカード、ＵＳＢ装置などと通信したり、または、他の電子機器と通信できるポート（ｐｏｒｔ）をさらに含んでもよい。
【０１３３】
プロセッサ１０１０は、特定計算またはタスク（ｔａｓｋ）を行うことができる。実施形態により、プロセッサ１０１０は、マイクロプロセッサ（ｍｉｃｒｏ  ｐｒｏｃｅｓｓｏｒ）、中央処理装置（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ、ＣＰＵ）であってもよい。プロセッサ１０１０はアドレスバス（ａｄｄｒｅｓｓ  ｂｕｓ）、制御バス（ｃｏｎｔｒｏｌ  ｂｕｓ）及びデータバス（ｄａｔａ  ｂｕｓ）を介してメモリ装置１０２０、保存装置１０３０及びディスプレイ装置１０４０と通信を行ってもよい。実施形態により、プロセッサ１０１０は周辺構成要素相互接続（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ、ＰＣＩ）バスのような拡張バスにも接続してもよい。メモリ装置１０２０はコンピューティングシステム１０００の動作に必要なデータを保存してもよい。例えば、メモリ装置１０２０は、ＤＲＡＭ、モバイルＤＲＡＭ、ＳＲＡＭ、ＰＲＡＭ、ＦＲＡＭ（登録商標）、ＲＲＡＭ（登録商標）、及び／または、ＭＲＡＭを含んで具現してもよい。保存装置１０３０は、ＳＳＤ（ｓｏｌｉｄ  ｓｔａｔｅ  ｄｒｉｖｅ）、ＨＤＤ（ｈａｒｄ  ｄｉｓｋ  ｄｒｉｖｅ）、ＣＤ−ＲＯＭなどを含んでもよい。コンピューティングシステム１０００は、キーボード、キーパッド、マウスなどのような入力手段及びプリンタなどのような出力手段をさらに含んでもよい。パワーサプライ１０５０は、コンピューティングシステム１０００の動作に必要な動作電圧を供給できる。
【０１３４】
イメージセンサ１０６０は、バスまたは他の通信リンクを介してプロセッサ１０１０と接続されて通信を行うことができる。イメージセンサ９００はプロセッサ１０１０とともに１つのチップに集積してもよく、それぞれ異なるチップにそれぞれ集積してもよい。
【０１３５】
コンピューティングシステム１０００の構成要素は、多様な形態のパッケージで具現してもよい。例えば、コンピューティングシステム１０００の少なくとも一部の構成は、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ  
【０１３６】
一方、コンピューティングシステム１０００は本発明の実施形態に係るディスプレイ装置を利用する全てのコンピューティングシステムとして解釈するべきである。例えば、コンピューティングシステム１０００は、デジタルカメラ、携帯電話器、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）、ＰＭＰ（Ｐｏｒｔａｂｌｅ  Ｍｕｌｔｉｍｅｄｉａ  Ｐｌａｙｅｒ）、スマートフォンなどを含んでもよい。
【０１３７】
図２２は図２１のコンピューティングシステムで利用するインターフェースの一例を示すブロック図である。
【０１３８】
図２２を参照すると、コンピューティングシステム１１００は、ＭＩＰＩインターフェースを使用または支援できるデータ処理装置によって具現してもよく、アプリケーションプロセッサ１１１０、イメージセンサ１１４０及びディスプレイ１１５０などを含んでもよい。アプリケーションプロセッサ１１１０のＣＳＩホスト１１１２は、カメラシリアルインターフェース（Ｃａｍｅｒａ  Ｓｅｒｉａｌ  Ｉｎｔｅｒｆａｃｅ、ＣＳＩ）を介してイメージセンサ１１４０のＣＳＩ装置１１４１とシリアル通信を行ってもよい。一実施形態において、ＣＳＩホスト１１１２は、デシリアライズ（ＤＥＳ）を含んでもよく、ＣＳＩ装置１１４１はシリアライザ（ＳＥＲ）を含んでもよい。アプリケーションプロセッサ１１１０のＤＳＩホスト１１１１はディスプレイシリアルインターフェース（Ｄｉｓｐｌａｙ  Ｓｅｒｉａｌ  Ｉｎｔｅｒｆａｃｅ、ＤＳＩ）を通じて本発明の実施形態に係るディスプレイ１１５０のＤＳＩ装置１１５１とシリアル通信を行ってもよい。
【０１３９】
一実施形態において、ＤＳＩホスト１１１１はシリアライザ（ＳＥＲ）を含んでもよく、ＤＳＩ装置１１５１はティシリオルライジョ（ＤＥＳ）を含んでもよい。さらに、コンピューティングシステム１１００は、アプリケーションプロセッサ１１１０と通信を行うことができるＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）チップ１１６０をさらに含んでもよい。コンピューティングシステム１１００のＰＨＹ１１１３とＲＦチップ１１６０のＰＨＹ１１６１は、ＭＩＰＩ（Ｍｏｂｉｌｅ  Ｉｎｄｕｓｔｒｙ  Ｐｒｏｃｅｓｓｏｒ  Ｉｎｔｅｒｆａｃｅ）  ＤｉｇＲＦによってデータ送受信を行うことができる。また、アプリケーションプロセッサ１１１０は、ＰＨＹ１１６１のＭＩＰＩ  ＤｉｇＲＦに基づいたデータ送受信を制御するＤｉｇＲＦ  ＭＡＳＴＥＲ１１１４）をさらに含んでもよい。
【０１４０】
一方、コンピューティングシステム１１００は、ＧＰＳ（Ｇｌｏｂａｌ  Ｐｏｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ）１１２０、ストレージ１１７０、マイク１１８０、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１１８５及びスピーカ１１９０を含んでもよい。また、コンピューティングシステム１１００は、 超広帯域（Ｕｌｔｒａ  Ｗｉｄｅ  Ｂａｎｄ、ＵＷＢ）１２１０、無線ＬＡＮ（Ｗｉｒｅｌｅｓｓ  Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ、ＷＬＡＮ）１２２０及びＷＩＭＡＸ（Ｗｏｒｌｄｗｉｄｅ  Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ  ｆｏｒ  Ｍｉｃｒｏｗａｖｅ  Ａｃｃｅｓｓ）１２３０などを利用して通信を行うことができる。但し、コンピューティングシステム１１００の構造及びインターフェースは１つの例示であって、これに限定するものではない。
【０１４１】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【０１４２】
本発明の実施形態に係る電圧レベル変換回路は、それぞれ異なる動作電圧を使う回路ブロックを含む集積回路に有用に利用することができる。特に多数のレベルシフトが要求される装置及びシステムに利用することができる。特に本発明の実施形態に係る電圧レベル変換回路はディスプレイ装置とともに多数のレベルシフトが要求される装置及びシステムにさらに有用に利用することができる。
【符号の説明】
【０１４３】
１００  電圧レベル変換回路
２００  スイッチ信号発生器
３００  レベルシフト
４００  電圧スイッチ回路
５００  レベルシフト回路
【図１】
2014165914.tif 000003
【図２】
2014165914.tif 000004
【図３】
2014165914.tif 000005
【図４】
2014165914.tif 000006
【図５】
2014165914.tif 000007
【図６】
2014165914.tif 000008
【図７】
2014165914.tif 000009
【図８】
2014165914.tif 000010
【図９】
2014165914.tif 000011
【図１０】
2014165914.tif 000012
【図１１】
2014165914.tif 000013
【図１２】
2014165914.tif 000014
【図１３】
2014165914.tif 000015
【図１４】
2014165914.tif 000016
【図１５】
2014165914.tif 000017
【図１６】
2014165914.tif 000018
【図１７】
2014165914.tif 000019
【図１８】
2014165914.tif 000020
【図１９】
2014165914.tif 000021
【図２０】
2014165914.tif 000022
【図２１】
2014165914.tif 000023
【図２２】
2014165914.tif 000024