(57)【要約】  キャパシタを内蔵する回路基板の、加熱による信頼性及び性能の低下を抑える。  回路基板（１）は、絶縁層（２０）内に設けられたキャパシタ（１０）を有する。キャパシタ（１０）は、誘電体層（１１）と、誘電体層（１１）の一方の面に設けられ開口部（１２ａ）を有する電極層（１２）と、誘電体層（１１）の他方の面に設けられ開口部（１２ａ）と対応する位置に凹部（１３ａ）を有する電極層（１３）とを含む。回路基板（１）には、誘電体層（１１）、開口部（１２ａ）及び凹部（１３ａ）を貫通し、電極層（１３）の凹部（１３ａ）に接し、平面視で電極層（１２）の開口部（１２ａ）よりも小さい導体ビア（３１）が設けられる。
2017183146.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層と、
前記絶縁層内に設けられ、誘電体層と、前記誘電体層の第１面に設けられ開口部を有する第１導体層と、前記誘電体層の前記第１面とは反対の第２面に設けられ前記開口部と対応する位置に凹部を有する第２導体層とを含むキャパシタと、
前記絶縁層内に設けられ、前記誘電体層、前記開口部及び前記凹部を貫通し、前記凹部に接し、平面視で前記開口部よりも小さい導体ビアと
を含むことを特徴とする回路基板。
【請求項２】
前記凹部は、平面視で前記導体ビアの外周部に設けられることを特徴とする請求項１に記載の回路基板。
【請求項３】
前記凹部は、前記導体ビアの外縁に沿って連続して設けられることを特徴とする請求項２に記載の回路基板。
【請求項４】
前記凹部は、前記外周部内の一部に設けられることを特徴とする請求項２に記載の回路基板。
【請求項５】
前記凹部は、前記外周部内の複数箇所に設けられることを特徴とする請求項２に記載の回路基板。
【請求項６】
前記導体ビアは、前記誘電体層と接することを特徴とする請求項１に記載の回路基板。
【請求項７】
前記第１導体層及び前記第２導体層のうち、一方は銅を含み、他方はニッケルを含むことを特徴とする請求項１に記載の回路基板。
【請求項８】
絶縁層内に、誘電体層と、前記誘電体層の第１面に設けられ開口部を有する第１導体層と、前記誘電体層の前記第１面とは反対の第２面に設けられ前記開口部と対応する位置に凹部を有する第２導体層とを含むキャパシタが設けられた基板を形成する工程と、
前記絶縁層内に、前記誘電体層、前記開口部及び前記凹部を貫通し、前記凹部に接し、平面視で前記開口部よりも小さい導体ビアを形成する工程と
を含むことを特徴とする回路基板の製造方法。
【請求項９】
前記基板を形成する工程は、前記導体ビアが形成される位置の外縁の全部又は一部が含まれる領域に前記凹部を有する前記第２導体層を形成する工程を含むことを特徴とする請求項８に記載の回路基板の製造方法。
【請求項１０】
前記第２導体層を形成する工程は、
前記第２導体層の材料上に、前記材料の厚さよりも小さい開口部が前記領域に設けられたレジストパターンを形成する工程と、
前記レジストパターンをマスクにした前記材料のエッチングにより、前記領域に前記凹部を有する前記第２導体層を形成する工程と
を含むことを特徴とする請求項９に記載の回路基板の製造方法。
【請求項１１】
前記導体ビアを形成する工程は、
ドリルを用いて、前記誘電体層、前記開口部及び前記凹部を貫通し、内壁に前記凹部が露出し、平面視で前記開口部よりも小さい孔を形成する工程と、
メッキ法を用いて、前記孔内に前記導体ビアの材料を形成する工程と
を含むことを特徴とする請求項８に記載の回路基板の製造方法。
【請求項１２】
回路基板と、
前記回路基板に搭載された電子部品と
を含み、
前記回路基板は、
絶縁層と、
前記絶縁層内に設けられ、誘電体層と、前記誘電体層の第１面に設けられ開口部を有する第１導体層と、前記誘電体層の前記第１面とは反対の第２面に設けられ前記開口部と対応する位置に凹部を有する第２導体層とを含むキャパシタと、
前記絶縁層内に設けられ、前記誘電体層、前記開口部及び前記凹部を貫通し、前記凹部に接し、平面視で前記開口部よりも小さい導体ビアと
を含むことを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板、回路基板の製造方法及び電子装置に関する。
【背景技術】
【０００２】
回路基板にキャパシタ（コンデンサ）を内蔵する技術が知られている。キャパシタは、所定材料を用いた誘電体層を一対の導体層で挟んだ構造とされる。
キャパシタを内蔵する回路基板に関し、その内部の層間接続のため、誘電体層とそれを挟む導体層対の一方とに接してキャパシタを貫通するような導体ビアを設ける技術が知られている。このほか、誘電体層とそれを挟む導体層対の少なくとも一方とに接しないでキャパシタを貫通するような導体ビアを設ける技術も知られている。導体ビアは、キャパシタの所定部位を貫通する孔を形成し、その孔に導体ビアの材料を形成することで、回路基板内に設けられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２１０７７６号公報
【特許文献２】特開２０１５−１８９８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
キャパシタを内蔵し、誘電体層とそれを挟む導体層対の一方とに接してキャパシタを貫通するように導体ビアを設ける回路基板では、導体ビアの形成時に、誘電体層と導体層との間にクラックや剥離が生じることがある。キャパシタの誘電体層と導体層との間に生じるクラックや剥離は、キャパシタの静電容量を低下させ、キャパシタを内蔵する回路基板の信頼性及び性能を低下させる可能性がある。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、絶縁層と、前記絶縁層内に設けられ、誘電体層と、前記誘電体層の第１面に設けられ開口部を有する第１導体層と、前記誘電体層の前記第１面とは反対の第２面に設けられ前記開口部と対応する位置に凹部を有する第２導体層とを含むキャパシタと、前記絶縁層内に設けられ、前記誘電体層、前記開口部及び前記凹部を貫通し、前記凹部に接し、平面視で前記開口部よりも小さい導体ビアとを含む回路基板が提供される。【０００６】
また、本発明の一観点によれば、上記のような回路基板の製造方法、及び上記のような回路基板を含む電子装置が提供される。
【発明の効果】
【０００７】
開示の技術によれば、キャパシタの誘電体層と導体層との間のクラックや剥離、それによる静電容量の低下が抑えられ、信頼性及び性能に優れる回路基板が実現される。また、そのような回路基板を含む、信頼性及び性能に優れる電子装置が実現される。【０００８】
本発明の目的、特徴及び利点は、本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【０００９】
【図１】回路基板の形成方法の一例を示す図（その１）である。
【図２】回路基板の形成方法の一例を示す図（その２）である。
【図３】回路基板の形成方法の一例を示す図（その３）である。
【図４】回路基板形成における孔開け工程の説明図である。
【図５】回路基板形成における導体ビア形成工程及び加熱工程の説明図である。
【図６】第１の実施の形態に係る回路基板の一例を示す図である。
【図７】第１の実施の形態に係るドリル加工の一例の説明図（その１）である。
【図８】第１の実施の形態に係るドリル加工の一例の説明図（その２）である。
【図９】第１の実施の形態に係るドリル加工の別例の説明図（その１）である。
【図１０】第１の実施の形態に係るドリル加工の別例の説明図（その２）である。
【図１１】第１の実施の形態に係る回路基板の形成方法の一例を示す図（その１）である。
【図１２】第１の実施の形態に係る回路基板の形成方法の一例を示す図（その２）である。
【図１３】第１の実施の形態に係る回路基板の形成方法の別例を示す図である。
【図１４】第２の実施の形態に係る回路基板の一例を示す図である。
【図１５】第３の実施の形態に係る電子装置の一例を示す図である。
【図１６】第３の実施の形態に係る電子機器の一例を示す図である。
【発明を実施するための形態】
【００１０】
近年、電子装置、電子機器に搭載される半導体チップ、半導体パッケージ等の半導体装置の高性能化、動作の高速化、大電流化、低電圧化が進行している。このような半導体装置の安定な動作には、電源電圧の変動を抑制すること、高周波ノイズを除去することが重要になる。そのため、半導体装置が搭載される回路基板には、電源インピーダンスの低減が求められている。
【００１１】
電源インピーダンスを低減するための手法の１つに、チップコンデンサを回路基板に実装し、回路基板の電源線とグランド（ＧＮＤ）線との間にチップコンデンサを接続する手法が知られている。また、半導体装置からコンデンサまでの配線長を短くして配線のインダクタンス成分を抑える観点から、回路基板にチップコンデンサを内蔵する手法や、誘電体層とそれを挟む一対の導体層で形成されるキャパシタ（薄膜キャパシタ）を内蔵する手法が知られている。
【００１２】
ここで、キャパシタを内蔵する回路基板について説明する。
キャパシタを内蔵する回路基板は、絶縁層内に、誘電体層を一対の導体層で挟んだ構造を有するキャパシタを含む。導体層対の一方は電源電位、他方はＧＮＤ電位とされ、それぞれ回路基板の外部接続用の電源端子、ＧＮＤ端子と電気的に接続される。
【００１３】
キャパシタを内蔵する回路基板では、内部の層間接続のために、絶縁層内に設けられたキャパシタを貫通するような導体ビアが設けられ得る。このような導体ビアを含む回路基板は、例えば、次のような方法で形成される。
【００１４】
図１〜図３は回路基板の形成方法の一例を示す図である。図１（Ａ）〜図１（Ｃ）、図２（Ａ）〜図２（Ｃ）及び図３（Ａ）〜図３（Ｃ）にはそれぞれ、回路基板形成の各工程の要部断面を模式的に図示している。
【００１５】
まず、図１（Ａ）に示すような、誘電体層１１０が一対の導体層（電極層）１２０及び導体層（電極層）１３０で挟まれたキャパシタ基板１００ａが準備される。キャパシタ基板１００ａは、例えば、一方の電極層１３０上に誘電体層１１０を形成し、その上にもう一方の電極層１２０を形成することで、得られる。誘電体層１１０には、各種誘電体材料が用いられ、電極層１２０及び電極層１３０には、各種導体材料が用いられる。例えば、誘電体層にはチタン酸バリウム（ＢａＴｉＯ3；ＢＴＯ）等のセラミック材料が用いられ、電極層１２０及び電極層１３０には銅（Ｃｕ）、ニッケル（Ｎｉ）等の金属材料が用いられる。
【００１６】
次いで、キャパシタ基板１００ａの一方の電極層１２０が、所定形状にパターニングされる。電極層１２０のパターニングは、例えばエッチングにより行われる。図１（Ｂ）には、電極層１２０の、後述する導体ビア３１０（又はそれを形成する孔３００）が形成される位置を含む領域に、開口部１２１が形成された例を図示している。
【００１７】
電極層１２０がパターニングされたキャパシタ基板１００ａは、図１（Ｃ）に示すように、絶縁層２１０と一体化される。絶縁層２１０は、例えば、１層又は複数層の配線層を有するベース基板上に設けられた、樹脂、プリプレグ等の絶縁層、例えばエポキシ樹脂等が用いられた絶縁層である。このような絶縁層２１０上に、キャパシタ基板１００ａが、パターニングされたその電極層１２０側を絶縁層２１０に対向され、加熱されながら加圧されて接着（熱圧着）されることで、絶縁層２１０と一体化される。
【００１８】
絶縁層２１０と一体化されたキャパシタ基板１００ａは、もう一方の電極層１３０が、所定形状にパターニングされる。電極層１３０のパターニングは、例えばエッチングにより行われる。この場合は、まず図２（Ａ）に示すように、電極層１３０上に、所定形状のレジストパターン１４０が形成される。次いで、図２（Ｂ）に示すように、形成されたレジストパターン１４０をマスクにして、電極層１３０のエッチングが行われ、電極層１３０が所定平面形状にパターニングされる。エッチング後、図２（Ｃ）に示すように、レジストパターン１４０が除去される。電極層１３０は、電極層１２０及びその開口部１２１と対応する位置に設けられるように、パターニングされる。
【００１９】
電極層１３０のパターニング後、キャパシタ基板１００ａ上には、図３（Ａ）に示すように、絶縁層２２０が形成される。絶縁層２２０は、例えば、樹脂、プリプレグ等の絶縁層、例えばエポキシ樹脂等が用いられた絶縁層である。このような絶縁層２２０が、絶縁層２１０上のキャパシタ基板１００ａの上に熱圧着される。これにより、絶縁層２１０と一体化されたキャパシタ基板１００ａが、絶縁層２２０によって被覆される。
【００２０】
以上のような工程により、絶縁層２１０及び絶縁層２２０（絶縁層２００）内にキャパシタ１００（キャパシタ基板１００ａ）を内蔵する回路基板の基本構造が形成される。
回路基板に、その内部の層間接続のため、内蔵されるキャパシタ１００を貫通するような導体ビアを設ける場合、まず、図３（Ｂ）に示すように、キャパシタ１００を貫通する孔３００が形成される。孔３００は、レーザー加工又はドリル加工によって形成される。孔３００は、例えば、回路基板を貫通するように、或いは絶縁層２１０側のベース基板に設けられた配線層の一部に通じるように、形成される。
【００２１】
孔３００は、電極層１２０の開口部１２１の位置に、開口部１２１よりも小さい開口サイズ（平面視で開口部１２１よりも小さいサイズ）で形成される。換言すれば、電極層１２０のパターニング時（図１（Ｂ））には、形成される孔３００よりも大きな開口サイズの開口部１２１が形成される。孔３００の内壁には、図３（Ｂ）に示すように、キャパシタ１００の誘電体層１１０、電極層１２０及び電極層１３０のうち、誘電体層１１０及び一方の電極層１３０が露出する。
【００２２】
孔３００の形成後、図３（Ｃ）に示すように、孔３００の内壁に導体材料が形成され、導体ビア３１０が形成される。導体ビア３１０には、各種導体材料、例えばＣｕ等の金属材料が用いられる。導体ビア３１０は、例えば、まず無電解メッキによって導体層（シード層）３０１を形成し、次いでそのシード層３０１を給電層に用いた電解メッキによって導体層（メッキ層）３０２を形成することで、得られる。
【００２３】
孔３００の内壁に導体ビア３１０が形成される際には、絶縁層２２０の上面にもシード層３０１及びメッキ層３０２が形成される。絶縁層２２０の上面に形成されるシード層３０１及びメッキ層３０２は、回路基板の、導体ビア３１０と繋がる配線の一部（導体層３１３）として用いられる。
【００２４】
図３（Ｃ）に示すように、孔３００の内壁に設けられた導体ビア３１０は、孔３００の形成時にその内壁に露出したキャパシタ１００の誘電体層１１０と電極層１３０とに接する。これにより、キャパシタ１００を貫通する導体ビア３１０と、キャパシタ１００の電極層１３０とが電気的に接続される。接続された導体ビア３１０とキャパシタ１００の電極層１３０とは、電源電位又はＧＮＤ電位とされる。尚、キャパシタ１００の、開口部１２１が設けられ導体ビア３１０とは接続されないもう一方の電極層１２０は、導体ビア３１０と接続される電極層１３０とは異なる電位とされる。導体ビア３１０により、回路基板内の、キャパシタ１００を含む複数の層間を電気的に接続する層間接続構造が形成される。
【００２５】
例えば図３（Ｃ）に示すように、内壁に導体ビア３１０が形成された孔３００の中央部には、導体ビア３１０の形成後、空洞４００が残る。この空洞４００内には、エポキシ樹脂等の樹脂（図示せず）が充填されてもよい。尚、ここでは導体ビア３１０として、孔３００の内壁に形成されたコンフォーマルビアを例示するが、孔３００内に導体材料を充填したフィルドビアが形成されてもよい。
【００２６】
ここでは図示を省略するが、図３（Ｃ）の工程後、例えば絶縁層２２０側に樹脂等の絶縁層を積層してその絶縁層に導体ビア及び導体層を形成する、所謂ビルドアップ工程が実施されてもよい。このようなビルドアップ工程を１回又は複数回繰り返して実施することで、所望の配線層数を有する回路基板を得る。
【００２７】
このほか、例えば図３（Ａ）の工程後、キャパシタ１００側に、樹脂等の絶縁層とその上にパターニングされて形成された導体層とを有する基板を、１枚又は複数枚積層する、所謂一括積層工程を実施し、所望の配線層数を有する回路基板を得てもよい。この場合、一括積層工程後に、図３（Ｂ）のようにして孔３００の形成が行われ、図３（Ｃ）のようにして導体ビア３１０の形成が行われる。
【００２８】
例えば、上記のような方法が用いられ、キャパシタ１００を貫通する導体ビア３１０が形成され、導体ビア３１０による回路基板の層間接続構造が実現される。
ここで、回路基板の層間接続構造を得るための別法として、積層する各層に都度レーザー加工による孔開けとその孔内への導体材料の形成を行い、層間を電気的に接続する導体ビアを形成していく、所謂多段レーザー加工法もある。
【００２９】
これに対し、上記のように複数層に一括で孔３００を形成し（図３（Ｂ））、その孔３００に導体ビア３１０を形成する（図３（Ｃ））方法を用いると、多段レーザー加工法を用いる場合に比べて、回路基板形成の簡素化、効率化が図られる。また、孔３００の形成をドリル加工で行うと、一定の開口径で所望の深さの孔３００を形成することができ、回路基板の多層化における設計自由度の向上が図られる。
【００３０】
その一方で、ドリル加工で孔３００を形成する方法においては、次の図４及び図５に示すようなことが起こり得る。
図４は回路基板形成における孔開け工程の説明図、図５は回路基板形成における導体ビア形成工程及び加熱工程の説明図である。図４（Ａ）には孔開け前の要部断面を模式的に図示し、図４（Ｂ）には孔開け途中の要部断面を模式的に図示し、図４（Ｃ）には孔開け後の要部断面を模式的に図示している。図５（Ａ）には無電解メッキ工程の要部断面を模式的に図示し、図５（Ｂ）には電解メッキ工程の要部断面を模式的に図示し、図５（Ｃ）は加熱工程の要部断面を模式的に図示している。
【００３１】
図４（Ａ）に示すような、絶縁層２１０、キャパシタ１００及び絶縁層２２０の積層体（図３（Ａ））に対し、導体ビア３１０用の孔３００を形成するために、図４（Ｂ）に示すようなドリル５００を用いた孔開け加工が行われる。ドリル５００を用いた孔開け加工は、例えば絶縁層２２０側から、絶縁層２２０、キャパシタ１００の電極層１３０及び誘電体層１１０、並びに絶縁層２１０を貫通するように、行われる。孔開け加工は、上記図３（Ｂ）に示したように、キャパシタ１００の電極層１２０に形成した開口部１２１の位置に対して行われる。尚、図４及び図５に電極層１２０は図示していない（その開口部１２１が図示されている）。ドリル５００で形成される孔３００の内壁には、図４（Ｂ）に示すように、絶縁層２２０、電極層１３０、誘電体層１１０及び絶縁層２１０が露出する。
【００３２】
このようにドリル５００を用いて孔開け加工を行うと、その加工時のストレスにより、図４（Ｂ）及び図４（Ｃ）に示すように、電極層１３０が変形し、その電極層１３０の変形と共に誘電体層１１０が変形する。このような電極層１３０及び誘電体層１１０の変形、或いは更に互いの物性の違いや密着性等によって、電極層１３０と誘電体層１１０との間には、図４（Ｂ）及び図４（Ｃ）に示すようなクラック６００が発生し得る。
【００３３】
このようなクラック６００が発生した状態で、図５（Ａ）に示すように、無電解メッキが行われると、クラック６００は、無電解メッキのメッキ液６１０、形成されるシード層３０１によっては充填されず、残存し得る。無電解メッキ後、図５（Ｂ）に示すように、更に電解メッキが行われると、残存するクラック６００内にメッキ液６２０が浸入し得る。或いは、電解メッキ後もクラック６００がボイドとして残存し得る。クラック６００内に浸入したメッキ液６２０、或いはクラック６００内に残存するボイドは、孔３００の内壁が無電解メッキで形成されるシード層３０１及び電解メッキで形成されるメッキ層３０２、即ち導体ビア３１０で塞がれ、クラック６００内に閉じ込められ得る。
【００３４】
クラック６００内にメッキ液６２０やボイドが残存する状態で、導体ビア３１０形成後の回路基板が、試験時や実使用時に熱が付与されて加熱されると、クラック６００内に残存するメッキ液６２０やボイド（その内部の気体）が膨張し得る。このように加熱によってクラック６００内のメッキ液６２０やボイドが膨張すると、図５（Ｃ）に示すように、孔３００の内壁のクラック６００を起点にして、キャパシタ１００の電極層１３０と誘電体層１１０との間に剥離６３０が発生し得る。電極層１３０と誘電体層１１０との間に発生する剥離６３０は、キャパシタ１００の静電容量の低下を引き起こす。
【００３５】
このように、ドリル加工で孔３００を形成する方法を用いると、電極層１３０と誘電体層１１０との間に発生するクラック６００及びそれに起因した剥離６３０により、キャパシタ１００及びそれを内蔵する回路基板の信頼性及び性能が低下する可能性がある。
【００３６】
尚、ここでは、電極層１２０の開口部１２１に対応した位置に存在する、電極層１３０と誘電体層１１０との積層部位に、ドリル加工を行う場合を例にした。このほか、電極層１３０の開口部に対応した位置に存在する、誘電体層１１０と電極層１２０との積層部位に、ドリル加工を行う場合も同様である。この場合も、ドリル加工に起因して誘電体層１１０と電極層１２０との間に発生するクラックや剥離により、キャパシタ１００及びそれを内蔵する回路基板の信頼性及び性能が低下する可能性がある。
【００３７】
以上のような点に鑑み、ここでは以下に実施の形態として示すような手法を用い、キャパシタを内蔵する回路基板の信頼性及び性能の低下を抑える。
まず、第１の実施の形態について説明する。
【００３８】
図６は第１の実施の形態に係る回路基板の一例を示す図である。図６には第１の実施の形態に係る回路基板の一例の要部断面を模式的に図示している。
図６に示す回路基板１は、絶縁層２０（絶縁層２１及び絶縁層２２）と、絶縁層２０内に設けられたキャパシタ１０（キャパシタ基板１０ａ）とを含む。回路基板１は更に、絶縁層２０及びキャパシタ１０を貫通する孔３０内に設けられた導体ビア３１と、導体ビア３１に接続された導体層３３とを含む。
【００３９】
キャパシタ１０は、誘電体層１１と、誘電体層１１を挟む一対の導体層（電極層）１２及び導体層（電極層）１３とを含む。
誘電体層１１には、各種誘電体材料が用いられる。例えば、誘電体層１１には、セラミック材料が用いられる。誘電体層１１のセラミック材料としては、ＢＴＯ等の各種高誘電体材料を用いることができる。誘電体層１１のセラミック材料としては、ＢＴＯにストロンチウム（Ｓｒ）を添加したチタン酸バリウムストロンチウム（ＢａxＳｒ1-xＴｉＯ3；ＢＳＴＯ）、チタン酸ストロンチウム（ＳｒＴｉＯ3；ＳＴＯ）、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3；ＰＺＴ）、ランタン（Ｌａ）を添加したＰＺＴ（ＰＬＺＴ）等の高誘電体材料を用いることもできる。誘電体層１１の厚さは、例えば１μｍ〜３μｍとされる。
【００４０】
電極層１２及び電極層１３には、各種導体材料が用いられる。例えば、電極層１２及び電極層１３には、金属材料が用いられる。電極層１２の金属材料としては、Ｃｕ、Ｎｉ等を用いることができる。電極層１２及び電極層１３の厚さはそれぞれ、例えば１５μｍ〜３０μｍとされる。電極層１２及び電極層１３は、それぞれ所定平面形状にパターニングされる。電極層１２は、導体ビア３１又は孔３０が形成される位置を含む領域に、開口部１２ａを有する。電極層１３は、導体ビア３１又は孔３０の外周部３１Ａに、薄化された部位である凹部１３ａを有する。電極層１２及び電極層１３には、互いに対応する位置に、それぞれ開口部１２ａ及び凹部１３ａが設けられる。
【００４１】
このようなキャパシタ１０が、絶縁層２０内に設けられる。絶縁層２０の、キャパシタ１０下に設けられる部位である絶縁層２１は、例えば、１層又は複数層の配線層を有するベース基板上に設けられた、樹脂、プリプレグ等の絶縁層である。絶縁層２１には、エポキシ樹脂、ポリイミド樹脂、ビスマレイミドトリアジン樹脂等の樹脂材料、又はこのような樹脂材料にガラス等の繊維やクロスが含有されたものを用いることができる。絶縁層２０の、キャパシタ１０上に設けられる部位である絶縁層２２にも同様に、エポキシ樹脂、ポリイミド樹脂、ビスマレイミドトリアジン樹脂等の樹脂材料、又はこのような樹脂材料にガラス等の繊維やクロスが含有されたものを用いることができる。
【００４２】
孔３０は、絶縁層２２、キャパシタ１０及び絶縁層２１を貫通するように形成される。孔３０は、後述のように、ドリル加工によって形成される。例えば、平面円形状で、直径が５０μｍ〜３００μｍの開口サイズの孔３０が設けられる。孔３０は、電極層１２の開口部１２ａ及び電極層１３の凹部１３ａの位置に、凹部１３ａに接し、且つ、開口部１２ａよりも小さい開口サイズ（平面視で開口部１２ａよりも小さいサイズ）で、形成される。孔３０の内壁には、キャパシタ１０の誘電体層１１、電極層１２及び電極層１３のうち、誘電体層１１及び電極層１３が露出する。電極層１３の露出部には、その薄化された部位である凹部１３ａが含まれる。
【００４３】
孔３０内には、導体ビア３１が設けられる。導体ビア３１には、各種導体材料が用いられる。例えば、導体ビア３１には、金属材料が用いられる。導体ビア３１の金属材料としては、Ｃｕ等を用いることができる。導体ビア３１は、後述のように、メッキ法を用いて形成される。導体ビア３１は、例えば、中央部に空洞４０を残して孔３０の内壁に設けられたコンフォーマルビアとされる。尚、空洞４０内には樹脂（図示せず）が充填されてもよい。
【００４４】
絶縁層２２の上面２２ａには、孔３０内に設けられる導体ビア３１と接続された導体層３３が設けられる。導体層３３には、各種導体材料が用いられる。例えば、導体層３３には、金属材料が用いられる。導体層３３の金属材料としては、Ｃｕ等を用いることができる。導体層３３は、例えば、後述のように、メッキ法を用いて孔３０の内壁に導体ビア３１を形成する際に、その導体ビア３１と同時に形成される。
【００４５】
回路基板１では、導体ビア３１が、キャパシタ１０の電極層１３の凹部１３ａ及び誘電体層１１をこれらに接触して貫通し、電極層１２の開口部１２ａを非接触で貫通する。導体ビア３１（及びそれに接続される導体層３３）は、キャパシタ１０の電極層１３と電気的に接続される。
【００４６】
回路基板１を形成する際には、電極層１２に予め、導体ビア３１を形成する孔３０よりも大きな開口部１２ａを設け、電極層１３に予め、導体ビア３１を形成する孔３０の形成位置に凹部１３ａを設ける。そして、このような電極層１２及び電極層１３を含むキャパシタ１０を、絶縁層２１と絶縁層２２との間に設けた状態で、開口部１２ａ及び凹部１３ａを貫通するように、ドリル加工によって孔３０を形成する。
【００４７】
図７及び図８は第１の実施の形態に係るドリル加工の一例の説明図である。図７（Ａ）にはドリル加工前の基板の要部断面を模式的に図示し、図７（Ｂ）にはドリル加工前のキャパシタの要部平面を模式的に図示している。図８（Ａ）にはドリル加工後の基板の要部断面を模式的に図示し、図８（Ｂ）にはドリル加工後のキャパシタの要部平面を模式的に図示している。
【００４８】
図７（Ａ）に示す基板１ａは、絶縁層２１と、絶縁層２１上に設けられたキャパシタ１０と、キャパシタ１０上に設けられた絶縁層２２とを含む。
図７（Ｂ）（及び図８（Ｂ））にはキャパシタ１０の電極層１２の開口部１２ａを点線で図示している。電極層１３には、ドリル加工前に、電極層１２の開口部１２ａと対応する位置に、凹部１３ａが設けられる。図７（Ａ）及び図７（Ｂ）の例では、電極層１３の凹部１３ａとして、ドリル加工で孔３０が形成される位置の外縁Ｅ（鎖線で図示）の全体が含まれる平面周状の凹部１３ａを設けている。図７（Ａ）及び図７（Ｂ）に示すような凹部１３ａは、例えば、後述のように、キャパシタ１０上に絶縁層２２を形成する前に、電極層１３をハーフエッチングすることで、形成される。
【００４９】
図７（Ａ）に示すような基板１ａに対するドリル加工により、図８（Ａ）に示すような、絶縁層２２、キャパシタ１０の電極層１３の凹部１３ａ、誘電体層１１、電極層１２の開口部１２ａ、及び絶縁層２１を貫通する、孔３０が形成される。図８（Ａ）及び図８（Ｂ）に示すように、形成される孔３０の内壁は、電極層１２の開口部１２ａ（点線で図示）の縁よりも内側で、電極層１３の凹部１３ａに位置する。
【００５０】
図７及び図８に示す基板１ａの例では、電極層１３に、ドリル加工位置の外縁Ｅの全体が含まれる平面周状の凹部１３ａを設け、電極層１３の、ドリル加工位置の外縁Ｅを薄くしている。これにより、このような凹部１３ａを設けていない電極層１３をドリル加工する場合に比べて、電極層１３のドリル加工時のストレスが低減される。
【００５１】
尚、ここでは電極層１３の凹部１３ａを平面周状とし、中央に凸部１３ｃを残したが、このような凸部は必ずしも設けることを要しない。
但し、電極層１３に凹部１３ａをハーフエッチングで形成する際には、電極層１３の材質やエッチング条件等によって、電極層１３面内のエッチングが不均一に進行する場合がある。このような場合、エッチング領域が広いと、回路基板１に電極層１３の凹部１３ａとして残すべき部位が貫通し、ドリル加工後の孔３０に導体ビア３１を形成した際、導体ビア３１と電極層１３とが未接続（断線）となり、回路基板１の性能が低下する可能性がある。
【００５２】
これに対し、図７及び図８の例のように、凹部１３ａを中央に凸部１３ｃが残るような平面周状にすると、エッチング領域が広くなるのが抑えられ、エッチングの速度、深さ、面積等をコントロールし易くなる。それにより、回路基板１に電極層１３の凹部１３ａとして残すべき部位の貫通、それによる導体ビア３１との未接続を抑えることも可能になる。凹部１３ａを平面周状にすると、電極層１３のエッチング領域が広くなることで生じ得る不具合を抑えつつ、電極層１３のドリル加工位置の外縁Ｅを薄くし、電極層１３のドリル加工時のストレスを低減することができる。
【００５３】
尚、電極層１３のドリル加工時のストレスが低減可能で、導体ビア３１と電極層１３とを断線させずに電気的に接続可能であれば、凹部１３ａ内の一部には貫通部位が含まれてもよい。
【００５４】
また、図９及び図１０は第１の実施の形態に係るドリル加工の別例の説明図である。図９（Ａ）にはドリル加工前の基板の要部断面を模式的に図示し、図９（Ｂ）にはドリル加工前のキャパシタの要部平面を模式的に図示している。図１０（Ａ）にはドリル加工後の基板の要部断面を模式的に図示し、図１０（Ｂ）にはドリル加工後のキャパシタの要部平面を模式的に図示している。
【００５５】
図９（Ａ）に示す基板１ａも上記同様、絶縁層２１と、絶縁層２１上に設けられたキャパシタ１０と、キャパシタ１０上に設けられた絶縁層２２とを含む。
図９（Ｂ）（及び図１０（Ｂ））にはキャパシタ１０の電極層１２の開口部１２ａを点線で図示している。電極層１３には、ドリル加工前に、電極層１２の開口部１２ａと対応する位置に、凹部１３ａが設けられる。図９（Ａ）及び図９（Ｂ）の例では、電極層１３の凹部１３ａとして、ドリル加工で孔３０が形成される位置の外縁Ｅ（鎖線で図示）の一部が含まれる平面円形状の凹部１３ａを複数箇所（ここでは一例として６箇所）に設けている。図９（Ａ）及び図９（Ｂ）に示すような凹部１３ａ群は、例えば、後述のように、キャパシタ１０上に絶縁層２２を形成する前に、電極層１３をハーフエッチングすることで、形成される。
【００５６】
図９（Ａ）に示すような基板１ａに対するドリル加工により、図１０（Ａ）に示すような、絶縁層２２、キャパシタ１０の電極層１３の凹部１３ａ群、誘電体層１１、電極層１２の開口部１２ａ、及び絶縁層２１を貫通する、孔３０が形成される。図１０（Ａ）及び図１０（Ｂ）に示すように、形成される孔３０の内壁は、電極層１２の開口部１２ａ（点線で図示）の縁よりも内側で、電極層１３の凹部１３ａ群、及び隣接凹部１３ａ間（電極層１３の薄化されていない部位）に位置する。
【００５７】
図９及び図１０に示す基板１ａの例では、電極層１３に、ドリル加工位置の外縁Ｅの一部が含まれる平面円形状の凹部１３ａを複数設け、電極層１３の、ドリル加工位置の外縁Ｅの複数箇所を薄くしている。これにより、このような凹部１３ａ群を設けていない電極層１３をドリル加工する場合に比べて、電極層１３のドリル加工時のストレスが低減される。
【００５８】
図９及び図１０の例では、ドリル加工位置の外縁Ｅの複数箇所に凹部１３ａを設けるため、隣接凹部１３ａ間には、電極層１３の薄化されていない部位（未薄化部）１３ｄが残る。そのため、ドリル加工で形成した孔３０に導体ビア３１を形成した際、導体ビア３１は、電極層１３の薄化された凹部１３ａだけでなく、薄化されていない未薄化部１３ｄとも接続され、導体ビア３１と電極層１３との間の電気抵抗の増大を抑えることができる。図９及び図１０の例のように、凹部１３ａを複数箇所に設けると、導体ビア３１と電極層１３との間の電気抵抗の増大を抑えつつ、電極層１３の、ドリル加工位置の外縁Ｅの複数箇所を薄くし、電極層１３のドリル加工時のストレスを低減することができる。
【００５９】
図９及び図１０の例に示すような凹部１３ａ群の各々の個数や外形サイズは、上記の例に限定されるものではない。凹部１３ａ群により、電極層１３の薄化された部位の合計面積が大きくなるほど、電極層１３のドリル加工時のストレス低減効果が大きくなる。一方、凹部１３ａ群により、電極層１３の薄化されていない部位の面積が大きくなるほど、孔３０の内壁に形成される導体ビア３１との電気抵抗低減効果が大きくなる。
【００６０】
尚、電極層１３のドリル加工時のストレスが低減可能で、電極層１３をその薄化されていない部位で導体ビア３１と十分に電気的に接続可能であれば、凹部１３ａ群の一部又は全部は貫通孔とされてもよく、或いは凹部１３ａ内の一部に貫通部位が含まれてもよい。
【００６１】
上記図７及び図８、又は上記図９及び図１０に例示した基板１ａのように、ドリル加工前の電極層１３の所定部位に凹部１３ａ又は凹部１３ａ群を設けておくことで、電極層１３のドリル加工時のストレスが低減される。そのため、上記図４及び図５に示したような、ドリル加工時のストレスによる電極層１３０及びその下の誘電体層１１０の変形、電極層１３０と誘電体層１１０との間のクラック６００の発生、クラック６００に起因した加熱時の剥離６３０が抑えられる。基板１ａにおいて、その電極層１３と誘電体層１１との間のクラックや剥離の発生を抑えることで、内蔵されるキャパシタ１０の静電容量の低下を抑えることが可能になる。
【００６２】
尚、上記図７及び図８には外形が平面円形状の凹部１３ａを例示し、上記図９及び図１０には外形が平面円形状の凹部１３ａ群を例示するが、各凹部１３ａの外形は、平面円形状に限定されるものではない。更に、上記図７及び図８、及び上記図９及び図１０には、外形が平面円形状の導体ビア３１及び開口部１２ａを例示するが、導体ビア３１及び開口部１２ａの外形の形状も、平面円形状に限定されるものではない。孔３０の内壁に形成される導体ビア３１が、凹部１３ａ又は凹部１３ａ群と接し、開口部１２ａと接しない構造となれば、導体ビア３１、各凹部１３ａ及び開口部１２ａの外形は、各種平面形状とすることができる。
【００６３】
電極層１３に設ける凹部１３ａ又は凹部１３ａ群は、深くなるほど、また面積又は合計面積が広くなるほど、ドリル加工時のストレス低減効果は高くなる一方、電極層１３とドリル加工後の孔３０に形成される導体ビア３１との接触面積は小さくなる。例えば、凹部１３ａ又は凹部１３ａ群を設けた電極層１３に対するドリル加工時のストレス、及び凹部１３ａ又は凹部１３ａ群を設けた電極層１３と導体ビア３１との間の電気抵抗を考慮し、電極層１３に設ける凹部１３ａ又は凹部１３ａ群の深さ、面積を設定する。
【００６４】
続いて、上記のような構成を有する回路基板１の形成方法の一例について説明する。
図１１及び図１２は第１の実施の形態に係る回路基板の形成方法の一例を示す図である。図１１（Ａ）〜図１１（Ｃ）及び図１２（Ａ）〜図１２（Ｃ）にはそれぞれ、第１の実施の形態に係る回路基板形成の各工程の要部断面を模式的に図示している。
【００６５】
この例では、上記図１（Ａ）〜図１（Ｃ）及び図２（Ａ）〜図２（Ｃ）の例に従い、図１１（Ａ）に示すような、絶縁層２１及びキャパシタ基板１０ａの積層体が準備される。キャパシタ基板１０ａは、例えば、Ｎｉを主成分とした一方の電極層１３上に、ＢＴＯを主成分とした誘電体層１１を焼結形成し、その上に、Ｃｕを主成分とした他方の電極層１２を被覆形成することで、得られる。キャパシタ基板１０ａは、一方の電極層１２がパターニングされ、樹脂等が用いられた絶縁層２１と一体化され、更に、もう一方の電極層１３がパターニングされる。このような積層体の、キャパシタ基板１０ａの電極層１３の上に、図１１（Ａ）に示すように、凹部１３ａ又は凹部１３ａ群を形成する領域に開口部１４ａを有するレジストパターン１４が形成される。
【００６６】
レジストパターン１４の形成後、図１１（Ｂ）に示すように、そのレジストパターン１４をマスクにして、電極層１３のハーフエッチングが行われる。電極層１３のハーフエッチングにより、後述するドリル加工による孔３０の形成時の、そのドリル加工位置の外縁の全体又は一部が含まれる領域に、凹部１３ａ又は凹部１３ａ群が形成される。例えば、上記図７（Ａ）及び図７（Ｂ）に例示したような凹部１３ａ、又は上記図９（Ａ）及び図９（Ｂ）に例示したような凹部１３ａ群が、レジストパターン１４を用いた電極層１３のハーフエッチングにより形成される。
【００６７】
電極層１３のハーフエッチングは、ウェットエッチングによって行うことができる。エッチング時には、各種条件（エッチング液の種類、温度、濃度、処理時間等）が調整される。エッチングの各種条件が調整され、電極層１３に所定深さの凹部１３ａ又は凹部１３ａ群が形成される。例えば、厚さ３０μｍの電極層１３に対するハーフエッチングにより、深さ２０μｍの凹部１３ａ又は凹部１３ａ群が形成される。この場合、凹部１３ａの下には、厚さ１０μｍの電極層１３が残存する。
【００６８】
ハーフエッチング後、図１１（Ｃ）に示すように、レジストパターン１４が除去される。これにより、絶縁層２１上に、開口部１２ａを有する電極層１２と、誘電体層１１と、開口部１２ａに対応する領域に凹部１３ａ又は凹部１３ａ群を有する電極層１３とを含むキャパシタ基板１０ａが設けられた積層体１ａａが得られる。
【００６９】
得られた積層体１ａａの上には、図１２（Ａ）に示すように、樹脂等が用いられた絶縁層２２が形成される。絶縁層２２は、例えば絶縁層２１上に設けられたキャパシタ基板１０ａの上に熱圧着され、絶縁層２１及びキャパシタ基板１０ａと一体化される。
【００７０】
例えば、図１１（Ａ）〜図１１（Ｃ）及び図１２（Ａ）に示すような方法が用いられ、絶縁層２１及び絶縁層２２（絶縁層２０）内にキャパシタ１０（キャパシタ基板１０ａ）を内蔵する基板１ａが形成される。
【００７１】
図１２（Ａ）に示すような基板１ａの形成後、図１２（Ｂ）に示すように、絶縁層２２、キャパシタ１０及び絶縁層２１を貫通する孔３０が形成される。孔３０は、ドリル加工によって形成される。孔３０は、キャパシタ１０の電極層１２に設けられた開口部１２ａ、及び電極層１３に設けられた凹部１３ａ又は凹部１３ａ群の位置に、形成される。例えば、上記図８（Ａ）及び図８（Ｂ）に例示したように、又は上記図１０（Ａ）及び図１０（Ｂ）に例示したように、ドリル加工によって孔３０が形成される。
【００７２】
キャパシタ１０の一方の電極層１３には、ドリル加工前に、開口部１２ａに対応する領域にあって、ドリル加工位置の外縁の全体又は一部が含まれる領域に、凹部１３ａ又は凹部１３ａ群が形成されている。キャパシタ１０のもう一方の電極層１２には、ドリル加工前に、そのドリル加工位置の外縁よりも大きな開口サイズで開口部１２ａが形成されている。
【００７３】
ドリル加工による、キャパシタ１０を貫通する孔３０の形成時には、一方の電極層１３のドリル加工位置に凹部１３ａ又は凹部１３ａ群が形成されていることで、それらが形成されていない場合に比べ、電極層１３がドリルで削られる際のストレスが低減される。もう一方の電極層１２は、ドリルが開口部１２ａを貫通するため、そのドリル加工で電極層１２が削られることはない。凹部１３ａ又は凹部１３ａ群により、ドリル加工時のストレスが低減されるため、上記図４及び図５に示したような、電極層１３０及びその下の誘電体層１１０の変形、電極層１３０と誘電体層１１０との間のクラック６００の発生が抑えられる。
【００７４】
孔３０の形成後は、図１２（Ｃ）に示すように、孔３０の内壁にＣｕ等の導体材料が形成され、導体ビア３１が形成される。例えば、まず無電解メッキによって導体層（シード層）３０ａが形成され、次いでそのシード層３０ａを給電層に用いた電解メッキによって導体層（メッキ層）３０ｂが形成される。これにより、孔３０の内壁に導体ビア３１が形成される。導体ビア３１は、キャパシタ１０の誘電体層１１、電極層１２及び電極層１３のうち、ドリル加工で形成された孔３０の内壁に露出する誘電体層１１、及び電極層１３の凹部１３ａ又は凹部１３ａ群と接し、電極層１３と電気的に接続される。
【００７５】
導体ビア３１の形成時には、図１２（Ｃ）に示すように、孔３０の内壁のほか、絶縁層２２の上面２２ａにもシード層３０ａ及びメッキ層３０ｂが形成される。これにより、絶縁層２２の上面２２ａに、導体層３３が形成される。導体層３３は、所定形状にパターニングされてもよい。
【００７６】
導体ビア３１は、孔３０の内壁に形成され、中央部に空洞４０を残したコンフォーマルビアとして形成される。この場合、空洞４０には、エポキシ樹脂等の樹脂（図示せず）が充填されてもよい。尚、孔３０内に導体材料を充填し、フィルドビアを形成することもできる。
【００７７】
例えば、以上のような方法を用いて、回路基板１が形成される。
また、回路基板１は、次のような方法を用いて形成することもできる。
図１３は第１の実施の形態に係る回路基板の形成方法の別例を示す図である。図１３（Ａ）〜図１３（Ｃ）にはそれぞれ、第１の実施の形態に係る回路基板形成の各工程の要部断面を模式的に図示している。
【００７８】
この例では、上記図１（Ａ）〜図１（Ｃ）の例に従い、図１３（Ａ）に示すような、絶縁層２１及びキャパシタ基板１０ａの積層体が準備される。キャパシタ基板１０ａは、誘電体層１１と、パターニングされた電極層１２と、パターニング前の電極層１３とを有し、樹脂等が用いられた絶縁層２１と一体化される。このような積層体の、キャパシタ基板１０ａの電極層１３の上に、図１３（Ａ）に示すように、電極層１３をパターニングするためのレジストパターン１５が形成される。
【００７９】
レジストパターン１５は、電極層１３を除去する領域に設けられた開口部１５ｂ、及び凹部１３ａ又は凹部１３ａ群を形成する領域に通じる開口部１５ａを有する。レジストパターン１５の開口部１５ｂ及び開口部１５ａのうち、凹部１３ａ又は凹部１３ａ群を形成する領域に通じる開口部１５ａは、例えば、その開口サイズを電極層１３の厚さ以下とした比較的微細な開口とされる。
【００８０】
レジストパターン１５の形成後、図１３（Ｂ）に示すように、そのレジストパターン１５をマスクにして、電極層１３のエッチングが行われる。電極層１３のエッチングは、ウェットエッチングによって行うことができる。エッチング時には、各種条件（エッチング液の種類、温度、濃度、処理時間等）が調整される。
【００８１】
レジストパターン１５をマスクにした電極層１３のエッチングにより、開口部１５ｂの電極層１３が除去され、電極層１３が所定平面形状にパターニングされる。このエッチングの際には、比較的微細な開口とした開口部１５ａを通じて、電極層１３の凹部１３ａ又は凹部１３ａ群を形成する領域のエッチングも進行する。この開口部１５ａを通じたエッチングは、開口部１５ａを比較的微細な開口としたことで、より大きな開口サイズの開口部１５ｂと比べて、電極層１３のエッチング速度が小さくなる。開口部１５ａの開口サイズ、及びエッチングの各種条件（エッチング液の処理時間等）を調整することで、電極層１３に所定深さの凹部１３ａ又は凹部１３ａ群が形成される。
【００８２】
エッチング後、図１３（Ｃ）に示すように、レジストパターン１５が除去される。これにより、絶縁層２１上に、開口部１２ａを有する電極層１２と、誘電体層１１と、凹部１３ａ又は凹部１３ａ群を有する電極層１３とを含むキャパシタ基板１０ａが設けられた積層体１ａａが得られる。
【００８３】
図１３（Ａ）〜図１３（Ｃ）に示すような方法を用いることで、電極層１３の、所定平面形状へのパターニングと、凹部１３ａ又は凹部１３ａ群の形成とを、同時に行うことができる。
【００８４】
以後は、上記図１２（Ａ）〜図１２（Ｃ）と同様にして、積層体１ａａ上に絶縁層２２が形成されて基板１ａが形成され（図１２（Ａ））、ドリル加工により孔３０が形成され（図１２（Ｂ））、メッキ法により導体ビア３１及び導体層３３が形成される（図１２（Ｃ））。
【００８５】
以上のような方法を用いて、回路基板１を形成することもできる。
尚、図１１（Ａ）〜図１１（Ｃ）及び図１３（Ａ）〜図１３（Ｃ）の例では、絶縁層２１と一体化した後のキャパシタ基板１０ａの電極層１３に対して凹部１３ａ又は凹部１３ａ群の形成を行うようにした。電極層１３の凹部１３ａ又は凹部１３ａ群の形成は、図１１（Ａ）〜図１１（Ｃ）又は図１３（Ａ）〜図１３（Ｃ）の例に従い、絶縁層２１と一体化する前のキャパシタ基板１０ａの電極層１３に対して行うこともできる。この場合は、電極層１２と電極層１３とが共にパターニングされたキャパシタ基板１０ａが、絶縁層２１と一体化され、図１２（Ａ）〜図１２（Ｃ）のような工程が実施される。
【００８６】
回路基板１では、孔３０を形成するドリル加工前に、電極層１３の、ドリル加工位置の外縁に相当する位置に、凹部１３ａ又は凹部１３ａ群が設けられる。そのため、電極層１３のドリル加工時のストレスが低減され、電極層１３及びその下の誘電体層１１の変形が抑えられ、電極層１３と誘電体層１１との間のクラックの発生が抑えられる。回路基板１では、電極層１３と誘電体層１１との間のクラックの発生が抑えられるため、メッキ法を用いて孔３０内に導体ビア３１を形成する際の、クラックへのメッキ液の浸入が抑えられる。クラックの発生とそこへのメッキ液の浸入が抑えられるため、試験時や実使用時に回路基板１が加熱されても、クラック内のメッキ液の膨張、それによる誘電体層１１と電極層１２及び電極層１３との間の剥離の発生が抑えられる。その結果、回路基板１に内蔵されるキャパシタ１０の静電容量の低下が抑えられる。
【００８７】
上記手法によれば、キャパシタ１０の、ドリル加工時のクラックの発生、加熱を伴う試験時や実使用時の剥離、それによる静電容量の低下を効果的に抑えることのできる、信頼性及び性能に優れた回路基板１が実現される。
【００８８】
尚、ここではキャパシタ１０或いはキャパシタ基板１０ａを、電極層１２を絶縁層２１側に、電極層１３を絶縁層２２側に向けて配置したが、勿論、電極層１３を絶縁層２１側に、電極層１２を絶縁層２２側に向けて配置してもよい。
【００８９】
この場合は、下層側になる電極層１３に、ドリル加工位置の外縁よりも大きい開口部が形成され、上層側になる電極層１２に、電極層１３の開口部に対応する領域にあって、ドリル加工位置の外縁の全体又は一部が含まれる領域に、凹部又は凹部群が形成される。
【００９０】
また、ここではキャパシタ１０の電極層１３に凹部１３ａ又は凹部１３ａ群を設ける例を示したが、電極層１３と共に、電極層１２にも同様に、凹部又は凹部群を設けてもよい。
【００９１】
この場合は、例えば、絶縁層２１と一体化する前のキャパシタ基板１０ａ（図１（Ａ））の、その電極層１２の所定領域（電極層１３の開口部と対応する領域にあってドリル加工位置外縁の全体又は一部が含まれる領域）に、凹部又は凹部群を形成する。キャパシタ基板１０ａの電極層１２への凹部又は凹部群の形成は、図１１（Ａ）〜図１１（Ｃ）又は図１３（Ａ）〜図１３（Ｃ）に示したような方法の例に従い、行うことができる。
【００９２】
そのキャパシタ基板１０ａを絶縁層２１と一体化し、電極層１３の所定領域（電極層１２の開口部１２ａと対応する領域にあってドリル加工位置外縁の全体又は一部が含まれる領域）に、凹部１３ａ又は凹部１３ａ群を形成する。尚、電極層１３の凹部１３ａ又は凹部１３ａ群の形成は、絶縁層２１と一体化する前のキャパシタ基板１０ａの電極層１３に対して行ってもよい。電極層１３への凹部１３ａ又は凹部１３ａ群の形成は、図１１（Ａ）〜図１１（Ｃ）又は図１３（Ａ）〜図１３（Ｃ）に示した方法の例に従い、行うことができる。
【００９３】
このようにして、電極層１２と電極層１３の双方の、各々の所定領域に、凹部又は凹部群を設けた積層体を得る。以後は、上記図１２（Ａ）〜図１２（Ｃ）と同様にして、絶縁層の形成（図１２（Ａ））、ドリル加工による孔の形成（図１２（Ｂ））、メッキ法による導体ビア及び導体層の形成（図１２（Ｃ））を行う。ドリル加工前の電極層１２及び電極層１３の各々に設けられる凹部又は凹部群により、電極層１３の開口部、誘電体層１１及び電極層１２のドリル加工時のストレス、電極層１２の開口部、誘電体層１１及び電極層１３のドリル加工時のストレスが、共に低減される。
【００９４】
また、ここでは図示を省略するが、上記のようにして形成された回路基板１上に樹脂等の絶縁層を積層してその絶縁層に導体ビア及び導体層を形成するビルドアップ工程を、１回又は複数回繰り返し、所望の配線層数を有する回路基板を得てもよい。
【００９５】
次に、第２の実施の形態について説明する。
図１４は第２の実施の形態に係る回路基板の一例を示す図である。図１４には第２の実施の形態に係る回路基板の一例の要部断面を模式的に図示している。
【００９６】
図１４に示す回路基板１Ａは、配線２４ａを含むベース基板２４と、ベース基板２４上に設けられた絶縁層２１と、絶縁層２１上に設けられたキャパシタ１０と、キャパシタ１０上に設けられた絶縁層２２とを含む。絶縁層２２、キャパシタ１０、絶縁層２１及びベース基板２４を貫通するように、複数（ここでは一例として３個）の孔３０が設けられる。各孔３０の内壁に、コンフォーマルビア形状の導体ビア３１が設けられる。
【００９７】
キャパシタ１０の電極層１２には、導体ビア３１が設けられる位置に、凹部１２ｂ又は凹部１２ｂ群、或いは、開口部１２ａが設けられる。キャパシタ１０の電極層１３には、導体ビア３１が設けられる位置に、開口部１３ｂ、或いは、凹部１３ａ又は凹部１３ａ群が設けられる。
【００９８】
導体ビア３１の１つ（導体ビア３１ａ）は、電極層１２の開口部１２ａ、誘電体層１１、及び電極層１３の開口部１３ｂを貫通し、キャパシタ１０とは電気的に接続されない。導体ビア３１の別の１つ（導体ビア３１ｂ）は、電極層１３の開口部１３ｂ、誘電体層１１、及び電極層１２の凹部１２ｂ又は凹部１２ｂ群を貫通し、外周部３１Ａに凹部１２ｂ又は凹部１２ｂ群が位置し、キャパシタ１０の電極層１２と電気的に接続される。導体ビア３１の更に別の１つ（導体ビア３１ｃ）は、電極層１３の凹部１３ａ又は凹部１３ａ群、誘電体層１１、及び電極層１２の開口部１２ａを貫通し、外周部３１Ａに凹部１３ａ又は凹部１３ａ群が位置し、キャパシタ１０の電極層１３と電気的に接続される。
【００９９】
導体ビア３１の内側には、樹脂４１が充填される。樹脂４１が充填された導体ビア３１の上下には、導体層３６が設けられる。導体層３６は、例えばメッキ法を用いて形成される（所謂蓋メッキ）。例えば、絶縁層２２上に設けられた導体層３３、及び同様にベース基板２４下に設けられた導体層３３はそれぞれ、導体層３６の形成後に、導体層３６と共に、所定形状にパターニングされる。
【０１００】
絶縁層２２上及びベース基板２４下には、それぞれビルドアップ層２ａが設けられる。各ビルドアップ層２ａには、絶縁層２３と、絶縁層２３を貫通し導体ビア３１上の導体層３６に通じる孔３５ａ内に設けられた接続ビア３５と、接続ビア３５上に設けられた導体層３７とが含まれる。例えば、導体層３７が、回路基板１Ａの外部接続用の端子として利用される。
【０１０１】
図１４には一例として、キャパシタ１０とは電気的に接続されない導体ビア３１ａ、並びにキャパシタ１０と電気的に接続される導体ビア３１ｂ及び導体ビア３１ｃの、３つの導体ビア３１を図示している。回路基板１Ａにおいて、導体ビア３１ａと電気的に接続される導体層３７（端子３７ａ）が、信号端子とされる。導体ビア３１ｂと電気的に接続される導体層３７（端子３７ｂ）、及び導体ビア３１ｃと電気的に接続される導体層３７（端子３７ｃ）のうち、一方が電源端子とされ、他方がＧＮＤ端子とされる。これにより、キャパシタ１０の、導体ビア３１ｂと電気的に接続される電極層１２、及び導体ビア３１ｃと電気的に接続される電極層１３のうち、一方が電源電位とされ、他方がＧＮＤ電位とされる。
【０１０２】
上記第１の実施の形態で述べた技術を採用することで、例えばこの図１４に示すような回路基板１Ａが得られる。回路基板１Ａでは、これを形成する際、ドリル加工前の電極層１２に、電極層１３の開口部１３ｂに対応して凹部１２ｂ又は凹部１２ｂ群を設けておくことで、電極層１２のドリル加工時のストレスが低減される。同様に回路基板１Ａでは、これを形成する際、ドリル加工前の電極層１３に、電極層１２の開口部１２ａに対応して凹部１３ａ又は凹部１３ａ群を設けておくことで、電極層１３のドリル加工時のストレスが低減される。これにより、キャパシタ１０の、ドリル加工時のクラックの発生、クラックに起因した加熱時の剥離、それによる静電容量の低下を効果的に抑えることのできる、信頼性及び性能に優れた回路基板１Ａが実現される。
【０１０３】
尚、ここでは絶縁層２２側及びベース基板２４側にそれぞれ１層ずつビルドアップ層２ａを設けた回路基板１Ａを例示したが、ビルドアップ層２ａの層数はこれに限定されるものではない。また、導体ビア３１（３１ａ，３１ｂ，３１ｃ）は、フィルドビアとすることもできる。
【０１０４】
次に、第３の実施の形態について説明する。
上記第１及び第２の実施の形態で述べたような回路基板１，１Ａ等の上には、半導体チップや半導体パッケージ等の半導体装置をはじめ、各種電子部品を搭載することができる。
【０１０５】
図１５は第３の実施の形態に係る電子装置の一例を示す図である。図１５には第３の実施の形態に係る電子装置の一例の要部断面を模式的に図示している。
ここでは、上記第２の実施の形態で述べた回路基板１Ａを例にする。図１５に示す電子装置５０は、回路基板１Ａと、回路基板１Ａ上に搭載された電子部品６０とを含む。電子装置５０は、電子部品６０を搭載する回路基板１Ａが、更に回路基板７０上に搭載された構成を有する。
【０１０６】
電子部品６０は、例えば、半導体チップ、又は半導体チップを含む半導体パッケージである。このような電子部品６０が、回路基板１Ａ上に搭載される。回路基板１Ａの、電子部品６０の搭載面側に設けられた端子３７ａ、端子３７ｂ及び端子３７ｃと、電子部品６０に設けられた端子６１ａ、端子６１ｂ及び端子６１ｃとがそれぞれ、半田等を用いたバンプ６２を介して接合される。これにより、電子部品６０と回路基板１Ａとが電気的に接続される。ここで、電子部品６０の端子６１ａは、信号端子である。電子部品６０の端子６１ｂ及び端子６１ｃは、例えば、端子６１ｂが電源端子、端子６１ｃがＧＮＤ端子である。
【０１０７】
このように電子部品６０が搭載された回路基板１Ａが、更に回路基板７０上に搭載される。回路基板７０は、例えばプリント基板である。回路基板１Ａの、回路基板７０側に設けられた端子３７ａ、端子３７ｂ及び端子３７ｃと、回路基板７０に設けられた端子７１ａ、端子７１ｂ及び端子７１ｃとがそれぞれ、半田等を用いたバンプ７２を介して接合される。これにより、電子部品６０が搭載された回路基板１Ａと、回路基板７０とが、電気的に接続される。ここで、回路基板７０の端子７１ａは、信号端子である。回路基板７０の端子７１ｂ及び端子７１ｃは、例えば、端子７１ｂが電源端子、端子７１ｃがＧＮＤ端子である。
【０１０８】
電子装置５０では、回路基板７０から、バンプ７２、回路基板１Ａ及びバンプ６２を介して、電子部品６０に電源が供給される。回路基板７０から電子部品６０への電源供給ライン上に、キャパシタ１０が設けられる。この例では、キャパシタ１０の電極層１２が電源電位とされ、電極層１３がＧＮＤ電位とされる。電源供給ライン上にキャパシタ１０が設けられることで、電源インピーダンスの低減、電源電圧の変動、高周波ノイズの発生が抑えられ、電子部品６０の安定な動作が実現される。
【０１０９】
回路基板１Ａでは、キャパシタ１０の電極層１２のドリル加工位置に凹部１２ｂ又は凹部１２ｂ群が設けられ、電極層１３のドリル加工位置に凹部１３ａ又は凹部１３ａ群が設けられる。これにより、キャパシタ１０のドリル加工時のストレスを低減し、クラックの発生、加熱を伴う試験時や実使用時の剥離、それによる静電容量の低下を効果的に抑えることのできる、信頼性及び性能に優れた回路基板１Ａが実現される。このような回路基板１Ａが用いられることで、加熱に対する信頼性及び性能に優れた電子装置５０が実現される。
【０１１０】
電子装置５０は更に、各種電子機器（電子装置とも称する）に搭載することができる。例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置といった、各種電子機器に搭載することができる。
【０１１１】
図１６は第３の実施の形態に係る電子機器の一例を示す図である。図１６には、電子機器の一例を模式的に図示している。
図１６に示すように、上記のような電子装置５０が、電子機器８０に搭載（内蔵）される。電子装置５０に用いられる回路基板１Ａでは、キャパシタ１０の、ドリル加工時のクラックの発生、加熱を伴う試験時や実使用時の剥離、それによる静電容量の低下を効果的に抑えることができる。これにより、加熱に対する信頼性及び性能に優れた電子装置５０が実現され、そのような電子装置５０を搭載する、信頼性及び性能に優れた電子機器８０が実現される。
【０１１２】
上記については単に例を示すものである。更に、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成及び応用例に限定されるものではなく、対応する全ての変形例及び均等物は、添付の請求項及びその均等物による本発明の範囲とみなされる。
【符号の説明】
【０１１３】
１，１Ａ，７０  回路基板
１ａ  基板
１ａａ  積層体
２ａ  ビルドアップ層
１０，１００  キャパシタ
１０ａ，１００ａ  キャパシタ基板
１１，１１０  誘電体層
１２，１３，１２０，１３０  電極層
１２ａ，１３ｂ，１４ａ，１５ａ，１５ｂ，１２１  開口部
１２ｂ，１３ａ  凹部
１３ｃ  凸部
１３ｄ  未薄化部
１４，１５，１４０  レジストパターン
２０，２１，２２，２３，２００，２１０，２２０  絶縁層
２２ａ  上面
２４  ベース基板
２４ａ  配線
３０，３５ａ，３００  孔
３０ａ，３０１  シード層
３０ｂ，３０２  メッキ層
３１，３１ａ，３１ｂ，３１ｃ，３１０  導体ビア
３１Ａ  外周部
３３，３６，３７，３１３  導体層
３５  接続ビア
３７ａ，３７ｂ，３７ｃ，６１ａ，６１ｂ，６１ｃ，７１ａ，７１ｂ，７１ｃ  端子
４０，４００  空洞
４１  樹脂
５０  電子装置
６０  電子部品
６２，７２  バンプ
８０  電子機器
５００  ドリル
６００  クラック
６１０，６２０  メッキ液
６３０  剥離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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2017183146.tif 000020
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