(57)【要約】【課題】ＲＦ信号に対する応答を抑制しつつ高速に動作でき且つ付加インピーダンスの分解能を向上させる。【解決手段】電力増幅装置１０において、制御部１６は、検出された振幅値を量子化することにより、量子化ビット列を形成する。そして、Ｄ／Ａ変換部２２は、形成された量子化ビット列の下位ビットグループをＤ／Ａ変換することにより、アナログ電圧信号を形成する。そして、整合ユニット３１は、逆直列バラクタ対を含み、Ｄ／Ａ変換部２２で得られたアナログ制御信号に応じて容量を変える。また、整合ユニット３２は、制御部１６で得られた上位ビットグループに基づいて容量を変える。【選択図】図１
2014045371.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を増幅する増幅器と、
前記増幅器の出力段に配設され、第１の制御信号に基づいて容量を変化させるスイッチトキャパシタと、
前記増幅器の出力段に配設され、２つのバラクタダイオードが直列に且つ逆向きに接続されたバラクタペア又は２つのバラクタダイオードが並列に且つ逆向きに接続されたバラクタペアを含み、且つ、第２の制御信号に基づいて容量を変化させる整合ユニットと、
前記入力信号の電力を検出する検出部と、
前記検出された電力の値を量子化することにより、上位ビットグループと下位ビットグループとを有する量子化ビット列を形成し、前記上位ビットグループを前記第１の制御信号として前記スイッチトキャパシタへ出力する量子化部と、
前記下位ビットグループをアナログ値に変換することにより前記第２の制御信号を形成する変換部と、
を具備することを特徴とする電力増幅装置。
【請求項２】
前記スイッチトキャパシタは、並列に接続され且つ容量値の異なる複数のキャパシタを含み、
前記バラクタペアを構成する各バラクタダイオードの容量は、前記複数のキャパシタの複数の容量値の内の最小値以下である、
ことを特徴とする請求項１に記載の電力増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力増幅装置に関する。
【背景技術】
【０００２】
基地局又は端末における消費電力の削減は、重要課題となっている。基地局又は端末において電力の大半は、電力増幅器によって消費される。このため、基地局又は端末における消費電力の削減には、電力増幅器を高効率化することが効果的である。
【０００３】
電力増幅器を正弦波によって励振した場合、電力（つまり、振幅）の最大値において効率が最も高くなる。しかしながら、電力の最大値から電力レベルが下がるにつれて、効率が急速に低下する。ここで、電力増幅器に入力されて増幅される送信信号の振幅は一定ではない。このため、送信信号を増幅する場合、電力増幅器の効率は、平均的には、最高効率からかなり低下してしまう。従って、電力効率の平均をできるだけ下げない技術が望まれる。すなわち、最高値に近い電力効率を低振幅時にも確保できる技術が望まれている。
【０００４】
従来から、電力増幅器において歪みを少なくでき且つ高効率化を実現できる技術として、負荷インピーダンス制御を挙げることができる。一般的に、電力増幅器において、最大電力が得られる負荷インピーダンスと、最大効率が得られる負荷インピーダンスとが、異なる。そのため、最大電力が得られる負荷インピーダンスに固定すれば、最高の効率は得られない。一方、最高効率が得られる負荷インピーダンスに固定すれば、最大の出力電力は得られない。そこで、負荷インピーダンスが、信号の振幅に応じて変えることができれば、最大電力が得られる負荷インピーダンスと、最高効率が得られる負荷インピーダンスとを切り替えることができるので、電力効率の平均値を向上できる。
【０００５】
ところで、一般的に、エンベロープ信号の帯域幅は、ベースバンド信号の帯域幅の１０倍程度と見積もられる。例えば、３ＧＰＰ（Third  Generation  Partnership  Project）方式（つまり、Ｗ−ＣＤＭＡ）における４つのキャリアの帯域幅は、２０ＭＨｚであり、ベースバンド信号の帯域幅は、１０ＭＨｚである。そして、エンベロープ信号の帯域幅は、１００ＭＨｚ程度となる。従って、負荷インピーダンスをエンベロープに追従（トラッキング）させるために、負荷インピーダンスを調整する整合回路の高速動作が望まれる。従って、動作速度が数Ｈｚ程度である機械的な可変容量コンデンサ、及び、動作速度が数ＭＨｚ程度のＭＥＭＳ（Micro  Electro  Mechanical  Systems）の整合回路での使用は、好ましくない。
【０００６】
高速動作に関する要求に耐えられる整合回路の構成としては、所謂、デジタル型、及び、アナログ型の２種類の構成を挙げることができる。
【０００７】
デジタル型の整合回路は、半導体スイッチと、当該半導体スイッチに並列に接続され且つ固定容量の異なる複数のコンデンサとを含む。そして、デジタル型の整合回路は、接続されるコンデンサの組を切り替えることにより、付加インピーダンスの値を変化させることができる。一方、アナログ型の整合回路は、バラクタダイオード又はこれに準ずるトランジスタを含む可変容量素子を含む。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−１１８６２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、デジタル型の整合回路は、エンベロープ信号を直接印加してスイッチを制御するため、高速動作が実現される一方、固定容量の小さいコンデンサの精度を確保できず、分解能が低くなってしまう。
【００１０】
また、アナログ型の整合回路は、動作速度が非常に速い一方、追従して欲しくないＲＦ（Radio  Frequency）信号にも応答してしまう。これにより、スペクトラムが拡大し、歪みが増大してしまう。この歪みを複雑な歪補償回路で補償することになると、消費電力が反って増加してしまうことになる。
【００１１】
開示の技術は、上記に鑑みてなされたものであって、ＲＦ信号に対する応答を抑制しつつ高速に動作できる電力増幅装置を提供することを目的とする。また、負荷インピーダンスの分解能を向上させることができる電力増幅装置を提供することを目的とする。また、損失の少ない電力増幅装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
開示の態様では、入力信号を増幅する増幅器と、前記増幅器の出力段に配設され、第１の制御信号に基づいて容量を変化させるスイッチトキャパシタと、前記増幅器の出力段に配設され、２つのバラクタダイオードが直列に且つ逆向きに接続されたバラクタペア又は２つのバラクタダイオードが並列に且つ逆向きに接続されたバラクタペアを含み、且つ、第２の制御信号に基づいて容量を変化させる整合ユニットと、前記入力信号の電力を検出する検出部と、前記検出された電力の値を量子化することにより、上位ビットグループと下位ビットグループとを有する量子化ビット列を形成し、前記上位ビットグループを前記第１の制御信号として前記スイッチトキャパシタへ出力する量子化部と、前記下位ビットグループをアナログ値に変換することにより前記第２の制御信号を形成する変換部と、を具備する。
【発明の効果】
【００１３】
開示の態様によれば、ＲＦ信号に対する応答を抑制しつつ高速に動作できる。また、負荷インピーダンスの分解能を向上させることができる。また、損失を少なくすることができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、実施例１の電力増幅装置の一例を示すブロック図である。
【図２】図２は、実施例１の制御部の一例を示すブロック図である。
【図３】図３は、実施例１の整合回路の一例を示すブロック図である。
【図４】図４は、実施例１の整合回路の具体的構成を示す図である。
【図５】図５は、実施例１の整合ユニットの構成の変形例を示す図である。
【図６】図６は、実施例１の整合ユニットの構成の変形例を示す図である。
【図７】図７は、実施例１の整合ユニットの構成の変形例を示す図である。
【図８】図８は、実施例２の整合ユニットの一例を示す図である。
【図９】図９は、実施例３の基地局の一例を示す図である。
【発明を実施するための形態】
【００１５】
以下に、本願の開示する電力増幅装置の実施形態を図面に基づいて詳細に説明する。なお、この実施形態により本願の開示する電力増幅装置が限定されるものではない。また、実施形態において同一の機能を有する構成には同一の符号を付し、重複する説明は省略される。
【００１６】
［実施例１］
図１は、実施例１の電力増幅装置の一例を示すブロック図である。図１において、電力増幅装置１０は、直交変調部１１と、整合回路１２，１４と、増幅器１３と、振幅検出部１５と、制御部１６とを有する。直交変調部１１と、整合回路１２，１４と、増幅器１３とは、送信信号が伝送される主伝送線上に設けられている。
【００１７】
振幅検出部１５は、送信信号の振幅（つまり、電力）を検出し、検出された振幅の値を制御部１６へ出力する。ここで、振幅検出部１５は、所定の検出期間ごとに、送信信号の振幅を検出する。検出される送信信号の振幅は、例えば、各検出期間内の平均電力であってもよいし、各検出期間内のピーク電力であってもよい。
【００１８】
制御部１６は、振幅検出部１５において検出された振幅値を量子化することにより、量子化ビット数Ｎ（Ｎは２以上の自然数）の量子化ビット列を形成する。量子化ビット列は、上位ビットグループと、下位ビットグループとに分けられる。そして、上位ビットグループは、そのまま整合回路１４へ出力されると共に、下位ビットグループはデジタル値からアナログ値に変換され、下位ビットグループに対応するアナログ値が整合回路１４へ出力される。なお、上位ビットは大きなステップ幅に対応し、下位ビットは小さなステップ幅に対応する。
【００１９】
図２は、制御部１６の一例を示すブロック図である。図２において、制御部１６は、量子化部２１と、Ｄ／Ａ変換部２２とを有する。上記した量子化ビット列の形成処理は、量子化部２１で行われる。また、下位ビットグループのＤ／Ａ変換処理は、Ｄ／Ａ変換部２２で行われる。
【００２０】
直交変調部１１は、送信信号を直交変調し、直交変調後の送信信号を整合回路１２へ出力する。なお、直交変調部１１にて、アップコンバート処理も行われる。
【００２１】
整合回路１２は、増幅器１３の入力段に設けられ、増幅器１３の入力側のインピーダンスをマッチングさせる。
【００２２】
増幅器１３は、電源電圧の大きさに応じて飽和電力を変化させつつ、入力された送信信号を増幅し、増幅後の送信信号を整合回路１４へ出力する。
【００２３】
整合回路１４は、増幅器１３の出力段に設けられ、制御部１６で形成された量子化ビット列に基づいて、増幅器１３の出力側のインピーダンスをマッチングさせる。
【００２４】
図３は、整合回路１４の一例を示すブロック図である。図４は、整合回路１４の具体的構成を示す図である。図３において、整合回路１４は、整合ユニット３１，３２を有する。
【００２５】
整合ユニット３１は、Ｄ／Ａ変換部２２で得られたアナログ値に応じて容量を変える。具体的には、整合ユニット３１は、図４に示すように、主伝送線とグランドとの間に、直列に且つ逆向きに接続されたバラクタダイオードのペア、つまり逆直列バラクタ対を含む。
【００２６】
詳細には、図４に示すように、整合ユニット３１は、コンデンサ４１と、バラクタ４２，４３と、抵抗４４，４５とを有する。コンデンサ４１は、一端が主伝送線に接続され、他端がバラクタ４２のアノードと接続されている。コンデンサ４１とバラクタ４２との接続点と、グランドとは、抵抗４４を介して接続されている。バラクタ４２のカソードには、バラクタ４３のアノードが接続されている。バラクタ４３のカソードは接地されている。バラクタ４２とバラクタ４３との接続点と、上記したアナログ値の入力端子とは、抵抗４５を介して接続されている。
【００２７】
ここで、アナログ値（つまり、アナログ電圧信号）がバラクタ４２とバラクタ４３との接続点に印加されることにより、アナログ値に応じて容量値が変化する。これにより、負荷インピーダンスの大きさを変えることができる。なお、バラクタ４２，４３のそれぞれの容量は、後述する整合ユニット３２に含まれ且つ最も容量の小さいコンデンサの容量以下である。
【００２８】
整合ユニット３２は、制御部１６で得られた上位ビットグループに基づいて容量を変える。具体的には、整合ユニット３２は、図４に示すように、容量が互いに異なるコンデンサ５１，５２，５３と、スイッチ５４，５５，５６とを有する。すなわち、整合ユニット３２は、スイッチトキャパシタである。コンデンサ５１は、一端が主伝送線に接続され、他端がスイッチ５４を介して接地されている。同様に、コンデンサ５２は、一端が主伝送線に接続され、他端がスイッチ５５を介して接地されている。コンデンサ５３は、一端が主伝送線に接続され、他端がスイッチ５６を介して接地されている。
【００２９】
ここで、上位ビットグループは、例えば、３ビットで構成されている。上位ビットグループの中の最上位ビットは、最も容量の大きいコンデンサ５１とスイッチ５４とに対応し、最上位から２番目のビットは、２番目に容量の大きいコンデンサ５２とスイッチ５５とに対応する。そして、最上位から３番目のビットは、３番目に容量の大きいコンデンサ５３とスイッチ５６とに対応する。また、コンデンサ５１の容量は、例えば、４ピコファラデー［ｐＦ］であり、コンデンサ５２の容量は、コンデンサ５１の容量の１／２である２［ｐＦ］であり、コンデンサ５３の容量は、コンデンサ５１の容量の１／４である１［ｐＦ］である。そして、上位ビットグループでビット値が１であるビットに対応するスイッチがＯＮすることにより、対応するコンデンサが接地される。こうしてデジタル値である上位ビットグループに応じて容量値が変化することにより、負荷インピーダンスの大きさを変えることができる。
【００３０】
以上のように本実施例によれば、電力増幅装置１０において、制御部１６は、検出された振幅値を量子化することにより、量子化ビット列を形成する。そして、Ｄ／Ａ変換部２２は、形成された量子化ビット列の下位ビットグループをＤ／Ａ変換することにより、アナログ電圧信号を形成する。そして、整合ユニット３１は、逆直列バラクタ対を含み、Ｄ／Ａ変換部２２で得られたアナログ制御信号に応じて容量を変える。また、整合ユニット３２は、制御部１６で得られた上位ビットグループに基づいて容量を変える。
【００３１】
こうすることで、アナログ型とデジタル型とを組み合わせることができるので、高速で動作でき且つ付加インピーダンスの分解能を向上させることができる。また、整合ユニット３１は上位ビットグループではなく下位ビットグループによって容量が制御されるので、整合ユニット３１の容量の変化量を小さくできる。これにより、容量の変化が線形特性を有することとなる。さらに、整合ユニット３１は、その容量変化が線形特性を有する状態で、逆直列バラクタ対を含んでいるので、ＲＦ信号に起因する容量変化をキャンセルすることができる。すなわち、ＲＦ信号に対する応答を抑制することができる。
【００３２】
なお、以上の説明では、上位ビットグループが３ビットで構成される場合について説明したが、ビット数はこれに限定されない。上位ビットグループの構成ビット数Ｍは、Ｎより小さく且つ２以上の自然数であればよい。この場合、整合ユニット３２は、並列に接続され、且つ、容量の異なるＭ個のコンデンサを有することになる。
【００３３】
また、整合ユニット３１の構成は次のように変形することができる。すなわち、図５に示すように、整合ユニット３１は、抵抗４４，４５の代わりに、コイル６１，６２が設けられてもよい。また、図６に示すように、整合ユニット３１は、抵抗４４，４５の代わりに、λ／４線７１，７２と、コンデンサ７３，７４とが用いられてもよい。また、整合ユニット３１に含まれる逆直列バラクタ対の数は１つに限られず、図７に示すように、並列に接続された複数の逆直列バラクタ対を含んでもよい。すなわち、図７では、バラクタ８１，８２の逆直列バラクタ対が設けられている。
【００３４】
また、制御部１６と整合ユニット３２とを結ぶ接続線（つまり、ドライバ線）、並びに、制御部１６とＤ／Ａ変換部２２とを結ぶ接続線及びＤ／Ａ変換部２２と整合ユニット３１とを結ぶ接続線は、広帯域に対応しうる構成を有している。各接続線は、例えば、ストリップラインによって構成される。
【００３５】
［実施例２］
実施例２は、アナログ電圧信号で制御される整合ユニットの構成バリエーションに関する。実施例２では、逆直列バラクタ対の代わりに、逆並列バラクタ対が用いられる。
【００３６】
図８は、実施例２の整合ユニットの一例を示す図である。図８において、整合ユニット３１は、主伝送線とグランドとの間に、並列に且つ逆向きに接続されたバラクタダイオードのペア、つまり逆並列バラクタ対を含む。
【００３７】
具体的には、整合ユニット３１は、コンデンサ９１，９２，９３と、コイル９４，９５と、バラクタ９６，９７とを有する。コンデンサ９１は、一端が主伝送線に接続され、他端がコンデンサ９２の一端及びコンデンサ９３の一端と並列に接続されている。コンデンサ９２の他端は、バラクタ９６のアノードと接続されている。コンデンサ９２とバラクタ９６との接続点と、アナログ値の第１の入力端子とは、コイル９４を介して接続されている。また、コンデンサ９３の他端は、バラクタ９７のカソードと接続されている。コンデンサ９３とバラクタ９７との接続点と、アナログ値の第２の入力端子とは、コイル９５を介して接続されている。バラクタ９６のカソード及びバラクタ９７のアノードは、接地されている。
【００３８】
ここで、アナログ値（つまり、アナログ電圧信号）が、コンデンサ９２とバラクタ９６との接続点、及び、コンデンサ９３とバラクタ９７との接続点に印加されることにより、アナログ値に応じて容量値が変化する。これにより、負荷インピーダンスの大きさを変えることができる。なお、第１の入力端子に入力されるアナログ値と、第２の入力端子に入力されるアナログ値とは、正負が逆である。また、バラクタ９６，９７のそれぞれの容量は、整合ユニット３２に含まれ且つ最も容量の小さいコンデンサの容量以下である。
【００３９】
以上のように実施例２によれば、整合ユニット３１が逆直列バラクタ対の代わりに逆並列バラクタ対を含んでいても、実施例１と同様の効果を得ることができる。
【００４０】
［実施例３］
実施例１及び実施例２で説明した電力増幅装置は、例えば、基地局の増幅部として利用することができる。図９は、実施例３の基地局の一例を示す図である。
【００４１】
図９において、基地局１００は、ネットワークインタフェース１０１と、変調器１０２と、Ｄ／Ａ変換器１０３と、送信機１０４と、分波器１０６と、受信機１０７と、Ａ／Ｄ変換器１０８と、復調器１０９と、制御装置１１０とを有する。送信機１０４は、電力増幅部１０５を含み、この電力増幅部１０５は、実施例１又は実施例２で説明した電力増幅装置１０に対応する。
【００４２】
送信データは、変調器１０２で変調され、Ｄ／Ａ変換器１０３でＤ／Ａ変換され、送信機１０４で送信処理（アップコンバート、増幅等）されることにより、無線信号とされて、分波器１０６及びアンテナを介して送信される。
【００４３】
また、アンテナ及び分波器１０６を介して受信された無線信号は、受信機１０７で受信処理（ダウンコンバート等）され、Ａ／Ｄ変換器１０８でＡ／Ｄ変換され、復調器１０９で復調されて、受信データとされる。
【００４４】
制御装置１１０は、ネットワークインタフェース１０１と、変調器１０２と、Ｄ／Ａ変換器１０３と、送信機１０４と、受信機１０７と、Ａ／Ｄ変換器１０８と、復調器１０９とを制御する。制御装置１１０は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）及びメモリを含む。メモリは、例えば、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等のＲＡＭ、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ)、フラッシュメモリにより構成される。
【００４５】
以上、本実施例を含む実施の形態に関し、更に以下の付記を開示する。
【００４６】
（付記１）入力信号を増幅する増幅器と、
前記増幅器の出力段に配設され、第１の制御信号に基づいて容量を変化させるスイッチトキャパシタと、
前記増幅器の出力段に配設され、２つのバラクタダイオードが直列に且つ逆向きに接続されたバラクタペア又は２つのバラクタダイオードが並列に且つ逆向きに接続されたバラクタペアを含み、且つ、第２の制御信号に基づいて容量を変化させる整合ユニットと、
前記入力信号の電力を検出する検出部と、
前記検出された電力の値を量子化することにより、上位ビットグループと下位ビットグループとを有する量子化ビット列を形成し、前記上位ビットグループを前記第１の制御信号として前記スイッチトキャパシタへ出力する量子化部と、
前記下位ビットグループをアナログ値に変換することにより前記第２の制御信号を形成する変換部と、
を具備することを特徴とする電力増幅装置。
【００４７】
（付記２）前記スイッチトキャパシタは、並列に接続され且つ容量値の異なる複数のキャパシタを含み、
前記バラクタペアを構成する各バラクタダイオードの容量は、前記複数のキャパシタの複数の容量値の内の最小値以下である、
ことを特徴とする付記１に記載の電力増幅装置。
【００４８】
（付記３）前記変換部と前記整合ユニットとの接続線は、ストリップラインである、
ことを特徴とする付記１又は付記２に記載の電力増幅装置。
【００４９】
（付記４）前記量子化部と前記スイッチトキャパシタとの接続線は、ストリップラインである、
ことを特徴とする付記１又は付記２に記載の電力増幅装置。
【符号の説明】
【００５０】
１０  電力増幅装置
１１  直交変調部
１２，１４  整合回路
１３  増幅器
１５  振幅検出部
１６  制御部
２１  量子化部
２２  Ｄ／Ａ変換部
３１，３２  整合ユニット
４１，５１，５２，５３，７３，７４，９１，９２，９３  コンデンサ
４２，４３，８１，８２，９６，９７  バラクタ
４４，４５  抵抗
５４，５５，５６  スイッチ
６１，６２，９４，９５  コイル
７１，７２  λ／４線
１００  基地局
１０１  ネットワークインタフェース
１０２  変調器
１０３  Ｄ／Ａ変換器
１０４  送信機
１０５  電力増幅部
１０６  分波器
１０７  受信機
１０８  Ａ／Ｄ変換器
１０９  復調器
１１０  制御装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2014045371.tif 000008
【図７】
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【図８】
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【図９】
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