(57)【要約】【課題】変換入力データの変化量にかかわらず変換誤差を低減してセトリング時間を短縮する。【解決手段】第１変換回路２は電圧ポテンショメータ型のＤ／Ａ変換器であって、下位２ビットのデータＤＡをＤ／Ａ変換する。第２変換回路３は、キャパシタアレイ２２を用いたＤ／Ａ変換器であって、上位２ビットのデータＤＡをＤ／Ａ変換する。直前のＤ／Ａ変換周期に対しデータＤＡが変化すると、ＳＥＬをＨ（Ａ側）、スイッチＳＷ１、ＳＷ２をＣ側、スイッチＳＷ３、ＳＷ４をＡ側に切り替え、データＤＡの上位２ビットのＤ／Ａ変換電圧を初期化電圧とする第１初期化形態で初期化する。直前のＤ／Ａ変換周期に対しデータＤＡが変化しない場合には、ＳＥＬをＬ（Ｂ側）、スイッチＳＷ１、ＳＷ２をＣ側、スイッチＳＷ３、ＳＷ４をＢ側に切り替え、前回のＤ／Ａ変換電圧ＶDAを初期化電圧として用いる第２初期化形態で初期化する。【選択図】図１
2014165719.tif 000002
【特許請求の範囲】
【請求項１】
Ｍ＋Ｎビットの変換入力データをＤ／Ａ変換するＤ／Ａ変換器において、
抵抗直列回路（１０）または抵抗ラダー回路を備え、入力されたＮビット（Ｎ≧１）のデータに応じた電圧を出力可能な第１変換回路（２，６２）と、
基準容量を持つ連結キャパシタ（Ｃ０）と前記基準容量の２のべき乗倍の容量に重み付けされたＭ個（Ｍ≧２）の重み付けキャパシタ（Ｃ１，Ｃ２）の各一端がコモンライン（２４）に接続されたキャパシタアレイ（２２）および前記重み付けキャパシタの他端をＭビットのデータに応じて第１基準電圧側または第２基準電圧側に切り替えて電荷を設定する電荷設定回路（２３）を備え、入力されたＭビットのデータに応じた電圧を出力可能な第２変換回路（３）と、
前記コモンラインに生じたＤ／Ａ変換電圧をサンプルホールドして出力するホールド回路（６）と、
前記キャパシタアレイを構成する全キャパシタの両端を互いに接続し、その両端に前記第１変換回路の出力電圧および前記ホールド回路の出力電圧の一方を選択して印加可能な初期化回路（４，６３）と、
Ｄ／Ａ変換周期ごとに、当該Ｄ／Ａ変換周期の変換入力データが直前のＤ／Ａ変換周期の変換入力データと異なる場合には、前記第１変換回路に当該Ｄ／Ａ変換周期の変換入力データの上位Ｎビットのデータを与え、前記初期化回路により前記全キャパシタの両端に前記第１変換回路の出力電圧を印加する第１初期化形態により前記キャパシタアレイの初期化を実行し、当該Ｄ／Ａ変換周期の変換入力データが直前のＤ／Ａ変換周期の変換入力データと同じ場合には、前記初期化回路により前記全キャパシタの両端に前記ホールド回路の出力電圧を印加する第２初期化形態により前記キャパシタアレイの初期化を実行し、その後、前記第１変換回路に前記変換入力データの下位Ｎビットのデータを与え、前記第２変換回路に前記変換入力データの上位Ｍビットのデータを与え、前記連結キャパシタの他端に前記第１変換回路の出力電圧を印加することにより前記変換入力データのＤ／Ａ変換を実行し、その後、前記ホールド回路によるホールド動作を実行する制御手段（７，５１，６４）とを備えたことを特徴とするＤ／Ａ変換器。
【請求項２】
前記制御手段（５１）は、当該Ｄ／Ａ変換周期の変換入力データと直前のＤ／Ａ変換周期の変換入力データとが異なる場合であっても、これら変換入力データの差分が所定のしきい値以下の場合には、前記第１初期化形態に替えて前記第２初期化形態により前記キャパシタアレイの初期化を実行することを特徴とする請求項１記載のＤ／Ａ変換器。
【請求項３】
前記しきい値は、当該Ｄ／Ａ変換周期の変換入力データに対して整定するＤ／Ａ変換電圧と直前のＤ／Ａ変換周期の変換入力データに対して整定するＤ／Ａ変換電圧との差が、当該Ｄ／Ａ変換周期の変換入力データに対して整定するＤ／Ａ変換電圧と前記第１変換回路に当該変換入力データの上位Ｎビットのデータを与えたときの前記第１変換回路の出力電圧との差よりも小さくなる値に定められていることを特徴とする請求項２記載のＤ／Ａ変換器。
【請求項４】
Ｍ≦Ｎであることを特徴とする請求項１から３の何れか一項に記載のＤ／Ａ変換器。
【請求項５】
前記第１変換回路は（６２）、基準電圧を分圧する抵抗直列回路と、入力されたＮビットのデータをデコードするデコーダ（１２）および前記抵抗直列回路の各分圧ノードに接続されて前記デコーダの出力信号により開閉するスイッチ（１３）を備えた第１、第２電圧切替回路（１１ａ，１１ｂ）と、これら第１、第２電圧切替回路の出力電圧の一方を選択する選択スイッチ（６６）を備えた出力回路（６５）とから構成されており、
前記制御手段（６４）は、前記第１電圧切替回路に前記変換入力データの上位Ｎビットのデータを与えるとともに前記第２電圧切替回路に前記変換入力データの下位Ｎビットのデータを与え、前記第１初期化形態により前記キャパシタアレイの初期化を実行する期間、前記出力回路の選択スイッチを前記第１電圧切替回路側に切り替え、その後Ｄ／Ａ変換の実行に移行する時、前記出力回路の選択スイッチを前記第２電圧切替回路側に切り替えることを特徴とする請求項１から４の何れか一項に記載のＤ／Ａ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタアレイを用いたＤ／Ａ変換器に関する。
【背景技術】
【０００２】
基準電圧から複数の分圧電圧を生成する抵抗直列回路と、生成された分圧電圧の中からデジタルデータ（以下、変換入力データと称す）により指定された分圧電圧を取り出す選択回路とを備えた電圧ポテンショメータ型のＤ／Ａ変換器が用いられている。このＤ／Ａ変換器は、変換入力データのビット数が比較的低い場合には十分に実用性を有するが、ビット数が高くなると（例えば１０ビット以上）抵抗値のばらつき等に起因して変換誤差が大きくなる傾向がある。
【０００３】
そこで、一端がコモンラインに接続されて重み付けがなされたキャパシタと、この重み付けキャパシタの他端を変換入力データに応じて第１基準電圧側または第２基準電圧側に切り替えて電荷を設定する電荷設定回路とを備えたＤ／Ａ変換器が用いられている。キャパシタは、抵抗に比べて高精度に作り易いからである。コモンラインのインピーダンスは高いので、集積回路の配線層にはコモンラインと信号線との間に絶縁膜を介してシールドパターンが設けられている。シールドパターンにはグランド電位または電源電位が与えられるので、その電位に応じてコモンラインとグランドとの間またはコモンラインと電源線との間に寄生容量が形成される。
【０００４】
このＤ／Ａ変換器は、コモンラインに繋がる各キャパシタの両端にグランド電位または電源電位を与えて初期化した後、重み付けキャパシタの他端に第１基準電圧または第２基準電圧を与える。その結果、電荷の設定がなされ、コモンラインにＤ／Ａ変換電圧が生成される。しかし、コモンラインには上記寄生容量が存在するので、コモンラインに与える初期化電圧と、電荷設定後にコモンラインに生じるＤ／Ａ変換電圧とが異なると、電荷の設定すなわちＤ／Ａ変換電圧に誤差が生じ、変換精度が低下する。これに対し、特許文献１には、Ｄ／Ａ変換電圧のホールド電圧を次のＤ／Ａ変換周期における初期化電圧（初期バイアス電圧）として用いる手段が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３１６６６０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載された手段は、当該Ｄ／Ａ変換周期の変換入力データと直前のＤ／Ａ変換周期の変換入力データとの差が小さいと変換誤差を低減できる。しかし、変換入力データの差が大きくなると、１回目のＤ／Ａ変換では十分な変換誤差の低減効果が得られなくなる。そのため、変換精度を高めるには、変換入力データを同じ値に保ったままＤ／Ａ変換を複数回に亘り繰り返し実行する必要がある。その結果、Ｄ／Ａ変換電圧のセトリング時間が延びてしまうという問題があった。
【０００７】
本発明は上記事情に鑑みてなされたもので、その目的は、変換入力データの変化量にかかわらず変換誤差を低減でき、これによりセトリング時間を短縮できるＤ／Ａ変換器を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１に記載したＤ／Ａ変換器は、Ｍ＋Ｎビットの変換入力データをＤ／Ａ変換してＤ／Ａ変換電圧を出力する。Ｄ／Ａ変換器は、第１変換回路、第２変換回路、ホールド回路、初期化回路および制御手段を備えている。第１変換回路は、抵抗直列回路または抵抗ラダー回路を備え、入力されたＮビット（Ｎ≧１）のデータに応じた電圧を出力可能である。
【０００９】
第２変換回路は、キャパシタアレイと電荷設定回路とを備え、入力されたＭビットのデータに応じた電圧を出力可能である。キャパシタアレイは、基準容量を持つ連結キャパシタと、基準容量の２のべき乗倍の容量に重み付けされたＭ個（Ｍ≧２）の重み付けキャパシタとから構成されている。これらのキャパシタの各一端は、コモンラインに接続されている。電荷設定回路は、重み付けキャパシタの他端をＭビットのデータに応じて第１基準電圧側または第２基準電圧側に切り替えて電荷を設定する。コモンラインのインピーダンスは高いので、上述したように寄生容量が形成される。
【００１０】
制御手段は、Ｄ／Ａ変換周期ごとに、キャパシタアレイの初期化を実行し（初期化処理）、その後、第１変換回路に変換入力データの下位Ｎビットのデータを与え、第２変換回路に変換入力データの上位Ｍビットのデータを与え、連結キャパシタの他端に第１変換回路の出力電圧を印加することにより変換入力データのＤ／Ａ変換を実行する（変換処理）。その後、ホールド回路によるホールド動作を実行する（ホールド処理）。
【００１１】
初期化回路は、キャパシタアレイを構成する全キャパシタの両端を互いに接続し、その両端に第１変換回路の出力電圧およびホールド回路の出力電圧の一方を選択して印加することができる。制御手段は、当該Ｄ／Ａ変換周期の変換入力データが直前のＤ／Ａ変換周期の変換入力データと異なる場合には、第１変換回路に当該Ｄ／Ａ変換周期の変換入力データの上位Ｎビットのデータを与え、初期化回路により全キャパシタの両端に第１変換回路の出力電圧を印加する第１初期化形態によりキャパシタアレイの初期化を実行する。これに対し、当該Ｄ／Ａ変換周期の変換入力データが直前のＤ／Ａ変換周期の変換入力データと同じ場合には、初期化回路により全キャパシタの両端にホールド回路の出力電圧を印加する第２初期化形態によりキャパシタアレイの初期化を実行する。
【００１２】
本手段によれば、直前のＤ／Ａ変換周期に対し変換入力データが変化すると、当該Ｄ／Ａ変換周期では第１初期化形態による初期化が行われる。このとき、第１変換回路が出力する初期化電圧と変換入力データに対して整定するＤ／Ａ変換電圧とは、下位Ｍビット分のずれの範囲内で接近した値になる。このため、変化した変換入力データに対する１回目のＤ／Ａ変換の誤差を低減することができる。変換入力データを同じ値に保って行う２回目以降のＤ／Ａ変換では、第２初期化形態による初期化が行われるので、変換誤差がさらに低減して変換精度を高めることができる。
【００１３】
つまり、変換入力データの変化量にかかわらず、変化直後のＤ／Ａ変換において寄生容量に起因する変換誤差を低減できるので、変換入力データを保持しながら継続してＤ／Ａ変換を行えば、精度を高められるとともに従来構成に比べてセトリング時間を短縮することができる。第１初期化形態による初期化は、初期化処理専用のＤ／Ａ変換器を別に設けるのではなく、下位Ｎビットの変換処理を実行する第１変換回路を利用して行うので、Ｄ／Ａ変換のビット数あたりの回路規模（レイアウト面積）は殆ど増大しない。さらに、変換処理では、変換入力データの下位Ｎビットだけを第１変換回路を用いてＤ／Ａ変換するので、実用上、抵抗値のばらつき等の影響を受けることなく高ビット数のＤ／Ａ変換を実行できる。
【００１４】
請求項２に記載した手段によれば、制御手段は、当該Ｄ／Ａ変換周期の変換入力データと直前のＤ／Ａ変換周期の変換入力データとが異なる場合であっても、これら変換入力データの差分が所定のしきい値以下の場合には、第１初期化形態に替えて第２初期化形態によりキャパシタアレイの初期化を実行する。これは、変換入力データの変化量（差分）が所定のしきい値以下のときには、第１初期化形態を用いるよりも第２初期化形態を用いた方が初期化電圧の理想値からのずれを低減できるからである。
【００１５】
請求項３に記載した手段によれば、前記しきい値は、当該Ｄ／Ａ変換周期の変換入力データに対して整定するＤ／Ａ変換電圧と直前のＤ／Ａ変換周期の変換入力データに対して整定するＤ／Ａ変換電圧との差が、当該Ｄ／Ａ変換周期の変換入力データに対して整定するＤ／Ａ変換電圧と第１変換回路に当該変換入力データの上位Ｎビットのデータを与えたときの第１変換回路の出力電圧との差よりも小さくなる値に定められている。これらの差電圧は、変換入力データの値によって異なるので、変換入力データの値にかかわらず上記関係が成立するようにしきい値を定めればよい。
【００１６】
請求項４に記載した手段によれば、Ｍ≦ＮとなるようにＭ値とＮ値が設定されている。これにより、第１初期化形態で利用可能な第１変換回路の出力電圧（初期化電圧）のレベルが増え、初期化電圧と変換入力データに対して整定するＤ／Ａ変換電圧との差が小さくなる。その結果、変換入力データが変化したときの寄生容量に起因する変換誤差を一層低減でき、セトリング時間をより短縮できる。
【００１７】
請求項５に記載した手段によれば、第１変換回路は、基準電圧を分圧する抵抗直列回路と、第１、第２電圧切替回路と、出力回路とから構成されている。第１、第２電圧切替回路は、入力されたＮビットのデータをデコードするデコーダと、抵抗直列回路の各分圧ノードに接続されてデコーダの出力信号により開閉するスイッチを備えている。出力回路は、第１、第２電圧切替回路の出力電圧の一方を選択する選択スイッチを備えている。
【００１８】
第１変換回路には、開閉スイッチの容量が存在するので、開閉スイッチの切り替わりから出力電圧の整定までに遅れが生じる。そこで、第１変換回路に、初期化処理で用いる上位Ｎビットのデータに応じた初期化電圧を取り出す第１電圧切替回路と、変換処理で用いる下位Ｎビットのデータに応じた電圧を取り出す第２電圧切替回路とを独立して設けておく。
【００１９】
制御手段は、第１電圧切替回路に変換入力データの上位Ｎビットのデータを与えるとともに第２電圧切替回路に変換入力データの下位Ｎビットのデータを与える。そして、第１初期化形態によりキャパシタアレイの初期化を実行する期間、出力回路の選択スイッチを第１電圧切替回路側に切り替え、その後Ｄ／Ａ変換の実行に移行する時、出力回路の選択スイッチを第２電圧切替回路側に切り替える。これにより、初期化処理から変換処理に移行する時の第１変換回路の整定遅れを回避でき、Ｄ／Ａ変換電圧のセトリング時間を一層短縮できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施形態に係るＤ／Ａ変換器の構成図
【図２】第１変換回路の構成図
【図３】マルチプレクサの構成図
【図４】センサインピーダンスの測定装置の概略構成図
【図５】タイミングチャート
【図６】Ｄ／Ａ変換誤差の収束性を示す図
【図７】第２の実施形態に係る制御回路の部分的構成図
【図８】第１初期化形態による初期化電圧と変換電圧の理想値との関係を示す図
【図９】タイミングチャート
【図１０】第３の実施形態に係る変換入力データの構成を示す図
【図１１】第４の実施形態に係る図１相当図
【図１２】図２相当図
【図１３】制御回路の部分的構成図
【図１４】第１の実施形態で用いた第１変換回路の出力電圧の波形図
【発明を実施するための形態】
【００２１】
各実施形態において実質的に同一部分には同一符号を付して説明を省略する。上位Ｎビットとは、変換入力データＤＡのＭＳＢから数えてＮビット分のデータであり、下位Ｎビットとは、変換入力データＤＡのＬＳＢから数えてＮビット分のデータである。
【００２２】
（第１の実施形態）
以下、第１の実施形態について図１から図６を参照しながら説明する。図１に示すＤ／Ａ変換器１は、４ビット（Ｍ＋Ｎ＝４）の変換入力データＤＡ（３：０）を入力し、Ｄ／Ａ変換電圧ＶDAを出力する。表記（３：０）は、第０ビット（ＬＳＢ）から第３ビット（ＭＳＢ）までのビット列を表す。以下の説明では、変換入力データＤＡをデータＤＡと称し、Ｄ／Ａ変換電圧ＶDAを変換電圧ＶDAと称す。
【００２３】
Ｄ／Ａ変換器１は、第１変換回路２（Ｒ−ＤＡＣ）、第２変換回路３、初期化回路４、オペアンプ５、ホールド回路６および制御回路７（制御手段）を備えている。制御回路７は、データ更新用のラッチ信号が入力されるとデータＤＡ（３：０）をラッチする。そして、下位２ビットをデータＲＤ（１：０）として出力し、上位２ビットをデータＣＤ（１：０）として出力する。制御回路７は、各Ｄ／Ａ変換周期において初期化処理、変換処理およびホールド処理を順に実行し、クロックに同期して各スイッチの切り替えを行う。
【００２４】
第１変換回路２は、電圧ポテンショメータ型のＤ／Ａ変換器であって、下位２ビット（Ｎ＝２）のデータＤＡ（１：０）（＝ＲＤ（１：０））のＤ／Ａ変換を行う。第２変換回路３は、重み付けキャパシタを用いたＤ／Ａ変換器であって、上位２ビット（Ｍ＝２）のデータＤＡ（３：２）（＝ＣＤ（１：０））のＤ／Ａ変換を行う。Ｄ／Ａ変換器１は、電源線８、９を通して与えられる電圧ＶDDにより動作する。電源線８の電圧ＶDDは、電源電圧であるとともに第１基準電圧に相当し、電源線９の電圧０Ｖはグランド電圧であるとともに第２基準電圧に相当する。
【００２５】
第１変換回路２は、図２に示すように、抵抗Ｒ０〜Ｒ７からなる抵抗直列回路１０と電圧切替回路１１とから構成されている。抵抗Ｒ０〜Ｒ７の抵抗値は全てＲである。電圧切替回路１１は、入力された２ビットのデータＤ（１：０）をデコードするデコーダ１２と、抵抗直列回路１０の各分圧ノードＮ０〜Ｎ３と出力端子との間に接続されてデコーダ１２からの切替信号により開閉する４つのスイッチ１３とから構成されている。
【００２６】
ここで、デコーダ１２は、インバータ１４、１５とＡＮＤゲート１６〜１９とから構成されている。スイッチ１３は、インバータ２０とアナログスイッチ２１とから構成されている。この構成によれば、第１変換回路２の出力電圧ＶＲは以下の（１）式となる。βはデータＤ（１：０）の値であり、０、１、２、３の何れかである。
ＶＲ＝（（ＶDD−０Ｖ）／４）×（β＋１／２）  …（１）
【００２７】
第２変換回路３は、図１に示すようにキャパシタアレイ２２と電荷設定回路２３とを備えたＤ／Ａ変換器である。キャパシタアレイ２２は、基準容量Ｃを持つ連結キャパシタＣ０と、基準容量の２のべき乗倍の容量Ｃ、２Ｃに重み付けされた重み付けキャパシタＣ１、Ｃ２を備えている。キャパシタＣ０、Ｃ１、Ｃ２の一端は、コモンライン２４に接続されている。コモンライン２４と電源線９との間に存在するキャパシタＣｘは、集積回路の配線層においてコモンライン２４とグランド電位が与えられたシールドパターンとの間に生じる寄生容量である。
【００２８】
電荷設定回路２３は、スイッチＳＷ１、ＳＷ２から構成されている。スイッチＳＷ１、ＳＷ２は、Ｄ／Ａ変換を実行する変換処理において、それぞれキャパシタＣ１、Ｃ２の他端をデータＣＤ（１：０）に従って第１基準電圧側（図中Ａ側）または第２基準電圧側（図中Ｂ側）に切り替わる。また、変換処理の前に実行される初期化処理では、初期化電圧側（図中Ｃ側）に切り替わる。コモンライン２４の電圧ＶCOMは、ボルテージフォロアのオペアンプ５を介してホールド回路６に入力される。ホールド回路６は、サンプリング用のスイッチＳＷｈ、ホールドキャパシタＣｈ、およびボルテージフォロアのオペアンプ２５から構成されている。
【００２９】
初期化回路４は、初期化処理の期間中、キャパシタアレイ２２を構成する全てのキャパシタＣ０、Ｃ１、Ｃ２の両端を互いに接続し、コモンライン２４に繋がったその両端に初期化電圧を印加可能な構成を備えている。また、変換処理の期間中に、第１変換回路２にデータＲＤ（１：０）を入力し、第２変換回路３にデータＣＤ（１：０）を入力し、第１変換回路２の出力電圧ＶＲを第２変換回路３に入力可能な構成を備えている。初期化回路４は、マルチプレクサ２６（ＭＰＸ）とスイッチＳＷ３、ＳＷ４を備えている。
【００３０】
マルチプレクサ２６は、制御回路７と第１変換回路２との間に設けられており、図３に示すようにインバータ２７、ＡＮＤゲート２８〜３１およびＯＲゲート３２、３３から構成されている。マルチプレクサ２６は、制御回路７が出力する選択信号ＳＥＬがＬレベルのときにデータＲＤ（１：０）（図中Ｂ側）を選択してデータＤ（１：０）として出力し、選択信号ＳＥＬがＨレベルのときにデータＣＤ（１：０）（図中Ａ側）を選択してデータＤ（１：０）として出力する。
【００３１】
スイッチＳＷ３は、第１変換回路２の出力電圧ＶＲ（図中Ａ側）と変換電圧ＶDA（図中Ｂ側）の一方を選択し、それをキャパシタＣ０の他端、スイッチＳＷ１、ＳＷ２（図中Ｃ側）およびスイッチＳＷ４（図中Ａ側）に与える。スイッチＳＷ４は、スイッチＳＷ３の選択電圧（図中Ａ側）、変換電圧ＶDA（図中Ｂ側）および開放状態（図中Ｃ側）の何れかを選択してコモンライン２４に与える。
【００３２】
次に、本実施形態の作用について図２から図６を参照しながら説明する。Ｄ／Ａ変換器１は、Ａ／Ｆセンサの印加電圧を変化させて、そのセンサインピーダンスを短時間で正確に測定する用途に用いられる。Ａ／Ｆセンサは、エンジン排気中の酸素濃度を検出するセンサで、固体電解質体からなるセンサ素子を備えている。このセンサ素子に電圧が印加されると、酸素濃度に応じた信号が出力される。センサ素子は、温度を高めて活性化した状態で用いられる。センサ素子の温度が上昇するとセンサインピーダンスが低下するので、測定したセンサインピーダンスが規定値まで低下したことにより活性状態に移行したと判定できる。
【００３３】
図４に示すように、測定装置３５は上述したＤ／Ａ変換器１を備えている。演算部３６は、Ｄ／Ａ変換器１に与えるデータＤＡをステップ的に変化させる。Ａ／Ｆセンサ３４の一端にはＤ／Ａ変換器１が出力する変換電圧ＶDAがバッファ３７を通して印加され、他端には基準電圧がバッファ３８を通して与えられる。Ａ／Ｆセンサ３４と直列にセンス抵抗３９が設けられており、センス電圧Ｖｓ（すなわちセンス電流Ｉｓ）は差動増幅器４０を介してＡ／Ｄ変換器４１に入力され、Ａ／Ｄ変換データが演算部３６にフィードバックされる。演算部３６は、変換電圧ＶDAの変化分ΔＶDAとセンス電流の変化分ΔＩｓとの比ΔＶDA／ΔＩｓに基づいてセンサインピーダンスを測定する。
【００３４】
Ａ／Ｄ変換器４１にはマルチプレクサ（図示せず）を通して他の信号も入力されるので、センサインピーダンスを短時間で正確に測定する必要がある。そのため、Ｄ／Ａ変換器１には高い変換精度と短いセトリング時間が要求される。制御回路７は、図５に示すように、各Ｄ／Ａ変換周期において初期化処理、変換処理およびホールド処理を順に実行する。このうち初期化処理を工夫することにより、上述した要求を満たすことができる。
【００３５】
初期化処理は、初期化回路４を制御して、キャパシタＣ０〜Ｃ２の両端を互いに接続し、コモンライン２４に繋がったその両端に初期化電圧（初期バイアス電圧）を印加する処理である。初期化電圧をＶＢとすると、キャパシタアレイ２２に蓄えられる電荷Ｑ０は（２）式で表せる。
Ｑ０＝（０Ｖ−ＶＢ）Ｃｘ  …（２）
【００３６】
変換処理は、第１変換回路２に下位２ビットのデータＤＡ（１：０）（＝ＲＤ（１：０））を与え、第２変換回路３に上位２ビットのデータＤＡ（３：２）（＝ＣＤ（１：０））を与えて、４ビットのデータＤＡ（３：０）のＤ／Ａ変換を実行する処理である。このとき、制御回路７は、選択信号ＳＥＬをＬレベル（Ｂ側）、スイッチＳＷ３をＡ側、スイッチＳＷ４をＣ側に切り替え、スイッチＳＷ１、ＳＷ２をデータＤＡ（３：２）の値αに応じてＶDD側（Ａ側）または０Ｖ側（Ｂ側）に切り替える。電荷設定状態が整定した後、ホールド処理に移行し、スイッチＳＷｈを一時的にオンして変換電圧ＶDAをサンプルホールドする。
【００３７】
電荷設定後にキャパシタアレイ２２に蓄えられる電荷Ｑ１は（３）式で表せる。
Ｑ１＝（ＶDD−ＶCOM）αＣ＋（０Ｖ−ＶCOM）（（３−α）Ｃ＋Ｃｘ）＋（ＶＲ−ＶCOM）Ｃ  …（３）
αは（４）式で表せる。
α＝２×ＤＡ（３）＋ＤＡ（２）  …（４）
【００３８】
電荷保存の法則によりＱ０＝Ｑ１が成立するので、コモンライン２４の電圧ＶCOMは（１）式〜（３）式を用いて（５）式のようになる。
ＶCOM＝（ＶDD・Ｃ（α＋β／４＋１／８）＋ＶＢ・Ｃｘ）／（４Ｃ＋Ｃｘ）  …（５）
βは（６）式で表せる。
β＝２×ＤＡ（１）＋ＤＡ（０）  …（６）
【００３９】
（５）式に（４）式と（６）式を代入すると、電圧ＶCOMは（７）式になる。
ＶCOM＝（ＶDD・Ｃ（２ＤＡ（３）＋ＤＡ（２）＋ＤＡ（１）／２＋ＤＡ（０）／４＋１／８）＋ＶＢ／Ｃｘ）／（４Ｃ＋Ｃｘ）  …（７）
【００４０】
データＤＡに対する理想的な変換電圧ＶDA(ideal)は（８）式で表せる。
ＶDA(ideal)＝（ＶDD／４）×（２ＤＡ（３）＋ＤＡ（２）＋ＤＡ（１）／２＋ＤＡ（０）／４＋１／８）  …（８）
【００４１】
以上から、初期化電圧ＶＢを用いたときの変換電圧ＶDAの誤差は（９）式となる。
変換誤差＝ＶCOM−ＶDA(ideal)＝（ＶＢ−ＶDA(ideal)）Ｃｘ／（４Ｃ＋Ｃｘ）  …（９）
【００４２】
すなわち、変換誤差は、初期化電圧ＶＢがデータＤＡに対して整定する理想的な変換電圧ＶDA(ideal)に等しいときにゼロになり、電圧差（ＶＢ−ＶDA(ideal)）に比例して大きくなることが分かる。そこで、入力したデータＤＡが直前のＤ／Ａ変換周期のデータＤＡと同じ場合（図５に示す２回目のＤ／Ａ変換）には、１回目のＤ／Ａ変換で得られた変換電圧ＶDAが理想値ＶDA(ideal)に近付いているので、その変換電圧ＶDAを初期化電圧ＶＢとして用いる（第２初期化形態）。
【００４３】
これに対し、入力したデータＤＡが直前のＤ／Ａ変換周期のデータＤＡと異なる場合（図５に示す１回目のＤ／Ａ変換）には、データＤＡの上位２ビットのＤ／Ａ変換値を初期化電圧として用いる（第１初期化形態）。この場合には、初期化電圧ＶＢが理想的な変換電圧ＶDAに等しくなるとは限らないが、いかなるデータＤＡが入力されても、両電圧の差（初期化電圧の理想値からのずれ）がＶDD／８よりも小さくなることが保証される。さらに、上位２ビットのＤ／Ａ変換は、第１変換回路２により実行されるので、別にＤ／Ａ変換器を設ける必要がないという大きな利点がある。
【００４４】
制御回路７は、データＤＡが変化した後の１回目のＤ／Ａ変換の初期化処理では、選択信号ＳＥＬをＨレベル（Ａ側）、スイッチＳＷ１、ＳＷ２をＣ側、スイッチＳＷ３、ＳＷ４をＡ側に切り替える。これにより、第１変換回路２にデータＤＡの上位２ビットのデータＤＡ（３：２）が入力され、キャパシタＣ０〜Ｃ２の両端（コモンライン２４）に、初期化電圧として第１変換回路２の出力電圧ＶＲが印加される（第１初期化形態）。
【００４５】
制御回路７は、データＤＡが維持される２回目のＤ／Ａ変換の初期化処理では、選択信号ＳＥＬをＬレベル（Ｂ側）、スイッチＳＷ１、ＳＷ２をＣ側、スイッチＳＷ３、ＳＷ４をＢ側に切り替える。これにより、キャパシタＣ０〜Ｃ２の両端（コモンライン２４）に、初期化電圧として１回目の変換電圧ＶDAが印加される（第２初期化形態）。
【００４６】
図６は、データＤＡ（３：０）を０から１５に変化させて保持し、Ｄ／Ａ変換を３回繰り返したときのＤ／Ａ変換誤差の収束性を表している。Ｃ０＝Ｃ１＝１ｐＦ、Ｃ２＝２ｐＦ、Ｃｘ＝０．２ｐＦ、ＶDD＝５Ｖである。実線（ケース１）は、１回目のＤ／Ａ変換の初期化を第１初期化形態で行い、２回目と３回目のＤ／Ａ変換の初期化を第２初期化形態で行う本実施形態の場合であり、破線（ケース２）は、３回のＤ／Ａ変換の初期化を全て第１初期化形態で行った従来構成の場合である。
【００４７】
１回目のＤ／Ａ変換の誤差は、ケース１が２２．３ｍＶ、ケース２が２２３ｍＶ、２回目のＤ／Ａ変換の誤差は、ケース１が１．０６ｍＶ、ケース２が１０．６ｍＶ、３回目のＤ／Ａ変換の誤差は、ケース１が０．０５ｍＶ、ケース２が０．５１ｍＶである。目標精度を±１．２２ｍＶとした場合、従来のケース２では３回のＤ／Ａ変換を要するのに対し、本実施形態のケース１では２回のＤ／Ａ変換で目標精度を達成できる。
【００４８】
以上説明したように、本実施形態のＤ／Ａ変換器１は、直前のＤ／Ａ変換周期に対し変換入力データＤＡが変化すると、１回目のＤ／Ａ変換において、データＤＡの上位２ビットのＤ／Ａ変換値を初期化電圧として用いる第１初期化形態によりキャパシタアレイ２２の初期化を行う。この初期化電圧とデータＤＡに対して整定するＤ／Ａ変換電圧ＶDA（理想値）とは、下位２ビット分のずれの範囲内で接近した値になる。このため、データＤＡが大きく変化したときでも、１回目のＤ／Ａ変換における寄生容量Ｃｘに起因する最大変換誤差を低減することができる。
【００４９】
データＤＡを同じ値に保った２回目以降のＤ／Ａ変換では、前回の変換電圧ＶDAを初期化電圧として用いる第２初期化形態による初期化を行うので、変換誤差がさらに低減して変換精度を高めることができる。その結果、第２初期化形態のみを用いる従来構成に比べ、目標精度の変換電圧ＶDAを得るまでのセトリング時間を短縮することができる。
【００５０】
第１初期化形態による初期化は、初期化処理専用のＤ／Ａ変換器を別に設けるのではなく、下位２ビットの変換処理を実行する第１変換回路２を利用して行うので、Ｄ／Ａ変換のビット数あたりの回路規模（レイアウト面積）は殆ど増大しない。さらに、変換処理では、４ビットデータＤＡの下位２ビットだけを第１変換回路２を用いてＤ／Ａ変換するので、実用上、抵抗値のばらつき等の影響を受けることなくＤ／Ａ変換を実行できる。
【００５１】
（第２の実施形態）
次に、第１の実施形態と同様に上位２ビット（Ｍ＝２）、下位２ビット（Ｎ＝２）とした４ビットのＤ／Ａ変換器に係る第２の実施形態について図７から図９を参照しながら説明する。
【００５２】
図８は、第１の実施形態で説明した第１初期化形態による初期化処理において、初期化電圧として用いる第１変換回路２の出力電圧ＶＲと、入力したデータＤＡに対して整定する変換電圧ＶDA（理想値）との関係を示している。
【００５３】
出力電圧ＶＲは、データＤＡの上位２ビットのＤ／Ａ変換値である。
上位２ビットのデータ値＝０  出力電圧ＶＲ＝０．６２５Ｖ（＝５Ｖ×１／８）
上位２ビットのデータ値＝１  出力電圧ＶＲ＝１．８７５Ｖ（＝５Ｖ×３／８）
上位２ビットのデータ値＝２  出力電圧ＶＲ＝３．１２５Ｖ（＝５Ｖ×５／８）
上位２ビットのデータ値＝３  出力電圧ＶＲ＝４．３７５Ｖ（＝５Ｖ×７／８）
【００５４】
変換電圧ＶDA（理想値）は、４ビットのデータＤＡのＤ／Ａ変換値である。
データ値＝０  Ｄ／Ａ変換値＝０．１５６２５Ｖ（＝５Ｖ×１／３２）
データ値＝１  Ｄ／Ａ変換値＝０．４６８７５Ｖ（＝５Ｖ×（１／１６＋１／３２））
データ値＝２  Ｄ／Ａ変換値＝０．７８１２５Ｖ（＝５Ｖ×（２／１６＋１／３２））
データ値＝３  Ｄ／Ａ変換値＝１．０９３７５Ｖ（＝５Ｖ×（３／１６＋１／３２））
（データ値４〜１５は省略）
【００５５】
図８に示した矢印は、初期化電圧として用いる第１変換回路２の出力電圧ＶＲと変換電圧ＶDA（理想値）との差分（初期化電圧の理想値からのずれ）を示している。これから分かるように、初期化電圧のずれの最大値を低減するには、データＤＡが変化したときでも例外的に第１初期化形態に替えて第２初期化形態で初期化処理を行った方が好ましい場合がある。例えば、データＤＡの値が１から０に変化した場合、第１初期化形態による初期化電圧のずれは０．１５６２５Ｖ−０．６２５Ｖ＝−０．４６８７５Ｖである。これに対し、第２初期化形態による初期化電圧のずれは０．１５６２５Ｖ−０．４６８７５Ｖ＝−０．３１２５Ｖと小さくなる。
【００５６】
こうした例外が生じる条件は、Ｍ値とＮ値によって定まる。本実施形態では、データＤＡの変化量が１（しきい値）以下のときに生じる。一般には、Ｎ／（Ｍ＋Ｎ）の値が小さいほどしきい値が大きくなる。この初期化処理により、初期化電圧の理想値からのずれの最大値を０．４６８７５Ｖから０．３１２５Ｖに低減することができる。
【００５７】
図７は、制御回路５１のうち初期化形態を決定する構成部分を示している。ラッチ信号の立ち上がりにより、Ｄフリップフロップ５２は今回のＤ／Ａ変換周期のデータＤＡを保持し、Ｄフリップフロップ５３は前回のＤ／Ａ変換周期のデータＤＡを保持する。差分演算器５４は、Ｄフリップフロップ５２、５３の差分Ｙ（絶対値）を演算する。比較器５５は、差分Ｙがしきい値（ここでは１）以下であるときにフラグＺを１にし、差分Ｙがしきい値よりも大きいときにフラグＺを０にする。
【００５８】
図９は、この場合のタイミングチャートを示している。制御回路５１は、フラグＺが０のときには第１初期化形態により初期化し、フラグＺが１のときには第２初期化形態により初期化する。ここではフラグＺが１になったので、選択信号ＳＥＬをＬレベル（Ｂ側）、スイッチＳＷ３、ＳＷ４をＢ側に切り替えている。これにより、キャパシタＣ０〜Ｃ２の両端（コモンライン２４）に、初期化電圧として前回の変換電圧ＶDAが印加されて初期化が行われる。
【００５９】
以上説明したように、本実施形態の制御回路５１は、データＤＡが変化した場合であっても、その変化量（前回値との差分）がしきい値以下の場合には、第１初期化形態に替えて第２初期化形態により初期化処理を実行する。しきい値は、今回のデータＤＡに対して整定する変換電圧ＶDA（理想値）と前回のデータＤＡに対して整定する変換電圧ＶDA（理想値）との差が、今回のデータＤＡに対して整定する変換電圧ＶDA（理想値）と第１変換回路２に今回のデータＤＡの上位２ビットのデータを与えたときの出力電圧ＶＲとの差よりも小さくなる値に定められている。
【００６０】
しきい値は、データＤＡの値ごとに定めてもよいが、構成を簡単化するためにはデータＤＡの値にかかわらず上記関係が成立するように定めることが好ましい。本実施形態によれば、初期化電圧の理想値からのずれの最大値を更に低減できるので、寄生容量Ｃｘに起因する変換誤差を一層低減でき、セトリング時間をより短縮できる。
【００６１】
（第３の実施形態）
第３の実施形態について図１０を参照しながら説明する。上述したように第１変換回路２、第２変換回路３は、それぞれＭ＋ＮビットのデータＤＡのうち下位Ｎビット、上位ＭビットのＤ／Ａ変換を実行する。このときのＭ値とＮ値は、寄生容量Ｃｘ、レイアウトサイズ、目標精度などにより決定される。
【００６２】
すなわち、第２変換回路３が有するキャパシタアレイ２２の基準容量Ｃを小さくすると、寄生容量Ｃｘが相対的に大きくなり変換誤差が大きくなる。基準容量Ｃを大きくするとレイアウト面積が増大する。従って、第２変換回路３のビット数であるＭ値は、精度とレイアウトサイズとの兼ね合いになる。一方、第１変換回路２のビット数Ｎが大きいほど初期化電圧を細かく設定できるので、１回目のＤ／Ａ変換誤差が低減する。しかし、ビット数Ｎが大き過ぎると、抵抗値のばらつきにより総合的な変換精度が低下する。半導体の製造プロセスにより、抵抗値のペア比精度および容量値のペア比精度が決まる。従って、抵抗値のペア比精度が高ければＮ値を大きくすることができる。
【００６３】
図１０は、Ｍ＋Ｎ＝１２、Ｍ＝４、Ｎ＝８の場合を示している。すなわち、Ｍ≦ＮとなるようにＭ値とＮ値が設定されている。このビット設定によれば、データＤＡ（１１：０）が変化したときの１回目のＤ／Ａ変換の初期化処理において、初期化電圧となる第１変換回路２の出力電圧ＶＲは上位８ビットのＤ／Ａ変換値となる。初期化電圧の取り得るレベルが増えるので、初期化電圧とデータＤＡに対して整定するＤ／Ａ変換電圧との差（初期化電圧の理想値からのずれ）が小さくなる。その結果、寄生容量Ｃｘに起因する変換誤差を一層低減でき、セトリング時間をより短縮できる。
【００６４】
（第４の実施形態）
第４の実施形態について図１１から図１４を参照しながら説明する。図１１に示すＤ／Ａ変換器６１は、図１に示したＤ／Ａ変換器１に対し、第１変換回路６２（Ｒ−ＤＡＣ）と初期化回路６３と制御回路６４（制御手段）の構成が異なる。初期化回路６３は、初期化回路４からマルチプレクサ２６を除いた構成である。
【００６５】
第１変換回路６２は、図１２に示すように抵抗直列回路１０、第１、第２電圧切替回路１１ａ、１１ｂおよび出力回路６５から構成されている。第１、第２電圧切替回路１１ａ、１１ｂは、既述した電圧切替回路１１と同じ構成である。第１電圧切替回路１１ａにはデータＤＡ（３：０）の上位２ビットのデータＤＡ（３：２）（＝ＲＤＢ（１：０））が与えられ、第２電圧切替回路１１ｂには下位２ビットのデータＤＡ（１：０）（＝ＲＤ（１：０））が与えられる。
【００６６】
出力回路６５は、第１、第２電圧切替回路１１ａ、１１ｂの出力電圧の一方を選択する選択スイッチ６６と、ボルテージフォロアの形態とされた低オフセット電圧のオペアンプ６７とから構成されている。選択スイッチ６６は、インバータ６８、６９、７１およびアナログスイッチ７０、７２から構成されている。出力回路６５は、選択信号ＳＥＬがＬレベルのとき第２電圧切替回路１１ｂの出力電圧を選択して出力し、選択信号ＳＥＬがＨレベルのとき第１電圧切替回路１１ａの出力電圧を選択して出力する。選択スイッチ６６は、機能的にマルチプレクサ２６に代わるものである。
【００６７】
図１３は、制御回路６４の一部の構成を示している。Ｄフリップフロップ７３、７５は、ラッチ信号によりデータＤＡの上位２ビットのデータＤＡ（３：２）を保持してデータＣＤ（１：０）、ＲＤＢ（１：０）とする。Ｄフリップフロップ７４は、ラッチ信号によりデータＤＡの下位２ビットのデータＤＡ（１：０）を保持してデータＲＤ（１：０）とする。
【００６８】
第１の実施形態でデータＤＡが変化すると、第１変換回路２には、第１初期化形態による初期化処理の間データＤＡの上位２ビットが与えられ、その後の変換処理の間データＤＡの下位２ビットが与えられる。この初期化処理から変換処理への移行時には、図１４に示すように、第１変換回路２の出力電圧ＶＲに、デコーダ１２の遅延（期間Ｔ１）と、抵抗直列回路１０とスイッチ１３の容量による遅延（期間Ｔ２）が生じる。
【００６９】
これに対し、本実施形態の第１変換回路６２は、初期化処理で用いる上位２ビットのデータＲＤＢに応じた初期化電圧を出力する第１電圧切替回路１１ａと、変換処理で用いる下位２ビットのデータに応じた電圧を出力する第２電圧切替回路１１ｂとを独立に備えている。制御回路６４は、第１初期化形態による初期化処理の間選択信号ＳＥＬをＨレベルにし、変換処理の間選択信号ＳＥＬをＬレベルにする。
【００７０】
本実施形態によれば、初期化処理から変換処理への移行時において、第２電圧切替回路１１ｂの出力電圧は既に確定している。従って、出力電圧ＶＲに生じる遅延が低減し、第１変換回路６２のセトリング時間、さらにはＤ／Ａ変換器のセトリング時間を一層短縮できる。
【００７１】
（その他の実施形態）
以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。
【００７２】
Ｍ値は２以上、Ｎ値は１以上であればよい。第３の実施形態に示したように、Ｍ≠Ｎでもよい。
第１変換回路２は、抵抗直列回路１０を備えた構成に替えてＲ−２Ｒ抵抗ラダー等の抵抗ラダー回路を備えた構成としてもよい。
【００７３】
図２において、抵抗直列回路１０とアナログスイッチ２１のオン抵抗により初期化時間の増加を招く場合には、スイッチ１３と出力端子との間に、ボルテージフォロアの形態とされた低オフセット電圧のオペアンプを設けてもよい。
【００７４】
シールドパターンと電源線８との間に寄生容量Ｃｘが形成される構成、或いはシールドパターンと電源線８、９との間にそれぞれ寄生容量Ｃｘが形成される構成でも同様に適用でき、同様の作用および効果が得られる。
【符号の説明】
【００７５】
図面中、１、６１はＤ／Ａ変換器、２、６２は第１変換回路、３は第２変換回路、４、６３は初期化回路、６はホールド回路、７、５１、６４は制御回路（制御手段）、１０は抵抗直列回路、１１ａ、１１ｂは第１、第２電圧切替回路、１２はデコーダ、１３はスイッチ、２２はキャパシタアレイ、２３は電荷設定回路、２４はコモンライン、６５は出力回路、６６は選択スイッチ、Ｃ０は連結キャパシタ、Ｃ１、Ｃ２は重み付けキャパシタである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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