(57)【要約】【課題】ＭＩＳ型半導体装置の動作の安定性を向上させる。【解決手段】ＭＩＳ型半導体装置の製造方法は、（ａ）基板上にシリコン（Ｓｉ）を含む層を形成する工程と、（ｂ）シリコン（Ｓｉ）を含む層の上に、酸窒化ジルコニウム（ＺｒＯＮ）層を形成する工程と、（ｃ）酸窒化ジルコニウム（ＺｒＯＮ）層の上に、窒化チタン（ＴｉＮ）を含む電極層を形成する工程と、（ｄ）電極層を加熱する工程と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置の製造方法であって、
（ａ）酸窒化ジルコニウム（ＺｒＯＮ）層を形成する工程と、
（ｂ）前記酸窒化ジルコニウム（ＺｒＯＮ）層の上に、窒化チタン（ＴｉＮ）を含む電極層を形成する工程と、
（ｃ）前記電極層を加熱する工程と、
を備える、ＭＩＳ型半導体装置の製造方法。
【請求項２】
請求項１に記載のＭＩＳ型半導体装置の製造方法において、前記工程（ａ）の前に、
（ｄ）基板上にシリコン（Ｓｉ）を含む層を形成する工程、
を有し、
前記工程（ａ）は、前記シリコン（Ｓｉ）を含む層の上に、酸窒化ジルコニウム（ＺｒＯＮ）層を形成する工程である、ＭＩＳ型半導体装置の製造方法。
【請求項３】
請求項１または請求項２に記載のＭＩＳ型半導体装置の製造方法において、
前記工程（ｃ）における加熱は、摂氏４００度以上かつ摂氏１０００度以下の温度で行われる、ＭＩＳ型半導体装置の製造方法。
【請求項４】
請求項１から請求項３までのいずれか一項に記載のＭＩＳ型半導体装置の製造方法において、
前記工程（ａ）の後であり、かつ、前記工程（ｂ）の前に、
（ｅ）前記酸窒化ジルコニウム（ＺｒＯＮ）層を加熱する工程、を備える、ＭＩＳ型半導体装置の製造方法。
【請求項５】
請求項４に記載のＭＩＳ型半導体装置の製造方法において、
前記工程（ｅ）における加熱は、摂氏４００度以上の温度で行われる、ＭＩＳ型半導体装置の製造方法。
【請求項６】
請求項１から請求項５までのいずれか一項に記載のＭＩＳ型半導体装置の製造方法において、前記工程（ａ）の前に、
（ｄ）基板上にシリコン（Ｓｉ）を含む層を形成する工程、
を有し、
前記基板は、窒化ガリウム（ＧａＮ）を含む、ＭＩＳ型半導体装置の製造方法。
【請求項７】
請求項１から請求項６までのいずれか一項に記載のＭＩＳ型半導体装置の製造方法において、
前記工程（ａ）の前に、
（ｄ）基板上にシリコン（Ｓｉ）を含む層を形成する工程、
を有し、
前記工程（ｄ）の後であり、かつ、前記工程（ａ）の前に、
（ｆ）前記シリコン（Ｓｉ）を含む層を加熱する工程、を備える、ＭＩＳ型半導体装置の製造方法。
【請求項８】
請求項７に記載のＭＩＳ型半導体装置の製造方法において、
前記工程（ｆ）における加熱は、摂氏４００度以上の温度で行われる、ＭＩＳ型半導体装置の製造方法。
【請求項９】
請求項１から請求項８までのいずれか一項に記載のＭＩＳ型半導体装置の製造方法において、
前記ＭＩＳ型半導体装置は、電力制御に用いられる、ＭＩＳ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳ型半導体装置に関する。
【背景技術】
【０００２】
従来から、半導体装置として、金属（電極）と、絶縁体と、半導体（基板）とからなる３層構造を有するＭＩＳ（Metal-Insulator-Semiconductor）型半導体装置が用いられている（特許文献１）。近年、高速動作性及び低消費電力性の要請から、高誘電率（Ｈｉｇｈ−ｋ）の絶縁膜と金属層とを組み合わせたＭＩＳ型半導体装置が用いられている。高誘電率の絶縁膜としては、例えば、酸窒化ジルコニウム（ＺｒＯＮ）が用いられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１０１９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のＭＩＳ型半導体装置では、印加電圧（動作電圧）の周波数や、印加電圧の範囲が変化すると、ＭＩＳ型半導体装置の静電容量が急激に増大する電圧（以下、「閾値電圧」と呼ぶ）や、最大静電容量にばらつきが生じるという問題があった。例えばＭＩＳ型半導体装置によりトランジスタを構成した場合に、閾値電圧が安定しないと、同一のゲート電圧を加えた際にオンする場合とオフする場合とが起こり得るため、半導体装置の動作が不安定となる。また、ＭＩＳ型半導体装置の最大静電容量にばらつきが生じると、半導体装置の消費電力にばらつきが生じるために、半導体装置の動作が不安定となる。このため、ＭＩＳ型半導体装置の動作の安定性を向上可能な技術が望まれていた。そのほか、従来のＭＩＳ型半導体装置の製造方法において、製造の容易化、省資源化などが望まれていた。
【課題を解決するための手段】
【０００５】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
【０００６】
（１）本発明の一形態によれば、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置の製造方法が提供される。この製造方法は、（ａ）酸窒化ジルコニウム（ＺｒＯＮ）層を形成する工程と、（ｂ）前記酸窒化ジルコニウム（ＺｒＯＮ）層の上に、窒化チタン（ＴｉＮ）を含む電極層を形成する工程と、（ｃ）前記電極層を加熱する工程と、を備える。この形態のＭＩＳ型半導体装置の製造方法によれば、ＭＩＳ型半導体装置への印加電圧を変化させる電圧範囲および変化の方向が異なる場合であっても、ＭＩＳ型半導体装置の静電容量が急激に増大する電圧（閾値電圧）のばらつきを抑制できる。また、印加電圧の周波数が異なる場合であっても、閾値電圧のばらつきを抑制できる。したがって、ＭＩＳ型半導体装置の動作の安定性を向上できる。なお、ＭＩＳ型半導体装置とは、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）に限らず、例えば、基板と酸窒化ジルコニウム層と電極層とからなる積層体であって、ソース電極およびドレーン電極が形成されておらず、電極層をゲート電極として利用可能な積層体を含む広い意味を有する。
【０００７】
（２）上記形態のＭＩＳ型半導体装置の製造方法において、前記工程（ａ）の前に、（ｄ）基板上にシリコン（Ｓｉ）を含む層を形成する工程、を有し、前記工程（ａ）は、前記シリコン（Ｓｉ）を含む層の上に、酸窒化ジルコニウム（ＺｒＯＮ）層を形成する工程であってもよい。の形態のＭＩＳ型半導体装置の製造方法によれば、ＭＩＳ型半導体装置の絶縁層を、酸窒化ジルコニウム（ＺｒＯＮ）層と、シリコン（Ｓｉ）を含む層とで構成することができる。
【０００８】
（３）上記形態のＭＩＳ型半導体装置の製造方法において、前記工程（ｃ）における加熱は、摂氏４００度以上かつ摂氏１０００度以下の温度で行われてもよい。この形態のＭＩＳ型半導体装置の製造方法によれば、ＭＩＳ型半導体装置における閾値電圧のばらつきをより確実に抑制できる。
【０００９】
（４）上記形態のＭＩＳ型半導体装置の製造方法において、前記工程（ａ）の後であり、かつ、前記工程（ｂ）の前に、（ｅ）前記酸窒化ジルコニウム（ＺｒＯＮ）層を加熱する工程、を備えてもよい。この形態のＭＩＳ型半導体装置の製造方法によれば、印加電圧の周波数が異なる場合であっても、ＭＩＳ型半導体装置の最大静電容量のばらつきを抑制できる。したがって、ＭＩＳ型半導体の動作の安定性を向上できる。
【００１０】
（５）上記形態のＭＩＳ型半導体装置の製造方法において、前記工程（ｅ）における加熱は、摂氏４００度以上の温度で行われてもよい。この形態のＭＩＳ型半導体装置の製造方法によれば、ＭＩＳ型半導体における最大静電容量のばらつきをより確実に抑制できる。
【００１１】
（６）上記形態のＭＩＳ型半導体装置の製造方法において、前記工程（ａ）の前に、（ｄ）基板上にシリコン（Ｓｉ）を含む層を形成する工程、を有し、前記基板は、窒化ガリウム（ＧａＮ）を含んでもよい。この形態のＭＩＳ型半導体装置の製造方法によれば、ＧａＮを含む基板を用いたＭＩＳ型半導体装置において、動作の安定性を向上させることができる。
【００１２】
（７）上記形態のＭＩＳ型半導体装置の製造方法において、前記工程（ａ）の前に、（ｄ）基板上にシリコン（Ｓｉ）を含む層を形成する工程、を有し、前記工程（ｄ）の後であり、かつ、前記工程（ａ）の前に、（ｆ）前記シリコン（Ｓｉ）を含む層を加熱する工程、を備えてもよい。この形態のＭＩＳ型半導体装置の製造方法によれば、ＭＩＳ型半導体における閾値電圧のばらつきをより確実に抑制できる。また、ＭＩＳ型半導体における閾値電圧のばらつきと最大静電容量のばらつきの両方を、より確実に抑制できる。
【００１３】
（８）上記形態のＭＩＳ型半導体装置の製造方法において、前記工程（ｆ）における加熱は、摂氏４００度以上の温度で行われてもよい。この形態のＭＩＳ型半導体装置の製造方法によれば、ＭＩＳ型半導体における閾値電圧のばらつきをより確実に抑制できる。また、ＭＩＳ型半導体における閾値電圧のばらつきと最大静電容量のばらつきの両方を、より確実に抑制できる。
【００１４】
（９）上記形態のＭＩＳ型半導体装置の製造方法において、前記ＭＩＳ型半導体装置は、電力制御に用いられてもよい。上記各形態のＭＩＳ型半導体装置の製造方法によれば、印加電圧が比較的高い場合であっても、閾値電圧のばらつきを抑制できる。また、閾値電圧のばらつきと最大静電容量のばらつきとの両方を抑制できる。このため、ＭＩＳ型半導体装置を電力制御に用いた場合であっても、ＭＩＳ型半導体装置の動作の安定性を向上できる。
【００１５】
なお、本発明は、種々の態様で実現することが可能であり、例えば、ＭＩＳ型半導体装置や、ＭＩＳ型半導体装置の製造装置や、ＭＩＳ型半導体を備える電力変換装置等の形態で実現することができる。
【発明の効果】
【００１６】
本発明によれば、ＭＩＳ型半導体装置への印加電圧を変化させる電圧範囲および変化の方向が異なる場合であっても、ＭＩＳ型半導体装置の静電容量が急激に増大する電圧（閾値電圧）のばらつきを抑制できる。また、印加電圧の周波数が異なる場合であっても、閾値電圧のばらつきを抑制できる。したがって、ＭＩＳ型半導体装置の動作の安定性を向上できる。なお、ＭＩＳ型半導体装置とは、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）に限らず、例えば、基板と酸窒化ジルコニウム層と電極層とからなる積層体であって、ソース電極およびドレーン電極が形成されておらず、電極層をゲート電極として利用可能な積層体を含む広い意味を有する。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態としての製造方法により製造された半導体装置のゲート電極周辺の構成を模式的に示す断面図である。
【図２】第１実施形態の半導体装置の製造方法の手順を示すフローチャートである。
【図３】第１実施例の各試料１〜４における第２および第３アニールの実行の有無を示す説明図である。
【図４】試料１のＣＶ測定結果を示す説明図である。
【図５】試料２のＣＶ測定結果を示す説明図である。
【図６】試料３のＣＶ測定結果を示す説明図である。
【図７】試料４のＣＶ測定結果を示す説明図である。
【図８】第２実施例の試料５における第２および３アニールの実行の有無を示す説明図である。
【図９】第２実施例の試料５のＣＶ測定結果を示す説明図である。
【図１０】第３実施例の各試料６〜９における第２および第３アニールの実行の有無を示す説明図である。
【図１１】第３実施例の試料６のＣＶ測定結果を示す説明図である。
【図１２】第３実施例の試料７のＣＶ測定結果を示す説明図である。
【図１３】第３実施例の試料８のＣＶ測定結果を示す説明図である。
【図１４】第３実施例の試料９のＣＶ測定結果を示す説明図である。
【図１５】変形例１における半導体装置の構成を模式的に示す断面図である。
【発明を実施するための形態】
【００１８】
Ａ．第１実施形態：
Ａ１．ＭＩＳ型半導体装置の構成：
図１は、本発明の一実施形態としての製造方法により製造された半導体装置のゲート電極周辺の構成を模式的に示す断面図である。半導体装置１００は、いわゆるＭＩＳ（Metal-Insulator-Semiconductor）構造を有するＭＩＳ型半導体装置である。
【００１９】
半導体装置１００は、基板層１１０と、第１絶縁層１２０と、第２絶縁層１３０と、第１電極層１４０と、第２電極層１５０とが、この順序で積層された構造を有するプレーナー型の半導体装置である。基板層１１０は、窒化ガリウム（ＧａＮ）と、ドナーとしてのシリコン（Ｓｉ）を含むｎ型半導体層である。このように、ＧａＮを含む半導体層を用いることにより、半導体装置１００は、高速スイッチングや高周波動作が可能となり、パワー半導体素子として好適に用いられ得る。基板層１１０は、請求項における基板に相当する。
【００２０】
第１絶縁層１２０は、基板層１１０上に形成されている。第１絶縁層１２０は、酸化シリコン（ＳｉＯ2）の膜により形成されている。第２絶縁層１３０は、第１絶縁層１２０上に形成されている。第２絶縁層１３０は、高誘電率の絶縁物質により形成されている。第１実施形態では、高誘電率の絶縁物質として、酸窒化ジルコニウム（ＺｒＯＮ）を採用する。第１絶縁層１２０および第２絶縁層１３０の２層は、ＭＩＳ型半導体装置における絶縁層に相当する。第１実施形態では、第２絶縁層１３０に加えて、第１絶縁層１２０を形成することにより、絶縁性を向上させている。
【００２１】
第１電極層１４０は、第２絶縁層１３０上に形成されている。第１電極層１４０は、窒化チタン（ＴｉＮ）により形成されている。第２電極層１５０は、第１電極層１４０上に形成されている。第２電極層１５０は、アルミニウム（Ａｌ）により形成されている。第１電極層１４０及び第２電極層１５０は、ＭＩＳ型半導体装置における電極層を構成し、請求項における電極層に相当する。
【００２２】
以上の構成を備える半導体装置１００は、後述する製造方法によって製造されることにより、動作安定性が向上される。
【００２３】
Ａ２．半導体装置の製造方法：
図２は、第１実施形態の半導体装置の製造方法の手順を示すフローチャートである。図２に示すように、後述するステップＳ１０５，Ｓ１１５，Ｓ１２５およびＳ１３５を表す記号の右側には、各処理実行後における生成物を模式的に表示している。図２に示すように、まず、基板層１１０を構成するための基板が用意される（ステップＳ１０５）。基板層１１０を構成するための基板として、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により、エピタキシャル成長させたｎ型ＧａＮ層を含む基板を採用してもよい。
【００２４】
ステップＳ１０５で用意された基板の表面が洗浄される（ステップＳ１１０）。かかる洗浄は、基板表面の油分除去を目的としており、例えば、アセトン、イソプロピルアルコール、超純水の順序で用いて基板表面を洗浄してもよい。さらに、基板表面に生じた自然酸化膜を除去する目的で酸洗浄を行ってもよい。かかる酸洗浄では、例えば、塩酸と超純水とが１：１の混合溶液を用いてもよい。
【００２５】
ステップＳ１１０実行後の基板上に、第１絶縁層１２０を形成する（ステップＳ１１５）。第１実施形態では、ステップＳ１１５の処理は、ＡＬＤ（Atomic Layer Deposition）法を用いて、基板層１１０上に酸化シリコン膜を形成することにより実現される。
【００２６】
基板層１１０上に第１絶縁層１２０が形成されると、第１アニールが実行される（ステップＳ１２０）。第１アニールとしては、例えば、ランプを用いたＲＴＡ（Rapid Thermal Anneal）や、レーザーを用いたアニールや、炉心管型熱処理装置を用いたアニールなど、任意のアニールを採用してもよい。第１アニール実行時の温度条件としては、摂氏４００度以上であることが好ましい。温度条件とは、例えば、第１アニールとしてＲＴＡを採用する場合、チャンバー内の温度を意味する。なお、第１アニール実施後に、基板層１１０の裏面に回りこんだ酸化シリコンを除去することが好ましい。この酸化シリコンの除去は、例えば、ＢＨＦ（Buffered HF）を用いたウェットエッチングにより実現できる。
【００２７】
第１絶縁層１２０の上に、第２絶縁層１３０を形成する（ステップＳ１２５）。第１実施形態では、ステップＳ１２５の処理は、スパッタ法により、第１絶縁層１２０上に第２絶縁層１３０としての酸窒化ジルコニウム（ＺｒＯＮ）膜を形成することにより実現される。具体的には、プロセスガスとして、アルゴン（Ａｒ）、酸素（Ｏ2）及び窒素（Ｎ2）を用い、ジルコニウム（Ｚｒ）をターゲットとしてＰＶＤ（Physical Vapor Deposition）を実行することにより、実現される。
【００２８】
第１絶縁層１２０上に第２絶縁層１３０が形成されると、第２アニールが実行される（ステップＳ１３０）。第２アニールの実施方法および実施条件は、第１アニールと同様であるので、説明を省略する。
【００２９】
第２絶縁層１３０の上に、第１電極層１４０および第２電極層１５０を形成する（ステップＳ１３５）。電極層１４０，１５０の形成は、例えば、フォトリソグラフィによりレジストパターニングし、その後、スパッタ法によって電極となる金属である窒化チタン（ＴｉＮ）と、アルミニウム（Ａｌ）とをこの順序で堆積させ、リフトオフすることにより実現される。
【００３０】
第１電極層１４０および第２電極層１５０が形成されると、第３アニールが実行される（ステップＳ１４０）。第３アニールの実施方法は、第１アニールと同様に、ＲＴＡなどの任意の方法を採用することができる。第３アニール実行時の温度条件としては、摂氏４００度以上、かつ、摂氏１０００度以下が好ましい。温度条件を摂氏１０００度以下とすることにより、半導体装置１００の破壊を抑制できる。
【００３１】
以上の手順により、第１実施形態の半導体装置１００が完成する。完成した半導体装置１００を利用してＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）を製造することができる。例えば、第１電極層１４０および１５０をゲート電極として用い、さらに、ソース電極およびドレーン電極を形成することにより、ｎ型ＭＩＳＦＥＴを製造することができる。
【００３２】
なお、第１実施形態では、上述した第１ないし第３アニールのうち、第１および第２アニールについては、省略することができる。
【００３３】
Ｂ．第２実施形態：
第２実施形態の半導体装置は、基板層１１０が、窒化ガリウム（ＧａＮ）に代えて、シリコン（Ｓｉ）からなるｎ型半導体層である点において、第１実施形態の半導体装置１００と異なり、他の構成は、第１実施形態の半導体装置１００と同じである。したがって、第２実施形態の半導体装置の詳細構成については、説明を省略する。
【００３４】
また、第２実施形態における半導体装置の製造方法は、ステップＳ１０５として、ｎ型ＧａＮ基板に代えて、ｎ型Ｓｉ基板を用意する点において、図２に示す第１実施形態における半導体装置の製造方法と異なり、他の手順は、第１実施形態の半導体の製造方法と同じである。したがって、第２実施形態における半導体装置の製造方法の詳細手順については、説明を省略する。
【００３５】
Ｃ．実施例：
Ｃ１．第１実施例：
上述した第１実施形態に基づき、２種類の半導体装置（試料１および試料２）を製造した。また、比較例として、２種類の半導体装置（試料３および試料４）を製造した。
【００３６】
図３は、第１実施例の各試料１〜４における、第２および第３アニールの実行の有無を示す説明図である。図３に示すように、実施例としての試料１の製造では、第２アニール（ステップＳ１３０）および第３アニール（ステップＳ１４０）をいずれも実行した。実施例としての試料２の製造では、第２アニールは実行しなかったが、第３アニールは実行した。比較例としての試料３の製造では、第２アニールは実行したが、第３アニールは実行しなかった。比較例としての試料４の製造では、第２アニールおよび第３アニールのいずれも実行しなかった。各試料１〜４の製造方法では、上述した第２および第３アニールの有無を除き、他の手順は互いに同じであった。
【００３７】
各試料１〜４を製造する際、上述した第１絶縁層の形成（ステップＳ１１５）では、成膜時のプラズマのパワーは、５００Ｗであり、摂氏３５０度の温度環境下で成膜を行った。また、第１アニール（ステップＳ１２０）では、ＲＴＡを行った。具体的には、チャンバー内を窒素雰囲気下で摂氏４００度に保ち、３０分ほど加熱を行った。また、第２絶縁層の形成（ステップＳ１２５）では、各プロセスガスの流量は、アルゴンガスが２０．０ｓｃｃｍ、酸素ガスが１．０ｓｃｃｍ、窒素ガスが８．５ｓｃｃｍであった。また、このときのプラズマのパワーは５００Ｗであり、温度は制限せずに室温であった。また、第２アニール（ステップＳ１３０）および第３アニール（ステップＳ１４０）では、第１アニールと同じ条件でＲＴＡを行った。
【００３８】
製造した各試料１〜４について、ＣＶ（静電容量−電圧）測定を行った。図４は、試料１のＣＶ測定結果を示す説明図である。図５は、試料２のＣＶ測定結果を示す説明図である。図６は、試料３のＣＶ測定結果を示す説明図である。図７は、試料４のＣＶ測定結果を示す説明図である。ＣＶ測定として、ＬＣＲメータを用いて、基板層１１０と第２電極層１５０との間に電圧を印加して静電容量を測定した。
【００３９】
図４〜７において、上段の（Ａ）は、静電容量が急激に増大する電圧（閾値電圧）のばらつきを評価するための試験（以下、「閾値電圧ばらつき評価試験」と呼ぶ）の結果を主として示し、下段の（Ｂ）は、最大静電容量のばらつきを評価するための試験（以下、「最大静電容量ばらつき評価試験」と呼ぶ）の結果を主として示す。閾値電圧ばらつき評価試験では、複数の電圧範囲で半導体装置に印加する電圧値を変えながら静電容量を測定した。また、印加電圧の電圧値の変化として、増加させる場合と減少させる場合とを行った。具体的には、印加電圧を−４Ｖから＋５Ｖに変化させ、また、＋５Ｖから−４Ｖに、−４Ｖから＋１０Ｖに、＋１０Ｖから−４Ｖに、−４Ｖから＋１５Ｖに、＋１５Ｖから−４Ｖに、−４Ｖから＋２０Ｖに、＋２０Ｖから−４Ｖに、それぞれ変化させた。
【００４０】
最大静電容量ばらつき評価試験では、印加電圧の周波数を１ｋＨｚ，１０ｋＨｚ，１００ｋＨｚ，１ＭＨｚと変化させて、それぞれの周波数において、所定の電圧範囲内で半導体装置に印加する電圧を変えながら静電容量を測定した。具体的には、各周波数において、印加電圧を−５Ｖから＋５Ｖに変化させ、また、＋５Ｖから−５Ｖに変化させた。なお、最大静電容量ばらつき評価試験においても、その試験結果から、閾値電圧のばらつきを評価することができる。
【００４１】
図４（Ａ）に示すように、試料１の閾値電圧は、変化させる電圧範囲および変化の方向（増加または減少）が異なっても、ほぼ一致していた。また、図４（Ｂ）に示すように、閾値電圧は、印加電圧の周波数が異なっても、ほぼ一致していた。したがって、試料１の閾値電圧のばらつきは、図６に示す比較例（試料３）の閾値電圧のばらつきや、図７に示す比較例（試料４）の閾値電圧のばらつきに比べて小さかった。
【００４２】
また、図４（Ｂ）に示すように、試料１の最大静電容量は、周波数が異なっても、ほぼ一致していた。したがって、試料１の最大静電容量のばらつきは、図６（Ｂ）に示す比較例（試料３）の最大静電容量のばらつきや、図７（Ｂ）に示す比較例（試料４）の最大静電容量のばらつきに比べて同程度又は小さかった。
【００４３】
図５（Ａ）に示すように、試料２の閾値電圧は、変化させる電圧範囲および変化の方向（増加または減少）が異なっても、ほぼ一致していた。また、図５（Ｂ）に示すように、閾値電圧は、印加電圧の周波数が異なっても、ほぼ一致していた。したがって、試料２の閾値電圧のばらつきは、図６に示す比較例（試料３）の閾値電圧のばらつきや、図７に示す比較例（試料４）の閾値電圧のばらつきに比べて小さかった。
【００４４】
以上より、少なくとも第３アニールを実行する試料１および試料２は、閾値電圧のばらつきが比較例の試料３および試料４に比べて抑制されている。したがって、試料１および２によってトランジスタを構成して同一のゲート電圧を複数回加えた場合に、いずれの場合においても、オン又はオフのいずれか一方のみが行われる可能性が高い。したがって、半導体装置の動作の安定性を向上できる。
【００４５】
加えて、図７（Ｂ）に示すように、比較例の試料４の最大静電容量のばらつきは、印加電圧が比較的大きい場合（例えば、印加電圧が＋５Ｖである場合）に比較的大きい。これに対して、図４（Ｂ）に示すように、試料１の最大静電容量のばらつきは、印加電圧が比較的大きい場合であっても比較的小さい。したがって、半導体装置１００を、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）として用いる場合に比べて、より動作電圧の高い半導体素子として用いた場合であっても、動作の安定性を向上させることができる。換言すると、半導体装置１００をＦＥＴ（Field Effect Transistor）、ＨＦＥＴ（hetero-FET）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー半導体素子として用いることにより、本発明の効果がより顕著となる。
【００４６】
Ｃ２．第２実施例：
上述した第１実施形態に基づき、１種類の半導体装置（試料５）を製造した。この第２実施例では、第３アニール（ステップＳ１４０）における温度を摂氏７００度とした点において、第１実施例と異なり、他の手順は第１実施例と同じである。そして、製造された試料５について、ＣＶ測定を行った。なお、第３アニールにおける処理時間（加熱時間）は、５分間であった。
【００４７】
図８は、第２実施例の試料５における、第２および３アニールの実行の有無を示す説明図である。図８に示すように、試料５の製造においては、第２アニールを実行しなかったが、第３アニールは実行した。なお、第２実施例におけるＣＶ測定方法は、第１実施例と同じであるので、説明を省略する。
【００４８】
図９は、第２実施例の試料５のＣＶ測定結果を示す説明図である。図９（Ａ）は、図４（Ａ）等と同様に、試料５の閾値電圧ばらつき評価試験の結果を主として示し、図９（Ｂ）は、図４（Ｂ）等と同様に、試料５の最大静電容量ばらつき評価試験の結果を主として示す。
【００４９】
図９（Ａ）に示すように、試料５の閾値電圧は、図４（Ａ）に示す試料１の試験結果と同様に、変化させる電圧範囲および変化の方向（増加または減少）が異なっても、ほぼ一致していた。また、図９（Ｂ）に示すように、試料５の閾値電圧は、図４（Ｂ）に示す試料１の試験結果と同様に、印加電圧の周波数が異なっても、ほぼ一致していた。また、図９（Ｂ）に示すように、試料５の最大静電容量は、図４（Ｂ）に示す試料１の試験結果と同様に、印加電圧の周波数が異なっても、ほぼ一致していた。
【００５０】
以上のように、第２実施例の試料５も、第１実施例の試料１，２と同様な効果を有する。上述した第１実施例および第２実施例からも理解できるように、第３アニールを実行する際の温度環境として、摂氏４００度以上、かつ、摂氏１０００度以下の任意の温度に設定することが好ましい。
【００５１】
Ｃ３．第３実施例：
上述した第２実施形態に基づき、２種類の半導体装置（試料６および試料７）を製造した。また、比較例として、２種類の半導体装置（試料８および試料９）を製造した。
【００５２】
図１０は、第３実施例における各試料６〜９における、第２および第３アニールの実行の有無を示す説明図である。図１０に示すように、実施例としての試料６の製造では、第２アニール及び第３アニールをいずれも実行した。実施例としての試料７の製造では、第２アニールは実行しなかったが、第３アニールは実行した。比較例としての試料８の製造では、第２アニールは実行したが、第３アニールは実行しなかった。比較例としての試料９の製造では、第２アニールおよび第３アニールのいずれも実行しなかった。各試料６〜９の製造方法では、上述した第２および第３アニールの有無を除き、他の手順は互いに同じであった。
【００５３】
図１１は、第３実施例の試料６のＣＶ測定結果を示す説明図である。図１２は、第３実施例の試料７のＣＶ測定結果を示す説明図である。図１３は、第３実施例の試料８のＣＶ測定結果を示す説明図である。図１４は、第３実施例の試料９のＣＶ測定結果を示す説明図である。図１１〜図１４において、上段の（Ａ）は、図４（Ａ）等と同様に、各試料６〜９の閾値電圧ばらつき評価試験の結果を主として示し、下段の（Ｂ）は、図４（Ｂ）と同様に、各試料６〜９の最大静電容量ばらつき評価試験の結果を主として示す。
【００５４】
図１１（Ａ）に示すように、試料６の閾値電圧は、変化させる電圧範囲および変化の方向（増加または減少）が異なっても、ほぼ一致していた。また、図１１（Ｂ）に示すように、試料６の閾値電圧は、印加電圧の周波数が異なっても、ほぼ一致していた。したがって、試料６の閾値電圧のばらつきは、図１３（Ｂ）に示す比較例としての試料８の閾値電圧のばらつきや、図１４（Ａ）および（Ｂ）に示す比較例としての試料９の閾値電圧のばらつきに比べて小さかった。
【００５５】
また、１１（Ｂ）に示すように、試料６の最大静電容量のばらつきは、図１３（Ｂ）に示す試料８の最大静電容量のばらつき、及び図１４（Ｂ）に示す試料９の最大静電容量のばらつきと同程度である。
【００５６】
図１２（Ａ）に示すように、試料７の閾値電圧は、変化させる電圧範囲および変化の方向（増加または減少）が異なっても、ほぼ一致していた。また、図１２（Ｂ）に示すように、試料７の閾値電圧は、印加電圧の周波数が異なっても、ほぼ一致していた。したがって、試料７の閾値電圧のばらつきは、図１３に示す試料８の閾値電圧のばらつきや、図１４に示す試料９の閾値電圧のばらつきに比べて小さかった。
【００５７】
また、図１２（Ｂ）に示すように、試料７の最大静電容量のばらつきは、図１３（Ｂ）に示す試料８の最大静電容量のばらつき、及び図１４（Ｂ）に示す試料９の最大静電容量のばらつきと同程度であった。
【００５８】
以上より、少なくとも第３アニールを実行する試料６および試料７は、閾値電圧のばらつきが比較例の試料８および試料９に比べて抑制されている。したがって、試料６および試料７によってトランジスタを構成して同一のゲート電圧を複数回加えた場合に、いずれの場合においても、オン又はオフのいずれか一方のみが行われる。したがって、半導体装置の動作の安定性を向上できる。
【００５９】
Ｄ．変形例：
Ｄ１．変形例１：
図１５は、変形例１における半導体装置の構成を模式的に示す断面図である。各実施形態および各実施例における半導体装置１００は、いずれもプレーナー型の半導体装置であったが、本発明は、プレーナー型に限らず、トレンチ型の半導体装置の製造方法に適用してもよい。
【００６０】
図１５に示すように、変形例１の半導体装置１００ａは、トレンチ型の半導体装置（ＭＩＳ型半導体装置）であり、電極表面からＧａＮ基板（ｎ−ＧａＮ）まで達するトレンチ３００を有する。半導体装置１００ａは、基板層１１０ａと、第１絶縁層１２０ａと、第２絶縁層１３０ａと、第１電極層１４０ａと、第２電極層１５０ａとを備えている。基板層１１０ａは、基板層１１０と同様に、窒化ガリウム（ＧａＮ）とドナーとしてのシリコン（Ｓｉ）を含むｎ型半導体層である。第１絶縁層１２０ａは、第１絶縁層１２０と同様に、基板層１１０ａ上に形成された酸化シリコン（ＳｉＯ2）の層である。第２絶縁層１３０ａは、第２絶縁層１３０と同様に、第１絶縁層１２０ａ上に形成された酸窒化ジルコニウム（ＺｒＯＮ）の層である。第１電極層１４０ａは、第１電極層１４０と同様に、第２絶縁層１３０ａ上に形成された窒化チタン（ＴｉＮ）の層である。第２電極層１５０ａは、第２電極層１５０と同様に、第１電極層１４０ａ上に形成されたアルミニウム（Ａｌ）の層である。
【００６１】
以上の構成を有する半導体装置１００ａは、上述した第１実施形態と同様な製造方法により製造され得る。具体的には、例えば、ステップＳ１０５とステップＳ１１０との間において、基板層１１０ａを掘り進めるエッチング工程を行い、その後、各工程（ステップＳ１１０〜Ｓ１４０）を実行することにより、トレンチ３００を形成してもよい。このような半導体装置１００ａの製造においても、少なくとも第３アニール（ＰＭＡ）を実行することにより、上述した各実施形態および各実施例と同様な効果を奏する。
【００６２】
なお、トレンチ３００の断面形状は、任意に設定可能であり、例えば、図１５のように側面が積層方向に互いに平行な矩形形状であってもよいし、側面が積層方向に平行ではない台形形状やくさび型形状であってもよいし、部分円形形状や部分楕円形状であってもよい。また、トレンチ３００の底面形状は、任意に設定可能であり、例えば、矩形形状であってもよいし、多角形形状や円形形状、楕円形状であってもよい。
【００６３】
Ｄ２．変形例２：
第１実施形態では、いずれも第２アニールの実行の有無は任意であったが、第２アニールを実行することが好ましい。例えば、第１実施例において第２アニールを実行した試料１と、第２アニールを実行しなかった試料２とを比較すると、図４および図５に示すように、試料１の最大静電容量のばらつきは、試料２の最大静電容量のばらつきに比べて小さい。
【００６４】
Ｄ３．変形例３：
各実施形態において、第１絶縁層１２０は、酸化シリコン（ＳｉＯ2）により形成された層であったが、酸化シリコンに限らず、酸窒化シリコン（ＳｉＯＮ）や、窒化シリコン（ＳｉＮ）など、シリコン（Ｓｉ）を含む任意の層として構成してもよい。すなわち、一般には、シリコン（Ｓｉ）を含む層の上に、酸窒化ジルコニウム（ＺｒＯＮ）層を形成する工程を、本発明に採用することができる。
【００６５】
Ｄ４．変形例４：
各実施形態において、第２電極層１５０は、アルミニウムで形成されていたが、アルミニウムに代えて、アルミニウムを含む合金により形成してもよい。また、各実施形態において、第２電極層１５０を省略することもできる。すなわち、一般には、酸窒化ジルコニウム（ＺｒＯＮ）層上に、窒化チタン（ＴｉＮ）を含む電極層を形成する工程を、本発明に採用することができる。
【００６６】
Ｄ５．変形例５：
各実施形態において、基板層１１０は、ｎ型半導体層であったが、ｐ型半導体層としてもよい。この場合、各実施形態の製造方法により製造された半導体装置を用いて、例えば、ｐ型ＭＩＳＦＥＴを製造することができる。
【００６７】
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、変形例中の技術的特徴は、上述の課題の一部又は全部を解決するために、あるいは、上述の効果の一部又は全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
【符号の説明】
【００６８】
１００，１００ａ…半導体装置
１１０，１１０ａ…基板層
１２０，１２０ａ…第１絶縁層
１３０，１３０ａ…第２絶縁層
１４０，１４０ａ…第１電極層
１５０，１５０ａ…第２電極層
３００…トレンチ
【図１】
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【図２】
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【図３】
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【図８】
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【図１０】
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【図１５】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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