(57)【要約】  プログラマブル回路へ入力されるプログラム制御信号を１系統として小型化を図ったパワーモジュールを提供する。  パワーモジュール（１０）は、内蔵するハイサイド用プログラマブル回路（１２）およびローサイド用プログラマブル回路（１３）をデイジーチェーン接続し、パワーモジュール（１０）に入力されるプログラム制御信号であるＪＴＡＧ制御信号をハイサイド用プログラマブル回路（１２）およびローサイド用プログラマブル回路（１３）に共用の１系統だけにする。ハイサイド用プログラマブル回路（１２）の入出力位置にはレベルシフタ（１４）を設置し、パワーモジュール（１０）に入力されたプログラム制御信号を、ローサイド回路（ＬＳ）のグランド端子（ＧＮＤ）の電位を基準とした信号とハイサイド回路（ＨＳ）の基準電位端子（ＶＳ）の電位を基準とした信号とに相互にレベル変換する。
2018012120.tif 000002
【特許請求の範囲】
【請求項１】
ハーフブリッジ接続されたハイサイドの第１のスイッチ素子およびローサイドの第２のスイッチ素子と、
前記第１のスイッチ素子を駆動するハイサイド回路および前記第２のスイッチ素子を駆動するローサイド回路を有する集積回路と、
前記ハイサイド回路で使用される第１の論理機能またはパラメータを任意に構成することができるハイサイド用プログラマブル回路と、
前記ローサイド回路で使用される第２の論理機能またはパラメータを任意に構成することができるローサイド用プログラマブル回路と、
を備え、
前記集積回路は、前記ハイサイド用プログラマブル回路および前記ローサイド用プログラマブル回路に書き込むプログラム制御信号用の１系統のデータが入力される書き込みポートと、前記ハイサイド用プログラマブル回路および前記ローサイド用プログラマブル回路をデイジーチェーン接続する内部配線と、前記ハイサイド用プログラマブル回路に接続される前記内部配線に設けられてローサイドの信号系とハイサイドの信号系とを接続するためのレベルシフタとを有している、パワーモジュール。
【請求項２】
前記書き込みポートは、前記集積回路の前記ローサイド回路に設けられ、前記書き込みポートに入力された書き込みまたは書き換えのデータが前記レベルシフタを介して前記ハイサイド用プログラマブル回路に転送されるとともに、前記ハイサイド用プログラマブル回路へ転送されたデータに対応するデータが前記ローサイド用プログラマブル回路から出力されるように構成されている、請求項１記載のパワーモジュール。
【請求項３】
前記書き込みポートは、前記集積回路の前記ローサイド回路に設けられ、前記書き込みポートに入力された書き込みまたは書き換えのデータが前記ローサイド用プログラマブル回路に転送されるとともに、前記ローサイド用プログラマブル回路へ転送されたデータに対応するデータが前記ハイサイド用プログラマブル回路から前記レベルシフタを介して出力されるように構成されている、請求項１記載のパワーモジュール。
【請求項４】
前記ローサイド回路は、前記書き込みポートに入力された書き込みまたは書き換えのデータを前記ハイサイド用プログラマブル回路および前記ローサイド用プログラマブル回路に転送するタイミングを制御する転送タイミング制御回路を有している、請求項１記載のパワーモジュール。
【請求項５】
前記転送タイミング制御回路は、前記ローサイド回路が前記第１のスイッチ素子をオン、かつ、前記第２のスイッチ素子をオフする制御信号を入力している期間だけ、前記ハイサイド用プログラマブル回路および前記ローサイド用プログラマブル回路に書き込みまたは書き換えのデータの転送を許可する、請求項４記載のパワーモジュール。
【請求項６】
前記転送タイミング制御回路は、前記ローサイド回路が前記第１のスイッチ素子をオフ、かつ、前記第２のスイッチ素子をオンする制御信号を入力している期間だけ、前記ハイサイド用プログラマブル回路および前記ローサイド用プログラマブル回路に書き込みまたは書き換えのデータの転送を許可する、請求項４記載のパワーモジュール。
【請求項７】
前記転送タイミング制御回路は、前記ローサイド回路が前記第１のスイッチ素子および前記第２のスイッチ素子をオフする制御信号を入力している期間だけ、前記ハイサイド用プログラマブル回路および前記ローサイド用プログラマブル回路に書き込みまたは書き換えのデータの転送を許可する、請求項４記載のパワーモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハーフブリッジ接続のスイッチ素子と、これらのスイッチ素子を駆動する駆動回路とを備え、駆動回路の論理機能またはパラメータを任意に設定することができるパワーモジュールに関する。
【背景技術】
【０００２】
産業用モータの駆動装置やサーバ用電源装置などには、ハーフブリッジ接続されたスイッチ素子をオン・オフ制御することにより動作するパワーモジュールが用いられている。パワーモジュールでは、ハーフブリッジ接続されたスイッチ素子を駆動する制御用集積回路として、高耐圧集積回路（以下、ＨＶＩＣ：High Voltage Integrated Circuitという）が用いられている。ＨＶＩＣは、ハーフブリッジ回路の上位側のスイッチ素子を制御するハイサイド回路と下位側のスイッチ素子を制御するローサイド回路とを有し、上位側および下位側の半導体素子の両方を１つのＩＣで駆動することを可能にしている。【０００３】
このようなＨＶＩＣでは、ハーフブリッジ回路およびローサイド回路の論理動作またはパラメータを任意に設定することが要求されている。たとえば、パワーモジュールの保護機能として、電源電圧の低下、過電流および過熱を保護する機能を有しているが、電圧低下、過電流または過熱を検出したときにアラームを出力する優先順位を変更できるようにしたいという要求がある。また、電圧低下、過電流または過熱を検出する閾値を適宜変更できるようにしたいという要求もある。【０００４】
このような要求は、パワーモジュールにプログラマブル回路を備え、そのプログラマブル回路に、論理機能を形成するデータまたは閾値をなすパラメータデータを書き込むことによって実現することができる。このようなプログラマブル回路は、グランドを基準電位としながら他の回路と絶縁したり電圧レベルの変換をしたりする場合には、レベルシフト回路を用いることが知られている（たとえば、特許文献１参照）。また、特許文献１に記載の回路では、プログラマブル回路へのプログラムデータの書き込みにＪＴＡＧ（Joint Test Action Group）インタフェースを用いている。【０００５】
ところで、パワーモジュールでは、ハイサイド回路に接続されるハイサイド用プログラマブル回路は、ハーフブリッジの中点を基準電位とし、ローサイド回路に接続されるローサイド用プログラマブル回路は、グランドを基準電位としている。特に、ハイサイド回路およびハイサイド用プログラマブル回路の基準電位は、２つのスイッチ素子が相補的にオン・オフすることによって０ボルト（Ｖ）と電源電圧（たとえば数百Ｖ）との間で変化する。一方、特許文献１に記載の装置は、書き込み回路が対象とするプログラマブル回路の電源系が書き込み回路の電源系とは異なるものの、１系統であり、しかもパワーモジュールのハイサイド回路のように基準電位が時々刻々変わるものではない。このため、ハイサイド用プログラマブル回路およびローサイド用プログラマブル回路は、特許文献１に記載の回路構成のような書き込み回路を使用することができない。つまり、パワーモジュールは、ハイサイド用プログラマブル回路に使用される書き込み回路とローサイド用プログラマブル回路に使用される書き込み回路とを別個に備える必要がある。しかも、ハイサイドの基準電位は、非常に高い電圧になることがあるので、ハイサイドの書き込み回路とローサイドの書き込み回路とは、物理的に離して設置する必要がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２０１４−５１５８４３号公報（段落〔００７８〕，〔００８７〕，図２）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記のパワーモジュールでは、プログラムやデータの書き込み回路をハイサイドとローサイドとで別々に設置する必要があり、書き込み回路が２つあることから書き込みポートも２系統分必要となり、パワーモジュールが大型化・高コスト化してしまうという問題点があった。【０００８】
本発明はこのような点に鑑みてなされたものであり、プログラマブル回路へ入力されるプログラム制御信号を１系統として小型化を図ったパワーモジュールを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明では、上記の課題を解決するために、ハーフブリッジ接続されたハイサイドの第１のスイッチ素子およびローサイドの第２のスイッチ素子と、第１のスイッチ素子を駆動するハイサイド回路および第２のスイッチ素子を駆動するローサイド回路を有する集積回路と、ハイサイド回路で使用される第１の論理機能またはパラメータを任意に構成することができるハイサイド用プログラマブル回路と、ローサイド回路で使用される第２の論理機能またはパラメータを任意に構成することができるローサイド用プログラマブル回路と、を備えたパワーモジュールが提供される。このパワーモジュールの集積回路は、ハイサイド用プログラマブル回路およびローサイド用プログラマブル回路に書き込むプログラム制御信号用の１系統のデータが入力される書き込みポートと、ハイサイド用プログラマブル回路およびローサイド用プログラマブル回路をデイジーチェーン接続する内部配線と、ハイサイド用プログラマブル回路に接続される内部配線に設けられてローサイドの信号系とハイサイドの信号系とを接続するためのレベルシフタとを有している。
【発明の効果】
【００１０】
上記構成のパワーモジュールは、プログラマブル回路へ入力される信号を１系統にし、レベルシフタを使ったデイジーチェーンを構成したことで、パワーモジュールを小型化できるという利点がある。【００１１】
本発明の上記および他の目的、特徴および利点は、本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【００１２】
【図１】本発明のパワーモジュールの構成を示す回路図である。
【図２】第１の実施の形態に係るパワーモジュールの構成例を示す回路図である。
【図３】ＪＴＡＧ制御信号に注目した信号線の接続関係を示す図である。
【図４】ハイサイド回路およびローサイド回路の基準電位の関係を示す波形図である。
【図５】第２の実施の形態に係るパワーモジュールの構成例を示す回路図である。
【図６】第３の実施の形態に係るパワーモジュールの構成例を示す回路図である。
【図７】第４の実施の形態に係るパワーモジュールの構成例を示す回路図である。
【図８】第１ないし第４の実施の形態に係るパワーモジュールの変形例を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、各実施の形態は、矛盾のない範囲で複数の実施の形態を部分的に組み合わせて実施することができる。
【００１４】
図１は本発明のパワーモジュールの構成を示す回路図である。
本発明のパワーモジュール１０は、ハーフブリッジ接続されたスイッチ素子ＸＭＨ，ＸＭＬと、ＨＶＩＣ１１と、ハイサイド用プログラマブル回路１２と、ローサイド用プログラマブル回路１３と、電源ＶＣＣＨ，ＶＣＣＬとを備えている。
【００１５】
スイッチ素子ＸＭＨ，ＸＭＬは、ここでは、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を使用しているが、他のパワースイッチ素子でもよい。スイッチ素子ＸＭＨのドレイン端子は、高圧電源ＨＶの陽極端子に接続され、スイッチ素子ＸＭＬのソース端子は、高圧電源ＨＶの陰極端子およびＨＶＩＣ１１のグランド端子ＧＮＤに接続されている。
【００１６】
ＨＶＩＣ１１は、ハイサイド回路ＨＳおよびローサイド回路ＬＳを有している。ハイサイド回路ＨＳは、上位側のスイッチ素子ＸＭＨを駆動する回路であり、スイッチ素子ＸＭＨのゲート端子に接続される出力端子ＨＯを有している。ハイサイド回路ＨＳは、また、電源ＶＣＣＨの陽極端子に接続された電源端子ＶＢ、電源ＶＣＣＨの陰極端子に接続された基準電位端子ＶＳを有し、基準電位端子ＶＳは、スイッチ素子ＸＭＨ，ＸＭＬの共通の接続点に接続されている。ローサイド回路ＬＳは、下位側のスイッチ素子ＸＭＬを駆動する回路であり、スイッチ素子ＸＭＬのゲート端子に接続される出力端子ＬＯを有している。ローサイド回路ＬＳは、また、電源ＶＣＣＬの陽極端子に接続された電源端子ＶＣＣ、電源ＶＣＣＬの陰極端子に接続されたグランド端子ＧＮＤを有している。
【００１７】
ハイサイド用プログラマブル回路１２は、入出力バスＩＯＨによってハイサイド回路ＨＳに接続されている。ハイサイド回路ＨＳの電源供給端子Ｖ５Ｈおよび基準電位端子ＶＳは、ハイサイド用プログラマブル回路１２の両給電端子およびコンデンサＣ１Ｈの両端子に接続されている。ローサイド用プログラマブル回路１３は、入出力バスＩＯＬによってローサイド回路ＬＳに接続されている。ローサイド回路ＬＳの電源供給端子Ｖ５Ｌおよびグランド端子ＧＮＤは、ローサイド用プログラマブル回路１３の両給電端子およびコンデンサＣ１Ｌの両端子に接続されている。
【００１８】
パワーモジュール１０は、ＨＶＩＣ１１のローサイド回路ＬＳが制御回路２０からハイサイド制御用の信号ＨＩＮおよびローサイド制御用の信号ＬＩＮを受ける信号線によって接続されている。パワーモジュール１０は、また、ハイサイド用プログラマブル回路１２およびローサイド用プログラマブル回路１３に書き込むプログラム制御信号用のデータが入力される書き込みポートを有し、この書き込みポートを介してローサイド回路ＬＳと制御回路２０が接続されている。プログラム制御信号は、たとえばＪＴＡＧ制御信号であり、ローサイド回路ＬＳおよび制御回路２０は、信号ＴＭＳ（Test Mode Select）、ＴＣＫ（Test Clock）、ＴＤＩ（Test Data In）およびＴＤＯ（Test Data Out）を送受する４本の信号線によって接続されている。また、これらの４本の信号線が接続される端子が、１系統分の書き込みポートである。
【００１９】
ＨＶＩＣ１１のハイサイド回路ＨＳおよびローサイド回路ＬＳは、ハイサイド制御用の信号ＨＩＮに相当する信号ＳＥＴ，ＲＥＳＥＴを伝達する信号線によって接続されている。ハイサイド回路ＨＳおよびローサイド回路ＬＳは、また、信号ＴＭＳ，ＴＣＫ，ＴＤＩ，ＴＤＯに相当する信号ＨＴＭＳ，ＨＴＣＫ，ＨＴＤＩ，ＨＴＤＯを伝達する信号線によって接続されている。ローサイド回路ＬＳには、レベルシフタが設けられていて、当該レベルシフタは信号ＴＭＳ，ＴＣＫ，ＴＤＩ，ＴＤＯをレベルアップした信号ＨＴＭＳ，ＨＴＣＫ，ＨＴＤＩ，ＨＴＤＯを生成するとともに、ハイサイド回路ＨＳから出力された信号ＨＴＤＯをレベルダウンする。
【００２０】
このパワーモジュール１０によれば、ハイサイド用プログラマブル回路１２およびローサイド用プログラマブル回路１３へのデータの書き込みまたは書き換えは、制御回路２０によって行われる。すなわち、制御回路２０からパワーモジュール１０に入力された信号ＴＭＳ，ＴＣＫは、ローサイド用プログラマブル回路１３にはそのまま供給され、ハイサイド用プログラマブル回路１２には、レベルシフトされた信号ＨＴＭＳ，ＨＴＣＫが供給される。信号ＴＤＩは、ローサイド用プログラマブル回路１３にはそのまま供給され、ハイサイド用プログラマブル回路１２には、レベルシフトされた信号ＨＴＤＩが供給される。信号ＴＤＯは、ローサイド用プログラマブル回路１３からはそのまま出力され、ハイサイド用プログラマブル回路１２からは、信号ＨＴＤＯが出力される。
【００２１】
ハイサイド用プログラマブル回路１２およびローサイド用プログラマブル回路１３のプログラム制御信号は、デイジーチェーン状に転送されていく。すなわち、制御回路２０から入力された信号ＴＤＩは、信号ＨＴＤＩにレベルシフトされてハイサイド用プログラマブル回路１２に入力され、ハイサイド用プログラマブル回路１２から出力された信号ＨＴＤＯは、レベルシフタでレベルシフトされてローサイド用プログラマブル回路１３に入力され、ローサイド用プログラマブル回路１３は信号ＴＤＯを出力する。または、制御回路２０から入力された信号ＴＤＩは、ローサイド用プログラマブル回路１３に入力され、ローサイド用プログラマブル回路１３から出力された信号ＴＤＯは、信号ＨＴＤＩにレベルシフトされてハイサイド用プログラマブル回路１２に入力され、ハイサイド用プログラマブル回路１２から出力された信号ＨＴＤＯは、レベルシフトされて信号ＴＤＯとなる。
【００２２】
パワーモジュール１０は、また、制御回路２０から信号ＨＩＮが入力されると、その信号ＨＩＮは、信号ＳＥＴ，ＲＥＳＥＴに変換されてハイサイド回路ＨＳに入力され、ハイサイド回路ＨＳは、信号ＳＥＴ，ＲＥＳＥＴを基にゲート駆動信号を生成する。このゲート駆動信号は、出力端子ＨＯから出力されてスイッチ素子ＸＭＨのゲート端子に供給され、スイッチ素子ＸＭＨをオン・オフ制御する。一方、制御回路２０から信号ＬＩＮが入力されると、その信号ＬＩＮは、ローサイド回路ＬＳに入力され、ローサイド回路ＬＳは、信号ＬＩＮを基にゲート駆動信号を生成する。このゲート駆動信号は、出力端子ＬＯから出力されてスイッチ素子ＸＭＬのゲート端子に供給され、スイッチ素子ＸＭＬをオン・オフ制御する。
【００２３】
図２は第１の実施の形態に係るパワーモジュールの構成例を示す回路図、図３はＪＴＡＧ制御信号に注目した信号線の接続関係を示す図、図４はハイサイド回路およびローサイド回路の基準電位の関係を示す波形図である。なお、図２および図３において、図１に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。
【００２４】
第１の実施の形態に係るパワーモジュール１０のＨＶＩＣ１１は、図２に示したように、ハイサイド回路ＨＳとローサイド回路ＬＳとを有している。ハイサイド回路ＨＳとローサイド回路ＬＳとの接続部には、ハイサイドの信号系とローサイドの信号系を接続するためのレベルシフタ１４が形成されている。
【００２５】
ハイサイド回路ＨＳは、電源端子ＶＢに接続されて電源ＶＣＣＨの電圧から５Ｖの電圧を生成する５Ｖレギュレータ１５と、出力端子ＨＯにスイッチ素子ＸＭＨのゲート駆動信号を出力するハイサイド駆動回路１６と、インバータＩＮＶ１−ＩＮＶ４とを有している。
【００２６】
ハイサイド駆動回路１６は、入出力バスＩＯＨを介してハイサイド用プログラマブル回路１２に接続されている。このハイサイド用プログラマブル回路１２は、たとえば、論理機能またはパラメータを任意に設定することができるＦＰＧＡ（Field Programmable Gate Array）により構成される。ハイサイド用プログラマブル回路１２の端子ｔｍｓ，ｔｃｋ，ｔｄｉは、ハイサイド回路ＨＳのインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３の出力端子に接続されている。ハイサイド用プログラマブル回路１２の端子ｔｄｏは、ハイサイド回路ＨＳのインバータＩＮＶ４の入力端子に接続されている。ハイサイド用プログラマブル回路１２は、端子ｔｄｉ，ｔｄｏに接続されて所望の論理機能などを構成することができるロジックセル１２ａを有している。このロジックセル１２ａには、たとえば、端子ｔｄｉから入力されるデータによりハイサイド駆動回路１６に内蔵された保護回路の検出閾値（パラメータ）が書き込まれ、書き込まれたパラメータは、通常動作時に入出力バスＩＯＨによってハイサイド駆動回路１６に転送される。ハイサイド用プログラマブル回路１２は、電源供給端子Ｖ５Ｈおよびハイサイドの基準電位端子ＶＳに接続されて５Ｖレギュレータ１５から給電されている。
【００２７】
ローサイド回路ＬＳは、電源端子ＶＣＣに接続されて電源ＶＣＣＬの電圧から５Ｖの電圧を生成する５Ｖレギュレータ１７と、ローサイド制御回路１８と、微分パルス発生器１９とを有している。
【００２８】
ローサイド制御回路１８は、入出力バスＩＯＬを介してローサイド用プログラマブル回路１３に接続されている。このローサイド用プログラマブル回路１３は、たとえば、ＦＰＧＡにより構成される。ローサイド用プログラマブル回路１３の端子ｔｍｓ，ｔｃｋ，ｔｄｉ，ｔｄｏは、ローサイド回路ＬＳに設けられたＪＴＡＧ制御信号の書き込みポートの対応する信号線に接続されている。ローサイド用プログラマブル回路１３は、端子ｔｄｉ，ｔｄｏに接続されて所望の論理機能などを構成することができるロジックセル１３ａを有している。このロジックセル１３ａには、たとえば、端子ｔｄｉから入力されるデータによりローサイド制御回路１８に内蔵された保護回路の検出閾値（パラメータ）が書き込まれ、書き込まれたパラメータは、通常動作時に入出力バスＩＯＬによってローサイド制御回路１８に転送される。ローサイド用プログラマブル回路１３は、電源供給端子Ｖ５Ｌおよびローサイドの基準電位であるグランド端子ＧＮＤに接続されて５Ｖレギュレータ１７から給電されている。
【００２９】
ローサイド制御回路１８は、信号ＨＩＮ，ＬＩＮを受けており、信号ＬＩＮを基に出力端子ＬＯにスイッチ素子ＸＭＬのゲート駆動信号を出力し、信号ＨＩＮについては、微分パルス発生器１９に出力される。微分パルス発生器１９は、信号ＨＩＮを受けて信号ＨＩＮの立ち上がりエッジのタイミングで信号ＳＥＴを出力し、信号ＨＩＮの立ち下がりエッジのタイミングで信号ＲＥＳＥＴを出力する。
【００３０】
レベルシフタ１４は、高耐圧のトランジスタＭＮ１−ＭＮ５，ＭＰ１、抵抗Ｒ１−Ｒ６およびダイオードＤ１−Ｄ６を有している。トランジスタＭＮ１，ＭＮ２のゲート端子は、微分パルス発生器１９の出力端子に接続され、ドレイン端子は、ハイサイド駆動回路１６に接続され、ソース端子は、グランド端子ＧＮＤに接続されている。トランジスタＭＮ１のドレイン端子は、抵抗Ｒ１の一端とダイオードＤ１のカソード端子とに接続され、抵抗Ｒ１の他端は、ハイサイド回路ＨＳの電源に接続され、ダイオードＤ１のアノード端子は、ハイサイド回路ＨＳの基準電位端子ＶＳに接続されている。トランジスタＭＮ２のドレイン端子は、抵抗Ｒ２の一端とダイオードＤ２のカソード端子とに接続され、抵抗Ｒ２の他端は、ハイサイド回路ＨＳの電源に接続され、ダイオードＤ２のアノード端子は、ハイサイド回路ＨＳの基準電位端子ＶＳに接続されている。
【００３１】
トランジスタＭＮ３のゲート端子は、ローサイド回路ＬＳで信号ＴＭＳを受ける端子に接続され、ドレイン端子は、ハイサイド回路ＨＳのインバータＩＮＶ１の入力端子に接続され、ソース端子は、グランド端子ＧＮＤに接続されている。トランジスタＭＮ３のドレイン端子は、抵抗Ｒ３の一端とダイオードＤ３のカソード端子とに接続され、抵抗Ｒ３の他端は、ハイサイド回路ＨＳの電源に接続され、ダイオードＤ３のアノード端子は、ハイサイド回路ＨＳの基準電位端子ＶＳに接続されている。
【００３２】
トランジスタＭＮ４のゲート端子は、ローサイド回路ＬＳで信号ＴＣＫを受ける端子に接続され、ドレイン端子は、ハイサイド回路ＨＳのインバータＩＮＶ２の入力端子に接続され、ソース端子は、グランド端子ＧＮＤに接続されている。トランジスタＭＮ４のドレイン端子は、抵抗Ｒ４の一端とダイオードＤ４のカソード端子とに接続され、抵抗Ｒ４の他端は、ハイサイド回路ＨＳの電源に接続され、ダイオードＤ４のアノード端子は、ハイサイド回路ＨＳの基準電位端子ＶＳに接続されている。
【００３３】
トランジスタＭＮ５のゲート端子は、ローサイド回路ＬＳで信号ＴＤＩを受ける端子に接続され、ドレイン端子は、ハイサイド回路ＨＳのインバータＩＮＶ３の入力端子に接続され、ソース端子は、グランド端子ＧＮＤに接続されている。トランジスタＭＮ５のドレイン端子は、抵抗Ｒ５の一端とダイオードＤ５のカソード端子とに接続され、抵抗Ｒ５の他端は、ハイサイド回路ＨＳの電源に接続され、ダイオードＤ５のアノード端子は、ハイサイド回路ＨＳの基準電位端子ＶＳに接続されている。
【００３４】
トランジスタＭＰ１のゲート端子は、ハイサイド回路ＨＳのインバータＩＮＶ４の出力端子に接続され、ソース端子は、ハイサイド回路ＨＳの電源に接続され、ドレイン端子は、ローサイド用プログラマブル回路１３の端子ｔｄｉに接続されている。トランジスタＭＰ１のドレイン端子は、抵抗Ｒ６の一端とダイオードＤ６のカソード端子とに接続され、抵抗Ｒ６の他端とダイオードＤ６のアノード端子とは、ローサイド回路ＬＳのグランド端子ＧＮＤに接続されている。
【００３５】
ここで、ハイサイド用プログラマブル回路１２およびローサイド用プログラマブル回路１３に対するＪＴＡＧの信号線の接続関係について説明する。図３に示したように、ＪＴＡＧ制御信号の信号ＴＭＳ，ＴＣＫは、ハイサイド用プログラマブル回路１２およびローサイド用プログラマブル回路１３に並列に転送される。ただし、ハイサイド用プログラマブル回路１２には、信号ＴＭＳ，ＴＣＫは、レベルシフタ１４を介して入力される。信号ＴＤＩは、内部配線によりデイジーチェーン接続されたハイサイド用プログラマブル回路１２およびローサイド用プログラマブル回路１３をシリアルに転送され（このときロジックセル１２ａ，１３ａは、入力されたデータを基本的にそのまま、動作に必要なクロック数遅れたタイミングで出力する）、ローサイド用プログラマブル回路１３から信号ＴＤＯが出力される。この場合にも、ハイサイド用プログラマブル回路１２への入出力は、レベルシフタ１４を介して行われる。
【００３６】
以上の構成のパワーモジュール１０において、ローサイド制御回路１８に信号ＨＩＮが入力されると、その信号ＨＩＮは、微分パルス発生器１９に入力され、ここで、信号ＨＩＮの立ち上がりエッジおよび立ち下がりエッジのタイミングで微分パルスが出力される。これらの微分パルスは、それぞれトランジスタＭＮ１，ＭＮ２のゲート端子に入力され、ドレイン端子からそれぞれ信号ＳＥＴ，ＲＥＳＥＴとして出力され、ハイサイド駆動回路１６に入力される。ハイサイド駆動回路１６では、信号ＳＥＴ，ＲＥＳＥＴからスイッチ素子ＸＭＨのゲート信号が復元され、出力端子ＨＯから出力される。一方、ローサイド制御回路１８に信号ＬＩＮが入力された場合には、その信号ＬＩＮは、出力端子ＬＯからスイッチ素子ＸＭＬのゲート信号として出力される。
【００３７】
スイッチ素子ＸＭＨ，ＸＭＬがスイッチングしたときの基準電位端子ＶＳの電位の変化は、図４に示したようになる。すなわち、ハイサイドのスイッチ素子ＸＭＨがオフ、ローサイドのスイッチ素子ＸＭＬがオンのとき、基準電位端子ＶＳは、グランド端子ＧＮＤの電位にほぼ等しい。このため、ハイサイド用プログラマブル回路１２の電源電圧、すなわち、電源供給端子Ｖ５Ｈの電圧は、グランド基準のローサイド回路ＬＳにおける電源供給端子Ｖ５Ｌの電圧にほぼ等しい。
【００３８】
ハイサイドのスイッチ素子ＸＭＨがオン、ローサイドのスイッチ素子ＸＭＬがオフのとき、基準電位端子ＶＳは、高圧電源ＨＶの電圧にほぼ等しい。この高圧電源ＨＶは、この実施の形態では、１２００Ｖより低い、たとえば、４００Ｖ程度の電圧を想定している。このため、ハイサイド用プログラマブル回路１２の電源電圧、すなわち、電源供給端子Ｖ５Ｈの電圧は、グランド基準で見ると基準電位端子ＶＳよりも５Ｖ高い電圧になる。このことが、グランド基準で入力されたＪＴＡＧ制御信号をハイサイド用プログラマブル回路１２に入出力するのにレベルシフタ１４が必要となる理由である。
【００３９】
図５は第２の実施の形態に係るパワーモジュールの構成例を示す回路図である。この図５において、図２に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。
【００４０】
第２の実施の形態に係るパワーモジュール１０ａは、第１の実施の形態に係るパワーモジュール１０に対して、ＪＴＡＧ制御信号による書き込みのタイミングに制限を加えるようにしている。すなわち、第１の実施の形態に係るパワーモジュール１０では、ＪＴＡＧ制御信号による書き込みまたは書き換えは、いつでも可能である。これに対し、第２の実施の形態に係るパワーモジュール１０ａでは、ハイサイドの基準電位端子ＶＳが低いときだけ、ＪＴＡＧ制御信号による書き込みを可能にしている。このために、ＨＶＩＣ１１のローサイド回路ＬＳは、ＪＴＡＧ制御信号を転送するタイミングを制御する転送タイミング制御回路としてＪＴＡＧ信号制御回路２１を備えている。
【００４１】
ＪＴＡＧ信号制御回路２１は、論理積回路ＡＮＤ１−ＡＮＤ５を有している。論理積回路ＡＮＤ１の負論理入力端子は、信号ＨＩＮを受け、論理積回路ＡＮＤ１の正論理入力端子は、信号ＬＩＮを受けるように構成され、論理積回路ＡＮＤ１の出力端子は、論理積回路ＡＮＤ２−ＡＮＤ５の一方の入力端子に接続されている。論理積回路ＡＮＤ２の他方の入力端子は、信号ＴＭＳを受けるように構成され、論理積回路ＡＮＤ２の出力端子は、トランジスタＭＮ３のゲート端子に接続されている。論理積回路ＡＮＤ３の他方の入力端子は、信号ＴＣＫを受けるように構成され、論理積回路ＡＮＤ３の出力端子は、トランジスタＭＮ４のゲート端子に接続されている。論理積回路ＡＮＤ４の他方の入力端子は、信号ＴＤＩを受けるように構成され、論理積回路ＡＮＤ４の出力端子は、トランジスタＭＮ５のゲート端子に接続されている。論理積回路ＡＮＤ５の他方の入力端子は、信号ＨＴＤＯを受けるように構成され、論理積回路ＡＮＤ５の出力端子は、ローサイド用プログラマブル回路１３の端子ｔｄｉに接続されている。
【００４２】
ＪＴＡＧ信号制御回路２１は、信号ＨＩＮがロー（Ｌ）レベル、信号ＬＩＮがハイ（Ｈ）レベルのとき、論理積回路ＡＮＤ１の出力端子がＨレベルとなり、論理積回路ＡＮＤ２−ＡＮＤ５の一方の入力端子にＨレベルの信号が入力される。これにより、論理積回路ＡＮＤ２−ＡＮＤ４は、信号ＴＭＳ，ＴＣＫ，ＴＤＩの転送を許可し、論理積回路ＡＮＤ５は、信号ＨＴＤＯの転送を許可する。すなわち、ＪＴＡＧ信号制御回路２１は、ハイサイド用プログラマブル回路１２およびローサイド用プログラマブル回路１３へのデータの書き込みを可能になる。
【００４３】
信号ＨＩＮがＬレベルであって信号ＬＩＮがＨレベルとなる条件以外のとき、論理積回路ＡＮＤ１の出力端子がＬレベルとなるので、論理積回路ＡＮＤ２−ＡＮＤ５は、信号の転送を禁止することになる。すなわち、ＪＴＡＧ信号制御回路２１は、ハイサイド用プログラマブル回路１２およびローサイド用プログラマブル回路１３へのデータの書き込みを禁止する。
【００４４】
これにより、ハイサイドの基準電位端子ＶＳが低いときだけ、ＪＴＡＧ制御信号によるデータの書き込みが可能になる。ハイサイド用プログラマブル回路１２およびローサイド用プログラマブル回路１３への書き込みは、基準電位がいずれもグランドと同電位のときにグランド基準の信号によって行われるため、安全かつ確実に行われることになる。
【００４５】
なお、この場合でも、基準電位端子ＶＳが高圧電源ＨＶの電圧にほぼ等しくなったときにローサイドの信号系とハイサイドの信号系が直接接続されないようにするため、レベルシフタ１４は必要である。
【００４６】
図６は第３の実施の形態に係るパワーモジュールの構成例を示す回路図である。この図６において、図５に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。
【００４７】
第３の実施の形態に係るパワーモジュール１０ｂは、第２の実施の形態に係るパワーモジュール１０ａとは、書き込みのときの条件を逆にしている。そのために、このパワーモジュール１０ｂのＨＶＩＣ１１では、ＪＴＡＧ信号制御回路２１における論理積回路ＡＮＤ１は、正論理入力端子に信号ＨＩＮを受け、負論理入力端子に信号ＬＩＮを受けるように構成されている。
【００４８】
この第３の実施の形態では、信号ＨＩＮがＨレベルになる期間のときだけ、ハイサイド用プログラマブル回路１２およびローサイド用プログラマブル回路１３への書き込みが行われる。このとき、ハイサイド用プログラマブル回路１２に対する信号の入出力には、レベルシフタ１４が有効に働くことになる。
【００４９】
図７は第４の実施の形態に係るパワーモジュールの構成例を示す回路図である。この図７において、図５に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。
【００５０】
第４の実施の形態に係るパワーモジュール１０ｃは、ハイサイド用プログラマブル回路１２およびローサイド用プログラマブル回路１３へ書き込みをするときの条件を、信号ＨＩＮ，ＬＩＮがＬレベルのときとしている。そのために、このパワーモジュール１０ｃのＨＶＩＣ１１では、ＪＴＡＧ信号制御回路２１における論理積回路ＡＮＤ１は、２つの負論理入力端子に信号ＨＩＮ，ＬＩＮを受けるように構成されている。
【００５１】
この第４の実施の形態では、ハイサイド用プログラマブル回路１２およびローサイド用プログラマブル回路１３への書き込みは、信号ＨＩＮ，ＬＩＮの入力がともにローレベルで、スイッチ素子ＸＭＨ，ＸＭＬがスイッチング動作をしていないときに行われることになる。このため、スイッチ素子ＸＭＨ，ＸＭＬのスイッチング動作時にＪＴＡＧ制御信号が転送されることがないので、スイッチングノイズによる影響がなく、安全に書き込むことができる。
【００５２】
図８は第１ないし第４の実施の形態に係るパワーモジュールの変形例を示す図である。この図８において、図３に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。
【００５３】
この図８に示した変形例によれば、ハイサイド用プログラマブル回路１２およびローサイド用プログラマブル回路１３への書き込みの順序を第１ないし第４の実施の形態に係るパワーモジュール１０，１０ａ，１０ｂ，１０ｃの場合と逆にしている。すなわち、信号ＴＤＩは、先にローサイド用プログラマブル回路１３に転送され、次に、レベルシフタ１４を介してハイサイド用プログラマブル回路１２に転送されるようにしている。
【００５４】
このとき、ローサイド回路ＬＳがＪＴＡＧ信号制御回路２１を使用する場合、書き込みポートの信号ＴＤＩは、ローサイド用プログラマブル回路１３の端子ｔｄｉに入力される。また、ローサイド用プログラマブル回路１３の端子ｔｄｏは、論理積回路ＡＮＤ４の入力端子に接続され、論理積回路ＡＮＤ５の出力端子の信号は、書き込みポートの信号ＴＤＯになる。
【００５５】
この変形例の構成は、ハイサイド用プログラマブル回路１２およびローサイド用プログラマブル回路１３への書き込み順序が逆になるだけで、動作的には、第１ないし第４の実施の形態に係るパワーモジュール１０，１０ａ，１０ｂ，１０ｃと同じである。
【００５６】
なお、本実施例のプログラム制御信号はＪＴＡＧ制御信号を使って示しているが、ＪＴＡＧ制御信号に代わるプログラム制御信号を使っても構わない。また、ＪＴＡＧ制御信号に代わるプログラム制御信号は４本以上、または４本以下で構成しても構わない。
【００５７】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【符号の説明】
【００５８】
１０，１０ａ，１０ｂ，１０ｃ  パワーモジュール
１１  ＨＶＩＣ
１２  ハイサイド用プログラマブル回路
１２ａ  ロジックセル
１３  ローサイド用プログラマブル回路
１３ａ  ロジックセル
１４  レベルシフタ
１５  レギュレータ
１６  ハイサイド駆動回路
１７  レギュレータ
１８  ローサイド制御回路
１９  微分パルス発生器
２０  制御回路
２１  ＪＴＡＧ信号制御回路
ＡＮＤ１−ＡＮＤ５  論理積回路
Ｃ１Ｈ，Ｃ１Ｌ  コンデンサ
Ｄ１−Ｄ６  ダイオード
ＧＮＤ  グランド端子
ＨＯ  出力端子
ＨＳ  ハイサイド回路
ＨＶ  高圧電源
ＩＮＶ１−ＩＮＶ４  インバータ
ＩＯＨ，ＩＯＬ  入出力バス
ＬＯ  出力端子
ＬＳ  ローサイド回路
ＭＮ１−ＭＮ５，ＭＰ１  トランジスタ
Ｒ１−Ｒ６  抵抗
ＶＢ，ＶＣＣ  電源端子
Ｖ５Ｈ，Ｖ５Ｌ  電源供給端子
ＶＣＣＨ，ＶＣＣＬ  電源
ＶＳ  基準電位端子
ＸＭＨ，ＸＭＬ  スイッチ素子
ｔｃｋ，ｔｍｓ、ｔｄｉ，ｔｄｏ  端子
【図１】
2018012120.tif 000003
【図２】
2018012120.tif 000004
【図３】
2018012120.tif 000005
【図４】
2018012120.tif 000006
【図５】
2018012120.tif 000007
【図６】
2018012120.tif 000008
【図７】
2018012120.tif 000009
【図８】
2018012120.tif 000010
【手続補正書】
【提出日】平成30年7月10日(2018.7.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
ところで、パワーモジュールでは、ハイサイド回路に接続されるハイサイド用プログラマブル回路は、ハーフブリッジの中点を基準電位とし、ローサイド回路に接続されるローサイド用プログラマブル回路は、グランドを基準電位としている。特に、ハイサイド回路およびハイサイド用プログラマブル回路の基準電位は、２つのスイッチ素子が相補的にオン・オフすることによって０ボルト（Ｖ）と電源電圧（たとえば数百Ｖ）との間で変化する。一方、特許文献１に記載の回路は、書き込み回路が対象とするプログラマブル回路の電源系が書き込み回路の電源系とは異なるものの、１系統であり、しかもパワーモジュールのハイサイド回路のように基準電位が時々刻々変わるものではない。このため、ハイサイド用プログラマブル回路およびローサイド用プログラマブル回路は、特許文献１に記載の回路構成のような書き込み回路を使用することができない。つまり、パワーモジュールは、ハイサイド用プログラマブル回路に使用される書き込み回路とローサイド用プログラマブル回路に使用される書き込み回路とを別個に備える必要がある。しかも、ハイサイドの基準電位は、非常に高い電圧になることがあるので、ハイサイドの書き込み回路とローサイドの書き込み回路とは、物理的に離して設置する必要がある。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
ＨＶＩＣ１１のハイサイド回路ＨＳおよびローサイド回路ＬＳは、ハイサイド制御用の信号ＨＩＮに相当する信号ＳＥＴ，ＲＥＳＥＴを伝達する信号線によって接続されている。ハイサイド回路ＨＳおよびローサイド回路ＬＳは、また、信号ＴＭＳ，ＴＣＫ，ＴＤＩ，ＴＤＯに相当する信号ＨＴＭＳ，ＨＴＣＫ，ＨＴＤＩ，ＨＴＤＯを伝達する信号線によって接続されている。ローサイド回路ＬＳには、レベルシフタが設けられていて、当該レベルシフタは信号ＴＭＳ，ＴＣＫ，ＴＤＩをレベルアップした信号ＨＴＭＳ，ＨＴＣＫ，ＨＴＤＩを生成するとともに、ハイサイド回路ＨＳから出力された信号ＨＴＤＯをレベルダウンする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
以上の構成のパワーモジュール１０において、ローサイド制御回路１８に信号ＨＩＮが入力されると、その信号ＨＩＮは、微分パルス発生器１９に入力され、ここで、信号ＨＩＮの立ち上がりエッジおよび立ち下がりエッジのタイミングで微分パルスが出力される。これらの微分パルスは、それぞれトランジスタＭＮ１，ＭＮ２のゲート端子に入力され、ドレイン端子からそれぞれ信号ＳＥＴ，ＲＥＳＥＴとして出力され、ハイサイド駆動回路１６に入力される。ハイサイド駆動回路１６では、信号ＳＥＴ，ＲＥＳＥＴからスイッチ素子ＸＭＨのゲート駆動信号が復元され、出力端子ＨＯから出力される。一方、ローサイド制御回路１８に信号ＬＩＮが入力された場合には、その信号ＬＩＮは、出力端子ＬＯからスイッチ素子ＸＭＬのゲート駆動信号として出力される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
第２の実施の形態に係るパワーモジュール１０ａは、第１の実施の形態に係るパワーモジュール１０に対して、ＪＴＡＧ制御信号による書き込みのタイミングに制限を加えるようにしている。すなわち、第１の実施の形態に係るパワーモジュール１０では、ＪＴＡＧ制御信号による書き込みまたは書き換えは、いつでも可能である。これに対し、第２の実施の形態に係るパワーモジュール１０ａでは、ハイサイドの基準電位端子ＶＳの電位が低いときだけ、ＪＴＡＧ制御信号による書き込みを可能にしている。このために、ＨＶＩＣ１１のローサイド回路ＬＳは、ＪＴＡＧ制御信号を転送するタイミングを制御する転送タイミング制御回路としてＪＴＡＧ信号制御回路２１を備えている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
これにより、ハイサイドの基準電位端子ＶＳの電位が低いときだけ、ＪＴＡＧ制御信号によるデータの書き込みが可能になる。ハイサイド用プログラマブル回路１２およびローサイド用プログラマブル回路１３への書き込みは、基準電位がいずれもグランドと同電位のときにグランド基準の信号によって行われるため、安全かつ確実に行われることになる。
【国際調査報告】
2018012120.tif 000011
2018012120.tif 000012