(57)【要約】【課題】磁気抵抗効果素子の特性向上を図る。【解決手段】本実施形態の磁気抵抗効果素子は、２つの導電層１７Ａ，１７Ｂ間に設けられ、磁化の向きが可変な第１の磁性層１１と、２つの導電層１７Ａ，１７Ｂ間に設けられ、磁化の向きが不変な第２の磁性層１０と、第１及び第２の磁性層１０，１１間に設けられたトンネルバリア層１２と、第１の磁性層１０内に設けられ、トンネルバリア層１２側の第１の面と前記第１の面に対向する第２の面とを有し、膜面に対して垂直方向の磁気異方性を有する磁化膜１１０と、磁化膜１１０の第２の面側に設けられ、磁化膜１１０に対して界面磁気異方性を生じさせる非磁性膜１３０と、磁化膜１１０と導電層１７Ｂとを導通させる導電層１５と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１及び第２の導電層と、
前記第１及び第２の導電層間において前記第１の導電層側に設けられ、磁化の向きが可変な第１の磁性層と、
前記第１及び第２の導電層間において前記第２の導電層側に設けられ、磁化の向きが不変な第２の磁性層と、
酸化マグネシウムを主成分として含み、前記第１及び第２の磁性層間に設けられたトンネルバリア層と、
前記第１の磁性層内に設けられ、前記トンネルバリア層側の第１の面と前記第１の面に対向する第２の面とを有し、膜面に対して垂直方向の磁気異方性を有する第１の磁化膜と、
酸化マグネシウムを主成分として含み、前記第１の磁性層内において前記第１の磁化膜の前記第２の面側に設けられ、前記第１の磁化膜に対して界面磁気異方性を生じさせる第１の非磁性膜と、
前記第１の磁性層内において前記第１の導電層と前記第１の非磁性膜と間に設けられ、膜面に対して垂直な磁気異方性を有する第２の磁化膜と、
酸化マグネシウムを主成分として含み、前記第１の磁性層内において前記第２の磁化膜と前記第１の導電層との間に設けられ、前記第２の磁化膜に対して界面磁気異方性を生じさせる第２の非磁性膜と、
前記第１及び第２の磁化膜と前記第１の導電層とを導通させる第３の導電層と、
を具備することを特徴とする磁気抵抗効果素子。
【請求項２】
第１及び第２の導電層と、
前記第１及び第２の導電層間において前記第１の導電層側に設けられ、磁化の向きが可変な第１の磁性層と、
前記第１及び第２の導電層間において前記第２の導電層側に設けられ、磁化の向きが不変な第２の磁性層と、
前記第１及び第２の磁性層間に設けられたトンネルバリア層と、
前記第１の磁性層内に設けられ、前記トンネルバリア層側の第１の面と前記第１の面に対向する第２の面とを有し、膜面に対して垂直方向の磁気異方性を有する第１の磁化膜と、
前記第１の磁性層内において前記第１の磁化膜の前記第２の面側に設けられ、前記第１の磁化膜に対して界面磁気異方性を生じさせる第１の非磁性膜と、
前記第１の磁化膜と前記第１の導電層とを導通させる第３の導電層と、
を具備することを特徴とする磁気抵抗効果素子。
【請求項３】
前記第１の磁性層は、
前記第１の導電層と前記第１の非磁性膜と間に設けられ、膜面に対して垂直な磁気異方性を有する第２の磁化膜と、
前記第２の磁化膜と前記第１の導電層との間に設けられ、前記第２の磁化膜に対して界面磁気異方性を生じさせる第２の非磁性膜と、
を含むことを特徴とする請求項２に記載の磁気抵抗効果素子。
【請求項４】
前記トンネルバリア層及び前記第１の非磁性膜は、酸化マグネシウムを主成分とする絶縁膜である、ことを特徴とする請求項２又は３に記載の磁気抵抗効果素子。
【請求項５】
前記第１の磁性層は、前記第２の磁性層の上方に設けられ、
前記第３の導電層は、前記第１の磁性層が含む元素と同じ元素を含む、ことを特徴とする請求項２乃至４のいずれか１項に記載の磁気抵抗効果素子。
【請求項６】
磁化膜と非磁性膜とを含む第１の磁性層と、第２の磁性層と、前記第１及び第２の磁性層間のトンネルバリア層と、前記第１の磁性層上の第１の導電層とを含み、前記磁化膜が前記トンネルバリア層と前記非磁性膜との間に挟まれる積層構造を、第２の導電層上に形成する工程と、
前記第１の導電層を、所定の形状に加工する工程と、
前記第１の導電層をマスクに用いて、前記第１の磁性層を加工し、前記第１の磁性層の加工によって発生した再付着物からなる第３の導電層を、前記磁化膜の側面上、前記非磁性膜の側面上及び前記第１の導電層の側面上に形成する工程と
前記加工された第１の磁性層の側面を覆うように、側壁絶縁膜を形成する工程と、
前記側壁絶縁膜で覆われた前記第１の磁性層をマスクに用いて、前記トンネルバリア層、前記第２の磁性層及び前記第２の導電層を加工する工程と、
を具備することを特徴とする磁気抵抗効果素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、磁気抵抗効果素子及び磁気抵抗効果素子の製造方法に関する。
【背景技術】
【０００２】
ＴＭＲ（Tunnel Magneto Resistive）素子を利用した磁気メモリを実現するために、様々な技術が提案されている。
【０００３】
スピン注入磁化反転方式の磁気メモリ（例えば、ＳＴＴ−ＭＲＡＭ）は、低消費電力、高速動作、及び、大容量化が可能なメモリとして、開発が推進されている。
【０００４】
ＳＴＴによる磁気メモリのデータの書き込みは、ＭＴＪ素子に、書き込み電流が供給されることによって、ＭＴＪ素子の磁性膜の磁化が反転され、磁気抵抗効果素子の抵抗状態が変化する。磁気抵抗効果素子の抵抗状態に対応するように“１”又は“０”データが、磁気抵抗効果素子に記憶される。
【０００５】
磁気メモリのデータの読み出しは、読み出し電流が磁気抵抗効果素子に供給され、ＴＭＲ効果による磁気抵抗効果素子の抵抗値の違いが判別されることによって、実行される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２９４４２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
磁気抵抗効果素子の特性を向上する技術を提案する。
【課題を解決するための手段】
【０００８】
実施形態の磁気抵抗効果素子は、第１及び第２の導電層と、前記第１及び第２の導電層間において前記第１の導電層側に設けられ、磁化の向きが可変な第１の磁性層と、前記第１及び第２の導電層間において前記第２の導電層側に設けられ、磁化の向きが不変な第２の磁性層と、前記第１及び第２の磁性層間に設けられたトンネルバリア層と、前記第１の磁性層内に設けられ、前記トンネルバリア層側の第１の面と前記第１の面に対向する第２の面とを有し、膜面に対して垂直方向の磁気異方性を有する第１の磁化膜と、前記第１の磁性層内において前記第１の磁化膜の前記第２の面側に設けられ、前記第１の磁化膜に対して界面磁気異方性を生じさせる第１の非磁性膜と、前記第１の磁化膜と前記第１の導電層とを導通させる第３の導電層と、を含む。
【図面の簡単な説明】
【０００９】
【図１】実施形態の磁気抵抗効果素子の基本構成を示す図。
【図２】第１の実施形態の磁気抵抗効果素子の構造を示す図。
【図３】第１の実施形態の磁気抵抗効果素子の構造を示す図。
【図４】第１の実施形態の磁気抵抗効果素子の製造方法を示す断面工程図。
【図５】第１の実施形態の磁気抵抗効果素子の製造方法を示す断面工程図。
【図６】第１の実施形態の磁気抵抗効果素子の製造方法を示す断面工程図。
【図７】第２の実施形態の磁気抵抗効果素子の構造を示す図。
【図８】第２の実施形態の磁気抵抗効果素子の構造を示す図。
【図９】第２の実施形態の磁気抵抗効果素子の製造方法を示す断面工程図。
【図１０】第２の実施形態の磁気抵抗効果素子の製造方法を示す断面工程図。
【図１１】実施形態の磁気抵抗効果素子の変形例を示す図。
【図１２】実施形態の磁気抵抗効果素子の変形例を示す図。
【図１３】実施形態の磁気抵抗効果素子の変形例を示す図。
【図１４】実施形態の磁気抵抗効果素子の変形例を示す図。
【図１５】実施形態の磁気抵抗効果素子の適用例を示す図。
【図１６】実施形態の磁気抵抗効果素子の適用例を示す図。
【発明を実施するための形態】
【００１０】
［実施形態］  
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【００１１】
（Ａ）  基本構成  
図１を参照して、実施形態の磁気抵抗効果素子の基本構成について、説明する。
【００１２】
図１は、磁気抵抗効果素子の基本構成を示す断面図である。
【００１３】
図１の磁気抵抗効果素子は、磁化の向きが不変な（固定状態の）第１の磁性層１０と、磁化の向きが可変な第２の磁性層１１と、２つの磁性層１０，１１間の非磁性層１２とを含む。
【００１４】
２つの磁性層１０，１１と非磁性層１２とによって、磁気トンネル接合が形成される。
【００１５】
以下では、磁化の向きが不変な第１の磁性層１０のことを、参照層１０とよぶ。磁化の向きが可変な第２の磁性層１１のことを、記憶層１１とよぶ。また、非磁性層１２のことを、トンネルバリア層１２とよぶ。
【００１６】
２つの磁性層１０，１１は、磁性層１０，１１の膜面に対して垂直方向において磁気異方性を有する。２つの磁性層１０，１１の磁化は、膜面に対して垂直方向を向いている。以下では、磁化が層（膜）の膜面に対して垂直方向を向く磁性層（磁性体、磁化膜）のことを、垂直磁化膜ともよぶ。
【００１７】
本実施形態において、記憶層１１は、１つの磁化膜１１０と、１つの非磁性膜１３０とを、含む。
【００１８】
記憶層１１内の非磁性膜１３０は、電極１７Ｂと磁化膜１１０との間に挟まれている。
【００１９】
本実施形態の磁気抵抗効果素子において、記憶層１１の磁化膜１１０が、２つの非磁性層１２，１３０に挟まれた構造を有する。
【００２０】
非磁性層１２，１３０と磁化膜１１０との間に、磁化膜１１０の磁気異方性（例えば、界面磁気異方性）が発現するように、磁化膜１１０の材料及び非磁性層１２，１３０の材料の組み合わせが、設定される。
【００２１】
磁化膜１１の参照層側の第１の面ＩＦ１、及び、磁化膜１１の第１の面ＩＦ１に対向する第２の面ＩＦ２にそれぞれ接するように、非磁性層１２，１３０が設けられる。これによって、磁性層（磁気トンネル接合）の積層方向における磁化膜の第１及び第２の面ＩＦ１，ＩＦ２の両方で、界面磁気異方性がそれぞれ発現する。
【００２２】
この結果として、磁化膜１１０の片側の面のみに磁化膜１１０と非磁性層との界面磁気異方性が形成される場合に比較して、磁化膜１１０の互いに対向する両面からの界面磁気異方性エネルギーの印加により、磁化膜１１０の垂直磁気異方性が向上する。これによって、記憶層１１の熱擾乱定数（ΔＥ）を向上できる。
【００２３】
以下では、磁化膜に対してトンネルバリア層側の反対側において磁化膜に接する非磁性膜のことを、異方性付与膜とよぶ。例えば、異方性付与膜１３０には、非磁性層１２層１２と同じ材料が用いられる。例えば、磁化膜が、Ｃｏ（コバルト）、Ｆｅ（鉄）、及びＢ（ボロン）のうち少なくとも２つを含む膜である場合、異方性付与膜１３０及びトンネルバリア層１２には、例えば、ＭｇＯ（酸化マグネシウム）などの絶縁性又は高抵抗の膜が用いられる。
【００２４】
尚、本実施形態において、異方性付与膜１３０を、記憶層１１の一部として説明するが、異方性付与膜１３０は、記憶層１１とは別の構成要素としてみなしてもよい。
【００２５】
本実施形態の磁気抵抗効果素子１において、記憶層１１内の磁化膜１１０と異方性付与膜１３０との界面ＩＦ２をまたがるように、側壁膜１５が、記憶層１１の側面上に設けられている。また、側壁膜１５は、異方性付与膜１３０と導電層（電極）１７Ｂと界面をまたがり、側壁膜１５は、導電層１７Ｂの側面上に設けられている。側壁膜１５には、金属が用いられる。側壁膜１５は、異方性付与膜１３０より抵抗値が低い。磁気抵抗効果素子１に電流が供給された時において、その供給された電流が、導電性の側壁膜（導電層）１５の内部を流れる。以下では、導電性の側壁膜１５のことを、側壁導電膜１５、導電層１５、又は、電流経路膜１５ともよぶ。
【００２６】
電流経路としての側壁膜１５は、トンネルバリア層１２及び参照層１０の側面上に設けらない。側壁膜１５は、記憶層１１とトンネルバリア層１２との界面をまたがらない。また、側壁膜１５は、トンネルバリア層１２と参照層との界面をまたがらない。
【００２７】
磁気抵抗効果素子１がメモリ素子として用いられる場合、記憶層１１の磁化の向きを変化させるために、書き込み電流が磁気抵抗効果素子に供給される。また、メモリ素子としての磁気抵抗効果素子１の抵抗値を判別するために、読み出し電流が、磁気抵抗効果素子に供給される。
【００２８】
側壁膜１５の抵抗値は、異方性付与膜１３０の抵抗値、及び、磁化膜１１０と異方性付与膜１３０との間の抵抗値（界面抵抗、または、トンネル接合の抵抗）より小さい。
【００２９】
それゆえ、書き込み電流及び読み出し電流の大部分の電流Ｉ１は、記憶層１１の側面上の側壁膜（電流経路膜）１５内を流れ、記憶層１１とトンネルバリア層１２との界面を経由して、記憶層１１と参照層１２との間を流れる。磁化膜１１０と異方性付与膜１３０との界面ＩＦ２を流れる電流Ｉ２は、記憶層１１の側面上の側壁膜１５内を流れる電流Ｉ１より、小さい。
【００３０】
側壁膜１５が、磁化膜１１０と導電層１７Ｂとを接続する電流経路となる。記憶層１１内を流れる電流は、異方性付与膜１３０を迂回して、磁化膜１１０と導電層１７Ｂとの間を流れる。
【００３１】
それゆえ、磁気抵抗効果素子１の内部に電流が流れるとき、比較的抵抗の高い異方性付与膜１３０に起因する電流の損失は、低減される。
【００３２】
以上のように、本実施形態の磁気抵抗効果素子１は、異方性付与膜１３０としての非磁性層（絶縁膜）は、実質的な記憶層としての磁化膜１１０の磁気異方性の向上に寄与する。その一方で、本実施形態の磁気抵抗効果素子１は、記憶層１１と導電層１７Ｂとを電気的に接続する導電性の側壁膜１５によって異方性付与膜１３０の抵抗成分をほとんど無視でき、高抵抗の異方性付与膜１３０に起因する磁気抵抗効果素子の電気的特性（例えば、ＭＲ比）の悪影響は、生じない。
【００３３】
したがって、実施形態の磁気抵抗効果素子によれば、磁気抵抗効果素子の特性を向上できる。
【００３４】
（Ｂ）  第１の実施形態  
図２乃至６を参照して、第１の実施形態の磁気抵抗効果素子及びその製造方法について、説明する。
【００３５】
（ａ）  構造  
図２及び図３を用いて、第１の実施形態の磁気抵抗効果素子の構造について説明する。
【００３６】
図２は、第１の実施形態の磁気抵抗効果素子の平面構造を模式的に示す平面図である。図３は、第１の実施形態の磁気抵抗効果素子の断面構造を模式的に示す断面図である。
【００３７】
図２に示されるように、磁気抵抗効果素子１Ａは、円形又は楕円形状の平面形状を有している。磁気抵抗効果素子１Ａの各磁性層１０，１１及び非磁性層１２のそれぞれは、ある直径の円形状（又は、楕円形状）の平面形状を有している。
【００３８】
図３に示されるように、本実施形態の磁気抵抗効果素子は、素子１Ａの２つの電極１７Ａ，１７Ｂ間に、参照層及び記憶層としての２つの磁性層１０，１１を含んでいる。尚、参照層１０は、ピン（ｐｉｎ）層、磁化不変層、磁化固着層ともよばれる。記憶層１１は、記録層、自由層、磁化可変層ともよばれる。
【００３９】
記憶層１１及び参照層１０の磁化は、記憶層１１及び参照層１０内の複数のスピン（磁性粒の磁化）の集合によって、形成されている。
【００４０】
記憶層１１は、磁化の向きが反転可能である。参照層１０の磁化の向きは固定状態である。このため、記憶層１１の磁化の向きを変える電流が供給されたとしても、参照層１０の磁化の向きが変わらないように、参照層１０の磁化反転しきい値が、記憶層１１の磁化反転しきい値よりも大きくされる。
【００４１】
本実施形態のＭＴＪ素子１Ａが磁気メモリのメモリ素子に用いられた場合、スピン注入磁化反転方式（Spin Transfer Torque、以下では、ＳＴＴと表記する）に基づくデータ書き込みにおいて、記憶層１１の磁化反転しきい値以上、且つ、参照層１０の磁化反転しきい値より小さい電流が、ＭＴＪ素子１Ａに供給されることによって、記憶層１１と参照層１０との相対的な磁化の向きが反転される。
【００４２】
ＳＴＴにおいて、ＭＴＪ素子１Ａの記憶層１１の磁化の向きは、ＭＴＪ素子１Ａに流された電流に起因するスピントルクによって、変化される。すなわち、記憶層１１の磁化の向きは、ＭＴＪ素子１Ａに供給された電流が含むスピン偏極した電子が、記憶層１１の磁化（スピン）に作用することによって、変化する。
【００４３】
記憶層１１の磁化の向きが参照層１０の磁化の向きと平行（Ｐ：Parallel）状態にされる場合、つまり、記憶層１１の磁化の向きが参照層１０の磁化の向きと同じにされる場合、記憶層１１から参照層１０に向かって流れる電流が、書き込み電流として、ＭＴＪ素子１Ａに供給される。  
記憶層１１の磁化の向きが参照層１０の磁化の向きと反平行（ＡＰ：Antiparallel）状態にされる場合、つまり、記憶層１１の磁化の向きが参照層１０の磁化の向きに対して反対にされる場合、参照層１０から記憶層１１に向かって流れる電流が、書き込み電流として、ＭＴＪ素子１Ａに供給される。
【００４４】
例えば、メモリ素子としてのＭＴＪ素子１Ａにおいて、例えば、抵抗値が小さい状態（磁化配列が平行状態）のＭＴＪ素子１Ａは、“０”データ保持状態に対応づけられ、抵抗値が高い状態（磁化配列が反平行状態）のＭＴＪ素子１Ａは、“１”データ保持状態に対応付けられる。
【００４５】
メモリ素子としてのＭＴＪ素子１Ａのデータの読み出しは、ＭＴＪ素子の抵抗状態を判別することによって実行される。ＭＴＪ素子１Ａの抵抗状態を判別する場合において、ＭＴＪ素子１Ａ内に電流を流すことによって、ＭＴＪ素子１Ａが“０”データ保持状態であるか、“１”データ保持状態であるかが判定される。
【００４６】
ＭＴＪ素子１Ａを流れる抵抗状態を判別するための電流（以下では、読み出し電流又は抵抗判定電流とよぶ）に基づく信号（読み出し出力、読み出し信号）の大きさは、ＭＴＪ素子１Ａの抵抗値に応じて、変動する。読み出し電流の電流値は、読み出し電流によって記憶層１１の磁化が反転しないように、書き込み電流の電流値（磁化反転しきい値）より小さい値に設定される。
【００４７】
このように、ＭＴＪ素子１Ａが、磁気メモリのメモリ素子に用いられた場合、ＭＴＪ素子１Ａに電流を流すことによって、メモリ素子としてのＭＴＪ素子に対して、データが書き込まれ、メモリ素子としてのＭＴＪ素子に記憶されたデータが、読み出される。
【００４８】
参照層１０、トンネルバリア層１２、及び、記憶層１１は、基板７９上に積層されている。
【００４９】
本実施形態において、記憶層１１は、トンネルバリア層１２を介して、参照層１０上方に積層されている。本実施形態の磁気抵抗効果素子のように、記憶層１１が参照層１０の上方に積層された構造は、トップフリー型構造（又はボトムピン型構造）とよばれる。
【００５０】
参照層１０、トンネルバリア層１２、及び、記憶層１１は、磁気トンネル接合（Magnetic tunneling Junction）を形成している。以下では、磁気トンネル接合を含む磁気抵抗効果素子１Ａを、ＭＴＪ素子１Ａとよぶ。
【００５１】
ＭＴＪ素子１Ａを形成する積層構造は、積層方向において、２つ電極１７Ａ，１７Ｂ間に挟まれている。
【００５２】
基板側において、参照層１０が、基板７９上の電極（以下では、下部電極）１７Ａ上に設けられている。基板側とは反対側において、電極（以下では、上部電極とよぶ）１７Ｂが、記憶層１１上に設けられている。記憶層１１は、トンネルバリア層１２と上部電極１７Ｂとの間に設けられている。
【００５３】
ＭＴＪ素子１Ａの記憶層１１の垂直磁気異方性は、磁性膜の界面磁気異方性を利用して、発現される。界面磁気異方性は、積層膜の界面の歪みや界面の電子状態に起因する。磁性層１１，１２の垂直磁気異方性が、界面磁気異方性によって形成された場合、磁性層の結晶軸の分散を抑制できる。
【００５４】
トンネルバリア層（非磁性層）１２にＭｇＯを主成分とする膜が用いられ、記憶層１１（磁化膜１１０）にＦｅＢ或いはＣｏＦｅＢが用いられることによって、ＭｇＯとＦｅＢとの間、又は、ＭｇＯとＣｏＦｅＢとの間で、界面磁気異方性が生じ、膜面に対して垂直方向の磁気異方性を有する記憶層１１が得られる。記憶層１１の垂直磁気異方性は、非磁性層１２と記憶層１１との間で発現するため、磁化の異方性分散を抑制でき、記憶層１１の反転しきい値電流の増大が抑制される。
【００５５】
尚、界面磁気異方性を利用した垂直磁化膜は、例えば、人工格子によって形成することもできる。例えば、磁性体のＣｏと非磁性体のＰｔ（又はＰｄ）とが交互に積層された人口格子が、挙げられる。
【００５６】
ＳＴＴを用いたメモリ素子としてのＭＴＪ素子１Ａに対するデータ書き込みを考慮した場合、記憶層１１は、ダンピング定数が小さい材料を用いて形成されることが好ましい。
【００５７】
トンネルバリア層（非磁性膜）１２は、酸化マグネシウム（ＭｇＯ）を主成分とする膜から形成される。トンネルバリア層１１としてのＭｇＯを主成分とする膜は、結晶配向していることが好ましい。結晶性のＭｇＯ膜は、例えば、ｂｃｃ（００１）面（又は方位）及びそれに等価な面（又は方位）に優先配向していることが好ましい。
【００５８】
例えば、垂直磁気異方性を有する参照層１０を形成するために、例えば、ＴｂＣｏＦｅなどのフェリ磁性体を主成分とする膜、ＣｏとＦｅとを主成分とする膜、ＣｏとＰｔとの人口格子、ＣｏとＰｄとの人口格子などが、参照層１０に用いられる。
【００５９】
尚、記憶層１１とトンネルバリア層１２との界面近傍、及び、参照層１０とトンネルバリア層１２との界面近傍に、界面層が設けられてもよい。界面層は、トンネルバリア層１２に接触する磁性膜である。界面層は、トンネルバリア層と磁性層との格子不整合を緩和し、トンネルバリア層１２及び磁性層１０，１１の結晶性を改善させる。この結果として、ＭＴＪ素子の特性（例えば、ＭＲ比）が向上する。
【００６０】
記憶層１１及び参照層１０とは別途に設けられた磁性膜だけでなく、トンネルバリア層１２に接触する記憶層１１又は参照層１０の部分（領域）を界面層とよぶ場合もある。例えば、界面層は、Ｃｏ（コバルト）、Ｆｅ（鉄）及びＢ（ボロン）を含むグループのうち少なくとも２つの元素を含む磁性膜を用いて、形成される。記憶層１１側の界面層としてのＣｏＦｅＢ膜と参照層側の界面層としてのＣｏＦｅＢ膜とに関して、Ｃｏ、Ｆｅ及びＢの組成比は、２つの界面層において互いに異なっていてもよい。界面層の材料は、Ｃｏ、Ｆｅ又はＢを含む磁性膜に限定されない。
【００６１】
ＭＴＪ素子１Ａは、参照層１０の磁化の向きと反対の向きの磁化を有するシフト調整層（図示せず）を含んでもよい。シフト調整層（バイアス層又はシフト磁界調整層ともよばれる）は、参照層１０に起因する漏れ磁場を実質的にゼロにし、参照層１０からの漏れ磁場に起因して記憶層１１内にシフト磁界が生じるのを抑制する。例えば、シフト調整層は、参照層１０におけるトンネルバリア層１２が設けられた側（面）に対して反対側（対向する面）に設けられる。
【００６２】
ＭＴＪ素子１Ａの上部電極１７Ｂは、ＭＴＪ素子１Ａを所定の形状に加工するためのハードマスクとして用いられてもよい。下部電極１７Ａは、磁性層（ここでは、参照層）の結晶性を改善させる下地層としての機能を有していてもよい。
【００６３】
下部電極１７Ａ及び上部電極１７Ｂは、例えば、タンタル（Ｔａ）、チタン（Ｔｉ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、或いは、これらの積層膜が用いられる。下部電極１７Ａには、Ｉｒやルテニウム（Ｒｕ）が用いられてもよい。下部電極１７Ａ及び上部電極１７Ｂは、抵抗値が低く、不純物の拡散を防ぐ材料であることが好ましい。
【００６４】
例えば、ＭＴＪ素子１Ａ内において、記憶層１１と上部電極１７Ｂとの間にキャップ層１４が設けられている。キャップ層１４は、記憶層１１と上部電極１７Ｂとの間の不純物の拡散を防ぐ。また、キャップ層１４は、記憶層１１の結晶性を向上するための機能を有する。記憶層１１と上部電極１７Ｂとの間で生じるスピンポンピングを低減し、記憶層１１のダンピング定数を低下できる材料が、キャップ層１４に用いられることが好ましい。記憶層１１のダンピング定数の低減によって、書込み電流を低減できる。尚、キャップ層１４を、上部電極１７Ｂの一部として、扱ってもよい。
【００６５】
本実施形態において、基板表面に対して平行方向における参照層１０の寸法（参照層１０の直径）Ｗ１は、基板表面に対して平行方向における記憶層１１の寸法（記憶層１１の直径）Ｗ２よりも大きい。基板表面に対して平行方向におけるトンネルバリア層１２の寸法は、参照層１０の寸法Ｗ１と実質的に同じである。基板表面に対して平行方向におけるトンネルバリア層１２の寸法は、記憶層１１の寸法Ｗ２よりも大きい。以下では、基板表面に対して平行方向におけるトンネルバリア層１２の寸法を、基板表面に対して平行方向における参照層１０の寸法Ｗ１と同じ大きさとする。
【００６６】
記憶層１１、キャップ層１４及び上部電極１７Ｂの側面上に、側壁絶縁膜１９が設けられている。側壁絶縁膜１９には、密でコンフォーマルな膜が用いられることが好ましく、例えば、窒化シリコンや窒化アルミニウムなどが用いられる。尚、下部電極１７Ａ、参照層１０及びトンネルバリア層１２の側面上に、側壁絶縁膜が設けられてもよい。
【００６７】
本実施形態のＭＴＪ素子（磁気抵抗効果素子）１Ａにおいて、記憶層１１は、磁化膜１１０と異方性付与膜１３０とを含む。
【００６８】
異方性付与膜１３０には、トンネルバリア層１２と同じ材料が用いられ、例えば、ＭｇＯを主成分とする膜が用いられる。異方性付与膜１３０の抵抗値は、トンネルバリア層１２の抵抗値より低いことが好ましい。異方性付与膜１３０とトンネルバリア層１２とが同じ材料（例えば、ＭｇＯ）から形成される場合、異方性付与膜１３０の抵抗値をトンネルバリア層１２の抵抗値より低くするために、異方性付与膜１３０の膜厚が、トンネルバリア層１２の膜厚より薄いことが好ましい。ただし、磁性体の界面異方性エネルギーを向上させるために膜質の良い異方性付与膜（ＭｇＯ）を用いることが望ましい場合、異方性付与膜１３０の膜厚は、トンネルバリア層１２の膜厚より厚くてもよい。
【００６９】
ＭｇＯ膜が、異方性付与膜１３０及びトンネルバリア層１２に用いられた場合、磁化膜１１０には、例えば、ＣｏＦｅＢが用いられる。
【００７０】
磁化膜１１０がトンネルバリア層１２及び異方性付与膜１３０と接触することにより発現する界面磁気異方性により、実質的に記憶層１１として機能する磁化膜１１０は、その膜面に対して垂直方向の磁気異方性を有する。
【００７１】
磁性層の界面磁気異方性エネルギーＫｔｏｔａｌは、Ｋｔｏｔａｌ＝Ｋｓ×Ｓ−２πＭｓ２（３Ｎａ−１）、で示される。この式中の“Ｋｓ”は界面磁気異方性定数を示し、“Ｓ”は磁性層の面積を示している。式中の“Ｍｓ”は飽和磁化を示し、“Ｎａ”は反磁界係数を示している。
【００７２】
磁性層の熱擾乱定数（熱安定性指標）ΔＥは、ΔＥ＝Ｋｔｏｔａｌ／（ｋＢＴ）で示される。式中の“ｋＢ”はボルツマン定数を示し、“Ｔ”は温度（絶対温度）を示している。このΔＥとＫｔｏｔａｌとの関係に基づくと、素子の微細化に伴って、記憶層の面積Ｓ（基板表面に対して平行方向における記憶層の寸法）が縮小されるため、記憶層に与えられる界面磁気異方性が低下する傾向がある。
【００７３】
本実施形態のように、トンネルバリア層１２と異方性付与膜１３０とによって、基板表面に対して垂直方向（層の積層方向）における磁化膜１１０が有する対向する２つの面に界面磁気異方性が発現する。この場合、上述の界面磁気異方性エネルギーＫｔｏｔａｌに基づくと、“Ｓ”の値が２倍になることに相当するため、記憶層１１内の磁化膜１１０の界面磁気異方性エネルギーが増大し、磁化膜１１０の垂直磁気異方性が向上する。
【００７４】
この結果として、本実施形態のＭＴＪ素子１Ａは、記憶層１１内の磁化膜１１０の熱擾乱定数が向上し、磁気抵抗効果素子の動作の熱安定性が改善される。
【００７５】
本実施形態のＭＴＪ素子１Ａにおいて、記憶層１１及び記憶層１１の上面上に積層された導電層１４，１７Ｂの側面上に、導電性の側壁膜（側壁導電膜、電流経路膜）１５が設けられている。側壁導電膜１５は、記憶層１１と側壁絶縁膜１９との間に設けられている。側壁導電膜１５は、例えば、円柱状の記憶層１１の側面を覆う円筒状の形状を有している。
【００７６】
側壁導電膜１５の抵抗値は、異方性付与膜１３０の抵抗値より低い。側壁導電膜１５には、金属が用いられ、例えば、側壁導電膜１５は、磁化膜１１０と実質的に同じ材料からなる。尚、側壁導電膜１５が、磁化膜１１０と同じ元素を主成分とする膜である場合、側壁導電膜１５内の各元素の組成比と、磁化膜１１０内の各元素の組成比は異なっていてもよい。また、側壁導電膜１５は、トンネルバリア層１２が含む金属元素を含んでいてもよい。
【００７７】
側壁導電膜１５は、記憶層１１内の磁化膜１１０と異方性付与膜１３０との界面をまたがるように、記憶層１１の側面上に設けられている。側壁導電膜１５は、磁化膜１１０の側面に直接接触する。側壁導電膜１５は、異方性付与膜１３０とキャップ層１４との界面をまたがるように、キャップ層１４の側面上に設けられている。導電層１５は、キャップ層１４の側面に直接接触する。側壁導電膜１５は、異方性付与膜１３０の側面をまたがって、記憶層１１の磁化膜１１０の側面とキャップ層１４の側面との間を延在している。
【００７８】
尚、側壁導電膜１５は、記憶層１１及びキャップ層１４の側面上に加えて、上部電極１７Ｂの側面上に設けられてもよい。側壁導電膜１５は、記憶層１１の側面全体に均一に形成されていなくてもよい。磁化膜１１０が側壁導電膜１５によってキャップ層１４（上部電極１７Ｂ）に電気的に接続されていれば、側壁導電膜１５は、磁化膜１１０とキャップ層１４との間を延在するように、磁化膜１１０及びキャップ層１４の一部分上に設けられていてもよい。
【００７９】
側壁導電膜１５の記憶層１１及びキャップ層１４に接しない側の面は、側壁絶縁膜１９に覆われている。
【００８０】
例えば、導電層１５の下部電極側（基板側）の端部（下端）は、トンネルバリア層１２に接する。導電層１５の上部電極側（基板と反対側）の端部（上端）は、基板表面に対して垂直方向において異方性付与膜１３０とキャップ層１４との界面より上部電極側に位置している。
【００８１】
基板表面に対して平行方向における側壁導電膜１５の寸法（膜厚）ｔ１の２倍と記憶層１１の寸法Ｗ２との和の値（Ｗ２＋２×ｔ１）は、トンネルバリア層１２（参照層１１）の寸法Ｗ１より小さい。これによって、側壁導電膜１５が、トンネルバリア層１２や参照層１０の側面に接触するのを防止される。したがって、側壁導電膜１５が、記憶層１１と参照層１０との電流パスとなるのを、防止できる。
【００８２】
本実施形態のＭＴＪ素子１Ａにおいて、側壁導電膜１５を介して、キャップ層１４と磁化膜１１０とが電気的に接続される。これによって、キャップ層１４と磁化膜１１０との間（上部電極１７Ｂと磁化膜１１０との間）に、異方性付与膜（ＭｇＯ膜）を経由しない電流パスが、形成される。
【００８３】
本実施形態のＭＴＪ素子１Ａに、書き込み電流又は読み出し電流が供給された時に、図１を用いて説明したように、ＭＴＪ素子１Ａに供給された電流の大部分は、低抵抗の側壁導電膜１５内を経由して、磁化膜１１０とキャップ層（及び上部電極）１４との間を流れる。高抵抗の異方性付与膜１３０と磁化膜１１０との界面を通過する電流は、ほとんどない、或いは、導電層１５内を流れる電流に比較して非常に小さい。
【００８４】
その結果として、記憶層１１（磁化膜１１０）の垂直磁気異方性の向上のために高抵抗（又は絶縁性）の材料からなる異方性付与膜１３０が、磁化膜１１０に接するようにＭＴＪ素子１Ａ内に設けられていたとしても、その異方性付与膜１３０に起因した電流の低減は、抑制される。
【００８５】
また、側壁導電膜１５によって、異方性付与膜１３０と磁化膜１１０との間に発生する寄生抵抗を実質的に無視できるので、その寄生抵抗に起因するＭＴＪ素子１ＡのＭＲ比の劣化を、抑制できる。また、側壁導電膜１５によって、異方性付与膜１３０を経由しない電流経路がＭＴＪ素子１Ａ内に形成されるため、異方性付与膜（ＭｇＯ膜）１３０の膜厚を厚くでき、磁化膜１１０に界面磁気異方性を印加するための異方性付与膜１３０の膜質を向上できる。
【００８６】
以上のように、本実施形態のＭＴＪ素子１Ａは、記憶層１１内の磁化膜１１０に接する異方性付与膜１３０によって、記憶層１１の垂直磁気異方性及び熱安定性を向上できる。それとともに、本実施形態のＭＴＪ素子１Ａは、異方性付与膜１３０を挟む磁化膜１１０と導電層１４，１７Ｂとを側壁導電膜１５０によって電気的に直接接続することによって、異方性付与膜１３０に起因したＭＴＪ素子の動作のための書き込み電流及び読み出し電流の増大を、抑制できる。
【００８７】
以上のように、第１の実施形態の磁気抵抗効果素子は、素子の特性を向上できる。
【００８８】
（ｂ）  製造方法
図４乃至図６を用いて、第１の実施形態の磁気抵抗効果素子の製造方法について、説明する。
【００８９】
図４乃至図６は、第１の実施形態の磁気抵抗効果素子の製造方法における各工程の断面工程図を、それぞれ示している。
【００９０】
図４に示されるように、磁気抵抗効果素子（ＭＴＪ素子）の構成部材として、導電層１７Ｚ、磁性層１０Ｚ、非磁性層１２Ｚ、磁化膜１１０及び非磁性膜１３０Ｚ、キャップ層１４Ｚ、及び、ハードマスク１７Ｂが、スパッタ法によって、基板７９上に、順次積層される。基板７９は、例えば、シリコン基板上の絶縁膜（例えば、層間絶縁膜）である。
【００９１】
導電層１７Ｚは、下部電極及び下地層となる層である。導電層１７Ｚには、例えば、Ｔａが用いられる。磁性層１０Ｚは、参照層となる層である。参照層としての磁性層１０Ｚには、フェリ磁性体（例えば、ＴｂＣｏＦｅ）などが用いられる。非磁性層１２Ｚは、トンネルバリア層となる層である。トンネルバリア層としての非磁性層１２Ｚには、例えば、ＭｇＯ、又は、ＭｇＯを主成分とする化合物が用いられる。
【００９２】
本実施形態において、磁化膜１１０Ｚ及び非磁性層１３０Ｚは、記憶層となる層である。磁化膜１１０Ｚには、Ｃｏ、Ｆｅ及びＢのうち少なくとも１つを含む磁性合金（例えば、ＣｏＦｅＢ）が用いられる。非磁性膜１３０Ｚには、例えば、ＭｇＯ、又は、ＭｇＯを主成分とする化合物が用いられる。
【００９３】
非磁性膜１３０Ｚの膜厚はトンネルバリア層１２０の膜厚より厚くてもよいし、薄くてもよい。磁性層１０Ｚ及び磁化膜１１０Ｚは、単層膜でもよいし、積層膜（人工格子）でもよい。
【００９４】
キャップ層１４Ｚには、例えば、Ｒｕなどが用いられる。ハードマスク１７Ｂは、導電層１７Ｂからなる。ハードマスクとしての導電層１７Ｂには、例えば、Ｔａ、又は、Ｔａを含む積層膜が用いられる。ハードマスク１７Ｂが金属から形成されることによって、ハードマスク１７ＢをＭＴＪ素子の上部電極として用いることができる。
【００９５】
このように、ＭＴＪ素子を形成するための積層構造１Ｚが、基板７９に形成される。
【００９６】
尚、シフト調整層や界面層が、積層構造１Ｚ内の所定の位置に、形成されてもよい。
【００９７】
積層構造１Ｚが、形成された後、ハードマスクとしての導電層１７Ｂが、フォトリソグラフィ及びエッチングによって、所定の形状（例えば、円柱状）にパターニングされる。ここで、ハードマスクとしての導電層１７Ｂは、形成されるべき記憶層のパターン（サイズ）に対応するように、パターニングされる。
【００９８】
図５に示されるように、パターニングされた導電層１７Ｂをマスクに用いて、キャップ層１４、非磁性層１３０及び磁化膜１１０が、例えば、イオンミリングなどの異方性エッチングによって、マスク側から順次加工（パターニング）される。  
非磁性層１２Ｚはストッパとして用いられ、記憶層１１より下方（基板７９側）の層は、加工されない。
【００９９】
イオンミリングのためのイオンビーム９００Ａ，９００Ｂは、基板７９表面に対して平行方向に基板７９を回転させながら、基板７９表面に対して斜め方向から照射される。尚、ＲＩＥ（Reactive Ion Etching）及びガスクラスターイオンビーム（ＧＣＩＢ：Gas Cluster Ion Beam）を用いて、各層１４，１３０，１１０が加工されてもよい。
【０１００】
これによって、非磁性層１３０及び磁化膜１１０を含む記憶層１１が、形成される。
【０１０１】
イオンビームによるキャップ層１４及び記憶層１１の加工時、キャップ層１４及び磁化膜１１に起因する導電性の飛散物が、キャップ層１４と記憶層１１との間にまたがるように、キャップ層１４及び記憶層１１の側面上に、付着する。これによって、記憶層１１の側面上に付着した残渣（再付着物）が、キャップ層１３と磁化膜１１０とを接続する側壁導電膜１５として、キャップ層１４及び記憶層１１の側面上に、形成される。
【０１０２】
尚、再付着物からなる側壁導電膜１５がキャップ層１４及び記憶層１１の側面上に形成されるように、基板７９の表面に対するイオンビーム９００Ａ，９００Ｂの入射角が適宜設定される。
【０１０３】
図６に示されるように、加工されたハードマスク（上部電極）１７Ｂ、キャップ層１４、記憶層１１及び側壁導電膜１５を覆うように、絶縁膜が堆積される。堆積された絶縁膜に対してエッチバックが施される。これによって、側壁絶縁膜１９が、キャップ層１４及び記憶層１１の側面上に形成される。側壁絶縁膜１９が側壁導電膜１５に直接接触するように、側壁絶縁膜１９が側壁導電膜１５上に形成される。側壁絶縁膜１９は、導電性の側壁膜１５を介して、キャップ層１４及び記憶層１１の側面を覆う。
【０１０４】
例えば、側壁絶縁膜１９は、ＡＬＤ（Atomic Layer Deposition）法によってコンフォーマルに形成された密な窒化シリコン（ＳｉＮ）又は窒化アルミニウム（ＡｌＮ）であることが好ましい。
【０１０５】
キャップ層１４及び記憶層１１の側面が側壁絶縁膜１９に覆われた状態で、非磁性層１２Ｚ、磁性層１０Ｚ及び導電層１７Ｚに対するエッチング（イオンミリング）が実行される。その側面が側壁絶縁膜１９に覆われた上部電極／キャップ層１７Ｂ，１４及び記憶層１１が、所定の形状のトンネルバリア層及び参照層を形成するためのマスクとして用いられて、非磁性層１２Ｚ、磁性層１０Ｚ及び導電層１７Ｚが、順次加工される。尚、トンネルバリア層１２及び参照層１０が所定の寸法を有するように、側壁絶縁膜１９の膜厚が調整されることが好ましい。
【０１０６】
これによって、図３に示されるように、トンネルバリア層１２、参照層１０及び下部電極１７Ａが、記憶層１１の下方に形成される。
【０１０７】
記憶層１１下方の磁性層１０Ｚ及び導電層１７Ｚの加工時において、上部電極／キャップ層１７Ｂ，１４及び記憶層１１の側面は、側壁絶縁膜１９に覆われている。そのため、側壁絶縁膜１９によって、磁性層１０Ｚ及び導電層１７Ｚに起因する残渣（再付着物）が、記憶層１１の側面上に直接堆積されるのを防止できる。これによって、導電性の残渣によって、記憶層１１と参照層１０とがショートするのを防止できる。
【０１０８】
以上の製造工程によって、本実施形態のＭＴＪ素子１Ａが形成される。
【０１０９】
本実施形態のＭＴＪ素子の製造方法において、記憶層１１内の磁化膜１１０が、界面磁気異方性を発現させる２つの非磁性膜１２，１３０に挟まれるように、形成される。
【０１１０】
これによって、磁化膜１１０の上面及び底面のそれぞれにおいて、磁化膜１１０と非磁性層１２，１３０との間に界面磁気異方性が生じる。この結果として、２つの非磁性層１２，１３０間の磁化膜１１０の垂直磁気異方性が向上し、形成されたＭＴＪ素子１Ａの熱安定性やＭＲ比が向上する。
【０１１１】
本実施形態のＭＴＪ素子の製造方法において、上部電極／キャップ層１７Ｂ，１４と記憶層１１内の磁化膜１１０とを電気的に接続するように、導電性の側壁膜１５が、上部電極／キャップ層１７Ｂ，１４及び記憶層１１の側面上に、形成される。
【０１１２】
これによって、ＭＴＪ素子１Ａの動作時に、ＭＴＪ素子１Ａを流れる電流は、高抵抗の異方性付与膜１３０を経由せずに、低抵抗の側壁導電膜１５を経由して、上部電極１７Ｂと磁化膜１１０との間を流れる。この結果として、形成されたＭＴＪ素子１Ａにおける、異方性付与膜１３０に起因する電流の損失を、抑制できる。また、電流経路となる側壁導電膜１５が形成されることによって、異方性付与膜１３０の寄生抵抗に起因するＭＴＪ素子１ＡのＭＲ比の劣化を、抑制できる。
【０１１３】
本実施形態のＭＴＪ素子の製造方法において、イオンビームによるキャップ層１４及び記憶層１１の加工時に、キャップ層１４及び記憶層１１の側面上に付着した残渣からなる膜（再付着物）が、側壁導電膜１５として、キャップ層１４及び記憶層１１の側面上に、形成される。このように、エッチング（イオンミリング）により発生した残渣が、キャップ層１４（上部電極１７Ｂ）と記憶層１１（磁化膜１１０）とを接続する側壁導電膜１５として用いられることよって、側壁導電膜１５の形成のために、ＭＴＪ素子の製造工程が増加するのを防止できる。
【０１１４】
以上のように、第１の実施形態の磁気抵抗効果素子の製造方法によれば、素子特性の向上した磁気抵抗効果素子を提供できる。
【０１１５】
（Ｂ）  第２の実施形態  
図７乃至図１０を参照して、第２の実施形態の磁気抵抗効果素子について、説明する。本実施形態の磁気抵抗効果素子において、第１の実施形態の磁気抵抗効果素子と実質的に同じ構成を有する構成に関しては同じ符号を付し、その構成の説明は、必要に応じて行う。
【０１１６】
（ｂ１）  構造  
図７及び図８を用いて、第２の実施形態の磁気抵抗効果素子の構造について、説明する。
【０１１７】
図７は、第２の実施形態の磁気抵抗効果素子の平面構造を示し、図８は、第２の実施形態の磁気抵抗効果素子の断面構造を示している。
【０１１８】
図７及び図８に示されるように、本実施形態の磁気抵抗効果素子（ＭＴＪ素子）１Ｂは、ボトムフリー型（又はトップピン型ともよばれる）の構造を有している。
【０１１９】
すなわち、参照層１０が、トンネルバリア層１２を挟んで、記憶層１１上に積層されている。記憶層１１は、下部電極１７Ａ上に設けられている。下部電極１７Ａは、記憶層１１の結晶性を向上させるための下地層（図示せず）を含んでもよい。
【０１２０】
図７及び図８に示されるように、基板表面に対して平行方向における記憶層１１の寸法ＷＢが、基板表面に対して平行方向における参照層１０の寸法ＷＡより大きい。
【０１２１】
また、基板表面に対して平行方向におけるトンネルバリア層１２の寸法は、記憶層１１の寸法ＷＢと実質的に同じであり、参照層１０の寸法ＷＡより大きい。
【０１２２】
参照層１０の側面上に、側壁絶縁膜１９Ｘが設けられている。側壁絶縁膜１９Ｘの底面は、トンネルバリア層１２の上面に接触する。側壁絶縁膜１９Ｘには、例えば、窒化シリコン又は窒化アルミニウムが、用いられる。
【０１２３】
第１の実施形態と同様に、記憶層１１は、異方性付与膜（例えば、ＭｇＯ膜）１３０を含み、磁化膜（例えば、ＣｏＦｅＢ膜）１１０がトンネルバリア層１２と異方性付与膜１３０とに挟まれている。これによって、膜面に対して垂直方向における磁化膜１１０の両面に界面磁気異方性エネルギーが与えられ、記憶層１１の垂直磁気異方性が、向上される。
【０１２４】
そして、記憶層１１及び下部電極１７Ａの側面上に、電流経路としての導電層（電流経路膜）１５が設けられている。導電層１５は、下部電極１７Ａと記憶層１１内の磁化膜１１０とを接続する。尚、導電層１５の上端は、トンネルバリア層１２の底面より参照層側にあってもよい。但し、導電層１５は磁化膜１１０と下部電極１７Ａとを電気的に接続できればよいので、トンネルバリア層１２の底面（記憶層１１の上面）より基板側にあることが好ましい。
【０１２５】
導電層１５と参照層１０とのショートは、参照層１１の側面を覆う側壁絶縁膜１９Ｘによって防止されている。
【０１２６】
本実施形態のＭＴＪ素子１Ｂにおいて、ＭＴＪ素子１Ｂに供給される電流（書き込み電流及び読み出し電流）の大部分は、側壁導電膜１５を経由して、磁化膜１１０と下部電極１７Ａとの間を流れる。それゆえ、記憶層１１内に設けられた高抵抗の異方性付与膜１３０に起因する寄生抵抗の影響は、緩和される。
【０１２７】
この結果として、実施形態のＭＴＪ素子１Ｂは、異方性付与膜１３０の悪影響無しに、異方性付与膜１３０による磁性層１１の磁気異方性の向上及び熱安定性の向上が、得られる。
【０１２８】
したがって、第２の実施形態の磁気抵抗効果素子は、第１の実施形態と同様の効果が得られる。
【０１２９】
（ｂ２）  製造方法  
図９及び図１０を用いて、第２の実施形態の磁気抵抗効果素子の製造方法について、説明する。尚、本実施形態において、第１の実施形態で述べた製造工程と実質的に同じ工程に関する説明は、省略する。
【０１３０】
図９及び図１０は、第２の実施形態の磁気抵抗効果素子の製造方法の各工程を示す断面工程図である。
【０１３１】
図９に示されるように、基板７９上に、磁気抵抗効果素子（ＭＴＪ素子）の構成部材が、順次堆積される。
【０１３２】
本実施形態において、下部電極となる導電層１７Ｚ上に、記憶層１１Ｚとなる材料が、形成される。導電層１７Ｚ上に、異方性付与膜としての非磁性膜（例えば、ＭｇＯ）１３０Ｚが堆積される。非磁性層１３０Ｚ上に、磁化膜（例えば、ＣｏＦｅＢ）１１０Ｚが堆積される。磁化膜１１０Ｚ上に、トンネルバリア層となる非磁性層（例えば、ＭｇＯ）１２Ｚが堆積される。
【０１３３】
例えば、導電層１７Ｚが、異方性付与膜１３０Ｚに対して格子不整合の小さい下地層を、導電層１７Ｚの上面側（異方性付与膜に接する側）に含むことによって、異方性付与膜１３０Ｚ及び磁化膜１１Ｚの結晶性を改善することができる。
【０１３４】
磁化膜１１０Ｚ上の非磁性層１２Ｚ上に、参照層となる磁性層１０及びキャップ層１４及びハードマスク１７Ｂが順次堆積される。
【０１３５】
そして、パターニングされたハードマスク１７Ｂに基づいて、非磁性層１２Ｚをエッチングのストッパに用いて、キャップ層１４と参照層１０とが、所定の形状に加工される。
【０１３６】
参照層１０が加工された後、非磁性層１２Ｚが加工される前に、例えば、ＣＶＤ法及びエッチバックを用いて、側壁絶縁膜１９Ｘが、参照層１０、キャップ層１４及びハードマスク（上部電極）１７Ｂの側面上に、形成される。
【０１３７】
図１０に示されるように、側壁絶縁膜１９Ｘ及びハードマスク１７Ｂをマスクに用いて、露出している非磁性層１２Ｚ及びその下方の各層１１０，１３０，１７Ａが、イオンビーム９０１によって、エッチングされる。非磁性層１２Ｚより下方の部材のエッチングは、基板表面に対して斜め方向からのイオンビーム９０１の照射によって実行されてもよいし、基板表面に対して垂直方向からのイオンビーム９０１の照射によって実行されてもよい。
【０１３８】
このエッチングによって、図１０に示されるように、トンネルバリア層１２、記憶層１１及び下部電極１７Ａが、形成される。下部電極１７Ａ上の記憶層１１は、磁化膜１１０及び異方性付与膜１３０を含む。
【０１３９】
例えば、下部電極１７Ａの加工時、下部電極１７Ａを形成する導電体が、イオンビーム９０１による下部電極１７Ａに対するスパッタリングによって飛散し、飛散した導電体が再付着物１５として、異方性付与膜１３０の側面をまたがるように、磁化膜１１０及び下部電極１７Ａの側面上に、形成される。
【０１４０】
これによって、記憶層１１の磁化膜１１０と下部電極１７Ａとを電気的に接続する導電層（電流経路膜）１５が、記憶層１１及び下部電極１７Ａの側面上に形成される。
【０１４１】
下部電極１７Ａの加工時において、トンネルバリア層１２より上方の参照層１０及び上部電極１７Ｂの側面は、側壁絶縁膜１９に覆われている。そのため、下部電極１７Ａに起因する導電性の再付着物が、参照層１０及び上部電極１７Ｂの側面上に、直接付着することはない。それゆえ、下部電極１７Ｂに起因する再付着物によって、参照層１０と記憶層１１とのショートは、発生しない。
【０１４２】
この後、第１の実施形態と同様の工程によって、ＭＴＪ素子を覆う保護膜、層間絶縁膜などが、順次形成され、第２の実施形態のＭＴＪ素子が、形成される。
【０１４３】
以上のように、本実施形態のＭＴＪ素子の製造方法において、図７及び図８に示されるボトムフリー型のＭＴＪ素子１Ｂが形成される。
【０１４４】
本実施形態のＭＴＪ素子の製造方法において、記憶層１１内の磁化膜１１０が、トンネルバリア層１２と異方性付与膜１３０とに挟まれるように、形成される。
【０１４５】
ボトムフリー型のＭＴＪ素子の記憶層１１において、下部電極１７Ａのエッチング時に発生した再付着物によって、異方性付与膜１３０の側面をまたいで磁化膜１１０と下部電極１７Ａとを導通させる導電層１５が、記憶層１１及び下部電極１７Ａの側面上に形成される。
【０１４６】
本実施形態において、下部電極１７Ａの加工時に発生する再付着物から側壁導電膜１５が形成されるため、ＭＴＪ素子の製造工程は、増加しない。
【０１４７】
以上の製造方法によって形成された第２の実施形態のＭＴＪ素子１Ｂは、第１の実施形態と同様と、異方性付与膜１３０による記憶層１１の界面磁気異方性の向上によって、ＭＴＪ素子１Ｂの熱安定性を向上できるとともに、側壁導電膜（電流経路膜）１５によって、異方性付与膜１３０に起因したＭＴＪ素子１Ｂに供給される電流の損失を、抑制できる。
【０１４８】
以上のように、第２の実施形態の磁気抵抗効果素子及びその製造方法は、第１の実施形態と同様に、素子特性を向上できる。
【０１４９】
（Ｃ）  変形例  
図１１乃至図１４を参照して、実施形態の磁気抵抗効果素子及びその製造方法の変形例について、説明する。尚、本変形例において、第１及び第２の実施形態で述べた構成要素、機能及び工程と、実質的に同じものに関する説明は、必要に応じて行う。
【０１５０】
（ｃ１）  変形例１  
図１１を用いて、実施形態の磁気抵抗効果素子の変形例の一例について、説明する。
【０１５１】
図１１は、実施形態の磁気抵抗効果素子の変形例の断面構造を示している。
【０１５２】
図１１に示されるように、ＭＴＪ素子の記憶層１１は、複数の異方性付与膜１３０，１３１を含んでいてもよい。
【０１５３】
図１１のＭＴＪ素子の記憶層１１Ａは、複数の磁性膜１１０，１１１と複数の異方性付与膜１３０，１３１とが交互に積層された積層構造を有する。
【０１５４】
これによって、界面磁気異方性に起因する記憶層１１Ａの垂直磁気異方性を向上できる。
【０１５５】
記憶層１１内の複数の異方性付与膜１３０，１３１をまたがるように、電流経路としての導電層１５が、記憶層１１内の複数の磁化膜１１０，１１１及びキャップ層１４（又は、電極１７Ｂ）の側面上に、設けられている。
【０１５６】
それゆえ、記憶層１１が複数の異方性付与膜１３０，１３１を含んでいたとしても、記憶層１１Ａ内の磁化膜とキャップ層１４（電極１７Ｂ）とを接続する導電層１５によって、高抵抗の異方性付与膜１３０，１３１に起因する寄生抵抗の影響を、緩和できる。
【０１５７】
尚、図１１においては、トップフリー型のＭＴＪ素子が示されているが、ボトムフリー型のＭＴＪ素子の記憶層が、磁化膜と異方性付与膜との積層構造になっていてもよい。
【０１５８】
（ｃ２）  変形例２  
図１２を用いて、実施形態の磁気抵抗効果素子の変形例について、説明する。
【０１５９】
図１２は、実施形態の磁気抵抗効果素子の変形例の断面構造を示している。
【０１６０】
図１２に示されるように、参照層１０Ｘに対して異方性付与膜１３９が設けられてもよい。
【０１６１】
この場合、参照層１０Ｘは、磁化膜１００と異方性付与膜１３９とを含む。
【０１６２】
参照層１０Ｘ内の磁化膜１００は、界面磁気異方性の発現に起因する膜面に対して垂直な磁化異方性を有する。参照層１０Ｘ内の磁化膜１００は、トンネルバリア層１２と異方性付与膜１３９とに挟まれている。これによって、磁化膜１００の垂直磁気異方性が向上する。
【０１６３】
そして、参照層１０内の異方性付与膜１３９の側面をまたがるように、参照層の側面上と下地層（下部電極）と、導電層１５Ａが設けられている。
【０１６４】
これによって、参照層１０内の磁化膜１００が界面磁気異方性によって垂直磁気異方性を発現する磁性層である場合、異方性付与膜１３９によって、参照層１０Ｘ内の磁化膜１００の垂直磁気異方性が向上する。参照層１０Ｘは、磁化反転しきい値を大きくするために磁化膜１００の膜厚（体積）が大きくされるので、異方性付与膜１３９による磁化膜１００の磁気異方性の向上の影響は大きい。
【０１６５】
尚、図１２において、参照層１０と記憶層１１との両方に、異方性付与膜１３０，１３９が設けられた例が示されているが、記憶層１１側に異方性付与膜を設けずに、参照層１０内のみに異方性付与膜が設けられてもよい。
【０１６６】
また、図１２において、トップフリー型のＭＴＪ素子の参照層１０Ｘが異方性付与膜を含む構造が示されているが、図８に示されるようなボトムフリー型のＭＴＪ素子の参照層が、異方性付与膜を含んでいてもよい。
【０１６７】
（ｃ３）  変形例３  
図１３を用いて、実施形態の磁気抵抗効果素子の製造方法の変形例について、説明する。図１３は、実施形態の磁気抵抗効果素子の製造方法の変形例の一工程を示す断面工程図である。
【０１６８】
ＭＴＪ素子を加工するための積層構造（被加工層）に対するイオンビームの照射方向を、基板表面に対して傾斜させた場合、被加工層の上面だけでなく、被加工層の側面にイオンビームが照射される。傾斜イオンビームエッチングは、エッチングされた部材の飛散物が、被加工層の側面上に再付着するとともに、被加工層に再付着した物質をその側面上から除去できる。そのため、傾斜イオンビームエッチングで磁気抵抗効果素子が加工される場合、基板に対するイオンビームの入射角の大きさに応じて、被加工層の側面上に付着する物質の量は、低減する。
【０１６９】
イオンビームの入射角が、基板表面に対して垂直方向になるにしたがって、被加工層の側面に対するエッチング量が減少し、被加工層の側面上に付着（残存）する物質の量が増大する。
【０１７０】
図１３に示されるように、導電性の被加工層の再付着物によって記憶層の側面上に導電層（電流経路膜）が形成される場合、基板表面に対して垂直方向から照射されるイオンビーム９０９を用いて、導電層を形成するための部材（磁性層又は電極）がエッチングされてもよい。これによって、異方性付与膜を含む記憶層の側面上に堆積される付着物の量が増大する。
【０１７１】
これによって、異方性付与膜１３０の側面をまたいで記憶層１１内の磁化膜１１０と電極（キャップ層）とを接続する導電層１５を、効率化よく形成できる。
【０１７２】
その結果として、電流経路としての導電層１５の膜厚が厚くなり、その導電層１５の抵抗値を低減できる。
【０１７３】
したがって、記憶層１１と電極１７Ｂとの間を流れる電流を増大できる。
【０１７４】
（ｃ４）  変形例４
図１４を用いて、実施形態の磁気抵抗効果素子の製造方法の変形例について、説明する。図１４は、実施形態の磁気抵抗効果素子の製造方法の変形例の一工程を示す断面工程図である。
【０１７５】
上述の例では、導電性の再付着物を利用して、記憶層及び電極の側面上に側壁導電膜（電流経路膜）が形成された例が示されている。
【０１７６】
但し、導電層の堆積及び加工によって、異方性付与膜をブリッジして記憶層内の磁化膜と電極（及びキャップ層）とを接続する導電層が形成されてもよい。
【０１７７】
例えば、図１４に示されるように、トンネルバリア層１２Ｚをストッパとして、所定の形状の記憶層１１が形成される。  
その後、側壁導電膜を形成するための導電層１５Ｚが、スパッタ法を用いて、加工された記憶層１１及びハードマスク／キャップ層１７Ｂ，１４を覆うように、堆積される。これによって、導電層１５Ｚが、ハードマスク１７Ｂ、キャップ層１４の側面上、異方性付与膜１３０の側面上、磁性膜１１０の側面上に堆積される。また、導電層１５Ｚは、ハードマスク１７Ｂの上面上及びトンネルバリア層１２Ｚの上面上に、堆積される。
【０１７８】
導電層１５Ｚには、例えば、Ｃｏ、Ｆｅ、Ｔａ、Ｔｉ、ＴａＮ、ＴｉＮ及びこれらの積層膜のうち１つが用いられる。
【０１７９】
導電層１５Ｚが、記憶層１１、ハードマスク／キャップ層（導電層）１４，１７Ｂの側面上に自己整合的に残存するように、例えば、導電層１５Ｚに対してイオンビーム９１０が照射され、堆積された導電層１５Ｚがエッチバックされる。
【０１８０】
これによって、異方性付与膜１３０の側面をまたいで記憶層１１内の磁化膜１３０と導電層１４，１７Ｂとを接続する側壁導電膜（電流経路膜）が、記憶層１１及び導電層１４，１７Ｂの側面上形成される。
【０１８１】
このように、側壁導電膜１５が膜堆積技術で形成されることによって、均一な膜質の側壁導電膜１５を形成できる。また、側壁導電膜１５が膜堆積技術で形成された場合、再付着物を利用した側壁導電膜に比較して、側壁導電膜１５の膜厚の制御が、容易になる。この結果として、側壁導電膜１５の抵抗値を低減でき、より効率的に、導電層（キャップ層及び電極）１４，１７Ｂと磁化膜（記憶層）１１０との間に電流を流すことができる。
【０１８２】
尚、異方性付与膜１３０を挟む磁化膜１１０と導電層１４，１７Ｂとを接続するための側壁導電膜１５は、再付着物からなる導電層と再付着物とは別途に堆積された導電層との積層膜でもよい。
【０１８３】
以上のように、図１１乃至図１４を用いて説明した実施形態の変形例の磁気抵抗効果素子によれば、第１及び第２の実施形態と同様の効果が得られ、磁気抵抗効果素子の素子特性を向上できる。
【０１８４】
（４）  適用例  
図１５及び図１６を参照して、実施形態の磁気抵抗効果素子の適用例について、説明する。尚、上述の実施形態で述べた構成と実質的に同じ構成に関しては、同じ符号を付し、その構成の説明は、必要に応じて行う。
【０１８５】
上述の実施形態の磁気抵抗効果素子は、磁気メモリ、例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory）のメモリ素子として、用いられる。本適用例において、ＳＴＴ型ＭＲＡＭ（Spin-torque transfer MRAM）が例示される。
【０１８６】
図１５は、本適用例のＭＲＡＭのメモリセルアレイ及びその近傍の回路構成を示す図である。
【０１８７】
図１５に示されるように、メモリセルアレイ９は、複数のメモリセルＭＣを含む。
【０１８８】
複数のメモリセルＭＣは、メモリセルアレイ９内にアレイ状に配置される。メモリセルアレイ９内には、複数のビット線ＢＬ，ｂＢＬ及び複数のワード線ＷＬが設けられている。ビット線ＢＬ，ｂＢＬはカラム方向に延在し、ワード線ＷＬはロウ方向に延在する。２本のビット線ＢＬ，ｂＢＬは、１組のビット線対を形成している。
【０１８９】
メモリセルＭＣは、ビット線ＢＬ，ｂＢＬ及びワード線ＷＬに接続されている。
【０１９０】
カラム方向に配列されている複数のメモリセルＭＣは、共通のビット線対ＢＬ，ｂＢＬに接続されている。ロウ方向に配列されている複数のメモリセルＭＣは、共通のワード線ＷＬに接続されている。
【０１９１】
メモリセルＭＣは、例えば、メモリ素子としての１つの磁気抵抗効果素子（ＭＴＪ素子）１と、１つの選択スイッチ２とを含む。メモリセルＭＣ内のＭＴＪ素子１には、第１又は第２の実施形態（又は変形例）で述べられた磁気抵抗効果素子（ＭＴＪ素子）１が用いられている。
【０１９２】
選択スイッチ２は、例えば、電界効果トランジスタ（Field Effect Transistor）である。以下では、選択スイッチ２としての電界効果トランジスタのことを、選択トランジスタ２とよぶ。
【０１９３】
ＭＴＪ素子１の一端は、ビット線ＢＬに接続され、ＭＴＪ素子１の他端は、選択トランジスタ２の電流経路の一端（ソース／ドレイン）に接続されている。選択トランジスタ２の電流経路の他端（ドレイン／ソース）は、ビット線ｂＢＬに接続されている。選択トランジスタ２の制御端子（ゲート）は、ワード線ＷＬに接続されている。
【０１９４】
ワード線ＷＬの一端は、ロウ制御回路４に接続される。ロウ制御回路４は、外部からのアドレス信号に基づいて、ワード線ＷＬの活性化／非活性化を制御する。
【０１９５】
ビット線ＢＬ，ｂＢＬの一端及び他端には、カラム制御回路３Ａ，３Ｂが接続される。カラム制御回路３Ａ，３Ｂは、外部からのアドレス信号に基づいて、ビット線ＢＬ，ｂＢＬの活性化／非活性化を制御する。
【０１９６】
書き込み回路５Ａ，５Ｂは、カラム制御回路３Ａ，３Ｂをそれぞれ介して、ビット線ＢＬ，ｂＢＬの一端及び他端に接続される。書き込み回路５Ａ，５Ｂは、書き込み電流ＩＷＲを生成するための電流源や電圧源などのソース回路、書き込み電流ＩＷＲを吸収するためのシンク回路を、それぞれ有する。
【０１９７】
ＳＴＴ型ＭＲＡＭにおいて、書き込み回路５Ａ，５Ｂは、データの書き込み時、外部から選択されたメモリセル（以下、選択セル）に対して、書き込み電流を供給する。
【０１９８】
書き込み回路５Ａ，５Ｂは、ＭＴＪ素子１に対するデータの書き込み時、選択セルに書き込まれるデータに応じて、書き込み電流をメモリセルＭＣ内のＭＴＪ素子１に双方向に流す。即ち、ＭＴＪ素子１に書き込むデータに応じて、ビット線ＢＬからビット線ｂＢＬに向かう書き込み電流ＩＷＲ、或いは、ビット線ｂＢＬからビット線ＢＬに向かう書き込み電流ＩＷＲが、書き込み回路５Ａ，５Ｂから出力される。
【０１９９】
読み出し回路６Ａは、カラム制御回路３Ａ，３Ｂを介して、ビット線ＢＬ，ｂＢＬの一端に接続される。読み出し回路６Ａは、読み出し電流を発生する電圧源又は電流源や、読み出し信号の検知及び増幅を行うセンスアンプ、データを一時的に保持するラッチ回路などを含んでいる。読み出し回路６Ａは、ＭＴＪ素子１に対するデータの読み出し時、選択セルに対して、読み出し電流を供給する。読み出し電流の電流値は、読み出し電流によって記録層の磁化が反転しないように、書き込み電流ＩＷＲの電流値（磁化反転しきい値）より小さい。
【０２００】
読み出し電流が供給されたＭＴＪ素子１の抵抗値の大きさに応じて、読み出しノードにおける電流値又は電位が異なる。この抵抗値の大きさに応じた変動量（読み出し信号、読み出し出力）に基づいて、ＭＴＪ素子１が記憶するデータが判別される。
【０２０１】
尚、図１５に示される例において、読み出し回路６Ａは、メモリセルアレイ９のカラム方向の一端側に設けられているが、２つの読み出し回路が、メモリセルアレイ９のカラム方向の一端及び他端にそれぞれ設けられてもよい。
【０２０２】
例えば、メモリセルアレイ９と同じチップ内に、例えば、バッファ回路、ステートマシン（制御回路）、又は、ＥＣＣ（Error Checking and Correcting）回路などが、設けられてもよい。
【０２０３】
図１６は、本適用例のＭＲＡＭのメモリセルアレイ９内に設けられるメモリセルＭＣの構造の一例を示す断面図である。
【０２０４】
メモリセルＭＣは、半導体基板７０のアクティブ領域ＡＡ内に形成される。アクティブ領域ＡＡは、半導体基板７０の素子分離領域に埋め込まれた絶縁膜７１によって、区画されている。
【０２０５】
半導体基板７０上に、複数の層間絶縁膜７９Ａ，７９Ｂ，７９Ｃが積層されている。ＭＴＪ素子１Ａは、層間絶縁膜７９Ｃ内に設けられている。
【０２０６】
ＭＴＪ素子１Ａの上端は、上部電極１７Ｂを介してビット線７６（ＢＬ）に接続される。また、ＭＴＪ素子１Ａの下端は、下部電極１７Ａ、層間絶縁膜７９Ａ内に埋め込まれたコンタクトプラグ７２Ｂを介して、選択トランジスタ２のソース／ドレイン拡散層６４に接続される。選択トランジスタ２のソース／ドレイン拡散層６３は、コンタクトプラグ７２Ａを介してビット線７５（ｂＢＬ）に接続される。
【０２０７】
ソース／ドレイン拡散層６４及びソース／ドレイン拡散層６３間のアクティブ領域ＡＡ表面上には、ゲート絶縁膜６１を介して、ゲート電極６２が形成される。ゲート電極６２は、ロウ方向に延在し、ワード線ＷＬとして用いられる。
【０２０８】
尚、ＭＴＪ素子１Ａは、プラグ７２Ｂ直上に設けられているが、中間配線層を用いて、コンタクトプラグ直上からずれた位置（例えば、選択トランジスタのゲート電極上方）に配置されてもよい。
【０２０９】
図１６において、１つのアクティブ領域ＡＡ内に１つのメモリセルが設けられた例が示されている。しかし、２つのメモリセルが１つのビット線ｂＢＬ及びソース／ドレイン拡散層６３を共有するように、２つのメモリセルがカラム方向に隣接して１つのアクティブ領域ＡＡ内に設けられてもよい。これによって、メモリセルＭＣのセルサイズが縮小される。
【０２１０】
図１６において、選択トランジスタ２は、プレーナ構造の電界効果トランジスタが示されている。ただし、選択トランジスタの構造は、これに限定されない。例えば、ＲＣＡＴ（Recess Channel Array Transistor）やＦｉｎＦＥＴなどのように、３次元構造の電界効果トランジスタが、選択トランジスタとして用いられてもよい。ＲＣＡＴは、ゲート電極が、半導体領域内の溝（リセス）内にゲート絶縁膜を介して埋め込まれた構造を有する。ＦｉｎＦＥＴは、ゲート電極が、短冊状の半導体領域（フィン）にゲート絶縁膜を介して立体交差した構造を有する。
【０２１１】
図１６に示されるように、ＭＴＪ素子１Ａの記憶層１１は、磁化膜１１０と異方性付与膜１３０とを含む。これによって、記憶層１１内の磁化膜１１０は、異方性付与膜１３０とトンネルバリア層１２とに挟まれ、トンネルバリア層１２側及び異方性付与膜１３９側の磁化膜１１０の両面において、磁化膜１１０に対する界面磁気異方性が発現する。このため、記憶層１１（磁化膜１１０）の垂直磁気異方性が向上し、ＭＴＪ素子１Ａの熱安定性及びＭＲ比が向上する。
【０２１２】
さらに、ＭＴＪ素子１Ａにおいて、異方性付与膜１３０の側面をまたがるように、磁化膜１１０の側面上及びキャップ層１４を含む上部電極１７Ｂの側面上に、側壁導電膜（電流経路膜）１５が設けられている。これによって、磁化膜１１０と上部電極１４，１７Ｂとが直接導通し、異方性付与膜１３０を経由しない電流経路が、ＭＴＪ素子１Ａ内における磁化膜１１０と上部電極１４，１７Ｂとの間に形成される。
【０２１３】
このため、記憶層１１としての磁化膜１１０の垂直磁気異方性の向上のために、異方性付与膜１３０がＭＴＪ素子１Ａ内に設けられたとしても、異方性付与膜１３０に起因する電流の損失は、抑制される。この結果として、本実施形態のＭＴＪ素子１Ａを含むＭＲＡＭの動作時に、ＭＴＪ素子１Ａに供給される書き込み電流及び読み出し電流が増大するのを、抑制できる。
【０２１４】
また、電流経路としての側壁導電膜１５によって、異方性付与膜１３０に起因する記憶層１１内の寄生抵抗は、実質的に無視でき、その寄生抵抗が原因のＭＴＪ素子１ＡのＭＲ比の低下を、抑制できる。その結果として、ＭＲＡＭにおけるデータの読み出しの信頼性が向上する。
【０２１５】
尚、図１６において、第１の実施形態のＭＴＪ素子１Ａが、メモリセルＭＣに用いられた例が示されているが、第２の実施形態又は変形例で示されたＭＴＪ素子が、メモリセルＭＣに用いられてもよい。
【０２１６】
以上のように、本実施形態の磁気抵抗効果素子を用いたＭＲＡＭ（磁気メモリ）は、その動作特性を向上でき、消費電力の増大を抑制できる。
【０２１７】
［その他］  
上述の各実施形態の磁気抵抗効果素子は、ＭＲＡＭ以外の磁気メモリに適用されてもよい。実施形態で述べた磁気抵抗効果素子を用いた磁気メモリは、例えば、ＤＲＡＭ、ＳＲＡＭなどの代替メモリとして、用いられる。
【０２１８】
例えば、本実施形態の磁気抵抗効果素子を用いた磁気メモリ（例えば、ＳＴＴ−ＭＲＡＭ）は、ＳＳＤ（Solid State Drive）などのストレージデバイスのキャッシュメモリとして、適用できる。
【０２１９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２２０】
１：磁気抵抗効果素子、１０：参照層，１１：記憶層、１２：トンネルバリア層、１１０：磁化膜、１３０：非磁性膜、１５：側壁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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