(57)【要約】【課題】縦型トランジスタにおいて、オン抵抗を下げることと、耐圧を高くすることとを高い次元で両立させる。【解決手段】ドリフト層ＤＲＴには、埋込第２導電型層ＤＩＦ１及び下側第２導電型層ＤＩＦ３が形成されている。埋込第２導電型層ＤＩＦ１の側部とドリフト層ＤＲＴの境界には、境界絶縁膜ＳＩＮＳ１が形成されている。下側第２導電型層ＤＩＦ３は、埋込第２導電型層ＤＩＦ１の下端及び境界絶縁膜ＳＩＮＳ１の下端に接している。そして埋込第２導電型層ＤＩＦ１は、ソース電極ＳＯＥに電気的に接続している。埋込第２導電型層ＤＩＦ１の表層には高濃度第２導電型層ＤＩＦ２が形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の第１導電型層と、
前記第１の第１導電型層上に形成された第２導電型層と、
前記第２導電型層上に形成された第２の第１導電型層と、
前記第２の第１導電型層及び前記第２導電型層を貫通しており、下端が前記第１の第１導電型層に達しているゲートトレンチと、
前記ゲートトレンチの内壁に形成されたゲート絶縁膜と、
前記ゲートトレンチ内に埋め込まれたゲート電極と、
前記第１の第１導電型層に形成された埋込第２導電型層と、
前記埋込第２導電型層の側部と前記第１の第１導電型層の境界に位置する境界絶縁膜と、
前記第１の第１導電型層に形成され、前記埋込第２導電型層及び前記境界絶縁膜の下端に接している下側第２導電型層と、
前記第２の第１導電型層より上に形成され、前記埋込第２導電型層に電気的に接続する電極と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記下側第２導電型層は、平面視で前記埋込第２導電型層の全てを覆っている半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
少なくとも一部が前記埋込第２導電型層の表層に位置し、前記埋込第２導電型層よりも不純物濃度が高い高濃度第２導電型層を備え、
前記電極は、前記高濃度第２導電型層に接続している半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記埋込第２導電型層は平面視で前記ゲート電極と重なっており、
前記境界絶縁膜の上部は、前記ゲート絶縁膜の下部と接続している半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
平面視において、前記埋込第２導電型層及び前記境界絶縁膜は、前記ゲート電極及び前記ゲート絶縁膜と並んでいる半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記ゲートトレンチは複数互いに並んで形成されており、
前記複数のゲートトレンチのそれぞれには、前記ゲート絶縁膜及び前記ゲート電極が形成されており、
前記埋込第２導電型層及び前記境界絶縁膜は、平面視で前記複数のゲートトレンチの間に位置する半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記第１の第１導電型層に接続されたドレイン電極と、
前記第２の第１導電型層に接続されたソース電極と、
を備え、
前記ドレイン電極と前記ソース電極の間に６０Ｖ以上の電圧が印加される半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば縦型のトランジスタを有する半導体装置に適用可能な技術である。
【背景技術】
【０００２】
半導体装置の一つに、縦型のトランジスタを有するものがある。縦型のトランジスタは、例えば大電流を制御する素子に用いられている。縦型のトランジスタには、トレンチゲート構造を有するものがある。トレンチゲート構造を有する縦型のトランジスタとしては、例えば特許文献１に記載の技術がある。特許文献１において、トランジスタは、ドレインとなるＮ＋層の上に、Ｎ層及びベースとなるＰ層を形成し、さらにＰ層の表層に、ソースとなるＮ＋層を形成した構造を有している。トレンチ構造のゲート電極は、Ｐ層からＮ層に向けて延伸している。そしてゲート電極の下端は、Ｎ層に入り込んでいる。
【０００３】
そして特許文献１においては、トレンチの下部にはゲート電極の代わりにＰシールド層が形成されている。ゲート電極とＰシールド層の間には絶縁膜が形成されており、かつ、Ｐシールド層とＮ層の間にはサイドウォール絶縁膜が形成されている。さらに特許文献１には、Ｐシールド層及びサイドウォール絶縁膜をゲートとは別のトレンチ内に形成し、Ｐシールド層をソース電極に接続することが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７３２３３８６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
縦型のトランジスタには、オン抵抗が低いこと、及びドレイン電圧に対する耐圧が高いことが求められている。しかし、一般的には、オン抵抗を下げることと、耐圧を高くすることはトレードオフの関係にあるため、これらを高い次元で両立させることは難しかった。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、ドリフト層となる第２の第１導電型層には、埋込第２導電型層及び下側第２導電型層が形成されている。埋込第２導電型層の側部と第１の第１導電型層の境界には、境界絶縁膜が形成されている。下側第２導電型層は、埋込第２導電型層及び境界絶縁膜の下端に接している。
【発明の効果】
【０００７】
前記一実施の形態によれば、オン抵抗を下げることと、耐圧を高くすることとを高い次元で両立させることができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置の上面図である。
【図２】図１からゲートパッド、ゲート配線、及びソース電極を取り除いた図である。
【図３】図２のＡ−Ａ´断面図である。
【図４】縦型トランジスタの構造を説明するための断面図である。
【図５】半導体装置の製造方法を説明するための断面図である。
【図６】半導体装置の製造方法を説明するための断面図である。
【図７】半導体装置の製造方法を説明するための断面図である。
【図８】半導体装置の製造方法を説明するための断面図である。
【図９】縦型トランジスタの等電位線及び空乏層の位置をシミュレーションした結果を示す図である。
【図１０】埋込第２導電型層、高濃度第２導電型層、及び下側第２導電型層を形成しなかった場合における、縦型トランジスタの等電位線及び空乏層の位置をシミュレーションした結果を示す図である。
【図１１】第２の実施形態に係る半導体装置における、高濃度第２導電型層とコンタクトの接続部の構造を示す断面図である。
【図１２】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図１３】第４の実施形態に係る半導体装置の構成を示す断面図である。
【図１４】第５の実施形態に係る半導体装置の構成を示す図である。
【発明を実施するための形態】
【０００９】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの上面図である。図２は、図１からゲートパッドＧＥＰ１、ゲート配線ＧＥＩ２、及びソース電極ＳＯＥを取り除いた図である。
【００１１】
半導体装置ＳＤは、縦型トランジスタを有している。図２に示すように、この縦型トランジスタのゲート電極ＧＥは、例えばポリシリコン層であり、半導体基板ＳＵＢの表層に形成されたゲートトレンチＧＴＲＮに埋め込まれている。ゲート電極ＧＥ及びゲートトレンチＧＴＲＮは、複数互いに平行に設けられている。そしてゲート電極ＧＥ及びゲートトレンチＧＴＲＮを挟むように２つのゲート配線ＧＥＩ１が形成されている。複数のゲート電極ＧＥは、いずれも両端がゲート配線ＧＥＩ１に接続している。ゲート配線ＧＥＩ１は、ゲート電極ＧＥと一体に形成されており、ゲート電極ＧＥと同様に、ゲートトレンチＧＴＲＮに埋め込まれている。
【００１２】
２つのゲート配線ＧＥＩ１は、いずれも、コンタクトＧＥＣ１を介してゲート配線ＧＥＩ２（図１参照）に接続している。ゲート配線ＧＥＩ２は、平面視において、複数のゲート電極ＧＥを囲んでおり、また一部がゲート配線ＧＥＩ１と重なっている。そしてゲート電極ＧＥの一部は、ゲートパッドＧＥＰ１となっている。ゲートパッドＧＥＰ１は、ゲート電極と外部とを接続する端子になっている。なお、図２に示すように、半導体基板ＳＵＢのうち平面視でゲートパッドＧＥＰ１と重なる部分には、下層パッドＧＥＰ２が形成されている。下層パッドＧＥＰ２は、ゲート電極ＧＥと同様の構造を有しており、半導体基板ＳＵＢに形成された凹部に、ゲート電極ＧＥと同様の導電層を埋め込んだ構造である。
【００１３】
図１に示すように、ゲート配線ＧＥＩ２で囲まれた領域には、ソース電極ＳＯＥが形成されている。ソース電極ＳＯＥは、ゲート配線ＧＥＩ２と同一層に位置しており、平面視でゲート電極ＧＥ及びゲート電極ＧＥの間に位置する領域と重なっている。図２に示すように、半導体基板ＳＵＢの一面のうちゲート電極ＧＥの間に位置する領域には、ソース層ＳＯＵが形成されている。ソース層ＳＯＵは、コンタクトＳＯＣ（図１，２では図示を省略）を介してソース電極ＳＯＥに接続している。
【００１４】
また、図２に示すように、半導体基板ＳＵＢには、埋込導電層ＶＩＮＣが埋め込まれている。埋込導電層ＶＩＮＣは、半導体基板ＳＵＢに形成されたトレンチ内に埋め込まれており、平面視でゲート配線ＧＥＩ１、複数のゲート電極ＧＥ、及び複数のソース層ＳＯＵを囲んでいる。埋込導電層ＶＩＮＣは、コンタクトＧＥＣ２を介してゲート配線ＧＥＩ２に接続している。
【００１５】
半導体基板ＳＵＢのうち埋込導電層ＶＩＮＣで囲まれた領域の内側には、高濃度第２導電型層ＤＩＦ２が形成されている。高濃度第２導電型層ＤＩＦ２は、一部が半導体基板ＳＵＢの表面に出て露出領域ＤＩＦ２Ｅとなっており、露出領域ＤＩＦ２Ｅで、コンタクトＤＩＣを介してソース電極ＳＯＥに接続している。本図に示す例において、露出領域ＤＩＦ２Ｅは、複数のゲート電極ＧＥが形成されている領域の外側に位置しており、かつ、ゲート電極ＧＥと平行に形成されている。すなわち平面視において、複数のゲート電極ＧＥは、露出領域ＤＩＦ２Ｅによって挟まれている。そして露出領域ＤＩＦ２Ｅの両端は、ゲート配線ＧＥＩ１に繋がっている。
【００１６】
また、半導体基板ＳＵＢのうち埋込導電層ＶＩＮＣで囲まれた領域は、コンタクトＳＢＣを介してソース電極ＳＯＥに接続している。本図に示す例では、コンタクトＳＢＣは、平面視で、埋込導電層ＶＩＮＣと露出領域ＤＩＦ２Ｅの間に位置している。
【００１７】
図３は、図２のＡ−Ａ´断面図である。図４は、縦型トランジスタの構造を説明するための断面図である。なお、図２においては、図３に示す層間絶縁膜ＩＮＳＬの図示を省略している。また図３においては、説明のため、ソース電極ＳＯＥも図示している。以下、第１導電型をＮ型として、第２導電型をＰ型として説明を行う。ただし、第１導電型がＰ型であり、第２導電型がＮ型であっても良い。
【００１８】
半導体基板ＳＵＢは、ドレイン層ＤＲＮとなるＮ＋型のベース基板ＢＳＵＢの上に、ドリフト層ＤＲＴ（第１の第１導電型層）となるＮ型のエピタキシャル層ＥＰＩを積層したものである。ベース基板ＢＳＵＢは、例えばバルクのシリコン基板である。エピタキシャル層ＥＰＩは、ベース基板ＢＳＵＢの上にエピタキシャル成長させたシリコン層である。
【００１９】
エピタキシャル層ＥＰＩの表層には、Ｐ型のベース層ＢＳＥ（第２導電型層）及びＮ＋型のソース層ＳＯＵ（第２の第１導電型層）が形成されている。エピタキシャル層ＥＰＩのうちソース層ＳＯＵ及びベース層ＢＳＥとならない部分は、ドリフト層ＤＲＴとなる。ソース層ＳＯＵは、エピタキシャル層ＥＰＩの表層に位置しており、ベース層ＢＳＥは、ソース層ＳＯＵとドリフト層ＤＲＴの間に位置している。
【００２０】
ゲートトレンチＧＴＲＮは、エピタキシャル層ＥＰＩに設けられており、ソース層ＳＯＵ及びベース層ＢＳＥを貫通している。そしてゲートトレンチＧＴＲＮの下端はドリフト層ＤＲＴに位置している。そしてゲートトレンチＧＴＲＮのうち厚さ方向においてベース層ＢＳＥと重なる部分には、ゲート電極ＧＥが埋め込まれている。
【００２１】
そして、ドリフト層ＤＲＴには、埋込第２導電型層ＤＩＦ１及び下側第２導電型層ＤＩＦ３が形成されている。埋込第２導電型層ＤＩＦ１の側部とドリフト層ＤＲＴの境界には、境界絶縁膜ＳＩＮＳ１が形成されている。下側第２導電型層ＤＩＦ３は、埋込第２導電型層ＤＩＦ１の下端及び境界絶縁膜ＳＩＮＳ１の下端に接している。そして埋込第２導電型層ＤＩＦ１は、ソース電極ＳＯＥに電気的に接続している。なお、本図に示す例では、下側第２導電型層ＤＩＦ３は、平面視で埋込第２導電型層ＤＩＦ１の全てを覆っている。また、下側第２導電型層ＤＩＦ３は、半導体基板ＳＵＢの深さ方向において、境界絶縁膜ＳＩＮＳ１の下端および埋込第２導電型層ＤＩＦ１の下端より深い位置に延在するように形成されている。下側第２導電型層ＤＩＦ３は、例えば埋込第２導電型層ＤＩＦ１の下端全面に接し、下端面より深い位置に延在するように形成されている。
【００２２】
本実施形態では、埋込第２導電型層ＤＩＦ１の表層には高濃度第２導電型層ＤＩＦ２が形成されている。そして上記したように、高濃度第２導電型層ＤＩＦ２の一部は半導体基板ＳＵＢの表面に露出し、図２に示した露出領域ＤＩＦ２Ｅとなっている。そして露出領域ＤＩＦ２Ｅは、コンタクトＤＩＣを介してソース電極ＳＯＥに接続している。すなわち埋込第２導電型層ＤＩＦ１は、高濃度第２導電型層ＤＩＦ２及びコンタクトＤＩＣを介してソース電極ＳＯＥに接続している。
【００２３】
本図に示す例では、埋込第２導電型層ＤＩＦ１及び境界絶縁膜ＳＩＮＳ１は、ゲートトレンチＧＴＲＮの下部を用いて形成されている。具体的には、境界絶縁膜ＳＩＮＳ１は、ゲートトレンチＧＴＲＮの側壁の下部に形成されている。また、ゲートトレンチＧＴＲＮの下部には、埋込第２導電型層ＤＩＦ１が埋め込まれている。埋込第２導電型層ＤＩＦ１は、例えばＰ型のポリシリコン層である。このため、埋込第２導電型層ＤＩＦ１は平面視でゲート電極ＧＥと重なっており、かつ境界絶縁膜ＳＩＮＳ１の上部は、ゲート絶縁膜ＧＩＮＳの下部と接続している。なお、ゲート電極ＧＥと埋込第２導電型層ＤＩＦ１の間には、境界絶縁膜ＳＩＮＳ２が形成されている。
【００２４】
そしてゲートトレンチＧＴＲＮのうち図２に示した露出領域ＤＩＦ２Ｅとなる部分には、ゲート絶縁膜ＧＩＮＳ及びゲート電極ＧＥが形成されておらず、上端に高濃度第２導電型層ＤＩＦ２が位置している。
【００２５】
また、ベース基板ＢＳＵＢのうちエピタキシャル層ＥＰＩとは逆側の面には、ドレイン電極ＤＲＥが形成されている。上記したように、半導体基板ＳＵＢの一面側にはソース電極ＳＯＥが形成されている。そしてドレイン電極ＤＲＥとソース電極ＳＯＥの間には、８０Ｖ以上、例えば１００Ｖ以上の電圧が印加される。
【００２６】
なお、ソース電極ＳＯＥ及びゲート配線ＧＥＩ２と半導体基板ＳＵＢの間には、層間絶縁膜ＩＮＳＬが形成されている。層間絶縁膜ＩＮＳＬは、例えば酸化シリコン膜である。そして各コンタクト（例えばコンタクトＤＩＣ，ＳＯＣ，ＧＥＣ１，ＧＥＣ２，ＳＢＣ）は、層間絶縁膜ＩＮＳＬに埋め込まれている。そしてソース電極ＳＯＥ及びゲート配線ＧＥＩ２と層間絶縁膜ＩＮＳＬの間、及び各コンタクトと層間絶縁膜ＩＮＳＬの間には、バリアメタル膜ＢＭが形成されている。バリアメタル膜ＢＭは各コンタクトの底部にも形成されている。
【００２７】
なお、ソース電極ＳＯＥ、ゲート配線ＧＥＩ２、及びドレイン電極ＤＲＥは、例えばＡｌにより形成されている。そして各コンタクトは、ソース電極ＳＯＥと異なる金属（例えばＷ）により形成されていてもよいし、ソース電極ＳＯＥと同一の金属により形成されていても良い。後者の場合、各コンタクトは、ソース電極ＳＯＥと同一工程で形成されている。
【００２８】
図５〜図８は、半導体装置ＳＤの製造方法を説明するための断面図である。まずベース基板ＢＳＵＢの上にエピタキシャル層ＥＰＩが形成されたものを準備する。次いで、図５（ａ）に示すように、エピタキシャル層ＥＰＩ上にマスク膜ＭＳＫ１を形成する。マスク膜ＭＳＫ１は、例えば酸化シリコン膜である。
【００２９】
次いで図５（ｂ）に示すように、マスク膜ＭＳＫ１上にレジストパターンＲＳＴを形成する。レジストパターンＲＳＴは、ゲートトレンチＧＴＲＮとなる領域の上、及び埋込導電層ＶＩＮＣが形成される領域の上に開口ＯＰ１を有している。次いで、レジストパターンＲＳＴをマスクとしてマスク膜ＭＳＫ１をエッチングする。これにより、マスク膜ＭＳＫ１のうちゲートトレンチＧＴＲＮとなる領域の上には、開口ＯＰ２が形成される。
【００３０】
その後、図５（ｃ）に示すように、レジストパターンＲＳＴを除去する。次いで、マスク膜ＭＳＫ１をマスクとして、ドリフト層ＤＲＴをエッチングする。これにより、ゲートトレンチＧＴＲＮが形成される。またこの工程により、埋込導電層ＶＩＮＣを埋め込むためのトレンチ、及び下層パッドＧＥＰ２を埋め込むための凹部も形成される。
【００３１】
次いで図６（ａ）に示すように、マスク膜ＭＳＫ１をマスクとして、エピタキシャル層ＥＰＩを熱酸化する。これにより、ゲートトレンチＧＴＲＮの側面及び底面には、境界絶縁膜ＳＩＮＳ１が形成される。次いで、図６（ｂ）に示すように、境界絶縁膜ＳＩＮＳ１のうちゲートトレンチＧＴＲＮの底面に位置する部分を、異方性エッチング法を用いて除去する。
【００３２】
次いで、図６（ｃ）に示すように、マスク膜ＭＳＫ１をマスクとして、エピタキシャル層ＥＰＩにＰ型の不純物イオンを注入する。これにより、ゲートトレンチＧＴＲＮの底部には下側第２導電型層ＤＩＦ３が形成される。
【００３３】
次いで、図６（ｄ）に示すように、マスク膜ＭＳＫ１上及びゲートトレンチＧＴＲＮ内に、例えばＰ型のポリシリコン膜をＣＶＤ法を用いて形成する。その後、マスク膜ＭＳＫ１上のポリシリコン膜、及び、ゲートトレンチＧＴＲＮ内のポリシリコン膜のうち上部に位置する部分を、エッチバック法を用いて除去する。これにより、ゲートトレンチＧＴＲＮの下部には埋込第２導電型層ＤＩＦ１が埋め込まれる。なお、この工程において、埋込第２導電型層ＤＩＦ１のうち高濃度第２導電型層ＤＩＦ２の露出領域ＤＩＦ２Ｅが形成される部分は、エッチバックされないようにする。このようにするためには、例えばレジストパターンが用いされる。
【００３４】
次いで、図７（ａ）に示すように、マスク膜ＭＳＫ１をマスクとして、埋込第２導電型層ＤＩＦ１の表層にＰ型の不純物をイオン注入する。これにより、埋込第２導電型層ＤＩＦ１の表層には高濃度第２導電型層ＤＩＦ２が形成される。なお、このとき、マスク膜ＭＳＫ１上にレジストパターンを形成しても良い。
【００３５】
その後、図７（ｂ）に示すように、マスク膜ＭＳＫ１を除去する。次いで、境界絶縁膜ＳＩＮＳ１のうち埋込第２導電型層ＤＩＦ１で覆われていない部分をウェットエッチングにより除去する。次いで、エピタキシャル層ＥＰＩを熱酸化する。これにより、熱酸化膜ＤＩＮＳが形成される。このとき、高濃度第２導電型層ＤＩＦ２の表層も熱酸化される。この熱酸化膜は、境界絶縁膜ＳＩＮＳ２の一部になる。
【００３６】
次いで、図７（ｃ）に示すように、ゲートトレンチＧＴＲＮ内及びエピタキシャル層ＥＰＩ上に、埋込絶縁膜ＤＥＰＩを例えばＣＶＤ法を用いて形成する。これにより、境界絶縁膜ＳＩＮＳ２が形成される。すなわち境界絶縁膜ＳＩＮＳ２は、埋込絶縁膜ＤＥＰＩと熱酸化膜の積層膜である。この工程において、エピタキシャル層ＥＰＩ上にも埋込絶縁膜ＤＥＰＩが形成される。
【００３７】
次いで、図７（ｄ）に示すように、熱酸化膜ＤＩＮＳを除去する。そして、熱酸化法を用いて、ゲート絶縁膜ＧＩＮＳを形成する。
【００３８】
その後、図８（ａ）に示すように、ゲートトレンチＧＴＲＮ内及びエピタキシャル層ＥＰＩ上に、ポリシリコン膜を例えばＣＶＤ法を用いて形成する。次いで、エピタキシャル層ＥＰＩ上のポリシリコン膜を、エッチバック法を用いて除去する。これにより、ゲート電極ＧＥが形成される。またこの工程において、ゲート配線ＧＥＩ１、埋込導電層ＶＩＮＣ、及び下層パッドＧＥＰ２も形成される。
【００３９】
次いで、図８（ｂ）に示すように、エピタキシャル層ＥＰＩ上の埋込絶縁膜ＤＥＰＩ及び熱酸化膜ＤＩＮＳを除去する。次いで、イオン注入法を用いて、エピタキシャル層ＥＰＩにソース層ＳＯＵ及びベース層ＢＳＥを形成する。
【００４０】
その後、層間絶縁膜ＩＮＳＬ、バリアメタル膜ＢＭ、各コンタクト、ソース電極ＳＯＥ、ゲート配線ＧＥＩ２、及びドレイン電極ＤＲＥを形成する。このようにして、半導体装置ＳＤが形成される。
【００４１】
図９は、本実施形態に係る半導体装置ＳＤが有する縦型トランジスタの等電位線及び空増層の位置をシミュレーションした結果を示す図である。本図において、等電位線を黒い線で示している。本図から、ドレイン層ＤＲＮとソース層ＳＯＵの間に印加される電圧Ｖｄｓが例えば６０Ｖや１００Ｖと高くなっても、ゲートトレンチＧＴＲＮの周囲には、電界が集中する領域すなわち等電位線の間隔が密になる領域は発生していない。このため、半導体装置ＳＤにおいて、耐圧を高くするためにドリフト層ＤＲＴを厚くする必要はない。従って、オン抵抗が低く維持しつつ、耐圧を高くすることができる。
【００４２】
なお、上記した効果が得られるのは、図９において白い線で示すように、電圧Ｖｄｓが高くなると、ドリフト層ＤＲＴのうちゲートトレンチＧＴＲＮで挟まれた領域のほぼ全体が空乏化するためである。このように空乏化するのは、埋込第２導電型層ＤＩＦ１に定電位（ソース電位）を印加しているためである。特に本実施形態では、埋込第２導電型層ＤＩＦ１の表層に高濃度第２導電型層ＤＩＦ２を形成しており、高濃度第２導電型層ＤＩＦ２を介して定電位を印加している。従って、埋込第２導電型層ＤＩＦ１に定電位を印加しやすくなっている。
【００４３】
また本実施形態では、下側第２導電型層ＤＩＦ３を形成しているため、境界絶縁膜ＳＩＮＳ１の下端においても電界が集中しなくなっている。この効果は、高濃度第２導電型層ＤＩＦ２が平面視で埋込第２導電型層ＤＩＦ１の全てを覆っている場合、特に大きくなる。このため、特に耐圧は高くなる。
【００４４】
ここで、参考のため、埋込第２導電型層ＤＩＦ１、高濃度第２導電型層ＤＩＦ２、及び下側第２導電型層ＤＩＦ３を形成しなかった場合における、縦型トランジスタの等電位線及び空乏層の位置をシミュレーションした結果を、図１０に示す。この図から、埋込第２導電型層ＤＩＦ１、高濃度第２導電型層ＤＩＦ２、及び下側第２導電型層ＤＩＦ３を形成しない場合、ゲートトレンチＧＴＲＮの下端で電界集中することが分かる。
【００４５】
また、上記した実施形態において、エピタキシャル層ＥＰＩのうちゲートトレンチＧＴＲＮの底面に位置する部分は、ゲートトレンチＧＴＲＮを形成するときのエッチングにより、結晶性が低下する可能性がある。このため、ゲートトレンチＧＴＲＮの底面にＰＮ接合の界面があると、界面のうち結晶性が低い部分を起点としてリークや耐圧の低下が生じる可能性がある。これに対して本実施形態では、エピタキシャル層ＥＰＩのうちゲートトレンチＧＴＲＮの下に位置する部分に下側第２導電型層ＤＩＦ３を形成している。このため、エピタキシャル層ＥＰＩとのＰＮ接合の界面は、ゲートトレンチＧＴＲＮの底面よりも下に位置する。従って、上記したリークや耐圧の低下が生じることを抑制できる。
【００４６】
（第２の実施形態）
図１１は、第２の実施形態に係る半導体装置ＳＤにおける、高濃度第２導電型層ＤＩＦ２とコンタクトＤＩＣの接続部の構造を示す断面図であり、第１の実施形態における図３に対応している。本実施形態に係る半導体装置ＳＤは、この接続部の構造を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
【００４７】
本実施形態において、埋込第２導電型層ＤＩＦ１は、高濃度第２導電型層ＤＩＦ２の露出領域ＤＩＦ２Ｅが形成される領域も、他の部分とほぼ同じ高さになっている。そして、コンタクトＤＩＣは、第１の実施形態よりも深く形成されている。また、コンタクトＤＩＣの周囲にはダミーゲート電極ＤＧＥが形成されているが、このダミーゲート電極ＤＧＥは平面視でコンタクトＤＩＣと重なっていない。なお、このような構成は、例えば、埋込第２導電型層ＤＩＦ１のうち露出領域ＤＩＦ２Ｅが形成される領域を、埋込第２導電型層ＤＩＦ１の他の領域と同様に形成することで、得られる。
【００４８】
本実施例によっても、第１の実施形態と同様の効果が得られる。
【００４９】
（第３の実施形態）
図１２は、第３の実施形態に係る半導体装置ＳＤの構成を示す断面図であり、第１の実施形態における図４に対応している。本実施形態に係る半導体装置ＳＤは、埋込第２導電型層ＤＩＦ１が多層構造になっている点を除いて、第１又は第２の実施形態と同様の構成である。埋込第２導電型層ＤＩＦ１の多層構造は、成膜工程及びエッチバック工程を複数回繰り返すことにより、得られる。本図に示す例において、埋込第２導電型層ＤＩＦ１は、埋込第２導電型層ＤＩＦ１１，ＤＩＦ１２をこの順に積層した２層構造になっている。
【００５０】
埋込第２導電型層ＤＩＦ１１，ＤＩＦ１２は、互いに不純物濃度が異なっている。埋込第２導電型層ＤＩＦ１１は、埋込第２導電型層ＤＩＦ１２よりも不純物濃度が高くても良いし、低くても良い。
【００５１】
本実施形態によっても、第１の実施形態と同様の効果が得られる。また、埋込第２導電型層ＤＩＦ１を、成膜工程及びエッチバック工程を複数回繰り返すことにより形成している。このため、ゲートトレンチＧＴＲＮのアスペクト比が大きくなっても、埋込第２導電型層ＤＩＦ１をゲートトレンチＧＴＲＮの下部に埋め込むことができる。
【００５２】
（第４の実施形態）
図１３は、第４の実施形態に係る半導体装置ＳＤの構成を示す断面図であり、第１の実施形態における図４に対応している。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１〜第３の実施形態のいずれかに係る半導体装置ＳＤと同様の構成である。
【００５３】
まず、平面視において、境界絶縁膜ＳＩＮＳ１、埋込第２導電型層ＤＩＦ１、高濃度第２導電型層ＤＩＦ２、及び下側第２導電型層ＤＩＦ３は、ゲート電極ＧＥ及びゲート絶縁膜ＧＩＮＳとは重なっておらず、ゲート電極ＧＥ及びゲート絶縁膜ＧＩＮＳと並んで形成されている。具体的には、高濃度第２導電型層ＤＩＦ２、及び下側第２導電型層ＤＩＦ３は、複数のゲートトレンチＧＴＲＮの間に位置している。そして、平面視において、ゲートトレンチＧＴＲＮと境界絶縁膜ＳＩＮＳ１の間に、ソース層ＳＯＵ及びベース層ＢＳＥが形成されている。なお、境界絶縁膜ＳＩＮＳ１、埋込第２導電型層ＤＩＦ１、高濃度第２導電型層ＤＩＦ２、及び下側第２導電型層ＤＩＦ３の形成方法は、第１の実施形態と同様である。
【００５４】
このようにしても、ドリフト層ＤＲＴのうちゲートトレンチＧＴＲＮの間に位置する部分は空乏化する。従って、第１の実施形態と同様の効果が得られる。
【００５５】
（第５の実施形態）
図１４は、第５の実施形態に係る半導体装置ＳＤの構成を示す図である。本図に示す例は、以下の点を除いて、第４の実施形態に係る半導体装置ＳＤと同様の構成である。
【００５６】
上記したように、複数のゲートトレンチＧＴＲＮは互いに並列に配置されている。そして、複数のゲートトレンチＧＴＲＮの間に位置する領域には、一つおきに、ソース層ＳＯＵ及びベース層ＢＳＥが形成されている。そして、複数のゲートトレンチＧＴＲＮの間の残りの領域には埋込第２導電型層ＤＩＦ１が形成されている。そして、ゲートトレンチＧＴＲＮの下部は、境界絶縁膜ＳＩＮＳ１で埋められている。
【００５７】
そして、埋込第２導電型層ＤＩＦ１の表層には高濃度第２導電型層ＤＩＦ２が形成されており、埋込第２導電型層ＤＩＦ１の下には下側第２導電型層ＤＩＦ３が形成されている。
【００５８】
本実施形態においてもドリフト層ＤＲＴは空乏化するため、第１の実施形態と同様の効果が得られる。
【００５９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００６０】
ＢＭ バリアメタル膜
ＢＳＥ ベース層
ＢＳＵＢ ベース基板
ＤＥＰＩ 埋込絶縁膜
ＤＧＥ ダミーゲート電極
ＤＩＣ コンタクト
ＤＩＦ１ 埋込第２導電型層
ＤＩＦ１１ 埋込第２導電型層
ＤＩＦ１２ 埋込第２導電型層
ＤＩＦ２ 高濃度第２導電型層
ＤＩＦ２Ｅ 露出領域
ＤＩＦ３ 下側第２導電型層
ＤＩＮＳ 熱酸化膜
ＤＲＥ ドレイン電極
ＤＲＮ ドレイン層
ＤＲＴ ドリフト層
ＥＰＩ エピタキシャル層
ＧＥ ゲート電極
ＧＥＣ１ コンタクト
ＧＥＣ２ コンタクト
ＧＥＩ１ ゲート配線
ＧＥＩ２ ゲート配線
ＧＥＰ１ ゲートパッド
ＧＥＰ２ 下層パッド
ＧＩＮＳ ゲート絶縁膜
ＧＴＲＮ ゲートトレンチ
ＩＮＳＬ 層間絶縁膜
ＭＳＫ１ マスク膜
ＯＰ１ 開口
ＯＰ２ 開口
ＲＳＴ レジストパターン
ＳＢＣ コンタクト
ＳＢＣ コンタクト
ＳＤ 半導体装置
ＳＯＣ コンタクト
ＳＯＥ ソース電極
ＳＯＵ ソース層
ＳＵＢ 半導体基板
ＶＩＮＣ 埋込導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図９】
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【図１０】
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