(57)【要約】      （修正有）【課題】マスクパターンの作製及びイオン注入を複数回に分けて行わなくても、第１トランジスタの閾値電圧と第２トランジスタの閾値電圧を揃えることができるようにする。【解決手段】第１トランジスタＴＲ１は第１素子形成領域ＥＡ１に形成されており、第１ゲート電極ＧＥ１を有している。第２トランジスタＴＲ２は第１素子形成領域ＥＡ１に形成されており、第２ゲート電極ＧＥ２を有している。第１トランジスタＴＲ１及び第２トランジスタＴＲ２は、ソース及びドレインの一方を共有している。第１トランジスタＴＲ１及び第２トランジスタＴＲ２は、ドレインDRN1,DRN2を共有している。第１トランジスタＴＲ１及び第２トランジスタＴＲ２は、ゲート電極の形状が互いに異なっている。第１トランジスタＴＲ１及び第２トランジスタＴＲ２は、互いの閾値電圧が揃えられている。【選択図】図１
2014045022.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に形成され、第１素子形成領域を他の領域から分離する素子分離膜と、
前記第１素子形成領域に形成され、第１ゲート電極を有しており、第１導電型である第１トランジスタと、
前記第１素子形成領域に形成され、第２ゲート電極を有しており、第１導電型であり、前記第１トランジスタの隣に位置する第２トランジスタと、
を備え、
前記第１トランジスタと前記第２トランジスタは、ソース及びドレインの一方を互いに共有しており、
前記第１トランジスタのチャネル幅と、前記第２トランジスタのチャネル幅は互いに異なる半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１トランジスタの閾値電圧と前記第２トランジスタの閾値電圧の差は、０．０５Ｖ以下である半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１ゲート電極及び前記第２ゲート電極は、少なくとも一部がいずれも第１の方向に延伸している半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第１ゲート電極は、
一端及び他端の双方が、前記素子分離膜上に位置しており、
前記一端から、前記第１の方向に延伸し、その後直角に曲がることによって前記第１の方向に直交する第２の方向に延伸し、さらに前記第１の方向を戻る方向に直角に曲がって延伸して前記素子分離膜上に戻っており、
前記第２の方向に伸びる線を基準線としたときに、前記第２ゲート電極は、前記基準線を介して前記第１ゲート電極と線対称な形状を有している半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１ゲート電極のうち前記第２の方向に延伸する部分と、前記第２ゲート電極のうち前記第２の方向に延伸する部分の間の領域の中心を通っていて前記第２の方向に延伸する線を前記基準線としたとき、
前記第１素子形成領域を前記基準線で２分割したとき、前記素子分離領域は等分割されない半導体装置。
【請求項６】
請求項３に記載の半導体装置において、
前記第１ゲート電極及び前記第２ゲート電極は、いずれも前記第１素子形成領域内に位置する部分の全てが前記第１の方向に延伸している半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第１素子形成領域は、前記第１ゲート電極が延伸している部分の前記第１の方向の幅と、前記第２ゲート電極が延伸している部分の前記第１の方向の幅が互いに異なる半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第２トランジスタを介して前記第１トランジスタとは逆側に位置する第２素子形成領域と、
前記第２素子形成領域に形成され、第２導電型を有する第３トランジスタと、
を備え、
前記第２トランジスタのチャネル幅は、前記第１トランジスタのチャネル幅よりも広い半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記第１トランジスタ及び前記第２トランジスタはフリップフロップ回路の一部である半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記半導体装置はメモリセル、及び前記メモリセルから読み出された信号を増幅するセンスアンプ回路を有しており、
前記第１トランジスタ及び前記第２トランジスタは、前記センスアンプ回路の一部である半導体装置。
【請求項１１】
基板と、
前記基板に形成され、第１素子形成領域を他の領域から分離する素子分離膜と、
前記第１素子形成領域に形成され、第１ゲート電極を有しており、第１導電型である第１トランジスタと、
前記第１素子形成領域に形成され、第２ゲート電極を有しており、第１導電型であり、前記第１トランジスタの隣に位置する第２トランジスタと、
を備え、
前記第１トランジスタと前記第２トランジスタは、ソース及びドレインの一方を互いに共有しており、
前記第１トランジスタのチャネル長と、前記第２トランジスタのチャネル長は互いに異なる半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第１トランジスタの閾値電圧と前記第２トランジスタの閾値電圧の差は、０．０５Ｖ以下である半導体装置。
【請求項１３】
請求項１に記載の半導体装置において、
前記第１トランジスタ及び前記第２トランジスタはフリップフロップ回路の一部である半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記半導体装置はメモリセル、及び前記メモリセルから読み出された信号を増幅するセンスアンプ回路を有しており、
前記第１トランジスタ及び前記第２トランジスタは、前記センスアンプ回路の一部である半導体装置。
【請求項１５】
基板と、
前記基板に形成され、第１素子形成領域を他の領域から分離する素子分離膜と、
前記第１素子形成領域に形成され、第１ゲート電極を有しており、第１導電型である第１トランジスタと、
前記第１素子形成領域に形成され、第２ゲート電極を有しており、第１導電型であり、前記第１トランジスタの隣に位置する第２トランジスタと、
を備える半導体装置を設計し、
前記第１ゲート電極のうち前記第１素子形成領域に位置する部分、及び前記第２ゲート電極のうち前記第１素子形成領域に位置する部分、の少なくとも一方の平面形状を変更することにより、前記第１トランジスタの閾値電圧と、前記第２トランジスタの閾値電圧を揃え、
その後、前記半導体装置を製造する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、例えばトランジスタを有する半導体装置及び半導体装置の製造方法に適用可能な技術である。
【背景技術】
【０００２】
半導体装置には、相補的なペアトランジスタを有するものがある。ペアトランジスタを構成するトランジスタは、例えば特許文献１に記載するように、閾値電圧が等しくなる必要がある。
【０００３】
一方、特許文献２に記載されているように、イオン注入工程では、マスクパターンの側壁に不純物イオンが衝突して跳ね返る。このため、この跳ね返りに起因して、２つのトランジスタのチャネル領域の不純物濃度が異なる可能性が出てくる。
【０００４】
これに対して特許文献２には、以下の方法が記載されている。まず、２つのトランジスタのチャネル領域を、基準線を介して線対称になるように配置する。そしてこれらのチャネル領域の不純物を調整するためのイオン注入工程において、マスクパターンを、上記した基準線を介して線対称になるように配置する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１７３８３３号公報
【特許文献２】特開２０１０−０８０７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献２に記載の技術では、チャネル領域の不純物を調整するためのイオン注入工程において、マスクパターンを、チャネル領域と同様に、基準線を介して線対称に配置する必要がある。このため、トランジスタのレイアウトによっては、マスクパターンの作製及びイオン注入を複数回に分けて行う必要が出てくる。この場合、半導体装置の製造コストが増加してしまう。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、第１素子形成領域には、第１導電型である第１トランジスタ及び第１導電型である第２トランジスタが形成されている。第１トランジスタと第２トランジスタは、ソース及びドレインの一方を互いに共有している。そして、第１トランジスタのチャネル幅と、第２トランジスタのチャネル幅は互いに異なる。
【０００８】
一実施の形態によれば、第１素子形成領域には、第１導電型である第１トランジスタ及び第１導電型である第２トランジスタが形成されている。第１トランジスタと第２トランジスタは、ソース及びドレインの一方を互いに共有している。そして、第１トランジスタのチャネル長と、第２トランジスタのチャネル長は互いに異なる。
【０００９】
一実施の形態によれば、第１素子形成領域には、第１導電型である第１トランジスタ及び第１導電型である第２トランジスタが形成されている。第１トランジスタと第２トランジスタは、ソース及びドレインの一方を互いに共有している。第１トランジスタの第１ゲート電極と、第２トランジスタの第２ゲート電極は、互いに異なる形状を有している。第１トランジスタの閾値電圧と第２トランジスタの閾値電圧の差は、０．０５Ｖ以下である。
【発明の効果】
【００１０】
前記一実施の形態によれば、マスクパターンの作製及びイオン注入を複数回に分けて行わなくても、第１トランジスタの閾値電圧と第２トランジスタの閾値電圧を揃えることができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る半導体装置の要部の構成を示す平面図である。
【図２】半導体装置の構成を示す平面図である。
【図３】半導体装置の構成を有する断面図である。
【図４】センスアンプ回路の構成の一例を示す図である。
【図５】実施形態に係る半導体装置の製造方法を示すフローチャートである。
【図６】第２の実施形態に係る半導体装置の構成を示す平面図である。
【図７】第３の実施形態に係る半導体装置の構成を示す平面図である。
【図８】第４の実施形態に係る半導体装置の構成を示す平面図である。
【発明を実施するための形態】
【００１２】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの要部の構成を示す平面図である。この半導体装置は、基板ＳＵＢ、素子分離膜ＥＩＬ、第１トランジスタＴＲ１、及び第２トランジスタＴＲ２を備えている。基板ＳＵＢは、例えばシリコン基板などの半導体基板である。素子分離膜ＥＩＬは、基板ＳＵＢに形成されており、第１素子形成領域ＥＡ１を他の領域から分離している。素子分離膜ＥＩＬは、例えばＳＴＩ法により形成されていても良いし、ＬＯＣＯＳ酸化法により形成されていても良い。第１トランジスタＴＲ１は第１素子形成領域ＥＡ１に形成されており、第１ゲート電極ＧＥ１を有している。第２トランジスタＴＲ２は第１素子形成領域ＥＡ１に形成されており、第２ゲート電極ＧＥ２を有している。第２トランジスタＴＲ２は第１トランジスタＴＲ１の隣に位置している。第１トランジスタＴＲ１及び第２トランジスタＴＲ２は、いずれも第１導電型のトランジスタである。
【００１４】
第１トランジスタＴＲ１及び第２トランジスタＴＲ２は、ソース及びドレインの一方を共有している。本図に示す例では、第１トランジスタＴＲ１及び第２トランジスタＴＲ２は、ドレインを共有している。第１トランジスタＴＲ１及び第２トランジスタＴＲ２は、ゲート電極の形状が互いに異なっている。本図に示す例において、第１トランジスタＴＲ１と第２トランジスタＴＲ２は、チャネル幅が互いに異なっている。なお、本実施形態において、第１トランジスタＴＲ１のチャネル幅は、第１ゲート電極ＧＥ１のうち第１素子形成領域ＥＡ１上に位置する部分の長さであり、第２トランジスタＴＲ２のチャネル幅は、第２ゲート電極ＧＥ２のうち第１素子形成領域ＥＡ１上に位置する部分の長さである。そして第１トランジスタＴＲ１及び第２トランジスタＴＲ２は、少なくとも一方のチャネル幅が調整されることにより、互いの閾値電圧が揃えられている。
【００１５】
ここで、第１トランジスタＴＲ１の閾値電圧及び第２トランジスタＴＲ２の閾値電圧は、互いの差が０．０５Ｖ以下であるとき、互いに揃っているといえる。
【００１６】
以下、第１導電型をｎ型として、第２導電型をｐ型として説明を行う。ただし、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。
【００１７】
本実施形態において、ｎ型の第１トランジスタＴＲ１及びｎ型の第２トランジスタＴＲ２は、第１の方向（図中Ｘ方向）に並んで配置されている。そして第１素子形成領域ＥＡ１には、複数の第１トランジスタＴＲ１及び複数の第２トランジスタＴＲ２が形成されている。複数の第１トランジスタＴＲ１は、第１の方向に直交する第２の方向（図中Ｙ方向）に並んで配置されており、複数の第２トランジスタＴＲ２も、第２の方向に並んで配置されている。
【００１８】
第１ゲート電極ＧＥ１は、一部が第１の方向（図中Ｘ方向）に延伸している。具体的には、第１ゲート電極ＧＥ１は、一端及び他端の双方が、素子分離膜ＥＩＬ上に位置している。第１ゲート電極ＧＥ１の一端は、コンタクトを形成するために、他の部分よりも幅広になっている。そして第１ゲート電極ＧＥ１は、一端から第１の方向に延伸し、その後直角（図中上方向）に曲がることによって第１の方向に直交する第２の方向（図中Ｙ方向）に延伸し、さらに第１の方向を戻る方向に直角に曲がって延伸することにより、素子分離膜ＥＩＬ上に戻っている。
【００１９】
第２ゲート電極ＧＥ２は、一部が第１の方向に延伸している。そして第２の方向に伸びる基準線Ｌ１を基準としたとき、第２ゲート電極ＧＥ２は、コンタクトが形成される部分を除いて、第１ゲート電極ＧＥ１と線対称な形状をしている。
【００２０】
具体的には、第２ゲート電極ＧＥ２は、一端及び他端の双方が、素子分離膜ＥＩＬ上に位置している。第２ゲート電極ＧＥ２の一端は、コンタクトを形成するために、他の部分よりも幅広になっている。そして第２ゲート電極ＧＥ２は、一端から第１の方向に延伸し、その後直角（図中下方向）に曲がることによって第２の方向（図中Ｙ方向）に延伸し、さらに第１の方向を戻る方向に直角に曲がって延伸して、素子分離膜ＥＩＬ上に戻っている。
【００２１】
そして、第１素子形成領域ＥＡ１のうち第１ゲート電極ＧＥ１によって３方が囲まれている領域は、第１トランジスタＴＲ１の第１ソース領域ＳＯＵ１となっている。また、第１素子形成領域ＥＡ１のうち第２ゲート電極ＧＥ２によって３方が囲まれている領域は、第２トランジスタＴＲ２の第２ソース領域ＳＯＵ２となっている。そして第１素子形成領域ＥＡ１のうち第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２に覆われておらず、かつ第１ソース領域ＳＯＵ１及び第２ソース領域ＳＯＵ２のいずれにもなっていない領域は、第１トランジスタＴＲ１及び第２トランジスタＴＲ２に共通のドレイン領域、すなわち第１ドレイン領域ＤＲＮ１及び第２ドレイン領域ＤＲＮ２となっている。本実施形態では、第１ドレイン領域ＤＲＮ１及び第２ドレイン領域ＤＲＮ２は、複数の第１トランジスタＴＲ１及び第２トランジスタＴＲ２の間でも共有されている。
【００２２】
そして、第１素子形成領域ＥＡ１に対する第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２の位置を第１の方向にずらすことにより、第１トランジスタＴＲ１のチャネル幅及び第２トランジスタＴＲ２のチャネル幅の一方を長くして、かつ他方を短くすることができる。これにより、容易に第１トランジスタＴＲ１の閾値電圧及び第２トランジスタＴＲ２の閾値電圧を互いに揃えることができる。なお、第１トランジスタＴＲ１及び第２トランジスタＴＲ２は、例えばフリップフロップ回路の一部を構成している。
【００２３】
また、基準線Ｌ１は、第１ゲート電極ＧＥ１のうち第２の方向に延伸する部分と、第２ゲート電極ＧＥ２のうち第２の方向に延伸する部分の間に位置する領域の中心を通っている。上記したように、第１の方向における第１素子形成領域ＥＡ１に対する第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２の位置をずらすことにより、容易に第１トランジスタＴＲ１の閾値電圧及び第２トランジスタＴＲ２の閾値電圧を互いに揃えられている。このため、第１素子形成領域ＥＡ１を基準線Ｌ１で２分割したとき、第１素子形成領域ＥＡ１は等分割されない。
【００２４】
本実施形態において、第１素子形成領域ＥＡ１の隣には第２素子形成領域ＥＡ２が設けられている。具体的には、第２素子形成領域ＥＡ２は、第１の方向（図中Ｘ方向）において、第２トランジスタＴＲ２を介して第１トランジスタＴＲ１の逆側に位置している。
第２素子形成領域ＥＡ２には、ｐ型の第３トランジスタＴＲ３が形成されている。そして本実施形態では、第２トランジスタＴＲ２のチャネル幅は、第１トランジスタＴＲ１のチャネル幅よりも広くなっている。この理由は、以下の通りである。
【００２５】
第１素子形成領域ＥＡ１に形成されるトランジスタはｎ型であり、第２素子形成領域ＥＡ２に形成されるトランジスタはｐ型である。このため、第１素子形成領域ＥＡ１の第１ウェルＷＥＬ１（図２に図示）を形成するための不純物をイオン注入するときには、第２素子形成領域ＥＡ２はマスクパターン（例えばレジストパターン）で覆われる。このため、第１素子形成領域ＥＡ１と第２素子形成領域ＥＡ２の間には、マスクパターンの側壁が位置している。引用文献２に記載したように、第１素子形成領域ＥＡ１のうち第２トランジスタＴＲ２が形成される領域には、マスクパターンの側壁で反射した不純物イオンも注入される。このため、第２トランジスタＴＲ２のチャネル領域の不純物濃度は、第１トランジスタＴＲ１のチャネル領域の不純物濃度よりも高くなる。その結果、第２トランジスタＴＲ２と第１トランジスタＴＲ１を同一の形状にしたとき、第２トランジスタＴＲ２の閾値電圧は、第１トランジスタＴＲ１の閾値電圧よりも高くなる。
【００２６】
これに対して本実施形態では、第２トランジスタＴＲ２のチャネル幅を、第１トランジスタＴＲ１のチャネル幅よりも広くしている。これにより、第１トランジスタＴＲ１の閾値電圧と第２トランジスタＴＲ２の閾値電圧を揃えることができる。具体的には、第１素子形成領域ＥＡ１に対する第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２の位置を、第２ゲート電極ＧＥ２のうち第１素子形成領域ＥＡ１の上に位置する部分が長くなる方向に移動させればよい。
【００２７】
なお、第２素子形成領域ＥＡ２には、第４トランジスタＴＲ４も形成されている。第４トランジスタＴＲ４は、第１の方向（図中Ｘ方向）において、第３トランジスタＴＲ３を介して第１素子形成領域ＥＡ１の逆側に位置している。そして第３トランジスタＴＲ３及び第４トランジスタＴＲ４は、いずれも第１トランジスタＴＲ１及び第２トランジスタＴＲ２と同数形成されている。第３トランジスタＴＲ３及び第４トランジスタＴＲ４も、互いに同じ能力（例えば閾値電圧）であることが求められている。このため、第３トランジスタＴＲ３及び第４トランジスタＴＲ４も、第１トランジスタＴＲ１及び第２トランジスタＴＲ２と同様の構造を有している。具体的には、第１トランジスタＴＲ１及び第２トランジスタＴＲ２を第１素子群と定義し、第３トランジスタＴＲ３及び第４トランジスタＴＲ４を第２素子群と定義した場合、第２素子群は、第１素子群と線対称なレイアウトになっている。
【００２８】
詳細には、第３トランジスタＴＲ３の第３ゲート電極ＧＥ３は、一端及び他端の双方が、素子分離膜ＥＩＬ上に位置している。第３ゲート電極ＧＥ３の一端は、コンタクトを形成するために、他の部分よりも幅広になっている。そして第３ゲート電極ＧＥ３は、一端から第１の方向に延伸し、その後直角（図中下方向）に曲がることによって第２の方向（図中Ｙ方向）に延伸し、さらに第１の方向を戻る方向に直角に曲がって延伸して、素子分離膜ＥＩＬ上に戻っている。
【００２９】
また第４トランジスタＴＲ４の第４ゲート電極ＧＥ４も、一端及び他端の双方が、素子分離膜ＥＩＬ上に位置している。第４ゲート電極ＧＥ４の一端は、コンタクトを形成するために、他の部分よりも幅広になっている。そして第４ゲート電極ＧＥ４は、一端から第１の方向に延伸し、その後直角（図中上方向）に曲がることによって第２の方向（図中Ｙ方向）に延伸し、さらに第１の方向を戻る方向に直角に曲がって延伸して、素子分離膜ＥＩＬ上に戻っている。
【００３０】
そして、第２素子形成領域ＥＡ２のうち第３ゲート電極ＧＥ３によって３方が囲まれている領域は、第３トランジスタＴＲ３の第３ドレイン領域ＤＲＮ３となっている。また、第２素子形成領域ＥＡ２のうち第４ゲート電極ＧＥ４によって３方が囲まれている領域は、第４トランジスタＴＲ４の第４ドレイン領域ＤＲＮ４となっている。そして第２素子形成領域ＥＡ２のうち第３ゲート電極ＧＥ３及び第４ゲート電極ＧＥ４に覆われておらず、かつ第３ドレイン領域ＤＲＮ３及び第４ドレイン領域ＤＲＮ４のいずれにもなっていない領域は、第３トランジスタＴＲ３及び第４トランジスタＴＲ４に共通のソース領域、すなわち第３ソース領域ＳＯＵ３及び第４ソース領域ＳＯＵ４となっている。本実施形態では、第３ソース領域ＳＯＵ３及び第４ソース領域ＳＯＵ４は、複数の第３トランジスタＴＲ３及び第４トランジスタＴＲ４の間でも共有されている。
【００３１】
そして、第１の方向における第２素子形成領域ＥＡ２に対する第３ゲート電極ＧＥ３及び第４ゲート電極ＧＥ４の位置をずらすことにより、第３トランジスタＴＲ３のチャネル幅及び第４トランジスタＴＲ４のチャネル幅の一方を長くして、かつ他方を短くすることができる。これにより、容易に第３トランジスタＴＲ３の閾値電圧及び第４トランジスタＴＲ４の閾値電圧を互いに揃えることができる。
【００３２】
また、第３ゲート電極ＧＥ３のうち第２の方向に延伸する部分と、第４ゲート電極ＧＥ４のうち第２の方向に延伸する部分の間の領域の中心を通り、かつ第３ゲート電極ＧＥ３と平行な線を基準線Ｌ２とする。第２素子形成領域ＥＡ２を基準線Ｌ２で２分割したとき、第２素子形成領域ＥＡ２は等分割されない。そして、第３トランジスタＴＲ３のチャネル幅は、第４トランジスタＴＲ４のチャネル幅よりも広くなっている。
【００３３】
図２は、半導体装置ＳＤの構成を示す平面図である。本図に示す例において、基板ＳＵＢには、第１ウェルＷＥＬ１及び第２ウェルＷＥＬ２が形成されている。第１ウェルＷＥＬ１は、第１トランジスタＴＲ１及び第２トランジスタＴＲ２を形成するためのｐ型のウェルである。第２ウェルＷＥＬ２は、第３トランジスタＴＲ３及び第４トランジスタＴＲ４を形成するためのｎ型のウェルである。
【００３４】
第１ウェルＷＥＬ１には、第１素子形成領域ＥＡ１の他に、複数の第３素子形成領域ＥＡ３及び複数の第４素子形成領域ＥＡ４が形成されている。第３素子形成領域ＥＡ３にはｎ型の第５トランジスタＴＲ５が形成されており、第４素子形成領域ＥＡ４にはｎ型の第６トランジスタＴＲ６が形成されている。第５トランジスタＴＲ５は第５ゲート電極ＧＥ５を有しており、第６トランジスタＴＲ６は第６ゲート電極ＧＥ６を有している。第５トランジスタＴＲ５はイコライザの一部を構成しており、第６トランジスタＴＲ６はセレクタの一部を構成している。
【００３５】
第２ウェルＷＥＬ２には、第２素子形成領域ＥＡ２の他に、複数の第５素子形成領域ＥＡ５及び複数の第６素子形成領域ＥＡ６が形成されている。第５素子形成領域ＥＡ５にはｐ型の第７トランジスタＴＲ７が形成されており、第６素子形成領域ＥＡ６にはｐ型の第８トランジスタＴＲ８が形成されている。第７トランジスタＴＲ７は第７ゲート電極ＧＥ７を有しており、第８トランジスタＴＲ８は第８ゲート電極ＧＥ８を有している。第７トランジスタＴＲ７は、第５トランジスタＴＲ５と線対称な形状を有しており、第８トランジスタＴＲ８は、第６トランジスタＴＲ６と線対称な形状を有している。
【００３６】
図３は、半導体装置ＳＤの構成を有する断面図である。半導体装置ＳＤは、ＤＲＡＭ（Dynamic Random Access Memory）を有している。ＤＲＡＭは、容量素子ＣＡＰ及び第９トランジスタＴＲ９を有している。容量素子ＣＡＰはトレンチ型の容量素子であり、多層配線層ＭＵＬに埋め込まれている。そして第９トランジスタＴＲ９は、ドレインがビット線ＢＬに接続しており、ソースが容量素子ＣＡＰに接続している。
【００３７】
詳細には、多層配線層ＭＵＬは、層間絶縁膜ＩＮＬ１、層間絶縁膜ＩＮＬ２、層間絶縁膜ＩＮＬ３、及び層間絶縁膜ＩＮＬ４をこの順に積層した構成を有している。層間絶縁膜ＩＮＬ１上にはビット線ＢＬが形成されている。ビット線ＢＬは、例えばＷにより形成されている。そして、ビット線ＢＬは、層間絶縁膜ＩＮＬ１に埋め込まれたコンタクトＣＯＮ３を介して第９トランジスタＴＲ９のドレインに接続している。
【００３８】
容量素子ＣＡＰは、層間絶縁膜ＩＮＬ３及び層間絶縁膜ＩＮＬ４に埋め込まれている。具体的には、層間絶縁膜ＩＮＬ３及び層間絶縁膜ＩＮＬ４には、容量素子ＣＡＰを埋め込むための凹部が形成されている。そしてこの凹部の底面及び側面には、下層電極ＬＥ、誘電層ＤＩＥ、及び上部電極ＵＥがこの順に積層されている。そして下層電極ＬＥは、層間絶縁膜ＩＮＬ２に埋め込まれたコンタクトＣＯＮ２、及び層間絶縁膜ＩＮＬ１に埋め込まれたコンタクトＣＯＮ１を介して、第９トランジスタＴＲ９のソースに接続している。
【００３９】
そして、上記した第１トランジスタＴＲ１、第２トランジスタＴＲ２、第３トランジスタＴＲ３、及び第４トランジスタＴＲ４は、ＤＲＡＭのセンスアンプ回路の一部である。このセンスアンプ回路は、第９トランジスタＴＲ９によって容量素子ＣＡＰから読み出された信号を増幅する。
【００４０】
図４は、センスアンプ回路の構成の一例を示している。第１トランジスタＴＲ１、第２トランジスタＴＲ２、第３トランジスタＴＲ３、及び第４トランジスタＴＲ４はフリップフロップ回路を構成している。第１トランジスタＴＲ１のソース及び第３トランジスタＴＲ３のドレインはビット線ＢＬに接続しており、第２トランジスタＴＲ２のソース及び第４トランジスタＴＲ４のドレインはビット線のレファレンス線に接続している。また、第１トランジスタＴＲ１のドレイン及び第２トランジスタＴＲ２のドレインは、制御用のトランジスタを介して電源配線に接続しており、第３トランジスタＴＲ３のソース及び第４トランジスタＴＲ４のソースは、制御用のトランジスタを介してグランド配線に接続している。
【００４１】
図５は、本実施形態に係る半導体装置の製造方法を示すフローチャートである。まず、半導体装置の回路のベースとなるレイアウトを設計する（ステップＳ１０）。このレイアウトは、例えばセンスアンプのレイアウトを示しており、第１トランジスタＴＲ１、第２トランジスタＴＲ２、第３トランジスタＴＲ３、及び第４トランジスタＴＲ４を有している。
【００４２】
次いで、第１トランジスタＴＲ１のチャネル幅及び第２トランジスタＴＲ２の少なくとも一方のチャネル幅を変更しつつ、第１トランジスタＴＲ１の閾値電圧及び第２トランジスタＴＲ２の閾値電圧を測定する。具体的には、第１素子形成領域ＥＡ１に対する第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２の相対位置を第１の方向（図１におけるＸ方向）に少しずつずらしながら、第１トランジスタＴＲ１の閾値電圧及び第２トランジスタＴＲ２の閾値電圧を測定する（ステップＳ２０）。この工程は、シミュレーションによって行われても良いし、サンプルを作製することにより行われても良い。
【００４３】
そして、ステップＳ２０における測定結果に基づいて、第１トランジスタＴＲ１の閾値電圧及び第２トランジスタＴＲ２の閾値電圧が基準を満たすように、第１素子形成領域ＥＡ１に対する第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２の相対位置を決定する（ステップＳ３０）。
【００４４】
なお、ステップＳ２０，Ｓ３０において、第３トランジスタＴＲ３及び第４トランジスタＴＲ４についても、第１トランジスタＴＲ１及び第２トランジスタＴＲ２と同様のことを行う。
【００４５】
その後、ステップＳ３０で決定したレイアウトを用いて半導体装置を設計し（ステップＳ４０）、設計した半導体装置を製造する（ステップＳ５０）。
【００４６】
次に、本実施形態の作用効果について説明する。本実施形態によれば、第１トランジスタＴＲ１のチャネル幅及び第２トランジスタＴＲ２のチャネル幅の少なくとも一方を変更しつつ第１トランジスタＴＲ１の閾値電圧及び第２トランジスタＴＲ２の閾値電圧を測定する。そして、この測定結果に基づいて、第１トランジスタＴＲ１のチャネル幅及び第２トランジスタＴＲ２のチャネル幅を決定する。このため、特許文献２のように製造工程数を増やさなくても、第１トランジスタＴＲ１の閾値電圧と第２トランジスタＴＲ２の閾値電圧を揃えることができる。
【００４７】
また本実施形態では、第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２の少なくとも一部は、第１の方向（図１におけるＸ方向）に延伸している。このため、第１素子形成領域ＥＡ１に対する第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２の第１の方向（図１におけるＸ方向）における相対位置をずらすことにより、第１トランジスタＴＲ１のチャネル幅及び第２トランジスタＴＲ２のチャネル幅を、互いに逆方向に変更することができる。このため、第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２のレイアウトの変更が容易になる。
【００４８】
（第２の実施形態）
図６は、第２の実施形態に係る半導体装置ＳＤの要部の構成を示す平面図であり、第１の実施形態における図１に対応している。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
【００４９】
まず第１トランジスタＴＲ１及び第２トランジスタＴＲ２の間の領域の中心を通る基準線Ｌ１は、第１素子形成領域ＥＡ１を２等分している。すなわち本実施形態では、第１トランジスタＴＲ１のゲート幅及び第２トランジスタＴＲ２のゲート幅は、互いに等しい。
【００５０】
その代わり、第１トランジスタＴＲ１のチャネル長と、第２トランジスタＴＲ２のチャネル長は互いに異なる。第１トランジスタＴＲ１のチャネル長は、第１ゲート電極ＧＥ１の幅で定まり、第２トランジスタＴＲ２のチャネル長は第２ゲート電極ＧＥ２の幅で定まる。このため、第１ゲート電極ＧＥ１の幅は、第２ゲート電極ＧＥ２の幅と異なる。本実施形態では、第２ゲート電極ＧＥ２の幅は第１ゲート電極ＧＥ１の幅よりも細い。
【００５１】
また、第３トランジスタＴＲ３及び第４トランジスタＴＲ４も、第１トランジスタＴＲ１及び第２トランジスタＴＲ２と同様である。すなわち、第３トランジスタＴＲ３のゲート幅及び第４トランジスタＴＲ４のゲート幅は、互いに等しい。その代わりに、第３トランジスタＴＲ３のチャネル長と、第４トランジスタＴＲ４のチャネル長は互いに異なる。第３トランジスタＴＲ３のチャネル長は第３ゲート電極ＧＥ３の幅で定まり、第４トランジスタＴＲ４のチャネル長は第４ゲート電極ＧＥ４の幅で定まる。このため、第３ゲート電極ＧＥ３の幅は、第４ゲート電極ＧＥ４の幅と異なる。本実施形態では、第３ゲート電極ＧＥ３の幅は第４ゲート電極ＧＥ４の幅よりも細い。
【００５２】
本実施形態に係る半導体装置の製造方法は、ステップＳ２０及びステップＳ３０を除いて、第１の実施形態において図５を用いて説明したとおりである。本実施形態では、ステップＳ２０において、第１ゲート電極ＧＥ１の幅、第２ゲート電極ＧＥ２の幅、第３ゲート電極ＧＥ３の幅、及び第４ゲート電極ＧＥ４の幅を変えながら、第１トランジスタＴＲ１の閾値電圧、第２トランジスタＴＲ２の閾値電圧、第３トランジスタＴＲ３の閾値電圧、及び第４トランジスタＴＲ４の閾値電圧を測定する。そしてステップＳ３０において、第１トランジスタＴＲ１と第２トランジスタＴＲ２の閾値電圧が揃うように第１ゲート電極ＧＥ１の幅及び第２ゲート電極ＧＥ２の幅を定め、かつ、第３トランジスタＴＲ３及び第４トランジスタＴＲ４の閾値電圧が揃うように第３ゲート電極ＧＥ３の幅及び第４ゲート電極ＧＥ４の幅を定める。
【００５３】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００５４】
（第３の実施形態）
図７は、第３の実施形態に係る半導体装置ＳＤの要部の構成を示す平面図であり、第１の実施形態における図１に対応している。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
【００５５】
まず、第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２のうち、少なくとも第１素子形成領域ＥＡ１上に位置する部分は直線形状である、また第３ゲート電極ＧＥ３、及び第４ゲート電極ＧＥ４のうち、少なくとも第２素子形成領域ＥＡ２上に位置する部分が直線形状である。本図に示す例では、第１ゲート電極ＧＥ１、第２ゲート電極ＧＥ２、第３ゲート電極ＧＥ３、及び第４ゲート電極ＧＥ４は、いずれも第１の方向（図中Ｘ方向）に延伸している。
【００５６】
また、第１素子形成領域ＥＡ１は矩形ではなく、第１ゲート電極ＧＥ１のうち第１素子形成領域ＥＡ１上に位置する部分の長さと、第２ゲート電極ＧＥ２のうち第１素子形成領域ＥＡ１上に位置する部分の長さが異なるような形状となっている。具体的には、第１の方向において、第１素子形成領域ＥＡ１のうち第１ゲート電極ＧＥ１の周囲に位置する部分は、第１素子形成領域ＥＡ１のうち第２ゲート電極ＧＥ２の周囲に位置する部分よりも長い。本図に示す例では、第１素子形成領域ＥＡ１は、矩形の一方の短辺の一部を外側に突出させた形状を有している。ただし第１素子形成領域ＥＡ１は、矩形の一方の短辺の一部を内側に凹ませた形状を有していてもよい。
【００５７】
第２素子形成領域ＥＡ２も矩形ではなく、第３ゲート電極ＧＥ３が位置する部分の第１の方向の幅と、第４ゲート電極ＧＥ４が位置する部分の第１の方向の幅が異なるような形状となっている。具体的には、第１の方向において、第２素子形成領域ＥＡ２のうち第１ゲート電極ＧＥ１の周囲に位置する部分は、第２素子形成領域ＥＡ２のうち第４ゲート電極ＧＥ４の周囲に位置する部分よりも長い。本図に示す例では、第２素子形成領域ＥＡ２も第１素子形成領域ＥＡ１と同様の形状を有している。
【００５８】
なお、本図に示す例では、第２の方向（図中Ｙ方向）に複数の第１素子形成領域ＥＡ１が並んでおり、かつ複数の第２素子形成領域ＥＡ２も第２の方向に並んでいる。各第１素子形成領域ＥＡ１には第１トランジスタＴＲ１及び第２トランジスタＴＲ２が形成されており、また各第２素子形成領域ＥＡ２には第３トランジスタＴＲ３及び第４トランジスタＴＲ４が形成されている。そして最も外側（図７の例では下側）に位置する第１素子形成領域ＥＡ１が上記した形状を有しており、かつ最も外側（図７の例では下側）に位置する第２素子形成領域ＥＡ２が上記した形状を有している。残りの第１素子形成領域ＥＡ１は矩形であり、互いに同一の形状を有している。また残りの第２素子形成領域ＥＡ２も、いずれも矩形であり、互いに同一の形状を有している。
【００５９】
本実施形態に係る半導体装置の製造方法は、ステップＳ２０及びステップＳ３０を除いて、第１の実施形態において図５を用いて説明したとおりである。本実施形態では、ステップＳ２０において、第１素子形成領域ＥＡ１の平面形状及び第２素子形成領域ＥＡ２の平面形状を変えながら、第１トランジスタＴＲ１の閾値電圧、第２トランジスタＴＲ２の閾値電圧、第３トランジスタＴＲ３の閾値電圧、及び第４トランジスタＴＲ４の閾値電圧を測定する。そしてステップＳ３０において、第１トランジスタＴＲ１と第２トランジスタＴＲ２の閾値電圧が揃うように第１素子形成領域ＥＡ１の平面形状を定め、かつ、第３トランジスタＴＲ３及び第４トランジスタＴＲ４の閾値電圧が揃うように第２素子形成領域ＥＡ２の平面形状を定める。
【００６０】
本実施形態によれば、各ゲート電極が直線状の場合であっても、第１トランジスタＴＲ１のチャネル幅と、第２トランジスタＴＲ２のチャネル幅を異ならせることができる。このため、第１の実施形態と同様の効果を得ることができる。
【００６１】
（第４の実施形態）
図８は、第４の実施形態に係る半導体装置ＳＤの要部の構成を示す平面図であり、第１の実施形態における図１に対応している。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第３の実施形態に係る半導体装置ＳＤと同様の構成である。
【００６２】
まず、第１素子形成領域ＥＡ１及び第２素子形成領域ＥＡ２は矩形である。第１トランジスタＴＲ１の第１ゲート電極ＧＥ１及び第２トランジスタＴＲ２の第２ゲート電極ＧＥ２は、第１素子形成領域ＥＡ１の長辺に平行に延伸している。また第３トランジスタＴＲ３の第３ゲート電極ＧＥ３及び第４トランジスタＴＲ４の第４ゲート電極ＧＥ４は、第２素子形成領域ＥＡ２の長辺に平行に延伸している。
【００６３】
そして、最も外側に位置する第１素子形成領域ＥＡ１において、第１ゲート電極ＧＥ１の幅は、第２ゲート電極ＧＥ２の幅と異なっている。他の第１素子形成領域ＥＡ１では、第１ゲート電極ＧＥ１の幅は第２ゲート電極ＧＥ２の幅と等しい。また、最も外側に位置する第２素子形成領域ＥＡ２において、第３ゲート電極ＧＥ３の幅は第４ゲート電極ＧＥ４の幅と異なっている。他の第２素子形成領域ＥＡ２では、第３ゲート電極ＧＥ３の幅は第４ゲート電極ＧＥ４の幅と等しい。
【００６４】
本実施形態によれば、各ゲート電極が直線状の場合であっても、第１トランジスタＴＲ１のチャネル長と、第２トランジスタＴＲ２のチャネル長を異ならせることができる。このため、第２の実施形態と同様の効果を得ることができる。
【００６５】
なお、上記した実施形態によれば、以下の発明も開示されている。
（付記１）
基板と、
前記基板に形成され、第１素子形成領域を他の領域から分離する素子分離膜と、
前記第１素子形成領域に形成され、第１ゲート電極を有しており、第１導電型である第１トランジスタと、
前記第１素子形成領域に形成され、第２ゲート電極を有しており、第１導電型であり、前記第１トランジスタの隣に位置する第２トランジスタと、
を備え、
前記第１ゲート電極と、前記第２ゲート電極は、互いに異なる形状を有しており、
前記第１トランジスタの閾値電圧と前記第２トランジスタの閾値電圧の差は、０．０５Ｖ以下である半導体装置。
【００６６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００６７】
ＢＬ ビット線
ＣＡＰ 容量素子
ＣＯＮ１ コンタクト
ＣＯＮ２ コンタクト
ＣＯＮ３ コンタクト
ＤＩＥ 誘電層
ＤＲＮ１ 第１ドレイン領域
ＤＲＮ２ 第２ドレイン領域
ＤＲＮ３ 第３ドレイン領域
ＤＲＮ４ 第４ドレイン領域
ＥＡ１ 第１素子形成領域
ＥＡ２ 第２素子形成領域
ＥＡ３ 第３素子形成領域
ＥＡ４ 第４素子形成領域
ＥＡ５ 第５素子形成領域
ＥＡ６ 第６素子形成領域
ＥＩＬ 素子分離膜
ＧＥ１ 第１ゲート電極
ＧＥ２ 第２ゲート電極
ＧＥ３ 第３ゲート電極
ＧＥ４ 第４ゲート電極
ＧＥ５ 第５ゲート電極
ＧＥ６ 第６ゲート電極
ＧＥ７ 第７ゲート電極
ＧＥ８ 第８ゲート電極
ＩＮＬ１ 層間絶縁膜
ＩＮＬ２ 層間絶縁膜
ＩＮＬ３ 層間絶縁膜
ＩＮＬ４ 層間絶縁膜
Ｌ１ 基準線
Ｌ２ 基準線
ＬＥ 下層電極
ＭＵＬ 多層配線層
ＳＤ 半導体装置
ＳＯＵ１ 第１ソース領域
ＳＯＵ２ 第２ソース領域
ＳＯＵ３ 第３ソース領域
ＳＯＵ４ 第４ソース領域
ＳＵＢ 基板
ＴＲ１ 第１トランジスタ
ＴＲ２ 第２トランジスタ
ＴＲ３ 第３トランジスタ
ＴＲ４ 第４トランジスタ
ＴＲ５ 第５トランジスタ
ＴＲ６ 第６トランジスタ
ＴＲ７ 第７トランジスタ
ＴＲ８ 第８トランジスタ
ＴＲ９ 第９トランジスタ
ＷＥＬ１ 第１ウェル
ＷＥＬ２ 第２ウェル
ＵＥ 上部電極
【図１】
2014045022.tif 000003
【図２】
2014045022.tif 000004
【図３】
2014045022.tif 000005
【図４】
2014045022.tif 000006
【図５】
2014045022.tif 000007
【図６】
2014045022.tif 000008
【図７】
2014045022.tif 000009
【図８】
2014045022.tif 000010