(57)【要約】【課題】分圧抵抗を用いることなく、フライバック電圧検出を行う。【解決手段】出力端子（ＯＵＴ）と、上記出力端子に接続されたインダクタンス負荷を駆動するための第１トランジスタ（２）と、上記第１トランジスタがオフした際に発生するフライバック電圧をクランプするためのダイナミッククランプ回路（８）と、上記出力端子から上記インダクタンス負荷に至る経路の断線を検知するための断線検知回路（７）とを設ける。上記断線検知回路は、上記出力端子から上記インダクタンス負荷に至る経路の断線検知結果を外部出力可能な第２トランジスタ（３）を備える。上記第２トランジスタは、上記ダイナミッククランプ回路から引き出された電圧によってオンオフ動作が制御される。これにより上記フライバック電圧をモニタするための分圧抵抗が不要となる。【選択図】図１
2014165575.tif 000002
【特許請求の範囲】
【請求項１】
出力端子と、
上記出力端子に接続されたインダクタンス負荷を入力信号に呼応して駆動するための第１トランジスタと、
上記第１トランジスタがオフした際に発生するフライバック電圧をクランプするためのダイナミッククランプ回路と、
上記出力端子から上記インダクタンス負荷に至る経路の断線を検知するための断線検知回路と、を含み、
上記断線検知回路は、上記出力端子から上記インダクタンス負荷に至る経路の断線検知結果を外部出力可能な第２トランジスタを備え、
上記第２トランジスタは、上記ダイナミッククランプ回路から引き出された電圧によってオンオフ動作が制御される、半導体装置。
【請求項２】
上記ダイナミッククランプ回路は、上記第１トランジスタのドレイン電極とゲート電極とに接続された請求項１記載の半導体装置。
【請求項３】
上記ダイナミッククランプ回路は、互いに直列接続された複数のダイオードを含み、
上記第２トランジスタは、上記ダイオードの直列接続ノードから引き出された電圧によってオンオフ動作が制御される請求項２記載の半導体装置。
【請求項４】
上記入力信号に呼応して上記第２トランジスタのゲート電極の蓄積電荷を放出するための第３トランジスタを設けた請求項３記載の半導体装置。
【請求項５】
上記第３トランジスタは、上記第２トランジスタよりもゲート幅が小さく設定された請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にインテリジェントパワーデバイス（Intelligent Power Device）に好適に利用できるものである。
【背景技術】
【０００２】
近年、自動車電装用のエンジンコントロールユニットに用いられているリレーは無接点化を目的としてパワーＭＯＳトランジスタ等の半導体デバイスに置き換えられている。最近ではパワーＭＯＳトランジスタに電流制限回路、過熱検知回路、断線検知回路などの保護機能を内蔵し、自己診断結果を制御側のマイクロコンピュータに伝えることが可能なインテリジェントパワーデバイスが用いられるようになった。
【０００３】
インテリジェントパワーデバイスの一例として、インダクタンス負荷を駆動するためのインダクタンス負荷駆動装置を挙げることができる。
【０００４】
特許文献１には、インダクタンス負荷駆動装置が記載されている（明細書段落００３８−００４９等）。このインダクタンス負荷駆動装置は、インダクタンス負荷と、駆動回路と、フライバック電圧検出回路と、マイクロコンピュータとを具備している。フライバック電圧検出回路は、抵抗Ｒ１、Ｒ２とフライバック電圧検出用インバータとを具備している。抵抗Ｒ１と抵抗Ｒ２は、出力用ノードと第２電源との間で直列接続され、出力用ノードに供給される電圧を分圧する。抵抗Ｒ１は、出力用ノードと分圧用ノードとの間に接続されている。抵抗Ｒ２は、分圧用ノードと第２電源との間に接続されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−００４９７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載されているように、従来のフライバック電圧検出回路においては、出力用ノードに供給される電圧を分圧するための第１、第２抵抗（「分圧抵抗」という）が設けられている。
【０００７】
フライバック電圧検出回路の用途によっては、出力リーク電流を数マイクロアンペア以下に抑える必要がある。例えばエンジン系のＥＣＵ（Engine Control Unit）は、イグニッションスイッチを介してバッテリに接続されるため、分圧抵抗のリーク電流を気にする必要はない。しかし、ボディー系のＥＣＵは、バッテリに直結しているため、イグニッションスイッチをオフしても電流を遮断することができない。このため、分圧抵抗に流れるリーク電流を数マイクロアンペア以下に抑える必要がある。
【０００８】
分圧抵抗に流れるリーク電流を抑えるためには分圧抵抗の値を大きくする必要がある。しかし、分圧抵抗に高抵抗を採用すると、抵抗のサイズが大きくなるため、分圧抵抗のチップ占有面積が増えてしまう。
【０００９】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
課題を解決するための手段のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、出力端子と、上記出力端子に接続されたインダクタンス負荷を入力信号に呼応して駆動するための第１トランジスタと、上記第１トランジスタがオフした際に発生するフライバック電圧をクランプするためのダイナミッククランプ回路と、上記出力端子から上記インダクタンス負荷に至る経路の断線を検知するための断線検知回路とを設ける。この断線検知回路は、上記出力端子から上記インダクタンス負荷に至る経路の断線検知結果を外部出力可能な第２トランジスタを備える。
【発明の効果】
【００１２】
課題を解決するための手段のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１３】
すなわち、分圧抵抗を用いることなく、フライバック電圧検出を行うための技術を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】インテリジェントパワーデバイスの構成例回路図である。
【図２】インテリジェントパワーデバイスの真理値表の説明図である。
【図３】インテリジェントパワーデバイスにおける主要部の動作タイミング図である。
【図４】インテリジェントパワーデバイスの構成例回路図である。
【図５】インテリジェントパワーデバイスの構成例回路図である。
【図６】図１に示されるインテリジェントパワーデバイスの比較対象の構成例回路図である。
【発明を実施するための形態】
【００１５】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１６】
〔１〕代表的な実施の形態に係る半導体装置（９）は、出力端子（ＯＵＴ）と、上記出力端子に接続されたインダクタンス負荷を入力信号に呼応して駆動するための第１トランジスタ（２）と、上記第１トランジスタがオフした際に発生するフライバック電圧をクランプするためのダイナミッククランプ回路（８）とを含む。上記半導体装置（９）は、さらに、上記出力端子から上記インダクタンス負荷に至る経路の断線を検知するための断線検知回路（７）を含む。この上記断線検知回路は、上記出力端子から上記インダクタンス負荷に至る経路の断線検知結果を外部出力可能な第２トランジスタ（３）を備える。上記第２トランジスタは、上記ダイナミッククランプ回路から引き出された電圧によってオンオフ動作が制御される。
【００１７】
ダイナミッククランプ回路は、上記第１トランジスタがオフした際に発生するフライバック電圧をクランプするものであるから、このダイナミッククランプ回路において、上記フライバック電圧に起因する電圧を得ることができる。上記第２トランジスタは、上記フライバック電圧に起因する電圧によってオンオフ動作が制御される。
【００１８】
上記の構成によれば、上記第２トランジスタは、上記ダイナミッククランプ回路から引き出された電圧によってオンオフ動作が制御されるため、上記フライバック電圧をモニタするために、出力端子の電圧を分圧して上記第２トランジスタに供給するための分圧抵抗が不要とされる。このため、上記の構成によれば、分圧抵抗のチップ占有面積や、分圧抵抗のリーク電流を考慮する必要がなくなる。
【００１９】
〔２〕上記ダイナミッククランプ回路（８）は、上記第１トランジスタ（２）のドレイン電極とゲート電極とに接続された状態で、上記フライバック電圧をクランプすることができる。
【００２０】
〔３〕上記ダイナミッククランプ回路（８）は、互いに直列接続された複数のダイオード（Ｄ１〜Ｄ６）を含んで構成することができる。このとき、上記第２トランジスタ（３）は、上記ダイオードの直列接続ノードから引き出された電圧によってオンオフ動作が制御される。
【００２１】
〔４〕上記入力信号に呼応して上記第２トランジスタ（３）のゲート電極の蓄積電荷を放出するための第３トランジスタ（４）を設けることができる。これにより、上記第２トランジスタのゲート電極を速やかにローレベルに安定させることができる。
【００２２】
〔５〕上記第３トランジスタ（４）は、上記第２トランジスタ（３）のゲート電極の蓄積電荷を引き抜くことができればよいので、上記第２トランジスタ（３）よりもゲート幅が小さく設定されたもので十分である。従って、上記第３トランジスタを設けることは、上記半導体装置のチップ面積に大きな影響を与えずに済む。
【００２３】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００２４】
《実施の形態１》
図１には、半導体装置の一例とされるインテリジェントパワーデバイスが示される。図１に示されるインテリジェントパワーデバイス９は、特に制限されないが、エンジン系のＥＣＵ５に適用されるもので、マイクロコンピュータ６の制御下で、燃料噴射弁（インジェクタ）のインダクタンス負荷ＲＬを駆動する。インダクタンス負荷ＲＬの一端は、自動車のイグニッションスイッチ（図示せず）を介してバッテリの高電位側端子に接続される。自動車のイグニッションスイッチがオンされた状態で、インダクタンス負荷ＲＬの一端にバッテリの高電位側電圧ＶＢＡＴが印加される。インダクタンス負荷ＲＬの他端は、インテリジェントパワーデバイス９の出力端子ＯＵＴに接続される。インテリジェントパワーデバイス９は、インダクタンス負荷ＲＬから見て、バッテリの０ボルト（グラウンド）側に配置されたローサイドスイッチとして機能する。インテリジェントパワーデバイス９によってインダクタンス負荷ＲＬに電流が流されると、燃料噴射弁が開き、エンジンにガソリンが噴射される。
【００２５】
インテリジェントパワーデバイス９は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。図１に示されるインテリジェントパワーデバイス９は、ダイオードＤＩＮ、抵抗ＲＩＮ，ＲＧ、過熱保護回路及び電流制限回路１、ダイナミッククランプ回路８、ｎチャネル型のパワーＭＯＳトランジスタ２、断線検知回路７を含む。
【００２６】
マイクロコンピュータ６の出力信号は、インテリジェントパワーデバイス９の入力端子ＩＮに伝達され、抵抗ＲＩＮ，ＲＧを介してパワーＭＯＳトランジスタ２のゲート電極に伝達される。ダイオードＤＩＮや抵抗ＲＩＮ，ＲＧは、インテリジェントパワーデバイス９の入力端子ＩＮに入力された異常電圧によってパワーＭＯＳトランジスタ２のゲート電極が破損するのを防止するために設けられる。
【００２７】
パワーＭＯＳトランジスタ２のドレイン電極は、出力端子ＯＵＴを介してインダクタンス負荷ＲＬに結合される。パワーＭＯＳトランジスタ２のソース電極は、インテリジェントパワーデバイス９のグラウンドライン１１に結合される。インテリジェントパワーデバイス９のグラウンドライン１１は、グラウンド端子ＧＮＤを介してＥＣＵ５のグラウンドライン及びバッテリの低電位側端子に結合される。
【００２８】
ダイナミッククランプ回路８は、パワーＭＯＳトランジスタ２のドレイン電極とゲート電極とに結合され、インダクタンス負荷ＲＬを駆動しているパワーＭＯＳトランジスタ２がオフした際に発生するフライバック電圧をクランプすることで、パワーＭＯＳトランジスタ２のゲート電極が破損するのを防止するために設けられる。ダイナミッククランプ回路８は、特に制限されないが、６個のダイオードＤ１〜Ｄ６が互いに直列接続されて成る。ダイオードＤ１〜Ｄ４に対してダイオードＤ５，Ｄ６が逆向きに接続されるのは、パワーＭＯＳトランジスタ２のゲート電極に供給されるハイレベルの電位が、ダイナミッククランプ回路８の存在によって影響されないようにするためである。ダイナミッククランプ回路８のクランプ電圧は、ダイオード１個分の降伏電圧（ブレイクダウン電圧）を「Ｖｚ」とし、ダイオード１個分の順方向電圧を「Ｖｆ」とすると、４個のダイオードＤ１〜Ｄ４の降伏電圧（Ｖｚ×４）と、２個のダイオードＤ５，Ｄ６の順方向電圧（Ｖｆ×２）との和となり、その値は、パワーＭＯＳトランジスタ２の降伏電圧よりも低く設定される。
【００２９】
過熱保護回路及び電流制限回路１は、インテリジェントパワーデバイス９が過熱や過電流によって損傷するのを防止するために設けられる。過熱状態や過電流状態が検出されると、パワーＭＯＳトランジスタ２のゲート電極がローレベルに固定されて、インダクタンス負荷ＲＬの駆動が中止される。
【００３０】
断線検知回路７は、インダクタンス負荷ＲＬを駆動しているパワーＭＯＳトランジスタ２がオフした際にインダクタンス負荷ＲＬで発生するフライバック電圧をモニタすることで、出力端子ＯＵＴからインダクタンス負荷ＲＬに至る経路の断線（×印で示す）を検知する。断線検知回路７は、特に制限されないが、ｎチャネル型ＭＯＳトランジスタ３によって形成される。ｎチャネル型ＭＯＳトランジスタ３のゲート電極は、ダイオードＤ３，Ｄ４の直列接続ノードに結合される。ｎチャネル型ＭＯＳトランジスタ３のソース電極は、インテリジェントパワーデバイス９のグラウンドライン１１に結合される。ｎチャネル型ＭＯＳトランジスタ３のドレイン電極は、断線検知出力端子ＤＩＡＧに接続される。この断線検知出力端子ＤＩＡＧは、外付けの抵抗ＲＤＩＡＧを介して高電位側電源ＶＤＤに結合される。高電位側電源ＶＤＤは、バッテリの高電位側電圧ＶＢＡＴを降圧回路で降圧して得たものである。上記降圧回路は、ＥＣＵ５に搭載することができる。断線検知出力端子ＤＩＡＧの電位は、マイクロコンピュータ６に伝達される。
【００３１】
次に、上記構成の作用について説明する。
【００３２】
図２には、インテリジェントパワーデバイス９の真理値表が示される。図２において、「Ｌ」はローレベルを示し、「Ｈ」はハイレベルを示す。
【００３３】
図３には、インテリジェントパワーデバイス９における主要部の動作タイミングが示される。図３の（Ａ）は、正常動作時の動作タイミング、図３の（Ｂ）は、断線時の動作タイミングである。
【００３４】
インテリジェントパワーデバイス９の入力端子ＩＮには、マイクロコンピュータ６から制御信号ＳＣが伝達される。この制御信号ＳＣは、ハイレベル状態とローレベル状態とが交互に繰り返される。パワーＭＯＳトランジスタ２は、制御信号ＳＣがハイレベルの状態でオンされ、制御信号ＳＣがローレベルの状態でオフされる。このように制御信号ＳＣに呼応してパワーＭＯＳトランジスタ２のオンオフが繰り返されることでインダクタンス負荷ＲＬが駆動される。
【００３５】
ＥＣＵ５の制御対象とされるエンジンの回転数は、例えば毎分８０００回転に達するため、制御信号ＳＣの周期は１５ｍｓ程度となる。また、制御信号ＳＣのデューティはアクセルの開き具合により、５％から９９％まで変化する。
【００３６】
インダクタンス負荷ＲＬを駆動しているパワーＭＯＳトランジスタ２がオフした際に、インダクタンス負荷ＲＬでフライバック電圧が発生する。つまり、パワーＭＯＳトランジスタ２がオフすると、インダクタンス負荷ＲＬに流れていた電流Ｉｏｕｔが減少するため、インダクタンス負荷ＲＬにはフライバック電圧Ｖｚとして、Ｖｚ＝Ｌ×ｄｉ／ｄｔが発生する。「Ｌ」は、インダクタンス負荷ＲＬのインダクタンスである。
【００３７】
例えばバッテリの高電位側電圧を１４Ｖとし、４個のダイオードＤ１〜Ｄ４の降伏電圧（Ｖｚ×４）を１１５Ｖ程度に設定した場合、パワーＭＯＳトランジスタ２がオフした際に、出力端子ＯＵＴの電圧は約１１５Ｖ程度にクランプされ、インダクタンス負荷ＲＬに流れていた電流Ｉｏｕｔが数十μｓ以内に０Ａになるように急激に減少する。
【００３８】
出力端子ＯＵＴの電圧が約１１５Ｖ程度にクランプされた際のダイオードＤ３，Ｄ４の直列接続ノードの電圧は、出力端子ＯＵＴの電圧１１５Ｖに比べて、ダイオードＤ１，Ｄ２の降伏電圧（Ｖｚ×２）だけ低下している。そのような電圧がｎチャネル型ＭＯＳトランジスタ３のゲート電極に伝達されると、ｎチャネル型ＭＯＳトランジスタ３がオンされ、断線検知出力端子ＤＩＡＧが、それまでの高電位側電源ＶＤＤレベルからグラウンドレベル（０ボルト）に遷移される。
【００３９】
このようにｎチャネル型ＭＯＳトランジスタ３がオンされ、断線検知出力端子ＤＩＡＧが、それまでの高電位側電源ＶＤＤレベルからグラウンドレベルに遷移される場合、マイクロコンピュータ１３０は、インテリジェントパワーデバイス９が正常に動作していると判断する。
【００４０】
一方、出力端子ＯＵＴからインダクタンス負荷ＲＬに至る経路が断線している場合には、図３の（Ｂ）に示されるように、マイクロコンピュータ６からの制御信号ＳＣにかかわらず、パワーＭＯＳトランジスタ２によってインダクタンス負荷ＲＬが駆動されないため、フライバック電圧が発生しない。このため、ｎチャネル型ＭＯＳトランジスタ３はオフ状態を維持し、断線検知出力端子ＤＩＡＧはハイレベルを維持する。マイクロコンピュータ６は、インテリジェントパワーデバイス９に供給される制御信号ＳＣの論理が変化されているにもかかわらず、断線検知出力端子ＤＩＡＧがハイレベルを維持する場合には、出力端子ＯＵＴからインダクタンス負荷ＲＬに至る経路が断線していると判断する。この場合、マイクロコンピュータ６では、所定のエラー処理が行われる。このエラー処理により、例えばダッシュボードにアラームが表示される。
【００４１】
図６には、図１に示されるインテリジェントパワーデバイス９の比較対象が示される。
【００４２】
図６に示されるインテリジェントパワーデバイス９が、図１に示されるのと相違するのは、出力端子ＯＵＴの電圧を分圧するための抵抗Ｒ１，Ｒ２（分圧抵抗）が設けられ、この抵抗Ｒ１，Ｒ２の直列接続ノードの電位がｎチャネル型ＭＯＳトランジスタ３のゲート電極に伝達される点である。この場合、インダクタンス負荷ＲＬを駆動しているパワーＭＯＳトランジスタ２がオフした際に発生するフライバック電圧が抵抗Ｒ１，Ｒ２によって分圧され、それがｎチャネル型ＭＯＳトランジスタ３のゲート電極に伝達されるため、出力端子ＯＵＴからインダクタンス負荷ＲＬに至る経路の断線を検知することができる。
【００４３】
しかし、インダクタンス負荷ＲＬを駆動しているパワーＭＯＳトランジスタ２がオフした際に発生するフライバック電圧を検出するための抵抗Ｒ１，Ｒ２が設けられているため、抵抗Ｒ１，Ｒ２に流れるリーク電流１０を抑えるためには抵抗Ｒ１，Ｒ２の値を大きくする必要がある。しかし抵抗Ｒ１，Ｒ２に高抵抗を採用すると、抵抗のサイズが大きくなるため、抵抗Ｒ１，Ｒ２のチップ占有面積が増えてしまう。
【００４４】
これに対して、図１に示される構成によれば、ｎチャネル型ＭＯＳトランジスタ３のゲート電極は、ダイオードＤ３，Ｄ４の直列接続ノードに結合され、このダイオードＤ３，Ｄ４の直列接続ノードを利用して、インダクタンス負荷ＲＬを駆動しているパワーＭＯＳトランジスタ２がオフした際に発生するフライバック電圧を検出するようにしている。このため、出力端子ＯＵＴの電圧を分圧するための抵抗Ｒ１，Ｒ２（分圧抵抗）は不要となる。このため、図１に示される構成によれば、抵抗Ｒ１，Ｒ２（分圧抵抗）のチップ占有面積や、抵抗Ｒ１，Ｒ２のリーク電流１０を考慮する必要がなくなる。
【００４５】
また、図１に示されるインテリジェントパワーデバイス９は、抵抗Ｒ１，Ｒ２のリーク電流１０を考慮する必要がないため、ボディー系のＥＣＵへの適用も可能となる。ボディー系のＥＣＵの場合、インダクタンス負荷ＲＬは、ドアロック機構などにおけるソレノイドとされる。
【００４６】
図６に示されるように、出力端子ＯＵＴの電圧を分圧するための抵抗Ｒ１，Ｒ２（分圧抵抗）が設けられている場合、抵抗Ｒ１，Ｒ２がプルダウン抵抗の役目を果たしており、パワーＭＯＳトランジスタ２のドレイン・ソース間の寄生容量に蓄積されていた電荷が抵抗Ｒ１，Ｒ２を介して放電されていた。しかし、図１に示される構成では、抵抗Ｒ１，Ｒ２が存在しないため、上記寄生容量に蓄積されていた電荷は、パワーＭＯＳトランジスタ２のオフ時のリーク電流で放電されることになる。
【００４７】
ここで、パワーＭＯＳトランジスタ２のドレイン・ソース間の寄生容量Coss=100pFとし、パワーＭＯＳトランジスタ２のドレイン・ソース間電圧VDS=10V、パワーＭＯＳトランジスタ２のドレイン飽和電流Idss=1nAとすると、パワーＭＯＳトランジスタ２のオフ時のリーク電流で放電される時間は、次式によって算出される。
【００４８】
【数１】
2014165575.tif 000003
【００４９】
つまり、パワーＭＯＳトランジスタ２のオフ時のリーク電流で放電される時間は１秒となる。この値は、半導体素子の動作時間としては長く感じるかもしれないが、出力端子ＯＵＴからインダクタンス負荷ＲＬに至る経路の断線を検知し、その検知結果をマイクロコンピュータ６にフィードバックし、最終的にダッシュボードにアラームを表示させる上で支障はない。
【００５０】
《実施の形態２》
図１に示される構成では、マイクロコンピュータ６によって入力端子ＩＮがハイレベルにされて、パワーＭＯＳトランジスタ２がオンされているときに、ｎチャネル型ＭＯＳトランジスタ３のゲート電極の電位が不定になることが考えられる。しかし、時間が経てばダイナミッククランプ回路８内の電位はグラウンドレベルにまで低下するため、それに伴ってｎチャネル型ＭＯＳトランジスタ３のゲート電極もローレベルに安定するので、動作上、不都合は生じない。
【００５１】
しかし、マイクロコンピュータ６によって入力端子ＩＮがハイレベルにされて、パワーＭＯＳトランジスタ２がオンされているときに、ｎチャネル型ＭＯＳトランジスタ３のゲート電極を速やかにローレベルに安定させたい場合には、図４に示されるように、ｎチャネル型ＭＯＳトランジスタ４を設けると良い。ｎチャネル型ＭＯＳトランジスタ４のゲート電極は、パワーＭＯＳトランジスタ２のゲート電極に結合される。ｎチャネル型ＭＯＳトランジスタ４のドレイン電極は、ｎチャネル型ＭＯＳトランジスタ３のゲート電極に結合される。ｎチャネル型ＭＯＳトランジスタ４のソース電極はグラウンドライン１１に結合される。マイクロコンピュータ６によって入力端子ＩＮがハイレベルにされて、パワーＭＯＳトランジスタ２がオンされているときに、ｎチャネル型ＭＯＳトランジスタ４もオンされる。このｎチャネル型ＭＯＳトランジスタ４がオンされることにより、ｎチャネル型ＭＯＳトランジスタ３のゲート電極の蓄積電荷が引き抜かれるため、ｎチャネル型ＭＯＳトランジスタ３のゲート電極は速やかにローレベルに安定する。ｎチャネル型ＭＯＳトランジスタ４は、ｎチャネル型ＭＯＳトランジスタ３のゲート電極の蓄積電荷を引き抜くことができればよいので、ｎチャネル型ＭＯＳトランジスタ３に比べて、ゲート幅が小さなもので十分である。
【００５２】
《実施の形態３》
図５には、インテリジェントパワーデバイスの構成例が示される。
【００５３】
図５に示される構成では、ダイオードＤ２，Ｄ３の直列接続ノードの電位がｎチャネル型ＭＯＳトランジスタ３のゲート電極に伝達されるようになっている。図１や図４に示される構成では、ダイオードＤ３，Ｄ４の直列接続ノードの電位がｎチャネル型ＭＯＳトランジスタ３のゲート電極に伝達されるようになっているため、図５に示される構成では、ｎチャネル型ＭＯＳトランジスタ３のゲート電極に伝達されるハイレベルの電位が、図１や図４に示される構成に比べて、ダイオードＤ３の降伏電圧分だけ高くなる。このように、ｎチャネル型ＭＯＳトランジスタ３のゲート電極に伝達されるハイレベルの電位が高くなると、それ応じて、ｎチャネル型ＭＯＳトランジスタ３のドレイン電流も増大する。つまり、ｎチャネル型ＭＯＳトランジスタ３のゲート電極に伝達されるハイレベルの電位が高くなれば、ｎチャネル型ＭＯＳトランジスタ３のゲートサイズを小さくしても、抵抗ＲＤＩＡＧを駆動するのに十分なドレイン電流を流すことができる。このため、図５に示される構成では、図１や図４に示される場合に比べて、ｎチャネル型ＭＯＳトランジスタ３のゲートサイズを小さくすることができる。
【００５４】
以上本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００５５】
１  過熱保護回路及び電流制限回路
２  パワーＭＯＳトランジスタ
３  ｎチャネル型ＭＯＳトランジスタ
４  ｎチャネル型ＭＯＳトランジスタ
５  ＥＣＵ
６  マイクロコンピュータ
７  断線検知回路
８  ダイナミッククランプ回路
９  インテリジェントパワーデバイス
Ｄ１〜Ｄ６  ダイオード
ＲＬ  インダクタンス負荷
ＩＮ  入力端子
ＯＵＴ  出力端子
ＤＩＡＧ  断線検知出力端子
ＧＮＤ  グラウンド端子
【図１】
2014165575.tif 000004
【図２】
2014165575.tif 000005
【図３】
2014165575.tif 000006
【図４】
2014165575.tif 000007
【図５】
2014165575.tif 000008
【図６】
2014165575.tif 000009