(57)【要約】【課題】書き込み動作のための期間が短縮化される表示装置の提供。【解決手段】本発明に係る表示装置は、｛第１のスイッチング素子と、第１の保持容量と、を備える、第１の画素｝と、｛第２のスイッチング素子と、第２の保持容量と、を備える、第２の画素｝と、｛前記第１のスイッチング素子と前記第２のスイッチング素子とがともに接続されるデータ信号線｝と、｛前記第１のスイッチング素子のスイッチに接続され、前記第１の画素へ書き込み動作する第１の期間にオン電圧が印加される、第１の走査線｝と、｛前記第２のスイッチング素子のスイッチに接続され、前記第２の画素へ書き込み動作する期間であって前記第１の期間より後である第２の期間にオン電圧が印加される、第２の走査線｝と、｛前記第２の保持容量と、前記第１の走査線との間に接続され、前記第１の期間に、前記第１の走査線に印加されるオン電圧により電流が流れる向きに整流する整流素子｝と、を備える。【選択図】図３
2014142510.tif 000002
【特許請求の範囲】
【請求項１】
第１のスイッチング素子と、前記第１のスイッチング素子の出力側に第１の電極が接続される第１の保持容量と、を備える、第１の画素と、
第２のスイッチング素子と、前記第２のスイッチング素子の出力側に第２の電極が接続される第２の保持容量と、を備える、第２の画素と、
前記第１のスイッチング素子の入力側と、前記第２のスイッチング素子の入力側とが、ともに接続されるデータ信号線と、
前記第１のスイッチング素子のスイッチに接続され、前記第１の画素に表示データを書き込む動作をする第１の期間に前記第１のスイッチング素子をオンするようオン電圧が印加される、第１の走査線と、
前記第２のスイッチング素子のスイッチに接続され、前記第２の画素に表示データを書き込む動作をする期間であって前記第１の期間より後の期間である第２の期間に前記第２のスイッチング素子をオンするようオン電圧が印加される、第２の走査線と、
前記第２の保持容量の前記第２の電極と、前記第１の走査線との間に接続され、前記第１の期間に、前記第１の走査線に印加されるオン電圧により電流が流れる向きに整流する整流素子と、
を、備える表示装置。
【請求項２】
請求項１に記載の表示装置において、
前記第１の画素と、前記第２の画素は、前記データ信号線に沿って、隣り合って配置される、
ことを特徴とする、表示装置。
【請求項３】
請求項１又は２に記載の表示装置において、
前記第１の画素及び前記第２の画素が表示を行った後の期間であって、前記第１の画素に次の表示データを書き込む動作を行う前の期間である帰線期間に、前記第１の走査線にオン電圧が印加される、
ことを特徴とする、表示装置。
【請求項４】
請求項１乃至３のいずれかに記載の表示装置において、
前記第１のスイッチング素子及び前記第２のスイッチング素子は、ともにｎＭＯＳトランジスタであり、
前記第１の走査線及び前記第２の走査線に印加されるオン電圧は、ハイ電圧であり、
前記整流素子は、アノードが前記第２の電極に、カソードが前記第１の走査線に、それぞれ接続される、
ことを特徴とする、表示装置。
【請求項５】
請求項１乃至３のいずれかに記載の表示装置において、
前記第１のスイッチング素子及び前記第２のスイッチング素子は、ともにｐＭＯＳトランジスタであり、
前記第１の走査線及び前記第２の走査線に印加されるオン電圧は、ロー電圧であり、
前記整流素子は、カソードが前記第２の電極に、アノードが前記第１の走査線に、それぞれ接続される、
ことを特徴とする、表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子と保持容量を備え、アクティブマトリクス駆動によって画像表示を行う表示装置に関する。特に、画素への表示データの書き込み動作を行う前に、保持容量をリセット動作することにより、当該書き込み動作の期間を短縮する技術に関する。
【背景技術】
【０００２】
アクティブマトリクス駆動によって画像表示を行う表示装置では、複数の画素それぞれが、スイッチング素子と表示データを保持する保持容量を備えているのが一般的である。画素に表示データを書き込むタイミングでオン電圧となる走査信号が、スイッチング素子のスイッチに接続される走査線に供給され、スイッチング素子がオンされる。データ信号線と保持容量の間にスイッチング素子が接続されており、スイッチング素子がオンされると、データ信号線に供給される表示データの電圧がスイッチング素子を介して保持容量に充電される。この動作が、画素への表示データの書き込み動作である。複数の走査線に対して順に走査信号を供給することにより、複数の画素に対して順に書き込み動作を行うことが出来、アクティブマトリクス駆動が可能となる。アクティブマトリクス駆動を行う表示装置が、例えば、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１３４４０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
表示装置に対して、近年、書き込み動作のための期間の短縮化が望まれている。書き込み動作の期間を短縮することにより、例えば表示領域の高精細化が可能となる。かかる期間を短縮するためには、保持容量に保持される電圧をリセットするためのリセット素子を設けることなどが考えられるが、当該リセット素子を制御するための制御線を新たに設ける必要が生じ、回路規模の増大を招くこととなり望ましくない。また、リセット動作を行うための期間を新たに設ける必要が生じ、書き込み動作のための期間を短縮しても、そのために新たな期間が必要であるという新たな問題も生じてしまう。
【０００５】
本発明は、かかる課題を鑑みてなされてものであり、本発明の目的は、新たな制御線を必要とせず、画素へ表示データの書き込み動作を行う前に、保持容量に保持される電圧をリセットすることにより、書き込み動作のための期間が短縮化される表示装置の提供とする。
【課題を解決するための手段】
【０００６】
（１）上記課題を解決するために、本発明に係る表示装置は、｛第１のスイッチング素子と、前記第１のスイッチング素子の出力側に第１の電極が接続される第１の保持容量と、を備える、第１の画素｝と、｛第２のスイッチング素子と、前記第２のスイッチング素子の出力側に第２の電極が接続される第２の保持容量と、を備える、第２の画素｝と、｛前記第１のスイッチング素子の入力側と、前記第２のスイッチング素子の入力側とが、ともに接続されるデータ信号線｝と、｛前記第１のスイッチング素子のスイッチに接続され、前記第１の画素に表示データを書き込む動作をする第１の期間に前記第１のスイッチング素子をオンするようオン電圧が印加される、第１の走査線｝と、｛前記第２のスイッチング素子のスイッチに接続され、前記第２の画素に表示データを書き込む動作をする期間であって前記第１の期間より後の期間である第２の期間に前記第２のスイッチング素子をオンするようオン電圧が印加される、第２の走査線｝と、｛前記第２の保持容量の前記第２の電極と、前記第１の走査線との間に接続され、前記第１の期間に、前記第１の走査線に印加されるオン電圧により電流が流れる向きに整流する整流素子｝と、を、備える。
【０００７】
（２）上記（１）に記載の表示装置において、前記第１の画素と、前記第２の画素は、前記データ信号線に沿って、隣り合って配置されてもよい。
【０００８】
（３）上記（１）又は（２）に記載の表示装置において、前記第１の画素及び前記第２の画素が表示を行った後の期間であって、前記第１の画素に次の表示データを書き込む動作を行う前の期間である帰線期間に、前記第１の走査線にオン電圧が印加されてもよい。
【０００９】
（４）上記（１）乃至（３）のいずれかに記載の表示装置において、前記第１のスイッチング素子及び前記第２のスイッチング素子は、ともにｎＭＯＳトランジスタであり、前記第１の走査線及び前記第２の走査線に印加されるオン電圧は、ハイ電圧であり、前記整流素子は、アノードが前記第２の電極に、カソードが前記第１の走査線に、それぞれ接続されてもよい。
【００１０】
（５）上記（１）乃至（３）のいずれかに記載の表示装置において、前記第１のスイッチング素子及び前記第２のスイッチング素子は、ともにｐＭＯＳトランジスタであり、前記第１の走査線及び前記第２の走査線に印加されるオン電圧は、ロー電圧であり、前記整流素子は、カソードが前記第２の電極に、アノードが前記第１の走査線に、それぞれ接続されてもよい。
【発明の効果】
【００１１】
本発明により、新たな制御線を必要とせず、画素へ表示データの書き込み動作を行う前に、保持容量に保持される電圧をリセットすることにより、書き込み動作のための期間が短縮化される表示装置が提供される。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係るＭＥＭＳ表示装置の構造を示す概略図である。
【図２】本発明の第１の実施形態に係るＴＦＴ基板の構成を示す概略図である。
【図３】本発明の第１の実施形態に係るＴＦＴ基板の画素回路の主要部を示す概略図である。
【図４】本発明の第１の実施形態に係るシャッター機構部の上面図である。
【図５】本発明の第２の実施形態に係るＴＦＴ基板の画素回路の主要部を示す概略図である。
【発明を実施するための形態】
【００１３】
以下に、図面に基づき、本発明の実施形態を具体的かつ詳細に説明する。なお、実施形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下に示す図は、あくまで、実施形態の実施例を説明するものであって、図の大きさと本実施例記載の縮尺は必ずしも一致するものではない。
【００１４】
［第１の実施形態］
本発明の第１の実施形態に係る表示装置は、ＭＥＭＳ（Micro Electro Mechanical Systems：微小電気機械システム）のシャッター機構を利用した表示装置（以下、ＭＥＭＳ表示装置と記す）である。ＭＥＭＳ表示装置では、表示領域に配置される複数の画素それぞれに、ＭＥＭＳのシャッター機構が設けられ、シャッター機構内のシャッターを動かしてバックライトからの光の透過又は遮断を微小時間内に行い、明るさを調整することにより、画像を表示する。
【００１５】
図１は、当該実施形態に係るＭＥＭＳ表示装置１００の構造を示す概略図である。ＭＥＭＳ表示装置１００は、バックライト光源１５０と、ＴＦＴ（Thin Film Transistor）基板２００と、発光制御回路１０２と、システム制御回路１０４と、表示制御回路１０６と、を備えている。ＴＦＴ基板２００の表示領域に、複数の画素が配置されており、各画素は後述するシャッター機構部３００を備えており、シャッター機構部３００は、バックライト光源１５０からの光の透過を制御する。なお、バックライト光源１５０は、Ｒ（赤）、Ｇ（緑）、及びＢ（青）の３色の光源を有しており、発光制御回路１０２は、バックライト光源１５０の３色の光源に対して１画面を表示する期間（１フレーム期間）を時分割して、対応する期間に所望の色の光を発光させる制御を行っている。表示制御回路１０６は、ＴＦＴ基板２００のシャッター機構部３００の動作を、パネル制御線１０８を介して制御する。システム制御回路１０４は、発光制御回路１０２及び表示制御回路１０６の統括的な制御を行っている。
【００１６】
図２は、当該実施形態に係るＴＦＴ基板２００の構成を示す概略図である。ＴＦＴ基板２００の表示領域の周辺に、信号入力回路２０１と走査線走査回路２０３が備えられ、信号入力回路２０１から複数の信号線２０２（データ信号線）が、走査線走査回路２０３から複数の走査線２０４が、それぞれ表示領域に延伸している。ＴＦＴ基板２００の表示領域には、画素２１０がマトリクス状に複数配置されている。列方向に一列に並ぶ複数の画素２１０に１本の信号線２０２が接続されており、行方向に一列に並ぶ複数の画素２１０に１本の走査線２０４が接続されている。
【００１７】
信号入力回路２０１にパネル制御線１０８が接続されており、表示制御回路１０６よりパネル制御線１０８を介して信号入力回路２０１に画像データと駆動タイミングが入力される。また、走査線走査回路２０３は信号入力回路２０１と接続されており、信号入力回路２０１は、所定のタイミングで走査線走査回路２０３を制御しつつ、所定のタイミングで対応する画素２１０へ表示データの書き込み動作を行うために、当該表示データを信号線２０２へ出力する。走査線走査回路２０３は、対応する画素２１０へ表示データの書き込み動作を行う期間にオン電圧となり、それ以外の期間でオフ電圧となる走査信号を、対応する走査線２０４へ出力する。
【００１８】
ＭＥＭＳ表示装置１００は、フィールドシーケンシャルカラー（以下、ＦＳＣと記す）方式によって駆動され、画像を表示する。各画素２１０のシャッター機構部３００は、バックライト光源１５０からの光を透過（オン）させるか、又は遮断（オフ）させるか、いずれかを行う。それゆえ、１画面の画像表示をする期間（１フレーム期間）は、Ｒ、Ｇ、及びＢの表示をするためのサブフレーム期間を含み、各サブフレーム期間は、階調表示を行うために、複数のサブフィールド期間を含んでいる。そして、各サブフィールド期間は、バックライト光源１５０より対応する色の発光が所定の期間行われる発光期間と、対応する画素２１０の画像データに応じて当該発光期間に光をオン／オフするようにシャッター機構部３００を制御するための制御期間と、を含んでいる。ここで、各サブフィールド期間において、画素２１０に書き込まれる表示データは、表示する画像データの一部であり、１か０かの１ビット情報である。なお、隣り合う２つのサブフィールド期間の間に、
制御期間でも発光期間でもない帰線期間（ブランキング期間）が設けられ、帰線期間では、バックライト光源１５０の発光もシャッター機構部３００の制御も行われない。
【００１９】
図３は、当該実施形態に係るＴＦＴ基板２００の画素回路の主要部を示す概略図である。図には、走査方向（縦方向）に沿って並ぶ３本の走査線２０４が示されており、ｎ−１行目、ｎ行目、ｎ＋１行目の画素にそれぞれ接続される走査線２０４である。図には、走査方向に沿って延びる１本の信号線２０２に接続される３個の画素が示されており、図には、画素のうち、シャッター機構部３００を制御する画素制御回路２１１がそれぞれ示されている。各画素制御回路２１１は、整流素子２２０と、スイッチング素子２２１と、保持容量２２２と、データセット素子２２３と、ラッチ回路２２４と、を備えている。なお、図を簡便にするために、各素子の符号はｎ行目の画素に対してのみ示しているが、他の画素についても対応する素子には同じ符号が付されるものとする。
【００２０】
当該実施形態の主な特徴は、前段（例えば、ｎ−１行目）の走査線２０４と、（ｎ行目の画素の）保持容量２２２との間に、整流素子２２０を設けていることにある。ここで、走査線２０４に印加される走査信号は、オン電圧がハイ電圧でオフ電圧がロー電圧となる走査信号である。走査信号がオフ電圧（ロー電圧）である場合には、整流素子２２０に電流は流れないが、走査信号がオン電圧（ハイ電圧）となるタイミングで、整流素子２２０は電流を走査線２０４から保持容量２２２に流し、保持容量２２２は、走査信号のオン電圧（ハイ電圧）に充電され、ハイ電圧にリセットされる。これをリセット動作とする。なお、ここで、整流素子２２０は、ダイオードであり、整流素子２２０のカソード（陽極）が走査線２０４に、アノード（陰極）が保持容量２２２に接続される。整流素子２２０は、薄膜トランジスタ（ＴＦＴ）をダイオード接続したものであってもよい。
【００２１】
図３に示す通り、スイッチング素子２２１の入力側が信号線２０２に、出力側が保持容量２２２に、スイッチ（ゲート）が走査線２０４に、それぞれ接続される。走査信号が供給される走査線２０４により、スイッチング素子２２１のスイッチにオン電圧が印加されると、スイッチング素子２２１はオンされ、信号線２０２に供給される表示データの電圧が保持容量２２２に印加される。ここで、スイッチング素子２２１は、ｎＭＯＳトランジスタであり、ガラス基板上に形成されるＬＴＰＳ（低温ポリシリコン）を用いるＴＦＴである。ｎＭＯＳトランジスタの特徴は、出力側に接続される保持容量２２２をハイ電圧からロー電圧に変化させる（ロー電圧書込み）よりも、ロー電圧からハイ電圧に変化させる（ハイ電圧書込み）のに長い時間を要することである。当該実施形態では、画素へ表示データの書き込み動作の前に、保持容量２２２をハイ電圧にリセットするリセット動作を行うことにより、表示データがハイ電圧（又はそれに近い電圧）であるときに、すでにハイ電圧となっている保持容量２２２に時間をかけることなく（又は非常に短い時間）で、表示データの書き込みをすることが出来る。これにより書き込み動作のための期間が、ロー電圧書込みに必要な時間に短縮することが出来る。さらに、リセット動作を行うために新たな制御線を必要とせず、回路規模の増大が抑制される。また、リセット動作を、前段の画素の書き込み動作のための期間に行うことが出来、リセット動作を行うための新たな期間を必要とせず、画素への表示データの書き込み動作の短縮化がさらに実現し、書き込み動作の高速化が可能となり、高精細化や多画素化などを実現することが出来る。
【００２２】
保持容量２２２の一方側の電極はスイッチング素子２２１の入力側や整流素子２２０と接続され、他方側の電極は基準電位（例えば、接地電位）に接続される。よって、スイッチング素子２２１がオンされると、信号線２０２に供給される表示データの電圧が保持容量２２２に印加され、スイッチング素子２２１がオフされた後も、保持容量２２２に当該電圧が保持される。
【００２３】
保持容量２２２の当該一方側の電極は、さらに、データセット素子２２３の入力側と接続される。データセット素子２２３の出力側はラッチ回路２２４に、スイッチ（ゲート）はセット制御線（Ｕｐｄａｔｅ）に、それぞれ接続される。なお、ここで、データセット素子２２３は、ｎＭＯＳトランジスタである。ラッチ回路２２４は、インバータ２個とｐＭＯＳトランジスタで構成されており、ｐＭＯＳトランジスタのゲートにはセット制御線が接続されている。
【００２４】
あるサブフィールド期間において、すべての画素に表示データの書き込み動作が終了した後に、セット制御線がハイ電圧となり、データセット素子２２３がオンとなるとともに、ラッチ回路２２４のｐＭＯＳトランジスタがオフとなり、保持容量２２２に保持される電圧（表示データ）がラッチ回路２２４に書き込まれる。そして、その後、セット制御線がロー電圧となり、データセット素子２２３がオフとなるとともに、ラッチ回路２２４のｐＭＯＳトランジスタがオンとなる。
【００２５】
シャッター機構部３００の駆動電圧（例えば、２０Ｖ）は、表示データのハイ電圧（例えば、５〜７Ｖ）より高いので、ラッチ回路２２４はメモリ回路と昇圧回路を兼ねており、保持容量２２２に保持される電圧（表示データ）を駆動電圧まで昇圧するとともに、昇圧された表示データに対応する電圧をラッチ回路２２４に記憶する。ラッチ回路２２４は出力端子Ｔ１，Ｔ２を備えている。例えば、表示データがロー電圧（例えば、０Ｖ）のとき、ラッチ回路２２４の出力端子Ｔ１は（昇圧された）ハイ電圧であり、出力端子Ｔ２はロー電圧である。また、表示データがハイ電圧のとき、出力端子Ｔ１はロー電圧であり、出力端子Ｔ２は（昇圧された）ハイ電圧である。
【００２６】
図４は、当該実施形態に係るシャッター機構部３００の上面図である。シャッター機構部３００は、シャッター部３１０と、開口部３１１と、第１アクチュエーター部３２０と、第２アクチュエーター部３３０と、を備えている。バックライト光源１５０からの光は開口部３１１を通過してシャッター部３１０へ入射する。シャッター部３１０は、図に示すように、２本のスリットを有しており、シャッター部３１０は移動可能である。シャッター部３１０のスリットが開口部３１１と重畳するとき、シャッター機構部３００はバックライト光源１５０からの光を透過（オン）させる。また、シャッター部３１０本体が開口部３１１と重畳するとき、バックライト光源１５０から開口部３１１を通過した光はシャッター部３１０本体に遮蔽されるため、シャッター機構部３００はバックライト光源１５０からの光を遮断（オフ）させる。
【００２７】
第１アクチュエーター部３２０及び第２アクチュエーター部３３０それぞれは、第１ビーム部３４２と、第１アンカー部３４４と、第２ビーム部３４６と、第２アンカー部３４８と、を備えている。第１ビーム部３４２は、シャッター部３１０を支持するとともに、シャッター部３１０と電気的に接続される。第１アンカー部３４４は、第１ビーム部３４２を固定するとともに、所定の電位に接続されていることにより、第１ビーム部３４２が所定の電位に保持される。第２ビーム部３４６は、第１ビーム部３４２と対向して配置されており、第１ビーム部３４２と第２ビーム部３４６とが異なる電位が与えられているとき、両者間に発生する電界により、第１ビーム部３４２と第２ビーム部３４６は互いに引き合う。第２アンカー部３４８は、第２ビーム部３４６を固定するとともに、後述する通り、ラッチ回路２２４の出力端子と電気的に接続されていることにより、第２ビーム部３４６にラッチ回路２２４に記憶されている電圧が供給される。
【００２８】
第１アクチュエーター部３２０の第２ビーム部３４６がシャッター部３１０と異なる電位となり、第２アクチュエーター部３２０の第２ビーム部３４６がシャッター部３１０と同電位とすることにより、第１アクチュエーター部３２０において、第１ビーム部３４２と第２ビーム部３４６とが互いに引き合い、第２アクチュエーター部３３０において、第１ビーム部３４２と第２ビーム部３４６とが作用せず、シャッター部３１０が第１アクチュエーター部３２０に近づく方向に移動する。このとき、シャッター部３１０のスリットが開口部３１１と重畳すると、バックライト光源１５０からの光を透過（オン）させる。第２アクチュエーター部３３０の第２ビーム部３４６がシャッター部３１０と異なる電位となり、第１アクチュエーター部３２０の第２ビーム部３４６がシャッター部３１０と同電位とすることにより、第２アクチュエーター部３３０において、第１ビーム部３４２と第２ビーム部３４６とが互いに引き合い、第１アクチュエーター部３２０において、第１ビーム部３４２と第２ビーム部３４６とが作用せず、シャッター部３１０が第２アクチュエーター部３３０に近づく方向に移動する。このとき、シャッター部３１０本体が開口部３１１と重畳し、バックライト光源１５０からの光を遮断（オフ）させる。
【００２９】
第１アクチュエーター部３２０の第２アンカー部３４８が図３に示すラッチ回路２２４の出力端子Ｔ２に接続され、第２アクチュエーター部３２０の第２アンカー部３４８が図３に示すラッチ回路２２４の出力端子Ｔ１に接続され、第１アクチュエーター部３２０及び第２アクチュエーター部３３０それぞれの第１アンカー部３４４がロー電圧に接続される。かかる接続とすることにより、シャッター機構部３００は、画素に書き込まれる表示データに応じて、バックライト光源１５０からの光をオン／オフすることが可能となる。
【００３０】
当該実施形態では、図３に示すｎ−１行目の画素を第１の画素と、ｎ行目の画素を第２の画素とし、ｎ−１行目の画素に接続される走査線２０４を第１の走査線と、ｎ行目の画素に接続される走査線２０４を第２の走査線と、それぞれすることにより、本発明に係る表示装置を説明した。すなわち、第１の画素が備えるスイッチング素子２２１を第１のスイッチング素子と、保持容量２２２を第１の保持容量と、保持容量２２２の一方側の電極（基準電位が接続される他方側の電極とは反対側の電極）を第１の電極としている。また、第２の画素が備えるスイッチング素子２２１を第２のスイッチング素子と、保持容量２２２を第２の保持容量と、保持容量２２２の一方側の電極を第２の電極と、それぞれしている。第１の走査線に供給される走査信号は、ｎ−１行目の画素（第１の画素を含む）にそれぞれ表示データを書き込む動作をする期間である第１の期間にオン電圧となり、それ以外の期間にオフ電圧となる信号である。第２の走査線に供給される走査信号は、ｎ行目の画素（第２の画素を含む）にそれぞれ表示データを書き込む動作をする期間である第２の期間にオン電圧となり、それ以外の期間にオフ電圧となる信号である。走査線走査回路２０３は、図２の上から下へ（走査方向に沿って）、順にオン電圧となる走査信号を対応する走査線２０４に供給しており、第２の期間は、第１の期間の後に設けられる。さらに、第２の画素に備えられる整流素子２２０が、第１の期間に第１の走査線に印加されるオン電圧により電流が流れる向き（図３の下向き）に整流する整流素子である。なお、図３に示す１本の信号線２０２が、第１のスイッチング素子の入力側と、第２のスイッチング素子の入力側とが、ともに接続されるデータ信号線である。
【００３１】
もしも整流素子が設けられない場合について考察する。あるサブフィールド期間の直前のサブフィールド期間において、第２の保持容量に保持される電圧がロー電圧であって、当該サブフィールド期間において、第２の保持容量に印加される電圧がハイ電圧である場合には、第２のスイッチング素子がｎＭＯＳトランジスタであるために、ハイ電圧書き込みには時間がかかってしまい、かかる場合が、書き込み動作の期間を決定（律速）することとなる。書き込み動作の期間を短縮するために、データ信号線と第２の保持容量の間に、ｎＭＯＳトランジスタとハイ電圧書き込みが早いｐＭＯＳトランジスタとを並列に配置して形成されるアナログスイッチをスイッチング素子とすることも考えられる。しかし、各画素に、ｎＭＯＳトランジスタのゲートに接続される走査線と、ｐＭＯＳトランジスタのゲートに接続される走査線とを、それぞれ設ける必要があり、回路規模が増大し、開口率の低下を招いたり、高精細化を制限したりすることとなる。
【００３２】
これに対して、当該実施形態では、整流素子が設けられることにより、第２の保持容量に保持される電圧を、書き込み動作の前にハイ電圧にリセットすることが出来ている。よって、直前のサブフィールド期間において、第２の保持容量に保持される電圧がいずれであっても、リセット動作により、ハイ電圧となっている。当該サブフィールド期間において、第２の保持容量に印加される電圧がハイ電圧である場合には、非常に短い期間で書き込みが完了し、ロー電圧である場合には、第２のスイッチング素子がｎＭＯＳトランジスタであるために、ロー電圧書き込みはハイ電圧書き込みより早く、かかる場合が、書き込み動作の期間を決定（律速）することとなり、書き込み動作の期間が短縮される。これにより、回路規模の増大や開口率の低下を抑制しつつ、高精細化を実現することが出来る。
【００３３】
［第２の実施形態］
本発明の第２の実施形態に係る表示装置は、第１の実施形態と同様に、ＭＥＭＳ表示装置であり、各画素のスイッチング素子及び整流素子の構成を除いて、第１の実施形態と同じ構造をしている。当該実施形態に係る表示装置では、各画素に備えられるスイッチング素子がｐＭＯＳトランジスタであることと、スイッチング素子のスイッチに供給される走査信号のオン電圧がロー電圧であることと、各画素に備えられる整流素子の整流方向が異なることとが、第１の実施形態に係る表示装置と異なっている。
【００３４】
図５は、当該実施形態に係るＴＦＴ基板２００の画素回路の主要部を示す概略図である。画素制御回路２６１の構成が、図３に示すが画素制御回路２１１の構成と異なっている。具体的には、前述の通り、スイッチング素子２７１はｐＭＯＳトランジスタであり、整流素子２７０の整流方向が、第２の保持容量（保持容量２２２）から第１の走査線（走査線２０４）へ電流が流れる向きとなるよう、整流素子２７０が接続されていることである。
【００３５】
スイッチング素子２７１は、ｐＭＯＳトランジスタであり、ガラス基板上に形成されるＬＴＰＳ（低温ポリシリコン）を用いるＴＦＴである。ｐＭＯＳトランジスタの特徴は、出力側に接続される保持容量２２２をロー電圧からハイ電圧に変化させる（ハイ電圧書込み）よりも、ハイ電圧からロー電圧に変化させる（ロー電圧書込み）のに長い時間を要することである。また、整流素子２７０は、ダイオードであり、整流素子２７０のカソード（陽極）が保持容量２２２に、アノード（陰極）が走査線２０４に接続される。整流素子２７０は、薄膜トランジスタ（ＴＦＴ）をダイオード接続したものであってもよい。
【００３６】
走査線２０４に供給される走査信号は、オン電圧がロー電圧でオフ電圧がハイ電圧となる走査信号である。走査信号がオフ電圧（ハイ電圧）である場合には、整流素子２７０に電流は流れないが、走査信号がオン電圧（ロー電圧）となるタイミングで、整流素子２７０は電流を保持容量２２２から走査線２０４に流し、保持容量２２２は、走査信号のオン電圧（ロー電圧）に放電され、ロー電圧にリセットされる。
【００３７】
当該実施形態では、画素へ表示データの書き込み動作の前に、保持容量２２２をロー電圧にリセットするリセット動作を行うことにより、表示データがロー電圧（又はそれに近い電圧）であるときに、すでにロー電圧となっている保持容量２２２に時間をかけることなく（又は非常に短い時間）で、表示データの書き込みをすることが出来る。これにより書き込み動作のための期間が、ロー電圧からハイ電圧に変化させる（ハイ電圧書き込み）ために必要な時間に短縮することが出来る。すなわち、第１の実施形態と同様の効果が得られる。
【００３８】
以上、本発明の第１及び第２の実施形態に係る表示装置について説明した。第１及び第２の実施形態では、画素に備えられる整流素子は、前段の走査線と、当該画素に備えられる保持容量との間に接続されている。すなわち、第１の画素と第２の画素はデータ信号線に沿って隣り合って配置されており、データ信号線に沿って、第１の画素と第２の画素の間に他の画素は配置されていない。走査方向に沿って順に並ぶ複数の走査線のうち、第１の走査線と第２の走査線は隣り合って配置されており、第１の走査線と第２の走査線の間に他の走査線は配置されていない。第１の期間の直後に、第２の期間が設けられており、第１の期間と第２の期間との間には、他の走査信号がオン電圧になる期間は設けられていない。第１の画素と第２の画素をかかる配置とすることにより、整流素子を接続するための配線を簡便にかつ短くすることが出来るという新たな効果を奏している。
【００３９】
しかし、整流素子の配置はこれに限定されることはなく、整流素子を備える画素（第２の画素）の書き込み動作の前にオン電圧が印加される走査線であればいずれの走査線（第１の走査線）であってもよい。すなわち、前段（１行前）の走査線に限定されることはなく、何段前（何行前）の走査線であってもよい。
【００４０】
１回のリセット動作では十分に所望の電圧（ハイ電圧又はロー電圧）にリセットできない場合には、整流素子を２個以上設け、これら整流素子を備える画素（第２の画素）の書き込み動作の前にオン電圧が印加される走査線の中から２個以上選択し、それぞれの走査線と保持容量との間に対応する整流素子を配置させればよい。例えば、ｎ行目の画素（第２の画素）の保持容量（第２の保持容量）と、前段（ｎ−１行目）の走査線及び前々段（ｎ−２行目）の走査線それぞれとを接続する２個の整流素子を配置させればよい。より安定的なリセット動作をすることにより、書き込み動作のための期間をより安定的に低減させることが出来る。
【００４１】
また、画素（第２の画素）に整流素子を１個設ける場合であっても、より安定的なリセット動作をすることが出来る。前述の通り、隣り合う２つのサブフィールド期間の間に設けられる帰線期間（ブランキング期間）の少なくとも一部の期間にオン電圧となる走査信号を第１の走査線に供給すればよい。ここで、帰線期間は、第１の画素及び第２の画素が表示を行った後の期間であって、第１の画素に次の表示データを書き込む動作を行う前の期間であると言ってもよい。オン電圧となっている期間に第２の画素の保持容量にリセット動作を行い、また、第１の画素へ表示データの書き込み動作を行っている期間に再びリセット動作を行うこととなるので、より安定的なリセット動作が実現出来る。なお、この場合、帰線期間の少なくとも一部の期間にオン電圧となる走査信号を、走査線走査回路２０３に接続される複数の走査線２０４全てに供給することにより、表示領域に配置される複数の画素すべての保持容量をリセット動作することが出来る。１行目の画素に備えられる整流素子は、保持容量と、ダミー用走査線との間に接続すればよい。
【００４２】
本発明の実施形態では、ＭＥＭＳ表示装置を例に説明している。ＭＥＭＳ表示装置は、前述の通り、ＦＳＣ方式によって駆動されており、１フレーム期間を色数それぞれに分割してサブフレーム期間とし、階調表示を行うために、各サブフレーム期間をさらに複数のサブフィールド期間に分割しており、各サブフレーム期間の中で、画素への表示データの書き込み動作と、バックライト光源１５０の発光期間における表示動作とを、行う必要がある。よって、書き込み動作の期間の短縮（書き込み動作の高速化）が望まれており、ＭＥＭＳ表示装置は本発明を適用するのに最適である。
【００４３】
なお、本発明の実施形態では、スイッチング素子がガラス基板上に形成されるＬＴＰＳ（低温ポリシリコン）を用いるＴＦＴである場合について説明した。ＬＴＰＳを用いるＴＦＴが、ハイ電圧書込みとロー電圧書込みとに要する時間の差が大きく、本発明を適用するのに最適であるが、これに限定されることはなく、スイッチング素子が、非晶質（アモルファス）シリコンや微結晶シリコンを用いたＴＦＴであってもよいのは言うまでもない。
【００４４】
本発明に係る表示装置は、ＭＥＭＳ表示装置に限定されることはなく、スイッチング素子と保持容量を備え、アクティブマトリクス駆動によって画像表示を行う表示装置に広く適用することが出来る。例えば、本発明は液晶表示装置にも適用することが出来、とくに、ＬＴＰＳを用いたＴＦＴをスイッチング素子とする携帯電話用液晶パネル及び液晶パネルを使用した多機能タブレットなどに最適である。なお、液晶表示装置のみならず、入力信号がデジタルである表示装置に広く適用することが出来る。
【符号の説明】
【００４５】
１００  ＭＥＭＳ表示装置、１０２  発光制御回路、１０４  システム制御回路、１０６  表示制御回路、１０８  パネル制御線、１５０  バックライト光源、２００  ＴＦＴ基板、２０１  信号入力回路、２０２  信号線、２０３  走査線走査回路、２０４  走査線、２１０  画素、２１１  画素制御回路、２２０  整流素子、２２１  スイッチング素子、２２２  保持容量、２２３  データセット素子、２２４  ラッチ回路、２６１  画素制御回路、２７０  整流素子、２７１  スイッチング素子、３００  シャッター機構部、３１０  シャッター部、３１１  開口部、３２０  第１アクチュエーター部、３３０  第２アクチュエーター部、３４２  第１ビーム部、３４４  第１アンカー部、３４６  第２ビーム部、３４８  第２アンカー部、Ｔ１，Ｔ２  出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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