(57)【要約】【課題】データの保持特性を向上し、データ書き込みの高速化を可能にした不揮発性半導体記憶装置を提供する。【解決手段】本実施形態によれば、不揮発性半導体記憶装置は、素子分離絶縁膜により分離された活性領域を有するシリコン基板と、前記活性領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された浮遊ゲートと、前記浮遊ゲート上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成された制御ゲートと、を備える。前記活性領域の前記素子分離絶縁膜に接する面の面方位は（１００）である。【選択図】図４
2014165372.tif 000002
【特許請求の範囲】
【請求項１】
素子分離絶縁膜により分離された活性領域を有するシリコン基板と、
前記活性領域上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された浮遊ゲートと、
前記浮遊ゲート上に形成されたゲート間絶縁膜と、
前記ゲート間絶縁膜上に形成された制御ゲートと、
を備え、
前記活性領域の前記素子分離絶縁膜に接する面の面方位は（１００）であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記シリコン基板の表面から深さ５０ｎｍの領域において、前記素子分離絶縁膜は前記シリコン基板の（１００）面と接することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、複数のメモリセルを直列接続したＮＡＮＤストリングを配列してメモリセルアレイが構成されており、大容量化に適している。また、メモリセル１つ当たりに２ビット以上のデータを記憶する多値記憶方式によりさらなる大容量化を図ることが提案されている。
【０００３】
ＮＡＮＤ型フラッシュメモリのデータ書き込みにおいては、所望の閾値電圧が得られるまで、書き込み動作（プログラム動作）とその後のベリファイ動作とを、書き込み電圧を上昇（ステップアップ動作）させながら繰り返している。
【０００４】
セルの微細化に伴い、浮遊ゲート下方の半導体層と、ＳＴＩ構造の素子分離絶縁膜との界面の固定電荷の影響により、メモリセルの中性閾値電圧が低下する。ここで、中性閾値電圧とは、浮遊ゲートに電荷が蓄積されていない状態の閾値電圧を表す。中性閾値電圧が低下することで、電荷保持時にトンネル絶縁膜にかかる電界が増加し、トンネル確率が増加して、データの保持特性が劣化する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１６１１２号公報
【非特許文献】
【０００６】
【非特許文献１】An investigation of Si-SiO2 interface charges in thermally oxidized (100), (110), (111), and (511) silicon, Susan C. Vitkavage, et al., J. Appl. Phys., Vol. 68, No. 10, 1990, pp.5262-5272
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、データの保持特性を向上し、データ書き込みの高速化を可能にした不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本実施形態によれば、不揮発性半導体記憶装置は、素子分離絶縁膜により分離された活性領域を有するシリコン基板と、前記活性領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された浮遊ゲートと、前記浮遊ゲート上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成された制御ゲートと、を備える。前記活性領域の前記素子分離絶縁膜に接する面の面方位は（１００）である。
【図面の簡単な説明】
【０００９】
【図１】本実施形態に係るＮＡＮＤ型フラッシュメモリのメモリコア構成を示す図。
【図２】本実施形態に係るデータ書き込み方法の一例を示す図。
【図３】本実施形態に係るデータ書き込み方法の一例を示す図。
【図４】本実施形態に係る不揮発性半導体記憶装置の縦断面図。
【図５】シリコンの結晶構造を示す図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１１】
図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリのメモリコア構成を示している。メモリセルアレイ１には、電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ３１が直列接続されたＮＡＮＤストリングが複数配列されている。
【００１２】
各ＮＡＮＤストリングの一端は、選択トランジスタＳＴ０を介してビット線ＢＬに接続され、他端は選択トランジスタＳＴ１を介してソース線ＳＬに接続されている。ＮＡＮＤストリング内のメモリセルＭＣ０〜ＭＣ３１の制御ゲートは異なるワード線ＷＬ０〜ＷＬ３１に接続されている。選択トランジスタＳＴ０、ＳＴ１のゲートは、ワード線と平行に伸びる選択ゲート線ＳＧＤ、ＳＧＳに接続されている。
【００１３】
ロウデコーダ２は、ワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳを選択して駆動する。各ビット線ＢＬは、センスアンプ回路３内のセンスアンプ兼データラッチ３１に接続される。
【００１４】
図１では、ビット線ＢＬがセンスアンプ兼データラッチ３１に１対１の対応で接続されている。この場合、１つのワード線ＷＬによって選択されるメモリセルが、同時書き込み／読み出しが行われる１ページとなる。
【００１５】
また、隣接する２つのビット線ＢＬが１つのセンスアンプ兼データラッチ３１を共有する構成にしてもよい。この場合、１つのワード線ＷＬによって選択されるメモリセルのうちの半分が、同時書き込み／読み出しが行われる１ページとなる。
【００１６】
ワード線を共有するＮＡＮＤストリングの集合が、データ消去の単位となるブロックを構成する。図１に示すように、ビット線ＢＬの方向に複数のブロックＢＬＫ０、ＢＬＫ１、・・・ＢＬＫｍ−１が配列される。
【００１７】
図２は、本実施形態に係るデータ書き込み方法の一例を示す。この例では、ＮＡＮＤ型フラッシュメモリにおいて４値データ記憶方式が実行される。
【００１８】
４値データは、負の閾値電圧であるデータ状態（消去状態）Ｅと、正の閾値電圧であるデータ状態Ａ、Ｂ、Ｃにより規定される。以下では、閾値電圧により規定されるデータ状態を閾値レベル又はレベルという場合がある。
【００１９】
この４値データを書くために、まず選択ブロックの全メモリセルは、負の閾値電圧レベルＥに設定される。これがデータ消去である。このデータ消去は、セルアレイが形成されたウェル領域に正の消去電圧を与え、選択ブロックの全ワード線を０Ｖとして、全メモリセルの浮遊ゲートの電子を放出させることによって行う。
【００２０】
続いて、レベルＥのメモリセルの一部をレベルＡ、Ｂの中間レベルＬＭまで書き込む、下位ページ書き込み（Ｌｏｗｅｒ Ｐａｇｅ Ｐｒｏｇｒａｍ）を行う。その後、レベルＥからＡへ、また中間レベルＬＭからレベルＢ、Ｃへと閾値電圧を上昇させる上位ページ書き込み（Ｕｐｐｅｒ Ｐａｇｅ Ｐｒｏｇｒａｍ）を行う。
【００２１】
以上のデータ書き込みは、選択ワード線に書き込み電圧を与え、非選択ワード線に書き込みパス電圧を与え、ビット線にＶｓｓ（しきい値電圧を上昇させる“０”書き込みの場合）またはＶｄｄ（しきい値電圧を上昇させない書き込み禁止の場合）を与えて、選択的にメモリセルの浮遊ゲートに電子を注入する動作として行う。
【００２２】
即ち、“０”書き込みの場合、ビット線に与えたＶｓｓがＮＡＮＤストリングの選択セルのチャネルまで転送され、書き込み電圧が与えられたときに、トンネル電流によりチャネルから浮遊ゲートへ電子が注入される。“１”書き込み（書き込み禁止）の場合、ＮＡＮＤセルチャネルは選択トランジスタの閾値値電圧まで充電されてフローティングになり、書き込み電圧が与えられたとき、メモリセルのチャネルはコントロールゲートとの容量結合によりブーストされて、電子注入が起こらない。
【００２３】
また、データ書き込みには通常、書き込み電圧を書き込みサイクル毎に少しずつ高くするステップアップ書き込み方式を利用する。
【００２４】
図３は、データ書き込み方法の別の例を示す。この例では、ＮＡＮＤ型フラッシュメモリにおいて８値データ記憶方式が実行される。
【００２５】
８値データは、例えば電圧レベルとして最も低いレベルにある負の閾値電圧分布（消去分布）Ｅと、これより大きい電圧レベルにある閾値電圧分布Ａ〜Ｇにより規定される。
【００２６】
この８値データを書くために、まず選択ブロックの全メモリセルは、最も低い負の閾値電圧分布Ｅに設定される。
【００２７】
次に、ベリファイ電圧ＶＡ’’，ＶＢ’’，ＶＣ’’を用いて、下位ページ書き込み（Ｌｏｗｅｒ Ｐａｇｅ Ｐｒｏｇｒａｍ）を行い、分布幅の広い中間閾値電圧分布Ａ’’，Ｂ’’，Ｃ’’を得る。
【００２８】
その後、これらの分布Ａ’’，Ｂ’’，Ｃ’’から、ベリファイ電圧ＶＡ’，ＶＢ’，ＶＣ’を用いて中位ページ書き込み（Ｍｉｄｄｌｅ Ｐａｇｅ Ｐｒｏｇｒａｍ）を実行し、中間閾値電圧分布Ａ’，Ｂ’，Ｃ’を得る。
【００２９】
その後、中位ページデータ書き込みにより得られた閾値電圧分布Ｅ、Ａ’、Ｂ’、Ｃ’から更に書き込み動作を実行し、最終的な閾値電圧分布Ｅ、Ａ〜Ｇを得るための上位ページ書き込み（Ｕｐｐｅｒ Ｐａｇｅ Ｄａｔａ  Ｐｒｏｇｒａｍ）を行う。上位ページ書き込みでは、閾値電圧分布ＥからＡへ向けた書き込み、中間分布Ａ’から閾値電圧分布ＢまたはＣへ向けた書き込み、中間分布Ｂ’から閾値電圧分布ＤまたはＥへ向けた書き込み、中間分布Ｃ’から閾値電圧分布ＦまたはＧへ向けた書き込みが実行される。
【００３０】
図４は、図１における１つのワード線ＷＬを共有する複数のメモリセルＭＣのワード線ＷＬに沿った縦断面を示している。
【００３１】
図４に示すように、半導体基板１０１には、所定間隔を空けて複数の埋め込み型の素子分離領域１２０が形成されている。素子分離領域１２０の間の半導体基板１０１上には、トンネル絶縁膜１１１、浮遊ゲート１１２、ＩＰＤ（Inter Poly-Si Dielectric）膜１１３、及び制御ゲート（ワードラインＷＬ）１１４が順に積層され、メモリセルを構成している。浮遊ゲート１１２及び素子分離領域１２０の上にＩＰＤ膜１１３が形成されている。このＩＰＤ膜１１３の上に制御ゲート１１４が形成されている。
【００３２】
浮遊ゲート１１２の上面は、素子分離領域１２０の上面より高くなっている。そのため、ＩＰＤ膜１１３は、下層の浮遊ゲート１１２及び素子分離領域１２０の表面形状に応じた凹凸のある形状になっている。また、制御ゲート１１４の下面は、下層のＩＰＤ膜１１３の表面形状に応じた凹凸のある形状になっている。
【００３３】
トンネル絶縁膜１１１は、例えばシリコン酸化膜、シリコン酸窒化膜、又はシリコン窒化膜を用いる。浮遊ゲート１１２は例えばポリシリコン、又はＴｉＮ等の金属材料を用いる。ＩＰＤ膜１１３は例えば、シリコン酸化膜やシリコン酸窒化膜、シリコン窒化膜、Ａｌ２Ｏ３膜、ＨｆＯｘ膜、ＴａＯｘ膜、又はＬａ２Ｏｘ膜を用いる。制御ゲート１１４は例えばポリシリコン、ホウ素やリンがドープされたポリシリコン、又はＴｉＮ、ＴａＮ、Ｗ、Ｎｉ、Ｃｏなどのメタル、又はそれらのシリサイドを用いる。素子分離領域１２０は例えばシリコン酸化膜である。
【００３４】
半導体基板１０１は単結晶シリコンウェハ等のシリコン基板である。浮遊ゲート１１２の下方の半導体基板１０１（チャネル領域（活性領域）１３０）は、素子分離領域１２０と接する面（チャネル側面）に、面方位（１００）が現れている。図５（ａ）はシリコンの結晶構造を示している。また、図５（ｂ）の太線で囲まれた斜線部は（１００）面を示している。また、比較のため、図５（ｃ）に（１１０）面を示す。図５（ｃ）の太線で囲まれた斜線部が（１１０）面に相当する。
【００３５】
本実施形態では、チャネル側面に現れる面方位を（１００）としているため、チャネル側面に現れる面方位が（１１０）の場合と比較して、チャネル領域１３０と素子分離領域１２０との界面における固定電荷の生成を抑制することができる。
【００３６】
固定電荷の生成を抑制することで、メモリセルの中性閾値電圧の低下を抑制することができる。そのため、浮遊ゲート１１２の電荷保持時に、トンネル絶縁膜１１１にかかる電界が増加することを防止し、データの保持特性を向上させることができる。
【００３７】
このように、本実施形態に係る不揮発性半導体記憶装置によれば、データの保持特性を向上し、データ書き込みの高速化を可能にすることができる。
【００３８】
上記実施形態において、半導体基板１０１の表面から少なくとも深さ５０ｎｍ程度までの領域においては、固定電荷の生成を抑制することが好ましい。言い換えれば、素子分離領域１２０は、半導体基板１０１の表面から少なくとも深さ５０ｎｍ程度までの領域においては、単結晶シリコンウェハの（１００）面と接することが好ましい。これは、半導体基板１０１の表面から深さ５０ｎｍ程度に存在する固定電荷がメモリセルの閾値電圧に大きく影響を与えるためである。そのため、半導体基板１０１に、素子分離領域１２０のための溝を加工する際、半導体基板１０１の表面から少なくとも深さ５０ｎｍ程度までは、溝の側面が基板表面に対して垂直になるように加工することが好ましい。
【００３９】
上記実施形態のように、チャネル側面に（１００）面が現れるようにすることで、選択トランジスタにおいて、リーク電流を抑制することができる。
【００４０】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００４１】
１０１  半導体基板
１１１  トンネル絶縁膜
１１２  浮遊ゲート
１１３  ＩＰＤ膜
１１４  制御ゲート
１２０  素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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