(57)【要約】【課題】配線の抵抗の増大を抑制できる多層配線構造を有する半導体装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体装置は、基板１、第１の層間絶縁層２、第２の層間絶縁層３、第１のトレンチ４、第１の配線６ａ、第２のトレンチ５、及び第２の配線７ａを備える。第１の層間絶縁層は、基板上に設けられる。第２の層間絶縁層は、第１の層間絶縁層上に設けられる。第１のトレンチは、第２の層間絶縁層の表面から第２の層間絶縁層を貫通し、第２の層間絶縁層の厚さの２倍より小さい幅を有する。第１の配線は、第１の金属からなり第１のトレンチ内に埋め込まれる。第２のトレンチは、第２の層間絶縁層の表面から第２の層間絶縁層を貫通し、第１のトレンチの幅よりも広い幅を有する。第２の配線は、第２の金属からなり第２のトレンチ内に埋め込まれる。第１の金属は、第２の金属中の電子の平均自由工程よりも短い電子の平均自由工程を有する。【選択図】図５
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた絶縁体からなる第１の層間絶縁層と、
前記第１の層間絶縁層上に設けられた絶縁体からなる第２の層間絶縁層と、
前記第２の層間絶縁層の前記基板とは反対側の表面から前記第２の層間絶縁層を貫通し、前記第２の層間絶縁層の厚さの２倍より小さい幅を有する第１のトレンチと、
前記第１のトレンチ内に埋め込まれた第１の金属からなる第１の配線と、
前記第２の層間絶縁層の前記表面から前記第２の層間絶縁層を貫通し、前記第１のトレンチの前記幅よりも広い幅を有する第２のトレンチと、
前記第２のトレンチ内に埋め込まれた第２の金属からなる第２の配線と、
を備え、
前記第１の金属は、前記第２の金属中の電子の平均自由工程よりも短い電子の平均自由工程を有し、
前記第１の配線の幅及び前記第２の配線の幅が前記第１のトレンチの前記幅と同じ幅としたときに、前記第２の配線の比抵抗が、前記第１の配線の比抵抗より高く、
前記第２の配線は、前記第１の金属からなる金属膜を介して前記第２のトレンチ内に埋め込まれ、
前記第２のトレンチ内の前記第１の金属からなる前記金属膜の厚さは、前記第１のトレンチの前記幅の半分より大きく且つ前記第２の層間絶縁層の前記厚さより小さく、
前記第１の金属は、銅又はアルミニウムであり、
前記第２の金属は、タングステン、モリブデン、ロジウム、イリジウム、亜鉛、コバルト、ニッケル、ルテニウム、及び鉄のいずれか１つであり、
前記金属膜と前記第２の配線との間にバリアメタル層をさらに備え、
前記バリアメタル層は、チタン、窒化チタン、及びチタンと窒化チタンとの積層構造、並びに、タンタル、窒化タンタル、及びタンタルと窒化タンタルとの積層構造、のうちのいずれか１つから構成された半導体装置。
【請求項２】
基板と、
前記基板上に設けられた絶縁体からなる第１の層間絶縁層と、
前記第１の層間絶縁層上に設けられた絶縁体からなる第２の層間絶縁層と、
前記第２の層間絶縁層の前記基板とは反対側の表面から前記第２の層間絶縁層を貫通する第１のトレンチと、
前記第１のトレンチ内に埋め込まれた第１の金属からなる第１の配線と、
前記第２の層間絶縁層の前記表面から前記第２の層間絶縁層を貫通し、前記第１のトレンチの幅よりも広い幅を有する第２のトレンチと、
前記第２のトレンチ内に埋め込まれた第２の金属からなる第２の配線と、
を備え、
前記第１の金属は、前記第２の金属中の電子の平均自由工程よりも短い電子の平均自由工程を有する半導体装置。
【請求項３】
前記第１の配線の幅及び前記第２の配線の幅が前記第１のトレンチの前記幅と同じ幅としたときに、前記第２の配線の比抵抗が、前記第１の配線の比抵抗より高い、請求項２記載の半導体装置。
【請求項４】
前記第２の配線は、前記第１の金属からなる金属膜を介して前記第２のトレンチ内に埋め込まれている請求項２または３に記載の半導体装置。
【請求項５】
前記第２のトレンチ内の前記第１の金属からなる前記金属膜の厚さは、前記第１のトレンチの前記幅の半分より大きく且つ前記第２の層間絶縁層の前記厚さより小さい請求項４記載の半導体装置。
【請求項６】
基板上に、絶縁体からなる第１の層間絶縁層を形成する工程と、
前記第１の層間絶縁層上に絶縁体からなる第２の層間絶縁層を形成する工程と、
前記第２の層間絶縁層の表面から前記第２の層間絶縁層を貫通し、前記第２の層間絶縁層の厚さの２倍より小さい幅を有する第１のトレンチと、前記第２の層間絶縁層の前記表面から前記第２の層間絶縁層を貫通し、前記第１のトレンチの前記幅よりも広い幅を有する第２のトレンチとを同時に形成する工程と、
前記第１のトレンチを埋め込み、前記第２の層間絶縁層の前記表面並びに前記第２のトレンチの側壁及び底面を覆う第１の金属からなる第１の金属膜を形成する工程と、
前記第１の金属膜を介して、前記第１のトレンチ上、前記第２の層間絶縁層の前記表面上、並びに前記第２のトレンチの前記側壁上及び前記底面上に、第２の金属からなる第２の金属膜を形成する工程と、
前記第２の層間絶縁層の前記表面が露出するまで前記第２の金属膜及び前記第１の金属膜を除去する工程と、
を備えた、半導体装置の製造方法。
【請求項７】
前記第２の層間絶縁層の前記表面が露出するまで前記第２の金属膜及び前記第１の金属膜を除去する前記工程により、
前記第１のトレンチ内を埋め込む前記第１の金属膜からなる第１の配線と、
前記第２のトレンチ内を埋め込む前記第２の金属膜からなる第２の配線と、
前記第１の層間絶縁層と前記第２の配線との間、及び前記第２の層間絶縁層と前記第２の配線との間に、前記第１の金属膜からなる金属膜と、
が形成される請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
後述する実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
システムＬＳＩや半導体メモリ装置等の半導体装置では、半導体素子がアレイ状に配列されたセル領域と、このセル領域の半導体素子を周辺領域から制御する周辺回路領域を有する。半導体装置の大容量化のために、半導体素子の微細化及び配線構造の多層配線化が進んでいる。例えば、半導体メモリ装置は、半導体メモリ素子を有するメモリセル領域と、メモリセル領域の周囲にメモリセル領域の半導体メモリ素子を制御するための回路を有する周辺回路領域とを有し、メモリセル領域及び周辺回路領域の上部に多層配線構造を有する。多層配線構造の各配線層では、メモリセル領域内の素子から引き出された配線（以下、セル領域内配線）と周辺回路領域で周辺回路から引き出された配線（以下、周辺領域内配線）とが存在する。半導体メモリ装置の大容量化とともに、半導体メモリ素子及びセル領域内配線の微細化が進む。この結果、セル領域内配線の抵抗が増大し、メモリセル領域内の制御信号の遅延及び配線抵抗による発熱の増大という問題が発生する。セル領域内配線の抵抗の上昇を抑制するために平均自由工程の短い金属を用いる方法があるが、周辺領域内配線の抵抗増大が問題となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２３１５８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
配線の抵抗の増大を抑制できる多層配線構造を有する半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態に係る半導体装置は、基板と、第１の層間絶縁層と、第２の層間絶縁層と、第１のトレンチと、第１の配線と、第２のトレンチと、第２の配線と、を備える。基板には、半導体素子が形成される。第１の層間絶縁層は、絶縁体からなり基板上に設けられる。第２の層間絶縁層は、絶縁体からなり第１の層間絶縁層上に設けられる。第１のトレンチは、第２の層間絶縁層の基板とは反対側の表面から第２の層間絶縁層を貫通する。第１の配線は、第１の金属からなり、第１のトレンチ内に埋め込まれる。第２のトレンチは、第２の層間絶縁層の表面から第２の層間絶縁層を貫通し、第１のトレンチの幅よりも広い幅を有する。第２の配線は、第２の金属からなり、第２のトレンチ内に埋め込まれる。第１の金属は、第２の金属中の電子の平均自由工程よりも短い電子の平均自由工程を有する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置の製造工程の一部の工程を示す要部模式断面図。
【図２】第１の実施形態に係る半導体装置の製造工程の一部の工程を示す要部模式断面図。
【図３】第１の実施形態に係る半導体装置の製造工程の一部の工程を示す要部模式断面図。
【図４】第１の実施形態に係る半導体装置の製造工程の一部の工程を示す要部模式断面図。
【図５】第１の実施形態に係る半導体装置の製造工程の一部の工程を示す要部模式断面図。
【図６】比較例に係る半導体装置の製造工程の一部の工程を示す要部模式断面図。
【図７】比較例に係る半導体装置の製造工程の一部の工程を示す要部模式断面図。
【図８】比較例に係る半導体装置の製造工程の一部の工程を示す要部模式断面図。
【図９】比較例に係る半導体装置の製造工程の一部の工程を示す要部模式断面図。
【図１０】比較例に係る半導体装置の製造工程の一部の工程を示す要部模式断面図。
【図１１】比較例に係る半導体装置の製造工程の一部の工程を示す要部模式断面図。
【図１２】比較例に係る半導体装置の製造工程の一部の工程を示す要部模式断面図。
【発明を実施するための形態】
【０００７】
以下、本発明の実施の形態について図を参照しながら説明する。実施形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。実施の形態は、半導体メモリ装置を例に説明するが、その他のＬＳＩを有する半導体装置である場合でも、実施形態は適用可能である。
【０００８】
（第１の実施形態）
図１〜図５を用いて、本発明の第１の実施形態に係る半導体装置の要部の構造及び半導体装置の製造方法を説明する。図１〜図５は本実施形態に係る半導体装置の製造方法による半導体装置の製造工程の一部の工程を示す模式的断面図である。
【０００９】
図５に示したように、本実施形態に係る半導体装置は、半導体基板１、第１の層間絶縁層２、第２の層間絶縁層３、第１の配線６ａ、及び第２の配線７ａを備える。
【００１０】
半導体基板１は、例えばシリコン基板である。半導体基板１は、メモリセル領域及びメモリセル領域の周囲に隣接する周辺回路領域を有する。半導体基板のメモリセル領域には、メモリ素子がアレイ状に形成される。周辺回路領域には、メモリ素子を駆動または制御するための周辺回路を構成する半導体素子が形成される。
【００１１】
第１の層間絶縁層２は、半導体基板１のメモリセル領域上及び周辺回路領域上に設けられる。第１の層間絶縁層２は、例えば、酸化シリコンであるが、窒化シリコンであることも可能である。
【００１２】
第２の層間絶縁層３は、第１の層間絶縁層２上に設けられる。第２の層間絶縁層３は、例えば、酸化シリコンであるが、窒化シリコンであることも可能である。半導体基板１のメモリセル領域では、第２の層間絶縁層３の半導体基板１とは反対側の表面から第２の層間絶縁層３を貫通する第１のトレンチ４が設けられる。第１のトレンチの幅（半導体基板の表面に平行な方向における幅）は、第２の層間絶縁層３の厚さ（半導体基板表面に垂直方向の厚さ）の２倍より小さい。
【００１３】
第１の配線６ａは、第１の金属により構成され、第１のトレンチ４内に埋め込まれる。第１の金属は、例えば、タングステン（Ｗ）である。タングステンの替わりにモリブデン（Ｍｏ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、亜鉛（Ｚｎ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、または鉄（Ｆｅ）のいずれかを用いることも可能である。
【００１４】
周辺回路領域では、第２の層間絶縁層３の半導体基板１とは反対側の表面から第２の層間絶縁層３を貫通する第２のトレンチ５が設けられる。第２のトレンチの幅（半導体基板に平行な方向における幅）は、第１のトレンチの幅よりも広い。
【００１５】
図では説明を簡単にするために、第１のトレンチの断面と第２のトレンチの断面が互いに図中の紙面に平行な場合で考える。すなわち、第１のトレンチ４と第２のトレンチ５は、紙面垂直方向に延伸している場合で考える。しかしながら、これに限定されない。第１のトレンチ４と第２のトレンチ５は、半導体基板１の表面に平行な面内で、それぞれ、任意の方向に延伸していてもよい。
【００１６】
ここで、第１のトレンチ４の幅とは、第１のトレンチ４の延伸する方向に垂直な第１のトレンチの断面における第１のトレンチの水平方向（半導体基板の表面に平行な方向）の厚さである。第１のトレンチ４は、第１のトレンチ４の幅を有する断面に垂直な方向に延伸すると考える。第２のトレンチ５に対しても同様に考える。
【００１７】
第２の配線７ａは、第２の金属により構成され、第２のトレンチ５内に埋め込まれる。第２の金属は、例えば、銅（Ｃｕ）である。銅の替わりにアルミニウム（Ａｌ）を用いることも可能である。第２の金属は、第１の金属中の電子の平均自由工程よりも長い電子の平均自由工程を有する。逆に言えば、第１の金属は、第２の金属中の電子の平均自由工程よりも短い電子の平均自由工程を有する。
【００１８】
ここで、第１の配線６ａ及び第２の配線７ａの幅は、第１のトレンチ４及び第２のトレンチ５の幅と同様にして考える。第１の配線６ａは、第１の配線の幅を有する第１の配線の断面に垂直な方向に延伸する。第２の配線も同様に第２の配線の幅を有する第２の配線の断面に垂直な方向に延伸する。
【００１９】
本実施形態に係る半導体装置は、上述したように、半導体基板１の上に、第１の層間絶縁層２、第２の層間絶縁層３、第１の配線６ａ、及び第２の配線７ａを少なくとも有する１つの配線層を有する。詳細な説明を省略するが、本実施形態に係る半導体装置は、上記配線層を半導体基板１上に複数有することによって、多層配線構造を備える。多層配線構造中の第１の配線６ａは、半導体基板１のメモリセル領域上に設けられた前述のセル領域内配線であり、メモリセルに接続されるワード線、ビット線、またはソース線等である。多層配線構造中の第２の配線７ａは、半導体基板１の周辺回路領域上に設けられた前述の周辺領域内配線であり、周辺回路に電気的に接続される。第１の層間絶縁層２及び第２の層間絶縁層３は、第１の配線及び第２の配線の各配線間の寄生容量を小さく抑えるために、誘電率が低い材料が望まれる。
【００２０】
本実施形態に係る半導体装置では、第２の配線７ａは、第２のトレンチ５内に第１の金属からなる金属膜６ｂを介して埋め込まれている。後述の半導体装置の製造方法で説明するように、金属膜６ｂは、本実施形態に係る半導体装置の製造方法により本実施形態に係る半導体装置を形成した場合に必要となる。しかしながら、これに限定されない。後述の比較例に係る半導体装置の製造方法で比較例に係る半導体装置を製造する場合は、第２の配線７ａを、金属膜６ｂを介さずに第２のトレンチ５内に埋め込むことができる。
【００２１】
次に本実施形態に係る半導体装置の多層配線構造の特徴について説明する。半導体メモリの大容量化が進むと、メモリセル領域内では、半導体素子及び配線の微細化が進むが、周辺回路領域内では、メモリセル領域内に比べて半導体素子及び配線の微細化が求められない。半導体装置内の半導体素子間を電気的に接続する配線として、一般に、比抵抗の小さい、銅またはアルミニウムが用いられる。特に、熱伝導率が高く、比抵抗が小さい、銅がよく用いられる。本実施形態に係る半導体メモリ装置においても、周辺回路領域の第２の配線は、上述のように銅を用いている。
【００２２】
これに対して、大容量化が進むほど、メモリセル領域における配線幅は、周辺回路領域の配線幅に比べて小さいことが要求される。第１の配線が第２の配線と同じように銅で構成されている場合、配線の幅が小さくなりある値以下になると、急激に銅の比抵抗が上昇する。これは細線効果と呼ばれる現象である。これは、配線の幅が銅の電子の平均自由工程に比べて同等以下に小さくなると発生する。すなわち、配線の幅が電子の平均自由工程より小さくなると、電子が配線の側壁に散乱される割合が銅結晶中の格子散乱に対して増加するためである。例えば、銅中の格子散乱による電子の平均自由工程は、およそ４０ｎｍである。このため、配線の幅が、例えば、およそ４０ｎｍより小さくなると、銅の比抵抗が急激に増加する。従って、メモリセル領域の第１の配線に銅を用いると、例えば、およそ４０ｎｍ以下の配線幅では、配線抵抗が急激に増大してしまう。
【００２３】
本実施形態に係る半導体メモリ装置では、第１の配線に、第２の配線より電子の平均自由工程が小さい金属を用いる。例えば、本実施形態に係る半導体メモリ装置では、銅の代わりにタングステンを用いる。タングステンは、銅よりも電子の平均自由工程が小さい。平均自由工程が小さい金属は、上記のように配線抵抗が増大し始める配線の幅（細線効果が顕著となる配線の幅）が小さい。
【００２４】
そこで本実施形態に係る半導体メモリ装置では、周辺領域の第２の配線は、上記第２の金属である銅を用いることにより、第２の配線の比抵抗を小さくしている。さらに、メモリセル領域の第１の配線は、銅の代わりに上記第１の金属であるタングステンを用いることにより、第１の配線の幅を小さくしても、銅を用いた場合よりも第１の配線の比抵抗を低く維持している。
【００２５】
言い換えると、第１の配線の幅と第２の配線の幅が第１の配線が埋め込まれている第１のトレンチの幅と同じ幅であるとしたときに、第１の配線の比抵抗が第２の配線の比抵抗よりも低くなるように、第１の配線に用いる第１の金属、第２の配線に用いる第２の金属、及び第１の配線の幅が設定される。
【００２６】
次に、本実施形態に係る半導体メモリ装置の製造方法について説明する。図１に示したように、第１の層間絶縁層２が、例えば、ＣＶＤ（Chemical Vapor Deposition）法により半導体基板１上に形成される。第１の層間絶縁層２は、例えば、酸化シリコンである。半導体基板１は、メモリセル領域及びその周囲に配置された周辺回路領域を有する。メモリセル領域には、メモリセルとなる半導体素子が半導体基板１中に形成される。また、周辺領域には、メモリセルを制御するための周辺回路が半導体基板１中に形成される。第１の層間絶縁層２は、第１の層間絶縁層２を貫通し半導体基板１中の半導体素子に達する図示しないコンタクトビアを有する。コンタクトビアは、導電体で有り半導体素子の電極を配線層に引き出す。
【００２７】
次に、第２の層間絶縁層３が、例えば、ＣＶＤ法により、メモリセル領域及び周辺回路領域において第１の層間絶縁層２上に設けられる。第２の層間絶縁層３は、例えば、酸化シリコンである。
【００２８】
次に、図２に示したように、第２の層間絶縁層３の半導体基板１とは反対側の表面から第２の層間絶縁層３を貫通する第１のトレンチ４が、例えばＲＩＥ（Reactive Ion Etching）法により形成される。第１のトレンチ４の幅は、第２の層間絶縁層３の厚さの２倍より小さい。これと同時に、第２の層間絶縁層３の半導体基板１とは反対側の表面から第２の層間絶縁層３を貫通する第２のトレンチ５が形成される。第２のトレンチの幅は、第１のトレンチ４の幅よりも大きい。
【００２９】
上記ＲＩＥ法により第１のトレンチ４及び第２のトレンチ５を形成するために、第１の層間絶縁層２と第２の層間絶縁層３との間に、エッチングストップ層として窒化シリコンを設けてもよい。この場合、ＲＩＥ法によりエッチングストップ層が露出するまで第２の層間絶縁層３をエッチングして、第１のトレンチ４及び第２のトレンチ５が第２の層間絶縁層３を貫通するように形成される。
【００３０】
次に、図３に示したように、第１の金属からなる第１の金属膜６が、第１のトレンチ４を埋め込み、第２の層間絶縁層３の表面、及び第２のトレンチの内面（側壁及び底面）を覆うように形成される。第１の金属は、後述の第２の金属より電子の平均自由工程が短い金属であり、例えば、タングステンである。タングステン膜６は、例えば、六弗化タングステンを原料にしてＣＶＤ法で形成される。タングステン膜６がＣＶＤ法等の気相成長により形成されるため、タングステン膜６が、第１のトレンチ４の側壁、第１のトレンチ４の底面、第２の層間絶縁層３の表面、第２のトレンチ５の側壁、及び第２のトレンチ５の底面上に、ほぼ同じ厚さで形成されていく。
【００３１】
ここで、タングステンの代わりにモリブデンを用いることも可能である。タングステンまたはモリブデンを成膜する場合、絶縁膜との密着性を良好にするために、第１の層間絶縁層２及び第２の層間絶縁層３の表面に予め、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）成膜後、タングステンまたはモリブデンを成膜することも可能である。
【００３２】
第２のトレンチ５の底面上に形成されたタングステン膜６の厚さが、第１のトレンチ４の幅の半分となったとき、第１のトレンチ４がタングステン膜６によりほぼ完全に埋め込まれる。第２のトレンチ５の底面上に形成されたタングステン膜６の厚さが、第１のトレンチ４の幅の半分以上第２の層間絶縁層３の膜厚以下となるように、タングステン膜６が形成される。このようにすることで、タングステン膜６により第２のトレンチ５が完全に埋め込まれることがなく、第２のトレンチ５の形状が維持される。
【００３３】
次に、図４に示したように、第２の金属からなる第２の金属膜７が、タングステン膜６を介して、第１のトレンチ４上、第２の層間絶縁層３の表面上、第２のトレンチ５の側壁上、及び第２のトレンチ５の底面上に形成される。第２の金属は、第１の金属より電子の平均自由工程が長い金属で有り、例えば、銅である。銅膜７は、第１の金属膜６上に形成された銅のシードからメッキ法により形成される。これにより、銅膜７は、タングステン膜６を介して、第１のトレンチ上、第２の層間絶縁層３の表面上、第２のトレンチ５の側壁上、及び第２のトレンチ５の底面上に、形成される。銅膜７は、タングステン膜６を介して、第２のトレンチ５内に埋め込まれる。
【００３４】
次に、図５に示したように、例えば、ＣＭＰ（Chemical Mechanical Polishing）法により、第２の層間絶縁層３の表面が露出するまで、銅膜７の表面及びタングステン膜６の表面を研磨して、銅膜７の上部及びタングステン膜６の上部を除去する。この結果、第１の配線６ａが、第１のトレンチ４を埋め込むタングステン膜６により構成される。第２の配線７ａが、第２のトレンチ５を埋め込む銅膜７により構成される。タングステン膜６からなる金属膜が、第１の層間絶縁層２と第２の層間絶縁層３との間、及び第２の層間絶縁層３と第２の配線７ａとの間に、形成される。ＣＭＰ法の代わりにＣＤＥ（Chemical Dry Etching）法で、第２の層間絶縁層３の表面が露出するまで、銅膜７の表面及びタングステン膜６の表面をエッチングして、銅膜７の上部及びタングステン膜６の上部を除去することも可能である。
【００３５】
ここで、第２の金属膜７から第１の層間絶縁層２及び第２の層間絶縁層３へ第２の金属が拡散することを防止するために、第１の金属膜と第２の金属膜との間に、バリアメタル層を設けてもよい。または、第２の金属膜６中に他の金属を拡散させる目的でバリアメタル層を用いてもよい。本実施形態では、第１の金属にタングステンを用い、第２の金属に銅を用いている。この場合、チタンまたはタンタルを銅膜７に拡散させるために、タングステン膜６と銅膜７との間に、バリア層として、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、若しくはチタン／窒化チタンの積層構造（Ｔｉ／ＴｉＮ）、または、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、若しくはタンタル／窒化タンタルの積層構造（Ｔａ／ＴａＮ）を用いてもよい。
【００３６】
上記第１の層間絶縁層２、第２の層間絶縁層３、第１の配線６ａ、及び第２の配線７ａにより、多層配線構造のうちの１つの配線層を形成する。以後は、図１〜図５に示した工程を繰り返して、上記配線層を複数形成することにより、多層配線構造が形成される。第１の配線６ａ及び第２の配線７ａは、前述の第１の層間絶縁層２に設けられるコンタクトビアと電気的に接続され、それそれ、メモリセル領域中の半導体素子及び周辺回路領域中の半導体素子に電気的に接続される。
【００３７】
本実施形態に係る半導体装置では、１つの配線層に第１の配線６ａ及び第２の配線７ａを有する。そこで、本実施形態に係る半導体装置の製造方法では、第２の層間絶縁層３を貫通する第１のトレンチ４、及び第２の層間絶縁層３を貫通し第１のトレンチよりも幅の広い第２のトレンチ５を同時に形成する工程と、第１のトレンチ４を埋め込み、第２の層間絶縁層３の表面並びに第２のトレンチ５の側壁及び底面を覆う第１の金属からなる第１の金属膜を形成する工程と、第１の金属膜６を介して、第１のトレンチ４上、第２の層間絶縁層３の表面上、並びに、第２のトレンチ５の側壁上及び底面上に、第２の金属からなる第２の金属膜６を形成する工程と、第２の層間絶縁層３の表面が露出するまで第２の金属膜７及び第１の金属膜６を除去する工程と、を備える。これによって、本実施形態に係る半導体装置の製造方法では、第１の配線６ａ及び第２の配線７ａを形成するために、それぞれ、別のリソグラフィー工程及び平坦化工程を実施しなくても、第１の配線６ａ及び第２の配線７ａを一体的に形成することが可能である。このため、本実施形態に係る半導体装置の製造方法を用いることにより、半導体装置の生産工程が削減され、半導体装置の生産コストを低くすることができる。
【００３８】
これに対して、比較例に係る半導体装置の製造方法を図６〜１２を用いて説明する。図６〜図１２は、比較例に係る半導体装置の製造方法による半導体装置の製造工程の一部の工程を示す模式的断面図である。なお、本実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。本実施形態との相異点について主に説明する。
【００３９】
図６に示したように、半導体素子が形成された半導体基板１上に第１の層間絶縁層２がＣＶＤ法により形成される。その後、第１の金属からなる第１の金属膜６が、ＣＶＤ法により、第１の層間絶縁層２上に形成される。
【００４０】
次に、図７に示したように、図示しないマスクを用いて、ＲＩＥ法により第１の金属膜６を第１の層間絶縁層２の表面が露出するまでエッチングすることにより、メモリセル領域において、前述の本実施形態に係る第１の配線６ａの幅と同じ幅を有するように、第１の配線６ａが形成される。
【００４１】
次に、図８に示したように、第２の層間絶縁層３が、例えば、ＣＶＤ法により、第１の層間絶縁層２上及び第１の配線６ａ上に形成される。半導体基板１の表面の垂直方向において、第２の層間絶縁層３の厚さが、第１の配線６ａの厚さよりも厚くなるまで、第２の層間絶縁層３が形成される。第１の層間絶縁層２及び第２の層間絶縁層３は、上記本実施形態に係る半導体装置の製造方法と同じ酸化シリコンである。
【００４２】
次に、図９に示したように、ＣＭＰ法により、第２の層間絶縁層３の表面を第１の配線６ａの上端が露出するまで研磨する。ＣＭＰ法の代わりにＣＤＥ法を用いることも可能である。
【００４３】
次に、図１０に示したように、周辺回路領域において、第２の層間絶縁層３の表面から第２の層間絶縁層３を貫通する第２のトレンチ５を形成する。第２のトレンチ５の幅が、第１の配線６ａの幅よりも大きい。
【００４４】
次に、第２の金属膜７が、第１の配線６ａ上、第２の層間絶縁層の表面上、第２のトレンチ５の側壁上、及び第２のトレンチ５の底面上を覆うように形成される。第２のトレンチ５の底面上の第２の金属膜７の厚さは、第２の層間絶縁層３の厚さより厚くなるように、第２の金属膜７が形成される。
【００４５】
次に、図１２に示したように、ＣＭＰ法により第１の配線６ａの上端及び第２の層間絶縁層３の表面が露出するまで、第２の金属膜７の表面を研磨する。この結果、第１の層間絶縁層２、第２の層間絶縁層３、第１の配線６ａ、及び第２の配線７ａにより構成される１つの配線層が形成される。この配線層のメモリセル領域では、第１の配線６ａが形成され、周辺回路領域では第２の配線７ａが形成される。この配線層が複数繰り返して形成されることにより、半導体基板１上に多層配線構造が形成される。
【００４６】
比較例に係る半導体装置の製造方法では、第１の配線６ａ及び第２の配線７ａをそれぞれ、別の製造工程で形成しているために、本実施形態に係る半導体装置の製造方法に比べて製造工程が多い。この結果、本実施形態に係る半導体装置の製造方法と比べると製造コストが増加してしまう。
【００４７】
本実施形態に係る半導体装置及び半導体装置の製造方法において、電子の平均自由工程が長い第２の金属として、銅を例に説明した。銅の代わりにアルミニウムを用いることも可能である。また、電子の平均自由工程が短い第１の金属としてタングステンを例に挙げた。タングステンの代わりにモリブデン、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、亜鉛（Ｚｎ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、または鉄（Ｆｅ）のいずれかを用いることも可能である。
【００４８】
細線効果による配線抵抗の上昇分を計算する式が論文（W.Steinhogl et al., proc. SISPAD 2003 and Phys. Rev. B66(2002)）に報告されている。この式によれば、銅の比抵抗１．６７μΩ・ｃｍ、配線幅２０ｎｍ、配線高さ５０ｎｍ、銅の粒径４０ｎｍ、銅の粒界での散乱率０．７２とした場合、銅配線を２０ｎｍにしたときの比抵抗は１０μΩ・ｃｍとなる。この値を参考にすれば、第１の金属としては、配線の幅が十分に大きいときの比抵抗が１０μΩ・ｃｍ以下の金属であれば用いることができる。これよりも比抵抗が大きい金属では、配線の幅を２０ｎｍ以下まで狭くしていった場合に、第２の金属、例えば、銅からなる同じ配線幅の配線よりも比抵抗が低くなることができなくなってしまう。
【００４９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５０】
１  半導体基板
２  第１の層間絶縁層
３  第２の層間絶縁層
４  第１のトレンチ
５  第２のトレンチ
６  第１の金属膜
６ａ  第１の配線
６ｂ  金属膜
７  第２の金属膜
７ａ  第２の配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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