(57)【要約】【課題】安定した消去動作を行う。【解決手段】不揮発性半導体記憶装置１は、選択トランジスタＳＴ１，ＳＴ２と、基板上に積層された複数のメモリセルＭＴと、複数のメモリセルＭＴの制御ゲートに接続された複数のワード線ＷＬと、選択トランジスタＳＴ１，ＳＴ２のゲートに接続された選択ゲート線ＳＧＤＩ，ＳＧＳＩと、選択トランジスタＳＴ１に接続されたビット線ＢＬと、選択トランジスタＳＴ２に接続されたソース線ＳＬと、消去動作及びベリファイ動作を含む消去ループを実行する制御回路１６とを含む。制御回路１６は、消去ループ回数が増えるにつれてステップアップする消去電圧、第１の電圧及び第２の電圧をそれぞれビット線ＢＬ、選択ゲート線ＳＧＤＩ及び選択ゲート線ＳＧＤＩ，ＳＧＳＩに印加し、消去電圧、第１の電圧及び第２の電圧のステップアップ電圧を個別に調整する。【選択図】      図８
2014038670.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の選択トランジスタと、
基板上に積層され、各々が電荷蓄積層と制御ゲートとを含み、前記第１及び第２の選択トランジスタ間に電流経路が直列接続された複数のメモリセルと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、
前記第１及び第２の選択トランジスタのゲートにそれぞれ接続された第１及び第２の選択ゲート線と、
前記第１の選択トランジスタと前記複数のメモリセルとの間に接続された第１のダミーセルと、
前記第２の選択トランジスタと前記複数のメモリセルとの間に接続された第２のダミーセルと、
前記第１及び第２のダミーセルの制御ゲートにそれぞれ接続された第１及び第２のダミーワード線と、
前記複数のメモリセル間に接続されたバックゲートトランジスタと、
前記バックゲートトランジスタのゲートに接続されたバックゲート線と、
前記第１の選択トランジスタの電流経路の一端に接続されたビット線と、
前記第２の選択トランジスタの電流経路の一端に接続されたソース線と、
前記複数のメモリセルのデータを消去する消去動作と、前記複数のメモリセルのデータが消去されたことを確認するベリファイ動作とを含む消去ループを実行する制御回路と、
を具備し、
前記制御回路は、消去ループ回数が増えるにつれてステップアップする消去電圧、第１の電圧及び第２の電圧をそれぞれ前記ビット線、前記第１の選択ゲート線及び前記第２の選択ゲート線に印加し、前記第１及び第２のダミーワード線に第３の電圧を印加し、前記バックゲート線に第４の電圧を印加し、前記消去電圧、及び前記第１乃至第４の電圧のステップアップ電圧を個別に調整することを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１及び第２の選択トランジスタと、
基板上に積層され、各々が電荷蓄積層と制御ゲートとを含み、前記第１及び第２の選択トランジスタ間に電流経路が直列接続された複数のメモリセルと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、
前記第１及び第２の選択トランジスタのゲートにそれぞれ接続された第１及び第２の選択ゲート線と、
前記第１の選択トランジスタの電流経路の一端に接続されたビット線と、
前記第２の選択トランジスタの電流経路の一端に接続されたソース線と、
前記複数のメモリセルのデータを消去する消去動作と、前記複数のメモリセルのデータが消去されたことを確認するベリファイ動作とを含む消去ループを実行する制御回路と、
を具備し、
前記制御回路は、消去ループ回数が増えるにつれてステップアップする消去電圧、第１の電圧及び第２の電圧をそれぞれ前記ビット線、前記第１の選択ゲート線及び前記第２の選択ゲート線に印加し、前記消去電圧、前記第１の電圧及び前記第２の電圧のステップアップ電圧を個別に調整することを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記第１の選択トランジスタと前記複数のメモリセルとの間に接続された第１のダミーセルと、
前記第２の選択トランジスタと前記複数のメモリセルとの間に接続された第２のダミーセルと、
前記第１及び第２のダミーセルの制御ゲートにそれぞれ接続された第１及び第２のダミーワード線と、
をさらに具備し、
前記制御回路は、前記第１及び第２のダミーワード線に第３の電圧を印加し、前記第３の電圧のステップアップ電圧を個別に調整することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
第１及び第２の選択トランジスタと、
基板上に積層され、各々が電荷蓄積層と制御ゲートとを含み、前記第１及び第２の選択トランジスタ間に電流経路が直列接続された複数のメモリセルと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、
前記第１及び第２の選択トランジスタのゲートにそれぞれ接続された第１及び第２の選択ゲート線と、
前記第１の選択トランジスタの電流経路の一端に接続されたビット線と、
前記第２の選択トランジスタの電流経路の一端に接続されたソース線と、
前記複数のワード線と、前記第１及び第２の選択ゲート線との電圧を制御するロウデコーダと、
前記複数のメモリセルのデータを消去する消去動作と、前記複数のメモリセルのデータが消去されたことを確認するベリファイ動作とを含む消去ループを実行し、消去ループ回数が増えるにつれてステップアップする消去電圧を前記ビット線に印加する制御回路と、
前記消去電圧のレベルを検知する検知回路と、
を具備し、
前記ロウデコーダは、前記検知回路の検知結果に基づいて、前記第１及び第２の選択ゲート線をフローティング状態にして、容量カップリングにより上昇する前記第１及び第２の選択ゲート線の第１及び第２の電圧を設定し、前記第１及び第２の選択ゲート線をフローティング状態にするタイミングを制御することで前記第１及び第２の電圧のステップアップ電圧を個別に調整することを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記第１の選択トランジスタと前記複数のメモリセルとの間に接続された第１のダミーセルと、
前記第２の選択トランジスタと前記複数のメモリセルとの間に接続された第２のダミーセルと、
前記第１及び第２のダミーセルの制御ゲートにそれぞれ接続された第１及び第２のダミーワード線と、
をさらに具備し、
前記ロウデコーダは、前記検知回路の検知結果に基づいて、前記第１及び第２のダミーワード線をフローティング状態にして、容量カップリングにより上昇する前記第１及び第２のダミーワード線の第３の電圧を設定し、前記第１及び第２のダミーワード線をフローティング状態にするタイミングを制御することで前記第３の電圧のステップアップ電圧を個別に調整することを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記複数のメモリセル間に接続されたバックゲートトランジスタと、
前記バックゲートトランジスタのゲートに接続されたバックゲート線と、
をさらに具備し、
前記ロウデコーダは、前記検知回路の検知結果に基づいて、前記バックゲート線をフローティング状態にして、容量カップリングにより上昇する前記バックゲート線の第４の電圧を設定し、前記バックゲート線をフローティング状態にするタイミングを制御することで前記第４の電圧のステップアップ電圧を個別に調整することを特徴とする請求項４又は５に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的に書き換えが可能な不揮発性半導体記憶装置の一種として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリのビット密度向上にあっては、微細化技術が限界に近づいてきたことから、メモリセルの積層化が期待されている。その一つとして、縦型トランジスタを用いてメモリセルを構成した積層型のＮＡＮＤ型フラッシュメモリが提案されている。
【０００３】
従来の平面型のＮＡＮＤ型フラッシュメモリの場合、データ消去時にはメモリセルのゲートに０Ｖ程度の電圧を印加し、メモリセルが形成されたウェルに高電圧の消去電圧を印加する。１回の消去動作だけではメモリセルの閾値が所望の値まで下がらなかった場合には再度消去動作を行うが、この時、例えば、消去電圧を前回の消去動作時よりも高い値に設定する。
【０００４】
積層型のＮＡＮＤ型フラッシュメモリの場合、従来の平面型のＮＡＮＤ型フラッシュメモリと比較してデータ消去時に使用する電圧の種類が増加している。しかしながら、データ消去時に使用する各種電圧をステップアップする手法が確立されていない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−４０１４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、データ消去時に使用する各種電圧のステップアップ電圧を調整することで、安定した消去動作を行うことが可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る不揮発性半導体記憶装置は、第１及び第２の選択トランジスタと、基板上に積層され、各々が電荷蓄積層と制御ゲートとを含み、前記第１及び第２の選択トランジスタ間に電流経路が直列接続された複数のメモリセルと、前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、前記第１及び第２の選択トランジスタのゲートにそれぞれ接続された第１及び第２の選択ゲート線と、前記第１の選択トランジスタの電流経路の一端に接続されたビット線と、前記第２の選択トランジスタの電流経路の一端に接続されたソース線と、前記複数のメモリセルのデータを消去する消去動作と、前記複数のメモリセルのデータが消去されたことを確認するベリファイ動作とを含む消去ループを実行する制御回路とを具備する。前記制御回路は、消去ループ回数が増えるにつれてステップアップする消去電圧、第１の電圧及び第２の電圧をそれぞれ前記ビット線、前記第１の選択ゲート線及び前記第２の選択ゲート線に印加し、前記消去電圧、前記第１の電圧及び前記第２の電圧のステップアップ電圧を個別に調整する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１のブロック図。
【図２】ブロックＢＬＫ０の回路図。
【図３】メモリセルアレイ１０の斜視図。
【図４】メモリセルアレイ１０の断面図。
【図５】ＮＡＮＤストリング１８の回路図。
【図６】ロウデコーダ１１−０及びドライバ回路１２の回路図。
【図７】消去シーケンスを示すフローチャート。
【図８】消去ループごとのステップアップ電圧の第１の例を説明する図。
【図９】消去ループごとのステップアップ電圧の第２の例を説明する図。
【図１０】消去ループごとのステップアップ電圧の第３の例を説明する図。
【図１１】第２の実施形態に係るＮＡＮＤ型フラッシュメモリ１のブロック図。
【図１２】検知回路１７のブロック図。
【図１３】電圧ＶＥＲＡと各フラグ信号との関係を示すグラフ。
【図１４】第１の例に係るステップアップ電圧の設定動作を説明する図。
【図１５】第２の例に係るステップアップ電圧の設定動作を説明する図。
【発明を実施するための形態】
【０００９】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
［第１の実施形態］
以下では、不揮発性半導体記憶装置として、複数のメモリセルが基板上に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【００１１】
［１］  不揮発性半導体記憶装置の構成
まず、本実施形態に係る不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の構成について説明する。
【００１２】
図１は、第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１のブロック図である。ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、ロウデコーダ１１（１１−０〜１１−３）、ドライバ回路１２、センスアンプ１３、ビット線／ソース線ドライバ（ＢＬ／ＳＬドライバ）１４、電圧発生回路１５、及び制御回路１６を備えている。
【００１３】
メモリセルアレイ１０は、それぞれが複数の不揮発性メモリセルを含む複数（本例では４個）のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３）を備えている。同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリング１８の集合である複数（本例では４個）のメモリグループＧＰ（ＧＰ０〜ＧＰ３）を備えている。メモリセルアレイ１０内のブロックＢＬＫの数、及びブロックＢＬＫ内のメモリグループＧＰの数は任意に設定可能である。
【００１４】
ロウデコーダ１１−０〜１１−３はそれぞれ、ブロックＢＬＫ０〜ＢＬＫ３に対応付けて設けられる。各ロウデコーダ１１は、それに対応するブロックＢＬＫのロウ方向を選択する。また、ロウデコーダ１１は、データの書き込み、読み出し、及び消去時に、ブロックＢＬＫに配設されたワード線、選択ゲート線、ダミーワード線、及びバックゲート線に各種電圧を供給する。
【００１５】
ドライバ回路１２は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１１に供給する。この電圧が、ロウデコーダ１１によってメモリセルに印加される。
【００１６】
ＢＬ／ＳＬドライバ１４は、データの書き込み、読み出し、及び消去に必要な電圧を、後述するビット線及びソース線に印加する。特に消去時においては、電圧ＶＥＲＡをビット線ＢＬ及び／またはソース線ＳＬに印加する。センスアンプ１３は、データの読み出し時には、メモリセルから読み出したデータをセンス及び増幅し、データの書き込み時には、書き込みデータをメモリセルに転送する。
【００１７】
電圧発生回路１５は、データの書き込み、読み出し、及び消去に必要な電圧を発生し、これをドライバ回路１２及びＢＬ／ＳＬドライバ１４に供給する。特に消去時においては、電圧発生回路１５は、制御回路１６による制御に基づいて、消去用の各種電圧（電圧ＶＥＲＡ、電圧ＶＥＲＡ_ＧＩＤＬ、電圧ＶＥＲＡ_ＮＯＧＩＤＬ、電圧ＶＥＲＡ_ＤＷＬ、及び電圧ＶＥＲＡ_ＢＧ）を発生する。消去用の各種電圧については後述する。
【００１８】
制御回路１６は、ＮＡＮＤ型フラッシュメモリ１全体の動作を制御する。この制御のために、制御回路１６は、各種制御信号をＮＡＮＤ型フラッシュメモリ１の各回路に供給する。
【００１９】
［１−１］  メモリセルアレイ１０の構成
次に、メモリセルアレイ１０の構成について説明する。図２は、ブロックＢＬＫ０の回路図である。ブロックＢＬＫ１〜ＢＬＫ３も図２に示したブロックＢＬＫ０と同様の構成を有している。
【００２０】
ブロックＢＬＫ０は、４つのメモリグループＧＰ０〜ＧＰ３を備えている。各メモリグループＧＰは、ｎ個（ｎは自然数）のＮＡＮＤストリング１８を備えている。
【００２１】
各ＮＡＮＤストリング１８は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、２個の選択トランジスタＳＴ１及びＳＴ２と、バックゲートトランジスタＢＴとを備えている。各メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に記憶する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は任意に設定可能である。バックゲートトランジスタＢＴもメモリセルトランジスタＭＴと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備えている。バックゲートトランジスタＢＴは、データを記憶するためのものでは無く、データの書き込み、読み出し、及び消去時にはオン状態とされる。
【００２２】
メモリセルトランジスタＭＴ及びバックゲートトランジスタＢＴは、選択トランジスタＳＴ１及びＳＴ２間に、その電流経路が直列接続されるようにして配置されている。バックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に設けられている。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は、選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は、選択トランジスタＳＴ２の電流経路の一端に接続されている。
【００２３】
また、本実施形態では、各ＮＡＮＤストリング１８において、選択トランジスタＳＴ１とメモリセルトランジスタＭＴ７との間にその電流経路が直列接続されるようにして、ダミートランジスタＤＴＤが設けられている。さらに、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間には、その電流経路が直列接続されるようにして、ダミートランジスタＤＴＳが設けられている。ダミートランジスタＤＴＤ及びＤＴＳは、メモリセルトランジスタＭＴと同様の構成を有しているが、データの記憶用には用いられず、データの書き込み、読み出し、及び消去時にはオン状態とされる。なお、ダミートランジスタＤＴＤの数は１個に限らず、複数個であってもよい。ダミートランジスタＤＴＳについても同様である。
【００２４】
メモリグループＧＰ０〜ＧＰ３の各々の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤＩ０〜ＳＧＤＩ３のうち対応する１本に共通接続され、選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳＩ０〜ＳＧＳＩ３のうち対応する１本に共通接続されている。同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧＩ（ブロックＢＬＫ０〜ＢＬＫ３ではそれぞれ、ＢＧＩ０〜ＢＧＩ３）に共通接続され、ダミートランジスタＤＴＤ及びＤＴＳの制御ゲートはそれぞれダミーワード線ＷＬＤＤ及びＷＬＤＳに共通接続されている。
【００２５】
すなわち、ワード線ＷＬ０〜ＷＬ７と、バックゲート線ＢＧＩと、ダミーワード線ＷＬＤＤ及びＷＬＤＳとは、同一ブロックＢＬＫ内の複数のメモリグループＧＰ０〜ＧＰ３間で共通に接続されているのに対し、選択ゲート線ＳＧＤＩ及びＳＧＳＩは、同一ブロックＢＬＫ内であってもメモリグループＧＰ０〜ＧＰ３ごとに独立している。
【００２６】
メモリセルアレイ１０内でマトリクス状に配置されたＮＡＮＤストリング１８のうち、同一行にあるＮＡＮＤストリング１８の選択トランジスタＳＴ１の電流経路の他端は、ｎ本（ｎは自然数）のビット線ＢＬ（ＢＬ０〜ＢＬｎ）のいずれかに共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間で、ＮＡＮＤストリング１８を共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で、ＮＡＮＤストリング１８を共通に接続する。
【００２７】
前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのメモリグループＧＰ内のいずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位を「ページ」と呼ぶ。
【００２８】
次に、メモリセルアレイ１０の三次元積層構造について、図３及び図４を用いて説明する。図３及び図４はそれぞれ、メモリセルアレイ１０の斜視図及び断面図である。
【００２９】
メモリセルアレイ１０は、半導体基板２０上に絶縁層（図示せず）を介して順次積層されたバックゲートトランジスタ層Ｌ１、メモリセルトランジスタ層Ｌ２、選択トランジスタ層Ｌ３、及び配線層Ｌ４を備えている。バックゲートトランジスタ層Ｌ１は、バックゲートトランジスタＢＴとして機能する。メモリセルトランジスタ層Ｌ２は、メモリセルトランジスタＭＴ０〜ＭＴ７及びダミートランジスタＤＴＤ及びＤＴＳとして機能する。選択トランジスタ層Ｌ３は、選択トランジスタＳＴ１及びＳＴ２として機能する。配線層Ｌ４は、ソース線ＳＬ及びビット線ＢＬとして機能する。
【００３０】
バックゲートトランジスタ層Ｌ１は、バックゲート線ＢＧＩとして機能するバックゲート導電層２１を有する。バックゲート導電層２１は、半導体基板２０と平行なロウ方向及びカラム方向に２次元的に広がるように形成されている。バックゲート導電層２１は、ブロックＢＬＫ毎に分断されている。バックゲート導電層２１は、例えば導電性を有する多結晶シリコンから構成される。また、バックゲート導電層２１は、図４に示すように、バックゲートホール２２を有する。バックゲートホール２２は、バックゲート導電層２１を掘り込むように形成される。バックゲートホール２２は、上面から見てカラム方向を長手方向とする略矩形状に形成される。
【００３１】
メモリセルトランジスタ層Ｌ２は、ワード線導電層２３ａ〜２３ｄ及びダミーワード線導電層２３ｅを有する。導電層２３ａ〜２３ｅはそれぞれ、層間絶縁層（図示せず）を挟んで積層されている。導電層２３ａ〜２３ｅは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。導電層２３ａ〜２３ｅは、例えば導電性を有する多結晶シリコンから構成される。導電層２３ａはメモリセルトランジスタＭＴ３及びＭＴ４の制御ゲート（ワード線ＷＬ３及びＷＬ４）として機能し、導電層２３ｂはメモリセルトランジスタＭＴ２及びＭＴ５の制御ゲート（ワード線ＷＬ２及びＷＬ５）として機能し、導電層２３ｃはメモリセルトランジスタＭＴ１及びＭＴ６の制御ゲート（ワード線ＷＬ１及びＷＬ６）として機能し、導電層２３ｄはメモリセルトランジスタＭＴ０及びＭＴ７の制御ゲート（ワード線ＷＬ０及びＷＬ７）として機能する。また、導電層２３ｅは、ダミートランジスタＤＴＤ及びＤＴＳの制御ゲート（ダミーワード線ＷＬＤＤ及びＷＬＤＳ）として機能する。
【００３２】
メモリセルトランジスタ層Ｌ２は、図４に示すように、メモリホール２４を有する。メモリホール２４は、導電層２３ａ〜２３ｅを貫通するように形成されている。メモリホール２４は、バックゲートホール２２のカラム方向の端部に整合するように形成されている。
【００３３】
バックゲートトランジスタ層Ｌ１及びメモリセルトランジスタ層Ｌ２は、図４に示すように、ブロック絶縁層２５ａ、電荷蓄積層２５ｂ、トンネル絶縁層２５ｃ、及び半導体層２６を有する。半導体層２６は、ＮＡＮＤストリング１８のボディ（チャネル形成部）として機能する。
【００３４】
ブロック絶縁層２５ａは、図４に示すように、バックゲートホール２２及びメモリホール２４に面する側壁に、所定の厚みをもって形成される。電荷蓄積層２５ｂは、ブロック絶縁層２５ａの側面に、所定の厚みをもって形成される。トンネル絶縁層２５ｃは、電荷蓄積層２５ｂの側面に、所定の厚みをもって形成される。半導体層２６は、トンネル絶縁層２５ｃの側面に接するように形成される。半導体層２６は、バックゲートホール２２及びメモリホール２４を埋めるように形成されている。
【００３５】
半導体層２６は、ロウ方向からみてＵ字状に形成されている。すなわち、半導体層２６は、半導体基板２０の表面に対して垂直方向に延びる一対の柱状部２６ａと、一対の柱状部２６ａの下端を連結する連結部２６ｂとを有する。
【００３６】
ブロック絶縁層２５ａ及びトンネル絶縁層２５ｃは、例えば酸化シリコン（ＳｉＯ２）から構成される。電荷蓄積層２５ｂは、例えば窒化シリコン（ＳｉＮ）から構成される。半導体層２６は、例えば多結晶シリコンから構成される。これらのブロック絶縁層２５ａ、電荷蓄積層２５ｂ、トンネル絶縁層２５ｃ、及び半導体層２６は、メモリトランジスタＭＴ及びダミートランジスタＤＴＤ、ＤＴＳとして機能するＭＯＮＯＳ型トランジスタを構成する。
【００３７】
上記バックゲートトランジスタ層Ｌ１の構成を換言すると、トンネル絶縁層２５ｃは、連結部２６ｂを取り囲むように形成されている。電荷蓄積層２５ｂは、トンネル絶縁層２５ｃを取り囲むように形成されている。ブロック絶縁層２５ａは、電荷蓄積層２５ｂを取り囲むように形成されている。バックゲート導電層２１は、ブロック絶縁層２５ａを取り囲むように形成されている。
【００３８】
また、上記メモリトランジスタ層Ｌ２の構成を換言すると、トンネル絶縁層２５ｃは、柱状部２６ａを取り囲むように形成されている。電荷蓄積層２５ｂは、トンネル絶縁層２５ｃを取り囲むように形成されている。ブロック絶縁層２５ａは、電荷蓄積層２５ｂを取り囲むように形成されている。ワード線導電層２３ａ〜２３ｄは、ブロック絶縁層２５ａを取り囲むように形成されている。
【００３９】
選択トランジスタ層Ｌ３は、図３及び図４に示すように、導電層２７ａ及び２７ｂを有する。導電層２７ａ及び２７ｂは、カラム方向に所定のピッチを有するように、ロウ方向に延びるストライプ状に形成されている。一対の導電層２７ａと、一対の導電層２７ｂは、カラム方向に交互に配置されている。導電層２７ａは一方の柱状部２６ａの上層に形成され、導電層２７ｂは他方の柱状部２６ａの上層に形成されている。導電層２７ａ及び２７ｂは、例えば導電性を有する多結晶シリコンから構成される。導電層２７ａは、選択トランジスタＳＴ２のゲート（選択ゲート線ＳＧＳ）として機能し、導電層２７ｂは、選択トランジスタＳＴ１のゲート（選択ゲート線ＳＧＤ）として機能する。
【００４０】
選択トランジスタ層Ｌ３は、図４に示すように、ホール２８ａ及び２８ｂを有する。ホール２８ａ及び２８ｂはそれぞれ、導電層２７ａ及び２７ｂを貫通する。また、ホール２８ａ及び２８ｂはそれぞれ、メモリホール２４と整合する。選択トランジスタ層Ｌ３は、ゲート絶縁層２９ａ及び２９ｂと、半導体層３０ａ及び３０ｂとを備えている。ゲート絶縁層２９ａ及び２９ｂはそれぞれ、ホール２８ａ及び２８ｂに面する側壁に形成されている。半導体層３０ａ及び３０ｂはそれぞれ、ゲート絶縁層２９ａ及び２９ｂに接するように、半導体基板２０の表面に対して垂直方向に延びる柱状に形成されている。ゲート絶縁層２９ａ及び２９ｂは、例えば酸化シリコン（ＳｉＯ２）から構成される。半導体層３０ａ及び３０ｂは、例えば多結晶シリコンから構成される。
【００４１】
上記選択トランジスタ層Ｌ３の構成を換言すると、ゲート絶縁層２９ａは、柱状の半導体層３０ａを取り囲むように形成されている。導電層２７ａは、ゲート絶縁層２９ａを取り囲むように形成されている。また、ゲート絶縁層２９ｂは、柱状の半導体層３０ｂを取り囲むように形成されている。導電層２７ｂは、ゲート絶縁層２９ｂを取り囲むように形成されている。
【００４２】
配線層Ｌ４は、図３及び図４に示すように、選択トランジスタ層Ｌ３の上層に形成されている。配線層Ｌ４は、ソース線層３１、プラグ層３２、及びビット線層３３を有する。ソース線層３１は、ロウ方向に延びる板状に形成されている。ソース線層３１は、カラム方向に隣接する一対の半導体層３０ａの上面に接するように形成されている。プラグ層３２は、半導体層３０ｂの上面に接し、半導体基板２０の表面に対して垂直方向に延びるように形成されている。ビット線層３３は、ロウ方向に所定ピッチをもって、カラム方向に延びるストライプ状に形成されている。ビット線層３３は、プラグ層３２の上面に接するように形成されている。ソース線層３１、プラグ層３２、及びビット線層３３は、例えばタングステン（Ｗ）等の金属で形成される。ソース線層３１は、ソース線ＳＬとして機能し、ビット線層３３は、ビット線ＢＬとして機能する。
【００４３】
図３及び図４に示すＮＡＮＤストリング１８の等価回路を図５に示す。ＮＡＮＤストリング１８は、選択トランジスタＳＴ１及びＳＴ２と、メモリセルトランジスタＭＴ０〜ＭＴ７と、ダミートランジスタＤＴＤ及びＤＴＳと、バックゲートトランジスタＢＴとを備えている。前述の通り、メモリセルトランジスタＭＴは、選択トランジスタＳＴ１及びＳＴ２間に直列に接続されている。
【００４４】
バックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に直列に接続されている。ダミートランジスタＤＴＤは、選択トランジスタＳＴ１とメモリセルトランジスタＭＴ７との間に直列に接続されている。ダミートランジスタＤＴＳは、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間に直列に接続されている。データの読み出し及び消去時において、ダミートランジスタＤＴＤ、ＤＴＳ及びバックゲートトランジスタＢＴはオン状態とされる。書き込み時においては、必要に応じてオン状態とされる。
【００４５】
メモリセルトランジスタＭＴの制御ゲートはワード線ＷＬに接続され、ダミートランジスタＤＴＤ及びＤＴＳの制御ゲートはそれぞれダミーワード線ＷＬＤＤ及びＷＬＤＳにそれぞれ接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧＩに接続されている。そして、図３においてロウ方向に沿って配列された複数のＮＡＮＤストリング１８の集合が、図２で説明したメモリグループＧＰに相当する。
【００４６】
［１−２］  ロウデコーダ１１の構成
次に、ロウデコーダ１１の構成について説明する。ロウデコーダ１１−０〜１１−３はそれぞれ、ブロックＢＬＫ０〜ＢＬＫ３に関連づけて設けられ、ブロックＢＬＫ０〜ＢＬＫ３を選択または非選択とするために設けられる。図６は、ロウデコーダ１１−０及びドライバ回路１２の回路図である。なお、ロウデコーダ１１−１〜１１−３の構成もロウデコーダ１１−０と同様である。
【００４７】
ロウデコーダ１１−０は、ブロックデコーダ４０及び高耐圧ｎチャネルＭＯＳトランジスタ５０〜５４（５０−０〜５０−７、５１−０〜５１−３、５２−０〜５２−３、５３−０〜５３−３、５４−０〜５４−３）、５５〜５７を備えている。
【００４８】
ブロックデコーダ４０は、データの書き込み、読み出し、及び消去時において、例えば制御回路１６から与えられるブロックアドレスＢＡをデコードする。そして、デコード結果に応じて、信号ＴＧ及びＲＤＥＣＡＤｎを生成する。より具体的には、ブロックデコーダ４０は、ブロックアドレスＢＡが、当該ロウデコーダ１１−０の対応するブロックＢＬＫ０を指す場合、信号ＴＧをアサート（本例では“Ｈ”レベル）し、信号ＲＤＥＣＡＤｎをネゲート（本例では“Ｌ”レベル、例えば接地電圧Ｖss（＝０Ｖ））する。また、ブロックデコーダ４０は、ブロックアドレスＢＡが、当該ロウデコーダ１１−０の対応するブロックＢＬＫ０を指さない場合、信号ＴＧをネゲートし、信号ＲＤＥＣＡＤｎをアサートする。
【００４９】
トランジスタ５０は、選択ブロックＢＬＫのワード線ＷＬに電圧を転送するためのものである。トランジスタ５０−０〜５０−７はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０のワード線ＷＬ０〜ＷＬ７にそれぞれ接続され、他端が信号線ＣＧ０〜ＣＧ７にそれぞれ接続され、ゲートに、対応するブロックデコーダ４０の信号ＴＧが与えられる。
【００５０】
従って、例えば選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５０−０〜５０−７はオン状態とされ、ワード線ＷＬ０〜ＷＬ７は信号線ＣＧ０〜ＣＧ７に接続される。他方、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５０−０〜５０−７はオフ状態とされ、ワード線ＷＬ０〜ＷＬ７は信号線ＣＧ０〜ＣＧ７から分離される。
【００５１】
トランジスタ５１及び５２は、選択ゲート線ＳＧＤＩに電圧を転送するためのものである。トランジスタ５１−０〜５１−３はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０の選択ゲート線ＳＧＤＩ０〜ＳＧＤＩ３に接続され、他端が信号線ＳＧＤ０〜ＳＧＤ３に接続され、ゲートに信号ＴＧが与えられる。
【００５２】
トランジスタ５２−０〜５２−３はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０の選択ゲート線ＳＧＤＩ０〜ＳＧＤＩ３に接続され、他端がノードＳＧＤ＿ＣＯＭに接続され、ゲートに信号ＲＤＥＣＡＤｎが与えられる。ノードＳＧＤ＿ＣＯＭは、例えば０Ｖ等、選択トランジスタＳＴ１をオフ状態にする電圧である。
【００５３】
従って、例えば選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５１−０〜５１−３はオン状態とされ、トランジスタ５２−０〜５２−３はオフ状態とされる。よって、選択ブロックＢＬＫ０の選択ゲート線ＳＧＤＩ０〜ＳＧＤＩ３は信号線ＳＧＤ０〜ＳＧＤ３に接続される。他方で、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５１−０〜５１−３はオフ状態とされ、トランジスタ５２−０〜５２−３はオン状態とされる。よって、非選択ブロックＢＬＫ１〜ＢＬＫ３の選択ゲート線ＳＧＤＩ０〜ＳＧＤＩ３はノードＳＧＤ＿ＣＯＭに接続される。
【００５４】
トランジスタ５３及び５４は、選択ゲート線ＳＧＳＩに電圧を転送するためのものであり、その接続及び動作は、トランジスタ５１及び５２において選択ゲート線ＳＧＤＩを選択ゲート線ＳＧＳＩに入れ替えたものと等価である。すなわち、選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５３−０〜５３−３はオン状態とされ、トランジスタ５４−０〜５２−４はオフ状態とされる。他方で、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５１−０〜５１−３はオフ状態とされ、トランジスタ５２−０〜５２−３はオン状態とされる。
【００５５】
トランジスタ５５は、バックゲート線ＢＧＩに電圧を転送するためのものである。トランジスタ５５は、電流経路の一端が、対応するブロックＢＬＫ０のバックゲート線ＢＧＩに接続され、他端は信号線ＢＧに接続され、ゲートに信号ＴＧが与えられる。従って、選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５５はオン状態とされ、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５５はオフ状態とされる。
【００５６】
トランジスタ５６及び５７はそれぞれ、ダミーワード線ＷＬＤＤ及びＷＬＤＳに電圧を転送するためのものである。トランジスタ５６は、電流経路の一端が、対応するブロックＢＬＫ０のダミーワード線ＷＬＤＤに接続され、他端は信号線ＣＧＤＤに接続され、ゲートに信号ＴＧが与えられる。また、トランジスタ５７は、電流経路の一端が、対応するブロックＢＬＫ０のダミーワード線ＷＬＤＳに接続され、他端は信号線ＣＧＤＳに接続され、ゲートに信号ＴＧが与えられる。従って、選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５６及び５７はオン状態とされ、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５６及び５７はオフ状態とされる。
【００５７】
［１−３］  ドライバ回路１２の構成
次に、ドライバ回路１２の構成について説明する。ドライバ回路１２は、データの書き込み、読み出し、及び消去に必要な各種電圧を電圧発生回路１５から受ける。そして、ドライバ回路１２は、信号線ＣＧ０〜ＣＧ７、ＳＧＤＤ０〜ＳＧＤＤ３、ＳＧＳＤ０〜ＳＧＳＤ３、及びＢＧの各々に、データの書き込み、読み出し、及び消去に必要な電圧を転送する。図６に示すように、ドライバ回路１２は、ＣＧドライバ６０（６０−０〜６０−７）、ＳＧＤドライバ６１（６１−０〜６１−３）、ＳＧＳドライバ６２（６２−０〜６２−３）、ＢＧドライバ６３、ＣＧＤＤドライバ６４、及びＣＧＤＳドライバ６５を備えている。
【００５８】
ＣＧドライバ６０−０〜６０−７はそれぞれ、信号線ＣＧ０〜ＣＧ７（ワード線ＷＬ０〜ＷＬ７）に、必要な電圧を転送する。ＳＧＤドライバ６１−０〜６１−３はそれぞれ、信号線ＳＧＤ０〜ＳＧＤ３（セレクトゲート線ＳＧＤＩ０〜ＳＧＤＩ３）に、必要な電圧を転送する。ＳＧＳドライバ６２−０〜６２−３はそれぞれ、信号線ＳＧＳ０〜ＳＧＳ３（セレクトゲート線ＳＧＳＩ０〜ＳＧＳＩ３）に、必要な電圧を転送する。ＢＧドライバ６３は、信号線ＢＧ（バックゲート線ＢＧＩ）に、必要な電圧を転送する。ＣＧＤＤドライバ６４及びＣＧＤＳドライバ６５はそれぞれ、信号線ＣＧＤＤ及びＣＧＤＳ（ダミーワード線ＷＬＤＤ及びＷＬＤＳ）に、必要な電圧を転送する。
【００５９】
［２］  ＮＡＮＤ型フラッシュメモリ１の消去動作
次に、上記のように構成されたＮＡＮＤ型フラッシュメモリ１の消去動作について説明する。
【００６０】
まず、消去動作に使用する電圧の種類について説明する。平面型ＮＡＮＤ型フラッシュメモリと異なり、積層型ＮＡＮＤ型フラッシュメモリ１では、選択トランジスタにおけるゲート端のチャネルで発生するＧＩＤＬ（Gate Induced Drain Leakage）のホール電流を用いてメモリセルトランジスタＭＴのチャネル電位をブーストさせて消去動作を行う。以下の説明では、例えば、ビット線ＢＬに接続された選択トランジスタＳＴ１でＧＩＤＬを発生させるものとし、ソース線ＳＬに接続された選択トランジスタＳＴ２ではＧＩＤＬを発生させないものとする。
【００６１】
消去動作では、ビット線ＢＬ及びソース線ＳＬにはそれぞれ、電圧ＶＥＲＡが印加される。ＧＩＤＬを発生させる選択トランジスタＳＴ１のゲート（選択ゲート線ＳＧＤＩ）には電圧ＶＥＲＡ_ＧＩＤＬが印加され、ＧＩＤＬを発生させない選択トランジスタＳＴ２のゲート（選択ゲート線ＳＧＳＩ）には電圧ＶＥＲＡ_ＮＯＧＩＤＬが印加される。ダミートランジスタＤＴＤ及びＤＴＳの制御ゲート（ダミーワード線ＷＬＤＤ及びＷＬＤＳ）にはそれぞれ、電圧ＶＥＲＡ_ＤＷＬが印加される。バックゲートトランジスタＢＴの制御ゲート（バックゲート線ＢＧＩ）には、電圧ＶＥＲＡ_ＢＧが印加される。ワード線ＷＬ０〜ＷＬ７には例えば接地電圧Ｖss（＝０Ｖ）が印加される。
【００６２】
ブロックＢＬＫのデータを消去するシーケンスには、（１）ブロックＢＬＫに各種消去電圧を印加する動作、（２）ブロックＢＬＫ内の全てのメモリセルトランジスタＭＴの閾値電圧が消去状態を示す所定の閾値電圧より低くなったか否かを判定する消去ベリファイ動作、（３）消去ベリファイがパスしなかったメモリセルトランジスタＭＴがある場合に、消去電圧をステップアップ電圧分だけ上昇させる動作、が含まれ、消去ベリファイがパスするまで（１）〜（３）のループが繰り返される。以下の説明では、（１）〜（３）のループを消去ループと呼び、消去ベリファイがパスするまで繰り返される複数の消去ループを消去シーケンスと呼ぶ。
【００６３】
図７は、消去シーケンスを示すフローチャートである。まず制御回路１６は、外部のホスト機器から消去コマンドを受信する。この際、消去対象となるブロックのブロックアドレスＢＡも受信する（ステップＳ１０）。この消去コマンドの受信によって、制御回路１６は消去シーケンスを開始する。以後、消去対象のブロックがＢＬＫ０であるものとし、これを選択ブロックと呼ぶ。
【００６４】
続いて、制御回路１６の命令に基づいて、ドライバ回路１２、ロウデコーダ１１−０及びＢＬ／ＳＬドライバ１４は、選択ブロックＢＬＫ０に消去用の各種電圧を所定のタイミングで印加する（ステップＳ１１）。具体的には、ＢＬ／ＳＬドライバ１４は、制御回路１６の命令に応答して、電圧ＶＥＲＡをビット線ＢＬ及びソース線ＳＬに印加する。また、ドライバ回路１２及びロウデコーダ１１−０は、制御回路１６の命令に応答して、選択ゲート線ＳＧＳＩ０に電圧ＶＥＲＡ_ＮＯＧＩＤＬを印加し、バックゲート線ＢＧＩに電圧ＶＥＲＡ_ＢＧを印加する。
【００６５】
消去用の各種電圧のうち、電圧ＶＥＲＡは、最も高い正の電圧である。ソース線ＳＬに接続された選択トランジスタＳＴ２でＧＩＤＬを発生させないために、電圧ＶＥＲＡ_ＮＯＧＩＤＬは、電圧ＶＥＲＡとほぼ同じに設定される。電圧ＶＥＲＡ_ＢＧは、バックゲートトランジスタＢＴを導通させる電圧であり、電圧ＶＥＲＡより低い電圧に設定される。
【００６６】
ドライバ回路１２及びロウデコーダ１１−０は、選択ゲート線ＳＧＤＩ０に電圧ＶＥＲＡ_ＧＩＤＬを印加し、ダミーワード線ＷＬＤＤ及びＷＬＤＳに電圧ＶＥＲＡ_ＤＷＬを印加する。ビット線ＢＬに接続された選択トランジスタＳＴ１でＧＩＤＬを発生させるために、電圧ＶＥＲＡ_ＧＩＤＬは、電圧ＶＥＲＡより低い電圧に設定される。
【００６７】
ダミートランジスタＤＴＤは、選択トランジスタＳＴ１に最も近いメモリセルトランジスタＭＴ７のドレイン電圧を下げることでメモリセルトランジスタＭＴ７のゲート端でＧＩＤＬが発生しないようにするために設けられている。このような機能を果たすために、電圧ＶＥＲＡ_ＤＷＬは、例えば、電圧ＶＥＲＡ_ＮＯＧＩＤＬと０Ｖとの中間電圧に設定される。同様に、ダミートランジスタＤＴＳは、選択トランジスタＳＴ２に最も近いメモリセルトランジスタＭＴ０のゲート端でＧＩＤＬが発生しないようにするために設けられている。なお、電圧ＶＥＲＡ_ＤＷＬは、ダミートランジスタＤＴＤ及びＤＴＳを導通させる電圧である。また、本実施形態では、ダミーワード線ＷＬＤＤ及びＷＬＤＳに印加する電圧を同じＶＥＲＡ_ＤＷＬにしているが、これに限定されるものではなく、ダミーワード線ＷＬＤＤ及びＷＬＤＳに対してそれぞれ最適な電圧を設定してもよい。
【００６８】
本実施形態では、消去用の各種電圧は、例えば、“ＶＥＲＡ＝ＶＥＲＡ_ＮＯＧＩＤＬ＞ＶＥＲＡ_ＧＩＤＬ＞ＶＥＲＡ_ＤＷＬ＞ＶＥＲＡ_ＢＧ”である。このような電圧印加状態により、メモリセルトランジスタＭＴ０〜ＭＴ７のチャネル電圧は、電圧ＶＥＲＡに近い電圧までブーストされる。
【００６９】
ドライバ回路１２及びロウデコーダ１１−０は、ワード線ＷＬ０〜ＷＬ７に例えば０Ｖを印加する。これにより、メモリセルトランジスタＭＴ０〜ＭＴ７の電荷蓄積層に蓄積されている電子がボディ側に引き抜かれ、データが消去される。
【００７０】
続いて、制御回路１６は、選択ブロックＢＬＫ０内の全てのメモリセルトランジスタＭＴに対して消去ベリファイを行う（ステップＳ１２）。すなわち、制御回路１６は、選択ブロックＢＬＫ０内の全てのメモリセルトランジスタＭＴに対して、これらの閾値電圧が消去状態を示す所定の閾値電圧より低くなっているか否かを確認する。消去ベリファイは、確認する閾値電圧が異なる以外は、通常の読み出し動作と同じであり、本実施形態でも、一般的な消去ベリファイ動作を適用することができる。
【００７１】
ステップＳ１３において消去ベリファイがパスした場合は、消去シーケンスが終了する。消去ベリファイがパスする条件は、選択ブロックＢＬＫ０内の全てのメモリセルトランジスタＭＴの閾値電圧が消去状態を示す所定の閾値電圧より低くなることである。また、選択ブロックＢＬＫ０内の所定数のメモリセルトランジスタＭＴの閾値電圧が消去状態を示す所定の閾値電圧より低くなった場合に消去ベリファイをパスするようにしてもよい。
【００７２】
ステップＳ１３において消去ベリファイがパスしない（フェイルである）場合、制御回路１６は、消去用の各種電圧のステップアップ電圧を設定する（ステップＳ１４）。本実施形態では、消去用の各種電圧（ＶＥＲＡ、ＶＥＲＡ_ＮＯＧＩＤＬ、ＶＥＲＡ_ＧＩＤＬ、ＶＥＲＡ_ＤＷＬ、ＶＥＲＡ_ＢＧ）に対して個別にステップアップ電圧を制御（調整）するようにしている。
【００７３】
図８は、消去ループごとのステップアップ電圧の第１の例を説明する図である。図８のパルスの数は、消去ループ回数に対応している。電圧ＶＥＲＡは、消去ループ回数が増えるごとにステップアップ電圧ΔＶＥＲＡずつステップアップする。ステップアップ電圧ΔＶＥＲＡは、消去ループごとに一定である。同様に、電圧ＶＥＲＡ_＊は、消去ループ回数が増えるごとにステップアップ電圧ΔＶＥＲＡずつステップアップする。すなわち、電圧ＶＥＲＡ_＊のステップアップ電圧ΔＶＥＲＡ_＊とすると、“ΔＶＥＲＡ_＊＝ΔＶＥＲＡ×１００％”である。
【００７４】
図８の電圧ＶＥＲＡ_＊が適用されるものとしては、例えば、電圧ＶＥＲＡ_ＧＩＤＬ、及び電圧ＶＥＲＡ_ＮＯＧＩＤＬである。これは、電圧ＶＥＲＡ_ＧＩＤＬについては、電圧ＶＥＲＡとの電圧差を一定に保つことで、消去ループごとに同じ電圧条件でＧＩＤＬを発生させるようにするためである。また、電圧ＶＥＲＡ_ＮＯＧＩＤＬについては、電圧ＶＥＲＡとの電圧差を一定に保つことで、消去ループ回数が増えて電圧ＶＥＲＡがステップアップした場合でもＧＩＤＬを発生させないようにするためである。
【００７５】
図９は、消去ループごとのステップアップ電圧の第２の例を説明する図である。電圧ＶＥＲＡは、消去ループ回数が増えるごとにステップアップ電圧ΔＶＥＲＡずつステップアップする。一方、電圧ＶＥＲＡ_＊＊は、消去ループ回数が増えるごとにステップアップ電圧ΔＶＥＲＡより低いステップアップ電圧ずつステップアップする。例えば、電圧ＶＥＲＡ_＊＊のステップアップ電圧ΔＶＥＲＡ_＊＊とすると、“ΔＶＥＲＡ_＊＊＝ΔＶＥＲＡ×５０％”である。なお、ステップアップ電圧ΔＶＥＲＡ_＊＊のステップアップ電圧ΔＶＥＲＡに対する割合は、０％より大きく１００％より小さい範囲で任意に設定可能である。
【００７６】
図９の電圧ＶＥＲＡ_＊＊が適用されるものとしては、例えば、電圧ＶＥＲＡ_ＤＷＬである。これは、電圧ＶＥＲＡ_ＤＷＬは、メモリセルトランジスタＭＴのゲート端でＧＩＤＬが発生しないようにする機能を果たすため、電圧ＶＥＲＡ_ＮＯＧＩＤＬ（選択ゲート線ＳＧＳＩの電圧）と０Ｖ（ワード線ＷＬの電圧）との中間電圧に設定しておくようにする。
【００７７】
図１０は、消去ループごとのステップアップ電圧の第３の例を説明する図である。電圧ＶＥＲＡは、消去ループ回数が増えるごとにステップアップ電圧ΔＶＥＲＡずつステップアップする。一方、電圧ＶＥＲＡ_＊＊＊は、消去ループ回数が増えてもステップアップしない。すなわち、電圧ＶＥＲＡ_＊＊＊のステップアップ電圧は、電圧ΔＶＥＲＡの０％である。
【００７８】
図１０の電圧ＶＥＲＡ_＊＊＊が適用されるものとしては、例えば、電圧ＶＥＲＡ_ＢＧである。バックゲートトランジスタＢＴは、消去動作時に導通状態になっていればよい。バックゲートトランジスタＢＴは、前述したように、メモリセルトランジスタＭＴと同様に電荷蓄積層を有しているため、電荷蓄積層に蓄積された電子の数が変動すると、その閾値電圧が変動してしまう。よって、電圧ＶＥＲＡ_ＢＧは、バックゲートトランジスタＢＴが消去されなければよい（すなわちバックゲートトランジスタＢＴの電荷蓄積層から電子が引き抜かれなければよい）ので、ある程度高めの電圧になってさえいればステップアップする必要はない。
【００７９】
上記の制御により、ステップＳ１４において、消去用の各種電圧（ＶＥＲＡ、ＶＥＲＡ_ＮＯＧＩＤＬ、ＶＥＲＡ_ＧＩＤＬ、ＶＥＲＡ_ＤＷＬ、ＶＥＲＡ_ＢＧ）のステップアップ電圧が設定される。そして、制御回路１６の制御に基づいて、電圧発生回路１５は、ステップアップした消去用の各種電圧（ＶＥＲＡ、ＶＥＲＡ_ＮＯＧＩＤＬ、ＶＥＲＡ_ＧＩＤＬ、ＶＥＲＡ_ＤＷＬ、ＶＥＲＡ_ＢＧ）を発生する。また、ドライバ回路１２、ロウデコーダ１１−０及びＢＬ／ＳＬドライバ１４は、電圧発生回路１５から受けた各種電圧を選択ブロックＢＬＫ０に所定のタイミングで印加する。その後、消去ベリファイがパスするまで、ステップＳ１１〜ステップＳ１４の動作が繰り返される。
【００８０】
なお、上記説明では、電圧ＶＥＲＡ_ＧＩＤＬには図８のステップアップ電圧が適用されることとしているが、これに限定されるものではない。電圧ＶＥＲＡと電圧ＶＥＲＡ_ＧＩＤＬとの電圧差が大きくなるほどＧＩＤＬによるホール電流が大きくなるのであれば、電圧ＶＥＲＡ_ＧＩＤＬに図９のステップアップ電圧を適用することで、消去ループ回数が増えるにつれて電圧ＶＥＲＡと電圧ＶＥＲＡ_ＧＩＤＬとの電圧差が大きくなるように制御してもよい。また、電圧ＶＥＲＡと電圧ＶＥＲＡ_ＧＩＤＬとの電圧差をさらに大きくしたければ、電圧ＶＥＲＡ_ＧＩＤＬに図１０のステップアップ電圧を適用してもよい。その他の電圧についても、消去動作が最適に行えるステップアップ電圧を適宜選択して適用することができる。
【００８１】
［３］  効果
以上詳述したように第１の実施形態では、制御回路１６の制御に基づいて、ドライバ回路１２、ロウデコーダ１１及びＢＬ／ＳＬドライバ１４は、消去ループ回数が増えるにつれてステップアップする各種電圧（ＶＥＲＡ、ＶＥＲＡ_ＮＯＧＩＤＬ、ＶＥＲＡ_ＧＩＤＬ、ＶＥＲＡ_ＤＷＬ、ＶＥＲＡ_ＢＧ）を選択ブロックＢＬＫに印加する。そして、制御回路１６は、データの消去時に使用される各種電圧のステップアップ電圧を個別に調整するようにしている。
【００８２】
従って第１の実施形態によれば、データの消去時に使用される電圧の種類が増えた場合でも、各種電圧のステップアップ量を最適に制御することができる。これにより、安定した消去動作を行うことが可能となる。具体的には、所望のＧＩＤＬを発生させることができるため、ボディを所望の電圧にブーストすることができ、さらに、ブーストにかかる時間を短縮することができる。これにより、消去時間を削減することが可能となる。
【００８３】
また、データ消去時に使用する各種電圧を最適に制御することできるため、消去ループ回数を低減することができる。これにより、消去時間をより削減することが可能となる。
【００８４】
［第２の実施形態］
第２の実施形態は、消去時に、ビット線ＢＬ及び／又はソース線ＳＬに電圧ＶＥＲＡを印加し、ビット線ＢＬ及び／又はソース線ＳＬとの容量カップリングを利用して、電圧ＶＥＲＡ以外で消去に必要な電圧を設定するようにしている。なお、ビット線ＢＬ及び／又はソース線ＳＬとの容量カップリングを利用した消去方法は、特願２０１１−２１９２６５号明細書に開示されている。
【００８５】
［１］  ＮＡＮＤ型フラッシュメモリ１の構成
図１１は、第２の実施形態に係るＮＡＮＤ型フラッシュメモリ１のブロック図である。
【００８６】
第２の実施形態に係るＮＡＮＤ型フラッシュメモリ１は、図１の構成に加えて、検知回路１７をさらに備えている。検知回路１７は、データの消去時において、電圧発生回路１５の発生した電圧ＶＥＲＡを監視する。そして、電圧ＶＥＲＡのレベルに応じてドライバ回路１２を制御する。
【００８７】
図１２は、検知回路１７のブロック図である。検知回路１７は、第１乃至第３検知部７０−１〜７０−３を備えている。第１乃至第３検知部７０−１〜７０−３は、データの消去時において、電圧発生回路１５の発生する電圧ＶＥＲＡを監視する。第１検知部７０−１は、電圧ＶＥＲＡのレベルに応じて、ＳＧＤドライバ６１及びＳＧＳドライバ６２を制御する。第２検知部７０−２は、電圧ＶＥＲＡのレベルに応じて、ＣＧＤＤドライバ６４及びＣＧＤＳドライバ６５を制御する。第３検知部７０−３は、電圧ＶＥＲＡのレベルに応じて、ＢＧドライバ６３を制御する。その他の構成は、第１の実施形態と同じである。
【００８８】
［２］  ＮＡＮＤ型フラッシュメモリ１の消去動作
次に、上記のように構成されたＮＡＮＤ型フラッシュメモリ１の消去動作について説明する。なお、消去対象のブロックがＢＬＫ０であるものとし、これを選択ブロックと呼ぶ。第１の実施形態と同様に、消去コマンドの受信によって、制御回路１６は、選択ブロックＢＬＫ０の消去シーケンスを開始する。
【００８９】
まず、制御回路１６は、時刻ｔ０において、電圧ＶＥＲＡを昇圧するよう電圧発生回路１５に命令する。また、ＢＬ／ＳＬドライバ１４は、制御回路１６の命令に応答して、電圧ＶＥＲＡをビット線ＢＬ及びソース線ＳＬに印加する。図１３は、電圧ＶＥＲＡと各フラグ信号との関係を示すグラフである。
【００９０】
この時、ブロックデコーダ４０は、信号ＴＧ＝“Ｈ”レベル（＝Ｖdda）、信号ＲＤＥＣＡＤｎ＝“Ｌ”レベルとする。また、ＳＧＤドライバ６１−０、ＳＧＳドライバ６２−０、ＣＧドライバ６０、ＢＧドライバ６３、ＣＧＤＤドライバ６４、及びＣＧＤＳドライバ６５は、Ｖssを出力する。従って、ロウデコーダ１１−０においてはトランジスタ５１、５３、５０、５５、５６、及び５７の全てがオン状態となる。よって、ＳＧＤＩ、ＳＧＳＩ、ＷＬ０〜ＷＬ７、ＢＧＩ、ＷＬＤＤ、及びＷＬＤＳの電位はＶssとなる。
【００９１】
続いて、時刻ｔ１において、電圧ＶＥＲＡのレベルがＶＥＲＡ１に到達する。すると、第１検知部７０−１がフラグ信号ＳＧ＿ＶＣＣＦＬＡＧ（＝“Ｈ”レベル）を出力する。フラグ信号ＳＧ＿ＶＣＣＦＬＡＧを受けて、ＳＧＤドライバ６１−０及びＳＧＳドライバ６２−０はそれぞれ、信号線ＳＧＤ０及びＳＧＳ０に外部電圧Ｖcc（Ｖcc＞Ｖdda）を転送する。これにより、Ｖcc＞Ｖddaであるので、ロウデコーダ１１−０におけるトランジスタ５１−０及び５３−０がカットオフ状態となり、選択ゲート線ＳＧＤＩ０及びＳＧＳＩ０は電気的にフローティングの状態となる。その後、選択ゲート線ＳＧＤＩ０及びＳＧＳＩ０は、ビット線ＢＬ及びソース線ＳＬとのカップリングにより上昇して、所望の電位に達する。
【００９２】
続いて、時刻ｔ２において、電圧ＶＥＲＡのレベルがＶＥＲＡ２に到達する。すると、第２検知部７０−２がフラグ信号ＣＧＤ＿ＶＣＣＦＬＡＧ（＝“Ｈ”レベル）を出力する。フラグ信号ＣＧＤ＿ＶＣＣＦＬＡＧを受けて、ＣＧＤＤドライバ６４及びＣＧＤＳドライバ６５はそれぞれ、信号線ＣＧＤＤ及びＣＧＤＳに電圧Ｖccを転送する。これにより、ロウデコーダ１１−０におけるトランジスタ５６及び５７がカットオフ状態となり、ダミーワード線ＷＬＤＤ及びＷＬＤＳは電気的にフローティングの状態となる。その後、ダミーワード線ＷＬＤＤ及びＷＬＤＳは、ビット線ＢＬ及びソース線ＳＬとのカップリングにより上昇して、所望の電位に達する。
【００９３】
続いて、時刻ｔ３において、電圧ＶＥＲＡのレベルがＶＥＲＡ３に到達する。すると、第３検知部７０−３がフラグ信号ＢＧ＿ＶＣＣＦＬＡＧ（＝“Ｈ”レベル）を出力する。フラグ信号ＢＧ＿ＶＣＣＦＬＡＧを受けて、ＢＧドライバ６３は、信号線ＢＧに電圧Ｖccを転送する。これにより、ロウデコーダ１１−０におけるトランジスタ５５がカットオフ状態となり、バックゲート線ＢＧＩは電気的にフローティングの状態となる。その後、バックゲート線ＢＧＩは、ビット線ＢＬ及びソース線ＳＬとのカップリングにより上昇して、所望の電位に達する。
【００９４】
続いて、時刻ｔ４で電圧ＶＥＲＡが所望の電圧ＶＥＲＡtargetに達すると、ロウデコーダ１１−０は、ワード線ＷＬ０〜ＷＬ７に例えば０Ｖを印加する。このとき、選択ゲート線ＳＧＤＩ０及びＳＧＳＩ０と、ダミーワード線ＷＬＤＤ及びＷＬＤＳと、バックゲート線ＢＧＩとは、ビット線ＢＬ及びソース線ＳＬとのカップリングにより所望の電位に設定されている。これにより、メモリセルトランジスタＭＴ０〜ＭＴ７の電荷蓄積層の電子がボディ側に引き抜かれ、データが消去される。
【００９５】
なお、消去動作の期間、非選択ブロックＢＬＫ１〜ＢＬＫ３のＳＧＤ、ＳＧＳ、ＣＧＤＤ、ＣＧＤＳ、ＷＬ、ＷＬＤＤ、ＷＬＤＳ、ＢＧは電気的にフローティングとされ、その電位はＶＥＲＡとのカップリングにより決まる。
【００９６】
その後、第１の実施形態と同様に、消去ベリファイが行われ、ベリファイがパスしない場合には、制御回路１６は、消去用の各種電圧のステップアップ電圧を設定する。以下に、ステップアップ電圧の設定動作について説明する。
【００９７】
図１４は、第１の例に係るステップアップ電圧の設定動作を説明する図である。電圧ＶＥＲＡのtarget電圧（到達電圧）は、消去ループ回数が増えるごとにステップアップ電圧ΔＶＥＲＡずつステップアップする。ステップアップ電圧ΔＶＥＲＡは、消去ループごとに一定である。
【００９８】
電圧ＶＥＲＡ_＊は、消去ループ回数が増えても、電圧ＶＥＲＡがある決まった電圧に到達した時に上昇を開始するように制御される。すなわち、図１４に示すように、２回目の消去ループ時のカップリング開始ポイント２における電圧ＶＥＲＡのレベルは、１回目の消去ループ時のカップリング開始ポイント１における電圧ＶＥＲＡのレベルと同じである。これにより、電圧ＶＥＲＡのステップアップ電圧ΔＶＥＲＡが上昇するにつれて、電圧ＶＥＲＡ_＊のステップアップ電圧ΔＶＥＲＡ_＊も同じ割合で上昇する。
【００９９】
カップリング開始ポイントは、対応する信号線をフローティングにする時刻に対応する。カップリング開始ポイント（すなわち、カップリング開始電圧）を消去ループごとに同じにした場合、電圧ＶＥＲＡ_＊の到達電圧は、電圧ＶＥＲＡ_＊が適用される信号線とビット線ＢＬ（及びソース線ＳＬ）とのカップリング比を係数として決定される。例えば、ステップアップ電圧ΔＶＥＲＡ_＊をステップアップ電圧ΔＶＥＲＡと同じにする場合、カップリング開始ポイントを調整すればよい。同様に、ステップアップ電圧ΔＶＥＲＡに対するステップアップ電圧ΔＶＥＲＡ_＊の割合を０％より大きく１００％より小さい範囲に設定する場合、カップリング開始ポイントを調整すればよい。この時のカップリング開始電圧は、検知回路１７によって検知される。
【０１００】
図１４で説明した電圧ＶＥＲＡ_＊は、電圧ＶＥＲＡ_ＮＯＧＩＤＬ、ＶＥＲＡ_ＧＩＤＬ、ＶＥＲＡ_ＤＷＬ、及びＶＥＲＡ_ＢＧのうち任意選択して適用することが可能である。
【０１０１】
図１５は、第２の例に係るステップアップ電圧の設定動作を説明する図である。電圧ＶＥＲＡのtarget電圧（到達電圧）は、消去ループ回数が増えるごとにステップアップ電圧ΔＶＥＲＡずつステップアップする。
【０１０２】
電圧ＶＥＲＡ_＊＊は、消去ループ回数が増えてもステップアップしないように制御される。すなわち、図１５に示すように、２回目の消去ループ時のカップリング開始ポイント２における電圧ＶＥＲＡの値は、１回目の消去ループ時のカップリング開始ポイント１における電圧ＶＥＲＡの値よりも高く設定される。カップリング開始ポイント２における電圧ＶＥＲＡの値は、電圧ＶＥＲＡ_＊＊が適用される信号線とビット線ＢＬ（及びソース線ＳＬ）とのカップリング比に応じて決定される。これにより、１回目の消去ループに比べて、２回目の消去ループ時のカップリングが遅く開始されるので、消去ループ回数に応じて電圧ＶＥＲＡがステップアップした場合でも、電圧ＶＥＲＡ_＊＊の到達電圧を一定にすることができる。
【０１０３】
図１５で説明した電圧ＶＥＲＡ_＊＊は、電圧ＶＥＲＡ_ＮＯＧＩＤＬ、ＶＥＲＡ_ＧＩＤＬ、ＶＥＲＡ_ＤＷＬ、及びＶＥＲＡ_ＢＧのうち任意選択して適用することが可能である。
【０１０４】
上記の制御により、消去用の各種電圧（ＶＥＲＡ_ＮＯＧＩＤＬ、ＶＥＲＡ_ＧＩＤＬ、ＶＥＲＡ_ＤＷＬ、ＶＥＲＡ_ＢＧ）のステップアップ開始ポイントが設定される。そして、制御回路１６の制御に基づいて、検知回路１７、ドライバ回路１２及びロウデコーダ１１は、ステップアップした消去用の各種電圧（ＶＥＲＡ、ＶＥＲＡ_ＮＯＧＩＤＬ、ＶＥＲＡ_ＧＩＤＬ、ＶＥＲＡ_ＤＷＬ、ＶＥＲＡ_ＢＧ）が各種信号線に設定されるように動作する。その後、第１の実施形態と同様に、消去ベリファイがパスするまで、消去ループが繰り返される。
【０１０５】
［３］  効果
以上詳述したように第２の実施形態では、ビット線ＢＬ及び／又はソース線ＳＬに印加する電圧ＶＥＲＡ以外を、ビット線ＢＬ及び／又はソース線との容量カップリングにより設定する。また、ロウデコーダ１１は、検知回路１７の検知結果に基づいて、選択ゲート線ＳＧＤＩ、選択ゲート線ＳＧＳＩと、ダミーワード線ＷＬＤＤ（及びＷＬＤＳ）、及びバックゲート線ＢＧＩをそれぞれフローティング状態にするタイミングを制御することで、電圧ＶＥＲＡ_ＧＩＤＬ、ＶＥＲＡ_ＮＯＧＩＤＬ、ＶＥＲＡ_ＤＷＬ、及びＶＥＲＡ_ＢＧのステップアップ電圧を個別に調整するようにしている。
【０１０６】
従って第２の実施形態によれば、データの消去時に使用される電圧の種類が増えた場合でも、各種電圧のステップアップ量を最適に制御することができる。これにより、安定した消去動作を行うことが可能となる。
【０１０７】
また、昇圧電圧はソース線ＳＬ及びビット線ＢＬに印加する電圧ＶＥＲＡだけで良く、その他のノードの電位はカップリングで上昇させる。これにより、消費電力を低減することができる。
【０１０８】
なお、上記実施形態では不揮発性半導体記憶装置として、三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明した。しかし、三次元積層型のＮＡＮＤ型フラッシュメモリとしは、図３乃至図５の構成に限られるものではない。例えば、半導体層２６はＵ字型の形状ではなく、１本の柱状であっても良い。この場合トランジスタＢＴは不要である。
【０１０９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１０】
１…ＮＡＮＤ型フラッシュメモリ、１０…メモリセルアレイ、１１…ロウデコーダ、１２…ドライバ回路、１３…センスアンプ、１４…ビット線／ソース線ドライバ、１５…電圧発生回路、１６…制御回路、１７…検知回路、１８…ＮＡＮＤストリング、２０…半導体基板、２１，２３ａ〜２３ｅ…導電層、２２，２４，２８ａ，２８ｂ…ホール、２５ａ…ブロック絶縁層、２５ｂ…電荷蓄積層、２５ｃ…トンネル絶縁層、２６，３０ａ，３０ｂ…半導体層、２９ａ…ゲート絶縁層、２９ｂ…ゲート絶縁層、３１〜３３…金属層、４０…ブロックデコーダ、６０〜６５…ドライバ、７０…検知部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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