(57)【要約】【課題】複数の半導体基板を積層した際の半導体基板間の接続不良を避けつつ、デバイス特性の信頼性を向上させることができる半導体装置及びその製造方法を提供する。【解決手段】実施形態にかかる半導体装置は、第１の領域と、第１の領域よりも薄い第２の領域とを含む半導体基板と、第１の領域で半導体基板を貫く第１の貫通孔と、第２の領域で半導体基板を貫く第２の貫通孔とのそれぞれに設けられた同じ膜厚を有する第１の金属膜と、第１の金属膜の上であって、第１の貫通孔の内部と第２の貫通孔の外部とに設けられた第２の金属膜と、第２の金属膜の上であって第１及び第２の貫通孔の外部に設けられた第３の金属膜と、を有する。第２の貫通孔の外部に位置する第２の金属膜の膜厚は、第１の貫通孔の外部に位置する第２の金属膜の膜厚と比べて厚く、第１及び第２の領域における第３の金属膜の上面の高さは同じである。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の領域と、前記第１の領域よりも厚みの薄い第２の領域と、前記第１の領域と前記第２の領域との間の厚みを有する第３の領域とを含み、第１の面とその反対側にある第２の面とを有する半導体基板と、
前記第１の領域において前記第２の面から前記第１の面まで前記半導体基板を貫く第１の貫通孔と、前記第２の領域において前記第２の面から前記第１の面まで前記半導体基板を貫く第２の貫通孔と、前記第３の領域において前記第２の面から前記第１の面まで前記半導体基板を貫く第３の貫通孔とのそれぞれに設けられた、同じ膜厚を有する第１の金属膜と、
前記第１の金属膜の上に形成され、前記第１の貫通孔の少なくとも内部と、前記第２の貫通孔の少なくとも外部と、前記第３の貫通孔の内部及び外部とに設けられた第２の金属膜と、
前記第２の金属膜の上に形成され、前記第１、第２及び第３の貫通孔の外部に設けられた第３の金属膜と、
を備え、
前記第３の貫通孔の外部に位置する前記第２の金属膜の膜厚は、前記第１の貫通孔の外部に位置する前記第２の金属膜の膜厚と比べて厚く、且つ、前記第２の貫通孔の外部に位置する前記第２の金属膜の膜厚と比べて薄く、
前記第１の面を基準とした前記第１、第２及び第３の領域における前記第３の金属膜の上面の高さは同じである、
ことを特徴とする半導体装置。
【請求項２】
第１の領域と前記第１の領域よりも厚みの薄い第２の領域とを含み、第１の面とその反対側にある第２の面とを有する半導体基板と、
前記第１の領域において前記第２の面から前記第１の面まで前記半導体基板を貫く第１の貫通孔と、前記第２の領域において前記第２の面から前記第１の面まで前記半導体基板を貫く第２の貫通孔とのそれぞれの内部に設けられた第１の金属膜と、
前記第１の金属膜の上に形成され、前記第１の貫通孔の少なくとも内部と、前記第２の貫通孔の少なくとも外部とに設けられた第２の金属膜と、
前記第２の金属膜の上に形成され、前記第１及び第２の貫通孔の外部に設けられた第３の金属膜と、
を備え、
前記第２の貫通孔の外部に位置する前記第２の金属膜の膜厚は、前記第１の貫通孔の外部に位置する前記第２の金属膜の膜厚と比べて厚く、
前記第１の領域における前記第３の金属膜の上面の高さと前記第２の領域における前記第３の金属膜の上面の高さとの差は、前記第１の領域と前記第２の領域との前記半導体基板の厚みの差よりも小さい、
ことを特徴とする半導体装置。
【請求項３】
前記第２の貫通孔は、前記第１の金属膜によって前記第２の面まで充填されている、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の貫通孔は、前記第１の金属膜と前記第２の金属膜とによって、前記第２の面まで充填されている、ことを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記半導体基板は、前記第１の領域と前記第２の領域との間の厚みを有する第３の領域をさらに備え、
前記第１の金属膜は、前記第３の領域において前記第２の面から前記第１の面まで前記半導体基板を貫く第３の貫通孔に、前記第１及び第２の貫通孔内部の前記第１の金属膜と同じ膜厚を有するように設けられ、
前記第２の金属膜は、前記第３の貫通孔の内部及び外部にも設けられ、
前記第３の金属膜は、前記第３の貫通孔の外部にも設けられ、
前記第３の貫通孔の外部に位置する前記第２の金属膜の膜厚は、前記第１の貫通孔の外部に位置する前記第２の金属膜の膜厚と比べて厚く、且つ、前記第２の貫通孔の外部に位置する前記第２の金属膜の膜厚と比べて薄い、
ことを特徴とする請求項２から４のいずれか１つに記載の半導体装置。
【請求項６】
第１の領域と前記第１の領域よりも厚みの薄い第２の領域とを含み、第１の面とその反対側にある第２の面とを有する半導体基板に、前記第１の領域において前記第２の面から前記第１の面まで前記半導体基板を貫く第１の貫通孔と、前記第２の領域において前記第２の面から前記第１の面まで前記半導体基板を貫く第２の貫通孔と、を形成し、
前記第２の貫通孔が、第１の金属膜によって前記第２の面まで充填されるように、前記第１及び第２の貫通孔のそれぞれに、第１の金属膜を前記第１の面を基準として同じ高さにまで埋め込み、
複数の開口部を有するパターンマスクを、前記開口部が前記第１及び第２の貫通孔の上方に位置するように、前記第２の面の上に形成し、
前記パターンマスクをマスクとして用いて、前記半導体基板の面内において均一な量で堆積することができる堆積方法により、前記第１の金属膜の上であって、前記第１の貫通孔の内部及び前記開口部の内部に、第２の金属膜を形成し、
前記第２の金属膜の上に、第３の金属膜を形成する、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置においては、シリコン貫通電極（Through Silicon Via、ＴＳＶ）が用いられている。このＴＳＶは、様々な素子が設けられた半導体基板を垂直に貫通する電極である。このＴＳＶを用いて複数の半導体チップを電気的に接続することにより、複数の半導体チップを高密度に実装することができ、且つ、高速のデータ転送等を可能にすることができる。
【０００３】
ＴＳＶは、例えばVia last／Backside via TSV  Processを用いて形成される。詳細には、メモリ等の能動素子、それらを接続する配線層、及び、後の工程で形成されるＴＳＶと接続するための表面側電極を半導体基板上に形成した後、半導体基板をガラスなどの支持基板に接着剤等を用いて貼り付ける。その際、能動素子、配線層及び表面電極が存在する半導体基板の表面が支持基板側となるように、半導体基板を支持基板に張り付ける。その後、半導体基板の裏面を研削し、例えば数百μｍの膜厚を数十μｍにまでするように薄層化する。続いて、リソグラフィ、ドライエッチング、めっき、ＣＭＰ（Chemical Mechanical Planarization）等の手法を用いて、ＴＳＶを形成する。すなわち、半導体基板の裏面側から半導体基板を貫くＴＳＶ孔を形成し、そのＴＳＶ孔に対して、バリアメタルをスパッタリング法により形成し、次に、めっき法により銅膜等の金属膜を埋込む。さらに、ＣＭＰを用いて余分な金属膜を除去して、ＴＳＶを形成する。そして、スパッタリング、リソグラフィ、めっき、ウェットエッチング等の手法を用いて、バンプの上に裏面側電極を形成する。
【０００４】
そして、このような半導体基板を個片化（分割）して複数の半導体チップを形成し、それを積層させることにより、積層モジュールを形成することができる。この積層モジュールにおいては、積層された各半導体チップに含まれるデバイスは、ＴＳＶ及びバンプを用いて互いに電気的に接続される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２２３８３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、複数の半導体基板（半導体チップ）を積層した際の半導体基板間の接続不良を避けつつ、デバイス特性の信頼性を向上させることができる半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本発明の実施形態によれば、半導体装置は、第１の領域と、前記第１の領域よりも厚みの薄い第２の領域と、前記第１の領域と前記第２の領域との間の厚みを有する第３の領域とを含み、第１の面とその反対側にある第２の面とを有する半導体基板と、前記第１の領域において前記第２の面から前記第１の面まで前記半導体基板を貫く第１の貫通孔と、前記第２の領域において前記第２の面から前記第１の面まで前記半導体基板を貫く第２の貫通孔と、前記第３の領域において前記第２の面から前記第１の面まで前記半導体基板を貫く第３の貫通孔とのそれぞれに設けられた、同じ膜厚を有する第１の金属膜と、前記第１の金属膜の上に形成され、前記第１の貫通孔の少なくとも内部と、前記第２の貫通孔の少なくとも外部と、前記第３の貫通孔の内部及び外部とに設けられた第２の金属膜と、前記第２の金属膜の上に形成され、前記第１、第２及び第３の貫通孔の外部に設けられた第３の金属膜と、を有する。前記第３の貫通孔の外部に位置する前記第２の金属膜の膜厚は、前記第１の貫通孔の外部に位置する前記第２の金属膜の膜厚と比べて厚く、且つ、前記第２の貫通孔の外部に位置する前記第２の金属膜の膜厚と比べて薄く、前記第１の面を基準とした前記第１、第２及び第３の領域における前記第３の金属膜の上面の高さは同じである。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施形態にかかる半導体装置の断面図である。
【図２】図２は、変形例の半導体装置の断面図である。
【図３】図３は、実施形態にかかる半導体装置の製造工程を説明するための図（その１）である。
【図４】図４は、実施形態にかかる半導体装置の製造工程を説明するための図（その２）である。
【図５】図５は、実施形態にかかる半導体装置の製造工程を説明するための図（その３）である。
【図６】図６は、実施形態にかかる半導体装置の製造工程を説明するための図（その４）である。
【図７】図７は、比較例の半導体装置の断面図である。
【図８】図８は、比較例の半導体装置の積層を説明するための図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、実施形態を説明する。ただし、本発明はこの実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１０】
ただし、以下の説明において高さや面の形状等に対して使用される「同じ」、「ほぼ同じ」、「等しい」及び「ほぼ等しい」という用語は、数学的に同じ又は等しい場合だけを意味するものではなく、半導体装置の製造工程において工業的に許容される程度の違いや粗さがある場合も意味する。さらに、形状及び高さに関する表現についても、数学的に定義される形状等を示すものではなく、半導体装置の製造工程において工業的に許容される程度の違い（誤差・ゆがみ）を含む形状等も、その形状に類する形状等であるとして含まれる。
【００１１】
図１を用いて、本実施形態にかかる半導体装置１を説明する。ここでは、Backside via TSVプロセスを用いて形成されたＴＳＶ２を有する半導体装置を例として説明する。詳細には、図１は半導体装置１の断面図である。なお、図１に示す半導体装置１の断面図においては、上側が半導体基板３０１の裏面（第２の面）５２側となり、下側が半導体基板３０１の表面（第１の面）４２側となっている。
【００１２】
一般的に、半導体基板３０１の厚みは、その裏面５２側に対して薄層化等の処理が行われることにより、その面内でばらつきが生じている。そこで、図１に示す半導体装置１の断面図においては、第１の領域３１は半導体基板３０１の厚みが最も厚い領域であり、第２の領域３２は半導体基板３０１の厚みが最も薄い領域である。さらに、第３の領域３３は、半導体基板３０１の厚みが第１の領域３１と第２の領域３２との間の厚みを有する領域である。
【００１３】
本実施形態の半導体装置１は、図１に示されるように、第１から第３の領域３１〜３３にわたって、半導体基板３０１に設けられた各ＴＳＶ２と、裏面５２側の各ＴＳＶ２上に設けられた裏面側電極構造３０２と、各ＴＳＶ２と接するように半導体基板３０１の表面４２側に設けられた表面側電極１０１とを有する。なお、半導体基板３０１には素子等が設けられているが、図１においてはその図示を省略する。
【００１４】
図１に示す例においては、第１から第３の領域３１〜３３における各ＴＳＶ２は、半導体基板３０１をその裏面５２から表面４２までを貫くＴＳＶ孔（貫通孔）４０１と、ＴＳＶ孔４０１の内部の側面及び底面（表面４２側に位置する底面）を覆う絶縁膜層（不図示）とバリアメタル４０２と、ＴＳＶ孔４０１の内部に埋め込まれた金属膜４０４（第１の金属膜）と、を有し、第１及び第３の領域３１、３３における各ＴＳＶ２は、ＴＳＶ孔４０１の内部に埋め込まれた金属膜４０５（第２の金属膜）も有する。
【００１５】
詳細には、金属膜４０４は、どの領域においてもほぼ同じ膜厚であり、表面４２側から充填されるように、表面４２を基準としてほぼ同じ高さにまで各ＴＳＶ孔４０１内に埋め込まれている。なお、第２の領域３２におけるＴＳＶ孔４０１が、金属膜４０４によって裏面５２の高さまで充填されるように、金属膜４０４を形成することが好ましい。
【００１６】
そして、金属膜４０４の上で、且つ、ＴＳＶ孔４０１の内部又は外部に、金属膜４０５が形成されている。言い換えると、金属膜４０５は、第１の領域の３１のＴＳＶ孔４０１の内部と、第２の領域３２のＴＳＶ孔４０１の外部と、第３の領域３３のＴＳＶ孔４０１の内部及び外部に設けられている。詳細には、ＴＳＶ孔４０１の外部に位置する金属膜４０５の膜厚は、その金属膜４０５が位置する領域における半導体基板３０１の厚みに応じたものとなっており、すなわち、ＴＳＶ孔４０１の外部に位置する金属膜４０５の膜厚は、その金属膜４０５が位置する領域における半導体基板３０１の厚みが薄いほど、厚くなっている。なお、第１の領域３１におけるＴＳＶ孔４０１が、金属膜４０４と金属膜４０５とによって裏面５２の高さにまで充填されるように、金属膜４０５を形成することが好ましい。よって、図１に示す例においては、第３の領域３３におけるＴＳＶ孔４０１の外部に位置する金属膜４０５の膜厚は、第１の領域３１におけるＴＳＶ孔４０１の外部に位置する金属膜４０５の膜厚に比べて厚く、且つ、第２の領域３２におけるＴＳＶ孔４０１の外部に位置する金属膜４０５の膜厚に比べて薄くなっている。言い換えると、第１の領域３１におけるＴＳＶ２は、ＴＳＶ孔４０１の内部に位置する金属膜４０５の全体を有し、第３の領域３３におけるＴＳＶ２は、ＴＳＶ孔４０１の内部に位置する金属膜４０５の部分を有する。一方、第２の領域３２における裏面側電極構造３０２は、ＴＳＶ孔４０１の外部に位置する金属膜４０５の全体を有し、第３の領域３３における裏面側電極構造３０２は、ＴＳＶ孔４０１の外部にはみ出した金属膜４０５の部分を有する。
【００１７】
さらに、金属膜４０５の上であって、ＴＳＶ孔４０１の外部には、金属膜（第３の金属膜）４０６が形成されている。この金属膜４０６は、裏面側電極構造３０２の一部又は全体を構成するものであり、第１から第３の領域３１〜３３においては、その膜厚はほぼ等しいことが好ましい。図１に示す例においては、第１の領域３１における裏面側電極構造３０２は、金属膜４０６のみからなり、第２の領域３２及び第３の領域３３における裏面側電極構造３０２は、金属膜４０５と金属膜４０６とからなる。
【００１８】
言い換えると、図１に示される半導体装置１の一例においては、第１の領域３１においては、ＴＳＶ２は、ＴＳＶ孔４０１とバリアメタル４０２と金属膜４０４と金属膜４０５とからなり、ＴＳＶ２の上に位置する裏面側電極構造３０２は、金属膜４０６の１層からなる。また、第２の領域３２においては、ＴＳＶ２は、ＴＳＶ孔４０１とバリアメタル４０２と金属膜４０４とからなり、裏面側電極構造３０２は、金属膜４０５と金属膜４０６との２層からなる。さらに、第３の領域３３においては、ＴＳＶ２は、ＴＳＶ孔４０１とバリアメタル４０２と金属膜４０４と金属膜４０５とからなり、裏面側電極構造３０２は、金属膜４０５と金属膜４０６との２層からなる。
【００１９】
先に説明したように、ＴＳＶ孔４０１の外部に位置する金属膜４０５の膜厚が、その金属膜４０５が位置する領域の半導体基板３０１の厚みに応じたものとなっていることから、本実施形態の半導体装置１においては、図１中のＡで示される半導体基板３０１の表面４２を基準とした裏面側電極構造３０２の有する金属膜４０６の上面の高さのばらつき（言い換えると、第１の領域３１における金属膜４０６の上面の高さと前記第２の領域３２における金属膜４０６の上面の高さとの差）は、図１中のＢで示される半導体基板３０１の表面４２を基準とした半導体基板３０１の裏面５２の高さのばらつき（言い換えると、第１の領域３１と第２の領域３２との半導体基板３０１の厚みの差）よりも小さくなっている。なお、図２に示される変形例のように、半導体基板３０１の表面４２を基準とした第１から第３の領域３１〜３３における金属膜４０６（裏面側電極構造３０２）の上面の高さはほぼ同じであるように形成することが好ましい。
【００２０】
また、裏面５２の上方から見て、半導体基板３０１の面内に形成された複数のＴＳＶ孔４０１の形状及び大きさがほぼ同じになるように、ＴＳＶ孔４０１を形成することが好ましく、例えば、ＴＳＶ孔４０１は円形に形成され、その直径は１０μｍ以下である。
【００２１】
さらに、裏面５２の上方から見て、半導体基板３０１の面内に形成された複数の裏面側電極構造３０２の形状及び大きさがほぼ同じになるように、裏面側電極構造３０２を形成することが好ましく、例えば、その形状は円形である。さらに、裏面側電極構造３０２の大きさは、ＴＳＶ孔４０１の全体を覆うように形成するためにＴＳＶ孔４０１よりも大きく、半導体基板３０１における集積密度を高めるためにＴＳＶ孔４０１の直径の３倍よりも小さいことが好ましい。そして、詳細は後で説明するが、半導体基板３０１の表面４２を基準とした各裏面側電極構造３０２（金属膜４０６）の上面の高さをほぼ同じにするために、図２に示される変形例のように、裏面側電極構造３０２の大きさは、ＴＳＶ孔４０１の大きさに近いものであることが、より好ましい。
【００２２】
また、バリアメタル４０２としては、Ｔｉ、Ｔａ等の金属膜を用いることができる。金属膜４０４としては、Ｃｕ、Ｎｉ等の金属膜を用いることができる。金属膜４０５としては、Ｃｕ、Ｎｉ、Ｓｎ、ＳｎＡｇ等の金属膜を用いることができる。金属膜４０６としては、Ｃｕ、Ｎｉ、Ｓｎ、ＳｎＡｇ等の金属膜もしくはこれらの積層膜を用いることができる。金属膜４０４と金属膜４０５と金属膜４０６との材料の組み合わせは、様々なものとすることができるが、接する膜の間での接続性を確保し、且つ、膜から膜へ化学種が拡散することによる特性の劣化等を避けるような組み合わせを選択することが好ましい。もし、接続性の確保や化学種の拡散を避けることが難しい場合には、隣り合う金属膜の間に他の金属膜を形成しても良い。例えば、金属膜４０５をＣｕ膜とし、金属膜４０６をＳｎ膜とした場合には、Ｃｕの拡散を防ぐために、金属膜４０５と金属膜４０６との間にＮｉ膜を形成することが好ましい。従って、本実施形態においては、ＴＳＶ孔４０１の内部に積層される膜が１層又は２層のものとして、裏面側電極構造３０２が１層又は２層のものとして説明しているが、これに限定するものではなく、それぞれ３つ以上の層からなるものであっても良い。
【００２３】
次に、図３から図６を用いて、本実施形態にかかる半導体装置１の製造方法を説明する。詳細には、図３から図６は半導体装置１の製造方法の各工程における断面図であり、図１に対応するものである。ここでは、Backside via TSV  プロセスを用いてＴＳＶ２を形成するような例を説明する。
【００２４】
まず、すでに表面側電極１０１が形成され、裏面５２側が研削された半導体基板３０１の厚みを光学的手法により測定する。そして、半導体基板３０１を裏面５２側から表面４２側へと貫くようにＴＳＶ孔４０１を形成する。さらに、ＣＶＤ法及びスパッタリング法を用いてＴＳＶ孔４０１内部の側面及び底面（表面４２側に位置する底面）を覆うように、絶縁膜層（不図示）とバリアメタル４０２とを形成する。バリアメタル４０２は、ＴＳＶ孔４０１に埋め込まれることとなるＣｕ膜等からＣｕ等の化学種が半導体基板３０１の内部へと拡散することを防ぐために形成される。なお、バリアメタル４０２は、ＴＳＶ孔４０１の内部だけでなく、半導体基板３０１の裏面５２の上にも形成することが好ましい。
【００２５】
次いで、スパッタリング法により例えばＣｕ膜からなるシード層（不図示）をＴＳＶ孔４０１内部に表面４２側から埋め込むように形成する。
【００２６】
さらに、シード層を用いて、めっき法を用いてボトムアップフィル条件の下で、例えばＣｕ膜からなる金属膜４０４をＴＳＶ孔４０１内部に埋め込む。この際、金属膜４０４は、表面４２側から充填されるように、表面４２を基準としてほぼ同じ高さにまで各ＴＳＶ孔４０１内に埋め込まれる。なお、第２の領域３２におけるＴＳＶ孔４０１が、金属膜４０４によって裏面５２の高さまで充填されるように、金属膜４０４を形成することが好ましい。また、この際のめっき時間等の金属膜４０４の形成条件は、先に測定した半導体基板３０１の厚みの情報に基づいてあらかじめ決定することができる。よって、図３に示されるように、表面４２を基準として第１から第３の領域３１〜３３における各ＴＳＶ孔４０１に埋め込まれた金属膜４０４の高さはほぼ同じであり、従って、第１の領域３１及び第３の領域３３における各ＴＳＶ孔４０１は、金属膜４０４によって裏面５２の高さまで充填されておらず、言い換えると、第１の領域３１及び第３の領域３３におけるＴＳＶ孔４０１の途中まで、金属膜４０４が埋め込まれた状態となっている。
【００２７】
そして、図４に示すように、ウェットエッチング法等を用いて、半導体基板３０１の裏面５２の上とＴＳＶ孔４０１の側面の上とに堆積した金属膜４０４と、ＴＳＶ孔４０１に埋め込まれた金属膜４０４とをエッチバックする。なお、このエッチバック工程は省略しても良い。
【００２８】
さらに、裏面側電極構造３０２を形成するためのレジストパターン（パターンマスク）５０５を半導体基板３０１の裏面５２の上に形成する。このレジストパターン５０５は、裏面側電極構造３０２の形状、大きさ及び位置にあわせた複数の開口部５０６を有している。従って、裏面５２の上方から見て、レジストパターン５０５の有する各開口部５０６は、各ＴＳＶ孔４０１の上方に位置している。そして、先の説明から明らかなように、裏面側電極構造３０２に対応する開口部５０６の大きさは、ＴＳＶ孔４０１よりも大きく、半導体基板３０１における集積密度を高めるためにＴＳＶ孔４０１の直径の３倍よりも小さいことが好ましい。さらに、開口部５０６の大きさは、ＴＳＶ孔４０１の大きさに近いものであることがより好ましい。
【００２９】
そして、レジストパターン５０５をマスクとして用い、例えば無電解めっき法といった、金属膜４０５を構成する金属を半導体基板３０１の面内に均一な量（体積）で堆積することができる堆積方法により、ＴＳＶ孔４０１内部に埋め込んだ金属膜４０４上に金属膜４０５を形成する。詳細には、金属膜４０５により、ＴＳＶ孔４０１の外部であってレジストパターン５０５の開口部５０６の内部を、又は、ＴＳＶ孔４０１の内部を、下側から充填するように、金属膜４０５を形成する。この際のめっき時間等の金属膜４０５の形成条件は、先に測定した半導体基板３０１の厚みの情報に基づいてあらかじめ決定することができる。なお、第１の領域３１におけるＴＳＶ孔４０１が、金属膜４０５によって少なくとも裏面５２の高さまで充填されるように、金属膜４０５を形成することが好ましい。
【００３０】
このように、先に説明したような開口部５０６を有するレジストパターン５０５をマスクとして用い、半導体基板３０１の面内に均一な量（体積）で堆積することができる堆積方法で金属膜４０５を形成することにより、同じ堆積時間においてはどの領域に対しても同じ体積で金属が堆積することから、ＴＳＶ孔４０１の外部に位置する各金属膜４０５の膜厚が、それが位置する領域の半導体基板３０１の厚みに応じたものとなるように形成することができる。すなわち、本実施形態においては、均一な量で堆積される金属膜４０５は、ＴＳＶ孔４０１を、もしくは、ＴＳＶ孔４０１が金属膜４０４によりすでに充填されている場合にはＴＳＶ孔４０１の外部であって開口部５０６の内部を、下側から充填するように形成される。従って、ＴＳＶ孔４０１の外部に位置する金属膜４０５の膜厚は、それが位置する領域の半導体基板３０１の厚みが薄いほど、厚くなるように形成されることとなる。なお、開口部５０６の大きさをＴＳＶ孔４０１の大きさにより近いものとした場合には、第１の領域３１においてＴＳＶ孔４０１の内部に形成される金属膜４０５の膜厚と、第２の領域３２においてＴＳＶ孔４０１の外部に形成される金属膜４０５の膜厚と、第３の領域３３においてＴＳＶ孔４０１の内部及び外部に形成される金属膜４０５の膜厚の総和とを、近いものにすることができる。すなわち、半導体基板３０１の表面４２を基準とした各領域における金属膜４０５の上面の高さをほぼ同じにすることができる。
【００３１】
その後、例えばめっき法を用いて、金属膜４０５の上に金属膜４０６を形成する。詳細には、金属膜４０６により、ＴＳＶ孔４０１の外部であってレジストパターン５０５の開口部５０６の内部を埋め込むように、金属膜４０６を形成する。なお、第１の領域３１におけるＴＳＶ孔４０１が金属膜４０５によって裏面５２の高さまで充填されるように金属膜４０５を形成した場合には、金属膜４０６はＴＳＶ孔４０１の外部の各開口部５０６の内部に形成されることから、各金属膜４０６の膜厚をほぼ等しくすることができる。従って、開口部５０６の大きさをＴＳＶ孔４０１の大きさにより近いものとした場合には、半導体基板３０１の表面４２を基準とした各金属膜４０５の上面の高さをほぼ同じにすることができ、加えて、その金属膜４０５の上にほぼ同じ膜厚を持つ金属膜４０６を形成することから、各金属膜４０６の上面の高さをほぼ同じにすることができる。このようにして、図５に示すような構造を得ることができる。
【００３２】
続いて、図６に示すように、ウェットエッチング法等を用いて、レジストパターン５０５とレジストパターン５０５のすぐ下に位置するバリアメタル４０２とを除去する。このようにして、本実施形態の半導体装置１を得ることができる。
【００３３】
本実施形態によれば、ＴＳＶ孔４０１の外部に位置する金属膜４０５の膜厚が、それが位置する領域の半導体基板３０１の厚みに応じたものとなるように形成することができることから、半導体基板３０１の表面４２を基準とした裏面側電極構造３０２の有する金属膜４０６の上面の高さのばらつきを低減し、それによって、複数の半導体基板３０１を積層した際の半導体基板３０１間の接続不良を避けることができる。さらに、半導体基板３０１の積層の際に半導体基板３０１に局所的に大きな圧力が印加されることを避けることができることから、局所的な圧力により生じたストレスによる半導体基板３０１内部のクラックの発生を避け、半導体基板３０１に設けられたデバイスの特性の信頼性を向上させることができる。以下にその詳細を説明する。
【００３４】
先に説明したように、一般的には、半導体基板３０１の厚みは、薄層化等によりその面内でばらつきが生じている。本発明者がこれまで検討していた半導体装置１の製造方法においては、このような半導体基板３０１の厚みの面内ばらつきが存在する状態において裏面側電極３０２を形成していた。比較例として本発明者がこれまで検討していた製造方法により形成された半導体装置１を図７に示す。図７に示される比較例においても、第１の領域３１は半導体基板３０１の厚みが最も厚い領域であり、第２の領域３２は半導体基板３０１の厚みが最も薄い領域である。さらに、第３の領域３３は、半導体基板３０１の厚みが第１の領域３１と第２の領域３２との間の厚みを有する領域である。図７より明らかなように、この比較例においては、第１から第３の領域３１〜３３の各ＴＳＶ２においては、金属膜４０４のみがＴＳＶ孔４０１を充填し、各裏面側電極３０２は金属膜４０６からなる一層のものとして形成されている。よって、半導体基板３０１の表面４２からの裏面側電極３０２の上面の高さのばらつき（図７中のＣで示される）は、第１から第３の領域３１〜３３における半導体基板３０１の裏面５２の高さのばらつき（図７中のＤで示される）とほぼ同じとなっている。
【００３５】
この後、比較例における半導体基板３０１を個片化して複数の半導体チップ６０６を形成し、さらに、複数の半導体チップ６０６を積層して積層モジュール６０７を得る。しかしながら、比較例の半導体基板３０１のように裏面側電極３０２の上面の高さのばらつきが存在したまま半導体チップ６０６を積層した場合には、図８（ａ）に示すように、上下の半導体チップ６０６の電極間で容易に電気的接続を確保することができる個所と、上下の半導体チップ６０６の電極間に隙間が生じることにより電気的接続の確保が難しい又はできない個所とが生じてしまう（図８（ａ）の円で囲んだ個所）。すなわち、積層モジュール６０７において、接続不良が生じてしまうのである。また、このような場合、図８（ｂ）に示すように、このような接続不良の発生をさけるために、言い換えると、上下の半導体チップ６０６の間に隙間が生じないように、半導体チップ６０６に圧力（図８（ｂ）の矢印）を印加して積層することがある。しかしながら、圧力を印加して積層した場合には、圧力がかけられた個所及びその周辺で、半導体チップ６０６の内部でクラックが生じたり、その個所に設けられたデバイスの特性が変化したりという問題が生じることがある。
【００３６】
一方、本実施形態においては、金属膜４０４と金属膜４０６との間に金属膜４０５を形成し、ＴＳＶ孔４０１の外部に位置する金属膜４０５の膜厚が、それが位置する領域の半導体基板３０１の厚みに応じたものとなるように形成していることから、半導体基板３０１の表面４２を基準とした裏面側電極構造３０２の上面の高さのばらつきを低減することができる。ばらつきが少ないことから、積層モジュールを形成する際に上下の半導体チップ６０６の電極間に隙間が生じにくくなるため、半導体チップの電極間での電気的接続が容易となり、加えて、半導体チップに大きな圧力を印加することを避けることができる。従って、圧力によりクラックが発生することと、デバイス特性が変化することとを避けることができ、ひいては、デバイス特性の信頼性を向上させることができる。
【００３７】
加えて、従来においては、積層モジュールは、半導体基板を個片化して半導体チップを得た後、その半導体チップを積層することにより形成していたが、電気的接続が容易な本実施形態を用いることにより、半導体基板の形状のまま半導体基板を積層し、次いで積層された半導体基板を所望の大きさに分割することにより積層モジュールを形成することが容易となる。
【００３８】
また、図７で示される比較例の半導体装置１の製造方法においては、半導体基板３０１に複数のＴＳＶ孔４０１を形成し、ＴＳＶ孔４０１の内部の側面及び底面（表面４２側に位置する底面）を覆う絶縁膜層（不図示）とバリアメタル４０２とを形成する。さらに、各ＴＳＶ孔４０１に金属膜４０４を埋め込む。このようにしてＴＳＶ２を形成した後、ＴＳＶ孔４０１に埋め込まれた金属膜４０４上に、さらにバリアメタル４０２と例えばＣｕからなるめっき下地膜（不図示）とを形成し、さらに、下地膜をシードとしてめっきすることにより金属膜４０６を形成し、１層からなる裏面側電極構造３０２の形成を行っていた。すなわち、比較例においては、ＴＳＶ２と裏面側電極３０２とを別に形成している。この比較例においては、半導体基板３０１の厚みが最も厚い領域である第１の領域３１に形成されたＴＳＶ孔４０１を金属膜４０４で埋込むように金属膜４０４を形成することから、他の領域のＴＳＶ孔４０１から金属膜４０４がはみ出す場合があり、この場合には、金属膜４０４の堆積の後、ＴＳＶ孔４０１からはみ出した金属膜４０４を除去するためにＣＭＰを行う。このＣＭＰにより、ＴＳＶ孔４０１の内部にバリアメタル４０２を形成した際に同時に形成された、半導体基板３０１の裏面５２上であって、ＴＳＶ孔４０１の周辺に形成されたバリアメタル４０２が、金属膜４０４とともに除去されたり、薄くなったりする。そこで、このような場合であっても、Ｃｕからなる下地膜から半導体基板３０１への化学種の拡散を防止するために、半導体基板３０１の裏面５２及び金属膜４０４と裏面側電極構造３０２との間に、さらにバリアメタル４０２を形成するのである。
【００３９】
それに対して、本実施形態においては、ＴＳＶ孔４０１の深さに応じてＴＳＶ２と裏面側電極構造３０２との一部を同時に形成している。従って、半導体基板３０１の裏面５２上であって、ＴＳＶ孔４０１の周辺に形成されたバリアメタル４０２が、金属膜４０４とともに除去されたり、薄くなったりすることはない。よって、ＴＳＶ孔４０１の周辺に形成されたバリアメタル４０２をそのまま利用することができることから、新たにバリアメタル４０２を金属膜４０４の上に形成しなくても良い。通常、バリアメタル４０２は、Ｃｕ膜と比べて抵抗率の高いＴｉ膜等が用いられるが、本実施形態においては、このような抵抗率の高い膜を金属膜４０４と裏面側電極構造３０２との間に形成しないため、ＴＳＶ２と裏面側電極構造３０２との間の接触抵抗を下げることができる。なお、比較例において、金属膜４０４及び半導体基板３０１の裏面５２の全体にバリアメタル４０２を形成した後、金属膜４０４の上のバリアメタル４０２を選択的にエッチング等で除去することにより、ＴＳＶ２と裏面側電極構造３０２との間の接触抵抗の増加を避けることも考えられるが、製造工程が複雑になり製造コストが上昇することから、好ましいものではない。また、裏面側電極構造３０２をなす金属材料としてＮｉを含む膜を用いることは、半導体基板３０１への化学種の拡散を避ける観点から好ましい。さらに、裏面側電極構造３０２をなす金属材料としてＣｕを含む膜を用いた場合には、化学種の拡散を防ぐためにバリアメタル４０２をさらに形成しても良い。
【００４０】
なお、本発明は、上記の本実施形態の半導体装置の製造方法の説明において挙げられた製造プロセスを使用することに限定するものではない。
【００４１】
本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更、組み合わせを行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４２】
１      半導体装置
２      ＴＳＶ
３１    第１の領域
３２    第２の領域
３３    第３の領域
４２    表面（第１の面）
５２    裏面（第２の面）
１０１  表面側電極
３０１  半導体基板
３０２  裏面側電極構造
４０１  ＴＳＶ孔（貫通孔）
４０２  バリアメタル
４０４、４０５、４０６  金属膜
５０５  レジストパターン
５０６  開口部
６０６  半導体チップ
６０７  積層モジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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