(57)【要約】  本発明は半導体装置に関し、半導体基板の第１の主面上に配設された第１の半導体層と、半導体層の上層部に選択的に複数設けられた第１の半導体領域と、第１の半導体領域の上層部に選択的に設けられた第２の半導体領域と、第１の半導体層の第１の半導体領域間に対応するＪＦＥＴ領域上に配置され、ＪＦＥＴ領域の少なくとも一部を覆う第２の半導体層と、第１の半導体領域上、第２の半導体層上を覆うゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、ゲート電極、ゲート絶縁膜を覆う層間絶縁膜と、ゲート絶縁膜および層間絶縁膜を貫通して、その底部に少なくとも第２の半導体領域が露出するコンタクトホールと、層間絶縁膜上に設けられ、コンタクトホールを介して第２の半導体領域と電気的に接続される第１の主電極と、半導体基板の第２の主面上に配設された第２の主電極とを備える。
2018012241.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１の主面上に配設された第１導電型の第１の半導体層と、
前記第１の半導体層の上層部に選択的に複数設けられた第２導電型の第１の半導体領域と、
前記第１の半導体領域の上層部に選択的に設けられた第１導電型の第２の半導体領域と、
前記第１の半導体層の前記第１の半導体領域間に対応するＪＦＥＴ領域上に配置され、前記ＪＦＥＴ領域の少なくとも一部を覆う第２の半導体層と、
前記第１の半導体領域上および前記第２の半導体層上を覆うように設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート絶縁膜および前記ゲート電極を覆うように設けられた層間絶縁膜と、
前記ゲート絶縁膜および前記層間絶縁膜を貫通して、その底部に少なくとも前記第２の半導体領域が露出するコンタクトホールと、
前記層間絶縁膜上に設けられ、前記コンタクトホールを介して前記第２の半導体領域と電気的に接続される第１の主電極と、
前記半導体基板の第２の主面上に配設された第２の主電極と、を備え、
前記第１の半導体層は、第１のバンドギャップを有する炭化珪素半導体で構成され、
前記第２の半導体層は、前記第１のバンドギャップよりも狭い第２のバンドギャップを有する半導体で構成される、半導体装置。
【請求項２】
前記第２の半導体層上に設けられ、前記第２のバンドギャップよりも狭い第３のバンドギャップを有する半導体で構成される第３の半導体層をさらに備える、請求項１記載の半導体装置。
【請求項３】
前記第１の半導体領域の上層部に設けられた不純物領域をさらに有する、請求項１記載の半導体装置。
【請求項４】
前記第２の半導体層は、前記ＪＦＥＴ領域の全体を覆うように設けられる、請求項１から請求項３の何れか１項に記載の半導体装置。
【請求項５】
前記第２の半導体層は、前記ＪＦＥＴ領域の一部を覆うように設けられる、請求項１から請求項３の何れか１項に記載の半導体装置。
【請求項６】
前記第１の半導体層および前記第２の半導体層は、ポリタイプが異なる炭化珪素半導体で構成される、請求項１記載の半導体装置。
【請求項７】
前記第１の半導体層は、４Ｈ−ＳｉＣで構成される、請求項６記載の半導体装置。
【請求項８】
前記第２の半導体層は、３Ｃ−ＳｉＣまたは６Ｈ−ＳｉＣで構成される、請求項７記載の半導体装置。
【請求項９】
前記第２の半導体層は、添加されたゲルマニウム、シリコン、スズおよび炭素の何れかを含む、請求項７記載の半導体装置。
【請求項１０】
前記第２の半導体層は、厚さが２００ｎｍ以下である請求項１記載の半導体装置。
【請求項１１】
前記半導体基板は、前記第１のバンドギャップを有する第１導電型の炭化珪素半導体で構成される、請求項１記載の半導体装置。
【請求項１２】
前記半導体基板は、前記第１のバンドギャップを有する第２導電型の炭化珪素半導体で構成される、請求項１記載の半導体装置。
【請求項１３】
請求項１記載の半導体装置の製造方法であって、
（ａ）前記半導体基板の前記第１の主面上にエピタキシャル成長により第１導電型の前記第１の半導体層を形成する工程と、
（ｂ）前記第１の半導体層上にエピタキシャル成長によりエピタキシャル層を形成した後、前記ＪＦＥＴ領域の少なくとも一部を覆うようにパターニングして前記第２の半導体層を形成する工程と、
（ｃ）前記第１の半導体層の上層部に選択的に第２導電型の前記第１の半導体領域および第１導電型の前記第２の半導体領域を形成する工程と、
（ｄ）前記第１の半導体領域上および前記第２の半導体層上を覆うように前記ゲート絶縁膜を形成する工程と、
（ｅ）前記ゲート絶縁膜上に前記ゲート電極を形成する工程と、
（ｆ）前記ゲート絶縁膜および前記ゲート電極を覆うように前記層間絶縁膜を形成する工程と、
（ｇ）前記ゲート絶縁膜および前記層間絶縁膜を貫通して、その底部に少なくとも前記第２の半導体領域が露出する前記コンタクトホールを形成する工程と、
（ｈ）前記層間絶縁膜上に、前記コンタクトホールを介して前記第２の半導体領域と電気的に接続される前記第１の主電極を形成する工程と、
（ｉ）前記半導体基板の第２の主面上に前記第２の主電極を形成する工程と、を備え、
前記工程（ａ）は、
前記第１の半導体層を前記第１のバンドギャップを有する炭化珪素半導体で形成する工程を含み、
前記工程（ｂ）は、
前記第２の半導体層を前記第１のバンドギャップよりも狭い前記第２のバンドギャップを有する半導体で形成する工程を含む、半導体装置の製造方法。
【請求項１４】
請求項１記載の半導体装置の製造方法であって、
（ａ）前記半導体基板の前記第１の主面上にエピタキシャル成長により第１導電型の前記第１の半導体層を形成する工程と、
（ｂ）前記第１の半導体層の上層部にゲルマニウム、シリコン、スズおよび炭素の何れかをイオン注入してイオン注入層を形成した後、前記ＪＦＥＴ領域の少なくとも一部を覆うようにパターニングして前記第２の半導体層を形成する工程と、
（ｃ）前記第１の半導体層の上層部に選択的に第２導電型の前記第１の半導体領域および第１導電型の前記第２の半導体領域を形成する工程と、
（ｄ）前記第１の半導体領域上および前記第２の半導体層上を覆うように前記ゲート絶縁膜を形成する工程と、
（ｅ）前記ゲート絶縁膜上に前記ゲート電極を形成する工程と、
（ｆ）前記ゲート絶縁膜および前記ゲート電極を覆うように前記層間絶縁膜を形成する工程と、
（ｇ）前記ゲート絶縁膜および前記層間絶縁膜を貫通して、その底部に少なくとも前記第２の半導体領域が露出する前記コンタクトホールを形成する工程と、
（ｈ）前記層間絶縁膜上に、前記コンタクトホールを介して前記第２の半導体領域と電気的に接続される前記第１の主電極を形成する工程と、
（ｉ）前記半導体基板の第２の主面上に前記第２の主電極を形成する工程と、を備え、
前記工程（ａ）は、
前記第１の半導体層を前記第１のバンドギャップを有する炭化珪素半導体で形成する工程を含み、
前記工程（ｂ）は、
前記イオン注入により、注入領域のバンドギャップを狭めて、前記第１のバンドギャップをよりも狭い前記第２のバンドギャップを有する炭化珪素半導体を形成する工程を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に経時変化を抑制した半導体装置に関する。
【背景技術】
【０００２】
炭化珪素(ＳｉＣ)半導体は、シリコン(Ｓｉ)半導体より広いワイドバンドギャップを有し、ＳｉＣ半導体を用いたＳｉＣ半導体装置は、Ｓｉ半導体を用いたＳｉ半導体装置と比較して、耐圧性に優れ、許容電流密度も高く、また耐熱性も高いため高温動作も可能である。【０００３】
例えば、ＳｉＣを用いたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）では、構造上、高電界が印加されやすいＪＦＥＴ（Junction Field Effect Transistor）領域上部のゲート絶縁膜にかかる電界強度を低く抑えることで、デバイスに高電圧が印加された場合のゲート絶縁膜の破壊を抑制している。【０００４】
例えば、特許文献１で開示される半導体装置では、ＳｉＣ−ＭＯＳＦＥＴのＪＦＥＴ領域内にＰ型不純物濃度が比較的低いＰ−領域を設けることで、Ｐ−領域を設けない構成と比較してＪＦＥＴ領域上部のゲート絶縁膜にかかる電界強度を抑制し、デバイスに高電圧が印加された場合の信頼性を向上している。【０００５】
また、半導体装置中にバンドギャップの異なる半導体どうしを部分的にオーミック接続することで、オン抵抗を低減する技術が開発されており、引用文献２においては、半導体ヘテロ接合においてオーミック接続させる箇所の不純物濃度を高濃度とすることで、デバイス全体のオン抵抗を低減する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−０６０９３０号公報
【特許文献２】特開２００４−３２７８９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１によると、炭化珪素を用いた絶縁ゲート型半導体装置ではＪＦＥＴ領域上の酸化膜に高電界が印加されると、ゲート酸化膜の信頼性が劣化するとされている。従って、炭化珪素を用いた絶縁ゲート型半導体装置では、ＪＦＥＴ領域上の酸化膜に高電界が加わることでゲート酸化膜が経時的な劣化を起こすという課題が存在する。【０００８】
本発明は上記のような問題を解決するためになされたものであり、従来の炭化珪素半導体よりも、ＪＦＥＴ領域上のゲート絶縁膜の経時的な変動を抑制した絶縁ゲート型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、半導体基板と、前記半導体基板の第１の主面上に配設された第１導電型の第１の半導体層と、前記第１の半導体層の上層部に選択的に複数設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域の上層部に選択的に設けられた第１導電型の第２の半導体領域と、前記第１の半導体層の前記第１の半導体領域間に対応するＪＦＥＴ領域上に配置され、前記ＪＦＥＴ領域の少なくとも一部を覆う第２の半導体層と、前記第１の半導体領域上および前記第２の半導体層上を覆うように設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜および前記ゲート電極を覆うように設けられた層間絶縁膜と、前記ゲート絶縁膜および前記層間絶縁膜を貫通して、その底部に少なくとも前記第２の半導体領域が露出するコンタクトホールと、前記層間絶縁膜上に設けられ、前記コンタクトホールを介して前記第２の半導体領域と電気的に接続される第１の主電極と、前記半導体基板の第２の主面上に配設された第２の主電極と、を備え、前記第１の半導体層は、第１のバンドギャップを有する炭化珪素半導体で構成され、前記第２の半導体層は、前記第１のバンドギャップよりも狭い第２のバンドギャップを有する半導体で構成される。
【発明の効果】
【００１０】
本発明に係る半導体装置によれば、ＪＦＥＴ領域においてゲート絶縁膜との間には、第１のバンドギャップよりも狭い第２のバンドギャップを有する第２の半導体層を備えるので、従来の半導体装置に比べて、ＪＦＥＴ領域におけるゲート絶縁膜と半導体界面におけるバンドオフセットが大きくなるので、ＪＦＥＴ領域上のゲート絶縁膜に流れ込む電流値を抑制することが可能となる。このため、ＪＦＥＴ領域上のゲート絶縁膜の経時的な変動を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係る実施の形態１の半導体装置の構成を示す断面図である。
【図２】従来の半導体装置のバンド図である。
【図３】本発明に係る実施の形態１の半導体装置のバンド図である。
【図４】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図５】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図６】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図７】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図８】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図９】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１０】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１１】本発明に係る実施の形態１の半導体装置の製造工程の変形例を説明する断面図である。
【図１２】本発明に係る実施の形態１の半導体装置の製造工程の変形例を説明する断面図である。
【図１３】本発明に係る実施の形態２の半導体装置の構成を示す断面図である。
【図１４】本発明に係る実施の形態３の半導体装置の構成を示す断面図である。
【図１５】本発明に係る実施の形態３の半導体装置の構成を示す断面図である。
【図１６】本発明に係る実施の形態４の半導体装置の構成を示す断面図である。
【図１７】本発明に係る実施の形態５の半導体装置の構成を示す断面図である。
【図１８】本発明に係る実施の形態５の半導体装置の製造工程を説明する断面図である。
【図１９】本発明に係る実施の形態５の半導体装置の製造工程を説明する断面図である。
【図２０】本発明に係る実施の形態５の半導体装置の製造工程を説明する断面図である。
【発明を実施するための形態】
【００１２】
＜はじめに＞
発明者達は、ゲート絶縁膜の経時的な劣化が酸化膜中への電子またはホールの注入によって生じると考えた。すなわち、ゲート電極に高電界を印加した際に、電子またはホールの注入が生じる機構はＦＮ（Fowler-Nordheim）トンネリング現象が考えられる。ＦＮトンネリング現象に基づく、酸化膜中への電子またはホールの注入量は、酸化膜と炭化珪素のバンドオフセット、炭化珪素中の電子またはホールの有効質量、および酸化膜に印加される電界強度で規定される。
【００１３】
そして、酸化膜に印加される電界強度を同一とした場合、ＪＦＥＴ領域上のゲート酸化膜の劣化を抑制するには、酸化膜中への電子またはホールの注入を抑制する必要がある。しかしながら、バンドギャップの均一な単一の半導体を用いた場合、酸化膜と炭化珪素のバンドオフセットおよび炭化珪素中の電子またはホールの有効質量が変わらないため、酸化膜中への電子またはホールの注入を抑制することはできないという結論に発明者達は到達した。そして、バンドギャップが異なる複数の半導体を用いることで酸化膜中への電子またはホールの注入を抑制すると言う技術思想に到達した。
【００１４】
＜実施の形態１＞
＜装置構成＞
図１は、本発明に係る実施の形態１の半導体装置の構成を示す断面図である。より具体的には、ＳｉＣ基板上に形成されたＭＯＳ構造を有する電界効果トランジスタ（ＳｉＣ−ＭＯＳＦＥＴ）１００の部分構成を模式的に示す断面図である。なお、図１では「ユニットセル」と呼称されるＭＯＳの最小単位構造を示しており、実際の半導体装置は、複数のユニットセルによって構成されている。
【００１５】
ここで、「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の接合構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【００１６】
例えばＭＯＳＦＥＴにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【００１７】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
【００１８】
また、以下の記載では、不純物の導電型に関して、ｎ型を「第１導電型」、ｐ型を「第２導電型」として定義するが、その逆の定義でも構わない。
【００１９】
図１に示すように、ＳｉＣ−ＭＯＳＦＥＴ１００は、ｎ型（第１導電型）不純物を１×１０１８〜１×１０２１ｃｍ−３の範囲で比較的高濃度に含むＳｉＣ基板１上に形成されている。
【００２０】
ＳｉＣ基板１の主面上には、ｎ型不純物を１×１０１４〜１×１０１７ｃｍ−３の範囲で比較的低濃度に含む半導体層２（第１の半導体層）が形成されている。半導体層２は、例えばエピタキシャル成長により形成され、ドリフト層またはドレイン領域と呼称される場合もある。
【００２１】
半導体層２の上層部には、ｐ型（第２導電型）不純物を１×１０１５〜１×１０１９ｃｍ−３の範囲で比較的高濃度に含むウェル領域４（第１の半導体領域）が選択的に複数形成されており、それぞれのウェル領域４の上層部には、ｐ型不純物を１×１０１８〜１×１０２１ｃｍ−３の範囲で比較的高濃度に含むウェルコンタクト領域５が選択的に形成されている。そして、ウェルコンタクト領域５の側面に接するようにｎ型不純物を１×１０１８〜１×１０２１ｃｍ−３の範囲で比較的高濃度に含むソース領域６（第２の半導体領域）が形成されている。
【００２２】
なお、ウェル領域４の半導体層２の最表面からの深さは、ソース領域６およびウェルコンタクト領域５の半導体層２の最表面からの深さよりも深く形成されている。
【００２３】
そして、互いに隣り合うウェル領域４間に対応する部分の半導体層２はＪＦＥＴ領域１６となり、当該ＪＦＥＴ領域１６もユニットセルに含まれる。なお、ＪＦＥＴ領域１６はウェル領域４間の半導体層２だけでなく、それよりも下の半導体層２を含む場合もある。
【００２４】
そして、ＪＦＥＴ領域１６上に対応する半導体層２の一方主面上には、ＪＦＥＴ領域１６全体を覆うように半導体層３（第２の半導体層）が形成されている。
【００２５】
半導体層３がＪＦＥＴ領域１６を全体的に覆うことで、ＪＦＥＴ領域１６において、電界強度が大きくなる部分を確実に保護することができる。
【００２６】
半導体層３の上面および側面は絶縁膜１９で覆われている。また、半導体層３の両側面外方の半導体層２の一方主面上には、ウェル領域４上からソース領域６の一部上部にかけての領域を覆うようにゲート絶縁膜９が設けられている。ここで、半導体層３の上面および側面を覆う絶縁膜１９は、ゲート絶縁膜としては機能しないが、ゲート絶縁膜９と同じ工程で形成されるので、ゲート絶縁膜と呼称する場合もある。なお、上記においてはＳｉＣ−ＭＯＳＦＥＴ１００をｎチャネル型として説明したが、ｐチャネル型であっても良い。その場合は、上述した各半導体層および各半導体領域の導電型は逆転する。また、半導体層３の導電型は、ＳｉＣ−ＭＯＳＦＥＴ１００の導電型に関わらずｐ型でもｎ型でも良い。
【００２７】
そして、絶縁膜１９上およびゲート絶縁膜９上を覆うようにゲート電極８が形成されている。また、ゲート電極８を覆うように層間絶縁膜７が形成されているが、層間絶縁膜７を貫通してウェルコンタクト領域５上およびソース領域６の一部上部に到達するようにコンタクトホールＣＨが設けられ、コンタクトホールＣＨにはソース電極１０（第１の主電極）が埋め込まれている。
【００２８】
また、ＳｉＣ基板１の裏面（半導体層２が設けられた側とは反対の主面）上には、ドレイン電極１１（第２の主電極）が形成されており、ソース電極１０とドレイン電極１１との間に高電圧を印加し、さらにゲート電極８に正電圧を印加することで、ゲート絶縁膜９の直下のウェル領域４にチャネルが形成され、ソース領域６からチャネル領域、ＪＦＥＴ領域１６、半導体層２、ＳｉＣ基板１、ドレイン電極１１を通る経路で電子が流れる。
【００２９】
ここで、半導体層２を絶縁破壊電界の高い４ＨのポリタイプのＳｉＣで構成することで耐圧が向上する。
【００３０】
また、半導体層３には半導体層２とは異なるポリタイプの炭化珪素を用いることで、一貫した成膜プロセスでの製造が可能となる。
【００３１】
すなわち、半導体層２を４Ｈ−ＳｉＣで構成し、半導体層３を３Ｃ−ＳｉＣまたは６Ｈ−ＳｉＣで構成した場合、絶縁破壊電界の高い４Ｈ−ＳｉＣにより耐圧が向上すると共に、ゲート絶縁膜１９と半導体層３とのバンドオフセットが、ゲート絶縁膜１９と半導体層２とのバンドオフセットよりも拡大する。
【００３２】
図２は、半導体層３を有していない従来の絶縁ゲート型半導体装置のバンド図を示しており、ゲート絶縁膜９には半導体層２が直接に接触している。図２において、半導体層２の伝導帯端をＥｃ、荷電子帯端をＥｖとして示しており、半導体層２の伝導帯端Ｅｃとゲート絶縁膜９のエネルギーバンド端とのエネルギー差（バンドオフセット）をΔＥｃで示している。これに対し、図３においては、半導体層３を有した場合の絶縁ゲート型半導体装置のバンド図を示しており、ゲート絶縁膜１９と半導体層２との間には半導体層３が介在している。また、半導体層２の伝導帯端Ｅｃと半導体層３の伝導帯端ＥｃとのバンドオフセットをΔＥとして示している。
【００３３】
図３に示されるように、半導体層３の伝導帯端Ｅｃは半導体層２の伝導帯端Ｅｃよりも低く、半導体層３の伝導帯端Ｅｃとゲート絶縁膜１９のエネルギーバンド端とのバンドオフセットΔＥｃは、図２の場合よりも大きくなっている。
【００３４】
このようにＪＦＥＴ領域１６を、半導体層２とは異なるポリタイプの炭化珪素で構成される半導体層３で覆うことで、ゲート絶縁膜１９と半導体界面のバンドオフセットが増加し、また半導体層３によって電子またはホールの有効質量を制御することで、ＪＦＥＴ領域１６上のゲート絶縁膜１９に注入される電子またはホールの抑制が可能となってＪＦＥＴ領域１６上のゲート絶縁膜１９に流れる電流値を抑制することが可能となる。
【００３５】
すなわち、ゲート絶縁膜１９に注入される電子またはホールの量は、バンドオフセットおよび有効質量で決まり、バンドオフセットが大きいほど、または有効質量が大きいほど半導体層２からゲート絶縁膜１９に注入される電子またはホールは減少する。
【００３６】
そして、ゲート絶縁膜１９と半導体界面のバンドオフセットは物性値で決まり、ゲート絶縁膜１９が同じであれば、半導体層２よりも伝導帯端または荷電子端の低い半導体層３を用いることで、ゲート絶縁膜１９と半導体界面のバンドオフセットが増加する。さらに、有効質量は半導体材料固有の物性値であるので、半導体層２と異なる半導体層３を設けることで、バンドオフセットおよび有効質量の選択が可能となり、ＪＦＥＴ領域１６上のゲート絶縁膜１９に注入される電子またはホールの抑制が可能となる。この結果、ＪＦＥＴ領域１６上のゲート絶縁膜１９の経時的な変動を抑制することが可能となる。
【００３７】
なお、このような効果を得るには、半導体層２の伝導帯端Ｅｃと半導体層３の伝導帯端ＥｃとのバンドオフセットΔＥは０．３ｅＶ以上であることが望ましい。すなわち、半導体層３の伝導帯が半導体層２の伝導帯よりも０．３ｅＶ以上低くなるように、半導体層３および半導体層２を選択することが望ましい。バンドオフセットが大きいほどゲート絶縁膜１９中へのキャリアの流入が抑制される。
【００３８】
なお、半導体層２を４ＨのポリタイプのＳｉＣで構成し、半導体層３を３Ｃ−ＳｉＣで構成した場合、半導体層２の伝導帯端Ｅｃと半導体層３の伝導帯端ＥｃとのバンドオフセットΔＥは０．９ｅＶ程度となり、半導体層３を６Ｈ−ＳｉＣで構成した場合、半導体層２の伝導帯端Ｅｃと半導体層３の伝導帯端ＥｃとのバンドオフセットをΔＥは０．１５ｅＶ程度となる。
【００３９】
＜製造方法＞
次に、ＳｉＣ−ＭＯＳＦＥＴ１００の製造方法について、製造工程を順に示す断面図である図４〜図１０を用いて説明する。
【００４０】
まず、図４に示すように、ＳｉＣ基板１の一方の主面（前面側主面）上に、例えばＣＶＤ（chemical vapor deposition）法を用いて、ｎ型の半導体層２をエピタキシャル成長させ、ＳｉＣ基板１と同じポリタイプ、ここでは４Ｈの炭化珪素半導体層とする。
【００４１】
なお、ＳｉＣ基板１の厚さは１０〜５００μｍであり、ｎ型不純物を１×１０１８〜１×１０２１ｃｍ−３の範囲で含んでいる。また、半導体層２の厚さは３〜２５０μｍであり、ｎ型不純物を１×１０１４〜１×１０１７ｃｍ−３の範囲で含んでいる。なお、半導体層２の厚さはＳｉＣ−ＭＯＳＦＥＴ１００に必要な耐圧（使用電圧）によって決まる。その後、半導体層２上に、ＣＶＤ法を用いて半導体層２とは異なるポリタイプの炭化珪素で構成されるエピタキシャル層３１を成長させる。エピタキシャル層３１の厚さは３ｎｍ〜３μｍであり、ｎ型不純物またはｐ型不純物を１×１０１４〜１×１０１９ｃｍ−３の範囲で含んでいる。
【００４２】
半導体層３をエピタキシャル成長により形成することで、半導体層３の不純物濃度制御が容易となる。
【００４３】
なお、半導体層３の厚さを２００ｎｍ以下とすることで、ＪＦＥＴ領域１６の抵抗を増加させずにゲート絶縁膜１９にかかる電界を緩和することができる。
【００４４】
すなわち、半導体層３の膜厚の増加に伴い、ＪＦＥＴ領域１６の上層部に反転層が形成されにくくなり、実効的にＪＦＥＴ領域１６上のゲート絶縁膜１９の厚みが厚くなり、ＪＦＥＴ領域の抵抗が増加して、オン抵抗が増加することとなる。従って、半導体層３の膜厚はできるだけ薄くすることが望ましい。
【００４５】
ここで、半導体層２のポリタイプを４Ｈとした場合、エピタキシャル層３１のポリタイプは３Ｃまたは６Ｈが考えられるが、これらに限定されるものではなく、また、エピタキシャル層３１は炭化珪素に限定されるものでもない。半導体層２よりも荷電子帯が低い半導体（または伝導帯が高い半導体）であって、半導体層２上に形成できる半導体であれば良い。
【００４６】
次に、図５に示す工程において、エピタキシャル層３１上に、後に、半導体層３となる領域のみが覆われるパターンを有するマスク（図示せず）を写真製版（フォトリソグラフィー）技術を用いて形成し、当該マスクを用いてエピタキシャル層３１をエッチングにより選択的に除去することで、半導体層２上に半導体層３をパターニングする。マスクは例えばレジストマスクを用いる。
【００４７】
次に、図６に示す工程において、半導体層３上を覆い、後に、ウェル領域４となる領域が露出するように開口部を有するマスクＲＭ１を写真製版（フォトリソグラフィー）技術を用いて形成する。なお、マスクＲＭ１は半導体層３のパターニングに使用したマスクを流用しても良い。マスクＲＭ１の形成後、当該マスクＲＭ１の上方からｐ型不純物をイオン注入して、半導体層２の上層部にウェル領域４を選択的に形成する。ここで、ウェル領域４の厚さは０．１〜３μｍであり、その不純物濃度は、１×１０１５〜１×１０１９ｃｍ−３の範囲に設定される。マスクは例えばレジストマスクを用いる。
【００４８】
次に、図７に示す工程において、半導体層３上を覆い、後に、ソース領域６およびウェルコンタクト領域５となる領域が露出するように開口部を有するマスクＲＭ３を写真製版技術を用いて形成する。マスクＲＭ２の形成後、当該マスクＲＭ２の上方からｎ型不純物をイオン注入して、ウェル領域４の上層部にソース領域６を選択的に形成する。ここで、ソース領域６の厚さは０．０３〜２．５μｍであり、その不純物濃度は、１×１０１８〜１×１０２１ｃｍ−３の範囲に設定される。マスクは例えばレジストマスクを用いる。
【００４９】
次に、図８に示す工程において、半導体層３上を覆い、後に、ウェルコンタクト領域５となる領域が露出するように開口部を有するマスクＲＭ３を写真製版技術を用いて形成する。マスクＲＭ３の形成後、当該マスクＲＭ３の上方からｐ型不純物をイオン注入して、ウェル領域４の上層部にウェルコンタクト領域５を選択的に形成する。ここで、ウェルコンタクト領域５の厚さは０．０３〜２．５μｍであり、その不純物濃度は、１×１０１８〜１×１０２１ｃｍ−３の範囲に設定される。マスクは例えばレジストマスクを用いる。マスクＲＭ３除去した後、不純物の活性化のためのアニールを行う。アニールの条件としては、例えば、窒素またはアルゴン雰囲気中で、１５００℃以上で３０分以上の加熱を行うが、これは一例にすぎない。なお、ウェル領域４、ウェルコンタクト領域５およびソース領域６のイオン注入および活性化はどのような順番で行っても良い。
【００５０】
次に、図９に示す工程において、ＳｉＣ基板１の一方の主面の全面にシリコン酸化膜９１を形成する。シリコン酸化膜９１の形成はＣＶＤ法を用いても熱酸化法を用いても良い。なお、シリコン酸化膜９１は、半導体層３の上面および側面の膜厚がゲート絶縁膜９（図１）よりも厚い絶縁膜１９（図１）となるように形成した後、ゲート絶縁膜９が所定の厚さとなるように選択的に除去すれば良い。もちろん、シリコン酸化膜９１全体をゲート絶縁膜９と同じ厚さとなるように形成しても良い。なお、ゲート絶縁膜９の厚さは、例えば５０ｎｍ程度とする。また、ゲート絶縁膜９はシリコン酸化膜（ＳｉＯ２）に限られず、ＳｉＯＮ、ＳｉＮ、Ａｌ２Ｏ３、ＨｆＯ２、Ｌａ２Ｏ３などを使用しても良い。
【００５１】
次に、図１０に示す工程において、シリコン酸化膜９１上を覆うように、例えばＣＶＤ法により、ｎ型不純物、またはｐ型不純物を１×１０１７〜１×１０２１ｃｍ−３の範囲で含む多結晶シリコン膜８１を形成する。
【００５２】
その後、多結晶シリコン膜８１が半導体層３の上方と、半導体層３の側面外方、ウェル領域４の上方およびソース領域６の少なくとも一部に残るように多結晶シリコン膜８１を選択的に除去してゲート電極８をパターニングする。
【００５３】
その後、ゲート電極８上を含むＳｉＣ基板１の一方の主面の全面にシリコン酸化膜を形成して層間絶縁膜７とし、層間絶縁膜７を貫通してウェルコンタクト領域５上およびソース領域６の一部上部に到達するコンタクトホールＣＨを形成する。
【００５４】
そして、コンタクトホールＣＨを埋め込むようにソース電極１０を形成し、ＳｉＣ基板１の裏面上にドレイン電極１１が形成することで、図１に示したＳｉＣ−ＭＯＳＦＥＴ１００が得られる。なお、ソース電極１０およびドレイン電極１１は、ニッケル、金、銅などの金属膜で形成すれば良い。
【００５５】
なお、以上の説明においては、半導体層２上に半導体層３を形成した後にウェル領域４等の不純物領域を形成する例を説明したが、半導体層２内にウェル領域４等の不純物領域を形成した後に半導体層３を形成しても良い。その場合、不純物領域を形成した後、半導体層３の形成前に１回目の活性化アニールを行い、半導体層３を形成した後に２回目の活性化アニールを行う。何れの場合も、活性化アニールはゲート絶縁膜９の形成前に行うことが望ましい。また、活性化アニールの回数は２回以上行っても良い。
【００５６】
＜変形例＞
半導体層３はエピタキシャル成長を用いず、ＩＶ族元素を半導体層２の上層部にイオン注入することで形成しても良い。イオン注入を用いる場合は、半導体層３の深さの制御が容易となる。
【００５７】
ＩＶ族元素が半導体層２中に注入されることで、半導体層２の注入領域における格子間隔が広がり、半導体層２よりも小さなバンドギャップの半導体が形成され、ゲート絶縁膜１９と半導体層３との間のバンドオフセットを大きくすることができる。ＩＶ族元素とはゲルマニウム、シリコン、スズまたは炭素を使用することができる。例えばゲルマニウムの添加量を制御することで４Ｈ−ＳｉＣのバンドギャップに対し０．０５ｅＶから０．５ｅＶ程度はバンドギャップが小さくなる。
【００５８】
また、ＩＶ族元素のイオン注入の前または後にｎ型不純物またはｐ型不純物をイオン注入または熱拡散で半導体層３に導入しても良い。
【００５９】
以下、図１１および図１２を用いてイオン注入により半導体層３を形成する方法を説明する。
【００６０】
図１１に示すように、ＳｉＣ基板１の一方の主面上に、例えばＣＶＤ法を用いて、ｎ型の半導体層２をエピタキシャル成長させた後、半導体層２の上層部に、例えばゲルマニウム（Ｇｅ）を、注入エネルギー１００ｋｅＶ程度でイオン注入してイオン注入層３２を形成する。
【００６１】
次に、図１２に示す工程において、イオン注入層３２上に、後に、半導体層３となる領域のみが覆われるパターンを有するマスク（図示せず）を写真製版技術を用いて形成し、当該マスクを用いてイオン注入層３２をエッチングにより選択的に除去することで、半導体層２上に半導体層３をパターニングする。以下の工程は図６〜図１０を用いて説明した工程と同じである。マスクは例えばレジストマスクを用いる。
【００６２】
＜実施の形態２＞
＜装置構成＞
図１３は、本発明に係る実施の形態２の半導体装置の構成を示す断面図である。なお、図１３においては、図１を用いて説明したＳｉＣ−ＭＯＳＦＥＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００６３】
図１３に示すように、ＳｉＣ−ＭＯＳＦＥＴ２００においては、ＪＦＥＴ領域１６上に対応する半導体層２の一方主面上には、ＪＦＥＴ領域１６を部分的に覆うように半導体層３Ａ（第２の半導体層）が形成されている。
【００６４】
半導体層３ＡがＪＦＥＴ領域１６を部分的に覆うことで、ＪＦＥＴ領域１６において、特に電界強度が大きくなる部分を選択的に保護することができる。また、半導体層３Ａの幅をＪＦＥＴ領域１６の幅よりも小さくすることで、ＪＦＥＴ領域１６上にゲート絶縁膜９が設けられることとなり、ウェル領域４と半導体層２との接続抵抗を低下させることができる。
【００６５】
ここで、半導体層２を絶縁破壊電界の高い４ＨのポリタイプのＳｉＣで構成することで耐圧が向上する。また、半導体層３Ａには半導体層２とは異なるポリタイプの炭化珪素を用いることで、一貫した成膜プロセスでの製造が可能となる。
【００６６】
すなわち、半導体層２を４Ｈ−ＳｉＣで構成し、半導体層３Ａを３Ｃ−ＳｉＣまたは６Ｈ−ＳｉＣで構成した場合、絶縁破壊電界の高い４Ｈ−ＳｉＣにより耐圧が向上すると共に、ゲート絶縁膜１９と半導体層３Ａとのバンドオフセットが、ゲート絶縁膜１９と半導体層２とのバンドオフセットよりも拡大する。
【００６７】
このようにＪＦＥＴ領域１６を、半導体層２とは異なるポリタイプの炭化珪素で構成される半導体層３Ａで部分的に覆うことで、ゲート絶縁膜１９と半導体界面のバンドオフセットが増加し、また半導体層３Ａによって電子またはホールの有効質量を制御することで、ＪＦＥＴ領域１６上のゲート絶縁膜１９に注入される電子またはホールの抑制が可能となってＪＦＥＴ領域１６上のゲート絶縁膜１９に流れる電流値を抑制することが可能となる。
【００６８】
＜変形例＞
ＳｉＣ−ＭＯＳＦＥＴ２００においても、半導体層３Ａをエピタキシャル成長を用いず、ＩＶ族元素を半導体層２の上層部にイオン注入することで形成しても良い。その形成方法は実施の形態１において説明しているので、説明は省略する。
【００６９】
＜実施の形態３＞
＜装置構成＞
図１４は、本発明に係る実施の形態３の半導体装置の構成を示す断面図である。なお、なお、図１４においては、図１を用いて説明したＳｉＣ−ＭＯＳＦＥＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００７０】
図１４に示すように、ＳｉＣ−ＭＯＳＦＥＴ３００においては、ＪＦＥＴ領域１６上に対応する半導体層２の一方主面上には、ＪＦＥＴ領域１６を覆うように半導体層３（第２の半導体層）が形成され、半導体層３上を覆うように半導体層１３（第３半導体層）が形成されている。なお、半導体層１３もエピタキシャル成長により形成することができる。そして、半導体層３および１３の積層膜の上面および側面は絶縁膜１９で覆われている。
【００７１】
ここで、半導体層２を絶縁破壊電界の高い４ＨのポリタイプのＳｉＣで構成することで耐圧が向上する。また、半導体層３には半導体層２とは異なるポリタイプの炭化珪素を用いることで、一貫した成膜プロセスでの製造が可能となる。
【００７２】
すなわち、半導体層２を４Ｈ−ＳｉＣで構成し、半導体層３Ａを３Ｃ−ＳｉＣまたは６Ｈ−ＳｉＣで構成した場合、絶縁破壊電界の高い４Ｈ−ＳｉＣにより耐圧が向上すると共に、ゲート絶縁膜１９と半導体層３とのバンドオフセットが、ゲート絶縁膜１９と半導体層２とのバンドオフセットよりも拡大する。
【００７３】
このようにＪＦＥＴ領域１６を、半導体層２とは異なるポリタイプの炭化珪素で構成される半導体層３で部分的に覆うことで、ゲート絶縁膜１９と半導体界面のバンドオフセットが増加し、また半導体層３によって電子またはホールの有効質量を制御することで、ＪＦＥＴ領域１６上のゲート絶縁膜１９に注入される電子またはホールの抑制が可能となってＪＦＥＴ領域１６上のゲート絶縁膜１９に流れる電流値を抑制することが可能となる。
【００７４】
また、半導体層３上を半導体層１３が覆う構成を採ることで、半導体層２上には直接成長させることが困難な半導体層１３、例えば、窒化物半導体のＡｌＮを使用することが可能となる。なお、半導体層３の導電型はｎ型でもｐ型でも良いが、半導体層１３の導電型は半導体層３の導電型と同一とする。
【００７５】
半導体層１３にＡｌＮを用いた場合、ゲート絶縁膜１９と半導体層１３とのバンドオフセットは、ゲート絶縁膜１９と半導体層３とのバンドオフセットよりも拡大することとなり、また、半導体層１３を設けることで、有効質量の選択の範囲をさらに広げることができる。
【００７６】
ここで、図１５には、半導体層１３を有した場合の絶縁ゲート型半導体装置のバンド図を示しており、ゲート絶縁膜１９と半導体層２との間には半導体層１３および３が介在している。図１５に示されるように、半導体層１３の伝導帯端Ｅｃは半導体層３の伝導帯端Ｅｃよりも低く、半導体層１３の伝導帯端Ｅｃとゲート絶縁膜１９のエネルギーバンド端とのバンドオフセットΔＥｃは、図３の場合よりも大きくなっている。
【００７７】
このようにＪＦＥＴ領域１６を、半導体層２とは異なるポリタイプの炭化珪素で構成される半導体層３および１３の積層膜で覆うことで、ゲート絶縁膜１９と半導体界面のバンドオフセットがさらに増加し、また半導体層３および１３によって電子またはホールの有効質量を制御することで、ＪＦＥＴ領域１６上のゲート絶縁膜１９に注入される電子またはホールの抑制が可能となってＪＦＥＴ領域１６上のゲート絶縁膜１９に流れる電流値を抑制することが可能となる。
【００７８】
＜変形例＞
ＳｉＣ−ＭＯＳＦＥＴ３００においても、半導体層３および１３をエピタキシャル成長を用いず、ＩＶ族元素を半導体層２の上層部にイオン注入することで形成しても良い。この場合、半導体層３と半導体層１３とで、注入するＩＶ族元素のイオン種を変え、また、半導体層３が半導体層１３より深く形成されるように、注入エネルギーを変える。
【００７９】
＜実施の形態４＞
＜装置構成＞
図１６は、本発明に係る実施の形態４の半導体装置の構成を示す断面図である。なお、なお、図１６においては、図１４を用いて説明したＳｉＣ−ＭＯＳＦＥＴ３００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００８０】
図１６に示すように、ＳｉＣ−ＭＯＳＦＥＴ４００においては、ＪＦＥＴ領域１６上に対応する半導体層２の一方主面上には、ＪＦＥＴ領域１６を部分的に覆うように半導体層３Ａ（第２の半導体層）が形成され、半導体層３Ａ上を覆うように半導体層１３Ａ（第３半導体層）が形成されている。そして、半導体層３Ａおよび１３Ａの積層膜の上面および側面は絶縁膜１９で覆われている。
【００８１】
半導体層３Ａおよび１３ＡがＪＦＥＴ領域１６を部分的に覆うことで、ＪＦＥＴ領域１６において、特に電界強度が大きくなる部分を選択的に保護することができる。また、半導体層３Ａおよび１３Ａの幅をＪＦＥＴ領域１６の幅よりも小さくすることで、ＪＦＥＴ領域１６上にゲート絶縁膜９が設けられることとなり、ウェル領域４と半導体層２との接続抵抗を低下させることができる。
【００８２】
ここで、半導体層２を絶縁破壊電界の高い４ＨのポリタイプのＳｉＣで構成することで耐圧が向上する。また、半導体層３Ａには半導体層２とは異なるポリタイプの炭化珪素を用いることで、一貫した成膜プロセスでの製造が可能となる。
【００８３】
すなわち、半導体層２を４Ｈ−ＳｉＣで構成し、半導体層３Ａを３Ｃ−ＳｉＣまたは６Ｈ−ＳｉＣで構成した場合、絶縁破壊電界の高い４Ｈ−ＳｉＣにより耐圧が向上すると共に、ゲート絶縁膜１９と半導体層３Ａとのバンドオフセットが、ゲート絶縁膜１９と半導体層２とのバンドオフセットよりも拡大する。
【００８４】
このようにＪＦＥＴ領域１６を、半導体層２とは異なるポリタイプの炭化珪素で構成される半導体層３Ａで部分的に覆うことで、ゲート絶縁膜１９と半導体界面のバンドオフセットが増加し、また半導体層３Ａによって電子またはホールの有効質量を制御することで、ＪＦＥＴ領域１６上のゲート絶縁膜１９に注入される電子またはホールの抑制が可能となってＪＦＥＴ領域１６上のゲート絶縁膜１９に流れる電流値を抑制することが可能となる。
【００８５】
また、半導体層３Ａ上を半導体層１３Ａが覆う構成を採ることで、半導体層２上には直接成長させることが困難な半導体層１３Ａ、例えば、窒化物半導体のＡｌＮを使用することが可能となる。なお、半導体層３Ａの導電型はｎ型でもｐ型でも良いが、半導体層１３Ａの導電型は半導体層３Ａの導電型と同一とする。
【００８６】
半導体層１３にＡｌＮを用いた場合、ゲート絶縁膜１９と半導体層１３とのバンドオフセットは、ゲート絶縁膜１９と半導体層３とのバンドオフセットよりも拡大することとなり、また、半導体層１３を設けることで、有効質量の選択の範囲をさらに広げることができる。
【００８７】
また、半導体層３の上には、半導体層１３だけでなくさらに異なる半導体層を形成しても良い。
【００８８】
＜変形例＞
ＳｉＣ−ＭＯＳＦＥＴ４００においても、半導体層３Ａおよび１３Ａをエピタキシャル成長を用いず、ＩＶ族元素を半導体層２の上層部にイオン注入することで形成しても良い。
【００８９】
＜実施の形態５＞
＜装置構成＞
図１７は、本発明に係る実施の形態５の半導体装置の構成を示す断面図である。なお、なお、図１７においては、図１を用いて説明したＳｉＣ−ＭＯＳＦＥＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００９０】
図１７に示すように、ＳｉＣ−ＭＯＳＦＥＴ５００においては、ＪＦＥＴ領域１６の上層部からウェル領域４の上層部にかけてチャネル領域１４（不純物領域）が設けられており、ＪＦＥＴ領域１６内のチャネル領域１４を覆うように半導体層３（第２の半導体層）が形成されている。
【００９１】
チャネル領域１４の導電型は、ＳｉＣ−ＭＯＳＦＥＴの導電型とは独立に設定される。
【００９２】
チャネル領域１４を設けることで、ウェル領域４とは独立してデバイスの閾値設計が可能となる。
【００９３】
なお、チャネル領域１４は半導体層３の下にも形成されているが、この部分ではチャネルは形成されず、実際のチャネルはウェル領域４およびウェル領域４上方のチャネル領域１４に形成される。
【００９４】
以下、図１８〜図２０を用いてイオン注入によりチャネル領域１４を形成する方法を説明する。
【００９５】
図１８に示すように、ＳｉＣ基板１の一方の主面上に、例えばＣＶＤ法を用いて、ｎ型の半導体層２をエピタキシャル成長させた後、半導体層２上に、例えばＣＶＤ法を用いて、ｎ型不純物を含む半導体層１４１をエピタキシャル成長により形成する。半導体層１４１の厚さは３ｎｍ〜５μｍであり、その不純物濃度は１×１０１３〜５×１０１８ｃｍ−３である。
【００９６】
その後、半導体層１４１上に、例えばＣＶＤ法を用いて半導体層２とは異なるポリタイプの炭化珪素で構成されるエピタキシャル層３１を成長させる。
【００９７】
次に、エピタキシャル層３１上に、後に、半導体層３となる領域のみが覆われるパターンを有するマスク（図示せず）を写真製版技術を用いて形成し、当該マスクを用いてエピタキシャル層３１をエッチングにより選択的に除去することで、図１９に示すように半導体層２上に半導体層３をパターニングする。マスクは例えばレジストマスクを用いる。
【００９８】
次に、図２０に示す工程において、半導体層３上を覆い、後に、ウェル領域４となる領域が露出するように開口部を有するマスクＲＭ１１を写真製版技術を用いて形成する。マスクＲＭ１１の形成後、当該マスクＲＭ１１の上方からｐ型不純物をイオン注入して、半導体層２の上層部にウェル領域４を選択的に形成する。ここで、半導体層１４１はｎ型不純物領域であるので、ウェル領域４の形成によって、不純物濃度が減少し得る。また、ウェル領域４の形成によって、半導体層１４１がｐ型不純物領域となる場合もある。マスクは例えばレジストマスクを用いる。
【００９９】
その後、図７を用いて説明したように、半導体層３上を覆い、後に、ソース領域６およびウェルコンタクト領域５となる領域が露出するように開口部を有するレジストマスクを写真製版技術を用いて形成し、当該レジストマスクの上方からｎ型不純物をイオン注入して、ウェル領域４の上層部にソース領域６を選択的に形成する。ＪＦＥＴ領域１６の上層部からウェル領域４の上層部にかけてチャネル領域１４が形成されることとなる。以下の工程は図８〜図１０を用いて説明した工程と同じである。
【０１００】
＜ＩＧＢＴへの適用＞
以上説明した実施の形態１〜５においては、本発明をＳｉＣ−ＭＯＳＦＥＴに適用した構成を示したが、本発明の適用はＭＯＳＦＥＴに限定されず、絶縁ゲート型半導体装置、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）への適用も可能である。
【０１０１】
すなわち、図１、図１３、図１４、図１６および図１７に示すＳｉＣ基板１の導電型をｐ型（第２導電型）としたＩＧＢＴのユニットセルを有するＩＧＢＴに本発明を適用した場合も、同様の効果を奏する。
【０１０２】
また、本発明は、ＳｉＣ基板１を機械的または化学的またはその他の方法によって除去し、半導体層２のみによって構成されるフリースタンディング基板（自立基板）に適用することもできる。その場合、ＩＧＢＴにおいては、ｐ型のＳｉＣ基板の代わりに、ｐ型層を備えた構成となる。
【０１０３】
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【０１０４】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【図１】
2018012241.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
2018012241.tif 000022
【手続補正書】
【提出日】平成30年7月24日(2018.7.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１の主面上に配設された第１導電型の第１の半導体層と、
前記第１の半導体層の上層部に選択的に複数設けられた第２導電型の第１の半導体領域と、
前記第１の半導体領域の上層部に選択的に設けられた第１導電型の第２の半導体領域と、
前記第１の半導体層の前記第１の半導体領域間に対応するＪＦＥＴ領域上に配置され、前記ＪＦＥＴ領域の少なくとも一部を覆う第２の半導体層と、
前記第２の半導体層上に設けられた第３の半導体層と、
前記第１の半導体領域上および前記第３の半導体層上を覆うように設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート絶縁膜および前記ゲート電極を覆うように設けられた層間絶縁膜と、
前記ゲート絶縁膜および前記層間絶縁膜を貫通して、その底部に少なくとも前記第２の半導体領域が露出するコンタクトホールと、
前記層間絶縁膜上に設けられ、前記コンタクトホールを介して前記第２の半導体領域と電気的に接続される第１の主電極と、
前記半導体基板の第２の主面上に配設された第２の主電極と、を備え、
前記第１の半導体層は、第１のバンドギャップを有する炭化珪素半導体で構成され、
前記第２の半導体層は、前記第１のバンドギャップよりも狭い第２のバンドギャップを有する半導体で構成され、
前記第３の半導体層は、前記第２のバンドギャップよりも狭い第３のバンドギャップを有する半導体で構成される、半導体装置。
【請求項２】
前記第１の半導体領域の上層部に設けられた不純物領域をさらに有する、請求項１記載の半導体装置。
【請求項３】
前記第２の半導体層は、前記ＪＦＥＴ領域の全体を覆うように設けられる、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第２の半導体層は、前記ＪＦＥＴ領域の一部を覆うように設けられる、請求項１または請求項２に記載の半導体装置。
【請求項５】
前記第１の半導体層および前記第２の半導体層は、ポリタイプが異なる炭化珪素半導体で構成される、請求項１記載の半導体装置。
【請求項６】
前記第１の半導体層は、４Ｈ−ＳｉＣで構成される、請求項５記載の半導体装置。
【請求項７】
前記第２の半導体層は、３Ｃ−ＳｉＣまたは６Ｈ−ＳｉＣで構成される、請求項６記載の半導体装置。
【請求項８】
前記第２の半導体層は、添加されたゲルマニウム、シリコン、スズおよび炭素の何れかを含む、請求項６記載の半導体装置。
【請求項９】
前記第２の半導体層は、厚さが２００ｎｍ以下である請求項１記載の半導体装置。
【請求項１０】
前記半導体基板は、前記第１のバンドギャップを有する第１導電型の炭化珪素半導体で構成される、請求項１記載の半導体装置。
【請求項１１】
前記半導体基板は、前記第１のバンドギャップを有する第２導電型の炭化珪素半導体で構成される、請求項１記載の半導体装置。
【請求項１２】
半導体基板と、
前記半導体基板の第１の主面上に配設された第１導電型の第１の半導体層と、
前記第１の半導体層の上層部に選択的に複数設けられた第２導電型の第１の半導体領域と、
前記第１の半導体領域の上層部に選択的に設けられた第１導電型の第２の半導体領域と、
前記第１の半導体層の前記第１の半導体領域間に対応するＪＦＥＴ領域上に配置され、前記ＪＦＥＴ領域の少なくとも一部を覆う第２の半導体層と、
前記第１の半導体領域上および前記第２の半導体層上を覆うように設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート絶縁膜および前記ゲート電極を覆うように設けられた層間絶縁膜と、
前記ゲート絶縁膜および前記層間絶縁膜を貫通して、その底部に少なくとも前記第２の半導体領域が露出するコンタクトホールと、
前記層間絶縁膜上に設けられ、前記コンタクトホールを介して前記第２の半導体領域と電気的に接続される第１の主電極と、
前記半導体基板の第２の主面上に配設された第２の主電極と、を備え、
前記第１の半導体層は、第１のバンドギャップを有する炭化珪素半導体で構成され、
前記第２の半導体層は、前記第１のバンドギャップよりも狭い第２のバンドギャップを有する半導体で構成される、半導体装置の製造方法であって、
（ａ）前記半導体基板の前記第１の主面上にエピタキシャル成長により第１導電型の前記第１の半導体層を形成する工程と、
（ｂ）前記第１の半導体層上にエピタキシャル成長によりエピタキシャル層を形成した後、前記ＪＦＥＴ領域の少なくとも一部を覆うようにパターニングして前記第２の半導体層を形成する工程と、
（ｃ）前記第１の半導体層の上層部に選択的に第２導電型の前記第１の半導体領域および第１導電型の前記第２の半導体領域を形成する工程と、
（ｄ）前記第１の半導体領域上および前記第２の半導体層上を覆うように前記ゲート絶縁膜を形成する工程と、
（ｅ）前記ゲート絶縁膜上に前記ゲート電極を形成する工程と、
（ｆ）前記ゲート絶縁膜および前記ゲート電極を覆うように前記層間絶縁膜を形成する工程と、
（ｇ）前記ゲート絶縁膜および前記層間絶縁膜を貫通して、その底部に少なくとも前記第２の半導体領域が露出する前記コンタクトホールを形成する工程と、
（ｈ）前記層間絶縁膜上に、前記コンタクトホールを介して前記第２の半導体領域と電気的に接続される前記第１の主電極を形成する工程と、
（ｉ）前記半導体基板の第２の主面上に前記第２の主電極を形成する工程と、を備え、
前記工程（ａ）は、
前記第１の半導体層を前記第１のバンドギャップを有する炭化珪素半導体で形成する工程を含み、
前記工程（ｂ）は、
前記第２の半導体層を前記第１のバンドギャップよりも狭い前記第２のバンドギャップを有する半導体で形成する工程を含む、半導体装置の製造方法。
【請求項１３】
半導体基板と、
前記半導体基板の第１の主面上に配設された第１導電型の第１の半導体層と、
前記第１の半導体層の上層部に選択的に複数設けられた第２導電型の第１の半導体領域と、
前記第１の半導体領域の上層部に選択的に設けられた第１導電型の第２の半導体領域と、
前記第１の半導体層の前記第１の半導体領域間に対応するＪＦＥＴ領域上に配置され、前記ＪＦＥＴ領域の少なくとも一部を覆う第２の半導体層と、
前記第１の半導体領域上および前記第２の半導体層上を覆うように設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート絶縁膜および前記ゲート電極を覆うように設けられた層間絶縁膜と、
前記ゲート絶縁膜および前記層間絶縁膜を貫通して、その底部に少なくとも前記第２の半導体領域が露出するコンタクトホールと、
前記層間絶縁膜上に設けられ、前記コンタクトホールを介して前記第２の半導体領域と電気的に接続される第１の主電極と、
前記半導体基板の第２の主面上に配設された第２の主電極と、を備え、
前記第１の半導体層は、第１のバンドギャップを有する炭化珪素半導体で構成され、
前記第２の半導体層は、前記第１のバンドギャップよりも狭い第２のバンドギャップを有する半導体で構成される、半導体装置の製造方法であって、
（ａ）前記半導体基板の前記第１の主面上にエピタキシャル成長により第１導電型の前記第１の半導体層を形成する工程と、
（ｂ）前記第１の半導体層の上層部にゲルマニウム、シリコン、スズおよび炭素の何れかをイオン注入してイオン注入層を形成した後、前記ＪＦＥＴ領域の少なくとも一部を覆うようにパターニングして前記第２の半導体層を形成する工程と、
（ｃ）前記第１の半導体層の上層部に選択的に第２導電型の前記第１の半導体領域および第１導電型の前記第２の半導体領域を形成する工程と、
（ｄ）前記第１の半導体領域上および前記第２の半導体層上を覆うように前記ゲート絶縁膜を形成する工程と、
（ｅ）前記ゲート絶縁膜上に前記ゲート電極を形成する工程と、
（ｆ）前記ゲート絶縁膜および前記ゲート電極を覆うように前記層間絶縁膜を形成する工程と、
（ｇ）前記ゲート絶縁膜および前記層間絶縁膜を貫通して、その底部に少なくとも前記第２の半導体領域が露出する前記コンタクトホールを形成する工程と、
（ｈ）前記層間絶縁膜上に、前記コンタクトホールを介して前記第２の半導体領域と電気的に接続される前記第１の主電極を形成する工程と、
（ｉ）前記半導体基板の第２の主面上に前記第２の主電極を形成する工程と、を備え、
前記工程（ａ）は、
前記第１の半導体層を前記第１のバンドギャップを有する炭化珪素半導体で形成する工程を含み、
前記工程（ｂ）は、
前記イオン注入により、注入領域のバンドギャップを狭めて、前記第１のバンドギャップをよりも狭い前記第２のバンドギャップを有する炭化珪素半導体を形成する工程を含む、半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明に係る半導体装置は、半導体基板と、前記半導体基板の第１の主面上に配設された第１導電型の第１の半導体層と、前記第１の半導体層の上層部に選択的に複数設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域の上層部に選択的に設けられた第１導電型の第２の半導体領域と、前記第１の半導体層の前記第１の半導体領域間に対応するＪＦＥＴ領域上に配置され、前記ＪＦＥＴ領域の少なくとも一部を覆う第２の半導体層と、前記第２の半導体層上に設けられた第３の半導体層と、前記第１の半導体領域上および前記第３の半導体層上を覆うように設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜および前記ゲート電極を覆うように設けられた層間絶縁膜と、前記ゲート絶縁膜および前記層間絶縁膜を貫通して、その底部に少なくとも前記第２の半導体領域が露出するコンタクトホールと、前記層間絶縁膜上に設けられ、前記コンタクトホールを介して前記第２の半導体領域と電気的に接続される第１の主電極と、前記半導体基板の第２の主面上に配設された第２の主電極と、を備え、前記第１の半導体層は、第１のバンドギャップを有する炭化珪素半導体で構成され、前記第２の半導体層は、前記第１のバンドギャップよりも狭い第２のバンドギャップを有する半導体で構成され、前記第３の半導体層は、前記第２のバンドギャップよりも狭い第３のバンドギャップを有する半導体で構成される。
【国際調査報告】
2018012241.tif 000023
2018012241.tif 000024
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