(57)【要約】【課題】容量素子の設計の自由度を増大させる。【解決手段】不揮発性半導体記憶装置の容量素子領域は、下地層の上に設けられ、複数の第２電極層のそれぞれと複数の第２絶縁層のそれぞれとが交互に積層された第２積層体と、第２積層体の上端から第２積層体の下端にまで延在された導電層と、導電層と複数の第２電極層のそれぞれとの間に設けられた第２絶縁膜と、を有する。容量素子領域においては、複数の第２絶縁層のいずれかと、複数の第２絶縁層のいずれかを挟む一対の前記第２電極層と、によって第１コンデンサが構成され、第２絶縁膜と、第２絶縁膜を挟む複数の第２電極層のいずれかおよび導電層とによって第２コンデンサが構成されている。【選択図】図１
2014187324.tif 000002
【特許請求の範囲】
【請求項１】
下地層と、前記下地層の上に設けられた記憶素子領域および容量素子領域と、を備えた不揮発性半導体記憶装置であって、
前記記憶素子領域は、
前記下地層の上に設けられ、複数の第１電極層のそれぞれと複数の第１絶縁層のそれぞれとが交互に積層された第１積層体と、
前記第１積層体の上に設けられた選択ゲート電極と、
前記選択ゲート電極の上端から前記第１積層体の下端にまで延在された半導体層と、
前記半導体層と前記複数の第１電極層のそれぞれとの間に設けられた第１絶縁膜と、
前記選択ゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、
を有し、
前記容量素子領域は、
前記下地層の上に設けられ、複数の第２電極層のそれぞれと複数の第２絶縁層のそれぞれとが交互に積層された第２積層体と、
前記第２積層体の上端から前記第２積層体の下端にまで延在された複数の導電層と、
前記複数の導電層のそれぞれと前記複数の第２電極層のそれぞれとの間に設けられた第２絶縁膜と、
前記一対の前記第２電極層の一方に接続される第１コンタクト電極と、
前記一対の前記第２電極層の他方に接続される第２コンタクト電極と、
を有し、
前記容量素子領域においては、
前記複数の第２絶縁層のいずれかと、前記複数の第２絶縁層のいずれかを挟む一対の前記第２電極層と、によって第１コンデンサが構成され、
前記第２絶縁膜と、前記第２絶縁膜を挟む前記複数の第２電極層のいずれかおよび前記複数の導電層のいずれかとによって第２コンデンサが構成され、
前記第１コンデンサは、前記第１コンタクト電極と前記第２コンタクト電極との間に接続され、
さらに、前記複数の第２電極層のいずれかを介して直列的に接続された２つの前記第２コンデンサが前記第１コンタクト電極と前記第２コンタクト電極との間に接続されている不揮発性半導体記憶装置。
【請求項２】
下地層と、前記下地層の上に設けられた記憶素子領域および容量素子領域と、を備えた不揮発性半導体記憶装置であって、
前記記憶素子領域は、
前記下地層の上に設けられ、複数の第１電極層のそれぞれと複数の第１絶縁層のそれぞれとが交互に積層された第１積層体と、
前記第１積層体の上に設けられた選択ゲート電極と、
前記選択ゲート電極の上端から前記第１積層体の下端にまで延在された半導体層と、
前記半導体層と前記複数の第１電極層のそれぞれとの間に設けられた第１絶縁膜と、
前記選択ゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、
を有し、
前記容量素子領域は、
前記下地層の上に設けられ、複数の第２電極層のそれぞれと複数の第２絶縁層のそれぞれとが交互に積層された第２積層体と、
前記第２積層体の上端から前記第２積層体の下端にまで延在された複数の導電層と、
前記複数の導電層のそれぞれと前記複数の第２電極層のそれぞれとの間に設けられた第２絶縁膜と、
を有し、
前記容量素子領域においては、
前記複数の第２絶縁層のいずれかと、前記複数の第２絶縁層のいずれかを挟む一対の前記第２電極層と、によって第１コンデンサが構成され、
前記第２絶縁膜と、前記第２絶縁膜を挟む前記複数の第２電極層のいずれかおよび前記複数の導電層のいずれかとによって第２コンデンサが構成されている不揮発性半導体記憶装置。
【請求項３】
前記容量素子領域は、
前記一対の前記第２電極層の一方に接続される第１コンタクト電極と、
前記一対の前記第２電極層の他方に接続される第２コンタクト電極と、
をさらに有し、
前記第１コンデンサは、前記第１コンタクト電極と前記第２コンタクト電極との間に接続され、
前記複数の第２電極層のいずれかを介して２つの前記第２コンデンサが直列的に接続され、さらに、２つの前記第２コンデンサが前記第１コンタクト電極と前記第２コンタクト電極との間に接続されている請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第２絶縁膜の厚さは、前記複数の第２絶縁層のそれぞれの厚さよりも薄い請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記第２積層体の下側から奇数番目に積層された前記複数の第２電極層には第１電位が印加可能であり、前記第２積層体の下側から偶数番目に積層された前記複数の第２電極層には第２電位が印加可能である請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
前記複数の第１電極層のそれぞれの材料と、前記複数の第２電極層のそれぞれの材料と、は、同じである請求項１〜５のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項７】
下地層と、前記下地層の上に設けられた記憶素子領域および容量素子領域と、を有する不揮発性半導体記憶装置の製造方法であって、
前記記憶素子領域の製造過程は、
（ａ）前記下地層の上に、複数の第１電極層のそれぞれと複数の第１中間層のそれぞれとが交互に積層された第１積層体を形成する工程と、
（ｂ）前記第１積層体の上側に選択ゲート電極を形成する工程と、
（ｃ）前記選択ゲート電極および前記第１積層体を前記第１積層体の積層方向に貫通する第１ホールを形成する工程と、
（ｄ）前記第１ホール内において、前記複数の第１電極層のそれぞれに接する第１絶縁膜と、前記選択ゲート電極に接するゲート絶縁膜と、形成する工程と、
（ｅ）前記第１絶縁膜および前記ゲート絶縁膜に接する前記半導体層を形成する工程と、
を備え、
前記容量素子領域の製造過程は、
（ｆ）前記下地層の上に、複数の第２電極層のそれぞれと複数の第２中間層のそれぞれとが交互に積層された第２積層体を形成する工程と、
（ｇ）前記第２積層体を前記第２積層体の積層方向に貫通する複数の第２ホールを形成する工程と、
（ｈ）前記複数の第２ホールのそれぞれの内において、前記複数の第２電極層のそれぞれに接する第２絶縁膜を形成する工程と、
（ｉ）前記第２絶縁膜に接する前記導電層を形成する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項８】
前記（ｇ）工程は、前記複数の第２ホールを形成した後、前記複数の第２ホールのそれぞれを通じて、前記複数の第２中間層を取り除く工程をさらに含み、
前記（ｈ）工程は、前記複数の第２電極層のそれぞれの間に前記第２絶縁膜を形成する工程をさらに含む請求項７記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
コントロールゲートとしての電極層を複数積層した積層体にメモリホールを形成し、このメモリホールの側壁にメモリ膜を形成し、さらにメモリ膜の内側にチャネルボディ層を形成した３次元型の不揮発性半導体記憶装置がある。この種の不揮発性半導体記憶装置は、チャネルボディ層を含むメモリストリングを有する。
【０００３】
この種の不揮発性半導体記憶装置においては、他の半導体デバイスと同様に電源あるいは保護素子等としての容量素子が必要になる。不揮発性半導体記憶装置の微細化が進むなか、容量素子についてはその設計の自由度の増大が求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２２４５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、容量素子の設計の自由度を増大させることのできる不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の不揮発性半導体記憶装置は、下地層と、前記下地層の上に設けられた記憶素子領域および容量素子領域と、を備えた不揮発性半導体記憶装置である。前記記憶素子領域は、前記下地層の上に設けられ、複数の第１電極層のそれぞれと複数の第１絶縁層のそれぞれとが交互に積層された第１積層体と、前記第１積層体の上に設けられた選択ゲート電極と、前記選択ゲート電極の上端から前記第１積層体の下端にまで延在された半導体層と、前記半導体層と前記複数の第１電極層のそれぞれとの間に設けられた第１絶縁膜と、前記選択ゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、を有する。
【０００７】
前記容量素子領域は、前記下地層の上に設けられ、複数の第２電極層のそれぞれと複数の第２絶縁層のそれぞれとが交互に積層された第２積層体と、前記第２積層体の上端から前記第２積層体の下端にまで延在された複数の導電層と、前記複数の導電層それぞれと前記複数の第２電極層のそれぞれとの間に設けられた第２絶縁膜と、を有する。
【０００８】
前記容量素子領域においては、前記複数の第２絶縁層のいずれかと、前記複数の第２絶縁層のいずれかを挟む一対の前記第２電極層と、によって第１コンデンサが構成され、前記第２絶縁膜と、前記第２絶縁膜を挟む前記複数の第２電極層のいずれかおよび前記導電層のいずれかとによって第２コンデンサが構成されている。
【図面の簡単な説明】
【０００９】
【図１】図１は、本実施形態に係る不揮発性半導体記憶装置の中のメモリセルアレイを表す斜視模式図である。
【図２】図２は、本実施形態に係る不揮発性半導体記憶装置のメモリセル部分を表す断面模式図である。
【図３】図３は、本実施形態に係る不揮発性半導体記憶装置の容量素子領域を表す模式図であり、図３（ａ）は、容量素子領域の平面模式図であり、図３（ｂ）は、容量素子領域の断面模式図である。
【図４】図４は、本実施形態に係る不揮発性半導体記憶装置の容量素子領域を表す模式図であり、図４（ａ）は、図３（ｂ）の一部を拡大した容量素子領域の断面模式図であり、図４（ｂ）は、図４（ａ）の等価回路を表す図である。
【図５】図５は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【図６】図６は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【図７】図７は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【図８】図８は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【図９】図９は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【図１０】図１０は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【図１１】図１１は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【図１２】図１２（ａ）は、参考例に係る不揮発性半導体記憶装置の容量素子領域を拡大した断面模式図であり、図１２（ｂ）は、図１２（ａ）の等価回路を表す図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【００１１】
最初に、本実施形態に係る不揮発性半導体記憶装置１の構造の概要について説明する。
【００１２】
図１は、本実施形態に係る不揮発性半導体記憶装置の中のメモリセルアレイを表す斜視模式図である。メモリセルアレイは、不揮発性半導体記憶装置１の記憶素子領域１００に配置されている。
【００１３】
図１においては、メモリホール７５の内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。不揮発性半導体記憶装置１は、３次元積層型の不揮発性半導体記憶装置である。
【００１４】
図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、下地層１１の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
【００１５】
本実施形態に係る不揮発性半導体記憶装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００１６】
不揮発性半導体記憶装置１のメモリセルアレイにおいては、下地層１１の上には図示しない絶縁層を介して。半導体層２２（バックゲート層）が設けられている。下地層１１は、半導体基板（例えば、シリコン基板）、絶縁層（例えば、ＳｉＯ２層）、および回路等を含む。例えば、下地層１１内には、トランジスタ等の能動素子、抵抗、容量などの受動素子が設けられている。半導体層２２は、例えば、ホウ素（Ｂ）等の不純物元素が添加されたシリコン（Ｓｉ）層である。
【００１７】
半導体層２２上には、ドレイン側の電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄと、ソース側の電極層４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓが積層されている。Ｚ方向において、これら電極層間には絶縁層４２（第１絶縁層）が設けられている（図１では不図示。図２参照）。絶縁層４２の材料は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等を含む。
【００１８】
電極層４０１Ｄと電極層４０１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層４０２Ｄと電極層４０２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層４０３Ｄと電極層４０３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層４０４Ｄと電極層４０４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。  
電極層４０１Ｄと電極層４０１Ｓとは、Ｙ方向に分断されている。電極層４０２Ｄと電極層４０２Ｓとは、Ｙ方向に分断されている。電極層４０３Ｄと電極層４０３Ｓとは、Ｙ方向に分断されている。電極層４０４Ｄと電極層４０４Ｓとは、Ｙ方向に分断されている。
【００１９】
電極層４０１Ｄと電極層４０１Ｓとの間、電極層４０２Ｄと電極層４０２Ｓとの間、電極層４０３Ｄと電極層４０３Ｓとの間、および電極層４０４Ｄと電極層４０４Ｓとの間には、図示しない絶縁層が設けられている。
【００２０】
電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄは、半導体層２２とドレイン側選択ゲート電極４５Ｄとの間に設けられている。電極層４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓは、半導体層２２とソース側選択ゲート電極４５Ｓとの間に設けられている。
【００２１】
また、以下の説明において、電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄ、４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓを、単に電極層４０（第１電極層）と表すこともある。また、電極層４０の層数は任意であり、本実施形態で例示される４層に限らない。また、電極層４０と絶縁層４２とを含めて積層体４４（第１積層体）とする。１層目の電極層４０１Ｄ（あるは、電極層４０１Ｓ）の下面が積層体４４の下端４４ｄになる。電極層４０は、例えば、ホウ素（Ｂ）等の不純物元素が添加され導電性を有するシリコン層である。
【００２２】
電極層４０４Ｄ上には、図示しない絶縁層を介して、ドレイン側選択ゲート電極４５Ｄが設けられている。ドレイン側選択ゲート電極４５Ｄは、例えば、ホウ素（Ｂ）等の不純物が添加され導電性を有するシリコン層である。
【００２３】
電極層４０４Ｓ上には、図示しない絶縁層を介して、ソース側選択ゲート電極４５Ｓが設けられている。ソース側選択ゲート電極４５Ｓは、例えば、ホウ素（Ｂ）等の不純物が添加され導電性のシリコン層である。
【００２４】
ドレイン側選択ゲート電極４５Ｄとソース側選択ゲート電極４５Ｓとは、Ｙ方向に分断されている。なお、ドレイン側選択ゲート電極４５Ｄとソース側選択ゲート電極４５Ｓとを区別することなく単に選択ゲート電極４５、もしくは単に選択ゲート電極４５と表すこともある。
【００２５】
ソース側選択ゲート電極４５Ｓ上には、図示しない絶縁層を介して、ソース線４７が設けられている。ソース線４７は、一対のチャネルボディ層２０（半導体層、導電層とも称する）の一方の端にビア４９Ｓを介して接続されている。ソース線４７は、金属配線、または不純物が添加された導電性のシリコン層である。
【００２６】
ドレイン側選択ゲート電極４５Ｄおよびソース線４７上には、図示しない絶縁層を介して、複数のビット線４８が設けられている。ビット線４８は、例えば、金属配線、不純物が添加された導電性シリコン層である。ビット線４８は一対のチャネルボディ層２０の他方に端にビア４９Ｄを介して接続されている。ビット線４８はＹ方向に延在している。ビア４９Ｓとビア４９Ｄを区別することなく、単にビア４９と表記する場合がある。ビア４９の材料は、例えば、タングステン（Ｗ）である。
【００２７】
半導体層２２および積層体４４には、複数のＵ字状のメモリホール７５が設けられている。例えば、電極層４０１Ｄ〜４０４Ｄおよびドレイン側選択ゲート電極４５Ｄには、それらを貫通しＺ方向に延びるホールが形成されている。電極層４０１Ｓ〜４０４Ｓおよびソース側選択ゲート電極４５Ｓには、それらを貫通しＺ方向に延びるホールが形成されている。それらＺ方向に延びる一対のホールは、半導体層２２を介して繋がり、Ｕ字状のメモリホール７５を構成する。なお、本実施形態では、Ｕ字状のメモリホールのほか、ストレート型のメモリホールも含む（後述）。
【００２８】
メモリホール７５の内部には、Ｕ字状にチャネルボディ層２０が設けられている。チャネルボディ層２０は、例えば、シリコン含有層である。このシリコンとは、例えば、ポリシリコン、アモルファスシリコン等である。あるいは、チャネルボディ層２０の材料は、タングステン（Ｗ）であってもよい。チャネルボディ層２０と、メモリホール７５の内壁との間にはメモリ膜３０（第１絶縁膜）が設けられている（後述）。
【００２９】
チャネルボディ層２０とドレイン側選択ゲート電極４５Ｄとの間には、ゲート絶縁膜５０が設けられている。チャネルボディ層２０とソース側選択ゲート電極４５Ｓとの間には、ゲート絶縁膜５０が設けられている。
【００３０】
なお、メモリホール７５内のすべてをチャネルボディ層２０で埋める構造に限らず、メモリホール７５の中心軸側に空洞部が残るようにチャネルボディ層２０を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００３１】
ドレイン側選択ゲート電極４５Ｄ、チャネルボディ層２０およびそれらの間のゲート絶縁膜５０は、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤの上方のチャネルボディ層２０は、ビット線４８に電気的に接続されている。
【００３２】
ソース側選択ゲート電極４５Ｓ、チャネルボディ層２０およびそれらの間のゲート絶縁膜５０は、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳの上方のチャネルボディ層２０は、ソース線４７に電気的に接続されている。
【００３３】
ドレイン側選択トランジスタＳＴＤおよびソース側選択トランジスタＳＴＳは、円筒状のトランジスタである。
【００３４】
半導体層２２、半導体層２２内に設けられたチャネルボディ層２０およびメモリ膜３０は、バックゲート層トランジスタＢＧＴを構成する。
【００３５】
ドレイン側選択トランジスタＳＴＤとバックゲート層トランジスタＢＧＴとの間には、電極層４０４Ｄ〜４０１ＤをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、バックゲート層トランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、電極層４０１Ｓ〜４０４ＳをコントロールゲートとするメモリセルＭＣが複数設けられている。
【００３６】
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、バックゲート層トランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ層を通じて直列接続され、Ｕ字状の１つのメモリストリング（ＮＡＮＤストリング）ＭＳを構成する。
【００３７】
１つのメモリストリングＭＳは、複数の電極層４０を含む積層体４４の積層方向に延びる一対の柱状部ＣＬと、半導体層２２に埋め込まれ、一対の柱状部ＣＬをつなぐ連結部２１とを有する。連結部２１はチャネルボディ層２０を有する。このメモリストリングＭＳがＸ方向およびＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００３８】
複数のメモリストリングＭＳは、下地層１１におけるメモリセルアレイ領域に設けられている。下地層１１におけるメモリセルアレイ領域の例えば、周辺には、メモリセルアレイを制御する周辺回路が設けられている。
【００３９】
不揮発性半導体記憶装置１は、積層された電極層４０に貫通して設けられたチャネルボディ層２０を備える。チャネルボディ層２０は、垂直半導体プラグ電極の役割をする。不揮発性半導体記憶装置１では、電極層４０とチャネルボディ層２０との交点をメモリ素子としている。不揮発性半導体記憶装置１では、一対のチャネルボディ層２０のそれぞれの下端が連結部２１によって接続されている。一対のチャネルボディ層２０のそれぞれの上部に形成された選択ゲート電極４５の制御によってＵ字型の半導体層に電流を流すことで、データの読み込み、消去をしている。
【００４０】
図２は、本実施形態に係る不揮発性半導体記憶装置のメモリセル部分を表す断面模式図である。図２に表されるチャネルボディ層２０は、上述した一対のチャネルボディ層２０のいずれかである。
【００４１】
不揮発性半導体記憶装置１は、下地層１１と、積層体４４と、チャネルボディ層２０と、メモリ膜３０と、を備える。積層体４４は、絶縁層６２を介して上述した下地層１１（図２では不図示。図１参照）の上に設けられている。積層体４４では、複数の電極層４０のそれぞれと複数の絶縁層４２のそれぞれとが交互に積層されている。絶縁層６２は、酸化シリコン（ＳｉＯ２）を含む。積層体４４の上には、層間絶縁層６０が設けられている。層間絶縁層６０は、酸化シリコン（ＳｉＯ２）を含む。
【００４２】
メモリ膜３０は、チャネルボディ層２０と複数の電極層４０のそれぞれとの間に設けられている。メモリ膜３０は、チャネルボディ層２０と複数の絶縁層４２のそれぞれとの間にも設けられている。メモリ膜３０は、多層構造を有する。
【００４３】
メモリ膜３０においては、電極層４０の側からチャネルボディ層２０の順に、酸化膜３０ａ、窒化膜３０ｂ、および酸化膜３０ｃが並んでいる。窒化膜３０ｂは、例えば、窒化シリコン（Ｓｉ３Ｎ４）を含む膜である。酸化膜３０ａ、３０ｃは、酸化シリコン（ＳｉＯ２）を含む膜である。メモリ膜３０は、例えば、窒化膜が一対の酸化膜で挟まれたＯＮＯ（Oxide-Nitride-Oxide）構造を有する。また、上下の電極層４０に挟まれた絶縁層４２は、例えば、２つＯＮＯ構造を含む積層膜である。尚、メモリ膜３０の構造、および絶縁層４２の構造については、ＯＮＯ構造のみを含むとは限らない。例えば、メモリ膜３０の構造は、ＯＮＯＮＯ構造、このＯＮＯＮＯ構造よりもさらに多層の多層膜構造、および、全体としては多層膜であるがメモリ機能を有する部分が単層の多層膜構造などを含む。また、絶縁層４２の構造は、ＯＮＯＮＯ構造、このＯＮＯＮＯ構造よりもさらに多層の多層膜構造、および、全体としては多層膜であるがメモリ機能を有する部分が単層の多層膜構造などを含んでもよい。
【００４４】
チャネルボディ層２０は、メモリセルを構成するトランジスタにおけるチャネルとして機能する。電極層４０はコントロールゲートとして機能する。メモリ膜３０は、不揮発性半導体記憶装置１のメモリ膜として機能する。窒化膜３０ｂはチャネルボディ層２０から注入される電荷を蓄積するデータ記憶層として機能する。
【００４５】
このように、不揮発性半導体記憶装置１の記憶素子領域１００には、下地層１１の上に、複数の電極層４０のそれぞれと複数の絶縁層４２のそれぞれとが交互に積層された積層体４４が設けられている。積層体４４の上には、選択ゲート電極４５が設けられている。選択ゲート電極４５の上端から積層体４４の下端にまでは、チャネルボディ層２０が延在している。チャネルボディ層２０と複数の電極層４０のそれぞれとの間には、メモリ膜３０が設けられている。選択ゲート電極４５とチャネルボディ層２０との間には、ゲート絶縁膜５０が設けられている。
【００４６】
また、不揮発性半導体記憶装置１は、記憶素子領域１００のほか、容量素子領域を有する。容量素子領域は下地層１１の上に設けられている。
【００４７】
図３は、本実施形態に係る不揮発性半導体記憶装置の容量素子領域を表す模式図であり、図３（ａ）は、容量素子領域の平面模式図であり、図３（ｂ）は、容量素子領域の断面模式図である。
【００４８】
容量素子領域１０１には、積層体８５（第２積層体）と、導電層８４（または、半導体層８４とも称する）と、絶縁膜８３（第２絶縁膜）と、が設けられている。容量素子領域１０１においては、積層体８５と、導電層８４と、絶縁膜８３と、を含む容量素子が設けられている。
【００４９】
容量素子領域１０１の積層体８５では、複数の電極層８０（第２電極層）のそれぞれと、複数の絶縁層８２（第２絶縁層）のそれぞれと、が交互に積層されている。複数の絶縁層８２のそれぞれは、一対の電極層８０によって挟まれている。電極層８０の層数は図２の電極層４０の層数と同じ４層としているが、この数に限られない。
【００５０】
導電層８４は、積層体８５の上端８５ｕから積層体８５の下端８５ｄにまで延在している。絶縁膜８３は、導電層８４と複数の電極層８０のそれぞれとの間に設けられている。そして、一対の電極層８０の一方にはコンタクト電極が接続され、一対の電極層８０の他方には、別のコンタクト電極が接続されている。例えば、積層体８５の下側から１番目の電極層８０には、コンタクト電極８６ａが接続されている。積層体８５の下側から２番目の電極層８０には、コンタクト電極８６ｂが接続されている。積層体８５の下側から３番目の電極層８０には、コンタクト電極８６ｃが接続されている。積層体８５の下側から４番目の電極層８０には、コンタクト電極８６ｄが接続されている。
【００５１】
積層体８５の下側から奇数番目に積層された複数の電極層８０には、コンタクト電極を通じて第１の電位が印加可能である。積層体８５の下側から偶数番目に積層された複数の電極層８０には、コンタクト電極を通じて第１の電位とは異なる第２電位が印加可能である。すなわち、複数の電極層８０は下側から上側に向かって、１つおきに同じ電位に印加される。
【００５２】
容量素子についてさらに詳細に説明する。  
図４は、本実施形態に係る不揮発性半導体記憶装置の容量素子領域を表す模式図であり、図４（ａ）は、図３（ｂ）の一部を拡大した容量素子領域の断面模式図であり、図４（ｂ）は、図４（ａ）の等価回路を表す図である。図４（ｂ）には、一例として、積層体８５の下側から１番目の電極層８０と、２番目の電極層８０が表されている。
【００５３】
容量素子領域１０１では、複数の絶縁層８２のいずれかと、この絶縁層８２を挟む一対の電極層８０と、によってコンデンサ１０１ｃ（第１コンデンサ）が構成されている。また、絶縁膜８３と、この絶縁膜８３を挟む複数の電極層８０のいずれかおよび複数の導電層８４のいずれかとによってコンデンサ１０１ａ、１０１ｂ（第２コンデンサ）が構成されている。コンデンサ１０１ａの容量をＣ１、コンデンサ１０１ｂの容量をＣ２、コンデンサ１０１ｃの容量をＣ３とする。コンデンサ１０１ｃ、１０１ａ、１０１ｂは、それぞれ複数ある。
【００５４】
コンデンサ１０１ｃは、コンタクト電極８６ａとコンタクト電極８６ｂとの間に接続されている。また、複数の電極層８４のいずれかを介して直列的に接続された２つのコンデンサ１０１ａ、１０１ｂがコンタクト電極８６ａとコンタクト電極８６との間に接続されている。つまり、コンタクト電極８６ａとコンタクト電極８６ｂとの間には、２つのコンデンサ１０１ａ、１０１ｂが直列接続されている。コンタクト電極８６ａとコンタクト電極８６ｂとの間には、コンデンサ１０１ｃと、２つのコンデンサ１０１ａ、１０１ｂと、が並列接続されている。従って、コンタクト電極８６ａとコンタクト電極８６ｂとの間の容量Ｃは、Ｃ３＋（Ｃ１×Ｃ２）／（Ｃ１＋Ｃ２）で表すことができる。
【００５５】
なお、上述した積層体４４の厚さと、積層体８５の厚さと、は同じである。積層体４４の積層数と、積層体８５の積層数と、は同じである。複数の電極層４０のそれぞれの材料と、複数の電極層８０のそれぞれの材料と、は同じである。複数の絶縁層４２のそれぞれの材料および積層構造と、複数の絶縁層８２のそれぞれの材料および積層構造と、は同じである。チャネルボディ層２０の材料と、導電層８４の材料と、は同じである。
【００５６】
メモリ膜３０の材料と、絶縁膜８３の材料と、は同じである。例えば、絶縁膜８３は、酸化膜８３ａ、窒化膜８３ｂ、および酸化膜８３ｃを含む。絶縁膜８３においては、電極層８０の側から導電層８４の側に順に、酸化膜８３ａ、窒化膜８３ｂ、および酸化膜８３ｃが並んでいる。窒化膜８３ｂは、例えば、窒化シリコン（Ｓｉ３Ｎ４）を含む。酸化膜８３ａ、８３ｃは、酸化シリコン（ＳｉＯ２）を含む。絶縁膜８３および絶縁層８２は、一例として、窒化膜が一対の酸化膜で挟まれたＯＮＯ（Oxide-Nitride-Oxide）構造を有する。但し、絶縁膜８３の厚さは、複数の絶縁層８２のそれぞれの厚さよりも薄くなっていることが望ましい（後述）。
【００５７】
図５〜図１１は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【００５８】
以下に説明される各々の膜、各々の層の形成方法は、特に断らない限り、熱ＣＶＤ（Chemical Vapor Deposition）、プラズマＣＶＤ等のＣＶＤ法、スパッタリング法、ＡＬＤ（Atomic Layer Deposition）法、エピタキシャル成長法、スピンコート法等の塗布法のいずれかから適宜選択される。
【００５９】
まず、図５に表されるように、記憶素子領域１００では、下地層１１の上に、半導体層２２が形成される。さらに半導体層２２の上に絶縁層６２を介して、積層体４４が形成される。積層体４４では、複数の電極層４０のそれぞれと複数の犠牲層（第１中間層）４２ａのそれぞれとが交互に積層されている。電極層４０は、シリコン（Ｓｉ）層に、例えば、ホウ素（Ｂ）等の不純物元素をイオン注入して形成される。また、半導体層２２には、犠牲層２２ａが形成されている。犠牲層２２ａ、４２ａの材料は、ノンドープのシリコン（Ｓｉ）である。
【００６０】
容量素子領域１０１では、下地層１１の上に、半導体層２２が形成される。さらに半導体層２２の上には絶縁層６２を介して、積層体８５が形成される。積層体８５では、複数の電極層８０のそれぞれと複数の犠牲層（第２中間層）８２ａのそれぞれとが交互に積層されている。電極層８０は、シリコン（Ｓｉ）層に、例えば、ホウ素（Ｂ）等の不純物元素をイオン注入して形成される。犠牲層８２ａの材料は、ノンドープのシリコン（Ｓｉ）である。
【００６１】
続いて、積層体４４、８５の上に、層間絶縁層６０が形成される。さらに、層間絶縁層６０の上にマスク９０がパターニングされる。マスク９０には、積層体４４、８５の上面にまで達するトレンチ９０ｔが設けられている。トレンチ９０ｔは、Ｚ方向に延びているほか、Ｘ方向にも延びている。
【００６２】
このマスク９０を用いて、積層体４４、８５にＲＩＥ（Reactive Ion Etching）が施さえる。ＲＩＥ後、マスク９０が除去される。この状態を図６に表す。
【００６３】
図６に表されるように、積層体４４には、積層体４４の上端から下端にまで延在するトレンチ４４ｔが形成される。また、積層体８５には、積層体８５の上端から下端にまで延在するトレンチ８５ｔが形成される。
【００６４】
次に、図７に表されるように、トレンチ４４ｔ、８５ｔのなかに、例えばＡＬＤによって絶縁層７７が形成される。記憶素子領域１００では、絶縁層７７が犠牲層２２ａの中央部上に設けられる。絶縁層７７は、Ｘ、Ｙ方向に延びる電極層４０を必要な個所で絶縁する絶縁障壁である。絶縁層７７の材料は、例えば、窒化シリコン（Ｓｉ３Ｎ４）である。
【００６５】
次に、図８に表されるように、積層体４４、８５の上側に、層間絶縁層６０を介して選択ゲート電極層４５Ｌが形成される。さらに、選択ゲート電極層４５Ｌの上に、マスク９１がパターニングされる。マスク９１には、選択ゲート電極層４５Ｌの上面にまで達するホール９１ｈが設けられている。
【００６６】
このマスク９１を用いて、選択ゲート電極層４５Ｌおよび積層体４４、８５にＲＩＥが施される。ＲＩＥ後、マスク９１が除去される。この状態を図９に表す。
【００６７】
図９に表されるように、記憶素子領域１００では、選択ゲート電極層４５Ｌおよび積層体４４を積層体４４の積層方向（Ｚ方向）に貫通するメモリホール７５（第１ホール）が形成される。例えば、一対のメモリホール７５のそれぞれが絶縁層７７の両側に形成される。一対のメモリホール７５のそれぞれの下端は、犠牲層２２ａにまで到達している。
【００６８】
また、容量素子領域１０１では、積層体８５を積層体８５の積層方向（Ｚ方向）に貫通する複数のホール７６（第２ホール）が形成される。
【００６９】
メモリホール７５の内径およびホール７６の内径は、例えば、７５ｎｍ〜８０ｎｍである。なお、ホール７６の内径とは、後述する絶縁膜８３（もしくはメモリ膜３０）の外径に対応している。複数のホール７６のそれぞれの間隔は、例えば、１３０ｎｍである。
【００７０】
次に、図１０に表されるように、複数のメモリホール７５のそれぞれを通じて、複数の犠牲層４２ａと、犠牲層２２ａと、が除去される。さらに、複数のホール７６のそれぞれを通じて、複数の犠牲層８２ａが除去される。犠牲層２２ａ、４２ａ、８２ａの除去は、希弗酸（ＤＨＦ）、アルカリ系薬液等をメモリホール７５およびホール７６に流入し、犠牲層２２ａ、４２ａ、８２ａを溶液によって溶解することによって行われる。犠牲層４２ａ、８２ａを除去した後は、絶縁層７７が支柱として機能する。
【００７１】
次に、図１１に表されるように、記憶素子領域１００では、メモリホール７５内に、複数の電極層４０のそれぞれに接するメモリ膜３０と、選択ゲート電極層４５Ｌに接するゲート絶縁膜５０と、が形成される。容量素子領域１０１では、ホール７６内に、複数の電極層８０のそれぞれに接する絶縁膜８３が形成される。絶縁膜８３の膜厚は、例えば、１０ｎｍである。
【００７２】
また、上下に隣り合う電極層４０の間に絶縁層４２が形成される。さらに、上下に隣り合う電極層８０の間に絶縁層８２が形成される。すなわち、複数の電極層４０のそれぞれの間にメモリ膜３０が形成されることによって絶縁層４２が形成される。また、複数の電極層８０のそれぞれの間に絶縁膜８３が形成されることによって絶縁層８２が形成される。
【００７３】
この段階では、絶縁層４２の積層構造および材料は、メモリ膜３０の積層構造および材料と同じになる。また、絶縁層８２の積層構造および材料は、絶縁膜８３の積層構造および材料と同じになる。これは、犠牲層４２ａ、８２ａを取り除いて形成した上下の電極層間のそれぞれに、メモリ膜３０、絶縁膜８３が入るからである。
【００７４】
続いて、記憶素子領域１００では、メモリ膜３０およびゲート絶縁膜５０に接するチャネルボディ層２０が形成される。容量素子領域１０１では、絶縁膜８３に接する導電層８４が形成される。
【００７５】
この後は、図１に表されるように、選択ゲート電極層４５Ｌを分断して、ゲート電極４５が形成される。さらに、コンタクト電極８６ａ〜８６ｄ、ソース線４７、ビット線４８等が形成される。容量素子領域１０１においては、選択ゲート電極層４５Ｌを必要に応じて取り除いてもよい。
【００７６】
本実施形態では、記憶素子領域１００および容量素子領域１０１において、下地層１１の上に積層体４４、８５が同時に形成される（図５）。
【００７７】
本実施形態では、記憶素子領域１００および容量素子領域１０１において、積層体４４、８５にトレンチ４４ｔ、８５ｔが同時に形成される（図６）。
【００７８】
本実施形態では、記憶素子領域１００および容量素子領域１０１において、メモリホール７５とホール７６が同時に形成される（図９）。
【００７９】
本実施形態では、記憶素子領域１００および容量素子領域１０１において、複数の犠牲層４２ａと複数の犠牲層８２ａとが同時に除去される（図１０）。
【００８０】
本実施形態では、記憶素子領域１００および容量素子領域１０１において、メモリ膜３０と、ゲート絶縁膜５０と、絶縁膜８３と、が同時に形成される（図１１）。また、上下に隣り合う電極層４０の間に設けられる絶縁層４２と、上下に隣り合う電極層８０の間に設けられる絶縁層８２と、が同時に形成される（図１１）。さらに、チャネルボディ層２０と導電層８４とが同時に形成される（図１１）。
【００８１】
このため、上述したように、記憶素子領域１００および容量素子領域１０１において、各部材の材料が同じになる。
【００８２】
図５〜図１１では、記憶素子領域１００と容量素子領域１０１とが同じタイミングで形成されるプロセスが例示されている。記憶素子領域１００と容量素子領域１０１とがそれぞれ別の工程で形成される製造過程も本実施形態に含まれる。
【００８３】
また、図５〜図１１では、記憶素子領域１００において、複数の電極層４０の間に、犠牲層４２ａが設けられ、この犠牲層４２ａが取り除かれた後に、複数の電極層４０の間に絶縁層４２（メモリ膜３０）が形成される所謂リプレイス工程が例示されている。同様に、容量素子領域１０１において、複数の電極層８０の間に、犠牲層８２ａが設けられ、この犠牲層８２ａを取り除かれた後に、複数の電極層８０の間に絶縁層８２（絶縁膜８３）が形成されるリプレイス工程が例示されている。
【００８４】
記憶素子領域１００においては、このリプレイス工程に変えて、複数の電極層４０のそれぞれと、複数の絶縁層４２のそれぞれとが交互に配列された積層体４４を下地層１１の上に予め形成し、この積層体４４の中にメモリ膜３０とチャネルボディ層２０とを形成してもよい。この場合、絶縁層４２は、単層の酸化シリコン層としてもよい。同様に、容量素子領域１０１において、リプレイス工程に変えて、複数の電極層８０のそれぞれと、複数の絶縁層８２のそれぞれとが交互に配列された積層体８５を下地層１１の上に形成し、この積層体８５の中に絶縁膜８３と導電層８４とを形成してもよい。この場合、絶縁層８２は、単層の酸化シリコン層としてもよい。
【００８５】
また、記憶素子領域１００と容量素子領域１０１とは、同じ下地層１１の上に形成してもよく、別の下地層の上に形成してもよい。また、チャネルボディ層２０（もしくは、導電層８４）は、メモリホール７５（もしくは、ホール７６）内に完全に埋め込む必要はなく、チャネルボディ層２０（もしくは、導電層８４）の中心に空間が残存してもよい。さらに、この空間内に絶縁層を形成してもよい。また、絶縁膜８３は、電極層８０と導電層８４との間に設けられていればコンデンサとして機能するので、絶縁層８２には隣接させなくてもよい。
【００８６】
本実施形態の効果について、図４と次に示す図１２を参照しながら説明する。  
図１２（ａ）は、参考例に係る不揮発性半導体記憶装置の容量素子領域を拡大した断面模式図であり、図１２（ｂ）は、図１２（ａ）の等価回路を表す図である。
【００８７】
参考例に係る容量素子領域１０２には、導電層８４および絶縁膜８３が設けられていない。これ以外は、容量素子領域１０１の構成と同じである。
【００８８】
ここで、電極層８０の厚さは５０ｎｍとする。絶縁層８２の厚さは５０ｎｍとする。また、Ｘ−Ｙ平面に絶縁膜８３を切断した切断面における絶縁膜８３の外径は、８０ｎｍであり、内径は、６０ｎｍとする。絶縁膜８３の厚さは、１０ｎｍとする。なお、Ｘ−Ｙ平面にメモリ膜３０を切断した切断面におけるメモリ膜３０の外径は、８０ｎｍであり、内径は、３６ｎｍとする。
【００８９】
また、電極層８０の材料は、電極層４０と同じである。絶縁層８２の材料は、絶縁層４２と同じである。絶縁膜８３の材料は、メモリ膜３０と同じである。これらの材料は一例であり、これらの材料に限られるものではない。
【００９０】
容量の計算には、ＴＥＧ（Test Element Group）を用いる。  
まず、ＴＥＧとして絶縁膜８３を、１１７μｍ×２７１μｍの平面領域において、１０００個（１．０４８×１０３個）並べたモデルを作製する。このモデルは、２００ｎｍ×１３２ｎｍ領域に１つの絶縁膜８３があることに相当する。
【００９１】
上下の電極層８０にコンタクト電極を通じて３Ｖの電圧を印加した場合、参考例では、トータルの容量が２．０×１０−１１（Ｆ）となったが、本実施形態では、トータルの容量が２．６×１０−１１（Ｆ）となる。つまり、本実施形態の方が参考例に比べて容量が増加する。
【００９２】
本実施形態の場合、電極層８０にホール７６を形成する分、平行平板容量（Ｃ３）が減少するとも思われる。これは、電極層８０の面積がホール７６のＸ−Ｙ切断面の面積（直径８０ｎｍの円）によって減少するからである。例えば、別の計算例では、絶縁膜８３を１個設けると、平行平板容量は、絶縁膜８３の１個あたりで３．５６×１０−１８（Ｆ）減る。
【００９３】
しかし、絶縁膜８３による容量（Ｃ１、Ｃ２）は直列に接続されても、９．６６×１０−１８（Ｆ）（１個当たり１．９３×１０−１７（Ｆ））だけ増える。すなわち、差引き値として、６．１１×１０−１８（Ｆ）の容量が増加する。これに、絶縁膜８３の個数分、すなわち、１．０４８×１０３個をかけると、６．４×１０−１２（Ｆ）になる。この値は、上述した２．６×１０−１１（Ｆ）よりも大きい。ここで、絶縁膜８３の寸法は、外径８０ｎｍ、内径６０ｎｍ、Ｚ方向の高さ２５ｎｍとしている。
【００９４】
絶縁膜８３の高さを５０ｎｍでなく、この半分の２５ｎｍとしたのは、実際には、円筒状の絶縁膜８３の中、右（または左）半分が電極層８０に接していることを考慮したためである（図４参照）。
【００９５】
このように、本実施形態によれば、複数の導電層８４と、複数の導電層８４のそれぞれと複数の電極層８０のそれぞれとの間に絶縁膜８３と、を設けることによって、電気容量を増加させることができる。また、電気容量の増加によって、電気容量の選択幅が広がり、電気容量の設計の自由度を増加させることができる。
【００９６】
本実施形態によれば、電気容量の選択幅が増えるので、容量素子領域１０１の面積設計の自由度が増加する。例えば、電気容量をｎ倍に増やすことが可能であるとする。この場合、電気容量として１倍の値を選択すれば、容量素子領域１０１の面積を１／ｎ倍にすることができる。さらに、容量素子領域１０１の面積が縮小すれば、他の部材（素子、コンタクト電極等）を配置する自由度が増加する。
【００９７】
本実施形態によれば、容量素子領域１０１を不揮発性半導体記憶装置１内に設けることができる。その結果、容量素子を不揮発性半導体記憶装置１の外部に設ける必要がなくなる。このため、不揮発性半導体記憶装置１では、コスト上昇が抑制される。
【００９８】
本実施形態によれば、記憶素子領域１００の製造プロセスと容量素子領域１０１の製造プロセスとを同時に進行させることができる。すなわち、容量素子領域１０１を形成する専用の装置を要しない。また、記憶素子領域１００と容量素子領域１０１とをそれぞれ独立に形成する製造プロセスを要しない。従って、製造コストの上昇が抑制される。
【００９９】
なお、容量素子領域１０１において、単位面積当たりの容量をより増加させるには、絶縁膜８３の厚さが薄いほうがより好ましい。例えば、絶縁膜８３の厚さを、複数の絶縁層８２のそれぞれの厚さよりも薄く設定してもよい。絶縁膜８３の厚さが薄くなることにより、容量（Ｃ１×Ｃ２）／（Ｃ１＋Ｃ２）が増加するからである。これにより、容量Ｃ３＋（Ｃ１×Ｃ２）／（Ｃ１＋Ｃ２）が増加する。
【０１００】
絶縁膜８３の厚さの制御としては、例えば、図１１に表された段階で、絶縁膜８３を所定の厚さまで成膜した後、容量素子領域１０１の上側をマスクによって遮蔽する方法がある。記憶素子領域１００においては、セル動作最適化の観点から、マスク遮蔽後も成膜を続ける。例えば、絶縁膜８３の膜厚が１０ｎｍとなった時点で、容量素子領域１０１の上側をマスクによって遮蔽し、メモリ膜３０の膜厚が２２ｎｍになるまで成膜を続ける。
【０１０１】
また、上述した容量素子領域１０１は、不揮発性半導体記憶装置以外の記憶装置に設けてもよい。例えば、スピン注入型ＭＲＡＭ（Magnetoresistive Random Access Memory）素子、ダイオードが付加されたＲｅＲＡＭ（Resistance Random Access Memory）素子などのメモリセルアレイに、この容量素子領域１０１を付設してもよい。その場合、メモリセルアレイの積層構造と容量素子領域１０１の積層構造とは変わるが、容量素子領域１０１は、必要に応じてマスク等で保護して、該メモリセルアレイを形成するプロセスを別の工程で進めればよい。
【０１０２】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【０１０３】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【０１０４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０５】
１  不揮発性半導体記憶装置、  １１  下地層、  ２０  チャネルボディ層、  ２１  連結部、  ２２  半導体層、  ２２ａ、４２ａ、８２ａ  犠牲層、  ３０  メモリ膜、  ３０ａ、３０ｃ、８０ａ、８０ｃ  酸化膜、  ３０ｂ、８０ｂ  窒化膜、  ４０、４０１Ｄ〜４０４Ｄ、４０１Ｓ〜４０４Ｓ、８０  電極層、  ４２、７７、８２  絶縁層、  ４４、８５  積層体、  ４４ｄ、８５ｄ  下端、  ４４ｔ、８５ｔ、９０ｔ  トレンチ、  ４５、４５Ｄ、４５Ｓ  選択ゲート電極、  ４５Ｌ  選択ゲート電極層、  ４７  ソース線、  ４８  ビット線、  ４９、４９Ｄ、４９Ｓ  ビア、  ５０  ゲート絶縁膜、  ６０  層間絶縁層、  ６２  絶縁層、  ７５  メモリホール、  ７６、９１ｈ  ホール、８３  絶縁膜、  ８４  導電層、  ８５ｕ  上端、  ８６ａ、８６ｂ、８６ｃ、８６ｄ  コンタクト電極、９０、９１  マスク、１００  記憶素子領域、  １０１、１０２  容量素子領域、  １０１ａ、１０１ｂ、１０１ｃ  コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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