(57)【要約】【課題】利得又は減衰を離散的に切り替えた時の送信リーク信号の除去能力の低下を抑制する。【解決手段】受信信号に対する利得又は減衰を離散的に設定するＡＧＣ回路と、送信リーク信号のレプリカ信号を形成し、受信信号からレプリカ信号を減算して前記受信信号中に含まれる送信リーク信号を除去するキャンセル回路と、を備え、キャンセル回路は、ＡＧＣ回路に設定する利得又は減衰に対応するフィルタのタップ係数を保持する複数のメモリと、前記メモリを切り替えるセレクタとを含み、ＡＧＣ回路の利得の切り替えに連動して、キャンセル回路のメモリを当該設定された利得又は減衰に対応するメモリに切り替える。【選択図】図１
2014197808.tif 000002
【特許請求の範囲】
【請求項１】
受信信号に対する利得又は減衰を離散的に設定するＡＧＣ回路と、
送信リーク信号のレプリカ信号を形成し、前記受信信号から前記レプリカ信号を減算して前記受信信号中に含まれる送信リーク信号を除去するキャンセル回路と、を備え、
前記キャンセル回路は、前記ＡＧＣ回路に設定する利得又は減衰に対応するフィルタのタップ係数を保持する複数のメモリと、前記メモリを切り替えるセレクタとを含み、
前記ＡＧＣ回路の利得の切り替えに連動して、前記キャンセル回路のメモリを当該設定された利得又は減衰に対応するメモリに切り替えることを特徴とする受信装置。
【請求項２】
前記ＡＧＣ回路に設定する利得又は減衰を切り替えるタイミングと、前記メモリを切り替えるタイミングとのタイミング誤差を調整する遅延部を備える
ことを特徴とする請求項１に記載の受信装置。
【請求項３】
前記遅延部の遅延時間を最適に設定する最適遅延量生成部を備え、
前記最適遅延量生成部は、遅延時間を順次増加又は減少させながら、所定の計測時間でのしきい値以上となる受信信号のサンプル数を遅延時間毎に計数し、前記しきい値以上となる受信信号のサンプル数が最小となる遅延時間を基に、最適な遅延時間を決定する
ことを特徴とする請求項２に記載の受信装置。
【請求項４】
前記最適遅延量生成部は、
第１の遅延量と、前記第１の遅延量より遅延量が大きい第２の遅延量を設定し、前記第１の遅延量のときの前記しきい値以上となる電力の出現位置のタイミングと前記しきい値以下となる電力の消滅位置のタイミングとを取得し、前記第２の遅延量のときの前記しきい値以上となる電力の出現位置のタイミングと前記しきい値以下となる電力の消滅位置のタイミングとを取得し、前記第１の遅延量のときの前記出現位置と前記第２の遅延量のときの前記消滅位置との距離、および前記第１の遅延量のときの前記消滅位置と前記第２の遅延量のときの前記出現位置との距離を算出し、算出した前記距離に基づいて最適な遅延時間を決定する
ことを特徴とする請求項３に記載の受信装置。
【請求項５】
受信信号を遮断するスイッチ回路を備え、
前記最適遅延量生成部は、前記最適な遅延時間を決定する間、前記スイッチ回路により受信信号を遮断する
ことを特徴とする請求項３または請求項４に記載の受信装置。
【請求項６】
送信リーク信号のレプリカ信号を形成し、受信信号から前記レプリカ信号を減算して前記受信信号中に含まれる送信リーク信号を除去するキャンセル回路における送信リーク信号のキャンセル方法であって、
受信信号に対する利得又は減衰を離散的に設定するＡＧＣ回路を設けると共に、前記ＡＧＣ回路に設定する利得又は減衰に対応するタップ係数を保持する複数のメモリと、前記メモリを切り替えるセレクタとを設け、
前記ＡＧＣ回路の利得の切り替えに連動して、前記キャンセル回路のメモリを当該設定された利得又は減衰に対応するメモリに切り替える手順
を含むことを特徴とする送信リーク信号の除去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信装置、及び送信リーク信号の除去方法に関するもので、特に、周波数分割多重方式で通信を行った場合の送信リーク信号の除去に係わる。
【背景技術】
【０００２】
周波数分割多重方式の送受信装置では、送信側の出力と受信側の入力とを共用器を介してアンテナに接続し、送信側の出力と受信側の入力とを分岐している（例えば特許文献１）。しかしながら、このような共用器を用いても、受信側の入力に、僅かながら送信信号の漏れ込みが生じる（以下、送信リーク信号と称する）。このような送信リーク信号を低減するために、アイソレーション能力の高い共用器を使用すると、機器が大型化し、重量の増大を招くと共に、コストアップになる。
【０００３】
そこで、送信信号の検出信号から送信リーク信号のレプリカ信号を生成し、受信信号からレプリカ信号を減算することで、受信信号中に含まれる送信リーク信号を除去するようなキャンセル回路が用いられている（例えば特許文献２）。
【０００４】
図１７は、従来技術における送信リーク信号のキャンセル回路の原理構成を示すブロック図である。図１７において、アンテナ９１１は、共用器９１２を介して、送信側の出力及び受信側の入力に接続される。共用器９１２は、送信側の出力と受信側の入力とを分岐する。
【０００５】
送信アンプ９１３からの送信信号は、アンテナ９１１に供給されると共に、共用器９１２を介して受信信号中に僅かに漏れ込む。レプリカ信号生成部９１６は、この送信リーク信号の伝達特性（振幅、位相、遅延）と同様な特性を、検出部９１８で検出される送信信号の検出信号に対して与えてレプリカ信号を生成し、減算器９１７に供給する。減算器９１７は、受信信号から、レプリカ信号を減算することで、受信信号中に含まれる送信リーク信号を除去する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第２８６４８８９号公報
【特許文献２】特許第３５７６４３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来技術では、レプリカ信号を減算する減算回路の利得等を切り替えた場合、回路における伝達特性が急激に変化するため、信号にノイズが発生して送信リーク信号の除去能力が低下するという課題があった。
【０００８】
上述の課題を鑑み、本発明は、利得又は減衰を離散的に切り替えた直後の送信リーク信号の除去能力の低下を抑制できる受信装置及び送信リーク信号の除去方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述の課題を解決するために、本発明の一態様に係る受信装置は、受信信号に対する利得又は減衰を離散的に設定するＡＧＣ回路と、送信リーク信号のレプリカ信号を形成し、前記受信信号から前記レプリカ信号を減算して前記受信信号中に含まれる送信リーク信号を除去するキャンセル回路と、を備え、前記キャンセル回路は、前記ＡＧＣ回路に設定する利得又は減衰に対応するフィルタのタップ係数を保持する複数のメモリと、前記メモリを切り替えるセレクタとを含み、前記ＡＧＣ回路の利得の切り替えに連動して、前記キャンセル回路のメモリを当該設定された利得又は減衰に対応するメモリに切り替えることを特徴としている。
【００１０】
また、本発明の一態様に係る受信装置は、前記ＡＧＣ回路に設定する利得又は減衰を切り替えるタイミングと、前記メモリを切り替えるタイミングとのタイミング誤差を調整する遅延部を備えるようにしてもよい。
【００１１】
また、本発明の一態様に係る受信装置は、前記遅延部の遅延時間を最適に設定する最適遅延量生成部を備え、前記最適遅延量生成部は、遅延時間を順次増加又は減少させながら、所定の計測時間でのしきい値以上となる受信信号のサンプル数を遅延時間毎に計数し、前記しきい値以上となる受信信号のサンプル数が最小となる遅延時間を基に、最適な遅延時間を決定するようにしてもよい。
【００１２】
また、本発明の一態様に係る受信装置において、前記最適遅延量生成部は、第１の遅延量と、前記第１の遅延量より遅延量が大きい第２の遅延量を設定し、前記第１の遅延量のときの前記しきい値以上となる電力の出現位置のタイミングと前記しきい値以下となる電力の消滅位置のタイミングとを取得し、前記第２の遅延量のときの前記しきい値以上となる電力の出現位置のタイミングと前記しきい値以下となる電力の消滅位置のタイミングとを取得し、前記第１の遅延量のときの前記出現位置と前記第２の遅延量のときの前記消滅位置との距離、および前記第１の遅延量のときの前記消滅位置と前記第２の遅延量のときの前記出現位置との距離を算出し、算出した前記距離に基づいて最適な遅延時間を決定するようにしてもよい。
【００１３】
また、本発明の一態様に係る受信装置は、受信信号を遮断するスイッチ回路を備え、前記最適遅延量生成部は、前記最適な遅延時間を決定する間、前記スイッチ回路により受信信号を遮断するようにしてもよい。
【００１４】
上述の課題を解決するために、本発明の一態様に係る送信リーク信号の除去方法は、送信リーク信号のレプリカ信号を形成し、受信信号から前記レプリカ信号を減算して前記受信信号中に含まれる送信リーク信号を除去するキャンセル回路における送信リーク信号のキャンセル方法であって、受信信号に対する利得又は減衰を離散的に設定するＡＧＣ回路を設けると共に、前記ＡＧＣ回路に設定する利得又は減衰に対応するタップ係数を保持する複数のメモリと、前記メモリを切り替えるセレクタとを設け、前記ＡＧＣ回路の利得の切り替えに連動して、前記キャンセル回路のメモリを当該設定された利得又は減衰に対応するメモリに切り替える手順を含むことを特徴としている。
【発明の効果】
【００１５】
本発明によれば、ＡＧＣ回路の利得又は減衰を離散的に切り替えるのに連動して、タップ係数を一時的に蓄積するメモリを切り替えるようにしている。これにより、ＡＧＣ回路の利得又は減衰を切り替えた直後の送信リーク信号の除去能力の低下を防ぐことができる。
【図面の簡単な説明】
【００１６】
【図１】第１実施形態に係る送受信装置における送信リーク信号のキャンセル回路の構成を示す概略ブロック図である。
【図２】第１実施形態に係る送受信装置の説明に用いるタイミング図である。
【図３】タイミング誤差により生じる送信リーク信号の除去能力の低下したときの受信波形を示す波形図である。
【図４】第２実施形態に係る送受信装置における送信リーク信号のキャンセル回路の構成を示す概略ブロック図である。
【図５】しきい値の設定を説明する波形図である。
【図６】第２実施形態に係る最適遅延量生成部の処理を示すフローチャートである。
【図７】遅延時間を変化させたときのしきい値以上となる受信信号のサンプル数及び電力総和の変化を示すグラフである。
【図８】第２実施形態に係るタイミングが最適に調整されたときの受信波形を説明する波形図である。
【図９】第２実施形態に係る最適遅延量生成部の動作に基づく機能ブロック図である。
【図１０】第３実施形態に係るタップ係数とＡＴＴ切り替えタイミングのずれによるキャンセラ出力電圧の一例を説明する図である。
【図１１】第３実施形態に係るタップ係数の２つの切り替えタイミングによるキャンセラ出力電圧の一例を説明する図である。
【図１２】第３実施形態に係るメモリダンプを用いた最適遅延量の推定方法を説明する図である。
【図１３】第３実施形態に係る最適値を推定する処理手順のフローチャートである。
【図１４】比較例に係る送信リーク信号のキャンセル回路の具体例の説明に用いるブロック図である。
【図１５】比較例に係るＡＧＣ回路のブロック図である。
【図１６】比較例に係るアッテネータの切り替えにより送信リーク信号の除去能力が低下したときの受信波形を示す波形図である。
【図１７】従来技術における送信リーク信号のキャンセル回路の原理構成を示すブロック図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について図面を参照しながら説明する。
［第１実施形態］
図１は、本実施形態に係る送受信装置における送信リーク信号のキャンセル回路の構成を示す概略ブロック図である。図１に示すように、キャンセル回路は、アンテナ１１、共用器１２、送信アンプ１３、ＡＧＣ（Automatic Gain Control）回路１４、Ａ／Ｄ（アナログ信号−ディジタル信号）変換器１５、レプリカ信号生成部１６、減算器１７、検出部１８、および遅延部１９を備えている。
【００１８】
アンテナ１１は、共用器１２を介して、送信側の出力及び受信側の入力に接続される。共用器１２は、送信側の出力と受信側の入力とを分岐する。送信側の出力には、送信アンプ１３が設けられる。受信側の入力には、ＡＧＣ回路１４が設けられる。送信アンプ１３は、送信信号を電力増幅し、共用器１２を介して、アンテナ１１に供給する。ＡＧＣ回路１４は、アンテナ１１から共用器１２を介して入力された受信信号の利得を、受信信号電力に応じて制御する。
【００１９】
ＡＧＣ回路１４としては、利得又は減衰を離散的に切り替えるものが用いられる。ＡＧＣ回路１４は、Ｎ個（Ｎは整数）のアッテネータ（ＡＴＴ）２１−１〜２１−Ｎ、セレクタ２２、およびＡＧＣ制御部２３を含んで構成される。アッテネータ２１−１〜２１−Ｎは、アナログ回路で構成されており、各アッテネータ２１−１〜２１−Ｎの減衰量は異なっている。例えば、Ａ／Ｄ変換器１５のダイナミックレンジが６０ｄＢであるとすると、各アッテネータ２１−１〜２１−Ｎの減衰量は、０ｄＢ，２０ｄＢ，３０ｄＢ，４０ｄＢ，５０ｄＢ，６０ｄＢに設定される。ＡＧＣ制御部２３は、セレクタ２２の出力信号レベルがＡ／Ｄ変換器１５が飽和しないように、受信電力に応じてセレクタ２２を切り替える。
【００２０】
なお、上述の例では、ＡＧＣ回路１４はアッテネータで構成されているが、ＡＧＣ回路１４を増幅器で構成する場合も考えられる。また、上述の例では、ＡＧＣ回路１４として複数のアッテネータ２１−１〜２１−Ｎをセレクタ２２で切り替えているが、ＡＧＣ回路１４としては、１つの増幅器又はアッテネータで、その利得又は減衰を段階的に制御するように構成しても良い。また、複数の増幅器又はアッテネータを従属接続し、その段間の出力にセレクタを設け、利得又は減衰を離散的に切り替えるようにしても良い。
【００２１】
Ａ／Ｄ変換器１５は、ＡＧＣ回路１４を介された受信信号をアナログ信号からディジタル信号に変換する。Ａ／Ｄ変換器１５の出力は、減算器１７に供給される。
【００２２】
レプリカ信号生成部１６及び減算器１７は、受信信号中に漏れ込む送信リーク信号を除去するキャンセル回路を構成する。レプリカ信号生成部１６は、タップ係数更新値決定部３１、加算器３２、メモリ３３−１〜３３−Ｎ、セレクタ３４−１〜３４−Ｎ、セレクタ３５、ＦＩＲ（Finite Impulse Response）フィルタ３６から構成され、送信リーク信号のレプリカ信号を生成する。
【００２３】
タップ係数更新値決定部３１は、減算器１７により送信リーク信号をキャンセルした後の受信信号及び検出部１８で検出された送信信号の検出信号を入力し、最小二乗法（ＬＭＳ：Least Mean Square）により、ＦＩＲフィルタ３６の最適なタップ係数の更新値を決定する。メモリ３３−１〜３３−Ｎは、ＡＧＣ回路１４を構成する各アッテネータ２１−１〜２１−Ｎに対応してＮ個設けられ、各アッテネータ２１−１〜２１−Ｎ毎に最適なタップ係数を一時的に保存する。
【００２４】
セレクタ３４−１〜３４−Ｎ及びセレクタ３５は、メモリ３３−１〜３３−Ｎを選択する。セレクタ３４−１〜３４−Ｎは２入力１出力のセレクタであり、セレクタ３４−１〜３４−Ｎのうちで選択されているメモリに対応するセレクタは、ｂ側に設定され、その他のセレクタはａ側に設定される。セレクタ３５はＮ入力１出力のセレクタであり、メモリ３３−１〜３３−Ｎのうちで選択されているメモリに対応する入力を選択して、ＦＩＲフィルタ３６に出力する。加算器３２は、メモリ３３−１〜３３−Ｎのうちで選択されているメモリの出力と、タップ係数更新値決定部３１の出力とを加算する。
【００２５】
セレクタ３４−１〜３４−Ｎ及びセレクタ３５により、メモリ３３−１〜３３−Ｎを選択することができる。メモリ３３−１〜３３−Ｎのうちで選択されるメモリには、加算器３２から出力されるタップ係数が入力され、このタップ係数がＦＩＲフィルタ３６に供給される。選択されていないその他のメモリは、前回のタップ係数を保持する。
【００２６】
例えば、メモリ３３−１が選択されているときには、セレクタ３４−１がｂ側に設定され、他のセレクタ３４−２〜３４−Ｎはａ側に設定される。そして、セレクタ３５は、メモリ３３−１の出力が選択されるように設定される。この場合、加算器３２で決定されたタップ係数は、セレクタ３４−１を介して、メモリ３３−１に供給される。そして、メモリ３３−１のタップ係数は、セレクタ３５を介して、ＦＩＲフィルタ３６に供給されると共に、加算器３２に供給される。それ以外のメモリ３３−２〜３３−Ｎの出力は、セレクタ３４−２〜３４−Ｎをそれぞれ介して、メモリ３３−２〜３３−Ｎにそれぞれ帰還され、各メモリ３３−２〜３３−Ｎに、前回までのタップ係数が保存される。
【００２７】
セレクタ３４−１〜３４−Ｎ及びセレクタ３５には、ＡＧＣ制御部２３から遅延部１９を介して、選択信号が供給される。これにより、メモリ３３−１〜３３−Ｎは、ＡＧＣ回路１４の各アッテネータ２１−１〜２１−Ｎと連動して切り替えられる。
【００２８】
例えば、ＡＧＣ制御部２３により、アッテネータ２１−１が選択されるようにセレクタ２２が切り替えられると、メモリ３３−１が選択されるように、セレクタ３４−１〜３４−Ｎ及びセレクタ３５が切り替えられる。また、例えば、ＡＧＣ制御部２３により、アッテネータ２１−２が選択されるようにセレクタ２２が切り替えられると、メモリ３３−２が選択されるように、セレクタ３４−１〜３４−Ｎ及びセレクタ３５が切り替えられる。
【００２９】
なお、遅延部１９は、アッテネータ２１−１〜２１−Ｎを選択するタイミングと、メモリ３３−１〜３３−Ｎを選択するタイミングとのタイミング調整を行うものである。遅延部１９の遅延時間は、可変自在となっている。
【００３０】
ＦＩＲフィルタ３６には、セレクタ３５を介して、タップ係数が設定される。また、ＦＩＲフィルタ３６には、検出部１８により検出された送信信号の検出信号が入力される。ＦＩＲフィルタ３６は、検出部１８により検出された送信信号の検出信号を、セレクタ３５を介して入力されるタップ係数によりフィルタ演算し、送信リーク信号のレプリカ信号を生成する。このレプリカ信号が減算器１７に供給される。
【００３１】
送信アンプ１３からの送信信号は、共用器１２を介して受信信号中に僅かに漏れ込み、ＡＧＣ回路１４を介して入力される。ＦＩＲフィルタ３６は、この送信リーク信号の伝達特性と同様な特性を、検出部１８で検出される送信信号の検出信号に対して与えてレプリカ信号を生成し、減算器１７に供給する。減算器１７は、受信信号から、ＦＩＲフィルタ３６で生成されたレプリカ信号を減算することで、受信信号中に含まれる送信リーク信号を除去する。
【００３２】
ここで、ＡＧＣ回路１４はアナログ回路で構成されており、ＡＧＣ回路１４を構成する各アッテネータ２１−１〜２１−Ｎの伝達特性は互いに異なっている。このため、アッテネータ２１−１〜２１−Ｎが切り替えられると、送信アンプ１３から、共用器１２を介して漏れ込み、ＡＧＣ回路１４を介して入力される送信リーク信号に対する伝達特性が変化する。このため、ＦＩＲフィルタ３６の最適なタップ係数は、アッテネータ２１−１〜２１−Ｎを切り替えた直後で急激に変化することになる。ＦＩＲフィルタ３６の最適なタップ係数は、タップ係数更新値決定部３１により逐次更新されていくが、アッテネータ２１−１〜２１−Ｎを切り替えた直後の急激な伝達特性の変化に、タップ係数の更新を追従させることは難しい。
【００３３】
そこで、本実施形態では、ＡＧＣ回路１４を構成するアッテネータ２１−１〜２１−Ｎに対応して、レプリカ信号生成部１６にＮ個のメモリ３３−１〜３３−Ｎを設け、アッテネータ２１−１〜２１−Ｎの切り替えと連動して、メモリ３３−１〜３３−Ｎを切り替えるようにしている。これにより、ＡＧＣ回路１４のアッテネータ２１−１〜２１−Ｎを切り替えた直後の送信リーク信号の除去能力の低下を防ぐことができる。
【００３４】
このことについて、図２を参照してさらに説明する。図２は、本実施形態に係る送受信装置の説明に用いるタイミング図である。例えば、図２（Ａ）に示すように、時刻Ｔ１で、ＡＧＣ制御部２３から、アッテネータ２１−１からアッテネータ２１−２に切り替えるためのＡＧＣ制御信号が出力されたとする。そして、このＡＧＣ制御信号により、図２（Ｂ）に示すように、アッテネータ２１−１からアッテネータ２１−２に、アッテネータの選択状態が切り替えられたとする。このようにアッテネータが切り替えられると、図２（Ｃ）に示すように、送信リーク信号に対する伝達特性はＨ１からＨ２に変化する。なお、図２（Ｄ）に示すように、時刻Ｔ１から遅延時間ｄ１後に、Ａ／Ｄ変換器１５の出力信号に対する伝達特性はＨ１からＨ２に変化する。なお、遅延時間ｄ１は、セレクタ２２にＡＧＣ制御回路から入力される選択信号が変化してから、Ａ／Ｄ変換器１５の出力信号が変化するまでの遅延時間である。
【００３５】
このとき、本実施形態では、アッテネータ２１−１からアッテネータ２１−２への切り替えに連動して、図２（Ｅ）に示すように、時刻Ｔ１から遅延時間Ｄ後、ＡＧＣ制御部２３から遅延部１９を介して、セレクタ３４−１〜３４−Ｎ及びセレクタ３５に選択信号が供給される。なお、遅延時間Ｄは、遅延部１９による遅延時間である。これにより、図２（Ｆ）に示すように、メモリ３３−１からメモリ３３−２に、メモリの選択状態が切り替えられる。
【００３６】
メモリ３３−２には、アッテネータ２１−２を選択したときの前回までの最適なタップ係数Ｈ２＊が保持されている。アッテネータ２１−１〜２１−Ｎの切り替えと連動して、メモリ３３−１〜３３−Ｎが切り替えられると、図２（Ｇ）に示すように、時刻Ｔ１から遅延時間Ｄ後、ＦＩＲフィルタ３６のＦＩＲフィルタ特性が、アッテネータ２１−２を選択したときに前回までの最適なＦＩＲフィルタ特性Ｈ２＊に切り替わる。さらに、図２（Ｈ）に示すように、遅延時間Ｄから遅延時間ｄ２後、ＦＩＲフィルタ３６の出力が、アッテネータ２１−２を選択したときに前回までの最適なＦＩＲフィルタ特性Ｈ２＊に切り替わる。なお、遅延時間ｄ２は、ＦＩＲフィルタ３６のタップ係数が変化してから、ＦＩＲフィルタ３６の出力が変化するまでの遅延時間である。なお、一般的に、遅延時間ｄ１は、遅延時間ｄ２より長い。また、通常、最適なタップ係数は、短時間では、大きく変化しない。このため、アッテネータ２１−１〜２１−Ｎを切り替えた直後でも、ＦＩＲフィルタ３６のタップ係数が最適に設定され、送信リーク信号の除去能力の低下を防ぐことができる。
【００３７】
図３は、このようなタイミング誤差により生じる送信リーク信号の除去能力の低下を示している。図３において、横軸は時間を示し、縦軸は送信リーク信号のキャンセル後の瞬時受信電力（減算器１７の出力）を示す。図３において、符号Ａ１で示す部分で受信電力が増大している。受信電力の増大は、送信リーク信号が十分にキャンセルできないことにより生じたものと考えられるから、この符号Ａ１で示す部分で、このようなタイミング誤差による送信リーク信号の除去能力の低下が生じていると考えられる。
【００３８】
本実施形態では、遅延部１９の遅延時間Ｄは、可変自在とされている。そして、例えば、工場出荷時に、アッテネータ２１−１〜２１−Ｎを切り替えた直後の送信リーク信号が最小になるように，遅延部１９の遅延時間が調整される。遅延部１９の遅延時間の調整は、例えば、ユーザが図３に示すような瞬時受信電力をモニタしながら、受信電力が増大している部分が最小となるように、遅延部１９の遅延時間を調整することで、実現できる。
【００３９】
以上説明したように、本実施形態は、受信信号に対する利得又は減衰を離散的に設定するＡＧＣ回路１４と、送信リーク信号のレプリカ信号を形成し、受信信号から前記レプリカ信号を減算して受信信号中に含まれる送信リーク信号を除去するキャンセル回路（レプリカ信号生成部１６及び減算器１７）とを備える。また、キャンセル回路は、ＡＧＣ回路１４に設定する利得又は減衰に対応するフィルタのタップ係数を保持する複数のメモリ３３−１〜３３−Ｎと、メモリを切り替えるセレクタ３４−１〜３４−Ｎ及び３５とを含み、ＡＧＣ回路１４の利得の切り替えに連動して、キャンセル回路のメモリ３３−１〜３３−Ｎを当該設定された利得又は減衰に対応するメモリに切り替える。
【００４０】
このように本実施形態では、ＡＧＣ回路１４を構成するアッテネータ２１−１〜２１−Ｎに対応して、レプリカ信号生成部１６にＮ個のメモリ３３−１〜３３−Ｎを設け、アッテネータ２１−１〜２１−Ｎの切り替えと連動して、メモリ３３−１〜３３−Ｎを切り替えるようにしている。これにより、ＡＧＣ回路１４のアッテネータ２１−１〜２１−Ｎを切り替えた直後の送信リーク信号の除去能力の低下を防ぐことができる。
【００４１】
［第２実施形態］
次に、本実施形態について説明する。図４は、本実施形態に係る送受信装置における送信リーク信号のキャンセル回路の構成を示す概略ブロック図である。図４に示すように、キャンセル回路は、アンテナ１１１、共用器１１２、送信アンプ１１３、ＡＧＣ回路１１４、Ａ／Ｄ変換器１１５、レプリカ信号生成部１１６、減算器１１７、検出部１１８、遅延部１１９、最適遅延量生成部１５０、およびスイッチ回路１５１を備えている。
【００４２】
図４において、アンテナ１１１、共用器１１２、送信アンプ１１３、ＡＧＣ回路１１４、Ａ／Ｄ変換器１１５、レプリカ信号生成部１１６、減算器１１７、検出部１１８、アッテネータ１２１−１〜１２１−Ｎ、セレクタ１２２、ＡＧＣ制御部１２３、タップ係数更新値決定部１３１、加算器１３２、メモリ１３３−１〜１３３−Ｎ、セレクタ１３４−１〜１３４−Ｎ、セレクタ１３５、ＦＩＲフィルタ１３６は、第１実施形態における、アンテナ１１、共用器１２、送信アンプ１３、ＡＧＣ回路１４、Ａ／Ｄ変換器１５、レプリカ信号生成部１６、減算器１７、検出部１８、アッテネータ２１−１〜２１−Ｎ、セレクタ２２、ＡＧＣ制御部２３、タップ係数更新値決定部３１、加算器３２、メモリ３３−１〜３３−Ｎ、セレクタ３４−１〜３４−Ｎ、セレクタ３５、ＦＩＲフィルタ３６と同様であり、その説明は省略する。
【００４３】
前述の第１実施形態では、アッテネータ２１−１〜２１−Ｎの切り替えタイミングと、メモリ３３−１〜３３−Ｎの切り替えタイミングとの誤差を補償するために、遅延時間が可変自在の遅延部１９を設け、この遅延部１９の遅延時間を、例えば工場出荷時に、ユーザが行っている。
【００４４】
これに対して、本実施形態では、最適遅延量生成部１５０を設け、この最適遅延量生成部１５０により、遅延部１１９の遅延時間を自動的に最適に調整できるようにしている。また、本実施形態では、テストモード中に受信信号を遮断するスイッチ回路１５１が設けられる。以下に、最適遅延量生成部１５０について説明する。
【００４５】
前述したように、送信リーク信号の除去能力は、減算器１１７から出力される受信電力により評価できる。つまり、入力される受信信号中には、送信リーク信号が含まれているので、受信電力の増大は、送信リーク信号が十分にキャンセルできないことにより生じるものと考えられる。したがって、図５に示すように、受信信号の初期平均振幅からしきい値を設定し、受信信号のレベルがしきい値より大きくなるサンプル数をカウントすれば、そのカウント値から、アッテネータ１２１−１〜１２１−Ｎを選択するタイミングと、メモリ１３３−１〜１３３−Ｎを選択するタイミングとの誤差を評価することができる。図５は、しきい値の設定を説明する波形図である。すなわち、このタイミング誤差が大きければ、受信信号レベルがしきい値より大きくなるサンプル数は多くなり、このタイミング誤差が小さければ、受信信号レベルがしきい値より大きくなるサンプル数は少なくなる。
【００４６】
このことから、受信信号の平均振幅からしきい値を設定し、遅延部１１９の遅延時間を順次増加又は減少させ、所定時間での受信信号の振幅レベルがしきい値以上となるサンプル数を各遅延時間毎に計数し、このしきい値以上となるサンプル数が最小となるときの遅延時間を求めることで、遅延部１１９の最適な遅延時間を決定できる。
【００４７】
最適遅延量生成部１５０は、上述の処理を、ＤＳＰ（Digital Signal Processor
）やＣＰＵ（Central Processing Unit）によりソフトウェアで実行するか又は、ＦＰＧＡ（Field Programmable Gate Array）等によりハードウェアで実装することにより実現できる。
【００４８】
なお、初期平均振幅は、アッテネータ１２１−１〜１２１−Ｎの切り替わり直前までの初期状態の送信リーク信号キャンセル後の出力（減算器１１７の出力）の平均値である。しきい値は、平均振幅に定数αを乗じることにより決定される。定数αは、受信信号のピーク電力対平均電力比（ＰＡＰＲ：Peak-to-Average Power Ratio）によって決まり、受信振幅のピークがしきい値を超える確率が無視できるほど小さくなる定数を決める。通常、ＰＡＰＲは信号の変調方式で決まるので、設計時には仕様により予め決定可能である。また、複数の変調方式が混在するシステムの場合には、変調方式に応じて、定数を可変することも可能である。
【００４９】
図６は、第２実施形態に係る最適遅延量生成部１５０の処理を示すフローチャートである。
（ステップＳ１）最適遅延量生成部１５０は、まず、各変数の初期化処理を行う。なお、ここでは、しきい値をＴＨ、しきい値以上となる受信信号のサンプル数をＰ、しきい値以上となる受信信号の最小サンプル数をＰｍｉｎ、遅延時間をＱとする。遅延時間Ｑは、遅延部１１９に設定する遅延時間（例えば、０〜２５５のステップ数で表す）である。この遅延時間Ｑは、初期値として例えば（Ｑ＝２３１）に設定しておく。
【００５０】
（ステップＳ２）最適遅延量生成部１５０は、減算器１１７を介された受信信号の平均振幅を測定する。
（ステップＳ３）最適遅延量生成部１５０は、図５に示したように、受信信号の平均振幅を基に、しきい値ＴＨを設定して、保存する。前述したように、しきい値ＴＨは、平均振幅に定数αを乗じることにより決定される。
（ステップＳ４）最適遅延量生成部１５０は、テストモードに設定する。なお、テストモードでは、スイッチ回路１５１がオフされ、外部の信号が受信されないようにしている。
【００５１】
（ステップＳ５）最適遅延量生成部１５０は、計測時間タイマーをセットして計測を開始する。
（ステップＳ６）受信信号のサンプルの振幅を計測する。
（ステップＳ７）最適遅延量生成部１５０は、この受信信号のサンプルの振幅レベルＥがステップＳ３で設定されたしきい値ＴＨより大きいかどうかを判定する。最適遅延量生成部１５０は、受信信号のサンプルの振幅レベルＥがステップＳ３で設定されたしきい値ＴＨより大きい場合（ステップＳ７；ＹＥＳ）、ステップＳ８に進み、受信信号の振幅レベルＥがしきい値ＴＨより小さい場合（ステップＳ７；ＮＯ）、ステップＳ９に進む。
【００５２】
（ステップＳ８）最適遅延量生成部１５０は、しきい値以上となる受信信号のサンプル数Ｐを「１」増加させ、処理をステップＳ９に進める。
（ステップＳ９）最適遅延量生成部１５０は、ステップＳ５で設定された計測時間が経過したか否かを判定する。最適遅延量生成部１５０は、計測時間が経過したと判定した場合（ステップＳ９；ＹＥＳ）、ステップＳ１０に進み、計測時間が経過していない判定した場合（ステップＳ９；ＮＯ）、ステップＳ６に戻る。
ステップＳ６からステップＳ９の処理を繰り返すことで、所定の計測時間において、しきい値以上となる受信信号のサンプル数Ｐが計測されていく。
【００５３】
（ステップＳ１０）最適遅延量生成部１５０は、今回計測されたしきい値以上となる受信信号のサンプル数Ｐと、前回までのしきい値以上となる受信信号の最小サンプル数Ｐｍｉｎとを比較し、今回計測されたしきい値以上となる受信信号のサンプル数Ｐが、前回までのしきい値以上となる受信信号の最小サンプル数Ｐｍｉｎより小さいかどうかを判定する。最適遅延量生成部１５０は、今回計測されたしきい値以上となる受信信号のサンプル数Ｐが、前回までのしきい値以上となる受信信号の最小サンプル数Ｐｍｉｎより小さければ（ステップＳ１０；Ｙｅｓ）、ステップＳ１１に進む。最適遅延量生成部１５０は、今回計測されたしきい値以上となる受信信号のサンプル数Ｐが、前回までのしきい値以上となる受信信号の最小サンプル数Ｐｍｉｎより大きければ（ステップＳ９；ＮＯ）、ステップＳ１２に進む。
【００５４】
（ステップＳ１１）最適遅延量生成部１５０は、今回計測されたしきい値以上となる受信信号のサンプル数Ｐを、しきい値以上となる受信信号の最小サンプル数Ｐｍｉｎとすると共に、そのときの遅延量Ｑを保持して、ステップＳ１２に処理を進める。
（ステップＳ１２）最適遅延量生成部１５０は、しきい値以上となる受信信号のサンプル数Ｐをクリアする。
（ステップＳ１３）最適遅延量生成部１５０は、遅延時間Ｑを「１」増加させる。
【００５５】
（ステップＳ１４）最適遅延量生成部１５０は、遅延時間Ｑが所定の遅延時間（例えばＱ＝２４７）まで達したかどうかを判定する。最適遅延量生成部１５０は、遅延時間Ｑが所定の遅延時間まで達していると判定した場合（ステップＳ１４；ＹＥＳ）、ステップＳ１５に進み、遅延時間Ｑが所定の遅延時間まで達していないと判定した場合（ステップＳ１４；ＮＯ）、ステップＳ５に戻る
【００５６】
ステップＳ５からステップＳ１４を繰り返すことで、ステップＳ１３で遅延時間Ｑを順次「１」ずつ進めながら、ステップＳ８で各遅延時間（例えばＱ＝２３１〜２４７）でのしきい値以上となる受信信号のサンプル数Ｐが計測され、ステップＳ１１で、各計測時間でカウントされたしきい値以上となるサンプル数の中で最小のサンプル数Ｐｍｉｎが求められる。
【００５７】
（ステップＳ１５）最適遅延量生成部１５０は、最小計数値Ｐｍｉｎとなるときの遅延時間Ｑを、最適な遅延時間として、遅延部１１９に設定する。
（ステップＳ１６）最適遅延量生成部１５０は、ノーマルモードに切り替えて、処理を終了する。
【００５８】
図７は、遅延時間を変化させたときのしきい値以上となる受信信号のサンプル数及び電力総和の変化を示すグラフである。図７では、遅延時間Ｑを、「２３１」から「２４７」まで変化させたときのしきい値以上となる受信信号のサンプル数及び電力総和の変化を示している。
図６にフローチャートで示したような処理を行うことで、このような遅延時間としきい値以上となる受信信号のサンプル数との関係を判定することができる。遅延時間と、しきい値以上となる受信信号のサンプル数とが図７に示すような関係で変化している場合には、しきい値以上となる受信信号のサンプル数が最小となる遅延時間「２３９」を、最適な遅延時間に設定することができる。
【００５９】
なお、図７に示した例の遅延時間の設定クロックは、例えば３０．７２ＭＨｚであり、１クロックで、（１／３０．７２ＭＨｚ）の遅延時間が設定できる。したがって、遅延時間Ｑは、実時間の遅延時間Ｄでは、「Ｄ＝Ｑ×（１／３０．７２ＭＨｚ）」に相当する。
【００６０】
図８は、本実施形態に係るタイミングが最適に調整されたときの受信波形を説明する波形図である。
図８は、上述の最適遅延量生成部１５０により、アッテネータ１２１−１〜１２１−Ｎの切り替えタイミングと、メモリ１３３−１〜１３３−Ｎの切り替えタイミングとが最適に調整されたときの、受信信号（減算器１１７の出力に相当する）を測定したものである。図８に示すように、最適遅延量生成部１５０により、アッテネータ１２１−１〜１２１−Ｎの切り替えタイミングと、メモリ１３３−１〜１３３−Ｎの切り替えタイミングとを最適に調整することで、受信電力が増大する部分がなくなり、どの部分でも、送信リーク信号を確実に除去できる。
【００６１】
なお、最適となる遅延時間は、システムの構成により、ある程度の範囲に限定できる。そこで、上述の例では、遅延時間Ｑを「２３１」から「２４７」に設定して、しきい値以上となる受信信号の最小サンプル数Ｐｍｉｎを求めるようにしている。勿論、遅延時間Ｑが、例えば、「０」〜「２５５」まで変化可能であれば、遅延時間Ｑを「０」から「２５５」まで全て設定して、しきい値以上となる受信信号の最小サンプル数Ｐｍｉｎを求めても良い。また、この遅延時間Ｑの設定範囲を、より縮小しても良い。
【００６２】
また、上述の説明では、遅延時間Ｑを増加させながら、しきい値以上となる受信信号のサンプル数を計測しているが、遅延時間Ｑを減少させながら、しきい値以上となる受信信号のサンプル数を計測しても良い。
【００６３】
また、上述の例では、遅延時間Ｑを所定の範囲（「２３１」から「２４７」）に設定して、しきい値以上となる受信信号の最小サンプル数Ｐｍｉｎを求めているが、しきい値以上となる受信信号の最小サンプル数Ｐｍｉｎと判定できるものが検知できたら、計測を終了しても良い。例えば、遅延時間Ｑを「１」ずつ増加させながら、しきい値以上となる受信信号のサンプル数を計測し、そのサンプル数が減少から増加に転換したら、しきい値以上となる受信信号の最小サンプル数Ｐｍｉｎが検知できたとして、計測を終了しても良い。
【００６４】
また、図７に示すように、遅延時間を変化させると、しきい値以上となる受信信号のサンプル数と同様に、しきい値以上となる電力総和が変化する。このことから、遅延時間を変化させながら、しきい値以上となる電力総和を計測して、最適な遅延時間を判定するようにしても良い。
【００６５】
次に、最適遅延量生成部１５０を、ＦＰＧＡ等によりハードウェアで実装する場合について説明する。図９は、最適遅延量生成部１５０の動作に基づく機能ブロック図である。図９に示すように、最適遅延量生成部１５０は、上位制御部１６０、モード設定部１６１、初期平均振幅測定部１６２、乗算器１６３、比較器１６４、タイマー１６５、カウンタ１６６、カウンタ１６７、および最小値ホールド部１６８を備えている。
【００６６】
上位制御部１６０は、ＡＧＣ制御及びスイッチ制御、モードの切り替え、測定／保持切り替え、タイマーの設定等を行う。モード設定部１６１は、ノーマルモードとテストモードとを切り替える。
初期平均振幅測定部１６２は、受信信号の初期平均振幅を測定する。乗算器１６３は、初期平均振幅に所定の係数αを乗算して、図５に示したように、しきい値ＴＨを生成する。比較器１６４は、受信信号のサンプルの振幅レベルＥとしきい値ＴＨとを比較し、振幅がしきい値以上となる受信信号のサンプルを判定する。
【００６７】
タイマー１６５は、計測時間を設定する。カウンタ１６６は、しきい値以上となる受信信号のサンプル数Ｐを計数する。カウンタ１６７は、遅延時間Ｑを設定する。
最小値ホールド部１６８は、カウンタ１６６のカウント値から、しきい値以上となる受信信号の最小サンプル数Ｐｍｉｎを判定し、そのときのカウンタ１６７のカウント値から遅延時間Ｑを取り込み、最適な遅延設定値として出力する。
【００６８】
図９において、上位制御部１６０は、初期化処理を行った後、モード設定部１６１をテストモードに設定する。そして、初期平均振幅測定部１６２は、受信出力の平均振幅を測定し、乗算器１６３は、初期平均振幅に所定の係数αを乗算して、しきい値ＴＨを生成して、比較器１６４に設定する。
次に、上位制御部１６０は、タイマー１６５により計測時間を設定し、このタイマー１６５により設定される計測時間の間、比較器１６４により、受信信号の振幅Ｅとしきい値ＴＨとを比較し、カウンタ１６６により、しきい値ＴＨ以上となる受信信号のサンプル数Ｐを計数する。
【００６９】
そして、計測時間が終了すると、カウンタ１６７により、順次、遅延時間Ｑを１ずつ増大させながら、上位制御部１６０は、同様に、タイマー１６５により計測時間を設定し、設定される各計測時間において、比較器１６４は受信信号の振幅Ｅとしきい値ＴＨとを比較し、カウンタ１６６はしきい値以上となる受信信号のサンプル数Ｐを計数する。そして、最小値ホールド部１６８は、カウンタ１６６のカウント値から、しきい値以上となる受信信号の最小サンプル数Ｐｍｉｎを判定する。
カウンタ１６７が所定の遅延時間の範囲（例えば、「２３１」から「２４７」）だけカウントされたら、最小値ホールド部１６８は、しきい値以上となる受信信号の最小サンプル数Ｐｍｉｎとなるときの遅延時間Ｑを取り込み、最適な遅延設定値として出力する。そして、上位制御部１６０は、モード設定部１６１をノーマルモードに設定する。
【００７０】
以上説明したように、本実施形態では、アッテネータ１２１−１〜１２１−Ｎの切り替えタイミングと、メモリ１３３−１〜１３３−Ｎの切り替えタイミングとを、自動的に、最適に調整することができる。
【００７１】
［第３実施形態］
本実施形態では、メモリダンプを用いた最適遅延量の推定を行う。なお、構成図は、第２実施形態で説明した図４と同様である。
図１０は、本実施形態に係るタップ係数とＡＴＴ１２１切り替えタイミングのずれによるキャンセラ出力電力の一例を説明する図である。図１１は、本実施形態に係るタップ係数の２つの切り替えタイミングによるキャンセラ出力電力の一例を説明する図である。図１０および図１１において、横軸は時間、縦軸はキャンセラ出力電力の大きさを表す。なお、図１０は、図３の符号Ａ１で示した波形部分の拡大図である。
【００７２】
図１０（ａ）は、ＦＩＲフィルタ１３６のタップ係数の切り替えタイミングがＡＴＴ１２１の利得の切り替えタイミングより早いときのキャンセラ出力電力であり、図１０（ｂ）は、ＡＴＴ１２１の利得の切り替えタイミングがタップ係数の切り替えタイミングより早いときのキャンセラ出力電力である。
図１０（ａ）に示した例では、時刻ｔ４１のタイミングでタップ係数の切り替えが行われ、時刻ｔ４２のタイミングでＡＴＴ１２１の利得の切り替えが行われる。この時刻ｔ４１から時刻ｔ４２の期間、符号ｇ４０１に示すようにしきい値以上のキャンセラ出力電力が発生する。符号ｇ４０１で示した電力は、時刻ｔ４１とｔ４２との差によるキャンセル性能の劣化によって、しきい値を超えた電力の総和である。
図１０（ｂ）に示した例では、時刻ｔ４３のタイミングでＡＴＴ１２１の利得の切り替えが行われ、時刻ｔ４４のタイミングでタップ係数の切り替えが行われる。この時刻ｔ４３から時刻ｔ４４の期間、符号ｇ４０２に示すようにしきい値以上のキャンセラ出力電力が発生する。符号ｇ４０２で示した電力は、時刻ｔ４３とｔ４４との差によるキャンセル性能の劣化によって、しきい値を超えた電力の総和である。また、図１０（ａ）および図１０（ｂ）に示したように、タップ係数の切り替えタイミングが、ＡＴＴ１２１の利得の切り替えタイミングより早いか遅いかによって、しきい値を超える電力の出現タイミングが異なる。
【００７３】
図１１（ａ）は、タップ係数の切り替えタイミングがＡＴＴ１２１の利得の切り替えタイミングより早い場合と遅い場合とを重ね合わせた図であり、図１１（ｂ）は、最適値の探索を説明する図である。
図１１（ａ）において、キャンセラ出力電力の波形（以下、電力波形という）ｇ５０１は、タップ係数の切り替えタイミング（時刻ｔ５１）がＡＴＴ１２１の利得の切り替えタイミング（時刻ｔ５２）より早い場合の電力波形である。また、電力波形ｇ５０２は、タップ係数の切り替えタイミング（時刻ｔ５３）がＡＴＴ１２１の利得の切り替えタイミング（時刻ｔ５２）より遅い場合の電力波形である。また、符号ｇ５１１は、電力波形ｇ５０１におけるキャンセル性能の劣化によってしきい値を超えた電力の総和であり、符号ｇ５１２は、電力波形ｇ５０２におけるキャンセル性能の劣化によってしきい値を超えた電力の総和である。図１１（ａ）に示したように、最適遅延量の設定値は、タップ係数の切り替えタイミングがＡＴＴ１２１の利得の切り替えタイミングより早い場合と遅い場合とを重ね合わせた両者の電力波形の境目になることが想定される。
【００７４】
ここで、遅延設定値を複数回切り替えて、しきい値を超える電力が最小になる設定値を探索する場合、探索に時間がかかる。
図１１（ａ）に示したように、最適と思われる遅延値から、前後に大きくずらした設定値でしきい値を超える電力が出現または消滅するタイミングを測定すれば、２ポイントの測定で最適値が推定できる。遅延設定値の精度を良くしたい場合は、上記の測定後に範囲を狭めて遅延設定値を切り替え、最適値を探索する。
図１１（ｂ）において、時刻ｔ５４は、タップ係数の切り替えタイミングであり、かつしきい値を超える電力の出現位置（時刻）でもある。時刻ｔ５５は、ＡＴＴ１２１の利得の切り替えタイミングである。また、時刻ｔ５６は、しきい値以下に電力がなる消滅位置（時刻）である。図１１（ｂ）に示すように、ＡＴＴ１２１の利得変化が緩やかな場合はその変化の特徴から出現または消滅位置を推定できるため、１ポイントの測定で最適値が推定可能になる。
【００７５】
次に、最適と思われる遅延値から、前後に大きくずらした設定値でしきい値を超える電力が出現または消滅するタイミングを測定して、２ポイントの測定で最適値を推定する例を説明する。
図１２は、本実施形態に係るメモリダンプを用いた最適遅延量の推定方法を説明する図である。図１３は、本実施形態に係る最適値を推定する処理手順のフローチャートである。
図１２において、横軸は、メモリアドレス、縦軸は、キャンセラ出力電力である。ここで、メモリアドレスとは、最適遅延量生成部１５０が、最適遅延量と思われる位置の前後を十分な時間観測できる長さで自部の記憶部の所定のアドレスから順次、記憶させた場合の記憶部におけるアドレスである。図１２において、電力波形ｇ６０１は、タップ係数の切り替えタイミング（時刻ｔ６１）がＡＴＴ１２１の利得の切り替えタイミング（時刻ｔ６２）より早い場合の電力波形である。この設定をＡ設定という。
また、電力波形ｇ６０２は、タップ係数の切り替えタイミング（時刻ｔ６３）がＡＴＴ１２１の利得の切り替えタイミング（時刻ｔ６２）より遅い場合の電力波形である。この設定をＢ設定という。
【００７６】
図１２において、Ａ設定の場合、時刻ｔ６１は、タップ係数の切り替えタイミングであり、かつしきい値を超える電力の出現位置（時刻）でもあり、時刻ｔ６２は、ＡＴＴ１２１の利得の切り替えタイミングであり、かつしきい値を超える電力の消滅位置（時刻）でもある。一方、Ｂ設定の場合、時刻ｔ６２は、ＡＴＴ１２１の利得の切り替えタイミングであり、かつしきい値を超える電力の出現位置（時刻）でもあり、時刻ｔ６３は、タップ係数の切り替えタイミングであり、かつしきい値を超える電力の消滅位置（時刻）でもある。
【００７７】
（ステップＳ１０１）最適遅延量生成部１５０は、タップ係数の切り替えがＡＴＴ１２１の利得の切り替えタイミングよりも早くなるように遅延値を、Ａ設定として設定する。
（ステップＳ１０２）最適遅延量生成部１５０は、遅延値を増やしてＡＴＴ１２１の利得の切り替えタイミングよりも遅くタップ係数が切り替えられるように、Ｂ設定として設定する。
（ステップＳ１０３）最適遅延量生成部１５０は、Ａ設定におけるしきい値を超える電力の出現位置と消滅位置をメモリダンプ結果から判定し、アドレスをレジスタに格納する。
（ステップＳ１０４）最適遅延量生成部１５０は、Ｂ設定におけるしきい値を超える電力の出現位置と消滅位置をメモリダンプ結果から判定し、アドレスをレジスタに格納する。
【００７８】
（ステップＳ１０５）最適遅延量生成部１５０は、しきい値を超える電力について、下記の（Ｉ）〜（ＩＩＩ）の３点のアドレス上の距離を算出する。なお、アドレス上の距離とは、２つのアドレスの差である。
（Ｉ）Ａ設定の出現位置とＢ設定の出現位置の距離
（ＩＩ）Ａ設定の消滅位置とＢ設定の出現位置の距離
（ＩＩＩ）Ａ設定の消滅位置とＢ設定の消滅位置の距離
（ステップＳ１０６）最適遅延量生成部１５０は、ステップＳ１０５で求めた距離の内、最も短いものを選択する。
【００７９】
（ステップＳ１０７）最適遅延量生成部１５０は、ステップＳ１０６で選択した距離が（Ｉ）または（ＩＩＩ）であるか、距離が（ＩＩ）であるかを判別する。最適遅延量生成部１５０は、距離が（Ｉ）または（ＩＩＩ）であると判別した場合（ステップＳ１０７；距離が（Ｉ）または（ＩＩＩ））、ステップＳ１０９に進み、距離が（ＩＩ）であると判別した場合（ステップＳ１０７；距離が（ＩＩ））、ステップＳ１０８に進む。
（ステップＳ１０８）最適遅延量生成部１５０は、Ａ設定におけるしきい値を超える電力の消滅位置、またはＢ設定におけるしきい値を超える電力の出現位置が、ＡＴＴ１２１の利得の切り替えタイミングと判定し、同じタイミングでタップ係数が切り替わるように最適遅延量を設定する。
【００８０】
（ステップＳ１０９）最適遅延量生成部１５０は、ＡＴＴ１２１の利得の切り替えタイミングがＡおよびＢ設定のタップ係数切り替えタイミングの間に無いと判別する。次に、最適遅延量生成部１５０は、Ａ設定の遅延量を過去の設定値よりも減らすことで、Ａ設定における遅延量の再設定を行う。
（ステップＳ１１０）最適遅延量生成部１５０は、Ｂ設定の遅延量を過去の設定値よりも増やすことで、Ｂ設定における遅延量の再設定を行う。最適遅延量生成部１５０は、ステップＳ１１０の処理終了後、処理をステップＳ１０３に戻す。
【００８１】
図１２に示した例では、距離（ＩＩ）が最も短くなる。その場合、最適遅延量生成部１５０は、Ａ設定の遅延設定値を距離（Ｉ）の分だけ増やすか、Ｂ設定の遅延設定値を距離（ＩＩＩ）の分だけ減らすことでＡＴＴ１２１の利得の切り替えタイミングに合わせられる。また、距離（ＩＩ）がゼロより大きい場合、最適遅延量生成部１５０は、タップ係数切り替えタイミングが、Ａ設定におけるしきい値を超える電力の消滅位置と、Ｂ設定におけるしきい値を超える電力の出現位置の中間になる位置を最適遅延量とする。
【００８２】
以上のように、本実施形態によれば、上述した手順により、２ポイントの測定で最適遅延量を算出することができる。これにより、本実施形態によれば、最適遅延量の算出に係る演算コストを削減することができる。
【００８３】
［比較例］
図１４は、比較例に係る送信リーク信号のキャンセル回路の例である。このようなキャンセル回路は、ディジタル信号で処理が行われため、図１４に示すように、受信信号は、Ａ／Ｄ変換器５１５によりアナログ信号からディジタル信号に変換されて処理される。また、レプリカ信号生成部５１６は、タップ係数更新値決定部５３１と、加算器５３２と、メモリ５３３と、ＦＩＲフィルタ５３６とから構成される。タップ係数更新値決定部５３１は、減算器５１７により送信リーク信号を除去した後の受信信号及び検出部５１８で検出された送信信号の検出信号を入力し、最小二乗法により、ＦＩＲフィルタ５３６の最適なタップ係数を決定する。
【００８４】
また、このような構成では、Ａ／Ｄ変換器５１５が飽和しないように、Ａ／Ｄ変換器５１５の前段に、ＡＧＣ回路５１４が設けられる。ＡＧＣ回路５１４は、図１５に示すように、Ｎ個（Ｎは整数）のアッテネータ５２１−１〜５２１−Ｎと、セレクタ５２２と、ＡＧＣ制御部５２３とから構成される。各アッテネータ５２１−１〜５２１−Ｎの減衰量は異なっている。ＡＧＣ制御部５２３は、Ａ／Ｄ変換器５１５が飽和しないように、受信電力に応じてセレクタ５２２を切り替える。図１５は、比較例に係るＡＧＣ回路のブロック図である。
しかしながら、上述のように、Ａ／Ｄ変換器５１５の前段にＡＧＣ回路５１４を設ける構成とすると、アッテネータ５２１−１〜５２１−Ｎを切り替えた直後で、送信リーク信号の除去能力が低下するという問題が生じてくる。
【００８５】
つまり、アッテネータ５２１−１〜５２１−Ｎが切り替えられると、送信リーク信号に対する伝達特性は急激に変化する。これに対して、ＦＩＲフィルタ５３６の最適なタップ係数は、タップ係数更新値決定部５３１により逐次更新されていくが、アッテネータ５２１−１〜５２１−Ｎを切り替えた直後の急激な伝達特性の変化にタップ係数の更新を追従させることは難しい。このことから、アッテネータ５２１−１〜５２１−Ｎを切り替えた直後から、ＦＩＲフィルタ５３６のタップ係数が最適に更新されるまでの間、送信リーク信号の除去能力が低下する。
【００８６】
図１６は、ＡＧＣ回路１５４のアッテネータ５２１−１〜５２１−Ｎを切り替えて、受信利得を１０ｄＢ低下させたときのキャンセル後の瞬時受信電力（減算器５１７の出力に相当する）を測定したものである。図１６において、横軸は時間を示し、縦軸はキャンセル後の瞬時受信電力を示す。図１６において、符号Ａ１０１で示すように、アッテネータ５２１−１〜５２１−Ｎの切り替え行った直後で、受信電力の増大が生じている。このような受信電力の増大は、アッテネータ５２１−１〜５２１−Ｎの切り替えによる伝達特性の急激な変化に対して、ＦＩＲフィルタ５３６のタップ係数の更新が追従できず、送信リーク信号が十分にキャンセルできなくなったことにより生じたものと考えられる。
【００８７】
一方、第１実施形態によれば、図３に示したように、ＡＧＣ回路１４のアッテネータ２１−１〜２１−Ｎを切り替えたときの、受信電力の増大、すなわちノイズを低減することができる。第２実施形態によれば、図８に示したように、ＡＧＣ回路１１４のアッテネータ１２１−１〜１２１−Ｎを切り替えたときの、受信電力の増大、すなわちノイズを、さらに低減することができる。
【００８８】
なお、上述の送受信装置の全部または一部の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより各部の処理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。
また、「コンピュータシステム」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含むものとする。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。
【００８９】
以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【符号の説明】
【００９０】
１１，１１１…アンテナ、１２，１１２…共用器、１３，１１３…送信アンプ、１４，１１４…ＡＧＣ回路、１５，１１５…Ａ／Ｄ変換器、１６，１１６…レプリカ信号生成部、１７，１１７…減算器、１８，１１８…検出部、１９，１１９…遅延部、２１−１〜２１−Ｎ，１２１−１〜１２１−Ｎ…アッテネータ、２２，１２２…セレクタ、２３，１２３…ＡＧＣ制御部、３１，１３１…タップ係数更新値決定部、３２，１３２…加算器、３３−１〜３３−Ｎ，１３３−１〜１３３−Ｎ…メモリ、３４−１〜３４−Ｎ，１３４−１〜１３４−Ｎ…セレクタ、３５，１３５…セレクタ、３６，１３６…ＦＩＲフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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