(57)【要約】【課題】素子分離絶縁膜の材質に起因する電気的特性の劣化を防止する。【解決手段】本実施形態の半導体装置は、半導体基板を複数の第１の素子領域に分離する第１の素子分離領域と、トンネル絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極が前記第１の素子領域上に順次積層された複数のメモリセルとを備える。周辺回路領域において前記半導体基板を複数の第２の素子領域に分離する第２の素子分離領域と、ゲート絶縁膜、ゲート電極が前記第２の素子領域上に順次積層された周辺トランジスタとを備える。前記第１の素子分離領域は、第１の素子分離溝の底部に埋め込まれた第１の素子分離絶縁膜と、前記第１の素子分離絶縁膜と前記電極間絶縁膜の間に形成された空隙を有し、前記第２の素子分離領域は、第２の素子分離溝に埋め込まれた第２の素子分離絶縁膜を有する。前記第１の素子分離絶縁膜の膜質と前記第２の素子分離絶縁膜の膜質が異なる。【選択図】図１２
2014165253.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板を複数の第１の素子領域に分離する第１の素子分離領域と、
トンネル絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極が前記第１の素子領域上に順次積層された複数のメモリセルと、
前記複数のメモリセルが設けられたメモリセルアレイの周辺の周辺回路領域において、前記半導体基板を複数の第２の素子領域に分離する第２の素子分離領域と、
ゲート絶縁膜、ゲート電極が前記第２の素子領域上に順次積層された周辺トランジスタとを備え、
前記第１の素子分離領域は、第１の素子分離溝の底部に埋め込まれた第１の素子分離絶縁膜と、前記第１の素子分離絶縁膜と前記電極間絶縁膜の間に形成された空隙を有し、
前記第２の素子分離領域は、第２の素子分離溝に埋め込まれた第２の素子分離絶縁膜を有し、
前記第１の素子分離絶縁膜の膜質と前記第２の素子分離絶縁膜の膜質が異なることを特徴とする半導体装置。
【請求項２】
前記第１の素子分離絶縁膜と前記第２の素子分離絶縁膜は、ウエットエッチング処理のエッチングレートが異なる材料を用いていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の素子分離絶縁膜のリセス量が、前記電荷蓄積層の膜厚の２０％以下となるように構成したことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第２の素子分離絶縁膜は、単層膜を用いていることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の素子分離絶縁膜は、窪みを有する第１絶縁膜と、前記窪み中に形成された第２絶縁膜とを有することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の素子分離絶縁膜の上面は前記電荷蓄積層の下面よりも下に位置し、
前記第２の素子分離絶縁膜の上面は前記電荷蓄積層の下面よりも上に位置することを特徴とする請求項１から４のいずれか１項に記載の半導体装置
【請求項７】
半導体基板上にトンネル絶縁膜を介して浮遊ゲート電極材を成膜する工程と、
周辺回路領域をマスクした状態でメモリセル領域において前記浮遊ゲート電極材および前記トンネル絶縁膜を介して前記半導体基板に第１の素子分離溝を形成する工程と、
前記第１の素子分離溝内に第１の素子分離絶縁膜を形成する工程と、
前記メモリセル領域をマスクした状態で前記周辺回路領域において前記浮遊ゲート電極材および前記トンネル絶縁膜を介して前記半導体基板に第２の素子分離溝を形成する工程と、
前記第２の素子分離溝内に前記第１の素子分離絶縁膜の膜質と異なる膜質の第２の素子分離絶縁膜を形成する工程と、
前記第１の素子分離絶縁膜、前記第２の素子分離絶縁膜および前記浮遊ゲート電極材上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に制御ゲート電極材を成膜する工程と、
前記第１の素子分離絶縁膜の一部を除去することにより前記電荷蓄積層間に空隙を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ装置などの半導体装置においては、高集積化を図るために、メモリセルが微細化されており、メモリセル間の素子分離領域（ＳＴＩ（shallow trench isolation））の幅寸法も小さくなっている。これに対して、ＮＡＮＤ型フラッシュメモリ装置の周辺回路領域において、周辺トランジスタ間の素子分離領域の幅寸法は、メモリセル間の素子分離領域の幅寸法に比べてかなり大きい。素子分離領域においては、素子分離溝の幅寸法や深さ寸法、近傍のゲート電極の形状、素子に印加する電圧などの条件によって、素子分離溝に埋め込む素子分離絶縁膜の材質を変えた方が好ましい。
【０００３】
しかし、従来のＮＡＮＤ型フラッシュメモリ装置では、メモリセル間の素子分離溝および周辺トランジスタ間の素子分離溝内に、同一のプロセスで素子分離絶縁膜を埋め込んでおり、即ち、同じ材質の素子分離絶縁膜を埋め込んでいる。このため、局所的な電気的特性の劣化が発生することがあった。そして、メモリセルの微細化がより一層進むと、上記素子分離絶縁膜の材質に起因する電気的特性の劣化が顕在化する恐れがあった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】ＵＳ２００６／０００１０７３
【特許文献２】ＵＳ２００６／０２３１８８４
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、素子分離絶縁膜の材質に起因する電気的特性の劣化を防止することができる半導体装置および半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態の半導体装置は、半導体基板と、前記半導体基板を複数の第１の素子領域に分離する第１の素子分離領域と、トンネル絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極が前記第１の素子領域上に順次積層された複数のメモリセルとを備える。そして、前記複数のメモリセルが設けられたメモリセルアレイの周辺の周辺回路領域において、前記半導体基板を複数の第２の素子領域に分離する第２の素子分離領域と、ゲート絶縁膜、ゲート電極が前記第２の素子領域上に順次積層された周辺トランジスタとを備える。更に、前記第１の素子分離領域は、第１の素子分離溝の底部に埋め込まれた第１の素子分離絶縁膜と、前記第１の素子分離絶縁膜と前記電極間絶縁膜の間に形成された空隙を有する。更にまた、前記第２の素子分離領域は、第２の素子分離溝に埋め込まれた第２の素子分離絶縁膜を有する。そして、前記第１の素子分離絶縁膜の膜質と前記第２の素子分離絶縁膜の膜質が異なるところに特徴を有する。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る不揮発性半導体記憶装置のメモリセルの概略構成を示す斜視図の一例
【図２】第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す平面図の一例
【図３】第１施形態に係る不揮発性半導体記憶装置の周辺トランジスタの概略構成を示す平面図の一例
【図４】第１実施形態に係る不揮発性半導体記憶装置の周辺トランジスタの概略構成を示す断面図の一例
【図５】第１実施形態に係る不揮発性半導体記憶装置の周辺トランジスタの概略構成を示す断面図の一例
【図６】第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図の一例
【図７】第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図の一例
【図８】第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図の一例
【図９】第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図の一例
【図１０】第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図の一例
【図１１】第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図の一例
【図１２】第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図の一例
【図１３】第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図の一例
【図１４】第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図の一例
【図１５】第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図の一例
【図１６】第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図の一例
【図１７】第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図の一例
【図１８】第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図の一例
【図１９】第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図の一例
【図２０】第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図の一例
【図２１】（ａ）は第３実施形態に係る図１相当図の一例、（ｂ）は第３実施形態に係る図４（ｂ）相当図の一例
【発明を実施するための形態】
【０００８】
以下、複数の実施形態について、図面を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【０００９】
（第１実施形態）
図１は、第１実施形態に係るＮＡＮＤ型フラッシュメモリ装置のメモリセルの概略構成を示す斜視図の一例である。この図１において、半導体基板１には、ビット線方向ＤＢにトレンチ（第１の素子分離溝）２が形成され、半導体基板１を複数の素子領域（活性領域）に分離している。なお、メモリセルの素子領域の上部には、メモリセルに設けられたメモリトランジスタのチャネル領域およびソース／ドレイン領域などの活性領域が形成されている。また、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＧａＩｎＡｓＰまたはＺｎＳｅなどから選択することができる。
【００１０】
そして、トレンチ２には、側壁絶縁膜３を介して素子分離絶縁膜４が埋め込まれている。なお、側壁絶縁膜３は、ウェット処理に対してエッチングレートが低く（少なくとも素子分離絶縁膜４のエッチングレートよりも低く）、素子分離絶縁膜４は、ウェット処理に対してエッチングレートが高く（少なくとも側壁絶縁膜３のエッチングレートよりも高く）なるようにすることができる。側壁絶縁膜３としては、例えばＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）酸化膜やＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）酸化膜などを用いる。素子分離絶縁膜４としては、例えば塗布型酸化膜（ポリシラザン塗布膜）などを用いる。なお、トレンチ２に埋め込まれる埋め込み絶縁膜の構成は必ずしも２層構造でなくてもよく、例えば、１層構造または３層構造であってもよい。また、側壁絶縁膜３（第１絶縁膜）は窪みを有しており、この窪み中に素子分離絶縁膜４（第２絶縁膜）が形成されていると言える。
【００１１】
メモリセルは、トンネル絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極を有している。また、素子領域ＡＡ上には、トンネル絶縁膜５を介して浮遊ゲート電極６が配置されている。この浮遊ゲート電極６は電荷蓄積層として用いることができる。なお、トンネル絶縁膜５としては、例えば、熱酸化膜であってもよいし、熱酸窒化膜であってもよい。あるいは、ＣＶＤ酸化膜であってもよいし、ＣＶＤ酸窒化膜であってもよい。あるいは、Ｓｉを挟んだ絶縁膜であってもよいし、Ｓｉがドット状に埋め込まれた絶縁膜であってもよい。浮遊ゲート電極６は、Ｎ型不純物またはＰ型不純物がドーピングされた多結晶シリコンであってもよいし、Ｍｏ、Ｔｉ、Ｗ、ＡｌまたはＴａなどを用いたメタル膜あるいはポリメタル膜であってもよいし、窒化膜であってもよい。
【００１２】
浮遊ゲート電極６上には、電極間絶縁膜７を介して制御ゲート電極８がワード線方向ＤＷに形成されている。なお、制御ゲート電極８はワード線を構成することができる。ここで、浮遊ゲート電極６と制御ゲート電極８との間のカップリング比を向上させるため、浮遊ゲート電極６の側壁に回り込むように制御ゲート電極８を形成することができる。
【００１３】
制御ゲート電極８上には、カバー絶縁膜１０が形成されている。なお、電極間絶縁膜７としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。あるいは、ＯＮＯ膜などのシリコン酸化膜とシリコン窒化膜との積層構造であってもよい。あるいは、酸化アルミニウムまたは酸化ハフニウムなどの高誘電率膜であってもよいし、シリコン酸化膜またはシリコン窒化膜などの低誘電率膜と高誘電率膜との積層構造であってもよい。
【００１４】
制御ゲート電極８は、Ｎ型不純物またはＰ型不純物がドーピングされた多結晶シリコンであってもよい。あるいは、制御ゲート電極８は、Ｍｏ、Ｔｉ、Ｗ、ＡｌまたはＴａなどを用いたメタル膜あるいはポリメタル膜であってもよい。また、カバー絶縁膜１０としては、例えば、シリコン酸化膜を用いることができる。
【００１５】
ここで、トレンチ２内に埋め込まれた素子分離絶縁膜４の一部が除去されることで、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１が形成されている。なお、空隙ＡＧ１は、制御ゲート電極８の下において、素子分離絶縁膜４と電極間絶縁膜７の間に形成されていると言える。また、電極間絶縁膜７の下に素子分離絶縁膜４、側壁絶縁膜３が除去されずに残っていても良い。また、素子分離絶縁膜４の上面は半導体基板１の表面よりも下に位置している。空隙ＡＧ１は、トレンチ２に入り込むように形成されることで、浮遊ゲート電極６の下面よりも深い位置まで至るようにしてもよい。また、空隙ＡＧ１は、制御ゲート電極８下に潜るようにして隣接するメモリセルに渡ってトレンチ２内に連続して形成することができる。
【００１６】
また、カバー絶縁膜１０は、浮遊ゲート電極６間が完全に埋め込まれないようにして制御ゲート電極８間に掛け渡されることで、ビット線方向ＤＢに隣接する浮遊ゲート電極６間に空隙ＡＧ２が形成されている。なお、空隙ＡＧ２は、上下が非対称になるように形成することができ、その上端は尖塔形状を持つことができる。
【００１７】
ここで、側壁絶縁膜３および素子分離絶縁膜４から第１の素子分離絶縁膜が構成されている。なお、側壁絶縁膜３は、トンネル絶縁膜５および素子分離絶縁膜４に対してウェット処理のエッチングレートが異なる材料で構成することができる。すなわち、素子分離絶縁膜４よりも側壁絶縁膜３のエッチングレートの方が低い第１の薬液にて素子分離絶縁膜４をエッチングできる。また、この側壁絶縁膜３は、空隙ＡＧ１の素子分離絶縁膜４が除去される前はトレンチ２上に延伸され、トンネル絶縁膜５の側壁を覆うことができる。
【００１８】
側壁絶縁膜３は緻密性の高いシリコン酸化膜、例えば、ＮＳＧ（none-doped silicate glass）膜、ＴＥＯＳ（tetraethyl orthosilicate）、ＨＴＯ膜（High Temperture Oxide）、または、これらをデンシファイした膜などを用いることができる。また、トンネル絶縁膜５および素子分離絶縁膜４もシリコン酸化膜を用いることができる。また、第１の薬液としては希弗酸を用いることができる。
【００１９】
ここで、浮遊ゲート電極６間に空隙ＡＧ１、ＡＧ２（例えば、空気の比誘電率は約１）を設けることにより、浮遊ゲート電極６間に絶縁体（例えば、シリコン酸化膜の比誘電率は約３．９）が埋め込まれた場合に比べて浮遊ゲート電極間の寄生容量を低減することができる。このため、浮遊ゲート電極間の寄生容量に起因した隣接セル間の電界の干渉を低減することができ、セルトランジスタのしきい値電圧の分布幅を小さくすることができる。
【００２０】
また、浮遊ゲート電極６の下面よりも深い位置まで空隙ＡＧ１を配置することにより、すなわち、空隙ＡＧ１が浮遊ゲート電極６の下面よりも低い位置に存在することにより、制御ゲート電極８と半導体基板１との間のフリンジ容量を低減することができる。このため、浮遊ゲート電極６と制御ゲート電極８とのカップリング比を向上させることができ、書き込み電圧を低下させることができる。
【００２１】
また、空隙ＡＧ１の素子分離絶縁膜４が除去される時に側壁絶縁膜３にてトンネル絶縁膜５の側壁を覆うことにより、素子分離絶縁膜４とトンネル絶縁膜５との間でウェット処理のエッチング選択比が確保できない場合においても、トンネル絶縁膜５を保護することができる。
【００２２】
図２は、図１の平面図に相当する図の一例である。
図２において、ビット線方向ＤＢにはトレンチ２が形成され、素子領域ＡＡはトレンチ２にて分離されている。また、ビット線方向ＤＢには、ワード線方向ＤＷに延びるワード線ＷＬ０、ＷＬ１、・・が所定間隔で配置されるとともに、ワード線ＷＬ０、ＷＬ１、・・の端にセレクトゲート電極ＳＧ１、ＳＧ２が配置されている。そして、セレクトゲート電極ＳＧ１、ＳＧ２間の素子領域ＡＡ上にはビット線コンタクトＣＢがそれぞれ形成されている。
【００２３】
そして、トレンチ２に沿って空隙ＡＧ１がビット線方向ＤＢに延びるように形成されている。また、ワード線ＷＬ０、ＷＬ１、・・間には空隙ＡＧ２がワード線方向ＤＷに延びるように形成されている。
【００２４】
ここで、空隙ＡＧ１は、ワード線ＷＬ０、ＷＬ１、・・下に潜るようにしてビット線方向ＤＢに隣接するメモリセルに渡ってトレンチ２内に連続して形成することができる。また、空隙ＡＧ１は、トレンチ２に沿ってセレクトゲート電極ＳＧ１、ＳＧ２下に存在するように形成することができ、トレンチ２に沿ってセレクトゲート電極ＳＧ１、ＳＧ２下を貫通するように構成してもよい。また、空隙ＡＧ２はワード線方向ＤＷに延び、ワード線方向ＤＷに隣接するワード線間に配置されている。
【００２５】
ここで、セレクトゲート電極ＳＧ１、ＳＧ２下にも空隙ＡＧ１を設けることにより、セレクトゲート電極ＳＧ１、ＳＧ２からチャネル領域に回り込むフリンジ容量を低減することができる。このため、ゲート電界によるチャネルの制御性および駆動性を向上させることができる。
【００２６】
図３は、第１実施形態に係る不揮発性半導体記憶装置の周辺トランジスタの概略構成を示す平面図の一例、図４および図５は、第１実施形態に係る不揮発性半導体記憶装置の周辺トランジスタの概略構成を示す断面図の一例である。なお、図４（ａ）は図３のＦ−Ｆ線で切断した断面図の一例、図４（ｂ）は図３のＧ−Ｇ線で切断した断面図の一例、図５は図３のＨ−Ｈ線で切断した断面図の一例である。
【００２７】
図３および図４において、周辺回路領域の素子領域ＡＡはトレンチＴＣにて分離されている。ここで、周辺回路領域は、メモリセル領域の周辺に配置することができる。そして、周辺回路領域において、半導体基板を複数の素子領域に分離する素子分離領域が形成されている。
【００２８】
素子領域ＡＡ上にゲート絶縁膜７、ゲート電極８’が形成されることで周辺トランジスタが形成されている。なお、ゲート電極８’はトレンチＴＣ上にはみ出すように配置することができ、ゲート電極８’のはみ出し部上にはゲートコンタクトＧＣを設けることができる。なお、周辺回路領域は図２のメモリセルアレイの周辺に設けることができる。
【００２９】
ここで、ゲート電極８’下には、電極間絶縁膜７を介して下部ゲート電極６’が配置され、下部ゲート電極６’下にはトンネル絶縁膜５が配置されている。そして、ゲート電極８’は、下部ゲート電極６’と図示しない開口部を介して電気的に接続することができる。また、ゲート電極８’の側壁には側壁バッファ膜２１が形成されている。ゲート電極８’の上には、ＴＥＯＳ膜１０、ＳｉＮ膜２５および層間絶縁膜２６が順に形成されている。層間絶縁膜４６としては、例えばＳｉＯ２膜を用いている。これらの膜は、メモリセル領域と同様に形成することができる。
【００３０】
なお、下部ゲート電極６’は浮遊ゲート電極６と同じ材料で形成することができ、ゲート電極８’は制御ゲート電極８と同じ材料で形成することができる。
また、周辺回路領域の素子分離領域にはトレンチＴＣが形成され、このトレンチＴＣには、浮遊ゲート電極６（下部ゲート電極６’）の上面とほぼ同じ高さまで素子分離絶縁膜４’が埋め込まれている。すなわち、素子分離絶縁膜４’の上面は下部ゲート電極６’の下面よりも上に位置している。また、素子分離絶縁膜４‘の上面と電極間絶縁膜７の下面は接しており、素子分離絶縁膜４’の電極間絶縁膜７の下には空隙が無い。なお、ゲート電極８’のゲート長はＬ、ゲート電極８’のゲート幅はＷとすることができる。
【００３１】
ここで、素子分離絶縁膜４’はメモリセル領域とは異なり、１層の素子分離絶縁膜４’で埋められている。この素子分離絶縁膜４’は、素子分離絶縁膜４に対してウェット処理のエッチングレートが異なる材料で構成することができる。ここで、第１の薬液によるウエットエッチングに対して、素子分離絶縁膜４’のエッチングレートは素子分離絶縁膜４のエッチングレートよりも低い。
【００３２】
また、図５に示すように、素子分離絶縁膜４’およびトンネル絶縁膜５の上には、ＴＥＯＳ膜１０、ＳｉＮ膜２５および層間絶縁膜２６が順に形成されている。層間絶縁膜４６としては、例えばＳｉＯ２膜を用いている。
【００３３】
上記した構成の本実施形態によれば、メモリセル領域の素子分離絶縁膜に空隙ＡＧ１を形成するとともに、周辺回路領域の素子分離絶縁膜４’には空隙が形成されていない。すなわち、素子分離絶縁膜４’の上面は前記電荷蓄積層の下面よりも上に位置している。例えば、素子分離絶縁膜４’の上面は前記電荷蓄積層の上面とほぼ同じ位置にある。これにより、周辺回路領域の素子分離絶縁膜４’の平坦性を向上させることができる。
【００３４】
特に、周辺回路領域において、素子分離絶縁膜４’の開口寸法は、メモリセル領域の素子分離絶縁膜４の開口寸法よりも大きい。ここで、周辺回路領域の素子分離絶縁膜４’に空隙を形成してしまうと、素子分離絶縁膜４‘の上に窪みが形成され平坦性が損なわれる。その結果、周辺回路領域において、上層配線の形成の際に断線が生じてしまう場合がある。ここで、本実施形態によれば、周辺回路領域の素子分離絶縁膜４’には空隙を形成しないことにより、メモリセルのセル間干渉を抑制しつつ、周辺回路領域の上層配線の断線を防止することができる。
【００３５】
また、素子分離絶縁膜４、４’の材質に起因する電気的特性の劣化を防止することができる。例えば、素子分離絶縁膜にポリシラザンを用いた場合、応力が問題になる。しかし、本実施の形態では、メモリセル領域においては、空隙ＡＧ１を形成するため素子分離絶縁膜４の一部を除去している。その結果、応力を減らすことができる。一方、周辺回路領域においては、平坦性の問題から空隙を形成しない。しかし、メモリセル領域とは異なる素子分離絶縁膜４’の材料、例えば、ＴＥＯＳやＨＴＯなどのシリコン酸化膜を用いることにより、応力を減らすことができる。その結果、メモリセルのセル間干渉を抑制しつつ、周辺回路領域の素子破壊を防止することができる。
【００３６】
（第２実施形態）
図６〜図２０は、第２実施形態に係るＮＡＮＤ型フラッシュメモリ装置の製造方法を示す断面図である。なお、図６（ａ）〜図１４（ａ）、図１５（ｅ）〜図２０（ｅ）は図２のＥ−Ｅ線で切断した断面図、図６（ｂ）〜図１４（ｂ）、図１５（ｆ）〜図２０（ｆ）は図３のＧ−Ｇ線で切断した断面図、図１５（ａ）〜図２０（ａ）は図２のＡ−Ａ線で切断した断面図、図１５（ｂ）〜図２０（ｂ）は図２のＢ−Ｂ線で切断した断面図、図１５（ｃ）〜図２０（ｃ）は図２のＣ−Ｃ線で切断した断面図、図１５（ｄ）〜図２０（ｄ）は図２のＤ−Ｄ線で切断した断面図である。
【００３７】
図６において、熱酸化などの方法を用いることにより、半導体基板１上にトンネル絶縁膜５を形成する。そして、ＣＶＤ法などの方法を用いることにより、トンネル絶縁膜５上に浮遊ゲート電極材６’を成膜し、浮遊ゲート電極材６’上にハードマスクＭ１を形成する。なお、ハードマスクＭ１としては、例えば、シリコン酸化膜、アモルファスシリコン膜、シリコン窒化膜、カーボンを含む有機膜などを用いることができる。
【００３８】
次に、メモリセル領域のメモリセル間の素子分離領域（トレンチ２、素子分離絶縁膜４）および周辺回路領域の周辺トランジスタ間の素子分離領域（トレンチ２’、素子分離絶縁膜４’）を形成する処理を実行する。この場合、まず、メモリセル領域の素子分離領域を形成し、その後、周辺回路領域の素子分離領域を形成する。
【００３９】
具体的には、まず、図７に示すように、フォトリソグラフィ技術を用いることにより、メモリセル領域に開口部Ｋ１が設けられたレジストパターンＲ１をハードマスクＭ１上に形成する（なお、周辺回路領域のレジストパターンＲ１には開口部がない）。
【００４０】
続いて、図８に示すように、レジストパターンＲ１をマスクとしてハードマスクＭ１をパターニングした後、そのハードマスクＭ１をマスクとして浮遊ゲート電極材６’、トンネル絶縁膜５および半導体基板１をエッチングすることにより、半導体基板１のメモリセル領域にトレンチ（第１の素子分離溝）２を形成する。
【００４１】
この後、図９に示すように、ＣＶＤ法などの方法を用いることにより、トレンチ２の側壁および浮遊ゲート電極材６’の側壁が覆われるようにして側壁絶縁膜３をハードマスクＭ１上に形成する。そして、例えば塗布の方法を用いることにより、トレンチ２全体が埋め込まれるようにして側壁絶縁膜３上に素子分離絶縁膜４を形成する。この場合、素子分離絶縁膜４としては、塗布型酸化膜（ポリシラザン酸化膜）を用いている。側壁絶縁膜３および素子分離絶縁膜４から第１の素子分離絶縁膜を構成する。
【００４２】
次に、図１０に示すように、フォトリソグラフィ技術を用いることにより、周辺回路領域に開口部Ｋ１’が設けられたレジストパターンＲ１’を素子分離絶縁膜４上に形成する（なお、メモリセル領域のレジストパターンＲ１’には開口部がない）。
【００４３】
続いて、図１１に示すように、レジストパターンＲ１’をマスクとして素子分離絶縁膜４をパターニングした後、その素子分離絶縁膜４をマスクとしてハードマスクＭ１、浮遊ゲート電極材６’、トンネル絶縁膜５および半導体基板１をエッチングすることにより、半導体基板１の周辺回路領域にトレンチ（第２の素子分離溝）２’を形成する。
【００４４】
この後、図１２に示すように、ＣＶＤ法などの方法を用いることにより、トレンチ２’全体が埋め込まれるようにして素子分離絶縁膜４上に素子分離絶縁膜（第２の素子分離絶縁膜）４’を形成する。この場合、素子分離絶縁膜４’としては、ＣＶＤ酸化膜（例えばＮＳＧ（none-doped silicate glass）膜、ＴＥＯＳ（tetraethyl orthosilicate）膜やＨＴＯ膜（High Temperture Oxide）など）を用いている。更に、素子分離絶縁膜４’は、素子分離絶縁膜４に対してウェット処理のエッチングレートが異なる材料、例えばエッチングレートが小さい材料で構成されている。
【００４５】
続いて、図１３に示すように、ＣＭＰなどの方法を用いることにより、素子分離絶縁膜４、４’、ハードマスクＭ１および側壁絶縁膜３を平坦化し、浮遊ゲート電極材６’の表面を露出させる。
【００４６】
次に、図１４に示すように、ＲＩＥ法などの異方性エッチングを用いることにより、側壁絶縁膜３および素子分離絶縁膜４、４’の一部を除去し、浮遊ゲート電極材６’の側壁の一部を露出させる凹部１１を形成する。なお、凹部１１を形成する場合、側壁絶縁膜３および素子分離絶縁膜４、４’は、トンネル絶縁膜５より上に残存させることが好ましい。周辺回路領域の素子分離絶縁膜４’の上面は、浮遊ゲート電極材６’の上面とほぼ同じ、若しくは、やや低くなる。一方、メモリセル領域の素子分離絶縁膜４’の上面は、素子分離絶縁膜４’の上面よりも低くなる。これは、素子分離絶縁膜４、４‘の材質が異なることにより、両者にエッチンググレートの差が生じるためである。なお、周辺回路領域をレジストなどで覆って、メモリセル領域の素子分離絶縁膜４のみエッチングすることもできる。
【００４７】
次に、図１５に示すように、ＣＶＤ法などの方法を用いることにより、浮遊ゲート電極材６’の素子分離絶縁膜４、４’から露出した側面及び上面が覆われるようにして電極間絶縁膜７を形成する。そして、ＣＶＤ法などの方法を用いることにより、凹部１１が埋め込まれるようにして制御ゲート電極材８’を電極間絶縁膜７上に成膜する。
【００４８】
そして、ＣＶＤ法などの方法を用いることにより、キャップ絶縁膜１２およびハードマスクＭ２を制御ゲート電極材８’上に順次形成する。なお、キャップ絶縁膜１２およびハードマスクＭ２としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。そして、フォトリソグラフィ技術を用いることにより、開口部Ｋ３が設けられたレジストパターンＲ３をハードマスクＭ２上に形成する。
【００４９】
次に、図１６に示すように、レジストパターンＲ３をマスクとしてハードマスクＭ２をパターニングした後、そのハードマスクＭ２をマスクとしてキャップ絶縁膜１２、制御ゲート電極材８’、電極間絶縁膜７および浮遊ゲート電極材６’をエッチングすることにより、メモリセルごとに分離された浮遊ゲート電極６を形成するとともに、電極間絶縁膜７を介して浮遊ゲート電極６上に配置された制御ゲート電極８およびセレクトゲート電極１３をワード線方向ＤＷに形成する。ここで、セレクトゲート電極１３は、開口部Ｋ２’を介してその下の浮遊ゲート電極６と接続される。
【００５０】
続いて、図１７に示すように、ＣＶＤ法などの方法を用いることにより、電極間絶縁膜７の側面が覆われるように側壁バッファ膜２１および側壁保護膜２２をキャップ絶縁膜１２上に形成する。そして、ＲＩＥなどの異方性エッチングを用いることにより、側壁バッファ膜２１および側壁保護膜２２をエッチングし、素子分離絶縁膜４、４’の表面を露出させる。なお、側壁保護膜２２は、電極間絶縁膜７および素子分離絶縁膜４、４’に対してウェット処理のエッチングレートが異なる材料で構成することができる。すなわち、電極間絶縁膜７及び素子分離絶縁膜４、４’よりも側壁保護膜２２のエッチングレートの方が高い第２の薬液にて側壁保護膜２２をエッチングできるように、側壁保護膜２２を選択することができる。
【００５１】
例えば、素子分離絶縁膜４、４’がシリコン酸化膜にて構成され、電極間絶縁膜７の一部にシリコン酸化膜を用いている場合、側壁保護膜２２としてはシリコン窒化膜を用いることができる。また、第２の薬液としては、例えば、弗酸、熱燐酸を用いることができる。
【００５２】
また、側壁バッファ膜２１は、側壁保護膜２２よりも電極間絶縁膜７に対する応力差が小さくなるように選択することができる。例えば、側壁保護膜２２がシリコン窒化膜にて構成されている場合、側壁バッファ膜２１としてはシリコン酸化膜を用いることができる。
【００５３】
次に、図１８に示すように、ウェットエッチング（例えば希フッ酸）などの方法を用いることにより、素子分離絶縁膜４の一部を除去し、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１を形成する。なお、素子分離絶縁膜４の一部を除去する場合、空隙ＡＧ１の上端がトンネル絶縁膜５よりも高く、空隙ＡＧ１の下端がトンネル絶縁膜５より下に位置することが好ましい。
【００５４】
ここで、希フッ酸を用いたウエットエッチングにおいて、周辺回路領域の素子分離絶縁膜４’のエッチングレートは、素子分離絶縁膜４のエッチングレートよりも小さい材料を用いているので、素子分離絶縁膜４’のエッチング量はかなり少ない。例えば、大きくても１０ｎｍ程度の深さのリセスが形成される程度である。即ち、素子分離絶縁膜４’の上部のリセス量は、１０ｎｍ程度以下となっている。この場合、浮遊ゲート電極６の膜厚の例えば１／５程度以下（２０％程度以下）の深さのリセスが素子分離絶縁膜４’の上部に形成される構成となっている。即ち、素子分離絶縁膜４’の上部のリセス量は、浮遊ゲート電極６の膜厚の例えば１／５程度以下（２０％程度以下）となっている。
【００５５】
続いて、ウェットエッチングなどを用いることにより、電極間絶縁膜７の側壁の側壁保護膜２２を除去する。この時、例えば、側壁保護膜２２およびキャップ絶縁膜１２がシリコン窒化膜にて構成されている場合、キャップ絶縁膜１２も除去される。
【００５６】
次いで、図１９に示すように、プラズマＣＶＤ法などの方法を用いることにより、制御ゲート電極８間に架け渡されるように制御ゲート電極８上にカバー絶縁膜１０を形成し、ビット線方向ＤＢに隣接する浮遊ゲート電極６間に空隙ＡＧ２を形成する。なお、カバー絶縁膜１０としては、例えば、プラズマＴＥＯＳ膜やプラズマＳｉＨ４膜などのＣＶＤ酸化膜（シリコン酸化膜）を用いることができる。また、制御ゲート電極８上にカバー絶縁膜１０を形成する場合、空隙ＡＧ１、ＡＧ２がカバー絶縁膜１０にて埋め込まれないようにするために、カバレッジの悪い条件に設定することができる。なお、周辺回路領域の素子分離絶縁膜４’の上部のリセス量は、１０ｎｍ程度以下であることから、素子分離絶縁膜４’および制御ゲート電極８の上に形成されたカバー絶縁膜１０は、平坦性がかなり良い膜となる。
【００５７】
また、空隙ＡＧ１の素子分離絶縁膜４が除去される前に、側壁保護膜２２にてトンネル絶縁膜５および電極間絶縁膜７の側壁を覆うことにより、素子分離絶縁膜４と、トンネル絶縁膜５および電極間絶縁膜７との間でウェット処理のエッチング選択比が確保できない場合においても、トンネル絶縁膜５および電極間絶縁膜７を保護することができる。
【００５８】
次に、図２０に示すように、カバー絶縁膜１０の上に、例えばＣＶＤ法を用いることにより、シリコン窒化膜２５およびシリコン酸化膜２６を順に形成する。この後は、周知の技術を用いて配線等（図示しない）を形成する。
【００５９】
上記した構成の本実施形態によれば、メモリセル領域のトレンチ２に埋め込む素子分離絶縁膜４の膜質と、周辺回路領域のトレンチ２’に埋め込む素子分離絶縁膜４’の膜質とが異なるように、例えば、ウエット処理時の素子分離絶縁膜４’のエッチングレートが素子分離絶縁膜４のエッチングレートよりも小さくなる材料を用いている。その結果、メモリセル領域の素子分離絶縁膜４の一部を除去して空隙ＡＧ１を形成するときに、周辺回路領域の素子分離絶縁膜４’のリセス量を減らすことができる。これにより、周辺回路領域の素子分離絶縁膜４’の平坦性が向上することから、素子分離絶縁膜４、４’の材質に起因する電気的特性の劣化を防止することができる。また、空隙ＡＧ１を形成する工程において、周辺回路領域の素子分離絶縁膜４’をレジストなどで保護する必要がない。その結果、工程を簡略化することができる。
【００６０】
（第３実施形態）
図２１（ａ）は、第３実施形態に係るＮＡＮＤ型フラッシュメモリ装置のメモリセルの概略構成を示す斜視図の一例であり、図２１（ｂ）は、第３実施形態に係るＮＡＮＤ型フラッシュメモリ装置の周辺トランジスタの概略構成を示す断面図の一例である。なお、図２１（ｂ）は、図３のＦ−Ｆ線に沿った断面図に相当する。
【００６１】
この図２１（ａ）において、半導体基板１には、ビット線方向ＤＢにトレンチ２が形成され、半導体基板１に形成されるメモリセルの素子領域が分離されている。そして、トレンチ２の側壁には側壁絶縁膜３が形成されている。
【００６２】
また、半導体基板１上の素子領域には、トンネル絶縁膜５を介して浮遊ゲート電極６がメモリセルごとに形成されている。浮遊ゲート電極６上には、電極間絶縁膜７を介して制御ゲート電極８がワード線方向ＤＷに形成されている。制御ゲート電極８上にはカバー絶縁膜１０が形成されている。
【００６３】
ここで、ワード線方向ＤＷに隣接する浮遊ゲート電極６間には、トレンチ２の底の側壁絶縁膜３に達するように空隙ＡＧ１が形成されている。この空隙ＡＧ１は、制御ゲート電極８下に潜るようにして隣接するメモリセルに渡ってトレンチ２内に連続して形成することができる。
【００６４】
ここで、図２１（ａ）の例では、メモリセル領域の素子分離絶縁膜も単層となっている。すなわち、第１実施形態において、素子分離絶縁膜４が全て除去された状態になっていると言える。なお、側壁絶縁膜３と周辺回路領域の素子分離絶縁膜４’は同じ材質であってもよいし異なっていても良い。
【００６５】
また、カバー絶縁膜１０は、浮遊ゲート電極６間が完全に埋め込まれないようにして制御ゲート電極８間に掛け渡されることで、ビット線方向ＤＢに隣接する浮遊ゲート電極６間に空隙ＡＧ２が形成されている。
【００６６】
ここで、トレンチ２の底までに入り込むように空隙ＡＧ１を形成することにより、制御ゲート電極８と半導体基板１との間のフリンジ容量を低減することができる。このため、浮遊ゲート電極６と制御ゲート電極８とのカップリング比を向上させることができ、書き込み電圧を低下させることができる。
【００６７】
尚、トレンチ２の底までに入り込むように空隙ＡＧ１を形成するに際しては、トレンチ２内の素子分離絶縁膜を、トンネル絶縁膜５、電極間絶縁膜７およびトレンチ２’内の素子分離絶縁膜４’よりもウェット処理に対してエッチングレートが高い材料で構成することが好ましい。例えば、トンネル絶縁膜５、電極間絶縁膜７および素子分離絶縁膜４’がシリコン酸化膜である場合、トレンチ２内の素子分離絶縁膜４としてシリコン窒化膜を用いることができる。ここで、図１８の工程において、ホットリン酸を用いてウエットエッチングを行う。その結果、素子分離絶縁膜４を全て除去することができる。このように構成すると、トレンチ２内の埋め込み絶縁膜を全て除去した場合においても、トンネル絶縁膜５、電極間絶縁膜７および素子分離絶縁膜４’のエッチングダメージを抑制することができる。
【００６８】
また、第１実施形態と同様に、メモリセル領域の素子分離絶縁膜に空隙ＡＧ１を形成するとともに、周辺回路領域の素子分離絶縁膜４’には空隙が形成されていない。すなわち、素子分離絶縁膜４’の上面は前記電荷蓄積層の下面よりも上に位置している。例えば、素子分離絶縁膜４’の上面は前記電荷蓄積層の上面とほぼ同じ位置にある。これにより、周辺回路領域の素子分離絶縁膜４’の平坦性を向上させることができる。
【００６９】
（その他の実施形態）
以上説明した複数の実施形態に加えて以下のような構成を採用しても良い。
上記した各実施形態では、周辺回路領域のトレンチ２’内の素子分離絶縁膜４’として単層膜を用いたが、これに限られるものではなく、トレンチ２’内にライナー膜を形成することで素子分離絶縁膜４’として複数層の膜を用いることも好ましい。
【００７０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７１】
図面中、１は半導体基板、２、２’はトレンチ、３は側壁絶縁膜、４、４’は素子分離絶縁膜、５はトンネル絶縁膜、６は浮遊ゲート電極、６’は浮遊ゲート電極材、７は電極間絶縁膜、８は制御ゲート電極、８’は制御ゲート電極材、１０はカバー絶縁膜、１２はキャップ絶縁膜、２１は側壁バッファ膜、２２は側壁保護膜、２５はシリコン窒化膜、２６はシリコン酸化膜である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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