(57)【要約】【課題】消費電力の低減を実現することができる半導体装置の提供。【解決手段】第１の画像信号に含まれる第１の階調乃至第２の階調の画像情報を検出する第１の回路と、第１の階調乃至第２の階調の画像情報を、第１の階調よりも低い階調の画像情報及び第２の階調よりも高い階調の画像情報に変換することで、第１の画像信号から第２の画像信号を生成する第２の回路と、第２の画像信号を用いて第１の階調乃至第２の階調を表示する画素部と、画素部における第２の画像信号の書き換えの実行及び停止を制御するコントローラと、を有し、画素部は、トランジスタと、トランジスタを介して画素に入力された第２の画像信号に従って階調を表示する表示素子と、を複数の各画素に有する半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の画像信号に含まれる第１の階調乃至第２の階調の画像情報を検出する第１の回路と、
前記第１の階調乃至第２の階調の画像情報を、第１の階調よりも低い階調の画像情報及び前記第２の階調よりも高い階調の画像情報に変換することで、前記第１の画像信号から前記第２の画像信号を生成する第２の回路と、
前記第２の画像信号を用いて前記第１の階調乃至第２の階調を表示する画素部と、
前記画素部における前記第２の画像信号の書き換えの実行及び停止を制御するコントローラと、を有し、
前記画素部は、トランジスタと、前記トランジスタを介して前記画素に入力された前記第２の画像信号に従って階調を表示する表示素子と、を複数の各画素に有する半導体装置。
【請求項２】
請求項１において、
前記第１の階調乃至第２の階調の前記画像情報は、誤差拡散法を用いて変換される半導体装置。
【請求項３】
請求項１または請求項２において、
前記トランジスタは、酸化物半導体を含む半導体膜に、チャネル形成領域を有する半導体装置。
【請求項４】
請求項４において、前記酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、製造方法、プロセス、マシーン、マニュファクチャー、または、組成物（コンポジション  オブ  マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、それらの駆動方法、または、それらの製造方法に関する。本発明は、例えば、表示素子とトランジスタとを各画素に有する半導体装置に関する。
【背景技術】
【０００２】
結晶性を有するシリコンによって得られる高い移動度と、非晶質シリコンによって得られる均一な素子特性とを兼ね備えた新たな半導体として、酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。金属酸化物は様々な用途に用いられており、例えば、よく知られた金属酸化物である酸化インジウムは、液晶表示装置や発光装置などで透光性を有する画素電極に用いられている。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域に用いるトランジスタが、既に知られている（特許文献１及び特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、半導体装置の性能を評価する上で低消費電力であることは重要なポイントの一つである。特に、携帯電話などの携帯型の電子機器だと、用いられる半導体装置の消費電力の高さは、連続使用時間の短縮化というデメリットに繋がるため、低消費電力化を図ることが強く要求される。
【０００５】
また、半導体装置の一つである半導体表示装置には、低消費電力であることのみならず、表示する画質の高さも要求される。
【０００６】
上述したような技術的背景のもと、本発明の一態様は、消費電力の低減を実現することができる半導体装置の提案を、課題の一つとする。或いは、本発明の一態様は、高画質の表示が可能な半導体装置の提案を、課題の一つとする。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体装置では、画像信号の画素部への書き込みが停止した後も、画素部における画像の表示を維持するために、オフ電流が極めて小さい絶縁ゲート電界効果型トランジスタ（以下、単にトランジスタとする）を、画素に設ける。上記トランジスタを、画素が有する表示素子への電圧または電流の供給を制御するための素子として用いることで、表示素子への電圧の供給が維持される期間を長く確保することができる。よって、静止画のように、連続する幾つかのフレーム期間に渡って、画素部に同じ画像情報を有する画像信号が繰り返し書き込まれる場合などは、画像信号の画素部への書き込みを一時的に停止することで、駆動周波数を低くする、言い換えると一定期間内における画像信号の書き込み回数を少なくしても、画像の表示を維持することができる。
【０００８】
さらに、本発明の一態様に係る半導体装置では、フリッカが視認されやすい第１の階調乃至第２の階調の画像情報を含む画像信号に信号処理を施し、第１の階調乃至第２の階調の範囲以外の階調を用いて、擬似的に第１の階調乃至第２の階調に相当する階調の表示を行うものとする。
【０００９】
具体的に、本発明の一態様に係る半導体装置は、第１の画像信号に含まれる第１の階調乃至第２の階調の画像情報を検出する第１の回路と、上記第１の階調乃至第２の階調の画像情報を、第１の階調よりも低い階調の画像情報及び上記第２の階調よりも高い階調の画像情報に変換することで、上記第１の画像信号から上記第２の画像信号を生成する第２の回路と、上記第２の画像信号を用いて上記第１の階調乃至第２の階調を表示する画素部と、上記画素部における上記第２の画像信号の書き換えの実行及び停止を制御するコントローラと、を有し、上記画素部は、トランジスタと、上記トランジスタを介して上記画素に入力された上記第２の画像信号に従って階調を表示する表示素子とを、複数の各画素に有する。
【発明の効果】
【００１０】
本発明の一態様により、消費電力の低減を実現することができる半導体装置を提供することができる。或いは、本発明の一態様により、高画質の画像の表示が可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】半導体装置の構成を示す図。
【図２】パネルの構成を示す図。
【図３】液晶素子における電圧と透過率の関係を示す図。
【図４】発光素子における電圧と輝度の関係を示す図。
【図５】画像処理のアルゴリズムについて説明する図。
【図６】画像処理を行う前の画像と、画像処理を行った後の画像。
【図７】タイミングチャート。
【図８】半導体装置の構成を示す図。
【図９】半導体装置の構成を示す図。
【図１０】半導体装置の構成を示す図。
【図１１】トランジスタの作製方法を示す図。
【図１２】トランジスタの作製方法を示す図。
【図１３】トランジスタの断面図。
【図１４】トランジスタの断面図。
【図１５】パネルの断面図。
【図１６】パネルの上面図と断面図。
【図１７】電子機器の図。
【図１８】画素の構成を示す図。
【図１９】半導体装置の図。
【発明を実施するための形態】
【００１２】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１３】
なお、本発明の半導体装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）などのＭＥＭＳを用いた表示装置、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）など、半導体膜を用いた回路素子を駆動回路に有している半導体表示装置が含まれる。さらに、本発明の半導体装置には、半導体表示装置に位置入力装置としての機能が付加されたタッチパネルも含まれる。
【００１４】
〈半導体装置の構成例〉
次いで、本発明の一態様に係る半導体装置の構成例について説明する。
【００１５】
図１に、本発明の一態様に係る半導体装置の構成を、一例としてブロック図で示す。なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
【００１６】
図１に示す半導体装置１０は、画素１１を画素部１２に複数有するパネル１３と、コントローラ１４と、変換回路１５とを有する。そして、変換回路１５は、検出回路１６と、演算回路１７とを有する。
【００１７】
なお、コントローラ１４は、垂直同期信号、水平同期信号などの同期信号を用いて、パネル１３に含まれる各種回路の動作を制御するための駆動信号を生成する機能を有する。また、コントローラ１４は、パネル１３の駆動方法に合わせて、半導体装置１０に入力された画像信号１８に信号処理を施す機能を有する。
【００１８】
検出回路１６は、画像信号１８に含まれる、フリッカが視認されやすい第１の階調乃至第２の階調の画像情報の有無を検出する機能を有する。さらに、本発明の一態様では、検出回路１６が上記機能に加えて、第１の階調乃至第２の階調の範囲に含まれる画像情報の具体的な階調の値を検出する機能を有していても良い。或いは、本発明の一態様では、検出回路１６が上記機能に加えて、第１の階調と第２の階調のいずれに近い階調の画像情報を有するのかの情報を、得る機能を併せ持っていても良い。
【００１９】
なお、フリッカが視認されやすいとされる階調の範囲は、画素１１に含まれる表示素子によって異なる。図３に、画素電極と、共通電極と、画素電極及び共通電極から電界が印加されるノーマリーホワイトの液晶層とを有する液晶素子を例に挙げて、画素電極と共通電極の間の電圧Ｖｌｃと、透過率の関係を示す。図３に示すように、液晶素子の場合、斜線で示した中間階調においてフリッカが見えやすく、第１の階調乃至第２の階調は中間階調に相当する。
【００２０】
また、図４に、画素電極と、共通電極と、画素電極と共通電極の間に流れる電流が供給されるＥＬ層とを有するＯＬＥＤなどの発光素子を例に挙げて、画素電極と共通電極の間の電圧Ｖｅｌと、輝率の関係を示す。図４に示すように、発光素子の場合、斜線で示した低階調においてフリッカが見えやすく、第１の階調乃至第２の階調は低階調に相当する。
【００２１】
演算回路１７は、フリッカが見えやすいとされる第１の階調乃至第２の階調の画像情報を、第１の階調乃至第２の階調の範囲以外の階調の画像情報、具体的には第１の階調よりも低い階調の画像情報と、第２の階調よりも高い階調の画像情報とに変換する機能を有する。
【００２２】
例えば、図３に示した電圧Ｖｌｃと透過率の関係を有する液晶素子を半導体装置に用いる場合、第１の階調を表示するための電圧Ｖｌｃを電圧Ｖｌｃ１とし、第２の階調を表示するための電圧Ｖｌｃを電圧Ｖｌｃ２とする。電圧Ｖｌｃ１と電圧Ｖｌｃ２とは、正の値も負の値も取り得る。この場合、電圧Ｖｌｃの絶対値が電圧Ｖｌｃ１の絶対値よりも高い画素と、電圧Ｖｌｃの絶対値が電圧Ｖｌｃ２の絶対値よりも低い画素とにより、第１の階調乃至第２の階調に含まれる階調が表示されるような画像信号が、演算回路１７において生成されることとなる。
【００２３】
また、図４に示した電圧Ｖｅｌと輝度の関係を有する発光素子を半導体装置に用いる場合、第１の階調を表示するための電圧Ｖｅｌを電圧Ｖｅｌ１とし、第２の階調を表示するための電圧Ｖｅｌを電圧Ｖｅｌ２とする。この場合、電圧Ｖｅｌが電圧Ｖｅｌ１よりも低い画素と、電圧Ｖｅｌが電圧Ｖｅｌ２よりも高い画素とにより、第１の階調乃至第２の階調に含まれる階調が表示されるような画像信号が、演算回路１７において生成されることとなる。
【００２４】
なお、画像信号に含まれる第１の階調乃至第２の階調の画像情報は、全てが、第１の階調乃至第２の階調の範囲以外の階調の画像情報に変換される必要はない。例えば、複数の画素において第１の階調乃至第２の階調が表示されるような画像信号が半導体装置に入力された場合に、複数の画素のいずれか一つに対応する画像情報が、第１の階調乃至第２の階調の範囲以外の階調の画像情報に変換されるように、演算回路１７において画像信号に演算処理を施せばよい。例えば、第１の階調乃至第２の階調の範囲に含まれる階調を表示する画素１１の数が、画素部１２が有する全ての画素１１の２０％以下、より好ましくは１０％以下とするように画像情報の変換を行うことで、フリッカが視認されるのを防ぐことができる。
【００２５】
また、画像信号に第１の階調乃至第２の階調の画像情報が含まれていない場合、当該画像信号には演算処理を施す必要はない。
【００２６】
なお、演算回路１７において行われる演算処理に、第１の階調乃至第２の階調の範囲に含まれる画像情報の具体的な階調の値が必要である場合、当該値を検出する機能を検出回路１６に付加すれば良い。また、演算回路１７において行われる演算処理に、第１の階調と第２の階調のいずれに近い階調の画像情報を有するのかの情報が必要である場合、当該情報を得る機能を検出回路１６に付加すれば良い。
【００２７】
画像情報の変換には、例えば、ディザ法、誤差拡散法、濃度パターン法などの各種のアルゴリズムを用いることができる。
【００２８】
具体的に、誤差拡散法の一つであるＦｌｏｙｄ−Ｓｔｅｉｎｂｅｒｇ法を用いた、画像情報の変換の一例について説明する。図５（Ａ）に、隣接する６つの画素の配置と、画像情報の変換前において各画素にて表示される階調とを示す。図５（Ａ）では、ｉ−１列ｊ行に位置する画素Ａにて表示される階調をＤ（ｉ−１、ｊ）、ｉ列ｊ行に位置する画素Ｂにて表示される階調をＤ（ｉ、ｊ）、ｉ＋１列ｊ行に位置する画素Ｃにて表示される階調をＤ（ｉ＋１、ｊ）、ｉ−１列ｊ＋１行に位置する画素Ｄにて表示される階調をＤ（ｉ−１、ｊ＋１）、ｉ列ｊ＋１行に位置する画素Ｅにて表示される階調をＤ（ｉ、ｊ＋１）、ｉ＋１列ｊ＋１行に位置する画素Ｆにて表示される階調をＤ（ｉ＋１、ｊ＋１）とする。
【００２９】
そして、画素Ｂにおける階調Ｄ（ｉ、ｊ）が、フリッカが見えやすいとされる第１の階調乃至第２の階調に含まれており、なおかつ、階調Ｄ（ｉ、ｊ）が低階調側の第１の階調に近いと仮定する。この場合、図５（Ｂ）に示すように、画素Ｂにおける階調Ｄ（ｉ、ｊ）が、第１の階調より低い或いは第２の階調より高い、階調ａとなるように、画像情報の変換を行う。そして、画素Ｂにおいて階調を変換することで生じた階調の誤差は、Ｄ（ｉ、ｊ）−ａとなる。上記階調の誤差は、画素Ｂに隣接し、なおかつ画素Ｂの後に画像信号の書き込みが行われる、画素Ｃ乃至画素Ｆの階調に加算され、画素Ａには加算されない。
【００３０】
具体的に、画素Ｃは、上記階調の誤差の７／１６が元の階調に加算されるように、画像情報の変換が行われる。よって、図５（Ｂ）に示すように、画像情報の変換後において、画素Ｃにて表示される階調は、Ｄ（ｉ＋１、ｊ）＋７｛Ｄ（ｉ、ｊ）−ａ｝／１６となる。また、画素Ｄは、上記階調の誤差の３／１６が元の階調に加算されるように、画像情報の変換が行われる。よって、図５（Ｂ）に示すように、画像情報の変換後において、画素Ｄにて表示される階調は、Ｄ（ｉ−１、ｊ＋１）＋３｛Ｄ（ｉ、ｊ）−ａ｝／１６となる。また、画素Ｅは、上記階調の誤差の５／１６が元の階調に加算されるように、画像情報の変換が行われる。よって、図５（Ｂ）に示すように、画像情報の変換後において、画素Ｅにて表示される階調は、Ｄ（ｉ、ｊ＋１）＋５｛Ｄ（ｉ、ｊ）−ａ｝／１６となる。また、画素Ｆは、上記階調の誤差の１／１６が元の階調に加算されるように、画像情報の変換が行われる。よって、図５（Ｂ）に示すように、画像情報の変換後において、画素Ｆにて表示される階調は、Ｄ（ｉ＋１、ｊ＋１）＋｛Ｄ（ｉ、ｊ）−ａ｝／１６となる。
【００３１】
なお、画像情報の変換後において、画素Ｃ乃至画素Ｆにて表示される階調が、第１の階調乃至第２の階調に含まれてしまう場合、当該画素にて画素Ｂの場合と同様の画像情報の変換を行えば良い。そして、その画像情報の変換によって生じた階調の誤差を、当該画素に隣接し、なおかつ当該画素の後に画像信号の書き込みが行われる近隣の画素の階調に加算すればよい。
【００３２】
また、画像情報の変換後において、画素Ｃ乃至画素Ｆにて表示される階調が、画素部１２にて表示が可能な最も低い階調０よりも低くなってしまう場合、当該画素において階調０を表示し、表示できなかった階調の誤差を、当該画素に隣接し、なおかつ当該画素の後に画像信号の書き込みが行われる近隣の画素の階調に加算すればよい。逆に、画像情報の変換後において、画素Ｃ乃至画素Ｆにて表示される階調が、画素部１２にて表示が可能な最も高い階調よりも低くなってしまう場合、当該画素において最も高い階調を表示し、表示できなかった階調の誤差を、当該画素に隣接し、なおかつ当該画素の後に画像信号の書き込みが行われる近隣の画素の階調に加算すればよい。
【００３３】
なお、一行に含まれる複数の画素に、同時に画像信号を書き込む線順次駆動の場合、パネル１３にて画素部１２への画像信号の書き込みを制御する駆動回路に画像信号が入力される順番を用いて、階調の誤差を加算させる画素を選択すればよい。
【００３４】
本発明の一態様では、上記構成により、画素Ｂにて階調Ｄ（ｉ、ｊ）ではなく階調ａを表示したとしても、画素Ｂに隣接する画素Ｃ乃至画素Ｆにて階調の誤差を補填することができるので、画素Ｂにて表示すべき階調Ｄ（ｉ、ｊ）を画素Ｂと、画素Ｃ乃至画素Ｆを含む画素Ｂの近隣の画素とで、擬似的に表示することができる。そして、第１の階調乃至第２の階調を表示する画素の数を減らすことができるので、見た目の階調数の変化を小さく抑えつつ、フリッカの発生を抑えることができる。
【００３５】
そして、本発明の一態様では、階調ａを、画素部１２にて表示が可能な最も低い階調０よりも高く、第１の階調よりも低い値に設定する、或いは、画素部１２にて表示が可能な最も高い階調よりも低く、第２の階調よりも高い値に設定することで、最も低い階調０と最も高い階調とを用いて擬似的に第１の階調乃至第２の階調を表示する場合に比べて、見た目の階調数の変化をより小さく抑えることができる。
【００３６】
図６（Ａ）に、階調０乃至階調２５５で構成される、総階調数が２５６である画像を示し、図６（Ｂ）に、上述したＦｌｏｙｄ−Ｓｔｅｉｎｂｅｒｇ法を用いて、図６（Ａ）に示した画像に画像情報の変換を施した後の画像を示す。なお、画像情報の変換は、９２階調乃至１９１階調においてフリッカが見えやすい液晶素子を用いた半導体装置で行われるものと仮定した。そして、画像信号に、９２階調乃至１９１階調に含まれる階調の画像情報が含まれており、なおかつ、当該階調が９２階調に近い場合、当該階調を９１階調に変換した。そして、元の階調と９１階調の差を、図５にて示した方法に従い、近隣の画素の階調に加算した。また、画像信号に、９２階調乃至１９１階調に含まれる階調の画像情報が含まれており、なおかつ、当該階調が１９１階調に近い場合、当該階調を１９２階調に変換した。そして、元の階調と１９２階調の差を、図５にて示した方法に従い、近隣の画素の階調に加算した。
【００３７】
図６（Ａ）と図６（Ｂ）を比較すると、見た目の階調数の変化が小さく抑えられていることが分かる。そして、図６（Ａ）よりも図６（Ｂ）の方が、フリッカが抑えられることを加味すると、図６（Ａ）よりも図６（Ｂ）の方が、表示される画質が高いと考えられる。
【００３８】
なお、図６では、９２階調乃至１９１階調をフリッカとして認識されやすい階調の範囲として画像処理を行った場合を例示しているが、フリッカとして認識されやすい階調の範囲は、実施者が適宜設定することができる。また、ＯＬＥＤなどの発光素子を表示素子として用いる場合、例えば、１０階調乃至６０階調をフリッカとして認識されやすい階調の範囲として画像処理を行うことができるが、液晶素子を表示素子として用いる場合と同様に、フリッカとして認識されやすい階調の範囲は、実施者が適宜設定することができる。
【００３９】
〈パネルの構成例〉
本実施の形態では、図１に示した半導体装置１０が有する、パネル１３の構成例について説明する。
【００４０】
図２（Ａ）に示すパネル１３には、画素部１２に、複数の画素１１と、画素１１を行毎に選択するための、配線ＧＬ１乃至配線ＧＬｍ（ｍは自然数）で示される配線ＧＬと、選択された画素１１に画像信号を供給するための、配線ＳＬ１乃至配線ＳＬｎ（ｎは自然数）で示される配線ＳＬとが、設けられている。配線ＧＬへの信号の入力は、駆動回路２０により制御されている。配線ＳＬへの画像信号の入力は、駆動回路２１により制御されている。複数の画素１１は、配線ＧＬの少なくとも一つと、配線ＳＬの少なくとも一つとに、それぞれ接続されている。
【００４１】
なお、画素部１２に設けられる配線の種類及びその数は、画素１１の構成、数及び配置によって決めることができる。具体的に、図２（Ａ）に示す画素部１２の場合、ｎ列×ｍ行の画素１１がマトリクス状に配置されており、配線ＳＬ１乃至配線ＳＬｎ、配線ＧＬ１乃至配線ＧＬｍが、画素部１２内に配置されている場合を例示している。
【００４２】
なお、図２（Ａ）では、駆動回路２０及び駆動回路２１が、画素部１２とともに一の基板上に形成されている場合を例示しているが、駆動回路２０及び駆動回路２１は、画素部１２と異なる基板上に形成されていても良い。
【００４３】
また、図２（Ｂ）に、画素１１の構成を一例として示す。各画素１１は、液晶素子２２と、当該液晶素子２２への画像信号の供給を制御するトランジスタ２３と、液晶素子２２の画素電極と共通電極間の電圧を保持するための容量素子２４とを有する。液晶素子２２は、画素電極と、共通電極と、画素電極と共通電極の間の電圧が印加される液晶材料を含んだ液晶層と、を有している。
【００４４】
トランジスタ２３は、液晶素子２２の画素電極に、配線ＳＬの電位を与えるか否かを制御する。液晶素子２２の共通電極には、所定の電位が与えられている。
【００４５】
以下、トランジスタ２３と液晶素子２２の具体的な接続構成について説明する。なお、トランジスタが有するソースとドレインは、トランジスタの導電型及び各電極に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる電極がソースと呼ばれ、高い電位が与えられる電極がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる電極がドレインと呼ばれ、高い電位が与えられる電極がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
【００４６】
また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
【００４７】
また、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。
【００４８】
また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００４９】
図２（Ｂ）では、トランジスタ２３のゲートが、配線ＧＬ１から配線ＧＬｍのいずれか１つに接続されている。トランジスタ２３のソース及びドレインの一方は、配線ＳＬ１から配線ＳＬｎのいずれか１つに接続され、トランジスタ２３のソース及びドレインの他方は、液晶素子２２の画素電極に接続されている。
【００５０】
液晶素子２２では、画素電極と共通電極の間に与えられる電圧の値に従って、液晶層に含まれる液晶分子の配向が変化し、透過率が変化する。よって、液晶素子２２は、画素電極に与えられる画像信号の電位によって、その透過率が制御されることで、階調を表示することができる。そして、画素部１２が有する複数の画素１１のそれぞれにおいて、液晶素子２２の階調が画像情報を有する画像信号に従って調整されることで、画素部１２に画像が表示される。
【００５１】
図２（Ｂ）では、画素１１において、画像信号の画素１１への入力を制御するスイッチとして、一のトランジスタ２３を用いる場合を例示している。しかし、一のスイッチとして機能する、複数のトランジスタを、画素１１に用いていても良い。
【００５２】
本発明の一態様では、オフ電流が著しく小さいトランジスタ２３を、画像信号の画素１１への入力を制御するスイッチとして用いるのが好ましい。トランジスタ２３のオフ電流が小さいと、トランジスタ２３を介して電荷がリークするのを防ぐことができる。よって、液晶素子２２及び容量素子２４に与えられた画像信号の電位をより確実に保持することができるので、１フレーム期間内において電荷のリークにより液晶素子２２の透過率が変化するのを防ぎ、それにより、表示する画像の質を向上させることができる。また、トランジスタ２３のオフ電流が小さい場合、トランジスタ２３を介して電荷がリークするのを防ぐことができるため、容量素子２４の面積を小さく抑えることができる。よって、パネル１３の透過率を高め、それにより、バックライトやフロントライトなどの光供給部から供給される光の、パネル１３の内部における損失を低減し、半導体装置の消費電力を低減させることができる。或いは、静止画を表示する期間において、駆動回路２０及び駆動回路２１への電源電位または信号の供給を停止しても良い。上記構成により、画素部１２への画像信号の書き込み回数を少なくし、半導体装置の消費電力を低減させることができる。
【００５３】
例えば、酸化物半導体を半導体膜に含むトランジスタはオフ電流が著しく小さいため、当該をトランジスタ２３として用いるのが適している。
【００５４】
次いで、図２（Ｂ）に、画素１１の別の一例を示す。画素１１は、画素１１への画像信号の入力を制御するトランジスタ２５と、発光素子２８と、画像信号に従って発光素子２８に供給する電流値を制御するトランジスタ２６と、画像信号の電位を保持するための容量素子２７と、を有する。
【００５５】
発光素子２８は、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）やＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）などの、電流または電圧によって輝度が制御される素子をその範疇に含んでいる。例えば、ＯＬＥＤは、ＥＬ層と、アノードと、カソードとを少なくとも有している。ＥＬ層はアノードとカソードの間に設けられた単層または複数の層で構成されており、これらの層の中に、発光性の物質を含む発光層を少なくとも含んでいる。
【００５６】
なお、ＥＬ層は、カソードとアノード間の電位差が、発光素子２８の閾値電圧以上になったときに供給される電流により、エレクトロルミネッセンスが得られる。エレクトロルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。
【００５７】
発光素子２８のアノードとカソードのいずれか一方は、画素１１に入力される画像信号に従ってその電位が制御される。アノードとカソードのうち、画像信号に従ってその電位が制御される電極を画素電極とし、もう一方の電極を共通電極とする。発光素子２８の共通電極には、所定の電位が与えられており、発光素子２８の輝度は、画素電極と共通電極間の電位差によって定まる。よって、発光素子２８は、画像信号の電位に従ってその輝度が制御されることで、階調を表示することができる。そして、画素部が有する複数の画素１１のそれぞれにおいて、発光素子２８の階調が画像情報を有する画像信号に従って調整されることで、画素部１２に画像が表示される。
【００５８】
次いで、画素１１が有する、トランジスタ２５、トランジスタ２６、容量素子２７、発光素子２８の接続構成について説明する。
【００５９】
トランジスタ２５は、ソースまたはドレインの一方が配線ＳＬに接続され、ソースまたはドレインの他方がトランジスタ２６のゲートに接続されている。トランジスタ２５のゲートは、配線ＧＬに接続されている。トランジスタ２６は、ソースまたはドレインの一方が電源線ＶＬに接続され、ソースまたはドレインの他方が発光素子２８に接続されている。具体的に、トランジスタ２６のソースまたはドレインの他方は、発光素子２８のアノードとカソードのいずれか一方に接続されている。発光素子２８のアノードとカソードのいずれか他方には、所定の電位が与えられる。
【００６０】
〈画素部の動作例〉
次いで、図２（Ａ）に示すパネル１３が、図２（Ｂ）に示す画素１１を有する場合を例に挙げて、画素部１２の動作の一例について説明する。
【００６１】
図７に、第１フレーム期間（Ｆ１）乃至第ｔフレーム期間（Ｆｔ）における（ｔは６以上の自然数）、垂直同期信号（ＶＳＹＮＣ）の電位の変化を例示する。また、配線ＧＬ１及び配線ＳＬ１に電気的に接続された画素を画素（１、１）とし、画素（１、１）に書き込まれる画像信号が有する画像情報を、図７に例示する。垂直同期信号は、最も短いフレーム期間の長さを定めることができる。
【００６２】
まず、第１フレーム期間乃至第ｔ−３フレーム期間における、画素部１２の動作について説明する。
【００６３】
垂直同期信号のパルスに従って、第１フレーム期間が開始されると、配線ＧＬ１にパルスを有する信号が入力されることで、配線ＧＬ１が選択される。選択された配線ＧＬ１に接続された複数の各画素１１において、トランジスタ２３が導通状態になる。そして、トランジスタ２３が導通状態である期間（１ライン期間）に、配線ＳＬ１から配線ＳＬｘに画像信号の電位が与えられる。そして、配線ＳＬ１から配線ＳＬｘに与えられた画像信号の電位に従い、導通状態のトランジスタ２３を介して、容量素子２４に電荷が蓄積される。また、上記画像信号の電位は、導通状態のトランジスタ２３を介して、液晶素子２２の画素電極に与えられる。
【００６４】
図７に示すタイミングチャートでは、第１フレーム期間において、画素（１、１）に画像情報ＤａｔａＡを有する画像信号が書き込まれる例を示している。
【００６５】
液晶素子２２では、画素電極と共通電極の間に与えられる電圧の値に従って、液晶分子の配向が変化し、透過率が変化する。よって、液晶素子２２は、画像信号の電位によってその透過率が制御されることで、階調を表示することができる。
【００６６】
配線ＳＬ１から配線ＳＬｘへの画像信号の入力が終了すると、配線ＧＬ１の選択は終了する。配線ＧＬ１の選択が終了すると、該配線ＧＬ１を有する画素１１において、トランジスタ２３が非導通状態になる。すると、液晶素子２２は、画素電極と共通電極の間に与えられた電圧を保持することで、階調の表示を維持する。
【００６７】
同様に、配線ＧＬ２から配線ＧＬｙが順に選択され、配線ＧＬ１が選択されていた期間と同様の動作が、配線ＧＬ２から配線ＧＬｙの各配線に接続された画素１１において順次繰り返される。上記動作により、画素部１２において、一の画像が表示される。そして、上記画像の表示は、第１フレーム期間が終了するまで維持される。
【００６８】
なお、配線ＧＬの選択は、上述したように配線ＧＬ１から配線ＧＬｙまで順に行うプログレッシブ方式を用いていてもよいし、インターレース方式などのプログレッシブ方式以外の方式を用いていても良い。
【００６９】
次いで、次に出現する垂直同期信号のパルスに従って、第１フレーム期間が終了し、第２フレーム期間が開始される。第２フレーム期間乃至第ｔ−３フレーム期間においても、第１フレーム期間と同様に、画素部１２への画像信号の書き込みが行われる。ただし、第２フレーム期間乃至第ｔ−３フレーム期間において画素部１２に書き込まれる画像信号と、必ずしも第１フレーム期間において画素部１２に書き込まれる画像信号とは、有する画像情報が同じでなくとも良い。
【００７０】
次いで、第ｔ−２フレーム期間乃至第ｔフレーム期間における画素部１２の動作について説明する。
【００７１】
垂直同期信号のパルスに従って、第ｔ−２フレーム期間が開始されると、第１フレーム期間と同様に、画素部１２への画像信号の書き込みが行われる。図７に示すタイミングチャートでは、第ｔ−２フレーム期間において、画素（１、１）に画像情報ＤａｔａＢを有する画像信号が書き込まれる例を示している。そして、画素部１２への画像信号の書き込みにより、画素部１２において一の画像が表示され、上記画像の表示は第ｔ−２フレーム期間が終了するまで維持される。
【００７２】
なお、本発明の一態様では、任意の一フレーム期間において、画素部１２が有する全ての画素１１への、画像信号の書き込みが終了した後、次のフレーム期間が開始されるまでの間に、駆動回路２０及び駆動回路２１を停止状態にすることができる。駆動回路２０及び駆動回路２１の動作の停止は、クロック信号またはスタートパルス信号などの駆動回路２０及び駆動回路２１の動作を制御する各種制御信号の、駆動回路２０及び駆動回路２１への供給を停止することで行うことができる。
【００７３】
なお、駆動回路２０または駆動回路２１への制御信号の供給の停止は、当該制御信号を駆動回路２０または駆動回路２１に供給するための配線に、駆動回路２０または駆動回路２１の動作が停止するような高さの電位を与えること、或いは、上記配線を電気的に浮遊状態にすることで、実行することができる。
【００７４】
駆動回路２０が停止状態になると、駆動回路２０による配線ＧＬの選択が停止される。また、駆動回路２１が停止状態になると、駆動回路２１による配線ＳＬへの画像信号の書き込みが停止される。上記動作により、画素部１２では画像の表示が維持される。
【００７５】
具体的に、図７では、第ｔ−２フレーム期間において、画素部１２への画像信号の書き込みが終了した後、駆動回路２０及び駆動回路２１を停止状態にし、画素部１２における画像の表示を維持している場合を例示している。上記動作により、第１フレーム期間乃至第ｔ−３フレーム期間のそれぞれに比べて、第ｔ−２フレーム期間を長くすることができる。具体的に、図７では、垂直同期信号のパルスが出現する周期と、第１フレーム期間乃至第ｔ−３フレーム期間のそれぞれとは、長さが概略一致しているが、第ｔ−２フレーム期間は上記周期よりも長くなっている。
【００７６】
なお、画素１１が階調の表示を維持できる期間には限りがある。また、表示素子として液晶素子２２を用いる場合は、液晶素子２２に同じ方向の電界が印加され続けると液晶層が劣化するため、所定の期間内に液晶素子２２に印加する電界の向きを逆方向に変更してやる必要がある。よって、画素１１が階調の表示を維持できる期間や、液晶層の劣化が生じにくい期間などを考慮し、画像信号の書き換えの命令がない間における、フレーム期間が取り得る最大の長さをあらかじめ定めておく。すなわち、静止画の表示を行う期間が、フレーム期間の取り得る最大の長さよりも長い場合は、画像の書き換えの命令がなくても、自動的に当該フレーム期間を終了させる。そして、次のフレーム期間において同じ画像信号を画素部１２に再度書き込み、画素部１２において、前のフレーム期間において表示されていた画像を、再度表示するようにする。
【００７７】
また、入力装置などからの画像信号の書き換えの命令に従って、フレーム期間を強制的に終了させても良い。
【００７８】
図７では、垂直同期信号のパルスに従って、第ｔ−２フレーム期間の次に開始される第ｔ−１フレーム期間と、第ｔ−１フレーム期間の次に開始される第ｔフレーム期間においても、第ｔ−２フレーム期間と同様に、画素（１、１）に画像情報ＤａｔａＢを有する画像信号が書き込まれる例を示している。
【００７９】
本発明の一態様では、間欠的に駆動回路２０及び駆動回路２１を動作状態とすることで、画素部１２における画像の表示を維持しつつ、画像信号の画素部１２への書き込み回数を大幅に削減することができる。例えば、高純度化された酸化物半導体をチャネル形成領域に含むトランジスタを、図２（Ｂ）に示す画素１１のトランジスタ２３に用いる場合、或いは、図２（Ｃ）に示す画素１１のトランジスタ２５に用いる場合、フレーム期間の長さを１０秒以上、好ましくは３０秒以上、さらに好ましくは１分以上にすることができる。よって、駆動回路２０及び駆動回路２１の駆動周波数を大幅に低減することができ、半導体装置の消費電力を低減することができる。
【００８０】
なお、トランジスタ２３やトランジスタ２５を介してリークする電荷の量が少なくても、画像信号の書き込みが終了した後に、表示素子に印加される電圧が変化することがある。
【００８１】
例えば、図２（Ａ）に示す画素１１の場合、液晶素子２２に印加される電圧を変化させる一因として、液晶素子２２に流れるリーク電流が挙げられる。液晶素子２２に電圧が印加されているとき、画素電極と共通電極の間に液晶層を介して僅かにリーク電流が流れるため、時間の経過に伴い、液晶素子２２に印加される電圧の絶対値が小さくなるのである。よって、本発明の一態様のように、画像信号の書き込みの間隔が長い駆動方法の場合、フレーム周波数が６０Ｈｚ程度の通常の駆動方法に比べて、階調の変化が大きくなりやすい。特に、液晶素子２２を表示素子として用いる画素１１の場合、図３に示す電圧Ｖｌｃと透過率の関係からも分かるように、中間階調における、液晶素子２２に印加される電圧の変化量に対する透過率の変化量が、他の階調に比べて大きい。よって、本発明の一態様のような画像信号の書き込みの間隔が長い駆動方法を用いると、中間階調の表示を行う際に、特にフリッカが視認されやすいと言える。
【００８２】
また、図２（Ｂ）に示す画素１１の場合、発光素子２８に印加される電圧を変化させる一因として、トランジスタ２６のゲート電極とソース電極またはドレイン電極との間に流れるリーク電流が挙げられる。上記リーク電流により、トランジスタ２６のゲート電圧が変化すると、トランジスタ２６のソース電極とドレイン電極間の電圧も変化するため、時間の経過に伴い、発光素子２８に印加される電圧の絶対値が小さくなるのである。よって、本発明の一態様のように、画像信号の書き込みの間隔が長い駆動方法の場合、フレーム周波数が６０Ｈｚ程度の通常の駆動方法に比べて、階調の変化が大きくなりやすい。特に、発光素子２８を表示素子として用いる画素１１の場合、低階調の表示を行う際に階調の変化がフリッカとして人間の目に視認されやすいことが、経験的に知られている。
【００８３】
しかし、本発明の一態様では、上述したように、フリッカが視認されやすい第１の階調乃至第２の階調の画像情報を含む画像信号に信号処理を施し、第１の階調乃至第２の階調の範囲以外の階調を用いて、擬似的に第１の階調乃至第２の階調に相当する階調の表示を行うことで、フリッカが視認されるのを防ぐことができる。
【００８４】
また、同一の画像を複数回書き換えて静止画を表示する場合、画像の切り替わりが視認できると、人間は目に疲労を感じる。しかし、本発明の一態様では、画像信号の書き換えの頻度を低減し、なおかつフリッカが視認されるのを防ぐことができるので、目の疲労が軽減される、目に優しい半導体装置を実現することができる。
【００８５】
なお、本発明の一態様では、駆動回路２１から配線ＳＬ１乃至配線ＳＬｘに、画像信号を順に入力する点順次駆動を用いていても良いし、駆動回路２１から配線ＳＬ１乃至配線ＳＬｘに一斉に画像信号を入力する線順次駆動を用いていても良い。或いは、本発明の一態様に係る半導体装置は、複数の配線ＳＬごとに順に、画像信号を入力する駆動方法を用いていても良い。
【００８６】
また、液晶は、電圧が印加されてからその透過率が収束するまでの応答時間が、一般的に十数ｍｓｅｃ程度である。よって、液晶の応答の遅さが動画のぼやけとして視認されやすい。そこで、本発明の一態様では、液晶素子２２に印加する電圧を一時的に大きくして液晶の配向を速く変化させるオーバードライブ駆動を用いるようにしても良い。オーバードライブ駆動を用いることで、液晶の応答速度を上げ、動画のぼやけを防ぎ、動画の画質を改善することができる。
【００８７】
また、トランジスタ２３が非導通状態になった後においても、液晶素子２２の透過率が収束せずに変化し続けると、液晶の比誘電率が変化するため、液晶素子２２の保持する電圧が変化しやすい。特に、液晶素子２２に接続される容量素子２４の容量値が小さい場合、上述した液晶素子２２の保持する電圧の変化は顕著に起こりやすい。しかし、上記オーバードライブ駆動を用いることで、応答時間を短くすることができるので、トランジスタ２３が非導通状態になった後における液晶素子２２の透過率の変化を小さくすることができる。したがって、液晶素子２２に並列で接続される容量素子２４の容量値が小さい場合でも、トランジスタ２３が非導通状態になった後に、液晶素子２２の保持する電圧が変化するのを防ぐことができる。
【００８８】
〈半導体装置の構成例２〉
次いで、図１に示した半導体装置１０の、より具体的な構成例について説明する。図８に示す半導体装置１０は、図１に示した半導体装置１０に加えて、記憶装置３１及び比較回路３２を、さらに有している。図８では、記憶装置３１、比較回路３２、コントローラ１４、及び変換回路１５を含めた回路群を、画像処理回路３０として示している。
【００８９】
記憶装置３１には、半導体装置１０に入力された複数フレーム期間に対応する画像信号１８が記憶される。比較回路３２では、記憶装置３１に記憶されている、先のフレーム期間に対応する画像信号１８と、後のフレーム期間に対応する画像信号１８とを比較し、画像情報の一致と不一致を情報として含む信号を生成する機能を有する。そして、上記信号は、コントローラ１４及び変換回路１５に送られる。
【００９０】
画像情報が一致していた場合、コントローラ１４は、上記信号の入力に従って、駆動回路２０及び駆動回路２１の動作を制御する制御信号と、画像信号との、パネル１３への供給を停止する。また、変換回路１５は、上記信号の入力に従って、画像信号が有する画像情報の変換を停止する。画像情報が一致していなかった場合、コントローラ１４は、上記信号の入力に従って、駆動回路２０及び駆動回路２１の動作を制御する制御信号と、画像信号との、パネル１３への供給を行う。また、変換回路１５は、上記信号の入力に従って、画像信号が有する画像情報の変換を行う。
【００９１】
なお、画素部１２への画像信号の書き込みは、先のフレーム期間に対応する画像信号１８と、後のフレーム期間に対応する画像信号１８との、画像情報の比較の結果が出てから、行うようにしても良い。具体的には、先のフレーム期間と後のフレーム期間とで、対応する画像情報の比較を行った結果、画像情報が一致していたら、先のフレーム期間に対応する画像信号の画素部１２への書き込みを開始する。そして、画素部１２における当該画像信号の書き込みが終了したら、駆動回路２０及び駆動回路２１の動作を停止する。また、先のフレーム期間と後のフレーム期間とで、対応する画像情報の比較を行った結果、画像情報が一致していなかったら、先のフレーム期間に対応する画像信号の画素部１２への書き込みを開始する。そして、画素部１２における当該画像信号の書き込みが終了したら、次に出現する垂直同期信号のパルスに従って、後のフレーム期間に対応する画像信号の画素部１２への書き込みを行う。
【００９２】
また、図８では、複数フレーム期間に対応する画像信号１８を、一の記憶装置３１において記憶させる場合を例示しているが、複数フレーム期間に対応する画像信号１８を、複数の記憶装置３１において記憶させるようにしても良い。
【００９３】
記憶装置３１には、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の記憶回路を用いることができる。或いは、記憶装置３１に、ＶＲＡＭ（Ｖｉｄｅｏ  ＲＡＭ）を用いても良い。
【００９４】
また、図１及び図８では、コントローラ１４において画像信号に信号処理を施した後に、変換回路１５において画像信号が有する画像情報の変換を行う構成を例示している。しかし、変換回路１５において画像信号が有する画像情報の変換を行った後に、コントローラ１４において画像信号に信号処理を施すようにしても良い。
【００９５】
図９に示す半導体装置１０は、変換回路１５において画像信号が有する画像情報の変換を行った後に、コントローラ１４において画像信号に信号処理を施す点において、図８に示した半導体装置１０と異なる。
【００９６】
また、図８または図９に示した半導体装置１０は、入力装置を有していても良い。図１０（Ａ）に、入力装置３３を有する半導体装置１０の構成を例示する。図１０（Ａ）に示す半導体装置１０は、画素部１２を有するパネル１３と、画像処理回路３０と、入力装置３３と、インターフェース（ＩＦ）３４とを有している。
【００９７】
入力装置３３は、画像処理回路３０が有するコントローラ１４及び変換回路１５に、情報や命令を与える機能を有する。例えば、入力装置３３から、パネル１３を動作状態から停止状態に移行させるための命令、或いは、画素部１２を停止状態から動作状態に移行させるための命令を、コントローラ１４及び変換回路１５に与えることができる。入力装置３３として、キーボード、マウス、タッチパネルなどを用いることができる。
【００９８】
ＩＦ３４は、入力装置３３と画像処理回路３０の間における信号の経路として機能する。具体的に、ＩＦ３４は、入力装置３３から入力された信号のフォーマットを変換する機能、ノイズを除去する機能などを有する。
【００９９】
また、図８または図９に示した半導体装置１０は、画像信号の書き換えのタイミングを制御する機能を有していても良い。図１０（Ａ）に示す半導体装置１０は、画素部１２を有するパネル１３と、画像処理回路３０と、カウンタ３５と、信号生成回路３６とを有している。カウンタ３５は、時間を計測する機能を有している。信号生成回路３６は、カウンタ３５において計測された時間の情報を含む信号を、生成する機能を有する。画像処理回路３０が有するコントローラ１４は、上記信号に従って、画素部１２において画像信号の書き換えが行われるように、パネル１３の動作を制御する。
【０１００】
〈作製方法〉
次いで、本発明の一態様に係る半導体装置一つである、液晶表示装置の作製方法について、一例を挙げて説明する。
【０１０１】
図１１（Ａ）に示すように、基板５０上に導電膜を形成した後、上記導電膜をエッチング等により形状を加工（パターニング）することで、導電膜５１を形成する。
【０１０２】
基板５０としては、後の作製工程において耐えうる程度の耐熱性を有する基板が望ましく、例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等が用いられる。
【０１０３】
導電膜５１としては、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル及びタングステンを一種以上含む導電性材料でなる膜を１層または２層以上積層させて用いるとよい。例えば、導電膜５１として、窒化タングステン膜上に銅膜を積層した導電膜や、単層のタングステン膜を用いることができる。
【０１０４】
次いで、導電膜５１を覆うように、絶縁膜５３を形成した後、絶縁膜５３上において導電膜５１と重なる位置に、半導体膜５４を形成する（図１１（Ｂ）参照）。
【０１０５】
絶縁膜５３としては、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上含む絶縁膜を、単層で、または積層させて用いればよい。
【０１０６】
例えば、２層構造の絶縁膜５３とする場合、１層目を窒化珪素膜とし、２層目を酸化珪素膜とした多層膜とすればよい。２層目の酸化珪素膜は酸化窒化珪素膜にすることができる。また、１層目の窒化珪素膜を窒化酸化珪素膜とすることができる。
【０１０７】
酸化珪素膜は、欠陥密度の小さい酸化珪素膜を用いると好ましい。具体的には、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ  Ｓｐｉｎ  Ｒｅｓｏｎａｎｃｅ）にてｇ値が２．００１の信号に由来するスピンのスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化珪素膜を用いる。酸化珪素膜は、過剰に酸素を有する酸化珪素膜を用いると好ましい。窒化珪素膜は水素及びアンモニアの放出量が少ない窒化珪素膜を用いる。水素、アンモニアの放出量は、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて測定すればよい。
【０１０８】
半導体膜５４として、酸化物半導体を用いることができる。半導体膜５４として用いる酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い、酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないようにすることが好ましい。
【０１０９】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって減少してしまった酸素を酸化物半導体に加える、または酸素を供給し酸化物半導体膜の酸素欠損を補填することが好ましい。
【０１１０】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化またはｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。
【０１１１】
次いで、半導体膜５４及び絶縁膜５３上に導電膜を形成した後、当該導電膜の形状をエッチング等により加工することにより、半導体膜５４に接する導電膜５５及び導電膜５６を形成する（図１１（Ｃ）参照）。導電膜５５及び導電膜５６は、導電膜５１と同じ導電性材料を用いることができる。
【０１１２】
次いで、基板５０を覆うように、酸化物膜または絶縁膜を形成する。図１１（Ｄ）では、酸化物膜５７、絶縁膜５８及び絶縁膜５９を順に積層するように形成する場合を例示する。
【０１１３】
酸化物膜５７には、金属酸化物を用いることが望ましい。上記構成を有する酸化物膜５７を用いることで、シリコンが含まれた絶縁膜５８と、半導体膜５４とを、離隔することができる。よって、半導体膜５４に、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンが、半導体膜５４の端部において、インジウムと酸素の結合を切断し、酸素欠損を形成するのを防ぐことができる。それにより、本発明の一態様では、トランジスタの信頼性をさらに高めることができる。
【０１１４】
具体的に、酸化物膜５７は、スパッタリング法により、金属の原子数比が１：６：４、若しくは１：３：２である、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いて、形成することができる。
【０１１５】
絶縁膜５９は、絶縁膜５８を形成した後、大気に曝すことなく連続的に形成することが好ましい。絶縁膜５８を形成した後、大気開放せず、原料ガスの流量、圧力、高周波電力及び基板温度の一以上を調整して、絶縁膜５９を連続的に形成することで、絶縁膜５８、及び絶縁膜５９における界面の不純物濃度を低減することができると共に、絶縁膜５９に含まれる酸素を半導体膜５４に移動させることが可能であり、半導体膜５４の酸素欠損量を低減することができる。
【０１１６】
プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上４００℃以下、さらに好ましくは２００℃以上３７０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を３０Ｐａ以上２５０Ｐａ以下、さらに好ましくは４０Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供給する条件により、絶縁膜５８として酸化珪素膜または酸化窒化珪素膜を形成する。
【０１１７】
絶縁膜５８の原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
【０１１８】
上記条件を用いることで、絶縁膜５８として酸素を透過する酸化絶縁膜を形成することができる。また、絶縁膜５８を設けることで、後に形成する絶縁膜５９の形成工程において、酸化物膜５７へのダメージ低減が可能である。
【０１１９】
なお、シリコンを含む堆積性気体に対する酸化性気体量を１００倍以上とすることで、絶縁膜５８における水素の含有量を低減することが可能であると共に、絶縁膜５８に含まれるダングリングボンドを低減することができる。絶縁膜５９から移動する酸素は、絶縁膜５８に含まれるダングリングボンドによって捕獲される場合があるため、化学量論的組成よりも多くの酸素を有する絶縁膜５９に含まれる酸素を効率よく半導体膜５４へ移動させ、半導体膜５４に含まれる酸素欠損を補填することが可能である。この結果、半導体膜５４に混入する水素量を低減できると共に半導体膜５４に含まれる酸素欠損を低減させることが可能であるため、トランジスタの閾値電圧のマイナスシフトを抑制することができると共に、トランジスタのソース及びドレインにおけるリーク電流を低減することが可能であり、トランジスタの電気的特性を向上させることができる。
【０１２０】
本実施の形態では、絶縁膜５８として、流量２０ｓｃｃｍのシラン及び流量３０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を４０Ｐａ、基板温度を２２０℃とし、２７．１２ＭＨｚの高周波電源を用いて１００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、厚さ５０ｎｍの酸化窒化珪素膜を形成する。なお、プラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると１．６×１０−２Ｗ／ｃｍ２である。当該条件により、酸素を透過する酸化窒化珪素膜を形成することができる。
【０１２１】
絶縁膜５９は、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上２６０℃以下、さらに好ましくは１８０℃以上２３０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化珪素膜または酸化窒化珪素膜を形成する。
【０１２２】
絶縁膜５９の成膜条件として、上記圧力の反応室において上記パワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、絶縁膜５９中における酸素含有量が化学量論的組成よりも多くなる。しかしながら、基板温度が、上記温度であると、シリコンと酸素の結合力が弱いため、加熱により酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化絶縁膜を形成することができる。また、酸化物膜５７上に絶縁膜５８が設けられている。このため、絶縁膜５９の形成工程において、絶縁膜５８が酸化物膜５７の保護をする機能を有する。この結果、半導体膜５４へのダメージを低減しつつ、パワー密度の高い高周波電力を用いて絶縁膜５９を形成することができる。
【０１２３】
本実施の形態では、絶縁膜５９として、流量１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし、反応室の圧力を２００Ｐａ、基板温度を２２０℃とし、２７．１２ＭＨｚの高周波電源を用いて１５００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、厚さ４００ｎｍの酸化窒化珪素膜を形成する。なお、プラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると２．５×１０−１Ｗ／ｃｍ２である。
【０１２４】
次いで、少なくとも絶縁膜５９を形成した後に加熱処理を行い、絶縁膜５８または絶縁膜５９に含まれる酸素を酸化物膜５７及び半導体膜５４に移動させ、酸化物膜５７及び半導体膜５４の酸素欠損を補填することが好ましい。なお、該加熱処理は、半導体膜５４の脱水素化または脱水化を行う加熱処理として行えばよい。
【０１２５】
次いで、基板５０を覆うように有機樹脂膜６０を形成する。有機樹脂膜６０は、導電膜６１及び導電膜６４の下地となる膜であり、トランジスタや導電膜等により、共通電極として機能する導電膜６１と、画素電極として機能する導電膜６４とに、凹凸が形成されるのを防ぐ機能を有する。有機樹脂膜６０には、アクリル樹脂、ポリイミド樹脂等を用いることができる。
【０１２６】
そして、有機樹脂膜６０、酸化物膜５７、絶縁膜５８、絶縁膜５９に開口部６２を形成する（図１２（Ａ）参照）。開口部６２において、導電膜５６が部分的に露出される。
【０１２７】
なお、開口部６２は、一のフォトマスクを用いて形成しても良いし、有機樹脂膜６０に開口部を形成するためのフォトマスクと、酸化物膜５７、絶縁膜５８、絶縁膜５９に開口部を形成するためのフォトマスクとを、それぞれ用いて形成することもできる。
【０１２８】
次いで、有機樹脂膜６０上に透明導電膜を形成し、当該透明導電膜をエッチング等により所望の形状に加工して導電膜６１を形成した後、導電膜６１及び有機樹脂膜６０上に絶縁膜６３を形成する。そして、開口部６２において、導電膜５６が部分的に露出されるような開口部を絶縁膜６３に形成する（図１２（Ｂ）参照）。
【０１２９】
絶縁膜６３は、外部から水や不純物の侵入を防ぐ機能を有する。また、絶縁膜６３は、導電膜６１と導電膜６４が重なった領域に形成される容量素子２４の誘電体としての機能を有する。絶縁膜６３は、窒化物または窒化酸化物でなる絶縁膜が好ましく、例えば、窒化シリコン膜、窒化酸化シリコン膜を形成すればよい。
【０１３０】
次いで、絶縁膜６３上に透明導電膜を形成し、エッチング等により当該透明導電膜の形状を加工することで、導電膜６４を形成する。導電膜６４は導電膜５６に接続されている。その後、導電膜６４上に配向膜６５を形成する（図１２（Ｃ）参照）。
【０１３１】
なお、導電膜６１及び導電膜６４を形成するのに用いられる透明導電膜としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物等を含む導電膜を用いることができる。
【０１３２】
次いで、基板５０と対峙するように、基板７０を設ける。基板７０上には、可視光を遮る機能を有する遮蔽膜７１と、特定の波長範囲の可視光を透過する着色層７２とが、設けられている。遮蔽膜７１及び着色層７２上には、樹脂膜７３が設けられており、樹脂膜７３上には配向膜７４が設けられている。樹脂膜７３は、遮蔽膜７１及び着色層７２の表面の形状が、配向膜７４の平坦性を損なうのを防ぐ機能を有する。
【０１３３】
そして、基板５０と基板７０の間に、配向膜６５と配向膜７４に挟まれるように、液晶材料を含む液晶層７５を設ける。液晶素子２２は、導電膜６１、導電膜６４、及び液晶層７５を有する（図１５参照）。
【０１３４】
なお、図１５では、液晶素子２２がＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードである場合を示しており、共通電極である導電膜６１と画素電極である導電膜６４とが、絶縁膜６３を挟んで重なる領域を有している。当該領域は、画素電極と共通電極の間に印加される電圧Ｖｌｃを保持するための容量素子２４としての機能を有する。
【０１３５】
また、半導体膜５４に酸化物半導体が用いられている場合、導電膜５５及び導電膜５６に用いられる導電性材料によっては、導電膜５５及び導電膜５６中の金属が、酸化物半導体から酸素を引き抜くことがある。この場合、半導体膜５４のうち、導電膜５５及び導電膜５６に接する領域が、酸素欠損の形成によりｎ型化される。図１５のトランジスタ２３の一部の領域を、図１４に拡大して図示する。図１４では、半導体膜５４のうち、導電膜５５及び導電膜５６に接する領域５４ｎがｎ型化されている。
【０１３６】
ｎ型化された領域５４ｎは、ソース領域またはドレイン領域として機能するため、半導体膜５４と導電膜５５及び導電膜５６との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域５４ｎが形成されることで、トランジスタ２３の移動度及びオン電流を高めることができ、それにより、トランジスタ２３を用いた半導体装置の高速動作を実現することができる。
【０１３７】
なお、導電膜５５及び導電膜５６中の金属による酸素の引き抜きは、導電膜５５及び導電膜５６をスパッタリング法などにより形成する際に起こりうるし、導電膜５５及び導電膜５６を形成した後に行われる加熱処理によっても起こりうる。
【０１３８】
また、ｎ型化される領域は、酸素と結合し易い導電性材料を導電膜５５及び導電膜５６に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
【０１３９】
なお、上記実施の形態では、液晶の駆動方法としてＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードを用いる場合を例示したが、液晶の駆動方法としては、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ  Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ブルー相モード、ＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ  Ｂｅｎｄ  Ａｌｉｇｎｍｅｎｔ）モード、ＶＡ−ＩＰＳモード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ  Ｄｉｓｐｅｒｓｅｄ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ  Ｎｅｔｗｏｒｋ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ゲストホストモード、ＡＳＶ（Ａｄｖａｎｃｅｄ  Ｓｕｐｅｒ  Ｖｉｅｗ）モードなどを適用することも可能である。
【０１４０】
また、液晶層に、例えば、サーモトロピック液晶またはリオトロピック液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、ネマチック液晶、スメクチック液晶、コレステリック液晶、または、ディスコチック液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、強誘電性液晶、または反強誘電性液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、主鎖型高分子液晶、側鎖型高分子液晶、或いは、複合型高分子液晶などの高分子液晶、または低分子液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、高分子分散型液晶（ＰＤＬＣ）に分類される液晶材料を用いることができる。
【０１４１】
また、配向膜を用いないブルー相を示す液晶を液晶層に用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、カイラル剤や紫外線硬化樹脂を添加して温度範囲を改善する。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さいため好ましい。
【０１４２】
〈半導体膜について〉
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。
【０１４３】
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
【０１４４】
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレインをソースとゲートよりも高い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０以下であるときに、ソースとドレインの間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレインをソースとゲートよりも低い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０以上であるときに、ソースとドレインの間に流れる電流のことを意味する。
【０１４５】
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
【０１４６】
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
【０１４７】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【０１４８】
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１４９】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
【０１５０】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１５１】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１５２】
以下では、酸化物半導体膜の構造について説明する。
【０１５３】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【０１５４】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
【０１５５】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
【０１５６】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
【０１５７】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１５８】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１５９】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【０１６０】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１６１】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１６２】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１６３】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１６４】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１６５】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１６６】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０１６７】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１６８】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１６９】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１７０】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリング法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【０１７１】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０１７２】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１７３】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
【０１７４】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０１７５】
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。
【０１７６】
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。
【０１７７】
また、半導体膜は、単数の酸化物半導体膜で構成されているとは限らず、積層された複数の酸化物半導体膜で構成されていても良い。半導体膜が、３層の酸化物半導体膜で構成されている場合の、トランジスタ１００の構成例を、図１３に示す。
【０１７８】
図１３に示すトランジスタ１００は、絶縁表面を有する基板１１１上に、ゲート電極としての機能を有する導電膜１１２と、導電膜１１２上のゲート絶縁膜１１３と、ゲート絶縁膜１１３を間に挟んで導電膜１１２と重なる位置に設けられた半導体膜１１４と、半導体膜１１４に接し、ソースまたはドレインとしての機能を有する導電膜１１５及び導電膜１１６とを有する。
【０１７９】
また、図１３では、半導体膜１１４、導電膜１１５及び導電膜１１６上に、酸化物膜１１７が設けられている。本発明の一態様では、酸化物膜１１７をトランジスタ１００の構成要素に含めても良い。
【０１８０】
そして、トランジスタ１００では、酸化物半導体膜１１４ａ乃至酸化物半導体膜１１４ｃは、ゲート電極としての機能を有する導電膜１１２側から順に積層されている。
【０１８１】
そして、酸化物半導体膜１１４ａ及び酸化物半導体膜１１４ｃは、酸化物半導体膜１１４ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜１１４ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜１１４ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
【０１８２】
上記構成をトランジスタ１００が有する場合、ゲート電極としての機能を有する導電膜１１２に電圧を印加することで、半導体膜１１４に電界が加わると、半導体膜１１４のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜１１４ｂにチャネル領域が形成される。即ち、酸化物半導体膜１１４ｂとゲート絶縁膜１１３との間に酸化物半導体膜１１４ｃが設けられていることによって、ゲート絶縁膜１１３と離隔している酸化物半導体膜１１４ｂに、チャネル領域を形成することができる。
【０１８３】
また、酸化物半導体膜１１４ｃは、酸化物半導体膜１１４ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜１１４ｂと酸化物半導体膜１１４ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ１００の電界効果移動度が高くなる。
【０１８４】
また、酸化物半導体膜１１４ｂと酸化物半導体膜１１４ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ１００の閾値電圧が変動してしまう。しかし、酸化物半導体膜１１４ａは、酸化物半導体膜１１４ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜１１４ｂと酸化物半導体膜１１４ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ１００の閾値電圧等の電気的特性のばらつきを、低減することができる。
【０１８５】
また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
【０１８６】
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７乃至１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
【０１８７】
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
【０１８８】
例えば、酸化物半導体膜１１４ａまたは酸化物半導体膜１１４ｃは、アルミニウム、シリコン、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウムを、酸化物半導体膜１１４ｂよりも高い原子数比で含む酸化物膜であればよい。具体的に、酸化物半導体膜１１４ａまたは酸化物半導体膜１１４ｃとして、酸化物半導体膜１１４ｂよりも上述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物膜を用いると良い。前述の元素は酸素と強く結合するため、酸素欠損が酸化物膜に生じることを抑制する機能を有する。よって、上記構成により、酸化物半導体膜１１４ａまたは酸化物半導体膜１１４ｃを、酸化物半導体膜１１４ｂよりも酸素欠損が生じにくい酸化物膜にすることができる。
【０１８９】
具体的に、酸化物半導体膜１１４ｂと、酸化物半導体膜１１４ａまたは酸化物半導体膜１１４ｃとが、共にＩｎ−Ｍ−Ｚｎ系酸化物である場合、酸化物半導体膜１１４ａまたは酸化物半導体膜１１４ｃの原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１、酸化物半導体膜１１４ｂの原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなるように、その原子数比を設定すれば良い。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ等が挙げられる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなるように、その原子数比を設定すれば良い。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなるように、その原子数比を設定すれば良い。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなるように、その原子数比を設定すれば良い。さらに、酸化物半導体膜１１４ｂにおいて、ｙ１がｘ１以上であると、トランジスタ１００に安定した電気的特性を付与できるため好ましい。ただし、ｙ１がｘ１の３倍以上になると、トランジスタ１００の電界効果移動度が低下してしまうため、ｙ１は、ｘ１の３倍未満であると好ましい。
【０１９０】
なお、酸化物半導体膜１１４ａ及び酸化物半導体膜１１４ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜１１４ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
【０１９１】
３層構造の半導体膜において、酸化物半導体膜１１４ａ乃至酸化物半導体膜１１４ｃは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜１１４ｂが結晶質であることにより、トランジスタ１００に安定した電気的特性を付与することができるため、酸化物半導体膜１１４ｂは結晶質であることが好ましい。
【０１９２】
なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
【０１９３】
例えば、酸化物半導体膜１１４ａ及び酸化物半導体膜１１４ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる場合、酸化物半導体膜１１４ａ及び酸化物半導体膜１１４ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
【０１９４】
また、酸化物半導体膜１１４ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜１１４ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物を含むターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。
【０１９５】
なお、図１３に示すトランジスタ１００は、半導体膜１１４の端部が傾斜している構造を有していても良いし、半導体膜１１４の端部が丸みを帯びる構造を有していても良い。
【０１９６】
なお、図１３では、３層の酸化物半導体膜が積層されている半導体膜１１４を例示しているが、半導体膜１１４は、３以外の複数の酸化物半導体膜が積層された構造を有していても良い。
【０１９７】
なお、半導体膜１１４が複数の酸化物半導体膜を積層させた構造を有する場合において、酸化物膜１１７に用いられる金属酸化物は、半導体膜１１４全体の導電性よりも、導電性が低いものとする。例えば、金属酸化物としてＩｎ−Ｇａ−Ｚｎ系酸化物を酸化物膜１１７に用いる場合、当該金属酸化物は、Ｉｎの原子数比が、半導体膜１１４よりも低いものとする。
【０１９８】
また、図１４に示したトランジスタ２３の場合と同様に、半導体膜１１４のうち、導電膜１１５及び導電膜１１６に接する領域が、ｎ型化されていても良い。上記構成により、トランジスタ１００の移動度及びオン電流を高め、トランジスタ１００を用いた液晶表示装置の高速動作を実現することができる。さらに、トランジスタ１００の場合、ｎ型化される領域は、チャネル領域となる酸化物半導体膜１１４ｂにまで達していることが、トランジスタ１００の移動度及びオン電流を高め、液晶表示装置のさらなる高速動作を実現する上で、より好ましい。
【０１９９】
〈パネルの上面図と断面図〉
本発明の一態様に係る半導体装置が有するパネルの外観について、図１６を用いて説明する。図１６（Ａ）は、基板４００１と基板４００６とを封止材４００５によって接着させたパネルの上面図である。また、図１６（Ｂ）は、図１６（Ａ）の破線Ｂ１−Ｂ２における断面図に相当し、図１６（Ｃ）は、図１６（Ａ）の破線Ｃ１−Ｃ２における断面図に相当する。なお、図１６では、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードの液晶表示装置が有するパネルを例示している。
【０２００】
基板４００１上に設けられた画素部４００２と、一対の駆動回路４００４とを囲むように、封止材４００５が設けられている。また、画素部４００２、駆動回路４００４の上に基板４００６が設けられている。よって、画素部４００２と、駆動回路４００４とは、基板４００１と封止材４００５と基板４００６とによって封止されている。
【０２０１】
また、基板４００１上の封止材４００５によって囲まれている領域とは異なる領域に、駆動回路４００３が実装されている。
【０２０２】
また、基板４００１上に設けられた画素部４００２、駆動回路４００４は、トランジスタを複数有している。図１６（Ｂ）では、画素部４００２に含まれるトランジスタ４０１０と、駆動回路４００４に含まれるトランジスタ４０２２とを例示している。また、図１６（Ｃ）では、画素部４００２に含まれるトランジスタ４０１０を例示している。
【０２０３】
画素部４００２及び駆動回路４００４において、トランジスタ４０１０及びトランジスタ４０２２上には、樹脂を用いた絶縁膜４０２０が設けられている。そして、絶縁膜４０２０上には、液晶素子４０２３の画素電極４０２１と、導電膜４０２４とが設けられている。導電膜４０２４は、絶縁膜４０２０に蓄積された電荷の放電経路として機能させることができる。或いは、導電膜４０２４及び絶縁膜４０２０をトランジスタ４０２２の構成要素とし、導電膜４０２４をバックゲートとして機能させることもできる。
【０２０４】
また、絶縁膜４０２０、画素電極４０２１、及び導電膜４０２４上には、絶縁膜４０２５が設けられている。絶縁膜４０２５は、水、水素などのブロッキング効果が高いことが望ましい。絶縁膜４０２５として、窒化シリコン膜、窒化酸化シリコン膜などを用いることができる。
【０２０５】
また、図１６（Ｂ）及び図１６（Ｃ）に示すように、本発明の一態様では、絶縁膜４０２０は、パネルの端部において除去されている。そして、絶縁膜４０２０上の絶縁膜４０２５は、封止材４００５と基板４００１の間において、トランジスタ４０１０及びトランジスタ４０２２のゲート絶縁膜として機能する絶縁膜４０２６と接している。
【０２０６】
絶縁膜４０２５及び絶縁膜４０２６の、水、水素などのブロッキング効果が高い場合、パネルの端部において絶縁膜４０２５と絶縁膜４０２６とが接することで、パネルの端部から、または封止材４００５から、水、水素などがトランジスタ４０１０及びトランジスタ４０２２がそれぞれ有する半導体膜に侵入するのを、防ぐことができる。
【０２０７】
また、絶縁膜４０２５上には、液晶素子４０２３の共通電極４０２７が設けられている。そして、共通電極４０２７及び絶縁膜４０２５と、基板４００６との間には、液晶層４０２８が設けられている。液晶素子４０２３は、画素電極４０２１、共通電極４０２７、及び液晶層４０２８を有する。
【０２０８】
液晶素子４０２３では、画素電極４０２１と共通電極４０２７の間に与えられる電圧の値に従って、液晶層４０２８に含まれる液晶分子の配向が変化し、透過率が変化する。よって、液晶素子４０２３は、画素電極４０２１に与えられる画像信号の電位によって、その透過率が制御されることで、階調を表示することができる。
【０２０９】
なお、本発明の一態様に係る液晶表示装置では、カラーフィルタを用いることでカラーの画像を表示しても良いし、異なる色相の光を発する複数の光源を順次点灯させることで、カラーの画像を表示しても良い。
【０２１０】
また、駆動回路４００３からの画像信号や、ＦＰＣ４０１８からの各種制御信号及び電源電位は、引き回し配線４０３０及び４０３１を介して、駆動回路４００４または画素部４００２に与えられる。
【０２１１】
〈半導体装置を用いた電子機器の構成例〉
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１７に示す。
【０２１２】
図１７（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。表示部５００３または表示部５００４に、本発明の一態様に係る半導体装置を用いることで、消費電力が低く画質の高い携帯型ゲーム機を実現することができる。なお、図１７（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０２１３】
図１７（Ｂ）は表示機器であり、筐体５２０１、表示部５２０２、支持台５２０３等を有する。表示部５２０２に、本発明の一態様に係る半導体装置を用いることで、消費電力が低く画質の高い表示機器を実現することができる。なお、表示機器には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示機器が含まれる。
【０２１４】
図１７（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。表示部５４０２に、本発明の一態様に係る半導体装置を用いることで、消費電力が低く画質の高いノート型パーソナルコンピュータを実現することができる。
【０２１５】
図１７（Ｄ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能となっている。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２の間の角度に従って、切り替える構成としても良い。第１表示部５６０３または第２表示部５６０４に、本発明の一態様に係る半導体装置を用いることで、消費電力が低く画質の高い携帯情報端末を実現することができる。なお、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された半導体装置を用いるようにしても良い。なお、位置入力装置としての機能は、半導体装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を半導体装置の画素部に設けることでも、付加することができる。
【０２１６】
図１７（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能となっている。表示部５８０３における映像の切り替えを、接続部５８０６における第１筐体５８０１と第２筐体５８０２の間の角度に従って行う構成としても良い。表示部５８０３に、本発明の一態様に係る半導体装置を用いることで、消費電力が低く画質の高いビデオカメラを実現することができる。
【０２１７】
図１７（Ｆ）は携帯電話であり、筐体５９０１に、表示部５９０２、マイク５９０７、スピーカー５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタン５９０５が設けられている。携帯電話が有する回路に、本発明の一態様に係る半導体装置を用いることで、消費電力が低く画質の高い携帯電話を実現することができる。また、本発明の一態様に係る半導体装置を、可撓性を有する基板に形成した場合、図１７（Ｆ）に示すような曲面を有する表示部５９０２に当該半導体装置を適用することが可能である。
【０２１８】
〈タッチパネル〉
以下では、本発明の一態様に相当するタッチパネルの画素の構成例について説明する。
【０２１９】
図１８（Ａ）は、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードが適用された画素の一部を示す断面図である。
【０２２０】
図１８（Ａ）に示す画素は、トランジスタ３５２１と、電極３５２２と、電極３５２３と、液晶層３５２４と、カラーフィルタ３５２５と、電極３５２７と、を備える。開口部を有する電極３５２３はトランジスタ３５２１のソースまたはドレインの一方に電気的に接続される。また、電極３５２３は絶縁膜３５２８を介して電極３５２２上に設けられる。電極３５２３と電極３５２２は、それぞれ液晶素子の一方の電極として機能し、これらの間に異なる電位を与えることで、液晶分子の配向を制御することができる。電極３５２７は液晶層３５２４及びカラーフィルタ３５２５を間に挟んで電極３５２２と重なる位置に設けられている。
【０２２１】
例えば、電極３５２２と電極３５２７との間に形成される容量値の変化を読み取ることで、電極３５２７に接近または接触した被検知物を検出することができる。
【０２２２】
なお、電極３５２２を電極３５２３上に設けることもできる。その場合は電極３５２２を、開口部を有する形状とし、絶縁膜３５２８を介して電極３５２３上に設ければよい。
【０２２３】
図１８（Ｂ）は、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モードが適用された画素の一部を示す断面図である。
【０２２４】
図１８（Ｂ）に示す画素は、トランジスタ３５２１と、電極３５２２と、電極３５２３と、液晶層３５２４と、カラーフィルタ３５２５と、電極３５２７と、を備える。開口部を有する電極３５２３はトランジスタ３５２１のソースまたはドレインの一方に電気的に接続される。電極３５２３と電極３５２２はいずれも櫛歯状の形状を有し、互いにかみ合うように、且つ離間して同一平面上に設けられている。電極３５２３と電極３５２２は、それぞれ液晶素子の一方の電極として機能し、これらの間に異なる電位を与えることで、液晶分子の配向を制御することができる。電極３５２７は液晶層３５２４及びカラーフィルタ３５２５を間に挟んで電極３５２２と重なる位置に設けられている。
【０２２５】
例えば、電極３５２２と電極３５２７との間に形成される容量値の変化を読み取ることで、電極３５２７に接近または接触した被検知物を検出することができる。
【０２２６】
図１８（Ｃ）は、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モードが適用された画素の一部を示す断面図である。
【０２２７】
図１８（Ｃ）に示す画素は、トランジスタ３５２１と、電極３５２２と、電極３５２３と、液晶層３５２４と、カラーフィルタ３５２５と、電極３５２７と、を備える。開口部を有する電極３５２３はトランジスタ３５２１のソースまたはドレインの一方に電気的に接続される。電極３５２２は、液晶層３５２４を介して電極３５２３と対向するように設けられている。また、電極３５２２と重ねて配線３５２６が設けられている。電極３５２３と電極３５２２は、それぞれ液晶素子の一方の電極として機能し、これらの間に異なる電位を与えることで、液晶分子の配向を制御することができる。電極３５２７は液晶層３５２４及びカラーフィルタ３５２５を間に挟んで電極３５２２と重なる位置に設けられている。
【０２２８】
配線３５２６は、複数の画素ごとに電極３５２２を電気的に接続する機能を有する。
【０２２９】
例えば、電極３５２２と電極３５２７との間に形成される容量値の変化を読み取ることで、電極３５２７に接近または接触した被検知物を検出することができる。
【０２３０】
〈半導体装置の外観〉
図１９は、本発明の一態様に係る半導体装置の斜視図の一例である。
【０２３１】
図１９に示す半導体装置は、パネル１６０１と、コントローラ、変換回路などが設けられた回路基板１６０２と、接続部１６０３とを有している。パネル１６０１は、画素が複数設けられた画素部１６０４と、複数の画素を行ごとに選択する走査線駆動回路１６０５と、選択された行内の画素への信号Ｓｉｇ１または信号Ｓｉｇ２の入力を制御する信号線駆動回路１６０６とを有する。
【０２３２】
回路基板１６０２から、接続部１６０３を介して、各種信号と、電源の電位とが、パネル１６０１に入力される。接続部１６０３には、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）などを用いることができる。また、接続部１６０３にＣＯＦテープを用いる場合、回路基板１６０２内の一部の回路、或いはパネル１６０１が有する走査線駆動回路１６０５や信号線駆動回路１６０６の一部などを別途用意したチップに形成しておき、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）法を用いて当該チップをＣＯＦテープに接続しておいても良い。
【符号の説明】
【０２３３】
１０    半導体装置
１１    画素
１２    画素部
１３    パネル
１４    コントローラ
１５    変換回路
１６    検出回路
１７    演算回路
１８    画像信号
２０    駆動回路
２１    駆動回路
２２    液晶素子
２３    トランジスタ
２４    容量素子
２５    トランジスタ
２６    トランジスタ
２７    容量素子
２８    発光素子
３０    画像処理回路
３１    記憶装置
３２    比較回路
３３    入力装置
３４    ＩＦ
３５    カウンタ
３６    信号生成回路
５０    基板
５１    導電膜
５３    絶縁膜
５４    半導体膜
５４ｎ    領域
５５    導電膜
５６    導電膜
５７    酸化物膜
５８    絶縁膜
５９    絶縁膜
６０    有機樹脂膜
６１    導電膜
６２    開口部
６３    絶縁膜
６４    導電膜
６５    配向膜
７０    基板
７１    遮蔽膜
７２    着色層
７３    樹脂膜
７４    配向膜
７５    液晶層
１００    トランジスタ
１１１    基板
１１２    導電膜
１１３    ゲート絶縁膜
１１４    半導体膜
１１４ａ    酸化物半導体膜
１１４ｂ    酸化物半導体膜
１１４ｃ    酸化物半導体膜
１１５    導電膜
１１６    導電膜
１１７    酸化物膜
１６０１    パネル
１６０２    回路基板
１６０３    接続部
１６０４    画素部
１６０５    走査線駆動回路
１６０６    信号線駆動回路
３５２１    トランジスタ
３５２２    電極
３５２３    電極
３５２４    液晶層
３５２５    カラーフィルタ
３５２６    配線
３５２７    電極
３５２８    絶縁膜
４００１    基板
４００２    画素部
４００３    駆動回路
４００４    駆動回路
４００５    封止材
４００６    基板
４０１０    トランジスタ
４０１８    ＦＰＣ
４０２０    絶縁膜
４０２１    画素電極
４０２２    トランジスタ
４０２３    液晶素子
４０２４    導電膜
４０２５    絶縁膜
４０２６    絶縁膜
４０２７    共通電極
４０２８    液晶層
４０３０    配線
５００１    筐体
５００２    筐体
５００３    表示部
５００４    表示部
５００５    マイクロホン
５００６    スピーカー
５００７    操作キー
５００８    スタイラス
５２０１    筐体
５２０２    表示部
５２０３    支持台
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５６０１    筐体
５６０２    筐体
５６０３    表示部
５６０４    表示部
５６０５    接続部
５６０６    操作キー
５８０１    筐体
５８０２    筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
５９０１    筐体
５９０２    表示部
５９０３    カメラ
５９０４    スピーカー
５９０５    ボタン
５９０６    外部接続部
５９０７    マイク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図６】
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【図１４】
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