(57)【要約】【課題】ホールの形状を微細化しつつ、その直径や形状のバラツキを抑制する  【解決手段】この実施の形態では、被加工膜の上方にマスク材を形成し、マスク材の上方に複数の柱状形状を有する犠牲膜を形成する。そしてこの犠牲膜の側壁に側壁膜を形成し、犠牲膜を除去する。その後、側壁膜を流動させる。更に、側壁膜をマスクとしてマスク材に複数のホールを形成する。そして、マスク材に対し等方性エッチングを実行し、マスク材の側壁を前記側壁膜の側壁に対し第１の距離だけ後退させる。その後、複数の前記ホールの内部に堆積膜を堆積させて、複数の前記ホールの開口部を堆積膜で閉塞させ、異方性エッチングを行って開口部の前記堆積膜を除去する。【選択図】図１
2014187246.tif 000002
【特許請求の範囲】
【請求項１】
被加工膜の上方にマスク材を形成し、
前記マスク材の上方に複数の柱状形状を有する犠牲膜を形成し、
前記犠牲膜の側壁に側壁膜を形成し、
前記犠牲膜を除去し、
前記側壁膜を流動させ、
前記側壁膜をマスクとして前記マスク材に複数のホールを形成し、
前記マスク材に対し等方性エッチングを実行し、前記マスク材の側壁を前記側壁膜の側壁に対し第１の距離だけ後退させ、
複数の前記ホールの内部に堆積膜を堆積させて、複数の前記ホールの開口部を前記堆積膜で閉塞させ、
異方性エッチングを行って前記開口部の前記堆積膜を除去する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記犠牲膜は、前記マスク材の上方においてジグザグ状に形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
複数の柱状の前記犠牲膜は、第１の方向において第１の間隔をもって配置されると共に、前記第１の方向と直交する第２方向において隣接する柱状の前記犠牲膜は、前記第１の間隔よりも短い第２の間隔をもって配置される請求項２記載の半導体装置の製造方法。
【請求項４】
第１の領域に位置する前記マスク材にイオン注入する一方、前記第１の領域を除く第２の領域に位置する前記マスク材に対するイオン注入を抑制し、
前記第１の領域に位置する前記マスク材を残存させつつ前記２の領域の前記マスク材を除去する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記イオン注入は、前記第２の領域において犠牲膜を堆積させた後において実行される請求項４記載の半導体装置の製造方法。
【請求項６】
導電層と絶縁層が積層方向に交互に積層された積層体と、
前記積層体に形成され、前記積層体の平面方向においてジグザグ状に配列される複数の第１のホールと、
前記積層体に形成され、前記積層体の平面方向においてジグザグ状に配列され且つ前記第１のホールの間に挟まれる位置に形成される複数の第２のホールと、
を備え、
前記第１のホールと前記第２のホールは、略等しい直径を有し、
前記第１のホールと前記第２のホールは、前記積層方向と直交する方向における数が互いに異なる
ことを特徴とする半導体装置。
【請求項７】
前記第１のホールと前記第２のホールは、互いに異なる形状を有する請求項６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置、例えば半導体記憶装置において、積層膜を貫通するホールが多数形成された装置が知られている。半導体装置の微細化においては、配線の線幅及びピッチを縮小することが求めれられると共に、このような複数のホールの直径及び配列ピッチも縮小化することが求められる。しかし、このような縮小を目指す場合において、ホールの直径のバラツキが顕著になるという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２０４７１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下に記載の実施の形態は、ホールの形状を微細化しつつ、その直径や形状のバラツキを抑制することができる半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【０００５】
以下に説明する実施の形態の半導体装置の製造方法は、被加工膜の上方にマスク材を形成し、マスク材の上方に複数の柱状形状を有する犠牲膜を形成する。そしてこの犠牲膜の側壁に側壁膜を形成し、犠牲膜を除去する。その後、前記側壁膜を流動させる。更に、側壁膜をマスクとしてマスク材に複数のホールを形成する。そして、マスク材に対し等方性エッチングを実行し、マスク材の側壁を前記側壁膜の側壁に対し第１の距離だけ後退させる。その後、複数の前記ホールの内部に堆積膜を堆積させて、複数の前記ホールの開口部を堆積膜で閉塞させ、異方性エッチングを行って前記開口部の前記堆積膜を除去する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置（３次元型のＮＡＮＤ型フラッシュメモリ）の概略構成を示す回路図である。
【図２】第１の実施の形態に係るメモリブロックＭＢの積層構造について説明する斜視図である。
【図３】第１の実施の形態に係るメモリブロックＭＢの積層構造について説明する概略断面図である。
【図４】ワード線導電層４１ａの形状について説明する平面図である。
【図５】第１の実施の形態のメモリホールの形成方法を説明する工程図である。
【図６】第１の実施の形態のメモリホールの形成方法を説明する工程図である。
【図７】第１の実施の形態のメモリホールの形成方法を説明する工程図である。
【図８】第１の実施の形態のメモリホールの形成方法を説明する工程図である。
【図９】第１の実施の形態のメモリホールの形成方法を説明する工程図である。
【図１０】第１の実施の形態のメモリホールの形成方法を説明する工程図である。
【図１１】第１の実施の形態のメモリホールの形成方法を説明する工程図である。
【図１２】第１の実施の形態のメモリホールの形成方法を説明する工程図である。
【図１３】第１の実施の形態のメモリホールの形成方法を説明する工程図である。
【図１４】第１の実施の形態のメモリホールの形成方法を説明する工程図である。
【図１５】第１の実施の形態のメモリホールの形成方法を説明する工程図である。
【図１６】第１の実施の形態のメモリホールの形成方法を説明する工程図である。
【図１７】第２の実施の形態のメモリホールの形成方法を説明する工程図である。
【図１８】第２の実施の形態のメモリホールの形成方法を説明する工程図である。
【図１９】第２の実施の形態のメモリホールの形成方法を説明する工程図である。
【図２０】第２の実施の形態のメモリホールの形成方法を説明する工程図である。
【図２１】変形例に係る不揮発性半導体記憶装置のメモリブロックＭＢの積層構造について説明する斜視図である。
【図２２】変形例に係る不揮発性半導体記憶装置のメモリブロックＭＢの構造について説明する平面図である。
【図２３】変形例に係る不揮発性半導体記憶装置のメモリブロックＭＢの積層構造について説明する概略断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、実施の形態に係る不揮発性半導体記憶装置及びその製造方法について説明する。なお、提示される図面における寸法は、説明の便宜のために実際の製品とは異なる寸法が示されている場合がある。図示の寸法に限定する趣旨ではない。
【０００８】
［第１の実施の形態］
［概略構成］
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置（３次元型のＮＡＮＤ型フラッシュメモリ）の概略構成について説明する。
【０００９】
第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイＭＡ、及び制御回路ＣＣを備える。制御回路ＣＣは、メモリセルアレイ１に供給する信号を制御する。
【００１０】
メモリセルアレイＭＡは、図１に示すように、ｍ個のメモリブロックＭＢ（１）、・・・ＭＢ（ｍ）を有する。なお、以下において、全てのメモリブロックＭＢ（１）、・・・ＭＢ（ｍ）を総称する場合には、メモリブロックＭＢと記載する場合もある。
【００１１】
各メモリブロックＭＢは、ｎ行、１２列のマトリクス状に配置されたメモリユニットＭＵ（１、１）〜ＭＵ（１２、ｎ）を有する。ｎ行、１２列は、あくまで一例であり、これに限定されるものではない。なお、以下において、全てのメモリユニットＭＵ（１、１）〜ＭＵ（１２、ｎ）を総称する場合には、メモリユニットＭＵと記載する場合もある。
【００１２】
メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。
【００１３】
メモリストリングＭＳは、図１に示すように、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒにて構成される。メモリトランジスタＭＴｒ１〜ＭＴｒ４、ＭＴｒ５〜ＭＴｒ８は、各々、直列接続される。バックゲートトランジスタＢＴｒは、メモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続される。
【００１４】
メモリトランジスタＭＴｒ１〜ＭＴｒ８は、その電荷蓄積層に電荷を蓄積することによって、その閾値電圧を変化させ、この閾値電圧に応じてデータを保持する。バックゲートトランジスタＢＴｒは、少なくともメモリストリングＭＳを動作の対象として選択した場合に導通状態とされる。
【００１５】
メモリブロックＭＢ（１）〜ＭＢ（ｍ）のそれぞれにおいて、ｎ行１２列に配置されたメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートには、各々、ワード線ＷＬ１〜ＷＬ８が共通に接続される。ｎ行１２列に配列されたバックゲートトランジスタＢＴｒのゲートには、バックゲート線ＢＧが共通に接続される。
【００１６】
ソース側選択トランジスタＳＳＴｒのドレインは、メモリトランジスタＭＴｒ１のソースに接続される。メモリブロックＭＢ内の１列目、２列目に位置するソース側選択トランジスタＳＳＴｒのソースには、ソース線ＳＬ（１）が共通接続される。３列目以降も同様であり、例えば、メモリブロックＭＢ内の１１列目、１２列目に位置するソース側選択トランジスタＳＳＴｒのソースには、ソース線ＳＬ（６）が共通接続される。以下において、全てのソース線ＳＬ（１）〜ＳＬ（６）を総称する場合には、ソース線ＳＬと記載する場合もある。
【００１７】
ここで、第１の実施の形態の制御回路ＣＣは、各種動作（書込動作、読出動作、消去動作）に応じて、ソース線ＳＬ（１）〜ＳＬ（６）を共通接続する制御を実行する。その構成、及び制御についての詳細は後述する。
【００１８】
また、メモリブロックＭＢの１列目に位置するソース側選択トランジスタＳＳＴｒのゲートには、ソース側選択ゲート線ＳＧＳ（１）が接続される。２列目以降も同様であり、例えば、メモリブロックＭＢ内の１２列目に位置するソース側選択トランジスタＳＳＴｒのゲートには、ソース側選択ゲート線ＳＧＳ（１２）が接続される。以下において、全てのソース側選択ゲート線ＳＧＳ（１）〜ＳＧＳ（１２）を総称する場合には、ソース側選択ゲート線ＳＧＳと記載する場合もある。
【００１９】
ドレイン側選択トランジスタＳＤＴｒのソースは、メモリトランジスタＭＴｒ８のドレインに接続される。メモリブロックＭＢ内の１行目に位置するドレイン側選択トランジスタＳＤＴｒのドレインには、ビット線ＢＬ（１）が接続される。２行目以降も同様であり、例えば、メモリブロックＭＢのｎ行目に位置するドレイン側選択トランジスタＳＤＴｒのドレインには、ビット線ＢＬ（ｎ）が接続される。ビット線ＢＬ（１）〜ＢＬ（ｎ）は、複数のメモリブロックＭＢを跨ぐように形成される。以下において、全てのビット線ＢＬ（１）〜ＢＬ（ｎ）を総称する場合には、ビット線ＢＬと記載する場合もある。
【００２０】
また、メモリブロックＭＢの１列目に位置するドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤ（１）が接続される。２列目以降も同様であり、例えば、メモリブロックＭＢ内の１２列目に位置するドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤ（１２）が接続される。以下において、全てのドレイン側選択ゲート線ＳＧＤ（１）〜ＳＧＤ（１２）を総称する場合には、ドレイン側選択ゲート線ＳＧＤと記載する場合もある。
【００２１】
［メモリブロックＭＢの積層構造］
次に、図２及び図３を参照して、第１の実施の形態に係るメモリブロックＭＢの積層構造について説明する。図２は、メモリブロックＭＢを示す斜視図である。図３は、メモリブロックＭＢを示す断面図である。なお、図２はメモリブロックＭＢの一部を代表的に図示したものであり、メモリブロックＭＢ全体は図２に示す構造をカラム方向及びロウ方向に繰り返し形成したものとなる。
【００２２】
メモリブロックＭＢは、図２及び図３に示すように、基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層４０は、メモリトランジスタＭＴｒ１〜ＭＴｒ８として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
【００２３】
バックゲート層３０は、図２及び図３に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、基板２０と平行なロウ方向及びカラム方向に２次元的に、板状に広がるように形成される。バックゲート導電層３１は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００２４】
バックゲート層３０は、図３に示すように、メモリゲート絶縁層４３、及び連結半導体層４４Ｂを有する。メモリゲート絶縁層４３は、連結半導体層４４Ｂとバックゲート導電層３１との間に設けられている。連結半導体層４４Ｂは、バックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。連結半導体層４４Ｂは、バックゲート導電層３１を掘り込むように形成される。連結半導体層４４Ｂは、上面からみてカラム方向を長手方向とする略矩形状に形成される。連結半導体層４４Ｂは、１つのメモリブロックＭＢ中でロウ方向及びカラム方向にマトリクス状に形成される。連結半導体層４４Ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００２５】
メモリ層４０は、図２及び図３に示すように、バックゲート層３０の上層に形成される。メモリ層４０は、４層のワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａは、ワード線ＷＬ４、及びメモリトランジスタＭＴｒ４のゲートとして機能する。また、ワード線導電層４１ａは、ワード線ＷＬ５、及びメモリトランジスタＭＴｒ５のゲートとしても機能する。同様に、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ１〜ＷＬ３、及びメモリトランジスタＭＴｒ１〜ＭＴｒ３のゲートとして機能する。また、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ６〜ＷＬ８、及びメモリトランジスタＭＴｒ６〜ＭＴｒ８のゲートとしても機能する。
【００２６】
ワード線導電層４１ａ〜４１ｄは、その上下間に層間絶縁層（図示略）を挟んで積層される。ワード線導電層４１ａ〜４１ｄは、カラム方向にピッチをもってロウ方向（図３の紙面垂直方向）を長手方向として延びるように形成される。ワード線導電層４１ａ〜４１ｄは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００２７】
メモリ層４０は、図３に示すように、メモリゲート絶縁層４３、及び柱状半導体層４４Ａを有する。メモリゲート絶縁層４３は、柱状半導体層４４Ａとワード線導電層４１ａ〜４１ｄとの間に設けられる。柱状半導体層４４Ａは、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディ（チャネル）として機能する。
【００２８】
メモリゲート絶縁層４３は、ワード線導電層４１ａ〜４１ｄの側面側からメモリ柱状半導体層４４側へと、ブロック絶縁層４３ａ、電荷蓄積層４３ｂ、及びトンネル絶縁層４３ｃを有する。電荷蓄積層４３ｂは、電荷を蓄積可能に構成される。
【００２９】
ブロック絶縁層４３ａは、ワード線導電層４１ａ〜４１ｄの側壁に所定の厚みをもって形成される。電荷蓄積層４３ｂは、ブロック絶縁層４３ａの側壁に所定の厚みをもって形成される。トンネル絶縁層４３ｃは、電荷蓄積層４３ｂの側壁に所定の厚みをもって形成される。ブロック絶縁層４３ａ、及びトンネル絶縁層４３ｃは、酸化シリコン（ＳｉＯ２）の材料を用いる。電荷蓄積層４３ｂは、窒化シリコン（ＳｉＮ）の材料を用いる。
【００３０】
柱状半導体層４４Ａは、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層（図示略）を貫通するように形成される。柱状半導体層４４Ａは、基板２０に対して垂直方向に延びる。一対の柱状半導体層４４Ａは、連結半導体層４４Ｂのカラム方向の端部近傍に整合するように形成される。柱状半導体層４４Ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３１】
上記バックゲート層３０及びメモリ層４０において、一対の柱状半導体層４４Ａ、及びその下端を連結する連結半導体層４４Ｂは、メモリストリングＭＳのボディ（チャネル）として機能するメモリ半導体層４４を構成する。メモリ半導体層４４は、ロウ方向からみてＵ字状に形成される。
【００３２】
上記バックゲート層３０の構成を換言すると、バックゲート導電層３１は、メモリゲート絶縁層４３を介して連結半導体層４４Ｂの側面及び下面を取り囲むように形成される。また、上記メモリ層４０の構成を換言すると、ワード線導電層４１ａ〜４１ｄは、メモリゲート絶縁層４３を介して柱状半導体層４４Ａの側面を取り囲むように形成される。
【００３３】
選択トランジスタ層５０は、図２及び図３に示すように、ソース側導電層５１ａ、及びドレイン側導電層５１ｂを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。
【００３４】
ソース側導電層５１ａは、メモリ半導体層４４を構成する一方の柱状半導体層４４Ａの上層に形成される。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、メモリ半導体層４４を構成する他方の柱状半導体層４４Ａの上層に形成される。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは、カラム方向に所定ピッチをもってロウ方向に延びるように形成される。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３５】
選択トランジスタ層５０は、図３に示すように、ソース側ゲート絶縁層５３ａ、ソース側柱状半導体層５４ａ、ドレイン側ゲート絶縁層５３ｂ、及びドレイン側柱状半導体層５４ｂを有する。ソース側柱状半導体層５４ａは、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
【００３６】
ソース側ゲート絶縁層５３ａは、ソース側導電層５１ａとソース側柱状半導体層５４ａとの間に設けられている。ソース側柱状半導体層５４ａは、ソース側導電層５１ａを貫通するように形成されたトレンチ５３ａに形成される。ソース側柱状半導体層５４ａは、ソース側ゲート絶縁層５３ａの側面及び一対の柱状半導体層４４Ａの一方の上面に接続され、基板２０に対して垂直方向に延びるように柱状に形成される。ソース側柱状半導体層５４ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３７】
ドレイン側ゲート絶縁層５３ｂは、ドレイン側導電層５１ｂとドレイン側柱状半導体層５４ｂとの間に設けられている。ドレイン側柱状半導体層５４ｂは、ドレイン側導電層５１ｂを貫通するように形成されたトレンチ５３ｂに形成されている。ドレイン側柱状半導体層５４ｂは、ドレイン側ゲート絶縁層５３ｂの側面及び一対の柱状半導体層４４Ａの他方の上面に接続され、基板２０に対して垂直方向に延びるように柱状に形成される。ドレイン側柱状半導体層５４ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３８】
配線層６０は、図２及び図３に示すように、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１は、ソース線ＳＬとして機能する。ビット線層６２は、ビット線ＢＬとして機能する。
【００３９】
ソース線層６１は、ソース側柱状半導体層５４ａの上面に接し、ロウ方向に延びるように形成される。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５４ｂの上面に接し、カラム方向に延びるように形成される。ソース線層６１、ビット線層６２、及びプラグ層６３は、例えば、タングステン等の金属の材料を用いる。
【００４０】
次に、図４を参照して、ワード線導電層４１ａの形状について詳しく説明する。なお、ワード線導電層４１ｂ〜４１ｄは、ワード線導電層４１ａと同様の形状であるため、それらの説明は省略する。
【００４１】
ワード線導電層４１ａは、図４に示すように、１つのメモリブロックＭＢに一対設けられている。一対のワード線導電層４１ａは、上面からみて、櫛歯状に左右から噛み合うように配置される。このようなワード線導電層４１ａ〜ｄを貫通するように、前述の柱状半導体層４４ａが形成されている。なお、柱状半導体層４４ａは、後述する工程により形成されるため、ジグザグ状に配置された第１の柱状半導体層と、この第１の柱状半導体層の間の位置に配置され、同じくジグザグ状に配置された第２の柱状半導体層とを有する。第１の柱状半導体層、第２の柱状半導体層は、その直径は略同一であるが、形状が若干異なっている。また、積層方向と垂直な水平方向において並ぶ第１の柱状半導体層の数が、その間に挟まれる第２の柱状半導体層の数よりも多い。ここで、「形状が異なっている」、とは、ここでは、一定の形状の傾向を有しているという意味であり、第１の柱状半導体層が全て同一形状を有しているという意味ではなく、第２の柱状半導体層が全て同一形状を有しているという意味でもない。
なお、この図１〜図４に示す不揮発性半導体記憶装置の製造方法は、既に本出願人により出願された特許出願により知られているので、ここでは詳細な説明は省略する。
【００４２】
以上のような３次元構造の不揮発性半導体記憶装置は、多数の柱状半導体層４４Ａを備えており、この柱状半導体層４４Ａは、積層されたワード線４１及びその間の層間絶縁膜（図示せず）を貫通するように形成された多数のメモリホールに埋め込まれることで形成される。
【００４３】
ところで、このようなメモリホールは、配線と同様に、フォトリソグラフィとエッチングにより形成され、その寸法はフォトリソグラフィの解像度により左右される。また、フォトリソグラフィの解像度未満の寸法のメモリホールを形成するための手法として、いわゆる側壁転写プロセスが知られている。この側壁転写プロセスは、マスク材の側壁に側壁膜を形成した後、このマスク材を除去して、残存した側壁膜をマスクとしてエッチングを行う手法である。
【００４４】
メモリホールも、この側壁転写プロセスを用いて、フォトリソグラフィの解像度限界未満の寸法に形成することが可能である。しかし、従来の方法では、メモリホールの寸法や形状にバラつきが生じてしまうという問題があった。この実施の形態の製造方法によれば、この寸法や形状のバラツキを抑制することができる。
【００４５】
図５〜図１６を参照して、本実施の形態のメモリホールの形成方法を説明する。前述のメモリ層４０（被加工膜）が形成された後、そのメモリ層４０の表面に、例えばＢＳＧ膜（Ｂｏｒｏｎ-ｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）などからなる第１ハードマスク１０１、例えばアモルファスシリコンからなる第２ハードマスク１０２、例えば窒化シリコン（ＳｉＮ）からなる第３ハードマスク１０３、例えばＴＥＯＳ膜からなる第４ハードマスク１０４、及び例えばアモルファスシリコンからなる第５ハードマスク１０５を、その順に堆積させる。ここで各ハードマスク１０１〜１０５の材料名として挙げた物質は、あくまでも一例であり、後述する加工が得られる特性であれば、別の物質が選択可能であることはいうまでもない。第１ハードマスク１０１、及び第２ハードマスク１０２は、メモリ層４０を加工するためのハードマスクである。また、第３ハードマスク１０３、第４ハードマスク１０５、及び第５ハードマスク１０５は、メモリホールの孔径を制御するためのハードマスクである。第１〜第４ハードマスク１０１〜１０４は、全体として、被加工膜であるメモリ層４０を加工するためのマスク材として機能する。また、第５ハードマスク１０５は、後述するように犠牲膜として作用する。
【００４６】
そして、フォトリソグラフィ及びＲＩＥ（Reactive Ion Etching）により、第５ハードマスク１０５を、図６に示すような多数の円柱状のマスクに成形する（以下、このような円柱状のマスクを、円柱状マスク１０５と称する）。円柱状マスク１０５は、図６に示すようにジグザグ状に配置されている。すなわち、図６のＸ軸方向の第１の列に沿って並ぶ複数の円柱状マスク１０５は、間隔Ｌ２で配列される。第２の列の複数の円柱状マスク１０５も、同様に間隔Ｌ２で並ぶが、第２の列にある１つの円柱状マスク１０５は、第１の列の２つの円柱状マスク１０５の間の位置に形成される。第１の列の円柱状マスク１０５と、第２の列の円柱状マスク１０５との間の距離Ｌ１は、距離Ｌ２よりも小さくなるように設定されている（Ｌ１＜Ｌ２）。なお、フォトリソグラフィ及びＲＩＥに加えて、ウエットエッチングを用いたスリミング工程を実行することにより円柱状マスク１０５の直径を小さくしてもよい。
【００４７】
続いて、この円柱状の第５ハードマスク１０５に対し、例えばＢＰＳＧ（Boron-Phosphorous doped silicate glass）等のリフロー性側壁膜を減圧ＣＶＤ法により堆積させる。これにより、図７及び図８に示すように、側壁膜１０６が第５ハードマスク１０５の側壁に形成される。この側壁膜１０６の膜厚Ｄは、距離Ｌ１の１／２と第５ハードマスク１０５の半径Ｒ５との差よりも若干大きく（Ｄ＞Ｌ１／２−Ｒ５）、かつ距離Ｌ２の１／２とＲ５との差よりも小さく設定される（Ｄ＜Ｌ２／２−Ｒ５）。これにより、第１の列にある第５ハードマスク１０５に沿った側壁膜１０６は、斜め下方向の第２の列にある第５ハードマスク１０５に沿った側壁膜１０６と接触する。
【００４８】
一方、同じ列（Ｘ軸方向）において並ぶ２つの第５ハードマスク１０５の側壁膜１０６は、互いに接触せず、ホールＨｂ’を形成する。このホールＨｂ’は、第５ハードマスク１０５の配列がジグザグ状であることから、図８に示すように中央部がくびれた略長方形状となる。その後、円柱状マスク１０５（犠牲膜）は、アルカリ溶液により除去される。図９に示すように、円柱状マスク１０５が除去された後には、ホールＨａが形成される。
【００４９】
その後、例えば酸素雰囲気の８００℃、１０分の熱工程を施し、融点の低いＢＰＳＧ膜（側壁膜１０６）を流動させ表面エネルギーを緩和させる。これにより、長方形状のホールＨｂ’は、図１０、図１１に示すように、真円度の高いホールＨｂに変化する。ただし、このホールＨｂは、ホールＨａとは大きさ・形状ともに異なるものとなる。また、ホールＨｂは、２つのホールＨａの間に挟まれた位置に形成されるため、Ｘ方向、Ｙ方向におけるホールＨａの数は、ホールＨｂの数よりも多くなる。
【００５０】
続いて、このホールＨａ及びＨｂを有する側壁膜１０６（ＢＰＳＧ膜）をマスクとして、第４ハードマスク１０４、及び第３ハードマスク１０３、に対しＲＩＥを実行する。これにより、ホールＨａ及びＨｂは、図１２に示すように、それぞれ第２ハードマスク１０２の上面にまで達する。
【００５１】
続いて、図１３に示すように、熱燐酸溶液を用いたウエットエッチング（等方性エッチング）を実行して、第３ハードマスク１０３をエッチングする。このウエットエッチングでは、エッチングレートの差により、第３ハードマスク１０３のみがエッチングされ、第４ハードマスク１０４及び側壁膜１０６は殆どエッチングされない。これにより、第３ハードマスクの側面の位置は、第４ハードマスク１０４及び側壁膜１０６の側面の位置に比べ、例えば距離ｄだけ後退する。この距離ｄにより、最終的に形成されるメモリホールの直径が決まる。
【００５２】
続いて、例えば窒化シリコンからなる堆積膜１０７を、ホールＨａ、Ｈｂの内部、及び側壁膜１０６の表面に減圧ＣＶＤ法を用いて堆積させる。ホールＨａ、Ｈｂでは、第４ハードマスク１０４及び側壁膜１０６が第３ハードマスク１０３に比べ距離ｄだけ突出しているので、第４ハードマスク１０４及び側壁膜１０６の部分（ホールＨａ、Ｈｂの開口部）で堆積膜１０７が先に閉塞し、第３ハードマスク１０３の部分には空洞が残る。この空洞の直径は、元のホールＨａ、Ｈｂの直径の如何にかかわらず、２ｄとなる。
【００５３】
その後、例えば、窒化シリコン膜膜とＴＥＯＳ膜が１対１でエッチングされる条件にてウエットエッチングを実行して、ホールＨａ、Ｈｂの開口部付近の堆積膜１０７、側壁膜１０６及び第４ハードマスク１０４を除去する。これにより、図１５、図１６に示すように、ホールＨａがあった部分には、ホールＨｃが形成され、一方、ホールＨｂがあった部分にはホールＨｄが形成される。もしホールＨａ、Ｈｂの直径に有意な差があった場合であっても、ホールＨｃ、Ｈｄの直径はいずれも略２ｄとなる。ここでの距離２ｄは、図１３で説明したウエットッチング量ｄで決定される。このようなホールＨｃ、Ｈｄを有する第３ハードマスク１０３及び堆積膜１０７をマスクとして第１ハードマスク及び第２ハードマスクに対しＲＩＥを実行し、さらにその下方にあるメモリ層４０に対しＲＩＥを実行することにより、均一な直径を有し、しかもフォトリソグラフィの解像度未満のメモリホールを形成することができる。
【００５４】
ホールＨｃは、円柱状の円柱状マスク１０５に由来しており、一方、ホールＨｄは略矩形状のホールＨｂ‘に由来しているので、形状の特徴は若干異なっている。しかし、図１１で説明した熱工程により、ホールＨａ、Ｈｂはいずれも略円形に近づいており、メモリストリングの特性として有意な差は生じない。
【００５５】
以上説明したように、上述の実施の形態によれば、フォトリソグラフィの解像限界未満の直径を有し且つ均一な直径及び形状を有するメモリホールを有する不揮発性半導体記憶装置を提供することができる。具体的には、この実施の形態により形成されるホールＨｃ、Ｈｄの直径２ｄは、最初に形成される円柱状の円柱状マスク１０５の直径の６０〜７０％程度に縮小される。これにより、例えばＥＵＶリソグラフィなどの最先端技術を用いなくても、微細ピッチのメモリホールを形成することが可能となり、製造プロセスのコスト抑制が可能となる。そして、形成されたメモリホールの直径及び形状にも有意なバラツキは生じない。
【００５６】
［第２の実施の形態］
次に、図１７〜図２０を参照して、第２の実施の形態に係る不揮発性半導体記憶装置について説明する。この実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態（図１〜図４）と略同一であり、また、製造工程も、第１の実施の形態（図５〜図１６）と略同一である。この第２の実施の形態は、第１の実施の形態の製造工程に加えた追加の製造工程を有する点に特徴を有する。
【００５７】
この第２の実施の形態では、第１の実施の形態の図１５の工程の後、図１７に示すように、例えばＴＥＯＳ膜等からなる犠牲膜１０８をＣＶＤ法により堆積して、ホールＨｃ及びＨｄを犠牲膜１０８により埋める。
さらに、ＲＩＥ又はウェットエッチングを施すことで、ホールＨｃ及びＨｄの内部以外の犠牲膜１０８を除去する。
【００５８】
その後、図１８に示すように、５ｋｅＶ、１ｅ１５ｃｍ−２程度の条件でボロン（Ｂ）を第２ハードマスク１０２の方向にイオン注入する。このとき、第３ハードマスク１０３及び堆積膜１０７が形成されていない領域（すなわち、メモリセルアレイ１の外の領域）における第２ハードマスク１０２にはボロンが注入される。一方、第３ハードマスク１０３及び堆積膜１０７が形成されている領域の第２ハードマスク１０２には、ボロン（Ｂ）はほとんど注入されない。
【００５９】
続いて、図１９に示すように、バッファードフッ酸処理により、犠牲膜１０８を除去したのち、アルカリ処理を実行することにより、第２ハードマスク１０２をエッチングする。このとき、ホールＨｃ、Ｈｄの底部の第２ハードマスク１０２は、図１８の工程によりボロンが注入されていないためエッチングされるが、それ以外の第２ハードマスク１０２は、ボロンが注入されたことによりエッチングレートが著しく低下し、エッチングされずに残存する。この図１９の状態から、図２０に示すように、残存した第３ハードマスク１０３、堆積膜１０７及び第２ハードマスク１０２をマスクとして、第１ハードマスク１０１に対しＲＩＥを実行する。
【００６０】
この第２の実施の形態によれば、追加のリソグラフィ工程なしにメモリセルアレイ１の外部に第２ハードマスク１０２を残存させることが可能である。このため、メモリセルアレイ１の外部の第１ハードマスク１０１もエッチングされず残存し、更にその下のメモリ層４０もエッチングされず残存する。メモリセルアレイ１の外部のメモリ層４０は、階段状に加工されてコンタクトプラグを接続するためのコンタクト形成領域とされる。このため、本実施形態によれば、このようなコンタクト形成領域等を低コストで形成することが可能である。
【００６１】
なお、図１７の犠牲膜１０８を形成する工程を省略し、代りに図１８のイオン注入を斜めイオン注入（注入角度３０度以上）とすることにより、同一の効果を得ることも可能である。
【００６２】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００６３】
例えば、上記の実施の形態の説明では、図１〜図４に示す不揮発性半導体記憶装置のメモリホールを形成する場合を例に取って説明したが、本発明はこれに限定されるものではない。例えば、図２１〜図２３に示すような変形例に係る不揮発性半導体記憶装置にも、本発明を適用することができる。この図２１〜図２３に示す変形例の不揮発性半導体記憶装置に本発明を適用すると、配線層数を削減することができ、また、メモリセルアレイの端部において不要なメモリホールを開口することが必要なくなるなどのメリットを享受することができる。
【００６４】
以下、この変形例に係る不揮発性半導体記憶装置を、図２１〜図２３を参照して説明する。図２１は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図であり、図２２は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図である。図２３は、図２２のＡ−Ａ’断面図である。
図２１に示すように、この変形例に係る不揮発性半導体記憶装置においては、シリコン基板２１１の上層部分に不純物拡散層が形成されており、これがバックゲート２１２となっている。また、図２１に示すように、シリコン基板２１１上には、絶縁膜２１３が設けられており、絶縁膜２１３上には、それぞれ複数の電極膜２１４と絶縁膜２１５とが交互に積層されている。後述するように、電極膜２１４は例えばポリシリコンからなり、メモリセルのコントロールゲート（ＣＧ）として機能する。一方、絶縁膜２１５は例えばシリコン酸化物（ＳｉＯ２）からなり、電極膜２１４同士を絶縁する層間絶縁膜として機能する。それぞれ複数の電極膜２１４及び絶縁膜２１５により、積層体２１９が構成されている。
【００６５】
積層体２１９上には、絶縁膜２１６、選択ゲート電極２１７及び絶縁膜２１８がこの順に成膜されている。選択ゲート電極２１７は、例えばポリシリコンからなる導電膜がＹ方向に沿って分断されて形成されたものであり、Ｘ方向に延びる複数本の配線状の導電部材となっている。また、電極膜２１４は、例えばポリシリコンからなる導電膜がＹ方向に沿って分断されて形成されたものであり、Ｘ方向に延びる複数本の配線状の導電部材となっている。各電極膜２１４は選択ゲート電極２１７毎に分断されており、１枚の選択ゲート電極２１７の直下域に、各段の電極膜１４が多段に配列されている。すなわち、電極膜２１４は、ＹＺ平面においてマトリクス状に配列されており、相互に離隔している。
【００６６】
そして、図２１〜図２３に示すように、積層体２１９並びに絶縁膜２１６、選択ゲート電極２１７及び絶縁膜２１８には、積層方向（Ｚ方向）に延びる複数本の貫通ホール２２１が形成されている。貫通ホール２２１はＸ方向及びＹ方向に沿ってマトリクス状に配列されており、その配列周期は、Ｘ方向及びＹ方向のそれぞれにおいて一定である。１本の選択ゲート電極２１７には、Ｘ方向に沿って一列に配列された複数個の貫通ホール２２１が貫通している。従って、Ｘ方向に配列された貫通ホール２２１は、同一の選択ゲート電極２１７及び同一の電極膜２１４を貫いているが、Ｙ方向に配列された貫通ホール２２１は、相互に異なる選択ゲート電極２１７及び異なる電極膜２１４を貫いている。また、各貫通ホール２２１は積層体２１９全体を貫いているが、バックゲート２１２は貫いていない。
【００６７】
また、絶縁膜２１３内には、ある貫通ホール２２１の下端部を、この貫通ホール２２１から見て、Ｘ方向に１列分、Ｙ方向に一列分離隔した位置（以下、「斜め位置」という）に配置された他の貫通ホール２２１の下端部に連通させるように、連通孔２２２が形成されている。これにより、相互に斜め位置に配置された一対の貫通ホール２２１と、それらを相互に連通させる連通孔２２２とにより、１本の連続したＵ字孔２２３が形成されている。各貫通ホール２２１は、必ず連通孔２２２を介して他の貫通ホール２２１に連通されている
【００６８】
そして、Ｕ字孔２２３のうち、積層体２１９の内部に位置する部分の内面上には、ＯＮＯ膜（Oxide Nitride Oxide film：酸化物−窒化物−酸化物膜）２２４が設けられている。ＯＮＯ膜２２４においては、外側から順に、絶縁性のブロック絶縁層２２５、電荷蓄積層２２６、絶縁性のトンネル層２２７が積層されている。ブロック絶縁層２２５は絶縁膜２１３、電極膜２１４及び絶縁膜２１５に接している。ブロック絶縁層２５及びトンネル層２２７は、例えばシリコン酸化物（ＳｉＯ２）からなり、電荷蓄積層２２６は、例えばシリコン窒化物（ＳｉＮ）からなる。一方、Ｕ字孔２２３のうち、絶縁膜２１６、選択ゲート電極２１７及び絶縁膜２１８の内部に位置する部分の内面上には、ゲート絶縁膜２２８が設けられている。
【００６９】
Ｕ字孔２２３の内部には、不純物がドープされた半導体、例えば、ポリシリコンが埋め込まれている。これにより、貫通孔２２１の内部における積層体２１９内に相当する部分には、例えばポリシリコンからなるシリコンピラー２３１が形成されている。また、貫通孔２２１の内部における絶縁膜２１６、選択ゲート電極２１７及び絶縁膜２１８内に相当する部分には、例えばポリシリコンからなるシリコンピラー２３４が形成されている。シリコンピラー２３１の上端部はシリコンピラー２３４の下端部に接続されている。シリコンピラー２３１及び２３４の形状は、Ｚ方向に延びる柱形であり、例えば円柱形である。
【００７０】
また、連通孔２２２の内部には、例えばポリシリコンからなる接続部材２３２が形成されている。接続部材２３２の形状は、Ｚ方向に対して直交し、Ｘ方向及びＹ方向の双方に対して傾斜する斜め方向に延びる柱形である。接続部材２３２は、１本のシリコンピラー２３１の下端部と他の１本のシリコンピラー２３１の下端部とを接続している。Ｚ方向から見て、接続部材２３２はＸ方向及びＹ方向の双方に沿って配列されている。接続部材２３２同士は、相互に電気的に離隔されている。
【００７１】
そして、同一のＵ字孔２２３内に形成された一対のシリコンピラー２３１及び接続部材２３２は、同じ材料、例えばポリシリコンによって一体的に形成されており、１本のＵ字シリコン部材２３３を形成している。従って、Ｕ字シリコン部材２３３は、その長手方向に沿って切れ目無く連続的に形成されている。また、同一のＵ字シリコン部材２３３に属する一対のシリコンピラー２３１、すなわち、接続部材２３２を介して相互に接続された一対のシリコンピラー２３１は、互いにＸ方向及びＹ方向に離隔しており、相互に異なる電極膜２１４を貫いている。また、この一対のシリコンピラー２３１に接続された一対のシリコンピラー２３４は、相互に異なる選択ゲート電極２１７を貫いている。
【００７２】
絶縁膜２１８上には、選択ゲート電極２１７が延びる方向（Ｘ方向）に対して直交した方向（Ｙ方向）に延びる複数本のビット線ＢＬ、ｂＢＬが設けられている。ビット線ＢＬ、ｂＢＬは、例えばタングステン（Ｗ）及び窒化チタン（ＴｉＮ）の積層膜によって形成されている。この他、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）等からなる金属膜や、それらを含む積層膜を用いることもできる。各ビット線ＢＬは、Ｙ方向に沿って配列された各列のシリコンピラー２３４の直上域を通過するように配設されており、各シリコンピラー２３４の上端部に接続されている。すなわち、Ｙ方向に沿って配列された一列のシリコンピラー２３４は、同一のビット線ＢＬに接続されている。
【００７３】
また、上述の如く、接続部材２３２は、Ｘ方向及びＹ方向に一列ずつ離隔した位置にある一対のシリコンピラー２３１同士を接続するものであるため、接続部材２３２を含むＵ字シリコン部材２３３は、Ｙ方向において隣り合う一対のビット線ＢＬの間に接続されている。そして、１本のビット線ＢＬに共通接続された複数の接続部材２３２は全て、他の１本のビット線ＢＬに共通接続されている。換言すれば、装置１に形成された複数本のビット線ＢＬは、隣り合う２本のビット線ＢＬ毎にグループ分けされており、同一グループに属するビット線ＢＬ同士は、複数本のＵ字シリコン部材２３３によって相互に接続されているが、異なるグループに属するビット線ＢＬ同士が、Ｕ字シリコン部材２３３によって接続されることはない。従って、同一グループに属するビット線ＢＬ間に接続された接続部材２３２は、ビット線ＢＬが延びる方向、すなわち、Ｙ方向に沿って配列されている。
【００７４】
また、上記の実施の形態では、３次元型のＮＡＮＤ型フラッシュメモリを例に挙げて説明したが、積層体に対し所定の間隔でホールを作る半導体装置にも、本発明を適用することが可能である。
【符号の説明】
【００７５】
ＭＡ・・・メモリセルアレイ、 ＣＣ・・・制御回路、 ＭＢ・・・メモリブロック、 ＭＵ・・・メモリユニット、 ＭＳ・・・メモリストリング、 ＭＴｒ１〜ＭＴｒ８・・・メモリトランジスタ、 ＳＳＴｒ・・・ソース側選択トランジスタ、 ＳＤＴｒ・・・ドレイン側選択トランジスタ、 ＢＴｒ・・・バックゲートトランジスタ、３０・・・バックゲート層、４０・・・メモリ層、５０・・・選択トランジスタ層、６０・・・配線層、  ４１ａ〜４１ｄ・・・ワード線導電層、  ４３・・・メモリゲート絶縁層、  ４３ａ・・・ブロック絶縁層、  ４３ｂ・・・電荷蓄積層、  ４３ｃ・・・トンネル絶縁層、  ４４Ａ・・・柱状半導体層、  ４４Ｂ・・・連結半導体層、  ５１ａ・・・ソース側導電層、  ５１ｂ・・・ドレイン側導電層、  ５３ａ・・・ソース側ゲート絶縁層、    ５３ｂ・・・ドレイン側ゲート絶縁層、  ５４ａ・・・ソース側柱状半導体層、    ５４ｂ・・・ドレイン側柱状半導体層、  ６０・・・ソース線層、  ６２・・・ビット線層、  ６３プラグ層、  １０１・・・第１ハードマスク、  １０２・・・第２ハードマスク、  １０３・・・第３ハードマスク、  １０４・・・第４ハードマスク、  １０５・・・第５ハードマスク、  １０６・・・側壁膜、  １０７・・・堆積膜、  １０８・・・犠牲膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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