(57)【要約】【課題】信号の歪みの発生が抑制された半導体装置、および半導体装置の製造方法を提供する。【解決手段】電界効果トランジスタが設けられたトランジスタ領域と、前記電界効果トランジスタと電気的に接続された金属層が設けられた配線領域と、を備え、前記配線領域は、前記金属層と基板との間に設けられた絶縁層と、前記金属層の下の前記絶縁層に設けられ、前記絶縁層よりも誘電率が低い低誘電率層と、を備える、半導体装置。【選択図】図９
2017064937.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタが設けられたトランジスタ領域と、
前記電界効果トランジスタと電気的に接続された金属層が設けられた配線領域と、
を備え、
前記配線領域は、
前記金属層と基板との間に設けられた絶縁層と、
前記金属層の下の前記絶縁層に設けられ、前記絶縁層よりも誘電率が低い低誘電率層と、
を備える、半導体装置。
【請求項２】
前記低誘電率層は、複数設けられ、
前記低誘電率層の各々は、ストライプ状に配置される、請求項１に記載の半導体装置。
【請求項３】
前記低誘電率層は、複数設けられ、
前記低誘電率層の各々は、千鳥状に配置される、請求項１に記載の半導体装置。
【請求項４】
前記絶縁層は、複数層設けられ、
前記低誘電率層は、前記絶縁層の各々に設けられる、請求項１に記載の半導体装置。
【請求項５】
前記絶縁層の各々に設けられた前記低誘電率層は、前記基板を平面視した際に重ならないように配置される、請求項４に記載の半導体装置。
【請求項６】
前記絶縁層の各々に設けられた前記低誘電率層は、前記基板を平面視した際に千鳥状に配置される、請求項５に記載の半導体装置。
【請求項７】
前記低誘電率層は、前記基板まで貫通して設けられる、請求項１に記載の半導体装置。
【請求項８】
前記金属層の上に、金属間絶縁層を介してさらに上部金属層が設けられ、
前記金属層と、前記上部金属層との間の前記金属間絶縁層には、前記金属間絶縁層よりも誘電率が低い金属間低誘電率層が設けられる、請求項１に記載の半導体装置。
【請求項９】
前記低誘電率層は、前記基板を平面視した際の前記金属層の射影領域に少なくとも設けられる、請求項１に記載の半導体装置。
【請求項１０】
前記金属層は、前記電界効果トランジスタと電気的に接続された配線または電極のいずれかである、請求項１に記載の半導体装置。
【請求項１１】
前記低誘電率層は、複数設けられ、
前記低誘電率層の各々の上端または下端の少なくともいずれかは、同一層に設けられる、請求項１に記載の半導体装置。
【請求項１２】
前記電界効果トランジスタは、高周波デバイス用の電界効果トランジスタである、請求項１に記載の半導体装置。
【請求項１３】
トランジスタ領域に電界効果トランジスタを形成する工程と、
前記電界効果トランジスタと電気的に接続された金属層が設けられる配線領域、および前記トランジスタ領域を絶縁層で埋め込む工程と、
前記絶縁層に、前記絶縁層よりも誘電率が低い低誘電率層を形成する工程と、
前記低誘電率層の上に、前記金属層を形成する工程と、
を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置、および半導体装置の製造方法に関する。
【背景技術】
【０００２】
例えば、高周波デバイスのスイッチ素子として、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）が用いられている。高周波スイッチ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ−ＳＷｉｔｃｈ：ＲＦ−ＳＷ）は、高周波（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ：ＲＦ）の送受信をオンまたはオフにするスイッチであり、主に携帯電話などの携帯通信端末のフロントエンドに用いられる。【０００３】
ここで、電界効果トランジスタを高周波スイッチに用いる場合、電界効果トランジスタには、通過する高周波信号の損失を低減させること、および通過する高周波信号以外の信号を生じさせない（すなわち、信号の歪みを生じさせない）ことが求められる。【０００４】
例えば、下記の特許文献１には、電界効果トランジスタのゲート電極の周囲に空隙を形成することにより、ゲート電極とコンタクトプラグとの間の寄生容量を減少させ、通過する高周波信号の損失を低下させる技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３５９３６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１に開示された技術では、電界効果トランジスタを通過した信号において、入出力信号以外の信号（すなわち、信号の歪み）が発生することを抑制することは困難であった。【０００７】
そこで、本開示では、入出力信号以外の信号の発生を抑制することが可能な、新規かつ改良された半導体装置、および該半導体装置の製造方法を提案する。
【課題を解決するための手段】
【０００８】
本開示によれば、電界効果トランジスタが設けられたトランジスタ領域と、前記電界効果トランジスタと電気的に接続された金属層が設けられた配線領域と、を備え、前記配線領域は、前記金属層と基板との間に設けられた絶縁層と、前記金属層の下の前記絶縁層に設けられ、前記絶縁層よりも誘電率が低い低誘電率層と、を備える、半導体装置が提供される。【０００９】
また、本開示によれば、トランジスタ領域に電界効果トランジスタを形成する工程と、前記電界効果トランジスタと電気的に接続された金属層が設けられる配線領域、および前記トランジスタ領域を絶縁層で埋め込む工程と、前記絶縁層に、前記絶縁層よりも誘電率が低い低誘電率層を形成する工程と、前記低誘電率層の上に、前記金属層を形成する工程と、を含む、半導体装置の製造方法が提供される。【００１０】
本開示によれば、半導体装置における配線または電極の少なくともいずれかと、基板との間に生じる非線形な寄生容量を低減することが可能である。これにより、半導体装置の入出力信号における非線形性を低減することが可能である。
【発明の効果】
【００１１】
以上説明したように本開示によれば、入出力信号以外の信号の発生を抑制することが可能である。【００１２】
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
【図面の簡単な説明】
【００１３】
【図１】本開示の一実施形態に係る半導体装置を備える高周波スイッチの構成を示した概念図である。
【図２】本開示の一実施形態に係る半導体装置を備える高周波スイッチの構成を示した概念図である。
【図３】図２で示したＳＰＳＴスイッチの等価回路の回路図である。
【図４】ＳＰＳＴスイッチがオン時の等価回路の回路図である。
【図５】ＳＰＳＴスイッチがオフ時の等価回路の回路図である。
【図６】高調波歪み、および相互変調歪みを説明する説明図である。
【図７】３Ｇ規格および２Ｇ規格のそれぞれに対応したマルチバンド対応のスイッチング素子を説明する概念図である。
【図８】本開示の一実施形態に係る半導体装置の全体構成を示す平面図である。
【図９】同実施形態に係る半導体装置の断面構造を示す積層方向の断面図である。
【図１０】半導体装置における非線形容量を説明する説明図である。
【図１１】第１の構造例に係る半導体装置の積層方向の断面図である。
【図１２Ａ】第１の構造例の低誘電率層の平面配置の一例を示した平面図である。
【図１２Ｂ】第１の構造例の低誘電率層の平面配置の一例を示した平面図である。
【図１３】第２の構造例に係る半導体装置１０の積層方向の断面図である。
【図１４Ａ】第２の構造例の低誘電率層の配置の一例を示した平面図である。
【図１４Ｂ】第２の構造例の低誘電率層の配置の一例を示した平面図である。
【図１５】第３の構造例に係る半導体装置の積層方向の断面図である。
【図１６】第４の構造例に係る半導体装置の積層方向の断面図である。
【図１７】第５の構造例に係る半導体装置の積層方向の断面図である。
【図１８】第６の構造例に係る半導体装置の積層方向の断面図である。
【図１９】同実施形態に係る半導体装置の製造工程を示した積層方向の断面図である。
【図２０】同実施形態に係る半導体装置の製造工程を示した積層方向の断面図である。
【図２１】同実施形態に係る半導体装置の製造工程を示した積層方向の断面図である。
【図２２】同実施形態に係る半導体装置の製造工程を示した積層方向の断面図である。
【図２３】同実施形態に係る半導体装置の製造工程を示した積層方向の断面図である。
【図２４】同実施形態に係る半導体装置の製造工程を示した積層方向の断面図である。
【図２５】同実施形態に係る半導体装置の製造工程を示した積層方向の断面図である。
【図２６】同実施形態に係る半導体装置の製造工程を示した積層方向の断面図である。
【図２７】同実施形態に係る半導体装置の製造工程を示した積層方向の断面図である。
【図２８】同実施形態に係る半導体装置の製造工程を示した積層方向の断面図である。
【図２９】同実施形態に係る半導体装置の製造工程を示した積層方向の断面図である。
【図３０】同実施形態に係る半導体装置の製造工程を示した積層方向の断面図である。
【図３１】同実施形態に係る半導体装置の適用例である無線通信装置の一例を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１５】
なお、説明は以下の順序で行うものとする。
０．技術的背景
１．半導体装置の構成
１．１．第１の構造例
１．２．第２の構造例
１．３．第３の構造例
１．４．第４の構造例
１．５．第５の構造例
１．６．第６の構造例
２．半導体装置の製造方法
３．適用例
【００１６】
＜０．技術的背景＞
まず、図１〜図７を参照して、本開示の技術的背景について説明する。図１および図２は、本開示の一実施形態に係る半導体装置を備える高周波スイッチの構成を示した概念図である。
【００１７】
図１および図２に示す高周波スイッチは、携帯電話などの携帯情報端末のフロントエンドに用いられる。高周波スイッチは、入出力するポートの数により、ＳＰＳＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｓｉｎｇｌｅ  Ｔｈｒｏｕｇｈ：単極単投）、ＳＰＤＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｕｇｈ：単極双投）、ＳＰ３Ｔ、およびＳＰＮＴ（Ｎは自然数）といった様々な構成に分類される。
【００１８】
図１にＳＰ１０Ｔ（単極十投）スイッチの構成例を示す。図１に示すように、ＳＰ１０Ｔスイッチ１は、アンテナＡＮＴに接続された一つの極と、１０個の接点とを備える。また、図２にＳＰＳＴ（単極単投）スイッチの構成例を示す。図２に示すようにＳＰＳＴスイッチ１Ａは、アンテナＡＮＴに接続された一つの極と、オンまたはオフが切り替えられる１個の接点とを備える。
【００１９】
なお、高周波スイッチ１は、様々な構成を取り得るが、どの構成の高周波スイッチも図２で示したＳＰＳＴスイッチ１Ａの基本回路構成を組み合わせることで作製することが可能である。
【００２０】
図３は、図２で示したＳＰＳＴスイッチ１Ａの等価回路の回路図である。図３に示すように、ＳＰＳＴスイッチ１Ａは、例えば、アンテナＡＮＴに接続された第１ポートＰｏｒｔ１と、第２ポートＰｏｒｔ２と、第１スイッチング素子ＦＥＴ１と、第２スイッチング素子ＦＥＴ２とを備える。なお、第１スイッチング素子ＦＥＴ１は、第１ポートＰｏｒｔ１と、グランドとの間に設けられ、第２スイッチング素子ＦＥＴ２は、第１ポートＰｏｒｔ１と、第２ポートＰｏｒｔ２との間に設けられる。
【００２１】
ＳＰＳＴスイッチ１Ａは、第１スイッチング素子ＦＥＴ１、および第２スイッチング素子ＦＥＴ２のゲートに、抵抗を介してコントロール電圧Ｖｃ１、Ｖｃ２が印加されることにより、オンおよびオフが制御される。
【００２２】
ＳＰＳＴスイッチ１がオン時またはオフ時の等価回路は、単位長当たりの電界効果トランジスタの抵抗値Ｒｏｎ（Ω・ｍｍ）、単位長当たりの電界効果トランジスタの容量値Ｃｏｆｆ（ｆＦ／ｍｍ）、ゲート幅Ｗｇ１、Ｗｇ２（ｍｍ）を用いて、図４および図５のように表すことができる。図４は、ＳＰＳＴスイッチ１Ａがオン時の等価回路の回路図であり、図５は、ＳＰＳＴスイッチ１Ａがオフ時の等価回路の回路図である。
【００２３】
すなわち、ＳＰＳＴスイッチ１Ａがオン状態の場合、図４に示すように、第２スイッチング素子ＦＥＴ２が導通状態となり、第１スイッチング素子ＦＥＴ１が非導通状態となる。一方、ＳＰＳＴスイッチ１Ａがオフ状態の場合、図５に示したように、第１スイッチング素子ＦＥＴ１が導通状態となり、第２スイッチング素子ＦＥＴ２が非導通状態となる。
【００２４】
図４および図５を参照すると、第１スイッチング素子ＦＥＴ１、および第２スイッチング素子ＦＥＴ２のオン抵抗は、それぞれＲｏｎ／Ｗｇ１、Ｒｏｎ／Ｗｇ２と表すことができる。また、第１スイッチング素子ＦＥＴ１、および第２スイッチング素子ＦＥＴ２のオフ容量は、Ｃｏｆｆ＊Ｗｇ１、Ｃｏｆｆ＊Ｗｇ２と表すことができる。すなわち、オン抵抗は、ゲート幅Ｗｇ１、Ｗｇ２に反比例し、オフ容量は、ゲート幅Ｗｇ１、Ｗｇ２に比例する。
【００２５】
ここで、高周波スイッチでは、通過する高周波信号以外の信号を生じさせない（すなわち、信号の歪みを生じさせない）ことが求められる。特に、高調波歪み、および相互変調歪みと称される信号の歪みを抑制することが求められる。
【００２６】
以下では、高調波歪み、および相互変調歪みについて、図６を参照して説明する。図６は、高調波歪み、および相互変調歪みを説明する説明図である。
【００２７】
理想的な高周波スイッチでは、周波数ｆ１の入力信号に対して、周波数ｆ１の出力信号が出力される。しかしながら、実際の高周波スイッチでは、電界効果トランジスタのオン抵抗およびオフ容量が非線形性を有するため、図６の（Ａ）に示すように、出力信号にｆ２およびｆ３などの信号の歪みが生じてしまう。
【００２８】
具体的には、図６の（Ａ）に示すように、特定の周波数ｆ１の信号が非線形な回路を通過した場合、出力される信号には、周波数ｆ１の基本信号に加えて、Ｎ倍の周波数ｆｎ（＝Ｎｆ１）の第Ｎ高調波歪み（Ｎは２以上の自然数）が含まれてしまう。特に、高調波歪みの中でも、２倍の周波数ｆ２（＝２ｆ１）の第２高調波歪み、および３倍の周波数ｆ３（＝３ｆ１）の第３高調波歪みは、通信機器の送受信信号への影響が大きいため、抑制することが求められている。
【００２９】
また、図６の（Ｂ）に示すように、それぞれ周波数ｆ１、ｆ２の２つの入力信号が非線形な回路を通過し、周波数２ｆ１、２ｆ２の２つの第２次高調波が生じた場合、第２次高調波と、入力波との相互変調により、周波数が２ｆ１−ｆ２、２ｆ２−ｆ１である３次相互変調歪み（ＩＭ３）が生じてしまう。同様に、第３次高調波と、第２次高調波との相互変調により、周波数が３ｆ１−２ｆ２、３ｆ２−２ｆ１である５次相互変調歪み（ＩＭ５）が生じてしまう。
【００３０】
相互変調歪みの発生について、数式を用いてより詳細に説明する。非線形な回路からの出力信号は、例えば、以下の式１に示すように、テイラー展開によって線形項である０次および１次の項と、非線形項である２次以降の項との和として表すことができる。
【００３１】
【数１】
2017064937.tif 000003
【００３２】
ここで、Ｖ０に以下の式２で表される２つの入力信号Ｖ１およびＶ２を代入すると、以下の式３のようになる。
【００３３】
【数２】
2017064937.tif 000004
【００３４】
【数３】
2017064937.tif 000005
【００３５】
式３に示すように、非線形な回路からの出力信号Ｖ０には、入力信号Ｖ１、Ｖ２に含まれていない周波数２ω１−ω２、２ω２−ω１の信号が含まれていることがわかる。すなわち、この周波数２ω１−ω２、２ω２−ω１の信号が上述した３次相互変調歪みに相当する。同様にして、入力信号の高調波歪みからは、５次相互変調歪みも生じていると考えられる。したがって、非線形な回路では、本来、入力信号に含まれていない周波数の信号を回路内部で作り出してしまうことがわかる。
【００３６】
このような非線形な回路から発生する高調波歪み、および相互変調歪みの影響を抑制するために、例えば、出力信号の周波数以外の周波数を減衰させるフィルタ（例えば、バンドパスフィルタなど）を使用することが提案されている。しかしながら、このような方法では、高調波歪み、および相互変調歪みの出力信号への影響を十分に抑制することは困難であった。
【００３７】
図７を参照して、上記について具体的に説明する。図７は、３Ｇ規格および２Ｇ規格のそれぞれに対応したマルチバンド対応のスイッチング素子を説明する概念図である。
【００３８】
図７に示すように、スイッチング素子１Ｂは、受信信号Ｒｘ１を受信し、送信信号Ｔｘ１を送信する３Ｇ規格（例えば、Ｗ−ＣＤＭＡ（登録商標）など）の回路と、受信信号Ｒｘ２を受信し、送信信号Ｔｘ２を送信する２Ｇ規格（例えば、ＧＳＭ（登録商標）など）の回路とを切り替える。２Ｇ規格の回路では、別のスイッチング素子７によって送受信信号を選別しており、３Ｇ規格の回路では、送受信信号の周波数帯域のみを通過させるデュプレクサ５によって送受信信号を選別している。
【００３９】
例えば、デュプレクサ５が送信信号の周波数として１９５０ＭＨｚを通過させ、受信信号の周波数として２１４０ＭＨｚを通過させる場合を考える。ここで、１９５０ＭＨｚの送信信号と、１７６０ＭＨｚの妨害信号とが同時にスイッチング素子１Ｂに入った場合、３次相互変調歪みとして、受信信号と同様の２１４０ＭＨｚ（＝２×１９５０−１７６０）の周波数の信号が発生してしまう。このような３次相互変調歪みは、デュプレクサ５を通過してしまうため、受信信号に対するノイズ源となってしまう。
【００４０】
特に、３Ｇ規格の回路は、スイッチング素子７によってオンおよびオフが切り替えられる２Ｇ規格の回路と異なり、常にオン状態である。そのため、送受信信号と同様の周波数の相互変調歪みが生じた場合、３Ｇ規格の回路では、生じた相互変調歪みがデュプレクサ５を通過して送受信回路に流れ込んでしまう。
【００４１】
したがって、所定の周波数帯域以外の周波数の信号を減衰させるフィルタを使用した場合であっても、高調波歪み、および相互変調歪みの影響を十分に抑制することは困難であった。そのため、高調波歪み、および相互変調歪みが発生しにくい、非線形性が低いスイッチング素子が求められていた。
【００４２】
本開示の一実施形態に係る半導体装置は、配線または電極の少なくともいずれかと、基板との間に生じる非線形な寄生容量を低減することにより、半導体装置における非線形性を低下させることができる。これにより、本実施形態に係る半導体装置は、出力信号にて高調波歪み、および相互変調歪みが発生することを抑制することができる。
【００４３】
＜１．半導体装置の構成＞
次に、図８および図９を参照して、本実施形態に係る半導体装置の構造について説明する。図８は、本実施形態に係る半導体装置の全体構成を示す平面図である。
【００４４】
図８に示すように、本実施形態に係る半導体装置１０は、例えば、ＳＰＳＴスイッチ１Ａにおける第１または第２スイッチング素子ＦＥＴ１、ＦＥＴ２を構成する高周波デバイス用の電界効果トランジスタを含む。また、半導体装置１０に含まれる電界効果トランジスタは、ゲート電極２０と、ソース電極３０Ｓと、ドレイン電極３０Ｄとを備える。
【００４５】
ゲート電極２０は、同一方向（例えば、Ｙ方向）に延伸された複数のフィンガー部２０１と、複数のフィンガー部２０１を連結する連結部２０２とを備え、いわゆるマルチフィンガー構造を有する。ゲート電極２０のゲート幅Ｗｇは、電界効果トランジスタの低損失化を図るため、ロジック回路などに使われる電界効果トランジスタに対して、数百μｍ〜数ｍｍ程度に大きくしてもよく、フィンガー部２０１の長さ（フィンガー長）Ｌ２１は、数十μｍであってもよい。また、連結部２０２は、ゲートコンタクト（図示せず）に接続されている。
【００４６】
なお、以下では、ゲート電極２０のフィンガー部２０１が延伸した方向をＹ方向とし、連結部２０２の長手方向をＸ方向とし、その両方に直交する方向（積層方向）をＺ方向として説明する。
【００４７】
ソース電極３０Ｓは、ゲート電極２０と同様に、同一方向（例えばＹ方向）に延伸された複数のフィンガー部３０１Ｓと、複数のフィンガー部３０１Ｓを連結する連結部３０２Ｓとを備える。また、連結部３０２Ｓは、ソースコンタクト（図示せず）に接続されている。
【００４８】
ドレイン電極３０Ｄは、ゲート電極２０と同様に、同一方向（例えばＹ方向）に延伸された複数のフィンガー部３０１Ｄと、複数のフィンガー部３０１Ｄを連結する連結部３０２Ｄとを備える。また、連結部３０２Ｄは、ドレインコンタクト（図示せず）に接続されている。
【００４９】
ここで、ゲート電極２０のフィンガー部２０１、ソース電極３０Ｓのフィンガー部３０１Ｓ、およびドレイン電極３０Ｄのフィンガー部３０１Ｄは、アクティブ領域（活性領域）ＡＡの内側に配置される。また、ソース電極３０Ｓのフィンガー部３０１Ｓ、およびドレイン電極３０Ｄのフィンガー部３０１Ｄは、ゲート電極２０のフィンガー部２０１の間に交互に配置される。一方、ゲート電極２０の連結部２０２、ソース電極３０Ｓの連結部３０２Ｓ、およびドレイン電極３０Ｄの連結部３０２Ｄは、アクティブ領域ＡＡの外側の素子分離領域に配置される。
【００５０】
図９は、本実施形態に係る半導体装置の断面構造を示す積層方向の断面図である。図９に示すように、本実施形態に係る半導体装置１０は、例えば、電界効果トランジスタと、電界効果トランジスタのゲート電極、ソース電極、またはドレイン電極の少なくともいずれかと電気的に接続された金属層とを含む。具体的には、半導体装置１０は、ゲート電極２０と、半導体層５０と、コンタクトプラグ６０Ｓ、６０Ｄと、ソース電極３０Ｓと、ドレイン電極３０Ｄと、金属層３２、３３と、低誘電率層７１、７２、７３とを備える。
【００５１】
ゲート電極２０は、半導体層５０の上に、ゲート酸化膜２３を介して設けられる。ゲート電極２０は、例えば、厚みが１５０ｎｍ〜２００ｎｍであり、ポリシリコン等により形成されてもよい。ゲート酸化膜２３は、例えば、厚みが５ｎｍ〜１０ｎｍであり、酸化シリコン（ＳｉＯ２）により形成されてもよい。
【００５２】
半導体層５０は、例えば、シリコン（Ｓｉ）により形成されてもよい。ゲート電極２０の両側の半導体層５０には、ｎ型（ｎ＋）シリコンよりなるソース領域５０Ｓおよびドレイン領域５０Ｄが形成される。
【００５３】
また、コンタクトプラグ６０Ｓ、６０Ｄと接するソース領域５０Ｓおよびドレイン領域５０Ｄの表面には、コンタクトプラグ６０Ｓ、６０Ｄとの接続のため、高濃度ｎ型（ｎ＋＋）シリコンまたはシリサイドからなる低抵抗領域５１Ｓ、５１Ｄが形成される。さらに、ソース領域５０Ｓとゲート電極２０との間、およびドレイン領域５０Ｄとゲート電極２０との間の半導体層５０には、低濃度ｎ型（ｎ−）シリコンからなるエクステンション領域５２Ｓ、５２Ｄが形成される。
【００５４】
また、ソース領域５０Ｓおよびドレイン領域５０Ｄの外側の半導体層５０には、素子分離層５６が形成される。素子分離層５６は、例えば、酸化シリコン（ＳｉＯ２）等によって形成されてもよい。
【００５５】
半導体層５０は、例えば、支持基板５３の上に埋込み酸化膜５４を介して形成される。支持基板５３、埋込み酸化膜５４、および半導体層５０は、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板５５を形成していてもよい。支持基板５３は、例えば、高抵抗シリコン基板であってもよく、埋込み酸化膜５４は、例えば、ＳｉＯ２にて形成されてもよい。
【００５６】
コンタクトプラグ６０Ｓ、６０Ｄは、ソース領域５０Ｓ、ドレイン領域５０Ｄに形成された低抵抗領域５１Ｓ、５１Ｄに接続される。コンタクトプラグ６０Ｓ、６０Ｄは、例えば、低抵抗領域５１Ｓ、５１Ｄ側から、チタン（Ｔｉ）層、窒化チタン（ＴｉＮ）層、およびタングステン（Ｗ）層の積層構造（図示せず）にて形成されてもよい。チタン層は、コンタクトプラグ６０Ｓ、６０Ｄと、下層の低抵抗領域５１Ｓ、５１Ｄとの接触抵抗を低減することができ、窒化チタン層は、窒化チタン層の上層に設けられるタングステン層がシリコンへの拡散することを抑制することができる。
【００５７】
ソース電極３０Ｓ、およびドレイン電極３０Ｄは、コンタクトプラグ６０Ｓ、およびコンタクトプラグ６０Ｄの上に積層されて形成される。なお、ソース電極３０Ｓ、およびドレイン電極３０Ｄは、第１メタルＭ１とも称される。ソース電極３０Ｓ、およびドレイン電極３０Ｄ（第１メタルＭ１）は、例えば、厚みが５００ｎｍ〜１０００ｎｍであり、アルミニウム（Ａｌ）により形成されてもよい。
【００５８】
第１絶縁層８１、第２絶縁層８２、第３絶縁層８３、第４絶縁層８４、第５絶縁層８５、第６絶縁層８６、および第７絶縁層８７は、それぞれ半導体装置１０の各構成を保護し、かつ各構成同士の絶縁性を確保する。第１絶縁層８１、第３絶縁層８３、第４絶縁層８４、第５絶縁層８５、第６絶縁層８６、および第７絶縁層８７は、例えば、ＳｉＯ２にて形成されてもよい。なお、以下では、第３絶縁層８３、第４絶縁層８４をまとめて層間絶縁層８０とも称する。
【００５９】
ここで、第２絶縁層８２は、第３絶縁層８３、および第４絶縁層８４とは異なるエッチングレートを有する材料にて形成される。これは、後述する低誘電率層７１、７２、７３を形成する際に、エッチングが過剰に進行することを防止するためである。例えば、第３絶縁層８３、および第４絶縁層８４がＳｉＯ２にて形成される場合、第２絶縁層８２は、窒化シリコン（Ｓｉ３Ｎ４など）にて形成されてもよい。
【００６０】
低誘電率層７１、７２、７３は、第３絶縁層８３、第４絶縁層８４、および第５絶縁層８５よりも誘電率が低い層である。具体的には、低誘電率層７１、７２、７３は、空隙であってもよい。また、低誘電率層７１、７２、７３は、第３絶縁層８３、第４絶縁層８４、および第５絶縁層８５よりも誘電率が低い材料にて形成された層であってもよい。低誘電率層７１は、半導体層５０の面内のＸＹ方向において、ソース電極３０Ｓおよびドレイン電極３０Ｄの間の領域に形成される。また、低誘電率層７２、７３は、Ｚ方向（積層方向）において、それぞれ金属層３２、３３の下方の領域に形成される。これにより、半導体装置１０は、非線形な寄生容量を減少させることができるため、半導体装置１０の非線形性を減少させることができる。
【００６１】
第３絶縁層８３、第４絶縁層８４、および第５絶縁層８５がＳｉＯ２（比誘電率は、４．１）にて形成される場合、低誘電率層７１、７２、７３を形成可能な材料としては、例えば、ＳｉＯ２系材料にＳｉ−ＣＨ３を導入したＳｉＯＣ（比誘電率は、例えば、２．５）、無機または有機ＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｌａｓｓ）（比誘電率は、例えば、３以下）などを例示することができる。
【００６２】
金属層３２、３３は、例えば、電界効果トランジスタのゲート電極２０、ソース電極３０Ｓ、またはドレイン電極３０Ｄと電気的に接続された配線層またはパッド電極の少なくともいずれかである。金属層３２、３３は、形成される位置によって下方から第２メタル、第３メタルとも称される。図９では、金属層３２が第２メタルに相当し、金属層３３が第３メタルに相当する。金属層３２、３３は、例えば、アルミニウム（Ａｌ）により形成されてもよい。
【００６３】
なお、上記では、半導体装置１０のＳＯＩ基板５５の支持基板５３が高抵抗シリコン基板である場合について説明したが、本開示に係る技術は上記に限定されない。例えば、半導体装置１０は、支持基板５３がサファイアからなる基板（いわゆる、ＳＯＳ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｓａｐｐｈｉｒｅ）基板）に形成されてもよい。サファイア基板は、絶縁性であるため、ＳＯＳ基板上に形成された電界効果トランジスタは、ＧａＡｓなどの化合物系電界効果トランジスタに近い特性を得ることができる。また、本実施形態に係る半導体装置１０は、ＳＯＩ基板またはＳＯＳ基板以外のバルク基板に形成されてもよい。
【００６４】
上述した半導体装置１０における非線形性の減少について、図１０を参照して説明する。図１０は、半導体装置１０における非線形容量を説明する説明図である。
【００６５】
図１０に示すように、半導体装置１０において、ＳＯＩ基板５５を構成する支持基板５３と、埋込み酸化膜５４との界面は、埋込み酸化膜５４の欠陥によってプラスに帯電している。そのため、支持基板５３内の電子は、支持基板５３と、埋込み酸化膜５４との界面に引き寄せられており、一部の電子は、埋込み酸化膜５４の欠陥に捕獲されている。
【００６６】
ここで、ＳＯＩ基板５５の上部に位置する金属層３２、３３にＲＦ信号が通過した場合、埋込み酸化膜５４の欠陥は、捕獲していた電子の捕獲および放出を繰り返す。このとき、支持基板５３と、金属層３２、３３との間の寄生容量が変動するため、容量に非線形性が生じてしまう。
【００６７】
このような非線形性を低減させるためには、支持基板５３と、金属層３２、３３との間の寄生容量を小さくし、非線形容量の絶対値を小さくすることが考えられる。本実施形態に係る半導体装置１０は、支持基板５３と、金属層３２、３３との間に位置する絶縁層の一部（すなわち、層間絶縁層８０、第５絶縁層８５）をより誘電率が低い低誘電率層７２、７３にて置換することにより、支持基板５３と、金属層３２、３３との間の寄生容量の絶対値を小さくし、非線形性を低減させるものである。
【００６８】
以下では、図１１〜図１８を参照して、本実施形態に係る半導体装置１０における低誘電率層７２、７３の具体的な配置について、第１〜第６の構造例に分けて説明する。
【００６９】
（１．１．第１の構造例）
まず、図１１〜図１２Ｂを参照して、本実施形態に係る半導体装置１０の第１の構造例について説明する。図１１は、第１の構造例に係る半導体装置１０の積層方向の断面図であり、図１２Ａおよび図１２Ｂは、第１の構造例の低誘電率層の平面配置の一例を示した平面図である。
【００７０】
図１１に示すように、低誘電率層７２は、金属層３２の下方に複数形成されていてもよい。例えば、支持基板５３を平面視した際の金属層３２の射影領域の全体に一つの低誘電率層７２が形成された場合、半導体装置１０の強度が低下する可能性がある。特に、低誘電率層７２が空隙である場合、半導体装置１０の強度が低下する可能性が高い。そのため、低誘電率層７２を金属層３２の下方に複数に分けて形成することにより、低誘電率層７２の各々の間の層間絶縁層８０にて金属層３２を支持することができる。これにより、半導体装置１０の強度を維持しつつ、金属層３２および支持基板５３の間の容量を減少させることができる。
【００７１】
ここで、図１２Ａに示すように、低誘電率層７２の各々の平面配置は、ストライプ状であってもよい。なお、低誘電率層７２が延伸する方向は、金属層３２の配線方向と平行な方向であってもよく、金属層３２の配線方向と垂直な方向であってもよい。ただし、半導体装置１０の強度を向上させるためには、低誘電率層７２を延伸する長さは、短い方が好ましい。そのため、低誘電率層７２が延伸する方向は、金属層３２の配線方向と垂直な方向であることが好ましい。
【００７２】
また、図１２Ｂに示すように、低誘電率層７２の各々の平面配置は、千鳥状であってもよい。このような場合、低誘電率層７２を延伸する長さが短くなり、かつ低誘電率層７２が金属層３２全体に分散されて配置されるため、形成される低誘電率層７２の大きさを維持したまま、半導体装置１０の強度を向上させることができる。また、低誘電率層７２を延伸する長さを短くすることにより、電界が低誘電率層７２を回り込むことを防止することができる。
【００７３】
（１．２．第２の構造例）
次に、図１３〜図１４Ｂを参照して、本実施形態に係る半導体装置１０の第２の構造例について説明する。図１３は、第２の構造例に係る半導体装置１０の積層方向の断面図であり、図１４Ａおよび図１４Ｂは、第２の構造例の低誘電率層の配置の一例を示した平面図である。
【００７４】
図１３に示すように、低誘電率層７２Ａ、７２Ｂは、複数層に分けて形成されてもよい。具体的には、素子分離層５６上に第１絶縁層８１、第２絶縁層８２Ａ、層間絶縁層８０Ａ、および第５絶縁層８５Ａが形成され、層間絶縁層８０Ａ、および第５絶縁層８５Ａの中に低誘電率層７２Ａが形成される。また、第５絶縁層８５Ａ上に第２絶縁層８２Ｂ、層間絶縁層８０Ｂ、および第５絶縁層８５Ｂが形成され、層間絶縁層８０Ｂ、および第５絶縁層８５Ｂの中に低誘電率層７２Ｂが形成される。さらに、第５絶縁層８５Ｂ上に金属層３２が形成される。
【００７５】
これにより、金属層３２と、支持基板５３との間の距離を長くすることができるため、金属層３２および支持基板５３の間の寄生容量をさらに減少させることができる。また、このような場合、低誘電率層７２Ａと、低誘電率層７２Ｂとは、支持基板５３を平面視した際の位置が重ならないように配置されることが好ましい。これは、低誘電率層７２Ａと、低誘電率層７２Ｂとが重なった場所は、半導体装置１０の強度が局所的に低下する可能性があるためである。
【００７６】
ここで、図１４Ａに示すように、低誘電率層７２Ａ、７２Ｂの各々の平面配置は、ストライプ状であってもよい。上述したように、低誘電率層７２Ａ、７２Ｂが延伸する方向は、金属層３２の配線方向と平行な方向であってもよく、金属層３２の配線方向と垂直な方向であってもよい。ただし、半導体装置１０の強度を向上させるためには、低誘電率層７２Ａ、７２Ｂが延伸する方向は、金属層３２の配線方向と垂直な方向であることが好ましい。また、低誘電率層７２Ａ、７２Ｂは、支持基板５３を平面視した際に、低誘電率層７２Ａの間に低誘電率層７２Ｂが配置されるようにすることが好ましい。
【００７７】
また、図１４Ｂに示すように、低誘電率層７２Ａ、７２Ｂの各々の平面配置は、千鳥状であってもよい。このような場合、低誘電率層７２Ａ、７２Ｂを延伸する長さが短くなり、かつ低誘電率層７２の配置が金属層３２全体に分散するため、形成する低誘電率層７２Ａ、７２Ｂの大きさを維持したまま、半導体装置１０の強度を向上させることができる。また、低誘電率層７２Ａ、７２Ｂを延伸する長さが短い場合、電界が低誘電率層７２を回り込むことを防止することができる。さらに、低誘電率層７２Ａ、７２Ｂは、それぞれ同一の間隔で配置されることが好ましい。このような場合、低誘電率層７２Ａ、７２Ｂの形成を容易に行うことができる。
【００７８】
（１．３．第３の構造例）
続いて、図１５を参照して、本実施形態に係る半導体装置１０の第３の構造例について説明する。図１５は、第３の構造例に係る半導体装置１０の積層方向の断面図である。
【００７９】
図１５に示すように、低誘電率層７２は、支持基板５３まで貫通して形成されてもよい。具体的には、低誘電率層７２は、第５絶縁層８５、層間絶縁層８０、第２絶縁層８２、第１絶縁層８１、素子分離層５６、および埋込み酸化膜５４を貫通して、支持基板５３まで形成される。
【００８０】
このような場合、低誘電率層７２の体積を増加させることができるため、金属層３２および支持基板５３の間の平均的な誘電率を低下させることにより、金属層３２および支持基板５３の間の寄生容量をさらに減少させることができる。また、支持基板５３と、埋込み酸化膜５４との界面の面積を減少させることができるため、埋込み酸化膜５４におけるプラスの帯電量を減少させることができる。
【００８１】
なお、第３の構造例において、低誘電率層７２の平面配置は、どのような配置としてもよく、第１の構造例で示したストライプ状、または千鳥状としてもよい。
【００８２】
（１．４．第４の構造例）
次に、図１６を参照して、本実施形態に係る半導体装置１０の第４の構造例について説明する。図１６は、第４の構造例に係る半導体装置１０の積層方向の断面図である。
【００８３】
図１６に示すように、半導体装置１０は、さらに金属層３３と、金属層３２との間においても、低誘電率層７３が形成されてもよい。具体的には、金属層３２（第２メタルに相当）上に、第２絶縁層８２と同様の材料（窒化シリコンなど）にて第７絶縁層８７が形成される。また、第７絶縁層８７上に、酸化シリコンなどで第８絶縁層８８、および第９絶縁層８９が形成され、第８絶縁層８８、および第９絶縁層８９の中に低誘電率層７３が形成される。また、第９絶縁層８９上には、金属層３３（第３メタルに相当）が形成され、金属層３３は、酸化シリコンなどで形成された第１０絶縁層９０にて埋め込まれる。
【００８４】
このような場合、低誘電率層７３は、金属層３２と金属層３３との間の平均的な誘電率を低下させることにより、金属層３２と金属層３３との間の寄生容量を減少させることができる。金属層３２と金属層３３との間の寄生容量は、非線形性は有しないものの、金属層３２または金属層３３を通過する信号に損失をもたらす。そのため、金属層３２と金属層３３との間の寄生容量を減少させることにより、半導体装置１０をより低損失化することができる。
【００８５】
（１．５．第５の構造例）
続いて、図１７を参照して、本実施形態に係る半導体装置１０の第５の構造例について説明する。図１７は、第５の構造例に係る半導体装置１０の積層方向の断面図である。
【００８６】
図１７に示すように、低誘電率層７２、７３は、支持基板５３を平面視した際の金属層３２、３３の射影領域に少なくとも形成される。また、低誘電率層７２は、金属層３２の直下を含む近傍の層間絶縁層８０に形成されてもよく、低誘電率層７３は、金属層３３の直下を含む近傍の第８絶縁層８８に形成されてもよい。
【００８７】
これは、金属層３２および支持基板５３の間の寄生容量は、金属層３２の直下の領域（すなわち、支持基板５３を平面視した際の金属層３３の射影領域）の層間絶縁層８０のみならず、近傍の層間絶縁層８０の誘電率にも影響されるためである。また、金属層３２および金属層３３の間の寄生容量は、金属層３３の直下の近傍の領域に金属層３２が存在する場合にも発生するためである。
【００８８】
低誘電率層７２が金属層３２の直下を含む近傍の層間絶縁層８０に形成される場合、金属層３２と支持基板５３との間の非線形性を有する寄生容量を減少させることができる。また、低誘電率層７３が金属層３３の直下を含む近傍の第８絶縁層８８に形成される場合、金属層３２と金属層３３との間の寄生容量を減少させることができる。なお、第５の構造例において、低誘電率層７２，７３の平面配置は、どのような配置としてもよく、第２の構造例で示したストライプ状、または千鳥状としてもよい。
【００８９】
（１．６．第６の構造例）
次に、図１８を参照して、本実施形態に係る半導体装置１０の第６の構造例について説明する。図１８は、第６の構造例に係る半導体装置１０の積層方向の断面図である。
【００９０】
図１８に示すように、低誘電率層７２、７４は、パッド電極である金属層３４と、支持基板５３との間に形成されてもよい。具体的には、低誘電率層７２は、第２絶縁層８２上の層間絶縁層８０、および第５絶縁層８５の中に形成される。また、低誘電率層７４は、第７絶縁層８７上の第８絶縁層８８、および第９絶縁層８９の中に形成される。また、第９絶縁層８９上にパッド電極である金属層３４が形成され、金属層３４は、第１０絶縁層９０にて埋め込まれる。
【００９１】
このような場合、低誘電率層７２、７４は、パッド電極である金属層３４と、支持基板５３との間の非線形性を有する寄生容量を減少させることができる。これにより、半導体装置１０の非線形容量を減少させることができる。なお、第６の構造例において、低誘電率層７２、７４の平面配置は、どのような配置としてもよく、第３の構造例で示したストライプ状、または千鳥状としてもよい。
【００９２】
＜２．半導体装置の製造方法＞
次に、図１９〜図３０を参照して、本実施形態に係る半導体装置１０の製造方法について説明する。図１９〜図３０は、本実施形態に係る半導体装置１０の製造工程を示した積層方向の断面図である。
【００９３】
まず、図１９に示すように、支持基板５３の上に埋込み酸化膜５４、および半導体層５０が形成されたＳＯＩ基板５５が用意される。ＳＯＩ基板５５の半導体層５０には、例えば、ＳＴＩ法、またはＬＯＣＯＳ法によって素子分離層５６が形成され、素子分離層５６によって離隔されたトランジスタ領域が形成される。
【００９４】
次に、例えば、熱酸化法などによって酸化シリコン膜のインプラスルー膜（図示せず）が形成され、酸化シリコン膜が形成されたトランジスタ領域にウェルインプランテーション、およびチャネルインプランテーションが施される。なお、インプラスルー膜は、ウェルインプランテーション、およびチャネルインプランテーションが施された後、除去される。
【００９５】
続いて、図２０に示すように、熱酸化法などによって酸化シリコンからなるゲート酸化膜２３が、例えば、５ｎｍ〜１０ｎｍの厚みにて形成される。その後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などによってポリシリコンからなるゲート電極材料膜（図示せず）が、例えば、１５０ｎｍ〜２００ｎｍの厚みにて形成される。さらに、ゲート電極材料膜をフォトリソグラフィおよびエッチングによって加工することによって、ゲート酸化膜２３を介して半導体層５０の上にゲート電極２０が形成される。
【００９６】
次に、図２１に示すように、ゲート電極２０およびオフセットスペーサ（図示せず）をマスクとして、ヒ素（Ａｓ）またはリン（Ｐ）のインプランテーションＩＭＰＬが施され、ゲート電極２０の両側にエクステンション領域５２Ｓ、５２Ｄが形成される。さらに、ゲート電極２０の側面にサイドウォール（図示せず）が形成された後、ヒ素（Ａｓ）またはリン（Ｐ）のインプランテーションが施される。これにより、ゲート電極２０の両側の半導体層５０にソース領域５０Ｓ、およびドレイン領域５０Ｄが形成される。サイドウォールは、ソース領域５０Ｓ、およびドレイン領域５０Ｄを形成した後、除去される。
【００９７】
続いて、図２２に示すように、ソース領域５０Ｓ、およびドレイン領域５０Ｄが形成された後、ゲート電極２０および半導体層５０の上に、ＣＶＤ法などによって酸化シリコンからなる第１絶縁層８１が、例えば、１０ｎｍ〜３０ｎｍの厚みにて形成される。
【００９８】
次に、図２３に示すように、第１絶縁層８１の上に、ＣＶＤ法などによって窒化シリコン（Ｓｉ３Ｎ４など）からなる第２絶縁層８２が、例えば、５ｎｍ〜３０ｎｍの厚みにて形成される。なお、窒化シリコンは、酸化シリコンに対してエッチングレートが異なるため、後述する第３絶縁層８３、および第４絶縁層８４のエッチング時にエッチングが過剰に進行することを防止することができる。
【００９９】
続いて、図２４に示すように、第２絶縁層８２の上に、ＣＶＤ法などによって酸化シリコンからなる第３絶縁層８３が、例えば、５００ｎｍ〜１０００ｎｍの厚みにて形成される。
【０１００】
次に、図２５に示すように、第３絶縁層８３が形成された後、フォトリソグラフィおよびエッチングによって第３絶縁層８３、第２絶縁層８２、および第１絶縁層８１の一部が除去され、ソース領域５０Ｓおよびドレイン領域５０Ｄにコンタクトホール（図示せず）が形成される。コンタクトホールが形成された後、コンタクトホールを介して、高濃度のヒ素（Ａｓ）またはリン（Ｐ）によるインプランテーションＩＭＰＬが施されることによって、低抵抗領域５１Ｓ、５１Ｄが形成される。
【０１０１】
低抵抗領域５１Ｓ、５１Ｄが形成された後、コンタクトホール内に、チタン層、窒化チタン層、およびタングステン層の積層構造をもつコンタクトプラグ６０Ｓ、６０Ｄが形成される。なお、コンタクトプラグ６０Ｓ、６０Ｄは、ソース領域５０Ｓ、およびドレイン領域５０Ｄの上に形成される。
【０１０２】
続いて、図２６に示すように、コンタクトプラグ６０Ｓ、６０Ｄの上に、アルミニウム（Ａｌ）よりなるソース電極３０Ｓ、およびドレイン電極３０Ｄ（第１メタルＭ１に相当）が形成される。また、ソース電極３０Ｓ、およびドレイン電極３０Ｄが形成された後、第３絶縁層８３、ソース電極３０Ｓ、およびドレイン電極３０Ｄの上に、ＣＶＤ法などにより、酸化シリコンからなる第４絶縁層８４が形成される。
【０１０３】
次に、図２７に示すように、第４絶縁層８４が形成された後、フォトリソグラフィおよびドライエッチングによって開口Ｐ１、Ｐ２、Ｐ３が形成される。開口Ｐ１は、半導体層５０のソース電極３０Ｓおよびドレイン電極３０Ｄの間の領域に形成される。また、開口Ｐ２、Ｐ３は、以降の工程において、金属層３２、３３が形成される領域に形成される。なお、開口Ｐ１、Ｐ２、Ｐ３の幅は、例えば、１００ｎｍ〜１０００ｎｍとしてもよい。
【０１０４】
このとき、第２絶縁層８２がエッチングストッパーとして機能するため、開口Ｐ１、Ｐ２、Ｐ３のエッチングは、酸化シリコンからなる第４絶縁層８４および第３絶縁層８３を貫通して進行し、第２絶縁層８２の上面にて停止する。
【０１０５】
続いて、図２８に示すように、第４絶縁層８４の上に、例えば、ＣＶＤ法などによって酸化シリコンからなる第５絶縁層８５が形成される。第５絶縁層８５は、開口Ｐ１、Ｐ２、Ｐ３の上部を覆いかぶさるように堆積する。したがって、開口Ｐ１、Ｐ２、Ｐ３は、第５絶縁層８５によって埋め込まれる前に、開口Ｐ１、Ｐ２、Ｐ３の上部が閉塞され、開口Ｐ１、Ｐ２、Ｐ３の内部には、空隙である低誘電率層７１、７２、７３が形成される。なお、開口Ｐ１、Ｐ２、Ｐ３の側面および底面は、第５絶縁層８５によって被覆されていてもよい。
【０１０６】
したがって、低誘電率層７１、７２、７３を同時に形成した場合、低誘電率層７１、７２、７３の各々の上端または下端の少なくともいずれかは、同一層に設けられることになる。低誘電率層７１、７２、７３を同時に形成した場合、半導体装置１０の製造工程を簡略化することができる。
【０１０７】
低誘電率層７１、７２、７３は、例えば、空隙であるため、第３絶縁層８３、第４絶縁層８４、および第５絶縁層８５（例えば、酸化シリコン）よりも誘電率が低くなる。なお、低誘電率層７１、７２、７３は、空気が存在していてもよく、真空であってもよい。
【０１０８】
また、低誘電率層７１、７２、７３は、第３絶縁層８３、第４絶縁層８４、および第５絶縁層８５（例えば、酸化シリコン）よりも誘電率が低い材料（例えば、ＳｉＯＣ、無機ＳＯＧ、および有機ＳＯＧなど）にて開口Ｐ１、Ｐ２、Ｐ３の内部を充填することで形成されてもよい。例えば、低誘電率層７１、７２、７３は、ＣＶＤ法などによって、開口Ｐ１、Ｐ２、Ｐ３をＳｉＯＣで埋め込むことで形成されてもよい。また、低誘電率層７１、７２、７３は、スピンコート法などによって、開口Ｐ１、Ｐ２、Ｐ３を無機または有機ＳＯＧで埋め込むことで形成されてもよい。
【０１０９】
次に、図２９に示すように、第５絶縁層８５の上、かつ低誘電率層７２が形成された領域の上方にアルミニウム（Ａｌ）からなる金属層３２が形成される。金属層３２は、電界効果トランジスタの各種電極と接続される配線層であり、第２メタルに相当する。また、金属層３２、および第５絶縁層８５の上に、ＣＶＤ法などによって酸化シリコンからなる第６絶縁層８６が形成される。
【０１１０】
続いて、図３０に示すように、第６絶縁層８６の上、かつ低誘電率層７３が形成された領域の上方に、アルミニウム（Ａｌ）よりなる金属層３３が形成される。金属層３３は、電界効果トランジスタの各種電極と接続される配線層、またはパッド電極などであり、第３メタルに相当する。さらに、金属層３３、および第６絶縁層８６の上に、ＣＶＤ法などによって酸化シリコンからなる第７絶縁層８７が形成される。
【０１１１】
以上の工程により、本実施形態に係る半導体装置１０を製造することができる。本実施形態に係る半導体装置１０は、配線または電極の少なくともいずれかである金属層３２、３３と、支持基板５３との間の非線形性を有する容量を低減することができる。これにより、本実施形態に係る半導体装置１０は、非線形性が低下するため、半導体装置１０を用いた回路では、入出力信号以外の信号（すなわち、信号の歪み）が発生することを抑制することができる。
【０１１２】
なお、上記の実施形態にて説明した各層の形状、材料、厚み、および成膜方法等は、上記例示に限定されるものではなく、他の形状、材料、厚み、および成膜方法を用いてもよいことはいうまでもない。
【０１１３】
＜３．適用例＞
さらに、図３１を参照して、本実施形態に係る半導体装置１０の適用例について説明する。図３１は、本実施形態に係る半導体装置１０の適用例である無線通信装置の一例を示すブロック図である。
【０１１４】
図３１に示すように、無線通信装置３は、例えば、音声、データ通信、ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）接続などの機能を有する携帯電話システムである。無線通信装置３は、例えば、アンテナＡＮＴと、高周波スイッチ１と、高電力増幅器ＨＰＡと、高周波集積回路ＲＦＩＣ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）と、ベースバンド部ＢＢと、音声出力部ＭＩＣと、データ出力部ＤＴと、外部インタフェース部Ｉ／Ｆ（例えば、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）など）と、を備える。
【０１１５】
高周波スイッチ１は、例えば、図１、２および７にて説明した高周波スイッチにより構成される。また、高周波集積回路ＲＦＩＣと、ベースバンド部ＢＢとは、内部インタフェースにより接続されている。
【０１１６】
無線通信装置３において、送信系から送信信号をアンテナＡＮＴへと出力する場合、ベースバンド部ＢＢから出力された送信信号は、高周波集積回路ＲＦＩＣ、高電力増幅器ＨＰＡ、および高周波スイッチ１を介してアンテナＡＮＴへと出力される。
【０１１７】
また、無線通信装置３において、受信信号を受信系へ入力する場合、アンテナＡＮＴにて受信した受信信号は、高周波スイッチ１および高周波集積回路ＲＦＩＣを介してベースバンド部ＢＢに入力される。ベースバンド部ＢＢで処理された受信信号は、音声出力部ＭＩＣ、データ出力部ＤＴ、および外部インタフェース部Ｉ／Ｆなどの出力部から出力される。
【０１１８】
なお、上記では、本実施形態に係る半導体装置１０を無線通信装置３の高周波スイッチ１に適用した場合について説明したが、本開示に係る技術は、上記に限定されない。例えば、本実施形態に係る半導体装置１０は、高周波スイッチ（ＲＦ−ＳＷ）以外の増幅器（Ｐｏｗｅｒ  Ａｍｐｌｉｆｉｅｒ：ＰＡ）などの他の高周波デバイスに適用することも可能である。
【０１１９】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【０１２０】
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【０１２１】
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
電界効果トランジスタが設けられたトランジスタ領域と、
前記電界効果トランジスタと電気的に接続された金属層が設けられた配線領域と、
を備え、
前記配線領域は、
前記金属層と基板との間に設けられた絶縁層と、
前記金属層の下の前記絶縁層に設けられ、前記絶縁層よりも誘電率が低い低誘電率層と、
を備える、半導体装置。
（２）
前記低誘電率層は、複数設けられ、
前記低誘電率層の各々は、ストライプ状に配置される、前記（１）に記載の半導体装置。
（３）
前記低誘電率層は、複数設けられ、
前記低誘電率層の各々は、千鳥状に配置される、前記（１）に記載の半導体装置。
（４）
前記絶縁層は、複数層設けられ、
前記低誘電率層は、前記絶縁層の各々に設けられる、前記（１）〜（３）のいずれか一項に記載の半導体装置。
（５）
前記絶縁層の各々に設けられた前記低誘電率層は、前記基板を平面視した際に重ならないように配置される、前記（４）に記載の半導体装置。
（６）
前記絶縁層の各々に設けられた前記低誘電率層は、前記基板を平面視した際に千鳥状に配置される、前記（５）に記載の半導体装置。
（７）
前記低誘電率層は、前記基板まで貫通して設けられる、前記（１）〜（３）のいずれか一項に記載の半導体装置。
（８）
前記金属層の上に、金属間絶縁層を介してさらに上部金属層が設けられ、
前記金属層と、前記上部金属層との間の前記金属間絶縁層には、前記金属間絶縁層よりも誘電率が低い金属間低誘電率層が設けられる、前記（１）〜（７）のいずれか一項に記載の半導体装置。
（９）
前記低誘電率層は、前記基板を平面視した際の前記金属層の射影領域に少なくとも設けられる、前記（１）〜（８）のいずれか一項に記載の半導体装置。
（１０）
前記金属層は、前記電界効果トランジスタと電気的に接続された配線または電極のいずれかである、前記（１）〜（９）のいずれか一項に記載の半導体装置。
（１１）
前記低誘電率層は、複数設けられ、
前記低誘電率層の各々の上端または下端の少なくともいずれかは、同一層に設けられる、前記（１）〜（１０）のいずれか一項に記載の半導体装置。
（１２）
前記電界効果トランジスタは、高周波デバイス用の電界効果トランジスタである、前記（１）〜（１１）のいずれか一項に記載の半導体装置。
（１３）
トランジスタ領域に電界効果トランジスタを形成する工程と、
前記電界効果トランジスタと電気的に接続された金属層が設けられる配線領域、および前記トランジスタ領域を絶縁層で埋め込む工程と、
前記絶縁層に、前記絶縁層よりも誘電率が低い低誘電率層を形成する工程と、
前記低誘電率層の上に、前記金属層を形成する工程と、
を含む、半導体装置の製造方法。
【符号の説明】
【０１２２】
１        高周波スイッチ
１０      半導体装置
２０      ゲート電極
２３      ゲート酸化膜
３０Ｄ    ドレイン電極
３０Ｓ    ソース電極
３２、３３、３４    金属層
５０      半導体層
５０Ｄ    ドレイン領域
５０Ｓ    ソース領域
５１Ｄ、５１Ｓ      低抵抗領域
５２Ｄ、５２Ｓエクステンション領域
５３      支持基板
５４      埋込み酸化膜
５６      素子分離層
６０Ｄ、６０Ｓ      コンタクトプラグ
７１、７２、７３    低誘電率層
８１      第１絶縁層
８２      第２絶縁層
８３      第３絶縁層
８４      第４絶縁層
８５      第５絶縁層
８６      第６絶縁層
８７      第７絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【国際調査報告】
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