(57)【要約】【課題】ゲート長のばらつきが小さい半導体装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体装置の製造方法は、第１導電形層内に第２導電形の埋込領域を形成する工程と、前記第１導電形層における前記埋込領域の直上域の周辺部に不純物を注入することにより、下端が前記埋込領域に達し、上端が前記第１導電形層の上面に達し、前記第１導電形層における前記埋込領域の直上域の中央部を囲む第２導電形の枠状領域を形成し、前記埋込領域及び前記枠状領域により前記中央部を前記第１導電形層における残部から区画する工程と、前記枠状領域、並びに、その両側に配置された前記残部及び前記中央部を覆うようにゲート絶縁膜を形成する工程と、前記残部に接続される第１電極を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成すると共に、前記中央部に接続される第２電極を形成する工程と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｎ形のドリフト層に対してアクセプタとなる不純物を注入することにより、前記ドリフト層内にｐ形の埋込領域を形成する工程と、
前記ドリフト層における前記埋込領域の直上域の周辺部にアクセプタとなる不純物を注入することにより、下端が前記埋込領域に達し、上端が前記ドリフト層の上面に達し、前記ドリフト層における前記埋込領域の直上域の中央部を囲むｐ形の枠状領域を形成し、前記埋込領域及び前記枠状領域により前記中央部を前記ドリフト層における残部から区画する工程と、
前記中央部の長手方向両側に位置し、前記枠状領域及び前記中央部に接し、前記残部に接しない領域に、その実効的な不純物濃度が前記ドリフト層の実効的な不純物濃度よりも高いｎ形のコンタクト層を形成する工程と、
前記枠状領域、並びに、その両側に配置された前記残部及び前記中央部を覆うようにゲート絶縁膜を形成する工程と、
前記ドリフト層の下方に、前記残部に接続されるドレイン電極を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成すると共に、前記コンタクト層に接するソース電極を形成する工程と、
を備えた半導体装置の製造方法。
【請求項２】
第１導電形層内に第２導電形の埋込領域を形成する工程と、
前記第１導電形層における前記埋込領域の直上域の周辺部に不純物を注入することにより、下端が前記埋込領域に達し、上端が前記第１導電形層の上面に達し、前記第１導電形層における前記埋込領域の直上域の中央部を囲む第２導電形の枠状領域を形成し、前記埋込領域及び前記枠状領域により前記中央部を前記第１導電形層における残部から区画する工程と、
前記枠状領域、並びに、その両側に配置された前記残部及び前記中央部を覆うようにゲート絶縁膜を形成する工程と、
前記残部に接続される第１電極を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成すると共に、前記中央部に接続される第２電極を形成する工程と、
を備えた半導体装置の製造方法。
【請求項３】
上方から見て、前記中央部の形状は帯状であり、
前記中央部の長手方向両側に位置し、前記中央部及び前記枠状領域に接し、前記残部に接しない領域に、その実効的な不純物濃度が前記第１導電形層の実効的な不純物濃度よりも高い第１導電形のコンタクト層を形成する工程をさらに備え、
前記第２電極は前記コンタクト層に接触させる請求項２記載の半導体装置の製造方法。
【請求項４】
第１電極と、
前記第１電極に接続された第１導電形の第１半導体層と、
前記第１半導体層に接した第２導電形の第２半導体層と、
前記第２半導体層に接し、第１導電形であり、その不純物濃度が前記第２半導体層の不純物濃度よりも低く、前記第２半導体層によって前記第１半導体層から区画された第３半導体層と、
前記第２半導体層、並びに、その両側に配置された前記第１半導体層及び前記第３半導体層を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第３半導体層に接続された第２電極と、
を備えた半導体装置。
【請求項５】
第１電極と、
前記第１電極に接続された第１導電形の第１半導体層と、
前記第１半導体層に接した第２導電形の第２半導体層と、
前記第２半導体層に接し、第１導電形であり、その不純物濃度が前記第１半導体層の不純物濃度と等しく、前記第２半導体層によって前記第１半導体層から区画された第３半導体層と、
前記第２半導体層、並びに、その両側に配置された前記第１半導体層及び前記第３半導体層を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第３半導体層に接続された第２電極と、
を備えた半導体装置。
【請求項６】
前記第２半導体層は、
前記第３半導体層の直下域に配置された埋込領域と、
前記埋込領域の直上域に一部に配置され、前記第３半導体層を囲む枠状領域と、
を有した請求項４または５に記載の半導体装置。
【請求項７】
第１導電形であり、その実効的な不純物濃度が前記第３半導体層の実効的な不純物濃度よりも高く、前記第３半導体層、前記第２半導体層及び前記第２電極に接し、前記第１半導体層に接していないコンタクト層をさらに備え、
上方から見て、前記第３半導体層の形状は帯状であり、
前記コンタクト層は、前記第３半導体層の長手方向両側に配置されている請求項６記載の半導体装置。
【請求項８】
前記第１半導体層、前記第２半導体層及び前記第３半導体層は、炭化珪素により形成されている請求項４〜７のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、電力用のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）として、縦型ＭＯＳＦＥＴが使用されている。しかしながら、近年、縦型ＭＯＳＦＥＴが微細化されるにつれて、ゲート長のばらつきが相対的に大きくなり、特性が安定しにくくなるという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２７７８３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、ゲート長のばらつきが小さい半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１電極と、前記第１電極に接続された第１導電形の第１半導体層と、前記第１半導体層に接した第２導電形の第２半導体層と、前記第２半導体層に接し、第１導電形であり、前記第２半導体層によって前記第１半導体層から区画された第３半導体層と、前記第２半導体層、並びに、その両側に配置された前記第１半導体層及び前記第３半導体層を覆うゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記第３半導体層に接続された第２電極と、を備える。前記第３半導体層の不純物濃度は、前記第２半導体層の不純物濃度よりも低い。
【０００６】
実施形態に係る半導体装置の製造方法は、第１導電形層内に第２導電形の埋込領域を形成する工程と、前記第１導電形層における前記埋込領域の直上域の周辺部に不純物を注入することにより、下端が前記埋込領域に達し、上端が前記第１導電形層の上面に達し、前記第１導電形層における前記埋込領域の直上域の中央部を囲む第２導電形の枠状領域を形成し、前記埋込領域及び前記枠状領域により前記中央部を前記第１導電形層における残部から区画する工程と、前記枠状領域、並びに、その両側に配置された前記残部及び前記中央部を覆うようにゲート絶縁膜を形成する工程と、前記残部に接続される第１電極を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成すると共に、前記中央部に接続される第２電極を形成する工程と、を備える。
【図面の簡単な説明】
【０００７】
【図１】（ａ）は、実施形態に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。
【図２】（ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図３】実施形態に係る半導体装置の動作を例示する断面図である。
【図４】（ａ）は、比較例に係る半導体装置を例示する断面図であり、（ｂ）は（ａ）に示す領域Ｂを示す一部拡大断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１（ａ）は、本実施形態に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。
なお、図を見やすくするために、図１（ａ）においては、ゲート絶縁膜２１及びゲート電極２２の図示を省略している。
【０００９】
図１（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置１においては、導電形がｎ＋形のドレイン層１１が設けられており、その上に、導電形がｎ−形のドリフト層１２が設けられている。なお、「ｎ＋形」とは、ｎ形であって実効的な不純物濃度が「ｎ−形」よりも高いことを示す。「ｐ＋形」及び「ｐ−形」についても同様である。「実効的な不純物濃度」とは、半導体材料の導電性に寄与する不純物の濃度をいい、ドナーとなる不純物とアクセプタとなる不純物の双方が含まれている場合は、その相殺分を除いた濃度をいう。
【００１０】
ドリフト層１２の上層部分には、導電形がｐ−形のウェル１３が設けられている。ウェル１３は、ドリフト層１２内に埋め込まれた埋込領域３１と、埋込領域３１の直上域の一部に枠状に設けられた枠状領域３２とにより構成されていて、その形状は、上方が開口した箱形である。また、ウェル１３によって３次元的に囲まれる領域には、導電形がｎ−形のソース層１４が設けられている。上方から見て、ソース層１４の形状は、一方向に延びる帯状である。ソース層１４はウェル１３によってドリフト層１２から区画されている。後述するように、半導体装置１の製造プロセスの途中までは、ソース層１４はドリフト層１２と同一の半導体層を構成しており、例えば、ソース層１４の不純物濃度はドリフト層１２の不純物濃度と同じである。また、ソース層１４の不純物濃度は、ウェル１３の不純物濃度よりも低い。これにより、ソース層１４からウェル１３への不純物の拡散が抑えられる。この結果、ソース層１４の配列周期を短くし、ユニットセルの微細化を図ることができる。なお、ここでいう「不純物濃度」とは、上述の「実効的な不純物濃度」ではなく、相殺分を除かず、含有している不純物の濃度（原子％）を単純に合計した値である。
【００１１】
ウェル１３上であって、ソース層１４が設けられていない領域の一部には、導電形がｎ＋形のｎ＋形コンタクト層１５が設けられている。ｎ＋形コンタクト層１５はソース層１４の長手方向両側に配置されており、ソース層１４及びウェル１３に接し、ドリフト層１２には接していない。また、ウェル１３上であって、ソース層１４の幅方向においてｎ＋形コンタクト層１５を挟む位置には、導電形がｐ＋形のｐ＋形コンタクト層１６が設けられている。ｐ＋形コンタクト層１６はウェル１３及びｎ＋形コンタクト層１５に接し、ドリフト層１２に接していない。
【００１２】
ドレイン層１１、ドリフト層１２、ウェル１３、ソース層１４、ｎ＋形コンタクト層１５及びｐ＋形コンタクト層１６により、半導体基板１０が構成されている。半導体基板１０は、例えば、単結晶の炭化珪素（ＳｉＣ）により形成されている。
【００１３】
半導体基板１０上には、ゲート絶縁膜２１が設けられている。ゲート絶縁膜２１は、半導体基板１０の上面におけるウェル１３の一部、並びに、その両側に配置されたドリフト層１２の一部及びソース層１４を覆っている。ゲート絶縁膜２１上にはゲート電極２２が設けられている。ゲート電極２２は、例えば不純物が導入されたポリシリコンによって形成されている。
【００１４】
また、半導体基板１０上におけるゲート絶縁膜２１が設けられていない領域の一部には、ソース電極２３が設けられている。ソース電極２３は、例えば金属からなり、ｎ＋形コンタクト層１５及びｐ＋形コンタクト層１６に接している。ソース電極２３は、ｎ＋形コンタクト層１５を介してソース層１４に接続されると共に、ｐ＋形コンタクト層１６を介してウェル１３に接続されている。更に、半導体基板１０の下面上には、ドレイン電極２４が設けられている。ドレイン電極２４は例えば金属からなり、ドレイン層１１に接している。ドレイン電極２４はドレイン層１１を介してドリフト層１２に接続されている。
【００１５】
このようにして、本実施形態に係る半導体装置１には、縦型ＭＯＳＦＥＴが形成されている。半導体装置１においては、ソース層１４の幅方向に沿って、複数の縦型ＭＯＳＦＥＴが配列されていてもよい。
【００１６】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図２（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【００１７】
先ず、図２（ａ）に示すように、ｎ＋形のドレイン層１１（図１（ｂ）参照）上にｎ−形のドリフト層１２が設けられた半導体基板１０を準備する。半導体基板１０は、例えばＳｉＣにより形成する。なお、図２（ａ）〜（ｃ）においては、ドレイン層１１は図示を省略する。次に、ドリフト層１２上にレジストマスク４１を形成する。
【００１８】
次に、図２（ｂ）に示すように、レジストマスク４１をマスクとして、ドリフト層１２に対してアクセプタとなる不純物、例えばアルミニウム（Ａｌ）をイオン注入する。これにより、ドリフト層１２の内部に導電形がｐ−形の埋込領域３１が形成される。埋込領域３１は、ドリフト層１２の表面には露出しない。その後、レジストマスク４１を除去する。
【００１９】
次に、図２（ｃ）に示すように、ドリフト層１２上にレジストマスク４２を形成する。そして、レジストマスク４２をマスクとして、ドリフト層１２に対してアクセプタとなる不純物をイオン注入する。例えば、図２（ｂ）に示すイオン注入と同じ種類の不純物を注入する。但し、このイオン注入における加速電圧は、図２（ｂ）に示すイオン注入の加速電圧よりも低くする。これにより、ドリフト層１２における埋込領域３１の直上域の周辺部に不純物を注入する。
【００２０】
この結果、ドリフト層１２内に導電形がｐ−形の枠状領域３２が形成される。枠状領域３２の下端は埋込領域３１に達し、上端はドリフト層１２の上面に達する。そして、枠状領域３２は、ドリフト層１２における埋込領域３１の直上域の中央部を囲む。この枠状領域３２によって囲まれる領域、すなわち、ドリフト層１２における埋込領域３１の直上域の中央部をソース層１４とする。ソース層１４の下面は埋込領域３１によって覆われ、ソース層１４の周囲は枠状領域３２によって囲まれ、ソース層１４の上面はドリフト層１２の上面において露出する。上方から見て、ソース層１４の形状は一方向に延びる帯状である。
【００２１】
埋込領域３１及び枠状領域３２により、導電形がｐ−形のウェル１３が形成される。これにより、ソース層１４は、ウェル１３によって、ドリフト層１２におけるソース層１４にならなかった残部から区画される。以後、この残部のみをドリフト層１２という。換言すれば、ソース層１４とドリフト層１２との間には、必ずウェル１３が介在する。その後、レジストマスク４２を除去する。このように、本実施形態においては、ソース層１４には積極的にアルミニウムを注入しないため、ウェル１３を形成する前のドリフト層１２の不純物濃度が均一であった場合、ソース層１４の合計の不純物濃度はウェル１３の合計の不純物濃度よりも低くなる。
【００２２】
次に、図１（ａ）及び（ｂ）に示すように、半導体基板１０の上面のうち、ソース層１４の長手方向両側であって、ウェル１３及びソース層１４に接しドリフト層１２には接しない領域に、ドナーとなる不純物をイオン注入する。これにより、この領域にｎ＋形コンタクト層１５を形成する。また、ソース層１４の幅方向においてｎ＋形コンタクト層１５を挟む領域であって、ウェル１３及びｎ＋形コンタクト層１５に接しドリフト層１２には接しない領域に、アクセプタとなる不純物をイオン注入する。これにより、この領域にｐ＋形コンタクト層１６を形成する。
【００２３】
次に、半導体基板１０上に、枠状領域３２の一部、例えば、最も細い部分と、その両側に配置されたドリフト層１２及びソース層１４を覆うように、ゲート絶縁膜２１を形成し、その上にゲート電極２２を形成する。また、半導体基板１０上に、ｎ＋形コンタクト層１５及びｐ＋形コンタクト層１６に接し、ドリフト層１２に接しないように、ソース電極２３を形成する。更に、半導体基板１０の下に、ドレイン層１１に接するように、ドレイン電極２４を形成する。これにより、半導体装置１が製造される。
【００２４】
次に、本実施形態に係る半導体装置の動作について説明する。
図３は、本実施形態に係る半導体装置の動作を例示する断面図である。
図１（ａ）及び（ｂ）に示すように、ゲート電極２２とソース電極２３に同電位、例えば、接地電位が印加されているときは、ドレイン電極２４に正電位が印加されても、ｎ−形のドリフト層１２とｐ−形のウェル１３との界面を起点として空乏層（図示せず）が拡がり、ソース・ドレイン間に電流が流れない。
【００２５】
これに対して、図３に示すように、ゲート電極２２に正電位が印加されると、半導体基板１０におけるゲート絶縁膜２１の近傍に電子が集まる。これにより、ｐ−形のウェル１３におけるゲート絶縁膜２１に接する部分に擬似的にｎ形の反転層３６が形成される。この結果、ソース層１４とドリフト層１２とが、反転層３６を介して導通する。また、ドリフト層１２及びソース層１４におけるゲート絶縁膜２１に接する部分には、それぞれ擬似的にｎ＋形の蓄積層３７及び３８が形成される。これにより、ソース・ドレイン間のオン抵抗が低減される。このようにして、ソース・ドレイン間に電流が流れる。このとき、ウェル１３の枠状領域３２におけるソース層１４とドリフト層１２によって挟まれた部分の幅が、ゲート長Ｌとなる。
【００２６】
次に、本実施形態の効果について説明する。
上述の如く、本実施形態においては、枠状領域３２の幅が縦型ＭＯＳＦＥＴのゲート長Ｌとなる。そして、枠状領域３２の幅は、図２（ｃ）に示す１回のイオン注入により、決定することができる。このため、ゲート長Ｌの長さを精度よく制御することができる。この結果、本実施形態に係る半導体装置は、微細化してもゲート長の相対的な変動量が小さく、特性が安定する。例えば、ゲート長が短くなることによりリーク電流が増加したり、ゲート長が長くなることによりオン抵抗が増加したりすることを抑制できる。
【００２７】
また、本実施形態においては、ドリフト層１２、ウェル１３、ソース層１４が配列されたユニットセルには、ｎ＋形コンタクト層１５及びｐ＋形コンタクト層１６が配置されていない。これにより、ユニットセルの微細化を図ることができ、チャネル密度を増加させることができる。
【００２８】
なお、本実施形態においては、半導体基板１０を炭化珪素（ＳｉＣ）により形成する例を示したが、これには限定されず、例えば、シリコン（Ｓｉ）又はシリコンゲルマニウム（ＳｉＧｅ）により形成してもよい。
【００２９】
次に、比較例について説明する。
図４（ａ）は、比較例に係る半導体装置を例示する断面図であり、（ｂ）は（ａ）に示す領域Ｂを示す一部拡大断面図である。
【００３０】
図４（ａ）及び（ｂ）に示すように、本比較例に係る半導体装置１０１においては、ｎ−形のドリフト層１１２の上層部の一部にアクセプタとなる不純物を注入することにより、ｐ−形のウェル１１３を形成し、ウェル１１３の上層部の一部にドナーとなる不純物を注入することにより、ｎ＋形のソース層１１４を形成している。この場合、ウェル１１３を形成する工程において、ソース層１１４となる予定の領域内にもアクセプタとなる不純物を注入しているため、半導体装置１０１の完成後において、ソース層１１４の合計の不純物濃度は、ウェル１１３の合計の不純物濃度よりも高くなる。
【００３１】
また、ウェル１１３の上層部におけるソース層１１４に接する領域に、ｐ形コンタクト層１１６を形成している。そして、ウェル１１３におけるドリフト層１１２とソース層１１４とに挟まれた部分、並びにその両側に配置されたドリフト層１１２の一部及びソース層１１４の一部を覆うように、ゲート絶縁膜１２１を形成し、その上にゲート電極１２２を形成している。また、ソース層１１４及びｐ形コンタクト層１１６に接するようにソース電極１２３を形成し、ドレイン層（図示せず）に接するようにドレイン電極（図示せず）を形成している。
【００３２】
本比較例においては、ウェル１１３におけるドリフト層１１２とソース層１１４とに挟まれた部分がチャネル領域となり、この部分の幅がゲート長Ｌ２となる。ゲート長Ｌ２は、ｐ−形のウェル１１３を形成するためのイオン注入と、ｎ＋形のソース層１１４を形成するためのイオン注入によって決定される。すなわち、ゲート長Ｌ２を決定するためには、２回のイオン注入が必要となる。このため、２回のイオン注入間の合わせずれに起因して、ゲート長Ｌ２が変動しやすい。従って、半導体装置１０１を微細化すると、ゲート長の変動量が相対的に大きくなり、半導体装置１０１の特性がばらつきやすくなる。
【００３３】
以上説明した実施形態によれば、ゲート長のばらつきが小さい半導体装置及びその製造方法を実現することができる。
【００３４】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００３５】
１：半導体装置、１０：半導体基板、１１：ドレイン層、１２：ドリフト層、１３：ウェル、１４：ソース層、１５：ｎ＋形コンタクト層、１６：ｐ＋形コンタクト層、２１：ゲート絶縁膜、２２：ゲート電極、２３：ソース電極、２４：ドレイン電極、３１：埋込領域、３２：枠状領域、３６：反転層、３７、３８：蓄積層、４１、４２：レジストマスク、１０１：半導体装置、１１２：ドリフト層、１１３：ウェル、１１４：ソース層、１１６：ｐ形コンタクト層、１２１：ゲート絶縁膜、１２２：ゲート電極、１２３：ソース電極、Ｌ、Ｌ２：ゲート長
【図１】
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【図２】
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【図３】
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【図４】
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