(57)【要約】【課題】信頼性の高い不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置の前記記憶セル領域は、記憶セル領域と周辺領域とを有する半導体層を有する。前記記憶セル領域は、前記半導体層を、第１方向に延在し前記第１方向と交差する第２方向に配列された複数の第１半導体領域に分離し、第１絶縁膜が埋め込まれた第１素子分離領域と、前期複数の第１半導体領域の上に設けられた第１ゲート絶縁膜、電荷蓄積層、第２ゲート絶縁膜、および制御ゲート電極と、を有する。前記周辺領域は、前記半導体層を複数の第２素子領域に分離し、第２絶縁膜が埋め込まれた第２素子分離領域とを具備する。前記複数の第１素子分離領域は、第１部分と、前記第１部分の下に設けられた第２部分と、を有し、前記第１部分と前記第２部分とに段差が設けられ、前記第２素子分離領域は前記半導体層によって、その側面の少なくとも一部と下面とが取り囲まれている。【選択図】図１
2014187199.tif 000002
【特許請求の範囲】
【請求項１】
記憶セル領域と周辺領域とを有する半導体層を有し、
前記記憶セル領域は、
前記半導体層を、第１方向に延在し前記第１方向と交差する第２方向に配列された複数の第１半導体領域に分離し、第１絶縁膜が埋め込まれた第１素子分離領域と、
前期複数の第１半導体領域の上に設けられた第１ゲート絶縁膜、電荷蓄積層、第２ゲート絶縁膜、および制御ゲート電極と、
を有し、
前記周辺領域は、
前記半導体層を複数の第２素子領域に分離し、第２絶縁膜が埋め込まれた第２素子分離領域とを具備し、
前記複数の第１素子分離領域は、第１部分と、前記第１部分の下に設けられた第２部分と、を有し、前記第１部分と前記第２部分とに段差が設けられ、
前記第２素子分離領域は前記半導体層によって、その側面の少なくとも一部と下面とが取り囲まれ、
前記段差は、前記第２素子分離領域の前記下部よりも浅い位置にあり、
前記第１素子分離領域の下端は、前記第２素子分離領域の前記下部と同じ位置もしくは前記下部よりも深い位置にある不揮発性半導体記憶装置。
【請求項２】
記憶セル領域と周辺領域とを有する半導体層を有し、
前記記憶セル領域は、
前記半導体層を、第１方向に延在し前記第１方向と交差する第２方向に配列された複数の第１半導体領域に分離し、第１絶縁膜が埋め込まれた第１素子分離領域と、
前期複数の第１半導体領域の上に設けられた第１ゲート絶縁膜、電荷蓄積層、第２ゲート絶縁膜、および制御ゲート電極と、
を有し、
前記周辺領域は、
前記半導体層を複数の第２素子領域に分離し、第２絶縁膜が埋め込まれた第２素子分離領域とを具備し、
前記複数の第１素子分離領域は、第１部分と、前記第１部分の下に設けられた第２部分と、を有し、前記第１部分と前記第２部分とに段差が設けられ、
前記第２素子分離領域は前記半導体層によって、その側面の少なくとも一部と下面とが取り囲まれた不揮発性半導体記憶装置。
【請求項３】
前記段差は、前記第２素子分離領域の前記下部よりも浅い位置にある請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１素子分離領域の下端は、前記第２素子分離領域の前記下部と同じ位置もしくは前記下部よりも深い位置にある請求項２または３に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１絶縁膜は、
前記第１部分の側面に形成された第３絶縁膜と、前記第３絶縁膜の側面に形成された第４絶縁膜と、
を含み、
前記第２絶縁膜は、前記半導体層の側面に形成された第５絶縁膜と、前記第５絶縁膜の側面に形成された第６絶縁膜と、
を含み、前記第３絶縁膜と前記第５絶縁膜は同じ材料であり、前記第５絶縁膜の膜厚は前記第３絶縁膜の膜厚よりも厚いことを特徴とする請求項１〜４に記載の不揮発性半導体記憶装置。
【請求項６】
前記第６絶縁膜の線収縮係数は、前記半導体層の線収縮係数よりも大きい請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
記憶セル領域と、前記記憶セル領域外に設けられた周辺領域と、を有する不揮発性半導体記憶装置の製造方法であって、
半導体層と、前記半導体層の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられた電荷蓄積層を形成する工程と、
前記記憶セル領域においては、前記電荷蓄積層、前記ゲート絶縁膜、および前記半導体層に前記第１方向に延在された複数の第１トレンチを形成するとともに、前記周辺領域においては、前記電荷蓄積層、前記ゲート絶縁膜、および前記半導体層に前記複数の第１トレンチのそれぞれよりも深い第２トレンチを形成する工程と、
前記複数の第１トレンチのそれぞれの内側壁および下部に絶縁膜を形成するとともに、前記第２トレンチの内側壁および下部に、前記第１トレンチ内に形成される前記絶縁膜よりも膜厚が厚い前記絶縁膜を形成する工程と、
前記半導体層に、前記絶縁膜をマスクとして、前記複数の第１トレンチの底面から第３トレンチを形成するとともに、前記第２トレンチの底面の位置は維持する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリに代表される不揮発性半導体記憶装置は、一般的に、半導体基板の上に記憶セル領域と、記憶セル領域外に設けられた周辺領域と、を備える。記憶セル領域は、各セルを電気的に絶縁する素子分離領域を有する。一方、周辺領域においても、素子等を所定の領域に画定する素子分離領域が設けられている。
【０００３】
それぞれの素子分離領域については、マイクロローディング効果によって、記憶セル領域の素子分離領域は浅く、周辺領域の素子分離領域は深く形成されるのが一般的である。また、記憶セル領域において各セル間の電流リークを抑制するには、記憶セル領域の素子分離領域をなるべく深く形成することが望ましい。しかし、記憶セル領域の素子分離領域を深く形成するほど、周辺領域の素子分離領域の容積が増大する。このため、周辺領域において素子分離領域に収縮応力または圧縮応力の大きい絶縁膜を用いた場合、素子分離領域からから半導体基板が応力を受けて半導体基板に欠陥が発生する可能性がある。これにより、不揮発性半導体記憶装置の信頼性が低下する可能性がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７９９４５８７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、より信頼性の高い不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の不揮発性半導体記憶装置は、記憶セル領域と周辺領域とを有する半導体層を有する。前記記憶セル領域は、前記半導体層を、第１方向に延在し前記第１方向と交差する第２方向に配列された複数の第１半導体領域に分離し、第１絶縁膜が埋め込まれた第１素子分離領域と、前期複数の第１半導体領域の上に設けられた第１ゲート絶縁膜、電荷蓄積層、第２ゲート絶縁膜、および制御ゲート電極と、を有する。前記周辺領域は、前記半導体層を複数の第２素子領域に分離し、第２絶縁膜が埋め込まれた第２素子分離領域とを具備する。前記複数の第１素子分離領域は、第１部分と、前記第１部分の下に設けられた第２部分と、を有し、前記第１部分と前記第２部分とに段差が設けられ、前記第２素子分離領域は前記半導体層によって、その側面の少なくとも一部と下面とが取り囲まれている。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１実施形態に係る不揮発性半導体記憶装置の記憶セル領域を表す模式的平面図の一例である。
【図２】図２（ａ）および図２（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の記憶セル領域を表す模式的断面図の一例である。
【図３】図３（ａ）は、第１実施形態に係る不揮発性半導体記憶装置の周辺領域を表す模式的断面図の一例であり、図３（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の記憶セル領域を表す模式的断面図の一例であり、図３（ｃ）は、第１実施形態に係る不揮発性半導体記憶装置の周辺領域の周辺トランジスタの模式的平面図の一例である。
【図４】図４（ａ）〜図４（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図５】図５（ａ）〜図５（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図６】図６（ａ）〜図６（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図７】図７（ａ）〜図７（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図８】図８（ａ）〜図８（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図９】図９（ａ）〜図９（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図１０】図１０（ａ）〜図１０（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図１１】図１１（ａ）〜図１１（ｂ）は、第１実施形態に係る記憶セル領域の製造過程を表す模式図の一例である。
【図１２】図１２（ａ）〜図１２（ｂ）は、第１実施形態に係る記憶セル領域の製造過程を表す模式図の一例である。
【図１３】図１３（ａ）〜図１３（ｂ）は、第１実施形態に係る記憶セル領域の製造過程を表す模式図の一例である。
【図１４】図１４（ａ）〜図１４（ｂ）は、第１実施形態に係る記憶セル領域の製造過程を表す模式図の一例である。
【図１５】図１５（ａ）〜図１５（ｂ）は、参考例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図１６】図１６（ａ）〜図１６（ｂ）は、参考例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図１７】図１７（ａ）は、第１実施形態の変形例に係る不揮発性半導体記憶装置の周辺領域を表す模式的断面図の一例であり、図１７（ｂ）は、第１実施形態の変形例に係る不揮発性半導体記憶装置の記憶セル領域を表す模式的断面図の一例である。
【図１８】図１８（ａ）〜図１８（ｂ）は、第１実施形態の変形例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図１９】図１９（ａ）〜図１９（ｂ）は、第１実施形態の変形例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図２０】図２０（ａ）〜図２０（ｂ）は、第１実施形態の変形例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【図２１】図２１（ａ）〜図２１（ｂ）は、第１実施形態の変形例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【０００９】
（第１実施形態）  
図１は、第１実施形態に係る不揮発性半導体記憶装置の記憶セル領域を表す模式的平面図の一例である。
【００１０】
図２（ａ）および図２（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の記憶セル領域を表す模式的断面図の一例である。図２（ａ）には、図１のＡ−Ａ’線の位置における断面が表され、図２（ｂ）は、図１のＢ−Ｂ’線の位置における断面が表されている。
【００１１】
図３（ａ）は、第１実施形態に係る不揮発性半導体記憶装置の周辺領域を表す模式的断面図の一例であり、図３（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の記憶セル領域を表す模式的断面図の一例であり、図３（ｃ）は、第１実施形態に係る不揮発性半導体記憶装置の周辺領域の周辺トランジスタの模式的平面図の一例である。
【００１２】
第１実施形態に係る不揮発性半導体記憶装置１は、図１、図２（ａ）、および図２（ｂ）に表す記憶セル領域１００と、図３に表す周辺領域２００と、を備える。周辺領域２００は、記憶セル領域１００の外に設けられている。記憶セル領域１００は、例えば、情報を記憶することが可能な領域あり、周辺領域２００は、記憶セルの読み出し、書き込みを制御することが可能なロジック回路等が設けられた領域である。
【００１３】
最初に、記憶セル領域１００を説明する。  
図１に表すように、記憶セル領域１００は、複数の半導体領域１１（第１半導体領域）と、複数の制御ゲート電極６０と、を備える。複数の半導体領域１１のそれぞれは、Ｙ方向（第１方向）に延在し、Ｙ方向と交差する方向、例えばＹ方向に対して略垂直な方向（Ｘ方向）に配列されている。複数の制御ゲート電極６０のそれぞれは、Ｙ方向とは異なるＸ方向（第２方向）に延在し、Ｘ方向と交差する方向、例えばＸ方向に対して略垂直な方向（Ｙ方向）に配列されている。不揮発性半導体記憶装置１においては、複数の半導体領域１１のそれぞれと、複数の制御ゲート電極６０のそれぞれと、が交差している。複数の制御ゲート電極６０は、複数の半導体領域１１の上に設けられている。
【００１４】
記憶セル領域１００においては、複数の半導体領域１１のそれぞれと複数の制御ゲート電極６０のそれぞれとが交差する位置にトランジスタが配置されている（後述）。各々のトランジスタは、Ｘ方向とＹ方向とに２次元的に配列されている。各々のトランジスタは、不揮発性半導体記憶装置１のメモリセルとして機能する。
【００１５】
複数の半導体領域１１のそれぞれは、ＮＡＮＤストリングの一部を構成する。複数の半導体領域１１のそれぞれは、素子分離されている。制御ゲート電極６０についてはワード線と称してもよい。
【００１６】
図２（ａ）および図２（ｂ）に表すように、記憶セル領域１００は、半導体層１０と、半導体領域１１と、制御ゲート電極６０と、電荷蓄積層３０と、ゲート絶縁膜２０（第１ゲート絶縁膜）と、ゲート絶縁膜４０（第２ゲート絶縁膜）と、素子分離領域５０（第１素子分離領域）と、を備える。不揮発性半導体記憶装置１は、半導体領域１１と制御ゲート電極６０とが交差する位置に、半導体領域１１、ゲート絶縁膜２０、電荷蓄積層３０、ゲート絶縁膜４０、および制御ゲート電極６０を含むトランジスタを有する。なお、電荷蓄積層３０はトラップ準位を有する絶縁膜、または、導電膜とトラップ準位を有する絶縁膜の積層膜であってもよい。
【００１７】
複数の半導体領域１１のそれぞれは、半導体層１０の上に設けられている。複数の半導体領域１１のそれぞれは、半導体層１０内で素子分離領域５０により画定されている。複数の半導体領域１１の上部にはそれぞれ不純物が注入され、不揮発性半導体記憶装置１のトランジスタの一部であるアクティブ領域として機能する。
【００１８】
ゲート絶縁膜２０は、電荷蓄積層３０と複数の半導体領域１１のそれぞれとの間に設けられている。ゲート絶縁膜２０の上面２０ｕの位置は、素子分離領域５０の上面５０ｕの位置よりも低い。ゲート絶縁膜２０は、半導体領域１１と電荷蓄積層３０との間で電荷（例えば、電子）をトンネル通過させるトンネル絶縁膜として機能する。
【００１９】
電荷蓄積層３０は、複数の半導体領域１１のそれぞれと複数の制御ゲート電極６０のそれぞれとが交差する位置に設けられている。電荷蓄積層３０は、ゲート絶縁膜２０の上面２０ｕを覆っている。電荷蓄積層３０は、ゲート絶縁膜２０を介して半導体領域１１からトンネル通過した電荷を蓄積することができる。電荷蓄積層３０については、浮遊ゲート層と称してもよい。電荷蓄積層３０は、図２（ａ）、（ｂ）に表すＡ−Ａ’断面およびＢ−Ｂ’断面においてＺ方向に延びた略長方形をしている。従って、電荷蓄積層３０は、Ｚ方向に略角柱状に延在している。
【００２０】
ゲート絶縁膜４０は、電荷蓄積層３０と複数の制御ゲート電極６０のそれぞれとの間に設けられている。ゲート絶縁膜４０は、電荷蓄積層３０の上面３０ｕを覆っている。例えば、Ｙ方向において、ゲート絶縁膜４０は、素子分離領域５０が電荷蓄積層３０に接している部分以外の電荷蓄積層３０を覆っている。換言すれば、Ｙ方向において、ゲート絶縁膜４０は、電荷蓄積層３０の側面３０ｗの一部を覆っている。また、Ｙ方向においては、電荷蓄積層３０の側面３０ｗが層間絶縁膜７０により覆われている。
【００２１】
すなわち、電荷蓄積層３０の上面３０ｕおよび側面３０ｗは、絶縁体により覆われ、電荷蓄積層３０に蓄積された電荷が制御ゲート電極６０へリークしないようになっている。ゲート絶縁膜４０については、電荷ブロック層と称することもできる。
【００２２】
素子分離領域５０は、複数の半導体領域１１のそれぞれの間に設けられている。素子分離領域５０は、ゲート絶縁膜２０と、電荷蓄積層３０と、に接している。素子分離領域５０の上面５０ｕの位置は、電荷蓄積層３０の上面３０ｕの位置より低い。半導体領域１１の上面１１ｕの位置は、素子分離領域５０の上面５０ｕの位置より低い。
【００２３】
素子分離領域５０は、第１部分５０ａ（絶縁膜５０ａ）と、第１部分５０ａの下に設けられた第２部分５０ｂ（絶縁膜５０ｂ）と、を有する。第２部分５０ｂのＸ方向における幅は、第１部分５０ａのＸ方向における幅よりも狭くなっている。第１部分５０ａと第２部分５０ｂとには段差５０ｓがある。また、素子分離領域５０の第１部分５０ａは、外側に位置する第１領域５０ａａと、第１領域５０ａａの内側に位置する第２領域５０ａｂ（絶縁膜５０ａｂ）の２つの部分を有している。また、第２部分５０ｂと第２領域５０ａｂは同じ材料で形成されている。ここで、第１領域５０ａａと第２領域５０ａｂは別の工程で作ることができる。なお、第１領域５０ａａと第２領域５０ａｂを同じ材料で形成した場合は、ＴＥＭ観察などでは判別することができない場合がある。
【００２４】
制御ゲート電極６０は、ゲート絶縁膜４０を介して電荷蓄積層３０の一部を覆っている。例えば、Ｙ方向において、制御ゲート電極６０は、ゲート絶縁膜４０を介して電荷蓄積層３０の上面３０ｕおよび側面３０ｗの一部を覆っている。また、Ｘ方向において、制御ゲート電極６０は、ゲート絶縁膜４０を介して電荷蓄積層３０の上面３０ｕを覆っている。制御ゲート電極６０は、トランジスタを制御するためのゲート電極として機能する。制御ゲート電極６０の上には、層間絶縁膜（不図示）が設けられている。
【００２５】
周辺領域２００を説明する。  
図３（ｃ）は周辺領域２００の周辺トランジスタの平面図の一例である。図３（ｃ）に示すように、素子分離領域８０によって半導体基板１０が素子領域８０Ａに分離されている。それぞれの素子領域８０Ａにおいて、ゲート電極ＧＤがＸ方向に延びている。ゲート電極ＧＤは素子領域８０Ａから素子分離領域８０にまで延びている。ここで、周辺トランジスタＰＴは１つの素子領域８０Ａと１つのゲート電極ＧＤにより構成されている。
図３（ａ）は図３（ｃ）のＣ−Ｃ‘線に沿った断面図である。図３（ａ）に表す周辺領域２００は、半導体層１０と、素子分離領域８０（第２素子分離領域）と、を有する。素子分離領域８０は、第１部分８０ａ（絶縁膜８０ａ）と、この第１部分８０ａを取り囲む第２部分８０ｂ（絶縁膜８０ｂ）と、を有する。素子分離領域８０は、素子分離領域８０の側部８０ｗの少なくとも一部と下部（下面）８０ｄとが半導体層１０によって取り囲まれている。
【００２６】
ゲート電極ＧＤは電荷蓄積層３０、電極間絶縁膜４０、及び制御ゲート電極６０を有している。ゲート電極ＧＤは素子分離領域８０上においては、電極間絶縁膜４０及び制御ゲート電極６０のみ有している。周辺領域２００においては、ゲート絶縁膜２０を単に絶縁膜２０、電荷蓄積層３０を単に導電層３０、ゲート絶縁膜４０を単に絶縁膜４０と称してもよい。
【００２７】
ここで、比較のために、図３（ｂ）に記憶セル領域を表す模式的断面図を並べて示す。ここで、図３（ｂ）に表す素子分離領域５０の段差５０ｓは、素子分離領域８０の下部８０ｄよりも浅い位置にある。素子分離領域５０の下端５０ｄは、素子分離領域８０の下部８０ｄと同じ位置もしくは下部８０ｄよりも深い位置にある。素子分離領域５０のＸ方向における幅は、素子分離領域８０のＸ方向における幅よりも狭い。
【００２８】
素子分離領域８０の上および制御ゲート電極６０の上には、層間絶縁膜９０が設けられている。
【００２９】
半導体層１０（あるいは、半導体領域１１）の材料は、例えば、ｎ形の半導体結晶である。半導体領域１１の材料は、例えば、ｐ形の半導体結晶である。半導体結晶としては、例えば、シリコン（Ｓｉ）結晶があげられる。
【００３０】
ゲート絶縁膜２０の材料は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等である。ゲート絶縁膜２０は、例えば、酸化シリコン膜または窒化シリコン膜の単層であってもよく、酸化シリコン膜または窒化シリコン膜のいずれかが積層された膜であってもよい。
【００３１】
電荷蓄積層３０の材料は、例えば、ｐ形の不純物を含む半導体、金属、金属化合物等である。電荷蓄積層３０の材料としては、例えば、アモルファスシリコン（ａ−Ｓｉ）、ポリシリコン（ｐｏｌｙ−Ｓｉ）、シリコンゲルマン（ＳｉＧｅ）、窒化シリコン（ＳｉｘＮｙ）、酸化ハフニウム（ＨｆＯｘ）等があげられる。
【００３２】
ゲート絶縁膜４０は、例えば、酸化シリコン膜または窒化シリコン膜の単層であってもよく、酸化シリコン膜または窒化シリコン膜のいずれかが積層された膜であってもよい。例えば、ゲート絶縁膜４０は、いわゆるＯＮＯ膜（酸化シリコン膜／窒化シリコン膜／酸化シリコン膜）であってもよい。また、ゲート絶縁膜４０は、金属酸化膜や金属窒化膜であってもよい。
【００３３】
素子分離領域５０、８０および層間絶縁膜７０、９０の材料は、例えば、酸化シリコン（ＳｉＯ２）である。このほか、実施形態において、絶縁層、絶縁膜と記された部位は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等を含む。
【００３４】
制御ゲート電極６０の材料は、例えば、ｐ形の不純物を含む半導体である。この半導体としては、ポリシリコンがあげられる。あるいは、制御ゲート電極６０の材料は、例えば、タングステン等の金属や金属シリサイドであってもよい。
【００３５】
また、ｐ形の不純物元素としては、例えば、硼素（Ｂ）があげられる。ｎ形の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）があげられる。
このように、不揮発性半導体装置１は、記憶セル領域と周辺領域とを有する半導体層を有する。前記記憶セル領域は、前記半導体層を、第１方向に延在し前記第１方向と交差する第２方向に配列された複数の第１半導体領域に分離し、第１絶縁膜が埋め込まれた第１素子分離領域と、前期複数の第１半導体領域の上に設けられた第１ゲート絶縁膜、電荷蓄積層、第２ゲート絶縁膜、および制御ゲート電極と、を有する。前記周辺領域は、前記半導体層を複数の第２素子領域に分離し、第２絶縁膜が埋め込まれた第２素子分離領域とを具備する。前記複数の第１素子分離領域は、第１部分と、前記第１部分の下に設けられた第２部分と、を有し、前記第１部分と前記第２部分とに段差が設けられている。前記第２素子分離領域は前記半導体層によって、その側面の少なくとも一部と下面とが取り囲まれている。
【００３６】
不揮発性半導体記憶装置１の製造過程について説明する。  
図４（ａ）〜図１０（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。各図の図（ａ）には、記憶セル領域１００の製造過程が表され、図（ｂ）には周辺領域２００の製造過程が表されている。
【００３７】
まず、図４（ａ）、（ｂ）に表すように、記憶セル領域１００および周辺領域２００においては、半導体層１０と、半導体層１０の上に設けられたゲート絶縁膜２０と、ゲート絶縁膜２０の上に設けられた電荷蓄積層３０と、を含む積層体１０１が準備される。積層体１０１は、さらに、電荷蓄積層３０の上に設けられた絶縁膜９１を含む。絶縁膜９１については、適宜、略してもよい。
【００３８】
ゲート絶縁膜２０は、例えば、熱酸化法により形成される。ゲート絶縁膜２０の厚さは、例えば、１０ｎｍ（ナノメートル）である。
【００３９】
電荷蓄積層３０には、硼素（Ｂ）が導入されている。電荷蓄積層３０の厚さは、例えば、８０ｎｍである。絶縁膜９１は、例えば、減圧ＣＶＤ法によって形成される。
【００４０】
次に、図５（ａ）に表すように、記憶セル領域１００においては、積層体１０１にエッチング加工が施される。例えば、フォトリソグラフィ技術およびＲＩＥ（Reactive Ion Etching）技術が用いられて、積層体１０１にＹ方向に延在された複数のトレンチ１０２（第１トレンチ）が形成される。
【００４１】
複数のトレンチ１０２が形成されたことにより、半導体層１０の一部を除く積層体１０１はＸ方向に分割される。例えば、記憶セル領域１００においては、複数のトレンチ１０２のそれぞれによって挟まれた半導体領域１１が形成される。
【００４２】
また、図５（ｂ）に表すように、周辺領域２００においては、積層体２０１にトレンチ２０２（第２トレンチ）が形成される。トレンチ２０２は、複数のトレンチ１０２のそれぞれよりも深く形成される。
【００４３】
トレンチ２０２のＸ方向における幅は、トレンチ１０２のＸ方向における幅よりも広い。ここで、トレンチ１０２とトレンチ２０２を同時に形成した場合でもトレンチ２０２がトレンチ１０２よりも深く形成されるのは、所謂マイクロローディング効果のためである。
【００４４】
次に、図６（ａ）に表すように、記憶セル領域１００においては、複数のトレンチ１０２のそれぞれの内側壁１０２ｗおよび下部１０２ｄに絶縁膜５０ａａが形成される。また、積層体１０１の上に、絶縁膜５０ａａが形成される。さらに、図６（ｂ）に表すように、周辺領域２００においては、トレンチ２０２の内側壁２０２ｗおよび下部２０２ｄに、絶縁膜８０ｂが形成される。また、積層体２０１の上に絶縁膜８０ｂが形成される。トレンチ２０２内の絶縁膜８０ｂの厚さは、トレンチ１０２内の絶縁膜５０ａａの厚さよりも厚く形成される。
【００４５】
ここで、絶縁膜５０ａａ、８０ｂの形成は同時に行われる。絶縁膜５０ａａ、８０ｂの成分は同じである。絶縁膜５０ａａ、８０ｂは、例えば、プラズマＣＶＤによって形成される。プラズマＣＶＤの条件は、トレンチ１０２が絶縁膜５０ａａによって完全に埋め込まれない条件に設定される。
【００４６】
この場合、最初に記憶セル領域１００においては、トレンチ１０２の内側壁１０２ｗおよび下部１０２ｄに薄い絶縁膜５０ａａが形成される。この後、トレンチ１０２は絶縁膜５０ａａによって完全に埋め込まれる前に、トレンチ１０２の開口が絶縁膜５０ａａによって塞がれる。すると、絶縁膜５０ａａの原料ガスがトレンチ１０２に流入しなくなる。その結果、複数のトレンチ１０２の上に絶縁膜５０ａａが形成される。一方、トレンチ２０２においては、トレンチ２０２のＸ方向における幅は、トレンチ１０２のＸ方向における幅よりも広いので、トレンチ２０２の開口は絶縁膜８０ｂによって塞がれない。その結果、絶縁膜８０ｂはトレンチ２０２の側面に沿って形成される。
【００４７】
具体的には、トレンチ１０２の内側壁１０２ｗおよび下部１０２ｄに絶縁膜５０ａａが形成される成膜時間をＴ１とする。トレンチ１０２の開口が絶縁膜５０ａａによって塞がれてから、複数のトレンチ１０２の上に絶縁膜５０ａａが形成されるまでの成膜時間をＴ２とする。
【００４８】
一方、周辺領域２００においては、トレンチ２０２の幅がトレンチ１０２よりも広いために、トレンチ２０２の開口が絶縁膜８０ｂによって塞がれることはない。また、絶縁膜８０ｂの成膜時間は、Ｔ１＋Ｔ２である。このため、トレンチ２０２の側面の絶縁膜８０ｂの厚さは、トレンチ１０２の側面の絶縁膜５０ａａの厚さよりも厚くなる。
【００４９】
次に、図７（ａ）に表すように、記憶セル領域１００においては、記憶セル領域１００のセル部分１００ｃ以外の絶縁膜５０ａａの上にレジスト層９２がパターニングされる。レジスト層９２のパターニングは、フォトリソグラフィおよびエッチングによる。また、図７（ｂ）に表すように、周辺領域２００においては、レジスト層９２は絶縁膜８０ｂの上に形成される。
【００５０】
次に、図８（ａ）に表すように、記憶セル領域１００のセル部分１００ｃにおいては、レジスト層９２から開口された絶縁膜５０ａａが例えばＲＩＥ法によって除去される。その結果、トレンチ１０２の開口を塞いでいた絶縁膜５０ａａが除去される。すなわち、トレンチ１０２の上部が再び開口される。
【００５１】
この後、ＲＩＥが続けられて、トレンチ１０２の下部１０２ｄに設けられた絶縁膜５０ａａの一部が除去される。続いて、ＲＩＥ法のエッチング条件を絶縁膜５０ａａ（シリコン酸化膜）よりもシリコンのエッチングレートが高い条件に切り替えてエッチングを進める。その結果、複数のトレンチ１０２のそれぞれの下の半導体層１０の一部が除去される。これにより、トレンチ１０２の下の半導体層１０に、トレンチ１０３（第３トレンチ）が形成される。つまり、半導体層１０に、トレンチ１０２の内側壁１０２ｗに設けられた絶縁膜５０ａａをマスクとして、複数の第１トレンチの底面から第３トレンチを形成するとともに、第２トレンチの底面の位置は維持する。
【００５２】
トレンチ１０３の形成では、トレンチ１０２の内側壁１０２ｗに設けられた絶縁膜５０ａａがマスクとなるために、トレンチ１０２と、トレンチ１０３と、には段差が生じる。これにより、トレンチ１０３のＸ方向における幅は、トレンチ１０２のＸ方向における幅よりも狭くなる。また、トレンチ１０３の下部１０３ｄがトレンチ２０２の下部２０２ｄよりも深くなるように調整される。
【００５３】
この段階において、複数の半導体領域１１のそれぞれは、トレンチ１０２、１０３によって分割されている。
【００５４】
また、図８（ｂ）に表すように、周辺領域２００では、周辺領域２００がレジスト層９２に覆われているために、エッチングの影響を受けない。従って、周辺領域２００では、レジスト層９２の下の構造が図７（ｂ）と同じ状態を維持している。  
この後、記憶セル領域１００および周辺領域２００からレジスト層９２が除去される。
【００５５】
次に、図９（ａ）に表すように、記憶セル領域１００においては、トレンチ１０３のなか、トレンチ１０２のなか、および積層体１０１の上に、絶縁層５５が形成される。また、図９（ｂ）に表すように、周辺領域２００においては、トレンチ２０２のなか、および積層体２０１の上に、絶縁層８５が形成される。ここで、絶縁層５５、８５は同時に形成される。絶縁層５５、８５は同じ材料である。
【００５６】
絶縁層５５、８５は、例えば、塗布法によって形成される。絶縁層５５、８５は、ＳＯＧ（Spin On Glass）膜である。絶縁層５５、８５の厚さは、５００ｎｍ以上である。絶縁層５５、８５が塗布された後、絶縁層５５、８５の結晶性を促進させるために、絶縁層５５、８５に加熱処理が施される。例えば、絶縁層５５、８５の線収縮係数は、半導体層１０の線収縮係数よりも大きい。なお、少なくとも絶縁層５５、８５と半導体層１０の線収縮係数が異なっていればよい。また、絶縁膜５５の線収縮係数は絶縁膜５０ａａの線収縮係数よりも大きい。
【００５７】
次に、絶縁膜５０ａａ、８０ｂと、絶縁層５５、８５とが例えば、絶縁膜９１をストッパとしたＣＭＰ（Chemical Mechanical Polishing）によって除去される。その後、例えば、ＲＩＥ法により絶縁膜５０ａａ、８０ｂ及び絶縁膜５５、８５の上面を電荷蓄積層３０の上面までエッチングする。その後、絶縁膜９１を除去する。この状態を、図１０（ａ）および図１０（ｂ）に表す。
【００５８】
図１０（ａ）に表すように、記憶セル領域１００においては、素子分離領域５０が形成される。素子分離領域５０は、絶縁膜５０ａ（絶縁膜５０ａａ、絶縁膜５０ａｂ）と、絶縁膜５０ｂと、を有する。なお、絶縁膜８０ａ及び絶縁膜５０ｂは絶縁膜５５と同じ材料である。
【００５９】
また、図１０（ｂ）に表すように、周辺領域２００においては、素子分離領域８０が形成される。素子分離領域８０は、絶縁膜８０ａと、絶縁膜８０ｂと、を有する。
【００６０】
この後、記憶セル領域１００においては、引き続きプロセス処理が施される。以下に、記憶セル領域１００の製造過程について説明する。
【００６１】
図１１（ａ）〜図１４（ｂ）は、第１実施形態に係る記憶セル領域の製造過程を表す模式図の一例である。ここで、各図の図（ａ）には、記憶セル領域の模式的断面図が表され、図（ｂ）には、記憶セル領域の模式的平面図が表されている。
【００６２】
図１１（ａ）および図１１（ｂ）に表すように、素子分離領域５０がエッチバックされる。これにより、電荷蓄積層３０の側面３０ｗの一部が表出する。このとき、周辺領域２００では全面をレジストなどにより覆っておく。その結果、周辺領域２００の絶縁膜８０の上部はエッチバックされない。
【００６３】
次に、図１２（ａ）および図１２（ｂ）に表すように、素子分離領域５０から露出された電荷蓄積層３０の表面の上、および素子分離領域５０の上にゲート絶縁膜４０が形成される。従って、素子分離領域５０の上、および素子分離領域５０から上の電荷蓄積層３０は、ゲート絶縁膜４０によって覆われる。周辺領域２００においては、レジストなどを剥離し、記憶セル領域１００と同様にゲート絶縁膜４０によって覆われる。このとき、素子分離領域８０と電荷蓄積層３０の上面はほぼ一致しているのでゲート絶縁膜４０は素子分離領域８０から電荷蓄積層３０の上面にほぼ平らに形成される。
【００６４】
次に、図１３（ａ）および図１３（ｂ）に表されるように、ゲート絶縁膜４０の上に制御ゲート電極６０が形成される。周辺領域２００においてもゲート絶縁膜４０の上に制御ゲート電極６０が形成される。なお、周辺領域２００のゲート電極ＧＤの部分ではゲート絶縁膜４０の一部が開口され電荷蓄積層３０と制御ゲート電極６０が電気的に接続される。
【００６５】
次に、図１４（ａ）および図１４（ｂ）に表されるように、フォトリソグラフィおよびエッチングにより制御ゲート電極６０、ゲート絶縁膜４０および電荷蓄積層３０がＹ方向に分割される。これにより、Ｘ方向に延在する複数の制御ゲート電極６０を形成する。
【００６６】
この後は、複数の制御ゲート電極６０のそれぞれの間に、層間絶縁膜７０が形成される（図２（ｂ）参照）。周辺領域２００においても、同様に制御ゲート電極６０、ゲート絶縁膜４０及び電荷蓄積層３０が加工されゲート電極ＧＤが形成されるこのような製造過程によって、不揮発性半導体記憶装置１が形成される。
【００６７】
第１実施形態の効果を説明する前に、参考例に係る不揮発性半導体記憶装置の製造過程を説明する。
図１５（ａ）〜図１６（ｂ）は、参考例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。各図の図（ａ）には、記憶セル領域１００の製造過程が表され、図（ｂ）には周辺領域２００の製造過程が表されている。
【００６８】
まず、図５（ａ）および図５（ｂ）に表す状態を得た後に、複数のトレンチ１０２のそれぞれの内側壁１０２ｗおよび下部１０２ｄに絶縁膜５００が形成される。さらに、トレンチ２０２の内側壁２０２ｗおよび下部２０２ｄに、絶縁膜５００が形成される。この状態を、図１５（ａ）および図１５（ｂ）に表す。
【００６９】
参考例では、絶縁膜５００が上述したプラズマＣＶＤ法よりも段差被覆性の高いプロセス条件によって形成される。例えば、その手法として減圧ＣＶＤ法があげられる。このため、記憶セル領域１００においては、トレンチ１０２の開口が絶縁膜５００によって塞がれることはなく、トレンチ１０２の内側壁１０２ｗおよび下部１０２ｄに絶縁膜５００が形成される。また、周辺領域２００においても、トレンチ２０２の内側壁２０２ｗおよび下部２０２ｄに絶縁膜５００が形成される。
【００７０】
また、トレンチ１０２のなかに完全に絶縁膜５００が形成されず、トレンチ１０２の内側壁１０２ｗおよび下部１０２ｄに、所定の厚さの絶縁膜５００が形成された時点で成膜を終了している。このため、周辺領域２００における絶縁膜５００の厚さは、上述した絶縁膜８０ｂの厚さに比べて薄くなる。
【００７１】
次に、図１６（ａ）に表すように、記憶セル領域１００においては、トレンチ１０２のなか、および積層体１０１の上に、絶縁層５５が形成される。また、図１６（ｂ）に表すように、周辺領域２００においては、トレンチ２０２のなか、および積層体２０１の上に、絶縁層８５が形成される。
【００７２】
隣り合う半導体領域１１間の電流リークを抑制するためには、トレンチ１０２のＺ方向の深さをなるべく深く形成することが望ましい。また、マイクロローディング効果によって、トレンチ２０２のＺ方向の深さは、トレンチ１０２のＺ方向の深さよりも深くなる。従って、トレンチ１０２のＺ方向の深さが深くなるほど、トレンチ２０２の容積は益々増加する。
【００７３】
トレンチ２０２のなかには、絶縁層８５が形成される。このため、トレンチ２０２の容積が増加するほど、半導体層１０に印加される応力が増加する。この理由は、絶縁層８５の線収縮係数が半導体層１０の線収縮係数よりも大きいためである。例えば、上述した加熱処理と、その後の冷却と、によって、絶縁層８５が収縮し、半導体層１０に所定の応力が発生する。この応力がその許容値を超えてしまうと、半導体層１０に結晶欠陥１５が発生する可能性がある。
【００７４】
結晶欠陥１５を発生させない手法として、トレンチ２０２の容積を小さくする方法がある。これにより、上述した応力が小さくなる。しかし、トレンチ２０２の容積を小さく制御すると、トレンチ１０２の深さが浅くなって、トレンチ１０２のなかに形成される素子分離領域５０の深さが浅くなる。その結果、隣り合う半導体領域１１間で電流リークが発生する可能性がある。
【００７５】
結晶欠陥発生と電流リーク発生との相反関係は、不揮発性半導体記憶装置の微細化が進むほど顕著になる。これは、不揮発性半導体記憶装置の微細化が進むほどマイクロローディング効果によってトレンチ１０２とトレンチ２０２との深さの差が大きくなるためである。つまり、不揮発性半導体記憶装置の微細化が進むほど、周辺領域における結晶欠陥防止と、記憶セル領域１００における電流リーク防止と、を両立させることが難しくなる。
【００７６】
これに対して、第１実施形態では、トレンチ２０２のなかに、絶縁膜５００よりも厚い絶縁膜８０ｂを予め形成して、絶縁膜８０ｂの上に絶縁層８５を形成している。このため、トレンチ２０２における絶縁層８５の占有率が小さくなり、半導体層１０に印加される応力が減少する。また、厚い絶縁膜８０ｂが応力緩和層として機能する。これにより、半導体層１０に結晶欠陥１５が発生し難くなる。
【００７７】
また、第１実施形態では、半導体層１０にトレンチ１０２を形成して、このトレンチ１０２の下に半導体層１０にさらにトレンチ１０３を形成している。そして、トレンチ１０２およびトレンチ１０３のなかに素子分離領域５０を設けている。
【００７８】
すなわち、第１実施形態では、トレンチ１０３の深さをトレンチ２０２の深さから独立して制御することができる。従って、素子分離領域５０の深さが浅くなることもなく、隣り合う半導体領域１１間で電流リークが発生し難くなる。
【００７９】
また、第１実施形態では、素子分離領域５０は、第１部分５０ａのほか、第１部分５０ａの下に設けられた第２部分５０ｂを備える。これにより、不揮発性半導体記憶装置１では、参考例に比べて素子分離領域のＺ方向の長さがより長くなっている。その結果、不揮発性半導体記憶装置１では、複数の半導体領域１１のそれぞれの間における電気的絶縁がさらに向上する。その結果、複数の半導体領域１１のそれぞれの間でパンチスルー電流（ｅ）がより流れ難くなる。
【００８０】
すなわち、第１実施形態によれば、周辺領域における結晶欠陥防止と、記憶セル領域１００における電流リーク防止と、が両立する。その結果、信頼性の高い不揮発性半導体記憶装置が実現する。
【００８１】
なお、隣り合うトレンチ１０３によって挟まれた半導体層１０のＸ方向における幅は、隣り合うトレンチ１０２によって挟まれた半導体層１０のＸ方向における幅よりも広い（図８（ａ）参照）。従って、それぞれの半導体領域１１は略凸型になっている。その結果、Ｘ方向において半導体領域１１の下部が上部よりも太くなっている。これにより、記憶セル領域１００では、図８（ａ）に表す状態でパターン倒れや倒壊が起き難くなる。
【００８２】
（第１実施形態の変形例）  
第１実施形態の変形例に係る不揮発性半導体記憶装置について説明する。
【００８３】
図１７（ａ）は、第１実施形態の変形例に係る不揮発性半導体記憶装置の周辺領域を表す模式的断面図の一例であり、図１７（ｂ）は、第１実施形態の変形例に係る不揮発性半導体記憶装置の記憶セル領域を表す模式的断面図の一例である。
【００８４】
第１実施形態の変形例に係る不揮発性半導体記憶装置２は、素子分離領域５０、８０の構造が不揮発性半導体記憶装置１の素子分離領域５０、８０の構造と異なっている。
【００８５】
図１７（ａ）に表すように、周辺領域２００においては、半導体層１０の側面８０ｗに形成された絶縁膜８０ｃと、絶縁膜８０ｃの側面に形成された絶縁膜８０ｂと、絶縁膜８０ｂの側面に形成された絶縁膜８０ｅを有する。ここで絶縁膜８０ｅは窪みを有しており、この窪みを埋めるように絶縁膜８０ａが形成されている。
【００８６】
また、図１７（ｂ）に表すように、素子分離領域５０は、半導体層１０の段差５０ｓよりも上の側面８０ｗに形成された絶縁膜５０ａｃと、絶縁膜５０ａｃの側面に形成された絶縁膜５０ａａと、絶縁膜５０ａａの窪みに形成された絶縁膜５０ａｂが形成されている。また、段差５０ｓよりも下のトレンチには絶縁膜５０ｂが形成されている。
【００８７】
後述する製造プロセスでは、絶縁膜８０ａと、絶縁膜５０ａｂ、５０ｂとが同じ工程で形成される。従って、絶縁膜８０ａと、絶縁膜５０ａｂ、５０ｂとは同じ材料で形成され、第１絶縁膜と称する場合がある。また、絶縁膜８０ｂと、絶縁膜５０ａａとが同じ工程で形成され、同じ材料で形成される。従って、絶縁膜８０ｂと、絶縁膜５０ａａとを第２絶縁膜と称する場合がある。なお、絶縁膜８０ｅは、第３絶縁膜と称する場合がある。
【００８８】
図１８（ａ）〜図２１（ｂ）は、第１実施形態の変形例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図の一例である。各図の図（ａ）には、記憶セル領域１００の製造過程が表され、図（ｂ）には周辺領域２００の製造過程が表されている。
【００８９】
まず、図５（ａ）および図５（ｂ）に表す状態を得た後に、複数のトレンチ１０２のそれぞれの内側壁１０２ｗおよび下部１０２ｄに絶縁膜５０ａｃが形成される。さらに、トレンチ２０２の内側壁２０２ｗおよび下部２０２ｄに、絶縁膜８０ｃが形成される。この状態を、図１８（ａ）および図１８（ｂ）に表す。絶縁膜５０ａｃおよび絶縁膜８０ｃは、例えば、減圧ＣＶＤ法によって同時に形成される。ここで、絶縁膜５０ａと絶縁膜８０ｃの材料は同じである。また、トレンチ１０２内の絶縁膜５０ｃとトレンチ２０２内の絶縁膜８０ｃの膜厚はほぼ同じである。
【００９０】
次に、図１９（ａ）、図１９（ｂ）に表すように、絶縁膜５０ａａ、８０ｂの形成は同時に行われる。絶縁膜５０ａａ、８０ｂの材料は同じである。絶縁膜５０ａａ、８０ｂは、例えば、プラズマＣＶＤによって形成される。プラズマＣＶＤの条件は、トレンチ１０２が絶縁膜５０ａａによって完全に埋め込まれない条件に設定される。
【００９１】
この場合、記憶セル領域１００においては、トレンチ１０２の内側壁１０２ｗおよび下部１０２ｄに薄い絶縁膜５０ａａが形成される。
【００９２】
この後、トレンチ１０２は絶縁膜５０ａａによって完全に埋め込まれずに、トレンチ１０２の開口が絶縁膜５０ａａによって塞がれる。すると、絶縁膜５０ａａの原料ガスがトレンチ１０２に流入しなくなる。その結果、複数のトレンチ１０２の上に絶縁膜５０ａａが形成される。
【００９３】
一方、トレンチ２０２においては、トレンチ２０２のＸ方向における幅は、トレンチ１０２のＸ方向における幅よりも広いので、トレンチ２０２の開口は絶縁膜８０ｂによって塞がれない。その結果、絶縁膜８０ｂはトレンチ２０２の側面に沿って形成される。その結果、トレンチ２０２内の絶縁膜８０ｂの厚さは、トレンチ１０２内の絶縁膜５０ａａの厚さよりも厚くなる。
【００９４】
続いて、図１９（ａ）に表すように、記憶セル領域１００においては、絶縁膜５０ａａの上に絶縁膜５０ｅが形成される。また、図１９（ｂ）に表すように、周辺領域２００においては、絶縁膜８０ｂの上に絶縁膜８０ｅが形成される。絶縁膜５０ｅおよび絶縁膜８０ｅは、例えば、減圧ＣＶＤ法によって形成される。ここで、絶縁膜５０ｅと絶縁膜８０ｅの材料は同じである。
【００９５】
次に、図２０（ａ）に表すように、記憶セル領域１００においては、記憶セル領域１００のセル部分１００ｃ以外の絶縁膜５０ａａの上にレジスト層９２がパターニングされる。
また、図２０（ｂ）に表すように、周辺領域２００においては、レジスト層９２は絶縁膜８０ｅの上に形成される。
【００９６】
続いて、レジスト層９２から開口された絶縁膜５０ａａが例えばＲＩＥ法によって除去される。その結果、トレンチ１０２の開口を塞いでいた絶縁膜５０ａａが除去される。この後、ＲＩＥが続けられて、トレンチ１０２の下部１０２ｄに設けられた絶縁膜５０ａａ及び５０ａｃの一部が除去される。続いて、ＲＩＥ法のエッチング条件を絶縁膜５０ａａ及び５０ａｃよりもシリコンのエッチングレートが高い条件に切り替えてエッチングを進める。その結果、複数のトレンチ１０２のそれぞれの下の半導体層１０の一部が除去される。これにより、トレンチ１０２の下の半導体層１０に、トレンチ１０３が形成される。
【００９７】
トレンチ１０３の形成では、トレンチ１０２の内側壁１０２ｗに設けられた絶縁膜５０ａａ、５０ａｃがマスクとなるために、トレンチ１０２と、トレンチ１０３と、には段差が生じる。これにより、トレンチ１０３のＸ方向における幅は、トレンチ１０２のＸ方向における幅よりも狭くなる。また、トレンチ１０３の下部１０３ｄがトレンチ２０２の下部２０２ｄよりも深くなるように調整される。
【００９８】
また、図２０（ｂ）に表すように、周辺領域２００では、周辺領域２００がレジスト層９２に覆われているために、エッチングの影響を受けない。従って、周辺領域２００では、レジスト層９２の下の構造が図１９（ｂ）と同じ状態を維持している。
【００９９】
この後、第１実施形態と同様のプロセスによって、記憶セル領域１００および周辺領域２００からレジスト層９２が除去される。続いて、記憶セル領域１００においては、上述した絶縁層５５が形成される。周辺領域２００においては、上述した絶縁層８５が形成される。さらに、電荷蓄積層３０から上の絶縁膜５０ａｃ、５０ａａ、５０ｅ、８０ｃ、８０ｂ、８０ｅと、絶縁層５５、８５とが例えば、絶縁膜９１をストッパとしたＣＭＰによって除去される。その後、例えば、ＲＩＥ法により絶縁膜５０ａｃ、５０ａａ、５０ｅ、８０ｃ、８０ｂ、８０ｅ及び絶縁膜５５、８５の上面を電荷蓄積層３０の上面までエッチングする。その後、絶縁膜９１を除去する。この状態を、図２１（ａ）および図２１（ｂ）に表す。
【０１００】
図２１（ａ）に表すように、記憶セル領域１００においては、素子分離領域５０が形成される。素子分離領域５０は、絶縁膜５０ａ（絶縁膜５０ａｃ、５０ａａ、５０ａｂ）と、絶縁膜５０ｂと、を有する。
【０１０１】
また、図２１（ｂ）に表すように、周辺領域２００においては、素子分離領域８０が形成される。素子分離領域８０は、絶縁膜８０ａと、絶縁膜８０ｅと、絶縁膜８０ｂと、絶縁膜８０ｃと、を有する。
【０１０２】
この変形例においても、第１実施形態と同様の効果を奏する。さらに、この変形例によれば、次に説明する効果を奏する。
【０１０３】
複数のトレンチ１０２のピッチおよびＸ方向における幅は、世代によって変化する。例えば、同じ成膜時間でも、複数のトレンチ１０２のピッチが小さくなったり、Ｘ方向における幅が狭くなったりするほど、絶縁膜５０ａａの厚さが薄くなる。ところが、これに応じて、絶縁膜８０ｂの厚さが薄くなってしまう。絶縁膜８０ｂの厚さが薄くなることは、応力緩和層としての機能が低下する虞がある。
【０１０４】
しかし、この変形例によれば、絶縁膜８０ｃ、８０ｅを設けている。これにより、絶縁膜８０ｂの厚さを絶縁膜８０ｃ、８０ｅの厚さによって補うことができる。すなわち、変形例では、絶縁膜８０ｂの厚さが薄くなったとしても、絶縁膜８０ｂに絶縁膜８０ｃ、８０ｅとをあわせた絶縁膜が応力緩和層として機能する。これにより、絶縁層８５の伸縮が絶縁膜８０ｂ、８０ｃ、８０ｅによって緩和されて、半導体層１０に印加される応力が減少する。これにより、世代によらず、半導体層１０には結晶欠陥１５が発生し難くなる。
【０１０５】
また、減圧ＣＶＤによって形成した絶縁膜５０ａｃ、および絶縁膜８０ｃ、８０ｅの密度は、絶縁層５５、８５の密度よりも高い。従って、絶縁膜５０ａｃ、８０ｃ、８０ｅによるバリア特性が向上する。
【０１０６】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【０１０７】
また、「部位Ａは部位Ｂの上に設けられている」という場合の「の上に」とは、部位Ａが部位Ｂに接触して、部位Ａが部位Ｂの上に設けられている場合と、部位Ａが部位Ｂに接触せず、部位Ａが部位Ｂの上方に設けられている場合との意味で用いられている。
【０１０８】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【０１０９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１０】
１、２  不揮発性半導体記憶装置、  １０  半導体層、  １１  半導体領域、  １１ｕ、２０ｕ、３０ｕ、５０ｕ  上面、  １５  結晶欠陥、  ２０  ゲート絶縁膜（絶縁膜）、  ３０  電荷蓄積層（導電層）、  ３０ｗ  側面、  ４０  ゲート絶縁膜（絶縁膜）、電極間絶縁膜、  ５０、８０  素子分離領域、  ５０ａ、８０ａ  第１部分（絶縁膜）、  ５０ａａ  第１領域（絶縁膜）、  ５０ａｂ  第２領域（絶縁膜）、  ５０ａｃ、５０ｅ、８０ｃ、８０ｅ、５００  絶縁膜、  ５０ｂ、８０ｂ  第２部分（絶縁膜）、  ５０ｄ  下端、  ５０ｓ  段差、  ５５、８５、９１  絶縁層、  ６０  制御ゲート電極、  ７０、９０  層間絶縁膜、  ８０Ａ  素子領域、  ８０ｄ、２０２ｄ、１０３ｄ  下部、  ８０ｗ  側部、  ９２  レジスト層、  １００  記憶セル領域、  １００ｃ  セル部分、  １０１、２０１  積層体、  １０２、１０３、２０２  トレンチ、  １０２ｄ  下部、  １０２ｗ、２０２ｗ  内側壁、  ２００  周辺領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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