(57)【要約】【課題】チャネル抵抗の低減を図りつつ、ドリフト抵抗の低減を図る。  【解決手段】この半導体装置は、第１導電型のドレイン領域と、ドレイン領域に電気的に接続されるドレイン電極と、ドレイン領域上に形成され第１の不純物濃度を有する第１導電型の半導体層とを備える。この半導体装置は更に、半導体層に形成され第２の不純物濃度を有する第１導電型のソース領域と、ソース領域に電気的に接続された第１のソース電極と、一端が前記半導体層の第１の位置にあり、他端が前記第１の位置よりも前記半導体層において下方の第２の位置にあり、絶縁膜を介して形成されるゲート電極を備える。第２のソース電極は、このゲート電極の下方の半導体層に絶縁膜を介して設けられる。複数のゲート電極の間の第１の間隔に比べ、複数の第２のソース電極の間の第２の間隔が大きく設定される。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型のドレイン領域と、
前記ドレイン領域に電気的に接続されるドレイン電極と、
前記ドレイン領域上に形成され第１の不純物濃度を有する第１導電型の半導体層と、
前記半導体層に形成され前記第１の不純物濃度よりも大きい第２の不純物濃度を有する第１導電型のソース領域と、
前記ソース領域に電気的に接続された第１のソース電極と、
一端が前記半導体層の第１の位置にあり、他端が前記第１の位置よりも前記半導体層において下方の第２の位置にあり、絶縁膜を介して形成されるゲート電極と、
前記ゲート電極の下方の前記半導体層に前記絶縁膜を介して設けられ前記第１のソース電極と電気的に接続された第２のソース電極と
を備え、
複数の前記ゲート電極の間の第１の間隔に比べ、複数の前記第２のソース電極の間の第２の間隔が大きく設定されていることを特徴とする半導体装置。
【請求項２】
前記第２のソース電極は、複数の前記ゲート電極のうちの一部の下方の位置に埋め込まれている請求項１記載の半導体装置。
【請求項３】
前記第２のソース電極は、前記ゲート電極に比べ、第１方向の幅が小さいことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記半導体層の表面から下方に延び、第１の幅を有し、前記ゲート電極をその内部に有する上部トレンチと、
前記上部トレンチの下端から下方に延び、前記第１の幅よりも小さい第２の幅を有し、前記第２のソース電極をその内部に有する下部トレンチと
を備えたことを特徴とする請求項１記載の半導体装置。
【請求項５】
第１導電型のドレイン領域と、
前記ドレイン領域に電気的に接続されるドレイン電極と、
前記ドレイン領域上に形成され第１の不純物濃度を有する第１導電型の半導体層と、
前記半導体層に形成され前記第１の不純物濃度よりも大きい第２の不純物濃度を有する第１導電型のソース領域と、
前記ソース領域に電気的に接続された第１のソース電極と、
前記半導体層に絶縁膜を介して形成され前記半導体層の表面から第１の深さを有する複数のゲート電極と、
前記ゲート電極の間に挟まれるように前記半導体層に絶縁膜を介して形成され、前記半導体層の表面から前記第１の深さよりも大きい第２の深さを有し、前記第１のソース電極と電気的に接続された第２のソース電極と
を備えたことを特徴とする半導体装置。
【請求項６】
前記ゲート電極は、前記ドレイン領域と平行な方向にメッシュ状に形成され、
前記第２のソース電極は、前記ゲート電極により区画されるメッシュ領域に形成される
ことを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、大電流・高耐圧要素の半導体素子では、低オン抵抗化、及びスイッチング損失の低減のために、ゲート・ドレイン間容量を減少させることが求められている。また、半導体素子のオン抵抗は、主にドリフト層でのドリフト抵抗と、チャネル部でのチャネル抵抗に起因している。オン抵抗の低減を図ることも重要な課題である。
【０００３】
一例として、ゲート電極を、半導体基板に垂直に伸びるトレンチ内に形成した半導体素子が知られている。このような半導体素子においては、複数のトレンチの間の間隔を狭めることにより、チャネル抵抗を低減させる技術が知られている。
【０００４】
しかし、トレンチの間隔を狭めることは、ドリフト層領域が狭くなることをも意味し、ドリフト抵抗が高くなってしまうという問題があった。このように、従来の技術では、チャネル抵抗の低減を図りつつ、ドリフト抵抗の低減も図ることは容易ではなかった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−１０９５８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下に記載の実施の形態は、チャネル抵抗の低減を図りつつ、ドリフト抵抗の低減を図ることが可能な半導体装置を提供するものである。
【課題を解決するための手段】
【０００７】
以下に説明する実施の形態の半導体装置は、第１導電型のドレイン領域と、ドレイン領域に電気的に接続されるドレイン電極と、ドレイン領域上に形成され第１の不純物濃度を有する第１導電型の半導体層とを備える。この半導体装置は更に、半導体層に形成され第１の不純物濃度よりも大きい第２の不純物濃度を有する第１導電型のソース領域と、ソース領域に電気的に接続された第１のソース電極と、一端が半導体層の第１の位置にあり、他端が第１の位置よりも前記半導体層において下方の第２の位置にあり、絶縁膜を介して形成されるゲート電極を備える。第２のソース電極は、ゲート電極の下方の半導体層に絶縁膜を介して設けられる。第２のソース電極は、第１のソース電極と電気的に接続される。複数のゲート電極の間の第１の間隔に比べ、複数の前記第２のソース電極の間の第２の間隔が大きく設定される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る半導体装置の平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】第１の実施の形態の第１変形例の断面図である。
【図４】第１の実施の形態の第２変形例の断面図である。
【図５】第２の実施の形態に係る半導体装置の断面図である。
【図６】第３の実施の形態に係る半導体装置の平面図である。
【図７】図６のＡ−Ａ’断面図である。
【図８】第４の実施の形態に係る半導体装置の平面図である。
【図９】図８のＡ−Ａ’断面図である。
【図１０】第５の実施の形態に係る半導体装置の平面図である。
【発明を実施するための形態】
【０００９】
次に、実施の形態に係る半導体装置を、図面を参照して詳細に説明する。なお、以下の説明では、第１導電型をｎ型、第２導電型をｐ型として説明するが、逆に第１導電型をｐ型、第２導電型をｎ型としても構わない。また、以下において、「ｎ＋型」は「ｎ型」よりも不純物濃度が高く、「ｎ型」は「ｎ−型」よりも不純物濃度が高いことを意味する。ｐ型についても同様であり、「ｐ＋型」は「ｐ型」よりも不純物濃度が高く、「ｐ型」は「ｐ−型」よりも不純物濃度が高いことを意味する。
【００１０】
［第１の実施の形態］
まず、第１の実施の形態に係る半導体装置を、図１〜図４を参照して説明する。図１は、第１の実施の形態に係る半導体装置の平面図（ソース電極１７は省略）であり、図２はそのＡ−Ａ’断面図である。
図２に示すように、本実施の形態の半導体装置は、ドレイン領域としてのｎ＋型半導体基板１１と、この上にエピタキシャル成長により例えばシリコンを材料として形成されたｎ−型のエピタキシャル層としてのドリフト層１２（半導体層）とを備え、この上にトレンチゲート型ＭＯＳＦＥＴを備えている。ｎ＋型半導体基板１１の裏面には、ドレイン電極１０が電気的に接続される。ｎ＋型半導体基板１１の不純物濃度は、一例として５．０ｅ１９〜１．０ｅ２０（ｃｍ−３）程度に設定され、ドリフト層１２の不純物濃度は、一例として１．７５ｅ１７（ｃｍ−３）程度に設定され得る。ただし、ドリフト層１２の上層部１２’の不純物濃度は、これよりも小さい、例えば１．０ｅ１６程度に設定され得る。
【００１１】
さらにこのドリフト層１２の表面には、複数のトレンチＴ１（第１のトレンチ）、Ｔ１'（第１のトレンチ）が等間隔に、フォトリソグラフィと反応性イオンエッチング（ＲＩＥ）により形成される。トレンチＴ１は、トレンチＴ１’よりも大きな深さを有する。この図２の例では、トレンチＴ１とＴ１’は、Ａ−Ａ’方向（横方向）において１つずつ交互に設けられている。また、トレンチＴ１、Ｔ１’は、この例では図２の紙面垂直方向に延びるストライプ形状を有しているが、後述の記載からも明らかなように、トレンチの形状はストライプ形状に限定されるものではない。
【００１２】
短いトレンチＴ１’には、絶縁膜１４を介してポリシリコン等からなるゲート電極１５が埋め込まれている。
また、長いトレンチＴ１には、絶縁膜１４（ゲート絶縁膜）を介してゲート電極１５が埋め込まれると共に、埋め込みソース電極１８（第２のソース電極）が絶縁膜１４を介して埋め込まれている。換言すると、ゲート電極１５は、一端がドリフト層１２の第１の位置にあり、他端が第１の位置よりもドリフト層１２において下方の第２の位置にある。
埋め込みソース電極１８は、トレンチＴ１においてゲート電極１５の下方に設けられており、ゲート電極１５のＡ−Ａ’方向の幅Ｗｇよりも小さい幅Ｗｓを有している。換言すれば、埋め込みソース電極１８は、ゲート電極１５の下方のドリフト層１２中に絶縁膜１４を介して設けられる。埋め込みソース電極１８は、図２では図示されない位置において、ソース電極１７と電気的に接続（短絡）されている。
なお、ドリフト層１２の材料であるシリコンの仕事関数と、ゲート電極１５の材料の仕事関数の差が、ＭＯＳＦＥＴの閾値電圧以上になるように設定される。
【００１３】
また、ゲート電極１５に挟まれるドリフト層１２の表面には、ｎ＋型のソース領域１６が形成され、これがソース電極１７と電気的に接続されている。ソース領域１６の不純物濃度は、ドリフト層１２の不純物濃度よりも大きく、例えば１．０ｅ１９（ｃｍ−３）程度に設定される。
【００１４】
この第１の実施の形態の構成では、ゲート電極１５はトレンチＴ１、Ｔ１’の両方に形成されている一方で、埋め込みソース電極１８は、トレンチＴ１のみに、ゲート電極１５の下方において形成されている。このため、ゲート電極１５の間隔Ｔｇよりも、埋め込みソース電極１８の間隔Ｔｓが長い。
【００１５】
近年、半導体装置の研究開発においては、オン抵抗の低減のためにゲート電極を埋め込むトレンチの間隔（ピッチ）を小さくすることが望まれている。トレンチの間隔を狭めることにより、チャネル部にｐ型ベース層を形成しなくとも、半導体装置の非導通状態においてチャネル部を容易に空乏化することが可能になる。ゲート電極とチャネル部のシリコン層との間には、仕事関数の差が存在するからである。
【００１６】
トレンチ間にｐ型ベース層が存在すると、必要な閾値電圧を得るためにｐ型ベース層の濃度を高くする必要が生じ、これがトレンチの間隔の微細化に比例したチャネル抵抗の低減を妨げる。チャネル部にｐ型ベース層を形成する必要がなくなると、トレンチの間隔の縮小に比例してチャネル抵抗の低減が可能になる。
【００１７】
しかし、トレンチの間隔が狭くなると、チャネル抵抗は低減することができるが、ドリフト領域の幅が狭くなるため、いわゆるフィールドプレート効果が十分に得られず、ドリフト抵抗が増大するという問題がある。このように、チャネル抵抗の低減とドリフト抵抗の低減はトレードオフの関係にあった。
【００１８】
そこで、この第１の実施の形態では、図２に示す構造を備えている。すなわち、短いトレンチＴ１’には、ゲート電極１５のみが埋め込まれる一方、長いトレンチＴ１には、ゲート電極１５だけでなく、ゲート電極１５の埋め込みソース電極１８も埋め込まれている。これにより、埋め込みソース電極１８の間の間隔Ｔｓは、ゲート電極１５の間の間隔Ｔｇよりも長い。間隔Ｔｇが狭められてチャネル抵抗を低減している一方で、間隔Ｔｓは、埋め込みソース電極１８がトレンチＴ１のみに形成されているので、間隔Ｔｇよりも大きく設定されている。このため、ドリフト層が狭められることもなく、ドリフト抵抗も低減が可能である。換言すれば、本実施の形態によればチャネル抵抗を低減しつつ、フィールドプレート効果による耐圧の確保も可能となり、加えてドリフト抵抗も低減することが可能になる。
【００１９】
なお、各部の寸法は（図２参照）、一例として、以下のように設定することができる。
・ゲート電極１５のＡ−Ａ’方向の幅Ｗｇ：０．１５μｍ
・埋め込みソース電極１８のＡ−Ａ’方向の幅Ｗｓ＝０．０５μｍ
・ゲート電極１５とソース電極１７との間の絶縁膜１４の厚さＷｕ＝０．１５μｍ
・ゲート電極１５と埋め込みソース電極１８との間の絶縁膜１４の厚さＷｍ＝０．１μｍ
・トレンチＴ１の深さＤ１＝２．０μｍ
・トレンチＴ１’の深さＤ１’＝０．８μｍ
・ソース領域１６の接合深さＤ３＝０．２μｍ
・ゲート電極１５と接する絶縁膜１４の厚さＴｇｏｘ＝０．０５μｍ
・ゲート電極１５の間の距離Ｔｇ＝０．１μｍ
・埋め込みソース電極１８の間の距離Ｔｓ＝０．４５μｍ
【００２０】
図３は、第１の実施の形態の第１変形例である。この第１変形例では、埋め込みソース電極１８のＡ−Ａ’方向の幅が、ゲート電極１５のＡ−Ａ’方向の幅と同一である。この場合でも、距離ＴｓはＴｇよりも大きいので、同一の効果を奏することができる。
【００２１】
図４は、第１の実施の形態の第２変形例である。この第２変形例では、短いトレンチＴ１’が３つ連続で並び、長いトレンチＴ１は４つ置きに形成されている。この場合でも、距離ＴｓはＴｇよりも大きいので、同一の効果を奏することができる。この例では、トレンチＴ１’が３つ連続で並んでいるが、その数が３つに限られるものではないことは言うまでもない。また、トレンチＴ１を複数連続して形成することも可能である。
【００２２】
［第２の実施の形態］
次に、第２の実施の形態に係る半導体装置を、図５を参照して説明する。この第２の実施の形態の平面図は、第１の実施の形態（図１）と同様である。図５は、第２の実施の形態のＡ−Ａ’断面図である。この実施の形態では、トレンチＴ１の下方に、トレンチＴ２が更に設けられている点が、第１の実施の形態と異なっている。トレンチＴ１のＡ−Ａ’方向の幅は、トレンチＴ２のＡ−Ａ’方向の幅よりも小さい。そして、埋め込みソース電極１８のＡ−Ａ’方向の幅も、ゲート電極１５のＡ−Ａ’方向の幅よりも小さい。このため、第１の実施の形態と同様の効果を奏することができる。
【００２３】
［第３の実施の形態］
次に第３の実施の形態に係る半導体装置を、図６及び図７を参照して説明する。図６は、第３の実施の形態に係る半導体装置の平面図（ソース電極１７は省略）であり、図７はそのＡ−Ａ’断面図である。第１の実施の形態と同一の構成要素については図１、図２と同一の参照符号を付し、重複する説明は省略する。
【００２４】
この第３の実施の形態では、長いトレンチＴ１と、短いトレンチＴ１’とが交互に設けられ、トレンチＴ１’にはゲート電極１５のみが絶縁膜１４を介して埋め込まれている一方、トレンチＴ１には埋め込みソース電極１７’のみが絶縁膜１４を介して埋め込まれている。この点が、前述の実施の形態と異なっている。埋め込みソース電極１７’は、第１及び第２の実施の形態の埋め込みソース電極１８とは異なり、ゲート電極１５の下方には形成されず、ドリフト層１２の表面にその上端が露出するように形成されている。すなわち、埋め込みソース電極１７’は、ソース電極１７と、ドリフト層１２の表面において直接接触している。
換言すれば、複数のゲート電極１５は、ドリフト層１２に絶縁膜１４を介して形成され、ドリフト層１２の表面から第１の深さを有するように形成されている。また、埋め込みソース電極１７’は、ゲート電極１５の間に挟まれるようにドリフト層１２に絶縁膜１４を介して形成され、ドリフト層１２の表面から第１の深さよりも大きい第２の深さを有するように形成される。
【００２５】
この実施の形態によれば、ゲート電極１５と埋め込みソース電極１７’との間の距離Ｔｇ’は狭く設定される一方、埋め込みソース電極１７’同士の間の距離Ｔｓは広く設定されている。これにより、前述の実施の形態と同一の効果を奏することができる。また、この実施の形態では、埋め込みソース電極１７’がドリフト層１２の表面に露出しているため、ソース電極１７と埋め込みソース電極１７’との間の電気的コンタクトが取りやすいという利点もある。
【００２６】
［第４の実施の形態］
次に第４の実施の形態に係る半導体装置を、図８及び図９を参照して説明する。図８は、第４の実施の形態に係る半導体装置の平面図（ソース電極１７は省略）であり、図９はそのＸ−Ｘ’断面図である。第１の実施の形態と同一の構成要素については図１及び図２と同一の参照符号を付し、重複する説明は省略する。
【００２７】
この第４の実施の形態の半導体装置は、平面構造が前述の実施の形態と異なる。すなわち、ゲート電極１５を形成するためのトレンチＴ１’は、前述の実施の形態では同一方向に延びるストライプ状に形成されていたが、この実施の形態では、トレンチＴ１’は、メッシュ状に形成されている（したがって、ゲート電極１５は、ドレイン領域１１と平行な方向に延びるメッシュ状に形成されている）。すなわち、トレンチＴ１’は、図８に示すＸ軸に対し６０°方向に延びるトレンチＴ６０’、１２０°方向に延びるトレンチＴ１２０’、及び０°方向に延びるトレンチＴ０’を備える。
【００２８】
そして、これらのトレンチＴ６０’、Ｔ１２０’、及びＴ０’（及びそれらトレンチ内に形成されるゲート電極１５）が交差して形成（区画）されるメッシュ領域ＭＡに、埋め込みソース電極１７’が形成されている。埋め込みソース電極１７’は、非導通状態において空乏層の拡がりを促進し耐圧を高めるのに効果的であるが、半導体装置の導通時時に機能する部分ではなく無効領域となる。この実施の形態では、上記のように埋め込みソース電極１７はメッシュ部分にのみ形成されるので、ストライプ形状を有する第３の実施の形態に比べ、無効領域は少なくなり（一例として、第３の実施の形態では、無効領域の割合は４２％程度であるが、第４の実施の形態の無効領域の割合は１７％程度となる）、その結果、半導体素子を小型化することができる。
【００２９】
［第５の実施の形態］
次に第５の実施の形態に係る半導体装置を、図１０を参照して説明する。図１０は、第５の実施の形態に係る半導体装置の平面図（ソース電極１７は省略）である。断面構造については、前述の実施の形態と略同一であるので、説明は省略する。
【００３０】
この第５の実施の形態では、ゲート電極１５はストライプ状のトレンチＴ１’に埋め込まれている一方で、埋め込みソース電極１７’は、トレンチＴ１’の間に形成された矩形状のトレンチＴ３に埋め込まれている。この構成によっても、無効領域の割合は３３％程度に抑制することができ、結果として半導体素子を小型化することができる。
【００３１】
［その他］
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３２】
１０・・・ドレイン電極、 １１・・・ｎ＋型半導体基板、 １２・・・ドリフト層、 Ｔ１、Ｔ１’・・・トレンチ、 １４・・・絶縁膜、 １５・・・ゲート電極、 １６・・・ソース領域、 １７・・・ソース電極、 １７’、１８・・・埋め込みソース電極、 １９・・・ｐ型層、 １２１・・・ｐ型ピラー層、 １２２・・・ｎ型ピラー層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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