(57)【要約】【課題】低コストで小型な固体撮像装置を得ることができるようにする。【解決手段】固体撮像装置は、互いに積層された上チップと下チップからなる。上チップには、入射した光を光電変換する光電変換素子と、固体撮像装置を駆動するための周辺回路とが設けられており、下チップには、固体撮像装置を駆動するための周辺回路が設けられている。このように周辺回路を上チップと下チップに分けて配置することにより、固体撮像装置の小型化を実現することができる。また、固体撮像装置では、周辺回路のうち、マスクコスト増加の要因となる抵抗素子または容量素子の少なくとも一方を有する周辺回路が全て下チップに設けられており、低コストでの作製が可能となっている。本技術は、固体撮像装置に適用することができる。【選択図】図１
2014165396.tif 000002
【特許請求の範囲】
【請求項１】
入射した光を光電変換する光電変換部と、固体撮像装置を駆動するための周辺回路とを有する第１のチップと、
前記固体撮像装置を駆動するための周辺回路を有する第２のチップと
を備え、
前記第１のチップと前記第２のチップが積層されており、
抵抗素子または容量素子の少なくとも一方が全て前記第２のチップに形成されている
固体撮像装置。
【請求項２】
１つの周辺回路が、その前記周辺回路を構成する抵抗素子または容量素子の少なくとも一方を全て有する第１の部分回路と、第２の部分回路とに分割されて、前記第１の部分回路が前記第２のチップに配置され、前記第２の部分回路が前記第１のチップに配置されている
請求項１に記載の固体撮像装置。
【請求項３】
抵抗素子および容量素子が全て前記第１の部分回路に設けられている
請求項２に記載の固体撮像装置。
【請求項４】
基準となる電流または電圧を供給するバイアス回路が抵抗素子を有する前記第１の部分回路と、抵抗素子を有さない前記第２の部分回路とに分割されて配置される
請求項２に記載の固体撮像装置。
【請求項５】
負電圧を供給する負電位生成回路が抵抗素子を有する前記第１の部分回路と、抵抗素子を有さない前記第２の部分回路とに分割されて配置される
請求項２に記載の固体撮像装置。
【請求項６】
負電圧を供給する負電位生成回路が容量素子を有する前記第１の部分回路と、容量素子を有さない前記第２の部分回路とに分割されて配置される
請求項２に記載の固体撮像装置。
【請求項７】
負電圧を供給する負電位生成回路が抵抗素子および容量素子を有する前記第１の部分回路と、抵抗素子および容量素子を有さない前記第２の部分回路とに分割されて配置される
請求項２に記載の固体撮像装置。
【請求項８】
前記第１のチップと前記第２のチップを電気的に接続する接続部のうち、アナログ信号の信号線の接続部と、ノイズ源となる信号線の接続部との間に、シールドとして機能する接続部が配置されている
請求項１に記載の固体撮像装置。
【請求項９】
前記第１のチップまたは前記第２のチップに設けられた信号線のうち、アナログ信号の信号線と、ノイズ源となる信号線との間に、シールドとして機能する信号線が配置されている
請求項１に記載の固体撮像装置。
【請求項１０】
低耐圧トランジスタが全て前記第２のチップに形成されている
請求項１に記載の固体撮像装置。
【請求項１１】
入射した光を光電変換する光電変換部と、固体撮像素子を駆動するための周辺回路とを有する第１のチップと、
前記固体撮像素子を駆動するための周辺回路を有する第２のチップと
を有する固体撮像素子を備え、
前記第１のチップと前記第２のチップが積層されており、
抵抗素子または容量素子の少なくとも一方が全て前記第２のチップに形成されている
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は固体撮像装置および電子機器に関し、特に、低コストで小型な固体撮像装置を得ることができるようにした固体撮像装置および電子機器に関する。
【背景技術】
【０００２】
従来、フォトダイオード等を有する単位画素が複数配列された画素アレイ部と、単位画素の駆動や画素データの読み出しなどを行なうための周辺回路とが１つのチップ上に設けられた固体撮像装置が知られている。
【０００３】
このような固体撮像装置の設計時において画素数よりもチップの小型化を優先すると、画素数を減らすほどチップ上において周辺回路やパッド（ＰＡＤ）の占める面積が画素アレイ部の面積と比べて大きくなる。そのため、チップサイズの下限値は、周辺回路とパッドの面積で律速してしまう。
【０００４】
そこで周辺回路のうちの高耐圧トランジスタ系回路と画素アレイ部を第１のチップに搭載し、周辺回路のうちの低耐圧トランジスタ系回路を第２のチップに搭載して、それらの２つのチップを積層することで固体撮像装置を小型化する技術が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１５９９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した技術では、低コストで固体撮像装置の小型化を実現することは困難であった。
【０００７】
具体的には、積層構造を有する固体撮像装置では小型化を実現することはできるが、固体撮像装置を構成するチップ、例えば第１のチップ上の周辺回路に抵抗素子や容量素子が含まれていると、第１のチップの作製に必要となるマスク枚数が多くなる。そうするとマスクコストが増加して、固体撮像装置を低コストで作製することができなくなってしまう。
【０００８】
本技術は、このような状況に鑑みてなされたものであり、低コストで小型な固体撮像装置を得ることができるようにするものである。
【課題を解決するための手段】
【０００９】
本技術の第１の側面の固体撮像装置は、入射した光を光電変換する光電変換部と、固体撮像装置を駆動するための周辺回路とを有する第１のチップと、前記固体撮像装置を駆動するための周辺回路を有する第２のチップとを備え、前記第１のチップと前記第２のチップが積層されており、抵抗素子または容量素子の少なくとも一方が全て前記第２のチップに形成されている。
【００１０】
固体撮像装置では、１つの周辺回路が、その前記周辺回路を構成する抵抗素子または容量素子の少なくとも一方を全て有する第１の部分回路と、第２の部分回路とに分割されて、前記第１の部分回路が前記第２のチップに配置され、前記第２の部分回路が前記第１のチップに配置されているようにすることができる。
【００１１】
固体撮像装置では、抵抗素子および容量素子が全て前記第１の部分回路に設けられるようにすることができる。
【００１２】
固体撮像装置では、基準となる電流または電圧を供給するバイアス回路が抵抗素子を有する前記第１の部分回路と、抵抗素子を有さない前記第２の部分回路とに分割されて配置されるようにすることができる。
【００１３】
固体撮像装置では、負電圧を供給する負電位生成回路が抵抗素子を有する前記第１の部分回路と、抵抗素子を有さない前記第２の部分回路とに分割されて配置されるようにすることができる。
【００１４】
固体撮像装置では、負電圧を供給する負電位生成回路が容量素子を有する前記第１の部分回路と、容量素子を有さない前記第２の部分回路とに分割されて配置されるようにすることができる。
【００１５】
固体撮像装置では、負電圧を供給する負電位生成回路が抵抗素子および容量素子を有する前記第１の部分回路と、抵抗素子および容量素子を有さない前記第２の部分回路とに分割されて配置されるようにすることができる。
【００１６】
固体撮像装置では、前記第１のチップと前記第２のチップを電気的に接続する接続部のうち、アナログ信号の信号線の接続部と、ノイズ源となる信号線の接続部との間に、シールドとして機能する接続部が配置されているようにすることができる。
【００１７】
固体撮像装置では、前記第１のチップまたは前記第２のチップに設けられた信号線のうち、アナログ信号の信号線と、ノイズ源となる信号線との間に、シールドとして機能する信号線が配置されているようにすることができる。
【００１８】
固体撮像装置では、低耐圧トランジスタが全て前記第２のチップに形成されているようにすることができる。
【００１９】
本技術の第１の側面においては、入射した光を光電変換する光電変換部と、固体撮像装置を駆動するための周辺回路とを有する第１のチップと、前記固体撮像装置を駆動するための周辺回路を有する第２のチップとが積層されており、抵抗素子または容量素子の少なくとも一方が全て前記第２のチップに形成される。
【００２０】
本技術の第２の側面の電子機器は、入射した光を光電変換する光電変換部と、固体撮像素子を駆動するための周辺回路とを有する第１のチップと、前記固体撮像素子を駆動するための周辺回路を有する第２のチップとを有する固体撮像素子を備え、前記第１のチップと前記第２のチップが積層されており、抵抗素子または容量素子の少なくとも一方が全て前記第２のチップに形成されている。
【００２１】
本技術の第２の側面においては、入射した光を光電変換する光電変換部と、固体撮像素子を駆動するための周辺回路とを有する第１のチップと、前記固体撮像素子を駆動するための周辺回路を有する第２のチップとを有する固体撮像素子が設けられ、前記第１のチップと前記第２のチップが積層されており、抵抗素子または容量素子の少なくとも一方が全て前記第２のチップに形成されている。
【発明の効果】
【００２２】
本技術の第１の側面および第２の側面によれば、低コストで小型な固体撮像装置を得ることができる。
【図面の簡単な説明】
【００２３】
【図１】本技術の概要について説明する図である。
【図２】固体撮像装置の詳細な構成例を示す図である。
【図３】固体撮像装置の詳細な構成例を示す図である。
【図４】固体撮像装置の詳細な構成例を示す図である。
【図５】固体撮像装置の詳細な構成例を示す図である。
【図６】バイアス生成回路の構成例を示す図である。
【図７】負電位生成回路の構成例を示す図である。
【図８】負電位生成回路に供給されるクロックと制御信号について説明する図である。
【図９】固体撮像装置の詳細な構成例を示す図である。
【図１０】負電位生成回路の構成例を示す図である。
【図１１】固体撮像装置の詳細な構成例を示す図である。
【図１２】負電位生成回路の構成例を示す図である。
【図１３】コンタクトによるノイズ抑制について説明する図である。
【図１４】信号線によるノイズ抑制について説明する図である。
【図１５】電子機器の構成例を示す図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照して、本技術を適用した実施の形態について説明する。
【００２５】
〈第１の実施の形態〉
〈本技術の概要〉
本技術を適用した固体撮像装置は、例えばCMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子からなり、図１に示すように積層構造を有している。
【００２６】
すなわち、固体撮像装置１１は、CIS（CMOS Image Sensor）チップである上チップ２１がロジックチップである下チップ２２上に積層された積層構造を有しており、画像の撮像時には、上チップ２１が撮像レンズ側に配置される。また、例えば上チップ２１はCISプロセスにより作製され、下チップ２２は高速ロジックプロセスにより作製される。
【００２７】
固体撮像装置１１を構成する上チップ２１上には、被写体から入射した光を受光して光電変換する複数の単位画素からなる画素アレイ部３１と、固体撮像装置１１の駆動を制御する周辺回路３２−１とが設けられている。
【００２８】
また、固体撮像装置１１を構成する下チップ２２上には、固体撮像装置１１の駆動を制御する周辺回路３２−２が設けられている。例えば、周辺回路３２−１および周辺回路３２−２は、画素アレイ部３１の各単位画素の駆動を制御したり、各単位画素で得られた信号の読み出しや、読み出した信号から画像データを生成する処理など、固体撮像装置１１で行なわれる各種の処理を制御したりする。なお、以下、周辺回路３２−１および周辺回路３２−２を特に区別する必要のない場合、単に周辺回路３２と称する。
【００２９】
ところで、画素アレイ部３１の面積が全周辺回路３２の面積の合計よりも大きい場合には、上チップ２１に画素アレイ部３１のみを配置し、下チップ２２に周辺回路３２を配置すれば、固体撮像装置１１を最小とするチップのフロアプランを実現することができる。
【００３０】
一方で、画素アレイ部３１の面積が全周辺回路３２の面積の合計よりも小さい場合には、上チップ２１に画素アレイ部３１のみを配置し、下チップ２２に周辺回路３２を配置すると、上チップ２１には何も集積されていない領域が生じてしまう。つまり、上チップ２１の領域が余ってしまう。
【００３１】
そこで、本技術では、図中、上側に示すように上チップ２１上に画素アレイ部３１だけでなく、周辺回路３２の一部である周辺回路３２−１も配置することで、固体撮像装置１１の小型化を実現している。
【００３２】
また、固体撮像装置１１では、上チップ２１に配置される周辺回路３２−１は、抵抗素子または容量素子の少なくとも何れかが含まれていない回路とされ、下チップ２２に配置される周辺回路３２−２は、必要に応じて抵抗素子や容量素子が設けられた回路とされる。つまり、固体撮像装置１１では、周辺回路３２内に設けられている抵抗素子または容量素子の少なくとも何れか一方は、全て下チップ２２に形成されている。
【００３３】
例えば上チップ２１を作製する場合に、上チップ２１上の周辺回路３２−１に抵抗素子や容量素子が含まれていると、上チップ２１の作製に必要となるマスクの枚数が多くなってしまい、上チップ２１の作製コストが高くなってしまう。
【００３４】
そこで、本技術では、マスクコスト等を勘案して、抵抗素子が含まれていない回路を周辺回路３２−１としたり、容量素子が含まれていない回路を周辺回路３２−１としたりすることで、上チップ２１の作製コストが抑制されている。これにより、より低コストで固体撮像装置１１を製造することができる。
【００３５】
〈固体撮像装置の構成例〉
次に、上述した固体撮像装置１１のより詳細な構成例について説明する。
【００３６】
例えば固体撮像装置１１は、より詳細には図２に示すように構成される。なお、図２において、図１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【００３７】
図２に示す固体撮像装置１１は、画素アレイ部３１、タイミング制御回路６１、垂直デコーダ６２、垂直駆動回路６３、参照信号供給部６４、コンパレータ６５、カウンタ回路６６、水平走査回路６７、画素信号処理部６８、出力IF（Interface）６９、バイアス生成回路７０、および負電位生成回路７１から構成される。
【００３８】
この例では、上チップ２１上には、低耐圧トランジスタおよび抵抗素子が含まれていない、高耐圧トランジスタなどからなる回路が周辺回路３２−１として集積されている。すなわち、上チップ２１上には、画素アレイ部３１と、周辺回路３２−１としての垂直デコーダ６２、垂直駆動回路６３、およびコンパレータ６５とが集積されている。例えば、コンパレータ６５は抵抗素子を含まない構成とされている。
【００３９】
ここで、高耐圧トランジスタとは、ゲート絶縁膜であるゲート酸化膜の厚さが、通常のMOS系トランジスタよりも厚く設定されており、高い電圧において問題なく動作可能なトランジスタである。また、低耐圧トランジスタは、ゲート絶縁膜の膜厚が通常のMOS系トランジスタと同じか、またはそれ以下に設定されており、低電圧でも高速に動作可能であり、高耐圧トランジスタよりも低耐圧なトランジスタである。
【００４０】
例えば、上チップ２１に高耐圧トランジスタと低耐圧トランジスタの両方を集積すると、上チップ２１の作製時のマスク枚数が多くなってしまい、マスクコストが高くなってしまう。そのため、作製コストの観点からは、高耐圧トランジスタと低耐圧トランジスタが、それぞれ上チップ２１と下チップ２２に分けて配置されることが好ましい。また、上チップ２１に設けられた画素アレイ部３１は、高電圧で駆動されるので画素アレイ部３１周辺には高耐圧な素子が配置されることが好ましい。
【００４１】
そこで固体撮像装置１１では、上チップ２１に高耐圧トランジスタを含む周辺回路３２を配置するとともに、下チップ２２に低耐圧トランジスタを含む周辺回路３２を配置することで、個体撮像装置１１の低コスト化が図られている。
【００４２】
また、固体撮像装置１１では、タイミング制御回路６１、参照信号供給部６４、カウンタ回路６６、水平走査回路６７、画素信号処理部６８、出力IF６９、バイアス生成回路７０、および負電位生成回路７１が周辺回路３２−２として下チップ２２に集積されている。
【００４３】
例えば、タイミング制御回路６１、カウンタ回路６６、水平走査回路６７、画素信号処理部６８、および出力IF６９は、高耐圧トランジスタよりも能力が高い低耐圧トランジスタの使用が好まれる回路である。また、参照信号供給部６４、バイアス生成回路７０、および負電位生成回路７１は、抵抗素子を含む回路である。
【００４４】
図２では、固体撮像装置１１は光電変換素子を含む図示せぬ単位画素が行列状、つまりマトリックス状に多数２次元配置された画素アレイ部３１を有している。また、固体撮像装置１１には、カラム処理部８１を構成する回路としてコンパレータ６５とカウンタ回路６６とが設けられている。
【００４５】
固体撮像装置１１において、タイミング制御回路６１は、マスタークロックに基づいて垂直駆動回路６３、カラム処理部８１、参照信号供給部６４、負電位生成回路７１、および水平走査回路６７などの動作の基準となるクロック信号や制御信号などを生成する。
【００４６】
また、画素アレイ部３１の各単位画素を駆動制御する周辺の駆動系や、アナログ系、すなわち垂直駆動回路６３、カラム処理部８１のコンパレータ６５などは画素アレイ部３１と同一の上チップ２１上に集積される。一方、タイミング制御回路６１や、参照信号供給部６４、画素信号処理部６８、およびカラム処理部８１のカウンタ回路６６や、水平走査回路６７は上チップ２１とは別の半導体基板である下チップ２２上に集積される。
【００４７】
画素アレイ部３１に設けられる単位画素は、ここでは図示を省略するが、例えばフォトダイオードなどの光電変換素子を有する。単位画素は、光電変換素子に加えて例えば光電変換素子で光電変換して得られる電荷をフローティングディフュージョン部（以下、ＦＤ部と称する）に転送する転送トランジスタを有する。
【００４８】
単位画素としては、転送トランジスタに加えてＦＤ部の電位を制御するリセットトランジスタと、ＦＤ部の電位に応じた信号を出力する増幅トランジスタとを有する３トランジスタ構成のものを適用可能である。あるいは、単位画素として、さらに画素選択を行うための選択トランジスタを別に有する４トランジスタ構成のものなどを用いることができる。
【００４９】
画素アレイ部３１には、単位画素がｍ行ｎ列分だけ２次元配置され、このｍ行ｎ列の画素配置に対して行毎に行制御線が配線され、列毎に列信号線が配線されている。行制御線の各一端は、垂直駆動回路６３の各行に対応した各出力端に接続されている。垂直駆動回路６３は、シフトレジスタなどによって構成され、行制御線を介して画素アレイ部３１の行アドレスや行走査の制御を行う。
【００５０】
単位画素の転送トランジスタと選択トランジスタについては、オフ時にゲートに負電圧を印加することが推奨される。転送トランジスタについては、暗信号の発生を防ぎ、選択トランジスタについては、リーク電流を防ぐことができる。負電圧は、チャージポンプ回路として機能する負電位生成回路７１において生成され、垂直駆動回路６３を介して画素アレイ部３１内の転送トランジスタ、および選択トランジスタに供給される。
【００５１】
バイアス生成回路７０は、温度や電源電圧といったような外乱依存の少ない基準電圧と基準電流を生成する回路である。バイアス生成回路７０で生成された基準電圧と基準電流は、コンパレータ６５、参照信号供給部６４、負電位生成回路７１、および出力IF６９に供給される。
【００５２】
カラム処理部８１は、例えば画素アレイ部３１の画素列毎、すなわち垂直信号線LSGN毎に設けられたＡＤＣ（Analog Digital Converter)を有し、画素アレイ部３１の各単位画素から列毎に出力されるアナログ信号をデジタル信号に変換して出力する。
【００５３】
参照信号供給部６４は、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成する手段として、例えばＤＡＣ（Digital Analog Converter)を有している。なお、ランプ波形の参照電圧Ｖｒｅｆを生成する手段としては、ＤＡＣに限られるものではない。
【００５４】
参照信号供給部６４のＤＡＣは、タイミング制御回路６１から与えられる制御信号による制御の下に、タイミング制御回路６１から与えられるクロックに基づいてランプ波形の参照電圧Ｖｒｅｆを生成してカラム処理部８１のＡＤＣに対して供給する。
【００５５】
なお、カラム処理部８１のＡＤＣの各々は、単位画素全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に行い得る構成を有する。
【００５６】
ここで、高速フレームレートモードとは、通常フレームレートモード時に比べて、単位画素の露光時間を１／Ｎに設定してフレームレートをＮ倍、例えば２倍に上げる動作モードである。この動作モードの切り替えは、タイミング制御回路６１から与えられる制御信号による制御によって実行される。また、タイミング制御回路６１に対しては、外部のシステムコントローラ（図示せず）から、通常フレームレートモードと高速フレームレートモードとの各動作モードを切り替えるための指示情報が与えられる。
【００５７】
また、カラム処理部８１のＡＤＣは全て同じ構成となっており、ＡＤＣはコンパレータ６５とカウンタ回路６６からなる。例えばＡＤＣはアップ／ダウンカウンタ、転送スイッチおよびメモリ装置を有する。
【００５８】
コンパレータ６５は、画素アレイ部３１のｎ列目の各単位画素から出力される信号に応じた垂直信号線LSGNの信号電圧と、参照信号供給部６４から供給されるランプ波形の参照電圧Ｖｒｅｆとを比較する。
【００５９】
コンパレータ６５は、例えば参照電圧Ｖｒｅｆが信号電圧よりも大きいときに出力Ｖｃｏが“Ｈ”レベルになり、参照電圧Ｖｒｅｆが信号電圧以下のときに出力Ｖｃｏが“Ｌ”レベルになる。
【００６０】
アップ／ダウンカウンタであるカウンタ回路６６は、非同期カウンタであり、カウンタ回路６６には、タイミング制御回路６１から制御信号が供給されるとともに、参照信号供給部６４のＤＡＣへのクロック供給と同時にタイミング制御回路６１からクロックが与えられる。
【００６１】
カウンタ回路６６は、タイミング制御回路６１からのクロックに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことにより、比較器での比較動作の開始から比較動作の終了までの比較期間を計測する。
【００６２】
このようにして、画素アレイ部３１の各単位画素から列信号線を経由して列毎に供給されるアナログ信号が、コンパレータ６５およびアップ／ダウンカウンタであるカウンタ回路６６の各動作により、Ｎビットのデジタル信号に変換されてメモリ装置に格納される。
【００６３】
水平走査回路６７は、シフトレジスタなどによって構成され、カラム処理部８１におけるＡＤＣの列アドレスや列走査の制御を行う。
【００６４】
この水平走査回路６７による制御の下に、ＡＤＣの各々でＡＤ変換されたＮビットのデジタル信号は順に水平信号線ＬＨＲに読み出され、この水平信号線ＬＨＲを経由して撮像データとして画素信号処理部６８に出力される。
【００６５】
画素信号処理部６８は、撮像データに対して各種の信号処理を施す回路で、画像信号処理回路（ＩＳＰ：Image Signal Processor)、マイクロプロセッサ、およびメモリ回路などを含んで構成される。画素信号処理部６８において信号処理が施された撮像データは、出力IF６９を介して外部に出力される。
【００６６】
本実施形態においては、上チップ２１に搭載されたコンパレータ６５で各単位画素から出力される信号に応じた垂直信号線LSGNの信号電圧と、参照信号供給部６４から供給されるランプ波形の参照電圧Ｖｒｅｆが比較される。そして、その比較結果に基づいて、下チップ２２に搭載されたカウンタ回路６６により比較動作の開始から比較動作の終了までの比較期間が計測される。
【００６７】
以上のように本技術によれば、抵抗素子を含まない回路を上チップ２１に集積し、抵抗素子を含む回路を下チップ２２に集積することで、低コストで小型な固体撮像装置１１を得ることができる。
【００６８】
〈第２の実施の形態〉
〈固体撮像装置の構成例〉
また、以上においては、抵抗素子が含まれていない回路が上チップ２１上に集積される周辺回路３２−１とされる場合について説明したが、容量素子が含まれていない回路が周辺回路３２−１とされるようにしてもよい。
【００６９】
そのような場合、例えば固体撮像装置１１は図３に示すように構成される。なお、図３において、図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【００７０】
図３に示す固体撮像装置１１のフロアプランでは、上チップ２１上には低耐圧トランジスタおよび容量素子が含まれていない回路が周辺回路３２−１として集積されている。この例では、容量素子が含まれているコンパレータ６５と負電位生成回路７１が下チップ２２に集積され、容量素子が含まれていない参照信号供給部６４とバイアス生成回路７０は上チップ２１に集積されている。
【００７１】
すなわち、上チップ２１上には、画素アレイ部３１と、周辺回路３２−１としての垂直デコーダ６２、垂直駆動回路６３、参照信号供給部６４、およびバイアス生成回路７０とが集積されている。
【００７２】
また、下チップ２２には、タイミング制御回路６１、コンパレータ６５、カウンタ回路６６、水平走査回路６７、画素信号処理部６８、出力IF６９、および負電位生成回路７１が周辺回路３２−２として集積されている。
【００７３】
図３に示す固体撮像装置１１においても、上下に積層された上チップ２１と下チップ２２のそれぞれに周辺回路３２が設けられているため、より自由度の高い回路配置により固体撮像装置１１の小型化を図ることができる。また、固体撮像装置１１では、マスクコスト増加の要因となる、容量素子が含まれる周辺回路３２を全て下チップ２２に配置することで、固体撮像装置１１の作製コストをより低く抑えることができる。
【００７４】
〈第３の実施の形態〉
〈固体撮像装置の構成例〉
また、以上においては、抵抗素子または容量素子の何れかが含まれていない回路が上チップ２１上に集積される周辺回路３２−１とされる場合について説明したが、抵抗素子も容量素子も含まれていない回路が周辺回路３２−１とされるようにしてもよい。
【００７５】
そのような場合、例えば固体撮像装置１１は図４に示すように構成される。なお、図４において、図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【００７６】
図４に示す固体撮像装置１１のフロアプランでは、上チップ２１上には低耐圧トランジスタ、抵抗素子、および容量素子が含まれていない回路が周辺回路３２−１として集積されている。この例では、抵抗素子または容量素子が含まれているコンパレータ６５、参照信号供給部６４、バイアス生成回路７０、および負電位生成回路７１が下チップ２２に集積されている。
【００７７】
すなわち、上チップ２１上には、画素アレイ部３１と、周辺回路３２−１としての垂直デコーダ６２および垂直駆動回路６３とが集積されている。また、下チップ２２には、タイミング制御回路６１、参照信号供給部６４、コンパレータ６５、カウンタ回路６６、水平走査回路６７、画素信号処理部６８、出力IF６９、バイアス生成回路７０、および負電位生成回路７１が周辺回路３２−２として集積されている。
【００７８】
図４に示す固体撮像装置１１においても、上下に積層された上チップ２１と下チップ２２のそれぞれに周辺回路３２が設けられているので、固体撮像装置１１の小型化を図ることができる。また、固体撮像装置１１では、マスクコスト増加の要因となる、抵抗素子や容量素子が含まれる周辺回路３２を全て下チップ２２に配置することで、固体撮像装置１１の作製コストをより低く抑えることができる。
【００７９】
〈第４の実施の形態〉
〈固体撮像装置の構成例〉
また、上述した第１の実施の形態では、抵抗素子が含まれていない回路が周辺回路３２−１とされる例について説明したが、周辺回路３２としての１つの回路の一部が上チップ２１に集積され、抵抗素子を含む残りの部分が下チップ２２に集積されてもよい。
【００８０】
例えば、上チップ２１に低耐圧トランジスタ、および抵抗素子が含まれない回路が周辺回路３２−１として集積され、１つの機能を実現する所定の回路が抵抗素子を含む部分と含まない部分とに分割されて上チップ２１と下チップ２２に集積されるとする。
【００８１】
そのようなフロアプランで各回路が配置される場合、例えば固体撮像装置１１は図５に示すように構成される。なお、図５において、図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【００８２】
図５に示す固体撮像装置１１のフロアプランでは、所定の回路に基準電流を出力する機能を実現する１つのバイアス生成回路７０が、バイアス生成部分回路２０１とバイアス生成部分回路２０２の２つの回路に分割されて各チップに集積される。
【００８３】
ここで、バイアス生成部分回路２０１は、バイアス生成回路７０を構成する各素子のうち、低耐圧トランジスタおよび抵抗素子とは異なる素子からなる回路であり、上チップ２１に配置される。また、バイアス生成部分回路２０２は、バイアス生成回路７０を構成する各素子のうち、少なくとも抵抗素子を含むいくつかの素子からなる回路であり、下チップ２２に配置される。
【００８４】
そして、バイアス生成部分回路２０１とバイアス生成部分回路２０２とは、上チップ２１と下チップ２２の間に設けられたコンタクトを介して電気的に接続されており、バイアス生成部分回路２０１とバイアス生成部分回路２０２の間でアナログ信号が授受される。
【００８５】
同様に、固体撮像装置１１では、チャージポンプとして機能する１つの負電位生成回路７１が、負電位生成部分回路２０３と負電位生成部分回路２０４の２つの回路に分割されて各チップに集積される。
【００８６】
ここで、負電位生成部分回路２０３は、負電位生成回路７１を構成する各素子のうち、低耐圧トランジスタおよび抵抗素子とは異なる素子からなる回路であり、上チップ２１に配置される。また、負電位生成部分回路２０４は、負電位生成回路７１を構成する各素子のうち、少なくとも抵抗素子を含むいくつかの素子からなる回路であり、下チップ２２に配置される。
【００８７】
そして、負電位生成部分回路２０３と負電位生成部分回路２０４とは、上チップ２１と下チップ２２の間に設けられたコンタクトを介して電気的に接続されており、負電位生成部分回路２０３と負電位生成部分回路２０４の間でアナログ信号が授受される。
【００８８】
また、この例では、上チップ２１上には、画素アレイ部３１と、周辺回路３２−１としての垂直デコーダ６２、垂直駆動回路６３、コンパレータ６５、バイアス生成部分回路２０１、および負電位生成部分回路２０３とが集積されている。
【００８９】
さらに、下チップ２２にはタイミング制御回路６１、参照信号供給部６４、カウンタ回路６６、水平走査回路６７、画素信号処理部６８、出力IF６９、バイアス生成部分回路２０２、および負電位生成部分回路２０４が周辺回路３２−２として集積されている。
【００９０】
図５に示す固体撮像装置１１においても、上下に積層された上チップ２１と下チップ２２のそれぞれに周辺回路３２が設けられているため、より自由度の高い回路配置により固体撮像装置１１の小型化を図ることができる。
【００９１】
特に、バイアス生成回路７０や負電位生成回路７１などの１つの回路を、２つの部分回路に分割して上チップ２１と下チップ２２に配置することで、さらに自由度の高いフロアプランを実現することができるようになる。すなわち、例えば周辺回路３２のうち、上チップ２１に配置する部分と下チップ２２に配置する部分とを高い自由度で定めることができる。これにより、固体撮像装置１１のチップサイズの最適化をより簡単に行なうことができるとともに、固体撮像装置１１のさらなる小型化を図ることができる。
【００９２】
また、固体撮像装置１１では、マスクコスト増加の要因となる、抵抗素子が含まれる周辺回路３２を全て下チップ２２に配置することで、固体撮像装置１１の作製コストをより低く抑えることができる。
【００９３】
〈バイアス回路の構成例〉
なお、図５に示した固体撮像装置１１では、バイアス生成回路７０がバイアス生成部分回路２０１とバイアス生成部分回路２０２に分割されると説明したが、例えばこのような場合、バイアス生成回路７０はより詳細には図６に示すように構成される。なお、図６において、図５における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【００９４】
図６では、点線の図中、上側が上チップ２１の領域を示しており、点線の図中、下側が下チップ２２の領域を示している。
【００９５】
この例ではバイアス生成部分回路２０１は、増幅器２３１、トランジスタ２３２、トランジスタ２３３、およびトランジスタ２３４から構成される。また、バイアス生成部分回路２０２は、抵抗素子２３５から構成され、バイアス生成部分回路２０１とバイアス生成部分回路２０２は、コンタクト２３６およびコンタクト２３７を介して電気的に接続されている。
【００９６】
増幅器２３１の＋側入力端子には基準電圧が印加され、増幅器２３１の−側入力端子はコンタクト２３６を介して抵抗素子２３５に接続されている。また、増幅器２３１の出力端子はトランジスタ２３２のゲートに接続されている。
【００９７】
トランジスタ２３２の一方の端はコンタクト２３７を介して抵抗素子２３５に接続されており、トランジスタ２３２の他方の端はトランジスタ２３３およびトランジスタ２３４に接続されている。また、トランジスタ２３３のゲートとトランジスタ２３４のゲートが互いに接続されている。
【００９８】
さらに、トランジスタ２３３とトランジスタ２３４は電源にも接続されており、抵抗素子２３５におけるコンタクト２３６やコンタクト２３７が接続されている側とは反対側の端はグランドに接続されている。
【００９９】
このようにバイアス生成部分回路２０１は低耐圧トランジスタや抵抗素子とは異なる素子から構成されており、バイアス生成部分回路２０２は抵抗素子から構成されている。
【０１００】
バイアス生成回路７０では、増幅器２３１のイマジナリ―ショートにより、増幅器２３１、トランジスタ２３２、および抵抗素子２３５が接続されるノードＡ１１には、基準電圧と同電位がフォースされる。
【０１０１】
すると、トランジスタ２３２およびトランジスタ２３３にはノードＡ１１の電位、つまり基準電圧と、抵抗素子２３５とから定まる電流が流れることになる。トランジスタ２３３に流れる電流はカレントミラー構成により、トランジスタ２３４にミラーされる。このミラーされた電流が基準電流としてトランジスタ２３４から参照信号供給部６４、コンパレータ６５、出力IF６９、および負電位生成部分回路２０３に供給される。
【０１０２】
〈負電位生成回路の構成例〉
また、図５に示した固体撮像装置１１では、負電位生成回路７１が負電位生成部分回路２０３と負電位生成部分回路２０４に分割されると説明したが、例えばこのような場合、負電位生成回路７１はより詳細には図７に示すように構成される。なお、図７において、図５における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１０３】
図７では、点線の図中、上側が上チップ２１の領域を示しており、点線の図中、下側が下チップ２２の領域を示している。
【０１０４】
この例では負電位生成部分回路２０３は、トランジスタ２６１、トランジスタ２６２、ポンピング容量２６３、トランジスタ２６４、およびトランジスタ２６５から構成される。また、負電位生成部分回路２０４は、増幅器２６６、抵抗素子２６７、抵抗素子２６８、および負電圧出力ノード２６９から構成される。そして、負電位生成部分回路２０３と負電位生成部分回路２０４は、コンタクト２７０およびコンタクト２７１を介して電気的に接続されている。
【０１０５】
トランジスタ２６１の一方の端はコンタクト２７０を介して増幅器２６６の出力端子に接続されており、トランジスタ２６１の他方の端はトランジスタ２６２およびポンピング容量２６３に接続されている。また、トランジスタ２６２におけるトランジスタ２６１およびポンピング容量２６３が接続されている端とは異なる端は電源に接続されている。さらに、トランジスタ２６１およびトランジスタ２６２のゲートにはタイミング制御回路６１からクロックが供給される。
【０１０６】
ポンピング容量２６３を構成する一方の電極はトランジスタ２６１とトランジスタ２６２に接続されており、ポンピング容量２６３を構成する他方の電極はトランジスタ２６４およびトランジスタ２６５に接続されている。また、トランジスタ２６４のポンピング容量２６３に接続される端とは異なる端はコンタクト２７１を介して負電圧出力ノード２６９および抵抗素子２６８に接続されている。トランジスタ２６５のポンピング容量２６３に接続される端とは異なる端はグランドに接続されている。
【０１０７】
また、増幅器２６６の＋側入力端子には基準電圧が印加され、増幅器２６６の−側入力端子は抵抗素子２６７および抵抗素子２６８に接続されている。抵抗素子２６７は一方の端が電源に接続されており、他方の端が抵抗素子２６８および増幅器２６６の−側入力端子に接続されている。抵抗素子２６８は一方の端が負電圧出力ノード２６９およびトランジスタ２６４に接続されており、他方の端が抵抗素子２６７および増幅器２６６の−側入力端子に接続されている。
【０１０８】
このように負電位生成部分回路２０３は低耐圧トランジスタや抵抗素子とは異なる素子から構成されており、負電位生成部分回路２０４は抵抗素子を含むいくつかの素子から構成されている。この例では、ポンピング容量２６３のサイズが大きいので、ポンピング容量２６３を上チップ２１に配置すると、大きな回路分割効果が得られる。
【０１０９】
次に、図７に示す負電位生成回路７１の動作について説明する。
【０１１０】
例えば、負電位生成回路７１のトランジスタ２６１とトランジスタ２６２のゲート、トランジスタ２６５のゲート、およびトランジスタ２６４のゲートに図８の折れ線Ｃ１１、折れ線Ｃ１２、および折れ線Ｃ１３に示す信号が供給される。なお、図８において縦方向は電圧を示しており、横方向は時間を示している。
【０１１１】
図８では、折れ線Ｃ１１に示すクロックＣＬＫは、タイミング制御回路６１から、トランジスタ２６１およびトランジスタ２６２のゲートに供給される。また、折れ線Ｃ１２に示す制御信号ＳＷ２、および折れ線Ｃ１３に示す制御信号ＳＷ１は、それぞれタイミング制御回路６１から、トランジスタ２６５およびトランジスタ２６４のゲートに供給される。
【０１１２】
この例では期間Ｔ１において、折れ線Ｃ１１に示されるクロックＣＬＫによりトランジスタ２６２がオンされるとともに、折れ線Ｃ１２に示される制御信号ＳＷ２によりトランジスタ２６５がオンされる。これにより、トランジスタ２６２とトランジスタ２６５が導通状態となり、トランジスタ２６１とトランジスタ２６４は非導通状態となる。
【０１１３】
このとき、ポンピング容量２６３の＋側の電極にはトランジスタ２６２を介して電源電圧が印加され、ポンピング容量２６３の−側の電極にはトランジスタ２６５を介してグランドの電圧が印加される。そして、ポンピング容量２６３には電源とグランドの電位差に応じた電荷が蓄積される。
【０１１４】
また、期間Ｔ１に続く期間Ｔ２では、折れ線Ｃ１１に示されるクロックＣＬＫによりトランジスタ２６１がオンされる。これにより、トランジスタ２６１が導通状態となり、トランジスタ２６２、トランジスタ２６４、およびトランジスタ２６５は非導通状態となる。
【０１１５】
このとき、ポンピング容量２６３の＋側の電極には増幅器２６６の出力端子の電圧が印加されて＋側の電極の電位が増幅器２６６の出力電位となり、ポンピング容量２６３の−側の電極にはフローティングが印加される。ここで、増幅器２６６の出力電位は電源よりも低い電位であるため、ポンピング容量２６３の−側の電極にはマイナス電荷が発生する。
【０１１６】
さらに、期間Ｔ３では、折れ線Ｃ１１に示されるクロックＣＬＫによりトランジスタ２６１がオンされるとともに、折れ線Ｃ１３に示される制御信号ＳＷ１によりトランジスタ２６４がオンされる。これにより、トランジスタ２６１とトランジスタ２６４が導通状態となり、トランジスタ２６２とトランジスタ２６５は非導通状態となる。
【０１１７】
このとき、ポンピング容量２６３の−側の電極に蓄積されているマイナス電荷が負電圧出力ノード２６９へ供給される。これにより、負電圧出力ノード２６９によって負電圧が垂直駆動回路６３に印加される。そして、以降において上述した動作が繰り返し行なわれ、負電位生成動作が行なわれる。
【０１１８】
負電位生成回路７１では、負電位を目標値で安定させるために、抵抗素子２６７と抵抗素子２６８で電源と負電位を抵抗分圧した電位が増幅器２６６の−側入力端子にフィードバックされている。
【０１１９】
負電圧出力ノード２６９が目標となる負電位よりも高い電位の状態では、増幅器２６６の出力電位はグランドに近い電位を取り、負電位生成能力が高くなる。一方、負電圧出力ノード２６９が目標となる負電位よりも低い電位の状態では、増幅器２６６の出力電位は電源に近い電位を取り、負電位生成能力が低くなる。この機構により、負電位は目標値付近で安定する。
【０１２０】
〈第５の実施の形態〉
〈固体撮像装置の構成例〉
また、上述した第２の実施の形態では、容量素子が含まれていない回路が周辺回路３２−１とされる例について説明したが、周辺回路３２としての１つの回路の一部が上チップ２１に集積され、容量素子を含む残りの部分が下チップ２２に集積されてもよい。
【０１２１】
例えば、上チップ２１に低耐圧トランジスタ、および容量素子が含まれない回路が周辺回路３２−１として集積され、１つの機能を実現する所定の回路が容量素子を含む部分と含まない部分とに分割されて上チップ２１と下チップ２２に集積されるとする。
【０１２２】
そのようなフロアプランで各回路が配置される場合、例えば固体撮像装置１１は図９に示すように構成される。なお、図９において、図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１２３】
図９に示す固体撮像装置１１のフロアプランでは、チャージポンプとして機能する１つの負電位生成回路７１が、負電位生成部分回路３０１と負電位生成部分回路３０２の２つの回路に分割されて各チップに集積される。
【０１２４】
ここで、負電位生成部分回路３０１は、負電位生成回路７１を構成する各素子のうち、低耐圧トランジスタおよび容量素子とは異なる素子からなる回路であり、上チップ２１に配置される。また、負電位生成部分回路３０２は、負電位生成回路７１を構成する各素子のうち、少なくとも容量素子を含むいくつかの素子からなる回路であり、下チップ２２に配置される。
【０１２５】
そして、負電位生成部分回路３０１と負電位生成部分回路３０２とは、上チップ２１と下チップ２２の間に設けられたコンタクトを介して電気的に接続されており、負電位生成部分回路３０１と負電位生成部分回路３０２の間でアナログ信号が授受される。
【０１２６】
また、この例では、上チップ２１上には、画素アレイ部３１と、周辺回路３２−１としての垂直デコーダ６２、垂直駆動回路６３、参照信号供給部６４、バイアス生成回路７０、および負電位生成部分回路３０１とが集積されている。
【０１２７】
さらに、下チップ２２にはタイミング制御回路６１、コンパレータ６５、カウンタ回路６６、水平走査回路６７、画素信号処理部６８、出力IF６９、および負電位生成部分回路３０２が周辺回路３２−２として集積されている。
【０１２８】
図９に示す固体撮像装置１１においても、上下に積層された上チップ２１と下チップ２２のそれぞれに周辺回路３２が設けられているため、より自由度の高い回路配置により固体撮像装置１１の小型化を図ることができる。特に、負電位生成回路７１を、２つの部分回路に分割して上チップ２１と下チップ２２に配置することで、さらに自由度の高いフロアプランを実現することができるようになる。これにより、固体撮像装置１１のチップサイズの最適化をより簡単に行なうことができるとともに、固体撮像装置１１のさらなる小型化を図ることができる。
【０１２９】
また、固体撮像装置１１では、マスクコスト増加の要因となる、容量素子が含まれる周辺回路３２を全て下チップ２２に配置することで、固体撮像装置１１の作製コストをより低く抑えることができる。
【０１３０】
〈負電位生成回路の構成例〉
なお、図９に示した固体撮像装置１１では、負電位生成回路７１が負電位生成部分回路３０１と負電位生成部分回路３０２に分割されると説明したが、例えばこのような場合、負電位生成回路７１はより詳細には図１０に示すように構成される。なお、図１０において、図９または図７における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１３１】
図１０では、点線の図中、上側が上チップ２１の領域を示しており、点線の図中、下側が下チップ２２の領域を示している。
【０１３２】
この例では負電位生成部分回路３０１は、増幅器２６６、抵抗素子２６７、および抵抗素子２６８から構成される。また、負電位生成部分回路３０２は、トランジスタ２６１、トランジスタ２６２、ポンピング容量２６３、トランジスタ２６４、トランジスタ２６５、および負電圧出力ノード２６９から構成される。
【０１３３】
さらに、図１０では、抵抗素子２６８はコンタクト２７１を介して負電圧出力ノード２６９およびトランジスタ２６４に電気的に接続されており、増幅器２６６の出力端子はコンタクト２７０を介してトランジスタ２６１に電気的に接続されている。
【０１３４】
このように負電位生成部分回路３０１は低耐圧トランジスタや容量素子とは異なる素子から構成されており、負電位生成部分回路３０２は容量素子を含むいくつかの素子から構成されている。
【０１３５】
なお、負電位生成回路７１が負電位生成部分回路３０１と負電位生成部分回路３０２から構成される場合においても、負電位生成回路７１を構成するトランジスタ２６１乃至負電圧出力ノード２６９の接続関係は図７における場合と同様である。すなわち、図７に示した負電位生成回路７１と、図１０に示す負電位生成回路７１とは各素子が上チップ２１に配置されているか、または下チップ２２に配置されているかという点のみ異なる。したがって、図１０に示す負電位生成回路７１も図８を参照して説明した動作と同様の動作を行なって、垂直駆動回路６３に負電圧を印加する。
【０１３６】
〈第６の実施の形態〉
〈固体撮像装置の構成例〉
また、上述した第３の実施の形態では、抵抗素子および容量素子が含まれていない回路が周辺回路３２−１とされる例について説明したが、周辺回路３２としての１つの回路の一部が上チップ２１に集積され、抵抗素子または容量素子を含む残りの部分が下チップ２２に集積されてもよい。
【０１３７】
例えば、上チップ２１に低耐圧トランジスタ、抵抗素子、および容量素子が含まれない回路が周辺回路３２−１として集積され、バイアス生成回路７０と負電位生成回路７１が２つの回路に分割されて上チップ２１と下チップ２２に集積されるとする。
【０１３８】
そのようなフロアプランで各回路が配置される場合、例えば固体撮像装置１１は図１１に示すように構成される。なお、図１１において、図５における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１３９】
図１１に示す固体撮像装置１１のフロアプランでは、所定の回路に基準電流を出力する機能を実現する１つのバイアス生成回路７０が、バイアス生成部分回路２０１とバイアス生成部分回路２０２の２つの回路に分割されて各チップに集積される。なお、図６に示したように、バイアス生成部分回路２０１は抵抗素子も容量素子も含まれない回路構成とされており、バイアス生成部分回路２０２には抵抗素子が含まれる回路構成とされている。
【０１４０】
また、チャージポンプとして機能する１つの負電位生成回路７１が、負電位生成部分回路３３１と負電位生成部分回路３３２の２つの回路に分割されて各チップに集積される。
【０１４１】
ここで、負電位生成部分回路３３１は、負電位生成回路７１を構成する各素子のうち、低耐圧トランジスタ、抵抗素子、および容量素子とは異なる素子からなる回路であり、上チップ２１に配置される。また、負電位生成部分回路３３２は、負電位生成回路７１を構成する各素子のうち、少なくとも抵抗素子または容量素子を含むいくつかの素子からなる回路であり、下チップ２２に配置される。
【０１４２】
そして、負電位生成部分回路３３１と負電位生成部分回路３３２とは、上チップ２１と下チップ２２の間に設けられたコンタクトを介して電気的に接続されており、負電位生成部分回路３３１と負電位生成部分回路３３２の間でアナログ信号が授受される。
【０１４３】
また、この例では、上チップ２１上には、画素アレイ部３１と、周辺回路３２−１としての垂直デコーダ６２、垂直駆動回路６３、バイアス生成部分回路２０１、および負電位生成部分回路３３１とが集積されている。
【０１４４】
さらに、下チップ２２にはタイミング制御回路６１、参照信号供給部６４、コンパレータ６５、カウンタ回路６６、水平走査回路６７、画素信号処理部６８、出力IF６９、バイアス生成部分回路２０２、および負電位生成部分回路３３２が周辺回路３２−２として集積されている。
【０１４５】
図１１に示す固体撮像装置１１においても、上下に積層された上チップ２１と下チップ２２のそれぞれに周辺回路３２が設けられているため、より自由度の高い回路配置により固体撮像装置１１の小型化を図ることができる。特に、１つの機能を実現するバイアス生成回路７０や負電位生成回路７１を、それぞれ２つの部分回路に分割して上チップ２１と下チップ２２に配置することで、さらに自由度の高いフロアプランを実現することができるようになる。これにより、固体撮像装置１１のチップサイズの最適化をより簡単に行なうことができるとともに、固体撮像装置１１のさらなる小型化を図ることができる。
【０１４６】
また、固体撮像装置１１では、マスクコスト増加の要因となる、抵抗素子または容量素子が含まれる周辺回路３２を全て下チップ２２に配置することで、固体撮像装置１１の作製コストをより低く抑えることができる。
【０１４７】
〈負電位生成回路の構成例〉
なお、図１１に示した固体撮像装置１１では、負電位生成回路７１が負電位生成部分回路３３１と負電位生成部分回路３３２に分割されると説明したが、例えばこのような場合、負電位生成回路７１はより詳細には図１２に示すように構成される。なお、図１２において、図７における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１４８】
図１２では、点線の図中、上側が上チップ２１の領域を示しており、点線の図中、下側が下チップ２２の領域を示している。
【０１４９】
この例では負電位生成部分回路３３１は、増幅器２６６から構成される。また、負電位生成部分回路３３２は、トランジスタ２６１、トランジスタ２６２、ポンピング容量２６３、トランジスタ２６４、トランジスタ２６５、抵抗素子２６７、抵抗素子２６８、および負電圧出力ノード２６９から構成される。
【０１５０】
さらに、図１２では、増幅器２６６の出力端子はコンタクト３６１を介してトランジスタ２６１に電気的に接続されており、増幅器２６６の−側入力端子はコンタクト３６２を介して抵抗素子２６７および抵抗素子２６８に電気的に接続されている。
【０１５１】
このように負電位生成部分回路３３１は低耐圧トランジスタや、抵抗素子、容量素子とは異なる素子から構成されており、負電位生成部分回路３３２は抵抗素子や容量素子を含むいくつかの素子から構成されている。
【０１５２】
なお、負電位生成回路７１が負電位生成部分回路３３１と負電位生成部分回路３３２から構成される場合においても、負電位生成回路７１を構成するトランジスタ２６１乃至負電圧出力ノード２６９の接続関係は図７における場合と同様である。すなわち、図７に示した負電位生成回路７１と、図１２に示す負電位生成回路７１とは各素子が上チップ２１に配置されているか、または下チップ２２に配置されているかという点のみ異なる。したがって、図１２に示す負電位生成回路７１も図８を参照して説明した動作と同様の動作を行なって、垂直駆動回路６３に負電圧を印加する。
【０１５３】
〈アナログ信号のノイズ対策について〉
ところで、負電位生成部分回路３３１と負電位生成部分回路３３２のように、周辺回路３２を分割して上チップ２１と下チップ２２に配置する場合には、上チップ２１と下チップ２２を電気的に接続するアナログ信号の信号線のノイズ対策が必要となる。
【０１５４】
例えば、図１３に示すようにアナログ信号のコンタクト３６１が上チップ２１と下チップ２２の間に設けられている場合には、シールドとして機能するコンタクト３６２を、コンタクト３６１と、ノイズ源となる信号のコンタクト３６３との間に配置すればよい。
【０１５５】
図１３では、例えば図１を奥行き方向に見た場合における各コンタクトを表している。すなわち、コンタクト３６１乃至コンタクト３６３の図中、上側の端が上チップ２１に設けられるコンタクトの端部分を表しており、コンタクト３６１乃至コンタクト３６３の図中、下側の端が下チップ２２に設けられるコンタクトの端部分を表している。
【０１５６】
例えば、上チップ２１と下チップ２２に設けられたアナログ信号の信号線を接続するコンタクト３６１は、図１２のコンタクト３６２やコンタクト３６１、図６のコンタクト２３６やコンタクト２３７などとされる。
【０１５７】
また、ノイズ源の代表的な例としては、タイミング制御回路６１から出力されるクロックや制御信号、低耐圧の電源、低耐圧のグランドなどがある。したがって、例えば負電位生成回路７１が図７に示した構成とされる場合には、タイミング制御回路６１とトランジスタ２６１のゲートとを接続する信号線を、上チップ２１と下チップ２２間で電気的に接続するためのコンタクトなどがコンタクト３６３とされる。
【０１５８】
さらに、シールドとして機能させるコンタクト３６２として、高耐圧の電源や高耐圧のグランドの信号線を上チップ２１と下チップ２２間で電気的に接続するためのコンタクトを用いるようにすればよい。
【０１５９】
例えば高耐圧の電源とは、図１２において抵抗素子２６７に接続された電源や、トランジスタ２６２に接続された電源、図６のトランジスタ２３３とトランジスタ２３４に接続された電源などである。また、例えば高耐圧のグランドとは図１２のトランジスタ２６５に接続されたグランドや、図６の抵抗素子２３５に接続されたグランドなどである。
【０１６０】
このように、アナログ信号の信号線を上下のチップ間で接続するコンタクト３６１と、ノイズ源となる信号線のコンタクト３６３との間にシールドとして機能するコンタクト３６２を配置することで、コンタクト３６３の影響によりコンタクト３６１で発生するノイズを抑制させることができる。すなわち、アナログ信号がノイズ源から受けるノイズをシールドによって抑制することができる。
【０１６１】
このようなノイズ対策は、チップ間の接続部分であるコンタクトだけでなく、チップ上の配線においても可能である。
【０１６２】
例えば、アナログ信号の信号線を上チップ２１と下チップ２２間で電気的に接続する場合、コンタクトを介して長距離の配線が必要となる。このとき、アナログ信号の信号線の近傍にノイズ源となる信号線があると、アナログ信号はノイズ源となる信号からの影響を受けて、アナログ信号にノイズが発生してしまう。
【０１６３】
そこで、例えば図１４に示すように、アナログ信号の信号線３９１と、ノイズ源となる信号の信号線３９３との間にシールドとして機能する信号線３９２を設ければ、アナログ信号に発生するノイズを効果的に抑制することができる。
【０１６４】
なお、図１４では例えば図１における上チップ２１または下チップ２２を、図１中、上から下方向に見た場合における周辺回路３２等の信号線を表している。
【０１６５】
例えば、信号線３９１は、図１２の上チップ２１上の増幅器２６６と、下チップ２２上の抵抗素子２６７とを結ぶ信号線のうち、上チップ２１に設けられた信号線などとされる。そのような場合、上チップ２１の表面と平行な方向に信号線３９１乃至信号線３９３が並ぶように各信号線が配線される。
【０１６６】
ノイズ源の代表的な例としては、タイミング制御回路６１から出力されるクロックや制御信号、低耐圧の電源、低耐圧のグランドなどがある。したがって、例えばノイズ源となる信号の信号線３９３は、タイミング制御回路６１と負電位生成部分回路３３１との間に設けられた信号線などとされる。
【０１６７】
また、シールドとして機能させる信号線３９２は、高耐圧の電源や高耐圧のグランドの信号線などとされる。
【０１６８】
このように、アナログ信号の信号線３９１と、ノイズ源となる信号線３９３との間にシールドとして機能する信号線３９２を配置することで、信号線３９３の影響により信号線３９１で発生するノイズを抑制させることができる。
【０１６９】
なお、図１３および図１４を参照して説明したノイズ対策は、第６の実施の形態における固体撮像装置１１に限らず、上述した第１の実施の形態乃至第５の実施の形態における各個体撮像装置１１についても勿論適用可能である。
【０１７０】
〈電子機器の構成例〉
ところで、以上においては本技術を固体撮像装置に適用する場合について説明したが、本技術は固体撮像装置に限らず、デジタルカメラやビデオカメラ等の電子機器にも適用することが可能である。
【０１７１】
例えば、本技術が上述した固体撮像装置１１を有する電子機器に適用される場合、そのような電子機器は、図１５に示すように構成される。なお、図１５において図１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１７２】
図１５に示す電子機器６０１は、以上において説明した固体撮像装置１１を有する。また、電子機器６０１は、固体撮像装置１１の画素アレイ部３１に入射光を導く、つまり被写体像を結像する光学系として、入射光を撮像面上に結像させるレンズ６１１を有する。
【０１７３】
さらに電子機器６０１は、固体撮像装置１１を駆動する駆動回路６１２と、固体撮像装置１１の出力信号を処理する信号処理回路６１３とを有する。
【０１７４】
駆動回路６１２は、固体撮像装置１１内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータを有し、所定のタイミング信号で固体撮像装置１１を駆動する。
【０１７５】
また、信号処理回路６１３は、固体撮像装置１１の出力信号に対して所定の信号処理を施す。信号処理回路６１３で処理された画像信号は、例えばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路６１３で処理された画像信号は液晶ディスプレイ等からなるモニターに動画として映し出される。
【０１７６】
以上のように、デジタルカメラ等の電子機器において、固体撮像装置１１を搭載することで、高精度なカメラを実現することができる。
【０１７７】
また、以上においては、固体撮像装置１１がCMOSイメージセンサからなる例について説明したが、固体撮像装置１１はその他、裏面照射型のCMOSイメージセンサや、CCD（Charge Coupled Device）などから構成されるようにしてもよい。
【０１７８】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１７９】
さらに、本技術は、以下の構成とすることも可能である。
【０１８０】
［１］
入射した光を光電変換する光電変換部と、固体撮像装置を駆動するための周辺回路とを有する第１のチップと、
前記固体撮像装置を駆動するための周辺回路を有する第２のチップと
を備え、
前記第１のチップと前記第２のチップが積層されており、
抵抗素子または容量素子の少なくとも一方が全て前記第２のチップに形成されている
固体撮像装置。
［２］
１つの周辺回路が、その前記周辺回路を構成する抵抗素子または容量素子の少なくとも一方を全て有する第１の部分回路と、第２の部分回路とに分割されて、前記第１の部分回路が前記第２のチップに配置され、前記第２の部分回路が前記第１のチップに配置されている
［１］に記載の固体撮像装置。
［３］
抵抗素子および容量素子が全て前記第１の部分回路に設けられている
［２］に記載の固体撮像装置。
［４］
基準となる電流または電圧を供給するバイアス回路が抵抗素子を有する前記第１の部分回路と、抵抗素子を有さない前記第２の部分回路とに分割されて配置される
［２］に記載の固体撮像装置。
［５］
負電圧を供給する負電位生成回路が抵抗素子を有する前記第１の部分回路と、抵抗素子を有さない前記第２の部分回路とに分割されて配置される
［２］または［４］に記載の固体撮像装置。
［６］
負電圧を供給する負電位生成回路が容量素子を有する前記第１の部分回路と、容量素子を有さない前記第２の部分回路とに分割されて配置される
［２］に記載の固体撮像装置。
［７］
負電圧を供給する負電位生成回路が抵抗素子および容量素子を有する前記第１の部分回路と、抵抗素子および容量素子を有さない前記第２の部分回路とに分割されて配置される
［２］または［４］に記載の固体撮像装置。
［８］
前記第１のチップと前記第２のチップを電気的に接続する接続部のうち、アナログ信号の信号線の接続部と、ノイズ源となる信号線の接続部との間に、シールドとして機能する接続部が配置されている
［１］乃至［７］の何れかに記載の固体撮像装置。
［９］
前記第１のチップまたは前記第２のチップに設けられた信号線のうち、アナログ信号の信号線と、ノイズ源となる信号線との間に、シールドとして機能する信号線が配置されている
［１］乃至［８］の何れかに記載の固体撮像装置。
［１０］
低耐圧トランジスタが全て前記第２のチップに形成されている
［１］乃至［９］の何れかに記載の固体撮像装置。
【符号の説明】
【０１８１】
１１  固体撮像装置，  ２１  上チップ，  ２２  下チップ，  ３１  画素アレイ部，  ３２−１，３２−２，３２  周辺回路，  ７０  バイアス生成回路，  ７１  負電位生成回路，  ２０１  バイアス生成部分回路，  ２０２  バイアス生成部分回路，  ２０３  負電位生成部分回路，  ２０４  負電位生成部分回路，  ３０１  負電位生成部分回路，  ３０２  負電位生成部分回路，  ３３１  負電位生成部分回路，  ３３２  負電位生成部分回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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