(57)【要約】  小面積な遅延整相回路を提供する。  複数の回路単位と、複数の回路単位からの出力を加算する加算回路と、複数の回路単位へ共通の信号を入力する入力端子と、を有する超音波探触子である。この超音波探触子では、回路単位の其々は、超音波振動子に接続される受信回路および送信回路と、第１の遅延回路を備える。超音波振動子での信号の受信時には、超音波振動子からの信号を受信回路が受信し、受信回路からの信号を第１の遅延回路が遅延させ、第１の遅延回路が遅延させた信号を加算回路で加算し、加算回路で加算された信号を第２の遅延回路で遅延させる。超音波振動子での信号の送信時には、入力端子からの信号を第２の遅延回路で遅延させ、第２の遅延回路で遅延させた信号を分岐して複数の回路単位へ入力し、第２の遅延回路で遅延させた信号を、複数の回路単位の其々において第１の遅延回路で遅延させ、第１の遅延回路で遅延させた信号を送信回路に入力する。
2017047329.tif 000002
【特許請求の範囲】
【請求項１】
複数の回路単位と、
前記複数の回路単位からの出力を加算する加算回路と、
前記複数の回路単位へ共通の信号を入力する入力端子と、
を有し、
前記回路単位の其々は、
超音波振動子に接続される受信回路および送信回路と、第１の遅延回路を備え、
前記超音波振動子での信号の受信時には、
前記超音波振動子からの信号を前記受信回路が受信し、
前記受信回路からの信号を前記第１の遅延回路が遅延させ、
前記第１の遅延回路が遅延させた信号を前記加算回路で加算し、
前記加算回路で加算された信号を第２の遅延回路で遅延させ、
前記超音波振動子での信号の送信時には、
前記入力端子からの信号を前記第２の遅延回路で遅延させ、
前記第２の遅延回路で遅延させた信号を分岐して複数の前記回路単位へ入力し、
前記第２の遅延回路で遅延させた信号を、前記複数の回路単位の其々において前記第１の遅延回路で遅延させ、
前記第１の遅延回路で遅延させた信号を前記送信回路に入力する、
超音波探触子。
【請求項２】
前記複数の回路単位は格子状に配置されてアレイ領域を形成し、
前記第２の遅延回路は前記アレイ領域の外部に配置されている、
請求項１記載の超音波探触子。
【請求項３】
前記複数の回路単位をｎ×ｍ個（ただし、ｎ、ｍは自然数）備え、
前記加算回路と前記第２の遅延回路を各ｍ個備え、
ｎ個の前記回路単位で１つの前記加算回路と前記第２の遅延回路を共有し、
ｍ個の前記第２の遅延回路が格子状に配置されている、
請求項２記載の超音波探触子。
【請求項４】
前記第１の遅延回路および前記第２の遅延回路はアナログ遅延回路であり、
該アナログ遅延回路は、
入力信号を保持する複数のキャパシタを備え、
前記複数のキャパシタの書き込みタイミングを制御する複数の書き込み信号と、前記複数のキャパシタの出力タイミングを制御する複数の読み出し信号により、遅延時間を制御するものである、
請求項３記載の超音波探触子。
【請求項５】
前記回路単位内の前記第１の遅延回路に対する、前記書き込み信号の供給線及び前記読み出し信号の供給線が格子状に配置され、
前記第２の遅延回路に対する、前記書き込み信号の供給線及び前記読み出し信号の供給線が格子状に配置されており、
前記第１の遅延回路に対する前記書き込み信号の供給線と、前記第２の遅延回路に対する前記書き込み信号の供給線は、独立に構成されており、
前記第１の遅延回路に対する前記読み出し信号の供給線と、前記第２の遅延回路に対する前記読み出し信号の供給線は、独立に構成されている、
請求項４記載の超音波探触子。
【請求項６】
複数の超音波振動子に１対１で接続される複数の第１の遅延回路と、
前記複数の第１の遅延回路の出力を加算する加算回路と、
前記加算回路に接続される第２の遅延回路と、
を有し、
前記超音波振動子からの受信信号を前記第１の遅延回路と前記第２の遅延回路で遅延させるとともに、
前記超音波振動子への送信信号を前記第１の遅延回路と前記第２の遅延回路で遅延させる超音波探触子。
【請求項７】
前記第１及び第２の遅延回路はアナログ遅延回路であり、
単一の前記超音波振動子に接続される送信リニアアンプ回路に、遅延させたアナログ送信信号を出力する請求項６記載の超音波探触子。
【請求項８】
前記第１及び第２の遅延回路はアナログ遅延回路であり、
単一の前記超音波振動子に接続される送信パルサ回路に、遅延させたデジタル信号を出力する請求項６記載の超音波探触子。
【請求項９】
前記第１の遅延回路は、前記複数の前記超音波振動子に１対１で接続される送受信回路内に配置され、
複数の前記送受信回路は、繰り返し配置された１次元あるいは２次元アレイを構成し、
前記第２の遅延回路は、前記１次元あるいは２次元アレイの外側に配置された、請求項６記載の超音波探触子。
【請求項１０】
送信時は前記第２の遅延回路で送信信号を遅延した後、それぞれの前記送受信回路内の前記第１の遅延回路でさらに送信信号を遅延させる請求項９記載の超音波探触子。
【請求項１１】
受信時はそれぞれの前記送受信回路内の前記第１の遅延回路で受信信号を遅延し、前記加算回路で加算した後、前記第２の遅延回路で信号をさらに遅延する請求項９記載の超音波探触子。
【請求項１２】
前記第１の遅延回路の制御信号は、アレイ外から供給され、
前記第２の遅延回路の制御信号は前記第１の遅延回路の制御信号とは独立にアレイ外から供給され、
これらの制御信号の位相関係が調整可能である請求項９記載の超音波探触子。
【請求項１３】
超音波探触子と装置本体からなる超音波診断装置であって、
前記超音波探触子は、
複数の回路単位と、
前記複数の回路単位からの出力を加算する第１の加算回路と、
前記複数の回路単位へ共通の信号を入力する入力端子と、
を有し、
前記回路単位の其々は、
超音波振動子に接続される受信回路および送信回路と、第１の遅延回路を備え、
前記超音波振動子での信号の受信時には、
前記超音波振動子からの信号を前記受信回路が受信し、
前記受信回路からの信号を前記第１の遅延回路が遅延させ、
前記第１の遅延回路が遅延させた信号を前記第１の加算回路で加算し、
前記第１の加算回路で加算された信号を第２の遅延回路で遅延させ、
前記超音波振動子での信号の送信時には、
前記入力端子からの信号を前記第２の遅延回路で遅延させ、
前記第２の遅延回路で遅延させた信号を分岐して複数の前記回路単位へ入力し、
前記複数の回路単位の其々において前記第２の遅延回路で遅延させた信号を前記第１の遅延回路で遅延させ、
前記第１の遅延回路で遅延させた信号を前記送信回路に入力する、
構成であり、
前記装置本体は、
前記超音波振動子での信号の受信時には、
前記第２の遅延回路で遅延させた信号を検出信号とし、該検出信号に基づいて撮像信号を形成し、
前記超音波振動子での信号の送信時には、
前記入力端子に対して送信信号を供給する、
超音波診断装置。
【請求項１４】
前記複数の回路単位は格子状に配置されてアレイ領域を形成し、
前記第２の遅延回路は前記アレイ領域の外部に配置されており、
前記第１の遅延回路および前記第２の遅延回路はアナログ遅延回路であり、
前記アナログ遅延回路のそれぞれは、
入力信号を保持する複数のキャパシタを備え、
前記複数のキャパシタの書き込みタイミングを制御する複数の書き込み信号と、前記複数のキャパシタの出力タイミングを制御する複数の読み出し信号により、遅延時間を制御するものであり、
前記回路単位内の前記第１の遅延回路に対する、前記書き込み信号及び前記読み出しの供給線が格子状に配置され、
前記第１の遅延回路のタイミングを制御する書き込み信号および読み出し信号は、前記第２の遅延回路のタイミングを制御する書き込み信号および読み出し信号と別個独立に制御される、
請求項１３記載の超音波診断装置。
【請求項１５】
前記第２の遅延回路が複数あり、
前記装置本体は、
前記超音波振動子での信号の受信時には、
複数の前記第２の遅延回路で遅延させた信号を加算して検出信号とし、該検出信号に基づいて撮像信号を形成し、
前記超音波振動子での信号の送信時には、
前記入力端子に対して供給された送信信号を、複数の前記第２の遅延回路に対して並列に供給する、
請求項１４記載の超音波診断装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、超音波診断装置の構成要素である超音波探触子に搭載されて、１次元あるいは２次元に繰り返し配置されたアレイ状の各振動子への送信信号及び、各振動子からの受信信号を遅延させる技術に関するものである。
【背景技術】
【０００２】
超音波診断装置は人体に非侵襲で安全性の高い医療診断機器であり、Ｘ線診断装置、ＭＲＩ（Ｍａｇｎｅｔｉｃ  Ｒｅｓｏｎａｎｃｅ  Ｉｍａｇｉｎｇ）装置などの他の医用画像診断装置に比べ、装置規模が小さい。また、超音波探触子を体表から当てるだけの簡便な操作により、例えば、心臓の脈動や胎児の動きといった検査対象の動きの様子をリアルタイムで表示可能な装置であることから、今日の医療において重要な役割を果たしている。【０００３】
超音波診断装置においては、超音波探触子に内蔵されている複数の振動子それぞれに高電圧の駆動信号を供給することで、超音波を被検体内に送信する。被検体内において生体組織の音響インピーダンスの差異によって生ずる超音波の反射波を複数の振動素子それぞれにて受信し、超音波探触子が受信した反射波に基づいて画像を生成する。【０００４】
超音波探触子に内蔵されているそれぞれの振動子に高電圧の駆動信号を供給する送信回路は、数十〜百数十Ｖｐｅａｋ  ｔｏ  ｐｅａｋの高圧信号を生成できるように高耐圧のデバイスで構成される。通常、高耐圧ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）にはＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）といったドレインとゲート間の電界強度を緩和する構造のデバイスが使用され、ドレイン−ゲート間のドリフト領域の確保のために非常に大きな面積を要する。このため、送信回路をシリコン上に集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）として実現する場合、大きな面積を要する。【０００５】
さらに、送信信号、受信信号を各振動子毎に遅延させ、送信時、受信時ともにフォーカス動作を行う必要がある。このためには各振動子毎に接続される送受信回路内に遅延回路が必要である。通常アナログ遅延回路はキャパシタを用いて実現されるために、回路面積が大きくなるという問題がある。とくに、フォーカスやビームの走査角で決まる最大遅延量を大きくするには、キャパシタ数を増加させる必要があり、システム要求から決まる最大遅延量で、アナログ遅延回路の回路面積が決まる。デジタル信号を遅延させる場合にも、シフトレジスタやＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ  Ｆｉｒｓｔ−Ｏｕｔ）メモリが必要となり、多数のフリップフロップが必要となるために大きな面積を要する。【０００６】
近年、３次元立体画像を得られる超音波診断装置が開発されてきており、３次元立体画像から任意の断面を特定して断層像を得ることで、検査効率を向上させることが出来る。３次元の撮像のためには、超音波探触子内の振動子を、従来の１次元配列から２次元配列、すなわち２Ｄアレイとする必要があり、振動子数が従来の超音波探触子に対して２乗で増加する。この場合に、超音波探触子と本体装置を接続するケーブルの本数を２乗で増やすことは不可能であるため、超音波探触子内で整相加算して本数を減らした受信信号を本体装置にケーブルを介して転送する必要がある。このような超音波探触子内での整相加算を実現するには、送受信と整相加算の機能をビームフォーマーＩＣとして実現し、ＩＣ内には振動子毎に送受信回路を配置して振動子と電気的に１対１で接続する必要がある。【０００７】
この場合、振動子と、振動子に接続される送受信回路はアレイ状に同じピッチで並べる必要があり、振動子とＩＣは積層して超音波探触子の先端部に実装される。アレイに並べられた振動子のピッチは通常、送信ビームの走査角内にグレーティングローブの影響が出ないための制約から決まる。すなわち、超音波の回折により、所望のビームであるメインローブと異なる方向に不要なビームが出てしまうが、この角度は超音波の周波数と振動子ピッチで決まるため、所望の超音波周波数と走査角を決めると、走査角内にグレーティングローブが出ないための振動子ピッチ上限が決まる。よって、目標の振動子ピッチと同じピッチに、１振動子あたりの送受信回路面積を収める必要が生じる。【０００８】
前記の高耐圧デバイスを用いた送信回路、多数のキャパシタを用いたアナログ遅延回路または多数のフリップフロップを用いたデジタル遅延回路を目標の回路面積に収めることは回路設計上の重要な課題である。【０００９】
この解決策としては、遅延回路を２段以上に分けて、ＩＣ内で階層的な整相を行う方法が考えられる。すなわち、遅延回路を２段以上に分けて、受信時は複数振動子のグループでアレイ内の遅延加算を行い、この出力を他の複数振動子からなるグループの出力とともにアレイ外に引き出し、アレイ外で遅延加算するという整相方法である。これにより、所望の最大遅延をＴとした場合、たとえば１段目のアレイ内遅延回路の最大遅延をＴ／２、アレイ外の遅延回路の最大遅延をＴ／２とする２段階の整相により、アレイ内遅延回路の面積は１／２となる。この方法により、アレイ外の遅延回路は必要になるものの、アレイ内送受信回路の面積を縮小できる。【００１０】
このような階層的整相の例として、図１３に示す２ＤアレイＩＣが非特許文献１により提案されている。なお、図１３は、非特許文献１のＦｉｇ．５を発明者の視点で描き直した比較例である。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】“Ａｎ  Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ  Ｈｙｂｒｉｄ  ＲＸ  Ｂｅａｍｆｏｒｍｅｒ  Ｃｈｉｐ  Ｗｉｔｈ  Ｎｏｎ−Ｕｎｉｆｏｒｍ  Ｓａｍｐｌｉｎｇ  ｆｏｒ  Ｕｌｔｒａｓｏｕｎｄ  Ｍｅｄｉｃａｌ  Ｉｍａｇｉｎｇ  Ｗｉｔｈ  ２Ｄ  ＣＭＵＴ  Ａｒｒａｙ，“ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＢＩＯＭＥＤＩＣＡＬ  ＣＩＲＣＵＩＴＳ  ＡＮＤ  ＳＹＳＴＥＭＳ，ＶＯＬ．８，ＮＯ．６，ｐｐ７９９−８０９，２０１４
【発明の概要】
【発明が解決しようとする課題】
【００１２】
図１３に示す比較例は、アナログ整相とデジタル整相を組み合わせたハイブリッド整相を用いたＣＭＵＴ（Ｃａｐａｃｉｔｉｖｅ  Ｍｉｃｒｏ−ｍａｃｈｉｎｅｄ  Ｕｌｔｒａｓｏｎｉｃ  Ｔｒａｎｓｄｕｃｅｒｓ）２Ｄアレイ用受信ＩＣに関する。【００１３】
図１３の例においては、Focal pointからの振動をＣＭＵＴ振動子１３０で受信し、処理する構成が示されている。１段目の整相として、ＣＭＵＴ振動子１３０からの受信アナログ信号をアナログ遅延回路１３１で遅延させ、アナログ加算器１３２で加算する。その後１段目整相出力をアナログ／デジタル変換器ＡＤＣ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）１３３によりデジタル信号に変換し、ＦＩＦＯ１３４メモリで遅延させた後デジタル加算器１３５により加算する。【００１４】
本構成により、遅延はアナログ遅延回路、およびデジタル遅延回路であるＦＩＦＯの２段で行い、所望の最大遅延量を維持しながら遅延の一部をＦＩＦＯにもたせることで、アナログ遅延回路の最大遅延量を緩和できる。すなわちアナログ遅延回路の面積を低減することが可能となる。【００１５】
しかしながら、超音波を送受信するという目的においては、受信だけでなく送信においても遅延動作を必要とする。図１３の構成は受信回路だけなので送信動作は実現出来ない。【００１６】
仮に図１３の構成に送信回路を加える場合、受信とは別に送信用のビームフォーミング回路が必要となる。遅延回路を送信と受信で極力共用することを考えた場合でも、送信の場合は信号の流れが図１３の右から左へ向かう方向となることを考えると、ＡＤＣに加えて、図示されていないＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）が必要となる。すなわち送信動作だけのためにＤＡＣを追加する必要が生じ、全体の回路面積が増加する問題がある。【００１７】
このような点から、送信、受信動作の両方に対応しながら、遅延回路を送信と受信で共用しつつ回路面積の増加を低減するような階層整相を行う必要がある。このような課題は特に、目標の振動子ピッチと同じピッチに、１振動子あたりの送受信回路を収める必要が生じる超音波探触子では重要である。【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
上記課題を解決するための本願発明の一側面は、複数の回路単位と、複数の回路単位からの出力を加算する加算回路と、複数の回路単位へ共通の信号を入力する入力端子と、を有する超音波探触子である。この超音波探触子では、回路単位の其々は、超音波振動子に接続される受信回路および送信回路と、第１の遅延回路を備える。超音波振動子での信号の受信時には、超音波振動子からの信号を受信回路が受信し、受信回路からの信号を第１の遅延回路が遅延させ、第１の遅延回路が遅延させた信号を加算回路で加算し、加算回路で加算された信号を第２の遅延回路で遅延させる。超音波振動子での信号の送信時には、入力端子からの信号を第２の遅延回路で遅延させ、第２の遅延回路で遅延させた信号を分岐して複数の回路単位へ入力し、第２の遅延回路で遅延させた信号を、複数の回路単位の其々において第１の遅延回路で遅延させ、第１の遅延回路で遅延させた信号を送信回路に入力する。【００２０】
上記本発明に適用して好適な具体的な回路配置としては、複数の回路単位は格子状に配置されてアレイ領域を形成し、第２の遅延回路はアレイ領域の外部に配置されている。第２の遅延回路もアレイ状に構成することができる。【００２１】
本発明の他の一側面は、複数の超音波振動子に１対１で接続される複数の第１の遅延回路と、複数の第１の遅延回路の出力を加算する加算回路と、加算回路に接続される第２の遅延回路と、を有し、超音波振動子からの受信信号を第１の遅延回路と第２の遅延回路で遅延させるとともに、超音波振動子への送信信号を第１の遅延回路と第２の遅延回路で遅延させる超音波探触子である。【００２２】
本発明の他の一側面は、超音波探触子と装置本体からなる超音波診断装置である。ここで、超音波探触子は、複数の回路単位と、複数の回路単位からの出力を加算する第１の加算回路と、複数の回路単位へ共通の信号を入力する入力端子と、を有する。また、回路単位の其々は、超音波振動子に接続される受信回路および送信回路と、第１の遅延回路を備える。超音波振動子での信号の受信時には、超音波振動子からの信号を受信回路が受信し、受信回路からの信号を第１の遅延回路が遅延させ、第１の遅延回路が遅延させた信号を第１の加算回路で加算し、第１の加算回路で加算された信号を第２の遅延回路で遅延させる。超音波振動子での信号の送信時には、入力端子からの信号を第２の遅延回路で遅延させ、第２の遅延回路で遅延させた信号を分岐して複数の回路単位へ入力し、複数の回路単位の其々において第２の遅延回路で遅延させた信号を第１の遅延回路で遅延させ、第１の遅延回路で遅延させた信号を送信回路に入力する。また、装置本体は、超音波振動子での信号の受信時には、第２の遅延回路で遅延させた信号を検出信号とし、検出信号に基づいて撮像信号を形成し、超音波振動子での信号の送信時には、入力端子に対して送信信号を供給する。【００２３】
本発明のより具体的な構成を例示すると、複数の回路単位は格子状に配置されてアレイ領域を形成し、第２の遅延回路はアレイ領域の外部に配置されている。また、第１の遅延回路および第２の遅延回路はアナログ遅延回路であり、アナログ遅延回路のそれぞれは、入力信号を保持する複数のキャパシタを備え、複数のキャパシタの書き込みタイミングを制御する複数の書き込み信号と、複数のキャパシタの出力タイミングを制御する複数の読み出し信号により、遅延時間を制御するものである。さらに具体的には、回路単位内の第１の遅延回路に対する、書き込み信号及び読み出しの供給線が格子状に配置され、第１の遅延回路のタイミングを制御する書き込み信号および読み出し信号は、第２の遅延回路のタイミングを制御する書き込み信号および読み出し信号と別個独立に制御される。【００２４】
本願の他の側面の概要を簡単に説明すれば、下記の通りである。【００２５】
超音波振動子に１対１で接続される送受信回路をアレイ状に配置したＩＣにおいて、アナログ遅延回路を複数段従属接続し、初段の遅延回路はアレイ内の送受信回路内に配置し、それ以外の遅延回路はアレイ外に配置することで１振動子あたりの送受信回路の面積を低減する。さらに遅延回路を送信動作と受信動作で共用し、アナログ／デジタル変換器およびデジタル／アナログ変換機が不要な最小限の回路構成、回路面積でビームフォーミング、整相動作を実現する。【００２６】
さらに、アナログ遅延回路にアナログ信号またはデジタル信号のいずれかを通すことにより、送信回路がリニアアンプであってもパルサであっても、送信遅延動作を実現できる。
【発明の効果】
【００２７】
送信、受信動作の両方に対応しながら、遅延回路を送信と受信で共用しつつ回路面積の増加を低減するような階層整相が可能となる。上記した以外の課題、構成、及び効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００２８】
【図１】本発明における受信動作の原理を示したブロック図である。
【図２】本発明における送信動作の原理を示したブロック図である。
【図３】本発明を実施するための実施例の構成を示したブロック図である。
【図４】図３の実施例の受信動作説明のため、図３の構成の受信動作時のみ動作する回路を抜き出して示したブロック図である。
【図５】図３の実施例の送信動作説明のため、図３の構成の送信動作時のみ動作する回路を抜き出して示したブロック図である。
【図６】アナログリングメモリ構成によるアナログ遅延回路の実現例を示した回路図である。
【図７】図６のアナログ遅延回路の動作を説明するタイミングチャート図である。
【図８】図３に示す本発明を実施するための実施例回路を物理的に配置したレイアウトの例を示した平面図である。
【図９】図８のレイアウトにアナログ遅延回路の書き込み、読み出し制御回路および制御信号配線を加えた平面図である。
【図１０】システムの実施例１として、この発明が適用される、３次元撮像のための２次元アレイ振動子を持つ超音波探触子とシステム構成を示した図である。送信回路にリニアアンプを採用した場合のブロック図である。
【図１１】システムの実施例２として、この発明が適用される、３次元撮像のための２次元アレイ振動子を持つ超音波探触子とシステム構成を示した図である。送信回路にパルサを採用した場合のブロック図である。
【図１２】１振動子に接続される送受信回路の構成を示した図である。
【図１３】非特許文献１のＦｉｇ．５を発明者の視点で描き直した比較例のブロック図である。
【発明を実施するための形態】
【００２９】
実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。本発明の思想ないし趣旨から逸脱しない範囲で、その具体的構成を変更し得ることは当業者であれば容易に理解される。
【００３０】
以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、重複する説明は省略することがある。
【００３１】
本明細書等における「第１」、「第２」、「第３」などの表記は、構成要素を識別するために付するものであり、必ずしも、数または順序を限定するものではない。また、構成要素の識別のための番号は文脈毎に用いられ、一つの文脈で用いた番号が、他の文脈で必ずしも同一の構成を示すとは限らない。また、ある番号で識別された構成要素が、他の番号で識別された構成要素の機能を兼ねることを妨げるものではない。
【００３２】
図面等において示す各構成の位置、大きさ、形状、範囲などは、発明の理解を容易にするため、実際の位置、大きさ、形状、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面等に開示された位置、大きさ、形状、範囲などに限定されない。
【００３３】
本明細書において単数形で表される構成要素は、特段文脈で明らかに示されない限り、複数形を含むものとする。
【００３４】
以下では、遅延回路を多段に従属接続し、かつ遅延回路を送信と受信動作で共用する。受信時はアレイ内で整相してからアレイ外で整相し、２段階以上の階層整相を行う。送信時はアレイ外で複数振動子への送信信号をまとめて遅延させてから、アレイ内で振動子毎にさらに遅延させ、ビームフォーミングを行う実施例を説明する。
【００３５】
図１に本発明における受信動作の原理を示す。図中１０は特に制限されないが、ＰＺＴ（チタン酸ジルコン酸鉛）やシリコン材料によるＣＭＵＴなどにより実現される超音波振動子であり、送信時においては電気信号を音に変換し、受信動作においては、例えばFocal pointからの音を電気信号に変換するトランスデューサである。
【００３６】
振動子１０において電気信号に変換された受信信号をアナログ遅延回路（ＤＬＹ０）１１を通して遅延させ、複数の振動子からの受信信号の位相をそろえて加算回路１２により加算する。これをさらに２段目のアナログ遅延回路（ＤＬＹ１）１３で遅延させて位相をそろえ、加算回路１４で加算する。
【００３７】
このような２段階の整相において、最大遅延はＤＬＹ０の最大遅延量とＤＬＹ１の最大遅延量の和になる。このため、ＤＬＹ０のみをアレイ内に配置し、ＤＬＹ１をアレイ外に配置すれば、システムとして必要な最大遅延量を維持しながらアレイ内のアナログ遅延回路の面積を低減できる。また、振動子１０毎の遅延量は、ＤＬＹ０の遅延量を変えることにより設定が可能である。
【００３８】
図２に本発明における送信動作の原理を示す。図１の受信動作とは反対に、信号の流れは図の右から左方向となる。ＩＣに入力された送信信号をアナログ遅延回路（ＤＬＹ１）１３で遅延させる。さらに２段目の遅延として、アナログ遅延回路（ＤＬＹ０）１１で振動子１０毎に独立な遅延を与える。振動子１０間の最大遅延差はＤＬＹ０の最大遅延量とＤＬＹ１の最大遅延量の和になる。各振動子１０からの音は、遅延量を制御することにより、例えばFocal pointに集中することができる。
【００３９】
図３に本発明を実施するための実施例の構成を示す。図１の受信動作におけるアナログ遅延回路ＤＬＹ０およびＤＬＹ１を図２の送信動作にも共用するための構成が図３となる。ここでは、超音波診断装置に用いる超音波探触子を例に説明する。
【００４０】
３１は送信回路であり、具体的には入力送信波形を線形に増幅するリニアアンプ、またはデジタル信号入力から正電圧、負電圧、ＧＮＤ電圧の３値を出力するパルサを想定する。３２は受信回路であり、具体的には低雑音増幅器ＬＮＡ（Ｌｏｗ  Ｎｏｉｓｅ  Ａｍｐｌｉｆｉｅｒ）である。送信回路３１は、送信時には振動子１０を駆動し、被検体に超音波を照射する。また、受信回路３２は、受信時に振動子１０からの信号を受信する。
【００４１】
アナログ遅延回路（ＤＬＹ０）１１を送信、受信で共用するために、３３で示すマルチプレクサを配置し、送信時と受信時で信号パスを切り替え可能とする。１２は受信時に動作する加算回路である。３６は２段目のアナログ遅延回路（ＤＬＹ１）１３を送信、受信で共用するための信号パス切り替え用マルチプレクサである。１４が受信時に動作する２段目整相用の加算回路である。なお、実施例として２段階の遅延加算整相としているが、これに限定されるものではない。３段階以上の整相も可能であるが、制御が複雑になるため現実的にはＩＣ内の整相は２段階が実用的である。
【００４２】
受信出力ＲｘＯＵＴは、超音波探触子から図示しない超音波診断装置本体へ受信信号を送信する。送信入力ＴｘＩＮは、超音波診断装置本体から超音波探触子へ送信信号を送信する。
【００４３】
図４は、図３の実施例の動作説明のため、図３の構成の受信動作時のみ動作する回路を抜き出して示した構成を示す図である。振動子１０からの電気信号を受信回路３２で増幅する。マルチプレクサ３３は受信パスを選択しており、受信信号がアナログ遅延回路（ＤＬＹ０）１１で遅延される。遅延されて位相がそろった受信信号は加算回路１２で加算された後、受信パスを選択したマルチプレクサ３６を通って２段目のアナログ遅延回路（ＤＬＹ１）１３で遅延されて位相がそろえられる。加算回路１４で加算され、受信出力としてＲｘＯＵＴから超音波診断装置の本体側に出力される。
【００４４】
図５は図４同様に、図３の構成の送信動作時のみ動作する回路を抜き出して示した構成である。送信入力ＴｘＩＮから入力されたアナログ送信信号は、送信パスが選択されたマルチプレクサ３６を通り、アナログ遅延回路（ＤＬＹ０）１１により遅延される。遅延された送信信号は、送信パスが選択されたマルチプレクサ３３を通過して、２段目のアナログ遅延回路（ＤＬＹ０）１１により振動子毎に独立に遅延をかけられ、送信回路３１により振動子１０が駆動される。
【００４５】
図６は、図１，２，３，４，５に示したアナログ遅延回路ＤＬＹ０またはＤＬＹ１の実現例である。このようなアナログリングメモリの構成により、クロックに同期してサンプル／ホールドを行ってアナログ信号をクロックサイクル分解能で遅延させることが可能である。
【００４６】
入力アナログ電圧Ｖｉｎはφ＊ｗで制御されるＷｒｉｔｅ側スイッチをオンさせてキャパシタＣｓに書き込まれ、保持される。その後一定時間経過後にφ＊ｒで制御されるＲｅａｄ側スイッチをオンさせて出力させる。書き込みＷｒｉｔｅから読み出しＲｅａｄまでの時間が遅延時間となる。ここで＊は０および自然数で、図６の場合は、０からＮまでの番号を持つ複数のキャパシタＣｓとスイッチの組が、順番にサンプル・ホールドを行う。
【００４７】
最大遅延量は、クロック周期×キャパシタＣｓ並列数Ｎで決まる。特に制限はないが、出力につながる配線負荷や、送信時に次段となる送信回路、受信時に次段となる加算回路の入力容量を駆動するために、出力用バッファＢＵＦを設けることが望ましい。
【００４８】
図７に、図６の動作を説明するタイミングチャートを示す。基準クロックから図示されるようなクロック周期×Ｎの周期をもつＮ相の信号を、Ｗｒｉｔｅ用、Ｒｅａｄ用それぞれで生成する。書き込み制御信号φ＊ｗをハイレベルにして書き込み側スイッチをオンさせ、キャパシタに入力アナログ電圧を書き込んで保持する。所定クロックサイクル後に、読み出し制御信号φ＊ｒをハイレベルにして読み出し側スイッチをオンさせ、出力を得る。書き込んでから読み出すまでのクロックサイクル数が遅延時間となる。図７の例では遅延はクロック３サイクルである。
【００４９】
Ｗｒｉｔｅ、Ｒｅａｄともにサフィックス０〜Ｎの制御信号が循環し、φＮｗがハイレベルになった後はφ０ｗがハイレベルに上がる。このためＮサイクルより長いクロックサイクルでアナログ電圧を保持しておけないので、最大遅延量は図６のスイッチおよびキャパシタの並列数Ｎで決まる。すなわち、最大遅延量を長く取ろうとすれば、回路内スイッチおよびキャパシタの数が増加し、１振動子の送受信回路内遅延回路の面積増大を招く。このために、図１から図５に示した２段以上の階層化ビームフォーミング、整相によって遅延を２段以上に分割して、所望の最大遅延量を実現しながら、アレイの外に遅延回路の一部をくくりだすことが振動子ピッチの縮小に有効となる。
【００５０】
図８に、図３に示す超音波探触子を構成するための実施例回路を物理的に配置したレイアウトの例を示す。図８はサブアレイと呼ばれる整相の単位の回路配置を示している。図８の回路は例えば、一つのＩＣまたはその一部分を構成する。ここでは受信時に６４振動子が、アレイ内で１６振動子分遅延加算され、さらにアレイ外で４グループ分遅延加算されてＲｘＯＵＴに出力される構成を例として示している。
【００５１】
図８の例では、サブアレイ１００内に６４個の送受信回路８０が８×８のアレイ状に配置されている。点線で示す円８００内に、送受信回路８０の一つを抜き出して示した。
【００５２】
１振動子（図示しない）に接続される送受信回路８０内にアナログ遅延回路（ＤＬＹ０）１１が配置される。１６振動子の出力は加算されて１本の配線８９でアレイ外まで布線される。１６振動子分整相された４本の配線８９の出力が、アレイ外のアナログ遅延回路（ＤＬＹ１）１３ａ、３ｂ、１３ｃ、１３ｄにより其々遅延されて加算される。このようにして２段階で遅延加算された整相出力が８６で示されるケーブル用バッファＢＵＦによりＩＣから受信出力ＲｘＯＵＴとして出力され、ケーブルを介して超音波診断装置の本体側に伝送される。
【００５３】
なお、図８には、１３ｎに代表される、１３ａ．ａ３ｂ．１３ｃ．１３ｄ以外のアレイ外アナログ遅延回路（ＤＬＹ１）を図示してあるが、これについて説明する。ＩＣには複数の、例えば１２８個のサブアレイが配置されるため、図８に示された６４個の振動子からなるサブアレイがアレイの端に配置されているとした場合、実際はこのサブアレイの上や左右にも図示されていないがサブアレイが配置されることになる。
【００５４】
図示されていない上側のサブアレイ内１６振動子からの整相出力配線はアレイ上を、図の上から下に布線され、アレイ外で４本を束ねる遅延加算がなされる。このため、アレイ全体の上下で端から端まで８個のサブアレイが配置されるとすれば、アレイ外には４×８で３２個のアナログ遅延回路が配置されなければならない。この３２個のアレイ外アナログ遅延回路を図８のようにサブアレイの横幅に収めるようなレイアウトが必要となる。ただし、アレイ外には、１振動子と接続される送信回路、受信回路は必要でなく、アナログ遅延回路（ＤＬＹ１）と加算回路、その他マルチプレクサ等の小規模な回路があればよいので、このようなレイアウトは容易に実現可能である。
【００５５】
図９には図８のレイアウトにアナログ遅延回路の書き込み、読み出し制御回路および制御信号配線を加えた図を示す。９２に示すＷｒｉｔｅ  Ｃｏｎｔｒｏｌ回路でアレイ内アナログ遅延回路（ＤＬＹ０）１１内のキャパシタへの書き込みを、９３に示すＲｅａｄ  Ｃｏｎｔｒｏｌ回路でアレイ内アナログ遅延回路（ＤＬＹ０）１１内のキャパシタからの読み出しを行う。同様にＷｒｉｔｅ  Ｃｏｎｔｒｏｌ回路９４でアレイ外アナログ遅延回路（ＤＬＹ１）１３内のキャパシタへの書き込みを、Ｒｅａｄ  Ｃｏｎｔｒｏｌ回路９５でアレイ外アナログ遅延回路（ＤＬＹ１）１３内のキャパシタからの読み出しを行う。
【００５６】
図９に示されているサブアレイは、アレイの最右下に配置されていると仮定する。複数の書き込み制御線９６は、行毎に独立に制御され、複数の読み出し制御線９７は列毎に独立に制御される。書き込んでから読み出すまでの時間が遅延時間となるため、このような行、列毎に独立な書き込み、読み出し制御を行うことで、８０で示される単位の各振動子毎に独立な遅延をかけることができる。また、サブアレイ内だけでなくサブアレイをまたがって制御線を布線しても遅延制御の独立性を担保できる。すなわち図９に図示されている矢印付きの書き込み、読み出し制御線９６，９７は、アレイの端から端まで、サブアレイをまたがって布線しても、すべての振動子の遅延を独立に制御することができる。
【００５７】
以上のような回路配置により、小面積な遅延整相回路を提供することができる。とくに、２Ｄアレイ振動子における振動子あたりの送受信回路面積を低減可能な遅延整相回路を提供することができる。これにより、アレイ状に繰り返し並べられる振動子のピッチを縮小し、グレーティングローブの影響を抑えた良好な超音波ビーム特性を得ることができる。
【００５８】
図９のＷｒｉｔｅ  Ｃｏｎｔｒｏｌ回路９２，Ｒｅａｄ  Ｃｏｎｔｒｏｌ回路９３は、１段目の遅延制御として、アレイ内アナログ遅延回路（ＤＬＹ０）１１の遅延量を制御する。Ｗｒｉｔｅ  Ｃｏｎｔｒｏｌ回路９４，Ｒｅａｄ  Ｃｏｎｔｒｏｌ回路９５は、複数の書き込み制御線９８と複数の読み出し制御線９９によって、２段目の遅延制御として、アレイ外アナログ遅延回路（ＤＬＹ１）１３の遅延量を制御する。
【００５９】
サブアレイの遅延プロファイルから、１段目に与える遅延、２段目に与える遅延を計算してそれぞれの書き込み制御線９６，９８、読み出し制御線９７，９９で制御する。図６、図７のようなアナログリングメモリを遅延回路に用いる場合は、基準クロック周波数は当然１段目と２段目で同一でなければならない。ただし、例えば図７のタイミングチャートに示すφ０ｗが１段目アナログ遅延回路と２段目アナログ遅延回路で同じタイミングでハイレベルになる必要はない。１段目も２段目も、制御信号はＮ相の信号として循環していればよく、循環の始まり、終わりがずれていても問題はない。書き込みと読み出しの間のクロックサイクル数、すなわち遅延量だけが問題となる。
【００６０】
このような制御の自由度から考えると、たとえばシリコン上のレイアウト要因により、すべてのキャパシタの上空に同様に配線を布線することができないような場合、Ｎ個のキャパシタの１つに容量カップリングノイズが乗ってクロック周波数／Ｎの周波数で周期的なスプリアスノイズが発生することが考えられる。１段目のアナログ遅延回路で発生するスプリアスノイズと２段目のアナログ遅延回路で発生するスプリアスノイズのタイミングが重なってノイズ電圧が２倍にならないよう、１段目と２段目の制御信号のタイミングを相対的にクロック単位でずらして調整することが可能であり、スプリアス低減に有効な手段となる。このように、配線カップリングによる周期的な雑音がアレイ内遅延回路とアレイ外遅延回路で、同位相で重ならないように、これらの制御信号の位相関係を調整可能とすることが望ましい。
【実施例１】
【００６１】
図１０にはこの発明が適用される、３次元撮像のための２次元アレイ振動子を持つ超音波探触子１０００とシステム構成の一実施例を示している。超音波探触子１０００内には各振動子１０に対して送受信回路８０が配置され、受信出力は送受信回路８０内のアレイ内アナログ遅延回路（ＤＬＹ０）、加算回路１２、アレイ外アナログ遅延回路（ＤＬＹ１）１３、加算回路１４により２段階に整相されて本体装置のＡＦＥ（アナログフロントエンド）１０７に送られる。加算される振動子チャネルのグルーピング単位がサブアレイ１００である。【００６２】
図１０では送受信回路８０中の送信回路はリニアアンプを想定している。すなわちアナログ送信波形を本体装置から１０６で示すデジタル−アナログ変換器ＤＡＣで本体に伝送し、これに２段階に遅延をかけてリニアアンプで増幅し、振動子１０を電圧駆動する。送信も受信も信号パスはすべてアナログである。【００６３】
送信振幅や受信利得の設定などは本体装置１００１のプロセッサ１０８から超音波探触子内のＩＣ制御論理回路１０９にデジタルデータとして伝送され、ＩＣ制御論理回路１０９が超音波探触子内ＩＣに内蔵された各回路のパラメータ設定を行う。
【実施例２】
【００６４】
図１１には、図１０のシステム構成において、超音波探触子内の各振動子１０を駆動する送受信回路８０内の送信回路をパルサにした場合の実施例を示している。この場合、図１０と異なり、送信データはデジタルデータとして本体装置１００１から超音波探触子１０００に伝送されるため、図１０のＤＡＣ１０６が不要となる。送信波形データは本体装置１００１のプロセッサ１１７から超音波探触子１０００内のＩＣ制御論理回路１１８に伝送され、波形メモリ１１９に記憶される。その後デジタルデータとしてアレイ外アナログ遅延回路（ＤＬＹ１）１３、送受信回路８０内のアレイ内アナログ遅延回路（ＤＬＹ０）で２段階に遅延され、送受信回路８０内の送信パルサがデジタルデータに応じて、たとえば正電圧、負電圧、ＧＮＤ電圧の３値電圧を出力する。【００６５】
ここで、アナログ遅延回路を用いた場合、アナログ送信波形だけでなく、デジタル送信データを遅延できる点に利点があることを説明する。シフトレジスタやＦＩＦＯはデジタルデータを遅延させることができるが、アナログ波形を遅延させることはできない。アナログ波形をデジタルで遅延させようとすれば、ＡＤＣでデジタルに変換してからシフトレジスタやＦＩＦＯを用いて遅延させ、ＤＡＣでアナログ波形に戻すことになる。【００６６】
アナログ遅延回路はアナログ波形を遅延させることができるので、１，０のデジタルデータの波形をそのままアナログ遅延回路に通してやることでデジタルデータの遅延が可能となる。正電圧、負電圧、ＧＮＤ電圧の３値を出力するパルサの場合だと、３値を２ｂｉｔに割り当てて２つのアナログ遅延回路にそれぞれ１ｂｉｔずつ割り当ててそれぞれ並列に遅延させることが可能である。このように、アナログ遅延回路を用いることで、任意の送信波形を実現出来るリニアアンプ、低消費電力の点で優れるパルサのいずれの送信回路方式にも対応可能なビームフォーミングを実現できる。【００６７】
図１２には１振動子１０に接続される送受信回路８０内の構成例が示されている。１振動子あたりの送受信回路８０には、高耐圧ＭＯＳで構成され、高圧信号を生成し振動子を駆動するリニアアンプまたはパルサ方式の送信回路３１、低圧系信号を扱う受信系回路を送信時に高圧信号から分離するための送受分離スイッチ１２３、低圧系の受信低雑音増幅器ＬＮＡ３２、送信信号を遅延させビームフォーミングを行い、さらには受信信号を遅延させる１段目のアレイ内アナログ遅延回路（ＤＬＹ０）１１が含まれる。アナログ遅延回路１２５で遅延された受信信号は加算回路１２で加算されてＩＣ内アレイ外の２段目のアレイ外アナログ遅延回路（ＤＬＹ１）に伝送される。【００６８】
以上説明した本発明の実施例では、特に、送信信号を超音波振動子毎に独立に遅延させることによるビームフォーミング、ビーム走査、および各振動子からの受信信号を振動子毎に独立に遅延させフォーカスを行う遅延加算整相を、小面積の回路で実現し、振動子アレイのピッチ縮小を可能にする技術を説明した。本実施例によれば、送信ビームフォーミング、受信の整相の両方で必要となるアナログ遅延回路を複数段に縦続接続し、初段遅延回路のみを１振動子あたりの送受信回路内に配置して送信と受信で共用することで小面積化し、最大遅延量を犠牲にすることなく、振動子アレイのピッチを縮小できる。【００６９】
これにより、回折によるグレーティングローブの影響を低減し、走査角内で良好な超音波ビーム特性を得ることが出来る。【００７０】
さらに、アナログ遅延回路に送信アナログ信号または送信デジタル信号を通すことにより、送信回路がリニアアンプであってもパルサであっても送信信号の遅延を実現でき、回路設計の自由度を確保することが可能となる。【００７１】
また以上の実施例は、所望の超音波ビーム特性を限られた回路面積で実現するための技術として効果を発揮する。【００７２】
本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることが可能である。また、各実施例の構成の一部について、他の実施例の構成の追加・削除・置換をすることが可能である。
【産業上の利用可能性】
【００７３】
超音波診断装置に接続される超音波探触子内のＩＣに搭載することができる。
【符号の説明】
【００７４】
ＤＬＹ０、ＤＬＹ１      アナログ遅延回路
Ｔｘ          送信回路
Ｒｘ          受信回路
ＴｘＩＮ      送信入力
ＲｘＯＵＴ    受信出力
ＶＩＮ        電圧入力
ＶＯＵＴ      電圧出力
Ｃｓ          アナログリングメモリ内電圧保持用キャパシタ
ＢＵＦ        バッファ
φ＊ｗ        アナログリングメモリ書き込み制御信号
φ＊ｒ        アナログリングメモリ読み出し制御信号
ＣＬＫ        基準クロック
ＥＬ          振動子
ＤＡＣ        Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ
デジタル／アナログ変換器
ＡＦＥ        アナログフロントエンド
ＩＣ          Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  集積回路
Ｔ／Ｒ−ＳＷ  送受分離スイッチ
ＬＮＡ        Ｌｏｗ  Ｎｏｉｓｅ  Ａｍｐｌｉｆｉｅｒ  低雑音増幅器
ＡＤＣ        Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ
アナログ／デジタル変換器
ＦＩＦＯ      Ｆｉｒｓｔ−Ｉｎ  Ｆｉｒｓｔ−Ｏｕｔ  先入れ先出しメモリ
【図１】
2017047329.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2017047329.tif 000012
【図１１】
2017047329.tif 000013
【図１２】
2017047329.tif 000014
【図１３】
2017047329.tif 000015
【国際調査報告】
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