(57)【要約】【課題】簡易な構成および手法により、複数の論理状態の間での半導体集積回路の静止電源電流の差分値を正確に測定する。【解決手段】内部電源生成部１０は、サイクルごとの内部回路の静止電源電流を電圧に変換してＩｄｄｑ測定部３０へ供給する。Ｉｄｄｑ測定部３０では、差動増幅回路３４はサイクルごとの変換出力と基準電圧との差分値を増幅する。基準電圧生成回路３９は、初回のサイクルでの変換出力に基づいて基準電圧を生成する。差動増幅回路３４から出力される初回のサイクルでの変換出力および基準電圧の差電圧は、基準電圧の誤差として初回差分値格納レジスタ４２０に保持される。２番目以降のサイクルでは、サイクルごとの差動増幅回路３４の出力電圧および初回差分値格納レジスタ４２０に保持された誤差に基づいて、初回のサイクルに対する変換出力の差分値が演算される。【選択図】図２
2014142303.tif 000002
【特許請求の範囲】
【請求項１】
内部電源電圧を生成する電源回路と、
前記電源回路から前記内部電源電圧の供給を受ける内部回路と、
前記内部回路をサイクルごとに異なる論理状態に設定するとともに、前記内部回路を第１の論理状態に設定した後の前記内部回路の静止状態の電源電流である第１の静止電源電流と、前記内部回路を第２の論理状態に設定した後の前記内部回路の静止状態の電源電流である第２の静止電源電流との差分値を測定するための電流測定部とを備え、
前記電流測定部は、
前記第１および第２の静止電源電流を第１および第２の電圧にそれぞれ変換するための電流／電圧変換回路と、
前記電流／電圧変換回路の出力電圧と基準電圧との差分値を増幅する差動増幅回路と、
前記第１の電圧に基づいて前記基準電圧を生成する基準電圧生成回路と、
前記第１の電圧に対する前記差動増幅回路の出力電圧を、前記第１の電圧に対する前記基準電圧の誤差として保持する第１の記憶部と、
前記第２の電圧に対する前記差動増幅回路の出力電圧を保持する第２の記憶部とを含み、
前記第１の記憶部および前記第２の記憶部に格納された情報に基づいて前記第１の電圧および前記第２の電圧の差電圧が演算され、演算結果に基づいて前記内部回路の良否が判定される、半導体装置。
【請求項２】
前記電流測定部は、
前記第１の記憶部および前記第２の記憶部に格納された情報に基づいて、前記第１の電圧および前記第の電圧の差電圧を演算する演算回路と、
前記演算回路の演算結果を保持する第３の記憶部とをさらに含む、請求項１に記載の半導体装置。
【請求項３】
前記演算回路は、前記第１の電圧および前記第２の電圧の差電圧に基づいて、前記第２の静止電源電流を演算する、請求項２に記載の半導体装置。
【請求項４】
前記差動増幅回路は、前記基準電圧の設定分解能、および、前記電流／電圧変換回路の出力電圧と前記基準電圧との差電圧に応じて利得を変更可能に構成される、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記電流／電圧変換回路の出力電圧および前記差動増幅回路の出力電圧をそれぞれデジタル値に変換するためのアナログ／デジタル変換器をさらに備え、
前記基準電圧生成回路は、前記電流／電圧変換回路の出力電圧のデジタル値を用いて前記基準電圧を生成する、請求項１から３のいずれか１項に記載の半導体装置。
【請求項６】
前記電流測定部は、前記演算回路から与えられる前記第１の電圧および前記第２の電圧の差電圧に基づいて、サイクルごとに前記内部回路の良否を判定する判定部をさらに含む、請求項２に記載の半導体装置。
【請求項７】
前記電流測定部は、前記差動増幅回路の出力電圧に基づいて、サイクルごとに前記内部回路の良否を判定する判定部をさらに含む、請求項２に記載の半導体装置。
【請求項８】
半導体集積回路および前記半導体集積回路を試験する半導体試験装置からなる半導体試験システムであって、
前記半導体集積回路および前記半導体試験装置のいずれか一方は、
前記半導体集積回路の内部回路をサイクルごとに異なる論理状態に設定するとともに、前記内部回路を第１の論理状態に設定した後の前記内部回路の静止状態の電源電流である第１の静止電源電流と、前記内部回路を第２の論理状態に設定した後の前記内部回路の静止状態の電源電流である第２の静止電源電流との差分値を測定するための電流測定部を含み、
前記電流測定部は、
前記第１および第２の静止電源電流を第１および第２の電圧にそれぞれ変換するための電流／電圧変換回路と、
前記電流／電圧変換回路の出力電圧と基準電圧との差分値を増幅する差動増幅回路と、
前記第１の電圧に基づいて前記基準電圧を生成する基準電圧生成回路と、
前記第１の電圧に対する前記差動増幅回路の出力電圧を、前記第１の電圧に対する前記基準電圧の誤差として保持する第１の記憶部と、
前記第２の電圧に対する前記差動増幅回路の出力電圧を保持する第２の記憶部と、
前記第１の記憶部および前記第２の記憶部に格納された情報に基づいて前記第１の電圧および前記第２の電圧の差電圧を演算する演算手段とを含み、
前記半導体試験装置は、前記演算手段の演算結果に基づいて前記半導体集積回路の良否を判定する、半導体試験システム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体試験システムに関し、たとえば、半導体集積回路のＩｄｄｑ試験に好適に用いられるものである。
【背景技術】
【０００２】
従来より、半導体集積回路の出荷試験の一つとして、Ｉｄｄｑ試験が実施されている。Ｉｄｄｑ試験とは、半導体集積回路の静止状態における電源電流（以下、静止電源電流とも称する）を測定し、静止電源電流と基準値とを比較することにより、半導体集積回路の良否を判定するものである。
【０００３】
Ｉｄｄｑ試験では、たとえば特開平１１−３２４１号公報（特許文献１）に開示されるように、半導体集積回路の内部を一定の論理状態に設定し、そのときの静止電源電流を一定の基準値と比較する。通常は、この動作を論理状態の設定を変えながら複数回繰り返し行なうことにより複数の故障ノードを検出し、半導体集積回路の良否を判定する。
【０００４】
しかしながら、近年の半導体集積回路においては、ＣＭＯＳプロセスの微細化に伴なう閾値電圧の低下により、ＣＭＯＳトランジスタのオフリーク電流が増大する傾向にある。これにより、ＣＭＯＳトランジスタのオフリーク電流の総和である静止電源電流も増大している。また、プロセスばらつきによるオフリーク電流のばらつきに起因して静止電源電流の変動幅も大きくなっている。そのため、半導体集積回路の良否を判定するための基準値を適切に設定することが困難となっている。
【０００５】
そこで、半導体集積回路のオフリーク電流が大きい場合でも、Ｉｄｄｑ試験を精度良く行なうために、様々な方法が検討されている。その一例として、特開２００３−８４０４８号公報（特許文献２）には、任意の二時点での静止電源電流の差分値に基づいて半導体集積回路の良否を判定する方法が開示される。以下の説明では、任意の二時点での静止電源電流の差分値に基づいて半導体集積回路の良否を判定する方法を「ΔＩｄｄｑ試験」とも称する。
【０００６】
ΔＩｄｄｑ試験の他の例として、特開２０１１−７５４７５号公報（特許文献３）には、第１テストパターンでテストを行なう第１ベクタと、第２テストパターンでテストを行なう第２ベクタとの間で、ベクタごとの静止電源電流の積分結果の差分値に基づいて半導体集積回路の良否を判定する方法が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−３２４１号公報
【特許文献２】特開２００３−８４０４８号公報
【特許文献３】特開２０１１−７５４７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記の特許文献２および３に開示される方法では、静止電源電流の差分値を算出するための基準となる電流値を長時間にわたって保持するための手段が必要となる。特許文献２では、電流値保持手段としてサンプル／ホールド回路が示されるが、サンプル／ホールド回路では、電圧値を保持するためのコンデンサのリーク電流によって、保持すべき電圧値が徐々に低下するという問題がある。特許文献３においても、積分回路におけるリーク電流の影響により、長時間の電圧保持には適さないという問題がある。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態による半導体装置は、内部電源電圧を生成する電源回路と、電源回路から内部電源電圧の供給を受ける内部回路と、内部回路をサイクルごとに異なる論理状態に設定するとともに、サイクル間での静止電源電流の差分値を測定するための電流測定部とを備える。電流測定部は、サイクルごとの静止電源電流を電圧に変換するための電流／電圧変換回路と、電流／電圧変換回路の出力電圧と基準電圧との差分値を増幅する差動増幅回路と、第１のサイクルでの電流／電圧変換回路の出力電圧に基づいて基準電圧を生成する基準電圧生成回路と、第１のサイクルでの差動増幅回路の出力電圧を基準電圧の誤差として保持する第１の記憶部と、第２のサイクルでの差動増幅回路の出力電圧を保持する第２の記憶部とを含む。第１の記憶部および前記第２の記憶部に格納された情報に基づいてサイクル間での電流／電圧変換回路の出力電圧の差分値が演算され、演算結果に基づいて内部回路の良否が判定される。
【発明の効果】
【００１０】
上記の一実施の形態によれば、簡易な構成および手法により、複数の論理状態の間での静止電源電流の差分値を正確に測定することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１によるΔＩｄｄｑ試験システムの全体構成を説明するためのブロック図である。
【図２】図１における半導体集積回路の構成を示すブロック図である。
【図３】図１における内部電源生成部の構成をより詳しく示した図である。
【図４】図２におけるＩｄｄｑ測定部の構成をより詳しく示した図である。
【図５】Ｉｄｄｑ測定部における静止電源電流の差分値の測定動作を説明するためのタイミングチャートである。
【図６】加減算回路における演算方法の一例を説明するための概念図である。
【図７】加減算回路における演算方法の他の例を説明するための概念図である。
【図８】実施の形態１によるＩｄｄｑ測定部の変形例１であるＩｄｄｑ測定部の構成を示す図である。
【図９】Ｉｄｄｑ測定部の測定可能範囲と差動増幅回路の利得との関係を示す図である。
【図１０】実施の形態１によるＩｄｄｑ測定部の変形例２であるＩｄｄｑ測定部の構成を示す図である。
【図１１】実施の形態１によるＩｄｄｑ測定部の変形例３であるＩｄｄｑ測定部の構成を示す図である。
【図１２】実施の形態１によるＩｄｄｑ測定部の変形例４であるＩｄｄｑ測定部の構成を示す図である。
【図１３】実施の形態１によるＩｄｄｑ測定部の変形例５であるＩｄｄｑ測定部の構成を示す図である。
【図１４】実施の形態１によるＩｄｄｑ測定部の変形例６であるＩｄｄｑ測定部の構成を示す図である。
【図１５】実施の形態２による半導体集積回路におけるＩｄｄｑ測定部の構成を示す図である。
【図１６】実施の形態２によるＩｄｄｑ測定部の変形例であるＩｄｄｑ測定部の構成を示す図である。
【図１７】実施の形態３によるΔＩｄｄｑ試験システムの全体構成を説明するためのブロック図である。
【図１８】従来のΔＩｄｄｑ試験システムの全体構成を説明するためのブロック図である。
【発明を実施するための形態】
【００１２】
以下、一実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１３】
＜実施の形態１＞
一実施の形態による半導体装置を説明するにあたり、最初に、従来より半導体集積回路に対して実施されているΔＩｄｄｑ試験およびその課題について説明する。次に、当該課題を解決する観点から構築された一実施の形態によるΔＩｄｄｑ試験システムの構成について説明する。
【００１４】
［従来のシステム構成］
図１８は、従来のΔＩｄｄｑ試験システムの全体構成を説明するためのブロック図である。
【００１５】
図１８を参照して、半導体集積回路７０のΔＩｄｄｑ試験を行なうために、半導体試験装置８０のデバイス電源８２と半導体集積回路７０の電源端子との間に、電流値出力手段を接続する。電流値出力手段は、半導体集積回路７０に与えられる電源電流値を出力する機能を有する。電流値出力手段は、電流検出抵抗９０および差動増幅器９２から構成される。差動増幅器９２は、電流検出抵抗９０の両端の電圧値差を差動増幅する。
【００１６】
電流値出力手段から出力される電流値は、サンプル／ホールド（Ｓ／Ｈ）回路９４から構成される電流値保持手段に入力される。サンプル／ホールド回路９４は、タイミング回路８４から与えられるタイミング信号によって、任意の時点での電流値を保持し、次のタイミング信号が入力されるまで保持した電流値を継続して出力する。
【００１７】
差動増幅器９６は、電流値差出力手段を構成する。電流値差出力手段は、電流値出力手段、電流値保持手段および電流値比較判定手段（コンパレータ９８）に接続される。差動増幅器９６は、電流値出力手段により現在の電流値が入力され、電流値保持手段によりタイミング回路８４により決められた過去の一時点での電流値が入力される。差動増幅器９６は、これら２つの電流値の差をコンパレータ９８に出力する。
【００１８】
コンパレータ９８は、基準値出力回路８６により出力される判定基準値と、差動増幅器９６により出力される電流値とを比較し、その比較判定結果を０または１の論理値で判定結果入力回路８８へ出力する。
【００１９】
このように、従来のシステム構成では、任意の二時点での電源電流値の差（ΔＩｄｄｑ）に基づいて半導体集積回路７０の良否を判定することにより、半導体集積回路７０のオフリーク電流が大きい場合でも、その影響をなくして半導体集積回路７０の欠陥による異常電流を検知可能なＩｄｄｑ試験を行なう。また、電源電流値をアナログ値のままハードウェア的に判定基準値と比較する構成となっているため、電源電流値をアナログ値からデジタル値に変換して統計処理する工程を省略することができ、試験時間を短縮できる。
【００２０】
しかしながら、従来のシステム構成には、下記の課題がある。
第一に、半導体試験装置８０は、電源電流値を保持するためのハードウェアとして、電流値出力手段および電流値保持手段しか持たない。しかしながら、実際のアナログ値には、デバイス電源８２および半導体集積回路７０の持つ容量成分や測定系のノイズ成分等により、半導体集積回路７０が動作を停止してから電源電流値が安定するまでの十分な待ち時間が経過した後であっても、除去しきれない不安定な揺れが現れる。そのため、１サイクル内での微小電流を精度良く測定するためには、測定値の平均化処理が必要となる。半導体試験装置８０は、高速な平均化処理を実行するための手段を有していない。また、半導体試験装置８０は、半導体集積回路７０の良否の判定のために電流値のデジタル値への変換を不要とするものの、テストサイクル中の最大電流値や最小電流値、あるいは平均値や標準偏差を求めるための統計処理にはデジタル値への変換が必須となる。
【００２１】
第二に、半導体試験装置８０は、１サイクル前の電流値と現在の電流値との差分値に基づいて良否を判定するため、電流値の絶対値が許容範囲を超えていることを判定できない。例えば、連続するサイクル間で電流値の差分値が判定基準値より小さくても、電流値が同じ方向に推移していれば、電流値自体に大きな変化が生じている場合がある。そこで、初回のサイクルでの電流値に対する各サイクルの電流値の差分値を算出する構成とすれば、電流値自体の変動も検出できるが、初回のサイクルの電流値を長時間にわたって保持するための具体的な手段について、従来のシステム構成には言及されていない。なお、半導体試験装置８０において電流値保持手段を構成するサンプル／ホールド回路９４では、電流値に対応した電圧値を保持するためのコンデンサのリーク電流によって、保持すべき電圧値が徐々に低下する。したがって、１サイクル時間が数ミリ秒〜数十ミリ秒に及ぶようなテストパターンでは、試験時間が長くなるほど電流値の誤差が大きく見えてしまうという問題がある。
【００２２】
［実施の形態１によるシステム構成］
実施の形態１による半導体装置は、従来のシステム構成よりも簡易な回路構成および手法を用いて、静止電源電流の微小な変化を高精度に測定可能とするものである。以下、図面を参照して、実施の形態１による半導体装置を説明する。
【００２３】
図１は、実施の形態１によるΔＩｄｄｑ試験システムの全体構成を説明するためのブロック図である。
【００２４】
図１を参照して、半導体集積回路１は、内部電源生成部１０と、内部回路部２０と、Ｉｄｄｑ測定部３０と、制御回路４０とを備える。
【００２５】
内部電源生成部１０は、半導体集積回路１の外部から供給される外部電源電圧ＶＣＣを降圧または昇圧して内部電源電圧を生成し、生成した内部電源電圧を内部回路部２０へ供給する。
【００２６】
内部回路部２０は、内部電源電圧によって動作する。内部回路部２０は、各々が内部電源電圧の供給を受けて動作する１つまたは複数の内部回路（図２参照）を含む。
【００２７】
制御回路４０は、外部電源電圧ＶＣＣまたは内部電源電圧によって動作する。制御回路４０は、通常動作時、内部電源生成部１０および内部回路部２０に対して制御信号をそれぞれ出力する。
【００２８】
以上に示す半導体集積回路１に対してΔＩｄｄｑ試験を行なう際には、図１に示すように、半導体試験装置２が半導体集積回路１に電気的に接続される。半導体試験装置２は、制御回路４０に内蔵されるテストモード制御回路４２（図２参照）との間で通信を行なう。
【００２９】
具体的には、半導体試験装置２は、半導体集積回路１に対して、サイクルごとに異なるテストパターンを出力する。半導体集積回路１は、テストパターンに応じた論理状態に設定される。その後、一定時間を経過して半導体集積回路１が静止状態となった段階で、半導体試験装置２は、静止電源電流の測定処理に移る。なお、本実施の形態では、内部回路部２０のうちの１つの内部回路を被測定回路に選択することにより、ΔＩｄｄｑ試験を内部回路単位で行なうことができる。
【００３０】
具体的には、半導体集積回路１において、制御回路４０（テストモード制御回路４２）は、サイクルごとに被測定回路である内部回路を動作させ、テストパターンに応じた論理状態に設定する。その後、サイクル終了まで当該内部回路の動作を停止させることで電源電流を安定させる。
【００３１】
Ｉｄｄｑ測定部３０は、各サイクルにおいて、内部回路が静止状態となったときの電源電流（静止電源電流）を測定する。そして、Ｉｄｄｑ測定部３０は、初回のサイクルで測定した静止電源電流を基準電流とし、２番目以降のサイクルにおいて、サイクルごとに、静止電源電流と基準電流との差分値（すなわちΔＩｄｄｑ）を演算する。Ｉｄｄｑ測定部３０は、演算結果を内蔵するメモリに格納する。
【００３２】
半導体試験装置２は、制御回路４０を介してＩｄｄｑ測定部３０に格納されたサイクルごとの静止電源電流の差分値を読み出し、その読み出した差分値に基づいて半導体集積回路１の良否を判定する。なお、以下の説明では、各サイクルの静止電源電流を測定するためのＩｄｄｑ測定部３０を半導体集積回路１側に設ける構成について例示するが、Ｉｄｄｑ測定部３０を半導体試験装置２側に設ける構成としてもよい。
【００３３】
図２は、図１における半導体集積回路１の構成を示すブロック図である。
図２を参照して、内部回路部２０は、ｎ個（ｎは１以上の整数）の内部回路２０１〜２０ｎを含む。内部回路２０１〜２０ｎの各々は、ＣＰＵ（Central  Processing  Unit）、フラッシュメモリ等の書換え可能な不揮発性メモリ、論理回路および周辺回路のいずれかを含んでいる。
【００３４】
内部電源生成部１０は、内部回路２０１〜２０ｎのそれぞれに供給する内部電源電圧を生成するためのｎ個の内部電源生成回路１０１〜１０ｎと、（ｎ＋１）個の電流／電圧変換回路１２０〜１２ｎと、（ｎ＋１）個のスイッチ１１０〜１１ｎとを含む。
【００３５】
内部電源生成回路１０１〜１０ｎの各々は、外部電源電圧ＶＣＣを対応する内部回路の動作に適した電圧に変換して内部回路へ供給する。例えば、第１内部電源生成回路１０１は、外部電源電圧ＶＣＣを第１内部回路２０１の動作に適した電圧に変換して第１内部回路２０１へ供給する。
【００３６】
第０電流／電圧変換回路１２０は、外部電源電圧ＶＣＣを受ける電源端子から内部回路部２０へ直接的に外部電源電圧ＶＣＣを供給するための電源線上に直列に挿入される。第０電流／電圧変換回路１２０は、電源線上を流れる電源電流を電圧に変換し、得られた電圧を「変換出力０」としてＩｄｄｑ測定部３０へ出力する。
【００３７】
電流／電圧変換回路１２１〜１２ｎは、内部電源生成回路１０１〜１０ｎおよび内部回路２０１〜２０ｎの間にそれぞれ設けられる。具体的には、第１電流／電圧変換回路１２１は、第１内部電源生成回路１０１から第１内部回路２０１へ内部電源電圧を供給するための電源線上に直列に挿入される。第１電流／電圧変換回路１２１は、電源線上を流れる電源電流を電圧に変換し、得られた電圧を「変換出力１」としてＩｄｄｑ測定部３０へ出力する。
【００３８】
同様に、電流／電圧変換回路１２２〜１２ｎはそれぞれ、対応の内部電源生成回路から対応の内部回路へ内部電源電圧を供給するための電源線上に直列に挿入され、対応する電源線上を流れる電源電流を電圧に変換する。電流／電圧変換回路１２２〜１２ｎは、得られた電圧をそれぞれ「変換出力２」〜「変換出力ｎ」としてＩｄｄｑ測定部３０へ出力する。
【００３９】
スイッチ１１０〜１１ｎの各々は、対応する電流／電圧変換回路の入力端子と出力端子との間に接続される。スイッチ１１０〜１１ｎの各々は、制御回路４０に内蔵されるテストモード制御回路４２から与えられる制御信号に応答してオン（導通）／オフ（非導通）される。具体的には、スイッチ１１１がオン状態のとき、第１内部回路２０１の電源電流は第１電流／電圧変換回路１２１を流れない。すなわち、スイッチ１１１は、第ｉ電流／電圧変換回路１２１をバイパスさせる。一方、スイッチ１１１がオフ状態のとき、電源電流は第１電流／電圧変換回路１２１によって電圧に変換される。
【００４０】
これにより、半導体集積回路１の通常動作時には、スイッチ１１０〜１１ｎをすべてオン状態とすることにより、電流／電圧変換回路１２０〜１２ｎをバイパスさせる。これに対して、ΔＩｄｄｑ試験を行なう際には、被測定回路となる内部回路に対応する電流／電圧変換回路のみが動作するように、スイッチ１１０〜１１ｎがオン／オフされる。例えば、第１内部回路２０１を被測定回路とする場合、テストモード制御回路４２は、半導体試験装置２からの制御信号を受けてスイッチ１１１をオフ状態とする一方で、残りのスイッチ１１０，１１２〜１１ｎをすべてオン状態とする。これにより、第１電流／電圧変換回路１２１は、第１内部回路２０１の電源電流を電圧に変換し、その変換出力１をＩｄｄｑ測定部３０へ出力する。このように、テストモード制御回路４２が半導体試験装置２から与えられる制御信号に応じて、電流／電圧変換回路１２０〜１２ｎのうちのいずれか１つを選択して動作させることにより、被測定回路となる内部回路が切替えられる。
【００４１】
図３は、図１における内部電源生成部１０の構成をより詳しく示した図である。
図３を参照して、電流／電圧変換回路１２０〜１２ｎの各々は、対応する電源線上に直列に挿入された抵抗素子ｒ０と、抵抗素子ｒ０の両端の電位差を所定の利得で増幅するオペアンプ１３０とを含む。オペアンプ１３０の出力電圧は、変換出力としてＩｄｄｑ測定部３０に与えられる。
【００４２】
スイッチ１１０〜１１ｎの各々は、一例として、ＰＭＯＳ（Positive-channel  Metal  Oxide  Semiconductor）トランジスタにより構成される。ＰＭＯＳトランジスタは、ソースおよびドレインが抵抗素子ｒ０の両端にそれぞれ接続され、ゲートがテストモード制御回路４２に接続される。ＰＭＯＳトランジスタは、ゲートにテストモード制御回路４２からの制御信号を受けてオン／オフされる。上述のように、ΔＩｄｄｑ試験を行なう際には、（ｎ＋１）個のＰＭＯＳトランジスタのうち、被測定回路となる内部回路に対応する１個のＰＭＯＳトランジスタが選択的にオフされる。
【００４３】
再び図２に戻って、Ｉｄｄｑ測定部３０は、選択回路３２と、差動増幅回路３４と、測定回路３６と、測定値格納メモリ３７と、基準電圧生成回路３９とを含む。
【００４４】
選択回路３２は、内部電源生成部１０の電流／電圧変換回路１２０〜１２ｎから変換出力０〜変換出力ｎをそれぞれ受ける。選択回路３２は、テストモード制御回路４２から与えられるテストモード選択信号に従って、変換出力０〜変換出力ｎの中から、被測定回路となる内部回路に対応する変換出力を選択する。選択回路３２は、選択した変換出力を測定回路３６および差動増幅回路３４へ出力する。
【００４５】
差動増幅回路３４は、選択回路３２から変換出力を受け、基準電圧生成回路３９から基準電圧Ｖｒｅｆを受けると、変換出力および基準電圧Ｖｒｅｆの間の電圧差を所定の利得Ｇで増幅する。差動増幅回路３４は、電圧差を示す信号（差電圧）を測定回路３６へ出力する。
【００４６】
測定回路３６は、選択回路３２から変換出力を受け、差動増幅回路３４から差電圧を受けると、テストモード制御回路４２からのテストモード選択信号に応じて、変換出力および差電圧のいずれか一方を選択する。測定回路３６は、選択した電圧を、内蔵するＡＤ変換器（ＡＤＣ：Analog  to  Digital  Converter）を用いてアナログ値からデジタル値に変換した後、測定値格納メモリ３７へ出力する。
【００４７】
測定値格納メモリ３７は、初回測定値格納レジスタ４１０と、初回差分値格納レジスタ４２０と、逐次差分値格納メモリ４３０とを含む。
【００４８】
初回測定値格納レジスタ４１０は、初回のサイクルでの変換出力を格納するためのレジスタである。初回差分値格納レジスタ４２０は、初回のサイクルでの差電圧を格納するためのレジスタである。逐次差分値格納メモリ４３０は、２番目のサイクル以降において、サイクルごとの差電圧を格納するためのメモリである。初回測定値格納レジスタ４１０、初回差分値格納レジスタ４２０および逐次差分値格納メモリ４３０の各々に格納された情報は、制御回路４０を介して半導体試験装置２によって読み出すことができる。なお、初回測定値格納レジスタ４１０および初回差分値格納レジスタ４２０については、アドレス指令によって情報を読み出す場合、各々をメモリとしてもよい。
【００４９】
基準電圧生成回路３９は、初回測定値格納レジスタ４１０に格納される初回のサイクルでの変換出力に基づいて基準電圧Ｖｒｅｆを生成し、生成した基準電圧Ｖｒｅｆを差動増幅回路３４へ出力する。
【００５０】
図４は、図２におけるＩｄｄｑ測定部３０の構成をより詳しく示した図である。
図４を参照して、選択回路３２は、（ｎ＋１）個の入力を有するアナログマルチプレクサにより構成される。アナログマルチプレクサは、テストモード制御回路４２からのテストモード選択信号によって指示された所定の順序で、内部電源生成部１０から与えられる変換出力０〜変換出力ｎのうちの１つを順次選択して差動増幅回路３４へ出力する。
【００５１】
差動増幅回路３４は、オペアンプ３４０と、抵抗素子ｒ１〜ｒ８と、トランジスタＴ１〜Ｔ８と、セレクタ３４２とを含む。差動増幅回路３４は、抵抗素子ｒ１〜ｒ８の組合せにより利得Ｇを可変することが可能に構成される。
【００５２】
詳細には、オペアンプ３４０は、非反転入力端子（＋端子）にアナログマルチプレクサ３２からの変換出力を受け、反転入力端子（−端子）に基準電圧生成回路３９からの基準電圧Ｖｒｅｆを受ける。アナログマルチプレクサ３２の出力端子とオペアンプ３４０の非反転入力端子との間には、抵抗素子ｒ１０が接続される。
【００５３】
オペアンプ３４０の非反転入力端子と接地電圧ＧＮＤとの間には、抵抗素子ｒ１およびトランジスタＴ１の直列回路、抵抗素子ｒ２およびトランジスタＴ２の直列回路、抵抗素子ｒ３およびトランジスタＴ３の直列回路、および、抵抗素子ｒ４およびトランジスタＴ４の直列回路が互いに並列に接続される。抵抗素子ｒ１〜ｒ４は、互いに異なる抵抗値を有する。
【００５４】
オペアンプ３４０の反転入力端子と基準電圧生成回路３９の出力端子との間には、抵抗素子ｒ９が接続される。オペアンプ３４０の反転入力端子と出力端子との間には、抵抗素子ｒ５およびトランジスタＴ５の直列回路、抵抗素子ｒ６およびトランジスタＴ６の直列回路、抵抗素子ｒ７およびトランジスタＴ７の直列回路、および、抵抗素子ｒ８およびトランジスタＴ８の直列回路が互いに並列に接続される。抵抗素子ｒ５〜ｒ８は、互いに異なる抵抗値を有する。
【００５５】
セレクタ３４２は、テストモード選択信号に応答して、トランジスタＴ１〜Ｔ４のうちのいずれか１つを選択してオンするとともに、トランジスタＴ５〜Ｔ８のうちのいずれか１つを選択してオンする。トランジスタＴ１〜Ｔ４のうちの１つがオンされることにより、当該トランジスタに直列に接続される抵抗素子がオペアンプ３４０の非反転入力端子と接地電圧ＧＮＤとの間に接続される。また、トランジスタＴ５〜Ｔ８のうちの１つがオンされることにより、当該トランジスタに直列に接続される抵抗素子がオペアンプ３４０の出力端子と反転入力端子との間に接続される。
【００５６】
ここで、アナログマルチプレクサ３２の出力電圧（変換出力）をＶａとし、差動増幅回路３４の出力電圧（差電圧）をＶｂとし、抵抗素子ｒ１〜ｒ８の抵抗値をそれぞれｒ１〜ｒ８とすると、オペアンプ３４０および抵抗素子ｒｊ（ｊは１以上４以下の整数），ｒｋ（ｋは５以上８以下の整数），ｒ９，ｒ１０によって構成された差動増幅回路３４において、式（１）に示す関係が成り立つ。
【００５７】
【数１】
2014142303.tif 000003
【００５８】
上記式（１）から明らかなように、差動増幅回路３４の利得Ｇは、抵抗素子ｒｊ，ｒｋの抵抗値に応じて変化する。したがって、ＡＤＣ３６２の入力可能な電圧範囲（ダイナミックレンジ）に応じて抵抗素子ｒｊ，ｒｋを選択することにより、差動増幅回路３４の利得Ｇを可変に設定することができる。このようにＡＤＣ３６２のダイナミックレンジを有効に活用することにより、基準電圧Ｖｒｅｆと変換出力Ｖａとの間の微小な電圧差を精度良く測定することができる。
【００５９】
測定回路３６は、アナログマルチプレクサ（ａｄｓｅｌ）３６０と、ＡＤＣ３６２と、シリアル／パラレル変換回路３６４とを含む。
【００６０】
アナログマルチプレクサ３６０は、テストモード選択信号に応じて、オペアンプ３４０の出力電圧（差電圧）Ｖｂおよびアナログマルチプレクサ３２の出力電圧（変換出力）Ｖａのうちのいずれか１つを選択して出力する。なお、初回のサイクルにおいては、最初に、基準電圧Ｖｒｅｆを生成するために、変換出力Ｖａが選択される。続いて、変換出力Ｖａに対する基準電圧Ｖｒｅｆの誤差を検出するために、差電圧Ｖｂが選択される。
【００６１】
ＡＤＣ３６２は、アナログマルチプレクサ３６０により選択された電圧（変換出力Ｖａまたは差電圧Ｖｂ）をデジタル値に変換する。シリアル／パラレル変換回路３６４は、シリアル信号からなるデジタル値をパラレル信号に変換する。なお、ＡＤＣ３６２がアナログ値をパラレル信号からなるデジタル値に変換するように構成される場合、シリアル／パラレル変換回路３６４は省略が可能である。
【００６２】
初回測定値格納レジスタ４１０は、テストモード制御回路４２から与えられる初回トリガ信号に応答して起動し、初回のサイクルにおける変換出力Ｖａを格納する。なお、初回トリガ信号は、初回のサイクルにおいて、被測定回路である内部回路に対してテストパターンを出力した後に一定時間が経過して当該内部回路が静止状態となった段階で活性化される信号である。
【００６３】
初回測定値格納レジスタ４１０は、複数個のフリップフロップにより構成される。なお、フリップフロップの個数は、シリアル／パラレル変換回路３６４から出力されるデジタル値のビット数に対応する。各フリップフロップは、データ入力端子Ｄと、出力端子Ｑと、クロック端子ＣＫとを含む。フリップフロップは、データ入力端子Ｄに変換出力Ｖａ（デジタル値）の１ビットごとのデータを受ける。フリップフロップは、クロック端子ＣＫに入力される初回トリガ信号の活性化のタイミングにおいて、変換出力の１ビットのデータを保持するとともに出力端子Ｑから出力する。なお、本実施の形態では、一例として、変換出力のうちの上位２ビットのデータを出力端子Ｑから出力するものとする。
【００６４】
基準電圧生成回路３９は、抵抗素子ｒ１１〜ｒ１５と、トランジスタＴ１１〜Ｔ１４と、デコーダ３８とを含む。
【００６５】
抵抗素子ｒ１５は、外部電源電圧ＶＣＣと基準電圧生成回路３９の出力端子との間に接続される。基準電圧生成回路３９の出力端子および接地電圧ＧＮＤの間には、抵抗素子ｒ１１およびトランジスタＴ１１の直列回路、抵抗素子ｒ１２およびトランジスタＴ１２の直列回路、抵抗素子ｒ１３およびトランジスタＴ１３の直列回路、および抵抗素子ｒ１４およびトランジスタＴ１４の直列回路が互いに並列に接続される。抵抗素子ｒ１１〜ｒ１４は、互いに異なる抵抗値を有する。
【００６６】
デコーダ３８は、初回測定値格納レジスタ４１０に格納された初回のサイクルでの変換出力Ｖａ（デジタル値）に基づいて、トランジスタＴ１１〜Ｔ１４をオン／オフさせるための制御信号を生成する。具体的には、デコーダ３８は、変換出力Ｖａ（デジタル値）のうちの上位２ビットのデータをデコードして制御信号を生成する。なお、デコーダ３８は、変換出力Ｖａの一部のビットのデータを利用して制御信号を生成する構成に限らず、変換出力Ｖａの全てのビットのデータを利用して制御信号を生成する構成としてもよい。
【００６７】
デコーダ３８からの制御信号に応答してトランジスタＴ１１〜Ｔ１４のうちの１つのトランジスタＴｍ（ｍは１１以上１４以下の整数）が選択的にオンされることにより、抵抗素子ｒ１５およびトランジスタＴｍに対応する抵抗素子ｒｍの直列回路からなる分圧回路が形成される。この分圧回路の分圧比ｄは、抵抗素子ｒ１５，ｒｍの抵抗値ｒ１５，ｒｍを用いて、ｒ１５／（ｒ１５＋ｒｍ）で与えられる。基準電圧生成回路３９の出力端子から出力される基準電圧Ｖｒｅｆは、分圧回路の分圧比ｄおよび外部電源電圧ＶＣＣを用いて、ｄ×ＶＣＣで表される。
【００６８】
このようにして、差動増幅回路３４に供給される基準電圧Ｖｒｅｆは、初回のサイクルでの変換出力Ｖａをデジタル値に変換した値を用いて生成される。したがって、２番目以降のサイクルにおいて、基準電圧Ｖｒｅｆは一定値に維持され、変動することがない。これにより、サイクルごとの差電圧Ｖｂを正確に測定することができる。
【００６９】
しかしながら、その一方で、基準電圧Ｖｒｅｆは、初回のサイクルでの変換出力Ｖａに近似させたものであるため、実際には、初回のサイクルでの変換出力Ｖａとの間に多少の誤差を有している。そのため、この誤差に起因して、２番目以降のサイクルにおいて差動増幅回路３４から得られる差電圧Ｖｂは、初回のサイクルでの変換出力Ｖａに対する変換出力Ｖａの変化量からずれたものとなる。変換出力Ｖａは静止電源電流Ｉｄｄｑを電圧値に変換したものであるため、理想的には、サイクル間での変換出力Ｖａの差分値は、サイクル間での静止電源電流Ｉｄｄｑの差分値（すなわちΔＩｄｄｑ）に比例したものとなる。しかしながら、上記のように基準電圧Ｖｒｅｆが誤差を有することによって、差動増幅回路３４から出力される差電圧Ｖｂに基づいてサイクル間での静止電源電流Ｉｄｄｑの微小な変化を測定することが困難となってしまう。
【００７０】
そこで、実施の形態１による半導体装置では、初回のサイクルにおいて、変換出力Ｖａを用いて基準電圧Ｖｒｅｆを生成すると、続いて、差動増幅回路３４によって基準電圧Ｖｒｅｆと変換出力Ｖａとの電圧差を増幅する。生成された差電圧Ｖｂは、基準電圧Ｖｒｅｆと変換出力Ｖａとの誤差を所定の利得Ｇで増幅させたものに相当する。
【００７１】
すなわち、初回のサイクルにおける差電圧Ｖｂは、変換出力Ｖａに対する基準電圧Ｖｒｅｆのずれ量を示すものである。以下の説明では、この初回のサイクルでの差電圧Ｖｂを「オフセット電圧Ｖｏｆｓ」とも表記する。オフセット電圧Ｖｏｆｓは、アナログマルチプレクサ３６０によって選択されてＡＤＣ３６２へ出力される。オフセット電圧Ｖｏｆｓは、ＡＤＣ３６２およびシリアル／パラレル変換回路３６４によってパラレル信号のデジタル値に変換された後、初回差分値格納レジスタ４２０に格納される。
【００７２】
加減算回路４４０は、２番目以降のサイクルにおいて、差動増幅回路３４により生成される差電圧Ｖｂ、および初回差分値格納レジスタ４２０に格納されるオフセット電圧Ｖｏｆｓに基づいて、初回のサイクルに対する変換出力Ｖａの差分値をサイクルごとに演算する。そして、加減算回路４４０は、演算したサイクルごとの変換出力Ｖａの差分値を逐次差分値格納メモリ４３０に格納する。
【００７３】
逐次差分値格納メモリ４３０に格納されたサイクルごとの変換出力Ｖａの差分値は、制御回路４０によって読み出されて半導体試験装置２へ伝送される。半導体試験装置２は、サイクルごとの変換出力Ｖａの差分値と所定の判定値とを比較し、その比較結果に基づいて被測定回路である内部回路の良否を判定する。
【００７４】
図５は、Ｉｄｄｑ測定部３０における静止電源電流Ｉｄｄｑの差分値の測定動作を説明するためのタイミングチャートである。
【００７５】
図５を参照して、初回のサイクル（図中のサイクル１）において、まず、内部電源生成部１０は、被測定回路である第ｉ内部回路２０ｉ（ｉは１以上ｎ以下の整数）に対して内部電源電圧を供給する。半導体試験装置２は、テストパターン発生機能を用いて第ｉ内部回路２０ｉに対してあるテストパターンを出力する。第ｉ内部回路２０ｉは、当該テストパターンに応じた論理状態に設定される。その後、一定時間Ｔが経過して第ｉ内部回路２０ｉが静止状態となった段階で電源電流を測定する。
【００７６】
具体的には、第ｉ内部回路２０ｉに対応する第ｉ電流／電圧変換回路１２ｉは、サイクル開始後、電源線上を流れる電源電流を電圧Ｖａに変換し、得られた電圧Ｖａを変換出力ｉとしてＩｄｄｑ測定部３０へ出力する。Ｉｄｄｑ測定部３０では、選択回路（アナログマルチプレクサ）３２が変換出力Ｖａを選択して差動増幅回路３４および測定回路３６へ出力する。測定回路３６では、アナログマルチプレクサ（ａｄｓｅｌ）３６０がテストモード選択信号に応じて、変換出力Ｖａを選択してＡＤＣ３６２へ出力する。
【００７７】
サイクル１が開始して一定時間Ｔが経過した時点で、ＡＤＣ３６２およびシリアル／パラレル変換回路３６４を起動させるためのＡ／Ｄ変換トリガ信号が活性化すると、ＡＤＣ３６２は、サイクル１での変換出力Ｖａをデジタル値に変換する。さらに、シリアル／パラレル変換回路３６４は、このデジタル値をシリアル信号からパラレル信号に変換する。このように、サイクル１におけるＡ／Ｄ変換トリガ信号は、サイクル１での変換出力Ｖａ（静止電源電流Ｉｄｄｑの測定値に相当）を取得するためのトリガとなる。
【００７８】
シリアル／パラレル変換が行なわれた後に初回トリガ信号が活性化すると、初回測定値格納レジスタ４１０が起動してサイクル１での変換出力Ｖａ（デジタル値）を格納する。基準電圧生成回路３９は、初回測定値格納レジスタ４１０に格納されたサイクル１での変換出力Ｖａ（デジタル値）に基づいて基準電圧Ｖｒｅｆを生成し、生成した基準電圧Ｖｒｅｆを差動増幅回路３４へ出力する。基準電圧Ｖｒｅｆが生成された時点以降、アナログマルチプレクサ（ａｄｓｅｌ）３６０は、変換出力Ｖａに代えて、差動増幅回路３４から出力される差電圧Ｖｂを選択してＡＤＣ３６２へ出力する。
【００７９】
初回トリガ信号に応答して基準電圧Ｖｒｅｆが生成されると、サイクル１ではさらに、サイクル１での変換出力Ｖａに対する基準電圧Ｖｒｅｆのずれ量を示すオフセット電圧Ｖｏｆｓが検出される。具体的には、差動増幅回路３４は、基準電圧Ｖｒｅｆおよびサイクル１での変換出力Ｖａの差電圧Ｖｂを出力する。ＡＤＣ３６２は、アナログマルチプレクサ３６０を通じて差電圧Ｖｂを受ける。Ａ／Ｄ変換トリガ信号が再び活性化すると、ＡＤＣ３６２はサイクル１での差電圧Ｖｂをデジタル値に変換する。さらに、シリアル／パラレル変換回路３６４は、このデジタル値をシリアル信号からパラレル信号に変換する。初回差分値格納レジスタ４２０は、初回トリガ信号を受けて起動すると、サイクル１での差電圧Ｖｂ（デジタル値）を格納する。このように、サイクル１における２回目のＡ／Ｄ変換トリガ信号は、サイクル１での差電圧Ｖｂ（オフセット電圧Ｖｏｆｓに相当）を取得するためのトリガとなる。
【００８０】
次に、２番目のサイクル（図中のサイクル２）において、半導体試験装置２は、第ｉ内部回路２０ｉに対して、サイクル１とは異なるテストパターンを出力する。第ｉ内部回路２０ｉは、サイクル１とは異なる論理状態に設定される。その後、一定時間Ｔが経過して第ｉ内部回路２０ｉが静止状態となった段階で電源電流を測定する。具体的には、サイクル２が開始して一定時間Ｔが経過した時点でＡ／Ｄ変換トリガ信号が活性化されると、ＡＤＣ３６２が起動してサイクル２での差電圧Ｖｂをデジタル値に変換する。さらに、シリアル／パラレル変換回路３６４は、このデジタル値をシリアル信号からパラレル信号に変換する。シリアル／パラレル変換されたサイクル２での差電圧Ｖｂ（デジタル値）は、加減算回路４４０に入力される。このように、サイクル２におけるＡ／Ｄ変換トリガ信号は、サイクル２での差電圧Ｖｂを取得するためのトリガとなる。
【００８１】
同様にして、３番目のサイクル（サイクル３）以降においても、Ａ／Ｄ変換トリガ信号に応答してサイクルごとに差電圧Ｖｂがデジタル値に変換され、加減算回路４４０に入力される。なお、サイクルごとの一定時間Ｔは、電源電流が安定するのに要する時間に応じて異なる時間としてもよい。
【００８２】
加減算回路４４０は、初回差分値格納レジスタ４２０からオフセット電圧Ｖｏｆｓを受け、シリアル／パラレル変換回路３６４からサイクルごとの差電圧Ｖｂを受ける。加減算回路４４０は、オフセット電圧Ｖｏｆｓおよび差電圧Ｖｂに基づいて、サイクルごとの変換出力Ｖａの差分値を演算する。加減算回路４４０は、演算結果を逐次差分値格納メモリ４３０に格納する。
【００８３】
図６は、加減算回路４４０における演算方法の一例を説明するための概念図である。
図６では、加減算回路４４０は、サイクルごとに、初回のサイクル（サイクル１）に対する変換出力Ｖａの差分値を演算する。すなわち、演算された差分値は、サイクル１に対する静止電源電流Ｉｄｄｑの差分値（ΔＩｄｄｑ）に比例したものとなる。
【００８４】
図６を参照して、加減算回路４４０は、２番目のサイクル（サイクル２）以降の各サイクルで得られた差電圧Ｖｂ、およびサイクル１で得られた差電圧（すなわちオフセット電圧Ｖｏｆｓ）を用いて、サイクル１に対する変換出力Ｖａの差分値を演算する。なお、サイクル１〜３での変換出力Ｖａの電圧値をそれぞれ、Ｖ１〜Ｖ３と定義する。また、サイクル１〜３の各々で得られる差電圧Ｖｂの電圧値をそれぞれ、ΔＶ１〜ΔＶ３と定義する。
【００８５】
サイクル１において、変換出力Ｖ１および基準電圧Ｖｒｅｆの差電圧ΔＶ１は、オフセット電圧Ｖｏｆｓに相当する。
【００８６】
サイクル２では、変換出力Ｖ１と変換出力Ｖ２との差分値をＶ２１とすると、差分値Ｖ２１は、変換出力Ｖ２および基準電圧Ｖｒｅｆの差電圧ΔＶ２と、オフセット電圧Ｖｏｆｓとを用いて、式（２）により求めることができる。
【００８７】
【数２】
2014142303.tif 000004
【００８８】
同様にして、サイクル３において、変換出力Ｖ１と変換出力Ｖ３との差分値をＶ３１とすると、差分値Ｖ３１は、変換出力Ｖ３および基準電圧Ｖｒｅｆの差電圧ΔＶ３と、オフセット電圧Ｖｏｆｓとを用いて、式（３）により求めることができる。
【００８９】
【数３】
2014142303.tif 000005
【００９０】
上述した方法によって、加減算回路４４０は、サイクルごとに、サイクル１に対する変換出力の差分値を演算すると、その演算結果を逐次差分値格納メモリ４３０に格納する。半導体試験装置２は、逐次差分値格納メモリ４３０から読み出した演算結果に基づいて被測定回路である第ｉ内部回路２０ｉの良否を判定する。具体的には、半導体試験装置２は、少なくとも１つのサイクルにおける変換出力の差分値が所定の判定値を超えているとき、第ｉ内部回路２０ｉが不良であると判定する。
【００９１】
図７は、加減算回路４４０における演算方法の他の例を説明するための概念図である。
図７では、加減算回路４４０は、サイクルごとに、前回のサイクルに対する変換出力Ｖａの差分値を演算する。すなわち、演算された差分値は、前回のサイクルに対する静止電源電流Ｉｄｄｑの差分値に比例したものとなる。
【００９２】
図７を参照して、加減算回路４４０は、２番目のサイクル（サイクル２）以降の各サイクルで得られた差電圧Ｖｂおよびサイクル１で得られた差電圧（すなわちオフセット電圧Ｖｏｆｓ）を用いて、前回のサイクルに対する変換出力Ｖａの差分値を演算する。なお、図６と同様に、サイクル１〜３での変換出力Ｖａの電圧値をそれぞれ、Ｖ１〜Ｖ３と定義する。また、サイクル１〜３の各々で得られる差電圧Ｖｂの電圧値をそれぞれ、ΔＶ１〜ΔＶ３と定義する。
【００９３】
サイクル１において、変換出力Ｖ１および基準電圧Ｖｒｅｆの差電圧ΔＶ１は、オフセット電圧Ｖｏｆｓに相当する。
【００９４】
サイクル２では、変換出力Ｖ１と変換出力Ｖ２との差分値をＶ２１とすると、差分値Ｖ２１は、変換出力Ｖ２および基準電圧Ｖｒｅｆの差電圧ΔＶ２およびオフセット電圧Ｖｏｆｓを用いて、上記式（２）により求めることができる。
【００９５】
サイクル３において、変換出力Ｖ２と変換出力Ｖ３との差分値をＶ３２とすると、差分値Ｖ３２は、変換出力Ｖ２および基準電圧Ｖｒｅｆの差電圧ΔＶ２と、変換出力Ｖ３および基準電圧Ｖｒｅｆの差電圧ΔＶ３とを用いて、式（４）により求めることができる。
【００９６】
【数４】
2014142303.tif 000006
【００９７】
上述した方法によって、加減算回路４４０は、サイクルごとに、前回のサイクルに対する変換出力の差分値を演算すると、その演算結果を逐次差分値格納メモリ４３０に格納する。半導体試験装置２は、逐次差分値格納メモリ４３０から読み出した演算結果に基づいて被測定回路である第ｉ内部回路２０ｉの良否を判定する。具体的には、半導体試験装置２は、少なくとも１つのサイクルにおける変換出力の差分値が所定の判定値を超えているとき、第ｉ内部回路２０ｉひいては被測定デバイスである半導体集積回路１が不良であると判定する。
【００９８】
なお、図７に示したように前回のサイクルに対する変換出力の差分値を演算する構成では、Ｉｄｄｑ測定部３０には、前回のサイクルでの差電圧Ｖｂを一時的に格納しておくためのレジスタ（図１２参照）が新たに必要となる。
【００９９】
また、図６および図７では、２つのサイクル間での変換出力の差分値、すなわち２つのサイクル間での静止電源電流の差分値ΔＩｄｄｑを演算する構成について例示したが、何れの構成においても、必要に応じて、得られた差分値を用いてサイクルごとの静止電源電流Ｉｄｄｑ（絶対値）をさらに演算することが可能である。
【０１００】
上記のとおり、実施の形態１による半導体装置では、初回のサイクルにおいて、静止電源電流の変換出力を用いて基準電圧Ｖｒｅｆを生成するとともに、この変換出力に対する基準電圧の誤差であるオフセット電圧Ｖｏｆｓを算出する。これにより、２番目以降の各サイクルでは、変換出力Ｖａと基準電圧Ｖｒｅｆとの差電圧Ｖｂ、およびオフセット電圧Ｖｏｆｓに基づいて、初回のサイクル（または前回のサイクル）に対する変換出力の差分値を精度良く演算することができる。
【０１０１】
また、従来のシステム構成（図１８参照）では、電流値保持手段を構成するサンプル／ホールド回路がコンデンサのリーク電流に起因して電流値を長時間保持できないという問題があった。これに対して、実施の形態１による半導体装置では、一定値に固定された基準電圧Ｖｒｅｆを生成するため、電流値保持手段が不要となる。
【０１０２】
さらに、実施の形態１による半導体装置によれば、サイクルごとの変換出力が小さい場合であっても、差動増幅回路３４によって微小な電圧差を増幅させることでＡＤＣ３６２のダイナミックレンジを最大限に利用できる。このため、微小な静止電源電流の変化（ΔＩｄｄｑ）についても容易に測定することができる。
【０１０３】
このように、実施の形態１による半導体装置によれば、簡易な回路構成および演算手法によって、半導体集積回路が持つオフリーク電流および基準電圧が持つ誤差の双方を相殺することができる。その結果、サイクル間での静止電源電流の差分値ΔＩｄｄｑを高精度に測定することができる。また、基準電圧、オフセット電圧、および、変換出力および基準電圧の差電圧に基づいて、サイクルごとの静止電源電流（絶対値）を演算することもできる。
【０１０４】
なお、実施の形態１では、初回のサイクルにおいて基準電圧Ｖｒｅｆおよびオフセット電圧Ｖｏｆｓを生成する構成について説明したが、同じ静止電源電流が保証される２つのサイクルにおいて基準電圧Ｖｒｅｆおよびオフセット電圧Ｖｏｆｓをそれぞれ生成する構成としてもよい。
【０１０５】
［Ｉｄｄｑ測定部の変形例］
以下、実施の形態１による半導体装置が備えるＩｄｄｑ測定部３０の変形例について説明する。なお、何れの変形例もＩｄｄｑ測定部を半導体集積回路１側に設ける構成について例示するが、Ｉｄｄｑ測定部を半導体試験装置２側に設ける構成としてもよい。
１．変形例１
図８を参照して、実施の形態１によるＩｄｄｑ測定部３０の変形例１であるＩｄｄｑ測定部３０Ａの構成を説明する。
【０１０６】
Ｉｄｄｑ測定部３０Ａは、Ｉｄｄｑ測定部３０と以下の点で相違する。すなわち、Ｉｄｄｑ測定部３０が備えていた差動増幅回路３４に代えて、差動増幅回路３４Ａを備える。また、Ｉｄｄｑ測定部３０が備えていた基準電圧生成回路３９に代えて、基準電圧生成回路３９Ａを備える。Ｉｄｄｑ測定部３０Ａにおいて、Ｉｄｄｑ測定部３０と同一の符号が付されたものは、同一の構成を有し、それらの重複説明は行なわない。
【０１０７】
差動増幅回路３４Ａは、オペアンプ３４０と、可変抵抗器３４４，３４６と、ラッチ回路３４８とを含む。差動増幅回路３４Ａは、可変抵抗器３４４，３４６によって利得Ｇを可変にすることが可能に構成される。
【０１０８】
オペアンプ３４０は、非反転入力端子（＋端子）にアナログマルチプレクサ３２からの変換出力を受け、反転入力端子（−端子）に基準電圧生成回路３９Ａからの基準電圧Ｖｒｅｆを受ける。
【０１０９】
可変抵抗器３４４は、アナログマルチプレクサ３２の出力端子および接地電圧ＧＮＤにそれぞれ接続される２つの固定端子と、オペアンプ３４０の非反転入力端子に接続される１つの可動端子とを有する。可変抵抗器３４４は、アナログマルチプレクサ３２の出力端子および可動端子の間に接続された抵抗体と、可動端子および接地電圧ＧＮＤの間に接続された抵抗体とが直列接続されたものに置き換えることができる。可動端子の位置が変化することによって、一方の抵抗体の抵抗値が増加し、他方の抵抗体の抵抗値が減少する。
【０１１０】
可変抵抗器３４６は、基準電圧生成回路３９Ａの出力端子およびオペアンプ３４０の出力端子にそれぞれ接続される２つの固定端子と、オペアンプ３４０の反転入力端子に接続される１つの可動端子とを有する。可変抵抗器３４６は、基準電圧生成回路３９Ａの出力端子および可動端子の間に接続された抵抗体と、可動端子およびオペアンプ３４０の出力端子の間に接続された抵抗体とが直列接続されたものに置き換えることができる。可動端子の位置が変化することによって、一方の抵抗体の抵抗値が増加し、他方の抵抗体の抵抗値が減少する。
【０１１１】
ラッチ回路３４８は、テストモード選択信号に応答して、可変抵抗器３４４，３４６の可動端子の位置を変化させる。可動端子の位置に応じて４つの抵抗体の抵抗値がそれぞれ変化する。これにより、差動増幅回路３４Ａの利得Ｇを調整することができる。
【０１１２】
基準電圧生成回路３９Ａは、デコーダ３８と、可変抵抗器３９０とを含む。可変抵抗器３９０は、外部電源電圧ＶＣＣおよび接地電圧ＧＮＤにそれぞれ接続される２つの固定端子と、基準電圧生成回路３９Ａの出力端子に接続される１つの可動端子とを有する。可変抵抗器３９０は、外部電源電圧ＶＣＣおよび可動端子の間に接続された抵抗体と、可動端子および接地電圧ＧＮＤの間に接続された抵抗体とが直列接続されたものに置き換えることができる。可動端子の位置が変化することによって、一方の抵抗体の抵抗値が増加し、他方の抵抗体の抵抗値が減少する。
【０１１３】
デコーダ３８は、初回測定値格納レジスタ４１０に格納された初回のサイクルでの変換出力Ｖａ（デジタル値）に基づいて、可変抵抗器３９０の可動端子の位置を変化させる。可動端子の位置に応じて２つの抵抗体の直列回路からなる分圧回路の分圧比が変化することにより、基準電圧Ｖｒｅｆの電圧レベルが変化する。これにより、基準電圧Ｖｒｅｆの電圧レベルを調整することができる。
【０１１４】
上記のように、変形例１では、差動増幅回路３４Ａの利得Ｇを可変抵抗器３４４，３４６を用いて調整する構成としたことにより、差動増幅回路３４（図４）と比較して、選択可能な利得Ｇの値を増やすことができる。
【０１１５】
これにより、差動増幅回路３４Ａの利得Ｇを大きくするほど、Ｉｄｄｑ測定部３０Ａは、より微小な静止電源電流の変化（ΔＩｄｄｑ）を測定することが可能となる。しかしながら、その一方で、オペアンプ３４０の飽和特性およびＡＤＣ３６２のダイナミックレンジ等によって、測定可能な範囲が制限される。図９を用いて、Ｉｄｄｑ測定部３０Ａの測定可能範囲と差動増幅回路３４Ａの利得Ｇとの関係について説明する。図９を参照して、基準電圧（真値）は、初回のサイクルでの変換出力Ｖａに相当する。基準電圧Ｖｒｅｆは、この真値に対して±｜Ｖｏｆｓ｜の誤差を有している。
【０１１６】
ここで、基準電圧（真値）および変換出力の差電圧の電圧範囲を±｜Ｖｍｅａｓ｜と定義する。この±｜Ｖｍｅａｓ｜は、Ｉｄｄｑ測定部３０Ａが測定可能な静止電源電流の差分値ΔＩｄｄｑの範囲に対応する。
【０１１７】
また、基準電圧（真値）を中心として、差動増幅回路３４Ａが出力可能な電圧範囲を±｜Ｖｌｉｍｉｔ｜と定義する。なお、±｜Ｖｌｉｍｉｔ｜は、オペアンプ３４０の飽和特性およびＡＤＣ３６２のダイナミックレンジによって決まる電圧範囲である。
【０１１８】
図９に示すように、実際にＩｄｄｑ測定部が測定可能な差電圧の電圧範囲は、基準電圧Ｖｒｅｆの誤差を含めると、±（｜Ｖｍｅａｓ｜＋｜Ｖｏｆｓ｜）となる。したがって、式（５）で示すように、この電圧範囲を所定の利得Ｇで増幅させたものを、差動増幅回路３４Ａが出力可能な電圧範囲±｜Ｖｍｅａｓ｜に収める必要がある。
【０１１９】
【数５】
2014142303.tif 000007
【０１２０】
上記式（５）から分かるように、差電圧およびオフセット電圧Ｖｏｆｓが小さいほど利得Ｇを大きくすることができる。変形例１では、基準電圧生成回路３９Ａにおける分圧比を可変抵抗器３９０を用いて調整するように構成されるため、基準電圧生成回路３９（図４）と比較して、基準電圧Ｖｒｅｆの設定分解能が向上する。これにより、オフセット電圧Ｖｏｆｓを小さくすることができる。その結果、利得Ｇを可能な限り大きくできるため、微小な静止電源電流の変化を検出可能となる。
【０１２１】
また、上記式（５）の関係に基づき、オペアンプ３４０の飽和特性およびＡＤＣ３６２のダイナミックレンジ等に応じて差動増幅回路３４Ａの利得Ｇを可変に設定することにより、Ｉｄｄｑ測定部３０Ａの測定分解能を最大限に高めることができる。
２．変形例２
図１０を参照して、実施の形態１によるＩｄｄｑ測定部３０の変形例２であるＩｄｄｑ測定部３０Ｂの構成を説明する。
【０１２２】
Ｉｄｄｑ測定部３０Ｂは、Ｉｄｄｑ測定部３０と以下の点で相違する。すなわち、Ｉｄｄｑ測定部３０が備えていた差動増幅回路３４に代えて、差動増幅回路３４Ａを備える。また、Ｉｄｄｑ測定部３０が備えていた基準電圧生成回路３９に代えて、基準電圧生成回路３９Ｂを備える。Ｉｄｄｑ測定部３０Ｂにおいて、Ｉｄｄｑ測定部３０と同一の符号が付されたものは、同一の構成を有し、それらの重複説明は行なわない。また、差動増幅回路３４Ａは、変形例１によるＩｄｄｑ測定部３０Ａにおける差動増幅回路３４Ａと同一の構成を有するため、その説明を省略する。
【０１２３】
基準電圧生成回路３９Ｂは、乗算器３９１と、加算器３９２と、係数Ａ格納レジスタ３９３と、係数Ｂ格納レジスタ３９４と、パラレル／シリアル変換回路３９５と、ＤＡ変換器（ＤＡＣ：Digital  to  Analog  Converter）３９６とを含む。
【０１２４】
基準電圧生成回路３９Ｂは、初回のサイクルでの変換出力Ｖａ（デジタル値）をＤＡＣ３９６によってアナログ値に変換することにより、基準電圧Ｖｒｅｆを生成する。基準電圧生成回路３９Ｂは、変換出力Ｖａ（デジタル値）を補正するための補正式を予め記憶しておき、初回測定値格納レジスタ４１０から読み出した変換出力Ｖａを当該補正式に代入することによって変換出力ａを補正する。補正式は、一例として、２つの係数Ａ，Ｂを用いて式（６）により表わされる。式（６）中のＶａ♯は、補正後の変換出力Ｖａ（デジタル値）を示す。２つの係数Ａ，Ｂは、ＡＤＣ３６２およびＤＡＣ３９６の分解能等に応じて予め設定され、係数Ａ格納レジスタ３９３および係数Ｂ格納レジスタ３９４にそれぞれ格納されている。
【０１２５】
【数６】
2014142303.tif 000008
【０１２６】
補正後の変換出力Ｖａ♯は、ＤＡＣ３９６によってアナログ値に変換された後、バッファを介して差動増幅回路３４Ａへ供給される。
【０１２７】
このように変形例２によれば、初回のサイクルでの変換出力を補正し、補正後の変換出力を用いて基準電圧Ｖｒｅｆを生成するため、基準電圧Ｖｒｅｆの設定分解能を高めることができる。
３．変形例３
図１１を参照して、実施の形態１によるＩｄｄｑ測定部３０の変形例３であるＩｄｄｑ測定部３０Ｃの構成を説明する。
【０１２８】
Ｉｄｄｑ測定部３０Ｃは、Ｉｄｄｑ測定部３０と以下の点で相違する。すなわち、Ｉｄｄｑ測定部３０が備えていた差動増幅回路３４に代えて、差動増幅回路３４Ａを備える。また、Ｉｄｄｑ測定部３０が備えていた基準電圧生成回路３９に代えて、基準電圧生成回路３９Ｃを備える。Ｉｄｄｑ測定部３０Ｃにおいて、Ｉｄｄｑ測定部３０と同一の符号が付されたものは、同一の構成を有し、それらの重複説明は行なわない。また、差動増幅回路３４Ａは、変形例１によるＩｄｄｑ測定部３０Ａにおける差動増幅回路３４Ａと同一の構成を有するため、その説明を省略する。
【０１２９】
基準電圧生成回路３９Ｃは、オペアンプ３９７と、抵抗素子ｒ１１〜ｒ１３と、ＤＡＣ３９８と、一次オフセット電圧回路３９９とを含む。
【０１３０】
基準電圧生成回路３９Ｃは、ＡＤＣ３６２から初回のサイクルでの変換出力Ｖａ（デジタル値）を受けると、ＤＡＣ３９８によってこの変換出力Ｖａをアナログ値に変換する。そして、アナログ値に変換された変換出力Ｖａを補正することによって基準電圧Ｖｒｅｆを生成する。
【０１３１】
具体的には、オペアンプ３９７および抵抗素子ｒ１１〜ｒ１３は、加算回路を構成する。加算回路は、ＤＡＣ３９８から出力される変換出力Ｖａ（アナログ値）と一次オフセット電圧回路３９９から出力される電圧とを加算し、その加算結果を基準電圧Ｖｒｅｆとして出力する。一次オフセット電圧回路３９９の出力電圧を、ＡＤＣ３６２およびＤＡＣ３９８の分解能等に応じて可変に設定可能とすることにより、基準電圧Ｖｒｅｆの設定分解能を高めることができる。
４．変形例４
図１２を参照して、実施の形態１によるＩｄｄｑ測定部３０の変形例４であるＩｄｄｑ測定部３０Ｄの構成を説明する。
【０１３２】
Ｉｄｄｑ測定部３０Ｄは、Ｉｄｄｑ測定部３０と以下の点で相違する。すなわち、Ｉｄｄｑ測定部３０が備えていた差動増幅回路３４および基準電圧生成回路３９に代えて、差動増幅回路３４Ａおよび基準電圧生成回路３９Ａを備える。また、Ｉｄｄｑ測定部３０Ｄは、一時格納レジスタ４５０をさらに備える。Ｉｄｄｑ測定部３０Ｄにおいて、Ｉｄｄｑ測定部３０と同一の符号が付されたものは、同一の構成を有し、それらの重複説明は行なわない。また、差動増幅回路３４Ａおよび基準電圧生成回路３９Ａは、変形例１によるＩｄｄｑ測定部３０Ａにおける差動増幅回路３４Ａおよび基準電圧生成回路３９Ａとそれぞれ同一の構成を有するため、その説明を省略する。
【０１３３】
一時格納レジスタ４５０は、２番目以降のサイクルにおいて、シリアル／パラレル変換回路３６４から出力されるサイクルごとの差電圧Ｖｂを一時的に格納する。あるサイクルでの差電圧Ｖｂは一時格納レジスタ４５０に格納され、次回のサイクルにおいて加減算回路４４０により読み出される。このようにして、一時格納レジスタ４５０に格納される差電圧Ｖｂは、サイクルごとに更新される。
【０１３４】
加減算回路４４０は、初回差分値格納レジスタ４２０からオフセット電圧Ｖｏｆｓを受け、シリアル／パラレル変換回路３６４からサイクルごとの差電圧Ｖｂを受け、一時格納レジスタ４５０から前回のサイクルでの差電圧Ｖｂを受ける。加減算回路４４０は、オフセット電圧Ｖｏｆｓ、サイクルごとの差電圧Ｖｂおよび前回のサイクルでの差電圧Ｖｂに基づいて、図７に示した方法によって、サイクルごとに、前回のサイクルに対する変換出力の差分値を演算する。加減算回路４４０は、演算結果を逐次差分値格納メモリ４３０に格納する。
５．変形例５
図１３を参照して、実施の形態１によるＩｄｄｑ測定部３０の変形例５であるＩｄｄｑ測定部３０Ｅの構成を説明する。
【０１３５】
Ｉｄｄｑ測定部３０Ｅは、Ｉｄｄｑ測定部３０と以下の点で相違する。すなわち、Ｉｄｄｑ測定部３０が備えていた逐次差分値格納メモリ４３０に代えて、逐次測定値格納メモリ４６０を備える。また、Ｉｄｄｑ測定部３０が備えていた差動増幅回路３４および基準電圧生成回路３９に代えて、差動増幅回路３４Ａおよび基準電圧生成回路３９Ａを備える。Ｉｄｄｑ測定部３０Ｅにおいて、Ｉｄｄｑ測定部３０と同一の符号が付されたものは、同一の構成を有し、それらの重複説明が行なわない。また、差動増幅回路３４Ａおよび基準電圧生成回路３９Ａは、変形例１によるＩｄｄｑ測定部３０Ａにおける差動増幅回路３４Ａおよび基準電圧生成回路３９Ａとそれぞれ同一の構成を有するため、その説明を省略する。
【０１３６】
逐次測定値格納メモリ４６０は、２番目以降のサイクルにおいて、シリアル／パラレル変換回路３６４から出力されるサイクルごとの差電圧Ｖｂを格納する。逐次測定値格納メモリ４６０に格納されたサイクルごとの差電圧Ｖｂは、加減算回路４４０が演算を行なうタイミングで読み出される。例えば、所定数のサイクルにわたって差電圧Ｖｂが取得された後、加減算回路４４０は、逐次測定値格納メモリ４６０から差電圧Ｖｂを読み出して変換出力の差分値を演算する。そして、加減算回路４４０は、演算結果を制御回路４０を介して半導体試験装置２へ出力する。
【０１３７】
このように変形例５は、サイクルごとの変換出力の差分値をサイクルごとに演算する構成に代えて、所定数のサイクル分をまとめて演算する構成としたものである。したがって、上記の実施の形態１による半導体装置と同様の効果を得ることができる。
６．変形例６
図１４を参照して、実施の形態１によるＩｄｄｑ測定部３０の変形例６であるＩｄｄｑ測定部３０Ｆの構成を説明する。
【０１３８】
Ｉｄｄｑ測定部３０Ｆは、Ｉｄｄｑ測定部３０と以下の点で相違する。すなわち、Ｉｄｄｑ測定部３０が備えていた逐次差分値格納メモリ４３０に代えて、逐次測定値格納メモリ４６０を備える。また、Ｉｄｄｑ測定部３０が備えていた差動増幅回路３４および基準電圧生成回路３９に代えて、差動増幅回路３４Ａおよび基準電圧生成回路３９Ａを備える。さらに、Ｉｄｄｑ測定部３０が備えていた加減算回路４４０が、半導体装置１側に代えて、半導体試験装置２側に設けられる。Ｉｄｄｑ測定部３０Ｆにおいて、Ｉｄｄｑ測定部３０と同一の符号が付されたものは、同一の構成を有し、それらの重複説明が行なわない。また、差動増幅回路３４Ａおよび基準電圧生成回路３９Ａは、変形例１によるＩｄｄｑ測定部３０Ａにおける差動増幅回路３４Ａおよび基準電圧生成回路３９Ａとそれぞれ同一の構成を有するため、その説明を省略する。
【０１３９】
逐次測定値格納メモリ４６０は、変形例５によるＩｄｄｑ測定部３０Ｅにおける逐次測定値格納メモリ４６０と同一の構成を有する。すなわち、逐次測定値格納メモリ４６０は、２番目以降のサイクルにおいて、シリアル／パラレル変換回路３６４から出力されるサイクルごとの差電圧Ｖｂを格納する。測定値格納メモリ４６０に格納されたサイクルごとの差電圧Ｖｂは、制御回路４０を介して半導体試験装置２によって読み出される。半導体試験装置２は、内蔵する加減算回路４４０を用いてサイクルごとの変換出力の差分値を演算し、その演算結果に基づいて被測定回路である内部回路の良否を判定する。
【０１４０】
このように変形例６は、サイクルごとの変換出力の差分値の演算するための回路を半導体集積回路１に設けず、半導体試験装置２がソフトウェアによって演算する構成としたものである。したがって、上記の実施の形態１による半導体装置と同様の効果を得ることができる。
【０１４１】
＜実施の形態２＞
上述の実施の形態１では、半導体集積回路１に設けられたＩｄｄｑ測定部３０で測定されたサイクルごとの変換出力の差分値をメモリに格納し、測定終了後に半導体試験装置２が当該メモリから測定結果を読み出して被測定回路である内部回路の良否を判定する構成について説明したが、半導体集積回路１において、測定結果に基づいて内部回路の良否をリアルタイムに判定してもよい。実施の形態２では、半導体試験装置２による判定と、半導体集積回路１によるリアルタイム判定とを併用する構成について説明する。
【０１４２】
実施の形態２による半導体装置においてＩｄｄｑ試験を行なうためのシステム構成は、図１と同様であるので詳細な説明は繰り返さない。また、半導体集積回路１の構成についても、Ｉｄｄｑ測定部３０を除いて図２と同様であるので、詳細な説明は繰り返さない。
【０１４３】
図１５は、実施の形態２による半導体集積回路におけるＩｄｄｑ測定部の構成を示す図である。
【０１４４】
図１５を参照して、実施の形態２によるＩｄｄｑ測定部３０Ｇは、Ｉｄｄｑ測定部３０と以下の点で相違する。すなわち、Ｉｄｄｑ測定部３０Ｇは、リアルタイム判定部５０をさらに備える。また、Ｉｄｄｑ測定部３０が備えていた差動増幅回路３４および基準電圧生成回路３９に代えて、差動増幅回路３４Ａおよび基準電圧生成回路３９Ｃを備える。また、Ｉｄｄｑ測定部３０Ｇは、一時格納レジスタ４５０をさらに備える。Ｉｄｄｑ測定部３０Ｇにおいて、Ｉｄｄｑ測定部３０と同一の符号が付されたものは、同一の構成を有し、それらの重複説明が行なわない。また、差動増幅回路３４Ａ、基準電圧生成回路３９Ｃおよび一時格納レジスタ４５０は、変形例１によるＩｄｄｑ測定部３０Ａにおける差動増幅回路３４Ａ、変形例３によるＩｄｄｑ測定部３０Ｃにおける基準電圧生成回路３９Ｃ、および変形例４によるＩｄｄｑ測定部３０Ｄにおける一時格納レジスタ４５０とそれぞれ同一の構成を有するため、その説明を省略する。
【０１４５】
加減算回路４４０は、初回差分値格納レジスタ４２０からオフセット電圧Ｖｏｆｓを受け、シリアル／パラレル変換回路３６４からサイクルごとの差電圧Ｖｂを受け、一時格納レジスタ４５０から前回のサイクルでの差電圧Ｖｂを受ける。加減算回路４４０は、オフセット電圧Ｖｏｆｓ、サイクルごとの差電圧Ｖｂおよび前回のサイクルでの差電圧Ｖｂに基づいて、図７に示した方法によって、サイクルごとに、前回のサイクルに対する変換出力の差分値を演算する。加減算回路４４０は、演算結果を逐次差分値格納メモリ４３０に格納するとともに、リアルタイム判定部５０へ出力する。
【０１４６】
リアルタイム判定部５０は、加減算回路４４０から与えられるサイクルごとの変換出力Ｖａの差分値に基づいて被測定回路である内部回路の良否をリアルタイムで判定する。リアルタイム判定部５０は、変換出力Ｖａの差分値が所定の限界値を超えたとき、内部回路が不良であると判定する。
【０１４７】
具体的には、リアルタイム判定部５０は、Ｈ＿Ｌｉｍｉｔ格納レジスタ５００と、Ｌ＿Ｌｉｍｉｔ格納レジスタ５０２と、デジタル比較演算器５０４，５０６と、Ｈ＿Ｌｉｍｉｔ判定結果ラッチ回路５０８と、Ｌ＿Ｌｉｍｉｔ判定結果ラッチ回路５１０とを含む。
【０１４８】
Ｈ＿Ｌｉｍｉｔ格納レジスタ５００は、正側の限界値である上限値Ｈ＿Ｌｉｍｉｔを格納する。Ｌ＿Ｌｉｍｉｔ格納レジスタ５０２は、負側の限界値である下限値Ｌ＿Ｌｉｍｉｔを格納する。
【０１４９】
デジタル比較演算器５０４は、加減算回路４４０からサイクルごとの変換出力Ｖａの差分値を受け、Ｈ＿Ｌｉｍｉｔ格納レジスタ５００から上限値Ｈ＿Ｌｉｍｉｔを受ける。デジタル比較演算器５０４は、変換出力Ｖａの差分値と上限値Ｈ＿Ｌｉｍｉｔとを比較し、その比較結果に基づいて内部回路の良否を判定する。デジタル比較演算器５０４による判定結果は、Ｈ＿Ｌｉｍｉｔ判定結果ラッチ回路５０８によって保持される。
【０１５０】
デジタル比較演算器５０６は、加減算回路４４０からサイクルごとの変換出力Ｖａの差分値を受け、Ｌ＿Ｌｉｍｉｔ格納レジスタ５０２から下限値Ｌ＿Ｌｉｍｉｔを受ける。デジタル比較演算器５０６は、変換出力Ｖａの差分値と下限値Ｌ＿Ｌｉｍｉｔとを比較し、その比較結果に基づいて内部回路の良否を判定する。デジタル比較演算器５０６による判定結果は、Ｌ＿Ｌｉｍｉｔ判定結果ラッチ回路５１０によって保持される。
【０１５１】
［Ｉｄｄｑ測定部の変形例］
図１６を参照して、実施の形態２によるＩｄｄｑ測定部３０Ｇの変形例であるＩｄｄｑ測定部３０Ｈの構成を説明する。
【０１５２】
Ｉｄｄｑ測定部３０Ｈは、Ｉｄｄｑ測定部３０Ｇと以下の点で相違する。すなわち、Ｉｄｄｑ測定部３０が備えていたリアルタイム判定部５０に代えて、リアルタイム判定部５０Ｈを備える。Ｉｄｄｑ測定部３０Ｈにおいて、Ｉｄｄｑ測定部３０Ｇと同一の符号が付されたものは、同一の構成を有し、それらの重複説明は行なわない。
【０１５３】
リアルタイム判定部５０Ｈは、デジタル比較演算器５０４，５０６（図１５）に代えて、アナログコンパレータを用いてサイクルごとの差電圧Ｖｂと所定の限界値とを比較する。
【０１５４】
具体的には、リアルタイム判定部５０Ｈは、コンパレータ５１２，５１４と、Ｈ＿Ｌｉｍｉｔ判定結果ラッチ回路５０８と、Ｌ＿Ｌｉｍｉｔ判定結果ラッチ回路５１０とを含む。
【０１５５】
コンパレータ５１２は、Ｉｄｄｑ測定部３０Ｈの外部から入力される上限値Ｈ＿Ｌｉｍｉｔと、差動増幅回路３４Ａから出力される差電圧Ｖｂ（アナログ値）とを比較する。コンパレータ５１２は、差電圧Ｖｂが上限値Ｈ＿Ｌｉｍｉｔより小さいとき、Ｌ（論理ロー）レベルの信号を出力し、差電圧Ｖｂが上限値Ｈ＿Ｌｉｍｉｔ以上となるとき、Ｈ（論理ハイ）レベルの信号を出力する。コンパレータ５１２の出力信号は、Ｈ＿Ｌｉｍｉｔ判定結果ラッチ回路５０８によって保持される。
【０１５６】
コンパレータ５１４は、Ｉｄｄｑ測定部３０Ｈの外部から入力される下限値Ｌ＿Ｌｉｍｉｔと、差動増幅回路３４Ａから出力される差電圧Ｖｂ（アナログ値）とを比較する。コンパレータ５１４は、差電圧Ｖｂが下限値Ｌ＿Ｌｉｍｉｔ以上となるとき、Ｌレベルの信号を出力し、差電圧Ｖｂが下限値Ｌ＿Ｌｉｍｉｔより小さいとき、Ｈレベルの信号を出力する。コンパレータ５１４の出力信号は、Ｌ＿Ｌｉｍｉｔ判定結果ラッチ回路５１０によって保持される。
【０１５７】
上記のように、実施の形態２による半導体装置によれば、半導体集積回路１が内部回路の良否をリアルタイムに判定するため、半導体試験装置２が一連の測定動作を行なった後に内部回路の良否を判定する必要がなくなるため、逐次差分値格納メモリ４３０は必ずしも必要とならない。ただし、リアルタイム判定において不良と判定された場合に、不良の要因（テストパターンの特定等）を評価するために逐次差分値格納メモリ４３０を活用することができる。
【０１５８】
＜実施の形態３＞
上述の実施の形態１および２による半導体装置では、Ｉｄｄｑ測定部を半導体集積回路１側に設ける構成について説明したが、Ｉｄｄｑ測定部を半導体試験装置２側に設ける構成としてもよい。実施の形態３では、Ｉｄｄｑ測定部を半導体試験装置２内部に設ける構成について説明する。
【０１５９】
図１７は、実施の形態３によるΔＩｄｄｑ試験システムの全体構成を説明するためのブロック図である。
【０１６０】
図１７を参照して、半導体試験装置２は、被測定デバイスである負荷６００に電源を供給するデバイス電源生成部２００と、負荷６００の静止電源電流を測定するＩｄｄｑ測定部３００と、スイッチ２１２，２１４とを備える。
【０１６１】
デバイス電源生成部２００は、電源生成部２２０と、電流／電圧変換回路２３０とを含む。電源生成部２２０は、フォースラインＦＬを介して負荷６００に電源を供給する。電源生成部２２０はさらに、フォースラインＦＬによる電圧降下等を加味して負荷６００の直近における電圧値を設定するために、負荷６００の直近の電圧がセンスラインＳＬを介してフィードバックされる構成となっている。
【０１６２】
具体的には、電源生成部２２０は、ＤＡＣ２０２と、オペアンプ２０４と、アンプ２０６，２１０と、抵抗素子ｒ１４〜ｒ１７とを含む。オペアンプ２０４および抵抗素子ｒ１４〜ｒ１６は加算回路を構成する。加算回路は、ＤＡＣ２０２から入力される電圧にセンスラインＳＬを介してフィードバックされる電圧を加算する。加算回路の出力電圧はアンプ２０６によって増幅された後、フォースラインＦＬを介して負荷６００に供給される。
【０１６３】
電流／電圧変換回路２３０は、フォースラインＦＬ上に直列に挿入された抵抗素子ｒ１７と、抵抗素子ｒ１７の両端の電位差を所定の利得で増幅するオペアンプ２０８とを含む。オペアンプ２０８の出力電圧は、変換出力としてＩｄｄｑ測定部３００に与えられる。
【０１６４】
スイッチ２１２，２１４は、それぞれ、センスラインＳＬおよびフォースラインＦＬ上に設けられ、オン／オフによってデバイス電源生成部２００および負荷６００の電気的接続／遮断を切替える。
【０１６５】
Ｉｄｄｑ測定部３００は、Ｉｄｄｑ測定部３０と以下の点で相違する。すなわち、Ｉｄｄｑ測定部３００が備えていた差動増幅回路３４、測定回路３６、測定値格納メモリ３７および基準電圧生成回路３９に加えて、判定値格納レジスタ３１０、比較器３１２およびＮＧ検出ラッチ回路３１４をさらに備える。Ｉｄｄｑ測定部３００において、Ｉｄｄｑ測定部３０と同一の符号が付されたものは、同一の構成を有し、それらの重複説明は行なわない。
【０１６６】
判定値格納レジスタ３１０は、予め設定された判定値を格納する。
比較器３１２は、逐次差分値格納メモリ４３０からサイクルごとの変換出力の差分値を受けると、差分値と判定値とを比較し、その比較結果に基づいて負荷６００の良否を判定する。比較器３１２による判定結果は、ＮＧ検出ラッチ回路３１４によって保持される。
【０１６７】
なお、実施の形態１〜３に例示した構成において、半導体集積回路１および半導体試験装置２は本発明での「半導体試験システム」を構成する。また、Ｉｄｄｑ測定部３０，３０Ａ〜３０Ｈ，３００および電流／電圧変換回路１２０〜１２ｎは、本発明での「電流測定部」に対応する。さらに、Ｉｄｄｑ測定部において、初回測定値格納レジスタ４１０、初回差分値格納レジスタ４２０および逐次差分値格納メモリ４３０はそれぞれ、本発明での「第１の記憶部」、「第２の記憶部」および「第３の記憶部」に対応し、加減算回路４４０は本発明での「演算回路」に対応する。また、図１５，１６のリアルタイム判定部５０，５０Ｈは、本発明での「判定部」に対応する。
【０１６８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１６９】
１，７０  半導体集積回路、２，８０  半導体試験装置、１０  内部電源生成部、２０  内部回路部、３０，３０Ａ〜３０Ｈ，３００  Ｉｄｄｑ測定部、４０  制御回路、４２  テストモード制御回路、１０１〜１０ｎ  内部電源生成回路、１２０〜１２ｎ，２３０  電流／電圧変換回路、２０１〜２０ｎ  内部回路、３２  選択回路、３４  差動増幅回路、３６  測定回路、３８  測定値格納メモリ、３９  基準電圧生成回路、２００  デバイス電源生成部、２２０  電源生成部、３１０  判定値格納レジスタ、３１２  比較器、３１４  ＮＧ検出ラッチ回路、３４０  オペアンプ、３４２  セレクタ、３６０  アナログマルチプレクサ、３６２  ＡＤＣ、３６４  シリアル／パラレル変換回路、４１０  初回測定値格納レジスタ、４２０  初回差分値格納レジスタ、４３０  逐次差分値格納メモリ、４４０  加減算回路、４６０  逐次測定値格納メモリ、６００  負荷。
【図１】
2014142303.tif 000009
【図２】
2014142303.tif 000010
【図３】
2014142303.tif 000011
【図４】
2014142303.tif 000012
【図５】
2014142303.tif 000013
【図６】
2014142303.tif 000014
【図７】
2014142303.tif 000015
【図８】
2014142303.tif 000016
【図９】
2014142303.tif 000017
【図１０】
2014142303.tif 000018
【図１１】
2014142303.tif 000019
【図１２】
2014142303.tif 000020
【図１３】
2014142303.tif 000021
【図１４】
2014142303.tif 000022
【図１５】
2014142303.tif 000023
【図１６】
2014142303.tif 000024
【図１７】
2014142303.tif 000025
【図１８】
2014142303.tif 000026