(57)【要約】【課題】よりリーク電流の少ないトランジスタを製造しうる半導体装置の製造方法を提供する。【解決手段】半導体基板上に第１の絶縁膜を形成し、第１の絶縁膜をパターニングして第１の絶縁膜に第１の開口部及び第２の開口部を形成し、第１の開口部の側面及び第２の開口部の側面に第１の側壁膜を形成し、第１の絶縁膜及び第１の側壁膜をマスクとして半導体基板をエッチングして第１の開口部及び第２の開口部を掘り下げ、第１の側壁膜を除去し第１の開口部及び第２の開口部内にそれぞれ半導体基板の表面の一部を含む第１のオフセット部及び第２のオフセット部を形成し、第１の絶縁膜をマスクとして第１の開口部の底面をエッチングする。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜をパターニングし、前記第１の絶縁膜に第１の開口部及び第２の開口部を形成する工程と、
前記第１の開口部の側面及び前記第２の開口部の側面に、第１の側壁膜を形成する工程と、
前記第１の絶縁膜及び前記第１の側壁膜をマスクとして、前記半導体基板をエッチングし、前記第１の開口部及び前記第２の開口部を掘り下げる工程と、
前記第１の開口部及び前記第２の開口部を掘り下げる工程の後、前記第１の側壁膜を除去し、前記第１の開口部及び前記第２の開口部内にそれぞれ前記半導体基板の表面の一部を含む第１のオフセット部及び第２のオフセット部を形成する工程と、
前記第１の絶縁膜をマスクとして前記第１の開口部の底面をエッチングする工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１のオフセット部及び前記第２のオフセット部を形成する工程の後、少なくとも前記第１のオフセット部上に第２の側壁膜を形成する工程を更に有し、
前記第１の開口部の前記底部をエッチングする工程では、前記第１の絶縁膜及び前記第２の側壁膜をマスクとして前記第１の開口部の前記底面をエッチングする
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記第２の側壁膜を形成する工程では、前記第１の開口部内における前記半導体基板の側壁上及び前記第１のオフセット部上に連続して、前記第２の側壁膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項２又は３記載の半導体装置の製造方法において、
前記第２の側壁膜を形成する工程及び前記第１の絶縁膜及び前記第２の側壁膜をマスクとして前記第１の開口部の底面をエッチングする工程は、少なくとも前記第１のオフセット部上に反応生成物が形成される条件で前記半導体基板をエッチングする工程を有する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項２又は３記載の半導体装置の製造方法において、
前記第２の側壁膜を形成する工程は、
前記第１の開口部内に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をエッチングして、少なくとも前記第１のオフセット部上に前記第２の絶縁膜を残す工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項２記載の半導体装置の製造方法において、
前記第２の側壁膜を形成する工程の前に、前記第２の開口部上にエッチングマスクを形成する工程と、
前記第１の絶縁膜及び前記第２の側壁膜をマスクとして前記第１の開口部の底面をエッチングする工程の後に、前記エッチングマスクを除去する工程と
を更に有することを特徴とする半導体装置の製造方法。
【請求項７】
請求項２乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記第１の絶縁膜及び前記第２の側壁膜をマスクとして前記第１の開口部の底面をエッチングする工程の後に、
前記第２の側壁膜を除去する工程と、
前記第１の開口部内に埋め込まれた第１の素子分離絶縁膜と、前記第２の開口部内に埋め込まれた第２の素子分離絶縁膜とを形成する工程と、
前記第１の素子分離絶縁膜及び前記第２の素子分離絶縁膜の形成後に、前記第１の絶縁膜を除去する工程と、を有し、
前記第１の素子分離絶縁膜は、前記第１のオフセット部上に延在する第１の張り出し部を有し、前記第２の素子分離絶縁膜は、前記第２のオフセット部上に延在する第２の張り出し部を有する
ことを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜をパターニングし、前記第１の絶縁膜に第１の開口部及び第２の開口部を形成する工程と、
前記第１の絶縁膜をマスクとして前記半導体基板をエッチングし、前記第１の開口部及び前記第２の開口部を掘り下げる工程と、
前記第１の絶縁膜をマスクとして前記第１の開口部の底部をエッチングする工程と、
前記第１の開口部内に、少なくとも前記半導体基板の表面より高い位置に上面を有する第１の埋め込み絶縁膜を形成し、前記第２の開口部内に、少なくとも前記半導体基板の表面より高い位置に上面を有する第２の埋め込み絶縁膜を形成する工程と、
前記第１の埋め込み絶縁膜及び前記第２の埋め込み絶縁膜を形成する工程の後、前記第１の絶縁膜を除去する工程と、
前記第１の絶縁膜を除去する工程の後、前記半導体基板表面より高い位置にある前記第１の埋め込み絶縁膜及び前記第２の埋め込み絶縁膜の側面に第１の側壁膜を形成し、前記第１の埋め込み絶縁膜及び前記第１の側壁膜を含む第１の素子分離絶縁膜と、前記第２の埋め込み絶縁膜及び前記第１の側壁膜を含む第２の素子分離絶縁膜とを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記第１の側壁膜を形成する工程は、
前記半導体基板上、前記第１の埋め込み絶縁膜上及び前記第２の埋め込み絶縁膜に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の一部をエッチングして、前記半導体基板表面より高い位置にある前記第１の埋め込み絶縁膜及び前記第２の埋め込み絶縁膜の側面に前記第２の絶縁膜を残す工程と、
を有することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
請求項８又は９記載の半導体装置の製造方法において、
前記第１の側壁膜を加熱する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の消費電力を低減するためのトランジスタ構造として、ＤＴＭＯＳ（Dynamic Threshold Voltage MOSFET）と呼ばれる構造が提案されている。ＤＴＭＯＳは、ＳＯＩ基板を用いて個々のトランジスタのボディ電極を分離し、ゲート電極とボディ電極とを短絡したトランジスタ構造である。ＤＴＭＯＳによれば、トランジスタがオンの時には大きな駆動電流が得られる一方、オフの時には相対的にオン状態と比べて閾値電圧が高くなりリーク電流を抑制することができ、低消費電力化を図ることができる。
【０００３】
また、ＤＴＭＯＳのボディ抵抗を低減するためのトランジスタ構造として、Ｂ−ＤＴＭＯＳ（Bulk Dynamic Threshold Voltage MOSFET）と呼ばれる構造が提案されている。Ｂ−ＤＴＭＯＳは、バルク基板に形成した二重ウェルとトレンチ素子分離とを用いて個々のトランジスタのボディ電極を分離したトランジスタ構造である。Ｂ−ＤＴＭＯＳによれば、ボディ領域の厚さを容易に制御することができ、ボディ抵抗を大幅に低減することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０７−２７３１８４号公報
【特許文献２】特開平０８−１７２１２４号公報
【特許文献３】特開平１１−０４５８９０号公報
【特許文献４】特開２０００−０１２６７５号公報
【特許文献５】特開２０００−１５０６３４号公報
【特許文献６】特開２０００−２２３７０４号公報
【特許文献７】特開２００５−１９１３３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
トランジスタの更なる高性能化及び低消費電力化のために、よりリーク電流の少ないトランジスタを実現しうる半導体装置の製造方法が待望されている。
【０００６】
本発明の目的は、よりリーク電流の少ないトランジスタを実現しうる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の一観点によれば、半導体基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜をパターニングし、前記第１の絶縁膜に第１の開口部及び第２の開口部を形成する工程と、前記第１の開口部の側面及び前記第２の開口部の側面に、第１の側壁膜を形成する工程と、前記第１の絶縁膜及び前記第１の側壁膜をマスクとして、前記半導体基板をエッチングし、前記第１の開口部及び前記第２の開口部を掘り下げる工程と、前記第１の開口部及び前記第２の開口部を掘り下げる工程の後、前記第１の側壁膜を除去し、前記第１の開口部及び前記第２の開口部内にそれぞれ前記半導体基板の表面の一部を含む第１のオフセット部及び第２のオフセット部を形成する工程と、前記第１の絶縁膜をマスクとして前記第１の開口部の底面をエッチングする工程とを有する半導体装置の製造方法が提供される。
【０００８】
また、実施形態の他の観点によれば、半導体基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜をパターニングし、前記第１の絶縁膜に第１の開口部及び第２の開口部を形成する工程と、前記第１の絶縁膜をマスクとして前記半導体基板をエッチングし、前記第１の開口部及び前記第２の開口部を掘り下げる工程と、前記第１の絶縁膜をマスクとして前記第１の開口部の底部をエッチングする工程と、前記第１の開口部内に、少なくとも前記半導体基板の表面より高い位置に上面を有する第１の埋め込み絶縁膜を形成し、前記第２の開口部内に、少なくとも前記半導体基板の表面より高い位置に上面を有する第２の埋め込み絶縁膜を形成する工程と、前記第１の埋め込み絶縁膜及び前記第２の埋め込み絶縁膜を形成する工程の後、前記第１の絶縁膜を除去する工程と、前記第１の絶縁膜を除去する工程の後、前記半導体基板表面より高い位置にある前記第１の埋め込み絶縁膜及び前記第２の埋め込み絶縁膜の側面に第１の側壁膜を形成し、前記第１の埋め込み絶縁膜及び前記第１の側壁膜よりなる第１の素子分離絶縁膜と、前記第２の埋め込み絶縁膜及び前記第１の側壁膜よりなる第２の素子分離絶縁膜とを形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
開示の半導体装置及びその製造方法によれば、リーク電流の少ない低消費電力の半導体装置を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１実施形態による半導体装置の構造を示す平面図である。
【図２】図２は、第１実施形態による半導体装置の構造を示す概略断面図である。
【図３】図３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】図４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】図５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】図６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図７】図７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図８】図８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図９】図９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１０】図１０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１１】図１１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１２】図１２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１３】図１３は、図１３は、素子分離絶縁膜の表面周縁部に窪みが形成された場合の課題を説明する図である。
【図１４】図１４は、第２実施形態による半導体装置の構造を示す概略断面図である。
【図１５】図１５は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１６】図１６は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１７】図１７は、第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１８】図１８は、第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１９】図１９は、第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図２０】図２０は、第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図２１】図２１は、張り出し部のない素子分離絶縁膜を用いて製造したＮ型トランジスタのサブスレショルド特性を示すグラフ（その１）である。
【図２２】図２２は、張り出し部のない素子分離絶縁膜を用いて製造したＮ型トランジスタのサブスレショルド特性を示すグラフ（その２）である。
【図２３】図２３は、張り出し部を有する素子分離絶縁膜を用いて製造したＮ型トランジスタのサブスレショルド特性を示すグラフである。
【図２４】図２４は、第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２５】図２５は、第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２６】図２６は、第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２７】図２７は、第３実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２８】図２８は、第３実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図２９】図２９は、第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３０】図３０は、第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３１】図３１は、第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図３２】図３２は、第４実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図３３】図３３は、第４実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図３４】図３４は、第４実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【発明を実施するための形態】
【００１１】
［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図１乃至図１３を用いて説明する。
【００１２】
図１は、本実施形態による半導体装置の構造を示す平面図である。図２は、本実施形態による半導体装置の構造を示す概略断面図である。図３乃至図１２は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１３は、素子分離絶縁膜の表面周縁部に窪みが形成された場合の課題を説明する図である。
【００１３】
はじめに、本実施形態による半導体装置の構造について図１及び図２を用いて説明する。図２（ａ）は図１のＡ−Ａ′線断面図であり、図２（ｂ）は図１のＢ−Ｂ′線断面図である。
【００１４】
シリコン基板１０には、トランジスタを形成するための活性領域３６ａを画定する深い素子分離絶縁膜３６が形成されている。活性領域３６ａ内には、活性領域３６ａ内に活性領域３４ａ，３４ｂを画定する浅い素子分離絶縁膜３４が形成されている。なお、図１において、右側の活性領域３６ａはＰ型トランジスタ形成領域であり、左側の活性領域３４ａはＮ型トランジスタ形成領域であるものとする。
【００１５】
Ｎ型トランジスタ形成領域のシリコン基板１０内には、素子分離絶縁膜３４の底部よりも深く、素子分離絶縁膜３６の底部よりも浅いＰウェル４６が形成されている。また、Ｐウェル４６下には、素子分離絶縁膜３６に接するようにＮウェル４８が形成されている。これにより、Ｎ型トランジスタ領域に形成されたＰウェル４６は、Ｎウェル４８及び素子分離絶縁膜３６によって、図示しない他のＰウェルから電気的に分離されている。
【００１６】
Ｎ型トランジスタ形成領域の活性領域３４ａ上には、ゲート絶縁膜５０を介してゲート電極５２が形成されている。ゲート電極５２の両側の活性領域３４ａ内には、ソース／ドレイン領域７２が形成されている。Ｎ型トランジスタ形成領域の活性領域３４ｂの表面部には、Ｐウェル４６を介してゲート電極５２下のボディ領域に電気的に接続されたＰ型不純物層６４が形成されている。Ｐ型不純物層６４は、Ｎ型トランジスタのボディ領域へ接続するためのボディコンタクト層である。
【００１７】
Ｐ型トランジスタ形成領域のシリコン基板１０内には、素子分離絶縁膜３４の底部よりも深く、素子分離絶縁膜３６の底部よりも浅いＮウェル４０が形成されている。また、Ｎウェル４０下には、素子分離絶縁膜３６に接するようにＰウェル４２が形成されている。これにより、Ｐ型トランジスタ領域に形成されたＮウェル４０は、Ｐウェル４２及び素子分離絶縁膜３６によって、図示しない他のＮウェルから電気的に分離されている。
【００１８】
Ｐ型トランジスタ形成領域の活性領域３４ａ上には、ゲート絶縁膜５０を介してゲート電極５２が形成されている。ゲート電極５２の両側の活性領域３４ａ内には、ソース／ドレイン領域６６が形成されている。Ｐ型トランジスタ形成領域の活性領域３４ｂの表面部には、Ｎウェル４０を介してゲート電極５２下のボディ領域に電気的に接続されたＮ型不純物層７０が形成されている。Ｎ型不純物層７０は、Ｐ型トランジスタのボディ領域へ接続するためのボディコンタクト層である。
【００１９】
なお、Ｎ型トランジスタのゲート電極５２の延在方向に沿った断面は、図２（ｂ）に示すＰ型トランジスタのＢ−Ｂ′線断面と同様である。
【００２０】
ゲート電極５２、ソース／ドレイン領域６６，７２上には、金属シリサイド層７４が形成されている。
【００２１】
Ｎ型トランジスタ及びＰ型トランジスタが形成されたシリコン基板１０上には、層間絶縁膜７６が形成されている。層間絶縁膜７６には、トランジスタの各電極上に形成された金属シリサイド層６８に接続されたコンタクトプラグ８０が埋め込まれている。
【００２２】
コンタクトプラグ８０が埋め込まれた層間絶縁膜７６上には、コンタクトプラグ８０を介してＮ型トランジスタのゲート電極５２とＰ型不純物層６４とを接続する配線層８２が形成されている。また、コンタクトプラグ８０を介してＰ型トランジスタのゲート電極５２とＮ型不純物層７０とを接続する配線層８２が形成されている。また、コンタクトプラグ８０を介してソース／ドレイン領域６６，７２に接続された配線層８４が形成されている。
【００２３】
こうして、本実施形態による半導体装置が形成されている。
【００２４】
次に、本実施形態による半導体装置の製造方法について図３乃至図１２を用いて説明する。なお、図３乃至図１１は、図１のＣ−Ｃ′線断面に沿った工程断面図であり、図１２は素子分離溝形成部の拡大断面図である。
【００２５】
まず、シリコン基板１０上に、例えば熱酸化法により、例えば膜厚５ｎｍ〜１０ｎｍ程度のシリコン酸化膜１２を形成する。酸化温度は、例えば、８５０℃〜１０００℃とする。
【００２６】
次いで、シリコン酸化膜１２上に、例えばＬＰＣＶＤ法により、例えば膜厚６０〜１００ｎｍ程度のシリコン窒化膜１４を形成する。成長温度は、例えば、７００℃〜８００℃とする（図３（ａ））。
【００２７】
次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜１４及びシリコン酸化膜１２をパターニングし、素子分離絶縁膜３４，３６の形成予定領域のシリコン窒化膜１４及びシリコン酸化膜１２を除去する。
【００２８】
この際、反応生成物が堆積される条件を用いてシリコン窒化膜１４及びシリコン酸化膜１２をエッチングし、パターニングされたシリコン窒化膜１４及びシリコン酸化膜１２の側壁部分に、幅が１０ｎｍ〜２０ｎｍ程度の側壁デポ膜１６を形成する（図３（ｂ）、図１２（ａ））。
【００２９】
例えば、フルオロカーボン系ガス、酸素及び不活性ガスの混合ガスを用いて弱バイアス下でドライエッチングを行うことにより、パターニングしたシリコン窒化膜１４及びシリコン酸化膜１２の側壁部分に側壁デポ膜１６を形成することができる。フルオロカーボン系ガスは、側壁デポ膜１６形成用のガスである。フルオロカーボン系ガスが反応することにより生ずるフルオロカーボン系ポリマが側壁部分に堆積されることにより、側壁デポ膜１６となる。酸素及び不活性ガスは、底面に堆積される反応生成物を除去するためのガスである。フルオロカーボン系ガスとしては、ＣＨａＦｂ、ＣｘＦｙで表されるガス、例えば、ＣＦ４、ＣＨＦ３、ＣＨ２Ｆ２、ＣＨ３Ｆ、Ｃ３Ｆ６、Ｃ４Ｆ８、Ｃ４Ｆ６、Ｃ５Ｆ８等を適用することができる。不活性ガスとしては、Ａｒ、Ｘｅ、Ｋｒ、Ｎ等を適用することができる。
【００３０】
パターニングした後のシリコン窒化膜１４及びシリコン酸化膜１２の側壁部分の形状は、例えば図１２（ａ）に示すようになる。シリコン基板１０の表面は、底面に堆積される反応生成物を除去するためのエッチングにより、わずかにエッチングされる。
【００３１】
なお、シリコン窒化膜１４及びシリコン酸化膜１２のパターニングに用いるマスク膜は、特に限定されるものではないが、例えば、下層レジストと、ＴＥＯＳ等の中間層と、上層レジストとを積層したトリレベルのマスク膜を用いることができる。
【００３２】
次いで、シリコン窒化膜１４及び側壁デポ膜１６をマスクとしてシリコン基板１０をドライエッチングし、シリコン基板１０の素子分離絶縁膜３４，３６の形成予定領域に、深さが例えば１００ｎｍ〜２００ｎｍの素子分離溝１８を形成する（図４（ａ）、図１２（ｂ））。
【００３３】
次いで、例えば弗酸水溶液を用いたウェット洗浄等により、側壁デポ膜１６を除去する（図１２（ｃ））。これにより、シリコン窒化膜１４の開口部内には、シリコン基板１０の表面の一部を含むオフセット部が形成される。オフセット部の幅は、側壁デポ膜１６の膜厚に相当する。
【００３４】
次いで、フォトリソグラフィにより、深い素子分離絶縁膜３６の形成予定領域を露出し、活性領域３４ａと活性領域３４ｂとを分離する浅い素子分離絶縁膜３４の形成予定領域を覆うフォトレジスト膜２４を形成する（図４（ｂ））。
【００３５】
次いで、フォトレジスト膜２４及びシリコン窒化膜１４をマスクとしてシリコン基板１０をドライエッチングし、深い素子分離絶縁膜３６の形成予定領域の素子分離溝１８を更に掘り下げる。これにより、シリコン基板１０の深い素子分離絶縁膜３６の形成予定領域に、深さが例えば２５０ｎｍ〜３５０ｎｍの素子分離溝２８を形成する。この際、素子分離溝２８の側壁部分には、シリコン窒化膜１４の開口幅と溝１８の開口幅との違いに起因して、段差３０が形成される（図５（ａ））。
【００３６】
次いで、例えばアッシングにより、フォトレジスト膜２４を除去する。
【００３７】
こうして、シリコン基板１０の浅い素子分離絶縁膜３４の形成予定領域に素子分離溝１８を形成し、シリコン基板１０の深い素子分離絶縁膜３６の形成予定領域に素子分離溝２８を形成する（図５（ｂ））。
【００３８】
次いで、例えば弗酸水溶液を用いたウェット洗浄処理を行う。
【００３９】
次いで、例えば熱酸化法により、素子分離溝１８，２８の内面に、ライナー膜としてのシリコン酸化膜（図示せず）を形成する。この熱酸化工程は、素子分離溝１８，２８のシリコン基板１０表面の角部を丸める効果もある。
【００４０】
次いで、全面に、例えば高密度プラズマＣＶＤ法により、素子分離溝１８、２８を埋め込むに十分な膜厚のシリコン酸化膜３２を堆積する（図６（ａ））。
【００４１】
次いで、例えばＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、シリコン窒化膜１４上のシリコン酸化膜３２を除去する。
【００４２】
こうして、いわゆるＳＴＩ（Shallow Trench Isolation）法により、素子分離溝１８に埋め込まれたシリコン酸化膜３２により浅い素子分離絶縁膜３４を形成し、素子分離溝２８に埋め込まれたシリコン酸化膜３２により深い素子分離絶縁膜３６を形成する。
【００４３】
これにより、素子分離絶縁膜３６により、各トランジスタ領域を形成する活性領域３６ａを画定する。また、素子分離絶縁膜３４により、各活性領域３６ａ内に、活性領域３４ａ及び活性領域３４ｂを画定する。
【００４４】
なお、このように形成した素子分離絶縁膜３４は、素子分離溝１８の開口幅とシリコン窒化膜１４の開口幅との違いに起因して、シリコン基板１０の表面（オフセット部）上に延在する張り出し部３８を有している（図６（ｂ））。
【００４５】
次いで、シリコン窒化膜１４をマスクとして、例えば弗酸水溶液を用いたウェットエッチングにより、素子分離絶縁膜３４，３６の表面を、所定量エッチングする。このエッチングは、完成したトランジスタにおいて、活性領域の表面の高さと素子分離絶縁膜３４，３６の表面の高さとが同程度になるように調整するためのものである。
【００４６】
次いで、例えばホットリン酸を用いたウェットエッチングにより、シリコン窒化膜１４を除去する。
【００４７】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１２を除去する（図７（ａ））。
【００４８】
次いで、例えば熱酸化法により、シリコン基板１０の表面に、イオン注入の際の保護膜となるシリコン酸化膜（図示せず）を形成する。
【００４９】
次いで、フォトリソグラフィにより、Ｎ型トランジスタの形成領域を覆い、Ｐ型トランジスタの形成領域を露出するフォトレジスト膜（図示せず）を形成する。
【００５０】
次いで、このフォトレジスト膜をマスクとしてイオン注入を行い、Ｎウェル４０及びＰウェル４２を形成する。Ｎウェル４０は、素子分離絶縁膜３４の底部よりも深く、素子分離絶縁膜３６の底部よりも浅い領域に形成する。また、Ｐウェル４２は、Ｎウェル４０よりも深い領域に、素子分離絶縁膜３６に接するように形成する。これにより、各トランジスタ領域に形成された各Ｎウェル４０を、Ｐウェル４２及び素子分離絶縁膜３６によって電気的に分離する。
【００５１】
Ｎウェル４０は、例えば、燐イオン（Ｐ＋）を、加速エネルギー７０ｋｅＶ〜１２０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２〜３×１０１３ｃｍ−２の条件で、または砒素イオンを、加速エネルギー１００ｋｅＶ〜２５０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２〜３×１０１３ｃｍ−２の条件で、イオン注入することにより形成する。このとき、燐イオンと砒素イオンの両方をイオン注入してウェルを形成してもよい。Ｐウェル４２は、例えば、ボロンイオンを、加速エネルギー１００ｋｅＶ〜２００ｋｅＶ、ドーズ量７×１０１２ｃｍ−２〜３×１０１３ｃｍ−２の条件でイオン注入することにより形成する。
【００５２】
次いで、例えばアッシングにより、Ｎウェル４０及びＰウェル４２の形成に用いたフォトレジスト膜を除去する。
【００５３】
次いで、フォトリソグラフィにより、Ｐ型トランジスタの形成領域を覆い、Ｎ型トランジスタの形成領域を露出するフォトレジスト膜４４を形成する。
【００５４】
次いで、フォトレジスト膜４４マスクとしてイオン注入を行い、Ｐウェル４６及びＮウェル４８を形成する（図７（ｂ））。Ｐウェル４６は、素子分離絶縁膜３４の底部よりも深く、素子分離絶縁膜３６の底部よりも浅い領域に形成する。また、Ｎウェル４８は、Ｐウェル４６よりも深い領域に、素子分離絶縁膜３６に接するように形成する。これにより、各トランジスタ領域に形成された各Ｐウェル４６を、Ｎウェル４８及び素子分離絶縁膜３６によって電気的に分離する。
【００５５】
Ｐウェル４６は、例えば、ボロンイオンを、加速エネルギー２０ｋｅＶ〜５０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２〜３×１０１３ｃｍ−２の条件で、イオン注入することにより形成する。Ｎウェル４８は、例えば、燐イオンを、加速エネルギー２００ｋｅＶ〜４００ｋｅＶ、ドーズ量７×１０１２ｃｍ−２〜３×１０１３ｃｍ−２の条件で、イオン注入することにより形成する。
【００５６】
次いで、例えばアッシングにより、フォトレジスト膜４４を除去する。
【００５７】
次いで、不活性雰囲気中で熱処理を行い、注入した不純物を活性化する。例えば、窒素雰囲気中で、９００℃〜１１００℃、３秒〜１０秒の短時間熱処理を行う。
【００５８】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより保護膜としてのシリコン酸化膜（図示せず）を除去する。
【００５９】
素子分離絶縁膜３４，３６は、シリコン酸化膜１２やイオン注入の際の保護膜となるシリコン酸化膜等を除去する際のウェットエッチング工程において等方的にエッチングされる。このとき、シリコン基板１０上に突出している部分では側面部からもエッチングが進行するため、素子分離絶縁膜３６では、表面周縁部にシリコン基板１０の表面よりも低い窪み５４が形成される。これに対し、素子分離絶縁膜３４では、シリコン基板１０上に延在して張り出し部３８が設けられているため、表面周縁部に窪みが形成されるのを抑制することができる。
【００６０】
表面周縁部に窪みが形成されるのを抑制する観点からは、素子分離絶縁膜３４の張り出し部３８の幅が、素子分離絶縁膜３４，３６の形成後に行われるトータルのエッチング量よりも大きくなるように、オフセット部の幅を適宜設定することが望ましい。オフセット部の幅は、側壁デポ膜１６の膜厚によって制御することができる。
【００６１】
次いで、シリコン基板１０の表面を、例えば７５０℃〜１１００℃の温度で熱酸化し、シリコン酸化膜のゲート絶縁膜５０を形成する。
【００６２】
次いで、ゲート絶縁膜５０上に、例えばＬＰＣＶＤ法により、ポリシリコン膜を堆積する。
【００６３】
次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングし、ポリシリコン膜のゲート電極５２を形成する（図８（ａ））。
【００６４】
次いで、フォトリソグラフィにより、Ｎ型トランジスタの形成領域及びＰ型トランジスタの形成領域の活性領域３４ｂを覆い、Ｐ型トランジスタの形成領域の活性領域３４ａを露出するフォトレジスト膜（図示せず）を形成する。
【００６５】
次いで、このフォトレジスト膜及びゲート電極５２をマスクとしてイオン注入を行い、エクステンション領域となるＰ型不純物層５６を形成する。必要に応じて、Ｐ型不純物層５６とともにＮ型ポケット領域を形成するようにしてもよい。
【００６６】
次いで、例えばアッシングにより、Ｐ型不純物層５６の形成に用いたフォトレジスト膜を除去する。
【００６７】
次いで、フォトリソグラフィにより、Ｐ型トランジスタの形成領域及びＮ型トランジスタ形成領域の活性領域３４ｂを覆い、Ｎ型トランジスタの形成領域の活性領域３４ａを露出するフォトレジスト膜５８を形成する。
【００６８】
次いで、フォトレジスト膜５８及びゲート電極５２をマスクとしてイオン注入を行い、エクステンション領域となるＮ型不純物層６０を形成する（図８（ｂ））。必要に応じて、Ｎ型不純物層６０とともにＰ型ポケット領域を形成するようにしてもよい。
【００６９】
次いで、例えばアッシングにより、フォトレジスト膜５８を除去する。
【００７０】
次いで、全面に、例えばＣＶＤ法により、シリコン酸化膜を堆積する。処理条件は、例えば、温度を４００℃〜６００℃とする。なお、シリコン酸化膜の代わりに、シリコン窒化膜を堆積してもよい。
【００７１】
次いで、全面に堆積したシリコン酸化膜を異方性エッチングし、ゲート電極５２の側壁部分に選択的に残存させる。これにより、シリコン酸化膜のサイドウォールスペーサ６２を形成する（図９（ａ））。
【００７２】
次いで、Ｐ型トランジスタの形成領域の活性領域３４ａ、Ｎ型トランジスタ形成領域の活性領域３４ｂ及びＰウェル４２のコンタクト領域を露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成する。
【００７３】
次いで、このフォトレジスト膜、ゲート電極５２及びサイドウォールスペーサ６２をマスクとしてイオン注入を行う。これにより、Ｐ型トランジスタの形成領域の活性領域３４ａ内に、Ｐ型不純物層５６とともにＰ型トランジスタのソース／ドレイン領域６６を形成するＰ型不純物層６４を形成する。また、Ｎ型トランジスタの形成領域の活性領域３４ｂ内に、ボディコンタクト領域となるＰ型不純物層６２を形成する。また、Ｐウェル４２のコンタクト領域に、Ｐ型不純物層６２を形成する。
【００７４】
次いで、例えばアッシングにより、Ｐ型不純物層６４の形成の際にマスクとして用いたフォトレジスト膜を除去する。
【００７５】
次いで、Ｎ型トランジスタの形成領域の活性領域３４ａＰ型トランジスタ形成領域の活性領域３４ｂ及びＮウェル４８のコンタクト領域を露出し、他の領域を覆うフォトレジスト膜６８を形成する。
【００７６】
次いで、フォトレジスト膜６８、ゲート電極５２及びサイドウォールスペーサ６２をマスクとしてイオン注入を行う。これにより、Ｎ型トランジスタの形成領域の活性領域３４ａ内に、Ｎ型不純物層６０とともにＮ型トランジスタのソース／ドレイン領域７２を形成するＮ型不純物層７０を形成する。また、Ｐ型トランジスタの形成領域の活性領域３４ｂ内に、ボディコンタクト領域となるＮ型不純物層７０を形成する。また、Ｎウェル４８のコンタクト領域に、Ｎ型不純物層７０を形成する（図９（ｂ））。
【００７７】
次いで、例えばアッシングにより、フォトレジスト膜６８を除去する。
【００７８】
次いで、不活性雰囲気中で熱処理を行い、注入した不純物を活性化する。例えば、窒素雰囲気中で、９００℃〜１１００℃のスパイクアニールを行う。
【００７９】
次いで、サリサイドプロセスにより、ソース／ドレイン領域６６，７２上、Ｐ型不純物層６２上、Ｎ型不純物層７０上及びゲート電極５２上に、金属シリサイド層７４を選択的に形成する。金属シリサイド層７４の形成用の金属材料としては、例えば、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等を用いる。
【００８０】
こうして、シリコン基板１０上に、ゲート電極５２及びソース／ドレイン領域７２を有するＮ型トランジスタと、ゲート電極５２及びソース／ドレイン領域６６を有するＰ型トランジスタとを形成する（図１０（ａ））。
【００８１】
次いで、Ｎ型トランジスタ及びＰ型トランジスタが形成されたシリコン基板１０上に、例えばＣＶＤ法により、シリコン酸化膜等の絶縁膜を堆積し、層間絶縁膜７６を形成する。
【００８２】
次いで、例えばＣＭＰ法により、層間絶縁膜７６の表面を平坦化する。
【００８３】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜７６に、Ｎ型トランジスタ及びＰ型トランジスタの各電極上に形成された金属シリサイド層７４に達するコンタクトホール７８を形成する（図１０（ｂ））。
【００８４】
次いで、コンタクトホール７８内に、例えばバリアメタルとタングステンとを含むコンタクトプラグ８０を形成する。
【００８５】
次いで、コンタクトプラグ８０が埋め込まれた層間絶縁膜７６上に、コンタクトプラグ８０を介してゲート電極５２とボディコンタクト領域３４ｂとを電気的に接続する配線層８２を形成する。また、コンタクトプラグ８０を介してソース／ドレイン領域６６，７２、Ｐ型不純物層６４、Ｎ型不純物層７０に接続された配線層８４等を形成する（図１１）。
【００８６】
この後、所望のバックエンドプロセスを経て、本実施形態による半導体装置を完成する。
【００８７】
上述のように、本実施形態による半導体装置の製造方法では、浅い素子分離絶縁膜３４の表面周縁部に窪み５４が形成されないように、シリコン基板１０の表面上に延在する素子分離絶縁膜３４を形成している。これは、以下のような理由によるものである。
【００８８】
第１に、素子分離絶縁膜３４に窪み５４が形成されて膜厚が薄くなると、ソース／ドレイン領域やコンタクト領域の形成のためにイオン注入する不純物が、素子分離絶縁膜３４を突き抜けることがある。例えば、Ｎ型ソース／ドレイン領域７２を形成するための不純物と、Ｐ型不純物層６４を形成するための不純物が素子分離絶縁膜３４を突き抜けると、素子分離絶縁膜３４下において、Ｎ型ソース／ドレイン領域７２とＰ型不純物層６４とが接する（図１３（ａ））。Ｎ型ソース／ドレイン領域７２及びＰ型不純物層６４はいずれも高濃度の不純物層であり、このような高濃度不純物層でＰＮ接合が形成されると、バンド間トンネル電流によってリーク電流が生じる。Ｐ型トランジスタについても同様である。
【００８９】
第２に、素子分離絶縁膜３４に窪み５４が形成されて活性領域の端部が露出されると、露出された活性領域の端部に金属シリサイド層７４が形成されることがある。そして、この金属シリサイド層７４がＮ型ソース／ドレイン領域７２を超えて直にＰウェル４６に接すると、Ｎ型ソース／ドレイン領域７２上に形成された金属シリサイド層７４がＰウェル４６を介してＰ型不純物層６４に接続され、リーク電流の原因となる。Ｐ型トランジスタについても同様である。
【００９０】
このように、浅い素子分離絶縁膜３４の表面周縁部に形成される窪み５４は、種々のリーク電流の原因となる。
【００９１】
これに対し、本実施形態による半導体装置の製造方法では、シリコン基板１０の表面上に延在する素子分離絶縁膜３４を形成し、その後のエッチング工程において素子分離絶縁膜３４の表面周縁部に窪み５４が形成されるのを抑制している。これにより、上述のような注入不純物の突き抜けや露出された活性領域端部での金属シリサイド層７４の形成を抑制し、リーク電流を低減することができる。
【００９２】
このように、本実施形態によれば、素子分離絶縁膜の表面周縁部に窪みが形成されるのを防止することができる。これにより、リーク電流を低減することができ、低消費電力の半導体装置を実現することができる。
【００９３】
［第２実施形態］
第２実施形態による半導体装置及びその製造方法について図１４乃至図２３を用いて説明する。図１乃至図１３に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【００９４】
図１４は、本実施形態による半導体装置の構造を示す概略断面図である。図１５乃至図２０は、本実施形態による半導体装置の製造方法を示す工程断面図である。図２１及び図２２は、張り出し部のない素子分離絶縁膜を用いて製造したＮ型トランジスタのサブスレショルド特性を示すグラフである。図２３は、張り出し部を有する素子分離絶縁膜を用いて製造したＮ型トランジスタのサブスレショルド特性を示すグラフである。
【００９５】
はじめに、本実施形態による半導体装置の構造について、図１４を用いて説明する。
【００９６】
本実施形態による半導体装置は、図１４に示すように、深い素子分離絶縁膜３６の表面周縁部にも窪み５４が形成されていないほかは、第１実施形態による半導体装置と同様である。
【００９７】
図１４（ｂ）に示すように、ゲート電極５２は、素子分離絶縁膜３４上のみならず、素子分離絶縁膜３６上にも延在するように形成される。このとき、素子分離絶縁膜３４，３６の表面周縁部に窪みが形成されていると、窪みの形状に沿ってゲート電極５２が活性領域の角部を覆うように形成されることがある。ゲート電極５２が活性領域の角部を覆うように形成されると、活性領域角部における電界集中が生じ、閾値電圧の変動などの特性ばらつきをもたらすことがある。
【００９８】
素子分離絶縁膜３４のみならず素子分離絶縁膜３６についても表面周縁部に窪みが形成されるのを抑制することにより、トランジスタの特性ばらつきを抑制することができる。
【００９９】
次に、本実施形態による半導体装置の製造方法について図１５乃至図２０を用いて説明する。なお、図１５乃至図１８は、図１のＣ−Ｃ′線断面に沿った工程断面図であり、図１９及び図２０は素子分離溝形成部の拡大断面図である。
【０１００】
まず、図３（ａ）乃至図４（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、素子分離溝１８と、フォトレジスト膜２４を形成する（図１５（ａ）、図１９（ａ））。
【０１０１】
次いで、図３（ｂ）に示す工程と同じシリコン窒化膜１４のエッチング条件を用いて処理を行い、シリコン窒化膜１４及び素子分離溝１８の側壁部分に、側壁デポ膜２６を堆積する（図１９（ｂ））。この際、シリコン窒化膜１４のエッチングもわずかながら進行するが、側壁デポ膜２６の堆積により、シリコン窒化膜１４及び素子分離溝１８の側壁形状は維持される。側壁形状の保護をより確実にする観点から、側壁デポ膜２６は、シリコン基板１０表面のオフセット部の角を覆うように形成することが望ましい。
【０１０２】
次いで、フォトレジスト膜２４、シリコン窒化膜１４及び側壁デポ膜２６をマスクとしてシリコン基板１０をドライエッチングし、深い素子分離絶縁膜３６の形成予定領域の素子分離溝１８を更に掘り下げる。これにより、シリコン基板１０の深い素子分離絶縁膜３６の形成予定領域に、深さが例えば２５０ｎｍ〜３５０ｎｍの素子分離溝２８を形成する（図１５（ｂ）、図２０（ａ））。この際、素子分離溝１８の側壁部分には側壁デポ膜２６が形成されているため、素子分離溝２８の開口幅は側壁デポ膜２６の分だけ狭くなり、素子分離溝２８の側壁部分には段差３０が形成される。
【０１０３】
次いで、例えば弗酸水溶液を用いたウェット洗浄処理を行い、側壁デポ膜２６を除去する（図１６（ａ）、図２０（ｂ））。
【０１０４】
次いで、例えば熱酸化法により、素子分離溝１８，２８の内面に、ライナー膜としてのシリコン酸化膜（図示せず）を形成する。この熱酸化工程は、素子分離溝１８，２６のシリコン基板１０表面の角部を丸める効果もある。
【０１０５】
次いで、全面に、例えば高密度プラズマＣＶＤ法により、素子分離溝１８、２８を埋め込むに十分な膜厚のシリコン酸化膜３２を堆積する（図１６（ｂ））。
【０１０６】
次いで、例えばＣＭＰ法により、シリコン窒化膜１４上のシリコン酸化膜３２を除去する。
【０１０７】
こうして、いわゆるＳＴＩ法により、素子分離溝１８に埋め込まれたシリコン酸化膜３２により浅い素子分離絶縁膜３４を形成し、素子分離溝２８に埋め込まれたシリコン酸化膜３２により深い素子分離絶縁膜３６を形成する。
【０１０８】
このように形成した素子分離絶縁膜３４，３６は、素子分離溝１８，２８の開口幅とシリコン窒化膜１４の開口幅との違いに起因して、シリコン基板１０の表面上に延在する張り出し部３８を有している（図１７（ａ））。
【０１０９】
なお、素子分離絶縁膜３４，３６の張り出し部３８の幅は、第１実施形態の場合と同様、側壁デポ膜１６の膜厚により制御することができる。
【０１１０】
次いで、シリコン窒化膜１４をマスクとして、例えば弗酸水溶液を用いたウェットエッチングにより、素子分離絶縁膜３４，３６の表面を、所定量エッチングする。このエッチングは、完成したトランジスタにおいて、活性領域の表面の高さと素子分離絶縁膜３４，３６の表面の高さとが同程度になるように調整するためのものである。
【０１１１】
次いで、例えばホットリン酸を用いたウェットエッチングにより、シリコン窒化膜１４を除去する。
【０１１２】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１２を除去する（図１７（ｂ））。
【０１１３】
この後、図７（ｂ）乃至図１１に示す第１実施形態による半導体装置の製造方法と同様にして、本実施形態による半導体装置を完成する。
【０１１４】
張り出し部３８を有する素子分離絶縁膜３４，３６を形成することにより、素子分離絶縁膜３４，３６の表面周縁部に窪み５４が形成されるのを抑制することができる。これにより、リーク電流を低減し、トランジスタ特性のばらつきを抑制することができる。
【０１１５】
図２１及び図２２は、張り出し部３８のない素子分離絶縁膜３４，３６を用いて製造したＮ型トランジスタのサブスレショルド特性を示すグラフである。図２３は、張り出し部３８を有する素子分離絶縁膜３４，３６を用いて製造したＮ型トランジスタのサブスレショルド特性を示すグラフである。図２１はＩｄ−Ｖｇ特性を示すグラフであり、図２２及び図２３はＳパラメータとＩｄとの関係を示すグラフである。なお、Ｖｇはゲート電極を、Ｉｄはドレイン電流を意味する。
【０１１６】
図２１に示すように、張り出し部３８のない素子分離絶縁膜３４，３６を用いて製造したＮ型トランジスタでは、サブスレショルド領域にハンプが観察され、また、特性ばらつきが大きいことがわかる。特に、バックゲートバイアスの浅いＶｂ＝０の場合に顕著である。図２１の測定結果をＳパラメータとドレイン電流Ｉｄとの関係に書き換えた図２２では、ドレイン電流Ｉｄが１０−７Ａ／μｍ２近傍の領域に、サブスレショルド領域のハンプを示す明確なピークが認められる。
【０１１７】
これに対し、張り出し部３８を有する素子分離絶縁膜３４，３６を用いて製造した本実施形態のＮ型トランジスタでは、図２３に示すように、Ｓパラメータとドレイン電流Ｉｄとの関係にピークは観察されず、特性ばらつきも小さかった。この結果から、張り出し部３８を有する素子分離絶縁膜３４，３６を用いて製造した本実施形態のＮ型トランジスタにおいて、ハンプ並びに特性ばらつきを抑制できることを確認できた。
【０１１８】
このように、本実施形態によれば、素子分離絶縁膜の表面周縁部に窪みが形成されるのを抑制することができる。これにより、リーク電流及び特性ばらつきを低減することができ、信頼性が高く低消費電力の半導体装置を実現することができる。
【０１１９】
［第３実施形態］
第３実施形態による半導体装置の製造方法について図２４乃至図２８を用いて説明する。図１乃至図２３に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１２０】
図２４乃至図２８は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１２１】
本実施形態では、第２実施形態による半導体装置の他の製造方法を示す。なお、図２４乃至図２８は、図１のＣ−Ｃ′線断面に沿った工程断面図である。
【０１２２】
まず、図３（ａ）乃至図４（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、素子分離溝１８を形成する。
【０１２３】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５ｎｍ〜１５ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる絶縁膜２０を形成する（図２４（ａ））。絶縁膜２０は、シリコンとは異なるエッチング特性を有するものであればシリコン酸化膜に限定されるものではなく、例えばシリコン窒化膜により形成してもよい。
【０１２４】
次いで、絶縁膜２０をエッチバックし、シリコン窒化膜１４及び素子分離溝１８の側壁部分に、絶縁膜２０よりなるサイドウォールスペーサ２２を形成する（図２４（ｂ））。
【０１２５】
次いで、フォトリソグラフィにより、深い素子分離絶縁膜３６の形成予定領域を露出し、活性領域３４ａと活性領域３４ｂとを分離する浅い素子分離絶縁膜３４の形成予定領域を覆うフォトレジスト膜２４を形成する（図２５（ａ））。
【０１２６】
次いで、フォトレジスト膜２４、シリコン窒化膜１４及びサイドウォールスペーサ２２をマスクとしてシリコン基板１０をドライエッチングし、深い素子分離絶縁膜３６の形成予定領域の素子分離溝１８を更に掘り下げる。これにより、シリコン基板１０の深い素子分離絶縁膜３６の形成予定領域に、深さが例えば２５０ｎｍ〜３５０ｎｍの素子分離溝２８を形成する。この際、素子分離溝１８の側壁部分にはサイドウォールスペーサ２２が形成されているため、素子分離溝２８の開口幅はサイドウォールスペーサ２２の分だけ狭くなり、素子分離溝２８の側壁部分には段差３０が形成される。
【０１２７】
次いで、例えばアッシングにより、フォトレジスト膜２４を除去する（図２５（ａ））。
【０１２８】
次いで、例えば弗酸水溶液を用いたウェット洗浄処理を行い、サイドウォールスペーサ２２を除去する（図２６（ａ））。
【０１２９】
次いで、例えば熱酸化法により、素子分離溝１８，２８の内面に、ライナー膜としてのシリコン酸化膜（図示せず）を形成する。この熱酸化工程は、素子分離溝１８，２８のシリコン基板１０表面の角部を丸める効果もある。
【０１３０】
次いで、全面に、例えば高密度プラズマＣＶＤ法により、素子分離溝１８、２８を埋め込むに十分な膜厚のシリコン酸化膜３２を堆積する（図２６（ｂ））。
【０１３１】
次いで、例えばＣＭＰ法により、シリコン窒化膜１４上のシリコン酸化膜３２を除去する。
【０１３２】
こうして、いわゆるＳＴＩ法により、素子分離溝１８に埋め込まれたシリコン酸化膜３２により浅い素子分離絶縁膜３４を形成し、素子分離溝２８に埋め込まれたシリコン酸化膜３２により深い素子分離絶縁膜３６を形成する。
【０１３３】
このように形成した素子分離絶縁膜３４，３６は、素子分離溝１８，２８の開口幅とシリコン窒化膜１４の開口幅との違いに起因して、シリコン基板１０の表面上に延在する張り出し部３８を有している（図２７（ａ））。
【０１３４】
なお、素子分離絶縁膜３４，３６の張り出し部３８の幅は、第１実施形態の場合と同様、側壁デポ膜１６の膜厚により制御することができる。
【０１３５】
次いで、シリコン窒化膜１４をマスクとして、例えば弗酸水溶液を用いたウェットエッチングにより、素子分離絶縁膜３４，３６の表面を、所定量エッチングする。このエッチングは、完成したトランジスタにおいて、活性領域の表面の高さと素子分離絶縁膜３４，３６の表面の高さとが同程度になるように調整するためのものである。
【０１３６】
次いで、例えばホットリン酸を用いたウェットエッチングにより、シリコン窒化膜１４を除去する。
【０１３７】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１２を除去する（図２７（ｂ））。
【０１３８】
この後、図７（ｂ）乃至図１１に示す第１実施形態による半導体装置の製造方法と同様にして、本実施形態による半導体装置を完成する。
【０１３９】
張り出し部３８を有する素子分離絶縁膜３４，３６を形成することにより、素子分離絶縁膜３４，３６の表面周縁部に窪み５４が形成されるのを抑制することができる。これにより、リーク電流を低減し、トランジスタ特性のばらつきを抑制することができる。
【０１４０】
このように、本実施形態によれば、素子分離絶縁膜の表面周縁部に窪みが形成されるのを抑制することができる。これにより、リーク電流及び特性ばらつきを低減することができ、信頼性が高く低消費電力の半導体装置を実現することができる。
【０１４１】
［第４実施形態］
第４実施形態による半導体装置の製造方法について図２９乃至図３４を用いて説明する。図１乃至図２８に示す第１乃至第３実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１４２】
図２９乃至図３４は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１４３】
本実施形態では、第２実施形態による半導体装置の他の製造方法を示す。なお、図２９乃至図３４は、図１のＣ−Ｃ′線断面に沿った工程断面図である。
【０１４４】
まず、シリコン基板１０上に、例えば熱酸化法により、例えば膜厚５ｎｍ〜１０ｎｍ程度のシリコン酸化膜１２を形成する。酸化温度は、例えば、８５０℃〜１０００℃とする。
【０１４５】
次いで、シリコン酸化膜１２上に、例えばＬＰＣＶＤ法により、例えば膜厚６０〜１００ｎｍ程度のシリコン窒化膜１４を形成する。成長温度は、例えば、７００℃〜８００℃とする（図２９（ａ））。
【０１４６】
次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜１４及びシリコン酸化膜１２をパターニングし、素子分離絶縁膜３４，３６の形成予定領域のシリコン窒化膜１４及びシリコン酸化膜１２を除去する（図２９（ｂ））。
【０１４７】
次いで、シリコン窒化膜１４をマスクとしてシリコン基板１０をドライエッチングし、シリコン基板１０の素子分離絶縁膜３４，３６の形成予定領域に、深さが例えば１００ｎｍ〜２００ｎｍの素子分離溝１８を形成する（図３０（ａ））。
【０１４８】
次いで、フォトリソグラフィにより、深い素子分離絶縁膜３６の形成予定領域を露出し、活性領域３４ａと活性領域３４ｂとを分離する浅い素子分離絶縁膜３４の形成予定領域を覆うフォトレジスト膜２４を形成する。
【０１４９】
次いで、フォトレジスト膜２４及びシリコン窒化膜１４をマスクとしてシリコン基板１０をドライエッチングし、深い素子分離絶縁膜３６の形成予定領域の素子分離溝１８を更に掘り下げる。これにより、シリコン基板１０の深い素子分離絶縁膜３６の形成予定領域に、深さが例えば２５０ｎｍ〜３５０ｎｍの素子分離溝２８を形成する（図３０（ｂ））。
【０１５０】
次いで、例えばアッシングにより、フォトレジスト膜２４を除去する（図３１（ａ））。
【０１５１】
次いで、例えば熱酸化法により、素子分離溝１８，２８の内面に、ライナー膜としてのシリコン酸化膜（図示せず）を形成する。この熱酸化工程は、素子分離溝１８，２８のシリコン基板１０表面の角部を丸める効果もある。
【０１５２】
次いで、全面に、例えば高密度プラズマＣＶＤ法により、素子分離溝１８、２８を埋め込むに十分な膜厚のシリコン酸化膜３２を堆積する（図３１（ｂ））。
【０１５３】
次いで、例えばＣＭＰ法により、シリコン窒化膜１４上のシリコン酸化膜３２を除去する（図３２（ａ））。
【０１５４】
次いで、シリコン窒化膜１４をマスクとして、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜３２の表面を、所定量エッチングする。このエッチングは、完成したトランジスタにおいて、活性領域の表面の高さと素子分離絶縁膜３４，３６の表面の高さとが同程度になるように調整するためのものである。
【０１５５】
次いで、例えばホットリン酸を用いたウェットエッチングにより、シリコン窒化膜１４を除去する（図３２（ｂ））。
【０１５６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０ｎｍ〜２０ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる絶縁膜８６を形成する（図３３（ａ））。
【０１５７】
次いで、絶縁膜８６をエッチバックし、シリコン基板１０の表面から突出しているシリコン酸化膜３２の側壁部分に、絶縁膜８６よりなるサイドウォールスペーサ８８を形成する。これにより、素子分離溝１８に埋め込まれたシリコン酸化膜３２とサイドウォールスペーサ８８とを有する素子分離絶縁膜３４と、素子分離溝２８に埋め込まれたシリコン酸化膜３２とサイドウォールスペーサ８８とを有する素子分離絶縁膜３６とを形成する。
【０１５８】
このように形成した素子分離絶縁膜３４，３６は、シリコン基板１０の表面上に延在する張り出し部３８（サイドウォールスペーサ８８）を有している（図３３（ｂ））。
【０１５９】
なお、素子分離絶縁膜３４，３６の張り出し部３８の幅は、サイドウォールスペーサ８８の膜厚により制御することができる。
【０１６０】
次いで、必要に応じて熱処理を行い、素子分離絶縁膜３４，３６の膜質を向上する。例えば、窒素雰囲気中、９００℃、３０分間の熱処理を行う。この熱処理を行うことにより素子分離絶縁膜３４，３６が緻密な膜となり、以降のウェットエッチング工程において弗酸水溶液に対するエッチングレートを低下することができ、素子分離絶縁膜３４，３６の表面周縁部に窪み５４が発生するのを抑制することができる。
【０１６１】
この後、図７（ｂ）乃至図１１に示す第１実施形態による半導体装置の製造方法と同様にして、本実施形態による半導体装置を完成する。
【０１６２】
張り出し部３８を有する素子分離絶縁膜３４，３６を形成することにより、素子分離絶縁膜３４，３６の表面周縁部に窪み５４が形成されるのを抑制することができる。これにより、リーク電流を低減し、トランジスタ特性のばらつきを抑制することができる。
【０１６３】
このように、本実施形態によれば、素子分離絶縁膜の表面周縁部に窪みが形成されるのを抑制することができる。これにより、リーク電流及び特性ばらつきを低減することができ、信頼性が高く低消費電力の半導体装置を実現することができる。
【０１６４】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１６５】
例えば、上記第１乃至第３実施形態では、シリコン窒化膜１４のパターニングの際に側壁デポ膜１６が堆積されるエッチング条件を用いたが、必ずしもシリコン窒化膜１４のパターニングと同時に側壁膜を形成する必要はない。シリコン窒化膜１４のパターニング後、シリコンに対してエッチング選択性を有する絶縁膜を堆積してエッチバックを行うことにより、側壁デポ膜１６の代わりとなる側壁膜を形成するようにしてもよい。この側壁膜をマスクに用いて素子分離溝２８を掘り下げるようにしてもよい。
【０１６６】
また、上記実施形態では、基板としてバルクのシリコン基板１０を用いる例を示したが、バルクのシリコン基板１０の代わりにＳＯＩ基板を用いてもよい。この場合、ＳＯＩ基板の埋め込み絶縁層に達しない浅い素子分離絶縁膜３２と、ＳＯＩ基板の埋め込み絶縁層に達する深い素子分離絶縁膜３４とを形成する。２重ウェルの外のウェル（Ｐウェル４２及びＮウェル４８）の代わりにＳＯＩ基板の埋め込み絶縁層を用いることにより、Ｎウェル４０及びＰウェル４６を他のウェルから分離することができる。
【０１６７】
また、上記実施形態では、一の半導体基板上に複数のトランジスタを形成することを考慮して、各トランジスタの形成領域を互いに分離する例を示したが、複数のトランジスタを形成しない場合には、必ずしもトランジスタ間を分離するための構造を形成する必要はない。例えば、ウェルを２重のウェル構造にしなくてもよく、ウェルよりも深い素子分離絶縁膜を設けなくてもよい。
【０１６８】
また、上記第１乃至第４実施形態では、素子分離絶縁膜３４，３６の形成後にウェルを形成しているが、ウェルの形成後に素子分離絶縁膜３２，３４を形成するようにしてもよい。
【０１６９】
また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
【０１７０】
以上の実施形態に関し、更に以下の付記を開示する。
【０１７１】
（付記１）
半導体基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜をパターニングし、前記第１の絶縁膜に第１の開口部及び第２の開口部を形成する工程と、
前記第１の開口部の側面及び前記第２の開口部の側面に、第１の側壁膜を形成する工程と、
前記第１の絶縁膜及び前記第１の側壁膜をマスクとして、前記半導体基板をエッチングし、前記第１の開口部及び前記第２の開口部を掘り下げる工程と、
前記第１の開口部及び前記第２の開口部を掘り下げる工程の後、前記第１の側壁膜を除去し、前記第１の開口部及び前記第２の開口部内にそれぞれ前記半導体基板の表面の一部を含む第１のオフセット部及び第２のオフセット部を形成する工程と、
前記第１の絶縁膜をマスクとして前記第１の開口部の底面をエッチングする工程と
を有することを特徴とする半導体装置の製造方法。
【０１７２】
（付記２）
付記１記載の半導体装置の製造方法において、
前記第１のオフセット部及び前記第２のオフセット部を形成する工程の後、少なくとも前記第１のオフセット部上に第２の側壁膜を形成する工程を更に有し、
前記第１の開口部の前記底部をエッチングする工程では、前記第１の絶縁膜及び前記第２の側壁膜をマスクとして前記第１の開口部の前記底面をエッチングする
ことを特徴とする半導体装置の製造方法。
【０１７３】
（付記３）
付記２記載の半導体装置の製造方法において、
前記第２の側壁膜を形成する工程では、前記第１の開口部内における前記半導体基板の側壁上及び前記第１のオフセット部上に連続して、前記第２の側壁膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１７４】
（付記４）
付記２又は３記載の半導体装置の製造方法において、
前記第２の側壁膜を形成する工程及び前記第１の絶縁膜及び前記第２の側壁膜をマスクとして前記第１の開口部の底面をエッチングする工程は、少なくとも前記第１のオフセット部上に反応生成物が形成される条件で前記半導体基板をエッチングする工程を有する
ことを特徴とする半導体装置の製造方法。
【０１７５】
（付記５）
付記２又は３記載の半導体装置の製造方法において、
前記第２の側壁膜を形成する工程は、
前記第１の開口部内に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をエッチングして、少なくとも前記第１のオフセット部上に前記第２の絶縁膜を残す工程と、
を有することを特徴とする半導体装置の製造方法。
【０１７６】
（付記６）
付記２記載の半導体装置の製造方法において、
前記第２の側壁膜を形成する工程の前に、前記第２の開口部上にエッチングマスクを形成する工程と、
前記第１の絶縁膜及び前記第２の側壁膜をマスクとして前記第１の開口部の底面をエッチングする工程の後に、前記エッチングマスクを除去する工程と
を更に有することを特徴とする半導体装置の製造方法。
【０１７７】
（付記７）
付記２乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記第１の絶縁膜及び前記第２の側壁膜をマスクとして前記第１の開口部の底面をエッチングする工程の後に、
前記第２の側壁膜を除去する工程と、
前記第１の開口部内に埋め込まれた第１の素子分離絶縁膜と、前記第２の開口部内に埋め込まれた第２の素子分離絶縁膜とを形成する工程と、
前記第１の素子分離絶縁膜及び前記第２の素子分離絶縁膜の形成後に、前記第１の絶縁膜を除去する工程と、を有し、
前記第１の素子分離絶縁膜は、前記第１のオフセット部上に延在する第１の張り出し部を有し、前記第２の素子分離絶縁膜は、前記第２のオフセット部上に延在する第２の張り出し部を有する
ことを特徴とする半導体装置の製造方法。
【０１７８】
（付記８）
半導体基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜をパターニングし、前記第１の絶縁膜に第１の開口部及び第２の開口部を形成する工程と、
前記第１の絶縁膜をマスクとして前記半導体基板をエッチングし、前記第１の開口部及び前記第２の開口部を掘り下げる工程と、
前記第１の絶縁膜をマスクとして前記第１の開口部の底部をエッチングする工程と、
前記第１の開口部内に、少なくとも前記半導体基板の表面より高い位置に上面を有する第１の埋め込み絶縁膜を形成し、前記第２の開口部内に、少なくとも前記半導体基板の表面より高い位置に上面を有する第２の埋め込み絶縁膜を形成する工程と、
前記第１の埋め込み絶縁膜及び前記第２の埋め込み絶縁膜を形成する工程の後、前記第１の絶縁膜を除去する工程と、
前記第１の絶縁膜を除去する工程の後、前記半導体基板表面より高い位置にある前記第１の埋め込み絶縁膜及び前記第２の埋め込み絶縁膜の側面に第１の側壁膜を形成し、前記第１の埋め込み絶縁膜及び前記第１の側壁膜を含む第１の素子分離絶縁膜と、前記第２の埋め込み絶縁膜及び前記第１の側壁膜を含む第２の素子分離絶縁膜とを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１７９】
（付記９）
付記８記載の半導体装置の製造方法において、
前記第１の側壁膜を形成する工程は、
前記半導体基板上、前記第１の埋め込み絶縁膜上及び前記第２の埋め込み絶縁膜に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の一部をエッチングして、前記半導体基板表面より高い位置にある前記第１の埋め込み絶縁膜及び前記第２の埋め込み絶縁膜の側面に前記第２の絶縁膜を残す工程と、
を有することを特徴とする付記７に記載の半導体装置の製造方法。
【０１８０】
（付記１０）
付記８又は９記載の半導体装置の製造方法において、
前記第１の側壁膜を加熱する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１８１】
（付記１１）
付記８乃至１０のいずれか１項に記載の半導体装置の製造方法において、
前記第２の側壁膜を形成する工程の前に、前記第２の開口部上にエッチングマスクを形成する工程と、
前記第１の絶縁膜及び前記第２の側壁膜をマスクとして前記第１の開口部の底面をエッチングする工程の後に、前記エッチングマスクを除去する工程と
を更に有することを特徴とする半導体装置の製造方法。
【０１８２】
（付記１２）
付記７又は８記載の半導体装置の製造方法において、
前記第１の素子分離絶縁膜及び前記第２の素子分離絶縁膜を形成する工程の後、前記第１の素子分離絶縁膜及び前記第２の素子分離絶縁膜の表面をエッチングする工程を更に有し、
前記第１の素子分離絶縁膜及び前記第２の素子分離絶縁膜の表面をエッチングする工程において前記第１のオフセット部上の前記第１の素子分離絶縁膜及び前記第２のオフセット部上の前記第２の素子分離絶縁膜がすべて除去されないように、前記第１の側壁膜の膜厚を規定する
ことを特徴とする半導体装置の製造方法。
【０１８３】
（付記１３）
付記７又は８記載の半導体装置の製造方法において、
前記第２の素子分離絶縁膜により、第１の活性領域及び第２の活性領域を画定し、
前記第１の素子分離絶縁膜により、前記第１の活性領域及び前記第２の活性領域を含むトランジスタ形成領域を画定する
ことを特徴とする半導体装置の製造方法。
【０１８４】
（付記１４）
付記１３記載の半導体装置の製造方法において、
前記第１の活性領域は、ソース／ドレイン領域及びボディ領域を含み
前記第２の活性領域は、ボディコンタクト領域を含む
ことを特徴とする半導体装置の製造方法。
【符号の説明】
【０１８５】
１０…シリコン基板
１２，３２…シリコン酸化膜
１４…シリコン窒化膜
１６，２６…側壁デポ膜
１８，２８…素子分離溝
２０，８６…絶縁膜
２２，６２，８８…サイドウォールスペーサ
２４，４４，５８，６８…フォトレジスト膜
３０…段差
３４，３６…素子分離絶縁膜
３４ａ，３４ｂ，３６ａ…活性領域
３８…張り出し部
４０，４８…Ｎウェル
４２，４６…Ｐウェル
５０…ゲート絶縁膜
５２…ゲート電極
５４…窪み
５６，６４…Ｐ型不純物層
６０，７０…Ｎ型不純物層
６６…Ｐ型ソース／ドレイン領域
７２…Ｎ型ソース／ドレイン領域
７４…金属シリサイド層
７６…層間絶縁膜
７８…コンタクトホール
８０…コンタクトプラグ
８２，８４…配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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