(57)【要約】【課題】消費電力を低減した不揮発性半導体記憶装置を提供する。【解決手段】この不揮発性半導体記憶装置は、複数のメモリセルを直列接続してなるＮＡＮＤセルユニットを複数配列してなるメモリセルアレイを備える。ビット線は、ＮＡＮＤセルユニットの一端に接続され、ソース線はＮＡＮＤセルユニットの他端に接続される。センスアンプ回路は、ビット線に接続されている、センスアンプ回路は、電源電圧端子とセンスノードとの間に接続される第１スイッチ回路と、センスノードに接続されるセンスアンプと、センスアンプから出力された信号をラッチするラッチ回路とを備える。第１スイッチ回路は、ラッチ回路がラッチしたデータに従って、非導通状態に切り替わる。【選択図】図５
2014197442.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを直列接続してなるＮＡＮＤセルユニットを複数配列してなるメモリセルアレイと、
前記ＮＡＮＤセルユニットの一端に接続されるビット線と、
前記ＮＡＮＤセルユニットの他端に接続されるソース線と、
前記ビット線に接続されるセンスアンプ回路と
を備え、
前記センスアンプ回路は、電源電圧端子とセンスノードとの間に接続される第１スイッチ回路と、
前記センスノードに接続されるセンスアンプと、
前記センスアンプから出力された信号をラッチするラッチ回路と、
を備え、
前記第１スイッチ回路は、前記ラッチ回路がラッチしたデータに従って、非導通状態に切り替わるように構成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１スイッチ回路が非導通状態に切り替わった後は、前記ビット線は、前記ＮＡＮＤセルユニットのみを介して前記ソース線に放電される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
グローバル配線と前記ビット線との間に接続される第２スイッチ回路を更に備え、
前記第２スイッチ回路は、前記ラッチ回路がラッチしたデータに従って、非導通状態から導通状態に切り替わるように構成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
複数のメモリセルを直列接続してなるＮＡＮＤセルユニットを複数配列してなるメモリセルアレイと、前記ＮＡＮＤセルユニットの一端に接続されるビット線と、前記ＮＡＮＤセルユニットの他端に接続されるソース線と、前記ビット線に接続されるセンスアンプ回路とを備えた不揮発性半導体記憶装置の読み出し方法において、
前記ＮＡＮＤセルユニットに含まれるメモリセルから読み出されたデータをラッチ回路にラッチするステップと、
前記ラッチ回路のラッチデータに従って、前記ビット線への電圧の供給を停止するステップと
を備えたことを特徴とする不揮発性半導体記憶装置の読み出し方法。
【請求項５】
前記ラッチ回路のラッチデータに従って、前記ビット線とグローバル配線とを短絡するステップを更に備えた請求項４記載の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、不揮発性半導体記憶装置及びその読み出し方法に関する。
【背景技術】
【０００２】
電気的書き換えが可能でかつ、高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルを隣接するもの同士でソース／ドレイン拡散層を共有する形で直列接続して、ＮＡＮＤセルユニットを構成する。ＮＡＮＤセルユニットの両端はそれぞれ、選択ゲートトランジスタを介してビット線及びソース線に接続される。
【０００３】
このようなＮＡＮＤ型フラッシュメモリでは、記憶容量の増大を目的として、１つのメモリセルに２ビット以上のデータを記憶する多値記憶方式が用いられている。この多値記憶方式（ＭＬＣ）を用いる場合、１つのメモリセルからデータを読み出すために、値が互いに異なる複数のワード線電圧を印加して、１つのメモリセルにおいて複数回の読み出し動作を行う。
【０００４】
また、１つのメモリセルに１ビットのデータのみを記憶する単値記憶方式（ＳＬＣ）を用いる場合においても、１つのメモリセルにおいて複数回の読み出し動作を行うことがある。
このような複数回の読み出し動作を行う場合には、その都度ビット線を所定の電位に充電する。この充電動作は、ＮＡＮＤ型フラッシュメモリの消費電力の増大の原因となっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２０１０−５２９５８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下に記載の実施の形態は消費電力を低減した不揮発性半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００７】
以下に説明する実施の形態の不揮発性半導体記憶装置は、複数のメモリセルを直列接続してなるＮＡＮＤセルユニットを複数配列してなるメモリセルアレイを備える。ビット線は、ＮＡＮＤセルユニットの一端に接続され、ソース線はＮＡＮＤセルユニットの他端に接続される。センスアンプ回路は、ビット線に接続されている、センスアンプ回路は、電源電圧端子とセンスノードとの間に接続される第１スイッチ回路と、センスノードに接続されるセンスアンプと、センスアンプから出力された信号をラッチするラッチ回路とを備える。第１スイッチ回路は、ラッチ回路がラッチしたデータに従って、非導通状態に切り替わるように構成されている。
【図面の簡単な説明】
【０００８】
【図１Ａ】第１の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図１Ｂ】第１の実施の形態に係る不揮発性半導体記憶装置の構成を示す等価回路図である。
【図１Ｃ】メモリセルＭＣの断面構造を示す概略図である。
【図１Ｄ】選択トランジスタＳＧ１、ＳＧ２の断面構造を示す概略図である。
【図１Ｅ】ＮＡＮＤセルユニットＮＵの断面構造を示す概略図である。
【図２】ＮＡＮＤ型フラッシュメモリにおける多値記憶方式について説明する概略図である。
【図３】ＮＡＮＤ型フラッシュメモリにおける多値記憶方式について説明する概略図である。
【図４】ＮＡＮＤ型フラッシュメモリにおける多値記憶方式について説明する概略図である。
【図５】第１の実施の形態の不揮発性半導体記憶装置のセンスアンプ回路１１２の具体的構成例を示すブロック図である。
【図６】第１の実施の形態の不揮発性半導体記憶装置の読み出し動作を説明するフローチャートである。
【図７】第２の実施の形態の不揮発性半導体記憶装置のセンスアンプ回路１１２の具体的構成例を示すブロック図である。
【図８】第２の実施の形態の不揮発性半導体記憶装置の読み出し動作を説明するフローチャートである。
【発明を実施するための形態】
【０００９】
次に、実施の形態に係る不揮発性半導体記憶装置を図面に基づいて説明する。
【００１０】
［第１の実施の形態］
まず、図１Ａ及び図１Ｂを参照して、第１の実施の形態に係る不揮発性半導体記憶装置の構成を説明する。図１Ａは、第１実施形態に係る不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の構成を示すブロック図である。図１Ｂは、メモリセルアレイ１１１の構成を示す等価回路図である。なお、図１Ｂにおいて、ワード線ＷＬが延びる方向をワード線方向と、ビット線ＢＬが延びる方向をビット線方向と称する。
【００１１】
第１実施形態に係る不揮発性半導体記憶装置は、図１Ａに示すように、メモリセルアレイ１１１、センスアンプ１１２、ロウデコーダ１１３、データ線１１４、Ｉ／Ｏバッファ１１５、制御信号発生回路１１６、アドレスレジスタ１１７、カラムデコーダ１１８、内部電圧発生回路１１９、及び基準電圧発生回路１２０を有する。
【００１２】
メモリセルアレイ１１１は、図１Ｂに示すように、ＮＡＮＤセルユニットＮＵをマトリクス配列して構成されている。各ＮＡＮＤセルユニットＮＵは、例えば６４個の直列接続された電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ６３（メモリストリング）と、そのメモリストリングの両端をそれぞれビット線ＢＬと共通ソース線ＣＥＬＳＲＣに接続するための選択トランジスタＳＧ１、ＳＧ２を有する。
【００１３】
ＮＡＮＤセルユニットＮＵ内のメモリセルＭ０〜Ｍ６３の制御ゲートは、異なるワード線ＷＬ０〜ＷＬ６３に接続されている。選択トランジスタＳＧ１、ＳＧ２のゲートは、それぞれ選択ゲート線ＳＧＤ、ＳＧＳに接続されている。１つのワード線ＷＬを共有するＮＡＮＤセルユニットＮＵの集合は、データ消去の単位となるブロックＢＬＫを構成する。図示は省略するが、複数のブロックＢＬＫが、ビット線方向に配列されている。
【００１４】
各ビット線ＢＬは、図１Ａに示すセンスアンプ１１２に接続される。１つのワード線ＷＬに共通に接続された複数のメモリセルＭＣが１ページ、または複数ページを構成する。
【００１５】
センスアンプ１１２は、図１Ａに示すように、メモリセルアレイ１１１のビット線方向に配置され、ビット線ＢＬに接続されてページ単位のデータ読み出しを行うと共に、１ページの書き込みデータを保持するデータラッチを兼ねる。即ち、読み出し及び書き込みはページ単位で行われる。センスアンンプ１１２には、入出力データを一時保持するデータキャッシュ及びカラム選択を行うカラム選択ゲート回路（図示せず）が設けられている。
【００１６】
ロウデコーダ１１３は、図１Ａに示すように、メモリセルアレイ１１１のワード線方向に配置され、ロウアドレスに従ってワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳを選択駆動する。このロウデコーダ１１３は、ワード線ドライバ及び選択ゲート線ドライバを含む。また、センスアンプ１１２内のカラム選択ゲート回路を制御するカラムデコーダ１１８が、センスアンプ１１２に付随して設けられている。ロウデコーダ１１３、カラムデコーダ１１８及びセンスアンプ１１２は、メモリセルアレイ１１１のデータ読み出しと書き込みを行うための読み出し／書き込み回路を構成している。
【００１７】
外部入出力ポートＩ／Ｏとセンスアンプ１１２との間では、入出力バッファ１１５及びデータ線１１４によりデータ転送が行われる。即ち、センスアンプ１１２に読み出されたページデータは、データ線１１４に出力され、入出力バッファ１１５を介して入出力ポートＩ／Ｏに出力される。また入出力ポートＩ／Ｏから供給される書き込みデータは、入出力バッファ１１５を介し、センスアンプ１１２にロードされる。
【００１８】
入出力ポートＩ／Ｏから供給されるアドレスデータＡｄｄは、アドレスレジスタ１１７を介してロウデコーダ１１３及びカラムデコーダ１１８に供給される。入出力ポートＩ／Ｏから供給されるコマンドデータＣｏｍはデコードされて制御信号発生回路１１６にセットされる。
【００１９】
チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥの各外部制御信号は、制御信号発生回路１１６に供給される。制御信号発生回路１１６は、コマンドＣｏｍ及び外部制御信号に基づいて、メモリ動作全般の動作制御を行う他、内部電圧発生回路１１９を制御して、データ読み出し、書き込み及び消去に必要な各種内部電圧を発生させる。
また、制御信号発生回路１１６は、基準電圧生成回路２０から基準電圧を印加される。制御信号発生回路１１６は、ソース線ＳＬ側の選択メモリセルＭから書き込みを行ない且つ読み出し動作を制御する。
【００２０】
図１Ｃ及び図１Ｄは、メモリセルＭＣ及び選択トランジスタＳＧ１、ＳＧ２の概略の断面構造を示している。図示しない半導体基板上に形成されたｐ型ウェル２には、ｎ型のソース、ドレイン拡散層１５が形成されている。２つの拡散層１５に挟まれたｐ型ウェル２の領域は、メモリセルＭＣを構成するＭＯＳＦＥＴのチャネル領域として機能する。
またｐ型ウェル２にはゲート絶縁膜１０を介して浮遊ゲート（ＦＧ）１１が形成される。浮遊ゲート１１は、その中に電荷を保持可能に構成され、その電荷量によってメモリセルＭＣの閾値電圧が決まる。なお、浮遊ゲートの代わりの電荷蓄積膜として、電荷トラップ膜を用いてもよい。この浮遊ゲート１１の上にはゲート間絶縁膜１２を介して制御ゲート（ＣＧ）１３が形成されている。
【００２１】
選択トランジスタＳＧ１、ＳＧ２は、図示しない半導体基板上に形成されたｐ型ウェル２と、このｐ型ウェル２の表面に形成されたｎ型のソース・ドレイン拡散層１５を備えている。なお、拡散層の代わりに、フリンジ電界を利用したソース・ドレインを用いてもよい。ｐ型ウェル２の上にはゲート絶縁膜１０を介して制御ゲート１１´が形成されている。
【００２２】
図１Ｅは、メモリセルアレイ１内の１つのＮＡＮＤセルユニットＮＵの概略の断面図を示している。この例において、１つのＮＡＮＤセルユニットＮＵは、図１Ｃに示す構成を有する６４個のメモリセルＭＣと、図１Ｄの構成を有する選択トランジスタＳＧ１、ＳＧ２が直列接続されて構成されている。
【００２３】
次に、このように構成されたＮＡＮＤ型フラッシュメモリにおける多値記憶方式について図２〜図４を参照して説明する。ＮＡＮＤ型フラッシュメモリにおいては、図２に示すように、１つのメモリセルにおいて閾値電圧の値を例えば４通りに制御して、２ビットのデータを１つのメモリセルＭＣに記憶させることができる。以下では、４値データ記憶方式を例にとって説明する。それ以外の８値データ（３ビット）あるいはそれ以上の多値データ記憶方式を採用する場合でも、閾値電圧分布の数が異なるのみであり、基本原理は同様である。
【００２４】
２ビットのデータを１つのメモリセルを記憶するためには、「１１」、「０１」、「１０」、「００」の４通りのデータに対応して４種類の閾値電圧分布（Ｅ、Ａ〜Ｃ）が設けられ、データの書き込み及び読み出しを行うものである。すなわち、４通りの閾値電圧分布（Ｅ、Ａ〜Ｃ）の各々に４通りのビット情報（１１、０１、１０、００）のいずれかが割り付けられている。この２ビットのデータに対応して２つのサブページが形成される。即ち、上位ページＵＰＰＥＲ、下位ページＬＯＷＥＲの２つである。
【００２５】
この４通りのデータの読み出し動作時には、メモリセルＭＣに接続された選択ワード線ＷＬに読み出し電圧を印加して、メモリセルＭＣの導通・非導通を検出して行う。選択ワード線ＷＬに印加される読み出し電圧の電圧値は、メモリセルの４通りの閾値電圧分布に対応して、図２に示すような各閾値電圧分布の上限と下限との間の電圧ＶＡ、ＶＲ、ＶＣ（３通り）に設定され得る（図２参照）。読み出し電圧ＶＡは最も低い電圧で、ＶＢ，ＶＣの順に電圧値が大きくなる。なお、リード動作時に非選択メモリセルＭＣに印加される電圧Ｖｒｅａｄは、データ「１０」が割り付けられた閾値電圧分布Ｃの上限値よりも大きな電圧とされる。すなわち電圧Ｖｒｅａｄは、データの読み出しを行う場合に、ＮＡＮＤセル中の非選択メモリセルに対し印加される電圧であり、その保持データに拘わらず当該非選択メモリセルを導通させる。
【００２６】
図２において、電圧ＶＡＶ、ＶＢＶ、ＶＣＶは、各閾値電圧分布への書き込みを行う場合において書き込みが完了したかどうかを確認するために印加されるベリファイ電圧を示している。
【００２７】
さらに、Ｖｅｖは、メモリセルのデータを消去する場合において、その消去が完了したか否かを確認するためメモリセルに印加される消去ベリファイ電圧であり、負の値を有する。その大きさは、隣接メモリセルの干渉の影響を考慮して決定される。上述の各電圧の大小関係は、Ｖｅｖ＜ＶＡ＜ＶＡＶ＜ＶＢ＜ＶＢＶ＜ＶＣ＜ＶＣＶ＜Ｖｒｅａｄである。
なお、消去ベリファイ電圧Ｖｅｖは前述の通り負の値であるが、実際に消去ベリファイ動作においてメモリセルＭＣの制御ゲートに印加される電圧は、負の値ではなく、ゼロ又は正の値である。すなわち、実際の消去ベリファイ動作においては、メモリセルＭＣのバックゲートに正の電圧を与え、メモリセルＭＣの制御ゲートには、ゼロ又はバックゲート電圧より小さい正の値の電圧を印加している。
【００２８】
ブロック消去後のメモリセルの閾値電圧分布Ｅは、その上限値も負の値であり、データ“１１”が割り当てられる。また、書き込み状態のデータ“０１”、“１０”、“００”のメモリセルは、それぞれ正の閾値電圧分布Ａ、Ｂ、Ｃを有する（Ａ、Ｂ、Ｃの下限値も正の値である）。データ“０１”の閾値電圧分布Ａが最も電圧値が低く、データ“００”の閾値電圧分布Ｃが最も電圧値が高く、データ“１０”の閾値電圧分布Ｂは、データ“０１”とデータ“００”の中間の電圧値を有する。なお、図２に示す閾値電圧分布はあくまでも一例である。例えば、図２は閾値電圧分布Ａ，Ｂ，Ｃは全て正の閾値電圧分布であるとして説明したが、閾値電圧分布Ａは負の電圧の分布であり、閾値電圧分布Ｂ、Ｃが正の電圧の分布であってもよい。また、閾値電圧分布Ｅが正の電圧の分布であってもよい。
【００２９】
１つのメモリセルの２ビットデータは、下位ページデータと上位ページデータからなり、下位ページデータと上位ページデータは別々の書き込み動作、つまり、２回の書き込み動作により、メモリセルに書き込まれる。データ“＊＠”と標記するとき、＊は上位ページデータを、＠は下位ページデータを表している。
【００３０】
まず、下位ページデータの書き込みを、図３を参照して説明する。全てのメモリセルは、消去状態の閾値電圧分布Ｅを有し、データ“１１”を記憶しているものとする。図３に示すように、下位ページデータの書き込みを行うと、メモリセルの閾値電圧分布Ｅは、下位ページデータの値（“１”、或いは“０”）に応じて、２つの閾値電圧分布（Ｅ、Ｂ´）に分けられる。すなわち、下位ページデータの値が“１”の場合には、消去状態の閾値電圧分布Ｅを維持する。
【００３１】
一方、下位ページデータの値が“０”の場合には、メモリセルのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルの閾値電圧Ｖｔｈを所定量だけ上昇させる。具体的には、ベリファイ電位ＶＢＶ´を設定し、このベリファイ電圧ＶＢＶ´以上の閾値電圧となるまで書き込み動作が繰り返される。その結果、メモリセルは、書き込み状態（データ“１０”）に変化する。
【００３２】
次に、上位ページデータの書き込みを、図４を参照して説明する。上位ページデータの書き込みは、チップの外部から入力される書き込みデータ（上位ページデータ）と、メモリセルに既に書き込まれている下位ページデータとに基づいて行われる。
【００３３】
即ち、図４に示すように、上位ページデータの値が“１”の場合には、メモリセルのトンネル酸化膜に高電界がかからないようにし、メモリセルの閾値電圧Ｖｔｈの上昇を防止する。その結果、データ“１１”（消去状態の閾値電圧分布Ｅ）のメモリセルは、データ“１１”をそのまま維持し、データ“１０”（閾値電圧分布Ｂ´）のメモリセルは、データ“１０”をそのまま維持する。ただし、上述のベリファイ電圧ＶＢＶ´よりも大きい正規のベリファイ電圧ＶＢＶを用いて閾値電圧分布の下限値を調整し、これにより閾値電圧分布の幅を狭めた閾値電圧分布Ｂを形成する。
【００３４】
一方、上位ページデータの値が“０”の場合には、メモリセルのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルの閾値電圧Ｖｔｈを所定量だけ上昇させる。その結果、データ“１１”（消去状態の閾値電圧分布Ｅ）のメモリセルは、閾値電圧分布Ａのデータ“０１”に変化し、データ“１０”のメモリセルは、閾値電圧分布Ｃのデータ“００”に変化する。このとき、ベリファイ電圧ＶＡＶ、ＶＣＶが用いられて、閾値電圧分布Ａ、Ｃの下限値が調整される。
【００３５】
以上が、一般的な４値記憶方式におけるデータ書き込み方式の一例である。これはあくまでも一例であり、閾値電圧分布に対するデータの割り付け、書き込み動作の手順などは、これ以外にも様々な方法が採用され得る。また、３ビット以上の多ビット記憶方式においても、上記の動作に更に上位のページデータに応じ、閾値電圧分布を８通りに分割する動作が加わるのみであるので、基本的な動作は同様である。  
【００３６】
メモリセルＭＣが図２の４つの閾値電圧分布を有している場合、読み出し動作は１本のワード線ＷＬに、順次電圧ＶＡ、ＶＢ、ＶＣを印加することにより行われる。例えば、電圧ＶＡ→ＶＢ→ＶＣの順で印加する場合において、電圧ＶＡで導通するメモリセルＭＣは、その閾値電圧は閾値電圧分布Ｅであると確定する。その後に実行される電圧ＶＢ、ＶＣを印加しての読み出し動作において、その閾値電圧分布Ｅを有すると確定したメモリセルに電流を流すことは、不要な消費電力の増大となり、好ましくない。従来においては、そのようなメモリセルに接続されたビット線ＢＬを強制的にソース線等に接続することで電流の削減を図る技術も存在する。しかし、このような技術では、大面積の高耐圧トランジスタが必要となるので、半導体記憶装置の占有面積が増大するという問題がある。
【００３７】
このため、第１の実施の形態のセンスアンプ回路１１２は、図５に示すような構造を有している。この第１の形態のセンスアンプ回路１１２は、複数のセンスユニットＵ０〜Ｕｍ−１を備えている。複数のセンスユニットＵ０〜Ｕｍ−１の各々は、１つのＮＡＮＤセルユニットＮＵに接続されている。
【００３８】
１つのセンスユニットＵは、それぞれ高耐圧トランジスタＴｒ１、レギュレータＲＥＧ１、第１スイッチ回路ＳＷ１、センスアンプＳＥＮ１、及びラッチ回路ＬＡＴ１を備えている。
【００３９】
高耐圧トランジスタＴｒ１は、ビット線ＢＬとレギュレータＲＥＧ１との間に接続されている。レギュレータＲＥＧ１は、電源電圧端子Ｔ１から供給される電源電圧Ｖｄｄを一定にするための回路である。センスアンプＳＥＮ１は、ビット線ＢＬと高耐圧トランジスタＴｒ１及びレギュレータＲＥＧ１を介して接続されたセンスノードＳＮに接続されており、ビット線ＢＬの電位を検知・増幅する。ラッチ回路ＬＡＴ１は、センスアンプＳＥＮ１が増幅した信号をラッチする。
【００４０】
第１スイッチ回路ＳＷ１は、電源電圧端子Ｔ１とレギュレータＲＥＧ１（センスノードＳＮ）との間に接続されている。第１スイッチ回路ＳＷ１は、読み出し動作においては導通状態とされるが、ラッチ回路ＬＡＴ１の保持データに従って導通状態から非導通状態に切り替わる。第１スイッチ回路ＳＷ１が非導通状態となると、電源電圧端子Ｔ１からビット線ＢＬへの電圧の供給は停止される。そして、ビット線ＢＬの電荷は、ＮＡＮＤセルユニットＮＵのみを介してソース線ＣＥＬＳＲＣに向けて放電される。
次に、本実施の形態における読み出し動作の手順を図６のフローチャートを参照して説明する。ここでは、選択されたワード線ＷＬ（選択ワード線）に接続された複数のメモリセルＭＣ（１つのメモリセルに２ビットのデータが保持されている）に対し読み出し動作を実行する場合を説明する。
【００４１】
この場合、選択ワード線ＷＬには、まず１つの電圧、例えば電圧ＶＡが印加される（Ｓ１）。なお、従来の読み出し動作と同様に、非選択ワード線ＷＬには電圧Ｖｒｅａｄが印加され、ビット線ＢＬは第１スイッチ回路ＳＷ１を介して電源電圧Ｖｄｄまで充電される。その後、選択トランジスタＳＧ１又はＳＧ２が導通することにより、電圧ＶＡを用いた読み出し動作が開始される。
【００４２】
この読み出し動作により、センスアンプＳＥＮ１によりビット線ＢＬ０の信号が検知・増幅され、それに従ったデータがラッチ回路ＬＡＴ１に保持される。いずれかのラッチ回路ＬＡＴ１に保持されたデータが“１”であれば、対応するメモリセルＭＣからの読み出し動作は繰り返す必要はない。このため、そのメモリセルＭＣに対応するセンスユニットＵ中の第１スイッチ回路ＳＷ１は導通状態から非導通状態に切り替えられる（Ｓ６）。一方、読み出し動作の結果、読み出されラッチ回路ＬＡＴ１に保持されたデータが“０”であるメモリセルＭＣに関しては、第１スイッチ回路ＳＷ１は導通状態のままに保持して、ステップＳ３に移行する。
【００４３】
ステップＳ３では、選択ワード線ＷＬには、例えば電圧ＶＢが印加される。ステップＳ１と同様に、非選択ワード線ＷＬには電圧Ｖｒｅａｄが印加され、ビット線ＢＬには第１スイッチ回路ＳＷ１を介して電源電圧Ｖｄｄが充電される。その後、選択トランジスタＳＧ１又はＳＧ２が導通することにより、電圧ＶＢを用いた読み出し動作が開始される。
【００４４】
この読み出し動作により、センスアンプＳＥＮ１によりビット線ＢＬ０の信号が検知・増幅され、それに従ったデータがラッチ回路ＬＡＴ１に保持される。いずれかのラッチ回路ＬＡＴ１に保持されたデータが“１”であれば、そのメモリセルＭＣに対応するセンスユニットＵ中の第１スイッチ回路ＳＷ１は導通状態から非導通状態に切り替えられる（Ｓ６）。これにより、そのメモリセルＭＣが含まれるＮＡＮＤセルユニットへの電源電圧Ｖｄｄの供給は、以後においては停止される。
【００４５】
一方、読み出し動作の結果、読み出されラッチ回路ＬＡＴ１に保持されたデータが“０”であるメモリセルＭＣに関しては、第１スイッチ回路ＳＷ１は導通状態のまま保持して、ステップＳ５に移行する。
ステップＳ５では、選択ワード線ＷＬには、例えば電圧ＶＣが印加される。ステップＳ１と同様に、非選択ワード線ＷＬには電圧Ｖｒｅａｄが印加され、ビット線ＢＬには第１スイッチ回路ＳＷ１を介して電源電圧Ｖｄｄが充電される。その後、選択トランジスタＳＧ１又はＳＧ２が導通することにより、電圧ＶＣを用いた読み出し動作が開始される。
【００４６】
以上のステップＳ１、Ｓ３、Ｓ５での読み出し動作の結果がラッチ回路ＬＡＴ１に保持されているので、このラッチデータに従い、メモリセルＭＣが閾値電圧分布Ｅ、Ａ、Ｂ、Ｃのいずれを有しているのかが判定される。以上により、読み出し動作は終了する。
【００４７】
このように、本実施の形態の不揮発性半導体記憶装置は、複数回の読み出し動作（Ｓ１、Ｓ３、Ｓ５）を行う場合において、途中の読み出し動作により保持データが確定的に読み出された場合には、第１スイッチ回路ＳＷ１を導通状態から非導通状態に切り替えられる。これにより、保持データが確定的に読み出されたメモリセルに対し、無駄な電流が供給されることが防止され、消費電力を低減することができる。また、ビット線ＢＬを強制的に接地電位等に接続することも不要であり、そのためのトランジスタが不要であるので、半導体記憶装置の占有面積の増大を抑制することができる。
【００４８】
[第２の実施の形態]
次に、第２の実施の形態に係る不揮発性半導体記憶装置を、図７及び図８を参照して説明する。この第２の実施の形態の半導体装置の全体構成は、図１Ａに示すものと同様である。ただし、この実施の形態は、センスアンプ回路１１２の構成が第１の実施の形態と異なっている。
【００４９】
以下、この第２の実施の形態の不揮発性半導体記憶装置のセンスアンプ回路１１２の構成を、図７を参照して説明する。図５と同一の構成要素に関しては図５と同一の参照符号を付し、以下ではその詳細な説明は省略する。この実施の形態のセンスアンプ回路１１２は、第１の実施の形態のセンスアンプ回路１１２の構成要素に加え、第２スイッチ回路ＳＷ２を備えている。この第２スイッチ回路ＳＷ２は、ソースグランド線ＳＲＣＧＮＤとビット線ＢＬとの間に接続されている。ソースグランド線ＳＲＣＧＮＤは、ビット線同士を短絡させるためにビット線と交差する方向に配線されたグローバル配線である。そして、この第２スイッチ回路ＳＷ２は、読み出し動作においては非導通状態とされるが、ラッチ回路ＬＡＴ１の保持データに従って非導通状態から導通状態に切り替わる。第２スイッチ回路ＳＷ２が導通状態となり、ビット線ＢＬとソースグランド線ＳＲＣＧＮＤが短絡されることによりビット線ＢＬの放電が促進される。
【００５０】
次に、第２の実施の形態における読み出し動作の手順を図８のフローチャートを参照して説明する。ここでは、第１の実施の形態と同様に、選択されたワード線ＷＬ（選択ワード線）に接続された複数のメモリセルＭＣ（１つのメモリセルに２ビットのデータが保持されている）に対し読み出し動作を実行する場合を説明する。
【００５１】
図８の手順は、図６の手順と略同様である。ただし、ステップＳ６においては、第１スイッチ回路ＳＷ１が導通状態から非導通状態に切り替わることに加え、第２スイッチ回路ＳＷ２が非導通状態から導通状態に切り替わる（ビット線ＢＬとソースグランド線ＳＲＣＧＮＤが短絡される）。第２スイッチ回路ＳＷ２が導通することで、ビット線ＢＬの放電が促進され、保持データが確定的に読み出されたビット線ＢＬの電荷を早期に放電させることができる。また、読み出し動作の終了したビット線ＢＬがソースグランド線ＳＲＣＧＮＤに接続され接地電位に固定されることにより、ビット線がフローティング状態に置かれることがなくなる。これにより、読み出し動作が終わっていない他のビット線への影響を低減させることができる。
【００５２】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、上記の実施の形態では、１つのメモリセルＭＣに２ビットのデータを保持する場合において、１つのメモリセルＭＣに繰り返し読み出し動作を実行する場合を説明した。しかし、本発明はこれに限定されるものではなく、１つのメモリセルＭＣに対し、何らかの理由で繰り返し読み出し動作を行う場合にも適用され得る。また、通常の読み出し動作だけでなく、書き込み動作後のベリファイ読み出し動作や、消去動作後の消去ベリファイ読み出し動作にも適用され得る。
【符号の説明】
【００５３】
ＭＣ・・・メモリセル、 ＮＵ・・・ＮＡＮＤセルユニット、 ＷＬ・・・ワード線、 ＢＬ・・・ビット線、 ＣＥＬＳＲＣ・・・ソース線、 ＳＧＤ，ＳＧＳ・・・選択ゲート線、  １０・・・トンネル酸化膜、 １１・・・浮遊ゲート、 １２・・・ゲート間絶縁膜、 １３・・・制御ゲート、 １５・・・ソース・ドレイン拡散層、１１１・・・メモリセルアレイ、 １１２・・・センスアンプ、 １１３・・・ロウデコーダ、 １１４・・・データ線、 １１５・・・Ｉ／Ｏバッファ、 １１６・・・制御信号発生回路、 １１７・・・アドレスレジスタ、 １１８・・・カラムデコーダ、 １１９・・・内部電圧発生回路。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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