(57)【要約】【課題】ゲート−ドレイン間の耐圧の低下を防止しつつ、高耐圧ＤＭＯＳトランジスタに十分な性能を発揮させることができる半導体装置およびその製造方法を提供すること。【解決手段】ＨＶ−ＤＭＯＳ２と、ＨＶ−ＣＭＯＳ３と、ＬＶ−ＣＭＯＳ４とを共通の半導体基板５上に備える半導体装置１のＤＭＯＳゲート絶縁膜２２において、ＤＭＯＳチャネル領域１７外の部分を、ＨＶ−ｎＭＯＳゲート絶縁膜３５およびＨＶ−ｐＭＯＳゲート絶縁膜４７と同じ厚さの第１絶縁膜１４とし、ＤＭＯＳチャネル領域１７上の部分を、ＬＶ−ｎＭＯＳゲート絶縁膜５４およびＬＶ−ｐＭＯＳゲート絶縁膜６３と同じ厚さの第２絶縁膜１５とする。【選択図】図１
2014038965.tif 000002
【特許請求の範囲】
【請求項１】
高耐圧ＤＭＯＳトランジスタを第１導電型の半導体基板上に備える半導体装置であって、
前記半導体基板の前記高耐圧ＤＭＯＳトランジスタ用の領域に形成されたＤＭＯＳ第２導電型ウェルと、
前記ＤＭＯＳ第２導電型ウェルの内方領域に形成されたＤＭＯＳ第１導電型ボディ領域と、
前記ＤＭＯＳ第１導電型ボディ領域の内方領域に形成されたＤＭＯＳ第２導電型ソース領域と、
前記ＤＭＯＳ第２導電型ウェルの内方領域に、前記ＤＭＯＳ第１導電型ボディ領域とは間隔を空けて形成されたＤＭＯＳ第２導電型ドレイン領域と、
前記ＤＭＯＳ第２導電型ドレイン領域と前記ＤＭＯＳ第１導電型ボディ領域との間の領域に、前記ＤＭＯＳ第２導電型ドレイン領域と隣接して形成されたＬＯＣＯＳ酸化膜と、
前記ＤＭＯＳ第２導電型ソース領域と前記ＤＭＯＳ第２導電型ウェルとの間のＤＭＯＳチャネル領域を覆うように、前記ＬＯＣＯＳ酸化膜に連なって形成され、前記ＬＯＣＯＳ酸化膜よりも薄いＤＭＯＳゲート絶縁膜と、
前記ＬＯＣＯＳ酸化膜および前記ＤＭＯＳゲート絶縁膜に跨って形成され、前記ＤＭＯＳゲート絶縁膜を介して前記ＤＭＯＳチャネル領域に対向するＤＭＯＳゲート電極とを含み、
前記ＤＭＯＳゲート絶縁膜は、前記ＤＭＯＳチャネル領域外に配置され、相対的に厚い第１絶縁膜と、前記ＤＭＯＳチャネル領域に配置され、前記第１絶縁膜よりも相対的に薄い第２絶縁膜とを含む、半導体装置。
【請求項２】
前記半導体装置は、前記半導体基板上に備えられた高耐圧ＣＭＯＳトランジスタおよび低耐圧ＣＭＯＳトランジスタと、
前記半導体基板の前記高耐圧ＣＭＯＳトランジスタ用の領域に、互いに間隔を空けて形成された高耐圧ソース領域および高耐圧ドレイン領域と、
高耐圧ソース領域と高耐圧ドレイン領域との間の高耐圧チャネル領域を覆うように形成された高耐圧ゲート絶縁膜と、
前記高耐圧ゲート絶縁膜上に形成され、前記高耐圧ゲート絶縁膜を介して前記高耐圧チャネル領域に対向する高耐圧ゲート電極と、
前記半導体基板の前記低耐圧ＣＭＯＳトランジスタ用の領域に、互いに間隔を空けて形成された低耐圧ソース領域および低耐圧ドレイン領域と、
低耐圧ソース領域と低耐圧ドレイン領域との間の低耐圧チャネル領域を覆うように形成された低耐圧ゲート絶縁膜と、
前記低耐圧ゲート絶縁膜上に形成され、前記低耐圧ゲート絶縁膜を介して前記低耐圧チャネル領域に対向する低耐圧ゲート電極とをさらに含み、
前記ＤＭＯＳゲート絶縁膜の前記第１絶縁膜は、前記高耐圧ゲート絶縁膜と同じ厚さで形成され、
前記ＤＭＯＳゲート絶縁膜の前記第２絶縁膜は、前記低耐圧ゲート絶縁膜と同じ厚さで形成されている、請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は、前記半導体基板の前記ＬＯＣＯＳ酸化膜の下方に形成され、前記ＤＭＯＳ第２導電型ウェルよりも不純物濃度が高いＤＭＯＳ第２導電型ドリフト領域をさらに含む、請求項１または２に記載の半導体装置。
【請求項４】
前記ＬＯＣＯＳ酸化膜の厚さが２０００Å〜３０００Åであり、前記第１絶縁膜の厚さが１０００Å〜１５００Åであり、前記第２絶縁膜の厚さが８０Å〜１５０Åである、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記半導体装置は、前記半導体基板の表面から掘り下がった溝に絶縁体が埋め込まれたＳＴＩ（Shallow Trench Isolation）構造を有し、前記高耐圧ＤＭＯＳトランジスタ、前記高耐圧ＣＭＯＳトランジスタおよび前記低耐圧ＣＭＯＳトランジスタ用の領域をそれぞれ区画する素子分離部を含む、請求項２に記載の半導体装置。
【請求項６】
前記素子分離部によって区画された前記低耐圧ＣＭＯＳトランジスタ用の領域は、０．１８μｍ以下のサイズを有している、請求項５に記載の半導体装置。
【請求項７】
高耐圧ＤＭＯＳトランジスタと、高耐圧ＣＭＯＳトランジスタと、低耐圧ＣＭＯＳトランジスタとを共通の第１導電型の半導体基板上に備える半導体装置の製造方法であって、
前記半導体基板の前記高耐圧ＤＭＯＳトランジスタ用の領域に第２導電型の不純物を選択的に導入することによって、ＤＭＯＳ第２導電型ウェルを形成する工程と、
前記半導体基板を選択的に熱酸化することによって、前記ＤＭＯＳ第２導電型ウェルに選択的にＬＯＣＯＳ酸化膜を形成する工程と、
前記ＤＭＯＳ第２導電型ウェルの内方領域に第１導電型の不純物を選択的に導入することによって、前記ＬＯＣＯＳ酸化膜との間に間隔が空くようにＤＭＯＳ第１導電型ボディ領域を形成する工程と、
前記ＤＭＯＳ第１導電型ボディ領域の内方領域に第２導電型の不純物を選択的に導入することによって、ＤＭＯＳ第２導電型ソース領域を形成する工程と、
前記ＤＭＯＳ第２導電型ウェルの内方領域に第２導電型の不純物を選択的に導入することによって、前記ＬＯＣＯＳ酸化膜に対して自己整合的にＤＭＯＳ第２導電型ドレイン領域を形成する工程と、
前記半導体基板の前記高耐圧ＣＭＯＳトランジスタ用の領域に不純物を選択的に導入することによって、互いに間隔が空くように高耐圧ソース領域および高耐圧ドレイン領域を形成する工程と、
前記半導体基板の前記低耐圧ＣＭＯＳトランジスタ用の領域に不純物を選択的に導入することによって、互いに間隔が空くように低耐圧ソース領域および低耐圧ドレイン領域を形成する工程と、
前記半導体基板を選択的に熱酸化することによって、前記高耐圧ソース領域と前記高耐圧ドレイン領域との間に高耐圧ゲート絶縁膜を形成し、同時に、前記ＤＭＯＳ第２導電型ソース領域と前記ＤＭＯＳ第２導電型ウェルとの間のＤＭＯＳチャネル領域外の領域に、前記ＬＯＣＯＳ酸化膜に連なるように第１絶縁膜を形成する工程と、
前記半導体基板を選択的に熱酸化することによって、前記低耐圧ソース領域と前記低耐圧ドレイン領域との間に、前記高耐圧ゲート絶縁膜よりも薄い低耐圧ゲート絶縁膜を形成し、同時に、前記ＤＭＯＳチャネル領域に、前記第１絶縁膜よりも薄い第２絶縁膜を前記第１絶縁膜と一体的に形成して、前記第１絶縁膜および前記第２絶縁膜を含むＤＭＯＳゲート絶縁膜を形成する工程と、
前記ＬＯＣＯＳ酸化膜および前記ＤＭＯＳゲート絶縁膜に跨るように、前記ＤＭＯＳゲート絶縁膜を介して前記ＤＭＯＳチャネル領域に対向するＤＭＯＳゲート電極を形成する工程と、
前記高耐圧ゲート絶縁膜上に、前記高耐圧ゲート絶縁膜を介して前記高耐圧ソース領域と前記高耐圧ドレイン領域との間の高耐圧チャネル領域に対向する高耐圧ゲート電極を形成する工程と、
前記低耐圧ゲート絶縁膜上に、前記低耐圧ゲート絶縁膜を介して前記低耐圧ソース領域と前記低耐圧ドレイン領域との間の低耐圧チャネル領域に対向する低耐圧ゲート電極を形成する工程とを含む、半導体装置の製造方法。
【請求項８】
前記高耐圧ソース領域および前記高耐圧ドレイン領域を形成する工程は、前記ＤＭＯＳ第２導電型ドレイン領域を形成する工程と同時に実行され、前記半導体基板の前記高耐圧ＣＭＯＳトランジスタ用の領域に、互いに間隔が空くように高耐圧第２導電型ソース領域および高耐圧第２導電型ドレイン領域を形成する工程を含む、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記高耐圧ソース領域および前記高耐圧ドレイン領域を形成する工程は、前記ＤＭＯＳ第１導電型ボディ領域を形成する工程と同時に実行され、前記半導体基板の前記高耐圧ＣＭＯＳトランジスタ用の領域に、互いに間隔が空くように高耐圧第１導電型ソース領域および高耐圧第１導電型ドレイン領域を形成する工程を含む、請求項７または８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、高耐圧電界効果トランジスタ（ＤＭＯＳＦＥＴ）を備える半導体装置が知られている。
たとえば、特許文献１のＬＤＭＯＳは、ｎ導電型（ｎ−）の半導体基板に形成されている。当該ＬＤＭＯＳでは、半導体基板の表層部にｐ導電型（ｐ）のベース領域が形成され、ベース領域の表層部には、ｎ導電型（ｎ＋）のソース領域が形成されている。また、ベース領域を間に挟んで、ソース領域の反対側における半導体基板の表層部に、ｎ導電型（ｎ）で半導体基板より高濃度のドリフト領域が形成され、ドリフト領域の表層部には、ｎ導電型（ｎ＋）でドリフト領域より高濃度のドレイン領域が形成されている。さらに、半導体基板上には、ゲート電極が、ゲート酸化膜を介して、ベース領域の一部を覆うようにして形成されている。また、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜が、ドリフト領域の一部を覆うようにして半導体基板上に形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−３２８２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１ではゲート酸化膜の厚さに関する言及が全くされていないが、このゲート酸化膜が、ＬＤＭＯＳの耐圧を考慮して１０００Å〜１５００Å厚さという比較的厚いものであると、ゲート閾値電圧が高くなって、ＬＤＭＯＳのトランジスタ性能を十分に発揮できないという不具合がある。
この不具合は、ゲート酸化膜を薄くすれば解決することができるが、ゲート酸化膜のベース領域外の部分も等価的に薄くなるため、ゲート−ドレイン間の耐圧を保持できなくなるおそれがある。そこで、ＬＯＣＯＳ酸化膜の形成領域を広げることによって、ゲート−ドレイン間の電界を緩和することが考えられる。
【０００５】
しかしながら、ＬＯＣＯＳ酸化膜の形成領域を広げすぎてベース領域との距離が近くなると、ＬＯＣＯＳ酸化膜のバーズビークと呼ばれる膜厚の厚い部分がチャネルにかかり、返ってトランジスタ性能の低下を招いてしまう。
本発明の目的は、ゲート−ドレイン間の耐圧の低下を防止しつつ、高耐圧ＤＭＯＳトランジスタに十分な性能を発揮させることができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、高耐圧ＤＭＯＳトランジスタを第１導電型の半導体基板上に備える半導体装置であって、前記半導体基板の前記高耐圧ＤＭＯＳトランジスタ用の領域に形成されたＤＭＯＳ第２導電型ウェルと、前記ＤＭＯＳ第２導電型ウェルの内方領域に形成されたＤＭＯＳ第１導電型ボディ領域と、前記ＤＭＯＳ第１導電型ボディ領域の内方領域に形成されたＤＭＯＳ第２導電型ソース領域と、前記ＤＭＯＳ第２導電型ウェルの内方領域に、前記ＤＭＯＳ第１導電型ボディ領域とは間隔を空けて形成されたＤＭＯＳ第２導電型ドレイン領域と、前記ＤＭＯＳ第２導電型ドレイン領域と前記ＤＭＯＳ第１導電型ボディ領域との間の領域に、前記ＤＭＯＳ第２導電型ドレイン領域と隣接して形成されたＬＯＣＯＳ酸化膜と、前記ＤＭＯＳ第２導電型ソース領域と前記ＤＭＯＳ第２導電型ウェルとの間のＤＭＯＳチャネル領域を覆うように、前記ＬＯＣＯＳ酸化膜に連なって形成され、前記ＬＯＣＯＳ酸化膜よりも薄いＤＭＯＳゲート絶縁膜と、前記ＬＯＣＯＳ酸化膜および前記ＤＭＯＳゲート絶縁膜に跨って形成され、前記ＤＭＯＳゲート絶縁膜を介して前記ＤＭＯＳチャネル領域に対向するＤＭＯＳゲート電極とを含み、前記ＤＭＯＳゲート絶縁膜は、前記ＤＭＯＳチャネル領域外に配置され、相対的に厚い第１絶縁膜と、前記ＤＭＯＳチャネル領域に配置され、前記第１絶縁膜よりも相対的に薄い第２絶縁膜とを含む（請求項１）。
【０００７】
この構成によれば、ＬＯＣＯＳ酸化膜とＤＭＯＳチャネル領域との間にＤＭＯＳゲート絶縁膜が配置されているので、ＤＭＯＳチャネル領域がＬＯＣＯＳ酸化膜で覆われることを防止することができる。しかも、ＤＭＯＳゲート絶縁膜のＤＭＯＳチャネル領域上の部分が相対的に薄い第２絶縁膜である。そのため、高耐圧ＤＭＯＳトランジスタを適切なゲート電圧で制御できるので、十分なトランジスタ性能を発揮することができる。
【０００８】
さらに、ＤＭＯＳゲート絶縁膜のＤＭＯＳチャネル領域外の部分として、第２絶縁膜よりも相対的に厚い第１絶縁膜が配置されているので、ゲート−ドレイン間の耐圧を十分に保持することもできる。
前記半導体装置は、前記半導体基板上に備えられた高耐圧ＣＭＯＳトランジスタおよび低耐圧ＣＭＯＳトランジスタと、前記半導体基板の前記高耐圧ＣＭＯＳトランジスタ用の領域に、互いに間隔を空けて形成された高耐圧ソース領域および高耐圧ドレイン領域と、高耐圧ソース領域と高耐圧ドレイン領域との間の高耐圧チャネル領域を覆うように形成された高耐圧ゲート絶縁膜と、前記高耐圧ゲート絶縁膜上に形成され、前記高耐圧ゲート絶縁膜を介して前記高耐圧チャネル領域に対向する高耐圧ゲート電極と、前記半導体基板の前記低耐圧ＣＭＯＳトランジスタ用の領域に、互いに間隔を空けて形成された低耐圧ソース領域および低耐圧ドレイン領域と、低耐圧ソース領域と低耐圧ドレイン領域との間の低耐圧チャネル領域を覆うように形成された低耐圧ゲート絶縁膜と、前記低耐圧ゲート絶縁膜上に形成され、前記低耐圧ゲート絶縁膜を介して前記低耐圧チャネル領域に対向する低耐圧ゲート電極とをさらに含み、前記ＤＭＯＳゲート絶縁膜の前記第１絶縁膜は、前記高耐圧ゲート絶縁膜と同じ厚さで形成され、前記ＤＭＯＳゲート絶縁膜の前記第２絶縁膜は、前記低耐圧ゲート絶縁膜と同じ厚さで形成されていることが好ましい（請求項２）。
【０００９】
この構成によれば、第１絶縁膜を高耐圧ゲート絶縁膜と同一工程で形成することができ、第２絶縁膜を低耐圧ゲート絶縁膜と同一工程で形成することができる。その結果、半導体装置の製造工程を簡略化することができる。
前記半導体装置は、前記半導体基板の前記ＬＯＣＯＳ酸化膜の下方に形成され、前記ＤＭＯＳ第２導電型ウェルよりも不純物濃度が高いＤＭＯＳ第２導電型ドリフト領域をさらに含むことが好ましい（請求項３）。
【００１０】
この構成によれば、ＤＭＯＳ第２導電型ドリフト領域によって、ドレインの寄生抵抗を下げることができる。しかも、ＤＭＯＳ第２導電型ドリフト領域が、ＬＯＣＯＳ酸化膜の下方に形成されていて、ＤＭＯＳ第１導電型ボディ領域に対して間隔を隔てて形成されている。これにより、ＤＭＯＳ第２導電型ドリフト領域とＤＭＯＳ第１導電型ボディ領域との接触を防止することができるので、当該接触に起因する接合耐圧の低下を防止することができる。なお、ＤＭＯＳ第２導電型ドリフト領域は、ＬＯＣＯＳ酸化膜に対して自己整合的に形成されていてもよい。
【００１１】
前記半導体装置では、前記ＬＯＣＯＳ酸化膜の厚さが２０００Å〜３０００Åであり、前記第１絶縁膜の厚さが１０００Å〜１５００Åであり、前記第２絶縁膜の厚さが８０Å〜１５０Åであることが好ましい（請求項４）。
前記半導体装置は、前記半導体基板の表面から掘り下がった溝に絶縁体が埋め込まれたＳＴＩ（Shallow Trench Isolation）構造を有し、前記高耐圧ＤＭＯＳトランジスタ、前記高耐圧ＣＭＯＳトランジスタおよび前記低耐圧ＣＭＯＳトランジスタ用の領域をそれぞれ区画する素子分離部を含んでいてもよい（請求項５）。
【００１２】
前記素子分離部によって区画された前記低耐圧ＣＭＯＳトランジスタ用の領域は、０．１８μｍ以下のサイズを有していてもよい（請求項６）。
本発明の半導体装置の製造方法は、高耐圧ＤＭＯＳトランジスタと、高耐圧ＣＭＯＳトランジスタと、低耐圧ＣＭＯＳトランジスタとを共通の第１導電型の半導体基板上に備える半導体装置の製造方法であって、前記半導体基板の前記高耐圧ＤＭＯＳトランジスタ用の領域に第２導電型の不純物を選択的に導入することによって、ＤＭＯＳ第２導電型ウェルを形成する工程と、前記半導体基板を選択的に熱酸化することによって、前記ＤＭＯＳ第２導電型ウェルに選択的にＬＯＣＯＳ酸化膜を形成する工程と、前記ＤＭＯＳ第２導電型ウェルの内方領域に第１導電型の不純物を選択的に導入することによって、前記ＬＯＣＯＳ酸化膜との間に間隔が空くようにＤＭＯＳ第１導電型ボディ領域を形成する工程と、前記ＤＭＯＳ第１導電型ボディ領域の内方領域に第２導電型の不純物を選択的に導入することによって、ＤＭＯＳ第２導電型ソース領域を形成する工程と、前記ＤＭＯＳ第２導電型ウェルの内方領域に第２導電型の不純物を選択的に導入することによって、前記ＬＯＣＯＳ酸化膜に対して自己整合的にＤＭＯＳ第２導電型ドレイン領域を形成する工程と、前記半導体基板の前記高耐圧ＣＭＯＳトランジスタ用の領域に不純物を選択的に導入することによって、互いに間隔が空くように高耐圧ソース領域および高耐圧ドレイン領域を形成する工程と、前記半導体基板の前記低耐圧ＣＭＯＳトランジスタ用の領域に不純物を選択的に導入することによって、互いに間隔が空くように低耐圧ソース領域および低耐圧ドレイン領域を形成する工程と、前記半導体基板を選択的に熱酸化することによって、前記高耐圧ソース領域と前記高耐圧ドレイン領域との間に高耐圧ゲート絶縁膜を形成し、同時に、前記ＤＭＯＳ第２導電型ソース領域と前記ＤＭＯＳ第２導電型ウェルとの間のＤＭＯＳチャネル領域外の領域に、前記ＬＯＣＯＳ酸化膜に連なるように第１絶縁膜を形成する工程と、前記半導体基板を選択的に熱酸化することによって、前記低耐圧ソース領域と前記低耐圧ドレイン領域との間に、前記高耐圧ゲート絶縁膜よりも薄い低耐圧ゲート絶縁膜を形成し、同時に、前記ＤＭＯＳチャネル領域に、前記第１絶縁膜よりも薄い第２絶縁膜を前記第１絶縁膜と一体的に形成して、前記第１絶縁膜および前記第２絶縁膜を含むＤＭＯＳゲート絶縁膜を形成する工程と、前記ＬＯＣＯＳ酸化膜および前記ＤＭＯＳゲート絶縁膜に跨るように、前記ＤＭＯＳゲート絶縁膜を介して前記ＤＭＯＳチャネル領域に対向するＤＭＯＳゲート電極を形成する工程と、前記高耐圧ゲート絶縁膜上に、前記高耐圧ゲート絶縁膜を介して前記高耐圧ソース領域と前記高耐圧ドレイン領域との間の高耐圧チャネル領域に対向する高耐圧ゲート電極を形成する工程と、前記低耐圧ゲート絶縁膜上に、前記低耐圧ゲート絶縁膜を介して前記低耐圧ソース領域と前記低耐圧ドレイン領域との間の低耐圧チャネル領域に対向する低耐圧ゲート電極を形成する工程とを含む（請求項７）。
【００１３】
この方法によって製造された半導体装置によれば、ＬＯＣＯＳ酸化膜とＤＭＯＳチャネル領域との間にＤＭＯＳゲート絶縁膜が配置されているので、ＤＭＯＳチャネル領域がＬＯＣＯＳ酸化膜で覆われることを防止することができる。しかも、ＤＭＯＳゲート絶縁膜のＤＭＯＳチャネル領域上の部分が相対的に薄い第２絶縁膜である。そのため、高耐圧ＤＭＯＳトランジスタを適切なゲート電圧で制御できるので、十分なトランジスタ性能を発揮することができる。
【００１４】
さらに、ＤＭＯＳゲート絶縁膜のＤＭＯＳチャネル領域外の部分として、第２絶縁膜よりも相対的に厚い第１絶縁膜が配置されているので、ゲート−ドレイン間の耐圧を十分に保持することもできる。
また、第１絶縁膜を高耐圧ゲート絶縁膜と同一工程で形成することができ、第２絶縁膜を低耐圧ゲート絶縁膜と同一工程で形成することができる。その結果、半導体装置の製造工程を簡略化することができる。
【００１５】
前記高耐圧ソース領域および前記高耐圧ドレイン領域を形成する工程は、前記ＤＭＯＳ第２導電型ドレイン領域を形成する工程と同時に実行され、前記半導体基板の前記高耐圧ＣＭＯＳトランジスタ用の領域に、互いに間隔が空くように高耐圧第２導電型ソース領域および高耐圧第２導電型ドレイン領域を形成する工程を含むことが好ましい（請求項８）。
【００１６】
この方法により、高耐圧第２導電型ソース−ドレイン領域を、ＤＭＯＳ第２導電型ドレイン領域と同一工程で形成することができるので、半導体装置の製造工程を一層簡略化することができる。
前記高耐圧ソース領域および前記高耐圧ドレイン領域を形成する工程は、前記ＤＭＯＳ第１導電型ボディ領域を形成する工程と同時に実行され、前記半導体基板の前記高耐圧ＣＭＯＳトランジスタ用の領域に、互いに間隔が空くように高耐圧第１導電型ソース領域および高耐圧第１導電型ドレイン領域を形成する工程を含むことが好ましい（請求項９）。
【００１７】
この方法により、高耐圧第１導電型ソース−ドレイン領域を、ＤＭＯＳ第１導電型ボディ領域と同一工程で形成することができるので、半導体装置の製造工程を一層簡略化することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の一実施形態に係る半導体装置の模式図であって、図１（ａ）は全体の断面図、図１（ｂ）はＨＶ−ＤＭＯＳ領域の要部拡大図をそれぞれ示す。
【図２】図２は、前記半導体装置の製造工程の一部を示す模式図である。
【図３】図３は、図２の次の工程を示す模式図である。
【図４】図４は、図３の次の工程を示す模式図である。
【図５】図５は、図４の次の工程を示す模式図である。
【図６】図６は、図５の次の工程を示す模式図である。
【図７】図７は、図６の次の工程を示す模式図である。
【図８】図８は、図７の次の工程を示す模式図である。
【図９】図９は、図８の次の工程を示す模式図である。
【図１０】図１０は、図９の次の工程を示す模式図である。
【図１１】図１１は、図１０の次の工程を示す模式図である。
【図１２】図１２は、図１１の次の工程を示す模式図である。
【図１３】図１３は、図１２の次の工程を示す模式図である。
【図１４】図１４は、図１３の次の工程を示す模式図である。
【発明を実施するための形態】
【００１９】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の模式図であって、図１（ａ）は全体の断面図、図１（ｂ）はＨＶ−ＤＭＯＳの要部拡大図をそれぞれ示す。
半導体装置１は、本発明の高耐圧ＤＭＯＳトランジスタの一例としてのＨＶ−ＤＭＯＳ（High Voltage−double Diffused Metal Oxide Semiconductor）２と、本発明の高耐圧ＣＭＯＳトランジスタの一例としてのＨＶ−ＣＭＯＳ（High Voltage−Complementary Metal Oxide Semiconductor）３と、本発明の低耐圧ＣＭＯＳトランジスタの一例としてのＬＶ−ＣＭＯＳ４とを、共通のｐ型の半導体基板（たとえば、シリコン基板）５上に備えている。ＨＶ−ＣＭＯＳ３は、ＨＶ−ｎＭＯＳ６およびＨＶ−ｐＭＯＳ７を含み、ＬＶ−ＣＭＯＳ４は、ＬＶ−ｎＭＯＳ８およびＬＶ−ｐＭＯＳ９を含む。
【００２０】
半導体基板５の表面部には、ＨＶ−ＤＭＯＳ２、ＨＶ−ｎＭＯＳ６、ＨＶ−ｐＭＯＳ７、ＬＶ−ｎＭＯＳ８およびＬＶ−ｐＭＯＳ９を互いに分離するための素子分離部１０が形成されている。素子分離部１０は、ＨＶ−ＤＭＯＳ２、ＨＶ−ｎＭＯＳ６、ＨＶ−ｐＭＯＳ７、ＬＶ−ｎＭＯＳ８およびＬＶ−ｐＭＯＳ９がそれぞれ形成される領域を矩形状に取り囲んでいる。そして、素子分離部１０は、半導体基板５の表面から比較的浅く掘り下がった溝（たとえば、深さ０．２μｍ〜０．５μｍのシャロートレンチ）に、酸化シリコン（ＳｉＯ２）等の絶縁物が埋め込まれた構造（ＳＴＩ構造）を有している。
【００２１】
この素子分離部１０によって区画されたＨＶ−ＤＭＯＳ２用の領域のサイズは、たとえば、１０μｍ〜１００μｍである。
また、ＨＶ−ＣＭＯＳ３用の領域のサイズは、たとえば、１０μｍ〜２００μｍである。さらに具体的には、ＨＶ−ｎＭＯＳ６用の領域のサイズが、１０μｍ〜１００μｍであり、ＨＶ−ｐＭＯＳ７用の領域のサイズが、１０μｍ〜２００μｍである。
【００２２】
また、ＬＶ−ＣＭＯＳ４用の領域のサイズは、たとえば、１μｍ〜１０μｍである。さらに具体的には、ＬＶ−ｎＭＯＳ８用の領域のサイズが、１μｍ〜１０μｍであり、ＬＶ−ｐＭＯＳ９用の領域のサイズが、１μｍ〜１０μｍである。
ＨＶ−ＤＭＯＳ２用の領域には、この領域を矩形状に取り囲む素子分離部１０の辺に沿って、本発明のＤＭＯＳ第２導電型ウェルの一例としてのディープｎ型ウェル１１が形成されている。
【００２３】
ディープｎ型ウェル１１の内方領域には、本発明のＤＭＯＳ第１導電型ボディ領域の一例としてのＤＭＯＳ−ｐ型ボディ領域１２と、本発明のＤＭＯＳ第２導電型ドレイン領域の一例としてのＤＭＯＳ−ｎ型ドレイン領域１３とが、半導体基板５の表面に沿って互いに間隔を空けて形成されている。
ＤＭＯＳ−ｐ型ボディ領域１２の内方領域には、ディープｎ型ウェル１１とＤＭＯＳ−ｐ型ボディ領域１２との境界に対してＤＭＯＳ−ｎ型ドレイン領域１３から離れる側に間隔を隔てて、本発明のＤＭＯＳ第２導電型ソース領域の一例としてのＤＭＯＳ−ｎ型ソース領域１６が形成されている。このＤＭＯＳ−ｎ型ソース領域１６とディープｎ型ウェル１１との間の領域が、ＤＭＯＳ−ｐ型ボディ領域１２のチャネル領域（ＤＭＯＳチャネル領域１７）である。
【００２４】
半導体基板５の表面には、ＤＭＯＳ−ｎ型ドレイン領域１３に対して、ＤＭＯＳ−ｐ型ボディ領域１２およびその反対側の両側からＤＭＯＳ−ｎ型ドレイン領域１３を挟むように、ＬＯＣＯＳ酸化膜１８が形成されている。各ＬＯＣＯＳ酸化膜１８の下方には、ＬＯＣＯＳ酸化膜１８に接するように、本発明のＤＭＯＳ第２導電型ドリフト領域の一例としてのＤＭＯＳ−ｎ型ドリフト領域１９が、ＬＯＣＯＳ酸化膜１８に対して自己整合的に形成されている。ＤＭＯＳ−ｎ型ドリフト領域１９は、ＤＭＯＳ−ｎ型ドレイン領域１３よりも浅く形成されている。
【００２５】
ＤＭＯＳ−ｐ型ボディ領域１２およびＤＭＯＳ−ｎ型ドレイン領域１３の表面部には、それぞれ不純物を高濃度に拡散して形成されたＤＭＯＳボディコンタクト領域２０およびＤＭＯＳドレインコンタクト領域２１が形成されている。ＤＭＯＳボディコンタクト領域２０は、ＤＭＯＳ−ｎ型ソース領域１６に対してＤＭＯＳチャネル領域１７の反対側に、ＤＭＯＳ−ｎ型ソース領域１６に接して形成されている。
【００２６】
ＨＶ-ＤＭＯＳ２用の領域において半導体基板５の表面には、ＤＭＯＳゲート絶縁膜２２が形成されている。
ＤＭＯＳゲート絶縁膜２２は、図１（ｂ）に示すように、ＬＯＣＯＳ酸化膜１８に連なって形成されている。また、ＤＭＯＳゲート絶縁膜２２は、ＤＭＯＳチャネル領域１７外に配置された相対的に厚い第１絶縁膜１４と、ＤＭＯＳチャネル領域１７に配置された第１絶縁膜１４よりも相対的に薄い第２絶縁膜１５とを一体的に含む。これにより、ＤＭＯＳ−ｎ型ドレイン領域１３からＤＭＯＳチャネル領域１７へ向かって、ＬＯＣＯＳ酸化膜１８、第１絶縁膜１４および第２絶縁膜１５がこの順で配置されており、絶縁膜の厚さが３段階で薄くなっている。
【００２７】
また、この実施形態では、第１絶縁膜１４と第２絶縁膜１５との境界は、ディープｎ型ウェル１１とＤＭＯＳ−ｐ型ボディ領域１２との境界に対してＤＭＯＳチャネル領域１７の反対側に設定されている。この境界の位置は、たとえば、第１絶縁膜１４によって覆われる幅が０．５μｍ〜１．５μｍとなるように設定される。これにより、ＤＭＯＳ−ｎ型ドリフト領域１９とＤＭＯＳ−ｐ型ボディ領域１２との間の領域におけるＤＭＯＳ−ｐ型ボディ領域１２の近傍部分が、第２絶縁膜１５で選択的に覆われている。
【００２８】
そして、ＤＭＯＳチャネル領域１７に対向するように、ＤＭＯＳゲート絶縁膜２２を挟んでＤＭＯＳゲート電極２３が形成されている。
ＤＭＯＳゲート電極２３は、この実施形態では、ＬＯＣＯＳ酸化膜１８およびＤＭＯＳゲート絶縁膜２２に跨って形成されている。ＤＭＯＳゲート電極２３のドレイン側の端部（エッジ部分）は、ＤＭＯＳ−ｎ型ドレイン領域１３とは間隔を隔ててＬＯＣＯＳ酸化膜１８上に配置されている。一方、ＤＭＯＳゲート電極２３のソース側の端部（エッジ部分）は、ＤＭＯＳ−ｎ型ソース領域１６とは間隔を隔てて配置されている。
【００２９】
また、ＤＭＯＳゲート電極２３の両側面は、酸化シリコン（ＳｉＯ２）等の絶縁物からなるサイドウォール２４で覆われている。ＤＭＯＳ−ｎ型ソース領域１６とＤＭＯＳゲート電極２３との間、すなわち、サイドウォール２４の直下の領域には、ｎ型低濃度層２５が形成されている。こうして、ＬＤＤ構造が形成されている。ｎ型低濃度層２５は、ＤＭＯＳ−ｎ型ソース領域１６よりも低濃度に形成され、かつ、これらよりも浅く不純物イオンを注入して形成された領域である。ｎ型低濃度層２５は、ＤＭＯＳゲート電極２３に対して自己整合的に形成されており、ＤＭＯＳ−ｎ型ソース領域１６は、サイドウォール２４に対して自己整合的に形成されている。
【００３０】
ＨＶ−ＣＭＯＳ３のＨＶ−ｎＭＯＳ６用の領域には、この領域を矩形状に取り囲む素子分離部１０の辺に沿って、ディープｐ型ウェル２６が形成されている。
ディープｐ型ウェル２６の内方領域には、本発明の高耐圧ソース領域の一例としてのＨＶ−ｎ型ソース領域２７および本発明の高耐圧ドレイン領域の一例としてのＨＶ−ｎ型ドレイン領域２８が、半導体基板５の表面に沿って互いに間隔を空けて形成されている。このＨＶ−ｎ型ソース領域２７とＨＶ−ｎ型ドレイン領域２８との間の領域が、ディープｐ型ウェル２６のチャネル領域（ＨＶ−ｎ型チャネル領域２９）である。また、ＨＶ−ｎ型ソース領域２７およびＨＶ−ｎ型ドレイン領域２８は、ＤＭＯＳ−ｎ型ドレイン領域１３と同じ不純物濃度および同じ深さで形成されている。
【００３１】
ＨＶ−ｎ型ソース領域２７およびＨＶ−ｎ型ドレイン領域２８の表面部には、それぞれ不純物を高濃度に拡散して形成されたＨＶ−ｎ型ソースコンタクト領域３０およびＨＶ−ｎ型ドレインコンタクト領域３１が形成されている。
半導体基板５の表面には、ＨＶ−ｎ型ソース領域２７に対して、ＨＶ−ｎ型ドレイン領域２８およびその反対側の両側からＨＶ−ｎ型ソース領域２７を挟むように、ＬＯＣＯＳ酸化膜３２が形成されている。また、ＨＶ−ｎ型ドレイン領域２８に対して、ＨＶ−ｎ型ソース領域２７およびその反対側の両側からＨＶ−ｎ型ドレイン領域２８を挟むように、ＬＯＣＯＳ酸化膜３３が形成されている。各ＬＯＣＯＳ酸化膜３２，３３の下方には、ＬＯＣＯＳ酸化膜３２，３３に接するように、ＨＶ−ｎ型ドリフト領域３４がＬＯＣＯＳ酸化膜３２，３３に対して自己整合的に形成されている。ＨＶ−ｎ型ドリフト領域３４は、ＨＶ−ｎ型ソース領域２７およびＨＶ−ｎ型ドレイン領域２８よりも浅く形成されている。
【００３２】
ＨＶ−ｎＭＯＳ６用の領域において半導体基板５の表面には、本発明の高耐圧ゲート絶縁膜の一例としてのＨＶ−ｎＭＯＳゲート絶縁膜３５が形成されている。ＨＶ−ｎＭＯＳゲート絶縁膜３５は、ＤＭＯＳゲート絶縁膜２２の第１絶縁膜１４と同じ厚さで形成されている。そして、ＨＶ−ｎ型チャネル領域２９に対向するように、ＨＶ−ｎＭＯＳゲート絶縁膜３５を挟んで、本発明の高耐圧ゲート電極の一例としてのＨＶ−ｎＭＯＳゲート電極３６が形成されている。
【００３３】
ＨＶ−ｎＭＯＳゲート電極３６は、この実施形態では、ＬＯＣＯＳ酸化膜３２およびＬＯＣＯＳ酸化膜３３に跨って形成されている。ＨＶ−ｎＭＯＳゲート電極３６のドレイン側の端部（エッジ部分）は、ＨＶ−ｎ型ドレイン領域２８とは間隔を隔ててＬＯＣＯＳ酸化膜３３上に配置されている。一方、ＨＶ−ｎＭＯＳゲート電極３６のソース側の端部（エッジ部分）は、ＨＶ−ｎ型ソース領域２７とは間隔を隔ててＬＯＣＯＳ酸化膜３２上に配置されている。また、ＨＶ−ｎＭＯＳゲート電極３６の両側面は、酸化シリコン（ＳｉＯ２）等の絶縁物からなるサイドウォール３７で覆われている。
【００３４】
ＨＶ−ＣＭＯＳ３のＨＶ−ｐＭＯＳ７用の領域には、この領域を矩形状に取り囲む素子分離部１０の辺に沿って、ディープｎ型ウェル３８が形成されている。ディープｎ型ウェル３８は、ＨＶ−ＤＭＯＳ２のディープｎ型ウェル１１と同じ不純物濃度および同じ深さで形成されている。
ディープｎ型ウェル３８の内方領域には、本発明の高耐圧ソース領域の一例としてのＨＶ−ｐ型ソース領域３９および本発明の高耐圧ドレイン領域の一例としてのＨＶ−ｐ型ドレイン領域４０が、半導体基板５の表面に沿って互いに間隔を空けて形成されている。このＨＶ−ｐ型ソース領域３９とＨＶ−ｐ型ドレイン領域４０との間の領域が、ディープｎ型ウェル３８のチャネル領域（ＨＶ−ｐ型チャネル領域４１）である。また、ＨＶ−ｐ型ソース領域３９およびＨＶ−ｐ型ドレイン領域４０は、ＤＭＯＳ−ｐ型ボディ領域１２と同じ不純物濃度および同じ深さで形成されている。
【００３５】
ＨＶ−ｐ型ソース領域３９およびＨＶ−ｐ型ドレイン領域４０の表面部には、それぞれ不純物を高濃度に拡散して形成されたＨＶ−ｐ型ソースコンタクト領域４２およびＨＶ−ｐ型ドレインコンタクト領域４３が形成されている。
半導体基板５の表面には、ＨＶ−ｐ型ソース領域３９に対して、ＨＶ−ｐ型ドレイン領域４０およびその反対側の両側からＨＶ−ｐ型ソース領域３９を挟むように、ＬＯＣＯＳ酸化膜４４が形成されている。また、ＨＶ−ｐ型ドレイン領域４０に対して、ＨＶ−ｐ型ソース領域３９およびその反対側の両側からＨＶ−ｐ型ドレイン領域４０を挟むように、ＬＯＣＯＳ酸化膜４５が形成されている。各ＬＯＣＯＳ酸化膜４４，４５の下方には、ＬＯＣＯＳ酸化膜４４，４５に接するように、ＨＶ−ｐ型ドリフト領域４６がＬＯＣＯＳ酸化膜４４，４５に対して自己整合的に形成されている。ＨＶ−ｐ型ドリフト領域４６は、ＨＶ−ｐ型ソース領域３９およびＨＶ−ｐ型ドレイン領域４０よりも浅く形成されている。
【００３６】
ＨＶ−ｐＭＯＳ７用の領域において半導体基板５の表面には、本発明の高耐圧ゲート絶縁膜の一例としてのＨＶ−ｐＭＯＳゲート絶縁膜４７が形成されている。ＨＶ−ｐＭＯＳゲート絶縁膜４７は、ＤＭＯＳゲート絶縁膜２２の第１絶縁膜１４と同じ厚さで形成されている。そして、ＨＶ−ｐ型チャネル領域４１に対向するように、ＨＶ−ｐＭＯＳゲート絶縁膜４７を挟んで、本発明の高耐圧ゲート電極の一例としてのＨＶ−ｐＭＯＳゲート電極４８が形成されている。
【００３７】
ＨＶ−ｐＭＯＳゲート電極４８は、この実施形態では、ＬＯＣＯＳ酸化膜４４およびＬＯＣＯＳ酸化膜４５に跨って形成されている。ＨＶ−ｐＭＯＳゲート電極４８のドレイン側の端部（エッジ部分）は、ＨＶ−ｐ型ドレイン領域４０とは間隔を隔ててＬＯＣＯＳ酸化膜４５上に配置されている。一方、ＨＶ−ｐＭＯＳゲート電極４８のソース側の端部（エッジ部分）は、ＨＶ−ｐ型ソース領域３９とは間隔を隔ててＬＯＣＯＳ酸化膜４４上に配置されている。また、ＨＶ−ｐＭＯＳゲート電極４８の両側面は、酸化シリコン（ＳｉＯ２）等の絶縁物からなるサイドウォール４９で覆われている。
【００３８】
ＬＶ−ＣＭＯＳ４のＬＶ−ｎＭＯＳ８用の領域には、この領域を矩形状に取り囲む素子分離部１０の辺に沿って、ｐ型ウェル５０が形成されている。ｐ型ウェル５０は、ディープｐ型ウェル２６よりも不純物濃度が高く、かつ、ディープｐ型ウェル２６よりも浅く形成されている。また、ｐ型ウェル５０は、ＤＭＯＳ−ｐ型ボディ領域１２、ＨＶ−ｐ型ソース領域３９およびＨＶ−ｐ型ドレイン領域４０と同じ不純物濃度および同じ深さで形成されている。
【００３９】
ｐ型ウェル５０の内方領域には、本発明の低耐圧ソース領域の一例としてのＬＶ−ｎ型ソース領域５１および本発明の低耐圧ドレイン領域の一例としてのＬＶ−ｎ型ドレイン領域５２が、半導体基板５の表面に沿って互いに間隔を空けて形成されている。このＬＶ−ｎ型ソース領域５１とＬＶ−ｎ型ドレイン領域５２との間の領域が、ｐ型ウェル５０のチャネル領域（ＬＶ−ｎ型チャネル領域５３）である。
【００４０】
ＬＶ−ｎＭＯＳ８用の領域において半導体基板５の表面には、本発明の低耐圧ゲート絶縁膜の一例としてのＬＶ−ｎＭＯＳゲート絶縁膜５４が形成されている。ＬＶ−ｎＭＯＳゲート絶縁膜５４は、ＤＭＯＳゲート絶縁膜２２の第２絶縁膜１５と同じ厚さで形成されている。そして、ＬＶ−ｎ型チャネル領域５３に対向するように、ＬＶ−ｎＭＯＳゲート絶縁膜５４を挟んで、本発明の低耐圧ゲート電極の一例としてのＬＶ−ｎＭＯＳゲート電極５５が形成されている。
【００４１】
ＬＶ−ｎＭＯＳゲート電極５５の両側面は、酸化シリコン（ＳｉＯ２）等の絶縁物からなるサイドウォール５６で覆われている。ＬＶ−ｎ型ソース領域５１およびＬＶ−ｎ型ドレイン領域５２とＬＶ−ｎＭＯＳゲート電極５５との間、すなわち、サイドウォール５６の直下の領域には、ｎ型低濃度層５７，５８が形成されている。こうして、ＬＤＤ構造が形成されている。ｎ型低濃度層５７，５８は、ＬＶ−ｎ型ソース・ドレイン領域５１，５２よりも低濃度に形成され、かつ、これらよりも浅く不純物イオンを注入して形成された領域である。ｎ型低濃度層５７，５８は、ＬＶ−ｎＭＯＳゲート電極５５に対して自己整合的に形成されており、ＬＶ−ｎ型ソース・ドレイン領域５１，５２は、サイドウォール５６に対して自己整合的に形成されている。
【００４２】
ＬＶ−ＣＭＯＳ４のＬＶ−ｐＭＯＳ９用の領域には、この領域を矩形状に取り囲む素子分離部１０の辺に沿って、ｎ型ウェル５９が形成されている。ｎ型ウェル５９は、ディープｎ型ウェル１１およびディープｎ型ウェル３８よりも不純物濃度が高く、かつ、ディープｎ型ウェル１１およびディープｎ型ウェル３８よりも浅く形成されている。また、ｎ型ウェル５９は、ＤＭＯＳ−ｎ型ドレイン領域１３、ＨＶ−ｎ型ソース領域２７およびＨＶ−ｎ型ドレイン領域２８と同じ不純物濃度および同じ深さで形成されている。
【００４３】
ｎ型ウェル５９の内方領域には、本発明の低耐圧ソース領域の一例としてのＬＶ−ｐ型ソース領域６０および本発明の低耐圧ドレイン領域の一例としてのＬＶ−ｐ型ドレイン領域６１が、半導体基板５の表面に沿って互いに間隔を空けて形成されている。このＬＶ−ｐ型ソース領域６０とＬＶ−ｐ型ドレイン領域６１との間の領域が、ｎ型ウェル５９のチャネル領域（ＬＶ−ｐ型チャネル領域６２）である。
【００４４】
ＬＶ−ｐＭＯＳ９用の領域において半導体基板５の表面には、本発明の低耐圧ゲート絶縁膜の一例としてのＬＶ−ｐＭＯＳゲート絶縁膜６３が形成されている。ＬＶ−ｐＭＯＳゲート絶縁膜６３は、ＤＭＯＳゲート絶縁膜２２の第２絶縁膜１５と同じ厚さで形成されている。そして、ＬＶ−ｐ型チャネル領域６２に対向するように、ＬＶ−ｐＭＯＳゲート絶縁膜６３を挟んで、本発明の低耐圧ゲート電極の一例としてのＬＶ−ｐＭＯＳゲート電極６４が形成されている。
【００４５】
ＬＶ−ｐＭＯＳゲート電極６４の両側面は、酸化シリコン（ＳｉＯ２）等の絶縁物からなるサイドウォール６５で覆われている。ＬＶ−ｐ型ソース領域６０およびＬＶ−ｐ型ドレイン領域６１とＬＶ−ｐＭＯＳゲート電極６４との間、すなわち、サイドウォール６５の直下の領域には、ｐ型低濃度層６６，６７が形成されている。こうして、ＬＤＤ構造が形成されている。ｐ型低濃度層６６，６７は、ＬＶ−ｐ型ソース・ドレイン領域６０，６１よりも低濃度に形成され、かつ、これらよりも浅く不純物イオンを注入して形成された領域である。ｐ型低濃度層６６，６７は、ＬＶ−ｐＭＯＳゲート電極６４に対して自己整合的に形成されており、ＬＶ−ｐ型ソース・ドレイン領域６０，６１は、サイドウォール６５に対して自己整合的に形成されている。
【００４６】
半導体基板６上には、酸化シリコン（ＳｉＯ２）等の絶縁物からなる層間膜６８が積層されている。層間膜６８上には、アルミニウム（Ａｌ）等の導電物からなるソース配線６９〜７３、ドレイン配線７４〜７８およびゲート配線７９〜８３が形成されている。
ソース配線６９〜７３は、層間膜６８を貫通するコンタクトプラグを介して、ＤＭＯＳ−ｎ型ソース領域１６、ＤＭＯＳボディコンタクト領域２０、ＨＶ−ｎ型ソースコンタクト領域３０、ＨＶ−ｐ型ソースコンタクト領域４２、ＬＶ−ｎ型ソース領域５１およびＬＶ−ｐ型ソース領域６０にそれぞれ接続されている。
【００４７】
ドレイン配線７４〜７８は、層間膜６８を貫通するコンタクトプラグを介して、ＤＭＯＳドレインコンタクト領域２１、ＨＶ−ｎ型ドレインコンタクト領域３１、ＨＶ−ｐ型ドレインコンタクト領域４３、ＬＶ−ｎ型ドレイン領域５２およびＬＶ−ｐ型ドレイン領域６１にそれぞれ接続されている。
ゲート配線７９〜８３は、層間膜６８を貫通するコンタクトプラグを介して、ＤＭＯＳゲート電極２３、ＨＶ−ｎＭＯＳゲート電極３６、ＨＶ−ｐＭＯＳゲート電極４８、ＬＶ−ｎＭＯＳゲート電極５５およびＬＶ−ｐＭＯＳゲート電極６４にそれぞれ接続されている。
【００４８】
半導体装置１の各部の詳細について以下に説明を加える。
半導体基板５は、たとえば、１×１０１３ｃｍ−３〜１×１０１５ｃｍ−３の不純物濃度を有するｐ型である。半導体基板５の厚さは、たとえば、６００μｍ〜９００μｍである。
ディープｎ型ウェル１１、ディープｎ型ウェル３８は、たとえば、１×１０１５ｃｍ−３〜５×１０１５ｃｍ−３の不純物濃度を有するｎ型である。半導体基板５の表面からディープｎ型ウェル１１，３８の最深部までの深さは、たとえば、２μｍ〜３μｍである。
【００４９】
ＤＭＯＳ−ｎ型ドレイン領域１３、ＨＶ−ｎ型ソース領域２７、ＨＶ−ｎ型ドレイン領域２８およびｎ型ウェル５９は、たとえば、５×１０１５ｃｍ−３〜２×１０１６ｃｍ−３の不純物濃度を有するｎ型である。半導体基板５の表面からＤＭＯＳ−ｎ型ドレイン領域１３、ＨＶ−ｎ型ソース領域２７、ＨＶ−ｎ型ドレイン領域２８およびｎ型ウェル５９の最深部までの深さは、たとえば、１μｍ〜１．５μｍである。
【００５０】
ディープｐ型ウェル２６は、たとえば、７×１０１４ｃｍ−３〜２×１０１５ｃｍ−３の不純物濃度を有するｐ型である。半導体基板５の表面からディープｐ型ウェル２６の最深部までの深さは、たとえば、１．５μｍ〜２μｍである。
ＨＶ−ｐ型ソース領域３９、ＨＶ−ｐ型ドレイン領域４０およびｐ型ウェル５０は、たとえば、５×１０１５ｃｍ−３〜２×１０１６ｃｍ−３の不純物濃度を有するｐ型である。半導体基板５の表面からＨＶ−ｐ型ソース領域３９、ＨＶ−ｐ型ドレイン領域４０およびｐ型ウェル５０の最深部までの深さは、たとえば、１μｍ〜１．５μｍである。
【００５１】
ＤＭＯＳ−ｎ型ソース領域１６、ＤＭＯＳドレインコンタクト領域２１、ＨＶ−ｎ型ソースコンタクト領域３０、ＨＶ−ｎ型ドレインコンタクト領域３１、ＬＶ−ｎ型ソース領域５１およびＬＶ−ｎ型ドレイン領域５２は、たとえば、１×１０１８ｃｍ−３〜５×１０１８ｃｍ−３の不純物濃度を有するｎ＋型である。
ＤＭＯＳボディコンタクト領域２０、ＨＶ−ｐ型ソースコンタクト領域４２、ＨＶ−ｐ型ドレインコンタクト領域４３、ＬＶ−ｐ型ソース領域６０およびＬＶ−ｐ型ドレイン領域６１は、たとえば、１×１０１８ｃｍ−３〜３×１０１８ｃｍ−３の不純物濃度を有するｐ＋型である。
【００５２】
ＤＭＯＳ−ｎ型ドリフト領域１９、ＨＶ−ｎ型ドリフト領域３４は、たとえば、１×１０１５ｃｍ−３〜１×１０１６ｃｍ−３の不純物濃度を有するｎ＋型である。
ＨＶ−ｐ型ドリフト領域４６は、たとえば、１×１０１６ｃｍ−３〜５×１０１６ｃｍ−３の不純物濃度を有するｐ＋型である。
ＬＯＣＯＳ酸化膜１８，３２，３３，４４，４５の厚さは、たとえば、２０００Å〜３０００Åである。
【００５３】
ＤＭＯＳゲート絶縁膜２２の第１絶縁膜１４、ＨＶ−ｎＭＯＳゲート絶縁膜３５およびＨＶ−ｐＭＯＳゲート絶縁膜４７の厚さは、たとえば、１０００Å〜１５００Åである。
ＤＭＯＳゲート絶縁膜２２の第２絶縁膜１５、ＬＶ−ｎＭＯＳゲート絶縁膜５４、ＬＶ−ｐＭＯＳゲート絶縁膜６３の厚さは、たとえば、８０Å〜１５０Åである。
ＤＭＯＳゲート電極２３、ＨＶ−ｎＭＯＳゲート電極３６、ＨＶ−ｐＭＯＳゲート電極４８、ＬＶ−ｎＭＯＳゲート電極５５およびＬＶ−ｐＭＯＳゲート電極６４の厚さは、たとえば、２０００Å〜３０００Åである。
【００５４】
図２〜図１４は、図１の半導体装置１の製造工程の一部を工程順に説明するための模式図である。図２〜図１４では、（ａ）が図１（ａ）に対応し、（ｂ）が図１（ｂ）に対応している。
まず、図２に示すように、ＳＴＩ法により、半導体基板５に素子分離部１０が形成される。これにより、ＨＶ−ＤＭＯＳ２、ＨＶ−ｎＭＯＳ６、ＨＶ−ｐＭＯＳ７、ＬＶ−ｎＭＯＳ８およびＬＶ−ｐＭＯＳ９用の各アクティブ領域がそれぞれ確保される。
【００５５】
次に、図３に示すように、ディープｎ型ウェル１１およびディープｎ型ウェル３８の形成工程と、ディープｐ型ウェル２６の形成工程とが行われる。具体的には、まず、半導体基板５上に所定のパターンのレジスト膜（図示せず）が形成され、当該レジスト膜をマスクとして、ディープｎ型ウェル１１およびディープｎ型ウェル３８を形成すべき領域にｎ型不純物イオンが半導体基板５に選択的に注入される。たとえば、ｎ型不純物イオンとしてＡｓ＋イオンまたはＰ＋イオンが用いられる（以下、同じ）。こうして、ディープｎ型ウェル１１およびディープｎ型ウェル３８が同時に形成される。
【００５６】
同様に、半導体基板５上に所定のパターンのレジスト膜（図示せず）が形成され、当該レジスト膜をマスクとして、ディープｐ型ウェル２６を形成すべき領域にｐ型不純物イオンが半導体基板５に選択的に注入される。たとえば、ｐ型不純物としてＢ＋イオンが用いられる（以下、同じ）。こうして、ディープｐ型ウェル２６が形成される。
次に、図４に示すように、半導体基板５上にハードマスク８５（たとえば、１０００Å程度のＳｉＮ膜）が積層され、パターニングすることによって、ハードマスク８５のＬＯＣＯＳ酸化膜１８，３２，３３，４４，４５を形成すべき部分が選択的に除去される。
【００５７】
次に、図５に示すように、ＨＶ−ＤＭＯＳ２用の領域、ＨＶ−ｎＭＯＳ６用の領域およびＬＶ−ＣＭＯＳ４用の領域を選択的に覆う所定パターンのレジスト膜（図示せず）が半導体基板５上に形成され、当該レジスト膜およびハードマスク８５をマスクとして、ハードマスク８５から選択的に露出している半導体基板５にｐ型不純物イオンが選択的に注入される。こうして、ＨＶ−ｐ型ドリフト領域４６が形成される。
【００５８】
同様に、ＨＶ−ｐＭＯＳ７用の領域およびＬＶ−ＣＭＯＳ４用の領域を選択的に覆う所定パターンのレジスト膜８６が半導体基板５上に形成され、当該レジスト膜８６およびハードマスク８５をマスクとして、ハードマスク８５から露出している半導体基板５にｎ型不純物イオンが選択的に注入される。こうして、ＤＭＯＳ−ｎ型ドリフト領域１９およびＨＶ−ｎ型ドリフト領域３４が同時に形成される。
【００５９】
次に、図６に示すように、ハードマスク８５から露出している半導体基板５を選択的に熱酸化することによって、ＬＯＣＯＳ酸化膜１８，３２，３３，４４，４５が同時に形成される。この際、ＬＯＣＯＳ酸化膜１８，３２，３３，４４，４５を形成すべき領域以外の領域がハードマスク８５で覆われているので、ＬＯＣＯＳ酸化膜１８，３２，３３，４４，４５のバーズビークが、ＤＭＯＳチャネル領域１７、ＨＶ−ｎ型チャネル領域２９およびＨＶ−ｐ型チャネル領域４１を形成すべき部分にかかることを防止することができる。
【００６０】
次に、図７に示すように、半導体基板５上にレジスト膜８７が積層され、パターニングすることによって、レジスト膜８７のＤＭＯＳゲート絶縁膜２２の第１絶縁膜１４、ＨＶ−ｎＭＯＳゲート絶縁膜３５およびＨＶ−ｐＭＯＳゲート絶縁膜４７を形成すべき部分が選択的に除去される。そして、レジスト膜８７をマスクとして、レジスト膜８７から露出しているハードマスク８５が選択的に除去される。
【００６１】
次に、図８に示すように、ハードマスク８５から露出している半導体基板５を選択的に熱酸化することによって、ＤＭＯＳゲート絶縁膜２２の第１絶縁膜１４、ＨＶ−ｎＭＯＳゲート絶縁膜３５およびＨＶ−ｐＭＯＳゲート絶縁膜４７が同時に形成される。その後、ハードマスク８５が除去される。
次に、図９に示すように、ＤＭＯＳ−ｎ型ドレイン領域１３、ＨＶ−ｎ型ソース領域２７、ＨＶ−ｎ型ドレイン領域２８およびｎ型ウェル５９を同時に形成する工程と、ＤＭＯＳ−ｐ型ボディ領域１２、ＨＶ−ｐ型ソース領域３９、ＨＶ−ｐ型ドレイン領域４０およびｐ型ウェル５０を同時に形成する工程とが行われる。
【００６２】
具体的には、半導体基板５上に所定のパターンのレジスト膜（図示せず）が形成され、当該レジスト膜をマスクとして、ＤＭＯＳ−ｎ型ドレイン領域１３、ＨＶ−ｎ型ソース領域２７、ＨＶ−ｎ型ドレイン領域２８およびｎ型ウェル５９を形成すべき領域にｎ型不純物イオンが半導体基板５に選択的に注入される。こうして、ＤＭＯＳ−ｎ型ドレイン領域１３、ＨＶ−ｎ型ソース領域２７、ＨＶ−ｎ型ドレイン領域２８およびｎ型ウェル５９が同時に形成される。
【００６３】
同様に、半導体基板５上に所定のパターンのレジスト膜８８が形成され、当該レジスト膜８８をマスクとして、ＤＭＯＳ−ｐ型ボディ領域１２、ＨＶ−ｐ型ソース領域３９、ＨＶ−ｐ型ドレイン領域４０およびｐ型ウェル５０を形成すべき領域にｐ型不純物イオンが半導体基板５に選択的に注入される。こうして、ＤＭＯＳ−ｐ型ボディ領域１２、ＨＶ−ｐ型ソース領域３９、ＨＶ−ｐ型ドレイン領域４０およびｐ型ウェル５０が同時に形成される。
【００６４】
次に、図１０に示すように、半導体基板５を選択的に熱酸化することによって、ＤＭＯＳゲート絶縁膜２２の第２絶縁膜１５、ＬＶ−ｎＭＯＳゲート絶縁膜５４およびＬＶ−ｐＭＯＳゲート絶縁膜６３が同時に形成される。そして、半導体基板５上にポリシリコン材料８９が堆積される。
次に、図１１に示すように、ポリシリコン材料８９上に所定のパターンのレジスト膜９０が形成され、当該レジスト膜９０をマスクとして、ポリシリコン材料８９が選択的に除去される。こうして、ＤＭＯＳゲート電極２３、ＨＶ−ｎＭＯＳゲート電極３６、ＨＶ−ｐＭＯＳゲート電極４８、ＬＶ−ｎＭＯＳゲート電極５５およびＬＶ−ｐＭＯＳゲート電極６４が同時に形成される。
【００６５】
次に、図１２に示すように、半導体基板５上に所定のパターンのレジスト膜（図示せず）が形成され、当該レジスト膜をマスクとして、ｐ型低濃度層６６，６７を形成すべき領域にｐ型不純物イオンが半導体基板５に選択的に注入される。こうして、ｐ型低濃度層６６，６７が同時に形成される。
同様に、半導体基板５上に所定のパターンのレジスト膜９１が形成され、当該レジスト膜９１をマスクとして、ｎ型低濃度層２５，５７，５８を形成すべき領域にｎ型不純物イオンが半導体基板５に選択的に注入される。こうして、ｎ型低濃度層２５，５７，５８が同時に形成される。
【００６６】
次に、図１３に示すように、ＣＶＤ法によって、半導体基板５の全面に酸化シリコン（ＳｉＯ２）膜や窒化シリコン（ＳｉＮ）膜等の絶縁膜が１０００Å〜３０００Å堆積された後、その絶縁膜がドライエッチングによってエッチバックされる。このエッチバックを、各ゲート電極２３，３６，４８，５５，６４が露出するまで行うと、それらの各両側面にサイドウォール２４，３７，４９，５６，６５が同時に形成される。
【００６７】
次に、図１４に示すように、半導体基板５上に所定のパターンのレジスト膜（図示せず）が形成され、当該レジスト膜をマスクとして、ＤＭＯＳ−ｎ型ソース領域１６、ＤＭＯＳドレインコンタクト領域２１、ＨＶ−ｎ型ソースコンタクト領域３０、ＨＶ−ｎ型ドレインコンタクト領域３１、ＬＶ−ｎ型ソース領域５１およびＬＶ−ｎ型ドレイン領域５２を形成すべき領域にｎ型不純物イオンが半導体基板５に選択的に注入される。こうして、ＤＭＯＳ−ｎ型ソース領域１６、ＤＭＯＳドレインコンタクト領域２１、ＨＶ−ｎ型ソースコンタクト領域３０、ＨＶ−ｎ型ドレインコンタクト領域３１、ＬＶ−ｎ型ソース領域５１およびＬＶ−ｎ型ドレイン領域５２が同時に形成される。
【００６８】
同様に、半導体基板５上に所定のパターンのレジスト膜９２が形成され、当該レジスト膜９２をマスクとして、ＤＭＯＳボディコンタクト領域２０、ＨＶ−ｐ型ソースコンタクト領域４２、ＨＶ−ｐ型ドレインコンタクト領域４３、ＬＶ−ｐ型ソース領域６０およびＬＶ−ｐ型ドレイン領域６１を形成すべき領域にｐ型不純物イオンが半導体基板５に選択的に注入される。こうして、ＤＭＯＳボディコンタクト領域２０、ＨＶ−ｐ型ソースコンタクト領域４２、ＨＶ−ｐ型ドレインコンタクト領域４３、ＬＶ−ｐ型ソース領域６０およびＬＶ−ｐ型ドレイン領域６１が同時に形成される。
【００６９】
この後は、半導体基板５の全面を覆う層間膜６８が形成され、層間膜６８に複数のコンタクトホールがエッチングにより形成され、これらのコンタクトホールにコンタクトプラグが埋め込まれる。そして、層間膜６８上に、ソース配線６９〜７３、ドレイン配線７４〜７８およびゲート配線７９〜８３が形成される以上の工程を経て、図１の半導体装置１が得られる。
【００７０】
以上、この半導体装置１によれば、ＬＯＣＯＳ酸化膜１８とＤＭＯＳチャネル領域１７との間にＤＭＯＳゲート絶縁膜２２が配置されているので、ＤＭＯＳチャネル領域１７がＬＯＣＯＳ酸化膜１８で覆われることを防止することができる。しかも、図１（ｂ）に示すように、ＤＭＯＳゲート絶縁膜２２のＤＭＯＳチャネル領域１７上の部分が相対的に薄い第２絶縁膜１５である。そのため、ＨＶ−ＤＭＯＳ２を適切なゲート電圧で制御できるので、十分なトランジスタ性能を発揮することができる。
【００７１】
また、ＤＭＯＳゲート絶縁膜２２のＤＭＯＳチャネル領域１７外の部分として、第２絶縁膜１５よりも相対的に厚い第１絶縁膜１４が配置されているので、ゲート−ドレイン間の耐圧を十分に保持することもできる。
さらに、第１絶縁膜１４を、ＨＶ−ｎＭＯＳゲート絶縁膜３５およびＨＶ−ｐＭＯＳゲート絶縁膜４７と同一工程で形成することができ（図８参照）、第２絶縁膜１５を、ＬＶ−ｎＭＯＳゲート絶縁膜５４およびＬＶ−ｐＭＯＳゲート絶縁膜６３と同一工程で形成することができる（図１０参照）。そのため、半導体装置１の製造工程を簡略化することができる。
【００７２】
また、ＬＯＣＯＳ酸化膜１８，３２，３３，４４，４５の下方に、ＤＭＯＳ−ｎ型ドリフト領域１９、ＨＶ−ｎ型ドリフト領域３４およびＨＶ−ｐ型ドリフト領域４６がそれぞれ形成されている。そのため、これらのドリフト領域１９，３４，４６によって、各高耐圧ＭＯＳ２，３のドレインの寄生抵抗を下げることができる。しかも、ＤＭＯＳ−ｎ型ドリフト領域１９、ＨＶ−ｎ型ドリフト領域３４およびＨＶ−ｐ型ドリフト領域４６が、ＬＯＣＯＳ酸化膜１８，３２，３３，４４，４５の下方に自己整合的に形成されていて、ＤＭＯＳチャネル領域１７、ＨＶ−ｎ型チャネル領域２９およびＨＶ−ｐ型チャネル領域４１に対してそれぞれ間隔を隔てて形成されている。これにより、各ドリフト領域１９，３４，４６とチャネル領域１７，２９，４１との接触を防止することができるので、当該接触に起因する接合耐圧の低下を防止することができる。
【００７３】
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００７４】
１  半導体装置
２  ＨＶ−ＤＭＯＳ
３  ＨＶ−ＣＭＯＳ
４  ＬＶ−ＣＭＯＳ
５  半導体基板
６  ＨＶ−ｎＭＯＳ
７  ＨＶ−ｐＭＯＳ
８  ＬＶ−ｎＭＯＳ
９  ＬＶ−ｐＭＯＳ
１０  素子分離部
１１  ディープｎ型ウェル
１２  ＤＭＯＳ−ｐ型ボディ領域
１３  ＤＭＯＳ−ｎ型ドレイン領域
１４  第１絶縁膜
１５  第２絶縁膜
１６  ＤＭＯＳ−ｎ型ソース領域
１７  ＤＭＯＳチャネル領域
１８  ＬＯＣＯＳ酸化膜
１９  ＤＭＯＳ−ｎ型ドリフト領域
２２  ＤＭＯＳゲート絶縁膜
２３  ＤＭＯＳゲート電極
２６  ディープｐ型ウェル
２７  ＨＶ−ｎ型ソース領域
２８  ＨＶ−ｎ型ドレイン領域
２９  ＨＶ−ｎ型チャネル領域
３２  ＬＯＣＯＳ酸化膜
３３  ＬＯＣＯＳ酸化膜
３４  ＨＶ−ｎ型ドリフト領域
３５  ＨＶ−ｎＭＯＳゲート絶縁膜
３６  ＨＶ−ｎＭＯＳゲート電極
３８  ディープｎ型ウェル
３９  ＨＶ−ｐ型ソース領域
４０  ＨＶ−ｐ型ドレイン領域
４１  ＨＶ−ｐ型チャネル領域
４４  ＬＯＣＯＳ酸化膜
４５  ＬＯＣＯＳ酸化膜
４６  ＨＶ−ｐ型ドリフト領域
４７  ＨＶ−ｐＭＯＳゲート絶縁膜
４８  ＨＶ−ｐＭＯＳゲート電極
５０  ｐ型ウェル
５１  ＬＶ−ｎ型ソース領域
５２  ＬＶ−ｎ型ドレイン領域
５３  ＬＶ−ｎ型チャネル領域
５４  ＬＶ−ｎＭＯＳゲート絶縁膜
５５  ＬＶ−ｎＭＯＳゲート電極
５９  ｎ型ウェル
６０  ＬＶ−ｐ型ソース領域
６１  ＬＶ−ｐ型ドレイン領域
６２  ＬＶ−ｐ型チャネル領域
６３  ＬＶ−ｐＭＯＳゲート絶縁膜
６４  ＬＶ−ｐＭＯＳゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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