(57)【要約】      （修正有）【課題】追加の回路を過度に増やすことなく、かつ他の隣接する記憶セルの安定性に過度に影響を与えることなく、記憶セルへの整合した書き込みを実現する。【解決手段】フィードバックループを備えた少なくとも一つの記憶セル２２を備え、フィードバックループは電力供給として、高電圧及び低電圧を受信し、データストア１０は更に、データストアに電力を供給するための電圧源３０を備え、電圧源は高電圧レベル及び低電圧レベルを出力し、また書き込み支援回路４０を備え、書き込み支援回路は、パルス信号に応答して、高電圧レベル及び低電圧レベルの間の放電経路を提供し、パルス信号の幅に応じた期間の間、高電圧レベルより低い中間電圧レベルを生成し、電力が供給されると、フィードバックループは、パルス幅により決定される期間の間、低い中間電圧レベルを高電圧として受信し、またパルス信号を生成するためのパルス信号生成回路５０を備える。【選択図】図３ｂ
2014197445.tif 000002
【特許請求の範囲】
【請求項１】
データストアであって、
データ値を受信する入力部と、
前記データ値を記憶するためのフィードバックループと前記記憶されたデータ値を出力する出力部とを備えた少なくとも一つの記憶セルと
を備え、
前記フィードバックループは電力供給として、高電圧及び低電圧を受信し、
前記データストアは、
前記データストアに電力を供給するための電圧源と、
前記電圧源及び前記少なくとも一つの記憶セルの間に配置された書き込み支援回路と、
パルス信号を生成するためのパルス信号生成回路と
を更に備え、
前記電圧源は、高電圧レベル及び低電圧レベルを出力し、前記書き込み支援回路は、前記パルス信号に応答して、前記高電圧レベル及び低電圧レベルの間の放電経路を提供し、これにより、前記パルス信号の幅に応じた期間の間、前記高電圧レベルから低い中間電圧レベルを生成し、電力が供給されると、前記フィードバックループが、前記パルス幅により決定される前記期間の間、前記低い中間電圧レベルを前記高電圧として受信し、それ以外の時間は前記高電圧レベルを受信するように、前記低い中間電圧レベルは前記高電圧レベルより低いデータストア。
【請求項２】
前記書き込み支援回路は、前記高電圧レベル及び前記低電圧レベルの間に直列配置された複数のトランジスタを備え、前記フィードバックは、前記複数のトランジスタの間のノードから前記高電圧を受信し、前記パルス生成回路は、前記パルス信号に応答して、前記対応する少なくとも一つのトランジスタが状態を変え、前記低い中間電圧は、前記ノードで出力され、パルス信号が存在しない場合には、実質的に前記高電圧レベルが前記ノードに出力されるように、前記複数のトランジスタの少なくとも一つのゲートに前記パルス信号を供給するように構成されている請求項１に記載のデータストア。
【請求項３】
前記書き込み支援回路が、前記高電圧源及び前記低電圧源の間に直列配置されたＰＭＯＳ及びＮＭＯＳトランジスタを備え、前記フィードバックループは前記ＰＭＯＳ及びＮＭＯＳトランジスタの間のノードから前記高電圧を受信し、前記パルス生成回路は、前記パルス信号を前記トランジスタのゲートに供給するように構成されており、前記パルスが前記ゲートに供給される一方で、前記フィードバックループに供給される前記高電圧が低下するように、前記パルスに応答して前記ＰＭＯＳトランジスタがオフとなり、前記ＮＭＯＳトランジスタがオンとなる請求項１に記載のデータストア。
【請求項４】
前記記憶セルは、伝達ゲート及び前記フィードバックループを備えた標準的なラッチを備える請求項１に記載のデータストア。
【請求項５】
前記フィードバックループは、交差結合されたインバータを備える請求項４に記載のデータストア。
【請求項６】
前記少なくとも一つの記憶セルは、６個のトランジスタビットセルを備える請求項１に記載のデータストア。
【請求項７】
前記パルス生成回路は、入力に応答して前記パルスの幅を変えることができるようにプログラム可能なように構成される請求項１に記載のデータストア。
【請求項８】
前記パルス生成回路は、ユーザからの前記パルスの幅を示す信号を受信する外部入力部を備える請求項７に記載のデータストア。
【請求項９】
前記パルス生成回路が、複数の予め決められた条件に応答して、前記パルスの幅を生成するように構成される請求項１に記載のデータストア。
【請求項１０】
前記複数の予め決められた条件は、前記データストアの負荷、前記書き込み支援回路の特性、及び必要とされる最小限の高電圧レベルの少なくとも一つを含む請求項９に記載のデータストア。
【請求項１１】
前記書き込み支援回路は、前記低い中間電圧レベルが予め決められた値に達したことに応答して、前記書き込み支援回路が前記電圧レベルを更に低下させないように、フィードバックループを備える請求項１に記載のデータストア。
【請求項１２】
前記パルス生成回路は、前記パルスを生成するために、前記データストアに前記データ値を書き込む書き込み要求の受信に応答する請求項１に記載のデータストア。
【請求項１３】
アレイの状態に配置された複数の前記記憶セルを備える請求項１に記載のデータストア。
【請求項１４】
アレイの状態に配置された複数の前記記憶セル及び前記アレイのそれぞれの列に一つずつの複数の書き込み支援回路を備え、ＳＲＡＭメモリを備える請求項６に記載のデータストア。
【請求項１５】
前記ＳＲＡＭは、同じクロック周期の間に二つのアクセス要求を受信するように構成されたデュアルポートＳＲＡＭを備え、前記データストアは、前記アクセス要求の一つの受信に応答して、前記アレイにおける記憶セルの行をアクティブにするために、ワード線パルスを生成するためのワード線パルス生成回路を備え、前記ワード線パルス生成回路及び前記パルス信号生成回路は、前記パルス信号生成回路により生成される前記パルスが、前記ワード線パルスより狭くなるように構成されている請求項１４に記載のデータストア。
【請求項１６】
前記ワード線生成回路は、前記パルス生成回路が前記パルスを生成する前に、前記ワード線パルスを生成するように構成されている請求項１５に記載のデータストア。
【請求項１７】
複数のブロックに配置された複数の前記記憶セル及びそれぞれのブロックに対して一つずつの複数の書き込み支援回路を備える請求項５に記載のデータストア。
【請求項１８】
複数の行に配置された複数の前記記憶セル及びそれぞれの行に一つずつの複数の書き込み支援回路を備える請求項５に記載のデータストア。
【請求項１９】
データを記憶する方法であって、
少なくとも一つの記憶セルにおいて、前記データ値を記憶するためのフィードバックループに、高電圧及び低電圧で電力を供給するステップと、
データ値を受信するステップと、
パルス信号を生成するステップと、
パルス信号に対して、前記高電圧レベル及び低電圧レベルの間の放電経路を提供し、前記パルス信号の幅に応じた期間の間、電力源から供給された高電圧レベルから低い中間電圧レベルを生成し、電力が供給されると、前記フィードバックループが、パルス幅により決定される前記期間の間、前記低い中間電圧レベルを前記高電圧として、受信し、それ以外の時間は前記高電圧レベルを受信するように、前記低い中間電圧レベルを前記高電圧レベルより低くするステップと、
前記パルス期間の間、前記記憶セルに、前記受信したデータ値を記憶するステップと、を含む、データを記憶する方法。
【請求項２０】
データを記憶する手段であって、
データ値を受信する入力手段と、
前記データ値を記憶するためのフィードバックループ及び前記記憶されたデータ値を出力する出力手段とを備えた少なくとも一つの記憶手段と
を備え、
前記フィードバックループは電力供給として高電圧及び低電圧を受信し、
前記データストアは、
前記データストアに電力を供給するための電圧源手段と、
前記電圧源手段及び前記少なくとも一つの記憶手段の間に配置された書き込み支援手段と、
パルス信号を生成するためのパルス信号生成手段と
を備え、
前記電圧源は高電圧レベル及び低電圧レベルを出力し、前記書き込み支援手段は、前記パルス信号に応答して、前記高電圧レベル及び低電圧レベルの間の放電経路を提供し、前記パルス信号の幅に応じた期間の間、前記高電圧レベルから低い中間電圧レベルを生成し、電力が供給されると、前記フィードバックループが、前記パルス幅により決定される前記期間の間、前記低い中間電圧レベルを前記高電圧として受信し、それ以外の時間は前記高電圧レベルを受信するように、前記低い中間電圧レベルを前記高電圧レベルより低くする、データを記憶する手段。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ記憶デバイス及びこのようなデバイスを動作させる方法に関し、特に、データストアアクセス動作を実行するときに用いられ、このアクセス動作を支援する技術に関する。
【背景技術】
【０００２】
高いパフォーマンスを維持しつつ、より小型で、従来設計よりも電力消費の少ないデータ記憶デバイスを製造する需要が高まっている。新しい技術が開発されており、各記憶セルを構成している個々のトランジスタの小型化が可能となっている。しかし、記憶セルを小型化すると、個々の記憶セルの間の動作のばらつきが大きくなる傾向にあり、動作の予測可能性に悪影響を及ぼす。要求されるパフォーマンスを満たすために、記憶セルを高速で駆動させようとすると、個々のトランジスタの動作のばらつきにより、誤り率が増大する。消費電力を低減させるために、記憶セルに供給する電力供給電圧を下げることが望ましい場合が多々あるが、これにより、個々の記憶セル内の動作エラーとなる可能性が更に増大するおそれがある。従って、最近の技術では、個々のセルが、データの有効な保持を保証するために、所要の安定性（時に、静的雑音余裕（ＳＮＭ）として測定される安定性）を有する一方、書き込み動作に対して、許容される時間内に新しいデータ値がセルに記憶されることを保証する所要の書き込み性能（ＷＭ）も有する、メモリデバイスなどの記憶デバイスを製作することがますます難しくなっている。
【０００３】
これらの問題に対して、個々のメモリセルで書き込み動作と読み取り動作が実行される際に、そのメモリセルを正常に動作させるように支援するように試みる様々な支援機構が開発されている。例えば、インテルのＫ  Ｚｈａｎｇ等により、ＩＳＳＣＣ  ２００５のセッション２６において発表された論文、「Ａ  ３−ＧＨｚ  ７０Ｍｂ  ＳＲＡＭ  ｉｎ  ６５ｎｍ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｏｌｕｍｎ―Ｂａｓｅｄ  Ｄｙｎａｍｉｃ  Ｐｏｗｅｒ  Ｓｕｐｐｌｙ（集積カラムベースダイナミック電源を持つ６５ｎｍ・ＣＭＯＳ技術における３ＧＨｚ、７０Ｍｂ・ＳＰＡＭ）」には、全ての条件で安定しているが、書き込み時に、個々のセルが正常に動作する可能性を改善するように、書き込み支援（ＷＡ）回路に要求する６個のトランジスタＳＲＡＭセル（しばしば、６Ｔ  ＳＲＡＭセルと呼ばれる）が記載されている。この論文に開示された書き込み支援回路は、図１に模式的に示されており、書き込み動作の直前のアドレス指定されたメモリセルへの供給電圧を低下させる概念に基づき、供給電圧を下げることによりメモリセルの安定性が低下し、書き込みがより容易となる。
【０００４】
図１は、メモリアレイの特定の列マルチプレクサ２６０に関連して備えられたメモリセル２４０、２４２、２４４、２４６、２４８、２５０、２５２、２５４の列を示す。各行は、ワード線２００、２０２によりアドレス指定され、各列は、供給電圧線２３０、２３２、２３４、２３６によって供給される電力供給電圧を有する。当該技術分野において知られるように、各列は、そこに関連付けられた一対のビット線２１０、２１２、２１４、２１６、２１８、２２０、２２２、２２４も有する。メモリデバイス内の行及び列は、メモリデバイスに付与されたアドレスから、特定され、アドレス指定されたメモリセルが、特定された行と列の間の交差部分でメモリセルになる。読み取り動作の場合、選択された行に関連付けられたワード線２００、２０２は、セルの行をイネーブルにするように選択される。それから、列マルチプレクサ２６０は、センスアンプ２７０が、アドレス指定されたメモリセルに記憶されている値を検出できるように、選択された列に関連付けられた一対のビット線の電圧の指示をセンスアンプ２７０に出力する。書き込み動作の場合、ワード線は同じようにイネーブルにされ、選択された列に関連付けられた一対のビット線の電圧が、アドレスメモリセルに記憶されているデータ値を識別するために放電される。この設計では、供給された主供給電圧と、特別に生成される低い列供給電圧との間で選択ができるマルチプレクサが提供されている。書き込み動作の直前に、選択された列に関連付けられた関連するマルチプレクサは、その列のための供給電圧線の電圧出力として低い列供給電圧を選択するように駆動される。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の設計には、追加の低電圧を列に供給する専用の電圧生成器を必要とするという問題がある。この専用の電圧生成器は、メモリデバイスの設計内に収容するか、外部に備える必要があり、その電圧生成器から電圧が送られるように追加の金属配線が備えられる。メモリデバイスの高さ又は幅がどのように変化しても、様々な列供給電圧線で測定されるキャパシタンスは変化し、アドレス指定されたメモリセルに書き込みが生じる前に、許容される短い時間で列供給電圧線の電圧を十分に早く低下させることができることを保証するために、余分な列供給電圧を生成するために用いられる電圧生成器の再設計又はチューニングが通常は必要となる。このような電圧生成器は温度及び電圧変化に敏感でもあり、修正回路の追加も必要になるおそれもある。
【０００６】
これらの問題に加えて、低電力アプリケーションのために設計されたメモリデバイスにおいて、任意の書き込み動作の前に供給電圧を利用可能とするために、追加の電圧供給がいつでも維持されなければならないため、追加の電圧生成器の存在は著しい電力消費につながる。
【０００７】
状態のスイッチングが困難である記憶セルの他の種類として、フィードバックループに配置されたインバータを備える標準的なラッチセルがある。図２は、このような従来技術のセルの例を示し、このセルはラッチへの整合した書き込みを可能にするデバイスを備えている。このデバイスは、伝達ゲート３４０と同じクロック信号を受信するトランジスタ３１０、３２０を備える。このため、伝達ゲートがイネーブルにされ、記憶ラッチが開き、値を受信することができると、値をフィードバックループに書き込めるように、インバータ３３０がパワーダウンする。伝達ゲートが閉じると、インバータ３３０はパワーダウンし、フィードバックループが値を記憶する。この機構の欠点は、各記憶セルに二つのトランジスタが追加される点にある。
【０００８】
追加の回路を過度に増やすことなく、かつ他の隣接する記憶セルの安定性に過度に影響を与えることなく、記憶セルへの整合した書き込みを実現するための機構を備えることができることが望ましい。
【課題を解決するための手段】
【０００９】
本発明の第１の態様は、データ値を受信する入力部、並びに前記データ値を記憶するためのフィードバックループ及び前記記憶されたデータ値を出力する出力部を備えた少なくとも一つの記憶セルを備え、前記フィードバックループは電力供給として、高電圧及び低電圧を受信し、更に、前記データストアに電力を供給するための電圧源を備え、前記電圧源は高電圧レベル及び低電圧レベルを出力し、更に、前記電圧源及び前記少なくとも一つの記憶セルの間に配置された書き込み支援回路を備え、前記書き込み支援回路は、パルス信号に応答して、前記高電圧レベル及び低電圧レベルの間の放電経路を提供し、前記パルス信号の幅に応じた期間の間、前記高電圧レベルから低い中間電圧レベルを生成し、電力が供給されると、前記フィードバックループが、前記パルス幅により決定される前記期間の間、前記低い中間電圧レベルを前記高電圧として、受信し、それ以外の時間は前記高電圧レベルを受信するように、前記低い中間電圧レベルは前記高電圧レベルより低く、更に、前記パルス信号を生成するためのパルス信号生成回路を備えるデータストアを提供することにある。
【００１０】
本発明は、データを安定して記憶する一方で、そのデータを新しい値で上書きさせるという矛盾した問題を認識している。本発明は、データを記憶したフィードバックループの電力供給をパルス信号を用いて制御することにより、この問題に対処している。データがセルに書き込まれる必要がある場合、フィードバックループに電力を供給する電圧を、パルスに応答して一時的に低下させることができる一方、通常の記憶の間、セルは通常の方法で電力を供給され、データを保持できる。このように制御された方法で電圧レベルを低下させることは、簡単とは限らない。特に、システムへの電圧供給は高価であり、金属配線を必要とする。従って、本発明は、回路に一般に供給する、高電圧レベルから、その独自の低い中間電圧レベルを生成することにより、追加の外部供給源を不要にする。
【００１１】
また、この低い電圧レベルは、前記高電圧レベル及び低電圧レベルの間の放電経路を提供することにより生成され、これが回路のキャパシタンスにより保持される電荷を放電させ、高電圧レベルが急速に低下し、回路が高速化する。
【００１２】
従って、電圧レベル低下が制御できるシステムが提供される。回路がチェックされうる速度によって回路のパフォーマンスが決まるため、これは重要となり、電圧レベルを迅速に低下できなければ、データ値が、必要な時間内に書き込まれないおそれがある。
【００１３】
幾つかの実施形態においては、前記書き込み支援回路は、前記高電圧レベル及び前記低電圧レベルの間に直列配置された複数のトランジスタを備え、前記フィードバックは、前記複数のトランジスタの間のノードから前記高電圧を受信し、前記パルス生成回路は、前記パルス信号に応答して、前記対応する少なくとも一つのトランジスタが状態を変え、前記低い中間電圧は前記ノードで出力され、パルス信号が存在しない場合には、前記高電圧レベルが前記ノードに実質的に出力されるように、前記複数のトランジスタの少なくとも一つのゲートに前記パルス信号を供給するように構成されている。
【００１４】
低い中間電圧レベルを生成する一つの方法は、電圧源により出力される前記高電圧レベル及び低電圧レベルの間に直列配置された複数のトランジスタを用いることである。制御された方法で、トランジスタをオン又はオフにすることで、低い中間電圧を、制御された再現可能な方法で生成でき、回路のキャパシタンスにより保持された電荷の放電のための放電経路も提供される。
【００１５】
低い中間電圧レベルが多くの方法で生成できることは、当業者により理解されるが、それをする一つの、面積効率の良い単純な方法は、書き込み支援回路が、前記高電圧源及び前記低電圧源の間に直列配置されたＰＭＯＳ及びＮＭＯＳトランジスタを備える場合に、前記フィードバックループは前記ＰＭＯＳ及びＮＭＯＳトランジスタの間のノードから前記高電圧を受信し、前記パルス生成回路は前記パルス信号を前記トランジスタのゲートに供給するように構成されており、前記パルスが前記ゲートに供給される一方で、前記フィードバックループに供給される前記高電圧が低下するように、前記パルスに応答して前記ＰＭＯＳトランジスタがオフとなり、前記ＮＭＯＳトランジスタがオンとなる。
【００１６】
記憶セルは多くの構成要素を備えることができるが、幾つかの実施形態では、記憶セルは伝達ゲート及び前記フィードバックループを備えた標準的なラッチを備える。幾つかの実施形態においては、フィードバックループは交差結合されたインバータを備える。
【００１７】
その他の実際の形態においては、前記少なくとも一つの記憶セルは、ＳＲＡＭメモリに使用されるような６個のトランジスタビットセルを備える。
【００１８】
幾つかの実施形態においては、前記パルス生成回路は、入力に応答して前記パルスの幅を変えることができるようにプログラム可能なように構成される。
【００１９】
パルスの幅は、電圧レベルが低下される期間と、電圧レベルの低下の程度を決定するが、これは、セルが比較的不安定な期間、及びその不安定さの度合いをパルスの幅が決定するため重要になる。不安的な記憶セルは、書き込みが容易となるが、書き込まれない他のセルも、この書き込み支援回路の影響を受ける場合には、完全な電力を供給される場合に比べて、記憶されたデータを失う可能性が高くなる。従って、パルスの幅の選択は、セルの安定性及びセルに書き込む能力に影響を与えることができるため重要になる。パルスの幅をプログラムできることは、データ記憶セルを現在の条件により最適化し、少なくとも改善するため、極めて有利となる。その結果、データは失われないか、ほとんど失われることがなくなる一方で、書き込みは一般に成功する。
【００２０】
幾つかの実施形態においては、前記パルス生成回路は、ユーザからの前記パルスの幅を示す信号を受信する外部入力部を備える。
【００２１】
パルスの幅は、多くの方法によって決定されうるが、パルスの幅はユーザ入力に応答してプログラム可能又は設定することができる。このユーザ入力は、必要とされるパルスの幅を実際に示しても良く、ユーザ入力は、パルス生成回路が望ましいパルスの幅を算出するときに用いることができる他のパラメータを示しても良い。
【００２２】
幾つかの実施形態においては、前記パルス生成回路が、複数の予め決められた条件に応答して、前記パルスの幅を生成するように構成される。
【００２３】
先に述べたように、望ましいパルスの幅は異なる条件によって変わっても良く、例えば有利的に、パルス生成回路が異なる条件によって異なる幅を生成するように構成されても良い。これらの条件は回路に入力されても良く、又は回路がそれらの条件を検出しても良い。
【００２４】
幾つかの実施形態においては、前記複数の予め決められた条件は、前記データストアの負荷、前記書き込み支援回路の特性、及び必要とされる最小限の高電圧レベルの少なくとも一つを含む。
【００２５】
異なる条件は、多くの条件を含む。例えば、データストア部の負荷は、高電圧レベルがどのくらいの間、どれくらい引き下げられるべきかに影響を与える。更に、書き込み支援回路のサイズなどの書き込み支援回路の特性は、電圧レベルをどのくらい早く引き下げることができるかにも影響を与え、例えば必要とされるパルス幅に影響を与える。パルスの幅に影響を与えうる他の条件は、回路により許容される最小限の高電圧レベル、記憶セルの必要とされる歩留まりであっても良く、例えば記憶セルがどの程度書き込まれたデータ値に応答することに成功するか、記憶セルがどの程度データストアを失い易いか等であっても良い。
【００２６】
幾つかの実施形態においては、前記書き込み支援回路は、前記低い中間電圧レベルが予め決められた値に達したことに応答して、前記書き込み支援回路が前記電圧レベルを更に低下させないように、フィードバックループを備える。
【００２７】
書き込み支援回路が、高電圧レベルを引き下げる、低い中間電圧レベルを制限するように設けられれば有利である。これは、書き込み支援回路が書き込まれるセルだけでなく、他のセルにも影響を与える場合、重要になる。これは、予め決められた値への高電圧レベルの低下を制限するフィードバックループを有する回路を提供することにより実現できる。
【００２８】
幾つかの実施形態においては、前記パルス生成回路は、前記パルスを生成するために、前記データストアに前記データ値を書き込む書き込み要求の受信に応答する。
【００２９】
パルスは、書き込みが生じたことを示す多くの信号に応答して生成されても良い。例えば、パルスが書き込み要求信号に応答して生成されても良い。
【００３０】
幾つかの実施形態においては、前記データストアは、アレイの状態に配置された複数の前記記憶セルを備える。
【００３１】
幾つかの実施形態においては、前記データストアは、アレイの状態に配置された複数の前記記憶セル及び前記アレイのそれぞれの列に一つずつの複数の書き込み支援回路を備え、ＳＲＡＭメモリを備える。
【００３２】
ＳＲＡＭメモリは、データを記憶するために広く用いられており、ＳＲＡＭメモリのアレイにおけるそれぞれの列は、同じ電圧源で電力を供給されたその記憶セルを有する。従って、本発明の実施形態においては、書き込み支援回路は、アレイの列における全ての記憶セルの電圧を調整するように配置され、選択された列が、書き込まれるセルがある列になる。これによりこのセルに書き込ませ、列の他のセルの安定性に影響を与える。
【００３３】
幾つかの実施形態において、前記ＳＲＡＭは、同じクロック周期の間に二つのアクセス要求を受信するように構成されたデュアルポートＳＲＡＭを備える。前記データストアは、前記アクセス要求の一つの受信に応答して、前記アレイにおける記憶セルの行をアクティブにするために、ワード線パルスを生成するためのワード線パルス生成回路を備える。前記ワード線パルス生成回路及び前記パルス信号生成回路は、前記パルス信号生成回路により生成される前記パルスが、前記ワード線パルスより狭くなるように構成されている。
【００３４】
デュアルポートＳＲＡＭメモリは、列内の二つの記憶セルを同時にアクティブにできるメモリである。これらのセルの両者に書き込まれることは、問題ではないが、他のセルが読み取られている間に、一つのセルに書き込まれる可能性がある。このような場合、セルに電力を供給する電圧レベルが低下されると、読み取られる記憶セルは不安定になっても良い。これらのセルは、パスゲートをオンにするワード線パルスによりアクセスされる。読み取り動作の間、読み取られるビットセルの中間ノードは、セルに電力を供給する高電圧レベルの電圧レベルが低くなるため、不安定になる。しかし、この時間の間、記憶状態は列のビット線に発展し、ワード線パルス幅が、更新された回路のパルス幅より長い限り、書き戻し動作は、記憶セルを強制的に元の状態に戻らせる。
【００３５】
幾つかの実施形態においては、前記ワード線生成回路は、前記パルス生成回路が前記パルスを生成する前に、前記ワード線パルスを生成するように構成されている。
パルス生成回路がそのパルスを生成する前にワード線パルスを生成することは、電圧レベルが低下される前に読み取りを有効にできることを意味し、この電圧レベルが低下される場合には、読み取り動作の間に生じうる潜在的な速度低下を避けることができるか、少なくとも低減させることができることを意味する。
【００３６】
幾つかの実施形態において、データストアは複数のブロックに配置された複数の前記記憶セル及びそれぞれのブロックに対して一つずつの複数の書き込み支援回路を備える。
【００３７】
他の実施形態においては、データストアは、複数の行に配置された複数の前記記憶セル及びそれぞれの行に一つずつの複数の書き込み支援回路を備える。
【００３８】
書き込み支援回路は、記憶セルの行が同時に書き込まれる可能性があるならば、行になっている記憶セルを制御するために用いることができ、もしブロックが一度に書き込まれる可能性があるならば、ブロックになっている記憶セルを制御するために用いることができる。
【００３９】
本発明の第２の態様は、高電圧及び低電圧で、少なくとも一つの記憶セルにおいて、前記データ値を記憶するためのフィードバックループに電力を供給するステップと、データ値を受信するステップと、パルス信号を生成するステップと、パルス信号に対して、前記高電圧レベル及び低電圧レベルの間の放電経路を提供し、前記パルス信号の幅に応じた期間の間、電力源から供給された高電圧レベルから、低い中間電圧レベルを生成し、電力が供給されると、前記フィードバックループが、前記パルス幅により決定される前記期間の間、前記低い中間電圧レベルを前記高電圧として受信し、それ以外の時間は前記高電圧レベルを受信するように、前記低い中間電圧レベルを前記高電圧レベルより低くし、前記パルス期間の間、前記記憶セルに前記受信したデータ値を記憶するステップと、を含む、データを記憶する方法を提供することにある。
【００４０】
本発明の第３の態様は、データ値を受信する入力手段並びに、前記データ値を記憶するためのフィードバックループ及び前記記憶されたデータ値を出力する出力手段を備えた少なくとも一つの記憶手段を備え、前記フィードバックループは電力供給として高電圧及び低電圧を受信し、前記データストアは、更に、前記データストアに電力を供給するための電圧源手段を備え、前記電圧源は高電圧レベル及び低電圧レベルを出力し、また、前記電圧源手段及び前記少なくとも一つの記憶手段の間に配置された書き込み支援手段を備え、前記書き込み支援手段は、パルス信号に応答して、前記高電圧レベル及び低電圧レベルの間の放電経路を提供し、前記パルス信号の幅に応じた期間の間、前記高電圧レベルから低い中間電圧レベルを生成し、電力が供給されると、前記フィードバックループが、前記パルス幅により決定される前記期間の間、低い中間電圧レベルを前記高電圧として受信し、それ以外の時間は前記高電圧レベルを受信するように、前記低い中間電圧レベルを前記高電圧レベルより低くし、また、前記パルス信号を生成するためのパルス信号生成手段を備えるデータを記憶する手段を提供することにある。
【００４１】
本発明の上記の対象、特徴及び利点、並びに他の対象、特徴及び利点は、それらの例示的な実施形態の次の詳細な記載から明らかになるであろう。この場合、この記載は、添付図面と関連して読み取ることができる。
【図面の簡単な説明】
【００４２】
【図１】従来技術に係るメモリセルのアレイを示す図である。
【図２】従来技術に係る標準的なラッチセルを示す図である。
【図３ａ】本発明の実施形態に係るデータストアを示す図である。
【図３ｂ】本発明の他の実施形態に係る別の態様のパルス生成回路を備えた図３ａのデータストアと同様のデータストアを示す図である。
【図４ａ】本発明の実施形態に係る記憶ラッチの行を示す図である。
【図４ｂ】図４ａの記憶ラッチの一つをトランジスタ形式において示す図である。
【図５】書き込み支援回路、及び書き込み支援回路が電力を供給する、対応するＳＲＡＭビットセルを示す図である。
【図６】図５に示されたような６個のビットセルの異なる部分の電圧レベルを示しているタイミング図を示す図である。
【図７】電圧低下レベルを制限するためのフィードバックループを備えた書き込み支援回路を示す図である。
【図８】図７の書き込み支援回路の変形実施形態を示す図である。
【図９】本発明の実施形態に係るＳＲＡＭメモリアレイを模式的に示す図である。
【図１０】本発明の実施形態に係るＳＲＡＭセルに書き込む方法におけるステップを示すフローチャートを示す図である。
【発明を実施するための形態】
【００４３】
図３ａは、記憶セル２２のアレイ２０を有するデータストア１０を示す。これらの記憶セルは、書き込み支援回路４０を介して電圧源３０から供給される電圧供給線２４により、電力を供給される。書き込み支援回路４０は、書き込み支援回路４０が制御している列への書き込み要求に対して、パルス生成回路５０からパルスを受信する。このため、書き込み要求が受信され、書き込み要求がデコードされて書き込む行及び列が決定され、デコーダ回路はその列に信号を送信し、信号の受信に応答して、パルス生成回路５０はパルスを生成する。このパルスは、その列に対して書き込み支援回路４０に送信される。このパルスに応答して、書き込み支援回路４０は、記憶セルの当該列に出力する電圧のレベルを低下させる。従って、実際の書き込み要求が行に到達したときには、パルス化された書き込み支援回路に対応する列のセルは、書き込み支援回路に電力を供給する電圧レベルが低い。これにより、その記憶セルに記憶されたデータ値の上書きが容易になる。
【００４４】
このようにして、列の各記憶セルのフィードバックループへの電圧供給が、パルス生成器５０により生成されるパルスにより決定される時間の間、低下される。パルス幅は、パルス幅決定回路５２により決定される。パルス幅決定回路５２は、望ましいパルス幅を示す、ユーザからの入力データを、受信しても良い。又はパルス幅決定回路５２は、アレイの状態及びパフォーマンスを監視しても良く、これらの変化に応じた望ましいパルス幅を決定しても良い。データ値がその記憶セルに書き込まれるために十分な時間の間、セルの電圧レベルが低下される一方で、パルスの幅は、列の他の記憶セルが不安定になるのを阻止するのに十分短い幅である。これは、電圧が低下された列から値が読まれても良い多重ポート記憶アレイに特有の問題になるおそれもある。
【００４５】
この実施形態においては、列毎にパルス生成回路５０が示されているが、幾つかの実施形態においては、パルスを列デコーダからの情報に応じて適切な列にパルスを送信する一つのパルス生成回路のみでも良いことに留意する必要がある。他の実施形態においては、パルス生成回路が列デコーダ内に実際に形成されても良い。
【００４６】
図３ｂは、パルス生成回路５０が行レコーダ６０にリンクされている変形の実施形態を示す。この実施形態においては、パルス生成回路５０は、行デコーダが、書き込み要求が受信され、処理されていることを示すと、パルスを生成する。パルス生成回路５０は、各書き込み支援回路４０にパルスを送信し、列デコーダはデコードされた列の書き込み支援回路４０をアクティブにする。このように、アドレス指定された列の書き込み支援回路４０のみがアクティブにされ、この書き込み支援回路４０は、受信したパルスの幅により決定された時間の間、記憶セルのその列に供給される電圧を低下させる。
【００４７】
この実施形態においては、パルス生成回路５０が、行デコーダ６０から独立して示されているが、他の実施形態においては、パルス生成回路５０が行デコーダ内に形成されていても良いことに留意する必要がある。
【００４８】
図４ａは、本発明の実施形態に係る記憶ラッチの行を模式的に示す。この行は、記憶ラッチ１００、記憶ラッチ１１０、及び不図示の別の記憶ラッチを含む。これらのラッチ１００、１１０は、データ値が記憶されるインバータループへのデータ値の入力を制御する伝達ゲート１１２により分離される二つの交差結合されたインバータから形成される。伝達ゲート１１２はクロック信号ｃｌｋによりクロック供給され、クロック信号が高になると、伝達ゲート（１１２）が開き、データをラッチ１００に入力させる。ラッチの行は、書き込み支援回路１３０も備える。書き込み支援回路１３０は、伝達ゲート１１２により受信されたクロック信号と同じクロック信号ｃｌｋにより作動されるパルス生成回路５０から、パルスを受信する。
【００４９】
書き込み支援回路１３０は、高電圧源及び低電圧源であるＶＤＤ及びＶＳＳの間に配置されたＰＭＯＳトランジスタ１３２及びＮＭＯＳトランジスタ１３４から形成される。書き込み支援回路１３０は、電圧供給レール１４０に電力を供給する二つのトランジスタの間に出力を有する。電圧供給レール１４０は、ラッチ１００、１１０の交差結合されたインバータにおいて、インバータに高電圧レベルを供給する。パルス生成回路５０からパルスが供給されないときは、トランジスタ１３０、１３２への入力が低信号となり、トランジスタ１３２がパワーオンされ、トランジスタ１３４がパワーオフされる。従って、ラッチ１００、１１０の電圧供給線１４０に供給される電圧は、高電圧源レベルＶＤＤとなる。
【００５０】
クロック信号ｃｌｋが高くなると、パルス生成回路５０によりパルスが生成され、このパルスに対して、トランジスタ１３２がパワーオフされる一方で、トランジスタ１３４がパワーオンされ、このようにして書き込み支援回路１３０から電圧供給線１４０への電圧出力が、トランジスタ１３４を通した放電経路により下げられ、急速に落ちる。従って、パルスの長さの間、インバータに電力を供給する電圧レベルが低下され、フィードバックループは、もはや安定性はなくなり、データ値をラッチに書き込むことができる。このようにして、一つの書き込み支援回路１３０を設けて、ラッチの全ての行に書き込ませることができる。これにより、従来技術と比べてゲートを大幅に削減できる。他の実施形態においては、ラッチの全ブロックを制御する一つの書き込み支援回路を有するブロックにラッチが配置されても良いことに留意する必要がある。
【００５１】
図４ｂは、ラッチ１００、１１０の一つをトランジスタ形式において示す。トランジスタ形式で参照することにより、電圧供給線１４０の電圧レベルを低下させることで、交差結合されたループが不安定となり、新しい値が書き込まれるようになる様子が明らかとなろう。
【００５２】
図５は、両側に二つの経路ゲートを有した、交差結合されたインバータフィードバックループを有する６個の従来のトランジスタセルであるＳＲＡＭビットセル１５０、及びＳＲＡＭビットセル１５０のフィードバックループに、電圧源を設けるために用いられる書き込み支援回路１３０を示す。このセルは、図３のアレイ２０の記憶セル２２の一つであっても良い。
【００５３】
従って、図４の標準的なラッチの例と同様に、書き込み支援入力ｗａのパルスに応答して、セルへの供給電圧が、パルスの期間の間、ＶＳＳに下げられ、これにより、必要な場合に、ワード線１６０の信号がビットセルに状態を切り替えさせ、新しい値をそのセルに記憶させることが可能になる。
【００５４】
従って、このようなＳＲＡＭにおいて、各列が書き込み支援回路１３０を有し、保持及び読み取りの間に、書き込み支援回路の１本のピンｗａがディアサートされる。従って、ＰＭＯＳヘッダトランジスタ１３２はオンとなり、ビットセル列に完全なＶＤＤの供給を実質的に提供している。書き込み動作の間、パルスが１本のピンｗａにおいて受信される。このパルスのタイミングを、例えばビットセル列の負荷、書き込み支援回路１３２のサイズ、及び許容される歩留まり／最小限供給電圧等の様々な条件に応じて変えることができる。書き込み支援信号をパルス化することにより、ビットセル及び列への仮想レールは、パルスの期間の間、下落し始めており、この下落はパルス幅により制御できる。
【００５５】
図６は、異なるＶＤＤレベルを使用するパルス書き込み支援動作のシミュレーションを示すタイミング図を示す。このシミュレーションは、ビットセルが最悪（最も書き込みが困難）で、温度が最悪（−４０℃）で、及びグローバルな分布が最悪（ｎが遅くｐが早い）である場合を用いる。このタイミング図においては、書き込み支援信号は、ＷＡパルスでパルス化され、仮想レールはこのパルスの間、下がる。従って、書き込みの間のＶＤＤは、このパルスにより低下され、記憶セルをより安定性のないものにし、書き込みが一層容易となる。この実施形態において仮想レールの低下量は、パルスの幅に応じて決まる。中間ノードであるコアド１（ｃｏｒｅｄ１）及びエヌコアド１（ｎｃｏｒｅｄ１）は、仮想レールの降下に対して、下がる。
【００５６】
図４及び図５の実施形態において、書き込み支援回路が電圧供給を引き下げる量は、パルスの幅に応じて決まる。しかし、パルスの幅は、セルが書き込める時間の長さも決定し、他のセルが安定性のよりない状態にある時間の長さも決定する。従って、電力レールがパルス幅に独立的に引き下げられる量を制御することができ、有利である。
【００５７】
図７は、独立した制御が提供される書き込み支援回路を示す。この実施形態においては、フィードバックループは、出力電圧があるレベルに達すると、トランジスタ１３４をパワーオフし、出力電力が更に引き下げられるのを止める書き込み支援回路１３０に備えられる。
【００５８】
図８は、このような回路の若干複雑な例を示し、図７の回路に対する代替回路である。図８にＰＭＯＳデバイス１３６を備えることにより、電圧降下を制御する代替手段が提供される。
【００５９】
前に述べたように、フィードバックループへの電圧供給の降下を制御することは、降下しているが、まだ書き込まれていないビットセルを安定させることを保証するために、重要となりうる。書き込み支援信号がパルス化される主な理由は、仮想レールが（図５に示した回路のような回路に対して）どの程度、どのくらいの間、下落するかを制限することにある。書き込み動作の間、一つのポートメモリに対して、列で一つのビットセルのみがアクティブになる。これは、アクセスデバイス（パスゲート）がオンとなるということである。アクティブになったビットセルは、書き込まれるビットセルである。列内の他の全てのビットセルは保持モードにある。保持モードのビットセルは、低いＶＤＤに状態を保持し、このため、仮想レールが下降して不安定とならない。しかし、デュアルポートメモリに対して、問題が起こるおそれがある。
【００６０】
図９は、デュアルポートＳＲＡＭセルメモリを模式的に示す。このようなデバイスにおいては、列内の二つのビットセルを同時にアクティブにできる。両方のビットセルが書き込まれることは問題ではない。しかし、他のビットセルが読み取られている間、一つのビットセルを書き込むことができる。このような場合、読み取られているビットセルは、特にＶＤＤが低い間、“読み取り妨害”のために不安定の危険を冒してしまうおそれもある。従って、書き込み支援信号のパルス幅は制御されるべきであり、これは、パストランジスタをオンにし、セルへのアクセスを可能にするために、ワード線１５２に送信されるパルスのワード線パルスに関して、書き込み支援信号のパルス幅を制御することは有用である。
【００６１】
従って、この読み取り動作の間、書き込み支援回路からのパルスは、仮想電圧レールを下げ、読み取られるビットセルの中間負荷は、不安定になり始める。しかし、この時間の間、このビットセルに記憶された状態は、ビット線及び列の相補ビット線上に展開される。ワード線パルス幅が、書き込み支援パルス幅より長い限り、書き戻し動作は、ビットセルを、元の状態に戻るように強制し、データは失われない。従って、これは、タイミングとパルスの幅を決定する際に、セルの安定性を改善するために従うべき更なる制約である。
【００６２】
デュアルポートメモリセルに関する他の問題は、書き込み中の列内の異なるビットセルへの読み取りの速度が低下する可能性があることである。これは、ＶＤＤが低下する事実により引き起こされ、従ってこれが、ビットセル内のプルダウントランジスタへのゲート電圧を低下させる。この不都合は、ワード線の立ち上がり部分の幾らか後に書き込み支援パルスを作動させることで、回避することができるか、少なくとも低減することができる。
【００６３】
この問題は、電圧レールの低下がフィードバック機構を用いて制限される図７及び図８の回路によっても、ある程度対処できる。これにより、電圧レベルが低く下がり過ぎることを防ぎ、セルの安定性を増加させる。これにより、書き込み支援パルスが長くなる。
【００６４】
図１０は、本発明の実施形態に係るデータを記憶する方法を示したフローチャートである。最初に、データ値を記憶するフィードバックループが、高電圧及び低電圧により電力を供給され、記憶セルは安定保持状態にある。その後セルは、セルへの新しいデータ値の書き込み要求を受信する。セルに新しいデータ値を確実に書き込むことができるようにするために、パルス信号が生成され、このパルス信号に応答して、パルス信号の幅に応じた期間の間、低い中間電圧レベルが供給される。低い中間電圧レベルは、通常保持状態にあるセルに電力を供給する高電圧レベルよりも低い。その後、データ値が、比較的不安定にされ、低い電圧レベルを使用して新しい値を受け入れ可能とされた記憶セルに記憶される。
【００６５】
添付の図面を参照して、本発明の実施形態例を詳細に述べたが、本発明はそれらの当該実施形態に制限されるものではなく、添付の特許請求の範囲で定められる本発明の範囲及び趣旨の範囲内で、当業者により様々な変更や修正を加えることができるのは勿論である。例えば、本発明の範囲内で、添付の独立項の特徴と従属項の特徴の様々な組み合わせが可能である。
【符号の説明】
【００６６】
１０・・・データストア
２０・・・アレイ
２２・・・記憶セル
２４・・・電圧供給線
３０・・・電圧源
４０・・・書き込み支援回路
５０・・・パルス生成回路
５２・・・パルス幅決定回路
２００、２０２・・・ワード線
２１０、２１２、２１４、２１６、２１８、２２０、２２２、２２４・・・ビット線
２３０、２３２、２３４、２３６・・・供給電圧線
２４０、２４２、２４４、２４６、２４８、２５０、２５２、２５４・・・メモリセ
ル
２６０・・・列マルチプレクサ
２７０・・・センスアンプ
３１０、３２０・・・トランジスタ
３３０・・・インバータ
３４０・・・伝達ゲート
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
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【図４ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【外国語明細書】
2014197445000001.pdf