(57)【要約】【課題】大信号を取り扱う場合に適し、かつ回路規模を削減することが可能な、新規かつ改良されたＥＳＤ保護回路を提供する。【解決手段】複数のスイッチング素子が直列に接続されたスタック構成を有する静電気放電部を備え、前記静電気放電部は、入力端子と接地端子との間に設けられ、各前記スイッチング素子は、少なくとも第１の端子、第２の端子、及び前記第１の端子と前記第２の端子との間の導通状態と非導通状態とを切り替える第３の端子を備え、いずれも前記第１の端子と前記第３の端子との間、及び前記第２の端子と前記接地端子とが抵抗で接続されており、前記入力端子に印加される電圧値によって導通状態と非導通状態とが切り替わることを特徴とする、ＥＳＤ保護回路が提供される。【選択図】図２
2014045004.tif 000002
【特許請求の範囲】
【請求項１】
複数のスイッチング素子が直列に接続されたスタック構成を有する静電気放電部を備え、
前記静電気放電部は、入力端子と接地端子との間に設けられ、
各前記スイッチング素子は、少なくとも第１の端子、第２の端子、及び前記第１の端子と前記第２の端子との間の導通状態と非導通状態とを切り替える第３の端子を備え、いずれも前記第１の端子と前記第３の端子との間、及び前記第２の端子と前記接地端子とが抵抗で接続されており、前記入力端子に印加される電圧値によって導通状態と非導通状態とが切り替わることを特徴とする、ＥＳＤ保護回路。
【請求項２】
前記スイッチング素子は、ｎチャネルのＭＯＳＦＥＴであることを特徴とする、請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記ｎチャネルのＭＯＳＦＥＴは、全て同じ特性を有することを特徴とする、請求項２に記載のＥＳＤ保護回路。
【請求項４】
前記ｎチャネルのＭＯＳＦＥＴは、前記入力端子に近いものほど低いスレッショルド電圧を有することを特徴とする、請求項２に記載のＥＳＤ保護回路。
【請求項５】
前記ｎチャネルのＭＯＳＦＥＴは、前記入力端子に近いものほど高いスレッショルド電圧を有することを特徴とする、請求項２に記載のＥＳＤ保護回路。
【請求項６】
前記スイッチング素子は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成されることを特徴とする、請求項１に記載のＥＳＤ保護回路。
【請求項７】
前記スイッチング素子は、前記入力端子の直下にレイアウトされることを特徴とする、請求項１に記載のＥＳＤ保護回路。
【請求項８】
前記スイッチング素子は、ｎチャネルのバルクＣＭＯＳＦＥＴであることを特徴とする、請求項１に記載のＥＳＤ保護回路。
【請求項９】
請求項１に記載のＥＳＤ保護回路を備えることを特徴とする、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ保護回路及び電子機器に関する。
【背景技術】
【０００２】
半導体集積回路は、素子の微細化及び高密度化と並行して高集積化が進んでいることにより、静電放電（ＥＳＤ：Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）によってもたらされるダメージに対して弱くなっている。例えば、外部接続用パッド（外部パッド）から侵入する静電放電により、入力回路、出力回路、入出力回路及び内部回路などの素子が破壊され、素子の性能が低下する可能性が高くなっている。
【０００３】
このため、半導体集積回路には、ＩＣの機能に関係ないが、外部接続用パッドと、入力回路、出力回路、入出力回路又は内部回路との間に、静電気による静電放電から半導体素子を保護するためのＥＳＤ保護回路を半導体集積回路の各パッドに施すことが、信頼性上必須となりつつある。このＥＳＤ保護回路は、静電気によって素子自体が熱破壊されず、かつ内部回路に静電気が入る前に素早く電荷を引き抜き、内部回路を過電圧から保護することが必須条件となる。
【０００４】
このようなＥＳＤ保護回路としては、ダイオードをスタックさせた回路が代表的である（例えば特許文献１等参照）。ダイオードをスタックさせたＥＳＤ保護回路の動作例は後述するが、パッドに大電圧が印加された場合にダイオードをスタックさせたＥＳＤ保護回路に、降伏現象により電流が流れることで、半導体素子を保護するものである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２２４８０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、例えば無線通信用の集積回路の高周波パッド、特に１０Ｖ以上の大信号を取り扱うパッドにおいては、ＥＳＤ保護回路として従来のようにダイオードを使う場合、信号を劣化させないためにスタック数を多くしなければならない。スタック数の増加はそのまま回路面積の増大に繋がり、小型化が望まれる無線通信用の集積回路のＥＳＤ保護回路としては、ダイオードをスタックさせた回路は相応しく無い。
【０００７】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、大信号を取り扱う場合に適し、かつ回路規模を削減することが可能な、新規かつ改良されたＥＳＤ保護回路及び電子機器を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明のある観点によれば、複数のスイッチング素子が直列に接続されたスタック構成を有する静電気放電部を備え、前記静電気放電部は、入力端子と接地端子との間に設けられ、各前記スイッチング素子は、少なくとも第１の端子、第２の端子、及び前記第１の端子と前記第２の端子との間の導通状態と非導通状態とを切り替える第３の端子を備え、いずれも前記第１の端子と前記第３の端子との間、及び前記第２の端子と前記接地端子とが抵抗で接続されており、前記入力端子に印加される電圧値によって導通状態と非導通状態とが切り替わることを特徴とする、ＥＳＤ保護回路が提供される。
【０００９】
かかる構成によれば、静電気放電部は、複数のスイッチング素子が直列に接続されたスタック構成を有する。そして各スイッチング素子は、少なくとも第１の端子、第２の端子、及び前記第１の端子と前記第２の端子との間の導通状態と非導通状態とを切り替える第３の端子を備えており、第１の端子と第３の端子との間、及び第２の端子と前記接地端子とが抵抗で接続されており、入力端子に印加される電圧値によって導通状態と非導通状態とが切り替わる。その結果、かかるＥＳＤ保護回路は、大信号を取り扱う場合に適し、かつ回路規模を削減することが可能となる。
【００１０】
前記スイッチング素子は、ｎチャネルのＭＯＳＦＥＴであってもよい。
【００１１】
前記ｎチャネルのＭＯＳＦＥＴは、全て同じ特性を有していてもよい。
【００１２】
前記ｎチャネルのＭＯＳＦＥＴは、前記入力端子に近いものほど低いスレッショルド電圧を有していてもよい。
【００１３】
前記ｎチャネルのＭＯＳＦＥＴは、前記入力端子に近いものほど高いスレッショルド電圧を有していてもよい。
【００１４】
前記スイッチング素子は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成されていてもよい。
【００１５】
前記スイッチング素子は、前記入力端子の直下にレイアウトされていてもよい。
【００１６】
前記静電気放電素子は、ｎチャネルのバルクＣＭＯＳＦＥＴであってもよい。
【００１７】
また、上記課題を解決するために、本発明の別の観点によれば、上記ＥＳＤ保護回路を備えることを特徴とする、電子機器が提供される。
【発明の効果】
【００１８】
以上説明したように本発明によれば、大信号を取り扱う場合に適し、かつ回路規模を削減することが可能な、新規かつ改良されたＥＳＤ保護回路を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】従来のダイオードをスタックさせて構成するＥＳＤ保護回路の例を示す説明図である。
【図２】本発明の一実施形態にかかるＥＳＤ保護回路１００の構成例を示す説明図である。
【図３】本発明の一実施形態にかかるＥＳＤ保護回路１００を備えた検査装置２００の回路構成例を示す説明図である。
【図４】本発明の一実施形態にかかるＥＳＤ保護回路１００のＭＯＳＦＥＴ１１０のドレイン電位Ｖｄ、ゲート電位Ｖｇ、ソース電位Ｖｓの時間軸に添った変化例を示す説明図である。
【図５】一般的なＥＳＤ保護回路を備えた電子機器の回路構成例を示す説明図である。
【図６】一般的なＥＳＤ保護回路を備えた電子機器の回路構成例を示す説明図である。
【発明を実施するための形態】
【００２０】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００２１】
＜１．従来のＥＳＤ保護回路例＞
まず、一般的なＥＳＤ保護回路を備えた電子機器の回路構成例について説明する。図５は、一般的なＥＳＤ保護回路を備えた電子機器の回路構成例を示す説明図である。図５を用いて一般的なＥＳＤ保護回路を備えた電子機器の回路構成例を示すとともに、ＥＳＤパルスの印加モデルについても示す。
【００２２】
図５に示したＥＳＤパルスの印加モデルは、高圧電源ＨＶによってキャパシタＣ１に帯電した高圧静電気が、人体や気中などの抵抗体Ｒｓを経由して半導体装置１に流れ込むモデルである。半導体装置１には、信号端子２と接地端子３に接続される内部回路４の入力側に、ＥＳＤ保護回路５が設けられる。
【００２３】
図６は、ＥＳＤ電流Ｉｅｓｄが半導体装置１に流れ込む様子を示す説明図である。図５に示したＥＳＤパルスの印加モデルでは、図６に示すように、半導体装置１には印加したＥＳＤパルスによってＥＳＤ電流Ｉｅｓｄが流れ込む。
【００２４】
このＥＳＤパルスの印加では、ＥＳＤ電流Ｉｅｓｄのピーク値が数Ａオーダー、持続時間が数μｓｅｃであり、半導体装置１にＥＳＤ電流Ｉｅｓｄが強制的に流入する。従って、ＥＳＤ保護回路５は、低抵抗でそのＥＳＤ電流Ｉｅｓｄをバイパスさせて、内部回路４に過電圧が印加しないようにする必要がある。
【００２５】
このように内部回路４に過電圧が印加しないようなＥＳＤ保護回路の構成が多数提案されてきている。その中で代表的なのが、後述する、ダイオードをスタックさせて構成するＥＳＤ保護回路である。
【００２６】
次に、従来のダイオードをスタックさせて構成するＥＳＤ保護回路の例を説明する。図１は、従来のダイオードをスタックさせて構成するＥＳＤ保護回路の例を示す説明図である。図１には、パッド１０と接地端子ＧＮＤとの間に、直列に接続させたダイオード１１、１２からなるＥＳＤ保護回路５の例が示されている。
【００２７】
図１に示したＥＳＤ保護回路は、通常時はダイオード１１には電流は流れない。しかし、パッド１０にＥＳＤによって大電圧がかかると、降伏現象によりダイオード１１に電流が流れるようになる。従って、図１に示したＥＳＤ保護回路は、パッド１０にＥＳＤによって大電圧がかかった場合であっても、後段の半導体集積回路を適切に保護することができる。
【００２８】
例えば、１つのダイオード１１の降伏電圧が０．７Ｖである場合に、そのダイオード１１を直列に３つ接続すると、パッド１０に２．１Ｖ以上の電圧がかかった場合に、降伏現象によってダイオード１１に電流が流れるようになる。
【００２９】
しかし、無線通信用の集積回路の高周波パッド、特に１０Ｖ以上の大信号を取り扱うパッドにおいては、ＥＳＤ保護回路として図１に示したようにダイオードをスタックさせた回路を使用する場合、信号を劣化させないためにスタック数を多くしなければならない。また、正負両方の電圧に対応させるためにも、図１に示したように、ダイオードのスタック構成をアンチパラレルにする必要がある。
【００３０】
例えば、１０Ｖ以上の大信号を取り扱うパッドにおいて、上述した降伏電圧が０．７Ｖのダイオードを用いようとすると、ダイオードを少なくとも１５個直列に接続させなければならない。図１に示したように、ダイオードのスタック構成をアンチパラレルにする必要があるため、少なくとも１５個直列に接続させたダイオードを２列用意しなければならない。
【００３１】
ダイオードのスタック数の増加はそのまま回路面積の増大に繋がり、小型化が望まれる無線通信用の集積回路のＥＳＤ保護回路としては、図１に示したようなダイオードをスタックさせた回路は相応しく無い。
【００３２】
そこで、以下で説明する本発明の実施形態では、ゲート端子に抵抗を接続したＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；電界効果トランジスタ）をスタックして配置したＥＳＤ保護回路を示す。ＦＥＴをスタックして配置することで、同じ段数のダイオードによるＥＳＤ保護回路に比べて、回路規模を小規模にすることができる。
【００３３】
＜２．本発明の一実施形態＞
図２は、本発明の一実施形態にかかるＥＳＤ保護回路１００の構成例を示す説明図である。以下、図２を用いて本発明の一実施形態にかかるＥＳＤ保護回路１００の構成例について説明する。
【００３４】
図２に示したように、本発明の一実施形態にかかるＥＳＤ保護回路１００は、入力パッド端子１０１と接地端子ＧＮＤとの間に、ｎチャネルのＭＯＳＦＥＴ１１０を直列に接続したスタック構成を有し、各ＭＯＳＦＥＴ１１０のゲートを、抵抗Ｒ１を介して接地端子ＧＮＤに接続した構成を有する。また本発明の一実施形態にかかるＥＳＤ保護回路１００は、各ＭＯＳＦＥＴ１１０のソースとドレインとの間を、抵抗Ｒ２を介して接続した構成を有する。
【００３５】
ＭＯＳＦＥＴ１１０は、本発明のスイッチング素子の一例であり、スレッショルド電圧Ｖｔｈ以上の電圧がゲートにかかっていなければ各ＭＯＳＦＥＴ１１０はオフ状態となり、ドレイン−ソース間に電流が流れない。従って、入力パッド端子１０１に、所定値以上の電圧がかかっていなければ、入力パッド端子１０１からＭＯＳＦＥＴ１１０を介して接地端子ＧＮＤへ電流が流れない。
【００３６】
一方、各ＭＯＳＦＥＴ１１０のゲートにスレッショルド電圧Ｖｔｈ以上の電圧がかかる状態になれば、各ＭＯＳＦＥＴ１１０はオン状態となり、ドレイン−ソース間に電流が流れるようになる。従って、入力パッド端子１０１に、所定値以上の電圧がかかると、入力パッド端子１０１からＭＯＳＦＥＴ１１０を介して接地端子ＧＮＤへ電流が流れるようになる。
【００３７】
その結果、図２に示した本発明の一実施形態にかかるＥＳＤ保護回路１００は、図示しない後段の集積回路に大きな電圧が印加されることによる素子の破壊を防ぐことができる。
【００３８】
各ＭＯＳＦＥＴ１１０のゲートと接地端子ＧＮＤとの間に設けられる抵抗Ｒ１、及び各ＭＯＳＦＥＴ１１０のソースとドレインとの間に設けられる抵抗Ｒ２は、比較的大きな電気抵抗（例えば１〜数１０ｋΩ程度以上）のものが用いられることが望ましい。
【００３９】
そして、各ＭＯＳＦＥＴ１１０のソースとドレインとの間に設けられる抵抗Ｒ２は、初期状態（ＥＳＤ保護回路１００に電流が流れていない状態）で、ＭＯＳＦＥＴ１１０間の電位を適切な値に保つために設けられる抵抗である。初期状態においてＭＯＳＦＥＴ１１０間の電位を適切な値に保っておくことで、入力パッド端子１０１に大電圧が印加された際に、適切にＥＳＤ保護回路１００に電流をバイパスさせることができる。
【００４０】
以上、図２を用いて本発明の一実施形態にかかるＥＳＤ保護回路１００の構成例について説明した。なお、図２に示したＥＳＤ保護回路は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成されたＭＯＳＦＥＴ１１０から構成されていてもよい。ＳＯＩ基板は，Ｓｉ基板と表面Ｓｉ層の間にＳｉＯ２を挿入した構造の基板である。シリコン基板が一般的なバルクシリコンの場合、シリコンｐ基板上に形成されるｎチャネルＭＯＳＦＥＴではソース・ドレイン領域がｎとなり、ｎチャネルＭＯＳＦＥＴとシリコン基板との境界でＰＮダイオードが形成される。この場合、負のサージ電圧または高周波信号の電圧が掛かると、そのＰＮダイオードを通じて放電されることもあり、その高周波信号のリークおよびＥＳＤ耐性の設計時の予測が困難となる。一方、ＳＯＩ基板上に形成されたＭＯＳＦＥＴの場合、ＳｉＯ２酸化膜によって基板とＭＯＳＦＥＴとが分離しているため、一般的なバルクシリコンの場合で形成されるＰＮダイオードが存在しない。従って、ＳＯＩ基板上にＭＯＳＦＥＴを形成すると、例えばサージ電圧が負電圧の場合であっても正電圧と同等に放電することが可能になり、高周波信号のリークおよび正負同等のＥＳＤ耐性の設計時の予測が容易になる。次に、本発明の一実施形態にかかるＥＳＤ保護回路１００が、静電気による静電放電から半導体素子を適切に保護することができることを説明する。
【００４１】
図３は、本発明の一実施形態にかかるＥＳＤ保護回路１００を備えた検査装置２００の回路構成例を示す説明図である。図３には、ＥＳＤ保護回路１００の前段にＨＢＭ（Ｈｕｍａｎ  Ｂｏｄｙ  Ｍｏｄｅｌ）による検査回路２１０が設けられた構成が図示されている。なお、図３には、ＥＳＤ保護回路１００の内、入力端に最も近いＭＯＳＦＥＴ１１０のみが図示されている。
【００４２】
図３に示した検査回路２１０には、スイッチ２１１と、抵抗Ｒ１１と、キャパシタＣ１１とが直列に接続されている構成を有する。抵抗Ｒ１１の抵抗値は例えば１．５ｋΩであり、キャパシタＣ１１の容量は例えば１００ｐＦである。そして検査回路２１０には１ｋＷの電力が供給されているとする。
【００４３】
ＥＳＤ保護回路１００の検査のためにスイッチ２１１がオンされると、ＥＳＤ保護回路１００の入力電圧Ｖｉｎが上昇する。ここで、ＭＯＳＦＥＴ１１０のゲート−ドレイン間の寄生容量Ｃｇｄ（またはゲート−ソース間の寄生容量Ｃｇｓ）と抵抗Ｒ１とを乗じた値が十分大きければ、ＭＯＳＦＥＴ１１０のゲート電位Ｖｇは、
Ｖｇ＝（Ｖｄ＋Ｖｓ）／２      ・・・（１）
となる。なお、この数式（１）において、ＶｄはＭＯＳＦＥＴ１１０のドレイン電位であり、ＶｓはＭＯＳＦＥＴ１１０のソース電位である。
【００４４】
そしてスイッチ２１１がオンされ、キャパシタＣ１に蓄えられた電荷がＥＳＤ保護回路１００へ流れることでＥＳＤ保護回路１００の入力電圧Ｖｉｎが上昇すると、同時に、ＭＯＳＦＥＴ１１０のドレイン−ソース間電圧Ｖｄｓは、
Ｖｄｓ＝Ｖｉｎ／Ｎ      ・・・（２）
となる。なお、この数式（２）において、Ｎは、直列に接続されたＭＯＳＦＥＴ１１０の数である。
【００４５】
すると、ＭＯＳＦＥＴ１１０のゲート−ソース間電圧Ｖｇｓは、次第に上昇していく。そして、ＭＯＳＦＥＴ１１０のゲート−ソース間電圧ＶｇｓがＭＯＳＦＥＴ１１０のスレッショルド電圧Ｖｔｈ以上になると、スタック構成されたＭＯＳＦＥＴ１１０はオン状態となり、ＭＯＳＦＥＴ１１０のドレイン−ソース間に電流が流れるようになる。
【００４６】
ＭＯＳＦＥＴ１１０はオン状態となり、ＭＯＳＦＥＴ１１０のドレイン−ソース間に電流が流れるようになると、次第にＭＯＳＦＥＴ１１０のドレイン電位Ｖｄ及びソース電位Ｖｓも低下を始める。従って、ＥＳＤ保護回路１００の入力電圧Ｖｉｎの入力電圧も急激に低下する。
【００４７】
ＥＳＤ保護回路１００は、このように動作することで、静電気による静電放電から半導体素子を適切に保護することができる。
【００４８】
静電気による静電放電からの、ＥＳＤ保護回路１００による半導体素子の保護を、グラフを用いてより詳細に説明する。図４は、本発明の一実施形態にかかるＥＳＤ保護回路１００のＭＯＳＦＥＴ１１０のドレイン電位Ｖｄ、ゲート電位Ｖｇ、ソース電位Ｖｓの時間軸に添った変化例を示す説明図である。
【００４９】
上述したように、ＭＯＳＦＥＴ１１０のゲート電位Ｖｇは、
Ｖｇ＝（Ｖｄ＋Ｖｓ）／２      ・・・（１）
の関係を有する。
【００５０】
また、スイッチ２１１がオンされ、ＥＳＤ保護回路１００の入力電圧Ｖｉｎが上昇すると、ＭＯＳＦＥＴ１１０のドレイン−ソース間電圧Ｖｄｓは、
Ｖｄｓ＝Ｖｉｎ／Ｎ      ・・・（３）
となる。つまり、スイッチ２１１がオンされ、ＥＳＤ保護回路１００の入力電圧Ｖｉｎが上昇すると、ＥＳＤ保護回路１００のＭＯＳＦＥＴ１１０のドレイン電位Ｖｄ、ゲート電位Ｖｇ、ソース電位Ｖｓは、例えばｔ＝ｔ０の時点までは図４に示したように上昇していく。
【００５１】
やがて、ｔ＝ｔ０の時点でＭＯＳＦＥＴ１１０のゲート電位Ｖｇとソース電位Ｖｓとの電位差であるゲート−ソース間電圧ＶｇｓがＭＯＳＦＥＴ１１０のスレッショルド電圧Ｖｔｈ以上になると、スタック構成されたＭＯＳＦＥＴ１１０はオン状態となり、ＭＯＳＦＥＴ１１０のドレイン−ソース間に電流が流れるようになる。つまり、ＭＯＳＦＥＴ１１０のドレイン電位Ｖｄ、ゲート電位Ｖｇ、ソース電位Ｖｓが、図４に示したように急激に低下し、接地電位に近づいていく。
【００５２】
もし、ＭＯＳＦＥＴ１１０のゲート−ドレイン間の寄生容量Ｃｇｄ（またはゲート−ソース間の寄生容量Ｃｇｓ）と抵抗Ｒ１とを乗じた値が十分大きければ、１／（Ｃｇｄ×Ｒｇ）は、ＭＯＳＦＥＴ１１０のドレイン電位Ｖｄの周波数成分よりも遥かに小さいものとなる。従って、図２に示したＥＳＤ保護回路１００は、無線通信用の集積回路の高周波パッド、特に１０Ｖ以上の大信号を取り扱うパッドにおけるＥＳＤ保護回路として適切なものである。
【００５３】
以上、本発明の一実施形態にかかるＥＳＤ保護回路１００が、静電気による静電放電から半導体素子を適切に保護することができることを説明した。なお、上述の説明では、ＥＳＤ保護回路１００の入力電圧Ｖｉｎが正の極性を有する場合について説明したが、ＥＳＤ保護回路１００の入力電圧Ｖｉｎ「負の極性を有する場合にも、同様に本発明の一実施形態にかかるＥＳＤ保護回路１００が、静電気による静電放電から半導体素子を適切に保護することができることは言うまでもない。
【００５４】
なお、本発明の一実施形態にかかるＥＳＤ保護回路１００は、回路図で示すと、例えば図２に示されているような構成を有するが、回路レイアウトは、後段の保護すべき半導体素子との兼ね合いを考慮して様々な形態を採りうることは言うまでもない。例えば、ＭＯＳＦＥＴ１１０を、入力パッド端子１０１の直下にレイアウトするようにしてもよい。
【００５５】
また、本発明の一実施形態にかかるＥＳＤ保護回路１００における、スタック構成されたＭＯＳＦＥＴ１１０は、全て同じ特性（スレッショルド電圧）を有していてもよく、異なる特性（スレッショルド電圧）を有していてもよい。スタック構成されたＭＯＳＦＥＴ１１０を異なる特性とする場合には、ＥＳＤ保護回路１００は、入力パッド端子１０１に近いＭＯＳＦＥＴ１１０から順にスレッショルド電圧が大きくなるようにスタック構成させてもよく、またＥＳＤ保護回路１００は、入力パッド端子１０１に近いＭＯＳＦＥＴ１１０から順にスレッショルド電圧が小さくなるようにスタック構成させてもよい。
【００５６】
＜３．まとめ＞
以上説明したように本発明の一実施形態に係るＥＳＤ保護回路１００は、ｎチャネルのＭＯＳＦＥＴ１１０が直列に接続されたスタック構成を有し、入力電圧が上昇して、ＭＯＳＦＥＴ１１０のゲート電位Ｖｇとソース電位Ｖｓとの電位差であるゲート−ソース間電圧ＶｇｓがＭＯＳＦＥＴ１１０のスレッショルド電圧Ｖｔｈ以上になると、ＭＯＳＦＥＴ１１０はオン状態となり、ＭＯＳＦＥＴ１１０のドレイン−ソース間に電流が流れる。
【００５７】
ＭＯＳＦＥＴ１１０がオン状態になり、ＭＯＳＦＥＴ１１０のドレイン−ソース間に電流が流れることで、本発明の一実施形態に係るＥＳＤ保護回路１００は、静電気による静電放電があっても、速やかに電流を接地電位へ流すことができるので、静電気による静電放電から半導体素子を適切に保護することができる。
【００５８】
また本発明の一実施形態に係るＥＳＤ保護回路１００は、図１に示した、ダイオードを使用した従来のＥＳＤ保護回路のようにアンチパラレルの構成を採る必要がなく、ダイオードを使用した従来のＥＳＤ保護回路と比べて、同じ電圧を保護しようとする場合の回路面積が小さく済む。従って、本発明の一実施形態に係るＥＳＤ保護回路１００は、無線通信用の集積回路の高周波パッド、特に１０Ｖ以上の大信号を取り扱うパッドにおけるＥＳＤ保護回路として非常に適切である。
【００５９】
また、ダイオードを使用した従来のＥＳＤ保護回路は、ダイオードを作る場合にダイオード用のマスクが必要となり、製造コストが増加するおそれがある。これに対して本発明の一実施形態に係るＥＳＤ保護回路１００は、ダイオード用のマスクを必要としないので、ダイオードを作ることが考慮されていない場合にも使用することができる。
【００６０】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【００６１】
例えば、ＭＯＳＦＥＴ１１０にバルクＣＭＯＳデバイスを用いても良い。ＭＯＳＦＥＴ１１０にバルクＣＭＯＳデバイスを用いる場合は、電位のアイソレートのために、バルク端子を、抵抗を介して接地端子に接続させてもよい。ＭＯＳＦＥＴ１１０にバルクＣＭＯＳデバイスを用い、バルク端子を、抵抗を介して接地端子に接続させることで、電位をアイソレートさせて、静電気による静電放電から半導体素子を適切に保護することができる。
【符号の説明】
【００６２】
１００    ＥＳＤ保護回路
１０１    入力パッド端子
１１０    ＭＯＳＦＥＴ
２００    検査装置
２１０    検査回路
２１１    スイッチ
【図１】
2014045004.tif 000003
【図２】
2014045004.tif 000004
【図３】
2014045004.tif 000005
【図４】
2014045004.tif 000006
【図５】
2014045004.tif 000007
【図６】
2014045004.tif 000008