(57)【要約】【課題】従来のＤＴＭＯＳは、熱の印加などによりゲート電極とバルク領域との間で、それぞれの不純物が互いの領域に拡散してしまい、リーク電流が流れたりした。【解決手段】本発明によるＤＴＭＯＳは、そのゲート電極にバルク領域と電気的に接続するためのバルク接続部を有している。このバルク接続部とバルク領域とは、絶縁膜により所定の間隔で離間している。この絶縁膜には、その一部が絶縁破壊されることにより形成される電流経路を有している。このため、ゲート電極とバルク領域との間で、それぞれ不純物が拡散しない。【選択図】図１
2014187271.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に、バルク領域、ソース領域、チャネル領域、ドレイン領域を備え、前記チャネル領域上部を覆うようにゲート電極を有し、前記ゲート電極と前記バルク領域とが電気的に接続してなる動的閾値電界効果トランジスタにおいて、
前記ゲート電極は、前記バルク領域と電気的に接続するバルク接続部を有し、
前記バルク接続部と前記バルク領域とは、所定の間隔で離間しており、
前記間隔を埋めるように設けられた絶縁膜であって、この絶縁膜の一部が絶縁破壊されて形成された電流経路により、前記ゲート電極と前記バルク領域とが電気的に接続する
ことを特徴とする動的閾値電界効果トランジスタ。
【請求項２】
前記ゲート電極と前記バルク接続部とは、所定の第２の間隔を離間させて配置しており、
前記第２の間隔を埋めるように設けられた第２の絶縁膜であって、この第２の絶縁膜の一部が絶縁破壊されて形成された電流経路により、前記ゲート電極と前記バルク接続部とが電気的に接続する
ことを特徴とする請求項１に記載の動的閾値電界効果トランジスタ。
【請求項３】
半導体基板の表面に、バルク領域、ソース領域、チャネル領域、ドレイン領域を備え、
前記チャネル領域上部を覆うようにゲート電極を有し、前記ゲート電極と前記バルク領域とが電気的に接続してなる動的閾値電界効果トランジスタの製造方法において、
前記半導体基板の表面に、バルク領域、ソース領域、チャネル領域、ドレイン領域をそれぞれ形成する領域形成工程と、
前記チャネル領域の上部にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記バルク領域の上部の前記半導体基板の表面に、前記半導体基板と後の工程で形成される前記ゲート電極の一部をなすバルク接続部とが所定の間隔で離間するような膜厚の絶縁膜を形成する絶縁膜形成工程と、
前記ゲート絶縁膜及び前記絶縁膜の上部を覆うように、前記半導体基板の上部に半導体材料を形成する半導体材料形成工程と、
前記半導体材料を加工して、前記ゲート絶縁膜の上部にゲート電極部を、前記絶縁膜の上部に前記バルク接続部を、双方が一体となすように形成するゲート電極形成工程と、
前記半導体基板の上部に金属配線材料を形成する金属配線材料形成工程と、
前記金属配線材料を所定形状に加工して、前記バルク領域にバルク電極を形成するバルク電極形成工程と、
前記ゲート電極部と前記バルク電極との間に所定の電圧を印加することにより、前記絶縁膜の一部に、前記ゲート電極と前記バルク領域とが電気的に接続する電流経路を形成する電流経路形成工程と、
を有することを特徴とする動的閾値電界効果トランジスタの製造方法。
【請求項４】
半導体基板の表面に、バルク領域、ソース領域、チャネル領域、ドレイン領域を備え、
前記チャネル領域上部を覆うようにゲート電極を有し、前記ゲート電極と前記バルク領域とが電気的に接続してなる動的閾値電界効果トランジスタの製造方法において、
前記半導体基板の表面に、バルク領域、ソース領域、チャネル領域、ドレイン領域をそれぞれ形成する領域形成工程と、
前記チャネル領域の上部にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記バルク領域の上部の前記半導体基板の表面に、前記半導体基板と後の工程で形成される前記ゲート電極の一部をなすバルク接続部とが所定の第１の間隔で離間するような膜厚の第１の絶縁膜を形成する第１の絶縁膜形成工程と、
前記ゲート絶縁膜及び前記第１の絶縁膜の上部を覆うように、前記半導体基板の上部に半導体材料を形成する半導体材料形成工程と、
前記半導体材料を加工して、前記ゲート絶縁膜の上部にゲート電極部を、前記第１の絶縁膜の上部に前記バルク接続部を、双方が一体となすように形成するゲート電極形成工程と、
前記バルク領域と前記チャネル領域との間の前記ゲート電極に、所定の第２の間隔で離間するような溝部を形成する溝部形成工程と、
前記溝部を埋めるように、第２の絶縁膜を形成する第２の絶縁膜形成工程と、
前記ゲート電極部と前記バルク接続部とが互いに異なる抵抗率となるように所定の不純物を所定の濃度で所定の場所に導入する不純物導入工程と、
前記半導体基板の上部に金属配線材料を形成する金属配線材料形成工程と、
前記金属配線材料を所定形状に加工して、前記バルク領域に第１のバルク電極を、前記バルク接続部に第２のバルク電極を、それぞれ形成するバルク電極形成工程と、
前記第１のバルク電極と前記第２のバルク電極との間に所定の電圧を印加することにより、前記第１の絶縁膜の一部に、前記ゲート電極と前記バルク領域とが電気的に接続する第１の電流経路を形成する電流経路形成工程と、
前記ゲート電極部と前記第２のバルク電極との間に所定の電圧を印加することにより、前記第２の絶縁膜の一部に、前記ゲート電極と前記バルク接続部とが電気的に接続する第２の電流経路を形成する電流経路形成工程と、
を有することを特徴とする動的閾値電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動的閾値電界効果トランジスタ（Ｄｙｎａｍｉｃ  Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  ＭＯＳＦＥＴ：ＤＴＭＯＳ）に関する。
【背景技術】
【０００２】
従来、ＭＯＳＦＥＴを用いてＣＭＯＳ回路などを構成する半導体装置は、その低消費電力化の要求に対して、半導体素子であるＭＯＳＦＥＴ自体の微小化により対応してきた。
【０００３】
近年、その半導体素子の微小化の限界が叫ばれる中、低消費電力化の要求に対する解決策として、新たな構造の半導体素子であるＤＴＭＯＳが提案されている。
【０００４】
ＤＴＭＯＳとは、ゲート電極と半導体基板とを電気的に短絡する構成である。ＭＯＳＦＥＴのオン時に、実効的な閾値を下げることができるため、消費電力の低減に対応できる半導体素子として注目されている。
【０００５】
しかし、ＤＴＭＯＳは通常、ゲート電極と半導体基板のバルク領域とを電気的に短絡する際、金属配線を使用するが、この金属配線の占める面積の分だけデバイスの占める面積が大きくなるという問題がある。
【０００６】
この問題を解決するために、ゲート電極を構成する半導体を、直接、半導体基板のバルク領域に短絡する構造が提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１０−１６３３４２号公報（第９頁、図５）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、特許文献１に示した構造では、熱の印加などによりゲート電極とバルク領域との間で、それぞれの不純物が互いの領域に拡散してしまい、これにより、意図しないリーク電流が流れたり、意図しない抵抗がゲート電極やバルク領域に内包されるという問題がある。
【課題を解決するための手段】
【０００９】
本発明の目的は、ゲート電極とバルク領域との間で、それぞれ不純物が拡散しないＤＴＭＯＳの構造とその製造方法を提供することである。
【００１０】
上記の目的を達成するために、本発明のＤＴＭＯＳは、以下の構造を採用する。
【００１１】
半導体基板の表面に、バルク領域、ソース領域、チャネル領域、ドレイン領域を備え、チャネル領域上部を覆うようにゲート電極を有し、ゲート電極とバルク領域とが電気的に接続してなる動的閾値電界効果トランジスタにおいて、
ゲート電極は、バルク領域と電気的に接続するバルク接続部を有し、
バルク接続部とバルク領域とは、所定の間隔で離間しており、
この間隔を埋めるように設けられた絶縁膜であって、この絶縁膜の一部が絶縁破壊されて形成された電流経路により、ゲート電極とバルク領域とが電気的に接続することを特徴とする。
【００１２】
この構造を有することで、ゲート電極とバルク領域とを、それぞれの不純物が互いの領域に拡散することなく短絡することが可能となる。
【００１３】
ゲート電極とバルク接続部とは、所定の第２の間隔を離間させて配置しており、
第２の間隔を埋めるように設けられた第２の絶縁膜であって、この第２の絶縁膜の一部が絶縁破壊されて形成された電流経路により、ゲート電極とバルク接続部とが電気的に接続するようにしてもよい。
【００１４】
この構造を有すれば、ゲート電極とバルク接続部との間に第２の絶縁膜を備え、バルク接続部とバルク領域との間に備える絶縁膜と合わせて、２つの絶縁膜を備える構造とすることができる。これにより、バルク接続部とバルク領域との間に抵抗体を挟むことが可能となる。こうすることで、ＤＴＭＯＳの実用電圧を高くすることができる。
また、ゲート電極と抵抗体とバルク領域とは、２つの絶縁膜を境に、抵抗率の異なる半導体同士を接続した構成とすることができる。
【００１５】
上記の目的を達成するために、本発明のＤＴＭＯＳは、以下の製造方法を採用する。
【００１６】
半導体基板の表面に、バルク領域、ソース領域、チャネル領域、ドレイン領域を備え、
チャネル領域上部を覆うようにゲート電極を有し、ゲート電極とバルク領域とが電気的に接続してなる動的閾値電界効果トランジスタの製造方法において、
半導体基板の表面に、バルク領域、ソース領域、チャネル領域、ドレイン領域をそれぞれ形成する領域形成工程と、
チャネル領域の上部にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
バルク領域の上部の半導体基板の表面に、半導体基板と後の工程で形成されるゲート電極の一部をなすバルク接続部とが所定の間隔で離間するような膜厚の絶縁膜を形成する絶縁膜形成工程と、
ゲート絶縁膜及び絶縁膜の上部を覆うように、半導体基板の上部に半導体材料を形成する半導体材料形成工程と、
半導体材料を加工して、ゲート絶縁膜の上部にゲート電極部を、絶縁膜の上部にバルク接続部を、双方が一体となすように形成するゲート電極形成工程と、
半導体基板の上部に金属配線材料を形成する金属配線材料形成工程と、
金属配線材料を所定形状に加工して、バルク領域にバルク電極を形成するバルク電極形成工程と、
ゲート電極部とバルク電極との間に所定の電圧を印加することにより、絶縁膜の一部に、ゲート電極とバルク領域とが電気的に接続する電流経路を形成する電流経路形成工程と、
を有することを特徴とする。
【００１７】
このような製造方法によれば、ゲート電極とその一部であるバルク接続部とを同一の半導体材料から加工して形成できて便利である。また、ゲート電極やバルク領域の形成後に絶縁膜の一部に電流経路を形成するため、製造途中で双方間に不純物の移動がなく、狙い通りの抵抗率とすることができる。
【００１８】
半導体基板の表面に、バルク領域、ソース領域、チャネル領域、ドレイン領域を備え、
チャネル領域上部を覆うようにゲート電極を有し、ゲート電極と前記バルク領域とが電気的に接続してなる動的閾値電界効果トランジスタの製造方法において、
半導体基板の表面に、バルク領域、ソース領域、チャネル領域、ドレイン領域をそれぞれ形成する領域形成工程と、
チャネル領域の上部にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
バルク領域の上部の前記半導体基板の表面に、半導体基板と後の工程で形成されるゲート電極の一部をなすバルク接続部とが所定の第１の間隔で離間するような膜厚の第１の絶縁膜を形成する第１の絶縁膜形成工程と、
ゲート絶縁膜及び第１の絶縁膜の上部を覆うように、半導体基板の上部に半導体材料を形成する半導体材料形成工程と、
半導体材料を加工して、ゲート絶縁膜の上部にゲート電極部を、第１の絶縁膜の上部にバルク接続部を、双方が一体となすように形成するゲート電極形成工程と、
バルク領域とチャネル領域との間の前記ゲート電極に、所定の第２の間隔で離間するような溝部を形成する溝部形成工程と、
溝部を埋めるように、第２の絶縁膜を形成する第２の絶縁膜形成工程と、
ゲート電極部とバルク接続部とが互いに異なる抵抗率となるように所定の不純物を所定の濃度で所定の場所に導入する不純物導入工程と、
半導体基板の上部に金属配線材料を形成する金属配線材料形成工程と、
金属配線材料を所定形状に加工して、バルク領域に第１のバルク電極を、バルク接続部に第２のバルク電極を、それぞれ形成するバルク電極形成工程と、
第１のバルク電極と第２のバルク電極との間に所定の電圧を印加することにより、第１の絶縁膜の一部に、ゲート電極とバルク領域とが電気的に接続する第１の電流経路を形成する電流経路形成工程と、
ゲート電極部と第２のバルク電極との間に所定の電圧を印加することにより、第２の絶縁膜の一部に、ゲート電極とバルク接続部とが電気的に接続する第２の電流経路を形成する電流経路形成工程と、を有することを特徴とする。
【００１９】
このような製造方法によれば、ゲート電極部とバルク接続部とバルク領域とをそれぞれ設計値通りの異なる抵抗率とすることができて便利である。
【発明の効果】
【００２０】
本発明によれば、ゲート電極とバルク領域とを、それぞれの不純物が互いの領域に拡散することなく、短絡することが可能となる。これにより、金属配線でゲート電極とバルク領域を短絡するよりも、専有面積が小さくなる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態のＤＴＭＯＳの平面図及び断面図である。
【図２】本発明の第２の実施形態である、ゲート電極とバルク領域との間に抵抗体を付加した構成のＤＴＭＯＳの平面図及び断面図である。
【図３】本発明の第１の実施形態のＤＴＭＯＳの製造方法を説明する断面図であって、ウェル領域を形成する工程を説明する断面図である。
【図４】本発明の第１の実施形態のＤＴＭＯＳの製造方法を説明する断面図であって、フィールド酸化膜を形成する工程を説明する断面図である。
【図５】本発明の第１の実施形態のＤＴＭＯＳの製造方法を説明する断面図であって、バルク領域と、ゲート絶縁膜と、絶縁膜と、ゲート電極とを形成する工程を説明する断面図である。
【図６】本発明の第１の実施形態のＤＴＭＯＳの製造方法を説明する断面図であって、層間絶縁膜と、コンタクト孔と、金属配線と、バルク電極とを形成する工程を説明する断面図である。
【図７】本発明の第１の実施形態のＤＴＭＯＳの製造方法を説明する断面図であって、絶縁膜に電流経路を形成した様子を説明する断面図である。
【図８】発明のゲート電極とバルク領域の間に抵抗を負荷したＤＴＭＯＳの製造方法における、を形成する工程を説明する断面図である。
【図９】発明のゲート電極とバルク領域の間に抵抗を負荷したＤＴＭＯＳの製造方法における、第２の絶縁部と半導体抵抗を形成する工程を説明する断面図である。
【図１０】発明のゲート電極とバルク領域の間に抵抗を負荷したＤＴＭＯＳの製造方法における、層間絶縁膜と、コンタクト孔と、金属配線と、バルク電極と、半導体抵抗電極を形成する工程を説明する断面図である。
【図１１】発明のゲート電極とバルク領域の間に抵抗を負荷したＤＴＭＯＳの製造方法における、第１の絶縁部を形成する工程を説明する断面図である。
【図１２】電流経路を形成する工程を説明するためのブロック図である。
【発明を実施するための形態】
【００２２】
本発明によるＤＴＭＯＳは、そのゲート電極にバルク領域と電気的に接続するためのバルク接続部を有している。このバルク接続部とバルク領域とは、絶縁膜により所定の間隔で離間している。この絶縁膜には、その一部が絶縁破壊されることにより形成される電流経路を有している。
【００２３】
ＤＴＭＯＳの製造途中、すなわち、ゲート電極やバルク領域を形成したり熱を印加したりする製造工程にあっては、この絶縁膜によりゲート電極とバルク領域とは絶縁されているため、不純物が互いの領域に拡散することがない。これらの製造工程の後に電流経路を形成する。これにより、ゲート電極とバルク領域とは電気的に接続される。
【００２４】
ゲート電極とバルク領域との間に不純物の移動がないため、意図しないリーク電流が流れたり、意図しない抵抗がゲート電極やバルク領域に内包されるという問題が生じないのである。
【００２５】
ところで、ＤＴＭＯＳは、ゲート電極に印加する電圧と同等の電圧が、バルク領域を介して半導体基板にも印加されるため、半導体基板のバルク領域とソース領域とで構成されるｐｎ接合に、順バイアス電圧が印加されることになる。このため、ｐｎ接合の順方向耐圧を越える電圧を印加すると、大きなリーク電流が流れてしまう。
【００２６】
したがって、一般的なＤＴＭＯＳは、ｐｎ接合の順方向耐圧を０．７Ｖ程度とすると、ゲート電極に印加する電圧は１.０Ｖ以下に抑えなければ、実用に堪えない。
【００２７】
しかしながら、本発明によれば、ゲート電極とバルク接続部との間に第２の絶縁膜を設けることで、バルク接続部を抵抗体とすることができる。つまり、ゲート電極とバルク領域との間に抵抗体を付加することができる。これにより、ゲート電極に印加する電圧と、バルク領域に印加する電圧との間に、差を生じさせることができる。したがって、実用電圧を高くすることが可能となる。
【００２８】
もちろん、電流経路を有する第２の絶縁膜を用いているため、上述のバルク接続部とバルク領域との間に設ける絶縁膜と同様に、熱が印加されても不純物の拡散がなく、この抵抗体として機能する部分は、設計値通りの抵抗値を得ることができる。
また、ゲート電極と抵抗体とバルク領域とは、２つの絶縁膜を境にしているため、抵抗率の異なる半導体同士を接続した構成と同じである。このため、ＤＴＭＯＳの欲する電気特性に応じてそれぞれの抵抗率を決めることができる。
【００２９】
以下、実施形態を、図面を用いて説明する。
実施形態の説明では、まず、第１の実施形態として、図１を用いてＤＴＭＯＳの構造を説明する。その次に、第２の実施形態として、図２を用いてゲート電極とバルク領域の間に抵抗体を付加した構成のＤＴＭＯＳの構造を説明する。その後に、図３から図１１を用いてＤＴＭＯＳの製造方法を説明する。
【００３０】
なお、説明にあっては、同一の構成には同一の番号を付与するものとし、その説明を省
略する。また、各図面は、発明を説明するのに必要な構成のみを模式的に示す模式図である。例えば、半導体装置としての最終保護膜などは省略していることに注意されたい。
【実施例１】
【００３１】
［ＤＴＭＯＳの構造１：図１］
まず、第１の実施形態のＤＴＭＯＳの構造を説明する。
図１は、ＤＴＭＯＳを説明するための図であって、図１（ａ）が平面図、図１（ｂ）は図１（ａ）における切断線Ａ−Ａ´に沿う断面図である。この図を用いてＤＴＭＯＳの構造を説明する。
【００３２】
図１において、１１は半導体基板、１２はウェル領域、１３はソース領域、１４はドレイン領域、１５はチャネル領域、１６はバルク領域である。同様に、１７は素子分離のための領域を規定する膜であり、フィールド酸化膜である。１８は層間絶縁膜である。また、１０１はゲート絶縁膜、１０２はゲート電極、１１２はゲート電極部、１２２はバルク接続部、１０４は絶縁膜、１０５は電流経路である。１０６ａ、１０６ｂ、１０６ｃ、１０６ｄはそれぞれコンタクト孔である。１０７ａ、１０７ｂ、１０７ｃはそれぞれ金属配線、１０７ｄはバルク電極である。１はこれらで構成するＤＴＭＯＳであり、例えば、ｎチャネルＤＴＭＯＳである。
【００３３】
半導体基板１１は、例えば、シリコン単結晶を用いることができる。このような基板は、いわゆるバルク基板と呼ぶ。また、バルク基板の表面に酸化膜などの絶縁層を介してさらに半導体層を形成する構造のＳＯＩ基板を用いてもよい。半導体基板１１の導電型はｐ型でもｎ型でもよいが、ＤＴＭＯＳをｎチャネル型とする場合は、例えば、ｐ型とすることができる。
【００３４】
半導体基板１１の表面近傍に、ウェル領域１２が設けてあり、一般的なＭＯＳＦＥＴと同様に、このウェル領域１２内に、ソース領域１３及びドレイン領域１４と、これらの２つの領域間にチャネル領域１５が形成されている。
【００３５】
半導体基板１１の表面には、フィールド酸化膜１７が形成され、ＤＴＭＯＳを構成する各領域を規定している。図１に示す例では、バルク領域１６は、ＭＯＳＦＥＴのゲート電極の、いわゆるテール部分の近傍に設けてある。したがって、バルク領域１６は、ウェル領域１２内に設けているが、チャネル領域１５とはフィールド酸化膜１７で分離されている。
【００３６】
バルク領域１６とウェル領域１２とは、同一導電型が望ましい。バルク領域１６の不純物濃度は特に限定しない。ウェル領域１２の不純物濃度と同等でもよいし、より濃くてもよい。
【００３７】
チャネル領域１５の上部の半導体基板１１の表面にはゲート絶縁膜１０１が設けてあり、バルク領域１６の上部の半導体基板１１の表面には絶縁膜１０４が形成されている。絶縁膜１０４には、電流経路１０５が形成されている。
【００３８】
ゲート絶縁膜１０１及び絶縁膜１０４は、例えば、シリコン酸化膜を用いることができる。絶縁膜１０４の膜厚は、ゲート絶縁膜１０１の膜厚と同一としてもよいが、絶縁膜１０４の膜厚のほうが、ゲート絶縁膜１０１の膜厚より薄いほうが望ましい。
【００３９】
なぜなら、電流経路１０５を形成する際、ゲート電極１０２（ゲート電極部１１２とバルク接続部１２２）とバルク領域１６とに電圧を印加するが、その際に、誤ってゲート絶縁膜１０１が破壊されるのを防ぐためである。その場合、特に限定しないが、例えば、ゲ
ート絶縁膜１０１の膜厚は２０ｎｍ、絶縁膜１０４の膜厚は５ｎｍ程度とすることができる。
【００４０】
もちろん、ゲート絶縁膜１０１及び絶縁膜１０４とは、一方をシリコン酸化膜とし、他方をシリコン窒化膜とするように、互いに異なる材質を用いてもよい。ＤＴＭＯＳ１の電気特性から適するゲート絶縁膜１０１の材質や膜厚を選択し、電流経路１０５の形成のし易さから絶縁膜１０４の材質や膜厚を選択すればよい。
【００４１】
チャネル領域１５の上部とバルク領域１６の上部とには、それぞれゲート絶縁膜１０１及び絶縁膜１０４を介してゲート電極１０２が形成されている。
ゲート電極１０２は、チャネル領域１５と平面的に重なる部分がゲート電極部１１２となり、バルク領域１６と平面的に重なる部分がバルク接続部１２２となる。これら２つの部分は、ゲート電極１０２と一体となしゲート電極を構成する一部分である。
【００４２】
ゲート電極１０２は、例えばポリシリコンで構成することができる。その導電型は、ｐ型でもｎ型でもよい。特に限定しないが、ゲート電極１０２の膜厚は、例えば、３５０ｎｍである。
【００４３】
電流経路１０５は、ゲート電極１０２とバルク領域１６とを電気的に接続させるものである。電流経路１０５は、絶縁膜１０４に対して１つでも存在すればよい。絶縁膜１０４全体が電流経路とはなっていない点が特徴的な部分でもある。
【００４４】
詳しくは後述するが、電流経路１０５は、絶縁膜１０４を局所的に絶縁破壊させることで形成する。
電流経路１０５は、図１に示す例では、絶縁膜１０４の略中心に１つあるように記載しているが、もちろんこれは一例である。電流経路１０５を形成する際に印加する電界の強さなどにより、形成される電流経路１０５の位置や数は変る。
【００４５】
ところで、従来知られている技術には、２つの半導体層の間に設けた絶縁膜を電気的に導通させようとするとき、その絶縁膜にレーザービームを照射させ、そこを溶解させて接続するものがある。しかしその技術は、その絶縁膜や周辺の結晶構造が不安定になるなどの問題がある。
【００４６】
ＤＴＭＯＳ１は、絶縁膜１０４を局所的に絶縁破壊させて電流経路１０５を形成するだけであるから、結晶構造が不安定にならず、ゲート電極１０２とバルク領域１６との間は電気的に良好な接続状態とすることができる。
【００４７】
また、従来知られている技術は、レーザービームの照射部位の周囲には、その照射をよけるためのスペースが必要になることも問題である。そうすると、他の半導体素子の配置スペースを圧迫し半導体装置全体のサイズをも大きくしかねない。
【００４８】
しかし、ＤＴＭＯＳ１は、そのようなスペースを確保する必要がなく、小型化することができるのである。
【００４９】
ＤＴＭＯＳ１を構成する要素の上部の半導体基板１１上には、層間絶縁膜１８を設けている。この層間絶縁膜１８は、金属配線や金属電極と半導体とをコンタクト孔を介して接続するために用いる絶縁膜であり、例えば、シリコン酸化膜を用いることができる。
【００５０】
その層間絶縁膜１８の上部に、金属配線１０７ａ、１０７ｂ、１０７ｃ、バルク電極１０７ｄが設けてある。これらは、例えば、銅やアルミニウムを用いることができる。
【００５１】
金属配線１０７ａは、コンタクト孔１０６ａを介してゲート電極１０２の一端、つまり、いわゆるテール部分とは逆の端部と接続している。金属配線１０７ｂは、コンタクト孔１０６ｂを介してソース領域１３と接続している。金属配線１０７ｃは、コンタクト孔１０６ｃを介してドレイン領域１４と接続している。バルク電極１０７ｄは、コンタクト孔１０６ｄを介してバルク領域１６と接続している。
【００５２】
図１に示す例では、ゲート電極１０２にはコンタクト孔１０６ａが１つ、バルク領域１６にもコンタクト孔１０６ｄが１つ設けてある。これらコンタクト孔により、ゲート電極１０２は金属配線１０７ａと、バルク領域１６は金属配線１０７ｄと接続している。
【００５３】
一般に、ある領域や半導体層とコンタクト孔を介して金属配線等を接続するとき、それらコンタクト孔はできるだけ多く用いるのがよいとされている。いわゆるコンタクト抵抗が下がるためである。
【００５４】
上述のように、絶縁膜１０４に電流経路１０５を形成するときは、この絶縁膜１０４の一部を絶縁破壊させてなる。
そのような場合であっても、ゲート電極１０２及びバルク領域１６に設けるコンタクト孔は、１つであっても何ら問題はない。
【００５５】
なぜなら、電流経路１０５の形成が、ゲート電極１０２とバルク領域１６との間にエレクトロマイグレーションを起こすような電流を流すものではないからである。要するに、電界による絶縁破壊を起こすのであるから、仮にコンタクト抵抗の値が高くても問題はないのである。
【００５６】
ここで、電流経路１０５形成の代表的な例を示す。図１には示さない電圧発生手段からの所定の電圧である１０Ｖを発生させる。例えば、金属配線１０７ａを０Ｖ、金属配線１０７ｄに＋１０Ｖを印加する。
この電圧が印加されると、ゲート電極１０２（ゲート電極部１１２とバルク接続部１２２）とバルク領域１６とは、すぐさま一様に０Ｖ及び＋１０Ｖになり、絶縁膜１０４の一部に絶縁破壊が発生する。その部分が電流経路１０５となるのである。
【実施例２】
【００５７】
［ＤＴＭＯＳの構造２：図２］
次に、第２の実施形態として、ゲート電極とバルク領域との間に抵抗を負荷したＤＴＭＯＳの構造を説明する。
【００５８】
第２の実施形態のＤＴＭＯＳの特徴は、ゲート電極に印加する電圧を１.０Ｖ以下に抑えなければ、実用に堪えないというＤＴＭＯＳの問題を解決するためものである。すなわち、そのゲート電極に抵抗体を付加してバルク領域と接続する構成である。
【００５９】
図２は、ＭＯＳＦＥＴのゲート電極に半導体抵抗を接続した形態のＤＴＭＯＳを説明するための図であって、図２（ａ）が平面図、図２（ｂ）は図２（ａ）における切断線Ｂ−Ｂ´に沿う断面図である。この図を用いてＤＴＭＯＳの構造を説明する。
【００６０】
図２において、２０４は第１の絶縁膜であり、２０５は第１の電流経路である。これらの形状や構造は、それぞれ図１に示す絶縁膜１０４と電流経路１０５と同じものである。第２の実施形態では、説明しやすいように符号及び名称を変更している。
【００６１】
図２において、２２２は半導体抵抗、２０２はゲート電極、２１４は第２の絶縁膜、２
１５は第２の電流経路である。２０６ｅはコンタクト孔、２０７ｅは第２のバルク電極に対応する半導体抵抗電極である。２はこれらで構成するＤＴＭＯＳであり、例えば、ｎチャネルＤＴＭＯＳである。
【００６２】
ゲート電極２０２は、チャネル領域１５と平面的に重なる部分がゲート電極部１１２となり、バルク領域１６と平面的に重なるような形状を有しているが、それは図１に示す第１の実施形態のゲート電極１０２と同様である。ゲート電極２０２は、例えばポリシリコンで構成することができる。その導電型は、ｐ型でもｎ型でもよい。
【００６３】
ゲート電極２０２のいわゆるＭＯＳＦＥＴのテール部分に第２の絶縁膜２１４が設けてある。この第２の絶縁膜２１４を挟み半導体抵抗２２２がゲート電極２０２と対向しており、その半導体抵抗２２２は、バルク領域１６の上部の半導体基板１１の表面に設ける第１の絶縁膜１０４部分を覆うように設けている。
【００６４】
特に限定しないが、一例を説明すると、ゲート電極２０２の膜厚は、例えば、３５０ｎｍである。ゲート電極２０２は不純物を導入して所定の抵抗率とすることができる。
【００６５】
半導体抵抗２２２は、図１に示す第１の実施形態のゲート電極１０２のバルク接続部１２２と同様な形状（近い形状）となっている。つまり、ＤＴＭＯＳ２のゲート電極２０２は、第１の実施形態のＤＴＭＯＳ１のゲート電極１０２のテール部分に第２の絶縁膜２１４を設けることで、ゲート電極２０２の一部が半導体抵抗２２２となる構成である。
【００６６】
第２の絶縁膜２１４には第２の電流経路２１５を設けている。電流経路２１５は、ゲート電極２０２と半導体抵抗２２２とを電気的に接続させるものである。電流経路２１５は、第２の絶縁膜２１４に対して１つでも存在すればよい。第２の絶縁膜２１４全体が電流経路とはなっていない点が、第１の実施形態の電流経路１０５と同様に特徴的な部分でもある。
【００６７】
第１の絶縁膜２０４には第１の電流経路２０５が設けているため、半導体抵抗２２２とバルク領域１６とは電気的に接続される。つまり、ゲート電極２０２とバルク領域１６とは、この半導体抵抗２２２を介して接続されている。
このような構成により、ＤＴＭＯＳ２は、そのゲート電極に抵抗体を付加した構成となるのである。
【００６８】
すでに説明したように、ゲート電極２０２はポリシリコンを用いることができるので、半導体抵抗２２２もポリシリコンで構成できる。
第１の絶縁膜２０４の膜厚は、ゲート絶縁膜１０１の膜厚より薄い。特に限定しないが、例えば、ゲート絶縁膜１０１の膜厚は２０ｎｍ、第１の絶縁膜２０４の膜厚は５ｎｍとすることができる。
第２の絶縁膜２１４の膜厚（ゲート電極２０２と半導体抵抗２２２とが対向する距離）は、例えば、２０ｎｍ程度とすることができる。
【００６９】
ゲート電極２０２と同様に、半導体抵抗２２２は、ｐ型でもｎ型でも真性でもよいが、ゲート電極２０２と同じ導電型であるほうが望ましい。
特に限定しないが、ゲート電極２０２の不純物濃度は、１×１０２０〜１×１０２１（ａｔｏｍｓ／ｃｍ３）程度であり、半導体抵抗２２２の不純物濃度は１×１×１０１６〜１×１０１７（ａｔｏｍｓ／ｃｍ３）程度である。
【００７０】
第１の実施形態と同様に、層間絶縁膜１８の上部に、金属配線１０７ａ〜１０７ｄが設けてあり、層間絶縁膜１８に設けるコンタクト孔１０６ａ〜１０６ｄを介してゲート電極
２０２、ソース領域１３、ドレイン領域１４、バルク領域１６と接続している。
半導体抵抗電極２０７ｅは、コンタクト孔２０６ｅを介して半導体抵抗２２２と接続している。
【００７１】
ここで、第１の電流経路２０５形成の代表的な例を示す。図２には示さない電圧発生手段からの所定の電圧である１０Ｖを発生させる。例えば、半導体抵抗電極２０７ｅを０Ｖ、金属配線１０７ｄに＋１０Ｖを印加する。
この電圧が印加されると、半導体抵抗２２２及びバルク領域１６は、すぐさま一様に０Ｖ及び＋１０Ｖになり、第１の絶縁膜２０４の一部に絶縁破壊が発生する。その部分が第１の電流経路２０５となるのである。
【００７２】
同様に、第２の電流経路２１５形成の代表的な例を示す。図２には示さない電圧発生手段からの所定の電圧である１０Ｖを発生させる。例えば、半導体抵抗電極２０７ｅを０Ｖ、金属配線１０７ａに＋１０Ｖを印加する。
この電圧が印加されると、半導体抵抗２２２及びゲート電極２０２は、すぐさま一様に０Ｖ及び＋１０Ｖになり、第２の絶縁膜２１４の一部に絶縁破壊が発生する。その部分が第２の電流経路２１５となるのである。
【００７３】
もちろん、第１の電流経路２０５と第２の電流経路２１５とを同時に形成してもよい。
その際は、図２には示さない電圧発生手段からの所定の電圧である１０Ｖを発生させる。例えば、半導体抵抗電極２０７ｅを０Ｖ、金属配線１０７ａ及び金属配線１０７ｄに＋１０Ｖを印加する。
この電圧が印加されると、半導体抵抗２２２は０Ｖ、ゲート電極２０２とバルク領域１６とは、すぐさま一様に＋１０Ｖになり、第１の絶縁膜２０４及び第２の絶縁膜２１４の一部に絶縁破壊が発生する。その部分が第１の電流経路２０５及び第２の電流経路２１５である。
【００７４】
ところで、すでに説明したように、ＤＴＭＯＳ２はゲート電極に抵抗体を付加することで、ゲート電極に印加する電圧が１.０Ｖを超えても実用に堪えるようにしたものである。この発明と同様に、ＤＴＭＯＳのゲート電極に１．０Ｖを超える電圧を印加できるようにした技術も散見する。例えば、特許第３５８９１０２号（従来技術１と称する）、特許第４１３８１５８号（従来技術２と称する）がある。
【００７５】
従来技術１では、ゲート電極の一部を抵抗体とすることで、抵抗を付加している。従来技術２では、バルク領域の上部にポリシリコン抵抗を設け、これを介してゲート電極と接続している。
【００７６】
しかし、これらの従来技術では、付加する抵抗値が設計通りになるとは限らない。熱工程により、従来技術１では、ゲート電極と抵抗部との間、従来技術２では、ポリシリコン抵抗とバルク領域との間で、それぞれ互いの領域に不純物拡散が起きてしまうためである。
【００７７】
さらに、従来技術１及び２は、ゲート電極とバルク領域との接続に金属配線を使用している。このため、ＤＴＭＯＳとしての面積を小さくできないという問題もある。
一方、従来技術２は、２層のポリシリコンを必要とするため、製造工程が多く、製造ばらつきや不良混入の可能性が増えるという問題もあり、コストダウンにも適していないという問題すらある。
【００７８】
しかしながら、ＤＴＭＯＳ２は、そのような問題を発生せず、付加する抵抗値を設計通りにでき、小型のＤＴＭＯＳを実現できるのである。
【実施例３】
【００７９】
［製造方法の説明１：図１、図３〜図７、図１２（ａ）］
次に、第１の実施形態のＤＴＭＯＳ１の製造方法を、図１及び図３から図７、図１２（ａ）を用いて説明する。
図３から図７は、図１（ｂ）と同一の方向から見た断面図である
なお、説明に際しては、半導体基板の材質をシリコンとし、絶縁膜をシリコン酸化膜とする例で説明する。
【００８０】
図３に示すように、半導体基板１１にウェル領域１２を形成する。ウェル領域１２は、例えば、半導体基板１１の上方から、知られているイオン注入法を用いて、不純物を導入し、その後熱拡散を行うことで、不純物を拡散することで形成する。
【００８１】
特に限定しないが、Ｂ（ホウ素）を、注入エネルギーを６０ＫｅＶ、注入量を１．６×１０１３（ａｔｏｍｓ／ｃｍ２）の条件で導入し、１１４０度で２．５時間の熱拡散処理を行うことでウェル領域１２を形成する。
【００８２】
次に、図４に示すように、半導体基板１１にフィールド酸化膜１７を形成する。フィールド酸化膜１７は、例えば、知られているＬＯＣＯＳ法を用いることができる。もちろん、他の方法、例えば、知られているＳＴＩ法を用いても構わない。
【００８３】
次に、図５に示すように、半導体基板１１に、ゲート絶縁膜１０１、絶縁膜１０４、バルク領域１６、ゲート電極１０２を形成する。順に説明する。
【００８４】
ゲート絶縁膜１０１は、シリコン酸化膜を用いることができる。例えば、熱酸化で形成する。特に限定しないが、例えば、半導体基板１１を、流量をＯ２＝７．５ｓｌｍ、Ｎ２＝２．５ｓｌｍとし、温度を９００度で、６０分の熱酸化処理を行う。ゲート絶縁膜１０１の膜厚は、例えば、２０ｎｍで形成する。
【００８５】
次に、バルク領域１６を形成する。バルク領域１６は、例えば、イオン注入法及び熱拡散を用いて形成する。
特に限定しないが、半導体基板１１のバルク領域１６を形成したい部分を開口するように、知られているホトリソグラフィ技術やエッチング技術を用いてマスクとなる膜を形成する。そして、Ｂ（ホウ素）を、注入エネルギーを６０ＫｅＶ、注入量を１．０×１０１４（ａｔｏｍｓ／ｃｍ２）の条件で導入し、９００度で３０分の熱拡散処理を行うことでバルク領域１６を形成する。
なお、バルク領域１６とウェル領域１２とを同じ不純物濃度で形成する場合には、この工程は行わなくてよい。
【００８６】
次に、絶縁膜１０４を形成する。絶縁膜１０４は、バルク領域１６の上面の所定の領域に形成する。この場合、知られているホトリソグラフィ技術、エッチング技術を用いてマスクとなる膜を形成し、熱酸化を行う。
特に限定しないが、例えば、流量をＯ２＝７．５ｓｌｍ、Ｎ２＝２．５ｓｌｍとし、９００度で１５分の熱酸化処理を行う。絶縁膜１０４の膜厚は、例えば、５ｎｍで形成する。
なお、バルク領域１６を形成する際の熱拡散と、絶縁膜１０４を形成する熱酸化とを同一の工程で行ってもよい。
【００８７】
また、ゲート絶縁膜１０１と絶縁膜１０４とを同一の膜厚とする場合は、同一の成膜工程で形成してもよい。
ゲート絶縁膜１０１と絶縁膜１０４とを同一の膜厚としない場合であっても、これら２つの膜を同一の成膜工程で形成し、絶縁膜１０４の部分のみを開口するマスクを形成し、エッチング技術によりその膜厚を薄くするようにしてもよいことは無論である。
【００８８】
次に、ゲート絶縁膜１０１と絶縁膜１０４との上部を覆うように、半導体基板１１の上部に半導体材料を成膜する。この半導体材料はポリシリコンであり、後の工程で形状を加工し、ゲート電極となるものである。このポリシリコンは、例えば、ＣＶＤ法を用いて形成する。
【００８９】
次に、形成したポリシリコンに不純物を導入する。
このポリシリコンは、ゲート電極となるものであるから、ＤＴＭＯＳ１のゲート電極１０２として狙いの抵抗率となるように不純物を導入する。
よく知られているように、半導体装置で多く用いられる抵抗素子は、導入される不純物濃度だけでなく、そのサイズによっても抵抗値が変る。それゆえ一概には言えないが、このポリシリコンをＮ型半導体としたいとき、例えば、注入する不純物はＰ（リン）であり、１．０×１０２１（ａｔｏｍｓ／ｃｍ３）程度の不純物濃度でイオン注入する。
【００９０】
その後に、知られているホトリソグラフィ技術及びエッチング技術を用いて、ゲート電極１０２を、ゲート電極部１１２とバルク接続部１２２とを一体とする形状に加工する。
同様に、ゲート絶縁膜１０１及び絶縁膜１０４を図１に示すような所定の形状に、知られているエッチング技術を用いて加工する。
【００９１】
次に、特に図示しないが、ソース領域１３、ドレイン領域１４、チャネル領域１５を形成する。
形成する方法は、ホトリソグラフィ技術やエッチング技術を用いて形成したい領域を開口するマスクとなる膜を形成し、その部分にイオン注入及び熱拡散する。特に限定しないが、チャネル領域１５の不純物はＢ（ホウ素）であり、不純物濃度は１．０×１０１６（ａｔｏｍｓ／ｃｍ３）、ソース領域１３及びドレイン領域１４の不純物はＰ（リン）であり、不純物濃度は１．０×１０２１（ａｔｏｍｓ／ｃｍ３）程度にする。
【００９２】
次に、図６に示すように、半導体基板１１の上部に、例えば、ＣＶＤ法を用いて層間絶縁膜１８を形成し、この層間絶縁膜１８の所定の場所に、ホトリソグラフィ技術やエッチング技術を用いてコンタクト孔１０６ａ〜１０６ｄを形成する。
【００９３】
次に、コンタクト孔を埋めるように、例えば、スパッタ法を用いてアルミニウムなどからなる金属膜を形成し、この金属膜を所定の形状にエッチング加工して金属電極１０７ａ〜１０７ｃ、バルク電極１０７ｄを形成する。
【００９４】
次に、電流経路１０５を形成する工程を説明する。
図１２（ａ）は、ＤＴＭＯＳ１に電流経路１０５を形成する様子を説明するためのブロック図である。図１２（ａ）において、３００はシリコンウェハであり、２００はシリコンウェハ３００に形成する半導体チップである。この半導体チップ２００にＤＴＭＯＳ１が搭載されている。８０は制御手段、８１は電圧発生手段、８２及び８３はプローブである。
【００９５】
金属電極１０７ａ、１０７ｄにプローブ８３、８２をそれぞれ接触させ、制御手段８０からの制御信号に基づいて動作する電圧発生手段８１により、所定の電圧がＤＴＭＯＳ１に印加される。このときの電圧は、例えば、５Ｖから１０Ｖ程度である。
これにより、絶縁膜１０４の一部に絶縁破壊が発生し、図７に示すように電流経路１０５が形成される。
【００９６】
絶縁膜１０４の絶縁破壊強度が予め知り得ているときは、制御手段８０は、電圧発生手段８１に対して、絶縁膜１０４が絶縁破壊する所定の電圧を出力するよう指示を出す。
絶縁膜１０４の絶縁破壊強度が知り得ていないときは、プローブ８２、８３を介して、ゲート電極１０２とバルク領域１６とに流れる電流をモニタリングしておき、絶縁膜１０４に絶縁破壊が発生するまで徐々に電圧発生手段８１の出力電圧を上昇するように制御してもよい。
【実施例４】
【００９７】
［製造方法の説明２：図２、図８〜図１１］
次に、第２の実施形態のＤＴＭＯＳ２の製造方法を、図２及び図８から図１１を用いて説明する。
【００９８】
図８に示す断面図は、ウェル領域１２、フィールド酸化膜１７、ゲート絶縁膜１０１、第１の絶縁膜２０４、バルク領域１６、チャネル領域１５、ゲート電極２０２を形成した後の状態を示すものであって、図５を用いてすでに説明した第１の実施形態のＤＴＭＯＳ１の製造方法と同じであるため、ここまでの製造方法の説明を省略し、これ以降の製造方法について説明する。
【００９９】
なお、第１の絶縁膜２０４は、第１の間隔で離間するような膜厚で形成されており、例えば、５ｎｍとすることができる。
【０１００】
図９は、ゲート電極２０２に第２の絶縁膜２１４を形成した図である。
このようにするためには、ＤＴＭＯＳ２のいわゆるテール部分のゲート電極２０２に溝部２１４ａを形成する。形成にあっては、知られているホトリソグラフィ技術及びエッチング技術を用いてマスクを作成し、そのマスクを用いてゲート電極２０２をエッチング除去する。
【０１０１】
溝部２１４ａは、半導体抵抗２２２となる部分とゲート電極２０２とが第２の間隔をもって離間するように設けるものであって、一例を示すと２０ｎｍ程度である。
【０１０２】
次に、知られているホトリソグラフィ技術及びエッチング技術を用いてマスクを作成し、そのマスクを用いて溝部２１４ａ以外の部分を覆うなどして、熱酸化処理を行う。この処理によって、溝部２１４ａ内部に酸化膜が成長する。このようにして第２の絶縁膜２１４を形成する。
【０１０３】
もちろん、第２の絶縁膜２１４は熱酸化処理で形成しなくてもよい。溝部２１４ａを形成後に、ＣＶＤ法などの知られている成膜技術を用いて形成してもよい。
【０１０４】
溝部２１４ａに第２の絶縁膜２１４が形成されることによって、ゲート電極２０２は、ゲート電極部１１２と半導体抵抗２２２とに分離されることになる。
【０１０５】
次に、ゲート電極２０２と半導体抵抗２２２に、それぞれ所定の不純物を導入する。不純物の導入は、知られているホトリソグラフィ技術及びエッチング技術を用いてマスクを作成し、イオン注入法を用いることができる。
特に限定しないが、例えば、ゲート電極部１１２には、１.０×１０１６（ａｔｏｍｓ／ｃｍ３）、半導体抵抗２２２には、５．０×１０１２（ａｔｏｍｓ／ｃｍ３）の不純物濃度で不純物を導入する。
【０１０６】
もちろん、ゲート電極２０２と半導体抵抗２２２との両方に、所定の不純物を同時に導
入した後、ゲート電極部１１２にのみ追加で不純物を導入するようにしてもよい。
【０１０７】
次に、図１０に示すように、半導体基板１１の上部に、例えば、ＣＶＤ法を用いて層間絶縁膜１８を形成し、この層間絶縁膜１８の所定の場所に、ホトリソグラフィ技術やエッチング技術を用いてコンタクト孔１０６ａ〜１０６ｄ、２０６ｅを形成する。
【０１０８】
次に、コンタクト孔を埋めるように、例えば、スパッタ法を用いてアルミニウムなどからなる金属膜を形成し、この金属膜を所定の形状にエッチング加工して金属電極１０７ａ〜１０７ｃ、バルク電極１０７ｄ、半導体抵抗電極２０７ｅを形成する。
【０１０９】
次に、第１の電流経路２０５及び第２の電流経路２１５を形成する工程を説明する。
図１２（ｂ）は、ＤＴＭＯＳ２に第１の電流経路２０５及び第２の電流経路２１５を形成する様子を説明するためのブロック図である。図１２（ｂ）において、８４はプローブである。説明にあっては、第１の電流経路２０５と第２の電流経路２１５とを同時に形成する場合を例にして説明する。
【０１１０】
金属電極１０７ａ、１０７ｄにプローブ８３、８２をそれぞれ接触させ、半導体抵抗電極２０７ｅにプローブ８４を接触させる。制御手段８０からの制御信号に基づいて動作する電圧発生手段８１により、所定の電圧がＤＴＭＯＳ２に印加される。例えば、半導体抵抗電極２０７ｅを０Ｖ、金属配線１０７ａ及び金属配線１０７ｄに＋１０Ｖを印加する。
これにより、第１の絶縁膜２０４及び第２の絶縁膜２１４の一部に絶縁破壊が発生し、図１１に示すように第１の電流経路２０５及び第２の電流経路２１５が形成される。
【０１１１】
第１の実施形態のＤＴＭＯＳ１の場合と同様に、第１の絶縁膜２０４及び第２の絶縁膜２１４の絶縁破壊強度が予め知り得ているときは、制御手段８０は、電圧発生手段８１に対して、その絶縁破壊する所定の電圧を出力するよう指示を出す。
第１の絶縁膜２０４及び第２の絶縁膜２１４の絶縁破壊強度が知り得ていないときは、プローブ８２、８３、８４を介して、ゲート電極２０２と半導体抵抗２２２とバルク領域１６とに流れる電流をモニタリングしておき、第１の絶縁膜２０４及び第２の絶縁膜２１４に絶縁破壊が発生するまで徐々に電圧発生手段８１の出力電圧を上昇するように制御してもよい。
【０１１２】
もちろん、第１の電流経路２０５と第２の電流経路２１５とを個別に形成してもよく、その場合は、制御手段８０により、電圧発生手段８１に対して出力電圧を制御するよう指示を出し、プローブ８２、８３、８４にかかる電圧を変えてそれぞれの電流経路を形成する。
【０１１３】
以上説明した例では、絶縁膜１０４、第１の絶縁膜２０４、第２の絶縁膜２１４の各膜厚は一例を示しているのであって、これらの絶縁膜を絶縁破壊するときの電圧もまた一例である。絶縁膜の膜厚に応じて印加電圧を変化させるのは無論である。
【産業上の利用可能性】
【０１１４】
この発明によれば、高電圧でも、リーク電流の少ない、消費電力の小さい動的閾値電界効果トランジスタを構成できる。したがって、小型電子機器、携帯用電子機器用の動的閾値電界効果トランジスタに好適である。
【符号の説明】
【０１１５】
１、２  ＤＴＭＯＳ
１１  半導体基板
１２  ウェル領域
１３  ソース領域
１４  ドレイン領域
１５  チャネル領域
１６  バルク領域
１７  フィールド酸化膜
１８  層間絶縁膜
１０１  ゲート絶縁膜
１０２、２０２  ゲート電極
１１２  ゲート電極部
１２２  バルク接続部
１０４  絶縁膜
１０５  電流経路
２０４  第１の絶縁膜
２０５  第１の電流経路
１０７ｄ  バルク電極
２０７ｅ  半導体抵抗電極
２１４  第２の絶縁膜
２１５  第２の電流経路
２２２  半導体抵抗
【図１】
2014187271.tif 000003
【図２】
2014187271.tif 000004
【図３】
2014187271.tif 000005
【図４】
2014187271.tif 000006
【図５】
2014187271.tif 000007
【図６】
2014187271.tif 000008
【図７】
2014187271.tif 000009
【図８】
2014187271.tif 000010
【図９】
2014187271.tif 000011
【図１０】
2014187271.tif 000012
【図１１】
2014187271.tif 000013
【図１２】
2014187271.tif 000014