(57)【要約】【課題】簡易な構成で異なる水平同期周波数の映像信号処理を可能とする。【解決手段】ＦＩＦＯメモリ１１と、ＦＩＦＯメモリ１１の書き込みクロックを生成、出力するＦＩＦＯ制御回路１２と、ＦＩＦＯメモリ１１の出力信号に対して映像処理を施す映像処理回路１３とを具備し、ＦＩＦＯ制御回路１２は、映像入力信号の水平同期周波数が１倍の場合に、システムクロックの大凡１／２の書き込みクロックを生成し、ＦＩＦＯメモリ１１へ出力可能とする一方、映像入力信号の水平同期周波数が２倍の場合は、システムクロックの大凡１倍の書き込みクロックを生成し、ＦＩＦＯメモリ１１へ出力可能に構成されており、これにより、水平同期周波数が大凡２倍異なる映像信号の処理が可能となっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＦＩＦＯメモリと、前記ＦＩＦＯメモリの書き込みクロックを生成、出力するＦＩＦＯ制御回路と、前記ＦＩＦＯメモリの出力信号に対して映像処理を施す映像処理回路とを具備し、
前記ＦＩＦＯ制御回路は、映像入力信号の水平同期周波数が１倍の場合に、システムクロックの大凡１／２の書き込みクロックを生成し、前記ＦＩＦＯメモリへ出力可能とする一方、前記映像入力信号の水平同期周波数が２倍の場合は、システムクロックの大凡１倍の書き込みクロックを生成し、前記ＦＩＦＯメモリへ出力可能に構成されてなり、
水平同期周波数が大凡２倍異なる映像信号の処理を可能としたことを特徴とするデジタル映像処理装置。
【請求項２】
前記ＦＩＦＯメモリの前段に、ローパスフィルタを設けたことを特徴とする請求項１記載のデジタル映像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル映像処理装置に係り、特に、構成の簡素化等を図ったものに関する。
【背景技術】
【０００２】
映像信号としてデジタル信号を用いる装置においては、その装置の用途等により、異なる水平同期周波数に対応できるような構成が必要とされる場合がある。
このような要請に応える従来装置としては、例えば、図５に示された構成のデジタル映像信号装置がある。
以下、図５に示された従来のデジタル映像処理装置について、同図を参照しつつ説明する。
【０００３】
この従来のデジタル映像処理装置は、２種類の水平同期周波数のデジタル映像信号処理を可能とするため、水平同期周波数１倍用映像処理回路８１と、水平同期周波数２倍用映像処理回路８２と、選択回路８３とを具備して構成されたものとなっている。
かかる構成にいおて、例えば、入力映像信号の水平同期周波数が１倍の信号が映像信号入力端子８０に印加された場合、水平同期周波数２倍用映像処理回路８２においては水平同期周波数が異なるため上述の信号が入力されても水平同期周波数２倍用映像処理回路８２からの出力信号が映像信号出力端子８４に得られることは無い。
【０００４】
一方、水平同期周波数１倍用映像処理回路８２においては、水平同期周波数が一致するため所要の映像信号が出力され、その出力信号は選択回路８３により選択され、映像信号出力端子８４に得られることとなる。
これに対して、入力映像信号の水平同期周波数が２倍の信号が映像信号入力端子８０に印加された場合は、上述の場合とは逆に、水平同期周波数１倍用映像処理回路８２からは何ら出力信号は得られず、その一方、水平同期周波数２倍用映像処理回路８２からの所要の映像信号が出力され、その出力信号は選択回路８３により選択され、映像信号出力出力端子８４に得られることとなる。
なお、このように複数の水平同期周波数の映像信号処理を可能とする装置としては、他に、特許文献１、２等に開示されたもの等がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０６−６２３７６号公報（第３−４頁、図１−図５）
【特許文献２】特開２００２−４９３６２号公報（第５−１３頁、図１−図１８）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述のような構成の装置にあっては、映像信号の水平度同期周波数毎に映像処理回路を設ける必要があり、部品点数の増加による装置の複雑化、高価格化を招くという問題がある。
【０００７】
本発明は、上記実状に鑑みてなされたもので、簡易な構成で異なる水平同期周波数の映像信号処理を可能とするデジタル映像処理装置を提供するものである。
【課題を解決するための手段】
【０００８】
上記本発明の目的を達成するため、本発明に係るデジタル映像処理装置は、
ＦＩＦＯメモリと、前記ＦＩＦＯメモリの書き込みクロックを生成、出力するＦＩＦＯ制御回路と、前記ＦＩＦＯメモリの出力信号に対して映像処理を施す映像処理回路とを具備し、
前記ＦＩＦＯ制御回路は、映像入力信号の水平同期周波数が１倍の場合に、システムクロックの大凡１／２の書き込みクロックを生成し、前記ＦＩＦＯメモリへ出力可能とする一方、前記映像入力信号の水平同期周波数が２倍の場合は、システムクロックの大凡１倍の書き込みクロックを生成し、前記ＦＩＦＯメモリへ出力可能に構成されてなり、
水平同期周波数が大凡２倍異なる映像信号の処理を可能としたものである。
【発明の効果】
【０００９】
本発明によれば、映像信号の水平同期周波数に応じて、ＦＩＦＯメモリの書き込みクロックを変更可能に構成したので、ＦＩＦＯメモリより後段の映像処理回路を映像信号の水平同期周波数に依らずに共通化することができ、従来に比して、より簡素な構成のデジタル映像処理装置を提供することができる。
また、入力段にローパスフィルタを設ける構成とすることで、入力信号に対して帯域制限を施すことができ、従来と異なり、折り返し雑音の発生を防止、抑圧することができるという効果を奏するものである。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態におけるデジタル映像処理装置の第１の構成例を示す構成図である。
【図２】本発明の実施の形態におけるデジタル映像処理装置の第２の構成例を示す構成図である。
【図３】水平同期周波数が１倍の場合の主要部における信号のタイミングを示すタイミング図である。
【図４】水平同期周波数が大凡２倍の場合の主要部における信号のタイミングを示すタイミング図である。
【図５】従来のデジタル映像処理装置の構成例を示す構成図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるデジタル映像処理装置の第１の構成例について、図１を参照しつつ説明する。
この第１の構成例におけるデジタル映像処理装置Ｓは、ＦＩＦＯメモリ（図１においては「ＦＩＦＯ」と表記）１１と、ＦＩＦＯ制御回路１２と、映像処理回路１３とを備えて構成されたものとなっている。
【００１２】
ＦＩＦＯメモリ（First In First Out memory）１１は、格納した順番どおりに、先に格納したデータが出力可能に構成されたメモリである。外部からのデジタル映像信号は、映像信号入力端子１０を介してＦＩＦＯメモリ１１の入力段に入力されるようになっている。
ＦＩＦＯ制御回路１２は、後述するように映像信号入力端子１０に入力されたデジタル映像信号の水平同期周波数に応じてＦＩＦＯメモリ１１へ適切なクロックを供給するよう構成されてなるものである。
【００１３】
映像処理回路１３は、ＦＩＦＯメモリ１１から出力された映像信号に対して信号レベルの調整等の所要の処理を施して出力するよう構成されてなるものである。この映像処理回路１３の出力は、映像信号出力端子１４を介して外部へ出力可能となっている。
【００１４】
次に、上記構成における動作について、図３及び図４を参照しつつ説明する。
最初に、入力映像信号の水平同期周波数が１倍である場合について図３を参照しつつ説明する。なお、図３は、水平同期周波数が大凡１倍の場合の主要部における信号のタイミングを示すタイミング図であり、図３（Ａ）は水平同期信号の出力イミングを示すタイミング図、図３（Ｂ）はＦＩＦＯメモリ１１へ入力される映像信号データのタイミングを示すタイミング図、図３（Ｃ）はＦＩＦＯメモリ１１から出力される映像信号データのタイミングを示すタイミング図である。
【００１５】
この場合、ＦＩＦＯ制御回路１２からは、映像の有効期間にＦＩＦＯメモリ１１に対してシステムクロックの大凡１／２倍の書き込みクロックが出力される。
例えば、水平同期の１期間に、１０個の映像信号データがＦＩＦＯメモリ１１に入力された場合（図３（Ｂ）参照）、システムクロックの大凡１／２倍の書き込みクロックにより、入力データは１／２に間引きされてＦＩＦＯメモリ１１に記憶されることとなる。そして、システムクロックと同じクロックでＦＩＦＯメモリ１１からの映像信号データの読み出しが行われる結果、映像信号データは大凡１／２に時間圧縮されて出力されることとなる（図３（Ｃ）参照）。
【００１６】
次に、入力映像信号の水平同期周波数が２倍である場合について図４を参照しつつ説明する。なお、図４は、水平同期周波数が大凡２倍の場合の主要部における信号のタイミングを示すタイミング図であり、図４（Ａ）は水平同期信号の出力イミングを示すタイミング図、図４（Ｂ）はＦＩＦＯメモリ１１へ入力される映像信号データのタイミングを示すタイミング図、図４（Ｃ）はＦＩＦＯメモリ１１から出力される映像信号データのタイミングを示すタイミング図である。
【００１７】
この場合、ＦＩＦＯ制御回路１２からは、映像の有効期間にＦＩＦＯメモリ１１に対してシステムクロックの大凡１倍の書き込みクロックが出力される。
その結果、映像信号データのＦＩＦＯメモリ１１における書き込みクロックと読み出しクロックの周期が一致するため、先の入力映像信号の水平同期周波数が１倍である場合と異なり、入力された映像データは、時間圧縮されることなく出力されることとなる（図４（Ｂ）、図４（Ｃ）参照）。
【００１８】
このように、入力映像信号の水平同期周波数に応じてＦＩＦＯメモリ１１の書き込みクロックを変えることで、ＦＩＦＯメモリ１１の出力側では、水平同期周波数に依らず水平の有効ドット数が同じとなる。このため、フィルタなど空間周波数に関わる映像処理部分を共通化することができ、ＦＩＦＯメモリ１１の出力信号は、映像処理回路１３で各種の処理が施されて映像信号出力端子１４から外部へ出力されるものとなっている。
【００１９】
次に、第２の構成例について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の構成例は、先の第１の構成例に対して、ＦＩＦＯメモリ１１の前段にローパスフィルタ（図２においては「ＬＰＦ」と表記）２１を付加した構成としたものである。
【００２０】
すなわち、映像入力信号端子１０とＦＩＦＯメモリ（図２においては図示を省略）１１との間に、入力信号の帯域制限のためのローパスフィルタ２１が設けられた構成となっている。
かかるローパスフィルタ２１により、入力映像信号に対する帯域制限が施されることで、ＦＩＦＯメモリ１１における映像信号の間引き過程での折り返し雑音の発生が防止、抑圧されることとなる。
【産業上の利用可能性】
【００２１】
簡易な構成で、異なる水平同期周波数の映像信号処理が所望されるデジタル映像処理装置に適用できる。
【符号の説明】
【００２２】
１０…映像信号入力端子
１１…ＦＩＦＯメモリ
１２…ＦＩＦＯ制御回路
１３…映像処理回路
１４…映像信号出力端子
２１…ローパスフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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