(57)【要約】【課題】直流電源６３からパワースイッチング用ＦＥＴ６０を経て電力を供給する回路６の過電流保護は、電流ＩD の大きさを検出してＦＥＴ６０をオフすることにより行っていた。しかし直流電源が高電圧の場合（例、５００Ｖ）、接地事故時の過電流は極めて大となり、上記の方法では手遅れになっていた。【解決手段】ＦＥＴ６０のドレイン電流ＩD が増大するとドレイン・ソース間電圧ＶDSも増大する。ドレイン・ソース間電圧検出回路２は、ＶDSが第１判定値に達したこと、それより大きい第２判定値に達したことを検出する。なお、第１，第２判定値は、ＦＥＴ６０の直流電源側電圧Ｖ1 に比例する値に設定される。過電流保護信号生成回路７は、第１判定値に達するまでの時間ｔ1 と第２判定値に達するまでの時間ｔ2 との時間比（ｔ2 ／ｔ1 ）が、設定定数ａより小の時に過電流保護信号を生成し、ＦＥＴ６０をオフにする。【選択図】図１
2014054157.tif 000002
【特許請求の範囲】
【請求項１】
直流電源からパワースイッチング用のＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）を経て負荷へ供給するよう構成した電力供給回路（６）を有し、該電力供給回路に過電流が流れた時、該ＭＯＳＦＥＴをオフして過電流保護を行う過電流保護電源装置において、
ドレイン電流の大きさを、該ＭＯＳＦＥＴの直流電源側接続点の電圧（Ｖ1 ）に比例して変化するよう設定された第１電流判定値と比較すると共に、該第１電流判定値に達した後に切り換えられ同じく該電圧（Ｖ1 ）に比例して変化するよう設定され且つ第１電流判定値より大なる値である第２電流判定値と比較する電流値判定回路（２）と、
前記電流値判定回路が検出動作を開始してから第１電流判定値に達するまでの時間を第１時間（ｔ1 ）として計測し、第２電流判定値に達するまでの時間を第２時間（ｔ2 ）として計測し、第１時間（ｔ1 ）に対する第２時間（ｔ2 ）の時間比（ｔ2 ／ｔ1 ）が設定定数（ａ）より小の場合に過電流と判断して過電流保護信号を生成する過電流保護信号生成回路（７）と
を具え、
該過電流保護信号によって前記ＭＯＳＦＥＴをオフにするようにしたことを特徴とする過電流保護電源装置。
【請求項２】
直流電源からパワースイッチング用のＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）を経て負荷へ供給するよう構成した電力供給回路（６）を有し、該電力供給回路に過電流が流れた時、該ＭＯＳＦＥＴをオフして過電流保護を行う過電流保護電源装置において、
ドレイン電流が流れることにより前記ＭＯＳＦＥＴのドレイン・ソース間に発生する電圧（ＶDS）の大きさを、該ＭＯＳＦＥＴの直流電源側接続点の電圧（Ｖ1 ）に比例して変化するよう設定された第１判定値と比較すると共に、該第１判定値に達した後に切り換えられ同じく該電圧（Ｖ1 ）に比例して変化するよう設定され且つ第１判定値より大なる値である第２判定値と比較するドレイン・ソース間電圧検出回路（２）と、
該ドレイン・ソース間電圧検出回路による検出動作を、前記ドレイン・ソース間電圧（ＶDS）がドレイン電流の増加に応じて増加する状態になってから開始させる回路であるドレイン・ソース間電圧検出開始回路（４）と、
前記ドレイン・ソース間電圧検出回路（２）が検出動作を開始させられてからドレイン・ソース間電圧（ＶDS）が第１判定値に達するまでの時間を第１時間（ｔ1 ）として計測し、第２判定値に達するまでの時間を第２時間（ｔ2 ）として計測し、第１時間（ｔ1 ）に対する第２時間（ｔ2 ）の時間比（ｔ2 ／ｔ1 ）が設定定数（ａ）より小の場合に過電流と判断して過電流保護信号を生成する過電流保護信号生成回路（７）と
を具え、
該過電流保護信号によって前記ＭＯＳＦＥＴをオフにするようにしたことを特徴とする過電流保護電源装置。
【請求項３】
請求項１および２記載の過電流保護電源装置において、ＭＯＳＦＥＴの直流電源側接続点の電圧（Ｖ1 ）が電源電圧より所定の電圧を超えて低下したとき、第１判定値および第２判定値の大きさが該電圧（Ｖ1 ）に比例して小さくなるのを抑制し、前記第１時間（ｔ1 ）および第２時間（ｔ2 ）が過小な値になるのを防止することを特徴とする過電流保護電源装置。
【請求項４】
請求項２または請求項３記載の過電流保護電源装置において、パワースイッチング用ＭＯＳＦＥＴとしてＮＭＯＳトランジスタを用いた場合、
ドレイン・ソース間電圧検出開始回路（４）がドレイン・ソース間電圧検出回路（２）に検出動作を開始させる時点として、
該ＮＭＯＳトランジスタのゲート電圧がドレイン電圧を超えた時点を用いることとした
ことを特徴とする過電流保護電源装置。
【請求項５】
請求項２または請求項３記載の過電流保護電源装置において、パワースイッチング用ＭＯＳＦＥＴとしてＰＭＯＳトランジスタを用いた場合、
ドレイン・ソース間電圧検出開始回路（４）がドレイン・ソース間電圧検出回路（２）に検出動作を開始させる時点として、
該ＰＭＯＳトランジスタのゲート電圧がドレイン電圧を下回った時点を用いることとしたことを特徴とする過電流保護電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電源よりスイッチ用の電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ，以下「ＦＥＴ」と略称する）を経て負荷へ電力を供給する電源装置に、該ＦＥＴや配線や負荷等の回路構成要素が過電流により焼損されないよう保護する構成を付加した、過電流保護電源装置に関するものである。
【背景技術】
【０００２】
直流電源から負荷へ電力を供給する電源装置の中には、直流電源と負荷との間にＦＥＴを接続し、これを電力の供給・停止のスイッチとして用いたものがある。このような電源装置において何らかの原因によって過電流が流れた場合、上記ＦＥＴが過電流により発熱し、ついには焼損されてしまう恐れがあると共に、配線や負荷に悪影響を及ぼす。そこで、そのようなことにならないよう、過電流保護の構成を付加することが行われている。
なお、このような過電流保護電源装置は、直流電源が比較的低電圧の場合（例えば１２Ｖまたは２４Ｖ程度。車載の電源装置。）に用いられている。
【０００３】
図４は、そのような低電圧の場合の従来の過電流保護電源装置を示す図である。図４において、１０１は過電流保護電源装置、１０２はスイッチ部、１０３はスイッチ、１０４は抵抗、１０５は制御回路、１０６は抵抗、１０７はコンパレータ、１０８は過電流検出回路、１０９はマルチソースＦＥＴ、１１０は副ＦＥＴ、１１１は主ＦＥＴ、１１２は温度センサ、１１３は比較基準電圧回路、１１４は抵抗、１１５は配線、１１６は負荷、１１７は直流電源、ＶA は比較基準電圧、ＶB は電流検出電圧である。マルチソースＦＥＴ１０９は、主ＦＥＴ１１１と副ＦＥＴ１１０とから構成されている。
【０００４】
まず過電流保護電源装置１０１の構成について説明する。
直流電源１１７と主ＦＥＴ１１１と負荷１１６はこの順に直列接続され、電力供給の主回路を形成している。主ＦＥＴ１１１は、マルチソースＦＥＴ１０９の一部である。なお、マルチソースＦＥＴ１０９では、主ＦＥＴ１１１と副ＦＥＴ１１０のドレインは共通となっており、主ＦＥＴ１１１と副ＦＥＴ１１０のソースは別々になっている。
主ＦＥＴ１１１や副ＦＥＴ１１０をオンするかオフするかは、制御回路１０５から抵抗１０６を経てゲートへ送られて来る信号により制御される。スイッチ部１０２は、例えばスイッチ１０３と抵抗１０４とで構成され、スイッチ１０３をオンした時、Ｈレベル信号が制御回路１０５へ入力される。このＨレベル信号が入力された時、制御回路１０５では主ＦＥＴ１１１，副ＦＥＴ１１０をオンする信号を生成したり、あるいはオフする信号を生成したりする。
【０００５】
点Ｂは主ＦＥＴ１１１と負荷１１６との接続点であり、この点における電圧ＶB は、主回路を流れる電流ＩD （＝主ＦＥＴ１１１や負荷１１６を流れる電流）によって変わる。そこで、この電圧ＶB を、主回路の電流を検出する電流検出電圧として利用している。
点Ａは、副ＦＥＴ１１０と抵抗１１４との接続点である。抵抗１１４の他端は接地されている。点Ａにおける電圧ＶA は、副ＦＥＴ１１０を流れる電流ＩS が抵抗１１４を流れることによって生ぜしめられる電圧降下である。この電圧ＶA を、比較基準電圧として利用する。つまり、抵抗１１４で構成される比較基準電圧回路１１３は、点Ａに比較基準電圧ＶA を発生させている。
【０００６】
過電流検出回路１０８はコンパレータ１０７で構成され、電流検出電圧ＶB と比較基準電圧ＶA とを比較し、過電流になったかどうかを判定する。比較基準電圧ＶA はコンパレータ１０７の非反転入力端子に入力され、電流検出電圧ＶB はコンパレータ１０７の反転入力端子に入力される。過電流検出回路１０８の出力は、制御回路１０５へ入力される。
【０００７】
一般に、マルチソースＦＥＴを構成する各ＦＥＴには、共通のドレインに流れて来た電流が各ソースに分流されて流れる。その分流比は、各ＦＥＴのチャンネル幅の比に等しい。マルチソースＦＥＴ１０９において、主ＦＥＴ１１１のチャンネル幅は副ＦＥＴ１１０のチャンネル幅のｎ倍だとすると（例えば、ｎ＝１０００〜２０００）、副ＦＥＴ１１０に流れる電流ＩS と主ＦＥＴ１１１に流れる電流ＩD との比は、ＶA ＝ＶB のとき１：ｎである（ＩS ：ＩD ＝１：ｎ）。
電流ＩS の大きさは抵抗１１４で決まり、直流電源１１７の電圧が一定であれば、ＩS は定電流とみなすことが出来る。
【０００８】
比較基準電圧ＶA は、ほぼ一定の電流ＩS が抵抗１１４に流されて生ぜしめられる電圧であるから、ほぼ一定電圧である。電流検出電圧ＶB は、ＩD の増大と共に小となる。なぜなら、電流ＩD が増大すると主ＦＥＴ１１１のドレイン・ソース間電圧ＶDSも増大するからである。
比較基準電圧ＶA と電流検出電圧ＶB との大小関係は、次のように設定しておく。
（１）電流ＩD が正常の大きさ（過電流だと判定しない大きさ）のとき…ＶA ＜ＶB 
（２）電流ＩD が過電流だと判定する大きさのとき…ＶA ＞ＶB 
【０００９】
温度センサ１１２は、主ＦＥＴ１１１の温度を検出するために設けられたものであり、マルチソースＦＥＴ１０９のチップに貼り付けられる。主ＦＥＴ１１１の温度を検出し、その検出信号は制御回路１０５に入力される。検出温度が所定温度以上になった時（過熱検出時）には、制御回路１０５からマルチソースＦＥＴ１０９をオフする信号が出される。
【００１０】
次に、過電流保護電源装置１０１の動作について説明する。
正常時の動作は次の通りである。
最初スイッチ１０３をオンすると、制御回路１０５は副ＦＥＴ１１０，主ＦＥＴ１１１をオンする信号を生成し、副ＦＥＴ１１０，主ＦＥＴ１１１へ送出する。主ＦＥＴ１１１がオンされると、直流電源１１７から負荷１１６への電力の供給が開始される。主ＦＥＴ１１１を流れる電流ＩD が正常範囲であれば、主ＦＥＴ１１１のドレイン・ソース電圧ＶDSは大にはならず、電流検出電圧ＶB は低下することはない。そのため、ＶB ＞ＶA が維持され、過電流検出回路１０８の出力はＬレベル信号である。
Ｌレベル信号が入力された制御回路１０５は、副ＦＥＴ１１０，主ＦＥＴ１１１をオフする信号を生成することはなく、副ＦＥＴ１１０，主ＦＥＴ１１１のオンは継続される。
電力供給を終了したい時には、スイッチ１０３をオフする。すると今度は制御回路１０５は、副ＦＥＴ１１０，主ＦＥＴ１１１をオフする信号を生成し、副ＦＥＴ１１０，主ＦＥＴ１１１をオフする。
【００１１】
過電流が流れた場合の動作は次の通りである。
（１）過電流検出時
電流ＩD が過電流になると主ＦＥＴ１１１のドレイン・ソース間電圧ＶDSは増大するので、電流検出電圧ＶB は低下し、ＶA ＞ＶB となる。ＶA はコンパレータ１０７の非反転入力端子に入力され、ＶB は反転入力端子に入力されているから、コンパレータ１０７の出力はＨレベル信号となる（これが過電流検出信号）。
過電流検出回路１０８から制御回路１０５へ過電流検出信号が入力されると、制御回路１０５は主ＦＥＴ１１１，副ＦＥＴ１１０をオフする制御信号を送出し、主ＦＥＴ１１１，副ＦＥＴ１１０をオフにする。
【００１２】
（２）過熱検出時
主ＦＥＴ１１１の温度を検出している温度センサ１１２が、所定温度以上の温度を検出した時には、やはり制御回路１０５は主ＦＥＴ１１１，副ＦＥＴ１１０をオフする制御信号を送出し、主ＦＥＴ１１１，副ＦＥＴ１１０をオフにする。
過電流が流れた時に保護動作をする構成の他に、過熱された時に保護動作をする構成が併設されている理由は、過電流を検出して保護動作をしていたのでは手遅れになり、主ＦＥＴ１１１や副ＦＥＴ１１０が熱破壊されてしまう場合があるからである。そのような場合の例としては、マルチソースＦＥＴ１０９のゲートの絶縁被膜が一部破壊されている場合が挙げられる。
【００１３】
この場合、ゲート・ドレイン間にリーク電流が流れるが、このリーク電流は図４の抵抗１０６を流れる。リーク電流が増大して抵抗１０６の電圧降下が増大すると、主ＦＥＴ１１１および副ＦＥＴ１１０のゲート・ソース間電圧は小になり、主ＦＥＴ１１１および副ＦＥＴ１１０のオン抵抗が増大し、電流ＩD はやや減少するという現象が起こる。オン抵抗の増大により主ＦＥＴ１１１や副ＦＥＴ１１０の発熱は増大する。しかし、電流ＩD の減少は過電流検出回路１０８では検出されず、発熱状態は放置されるから、やがて熱破壊される。
そのような熱破壊を防止するため、温度センサ１１２で温度を検出し、過熱から保護する措置が講じられている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２２００２−３５３７９４号公報
【特許文献２】特開２２００９−２９６３６７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
前記した過電流保護電源装置は、直流電源の電圧が高電圧の場合（例えば電気自動車やハイブリッド電気自動車で使用される５００Ｖ）に適用しようとすると、過電流保護動作が充分に行われないという問題点があった。そのため、直流電源電圧が高電圧の場合には、パワースイッチング素子としてＦＥＴのような半導体素子はほとんど使用されず、依然として機械式リレースイッチング素子が用いられていた。
【００１６】
以下、その理由を説明する。なお低電圧の場合としては１２Ｖ系電源を例にとり、高電圧の場合としては５００Ｖ系電源を例にとって説明する。
接地事故が発生したときの接地事故抵抗は、極端な場合では２０〜５０ミリオームになる。直流電源電圧が１２Ｖという低電圧であった場合、電流増加勾配は５〜１０Ａ／μｓ程度であり、到達電流値は３００Ａ程度である。ところが直流電源電圧が５００Ｖという高電圧であった場合、電流増加勾配は１５０Ａ／μｓにもなり、到達電流値は７０００Ａ以上に達する。
【００１７】
従来の過電流保護電源装置では、接地事故発生から主ＦＥＴ１１１がオフされる迄に要する時間（保護動作時間）は１０μｓ程度である。直流電源電圧が１２Ｖであったとすると、その保護動作時間（１０μｓ）の間に過電流（接地事故電流）の大きさは約１００Ａ程度となる。しかし、もし直流電源電圧が５００Ｖであったとすると、保護動作時間（１０μｓ）の間に過電流の大きさは約１５００Ａにも達する。約１５倍である。
【００１８】
また、接地事故電流（Ｉ）が流れる経路には必ずインダクタンス（Ｌ）が存在するから、その経路にはＬ・Ｉ2 ／２の電磁エネルギーが蓄積される。このエネルギーは、オフにした主ＦＥＴで熱に変換されて消費される。上例に従えば、直流電源電圧が５００Ｖの場合の遮断時の過電流値は１２Ｖの場合の１５倍であるから、蓄積エネルギーは１２Ｖの場合の２２５倍にもなる（Ｉ2 に比例。１５×１５＝２２５。）。つまり２２５倍のエネルギーで加熱される。
直流電源電圧が高電圧（５００Ｖ）とされた場合、上記したように大きな過電流が流れ、大きなエネルギーで加熱されるから、主ＦＥＴを充分に保護することが出来ない。
【００１９】
このようなことから、直流電源電圧として５００Ｖというような高電圧を用いる電源装置（電気自動車やハイブリッド電気自動車で使用される電源装置）では、パワースイッチング素子としてＦＥＴのような半導体素子はほとんど使用されていない。使用されているのは、依然として機械式リレースイッチング素子であるというのが実情である。
本発明は、このような問題点を解決することを課題とするものである。
【課題を解決するための手段】
【００２０】
前記課題を解決するため、本発明では、直流電源からパワースイッチング用のＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）を経て負荷へ供給するよう構成した電力供給回路（６）を有し、該電力供給回路に過電流が流れた時、該ＭＯＳＦＥＴをオフして過電流保護を行う過電流保護電源装置において、ドレイン電流の大きさを、該ＭＯＳＦＥＴの直流電源側接続点の電圧（Ｖ1 ）に比例して変化するよう設定された第１電流判定値と比較すると共に、該第１電流判定値に達した後に切り換えられ同じく該電圧（Ｖ1 ）に比例して変化するよう設定され且つ第１電流判定値より大なる値である第２電流判定値と比較する電流値判定回路（２）と、前記電流値判定回路が検出動作を開始してから第１電流判定値に達するまでの時間を第１時間（ｔ1 ）として計測し、第２電流判定値に達するまでの時間を第２時間（ｔ2 ）として計測し、第１時間（ｔ1 ）に対する第２時間（ｔ2 ）の時間比（ｔ2 ／ｔ1 ）が設定定数（ａ）より小の場合に過電流と判断して過電流保護信号を生成する過電流保護信号生成回路（７）とを具え、該過電流保護信号によって前記ＭＯＳＦＥＴをオフにすることとした。
【００２１】
また、直流電源からパワースイッチング用のＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）を経て負荷へ供給するよう構成した電力供給回路（６）を有し、該電力供給回路に過電流が流れた時、該ＭＯＳＦＥＴをオフして過電流保護を行う過電流保護電源装置において、ドレイン電流が流れることにより前記ＭＯＳＦＥＴのドレイン・ソース間に発生する電圧（ＶDS）の大きさを、該ＭＯＳＦＥＴの直流電源側接続点の電圧（Ｖ1 ）に比例して変化するよう設定された第１判定値と比較すると共に、該第１判定値に達した後に切り換えられ同じく該電圧（Ｖ1 ）に比例して変化するよう設定され且つ第１判定値より大なる値である第２判定値と比較するドレイン・ソース間電圧検出回路（２）と、該ドレイン・ソース間電圧検出回路による検出動作を、前記ドレイン・ソース間電圧（ＶDS）がドレイン電流の増加に応じて増加する状態になってから開始させる回路であるドレイン・ソース間電圧検出開始回路（４）と、前記ドレイン・ソース間電圧検出回路（２）が検出動作を開始させられてからドレイン・ソース間電圧（ＶDS）が第１判定値に達するまでの時間を第１時間（ｔ1 ）として計測し、第２判定値に達するまでの時間を第２時間（ｔ2 ）として計測し、第１時間（ｔ1 ）に対する第２時間（ｔ2 ）の時間比（ｔ2 ／ｔ1 ）が設定定数（ａ）より小の場合に過電流と判断して過電流保護信号を生成する過電流保護信号生成回路（７）とを具え、該過電流保護信号によって前記ＭＯＳＦＥＴをオフにすることとした。
【００２２】
前記した過電流保護電源装置において、ＭＯＳＦＥＴの直流電源側接続点の電圧（Ｖ1 ）が電源電圧より所定の電圧を超えて低下したとき、第１判定値および第２判定値の大きさが該電圧（Ｖ1 ）に比例して小さくなるのを抑制し、前記第１時間（ｔ1 ）および第２時間（ｔ2 ）が過小な値になるのを防止するようにすることも出来る。
【００２３】
前記した過電流保護電源装置において、パワースイッチング用ＭＯＳＦＥＴとしてＮＭＯＳトランジスタを用いた場合、ドレイン・ソース間電圧検出開始回路（４）がドレイン・ソース間電圧検出回路（２）に検出動作を開始させる時点として、該ＮＭＯＳトランジスタのゲート電圧がドレイン電圧を超えた時点を用いることとした。
【００２４】
また、前記した過電流保護電源装置において、パワースイッチング用ＭＯＳＦＥＴとしてＰＭＯＳトランジスタを用いた場合、ドレイン・ソース間電圧検出開始回路（４）がドレイン・ソース間電圧検出回路（２）に検出動作を開始させる時点として、該ＰＭＯＳトランジスタのゲート電圧がドレイン電圧を下回った時点を用いることとした。
【発明の効果】
【００２５】
本発明の過電流保護電源装置によれば、次のような効果がある。
１．直流電源電圧として５００Ｖというような高電圧を用いる電源装置でも、パワースイッチング素子としてＭＯＳＦＥＴを使用することが出来、接地事故（デッドショート）のような大電流が流れる過電流に対しても、過電流保護を行うことが出来る。
２．過電流の増加勾配が所定値より大であることを検出して過電流保護信号を生成し、該信号により過電流保護を行うようにした。そのため、接地事故のように電流が急増する事故の場合に、過電流の大きさ自体はまだ大きくなっていない段階で、過電流保護動作をすることが可能となる。
３．電源がオンされる前に既に接地事故が発生していた場合でも、或いは電源がオンされて電流が流れている状態において接地事故が発生した場合でも、接地事故抵抗が同じであれば、同じように過電流保護動作を行うことが出来る。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施形態を示す図
【図２】１つの負荷回路に電力を供給する電力供給回路の例
【図３】２つの負荷回路に電力を供給する電力供給回路の例
【図４】従来の過電流保護電源装置を示す図
【図５】接地事故が発生している状態で電源オンした場合に流れる過電流を示す図
【図６】本発明における過電流検出原理を説明する図
【図７】電流が流れているときに接地事故が発生した場合に流れる過電流を示す図
【図８】接地事故時の電流の有無に影響されることなく過電流検出がなされることを説明する図
【図９】本発明の実施形態の変形例を示す図
【発明を実施するための形態】
【００２７】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
図１は、本発明の実施形態を示す図である。図１において、１は過電流保護電源装置、２はドレイン・ソース間電圧検出回路、４はドレイン・ソース間電圧検出開始回路、６は電力供給回路、７は過電流保護信号生成回路、１０はスイッチ部、１１はスイッチ、１２は抵抗、１３はチャージポンプ回路、１４は駆動回路、１５は抵抗、１６は制御回路、２０は抵抗、２１〜２４はＦＥＴ、２５〜２７は抵抗、２８〜３０はＦＥＴ、３１は抵抗、３２は定電流源、３３は抵抗、３４はコンパレータ、４０はＦＥＴ、４１，４２は抵抗、４３はＦＥＴ、４４，４５はダイオード、４６は抵抗、４７はＦＥＴ、４８〜５０は抵抗、５１はコンパレータ、５２は直流電源、６０はＦＥＴ、６１は抵抗、６２はインダクタンス、６３は直流電源、６４はインダクタンス、６５は負荷、６６は接地事故抵抗、７０はＤフリップフロップ、７１は直流電源、７２はＡＮＤ回路、７３はディジタルフィルター、７４はＤフリップフロップ、７５は直流電源、７６はＡＮＤ回路、７７，７８はカウンタ部、７９は時計回路、１４１，１４２はＦＥＴである。
【００２８】
（１）本発明装置の概要
まず、本発明装置の概要を説明する。
過電流保護電源装置１は、電力供給回路６において過電流が流れた時に、電力供給回路６内の回路要素を過電流から保護する装置である。従って、電力供給回路６以外の回路は、電力供給回路６における過電流を検出するための回路や、保護動作をするための回路である。
ドレイン・ソース間電圧検出回路２は、電力供給回路６内のＦＥＴ６０のドレイン・ソース間電圧ＶDSが、所定の値になったかどうかを検出する回路である。
ドレイン・ソース間電圧検出開始回路４は、ドレイン・ソース間電圧検出回路２に検出動作を開始させるかどうかを決める回路である。ドレイン・ソース間電圧検出開始回路４内のＦＥＴ４０がオンされた時に、検出を開始させる。ＦＥＴ４０オンにより、ＦＥＴ６０の直流電源側接続点の電圧Ｖ1 （ドレイン電圧）が、ドレイン・ソース間電圧検出回路２へ伝えられ、そこで検出動作が行われる。
【００２９】
過電流保護信号生成回路７は、ドレイン・ソース間電圧検出回路２からの検出信号に応じて、過電流保護動作信号（ＦＥＴ６０をオフにする信号）を生成する回路である。
過電流保護信号生成回路７は、ドレイン・ソース間電圧ＶDSの増加勾配が所定値より大であるときに、保護動作信号を生成する。接地事故（デッドショート）のような事故では、過電流値自体が大になるのより先に電流の増加勾配大であることが検出されるので、過電流値自体が大になるのを待つことなく、過電流保護動作を速やかに行うことが可能となる。
【００３０】
以下、本発明装置を構成する各回路について詳細に説明する。
（２）電力供給回路６について
電力供給回路６は、直流電源６３からパワースイッチング素子であるＮＭＯＳトランジスタ６０（以下単にＦＥＴ６０）を経て、負荷６５へ電力を供給する回路である。抵抗６１，インダクタンス６２，６４等は、配線に存在する抵抗やインダクタンスである。
配線の途中の点Ｐは、接地事故（デッドショート）が発生した箇所を例示したものである。接地事故が発生すれば、直流電源６３から接地事故抵抗６６を経てアースへ電流が流れる。接地事故抵抗６６は小さいため、流れる電流は大電流となる。
【００３１】
なお、電力供給の開始（電源投入）、即ちＦＥＴ６０のオンは、図の左側のスイッチ部１０を操作することによって行われる。スイッチ部１０は、スイッチ１１と抵抗１２とを直列接続して構成され、その接続点の電圧が制御回路１６に入力されている。スイッチ部１０には電圧ＶCCが印加されており、スイッチ１１をオンすると電圧ＶCCが制御回路１６へ入力される。
制御回路１６の出力信号は、駆動回路１４へ入力される。駆動回路１４は、少なくともドレイン同士が接続されたＰＭＯＳトランジスタ１４１（以下単にＦＥＴ１４１）とＮＭＯＳトランジスタ１４２（以下単にＦＥＴ１４２）とを具えている。その一方のＦＥＴ１４１のソースには、チャージポンプ回路１３からの電圧が印加される。
【００３２】
駆動回路１４は、制御回路１６からの信号に応じて、電力供給回路６のＦＥＴ６０のゲートとソース間に電圧を供給する。そのため、ＦＥＴ１４１のドレインは抵抗１５が接続された配線を経てＦＥＴ６０のゲートに接続され（その配線にはゲート電圧ＶG が現れているので、便宜上「ＶG ライン」ということにする）、ＦＥＴ１４２のソースは、ＦＥＴ６０のソースに接続される（その配線にはソース電圧Ｖ2 が現れているので、便宜上「Ｖ2 ライン」ということにする）。
電源投入する時は、スイッチ１１をオンする。すると、上記ＦＥＴ１４１がオン（ＦＥＴ１４２がオフ）となり、チャージポンプ回路１３からの電圧が、抵抗１５を経てＦＥＴ６０のゲート・ソース間に与えられる。ＦＥＴ６０はオンし、直流電源６３から負荷６５への電力供給が開始される。
【００３３】
（３）本発明での過電流検出の基本概念
他の回路の説明に入る前に、本発明での過電流検出の基本概念を述べておく。
本発明では、過電流をＦＥＴ６０のオン抵抗で変換したドレイン・ソース間電圧ＶDSの増加勾配が所定値より大になった時に、過電流保護動作をする。
接地事故時（デッドショート時）に最終的に到達する電流値は、極めて大である。従って、ドレイン・ソース間電圧ＶDSの大きさが所定値より大になってから保護動作を開始したのでは、保護が手遅れになる可能性がある。一方、デッドショート時には、過電流が大にならないうちでも、ドレイン・ソース間電圧ＶDSの増加勾配は大になるという現象がある。そこで、それを検出して過電流保護動作をすれば、速やかに過電流保護を行うことが出来る。
【００３４】
電力供給回路６を流れる電流ＩD （ドレイン電流ＩD ）の増加勾配は、電流の大きさがまだ小さい段階の時ほど大きい。従って、純粋にドレイン・ソース間電圧ＶDSの増加勾配だけを検出して保護動作をすると、デッドショートが発生してない場合でも、通常の電源投入時に過電流保護動作（ＦＥＴ６０をオフにする動作）をしてしまうことになる。これではまずいので、本発明ではドレイン・ソース間電圧ＶDSの増加勾配の検出は、以下で説明する所定のタイミングに達した後に行うように工夫している。
【００３５】
ＦＥＴ６０のオン抵抗をＲON、ドレイン・ソース間電圧をＶDSとすると、ＦＥＴ６０がオーミック領域で動作している時には、次式が成り立つ。
ＶDS＝ＩD ×ＲON                                      （１）
ＲONが一定である動作領域ではＩD とＶDSとは比例するから、ＩD の大きさはＶDSの大きさを検出することにより検出できるし、ＩD の増加勾配はＶDSの増加勾配を検出することにより検出できる。
ＦＥＴ６０がオン状態で安定している時はＲONは一定であるから、この状態の時にデッドショートが発生すれば、ＶDSの増加勾配を検出することにより、ＩD の増加勾配を検出することが出来る。
【００３６】
しかし、ＦＥＴ６０をオン（つまり電源投入）する前に既にデッドショートが発生していた場合は、そうはいかない。ＦＥＴ６０がオフ→オンに移行する過渡期間（約１μｓ程度の期間）では、ＦＥＴ６０はピンチオフ領域での動作をするが、この領域での動作では前記（１）式は成立しない。つまりＶDSの増加勾配を検出することにより、ＩD の増加勾配を検出することは出来ない。そういう場合に、ＶDSの増加勾配の検出結果によってＦＥＴ６０をオフすれば、誤遮断してしまう可能性がある。
【００３７】
かといって、そのような誤遮断を回避するため過渡期間後のＶDS検出の開始を遅らせると、電流の増加勾配が極めて大であるデッドショート時には、その間に保護が手遅れになってしまう（例えば、直流電源６３が５００Ｖでデッドショートが発生した場合、電流の増加勾配は１５０Ａ／μｓにも達する）。従って、過電流保護を確実にするには、上記（１）式が成立しない過渡期間を考慮しつつ、出来るだけ早くＶDS検出を開始する必要がある。
【００３８】
図１の例では、Ｖ1 ，ＶG ，Ｖ2 を次のような電圧とした場合、ＶG ＞Ｖ1 となったタイミングでＶDS検出を開始することとした。
Ｖ1 …ＦＥＴ６０の主電極のうち直流電源６３の正極側に接続されている電極（図１ではドレイン）の電圧（以後、ドレイン電圧Ｖ1 という）
ＶG …ＦＥＴ６０のゲート電圧（以後、ゲート電圧ＶG という）
Ｖ2 …ＦＥＴ６０の主電極のうち直流電源６３の負極側に接続されている電極（図１ではソース）の電圧（以後、ソース電圧Ｖ2 という）
なお、図からも分かるように、ＶDS＝Ｖ1 −Ｖ2 である。
【００３９】
ＦＥＴ６０がオフの状態では、Ｖ1 ≫ＶG （＝Ｖ2 ）となっている。スイッチ１１がオンされると、チャージポンプ回路１３からの電圧がゲートに印加される。チャージポンプ回路１３の電圧が（Ｖ1 ＋１５Ｖ）としてあるとすると、ゲート電圧ＶG も最終的には（Ｖ1 ＋１５Ｖ）に上昇する。つまりゲート電圧ＶG は、ドレイン電圧Ｖ1 より低い値から上昇してゆき、やがてＶ1 を追い越して最後には（Ｖ1 ＋１５Ｖ）になる。
本例では、ＶG がＶ1 を超えたタイミング（ＶG ＞Ｖ1 となった時）で、ＶDS検出を開始させることとした。これにより上記したような誤遮断を回避することが可能となる。
【００４０】
そうした理由は、次の１〜４のことからである。
１．抵抗ＲONの状態
ＶG ＞Ｖ1 となるタイミングでは、ＦＥＴ６０のゲート・ソース間電圧（ＶG −Ｖ2 ）は、ＦＥＴ６０のスレッショルド電圧（３〜４Ｖ）を若干上回っているが、この時点では抵抗ＲONは飽和値に向かって減少している過程にあり、まだ安定した値にはなっていない（飽和値に達するにはＶG −Ｖ2 が１０Ｖ以上となる必要がある）。抵抗ＲONの減少率は−３６％／μｓ程度である。
なお抵抗ＲONが安定した値になっていないから、ＶDSはＩD に厳密には比例してはいない。
【００４１】
２．電流ＩD の状態
ＶG ＞Ｖ1 となるタイミングでは、ドレイン電流ＩD は増加過程にあり、まだ最終到達値には達していない。増加率は、約＋１６６％／μｓ程度である（ＩD の増加勾配は、ＶG ＞Ｖ1 となった直後に最大になる。）。
３．ドレイン・ソース間電圧ＶDSの状態
ＶDS＝ＲON×ＩD で表される。上記１，２で述べたように、ＶG ＞Ｖ1 となるタイミングでは、抵抗ＲONは減少過程にあるものの、電流ＩD はそれより大きな率での増加過程にある。電流ＩD の増加率で抵抗ＲONの減少率を打ち消すので、それらの積であるＶDSは増加過程にある。
【００４２】
４．ＶDSの増加勾配検出のタイミング
電力供給回路６に過電流が流れた場合、その増加勾配は正常電流が流れた場合の増加勾配より勿論大である。そして、発明者は、ＶG ＞Ｖ1 となるタイミング以降は、ＶDSは確実に増加勾配を示すことを突き止めた。
そこで、ＶG ＞Ｖ1 となるタイミングでＶDSの検出を開始し、その後ＶDSの増加勾配が所定値以上になった時に過電流保護動作をすることとした。この所定値は適宜設定する値であるが、過電流（デッドショート時の電流）が流れたことを検出するためのものであるから、その場合のＶDS増加勾配より小なる値とする必要がある。また当然のことながら、正常電流が流れた場合のＶDS増加勾配より大なる値とする必要がある（そうでないと正常電流が流れても過電流保護動作をしてしまう）。
【００４３】
なお、この場合に検出するＶDSはＩD に比例してはいない（なぜならＲONはまだ安定値になっていないから）。従って、ＶDSの増加勾配は、ＩD の増加勾配に比例してはいない。このような過渡的期間の途中のＶG ＞Ｖ1 となるタイミング以降は、ＶDSが確実に増加勾配を示すことに着目し、そのタイミング以降で増加勾配が所定以上になるか否かを監視し、そうなった時に過電流保護動作をする。
そうすることにより、ＦＥＴ６０がオフ→オンに移行する過渡期間において、過電流の検出開始までの時間を短くすることが出来る。ドレイン・ソース間電圧ＶDSの勾配は当初急速に縮小し、その後増加に転じる。この増加に転じた時点から監視を開始することが理想であるが、それを本発明は達成した。
【００４４】
（４）ドレイン・ソース間電圧検出開始回路４について
この回路は、電力供給回路６のＦＥＴ６０のゲート電圧ＶG とドレイン電圧Ｖ1 とを比較する回路である。そしてＶG ＞Ｖ1 となったらＰＭＯＳトランジスタ４０（以下単にＦＥＴ４０）をオンし、Ｖ1 をドレイン・ソース間電圧検出回路２へ伝え、その回路での検出動作を開始させる。
【００４５】
まず回路構成について説明する。
ＦＥＴ４０のドレインは、隣のドレイン・ソース間電圧検出回路２の図中ｄ点に接続され、ソースはＦＥＴ６０の主電極のうち電源側に接続される電極（ドレイン）と接続される（その配線にはドレイン電圧Ｖ1 が現れているので、便宜上「Ｖ1 ライン」ということにする）。ＦＥＴ４０のゲート・ソース間には、抵抗４１が接続される。ＦＥＴ４０のゲートは、抵抗４２を経てＮＭＯＳトランジスタ４３（以下単にＦＥＴ４３）のドレインに接続される。ＦＥＴ４３のソースは接地され、ゲートはコンパレータ５１の出力端子に接続される。
【００４６】
ダイオード４４のアノードは、ＦＥＴ６０のゲートへ電圧を印加する配線ＶG ラインに接続され、カソードはＰＭＯＳトランジスタ４７（以下単にＦＥＴ４７）のゲートに接続される。そのゲートは抵抗４８を経てＦＥＴ６０ソースに接続される。
ダイオード４５のアノードは、Ｖ1 ラインに接続され、カソードはＦＥＴ４７のソースに接続される。そしてダイオード４４，４５のカソード間には抵抗４６が接続される。
【００４７】
ＦＥＴ４７のドレインは、直列接続された抵抗４９，５０を経て接地される。
コンパレータ５１の反転端子は、抵抗４９と抵抗５０との接続点に接続され、正転端子は直流電源５２の正極に接続される。コンパレータ５１の出力は、ＦＥＴ４３のゲートに供給されるほか、過電流保護信号生成回路７へ供給される。
【００４８】
次にドレイン・ソース間電圧検出開始回路４の動作について説明する。
既に述べたように、スイッチ１１がオンされるとチャージポンプ回路１３の電圧がＦＥＴ６０のゲートに印加される。ゲート電圧ＶG は上昇してゆき、やがてＶ1 より大となり、最終的にはチャージポンプ回路１３の電圧（Ｖ1 ＋１５Ｖ）とほぼ同じになる。
【００４９】
１．ＶG ＜Ｖ1 の状態にある時の動作
この時は、ダイオード４４のアノードの電圧はＶG ，ダイオード４５のアノードの電圧はＶ1 であり、ＶG ＜Ｖ1 であるから、ダイオード４４のカソード電位はダイオード４５のカソード電位より低くなる。従って、ダイオード４４はオフとなり、抵抗４６にはダイオード４５のカソードと接続する側が高くなるような電圧降下を生ずる。そのためＦＥＴ４７がオンとなり、抵抗５０の両端に電圧が発生し、これがコンパレータ５３の反転端子に入力される。直流電源５２の電圧は、このとき抵抗５０の両端に生ずる電圧より小となるよう予め設定しておく。そうすれば、この時、コンパレータ５１の出力はＬレベル（以下単に「Ｌ」という）になる。
コンパレータ５１の出力ＬがＦＥＴ４３のゲートに入力され、ＦＥＴ４３はオフとなる。そのためＦＥＴ４０もオフとなっている。
【００５０】
２．ＶG ＞Ｖ1 の状態になった時の動作
この時は、ダイオード４４はオンとなり、ＦＥＴ４７のゲートにＶG ラインからの電圧が印加されるので、ＦＥＴ４７はオフとなる。ＦＥＴ４７がオフとなると、抵抗５０の両端電圧はゼロとなる。これがコンパレータ５１の反転端子に入力される。直流電源５２の電圧はゼロより大であるから、コンパレータ５１の出力はＨレベル（以下単に「Ｈ」という）になる。
コンパレータ５１の出力ＨがＦＥＴ４３のゲートに入力されると、ＦＥＴ４３はオンとなり、そのためＦＥＴ４０もオンとなる。ＦＥＴ４０のオンにより、Ｖ1 ラインの電圧（Ｖ1 ）がドレイン・ソース間電圧検出回路２へ伝達される。
コンパレータ５１の出力Ｈは過電流保護信号生成回路７にも入力され、Ｄフリップフロップ７４，カウンタ部７７，７８，時計回路７９を動作状態にすると共に、ＡＮＤ回路７２，７６の入力端子の１つにＨが入力される。
【００５１】
（５）ドレイン・ソース間電圧検出回路２について
この回路は、ＦＥＴ６０のドレイン・ソース間電圧ＶDSが、所定値に達したか否かを検出する回路である。
ＰＭＯＳトランジスタ２８（以下単にＦＥＴ２８）のソースは、抵抗２５を経て点ｄ（ＦＥＴ４０のドレイン）に接続される。該ソースと抵抗２５との接続点をｃとし、その電位をＶC とする。
【００５２】
接続点ｃ（ＦＥＴ２８のソース）には、並列接続された２つの電流引出し回路が接続される。第１の電流引出し回路（電流Ｉ5 ）はＮＭＯＳトランジスタ２２（以下単にＦＥＴ２２）から成る回路であり、第２の電流引出し回路（電流Ｉ6 ）はＮＭＯＳトランジスタ２３，２４（以下単にＦＥＴ２３，２４）の直列回路である。
ＦＥＴ２２，２３のドレインは接続点ｃに接続され、ＦＥＴ２３のソースはＦＥＴ２４のドレインに接続され、ＦＥＴ２２，２４のソースは接地される。ＦＥＴ２２，２３のゲートは互いに接続され、ＦＥＴ２４のゲートは、過電流保護信号生成回路７内のＤフリップフロップ７４のＱ出力端子と接続される。
【００５３】
点ｄ（ＦＥＴ４０のドレイン）と接地との間には、抵抗２０とＮＭＯＳトランジスタ２１（以下単にＦＥＴ２１）との直列回路が接続される（電流Ｉ4 ）。ＦＥＴ２１のドレインは抵抗２０、およびＦＥＴ２１のゲートに接続され、ＦＥＴ２１のゲートはＦＥＴ２２，２３のゲートに接続され、ソースは接地される。
ＦＥＴ２１，２２，２３はいわゆるカレントミラー接続とされており、電流が流れる場合は、カレントミラー電流が流れる。即ち、ＦＥＴ２２，２３に流れる電流Ｉ5 ，Ｉ6 の大きさは、ＦＥＴ２１とのチャンネル幅の比で決まる。例えば、電流Ｉ5 は、ＦＥＴ２１に対するＦＥＴ２２のチャンネル幅の比に、Ｉ4 を乗じた大きさとなる。
【００５４】
従って、電流Ｉ5 ，Ｉ6 の大きさは、チャンネル幅比を設定することにより、任意の大きさに設定することが可能である。
なお、電流Ｉ4 は点ｄに現れる電圧（Ｖ1 ）が印加されて流れる電流であるから、その大きさはＶ1 に比例する。電流Ｉ5 ，Ｉ6 は、チャンネル幅比で電流Ｉ4 に比例しているから、これらもＶ1 に比例する。
言うまでもないことだが、電流Ｉ4 はＦＥＴ４０がオンした後に流れ始め、電流Ｉ6 はＦＥＴ２４がオンした後に流れ始める。
【００５５】
ＦＥＴ２８のドレインは、抵抗３１を経て接地される。抵抗３１を流れる電流をＩ3 とし、抵抗３１の両端に生ずる電圧をＶY とする。電圧ＶY は、コンパレータ３４の正転端子に入力される。このＶY はＦＥＴ６０のＶDSに応じて変わり、ＶDSはＦＥＴ６０のドレイン電流ＩD に応じて変わる。
そこで本発明では、ＶY の変化を監視することにより、ＶDSの増加勾配（従ってＩD の増加勾配）が所定値になったかどうかを検出することとしている（それで過電流保護をする）。即ち、電圧ＶY は検出対象電圧である。
【００５６】
ＰＭＯＳトランジスタ２９（以下単にＦＥＴ２９）のソースは、抵抗２６を経てＶ2 ラインに接続される。ソースと抵抗２６との接続点をａとし、その電位をＶa とする。ドレインは、定電流源３２（定電流Ｉ1 ）を経て接地され、ＦＥＴ２９のゲートはドレインに接続される。
ＰＭＯＳトランジスタ３０（以下単にＦＥＴ３０）のソースも、抵抗２７を経てＶ2 ラインに接続される。ソースと抵抗２７との接続点をｂとし、その電位をＶb とする。ドレインは、抵抗３３を経て接地される。抵抗３３を流れる電流をＩ2 とし、抵抗３３の両端に生ずる電圧をＶX とする。電圧ＶX はコンパレータ３４の反転端子に入力される。
即ち、電圧ＶX と電圧ＶY とは、コンパレータ３４で比較される。ＶY ＞ＶX となったとき、コンパレータ３４の出力はＨレベルになり、ＶY ＜ＶX となったときＬレベルになる。
【００５７】
ＦＥＴ２８，２９，３０のゲートを互いに接続し、その接続点をＥとし、その電位をＶE とする。ＦＥＴ２８，２９，３０は同じ特性のＰＭＯＳトランジスタを用い、抵抗２５，２６，２７の抵抗値は同じに設定する（Ｒ25＝Ｒ26＝Ｒ27）。また、抵抗３１，３３の抵抗値も同じに設定する（Ｒ31＝Ｒ33）。
ＦＥＴ３０と抵抗２７，３３で形成しているソースフォロア回路を第１のソースフォロア回路と言うことにし、ＦＥＴ２８と抵抗２５，３１で形成しているソースフォロア回路を第２のソースフォロア回路と言うことにする。いずれのゲート電位もＶE である。
【００５８】
電圧ＶY は、電流Ｉ3 が抵抗３１に発生させる電圧降下である。Ｉ3 は
Ｉ3 ＝（Ｖ1 −ＶC ）／Ｒ25−Ｉ5 −Ｉ6                                 （２）
で表されるので、
ＶY ＝Ｒ31・Ｉ3 ＝Ｒ31・｛（Ｖ1 −ＶC ）／Ｒ25−Ｉ5 −Ｉ6 ｝          （３）
となる。
一方、ＶX はＩ2 が抵抗３３に発生させる電圧降下で、Ｉ2 ＝Ｉ1 ＝一定であるから、ＶX は定電圧となり、次のように表される。
ＶX ＝Ｒ33・Ｉ2                                                       （４）
【００５９】
ＶDS＝０（つまりＶ1 ＝Ｖ2 ）であり且つ抵抗２５に流れる電流がＩ3 のみ（つまりＩ5 ＝Ｉ6 ＝０）と仮定した場合、ＦＥＴ２８，３０には同じ特性のものを用い、Ｒ25＝Ｒ27，Ｒ31＝Ｒ33としているから、Ｉ2 ＝Ｉ3 となりＶX ＝ＶY となる。
引出し電流Ｉ5 ，Ｉ6 が０でない有限の値に設定してあれば、それらが引き出されることによりＩ3 は小となるから、ＶY もそれだけ小となり、ＶY ＜ＶX となる。
しかし、ＶDSが増大して来ると（３）式の（Ｖ1 −ＶC ）が増大するので、やがてＶY ＝ＶX となる。これにより、コンパレータ３４の出力はＬからＨへと反転する。
【００６０】
本発明では、上記のようなＶDS増大検出方法を利用して、ＶDSが２つの判定値に増大して来るまでの時間をそれぞれ計る。そして、それらの時間比を点検して、最終的にはＶDS増加勾配の検出を行う。
判定値（所定のＶDS値）の設定は、引出し電流Ｉ5 ，Ｉ6 により、次のように２段階に分けて行う。
第１段階の判定値（第１判定値ＶDS1 ）は、電流Ｉ5 を設定することにより設定する。これは既に述べたように、任意の値に設定することが可能である。この段階ではＦＥＴ２４はオフ（つまりＩ6 ＝０）とされている。
【００６１】
第２段階の判定値（第２判定値ＶDS2 ）は、ＦＥＴ２４をオンとし、引出し電流として電流Ｉ6 を追加することにより設定する。Ｉ6 も既に述べたように、任意の値に設定することが可能である。なおＶDS2 ＞ＶDS1 である。
ドレイン・ソース間電圧検出回路２は、ＶDSが第１，第２判定値に達したか否かの検出を行う回路であり、その検出結果に基づいてＶDSの増加勾配が過電流保護をすべきものかどうかの判断をするのが、次に説明する過電流保護信号生成回路７である。
【００６２】
（６）過電流保護信号生成回路７について
過電流保護信号生成回路７は、時間を計測するためのカウンタ部７７，７８および時計回路７９、ゲート的機能を果たすＡＮＤ回路７２，７６、ドレイン・ソース間電圧検出回路２からの検出信号を受け取るＤフリップフロップ７４、過電流信号を生成するか否かの判断を行うＤフリップフロップ７０を具えている。
カウンタ部７７，７８、時計回路７９、ＡＮＤ回路７２，７６、およびＤフリップフロップ７４は、コンパレータ５１の出力端子と接続されており、コンパレータ５１の出力がＨの時に動作状態になる。例えば、時計回路７９はその時からクロックを発生し始める。
【００６３】
ＡＮＤ回路７６の出力はカウンタ部７８に入力され、ＡＮＤ回路７２の出力はＤフリップフロップ７０のＣＬＫ端子に入力されるよう接続されている。時計回路７９のからのクロック出力は、カウンタ部７７へ入力されると共に、ＡＮＤ回路７６の入力端子の１つに入力される。
Ｄフリップフロップ７４のＣＬＫ端子はコンパレータ３４の出力端子と接続され、そのＱ出力端子はＦＥＴ２４のゲートとディジタルフィルター７３の入力端子とに接続され、そのＱバー出力端子はＡＮＤ回路７６の入力端子の１つと接続される。
【００６４】
コンパレータ３４の出力がＬであれば、Ｄフリップフロップ７４のＱ出力はＬ、Ｑバー出力はＨである。Ｑバー出力のＨがＡＮＤ回路７６の入力端子の１つに入力されるので、時計回路７９からのクロックはＡＮＤ回路７６を経由してカウンタ部７８に入力される。コンパレータ３４の出力がＨになるとＱバー出力はＬとなるので、ＡＮＤ回路７６の出力はＬとなり、カウンタ部７８へのクロック入力は阻止される。
ＡＮＤ回路７２への入力は、ディジタルフィルター７３の出力、コンパレータ３４の出力，コンパレータ５１の出力である。これらが全てＨとなった時にＡＮＤ回路７２の出力はＨとなる。
【００６５】
Ｄフリップフロップ７０のＣＬＫ端子はＡＮＤ回路７２の出力端子と接続され、Ｑ出力端子は制御回路１６の入力端子と接続され、リセット端子Ｒバーはカウンタ部７７のＱバー出力端子と接続される。
従って、リセット端子ＲバーにＨが入力されている間にＣＬＫ端子にＨが入力されて来ると、Ｑ出力端子からＨが出力される。この出力Ｈが過電流保護信号であり、これが制御回路１６に入力されるとＦＥＴ６０がオフとされ、過電流保護がなされる。
リセット端子にＬが入力されている時にＣＬＫ端子にＨが入力されて来ても、Ｑ出力端子からＨが出力されることはない（過電流保護信号は発せられない）。
なお、ディジタルフィルター７３は、ノイズによる誤動作を防止するために挿入されている。
【００６６】
（７）検出動作について
次に、ドレイン・ソース間電圧検出回路２と過電流保護信号生成回路７とによる検出動作について説明する。
ドレイン・ソース間電圧検出回路２での第１，第２判定値をＶDS1 ，ＶDS2 と設定したとすると、ＶDSが増大してＶDS1 に達したことと、ＶDS2 に達したこととは、ドレイン・ソース間電圧検出回路２で検知することが出来る。
過電流保護信号生成回路７では、クロックやカウンタを利用してＶDS1 に達した時点（ｔ1 ）と、ＶDS2 に達した時点（ｔ2 ）とを計測し、そのｔ1 ，ｔ2 を用いて増加勾配を点検する。ＶDS1 に達した後、直ぐにＶDS2 に達するようであれば、ＶDSの増加勾配は大である。一方、ＶDS1 に達した後長時間経過後にやっとＶDS2 に達するようであれば、増加勾配は小である。
【００６７】
過電流保護動作を行うべき増加勾配を予め定めておき、増加勾配がそれより大であれば過電流保護動作を行い、小であれば行わないようにする。本発明では、増加勾配の定め方として、ＶDS1 とＶDS2 に達する時間比（ｔ2 ／ｔ1 ）を用いることとした。
例えば、（ｔ2 ／ｔ1 ）＝ａ（一定数値）と設定する。設定時間比ａは具体的には「２」等と定める。その具体的意味は、ａ＝２と定めた場合、ＶDS1 に達するまでの時間ｔ1 の２倍の時間でＶDS2 に達するような増加勾配を、判定基準勾配とするということである。
従って、２倍の時間がまだ経過しないのにＶDS2 に達した場合は、増加勾配が判定基準勾配より大であるので、過電流保護動作を行う。しかし、２倍以上の時間が経過してからようやくＶDS2 に達した場合は、増加勾配が判定基準勾配より小であるので、過電流保護動作はしない。
【００６８】
次に、電源をオンする前に既に接地事故が発生していた場合と、電力供給回路６に電流が流れている状態において接地事故が発生した場合とに分けて説明する。
（電源をオンする前に既に接地事故が発生していた場合）
この場合は、電源をオンした（ＦＥＴ６０をオンした）ときから、電力供給回路６に接地事故電流が流れ始める。
【００６９】
図５は、既に接地事故が発生している状態で、電源をオンした場合に流れる過電流を示す図である。図５の横軸は時間ｔを表し、縦軸は電流ＩD を表している。ＦＥＴ６０がオンされた時（ｔ＝０の時）、流れる電流ＩD は、負荷６５への電流ではなく接地抵抗６６を通って流れる過電流である。
曲線１，２，３は、接地抵抗６６の大きさが異なっている３つの場合を示している（３つの中では曲線２の場合の接地抵抗が一番小さい）。接地事故発生時に電力供給回路６に電流が流れていたわけではないので、曲線１，２，３は、ＦＥＴ６０のオンの時点では０であり、０から回路の時定数に応じて次第に増大して行く。
【００７０】
図６は、本発明における過電流検出原理を説明する図である。横軸は時間ｔを表し、縦軸はＶDSを表し、曲線１，２，３はＶDSの増加状況を示している。（１）式で示したＶDS＝ＲON×ＩD の関係より分かるように、ＩD が増加するとＶDSも増加するので、本発明ではＶDSを監視することにより過電流になったことを検出する。その場合、ＶDSの絶対値を監視するのではなく、既に述べたようにＶDSの増加勾配を監視することにより検出し、過電流保護動作をすることとしている。
図６の曲線１を、判定基準勾配の曲線とする。図示した如く、曲線１が第１判定値ＶDS1 に達する時間はｔ1 であり、第２判定値ＶDS2 に達する時間はｔ2 であるとする。そして、ｔ1 に対するｔ2 の時間比（ｔ2 ／ｔ1 ）を算出する。この比の値をａとする。ａは、曲線１においてａ＝２とかａ＝１．５とかといった単純な数値となるよう、ＶDS1 ，ＶDS2 を設定することが出来る。
【００７１】
曲線２は、曲線１より早く増加している。即ち、増加勾配大である。曲線２がＶDS1 に達する時間はｔ12であり、ＶDS2 に達する時間はｔ22であるが、勾配大であるから時間比（ｔ22／ｔ12）を算出すると、（ｔ22／ｔ12）＜ａとなる。こういう現象を利用して逆に、（ｔ22／ｔ12）＜ａであることを検出することにより、曲線２は判定基準勾配より大であると判定し、この時には過電流保護動作を行うこととする。
曲線３は、曲線１より緩やかに増加している。即ち、増加勾配小である。曲線３がＶDS1 に達する時間はｔ13であり、ＶDS2 に達する時間はｔ23であるが、勾配小であるから時間比（ｔ23／ｔ13）を算出すると、（ｔ23／ｔ13）＞ａとなる。こういう現象を利用して逆に、（ｔ23／ｔ13）＞ａであることを検出することにより、曲線３は判定基準勾配より小であると判定し、この時には過電流保護動作を行わないこととする。
【００７２】
次に時間の経過に従って、ドレイン・ソース間電圧検出回路２の動作を説明する。
１．ＦＥＴ６０がオンしたがＶG ＜Ｖ1 の間（ＦＥＴ４０はまだオフの間）
ＦＥＴ６０オンによりソース電圧Ｖ2 が上昇するから、Ｖ2 が印加されている第１のソースフォロア回路（抵抗２７を含む回路）には、有限の電流Ｉ2 が流れる。これにより電圧ＶX の値は正になる。
一方、まだＦＥＴ４０はオフであるので、第２のソースフォロア回路（抵抗２０，２５を含む回路）にはドレイン電圧Ｖ1 は印加されず、電流Ｉ3 ，Ｉ4 はゼロであり、電圧ＶY の値はゼロである。従って、ＶX ＞ＶY となり、コンパレータ３４の出力はＬである。
【００７３】
２．ＶG ＞Ｖ1 となった時（ＦＥＴ４０がオンする）
ＶG ＞Ｖ1 となってコンパレータ５１の出力がＨとなりＦＥＴ４０がオンすると、図１中のｄ点（抵抗２５の上側）にはドレイン電圧Ｖ1 が現れる。このＶ1 は第２のソースフォロア回路（抵抗２５を含む回路）に印加され、電流Ｉ3 が流れる。また抵抗２０，ＦＥＴ２１の直列回路にも印加され、電流Ｉ4 が流れる。それに伴いＦＥＴ２２にカレントミラー電流Ｉ5 が流れる。この時にＩ5 により抵抗２５の両端に生ずる電圧降下Ｉ5 ・Ｒ25が、すなわちＶDS1 として働く。
【００７４】
抵抗２５を流れる電流より電流Ｉ5 が引き去られた電流が、Ｉ3 となる。ＶY はこのＩ3 が抵抗３１に流れて生ぜしめられる。電流Ｉ5 を適宜に設定することにより、ＦＥＴ６０のＶDSが小さい間はＶX ＞ＶY となるようにしておく。従って、コンパレータ３４の出力は依然としてＬである。
コンパレータ３４の出力がＬの時は、Ｄフリップフロップ７４のＱ出力はＬのままであるから、ＦＥＴ２４はオフ状態にある（→電流Ｉ6 はゼロ）。
【００７５】
３．ＶDSが増加して来て第１判定値ＶDS1 に達した時
この時にはＶY ≧ＶX となり、コンパレータ３４の出力がＨとなる。このＨは、Ｄフリップフロップ７４のＣＬＫ端子に入力され、そのＱ出力端子からはＨが出力され、Ｑバー出力端子からはＬが出力される。
Ｑ出力端子からのＨは、ＦＥＴ２４のゲートに入力されてそれをオンにし、電流Ｉ6 を流れさせる。これにより抵抗２５の両端に生ずる電圧降下は急増する（この電圧降下（Ｉ5 ＋Ｉ6 ）・Ｒ25が第２判定値ＶDS2 として設定されたことになる）。一方、抵抗３１に流れる電流Ｉ3 は急減し、ＶY も急減して再びＶY ＜ＶX となる。そのため、コンパレータ３４の出力はＬに復帰する。
【００７６】
また、Ｄフリップフロップ７４のＱ出力端子のＨは、ディジタルフィルター７３にも入力される。その入力Ｈがディジタルフィルター７３を通過するには、暫く時間がかかる。暫くして出て来た出力Ｈは、ＡＮＤ回路７２の入力端子の１つに入力される。しかしその頃にはコンパレータ３４の出力は上述した如くＬに復帰しているので、ＡＮＤ回路７２の第２の入力端子にはＬが入力されている。そのため、ＡＮＤ回路７２の出力はＬのままである。
なお、ディジタルフィルター７３の出力Ｈは、Ｄフリップフロップ７４がリセットされるまで維持される。ディジタルフィルター７３が挿入されているのは、ノイズ等による誤動作により、ＦＥＴ６０がオフされてしまうのを防止するためである。
【００７７】
Ｄフリップフロップ７４のＱバー出力端子からのＬは、ＡＮＤ回路７６の１つの入力端子に入力され、ＡＮＤ回路７６の出力はＬとなる。ＡＮＤ回路７６は、それまで時計回路７９からのクロックを通過させてカウンタ部７８に入力していたが、その入力はこの時点で停止される。この時点までのカウント数をＮとし、クロックの周期をＴC とすると、Ｎ×ＴC という時間は、ＶDSがＶDS1 に達するまでに要した時間ｔ1 に他ならない。つまり、ＶDS1 に達するまでの時間ｔ1 は、カウンタ部７８で検出される。
【００７８】
カウンタ部７８でのカウント値Ｎは、カウンタ部７７へ送られる。カウンタ部７７では、Ｎに設定時間比ａを乗じてＮ×ａを算出し、このカウント数をカウンタ部７７でのカウントの上限値と定める。
カウンタ部７７は、当初（コンパレータ５１出力がＨになった時）より時計回路７９からのクロックをカウントし続けているが、そのカウント数が上限値（Ｎ×ａ）より小であるとＱバー出力端子の出力はＨとなり、上限値（Ｎ×ａ）に達すると、Ｑバー出力端子の出力がＬとなるようにしておく。
【００７９】
カウンタ部７７のＱバー出力は、Ｄフリップフロップ７０のＲバー端子（リセット端子）に入力される。Ｒバー端子にＨが入力されているときに（つまりカウンタ部７７のカウント数が上限値より小の間に）、Ｄフリップフロップ７０のＣＬＫ端子にＨが入力されると、そのＱ出力端子からＨが出力される（制御回路１６へ過電流保護信号が出される。）。
逆に、Ｒバー端子にＬが入力されているときに（つまりカウンタ部７７のカウント数が上限値に達した後に）、Ｄフリップフロップ７０のＣＬＫ端子にいくらＨが入力されても、Ｑ出力端子からＨの出力は出ない（制御回路１６へ過電流保護信号は出されない。）。
【００８０】
４．ＶDSが増大を続け第２判定値ＶDS2 に達した時
この時がｔ2 の時点であるが、この時には再びＶY ≧ＶX になり、コンパレータ３４の出力は再びＨになる。この出力Ｈは、Ｄフリップフロップ７４のＣＬＫ端子に入力されると共に、ＡＮＤ回路７２の１つの入力端子に入力される。
ＡＮＤ回路７２の他の１つの入力端子には、この時点ではディジタルフィルター７３からＨが入力して来ている（前回コンパレータ３４の出力がＨになったことによりＨが出力しているから）。ＡＮＤ回路７２の残りの入力端子には、コンパレータ５１からのＨが入力され続けている。
【００８１】
従って、ＡＮＤ回路７２の出力は、時点ｔ2 でＨとなる。
ＡＮＤ回路７２の出力ＨはＤフリップフロップ７０のＣＬＫ端子に入力されるが、この時点が、前記した上限時間内かどうかは、Ｄフリップフロップ７０のＲバー端子への入力により判別される。
Ｒバー端子への入力がＨであったら上限時間内と判別される。この時にはＤフリップフロップ７０のＱ出力端子からＨが出力され、過電流保護動作がなされる。
Ｒバー端子への入力がＬであったら上限時間経過後と判別される。この時にはＤフリップフロップ７０のＱ出力端子からＬが出力され、過電流保護動作はなされない。
【００８２】
（電力供給回路６に電流が流れている状態において接地事故が発生した場合）
図２は、１つの負荷回路に電力を供給する電力供給回路の例である。符号は図１のものに対応し、６７は負荷回路である。直流電源６３から１つの負荷回路６７へ、電力が供給されている。ＦＥＴ６０がオンされていて既に電流が流れている時に、負荷６５とＦＥＴ６０との間の点Ｐで接地抵抗６６の接地事故が発生したとする。接地事故後は、接地抵抗６６を通る回路で電流は流れる。
【００８３】
接地事故後に流れる電流ＩD は、次の第１，第２の電流を合計した電流となる。
第１の電流…直流電源６３から接地抵抗６６を含む回路に流れ始めた電流（図５に示した電流）…これをＩA （ｔ）とする。これは時間ｔの関数である。
第２の電流…接地事故時点で既に流れていた電流が線路に有していたエネルギーにより、なお流れ続ける電流（この電流は、接地事故時点の電流を初期値として、次第に回路の時定数に応じて減衰して行く）…これをＩB （ｔ）とする。これも時間ｔの関数である。
【００８４】
ＩD が第１の電流と第２の電流の和からなることは、図２の回路定数を用いた微分方程式（下記（５）式）を解くことにより得られる。図２において、直流電源６３の電圧をＶB ，インダクタンス６２の値をＬ62，抵抗６１の値をＲ61，インダクタンス６４の値をＬ64，接地抵抗６６の値をＲ66，負荷６５の抵抗値をＲ65とする。ＩD の初期値はＶB ／Ｒ65となる。
（Ｌ62＋Ｌ64）（ｄＩD ／ｄｔ）＋（Ｒ61＋Ｒ66）・ＩD ＝ＶB               （５）
ＩD について解くと次のようになる。
ＩD ＝ＶB ／（Ｒ61＋Ｒ66）〔１−ｅｘｐ｛−（Ｒ61＋Ｒ66）／（Ｌ62＋Ｌ64）・ｔ｝
＋ＶB ／Ｒ65・ｅｘｐ｛−（Ｒ61＋Ｒ66）／（Ｌ62＋Ｌ64）・ｔ｝      （６）
（６）式の第１項が第１の電流であり、第２項が第２の電流である。
【００８５】
図７は、電流が流れているときに接地事故が発生した場合に流れる過電流を示す図である。横軸は接地事故が発生してからの時間ｔを表し、縦軸は電流Ｉを表す。曲線１は前記した第１の電流ＩA （ｔ）を表し、曲線２は前記した第２の電流ＩB （ｔ）を表している。曲線３は、第１，第２の電流を合計した電流（これをＩAB（ｔ）とする）を表している。
【００８６】
第１の電流ＩA （ｔ）は、接地事故時点（ｔ＝０）では０であり（ＩA （０）＝０）、その後は回路の時定数に応じて増加して行く。
第２の電流ＩB （ｔ）は、接地事故時点で或る値の電流Ｉ0 が流れている（ＩB （０）＝Ｉ0 ）。その後電流ＩB （ｔ）は、時間の経過と共に回路の時定数に応じて減衰して行く。
第１，第２の合計電流ＩAB（ｔ）は、次式のようになる（ＩAB（ｔ）は、図２のＩD に相当している。）。
ＩAB（ｔ）＝ＩA （ｔ）＋ＩB （ｔ）                          （７）
【００８７】
同じ大きさの接地抵抗６６で接地事故が発生した場合に、既存の電流の有無（つまりＩB （ｔ）が存在しているか否か）により、過電流検出の判定が異なるようでは好ましくない。
そこで本発明では、その有無に影響されることなく、過電流検出の判定が行えるようにしている。そのために、第１判定値ＶDS1 および第２判定値ＶDS2 を、ＦＥＴ６０の直流電源側接続点の電圧Ｖ1 に応じて変動するようにしている。以下で、ＩB （ｔ）に影響されることなく判定が行われることを説明する。
【００８８】
図８は、接地事故時の既存電流の有無に影響されることなく過電流検出がなされることを説明する図である。横軸は時間ｔを表し、縦軸はＶDSを表している。曲線１，２は、いずれも同じ値の接地抵抗６６で接地事故が発生した場合を示しているものとする。ただ曲線１の場合は、接地事故時に電流ＩB （ｔ）は存在していなかった場合とし（従って０から立ち上がっている。図６の曲線に相当。）、曲線２の場合は、接地事故時に電流ＩB （ｔ）が存在していた場合としている（従って正の値Ｖ0 から立ち上がっている）。
【００８９】
曲線１の場合の電圧Ｖ1 では、第１判定値はＶDS1 （ｔ）であり、第２判定値はＶDS2 （ｔ）であるとすると、曲線１がＶDS1 （ｔ）に達するのは交点Ｐ1 の時点ｔ1 と求まり、ＶDS2 （ｔ）に達するのは交点Ｐ2 の時点ｔ2 と求まる。ｔ1 に対するｔ2 の時間比は（ｔ2 ／ｔ1 ）であり、これが設定時間比ａと比較され、過電流保護をすべき増加勾配か否かの判定（過電流検出）がなされる。
【００９０】
曲線２の場合は、電流ＩB （ｔ）が存在していたため、ＦＥＴ６０のドレイン電圧Ｖ1 として表れる電圧は曲線１の場合とは異なるが、そのＶ1 に応じて第１判定値はＶDS1X（ｔ）へと自動的に変わり、第２判定値はＶDS2X（ｔ）へと自動的に変わる。そのように変わるため、曲線２がＶDS1X（ｔ）に達するのは交点Ｑ1 の時点であるが、交点Ｑ1 となる時点をｔ1Xとするとｔ1Xは一般にｔ1 より早まる。また、曲線２がＶDS2X（ｔ）に達するのは交点Ｑ2 の時点であるが、交点Ｑ2 となる時点をｔ2Xとすると交点Ｑ1 と同じように、ｔ2Xは一般にｔ2 より早まる。
【００９１】
従って、図８に示された条件では、曲線２の場合、時間比は（ｔ2X／ｔ1X）となり、曲線１の時間比（ｔ2 ／ｔ1 ）とずれてくる。
Δｔ1 ＝ｔ1 −ｔ1X、Δｔ2 ＝ｔ2 −ｔ2Xとすると、
（ｔ2X／ｔ1X）＝（ｔ2 −Δｔ2 ）／（ｔ1 −Δｔ1 ）となる。
Δｔ1 およびΔｔ2 がそれぞれｔ1 およびｔ2 に比べて小さければ、
（ｔ2X／ｔ1X）≒（ｔ2 ／ｔ1 ）と見なすことが出来て、過電流保護をすべき増加勾配か否かの判定（過電流検出）は電流ＩB （ｔ）に影響されることなく行うことが出来る。
【００９２】
もしＶDS1 ，ＶDS2 を固定値と仮定すると（電圧Ｖ1 に応じて変化させるようにはしないと仮定すると）、曲線２とＶDS1 との交点はＲ1 となり、その時点はｔ1 より早い時点ｔ1Rとなる。またＶDS2 との交点はＲ2 となり、その時点はｔ2 より早い時点ｔ2Rとなる。ｔ1Rに対するｔ2Rの時間比は（ｔ2R／ｔ1R）となり、（ｔ2R／ｔ1R）は時間設定比ａと比較され、過電流検出がなされるわけであるが、その結果は、（ｔ2 ／ｔ1 ）からずれてくる。その時のずれ量は、（ｔ2 −Δｔ2 ）／（ｔ1 −Δｔ1 ）より大きくなる。
【００９３】
言い換えれば、ＶDS1 ，ＶDS2 を固定値としておくと、同じ値の接地抵抗６６で接地事故が発生したとしても、その発生時に既存電流ＩB （ｔ）が存在しているか否かによって、過電流検出の判断が異なってしまうということになることを物語っている。これでは過電流検出を精確に行っているとは言えない。
これに対し本発明では、ＶDS1 ，ＶDS2 を電圧Ｖ1 の変動に応じて自動的に変わるようにしているので（図１で抵抗２５の上端にはＶ1 が印加され、抵抗２５に電流Ｉ5 が流れることによる電圧降下をＶDS1 、電流（Ｉ5 ＋Ｉ6 ）が流れることによる電圧降下をＶDS2 として用いるようにしているので）、そのようなことはなく、過電流検出を良好に行うことが出来る。
【００９４】
（図３の場合もＩB （ｔ）が存在する場合の１例）
図３は、２つの負荷回路に電力を供給する電力供給回路の例である。符号は図２のものと同じか又はそれに準じたものとされている。直流電源６３から２つの負荷回路６７１，６７２へ、電力を供給し得るよう構成されている。
負荷回路６７２へのみ電力が供給されており（つまりＦＥＴ６０２はオン、ＦＥＴ６０１はオフ）、この状態において負荷回路６７１内のＰ点で接地が生じているとする。ここで、ＦＥＴ６０１がオンされると、負荷回路６７１には負荷回路６７２に流れていた電流による影響を受けた電流が流れる。この現象は、すでに知られていることである。
このような電流が流れた場合は、図２のような単一の負荷回路に電力を供給する回路において、既存電流ＩB （ｔ）が存在していた場合と同様の状況となる。従って、図３のように同じ直流電源から複数の負荷回路に電力を供給する回路に対しても本発明の過電流検出方法を適用すれば、ＩB （ｔ）の有無の影響を回避して、過電流検出を良好に行うことが出来る。
【００９５】
（８）過電流検出がＩB （ｔ）に影響されることなく行えることの数式による説明
図２と図７を参照しつつ、過電流検出がＩB （ｔ）の有無に影響されることなく行われることを、数式を用いて説明する。これらにおける符号で、既に述べたように、図２において、直流電源６３の電圧をＶB ，インダクタンス６２の値をＬ62，抵抗６１の値をＲ61，インダクタンス６４の値をＬ64，接地抵抗６６の値をＲ66とする。また図７においては、次の通りである。
ＩAE…接地事故時に直流電源６３により流される電流の最終到達電流値
ＩC （ｔ）…ＩAEとＩA （ｔ）との差
【００９６】
先ず、図２の各電流やＦＥＴ６０の直流電源側接続点の電圧Ｖ1 （ｔ）について説明する。
１．  電流ＩB （ｔ）がゼロの場合
この場合に流れる過電流は図７の曲線１のようになるが、この電流ＩA （ｔ）は次式で表わされる（導出過程は省略する。）。
ＩA （ｔ）＝ＩAE−ＩC （ｔ）
＝ＶB ／（Ｒ61＋Ｒ66）｛１−ｅｘｐ（−ｔ／τ）｝              （８）
但しＩAE＝ＶB ／（Ｒ61＋Ｒ66）
τ＝（Ｌ62＋Ｌ64）／（Ｒ61＋Ｒ66）
τ…過電流が流れる回路（接地抵抗６６を通る回路）の時定数
【００９７】
この場合の図２の電圧Ｖ1 （ｔ）は、次式のようになる（導出過程は省略する。）。
Ｖ1 （ｔ）＝Ｌ64｛ｄＩA （ｔ）／ｄｔ｝＋Ｒ66・ＩA （ｔ）
＝Ｒ66・ＶB ／（Ｒ61＋Ｒ66）−Ｋ・ＶB ／（Ｒ61＋Ｒ66）・ｅｘｐ（−ｔ／τ）
（９）
但しＫ＝（Ｒ66Ｌ62−Ｒ61Ｌ64）／（Ｌ62＋Ｌ64）
【００９８】
２．  電流ＩB （ｔ）がゼロでない場合
この場合に流れる過電流は図７の曲線３のようになるが、この電流ＩAB（ｔ）は、曲線１の電流ＩA （ｔ）と曲線２の電流ＩB （ｔ）を加算したものであり、次式のようになる（導出過程は省略する。）。
ＩAB（ｔ）＝ＩA （ｔ）＋ＩB （ｔ）＝｛ＩAE−ＩC （ｔ）｝＋ＩB （ｔ）
＝ＶB ／（Ｒ61＋Ｒ66）｛１−ｅｘｐ（−ｔ／τ）｝＋Ｉ0 ・ｅｘｐ（−ｔ／τ）
（１０）
但し、Ｉ0 ＝ＩB （０）
【００９９】
この場合のＶ1 （ｔ）は、次式のようになる（導出過程は省略する。）。
Ｖ1 （ｔ）＝Ｌ64｛ｄＩAB（ｔ）／ｄｔ｝＋Ｒ66・ＩAB（ｔ）
＝Ｒ66・ＶB ／（Ｒ61＋Ｒ66）−Ｋ・ＶB ／（Ｒ61＋Ｒ66）ｅｘｐ（−ｔ／τ）
＋Ｋ・Ｉ0 ・ｅｘｐ（−ｔ／τ）                                    （１１）
【０１００】
（８）〜（１１）式を対比観察することにより、次のことが言える。
（ア）接地事故時点で電流ＩB （ｔ）が存在していてもいなくても、同じ接地抵抗での接地事故により、直流電源６３から流れる電流ＩA （ｔ）は同じである。
（イ）電流ＩA （ｔ）には定数項（固定値）があるが、電流ＩB （ｔ）にはない。
（ウ）電圧Ｖ1 （ｔ）は、電流ＩA （ｔ）の定数項に接地抵抗Ｒ66を乗じた値と、電流ＩA （ｔ）およびＩB （ｔ）の時間変化項にＫを乗じた値との和になっている。
【０１０１】
次に、電流ＩB （ｔ）の有無にかかわらず過電流検出は良好に行われることについて説明する。
１．  電流ＩB （ｔ）がゼロの場合
この場合、図２の接地事故回路に流れる電流ＩD は、電流ＩA （ｔ）のみとなる。このＩA （ｔ）は、前記（８）式で示した通りであるが、説明の便宜のため再掲する。
ＩA （ｔ）＝ＩAE−ＩC （ｔ）                                    （１２）
右辺中のＩC （ｔ）は、時間変化項である。この時の電圧Ｖ1 （ｔ）は、（１２）式に前記（ウ）を適用することにより、次式のように求められる（（９）式と同じ。簡明な表現にしただけ。）。
Ｖ1 （ｔ）＝ＩAE・Ｒ66−Ｋ・ＩC （ｔ）                          （１３）
【０１０２】
ＦＥＴ６０のオン抵抗をＲONとしてＶDS（ｔ）を求めると、（１２）式を考慮に入れれば次式のようになる。
ＶDS（ｔ）＝ＲON・ＩA （ｔ）＝ＲON｛ＩAE−ＩC （ｔ）｝          （１４）
図８に示すように、曲線１の場合についてはｔ＝ｔ1 の時ＶDS（ｔ1 ）＝ＶDS1 であり、ｔ＝ｔ2 の時ＶDS（ｔ2 ）＝ＶDS2 であるとしているから、次式が成り立つ。
ＶDS1 ＝ＲON｛ＩAE−ＩC （ｔ1 ）｝                                （１５）
ＶDS2 ＝ＲON｛ＩAE−ＩC （ｔ2 ）｝                                （１６）
【０１０３】
一方、第１判定値ＶDS1 および第２判定値ＶDS2 は、電圧Ｖ1 （ｔ）に比例して変化するよう図１の回路は構成してある。その比例定数をそれぞれＫ1 ，Ｋ2 とし、（１３）式を考慮に入れると、次式が成り立つ。
ＶDS1 ＝Ｋ1 ・Ｖ1 （ｔ1 ）＝Ｋ1 ｛ＩAE・Ｒ66−Ｋ・ＩC （ｔ1 ）｝      （１７）
ＶDS2 ＝Ｋ2 ・Ｖ1 （ｔ2 ）＝Ｋ2 ｛ＩAE・Ｒ66−Ｋ・ＩC （ｔ2 ）｝      （１８）
【０１０４】
（１５）（１７）式より次式が成り立つ。
ＲON｛ＩAE−ＩC （ｔ1 ）｝＝Ｋ1 ｛ＩAE・Ｒ66−Ｋ・ＩC （ｔ1 ）｝      （１９）
（１６）（１８）式より次式が成り立つ。
ＲON｛ＩAE−ＩC （ｔ2 ）｝＝Ｋ2 ｛ＩAE・Ｒ66−Ｋ・ＩC （ｔ2 ）｝      （２０）
（１９）（２０）式より、Ｋ1 ，Ｋ2 は次のように求められる。
Ｋ1 ＝ＲON｛ＩAE−ＩC （ｔ1 ）｝／｛ＩAE・Ｒ66−Ｋ・ＩC （ｔ1 ）｝    （２１）
Ｋ2 ＝ＲON｛ＩAE−ＩC （ｔ2 ）｝／｛ＩAE・Ｒ66−Ｋ・ＩC （ｔ2 ）｝    （２２）
【０１０５】
２．  電流ＩB （ｔ）がゼロでない場合
この場合、図２の接地事故回路に流れる電流ＩD は、電流ＩA （ｔ）とＩB （ｔ）とを加算した電流ＩAB（ｔ）となる。このＩAB（ｔ）は、（１０）式で示した通りであるが、説明の便宜のため再掲する。
ＩAB（ｔ）＝ＩA （ｔ）＋ＩB （ｔ）＝｛ＩAE−ＩC （ｔ）｝＋ＩB （ｔ）  （２３）
この時の電圧Ｖ1 （ｔ）は、（２３）式に前記（ウ）を適用し、次式のように求められる。
Ｖ1 （ｔ）＝ＩAE・Ｒ66−Ｋ｛ＩC （ｔ）−ＩB （ｔ）｝                  （２４）
【０１０６】
電流ＩB （ｔ）が存在しない場合に、ＶDS（ｔ）＝ＶDS1 となったのはｔ＝ｔ1 の時点であり、ＶDS（ｔ）＝ＶDS2 となったのはｔ＝ｔ2 の時点であった。そこで、電流ＩB （ｔ）が存在する場合において、ｔ1 ，ｔ2 の時点でＶDS（ｔ）の値に対して、その時の第１判定値，第２判定値との一致性を調べてみる。
なお、電流ＩB （ｔ）が無い場合のＶDS1 ，ＶDS2 と区別するため、ここではそれらに相当する第１判定値をＶDS1X，第２判定値をＶDS2Xと表記することにする。
（２４）式にｔ＝ｔ1 ，ｔ＝ｔ2 を代入した場合、次のようになる。
Ｖ1 （ｔ1 ）＝ＩAE・Ｒ66−Ｋ｛ＩC （ｔ1 ）−ＩB （ｔ1 ）｝          （２５）
Ｖ1 （ｔ2 ）＝ＩAE・Ｒ66−Ｋ｛ＩC （ｔ2 ）−ＩB （ｔ2 ）｝          （２６）
【０１０７】
（１７）（１８）式にならってＶDS1X，ＶDS2Xを求めると、次のようになる。
ＶDS1X＝Ｋ1 ・Ｖ1 （ｔ1 ）
＝Ｋ1 ［ＩAE・Ｒ66−Ｋ｛ＩC （ｔ1 ）−ＩB （ｔ1 ）｝］          （２７）
ＶDS2X＝Ｋ2 ・Ｖ1 （ｔ2 ）
＝Ｋ2 ［ＩAE・Ｒ66−Ｋ｛ＩC （ｔ2 ）−ＩB （ｔ2 ）｝］          （２８）
【０１０８】
まずＶDS1Xに注目して（２７）式を式変形すると次のようになる。
ＶDS1X＝Ｋ1 ｛ＩAE・Ｒ66−Ｋ・ＩC （ｔ1 ）｝＋Ｋ1 ・Ｋ・ＩB （ｔ1 ）  （２９）
これの第１項は、（１７）式に照らせば、電流ＩB （ｔ）が無い場合のＶDS1 に他ならない。即ち、次のようになる。
ＶDS1X＝ＶDS1 ＋Ｋ1 ・Ｋ・ＩB （ｔ1 ）                                （３０）
同じようにＶDS2Xについても、次のようになる。
ＶDS2X＝ＶDS2 ＋Ｋ2 ・Ｋ・ＩB （ｔ2 ）                                （３１）
【０１０９】
（３０）式より、電流ＩB （ｔ）が有る場合の第１判定値ＶDS1Xは、電流ＩB （ｔ）が無い場合の第１判定値ＶDS1 と、電流ＩB （ｔ）に比例した電圧とを合計したものとなることが分かる。ＦＥＴ６０でのＶDSは、電流ＩB （ｔ）が有る場合は電流ＩB （ｔ）がＦＥＴ６０を流れることによる電圧降下分だけ大となり、その大きさはＲON・ＩB （ｔ1 ）で表される。
従って、Ｋ1 ・Ｋ・ＩB （ｔ1 ）＝ＲON・ＩB （ｔ1 ）であれば（Ｋ1 ・Ｋ＝ＲONであれば）、（３０）式によりｔ1 でＶDS（ｔ1 ）＝ＶDS1Xとなり、ＶDSが第１判定値ＶDS1Xに達したとき、ＩA の大きさはＩA （ｔ1 ）となる。即ち、ＩB （ｔ）の影響を全く受けずにＩA の大きさを判定できる。
【０１１０】
しかし、Ｋ1 ・Ｋ≠ＲONのときは、この論理は成立しない。また、Ｋ1 ・Ｋ＜ＲONとなる場合が一般的である。このときは、次のようになる。
ＶDS1X＜｛ＶDS1 ＋ＲON・ＩB （ｔ1 ）｝
第１判定値ＶDS1Xおよび第２判定値ＶDS2Xは図８に示すように、ｔの関数となるから、これらをそれぞれＶDS1X（ｔ）およびＶDS2X（ｔ）で表すと、ＶDS（ｔ）＝ＶDS1X（ｔ）となる時刻ｔ1Xはｔ1 より早まり、この時点におけるＲON・ＩA （ｔ1X）はＶDS1 に達していない。
ＲONとＫ1 ・Ｋの差（ＲON−Ｋ1 ・Ｋ）が大きくなるにつれて、ＶDS（ｔ）＝ＶDS1X（ｔ）となる時刻ｔ1Xが早まる。
これは、第２判定値についても同じことが言える。Ｋ1 ・Ｋ＜ＲON、およびＫ2 ・Ｋ＜ＲONの場合は、ＶDS（ｔ）＝ＶDS1X（ｔ）となる時刻ｔ1Xがｔ1 より早まり、ＶDS（ｔ）＝ＶDS2X（ｔ）となる時刻ｔ2Xが同じようにｔ2 より早まる。
【０１１１】
この早まり量をそれぞれΔｔ1 およびΔｔ2 とすると、到達時刻の比はＩB がある場合、次のようになる。
ｔ2X／ｔ1X＝（ｔ2 −Δｔ2 ）／（ｔ1 −Δｔ1 ）
この比は、判定基準勾配の曲線ではＩB がある場合の比（ｔ2 ／ｔ1 ）＝ａに比べて大きくなり、同じ接地抵抗値Ｒ66に対して次のようになり、遮断され難くなる。
｛（ｔ2 −Δｔ2 ）／（ｔ1 −Δｔ1 ）｝＞ａ
Δｔ1 ，Δｔ2 は、ＩB によって生ずるずれ量であり、Δｔ1 ，Δｔ2 がそれぞれｔ1 およびｔ2 に対して相対的に小さい範囲では、
｛（ｔ2 −Δｔ2 ）／（ｔ1 −Δｔ1 ）｝≒ａ
と見なすことが出来る。
【０１１２】
即ち、第１判定値および第２判定値の大きさを電圧Ｖ1 に比例させ、更にΔｔ1 ，Δｔ2 に対してｔ1 ，ｔ2 の値を充分に大きく設定することにより、電流ＩB （ｔ）の有無にかかわらず、同じようなＶDS増加勾配検出結果を得ることが出来る。
【０１１３】
図９は本発明の実施形態の変形例を示す図である。符号は図１のものに対応し、１２０はダイオード、１２１はツェナーダイオード、１２２は抵抗、１２３はコンデンサである。なお、図９の回路は、図１の実施形態のどこを変形したのかが簡明に理解し得るように、変形部分、即ち図１の中のＦＥＴ２１〜２４，２８の周辺の部分のみを取り出して描いたものである。他の部分は図１のものと同じである。
図９の回路は、Δｔ1 ，Δｔ2 に対してｔ1 ，ｔ2 の値を充分に大きく設定するよう工夫した回路の一例を示したものである。
【０１１４】
回路構成上、図１のものと相違する第１の点は、抵抗２５と抵抗２０の端子の内、電圧Ｖ1 が印加されていた側の端子の間に、ダイオード１２０を接続した点である。なお、ダイオード１２０のアノードを抵抗２５側に、カソードを抵抗２０側に接続する。
第２の相違点は、抵抗２０とＦＥＴ２１の直列回路に対して並列に、ツェナーダイオード１２１と抵抗１２２とコンデンサ１２３との直列回路を接続した点である。なお、ツェナーダイオード１２１のカソード側は、ダイオード１２０のカソードに向くような方向となるよう接続する。
【０１１５】
ｔ1 ，ｔ2 は、第１判定値および第２判定値が小さくなると、小さくなる。第１判定値および第２判定値は、電圧Ｖ1 に比例し、従って、電流Ｉ4 に比例するから、電圧Ｖ1 が低下するとｔ1 ，ｔ2 が小さくなる。
従って、ｔ1 ，ｔ2 を充分に大きくするには（言い換えればｔ1 ，ｔ2 が小さな値になるのを防ぐには）、電圧Ｖ1 が低下したとき、ある値以下ではＩ4 が電圧Ｖ1 に比例して低下するのを防げばよい。
【０１１６】
図９の回路では、電圧Ｖ1 が電源電圧に近い値になっているとき、コンデンサ１２３をツェナーダイオード１２１と抵抗１２２を経由して充電する。これにより、コンデンサ１２３のプラス側電極の電位は、ツェナーダイオード１２１のツェナー電圧をＶZ とすると、Ｖ1 −ＶZ に充電される。
Ｖ1 の低下量がＶZ 以下であれば、コンデンサ１２３は放電されることがない。従って、Ｉ4 は電圧Ｖ1 に比例し、コンデンサ１２３が無い場合と動作は変わらない。電圧Ｖ1 の低下量がＶZ を超えると、コンデンサ１２３に蓄積された電荷が放電し始める。すると、Ｉ4 はＶ1 比例値より増加する。
これにより、第１判定値，第２判定値の低下が抑制され、ｔ1 ，ｔ2 が小さな値になるのを防ぐことが出来る。
【０１１７】
以上の例では、図１の電力供給回路６のＦＥＴ６０としてＮＭＯＳトランジスタを用いた場合について説明したが、本発明はＰＭＯＳトランジスタを用いた場合についても同様に適用できることは言うまでもない。但し、その場合の回路では、ＮＭＯＳトランジスタ→ＰＭＯＳトランジスタへの変更に伴う所要の変更は、当然に行うものとする。
ＰＭＯＳトランジスタを用いた場合では、ＰＭＯＳトランジスタのゲート電圧がドレイン電圧を下回った時点（ＶG ＜Ｖ1 になった時点）から、検出動作を開始させる（ＦＥＴ４０をオンする）ようにする。
また、ドレイン・ソース間電圧検出回路２は直接的には電圧ＶDSを検出しているが、それは電流ＩD を検出する代わりに検出しているのであり、本来の検出は電流ＩD の検出にあるわけであるから、ドレイン・ソース間電圧検出回路２は「電流値判定回路」と言うことも出来る。
【符号の説明】
【０１１８】
１…過電流保護電源装置、２…ドレイン・ソース間電圧検出回路、４…ドレイン・ソース間電圧検出開始回路、６…電力供給回路、７…過電流保護信号生成回路、１０…スイッチ部、１１…スイッチ、１２…抵抗、１３…チャージポンプ回路、１４…駆動回路、１５…抵抗、１６…制御回路、２０…抵抗、２１〜２４…ＦＥＴ、２５〜２７…抵抗、２８〜３０…ＦＥＴ、３１…抵抗、３２…定電流源、３３…抵抗、３４…コンパレータ、４０…ＦＥＴ、４１，４２…抵抗、４３…ＦＥＴ、４４，４５…ダイオード、４６…抵抗、４７…ＦＥＴ、４８〜５０…抵抗、５１…コンパレータ、５２…直流電源、６０，６０１，６０２…ＦＥＴ、６１…抵抗、６２…インダクタンス、６３…直流電源、６４，６４１，６４２…インダクタンス、６５，６５１，６５２…負荷、６６…接地抵抗、７０…Ｄフリップフロップ、７１…直流電源、７２…ＡＮＤ回路、７３…ディジタルフィルター、７４…Ｄフリップフロップ、７５…直流電源、７６…ＡＮＤ回路、７７，７８…カウンタ部、７９…時計回路、１０１…過電流保護電源装置、１０２…スイッチ部、１０３…スイッチ、１０４…抵抗、１０５…制御回路、１０６…抵抗、１０７…コンパレータ、１０８…過電流検出回路、１０９…マルチソースＦＥＴ、１１０…副ＦＥＴ、１１１…主ＦＥＴ、１１２…温度センサ、１１３…比較基準電圧回路、１１４…抵抗、１１５…配線、１１６…負荷、１１７…直流電源、１２０…抵抗、１２１…ツェナーダイオード、１２２…抵抗、１２３…コンデンサ、１４１，１４２…ＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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