(57)【要約】【課題】  ピラー側面上に形成される第１及び第２の絶縁膜を除去する工程を不要にする。【解決手段】  半導体装置の製造方法は、半導体基板に複数のトレンチを形成することによってピラーを形成し、ピラーの側面上及びトレンチの底面上に第１の絶縁膜を形成し、ピラーの側面に形成された第１の絶縁膜上に第２の絶縁膜を形成し、トレンチの底面にイオン注入法により不純物を導入し、ＨＤＰ法により、トレンチの底面上の第１の絶縁膜上に第３の絶縁膜を形成するとともに、ピラー側面上の第２の絶縁膜及び第１の絶縁膜を除去する。【選択図】図２Ｂ
2014045064.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に複数のトレンチを形成することによってピラーを形成し、
前記ピラーの側面上及び前記トレンチの底面上に第１の絶縁膜を形成し、
前記ピラーの側面に形成された前記第１の絶縁膜上に第２の絶縁膜を形成し、
ＨＤＰ（High Density Plasma）法により、前記トレンチの底面上の前記第１の絶縁膜上に第３の絶縁膜を形成するとともに、前記ピラー側面上の前記第２の絶縁膜及び前記第１の絶縁膜を除去する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第３の絶縁膜の形成と、前記ピラー側面上の前記第２の絶縁膜及び前記第１の絶縁膜の除去は、導入ガスを切り替えることにより、交互に繰り返し行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記導入ガスの切り替えと同時に、供給電力を切り替えることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第３の絶縁膜の形成を１０〜２５秒間行い、前記第２の絶縁膜及び前記トレンチの側面に形成された前記第１の絶縁膜の除去を５〜２０秒間行う動作を、繰り返すことを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記第３の絶縁膜の形成と、前記ピラー側面上の前記第２の絶縁膜及び前記第１の絶縁膜の除去は、前記第１の絶縁膜が除去された後も継続し、それによって、前記ピラーの側面の一部を除去することを特徴とする請求項１乃至４のいずれか一つに記載の半導体装置の製造方法。
【請求項６】
前記トレンチの形成に先立って、前記半導体基板に第１の方向に延在する複数の素子分離領域を、前記第１の方向と交差する第２の方向に沿って第１の間隔で形成し、
前記第２の方向に延在する前記複数のトレンチを第２の間隔で形成することにより前記ピラーを形成する、
ことを特徴とする請求項１乃至５のいずれか一つに記載の半導体装置の製造方法。
【請求項７】
前記トレンチの形成は、
前記半導体基板上にマット絶縁膜及びマスク絶縁膜を順次形成し、
前記マット絶縁膜及び前記マスク絶縁膜をパターニングしてマスク層を形成し、
前記マスク層をマスクとして前記半導体基板をエッチングする、
ことにより行われることを特徴とする請求項１乃至６のいずれか一つに記載の半導体装置の製造方法。
【請求項８】
前記マット絶縁膜はシリコン酸化膜であり、前記マスク絶縁膜はシリコン窒化膜であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２の絶縁膜の形成は、
前記第１の絶縁膜の上及び前記マスク層の上に前記第２の絶縁膜の材料膜を形成し、
前記トレンチの底面上の前記第１の絶縁膜の上の前記材料膜と、前記マスク層の上の前記材料膜とを除去する
ことにより行われることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記第１の絶縁膜はシリコン酸化膜であることを特徴とする請求項１乃至９のいずれか一つに記載の半導体装置の製造方法。
【請求項１１】
前記第２の絶縁膜はシリコン窒化膜であることを特徴とする請求項１乃至９のいずれか一つに記載の半導体装置の製造方法。
【請求項１２】
前記第３の絶縁膜はシリコン酸化膜であることを特徴とする請求項１乃至９のいずれか一つに記載の半導体装置の製造方法。
【請求項１３】
前記第３の絶縁膜を形成する前に、少なくとも前記トレンチの底面にイオン注入法により不純物を導入する工程を含むことを特徴とする請求項１乃至４のいずれか一つに記載の半導体装置の製造方法。
【請求項１４】
前記第３の絶縁膜の形成と、前記ピラー側面上の前記第２の絶縁膜及び前記第１の絶縁膜の除去は、前記第１の絶縁膜が除去された後も継続し、それによって、前記ピラーの側面部の前記不純物が注入された領域を含む部分を除去することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第２の絶縁膜は前記第１の絶縁膜上に形成された後、エッチバックにより前記ピラーの側面に形成されることを特徴とする請求項１乃至１４に記載の半導体装置の製造方法。
【請求項１６】
半導体基板に複数のトレンチを形成することによってピラーを形成し、
前記トレンチの底部にビット線となる底部拡散層を形成し、
成膜とエッチングとを繰り返してＨＤＰ膜を形成し、
前記ピラーの側面にゲート酸化膜を形成し、
前記ゲート酸化膜上にゲート導電膜を形成し、
前記ピラーの上部にＳＤ拡散層を形成し、
前記ＳＤ拡散層に接続されるキャパシタを形成する、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、縦型トランジスタを含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
関連する半導体装置の製造方法では、半導体基板にその周囲を溝で囲まれたピラーを形成し、ピラーの側面を酸化膜及び窒化膜で覆う。それから、溝の底部に熱酸化膜を形成し、溝の底部にソース・ドレイン領域の一方となる底部拡散層を形成する。その後、ピラー側面の酸化膜及び窒化膜を除去し、ピラー側面に改めてゲート酸化膜を形成している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２３４８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
関連する半導体装置の製造方法では、底部拡散層を形成する際に、イオンがピラーの側面から内部へ進入しないよう、ピラーの側面を覆う酸化膜及び窒化膜を形成している。これらの酸化膜及び窒化膜は、底部拡散層の形成後に除去する必要がある。このため、関連する半導体装置の製造法は、製造工程数が多いという問題点がある。また、ピラー側面を覆う酸化膜及び窒化膜は、イオンのピラーへの進入を完全に阻止するものではないため、ピラーに侵入したイオンが、トランジスタの特性に影響を与える可能性があるという問題点もある。
【課題を解決するための手段】
【０００５】
本発明の一実施の形態に係る半導体装置の製造方法は、半導体基板に複数のトレンチを形成することによってピラーを形成し、前記ピラーの側面上及び前記トレンチの底面上に第１の絶縁膜を形成し、前記ピラーの側面に形成された前記第１の絶縁膜上に第２の絶縁膜を形成し、ＨＤＰ（High Density Plasma）法により、前記トレンチの底面上の前記第１の絶縁膜上に第３の絶縁膜を形成するとともに、前記ピラー側面上の前記第２の絶縁膜及び前記第１の絶縁膜を除去することを特徴とする。
【０００６】
また、本発明の他の実施の形態に係る半導体装置の製造方法は、半導体基板に複数のトレンチを形成することによってピラーを形成し、前記トレンチの底部にビット線となる底部拡散層を形成し、成膜とエッチングとを繰り返してＨＤＰ膜を形成し、前記ピラーの側面にゲート酸化膜を形成し、前記ゲート酸化膜上にゲート導電膜を形成し、前記ピラーの上部にＳＤ拡散層を形成し、前記ＳＤ拡散層に接続されるキャパシタを形成する、ことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ＨＤＰ法を用いることで、第３の絶縁膜の形成を行うとともに、ピラーの側面上の第２の絶縁膜及び前記第１の絶縁膜を除去することができる。これにより、第２の絶縁膜及び前記第１の絶縁膜を除去するための独立した工程が不要となり、半導体装置の製造工程を簡略化することができる。また、ピラーの側面部に形成された不純物拡散層も除去できるため、特性の安定した半導体装置を製造することができる。
【図面の簡単な説明】
【０００８】
【図１Ａ】本発明の第１の実施の形態に係る半導体装置の主要部分の水平方向の配置を示す図である。
【図１Ｂ】図１ＡのＡ−Ａ’線断面図である。
【図１Ｃ】図１ＡのＢ−Ｂ’線断面図である。
【図２Ａ】本発明の第１の実施の形態に係る半導体装置の製造方法における特徴的工程を説明するための図である。
【図２Ｂ】本発明の第１の実施の形態に係る半導体装置の製造方法における特徴的工程を説明するための図である。
【図２Ｃ】本発明の第１の実施の形態に係る半導体装置の製造方法における特徴的工程を説明するための図である。
【図３Ａ】関連する半導体装置の製造方法における問題点を説明するための図である。
【図３Ｂ】関連する半導体装置の製造方法における問題点を説明するための図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法における一工程を説明するための図である。
【図５】図４に示す工程に続く工程を説明するための図である。
【図６】図５に示す工程に続く工程を説明するための図である。
【図７】図６に示す工程に続く工程を説明するための図である。
【図８】図７に示す工程に続く工程を説明するための図である。
【図９】図８に示す工程に続く工程を説明するための図である。
【図１０】図９に示す工程に続く工程を説明するための図である。
【図１１】図１０に示す工程に続く工程を説明するための図である。
【図１２】図１１に示す工程に続く工程を説明するための図である。
【図１３】図１２に示す工程に続く工程を説明するための図である。
【図１４】図１３に示す工程に続く工程を説明するための図である。
【図１５】図１４に示す工程に続く工程を説明するための図である。
【図１６】図１５に示す工程に続く工程を説明するための図である。
【図１７】図１６に示す工程に続く工程を説明するための図である。
【図１８】図１７に示す工程に続く工程を説明するための図である。
【図１９】図１８に示す工程に続く工程を説明するための図である。
【図２０】図１９に示す工程に続く工程を説明するための図である。
【図２１】図２０に示す工程に続く工程を説明するための図である。
【図２２】図２１に示す工程に続く工程を説明するための図である。
【図２３】図２２に示す工程に続く工程を説明するための図である。
【図２４】図２３に示す工程に続く工程を説明するための図である。
【図２５】図２４に示す工程に続く工程を説明するための図である。
【図２６】図２５に示す工程に続く工程を説明するための図である。
【図２７】図２６に示す工程に続く工程を説明するための図である。
【図２８】図２７に示す工程に続く工程を説明するための図である。
【図２９】図２８に示す工程に続く工程を説明するための図である。
【図３０】図２９に示す工程に続く工程を説明するための図である。
【図３１】図３０に示す工程に続く工程を説明するための図である。
【図３２】本発明の第１の実施の形態に係る半導体装置の製造方法で用いられるＨＤＰ−ＣＶＤ装置の断面模式図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００１０】
本発明は、縦型トランジスタ（ピラートランジスタ）を含む半導体装置に適用される。縦型トランジスタは、例えば、半導体メモリ装置、特にＤＲＡＭ（Dynamic Random Access Memory）、のセルトランジスタとして利用される。
【００１１】
図１Ａは、本発明の第１の実施の形態に係る半導体装置の主要部分の水平方向の配置を示す図である。図示の半導体装置は、ＤＲＡＭであるが、理解を容易にするため、容量コンタクト６よりも上の部分、例えば、（セル）キャパシタ等は示されていない。また、図１Ａは、メモリセル領域の一部を示しており、周辺回路領域については省略されている。
【００１２】
図示のように、Ｙ方向に延在する複数の素子分離領域２が、Ｘ方向に繰り返し配置されている。各素子分離領域２は、半導体基板に形成した素子分離トレンチを絶縁膜で埋設して形成される。複数の素子分離領域２の形成より、半導体基板には複数の活性領域１ａが規定される。即ち、複数の素子分離領域２と複数の活性領域１ａは、Ｘ方向に交互に繰り返し配置されている。
【００１３】
また、Ｘ方向に延在する複数のゲートトレンチ３ｃが、Ｙ方向に繰り返し配置されている。活性領域１ａは、ゲートトレンチ３ｃにより分割され、ピラー３ｄを形成している。
【００１４】
活性領域１ａの下部（図の奥側）には、底部拡散層ビットライン３ｇが形成されている。底部拡散層ビットライン３ｇは、ゲートトレンチ３ｃの底部を介して不純物、例えばＡｓやＰ、を高濃度で導入し、隣接するピラー３ｄの下部へと拡散させることで形成される。換言すると、各ピラー３ｄの両隣に位置するゲートトレンチの底部にそれぞれ形成される不純物拡散層は、各ピラーの３ｄの下部で互いにつながり、底部拡散層ビットライン３ｇを形成している。なお、素子分離領域２は、底部拡散層ビットライン３ｇより深くまで到達しており、隣り合う底部拡散層ビットライン３ｇは互いに分離している。
【００１５】
ゲートトレンチ３ｃの側面には、埋め込みワード線３ｋ１，３ｋ２が形成されている。埋め込みワード線３ｋ１，３ｋ２は、ゲート酸化膜（図１Ｂの３ｉ）を介して、ピラー３ｄのＹ方向の側面と接している。ピラー３ｄのＹ方向の側面がピラートランジスタ（図１Ｂの３）のチャネルとなる。
【００１６】
ピラー３ｄの上方には、ピラー３ｄの上部に接続される上部拡散層３ｐが形成されている。上部拡散層３ｐの直上に、上部拡散層３ｐに接続するように容量コンタクト６が形成されている。容量コンタクト６には、後述するようにキャパシタが接続される。
【００１７】
次に、図１Ｂ及び図１Ｃを参照して、さらに、本実施の形態に係る半導体装置について説明する。
【００１８】
図１Ｂは、図１ＡのＡ−Ａ’線断面図、図１Ｃは、図１ＡのＢ−Ｂ’線断面図である。これらの図では、図１Ａと異なり、キャパシタ８等が示されている。
【００１９】
図示のように、ゲートトレンチ３ｃの底部には、底部保護酸化膜３ｈが形成されている。ゲートトレンチ３ｃの側面に形成された埋め込みワード線３ｋ１，３ｋ２の間の空間は、第一層間絶縁膜４で充填されている。
【００２０】
ピラー３ｄの上部には、ＳＤ（ソース・ドレイン）拡散層３ｍが形成されている。ＳＤ（ソース・ドレイン）拡散層３ｍは、イオン注入により不純物、例えばＡＳやＰ、を中濃度で導入することにより形成される。
【００２１】
また、ＳＤ拡散層３ｍ上面には、上部拡散層３ｐが形成されている。上部拡散層３ｐは、選択エピタキシャル成長したシリコン層に、イオン注入により例えばＡＳ，Ｐを高濃度で導入して形成される。上部拡散層３ｐの表面は、コバルトシリサイドＣｏ−Ｓｉ層３ｑで覆われている。
【００２２】
底部拡散層ビットライン３ｇを最下層とし、Ｃｏ−Ｓｉ層３ｑを最上層として、底部拡散層ビットライン３ｇからＣｏ−Ｓｉ層３ｑまでの層でピラートランジスタ３が構成される。
【００２３】
上部拡散層３ｐの直上に、Ｃｏ−Ｓｉ層３ｑを介して上部拡散層３ｐ接続される容量コンタクト６が形成されている。容量コンタクト６同士の間の空間及び上部拡散層３ｐ同士の間の空間は、第二層間絶縁膜５で充填されている。
【００２４】
容量コンタクト６及び第二層間絶縁膜５の上に第三層間絶縁膜７が厚く成膜されている。第三層間絶縁膜７を貫いて容量コンタクト６に達するように形成されたシリンダーホール８ａの底と内側に下部電極８ｂが形成されている。また、下部電極８ｂと第三層間絶縁膜７の表面を覆うように容量絶縁膜８ｃが形成され、さらに、その表面上に上部電極８ｄが形成されている。上部電極８ｄの上面は、平坦化され、その上に、全体を覆う保護絶縁膜９が形成されている。
【００２５】
なお、上記実施の形態では、クラウン形状の下部電極８ｂの内側を容量として使うキャパシタの例を示したが、キャパシタの形式はこれに限るものではない。
【００２６】
次に、図２Ａ〜２Ｃを参照して、上述した半導体装置の製造方法における特徴的工程の概略について説明する。
【００２７】
図２Ａは、底部保護酸化膜３ｈが成膜される前の状態を示すピラー３ｄ周辺の詳細図である。図示のように、ゲートトレンチ３ｃの底面及び側壁（ピラー３ｄのＹ方向側面）には、犠牲酸化膜３ｅが形成されている。また、ピラー３ｄのＹ方向側面に形成された犠牲酸化膜３ｅの表面上には、サイドウォール窒化膜３ｆが形成されている。さらに、ピラー３ｄのＹ方向側面部には、底部拡散層ビットライン３ｇを形成する際に、サイドウォール窒化膜３ｆ及び犠牲酸化膜３ｅを突き抜けてピラー３ｄに進入した不純物により形成されるピラー側面拡散層３ｇ’が形成されている。
【００２８】
図２Ａの状態に対して、ＨＤＰ−ＣＶＤ（High Density Plasma-Chemical Vapor deposition）法による底部保護酸化膜（ＨＤＰ膜）３ｈの形成を行う。その際、成膜とエッチングが周期的に繰り返されるように成膜条件を設定する。例えば、成膜を１０〜２５秒行った後、エッチングを５〜２０秒行う工程を繰り返すように設定する。そうすることで、成膜方向に垂直な面（水平面）には酸化膜（底部保護酸化膜３ｈ）が形成され、その膜厚が増加していく一方で、成膜方向に垂直な方向（垂直面）はスパッタエッチが進行する。
【００２９】
その結果、図２Ｂに示すように、ゲートトレンチ３ｃの底面に底部保護酸化膜３ｈが成膜され、サイドウォール窒化膜３ｆは除去される。このとき、マスク窒化膜３ｂの上にも底部保護酸化膜３ｈが形成される。その後、図２Ｃに示すように、ゲートトレンチ３ｃの底面に形成された底部保護酸化膜３ｈは厚みを増す一方で、犠牲酸化膜３ｅだけでなくピラー側面拡散層３ｇ’も除去される。
【００３０】
こうして、サイドウォール窒化膜３ｆ、犠牲酸化膜３ｅ及びピラー側面拡散層３ｇ’を取り去ることができる。
【００３１】
関連する半導体装置の製造方法では、底部保護酸化膜３ｈの形成を、例えば、ＣＶＤで行った場合、図３Ａに示すように、ピラー３ｄ側面のサイドウォール窒化膜３ｆの上にも同時にピラー側面保護酸化膜３ｈ’が成膜される。この場合、ピラー３ｄの側面を再び露出させるには、酸化膜ウエットエッチでピラー側面保護酸化膜３ｈ’を除去し、次に、窒化膜ウエットエッチでサイドウォール窒化膜３ｆを除去し、次に、酸化膜ウエットエッチで犠牲酸化膜３ｅを除去しなければならない。本実施の形態では、これらの３工程を不要にできる。
【００３２】
また、関連する半導体装置の製造方法では、図３Ｂに示すように、再び露出させたピラー３ｄの側面には、ピラー側面拡散層３ｇ’が残り、トランジスタの特性を劣化させる。本実施の形態では、独立した除去工程を実施することなくピラー側面拡散層３ｇ’を除去することができる。
【００３３】
以下、図４乃至図３２を参照して、本実施の形態に係る半導体装置の製造方法について詳細に説明する。
【００３４】
先ず、図４に示すように、半導体基板１、例えばＳｉ基板、の表面上にマット酸化膜２ａ及びマスク窒化膜２ｂをこの順に成膜する。そして、マスク窒化膜２ｂの表面全面にレジストＲを塗布し、レジストＲを素子分離領域２に対応するパターンにパターニングする。即ち、レジストＲは、複数のライン状の開口がＹ方向に直線的に延在し、Ｘ方向に繰り返すパターンでパターニングされる。なお、加工寸法が小さい場合は、ダブルパターニング法を用いてもよい。
【００３５】
次に、図５に示すように、ドライエッチングにより、マスク窒化膜２ｂ、マット酸化膜２ａ及び半導体基板１をこの順にエッチングし、シャロウトレンチ２ｃを形成する。なお、レジストＲは、エッチングの進行に伴い薄膜化し消滅する。
【００３６】
次に、半導体基板１の露出面、即ち、シャロウトレンチ２ｃの内面、を熱拡散により酸化し保護酸化膜（図示せず）を形成する。続いて、図６に示すように、シャロウトレンチ２ｃの内部を埋めるように素子分離絶縁膜２ｄを形成し、半導体基板１の表面が露出するまで素子分離絶縁膜２ｄの表面をＣＭＰ（Chemical Mechanical Polishing）及びエッチングにより研削する。素子分離絶縁膜２ｄとしては、例えば、シリコン酸化膜またはシリコン窒化膜もしくはその積層膜を用いることができる。
【００３７】
こうして、素子分離領域（以降ＳＴＩ：Shallow Trench Isolation）２を形成する。これにより、半導体基板１の表面に、Ｙ方向に延在し、Ｘ方向に繰り返す活性領域１ａとＳＴＩ２の繰り返しパターンが形成される。
【００３８】
次に、図７に示すように、半導体基板１及びＳＴＩ２の表面にマット酸化膜３ａ及びマスク窒化膜３ｂをこの順に成膜する。そして、マスク窒化膜３ｂの表面全面にレジストＲを塗布し、レジストＲをゲートトレンチ３ｃに対応するパターンにパターニングする。即ち、レジストＲは、複数のライン状の開口がＸ方向に直線的に延在し、Ｙ方向に繰り返すパターンでパターニングされる。なお、加工寸法が小さい場合は、ダブルパターニング法を用いてもよい。
【００３９】
次に、図８に示すように、ドライエッチングにより、マスク窒化膜３ｂ、マット酸化膜３ａ、及び活性層１ａとＳＴＩ２をこの順にエッチングし、ゲートトレンチ３ｃを形成する。ゲートトレンチ３ｃの幅は、１３０ｎｍ程度が望ましく、ゲートトレンチ３ｃの深さは、ＳＴＩ２の半分程度が望ましい。
【００４０】
ゲートトレンチ３ｃの底面と側面には、活性層１ａとＳＴＩ２がストライプ状に現れる。活性層１ａには、ＳＴＩ２とゲートトレンチ３ｃに周囲を囲まれたピラー３ｄが形成される。
【００４１】
次に、図９に示すように、熱酸化により、ゲートトレンチ３ｃの底面と側面に露出している活性領域１ａの表面を酸化し犠牲酸化膜３ｅ（第１の絶縁膜）を形成する。ここで、犠牲酸化膜３ｅの膜厚は、２．５ｎｍ程度が望ましい。
【００４２】
次に、図１０に示すように、ゲートトレンチ３ｃの底面と側面を含む露出面全面にサイドウォール窒化膜３ｆを薄く成膜する。ここで、サイドウォール窒化膜３ｆの厚さは、１５ｎｍ程度が望ましい。
【００４３】
次に、図１１に示すように、エッチバックによりサイドウォール窒化膜３ｆの一部を除去し、ゲートトレンチ３ｃの側面にサイドウォール窒化膜３ｆ（第２の絶縁膜）を残す。ゲートトレンチ３ｃの側壁に残されたサイドウォール窒化膜３ｆは、次の工程のイオン注入で、ピラー３ｄの側壁へのイオンの進入を阻止するマスクとなる。
【００４４】
次に、図１２に示すように、底部拡散層ビットライン３ｇを形成する。底部拡散層ビットライン３ｇの形成は、例えば、イオン注入により不純物例えばＡｓやＰを高濃度でゲートトレンチ３ｃの底部に導入し、拡散させることにより行う。互いに隣接するゲートトレンチ３ｃの底部にそれぞれ形成された拡散層（高濃度領域）を、それらの間に位置するピラー３ｄの下部で互いに接続させる。底部拡散層ビットライン３ｇがＳＴＩ２より深くまで広がらないように、注入エネルギーの調整が行なわれる。このとき、サイドウォール窒化膜３ｆと犠牲酸化膜３ｅを通して、不純物がピラー３ｄ側面部にも注入されてしまい、ピラー側面拡散層３ｇ’が形成されてしまう。
【００４５】
次に、ゲートトレンチ３ｃの底に底部絶縁酸化膜３ｈ（第３の絶縁膜）を成膜するとともに、サイドウォール窒化膜３ｆと犠牲酸化膜３ｅならびにピラー側面拡散層３ｇ’を除去する。これは、ＨＤＰ−ＣＶＤ装置を用い、後述する条件で、成膜１０〜２５秒とエッチング５〜２０秒とを繰り返し行うことにより実現できる。
【００４６】
ＨＤＰ−ＣＶＤ装置を用いた成膜工程では、側壁に比べて水平面に膜が形成されやすい。このため、主にマスク窒化膜３ｂの上面とゲートトレンチ３ｃの底面の上に底部保護酸化膜３ｈが成膜される。
【００４７】
一方、ＨＤＰ−ＣＶＤ装置を用いたエッチング工程では、側壁も水平面と同様にスパッタエッチされる。成膜工程で水平面上に形成される底部保護酸化膜３ｈの膜厚よりも、エッチングされる膜厚を小さくすることで、ゲートトレンチ３ｃの底部に形成された底部保護酸化膜３ｈを残しつつ、ゲートトレンチ３ｃの側壁をエッチングすることができる。
【００４８】
上記ＨＤＰ−ＣＶＤ装置を用いた成膜工程とエッチング工程を繰り返すことで、ゲートトレンチ３ｃの底部に形成される底部保護酸化膜３ｈの膜厚を増加させつつ、サイドウォール窒化膜３ｆ、犠牲酸化膜３ｅ及びピラー側面拡散層３ｇ’を順次スパッタエッチすることができる。これによりサイドウォール窒化膜３ｆと、犠牲酸化膜３ｅ及びピラー側面拡散層３ｇ’を取り去ることができる。
【００４９】
図１３に、ＨＤＰ−ＣＶＤ装置を用いた成膜工程とエッチング工程を何度か繰り返し、ゲートトレンチ３ｃ側面のサイドウォール窒化膜３ｆが除去された状態を示す。また、図１４に、ＨＤＰ−ＣＶＤ装置を用いる工程を終えた状態を示す。
【００５０】
図１４を参照すると、マスク窒化膜３ｂの上面とゲートトレンチ３ｃの底面は水平面であるため、これらの表面上には底部保護酸化膜３ｈが成膜されている。底部保護酸化膜３ｈは、下部拡散層３ｇと後に形成されるゲート電極膜（図１６の３ｊ）とを分離するために必要である。なお、底部保護酸化膜３ｈの厚さは、４０ｎｍ程度が望ましい。
【００５１】
また、ピラー３ｄの側面を含むゲートトレンチ３ｃ側面は、スパッタエッチされ、サイドウォール窒化膜３ｆ、犠牲酸化膜３ｅ及びピラー側面拡散層３ｇ’のいずれも存在しない。
【００５２】
このように、本実施の形態では、底部保護酸化膜３ｈを形成する工程により、サイドウォール窒化膜３ｆ、犠牲酸化膜３ｅ及びピラー側面拡散層３ｇ’を除去することができる。つまり、関連する半導体装置の製造方法において必要とされる、ピラー３ｄの側面に形成されるピラー側面絶縁酸化膜３ｈ’と犠牲酸化膜３ｅとサイドウォール窒化膜３ｆ及びピラー側面拡散層３ｇ’を除去するための工程を省略することができる。
【００５３】
次に、図１５に示すように、熱酸化により、ゲートトレンチ３ｄの側面に露出している活性領域１ａ表面（ピラー３ｄのＹ方向側面）を酸化しゲート酸化膜３ｉを形成する。ここで、ゲート酸化膜３ｉの膜厚は５ｎｍ程度が望ましい。また、酸化膜を形成する代わりに、Ｈｉ−Ｋ膜をゲート絶縁膜として成膜するようにしてもよい。
【００５４】
次に、図１６に示すように、ゲートトレンチ３ｃの底と側面を含む露出面全面にゲート導電膜３ｊを成膜する。ここで、ゲート導電膜３ｊとしては、Ｐ−ドープポリシリコン、あるいはＴｉＮ膜をバリア膜としたＷ等の金属膜が望ましい。
【００５５】
次に、図１７に示すように、ゲートトレンチ３ｃの側面にゲート導電膜３ｊが残るように、ゲート導電膜３ｊをエッチバックし、さらに、マスク窒化膜３ｂ上面の底部絶縁酸化膜３ｈを取り除く。これにより、ゲートトレンチ３ｃの側面にＸ方向に延在し、各ゲートトレンチ３ｃ内でＹ方向に２つに分離した埋め込みワード線３ｋ１，３ｋ２が形成される。なお、埋め込みワード線３ｋ１，３ｋ２の上端がマスク窒化膜３ｂ上面より低い位置となるように、エッチバック条件は調整される。
【００５６】
次に、図１８に示すように、ゲートトレンチ３ｃを充填する第一層間絶縁膜４を形成する。第一層間絶縁膜４の形成は、絶縁膜例えばシリコン酸化膜を全面に成膜し、窒化膜３ｂをストップ膜とするＣＭＰにより、その上面を平坦化することで行える。第一層間絶縁膜４としてＳＯＤ（Spin-On Dielectric）を用いることもできる。この場合、ゲートトレンチ３ｃにＳＯＤを充填後、ＳＯＤを熱処理により改質してＳＯＤ膜を形成する。
【００５７】
次に、図１９に示すように、窒化膜ウエットエッチングによりマスク窒化膜３ｂをエッチング除去する。それから、イオン注入によりピラー３ｄの上部に、不純物例えばＰやＡｓ等を中濃度で薄く注入し、ＳＤ拡散層３ｍを形成する。
【００５８】
次に、図２０に示すように、酸化膜エッチバックにより、マット酸化膜３ａ分の厚みをエッチバックし、ピラー３ｄの上面（ＳＤ拡散層３ｍ）とＳＴＩ２の上面を露出させる。なお、このとき、第一層間絶縁膜４も同じ厚みだけエッチバックされる。
【００５９】
次に、図２１に示すように、ピラー３ｄの上面（ＳＤ拡散層３ｍ）とＳＴＩ２上面等を含む露出面全面にサイドウォール窒化膜３ｎを成膜する。
【００６０】
次に、図２２に示すように、エッチバックによりピラー３ｄの上面（ＳＤ拡散層３ｍ）とＳＴＩ２上面等及び第一層間絶縁膜４上面のサイドウォール窒化膜３ｎを取り除き、第一層間絶縁膜４側面と埋め込みワード線３ｋ１，３ｋ２の上部側面にサイドウォール窒化膜３ｎを残す。
【００６１】
次に、図２３に示すように、選択エピタキシャル成長により、ピラー３ｄの上面（ＳＤ拡散層３ｍ）にエピタキシャル成長層３ｐ’を形成する。このエピタキシャル成長層３ｐ’は、Ｙ方向に関して、サイドウォール絶縁膜３ｎに規整され、サイドウォール絶縁膜３ｎに接する垂直面を持つ。一方、Ｘ方向に関しては、自由な成長面を持ち、隣接するエピタキシャル成長層３ｐ’との間には隙間が開いている。
【００６２】
次に、イオン注入により、エピタキシャル成長層３ｐ’全体に不順物例えばＡｓやＰを高濃度すなわちＳＤ拡散層３ｍより高濃度で注入し、上部拡散層３ｐを形成する。
【００６３】
次に、図２４に示すように、上部拡散層３ｐの表面を含む露出面全面にＣｏ（コバルト）膜３ｑ’を成膜する。
【００６４】
次に、熱処理を加えてＣｏ膜３ｑ’をシリサイド化する。Ｃｏ膜３ｑ’のシリサイド化は、上部拡散層３ｐの表面上で生じるが、第１層間絶縁膜４の表面上など他の部分では生じない。この後、反応しなかったＣｏ膜３ｑ’をウエットエッチで除去することにより、図２５に示すように、上部拡散層３ｐの上にＣｏＳｉ層３ｑを形成することができる。
【００６５】
次に、図２６に示すように、隣り合う上部拡散層３ｐの間を含む露出面全面に厚く第二層間絶縁膜５例えばシリコン酸化膜を成膜し、その表面をＣＭＰで平坦化する。
【００６６】
次に、図２７に示すように、第二層間絶縁膜５を貫通する容量コンタクトプラグ６を形成する。容量コンタクトプラグ６を形成するため、まず、リソグラフィとドライエッチングを用いて、上部拡散層３ｐ直上の第二層間絶縁膜５に容量コンタクトホール６ａを開口する。これにより容量コンタクトホール６ａの底に上部拡散層３ｐ上のＣｏＳｉ層３ｑの表面が露出する。次に、容量コンタクトホール６ａを充填するようにＣＶＤで導電膜６ｂ例えばタングステンを成膜する。そして、導電膜６ｂの表面をＷＣＭＰで第二層間絶縁膜５が露出するまで平坦化し容量コンタクトプラグ６を形成する。
【００６７】
次に、図２８に示すように、ＣＶＤで第三層間絶縁膜７を厚く成膜する。第三層間絶縁膜７の厚さは、次に形成するキャパシタ（図１Ｂ，図１Ｃの８）の下部電極（図３０の８ｂ）の高さを決定する。
【００６８】
次に、図２９に示すように、リソグラフィとドライエッチングで、容量コンタクト直上の第三層間絶縁膜７にシリンダーホール８ａを形成する。シリンダーホール８ａの底には、容量コンタクト６の上面及びその周囲の第二層間絶縁膜５の表面が露出する。
【００６９】
次に、図３０に示すように、シリンダーホール８ａの底と側面を含む露出面全面に、ＡＬＤ（Atomic Layer Deposition）−ＴｉＮ（窒化チタン）膜を成膜する。続いて、第三層間絶縁膜７上に形成されたＡＬＤ−ＴｉＮ膜を除去し、シリンダーホール８ａの底と側面上にＡＬＤ−ＴｉＮ膜を残す。シリンダーホール８ａの底と側面上に残されたＡＬＤ−ＴｉＮ膜が下部電極８ｂを構成する。
【００７０】
次に、図３１に示すように、ＣＶＤにより、下部電極８ｂの内側を含む露出面全面に容量絶縁膜８ｃ例えばＨｉ−Ｋ膜を形成する。続いて、シリンダーホール８ａを埋設し容量絶縁膜８ｃ全面を覆う上部電極膜８ｄ例えばＰドープポリシリコンをＣＶＤで成膜する。これにより、下部電極８ｂの内側を容量として使用するキャパシタ８が形成される。次に、上部電極膜８ｄの上面を覆うように、保護絶縁膜９を形成する。
【００７１】
なお、本実施の形態では、下部電極８ｂの内側を容量として使用するキャパシタ８としているが、この形のキャパシタに限るわけではなく、クラウン型等のほかの形のキャパシタでもかまわない。
【００７２】
以上のようにして、図１Ａ〜１Ｃを参照して説明した半導体装置が完成する。
【００７３】
次に、図３２を参照して、上述した半導体装置の製造方法に使用されるＨＤＰ−ＣＶＤ装置について説明する。
【００７４】
図３２は、ＨＤＰ−ＣＶＤ装置の構成の一例を示す断面模式図である。
【００７５】
図示のように、ＨＤＰ−ＣＶＤ装置は、ウエハー３２１を載置するステージ３２２を内部に備えたチャンバー３２３と、チャンバー３２３の内部を所定の圧力に維持するターボ分子ポンプ３２４と、チャンバー３２３内に原料ガスを供給する供給管としてのトップノズル３２５及びサイドノズル３２６と、チャンバー３２３の周囲に配置されたトップコイル３２７及びサイドコイル３２８と、を備えている。
【００７６】
トップコイル３２７及びサイドコイル３２８にはそれぞれ図示しないＲＦ（Radio Frequency）ジェネレータが接続されている。また、ステージ３２２にも、別のＲＦジェネレータが接続されている。
【００７７】
図示のＨＤＰ−ＣＶＤ装置において、ウエハー３２１は、チャンバー３２３内のステージ３２２上に載置される。ステージ３２２上に載置されたウエハー３２１は図示しないヒーター等により加熱される。
【００７８】
トップノズル３２５及びサイドノズル３２６を通じて、原料ガスがチャンバー３２３内に導入される。チャンバー３２３内の圧力は、ターボ分子ポンプ３２４によって所定の圧力に保持される。反応後の原料ガス、余剰ガスはターボ分子ポンプ３２４から図示しない排出管を通じてチャンバー外に排出される。
【００７９】
チャンバー３２３内に原料ガスが導入された状態で、トップコイル３２７及びサイドコイル３２８に高周波電力（ソースパワー）が供給されると、チャンバー３２３内に誘導結合によるプラズマが発生する。また、ステージ３２２に独立した制御用の高周波電力（バイアスパワー）を加えることができる。ソースパワーとバイアスパワーを独立して制御することにより、成膜に寄与するイオンの動きを制御し、ウエハー３２１上に堆積する膜の状態を調節することができる。
【００８０】
本実施の形態では、シリコン酸化膜を底部保護酸化膜３ｈとして堆積させる。また、原料ガスに代えてエッチングガスをチャンバー３２３内に供給することにより、サイドウォール窒化膜３ｆ、犠牲酸化膜３ｅ及びピラー側面拡散層３ｇ’をエッチングする。
【００８１】
底部保護酸化膜３ｈを成膜する場合の条件は、例えば、以下のように設定することができる。
【００８２】
設定値
成膜
Ｏ２：６５ｓｃｃｍ（トップノズル３２５）、
ＳｉＨ４：０ｓｃｃｍ（トップノズル３２５）＋２５ｓｃｃｍ（サイドノズル３２６）、
Ｈ２：５６０ｓｃｃｍ（トップノズル３２５）＋４７０ｓｃｃｍ（サイドノズル３２６）、
ソースパワー：９０００Ｗ（トップコイル３２７）＋６０００Ｗ（サイドコイル３２８）、
バイアスパワー：３０００Ｗ。
【００８３】
エッチング
Ｏ２：５０ｓｃｃｍ（トップノズル３２５）、
ＮＦ３：４０ｓｃｃｍ（トップノズル３２５）＋８０ｓｃｃｍ（サイドノズル３２６）、
Ｈ２：３３０ｓｃｃｍ（トップノズル３２５）＋３２０ｓｃｃｍ（サイドノズル３２６）、
ソースパワー：６０００Ｗ（トップコイル３２７）＋４０００Ｗ（サイドコイル３２８）、
バイアスパワー：２０００Ｗ。
【００８４】
処理時間
成膜１５秒＋エッチング１０秒の繰り返し。
【００８５】
上記設定値は一例であり、底部保護酸化膜３ｈを成膜する場合の条件は、下記の範囲内にあることが望ましい。
【００８６】
成膜
Ｏ２：５０〜７０ｓｃｃｍ（トップノズル３２５）＋０〜１０ｓｃｃｍ（サイドノズル３２６）、
ＳｉＨ４：０〜１０ｓｃｃｍ（トップノズル３２５）＋１５〜４０ｓｃｃｍ（サイドノズル３２６）、
Ｈ２：５５０〜５８０ｓｃｃｍ（トップノズル３２５）＋４５０〜５００ｓｃｃｍ（サイドノズル３２６）、
ソースパワー：８５００〜９２００Ｗ（トップコイル３２７）＋５８００〜６４００Ｗ（サイドコイル３２８）、
バイアスパワー：２５００〜３５００Ｗ。
【００８７】
エッチング
Ｏ２：５０〜７０ｓｃｃｍ（トップノズル３２５）＋０〜１０ｓｃｃｍ（サイドノズル３２６）、
ＮＦ３：３０〜５０ｓｃｃｍ（トップノズル３２５）＋７０〜１００ｓｃｃｍ（サイドノズル３２６）、
Ｈ２：３００〜３５０ｓｃｃｍ（トップノズル３２５）＋３００〜３５０ｓｃｃｍ（サイドノズル３２６）、
ソースパワー：５５００〜６２００Ｗ（トップコイル３２７）＋３８００〜４４００Ｗ（サイドコイル３２８）、
バイアスパワー：１７００〜２４００Ｗ。
【００８８】
処理時間
成膜１０〜２５秒＋エッチング５〜２０秒の繰り返し。
【００８９】
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されず、本発明の趣旨を逸脱しない範囲で種々の変形、変更が可能である。
【００９０】
例えば、ＨＤＰ−ＣＶＤ装置を用いる工程以外の工程では、種々の公知の成膜材料及び成膜方法を適宜選択することができる。
【符号の説明】
【００９１】
１    半導体基板
１ａ    活性領域
２    素子分離領域（ＳＴＩ)
２ａ    マット酸化膜
２ｂ    マスク窒化膜
２ｃ    シャロウトレンチ
２ｄ    素子分離絶縁膜
３    ピラートランジスタ
３ａ    マット酸化膜
３ｂ    マスク窒化膜
３ｃ    ゲートトレンチ
３ｄ    ピラー
３ｅ    犠牲酸化膜
３ｆ    サイドウォール窒化膜
３ｇ    底部拡散層ビットライン
３ｇ’    ピラー側面拡散層
３ｈ    底部保護酸化膜
３ｈ’    ピラー側面保護酸化膜
３ｉ    ゲート酸化膜
３ｊ    ゲート導電膜
３ｋ１，３ｋ２    埋め込みワード線
３ｍ    ＳＤ拡散層
３ｎ    サイドウォール窒化膜
３ｐ    上部拡散層
３ｐ’    エピタキシャル成長層
３ｑ    ＣｏＳｉ層
３ｑ’    Ｃｏ膜
４    第一層間絶縁膜
５    第二層間絶縁膜
６    容量コンタクト
６ａ    容量コンタクトホール
６ｂ    導電膜
７    第三層間絶縁膜
８    キャパシタ
８ａ    シリンダーホール
８ｂ    下部電極
８ｃ    容量絶縁膜
８ｄ    上部電極
９    保護絶縁膜
３２１    ウエハー
３２２    ステージ
３２３    チャンバー
３２４    ターボ分子ポンプ
３２５    トップノズル
３２６    サイドノズル
３２７    トップコイル
３２８    サイドコイル
【図１Ａ】
2014045064.tif 000003
【図１Ｂ】
2014045064.tif 000004
【図１Ｃ】
2014045064.tif 000005
【図２Ａ】
2014045064.tif 000006
【図２Ｂ】
2014045064.tif 000007
【図２Ｃ】
2014045064.tif 000008
【図３Ａ】
2014045064.tif 000009
【図３Ｂ】
2014045064.tif 000010
【図４】
2014045064.tif 000011
【図５】
2014045064.tif 000012
【図６】
2014045064.tif 000013
【図７】
2014045064.tif 000014
【図８】
2014045064.tif 000015
【図９】
2014045064.tif 000016
【図１０】
2014045064.tif 000017
【図１１】
2014045064.tif 000018
【図１２】
2014045064.tif 000019
【図１３】
2014045064.tif 000020
【図１４】
2014045064.tif 000021
【図１５】
2014045064.tif 000022
【図１６】
2014045064.tif 000023
【図１７】
2014045064.tif 000024
【図１８】
2014045064.tif 000025
【図１９】
2014045064.tif 000026
【図２０】
2014045064.tif 000027
【図２１】
2014045064.tif 000028
【図２２】
2014045064.tif 000029
【図２３】
2014045064.tif 000030
【図２４】
2014045064.tif 000031
【図２５】
2014045064.tif 000032
【図２６】
2014045064.tif 000033
【図２７】
2014045064.tif 000034
【図２８】
2014045064.tif 000035
【図２９】
2014045064.tif 000036
【図３０】
2014045064.tif 000037
【図３１】
2014045064.tif 000038
【図３２】
2014045064.tif 000039