(57)【要約】【課題】データ・レーン数を低減してもジッタや周波数変化への追従特性が劣化することのないデータ伝送システムを提供する。【解決手段】パラレル・データ信号をシリアル・データ信号に変換するパラレル・シリアル変換部２２を有する送信装置２０と、出力されるシリアル・データ信号を伝送するデータ・レーンＤ１と、シリアル・データ信号をパラレル・データ信号に変換するためのクロック信号を伝送するクロック・レーンＣ１と、伝送されるシリアル・データ信号をクロック・レーンを介して伝送されるクロック信号に基いてパラレル・データ信号に変換するシリアル・パラレル変換部３１を有する受信装置３０と、クロック信号の周波数を所定の逓倍数で逓倍すると共に、シリアル・データ信号に、逓倍数に応じてデータ列の区切りを識別する識別符号を付加する送信データ変換部２１とを備える。【選択図】図１
2014045400.tif 000002
【特許請求の範囲】
【請求項１】
複数種類のパラレル・データ信号をシリアル・データ信号に変換するパラレル・シリアル変換手段を有する送信装置と、
前記送信装置から出力されるシリアル・データ信号を伝送する１または２以上のデータ・レーンと、
前記シリアル・データ信号をパラレル・データ信号に変換するためのクロック信号を伝送するクロック・レーンと、
前記データ・レーンを介して伝送される前記シリアル・データ信号を前記クロック・レーンを介して伝送される前記クロック信号に基いてパラレル・データ信号に変換するシリアル・パラレル変換手段を有する受信装置と、
前記クロック信号の周波数を所定の逓倍数で逓倍すると共に、前記パラレル・シリアル変換手段で変換されるシリアル・データ信号に、前記逓倍数に応じてデータ列の区切りを識別する識別符号を付加する送信データ変換手段と
を備えることを特徴とするデータ伝送システム。
【請求項２】
前記所定の逓倍数は、２以上の整数であることを特徴とする請求項１に記載のデータ伝送システム。
【請求項３】
前記データ・レーンを介して伝送されるシリアル・データ信号を前記クロック・レーンを介して伝送されるクロック信号に基いてパラレル・データ信号に変換するシリアル・パラレル変換手段を有する受信装置を備えることを特徴とする請求項１または２に記載のデータ伝送システム。
【請求項４】
前記識別符号は、前記シリアル・データ信号において、前記クロック信号に対して固定されたビット位置に配置されることを特徴とする請求項１〜３のいずれか１項に記載のデータ伝送システム。
【請求項５】
前記識別符号は、１ビットのデータ列で構成されることを特徴とする請求項１〜４のいずれか１項に記載のデータ伝送システム。
【請求項６】
前記識別符号は、所定の有意情報を兼ねることを特徴とする請求項１〜５のいずれか１項に記載のデータ伝送システム。
【請求項７】
前記所定の有意情報は、前記パラレル・データ信号に関するフォーマット情報であることを特徴とする請求項６に記載のデータ伝送システム。
【請求項８】
前記所定の有意情報は、前記パラレル・データ信号に関する暗号処理のタイミング情報であることを特徴とする請求項６に記載のデータ伝送システム。
【請求項９】
前記パラレル・シリアル変換手段および前記送信データ変換手段は、前記所定の逓倍数に対応した数のＰＬＬ素子を有するＰＬＬ回路に接続されていることを特徴とする請求項１〜８のいずれか１項に記載のデータ伝送システム。
【請求項１０】
前記受信装置は、前記シリアル・パラレル変換手段で変換された信号を元のパラレル・データ信号に復号する出力データ変換手段を備えることを特徴とする請求項１〜９のいずれか１項に記載のデータ伝送システム。
【請求項１１】
前記シリアル・パラレル変換手段は、前記所定の逓倍数に対応した数のＤＬＬ素子を有するＤＬＬ回路に接続され、前記出力データ変換手段は、前記ＤＬＬ回路に接続されて所定のクロックを生成するクロック生成手段に接続されていることを特徴とする請求項１０に記載のデータ伝送システム。
【請求項１２】
複数種類のパラレル・データ信号をシリアル・データ信号に変換するパラレル・シリアル変換手段を有する送信装置であって、
出力されるシリアル・データ信号を伝送する１または２以上のデータ・レーンと、前記シリアル・データ信号をパラレル・データ信号に変換するためのクロック信号を伝送するクロック・レーンとに接続され、
前記クロック信号の周波数を所定の逓倍数で逓倍すると共に、前記パラレル・シリアル変換手段で変換されるシリアル・データ信号に、前記逓倍数に応じてデータ列の区切りを識別する識別符号を付加する送信データ変換手段を備えることを特徴とする送信装置。
【請求項１３】
前記所定の逓倍数は、２以上の整数であることを特徴とする請求項１２に記載の送信装置。
【請求項１４】
データ・レーンを介して伝送されるシリアル・データ信号をクロック・レーンを介して伝送されるクロック信号に基いてパラレル・データ信号に変換するシリアル・パラレル変換手段を有する受信装置であって、
前記クロック信号の周波数は、所定の逓倍数で逓倍され、前記シリアル・データ信号は、前記逓倍数に応じてデータ列の区切りを識別する識別符号が付加されていることを特徴とする受信装置。
【請求項１５】
前記所定の逓倍数は、２以上の整数であることを特徴とする請求項１４に記載の受信装置。
【請求項１６】
請求項１〜１１の何れか１項に記載のデータ伝送システムを備えることを特徴とする電気機器。
【請求項１７】
請求項１２または１３に記載の送信装置を備えることを特徴とする電気機器。
【請求項１８】
請求項１４または１５に記載の受信装置を備えることを特徴とする電気機器。
【請求項１９】
伝送用のクロック信号の周波数を所定の逓倍数で逓倍すると共に、所定のパラレル・シリアル変換手段で変換されるシリアル・データ信号に、前記逓倍数に応じてデータ列の区切りを識別する識別符号を付加して送受信することを特徴とするデータ送受信方法。
【請求項２０】
前記所定の逓倍数は、２以上の整数であることを特徴とする請求項１９に記載のデータ送受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ伝送システム、送信装置、受信装置およびデータ送受信方法に関する。
【背景技術】
【０００２】
電線を介してパルス信号を伝送する場合、電線の外来ノイズの影響による信号エラーを防止する伝送方法として、差動信号伝送方式を適用したデータ伝送システム（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ：ＬＶＤＳ）（以下、ＬＶＤＳシステムとも呼ぶ）が知られている。
【０００３】
このＬＶＤＳシステムでは、送信側回路は、送信すべきパルス信号を正相（＋側）及び逆相（−側）の２つのパルス信号（即ち、差動信号）として伝送する。
【０００４】
伝送路としては、例えば、変換されたシリアル・データ信号を伝送する複数のデータ・レーンと、シリアル・データ信号をパラレル・データ信号に変換するためのクロック信号を伝送するクロック・レーンとが対となった伝送線が用いられる。
【０００５】
ＬＶＤＳシステムに関する技術は種々提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−７８０２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ここで、従来のＬＶＤＳシステムは、例えばディスプレイ等の画像表示装置などにおけるデータの送受信に適用された場合に、クロック・レーンで伝送されるクロックは、ドット・クロック（ディスプレイの１ドットを表示するために必要な時間の逆数）と同じ周波数であった。
【０００８】
したがって、このドット・クロックの１周期には、その周波数で決定されるビット数のシリアル・データが、各データ・レーンに割り当てられていた。
【０００９】
ところが、コストの削減等の要請により、ＬＶＤＳシステムのデータ・レーン数を低減しようとした場合に、従来のＬＶＤＳシステムでは、ジッタや周波数変化への追従特性が劣化するという問題があった。
【００１０】
本発明の目的は、データ・レーン数を低減してもジッタや周波数変化への追従特性が劣化することのないデータ伝送システム、送信装置、受信装置およびデータ送受信方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明の一態様によれば、複数種類のパラレル・データ信号をシリアル・データ信号に変換するパラレル・シリアル変換手段を有する送信装置と、前記送信装置から出力されるシリアル・データ信号を伝送する１または２以上のデータ・レーンと、前記シリアル・データ信号をパラレル・データ信号に変換するためのクロック信号を伝送するクロック・レーンと、前記データ・レーンを介して伝送される前記シリアル・データ信号を前記クロック・レーンを介して伝送される前記クロック信号に基いてパラレル・データ信号に変換するシリアル・パラレル変換手段を有する受信装置と、前記クロック信号の周波数を所定の逓倍数で逓倍すると共に、前記パラレル・シリアル変換手段で変換されるシリアル・データ信号に、前記逓倍数に応じてデータ列の区切りを識別する識別符号を付加する送信データ変換手段とを備えるデータ伝送システムが提供される。
【００１２】
本発明の他の態様によれば、複数種類のパラレル・データ信号をシリアル・データ信号に変換するパラレル・シリアル変換手段を有する送信装置であって、出力されるシリアル・データ信号を伝送する１または２以上のデータ・レーンと、前記シリアル・データ信号をパラレル・データ信号に変換するためのクロック信号を伝送するクロック・レーンとに接続され、前記クロック信号の周波数を所定の逓倍数で逓倍すると共に、前記パラレル・シリアル変換手段で変換されるシリアル・データ信号に、前記逓倍数に応じてデータ列の区切りを識別する識別符号を付加する送信データ変換手段を備える送信装置が提供される。
【００１３】
本発明の他の態様によれば、データ・レーンを介して伝送されるシリアル・データ信号をクロック・レーンを介して伝送されるクロック信号に基いてパラレル・データ信号に変換するシリアル・パラレル変換手段を有する受信装置であって、前記クロック信号の周波数は、所定の逓倍数で逓倍され、前記シリアル・データ信号は、前記逓倍数に応じてデータ列の区切りを識別する識別符号が付加されている受信装置が提供される。
【００１４】
本発明の他の態様によれば、伝送用のクロック信号の周波数を所定の逓倍数で逓倍すると共に、所定のパラレル・シリアル変換手段で変換されるシリアル・データ信号に、前記逓倍数に応じてデータ列の区切りを識別する識別符号を付加して送受信するデータ送受信方法が提供される。
【発明の効果】
【００１５】
本発明によれば、データ・レーン数を低減してもジッタや周波数変化への追従特性が劣化することのないデータ伝送システム、送信装置、受信装置およびデータ送受信方法を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態に係るデータ伝送システムの機能構成を示す機能ブロック図。
【図２】第１実施例に係るデータ伝送システムの概略構成を示すブロック構成図。
【図３】第１実施例に係るデータ伝送システムにおける１ドット・クロック期間の低電圧差動信号のタイムチャート。
【図４】第１実施例に係るデータ伝送システムにおけるタイムチャートであり、（ａ）パラレル入力に係るタイムチャート、（ｂ）送信内部におけるタイムチャート、（ｃ）シリアル・データに係るタイムチャート、（ｄ）受信内部におけるタイムチャート、（ｅ）パラレル出力に係るタイムチャート。
【図５】第２実施例に係るデータ伝送システムの概略構成を示すブロック構成図。
【図６】第２実施例に係るデータ伝送システムにおける１ドット・クロック期間の低電圧差動信号のタイムチャート。
【図７】比較例に係るデータ伝送システムの概略構成を示すブロック構成図。
【図８】比較例に係るデータ伝送システムにおける１ドット・クロック期間の低電圧差動信号のタイムチャート。
【図９】比較例においてデータ・レーンを低減した場合の１ドット・クロック期間の低電圧差動信号のタイムチャート。
【発明を実施するための形態】
【００１７】
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１８】
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１９】
[実施の形態]
本実施の形態に係るデータ伝送システム１は、図１の機能ブロック図に示すように、複数種類のパラレル・データ信号をシリアル・データ信号に変換するパラレル・シリアル変換手段１２０を有する送信装置２０と、送信装置２０から出力されるシリアル・データ信号を伝送する１または２以上のデータ・レーンＤ１と、シリアル・データ信号をパラレル・データ信号に変換するためのクロック信号を伝送するクロック・レーンＣ１と、データ・レーンＤ１を介して伝送されるシリアル・データ信号をクロック・レーンＣ１を介して伝送されるクロック信号に基いてパラレル・データ信号に変換するシリアル・パラレル変換手段１３０を有する受信装置３０と、クロック信号の周波数を所定の逓倍数で逓倍すると共に、パラレル・シリアル変換手段１２０で変換されるシリアル・データ信号に、逓倍数に応じてデータ列の区切りを識別する識別符号を付加する送信データ変換手段（送信データ変換部２１）とを備えている。
【００２０】
なお、所定の逓倍数は、２以上の整数とすることができる。
【００２１】
（ＬＶＤＳ）
ここで、ＬＶＤＳとは、例えば、数１００Ｍビット／秒以上の高速信号伝送を実現するために、振幅を約数１００ｍＶ程度に減らした伝送方式である。
【００２２】
ＬＶＤＳは、高速な信号の伝送が可能、ノイズの発生が少ない、外来ノイズよる影響を受けにくい、消費電力が少ないなどの特徴を有し、通信機器やネットワーク装置、液晶モニタなど様々な分野で利用されている。
【００２３】
また、ＬＶＤＳによれば、例えば、ＲＧＢの各階調数が６〜１０ビットのビデオ信号を伝送するために必要な信号線数は、従来におけるＣＭＯＳ／ＴＴＬ方式で２０〜４０本程度であるのに比して、例えば、４対（データ・レーンが３対、クロック・レーンが１対）〜６対（データ・レーンが５対、クロック・レーンが１対）程度に削減できるという利点がある。
【００２４】
（比較例）
本発明の実施例を説明する前に、図７〜９を参照して、比較例に係るデータ伝送システム２００について説明する。
【００２５】
比較例に係るデータ伝送システム２００は、図７のブロック構成図に示すように、複数種類のパラレル・データ信号をシリアル・データ信号に変換するパラレル・シリアル変換部（Ｐ−Ｓ変換部）２２２を有する送信装置２２０と、送信装置２２０から出力されるシリアル・データ信号を伝送する複数（Ｎ本：Ｎは２以上の整数）のデータ・レーンＤ１〜ＤＮと、シリアル・データ信号をパラレル・データ信号に変換するためのクロック信号を伝送するクロック・レーンＣ１と、データ・レーンＤ１〜ＤＮを介して伝送されるシリアル・データ信号をクロック・レーンＣ１を介して伝送されるクロック信号に基いてパラレル・データ信号に変換するシリアル・パラレル変換部（Ｓ−Ｐ変換部）２３１を有する受信装置２３０とを備えている。
【００２６】
そして、送信装置２２０には、例えば、２Ｎ＝１４のパラレル・データ（ＰＤＩ）および１０ＭＨｚのドット・クロック（ＤＣＫＩ）を入力する情報処理装置２１０が接続されている。なお、図７に示す例では、パラレル・データは、ノードｎ２０でＮ＝７ずつに分岐されてパラレル・シリアル変換部２２２に入力される。
【００２７】
また、ドット・クロックは、ノードｎ２１で分岐され、一部はＰＬＬ回路２２３に入力され、７０ＭＨｚのクロック信号としてＰ−Ｓ変換部２２２に入力される。
【００２８】
また、送信装置２２０のＰ−Ｓ変換部２２２は、チャンネル数に対応したチャンネル用差動ドライバ２２４ａ〜２２４ｎを介してデータ・レーンＤ１〜ＤＮに接続されている。
【００２９】
このデータ・レーンＤ１〜ＤＮを介してシリアル・データに変換された伝送データ（ＴＤ）ｄ１〜ｄｎ（＋／−）が伝送される。
【００３０】
また、送信装置２２０のＰ−Ｓ変換部２２２は、クロック用差動ドライバ２２５を介して伝送クロック（ＴＣＣＫ＋／−）を伝送するクロック・レーンＣ１に接続されている。
【００３１】
一方、受信装置２３０のＳ−Ｐ変換部２３１は、チャンネル数に対応したチャンネル用差動レシーバ２３５ａ〜２３５ｎを介してデータ・レーンＤ１〜ＤＮに接続されている。
【００３２】
また、受信装置２３０のＤＬＬ回路２３３は、クロック用差動レシーバ２３６を介してクロック・レーンＣ１に接続されている。
【００３３】
ＤＬＬ回路２３３は、受信した１０ＭＨｚの伝送クロックに所定の遅延処理を行うようになっている。そして、例えば、１０ＭＨｚのサンプリング・クロック（Ｎ＝７）として、Ｓ−Ｐ変換部２３１に入力される。
【００３４】
また、受信装置２３０で受信されたシリアル・データはパラレル・データに変換されて情報処理装置２４０に出力される。この場合に、図７に示す例では、Ｓ−Ｐ変換部２３１で変換されるデータは、例えば、２Ｎ＝１４のパラレル・データ（ＰＤＯ）として情報処理装置２４０に出力される。
【００３５】
また、受信装置２３０のＤＬＬ回路２３３からは、例えば、１０ＭＨｚのドットクロック（ＤＣＫＯ）が情報処理装置２４０に対して出力される。
【００３６】
クロック・レーンＣ１で伝送されるクロックは、ドット・クロック（ディスプレイの１ドットを表示するために必要な時間の逆数）と同じ周波数である。
【００３７】
したがって、このドット・クロックの１周期には、その周波数で決定されるビット数のシリアル・データが、各データ・レーンＤ１〜ＤＮに割り当てられていた。
【００３８】
即ち、図８に示すように、１ドット・クロック（ＣＫ＋／−）の期間ｔ１０〜ｔ１１において、データ・レーンＤ１では差動信号Ｓ１１〜１７、データ・レーンＤ２では差動信号Ｓ２１〜２７というように伝送される。なお、伝送される差動信号は、Ｎ＝７ビットのシリアル・データである。
【００３９】
ここで、受信装置２３０では、シリアル・データを正確に取り込むために、伝送クロックの変化タイミングを基準として、ＤＬＬ回路２３３で位相比較を行うことで、サンプリング・クロックが生成される。
【００４０】
また、伝送クロックには、情報処理装置２１０からのジッタ成分による周波数変動や、ＥＭＩ(Electromagnetic Interference：電磁波妨害)低減のために、周波数変調が施される場合がある。そのため、サンプリング・クロックは、できるだけ応答性が良く、その周波数変化に追従する必要がある。
【００４１】
ところで、コストの低廉化を図るために、データ・レーンの数を削減したいという要望がある。
【００４２】
しかしながら、比較例に係るデータ伝送システム２００において、データ・レーンＤ１〜ＤＮの数を削減しようとした場合に、図９に示すように１周期（ｔ２０〜ｔ２１）に割り当てるビット数を増やすと、伝送クロックに位相比較を行う間隔も長くなってしまう。
【００４３】
これにより、比較例に係るデータ伝送システム２００において、データ・レーンＤ１〜ＤＮの数を削減した場合には、周波数変化への追従性が悪化する。
【００４４】
（第１実施例）
図２〜４を参照して、第１実施例に係るデータ伝送システム１について説明する。
【００４５】
第１実施例に係るデータ伝送システム１は、図２に示すように、複数種類のパラレル・データ信号（ＰＤＩ）をシリアル・データ信号に変換するパラレル・シリアル変換部（Ｐ−Ｓ変換部）２２と、クロック信号の周波数を所定の逓倍数で逓倍すると共に、Ｐ−Ｓ変換部２２で変換されるシリアル・データ信号に、逓倍数に応じてデータ列の区切りを識別する識別符号を付加する送信データ変換部２１とを有する送信装置２０と、送信装置２０から出力されるシリアル・データ信号（ＴＤｄ１＋／−）を伝送する１本のデータ・レーンＤ１と、シリアル・データ信号をパラレル・データ信号に変換するためのクロック信号（ＴＣＣＫ＋／−）を伝送するクロック・レーンＣ１と、データ・レーンＤ１を介して伝送されるシリアル・データ信号をクロック・レーンＣ１を介して伝送されるクロック信号に基いてパラレル・データ信号に変換するシリアル・パラレル変換部（Ｓ−Ｐ変換部）３１を有する受信装置３０とを備えている。
【００４６】
そして、送信装置２０には、例えば、２Ｎ＝１４のパラレル・データ（ＰＤＩ）および１０ＭＨｚのドット・クロック（ＤＣＫＩ）を入力する情報処理装置１０が接続されている。
【００４７】
ドット・クロックは、ノードｎ１で分岐され、一部はＰＬＬ回路２３に入力され、生成された２０ＭＨｚのクロック信号が送信データ変換部２１に、１６０ＭＨｚのクロック信号がＰ−Ｓ変換部２２にそれぞれ入力される。
【００４８】
また、送信装置２２０のＰ−Ｓ変換部２２は、チャンネル用差動ドライバ２４を介してデータ・レーンＤ１に接続されている。
【００４９】
このデータ・レーンＤ１を介してシリアル・データに変換された伝送データＴＤｄ１＋／−が伝送される。
【００５０】
また、送信装置２０のＰ−Ｓ変換部２２は、クロック用差動ドライバ２５を介してクロック・レーンＣ１に接続されている。
【００５１】
一方、受信装置３０のＳ−Ｐ変換部３１は、差動レシーバ３５を介してデータ・レーンＤ１に接続されている。
【００５２】
また、受信装置３０のＤＬＬ回路３３は、クロック用差動レシーバ３６を介してクロック・レーンＣ１に接続されている。
【００５３】
ＤＬＬ回路３３は、受信した２０ＭＨｚの伝送クロックに所定の遅延処理を行うようになっている。そして、例えば、２０ＭＨｚのサンプリング・クロック（Ｎ＝８）として、Ｓ−Ｐ変換部３１に入力される。
【００５４】
また、受信装置３０で受信されたシリアル・データはパラレル・データ（ＰＤＯ）に変換されて情報処理装置４０に出力される。この場合に、図７に示す例では、Ｓ−Ｐ変換部３１で変換されるデータは、例えば、２Ｎ＝１４のパラレル・データとして情報処理装置４０に出力される。
【００５５】
また、受信装置３０のクロック生成部３４からは、例えば、１０ＭＨｚのドットクロック（ＤＣＫＯ）が情報処理装置４０に対して出力される。
【００５６】
また、送信データ変換部２１からＰ−Ｓ変換部２２に対しては、後述するように、認識ビットが付加されて、例えばＮ＋１＝８ビットのデータが入力される。
【００５７】
ここで、本実施例に係るデータ伝送システム１では、受信装置３０で伝送クロックの位相を比較する間隔が長くならないように、１周期のドット・クロックの期間に対して、所定の逓倍数（Ｍ回：Ｍは２以上の整数）分変化する周波数の伝送クロックを送信する。
【００５８】
さらに、本実施例に係るデータ伝送システム１では、データ列の区切り位置が伝送クロックのＭ回中の何回目に相当するかを判別するために、逓倍数に応じてデータ列の区切りを識別する識別符号（認識ビット）をＭビット分、付加している。
【００５９】
なお、識別符号は、シリアル・データ信号において、クロック信号に対して固定されたビット位置に配置される。
【００６０】
即ち、認識ビットのシリアル・データへの追加位置は、伝送クロックに対して固定されたビット位置とすることができる。
【００６１】
図３に示す例では、１ドット・クロック期間（ｔ１〜ｔ２）において、認識ビットＩ１、Ｉ２は、それぞれデータ列Ｓ１１〜Ｓ１７、Ｓ２１〜２７の先頭位置に付加されている。
【００６２】
この認識ビットＩ１、Ｉ２等の位置は、先頭位置に限らず、例えばデータ列の最後尾あるいは先頭からＰ番目（Ｐは整数）とするようにしても良い。
【００６３】
なお、図３において、伝送データｄ１＋／−は、Ｍ×Ｎ＋２（＝１６、但しＭ＝２、Ｎ＝７）ビットのシリアル・データである。
【００６４】
ここで、Ｍは、１ドット・クロック期間での伝送クロックの変化回数に相当し、Ｎは、１伝送クロック期間での認識ビットを除いたシリアル・データのビット数に相当する。
【００６５】
また、パラレル・データのビット数は、ＭとＮの積Ｍ×Ｎに、データ・レーン数Ｌを掛けた値Ｍ×Ｎ×Ｌとなる。
【００６６】
また、識別符号（認識ビット）Ｉ１、Ｉ２等は、１ビットのデータ列で構成されるようにできる。
【００６７】
また、送信データ変換部２１およびＰ−Ｓ変換部２２は、所定の逓倍数に対応した数のＰＬＬ素子を有するＰＬＬ回路２３に接続されるようにできる。
【００６８】
また、受信装置３０は、Ｓ−Ｐ変換部３１で変換された信号を元のパラレル・データ信号に復号する出力データ変換部３２を備える。
【００６９】
また、Ｓ−Ｐ変換部３１は、所定の逓倍数に対応した数のＤＬＬ素子を有するＤＬＬ回路３３に接続され、出力データ変換部３２は、ＤＬＬ回路３３に接続されて所定のクロックを生成するクロック生成部３４に接続されている。
【００７０】
図４は、第１実施例に係るデータ伝送システム１におけるタイムチャートであり、（ａ）はパラレル入力に係るタイムチャート、（ｂ）は送信内部におけるタイムチャート、（ｃ）はシリアル・データに係るタイムチャート、（ｄ）は受信内部におけるタイムチャート、（ｅ）はパラレル出力に係るタイムチャートである。
【００７１】
図４（ｃ）に示すように、シリアル・データにおいて、認識ビットＩ１、Ｉ２は、それぞれデータ列Ｓ１１〜Ｓ１７、Ｓ２１〜２７の先頭位置に付加されている。
【００７２】
また、図４（ｄ）に示すように、受信装置３０の内部において、認識ビットＩ１、Ｉ２に基いて、データ列の区切りが判別され、シリアル・データが元のパラレル・データ信号に正確に復号される（図４（ｅ）参照）。
【００７３】
ここで、上記構成の本実施例に係るデータ伝送システム１の動作について説明する。
【００７４】
送信装置２０は、パラレル・データ入力（図４（ａ）参照）の例えば１４（Ｍ×Ｎ：但し、Ｍは所定の逓倍数でＭ＝２、Ｎ＝７）ビットについて、送信データ変換部２１において識別符号（認識ビット）Ｉ１、Ｉ２を加えて８（＝Ｎ＋１）ビットとした形でＰ−Ｓ変換をＭ回（本実施例では、Ｍ＝２）行なって生成した伝送データｄ１＋／−をデータ・レーンＤ１を介して受信装置３０に対して送信する（図４（ｂ）、（ｃ）参照）。
【００７５】
また、伝送クロックについても同様に、８（＝Ｎ＋１、但しＮ＝７）ビット単位で繰り返すクロック信号ＣＫ＋／−として、クロック・レーンＣ１を介して受信装置３０に対して送信する（図４（ｂ）、（ｃ）参照）。
【００７６】
一方、受信装置３０では、クロック信号ＣＫ＋／−に基いて、ＤＬＬ回路３３によってサンプリング・クロックを生成する。
【００７７】
そして、取り込んだ伝送データｄ１＋／−を８（＝Ｎ＋１、但し、Ｎ＝７）ビット毎のデータにＳ−Ｐ変換する（図４（ｄ）参照）。
【００７８】
次いで、出力データ変換部３２では、識別符号（認識ビット）Ｉ１、Ｉ２に基いて区切り位置を判別し、１４（Ｍ×Ｎ：但し、Ｍは所定の逓倍数でＭ＝２、Ｎ＝７）ビットのパラレル・データ（例えば、図４（ｅ）に示すＳ１１〜１７、Ｓ２１〜２７）出力に復元する。
【００７９】
このように、本実施例に係るデータ伝送システム１によれば、伝送クロックが所定の逓倍数で逓倍されるので、位相を比較する回数も逓倍され、ジッタや周波数変化への追従を早くすることができる。
【００８０】
また、ジッタへの追従特性が向上するので、安定したデータ伝送が可能となり、伝送周波数を上げて伝送効率を高めることができる。
【００８１】
また、１周期の伝送クロックに対応するシリアル・データ数が減少するため、サンプリング・クロック数と、それを生成するＰＬＬ回路２３やＤＬＬ回路３３の回路規模を縮小して、コストダウンを図ることができる。
【００８２】
（第２実施例）
図５、図６を参照して、第２実施例に係るデータ伝送システム１ａについて説明する。
【００８３】
なお、図５において、第１実施例に係るデータ伝送システム１と同様の構成については、同一符号を付して重複した説明は省略する。
【００８４】
第２実施例に係るデータ伝送システム１ａと、第１実施例に係るデータ伝送システム１との構成上の相違点は、データ・レーンＤ１に加えてデータ・レーンＤ２を備えている点である。
【００８５】
本実施例に係るデータ伝送システム１ａでは、情報処理装置１０から入力されるパラレル・データは、例えば２８（４×Ｎ、但し、Ｎ＝７）ビットとされる。
【００８６】
この場合には、付加される識別符号（認識ビット）は、例えば図６に示すようにＩ１〜Ｉ４の４ビットとなる。
【００８７】
そのため、識別符号（認識ビット）Ｉ１〜Ｉ４等は、所定の有意情報を兼ねるようにできる。
【００８８】
例えば、所定の有意情報は、パラレル・データ信号に関するフォーマット情報としたり、パラレル・データ信号に関する暗号処理（放送データや画像データのスクランブル処理など）のタイミング情報などとすることができる。
【００８９】
なお、図６において、伝送データＴＤｄ１＋／−、ＴＤｄ２＋／−は、Ｍ×Ｎ＋２（＝１６、但しＭ＝２、Ｎ＝７）ビットのシリアル・データである。
【００９０】
ここで、本実施例に係るデータ伝送システム１ａの動作について説明する。
【００９１】
送信装置２０は、パラレル・データ入力の例えば２８（Ｍ×Ｎ×Ｌ：但し、Ｍは所定の逓倍数でＭ＝２、Ｎ＝７、Ｌ＝２）ビットについて、送信データ変換部２１において識別符号（認識ビット）Ｉ１とＩ２、Ｉ３とＩ４をそれぞれ加えて８（＝Ｎ＋１）ビットとした形でＰ−Ｓ変換をＭ回（本実施例では、Ｍ＝２）行なって生成した伝送データＴＤｄ１＋／−およびＴＤｄ２＋／−をデータ・レーンＤ１、Ｄ２を介して受信装置３０に対して送信する（図６参照）。
【００９２】
また、伝送クロックについても同様に、８（＝Ｎ＋１、但しＮ＝７）ビット単位で繰り返すクロック信号ＣＫ＋／−として、クロック・レーンＣ１を介して受信装置３０に対して送信する（図６参照）。
【００９３】
なお、識別符号は、シリアル・データ信号において、クロック信号に対して固定されたビット位置に配置される。
【００９４】
即ち、認識ビットのシリアル・データへの追加位置は、伝送クロックに対して固定されたビット位置とすることができる。
【００９５】
図６に示す例では、１ドット・クロック期間（ｔ３〜ｔ４）において、認識ビットＩ１、Ｉ２は、それぞれデータ列Ｓ１１〜Ｓ１７、Ｓ２１〜２７の先頭位置に付加され、認識ビットＩ３、Ｉ４は、それぞれデータ列Ｓ３１〜Ｓ３７、Ｓ４１〜４７の先頭位置に付加されている。
【００９６】
一方、受信装置３０では、クロック信号ＣＫ＋／−に基いて、ＤＬＬ回路３３によってサンプリング・クロックを生成する。
【００９７】
そして、取り込んだ伝送データＴＤｄ１＋／−とＴＤｄ２＋／−をそれぞれ８（＝Ｎ＋１、但し、Ｎ＝７）ビット毎のデータにＳ−Ｐ変換する。
【００９８】
次いで、出力データ変換部３２では、識別符号（認識ビット）Ｉ１〜Ｉ４に基いて区切り位置を判別し、２８（Ｍ×Ｎ×Ｌ：但し、Ｍは所定の逓倍数でＭ＝２、Ｎ＝７、Ｌ＝２）ビットのパラレル・データ出力に復元する。
【００９９】
このように、本実施例に係るデータ伝送システム１ａによれば、伝送クロックが所定の逓倍数で逓倍されるので、位相を比較する回数も逓倍され、ジッタや周波数変化への追従を早くすることができる。
【０１００】
また、ジッタへの追従特性が向上するので、安定したデータ伝送が可能となり、伝送周波数を上げて伝送効率を高めることができる。
【０１０１】
また、１周期の伝送クロックに対応するシリアル・データ数が減少するため、サンプリング・クロック数と、それを生成するＰＬＬ回路２３やＤＬＬ回路３３の回路規模を縮小して、コストダウンを図ることができる。
【０１０２】
また、本実施の形態に係るデータ伝送システムは、例えば、複数種類のパラレル・データ信号をシリアル・データ信号に変換するパラレル・シリアル変換手段を有する送信装置であって、出力されるシリアル・データ信号を伝送する１または２以上のデータ・レーンと、シリアル・データ信号をパラレル・データ信号に変換するためのクロック信号を伝送するクロック・レーンとに接続され、クロック信号の周波数を所定の逓倍数で逓倍すると共に、パラレル・シリアル変換手段で変換されるシリアル・データ信号に、逓倍数に応じてデータ列の区切りを識別する識別符号を付加する送信データ変換手段を備える送信装置に適用することができる。
【０１０３】
また、本実施の形態に係るデータ伝送システムは、例えば、データ・レーンを介して伝送されるシリアル・データ信号をクロック・レーンを介して伝送されるクロック信号に基いてパラレル・データ信号に変換するシリアル・パラレル変換手段を有する受信装置であって、クロック信号の周波数は、所定の逓倍数で逓倍され、前記シリアル・データ信号は、逓倍数に応じてデータ列の区切りを識別する識別符号が付加されている受信装置に適用することができる。
【０１０４】
さらに、上記実施の形態に係るデータ伝送システム、送信装置または受信装置を備える通信機器やネットワーク装置、液晶モニタなどの各種電気機器として実現することができる。
【０１０５】
また、伝送用のクロック信号の周波数を所定の逓倍数で逓倍すると共に、所定のパラレル・シリアル変換手段で変換されるシリアル・データ信号に、逓倍数に応じてデータ列の区切りを識別する識別符号を付加して送受信するデータ送受信方法に適用することができる。
【０１０６】
[その他の実施の形態]
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【０１０７】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【０１０８】
本発明のデータ伝送システム等は、通信機器やネットワーク装置、液晶モニタなどの各種電気機器などに適用できる。
【符号の説明】
【０１０９】
１、１ａ…データ伝送システム
１０…情報処理装置
２０…送信装置
２１…送信データ変換部
２２…パラレル・シリアル変換部（Ｐ−Ｓ変換部）
２３…ＰＬＬ回路
２４…チャンネル用差動ドライバ
３０…受信装置
３１…シリアル・パラレル変換部（Ｓ−Ｐ変換部）
３２…出力データ変換部
３３…ＤＬＬ回路
３４…クロック生成部
３５…差動レシーバ
３６…クロック用差動レシーバ
４０…情報処理装置
２００…データ伝送システム
２１０…情報処理装置
２２０…送信装置
２２２…パラレル・シリアル変換部
２２３…ＰＬＬ回路
２２４ａ〜２２４ｎ…チャンネル用差動ドライバ
２２５…クロック用差動ドライバ
２３０…受信装置
２３３…ＤＬＬ回路
２３５ａ〜２３５ｎ…チャンネル用差動レシーバ
２３６…クロック用差動レシーバ
２４０…情報処理装置
Ｃ１…クロック・レーン
Ｄ１〜ＤＮ…データ・レーン
Ｉ１〜Ｉ４…認識ビット
ｎ１、ｎ２０、ｎ２１…ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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