(57)【要約】【課題】従来のプロセスを用いて製造可能であり、オン抵抗を従来と同等レベルとし、コラプスの発生を抑制できるトランジスタ回路を提供する。【解決手段】コラプスの発生が懸念される第１のトランジスタと、前記第１のトランジスタに比してコラプスが発生しにくく、前記第１のトランジスタと並列接続される第２のトランジスタと、を備え、前記第２のトランジスタが前記第１のトランジスタよりも先にオフからオンにされるようタイミング制御されるトランジスタ回路とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
コラプスの発生が懸念される第１のトランジスタと、
前記第１のトランジスタに比してコラプスが発生しにくく、前記第１のトランジスタと並列接続される第２のトランジスタと、を備え、
前記第２のトランジスタが前記第１のトランジスタよりも先にオフからオンにされるようタイミング制御されることを特徴とするトランジスタ回路。
【請求項２】
コラプスの発生が懸念される第１のトランジスタと、
前記第１のトランジスタに比してコラプスが発生しにくく、前記第１のトランジスタと並列接続される第２のトランジスタと、を備え、
前記第２のトランジスタが前記第１のトランジスタよりも後にオンからオフにされるようタイミング制御されることを特徴とするトランジスタ回路。
【請求項３】
前記第１のトランジスタと前記第２のトランジスタの各ゲートのスレッショルド電圧に差異が設けられることで、前記タイミング制御が行われることを特徴とする請求項１又は請求項２に記載のトランジスタ回路。
【請求項４】
前記タイミング制御を行うためのタイミング制御回路を更に備えることを特徴とする請求項１又は請求項２に記載のトランジスタ回路。
【請求項５】
前記第１のトランジスタ及び前記第２のトランジスタは、１つのチップに格納されていることを特徴とする請求項１又は請求項２に記載のトランジスタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ回路に関する。
【背景技術】
【０００２】
シリコンからなるトランジスタに比べ、低オン抵抗、且つ高速スイッチングが実現可能であり、より低消費電力を可能にするGaN（窒化ガリウム）を用いたトランジスタが従来開発されている。
【０００３】
そして、このようなトランジスタにおいて、スイッチング動作を繰り返すことによってデバイスの製造直後よりもオン抵抗が上昇する所謂コラプスという現象が従来発生し、コラプスの発生を抑制することが求められている。
【０００４】
例えば、コラプスに対する対策として、特許文献１には、デバイスの構造や組成を調整することでコラプスの発生を抑制する方法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−１１９５８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１の方法では、新たなプロセス開発が必要となり、コスト（費用と時間）がかかるという問題がある。
【０００７】
また、従来のコラプスに対する対策では、場合によってはオン抵抗に対するトランジスタサイズ（面積）の比が悪化する可能性が高い。
【０００８】
上記問題点に鑑み、本発明は、従来のプロセスを用いて製造可能であり、オン抵抗を従来と同等レベルとし、コラプスの発生を抑制できるトランジスタ回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために本発明の一態様に係るトランジスタ回路は、コラプスの発生が懸念される第１のトランジスタと、
前記第１のトランジスタに比してコラプスが発生しにくく、前記第１のトランジスタと並列接続される第２のトランジスタと、を備え、
前記第２のトランジスタが前記第１のトランジスタよりも先にオフからオンにされるようタイミング制御される構成としている（第１の構成）。
【００１０】
このような構成によれば、少なくともオフからオンになるときに過大な電力がかかる特性でコラプスの発生が懸念される第１のトランジスタよりも先に第２のトランジスタがオフからオンにされるので、第１のトランジスタにおいては電流が流れない状態でまずドレイン電圧が低下し、その後、電流が流れる。従って、第１のトランジスタに過大な電力がかかることが回避され、トランジスタ回路におけるコラプスの発生が抑制される。また、第１のトランジスタ及び第２のトランジスタは従来のプロセスにて製造可能である。更に、第１のトランジスタにオン抵抗の低いものを使用することで、トランジスタ回路のオン抵抗を従来と同等レベルとできる。
【００１１】
また、上記目的を達成するために本発明の一態様に係るトランジスタ回路は、コラプスの発生が懸念される第１のトランジスタと、
前記第１のトランジスタに比してコラプスが発生しにくく、前記第１のトランジスタと並列接続される第２のトランジスタと、を備え、
前記第２のトランジスタが前記第１のトランジスタよりも後にオンからオフにされるようタイミング制御される構成としている（第２の構成）。
【００１２】
このような構成によれば、少なくともオンからオフになるときに過大な電力がかかる特性でコラプスの発生が懸念される第１のトランジスタよりも後に第２のトランジスタがオンからオフにされるので、第１のトランジスタにおいてはまず電流が流れなくなり、その後、ドレイン電圧が上昇する。従って、第１のトランジスタに過大な電力がかかることが回避され、トランジスタ回路におけるコラプスの発生が抑制される。また、第１のトランジスタ及び第２のトランジスタは従来のプロセスにて製造可能である。更に、第１のトランジスタにオン抵抗の低いものを使用することで、トランジスタ回路のオン抵抗を従来と同等レベルとできる。
【００１３】
また、上記第１、又は第２の構成において、前記第１のトランジスタと前記第２のトランジスタの各ゲートのスレッショルド電圧に差異が設けられることで、前記タイミング制御が行われる構成としてもよい。
【００１４】
また、上記第１、又は第２の構成において、前記タイミング制御を行うためのタイミング制御回路を更に備える構成としてもよい。
【００１５】
また、上記構成において、前記タイミング制御回路は、遅延回路及びロジック回路を有していることとしてもよい。
【００１６】
また、上記構成において、前記タイミング制御回路は、駆動能力を調整されたプリドライバを有していることとしてもよい。
【００１７】
また、上記第１の構成において、前記第１のトランジスタのゲートに接続されたゲート抵抗又はＲＣフィルタを更に備えることで、前記タイミング制御が行われることとしてもよい。
【００１８】
また、上記第２の構成において、前記第２のトランジスタのゲートに接続されたゲート抵抗又はＲＣフィルタを更に備えることで、前記タイミング制御が行われることとしてもよい。
【００１９】
また、上記第１、又は第２の構成において、前記第２のトランジスタは、トランジスタ本体と、前記トランジスタ本体のドレイン側に接続された電流制限抵抗と、を有していることとしてもよい。
【００２０】
また、上記第１、又は第２の構成において、前記第２のトランジスタにおいて、コラプスが発生しにくいよう、ドレインコンタクト−ゲート間の距離がとられることとしてもよい。
【００２１】
また、上記第１、又は第２の構成において、前記第１のトランジスタ及び前記第２のトランジスタは、１つのチップに格納されていることとしてもよい。
【発明の効果】
【００２２】
本発明のトランジスタ回路によれば、従来のプロセスを用いて製造可能であり、オン抵抗を従来と同等レベルとし、コラプスの発生を抑制できる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１実施形態に係るトランジスタ回路の構成を示す図である。
【図２】本発明の第１実施形態に係るコラプスの発生しにくいトランジスタの一構成例を示す図である。
【図３】本発明の第１実施形態に係るコラプスの発生しにくいトランジスタの一構成例を示す図である。
【図４】本発明の第１実施形態に係るトランジスタのスイッチング制御を示すタイミングチャートである。
【図５】本発明の第２実施形態に係るトランジスタ回路の構成を示す図である。
【図６】本発明の第２実施形態に係るトランジスタのスイッチング制御を示すタイミングチャートである。
【図７】本発明の第３実施形態に係るトランジスタ回路の構成を示す図である。
【図８】本発明の第３実施形態に係るトランジスタのスイッチング制御を示すタイミングチャートである。
【図９】本発明の第４実施形態に係るトランジスタ回路の構成を示す図である。
【図１０】トランジスタのスイッチング動作時におけるＩ−Ｖ軌跡の一例を示すグラフである。
【発明を実施するための形態】
【００２４】
以下に本発明の一実施形態について図面を参照して説明する。ここで、トランジスタのスイッチング動作時におけるドレイン電圧（ドレイン−ソース間電圧）ＶＤとドレイン電流ＩＤの軌跡（Ｉ−Ｖ軌跡）の一例を図１０のグラフに示す。図１０において、オフからオンへのスイッチング時は、実線矢印（白抜き菱形）に示す軌跡の通り、ドレイン電圧ＶＤが高いままドレイン電流ＩＤが急峻に上昇し、その後、ドレイン電圧が低下する。また、オンからオフへのスイッチング時は、破線矢印（黒塗り正方形）に示す軌跡の通り、ドレイン電圧ＶＤが低いままドレイン電流ＩＤが急峻に減少し、その後、ドレイン電圧ＶＤが上昇する。
【００２５】
図１０においては、オフからオンへのスイッチング時に高電圧且つ高電流の領域Ｐを軌跡が通過し、過大な電力がトランジスタに加わる。このような過大な電力の印加がコラプス発生の原因となっていると考えられている。なお、トランジスタに依っては、オンからオフへのスイッチング時に過大な電力が印加される領域を軌跡が通過する場合もある。
【００２６】
そこで、本発明に係る実施形態では、上記のようにコラプスの発生が懸念されるトランジスタのスイッチング時の軌跡が、高電圧且つ高電流の領域を通過しないようにするための簡単な補助回路を上記トランジスタに付加する。これにより、極力従来と同等レベルのトランジスタサイズのまま、従来と同等レベルのオン抵抗のトランジスタ回路を、従来のプロセスにて製造することを可能とする。
【００２７】
＜第１実施形態＞
本発明の第１実施形態に係るトランジスタ回路の構成を図１に示す。図１に示すトランジスタ回路１０は、コラプスの発生が懸念されるがオン抵抗の低いトランジスタＱ１と、該トランジスタＱ１に比してコラプスが発生しにくいトランジスタＱ２とが並列接続された構成を有する。トランジスタＱ１は、従来のプロセスにて製造可能な例えばGaNを用いたトランジスタで構成される。なお、コラプスの発生が懸念されるとは、オフからオンへのスイッチング時と、オンからオフへのスイッチング時の少なくともいずれかの場合にＩ−Ｖ軌跡が高電圧且つ高電流の領域を通過する特性を有することをいう。
【００２８】
トランジスタ回路１０は、１チップとして製造され、トランジスタＱ１、Ｑ２の各ゲートに共通接続されるゲート端子Ｇと、トランジスタＱ１、Ｑ２の各ドレインに共通接続されるドレイン端子Ｄと、トランジスタＱ１、Ｑ２の各ソースに共通接続されるソース端子Ｓを備えている。
【００２９】
ここで、コラプスが発生しにくいトランジスタＱ２を、従来プロセスにて製造する一例を以下挙げる。トランジスタＱ２の構成の一例を図２に示す。図２に示す構成では、トランジスタＱ２は、トランジスタ本体Ｑと、該トランジスタ本体Ｑのドレイン側に接続された電流制限抵抗Ｒｃｓを有している。トランジスタ本体Ｑは、従来のプロセスにて製造可能な例えばGaNを用いたトランジスタで構成される。
【００３０】
電流抵抗制限Ｒｃｓにより、トランジスタＱ２のドレイン端子にかかる最大電圧をＶｄｍａｘとした場合に、Ｖｄｍａｘ／Ｒｃｓにて算出される値以上の電流がトランジスタに流れないことになるため、コラプスの発生を抑制できる。また、このような構成であれば、トランジスタＱ２のサイズも小さくて済む。
【００３１】
また、トランジスタＱ２の別の構成例を図３に示す。図３に示す構成のトランジスタＱ２では、ドレインコンタクト−ゲート間の距離Ｌをとることで、インピーダンスの低い一定箇所への電力の集中を抑制し、コラプスの発生を抑制できる。トランジスタＱ１の距離Ｌよりも、トランジスタＱ２の距離Ｌを長くとることになる。
【００３２】
このような構成である本実施形態に係るトランジスタ回路１０におけるトランジスタのスイッチング方法について図４を用いて説明する。
【００３３】
図４の上段に示すように、ゲート端子Ｇに印加するゲート電圧をまずローレベルからハイレベルまで直線状に上昇させる。ここで、トランジスタＱ１とＱ２の各スレッショルド電圧に差異を付けており、トランジスタＱ２のスレッショルド電圧Ｖｇ２は、トランジスタＱ１のスレッショルド電圧Ｖｇ１より低くしている。これにより、ゲート電圧がＶｇ１より先にＶｇ２に達すると、コラプスが発生しにくいトランジスタＱ２が先にオンとされる（図４のＱ２状態がオフからオンへ）。これにより、コラプスの発生が懸念されるトランジスタＱ１のドレイン電圧を低下させる。その後、ゲート電圧がＶｇ１に達するので、トランジスタＱ１がオンとされる（図４のＱ１状態がオフからオンへ）。
【００３４】
従って、コラプスの発生が懸念されるトランジスタＱ１のＩ−Ｖ軌跡としては、高電圧且つ高電流の領域を通過することを回避できる。これにより、トランジスタ回路１０がオフからオンへスイッチングするときに、トランジスタＱ１に過大な電力がかかることを回避し、トランジスタ回路１０においてコラプスの発生が抑制される。
【００３５】
また、図４の上段に示すように、ゲート端子Ｇに印加するゲート電圧をハイレベルからローレベルまで直線状に低下させる。このとき、ゲート電圧がＶｇ２より先にＶｇ１に達すると、トランジスタＱ１が先にオフとされる（図４のＱ１状態がオンからオフへ）。これにより、トランジスタＱ１に流れる電流が減少する。その後、ゲート電圧がＶｇ２に達すると、トランジスタＱ２がオフとなる（図４のＱ２状態がオンからオフへ）。これにより、トランジスタＱ１のドレイン電圧が上昇する。
【００３６】
従って、コラプスの発生が懸念されるトランジスタＱ１のＩ−Ｖ軌跡としては、高電圧且つ高電流の領域を通過することを回避できる。これにより、トランジスタ回路１０がオンからオフへスイッチングするときにも、トランジスタＱ１に過大な電力がかかることを回避し、トランジスタ回路１０においてコラプスの発生が抑制される。
【００３７】
このように本実施形態に係るトランジスタ回路１０はスイッチング時のコラプスの発生を抑制できるが、コラプスの発生が懸念されるがオン抵抗の低いトランジスタＱ１と、トランジスタＱ２の並列接続構造とすることでオン抵抗を従来と同等レベルにできる。また、トランジスタＱ１及びＱ２は、従来のプロセス（縦構造や濃度設定）にて製造可能である。
【００３８】
また、同一プロセスにてトランジスタＱ１とＱ２を製造することで、トランジスタ回路１０を１チップとして製造可能としている。これにより、トランジスタ回路１０のサイズを従来のトランジスタサイズと同等レベルにでき、また、従来のトランジスタと同様に３端子で使用することができる。従って、実装工程を減らし、従来の実装コストでアセンブリが可能となる。また、従来のトランジスタからの置き換えも容易となる。
【００３９】
＜第２実施形態＞
次に、本発明の第２実施形態について説明する。本実施形態に係るトランジスタ回路の構成を図５に示す。図５に示すトランジスタ回路２０は、トランジスタＱ１及びＱ２に加え、トランジスタＱ１及びＱ２のスイッチングタイミングを制御するタイミング制御回路２０１を備えている。トランジスタ回路２０は、１チップの回路として構成される。
【００４０】
トランジスタ回路２０において、コラプスの発生が懸念されるがオン抵抗の低いトランジスタＱ１と、該トランジスタＱ１に比してコラプスが発生しにくいトランジスタＱ２とが並列接続されている構成は第１実施形態と同様である。
【００４１】
タイミング制御回路２０１は、遅延回路２１と、ＡＮＤ回路２２と、ＯＲ回路２３を有している。遅延回路２１の入力にはゲート端子Ｇが接続される。遅延回路２１の出力はＡＮＤ回路２２の一方の入力に接続され、他方の入力にはゲート端子Ｇが接続される。ＡＮＤ回路２２の出力がトランジスタＱ１のゲートに接続される。また、ＯＲ回路２３の一方の入力にはゲート端子Ｇが接続され、他方の入力には遅延回路２１の出力が接続される。ＯＲ回路２３の出力がトランジスタＱ２のゲートに接続される。また、ＯＲ回路２３及びＡＮＤ回路２２に電源電圧ＶＤＤを供給するための回路がダイオードＤ１及びコンデンサＣＶＤＤにより構成される。
【００４２】
このような構成のタイミング制御回路２０１を用いたトランジスタＱ１及びＱ２のスイッチング制御を図６のタイミングチャートに示す。図６の上段から順に、ゲート端子Ｇの電圧、遅延回路２１の出力（端子ＤＥＬＡＹ＿ＩＮの電圧）、トランジスタＱ２のゲート電圧（ＯＲ回路２３の出力＝端子Ｑ２＿ＩＮの電圧）、及びトランジスタＱ１のゲート電圧（ＡＮＤ回路２２の出力＝端子Ｑ１＿ＩＮの電圧）を示す。
【００４３】
まずゲート端子Ｇの電圧がローレベルからハイレベルへ立ち上がると、ＯＲ回路２３の出力によりトランジスタＱ２が先にオフからオンとなる。その後、遅延回路２１による遅延によって遅延回路２１の出力が立ち上がると、ＡＮＤ回路２２の出力によりトランジスタＱ１がオフからオンとなる。
【００４４】
その後、ゲート端子Ｇの電圧がハイレベルからローレベルへ立ち下がると、ＡＮＤ回路２２の出力によりトランジスタＱ１が先にオンからオフとなる。その後、遅延回路２１による遅延によって遅延回路２１の出力が立ち下がると、ＯＲ回路２３の出力によりトランジスタＱ２がオンからオフとなる。
【００４５】
従って、トランジスタ回路２０のオフからオン、及びオンからオフへのスイッチング時に、コラプスの発生が懸念されるトランジスタＱ１のＩ−Ｖ軌跡としては、高電圧且つ高電流の領域を通過することを回避できる。これにより、トランジスタＱ１に過大な電力がかかることを回避し、トランジスタ回路２０においてコラプスの発生が抑制される。
【００４６】
また、トランジスタＱ１及びＱ２に加えてタイミング制御回路２０１も１チップに含めて製造することで、トランジスタ回路２０のサイズを従来のトランジスタサイズと同等レベルとすることができる。更に、従来のトランジスタと同様に３端子で使用することができる。
【００４７】
＜第３実施形態＞
次に、本発明の第３実施形態について説明する。本実施形態に係るトランジスタ回路の構成を図７に示す。図７に示すトランジスタ回路３０は、トランジスタＱ１及びＱ２に加え、トランジスタＱ１及びＱ２のスイッチングタイミングを制御するタイミング制御回路３０１を備えている。トランジスタ回路３０は、１チップの回路として構成される。
【００４８】
トランジスタ回路３０において、コラプスの発生が懸念されるがオン抵抗の低いトランジスタＱ１と、該トランジスタＱ１に比してコラプスが発生しにくいトランジスタＱ２とが並列接続されている構成は第１、第２実施形態と同様である。
【００４９】
タイミング制御回路３０１は、インバータ３１と、プリドライバ３２と、プリドライバ３３を有している。ゲート端子Ｇは、インバータ３１を介してプリドライバ３２及び３３の各入力に接続される。プリドライバ３２の出力はトランジスタＱ２のゲートに接続され、プリドライバ３３の出力はトランジスタＱ１のゲートに接続される。また、インバータ３１及びプリドライバ３２、３３に電源電圧ＶＤＤを供給するための回路がダイオードＤ１及びコンデンサＣＶＤＤにより構成される。
【００５０】
このようなタイミング制御回路３０１を用いたトランジスタＱ１及びＱ２のスイッチング制御を図８のタイミングチャートに示す。図８の上段から順に、ゲート端子Ｇの電圧、トランジスタＱ２のゲート電圧（プリドライバ３２の出力＝端子Ｑ２＿ＩＮの電圧）、及びトランジスタＱ１のゲート電圧（プリドライバ３３の出力＝端子Ｑ１＿ＩＮの電圧）を示す。
【００５１】
図８に示すように、ゲート端子Ｇの電圧の立上げに対して、ゲート駆動の立上げタイミングの制御によりトランジスタＱ２をＱ１よりも先にオフからオンさせるよう、プリドライバ３２及び３３のドライブ能力を調整している。また、図８に示すように、ゲート端子Ｇの電圧の立ち下げに対して、ゲート駆動の立ち下げタイミングの制御によりトランジスタＱ１をＱ２よりも先にオンからオフさせるよう、プリドライバ３２及び３３のドライブ能力を調整している。
【００５２】
このような本実施形態によっても、先の実施形態と同様、トランジスタ回路３０のスイッチング時にトランジスタＱ１に過大な電力がかかることを抑制し、トランジスタ回路３０においてコラプスが発生することを抑制できる。
【００５３】
また、トランジスタＱ１及びＱ２に加えてタイミング制御回路３０１も１チップに含めて製造することで、トランジスタ回路３０のサイズを従来のトランジスタサイズと同等レベルとすることができる。更に、従来のトランジスタと同様に３端子で使用することができる。
【００５４】
＜第４実施形態＞
次に、本発明の第４実施形態について説明する。本実施形態に係るトランジスタ回路の構成を図９に示す。図９に示すトランジスタ回路４０は、トランジスタＱ１及びＱ２に加え、ゲート抵抗Ｒｇを備えている。トランジスタ４０は、１チップの回路として構成される。
【００５５】
トランジスタ回路４０において、コラプスの発生が懸念されるがオン抵抗の低いトランジスタＱ１と、該トランジスタＱ１に比してコラプスが発生しにくいトランジスタＱ２とが並列接続されている構成は第１〜第３実施形態と同様である。
【００５６】
そして、ゲート端子Ｇは、トランジスタＱ２のゲートが直接接続されると共に、トランジスタＱ１のゲートにゲート抵抗Ｒｇを介して接続される。
【００５７】
ゲート端子Ｇの電圧が立ち上がると、トランジスタＱ２のゲート電圧が先に立ち上がり、ゲート抵抗Ｒｇ及びトランジスタＱ１のゲート容量で構成される遅延回路による遅延によってトランジスタＱ１のゲート電圧は遅れて立ち上がる。これにより、トランジスタＱ２がＱ１よりも先にオフからオンとなる。
【００５８】
トランジスタＱ１の特性として、例えば図１０に示したようにオフからオンへのスイッチング時にだけＩ−Ｖ軌跡が過電力領域を通過する場合、本実施形態のようにトランジスタＱ１のゲートにゲート抵抗Ｒｇを接続する簡単な構成で、トランジスタＱ１のオフからオンへのタイミングを遅らせ、過大な電力がトランジスタＱ１にかかることを抑制できる。
【００５９】
また、トランジスタＱ１の特性として、オンからオフへのスイッチング時にだけＩ−Ｖ軌跡が過電力領域を通過する場合は、ゲート抵抗ＲｇをトランジスタＱ２のゲートに接続する構成を採ってもよい。これにより、ゲート端子Ｇの電圧が立ち下がった時に、トランジスタＱ１が先にオンからオフとなり、ゲート抵抗ＲｇとトランジスタＱ２のゲート容量で構成される遅延回路による遅延によってトランジスタＱ２が遅れてオンからオフとなる。従って、トランジスタＱ１に過大な電力がかかることを抑制できる。
【００６０】
なお、本実施形態の変形例として、トランジスタＱ１またはＱ２のゲートに、抵抗とコンデンサによるＲＣフィルタを遅延回路として接続してもよい。
【００６１】
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々変更が可能である。
【符号の説明】
【００６２】
１０、２０、３０、４０  トランジスタ回路
Ｑ１、Ｑ２  トランジスタ
Ｒｃｓ  電流制限抵抗
２１  遅延回路
２２  ＡＮＤ回路
２３  ＯＲ回路
２０１  タイミング制御回路
３１  インバータ
３２、３３  プリドライバ
３０１  タイミング制御回路
Ｒｇ  ゲート抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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