(57)【要約】【課題】ゲートリーク電流が低減された半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の窒化物半導体からなる第１の半導体層と、上記第１の半導体層上に形成され、上記第１の窒化物半導体よりバンドギャップの大きい第２の窒化物半導体からなる第２の半導体層と、第２の半導体層上に形成されるソース電極と、上記第２の半導体層上に形成されるドレイン電極と、上記ソース電極とドレイン電極の間の上記第２の半導体層上に形成され、上記第２の半導体層とショットキー接合する第１のゲート電極と、上記ソース電極と上記第１のゲート電極との間の上記第２の半導体層上に、絶縁膜を介して形成され、第１のゲート電極と電気的に接続される第２のゲート電極と、上記ドレイン電極と上記第１のゲート電極との間の上記第２の半導体層上に、絶縁膜を介して形成され、第１のゲート電極と電気的に接続される第３のゲート電極と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の窒化物半導体からなる第１の半導体層と、
前記第１の半導体層上に形成され、前記第１の窒化物半導体よりバンドギャップの大きい第２の窒化物半導体からなる第２の半導体層と、
前記第２の半導体層上に形成されるソース電極と、
前記第２の半導体層上に形成されるドレイン電極と、
前記ソース電極と前記ドレイン電極の間の前記第２の半導体層上に形成され、前記第２の半導体層とショットキー接合する第１のゲート電極と、
前記ソース電極と前記第１のゲート電極との間の前記第２の半導体層上に、絶縁膜を介して形成され、前記第１のゲート電極と電気的に接続される第２のゲート電極と、
前記ドレイン電極と前記第１のゲート電極との間の前記第２の半導体層上に、絶縁膜を介して形成され、前記第１のゲート電極と電気的に接続される第３のゲート電極と、
を備え、
前記第１の閾値が、前記第２および第３の閾値よりも高く、
前記第２および前記第３のゲート電極直下の前記第２の半導体層の膜厚が、前記第１のゲート電極直下の前記第２の半導体層の膜厚よりも薄く、
前記第２および第３の閾値が、前記第１、第２および第３のゲート電極にオフ時に印加される電圧よりも高く、
前記第２および第３の閾値と、前記第１の閾値の差の絶対値が１Ｖ以下で、
前記第２および第３のゲート電極のゲート長が、前記第１のゲート電極のゲート長よりも長く、
前記第１の窒化物半導体がＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）であり、前記第２の窒化物半導体が、ＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）であることを特徴とする半導体装置。
【請求項２】
第１の窒化物半導体からなる第１の半導体層と、
前記第１の半導体層上に形成され、前記第１の窒化物半導体よりバンドギャップの大きい第２の窒化物半導体からなる第２の半導体層と、
前記第２の半導体層上に形成されるソース電極と、
前記第２の半導体層上に形成されるドレイン電極と、
前記ソース電極と前記ドレイン電極の間の前記第２の半導体層上に形成され、前記第２の半導体層とショットキー接合する第１のゲート電極と、
前記ソース電極と前記第１のゲート電極との間の前記第２の半導体層上に、絶縁膜を介して形成され、前記第１のゲート電極と電気的に接続される第２のゲート電極と、
前記ドレイン電極と前記第１のゲート電極との間の前記第２の半導体層上に、絶縁膜を介して形成され、前記第１のゲート電極と電気的に接続される第３のゲート電極と、
を備えることを特徴とする半導体装置。
【請求項３】
前記第１の閾値が、前記第２および第３の閾値よりも高いことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第２および前記第３のゲート電極直下の前記第２の半導体層の膜厚が、前記第１のゲート電極直下の前記第２の半導体層の膜厚よりも薄いことを特徴とする請求項２または請求項３記載の半導体装置。
【請求項５】
前記第２および前記第３のゲート電極直下の前記第２の半導体層に、フッ素または塩素を含有する半導体領域を備えることを特徴とする請求項２または請求項３記載の半導体装置。
【請求項６】
前記第２および第３の閾値が、前記第１、第２および第３のゲート電極にオフ時に印加される電圧よりも高いことを特徴とする請求項３項記載の半導体装置。
【請求項７】
前記第２および第３の閾値と、前記第１の閾値の差の絶対値が１Ｖ以下であることを特徴とする請求項３記載の半導体装置。
【請求項８】
前記第２および第３のゲート電極のゲート長が、前記第１のゲート電極のゲート長よりも長いことを特徴とする請求項２ないし請求項７いずれか一項記載の半導体装置。
【請求項９】
第１の窒化物半導体からなる第１の半導体層と、
前記第１の半導体層上に形成され、前記第１の窒化物半導体よりバンドギャップの大きい第２の窒化物半導体からなる第２の半導体層と、
前記第２の半導体層上に形成されるソース電極と、
前記第２の半導体層上に形成されるドレイン電極と、
前記ソース電極と前記ドレイン電極の間の前記第２の半導体層上に形成され、ｐ型の第３の窒化物半導体と金属との積層構造の第１のゲート電極と、
前記ソース電極と前記第１のゲート電極との間の前記第２の半導体層上に、絶縁膜を介して形成され、前記第１のゲート電極と電気的に接続される第２のゲート電極と、
前記ドレイン電極と前記第１のゲート電極との間の前記第２の半導体層上に、絶縁膜を介して形成され、前記第１のゲート電極と電気的に接続される第３のゲート電極と、
を備えることを特徴とする半導体装置。
【請求項１０】
前記第１の閾値が、前記第２および第３の閾値よりも高いことを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記第２および前記第３のゲート電極直下の前記第２の半導体層の膜厚が、前記第１のゲート電極直下の前記第２の半導体層の膜厚よりも薄いことを特徴とする請求項９または請求項１０記載の半導体装置。
【請求項１２】
前記第２および前記第３のゲート電極直下の前記第２の半導体層に、フッ素または塩素を含有する半導体領域を備えることを特徴とする請求項９または請求項１０記載の半導体装置。
【請求項１３】
前記第２および第３の閾値が、前記第１、第２および第３のゲート電極にオフ時に印加される電圧よりも高いことを特徴とする請求項１０記載の半導体装置。
【請求項１４】
前記第２および第３の閾値と、前記第１の閾値の差の絶対値が１Ｖ以下であることを特徴とする請求項１０記載の半導体装置。
【請求項１５】
前記第２および第３のゲート電極のゲート長が、前記第１のゲート電極のゲート長よりも長いことを特徴とする請求項９ないし請求項１４いずれか一項記載の半導体装置。
【請求項１６】
前記第１の窒化物半導体がＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）であり、前記第２の窒化物半導体が、ＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）であり、前記第３の窒化物半導体がＡｌZＧａ１−ＺＮ（０≦Ｚ≦１）であることを特徴とする請求項９ないし請求項１５いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
スイッチング電源やインバータ回路などに用いられるスイッチング素子には高耐圧、低オン抵抗が求められる。そして、窒化物半導体を用いたスイッチング素子は、その優れた材料特性から、耐圧とオン抵抗の間のトレードオフ関係を改善できる。そのため、低オン抵抗化と高耐圧化が可能であるとして有望視されている。
【０００３】
窒化物半導体を用いたスイッチング素子として、ＡｌＧａＮ／ＧａＮへテロ構造を用いたＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）がある。そして、ＡｌＧａＮ／ＧａＮへテロ構造を用いたＨＥＭＴのゲート電極構造の一つとして、ショットキー型ゲート電極構造がある。ショットキー型ゲート電極構造は、ゲート電極が半導体層に対してショットキー接合している。
【０００４】
ショットキー型ゲート電極構造のＨＥＭＴは、電荷トラップの一因となるゲート絶縁膜を備えないため、閾値変動が比較的小さいとされる。もっとも、ショットキー型ゲート電極構造のＨＥＭＴでは、オフ時のゲートリーク電流が問題となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２１４４７１号公報
【特許文献２】特開２００７−１８０４５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、ゲートリーク電流を低減することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、第１の窒化物半導体からなる第１の半導体層と、上記第１の半導体層上に形成され、上記第１の窒化物半導体よりバンドギャップの大きい第２の窒化物半導体からなる第２の半導体層と、第２の半導体層上に形成されるソース電極と、上記第２の半導体層上に形成されるドレイン電極と、を備える。さらに、上記ソース電極とドレイン電極の間の上記第２の半導体層上に形成され、上記第２の半導体層とショットキー接合する第１のゲート電極と、上記ソース電極と上記第１のゲート電極との間の上記第２の半導体層上に、絶縁膜を介して形成され、第１のゲート電極と電気的に接続される第２のゲート電極と、上記ドレイン電極と上記第１のゲート電極との間の上記第２の半導体層上に、絶縁膜を介して形成され、第１のゲート電極と電気的に接続される第３のゲート電極と、を備える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態の半導体装置の構成を示す模式断面図である。
【図２】第１の実施形態の半導体装置の効果を説明する図である。
【図３】第２の実施形態の半導体装置の構成を示す模式断面図である。
【図４】第３の実施形態の半導体装置の構成を示す模式断面図である。
【図５】第４の実施形態の半導体装置の構成を示す模式断面図である。
【図６】第５の実施形態の半導体装置の構成を示す模式断面図である。
【図７】第６の実施形態の半導体装置の構成を示す模式断面図である。
【発明を実施するための形態】
【０００９】
本明細書中、トランジスタの「閾値が低い」とは、相対的に閾値がマイナスの方向にある場合を意味する、また、トランジスタの「閾値が高い」とは、相対的に閾値がプラスの方向にある場合を意味する。
【００１０】
例えば、ノーマリーオンの、閾値が負の２つのトランジスタの閾値を比較する場合、閾値が低いとは絶対値が大きいことを意味し、閾値が高いとは絶対値が小さいことを意味する。
【００１１】
また、例えば、ノーマリーオフの、閾値が正の２つのトランジスタの閾値を比較する場合、閾値が低いとは絶対値が小さいことを意味し、閾値が高いとは絶対値が大きいことを意味する。
【００１２】
（第１の実施形態）
本実施形態の半導体装置は、第１の窒化物半導体からなる第１の半導体層と、上記第１の半導体層上に形成され、上記第１の窒化物半導体よりバンドギャップの大きい第２の窒化物半導体からなる第２の半導体層と、第２の半導体層上に形成されるソース電極と、上記第２の半導体層上に形成されるドレイン電極と、を備える。さらに、上記ソース電極とドレイン電極の間の上記第２の半導体層上に形成され、上記第２の半導体層とショットキー接合する第１のゲート電極と、上記ソース電極と上記第１のゲート電極との間の上記第２の半導体層上に、絶縁膜を介して形成され、第１のゲート電極と電気的に接続される第２のゲート電極と、上記ドレイン電極と上記第１のゲート電極との間の上記第２の半導体層上に、絶縁膜を介して形成され、第１のゲート電極と電気的に接続される第３のゲート電極と、を備えている。
【００１３】
図１は、本実施形態の半導体装置の構成を示す模式断面図である。本実施形態の半導体装置は、ノーマリーオンのＨＥＭＴである。ヘテロ接合を用いたＨＥＭＴは、チャネル移動度が高いため、オン抵抗を小さくすることが可能であり、パワーエレクトロニクス用半導体装置に適している。また、高いチャネル移動度は高周波動作にも適している。
【００１４】
本実施形態の半導体装置は、基板１０、基板１０上に形成されるバッファ層１２、バッファ層１２上に形成される第１の半導体層１４、第１の半導体層１４上に形成される第２の半導体層１６を備える。
【００１５】
基板１０は、例えば、シリコン（Ｓｉ）からなる。シリコン以外にも、例えば、サファイア（Ａｌ２Ｏ３）や炭化珪素（ＳｉＣ）を適用することも可能である。
【００１６】
バッファ層１２は、基板１０と第１の半導体層１４との間の格子不整合を緩和する機能を備える。バッファ層１２は、例えば、窒化アルミニウムガリウム（ＡｌｘＧａ１−ｘＮ（０＜Ｘ＜１））の多層構造で形成される。
【００１７】
第１の半導体層１４は動作層（チャネル層）であり、第２の半導体層１６は障壁層（電子供給層）である。第２の半導体層１６は第１の半導体層１４よりもバンドギャップが大きい窒化物半導体で形成される。
【００１８】
第１の半導体層１４を形成する第１の窒化物半導体は、例えば、アンドープの窒化ガリウムまたは窒化アルミニウムガリウム（ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１））である。第１の窒化物半導体は、ｎ型またはｐ型であってもかまわない。第１の半導体層１４の膜厚は、例えば、０．５〜３μｍである。
【００１９】
また、第２の半導体層１６を形成する第２の窒化物半導体は、例えば、ｎ型の窒化アルミニウムガリウム（ＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ））である。第２の窒化物半導体は、アンドープであってもかまわない。第２の半導体層１６の膜厚は、例えば、２０〜５０ｎｍである。
【００２０】
なお、第１および第２の窒化物半導体は、必ずしも、上記材料に限られるものではなく、上記以外の窒化物半導体を適用することも可能である。
【００２１】
第１の半導体層１４と第２の半導体層１６との間には、ヘテロ接合界面が形成される。トランジスタのオン動作時は、ヘテロ接合界面に二次元電子ガスが形成されキャリアとなる。
【００２２】
第２の半導体層１６上には、ソース電極１８とドレイン電極２０が形成される。ソース電極１８とドレイン電極２０は、例えば、金属電極であり、金属電極は、例えば、アルミニウム（Ａｌ）を主成分とする電極である。ソース電極１８およびドレイン電極２０と、第２の半導体層１６との間は、オーミックコンタクトである。ソース電極１８とドレイン電極２０との距離は、例えば、１０μｍ程度である。
【００２３】
そして、ソース電極１８とドレイン電極２０の間の第２の半導体層１６上に、第１のゲート電極２２が形成される。第１のゲート電極２２は第２の半導体層１６に対し、ショットキー接合する。第１のゲート電極のゲート長は、例えば、１μｍである。
【００２４】
第１のゲート電極２２は、例えば、金属電極である。金属電極は、例えば、ニッケル（Ｎｉ）電極、チタン（Ｔｉ）電極、または、白金（Ｐｔ）である。これら金属の合金あるいは積層構造であってもかまわない。また、ゲート電極の低抵抗化のために、抵抗の低い金（Ａｕ）等を上層に積層させてもかまわない。
【００２５】
また、ソース電極１８と第１のゲート電極２２との間の第２の半導体層１６上に、絶縁膜２４を介して第２のゲート電極２６が形成される。第２のゲート電極２６は、第１のゲート電極２２と電気的に接続される。第２のゲート電極２６のゲート長は、例えば、１μｍである。
【００２６】
さらに、ドレイン電極２０と第１のゲート電極２２との間の第２の半導体層１６上に、絶縁膜２４を介して第３のゲート電極２８が形成される。第３のゲート電極２８は、第１のゲート電極２２と電気的に接続される。第３のゲート電極２８のゲート長は、例えば、１μｍである。
【００２７】
絶縁膜２４は、第２および第３のゲート電極２６、２８のゲート絶縁膜として機能する。絶縁膜２４は、例えば、材料として形成容易で安定性の高い窒化シリコン膜である。もっとも、絶縁膜２４は、窒化シリコン膜に限定されることなく、例えば、酸化シリコン膜、酸窒化シリコン膜、酸化アルミニウム膜等その他の材料を適用することが可能である。
【００２８】
第２のゲート電極２６および第３のゲート電極２８は、例えば、金属電極である。金属電極は、例えば、ニッケル（Ｎｉ）電極、チタン（Ｔｉ）電極、または、白金（Ｐｔ）である。これら金属の合金あるいは積層構造であってもかまわない。また、ゲート電極の低抵抗化のために、抵抗の低い金（Ａｕ）等を上層に積層させてもかまわない。
【００２９】
なお、図１中、破線の枠線Ａは、第１のゲート電極２２で制御されるトランジスタ構造、破線の枠線Ｂは、第２のゲート電極２６で制御されるトランジスタ構造、破線の枠線Ｃは、第３のゲート電極２８で制御されるトランジスタ構造をそれぞれ示す。
【００３０】
図２は、本実施形態の半導体装置の効果を説明する図である。図２（ａ）が、本実施形態の第１のゲート電極２２で制御されるトランジスタ構造および第３のゲート電極２６で制御されるトランジスタ構造の、ドレイン電流のゲート電圧依存性を示す説明図である。図２（ｂ）が、本実施形態のＨＥＭＴのドレイン電流のゲート電圧依存性を示す説明図である。いずれの図においても、横軸がゲート電圧、縦軸がドレイン電流である。
【００３１】
図２（ａ）中、第１のゲート電極２２で制御されるトランジスタ構造（以下、構造Ａとも称する）の特性は点線Ａで示される。構造Ａは、第１の閾値（Ｖｔｈ１）が負の値を備える。すなわち、ノーマリーオンのトランジスタとなっている。構造Ａはショットキー型ゲート電極構造のトランジスタである。
【００３２】
構造Ａでは、ゲート電圧が第１の閾値（Ｖｔｈ１）を超えて、プラス側に大きくなっていくと、ドレイン電流が増加していく。一方、ゲート電圧が第１の閾値（Ｖｔｈ１）を超えて、マイナス側に増加すると、一旦、流れなくなったドレイン電流が再び流れはじめる。いいかえれば、ピンチオフ後、ゲート電圧の負の絶対値が大きくなるとドレイン電流が増加に転じる。この電流が、ゲート電極とドレイン電極間に流れるゲートリーク電流である。ゲート電極がショットキー接合で形成される構造Ａだけでは、このゲートリーク電流を抑制することが困難である。
【００３３】
一方、図２（ａ）中、第３のゲート電極２８で制御されるトランジスタ構造（以下、構造Ｃとも称する）の特性は、一点鎖線Ｃで示される。構造Ｃは、第３の閾値（Ｖｔｈ３）が負の値を備える。すなわち、ノーマリーオンのトランジスタとなっている。そして、構造Ｂは、ゲート電極と半導体層との間に絶縁層を備える、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｍｎｄｕｃｔｏｒ）型ゲート電極構造のトランジスタである。
【００３４】
構造Ｃでも、ゲート電圧が第３の閾値（Ｖｔｈ３）を超えて、プラス側に大きくなっていくと、ドレイン電流が増加していく。しかし、第３のゲート電極２８と第２の半導体層１６との間に絶縁膜２４があることから、ゲート電圧が第３の閾値（Ｖｔｈ３）を超えて、マイナス側に増加しても、ゲート電極２８とドレイン電極２０間に流れるゲートリーク電流は微小である。
【００３５】
なお、図２（ａ）中には、表示しないが、第２のゲート電極で制御されるトランジスタ構造（以下、構造Ｂとも称する）もＭＩＳ型ゲート電極構造のトランジスタであり、その特性も、構造Ｃの特性と同様となる。
【００３６】
本実施形態のＨＥＭＴにおいては、ＭＩＳ型ゲート電極構造の構造Ｂ、ショットキー型ゲート電極構造の構造Ａ、ＭＩＳ型ゲート電極構造の構造Ｃがソース電極１８と、ドレイン電極２０間に直列に接続されるトランジスタ構造となっている。したがって、このＨＥＭＴのドレイン電流のゲート電圧依存性は、構造Ｂと構造Ｃの特性が同様と仮定すると、図２（ｂ）に示すように、図２（ａ）の構造Ａと構造Ｃの特性を重畳させた特性となる。すなわち、構造Ａと構造Ｃとのドレイン電流の小さい方のドレイン電流で、ＨＥＭＴ全体のドレイン電流が規定されることになる。
【００３７】
本実施形態では、第１の閾値（Ｖｔｈ１）が、第２および第３の閾値（Ｖｔｈ２、Ｖｔｈ３）よりも高い。したがって、第１の閾値（Ｖｔｈ１）と第３の閾値（Ｖｔｈ３）の大小関係は、図２（ａ）（ｂ）に示した通りである。
【００３８】
ＨＥＭＴ全体でみると、図２（ｂ）に示すように、ゲート電圧０Ｖでドレイン電流が流れオン状態にある。そして、ゲート電圧を０Ｖからマイナス方向に増加させていくと、まずショットキー型ゲート電極構造の構造Ａの第１の閾値（Ｖｔｈ１）でピンチオフ状態になり、トランジスタがオフとなる。さらに、ゲート電圧をマイナス側に増加させていくと、ショットキー型ゲート電極構造の第１のゲート電極２２にゲートリーク電流が流れようとする。
【００３９】
一方で、ＭＩＳ型ゲート電極構造の構造Ｃは、構造Ａよりもマイナス側の第３の閾値（Ｖｔｈ３）でピンチオフ状態になる。このため、ＨＥＭＴ全体では、マイナス側にゲート電圧を増加させても、第３の閾値（Ｖｔｈ３）よりマイナス側では、第１のゲート電極２２に流れようとするゲートリーク電流が、構造Ｃにより遮断される。このため、結果としてゲートリーク電流が抑制される。
【００４０】
このように、本実施形態のＨＥＭＴでは、ショットキー型ゲート電極構造とＭＩＳ型ゲート電極構造を直列につなげることで、ゲートリーク電流を抑制することが可能となる。また、界面準位への電荷のトラップ等により閾値変動の生じやすいＭＩＳ型ゲート電極構造の第２および第３閾値（Ｖｔｈ２、Ｖｔｈ３）ではなく、閾値変動の生じにくいショットキー型ゲート電極構造の第１の閾値（Ｖｔｈ１）により、ＨＥＭＴ全体の閾値が規定される。
【００４１】
したがって、例え第２および第３閾値（Ｖｔｈ２、Ｖｔｈ３）の閾値が変動したとしても、ＨＥＭＴ全体ではその影響は観察されにくい。よって、ゲートリーク電流が抑制され、かつ、閾値変動の小さいＨＥＭＴが実現される。
【００４２】
なお、図２（ａ）、（ｂ）に示すように、第２および第３の閾値（Ｖｔｈ２、Ｖｔｈ３）が、第１、第２および第３のゲート電極２２、２６、２８にオフ時に印加される電圧（図２中、白矢印）よりも、高いことが望ましい。これにより、ＨＥＭＴのオフ時に、構造Ｂおよび構造Ｃのピンチオフ状態が保たれ、ゲートリーク電流が一層抑制できるからである。
【００４３】
また、第２および第３の閾値（Ｖｔｈ２、Ｖｔｈ３）と、第１の閾値（Ｖｔｈ１）の差の絶対値（図２中のΔＶｔｈ）が０．１Ｖ以上１Ｖ以下であることが望ましい。０．１Ｖ未満では、第２および第３の閾値（Ｖｔｈ２、Ｖｔｈ３）が変動した場合に、第１の閾値（Ｖｔｈ１）よりも閾値が高くなり、ＨＥＭＴ全体の閾値が変動しやすい第２または第３の閾値（Ｖｔｈ２、Ｖｔｈ３）で規定されることになるおそれがあるからである。また、１Ｖを超えると、ＭＩＳ型ゲート電極構造（構造Ｂ、Ｃ）によるショットキー型ゲート電極構造（構造Ａ）のゲートリーク電流の遮断が不十分になるおそれがあるからである。すなわち、第２および第３の閾値（Ｖｔｈ２、Ｖｔｈ３）と、第１の閾値（Ｖｔｈ１）が離れすぎていると、第１の閾値（Ｖｔｈ１）よりもゲート電圧をマイナス側にシフトさせていく場合、しばらくの間、構造Ｂ、Ｃによるピンチオフが生じないため、ゲートリーク電流の遮断が不十分になるおそれがある。
【００４４】
なお、本実施形態のＨＥＭＴにおいて、ショットキー型ゲート電極構造、ＭＩＳ型ゲート電極構造それぞれの閾値、すなわち、第１、第２、第３の閾値は、素子構造、材料、不純物濃度等が与えることにより、解析的または数値計算により算出することが可能である。
【００４５】
また、第２および第３のゲート電極２６、２８のゲート長が、第１のゲート電極２２のゲート長よりも長いことが望ましい。これにより、ＭＩＳ型ゲート電極構造である構造Ｂ、Ｃの遮断特性が向上し、ゲートリーク電流の遮断特性が向上するからである。
【００４６】
（第２の実施形態）
本実施形態の半導体装置は、第１のゲート電極が、ｐ型の第３の窒化物半導体と金属との積層構造であること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
【００４７】
図３は、本実施形態の半導体装置の構成を示す模式断面図である。図３に示すように、本実施形態の半導体装置は、第１のゲート電極が、ｐ型の第３の窒化物半導体２２ａと金属２２ｂとの積層構造である。
【００４８】
すなわち、破線の枠線Ａで示される第１のゲート電極で制御されるトランジスタ構造（構造Ａ）が、いわゆる接合型ゲート電極構造を備えている。接合型ゲート電極構造も、ショットキー型ゲート電極構造と同様、電荷トラップの一因となるゲート絶縁膜を備えないため、閾値変動が小さい。
【００４９】
ｐ型の第３の窒化物半導体２２ａは、例えば、マグネシウム（Ｍｇ）をｐ型不純物として含有する窒化ガリウム（ＧａＮ）である。
【００５０】
本実施形態によれば、ｐ型の第３の窒化物半導体２２ａにより第１の半導体層（チャネル層）１４のポテンシャルが引きあげられる。このため、構造Ａの第１の閾値（Ｖｔｈ１）をブラス方向に移動させることが容易になる。すなわち、第１の閾値（Ｖｔｈ１）を高くすることが容易となる。よって、ノーマリーオフのＨＥＭＴを形成することが容易になる。
【００５１】
また、第１の実施形態と同様、ゲートリーク電流が抑制され、かつ、閾値変動の小さいＨＥＭＴが実現される。
【００５２】
（第３の実施形態）
本実施形態の半導体装置は、第２および第３のゲート電極直下の第２の半導体層の膜厚が、第１のゲート電極直下の第２の半導体層の膜厚よりも薄いこと以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
【００５３】
図４は、本実施形態の半導体装置の構成を示す模式断面図である。図４に示すように、本実施形態の半導体装置は、第２および第３のゲート電極２６、２８直下の第２の半導体層１６の膜厚が、第１のゲート電極２２直下の第２の半導体層１６の膜厚よりも薄い。
【００５４】
すなわち、破線の枠線Ｂで示される第２のゲート電極２６で制御されるトランジスタ構造（構造Ｂ）、破線の枠線Ｃで示される第３のゲート電極２８で制御されるトランジスタ構造（構造Ｃ）が、いわゆるリセス構造を備えている。
【００５５】
本実施形態によれば、構造Ｂと構造Ｃとをリセス構造にすることにより、ＭＩＳ型ゲート電極構造である構造Ｂおよび構造Ｃの閾値を高くすることが容易になる。また、リセス構造の深さを変えることにより閾値の調整も容易になる。
【００５６】
したがって、構造Ａの第１の閾値（Ｖｔｈ１）と、構造Ｂ、Ｃの第２および第３の閾値（Ｖｔｈ２、Ｖｔｈ３）との差を最適な値に調整することが容易となる。特に、第１の閾値（Ｖｔｈ１）と、第２および第３の閾値（Ｖｔｈ２、Ｖｔｈ３）とを近づけることが容易となる。
【００５７】
したがって、ゲートリーク電流を抑制することがより一層容易となるＨＥＭＴが実現される。また、閾値変動の小さいＨＥＭＴが実現される点においては、第１の実施形態と同様である。
【００５８】
（第４の実施形態）
本実施形態の半導体装置は、第２および第３のゲート電極直下の第２の半導体層の膜厚が、第１のゲート電極直下の第２の半導体層の膜厚よりも薄いこと以外は、第２の実施形態と同様である。したがって、第２の実施形態と重複する内容については、記述を省略する。
【００５９】
図５は、本実施形態の半導体装置の構成を示す模式断面図である。図５に示すように、本実施形態の半導体装置は、第２および第３のゲート電極２６、２８直下の第２の半導体層１６の膜厚が、第１のゲート電極２２直下の第２の半導体層１６の膜厚よりも薄い。
【００６０】
すなわち、破線の枠線Ｂで示される第２のゲート電極２６で制御されるトランジスタ構造（構造Ｂ）、破線の枠線Ｃで示される第３のゲート電極２８で制御されるトランジスタ構造（構造Ｃ）が、いわゆるリセス構造を備えている。
【００６１】
本実施形態によれば、構造Ｂと構造Ｃとをリセス構造にすることにより、ＭＩＳ型ゲート電極構造である構造Ｂおよび構造Ｃの閾値を高くすることが容易になる。また、リセス構造の深さを変えることにより閾値の調整も容易になる。したがって、構造Ａの第１の閾値（Ｖｔｈ１）と、構造Ｂ、Ｃの第２および第３の閾値（Ｖｔｈ２、Ｖｔｈ３）との差を最適な値に調整することが容易となる。特に、第１の閾値（Ｖｔｈ１）と、第２および第３の閾値（Ｖｔｈ２、Ｖｔｈ３）とを近づけることが容易となる。
【００６２】
したがって、ゲートリーク電流を抑制することがより一層容易となるＨＥＭＴが実現される。また、閾値変動の小さいＨＥＭＴが実現される点においては、第２の実施形態と同様である。
【００６３】
（第５の実施形態）
本実施形態の半導体装置は、第２および第３のゲート電極直下の第２の半導体層に、フッ素または塩素を含有する半導体領域を備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
【００６４】
図６は、本実施形態の半導体装置の構成を示す模式断面図である。図６に示すように、本実施形態の半導体装置は、第２および第３のゲート電極２６、２８直下の第２の半導体層１６に、フッ素（Ｆ）または塩素（Ｃｌ）を含有する半導体領域３０を備える。
【００６５】
半導体領域３０は、例えば、フッ素（Ｆ）または塩素（Ｃｌ）を第２の半導体層１６にイオン注入することにより形成することが可能である。
【００６６】
本実施形態によれば、半導体領域３０設けることにより、ＭＩＳ型ゲート電極構造である構造Ｂおよび構造Ｃの閾値を高くすることが可能になる。すなわち、負イオンであるフッ素（Ｆ）または塩素（Ｃｌ）を第２の半導体層１６中に導入されることにより、電界を打ち消す作用が生じ、閾値を高くすることが可能になる。
【００６７】
また、フッ素（Ｆ）または塩素（Ｃｌ）量を変えることにより閾値の調整も容易になる。したがって、構造Ａの第１の閾値（Ｖｔｈ１）と、構造Ｂ、Ｃの第２および第３の閾値（Ｖｔｈ２、Ｖｔｈ３）との差を最適な値に調整することが容易となる。特に、第１の閾値（Ｖｔｈ１）と、第２および第３の閾値（Ｖｔｈ２、Ｖｔｈ３）とを近づけることが容易となる。
【００６８】
したがって、ゲートリーク電流を抑制することがより一層容易となるＨＥＭＴが実現される。また、閾値変動の小さいＨＥＭＴが実現される点においては、第１の実施形態と同様である。
【００６９】
（第６の実施形態）
本実施形態の半導体装置は、第２および第３のゲート電極直下の第２の半導体層に、フッ素または塩素を含有する半導体領域を備えること以外は、第２の実施形態と同様である。したがって、第２の実施形態と重複する内容については、記述を省略する。
【００７０】
図７は、本実施形態の半導体装置の構成を示す模式断面図である。図７に示すように、本実施形態の半導体装置は、第２および第３のゲート電極２６、２８直下の第２の半導体層１６に、フッ素（Ｆ）または塩素（Ｃｌ）を含有する半導体領域３０を備える。
【００７１】
半導体領域３０は、例えば、フッ素（Ｆ）または塩素（Ｃｌ）を第２の半導体層１６にイオン注入することにより形成することが可能である。
【００７２】
本実施形態によれば、半導体領域３０設けることにより、ＭＩＳ型ゲート電極構造である構造Ｂおよび構造Ｃの閾値を高くすることが可能になる。すなわち、負イオンであるフッ素（Ｆ）または塩素（Ｃｌ）を第２の半導体層１６中に導入されることにより、電界を打ち消す作用が生じ、閾値を高くすることが可能になる。
【００７３】
また、フッ素（Ｆ）または塩素（Ｃｌ）量を変えることにより閾値の調整も容易になる。したがって、構造Ａの第１の閾値（Ｖｔｈ１）と、構造Ｂ、Ｃの第２および第３の閾値（Ｖｔｈ２、Ｖｔｈ３）との差を最適な値に調整することが容易となる。特に、第１の閾値（Ｖｔｈ１）と、第２および第３の閾値（Ｖｔｈ２、Ｖｔｈ３）とを近づけることが容易となる。
【００７４】
したがって、ゲートリーク電流を抑制することがより一層容易となるＨＥＭＴが実現される。また、閾値変動の小さいＨＥＭＴが実現される点においては、第２の実施形態と同様である。
【００７５】
以上の実施形態では、第１ないし第３のゲート電極が物理的に分離された断面構造を例示して説明した。しかしながら、第１ないし第３のゲート電極が物理的に一体化した構造であってもかまわない。
【００７６】
また、以上の実施形態ではＨＥＭＴを半導体装置の例として説明したが、ＨＥＭＴ以外の電界効果型トランジスタにも、本発明を適用することが可能である。また、電界効果型トランジスタにショットキバリアダイオード等の素子を組み合わせた集積回路も本発明の半導体装置の範囲に含まれる。
【００７７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７８】
１０      基板
１２      バッファ層
１４      第１の半導体層
１６      第２の半導体層
１８      ソース電極
２０      ドレイン電極
２２      第１のゲート電極
２２ａ    第３の窒化物半導体
２２ｂ    金属層
２４      絶縁層
２６      第２のゲート電極
２８      第３のゲート電極
３０      半導体領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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