(57)【要約】【課題】整流ダイオードＤ１の逆方向回復時間ＴＲＲにおける、スイッチング電圧ＶＳＷ、出力電圧ＶＯＵＴの振動・リンギングを抑制する。【解決手段】スイッチングトランジスタＭ１は、そのオン抵抗ＲＯＮが少なくともひとつの２値ＲＯＮ１、ＲＯＮ２で切りかえ可能である。制御回路２は、スイッチングトランジスタＭ１をオフからオンに切りかえる際に、切りかえ直後の第１期間において、スイッチングトランジスタＭ１のオン抵抗を第１値ＲＯＮ１とし、その後、スイッチングトランジスタＭ１をオフするまでの第２期間において、スイッチングトランジスタＭ１のオン抵抗を第１値ＲＯＮ１より小さい第２値ＲＯＮ２とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
昇圧ＤＣ／ＤＣコンバータの制御回路であって、
前記昇圧ＤＣ／ＤＣコンバータは、インダクタ、整流ダイオード、出力キャパシタおよびスイッチングトランジスタを含み、
前記スイッチングトランジスタは、そのオン抵抗が少なくともひとつの２値で切りかえ可能であり、
前記制御回路は、
前記スイッチングトランジスタをオフからオンに切りかえる際に、切りかえ直後の第１期間において、前記スイッチングトランジスタのオン抵抗を第１値とし、その後、前記スイッチングトランジスタをオフするまでの第２期間において、前記スイッチングトランジスタのオン抵抗を前記第１値より小さい第２値とすることを特徴とする制御回路。
【請求項２】
前記第１期間は、前記整流ダイオードの逆方向回復時間以上の長さに定められることを特徴とする請求項１に記載の制御回路。
【請求項３】
前記出力キャパシタ、前記整流ダイオード、前記スイッチングトランジスタおよび接地ラインが形成するループの直列抵抗成分をＲ、ループの容量成分をＣ、前記ループの直列インダクタンス成分をＬと書くとき、前記第１値は、
Ｒ／（２√（Ｌ／Ｃ））＞１
を満たすように定められることを特徴とする請求項１または２に記載の制御回路。
【請求項４】
前記整流ダイオードの逆方向回復時間に応じて、前記第１期間の長さを変更可能に構成されることを特徴とする請求項１から３のいずれかに記載の制御回路。
【請求項５】
前記整流ダイオードの容量値に応じて、前記第１値を変更可能に構成されることを特徴とする請求項１から４のいずれかに記載の制御回路。
【請求項６】
前記スイッチングトランジスタは、制御端子を独立としつつ、並列に接続された複数のトランジスタ素子を含み、
前記第１期間と前記第２期間とで、オンするトランジスタ素子を切りかえることにより、前記複数のスイッチング素子の合成抵抗に応じた前記スイッチングトランジスタのオン抵抗を変化させることを特徴とする請求項１から５のいずれかに記載の制御回路。
【請求項７】
前記昇圧ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧が所定の目標電圧に近づくように、デューティ比が調節されるパルス信号を生成するパルス変調器と、
前記パルス信号にもとづいて、少なくとも前記第１期間においてオンすべき前記トランジスタ素子である第１トランジスタ素子を駆動する第１ドライバと、
前記パルス信号にもとづいて、前記第２期間のみにおいてオンすべき前記トランジスタ素子である第２トランジスタ素子を駆動する第２ドライバと、
を備えることを特徴とする請求項６に記載の制御回路。
【請求項８】
前記第２トランジスタ素子に供給されるゲートパルス信号に、実際の前記整流ダイオードの逆方向回復時間に応じて調節可能な遅延を与える可変遅延回路をさらに備えることを特徴とする請求項７に記載の制御回路。
【請求項９】
前記第１トランジスタ素子のオン抵抗を、実際の前記整流ダイオードの容量に応じて調節する駆動調整回路をさらに備えることを特徴とする請求項７または８に記載の制御回路。
【請求項１０】
前記駆動調整回路は、前記第１トランジスタ素子の制御端子に与えるゲートパルス信号の振幅を変化させるよう構成されることを特徴とする請求項９に記載の制御回路。
【請求項１１】
前記制御回路は、実際の前記整流ダイオードの逆方向回復時間および容量の少なくとも一方を示すデータを格納するレジスタ、または、実際の前記整流ダイオードの逆方向回復時間および容量の少なくとも一方を設定するための外部設定端子をさらに備えることを特徴とする請求項１から１０のいずれかに記載の制御回路。
【請求項１２】
前記整流ダイオードを所定の電圧で充電した後、前記スイッチングトランジスタをオンしたときに流れる電流を積分することにより、前記整流ダイオードの容量ＣＯＪを検出する容量検出回路をさらに備えることを特徴とする請求項１から１０のいずれかに記載の制御回路。
【請求項１３】
前記整流ダイオードを所定の電圧で充電した後、前記スイッチングトランジスタをオンしたときに流れる電流の波形にもとづいて、前記整流ダイオードの逆方向回復時間を検出する時間測定回路をさらに備えることを特徴とする請求項１から１０のいずれかに記載の制御回路。
【請求項１４】
ひとつの半導体チップに一体集積化されることを特徴とする請求項１から１３のいずれかに記載の制御回路。
【請求項１５】
前記スイッチングトランジスタは、前記制御回路に一体集積化されることを特徴とする請求項１４に記載の制御回路。
【請求項１６】
第１端に入力電圧が印加されたインダクタと、
前記インダクタの第２端と接地ラインの間に設けられたスイッチングトランジスタと、
前記インダクタの第２端にアノードが接続された整流ダイオードと、
前記整流ダイオードのカソードと接地ラインの間に設けられた出力キャパシタと、
前記スイッチングトランジスタをスイッチングする請求項１から１５のいずれかに記載の制御回路と、
を備えることを特徴とする昇圧ＤＣ／ＤＣコンバータ。
【請求項１７】
請求項１６に記載の昇圧ＤＣ／ＤＣコンバータを備えることを特徴とする電子機器。
【請求項１８】
電池と、
前記電池の電圧を昇圧する請求項１６に記載の昇圧ＤＣ／ＤＣコンバータと、
を備えることを特徴とする車両。
【請求項１９】
昇圧ＤＣ／ＤＣコンバータの制御方法であって、
前記昇圧ＤＣ／ＤＣコンバータは、インダクタ、整流ダイオード、出力キャパシタおよびスイッチングトランジスタを含み、
前記スイッチングトランジスタは、そのオン抵抗が少なくともひとつの２値で切りかえ可能に構成され、
前記制御方法は、
前記スイッチングトランジスタをオフからオンに切りかえる際に、切りかえ直後の第１期間において、前記スイッチングトランジスタのオン抵抗を第１値とするステップと、
その後、前記スイッチングトランジスタをオフするまでの第２期間において、前記スイッチングトランジスタのオン抵抗を前記第１値より小さい第２値とするステップと、
を備えることを特徴とする制御方法。
【請求項２０】
前記第１期間を、前記整流ダイオードの逆方向回復時間以上の長さに定めるステップをさらに備えることを特徴とする請求項１９に記載の制御方法。
【請求項２１】
前記出力キャパシタ、前記整流ダイオード、前記スイッチングトランジスタおよび接地ラインが形成するループの直列抵抗成分をＲ、前記ループの容量成分をＣ、前記ループの直列インダクタンス成分をＬと書くとき、前記第１値を、
Ｒ／（２√（Ｌ／Ｃ））＞１
を満たすように定めるステップをさらに備えることを特徴とする請求項１９または２０に記載の制御方法。
【請求項２２】
前記出力キャパシタ、前記整流ダイオード、前記スイッチングトランジスタおよび接地ラインが形成するループの直列抵抗成分をＲ、前記ループの容量成分をＣ、と書くとき、所定の共振周波数ｆｃにおける共振を避けるために、前記第１値を、
Ｒ＝１／（π×ｆｃ×Ｃ）
を満たすように定めるステップをさらに備えることを特徴とする請求項１９または２０に記載の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧ＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
入力電圧よりも高い電圧を生成するために、昇圧ＤＣ／ＤＣコンバータ（スイッチングレギュレータ）が利用される。図１は、一般的な昇圧ＤＣ／ＤＣコンバータ１００ｒの構成を示す回路図である。昇圧ＤＣ／ＤＣコンバータ１００ｒは、インダクタＬ１、出力キャパシタＣ１、スイッチングトランジスタＭ１、整流ダイオードＤ１、制御回路２ｒを備える。
【０００３】
制御回路２ｒは、パッケージ化されており、インダクタＬ１、整流ダイオードＤ１、出力キャパシタＣ１と共通のプリント基板（ＰＣＢ）上に実装される。スイッチングトランジスタＭ１は、制御回路２ｒ内の半導体チップ４に集積化されている。
【０００４】
制御回路２ｒの電圧検出端子ＶＳには、出力端子ＰＯＵＴの電圧（出力電圧）ＶＯＵＴが、抵抗Ｒ１、Ｒ２によって分圧され、フィードバックされる。制御回路２ｒは、フィードバック電圧ＶＳが所定の目標電圧ＶＲＥＦに近づくように、スイッチングトランジスタＭ１のスイッチングを制御する。
【０００５】
制御回路２ｒの半導体チップ４は、スイッチングトランジスタＭ１に加えて、パルス変調器１０、ドライバ１２、伝送路１４を有する。
パルス変調器１０は、フィードバック電圧ＶＳが所定の目標電圧ＶＲＥＦに近づくように、その出力であるパルス信号ＳＰＷＭのデューティ比を調節する。ドライバ１２は、パルス信号ＳＰＷＭに応じて、スイッチングトランジスタＭ１を駆動する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−５５７０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者らは、図１のＤＣ／ＤＣコンバータ１００ｒについて検討した結果、以下の課題を認識するに至った。
【０００８】
図１のＤＣ／ＤＣコンバータ１００ｒには、２ｒの半導体パッケージ内の寄生インダクタンスＬＰＫＧ１、ＬＰＫＧ２、制御回路２ｒが実装されるプリント基板上の寄生インダクタンスＬＳＵＢ、寄生抵抗ＲＳＵＢが存在する。
【０００９】
スイッチングトランジスタＭ１がオフの期間、コイルからの起電力により整流ダイオードＤ１は順方向にバイアスされ、この状態では、整流ダイオードＤ１に電荷が蓄積される。続いてスイッチングトランジスタＭ１がオンに遷移すると、整流ダイオードＤ１の逆方向回復特性によって、それまでに蓄積されていた電荷が、スイッチングトランジスタＭ１に向かって流れ出し、スイッチングトランジスタＭ１を介して、プリント基板上のグランドに流れ込む。つまり整流ダイオードの逆方向回復時間ＴＲＲの間、整流ダイオードＤ１は容量ＣＯＪと見なすことができる。
【００１０】
したがって、逆方向回復時間ＴＲＲの間、出力キャパシタＣ１、整流ダイオードＤ１、スイッチングトランジスタＭ１、接地ライン、を含むループが、直列ＲＬＣ共振回を形成することになる。なお、出力キャパシタＣ１の容量値は、整流ダイオードＤ１の容量ＣＯＪに比べて十分に大きいため、整流ダイオードＤ１との直列接続では、出力キャパシタＣ１の容量値は無視しうる。
【００１１】
スイッチングトランジスタＭ１がオン状態では、理想的には、スイッチング（ＳＷ）端子の電圧（スイッチング電圧ともいう）ＶＳＷは０Ｖである。ところが、ＲＬＣ共振回路によって、スイッチング電圧ＶＳＷおよび出力電圧ＶＯＵＴが、オン状態遷移直後にＲＬＣ共振回路の共振周波数ωｏ＝１／√（ＬＣ）[rad]で振動する場合がある。
Ｌ≒ＬＰＫＧ１＋ＬＰＫＧ２＋ＬＳＵＢ
Ｃ≒ＣＯＪ
【００１２】
スイッチング電圧ＶＳＷおよび／または出力電圧ＶＯＵＴの振動は、外部に電磁ノイズとして放射される。したがって共振周波数ω０が、ＥＭＩの規格により規制される周波数帯域に入る場合、ＥＭＩ対策が余儀なくされる。一般的なＥＭＩ対策としては、シールドによって回路を覆う、インダクタＬ１の値の変更などが考えられるが、この手法では、コストが高くなり、トライアンドエラーの繰り返しが必要となる。
【００１３】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、整流ダイオードＤ１の逆方向回復時間ＴＲＲにおける、スイッチング電圧ＶＳＷや出力電圧ＶＯＵＴの振動・リンギングの抑制にある。
【課題を解決するための手段】
【００１４】
本発明のある態様は、昇圧ＤＣ／ＤＣコンバータの制御回路に関する。昇圧ＤＣ／ＤＣコンバータは、インダクタ、整流ダイオード、出力キャパシタおよびスイッチングトランジスタを含む。スイッチングトランジスタは、そのオン抵抗が少なくともひとつの２値で切りかえ可能であり、制御回路は、スイッチングトランジスタをオフからオンに切りかえる際に、切りかえ直後の第１期間において、スイッチングトランジスタのオン抵抗を第１値とし、その後、スイッチングトランジスタをオフするまでの第２期間において、スイッチングトランジスタのオン抵抗を第１値より小さい第２値とする。
【００１５】
スイッチングトランジスタがオンした直後の逆方向回復時間の間、整流ダイオードの容量を含むＲＬＣ共振回路が形成され、ＲＬＣ共振回路に整流ダイオードの容量ＣＯＪから放電される電流が流れることにより、共振が発生しようとする。ここで、直列ＲＬＣ共振回路の減衰係数ξは、
ξ＝Ｒ／（２√（Ｌ／Ｃ））
で与えられる。
【００１６】
逆方向回復時間とオーバーラップする第１期間において、スイッチングトランジスタのオン抵抗を相対的に高い第１値とすることにより、減衰係数ξを大きくできるため、共振を抑制でき、あるいは共振したとしても、強い減衰で短時間で共振を収束させることができる。これにより、共振にともなう電磁ノイズの発生を抑制することができる。
【００１７】
第１期間は、整流ダイオードの逆方向回復時間以上の長さに定められてもよい。
第１期間が逆方向回復時間より短い場合には、第１期間が終了した後でも、逆方向回復時間が持続することになる。そして第１期間の終了後にスイッチングトランジスタのオン抵抗を相対的に低い第２値に切りかえると、ξ＜１となり共振条件が満たされ、第１期間における共振回路のエネルギーの減衰が不十分であった場合に、スイッチング電圧や出力電圧が振動する恐れがある。
この態様によれば、第１期間を逆方向回復時間以上とすることで、スイッチング電圧、出力電圧の振動を確実に防止できる。
【００１８】
出力キャパシタ、整流ダイオード、スイッチングトランジスタおよび接地ラインが形成するループの直列抵抗成分をＲ、ループの容量成分をＣ、ループの直列インダクタンス成分をＬと書くとき、第１値は、
Ｒ／（２・√（Ｌ／Ｃ））＞１
を満たすように定められてもよい。
この場合、共振条件が満たされなくなるため、スイッチング電圧、出力電圧の振動、リンギングを抑制できる。
【００１９】
出力キャパシタ、整流ダイオード、スイッチングトランジスタおよび接地ラインが形成するループの直列抵抗成分をＲ、前記ループの容量成分をＣ、と書くとき、所定の共振周波数ｆｃにおける共振を避けるために、第１値を、
Ｒ＝１／（π×ｆｃ×Ｃ）
を満たすように定めてもよい。
この場合、インダクタンスの値を見積もることが困難な場合において、特定の周波数ｆｃでのスイッチング電圧、出力電圧の振動、リンギングを抑制できる。
【００２０】
制御回路は、整流ダイオードの逆方向回復時間に応じて、第１期間の長さを変更可能に構成されてもよい。
【００２１】
制御回路は、整流ダイオードの容量値に応じて、第１値を変更可能に構成されてもよい。
【００２２】
スイッチングトランジスタは、制御端子を独立としつつ、並列に接続された複数のトランジスタ素子を含んでもよい。制御回路は、第１期間と第２期間とで、オンするトランジスタ素子を切りかえることにより、複数のトランジスタ素子の合成抵抗に応じてスイッチングトランジスタのオン抵抗を変化させてもよい。
【００２３】
制御回路は、昇圧ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧が所定の目標電圧に近づくように、デューティ比が調節されるパルス信号を生成するパルス変調器と、パルス信号にもとづいて、少なくとも第１期間においてオンすべきトランジスタ素子である第１トランジスタ素子を駆動する第１ドライバと、パルス信号にもとづいて、第２期間のみにおいてオンすべきトランジスタ素子である第２トランジスタ素子を駆動する第２ドライバと、を備えてもよい。
この場合、オン抵抗の第１値、第２値を、第１トランジスタ素子、第２トランジスタ素子のサイズ、ゲートソース間電圧に応じて設計できる。
【００２４】
制御回路は、第２トランジスタ素子に供給されるゲートパルス信号に、実際の整流ダイオードの逆方向回復時間に応じて調節可能な遅延を与える可変遅延回路をさらに備えてもよい。
これにより、第１期間の長さを、逆方向回復時間に応じて最適化できる。
【００２５】
制御回路は、第１トランジスタ素子のオン抵抗を、実際の整流ダイオードの容量に応じて調節する駆動調整回路をさらに備えてもよい。
これにより、オン抵抗の第１値を、整流ダイオードの容量に応じて最適化できる。
【００２６】
駆動調整回路は、第１トランジスタ素子の制御端子に与えるゲートパルス信号の振幅（ハイレベル電圧）を変化させてもよい。
【００２７】
制御回路は、実際の整流ダイオードの逆方向回復時間および容量の少なくとも一方を示すデータを格納するレジスタ、または、実際の整流ダイオードの逆方向回復時間および容量の少なくとも一方を設定するための外部設定端子をさらに備えてもよい。
【００２８】
制御回路は、整流ダイオードを所定の電圧で充電した後、スイッチングトランジスタをオンしたときに流れる電流を積分することにより、整流ダイオードの容量ＣＯＪを検出する容量検出回路をさらに備えてもよい。
スイッチングトランジスタをオフすると、整流ダイオードの容量ＣＯＪが、そのときの入力電圧と、そのときの出力電圧の電位差ΔＶに応じて充電される。このとき容量ＣＯＪに蓄積される電荷量Ｑは、
Ｑ＝ＣＯＪΔＶ
となる。続いて、スイッチングトランジスタＭ１をオンすると、スイッチングトランジスタＭ１に、放電電流が流れる。この放電電流を積算することにより、電荷量Ｑを求めることができる。電位差ΔＶが既知であるとき、整流ダイオードの容量ＣＯＪを求めることができる。
【００２９】
制御回路は、整流ダイオードを所定の電圧で充電した後、スイッチングトランジスタをオンしたときに流れる電流の波形にもとづいて、整流ダイオードの逆方向回復時間を検出する時間測定回路をさらに備えてもよい。
【００３０】
制御回路は、ひとつの半導体チップに一体集積化されてもよい。スイッチングトランジスタは、制御回路に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体チップ上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体チップの外部に設けられていてもよい。回路を１つのＩＣとして集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【００３１】
本発明の別の態様は、昇圧ＤＣ／ＤＣコンバータに関する。昇圧ＤＣ／ＤＣコンバータは、第１端に入力電圧が印加されたインダクタと、インダクタの第２端と接地ラインの間に設けられたスイッチングトランジスタと、インダクタの第２端にアノードが接続された整流ダイオードと、整流ダイオードのカソードと接地ラインの間に設けられた出力キャパシタと、スイッチングトランジスタをスイッチングする上述の制御回路と、を備える。
【００３２】
本発明のさらに別の態様は、電子機器である。この電子機器は、上述のスイッチング電源を備える。
本発明のさらに別の態様は、車両である。この車両は、電池と、電池の電圧を昇圧する上述のスイッチング電源を備える。
【００３３】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００３４】
本発明のある態様によれば、スイッチング電圧ＶＳＷや出力電圧ＶＯＵＴの振動・リンギングを抑制できる。
【図面の簡単な説明】
【００３５】
【図１】一般的な昇圧ＤＣ／ＤＣコンバータの構成を示す回路図である。
【図２】実施の形態に係る昇圧ＤＣ／ＤＣコンバータを模式的に示す回路図である。
【図３】図３（ａ）、（ｂ）は、スイッチングトランジスタのオン期間におけるＤＣ／ＤＣコンバータの等価回路図である。
【図４】図３（ａ）のＲＬＣ共振回路の状態を示すシミュレーション波形図である。
【図５】図５（ａ）は、制御回路の動作を示す波形図であり、図５（ｂ）は、図１の制御回路の動作を示す波形図である。
【図６】第１実施例に係る制御回路の構成を示す回路図である。
【図７】図６の制御回路の動作波形図である。
【図８】図６のＤＣ／ＤＣコンバータに流れる電流のスペクトルを示す図である。
【図９】図９（ａ）、（ｂ）は、第２実施例に係る制御回路の構成を示す回路図である。
【図１０】図１０（ａ）、（ｂ）は、第３実施例に係る制御回路の構成を示す回路図である。
【図１１】第４実施例に係る制御回路の構成を示す回路図である。
【図１２】図１１の制御回路の動作を示す波形図である。
【図１３】図１３（ａ）は、ＤＣ／ＤＣコンバータを備える車両を示す図であり、図１３（ｂ）は、ＤＣ／ＤＣコンバータを備える電子機器を示す図である。
【発明を実施するための形態】
【００３６】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３７】
本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。また、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００３８】
（コンセプト）
図２は、実施の形態に係る昇圧ＤＣ／ＤＣコンバータ（以下、単にＤＣ／ＤＣコンバータともいう）１００を模式的に示す回路図である。ＤＣ／ＤＣコンバータ１００は、入力ライン１０２に入力された入力電圧ＶＩＮを昇圧し、出力ライン１０４に接続される負荷（不図示）に、目標レベルに安定化された出力電圧ＶＯＵＴを供給する。
【００３９】
ＤＣ／ＤＣコンバータ１００は、インダクタＬ１、スイッチングトランジスタＭ１、整流ダイオードＤ１、出力キャパシタＣ１、フィードバック回路１０８、制御回路２を備える。インダクタＬ１の第１端は、入力ライン１０２と接続される。スイッチングトランジスタＭ１は、インダクタＬ１の第２端と接地ライン１０６の間に設けられる。出力キャパシタＣ１は、出力ライン１０４と接地ライン１０６の間に設けられる。整流ダイオードＤ１のアノードは、インダクタＬ１の第２端と接続され、そのカソードは出力ライン１０４と接続される。フィードバック回路１０８は、抵抗Ｒ１、Ｒ２を含み、出力電圧ＶＯＵＴを分圧し、制御回路２の電圧フィードバック（ＶＳ）端子に供給する。
【００４０】
制御回路２は、ＶＳ端子にフィードバック電圧ＶＳが、所定の目標値ＶＲＥＦに近づくように、スイッチングトランジスタＭ１のスイッチングを制御する。本実施の形態において、制御回路２はパッケージ化された機能ＩＣ（Integrated Circuit）であり、それを構成する回路素子、配線がひとつの半導体チップ４に集積化されている。
【００４１】
スイッチングトランジスタＭ１は制御回路２に内蔵されている。なお、スイッチングトランジスタＭ１として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に代えて、バイポーラトランジスタやＩＧＢＴを用いてもよい。
【００４２】
制御回路２は、スイッチングトランジスタＭ１は、そのオン抵抗ＲＯＮが少なくともひとつの２値で切りかえ可能となっている。本実施の形態では、オン抵抗ＲＯＮは、第１値ＲＯＮ１と、第１値ＲＯＮ１より十分に小さな第２値ＲＯＮ２の２値で切りかえ可能となっている。
【００４３】
第２値ＲＯＮ２は、ＤＣ／ＤＣコンバータに要求される効率などの仕様を満たすように定められ、典型的には小さければ小さいほど望ましく、数ｍΩ〜数十ｍΩの値が選ばれる。第１値ＲＯＮ１の決め方については後述する。
【００４４】
制御回路２は、スイッチングトランジスタＭ１に加えて、パルス変調器１０、ドライバ１２、オン抵抗コントローラ１６を備える。パルス変調器１０は、ＤＣ／ＤＣコンバータ２の出力電圧ＶＯＵＴが所定の目標電圧に近づくように、デューティ比が調節されるパルス信号ＳＰＷＭを生成する。一般的には、パルス変調器１０は、誤差増幅器（不図示）によってフィードバック電圧ＶＳと所定の基準電圧ＶＲＥＦの誤差を増幅し、誤差信号ＶＦＢを生成する。そして誤差信号ＶＦＢを、その電圧レベルに応じたデューティ比を有するパルス信号ＳＰＷＭに変換する。パルス変調器１０の変調方式は限定されず、電圧モードのパルス変調器、電流モードのパルス変調器、ヒステリシス制御の変調器などを用いることができ、その構成も特に限定されない。
【００４５】
ドライバ１２は、パルス信号ＳＰＷＭに応じて、スイッチングトランジスタＭ１の制御端子（ゲート）をスイッチングする。
【００４６】
オン抵抗コントローラ１６は、スイッチングトランジスタＭ１をオフからオンに切りかえる際に、切りかえ直後の第１期間Ｔ１において、スイッチングトランジスタＭ１のオン抵抗ＲＯＮを第１値ＲＯＮ１とし、その後、スイッチングトランジスタＭ１をオフするまでの第２期間Ｔ２において、スイッチングトランジスタＭ１のオン抵抗ＲＯＮを第１値ＲＯＮ１より小さい第２値ＲＯＮ２とする。
【００４７】
たとえばオン抵抗コントローラ１６は、スイッチングトランジスタＭ１のトランジスタサイズを切りかえることにより、オン抵抗ＲＯＮを変化させてもよいし、スイッチングトランジスタＭ１のゲート電圧の振幅（ハイレベル電圧）を切りかえることにより、オン抵抗ＲＯＮを変化させてもよい。
【００４８】
なお、オン抵抗コントローラ１６は、明示的な構成要素として制御回路２に内蔵されている必要はなく、制御回路２全体として、第１期間Ｔ１と第２期間Ｔ２が制御可能となっていればよい。
【００４９】
以上が制御回路２およびそれを用いたＤＣ／ＤＣコンバータ１００の構成である。
図３（ａ）、（ｂ）は、スイッチングトランジスタＭ１のオン期間におけるＤＣ／ＤＣコンバータ１００の等価回路図である。図３（ａ）は、スイッチングトランジスタＭ１のオン直後の、整流ダイオードＤ１の逆方向回復時間ＴＲＲの様子を、図３（ｂ）は、逆方向回復時間ＴＲＲの経過後の様子を示す。
【００５０】
逆方向回復時間ＴＲＲにおいて、整流ダイオードＤ１は容量ＣＯＪとみなすことができ、この間は、整流ダイオードＤ１には、順方向（アノードからカソード）に加えて、逆方向（カソードからアノード）にも容量ＣＯＪからの放電電流が流れる。
【００５１】
図３（ａ）に示すように、出力キャパシタＣ１、整流ダイオードＤ１、スイッチングトランジスタＭ１、接地ライン１０６のループは、直列ＲＬＣ共振回路を形成する。ループの直列抵抗成分をＲ、ループの容量成分をＣ、ループの直列インダクタンス成分をＬと書くとき、この共振回路の減衰係数ξは、式（１）で与えられる。
ξ＝Ｒ／（２√（Ｌ／Ｃ））    …（１）
Ｒ＝ＲＯＮ＋ΣＲｐ
Ｃ≒ＣＯＪ
Ｌ＝ΣＬｐ
である。ΣＲｐは、ループ内の寄生抵抗の和であり、ΣＬｐは、ループ内の寄生インダクタンスの和である。
【００５２】
ＲＬＣ共振回路においては、ξ＜１が成り立つとき、系が減衰振動する。ここで、減衰の時定数τは、式（２）で与えられる。
τ＝２Ｌ／Ｒ    …（２）
したがって、Ｒの値を大きくすると、振動の減衰が速くなる。
【００５３】
さらにＲの値を大きくし、ξ＞１が成り立つとき、系は振動せずに、指数減衰する。
【００５４】
図３（ｂ）に示すように、逆方向回復時間ＴＲＲの経過後は、整流ダイオードＤ１の整流作用によって、ＲＬＣ共振回路が遮断される。したがって、スイッチング電圧ＶＳＷの振動は発生しない。
【００５５】
図４は、図３（ａ）のＲＬＣ共振回路の状態を示すシミュレーション波形図である。図４には、Ｌ＝３０ｎＨ、Ｃ＝８５ｐＦとし、抵抗Ｒの値を変化させたときの電流波形が示される。
【００５６】
図２の制御回路２では、ＲＬＣ共振回路による減衰振動が発生しうる逆方向回復時間ＴＲＲとオーバーラップする第１期間Ｔ１において、ξ＞１が成り立つように、言い換えれば、式（３）が成り立つように、スイッチングトランジスタＭ１のオン抵抗ＲＯＮの値ＲＯＮ１を設定することにより、スイッチング電圧ＶＳＷおよび出力電圧ＶＯＵＴの振動を抑制できる。
Ｒ＞（２√（Ｌ／Ｃ））      …（３）
【００５７】
たとえば寄生インダクタンスの合計Ｌが３０ｎＨ、整流ダイオードＤ１の容量ＣＯＪが８５ｐＦであるとき、Ｒ＞２√（３０ｎ／８５ｐ）≒３８Ωが成り立つように、ＲＯＮ１を定めればよい。たとえば、寄生抵抗の合計ΣＲｐが８Ωであるとき、ＲＯＮ１＞３０Ωとすることで、スイッチング電圧ＶＳＷおよび出力電圧ＶＯＵＴの振動を抑制できる。
【００５８】
また、複数種のプリント基板があり、寄生インダクタンスの見積もりができない場合もある。このような場合でも、あらかじめ避けたい周波数が既知ならば、この周波数を共振周波数ｆｃとして、
ｆｃ＝１／（２π√（Ｌ×Ｃ））
√Ｌ＝１／（２πｆｃ√Ｃ）
より、共振周波数ｆｃでのみ、共振を避けうる抵抗値を以下の式から算出し、適用することが可能である。
Ｒ＝２√Ｒ／√Ｃ＝２／（２π×ｆｃ×√Ｃ×√Ｃ）＝１／（π×ｆｃ×Ｃ）＞１
よってξ＞１となるＲは、
Ｒ＝１／（π×ｆｃ×Ｃ）
となる。たとえばｆｃ＝８０ＭＨｚであればＲ＝１／（π×８０ＭＨｚ×８５ｐＦ）＝４６Ωとなる。
【００５９】
第１期間Ｔ１が逆方向回復時間ＴＲＲより短い場合には、第１期間Ｔ１が終了した後でも、逆方向回復時間ＴＲＲが持続することになる。第１期間Ｔ１の終了後、スイッチングトランジスタＭ１のオン抵抗を相対的に低い第２値ＲＯＮ２に切りかえると、ξ＜１となり共振条件が満たされ、第１期間Ｔ１における共振回路のエネルギーの減衰が不十分であった場合に、スイッチング電圧ＶＳＷや出力電圧ＶＯＵＴが振動する恐れがある。
そこでＴ１≧ＴＲＲとすることにより、逆方向回復時間ＴＲＲの間に、振動が発生せず、あるいは発生したとしても短時間で収束することが保証される。
【００６０】
なお、逆方向回復時間ＴＲＲが経過した後に、スイッチングトランジスタＭ１のオン抵抗が第１値ＲＯＮ１を維持し続けると、共振の恐れがないにもかかわらず、スイッチング損失が大きくなる。そこで、第１期間Ｔ１は、Ｔ１≧ＴＲＲを満たす範囲で、なるべく短くすることが好ましい。
【００６１】
図５（ａ）は、制御回路２の動作を示す波形図であり、図５（ｂ）は、図１の制御回路２ｒの動作を示す波形図である。
図２の制御回路２の利点を明確とするため、先に図５（ｂ）を参照し、従来の制御回路２ｒの動作を説明する。２段目以下の波形については、時間スケールが引き延ばして示される。
【００６２】
時刻ｔ０〜ｔ１の間、スイッチングトランジスタＭ１はオフである。この間、スイッチング電圧ＶＳＷは、ＶＯＵＴ＋ＶＦをとる。ＶＦは整流ダイオードＤ１の順方向電圧である。
【００６３】
時刻ｔ１に、パルス信号ＳＰＷＭがハイレベルに遷移し、スイッチングトランジスタＭ１がオンする。図１の制御回路２ｒでは、時刻ｔ１に、スイッチングトランジスタＭ１のオン抵抗ＲＯＮが、第２値ＲＯＮ２に相当する値まで低下する。
【００６４】
このオン抵抗ＲＯＮ２は非常に小さいため、式（１）の抵抗Ｒの値が小さくなり、したがってξ≪１となる。その結果、ＲＬＣ共振回路において減衰振動が発生する。減衰の時定数τは式（２）で与えられるところ、抵抗Ｒの値が小さいと時定数τが長くなる。その結果、図１の制御回路２ｒでは、出力電圧ＶＯＵＴおよびスイッチング電圧ＶＳＷが大きく振動し、電磁ノイズが発生する。
【００６５】
続いて図５（ａ）を参照し、図２の制御回路２の動作を説明する。ここでは、Ｔ１＞ＴＲＲが成立しており、ξ＞１が成り立っているものとする。
【００６６】
時刻ｔ１に、パルス信号ＳＰＷＭがハイレベルに遷移し、スイッチングトランジスタＭ１がオンする。
オン抵抗コントローラ１６は、パルス信号ＳＰＷＭがハイレベルに遷移してから、第１期間Ｔ１の間、スイッチングトランジスタＭ１のオン抵抗を第１値ＲＯＮ１とする。これにより、ξ＞１が成り立ち、共振が抑制される。
【００６７】
第１期間Ｔ１が終わると、第２期間Ｔ２となり、オン抵抗コントローラ１６は、スイッチングトランジスタＭ１のオン抵抗を第２値ＲＯＮ２とする。これにより、スイッチングトランジスタＭ１のスイッチング損失を低減できる。
【００６８】
これまでに説明したコンセプトにもとづく制御回路およびＤＣ／ＤＣコンバータ、ＤＣ／ＤＣコンバータの制御方法は、本発明の範囲に含まれる。
以下では、制御回路２の具体的な構成について、いくつかの実施例について説明する。
【００６９】
（第１実施例）
図６は、第１実施例に係る制御回路２ａの構成を示す回路図である。
第１実施例において、スイッチングトランジスタＭ１は、制御端子（ゲート）を独立としつつ、ドレイン同士、ソース同士が共通に接続された、すなわち並列に接続された２個以上（本実施例では２個の場合を説明する）のトランジスタ素子Ｍ１１、Ｍ１２を含む。
【００７０】
制御回路２は、図２のオン抵抗コントローラ１６によって、第１期間Ｔ１と第２期間Ｔ２とで、オンするトランジスタ素子Ｍ１１、Ｍ１２を切りかえることにより、複数のトランジスタ素子の合成抵抗に応じて、スイッチングトランジスタＭ１のオン抵抗ＲＯＮを２値で変化させる。
【００７１】
第１トランジスタ素子Ｍ１１は、少なくとも第１期間Ｔ１においてオンする。第２期間Ｔ２において、第１トランジスタ素子Ｍ１１はオンであってもよいし、オフであってもよい。以下の実施例では、第１期間Ｔ１、第２期間Ｔ２の両方において、スイッチングトランジスタＭ１はオンする。
【００７２】
第２トランジスタ素子Ｍ１２は、第２期間Ｔ２においてのみオンする。
【００７３】
ドライバ１２は、第１ドライバＤＲ１、第２ドライバＤＲ２を含む。第１ドライバＤＲ１は、第１期間Ｔ１および第２期間Ｔ２、つまりスイッチングトランジスタＭ１のオン時間ＴＯＮ全体にわたり、ゲートパルス信号ＳＧ１をハイレベルとし、第１トランジスタ素子Ｍ１１をオンする。第２ドライバＤＲ２は、第２期間Ｔ２の間、ゲートパルス信号ＳＧ２をハイレベルとし、第２トランジスタ素子Ｍ１２をオンする。
【００７４】
第１ドライバＤＲ１と第１トランジスタ素子Ｍ１１のゲートの間の伝搬遅延τ１と、第２ドライバＤＲ２と第２トランジスタ素子Ｍ１２のゲートの間の伝搬遅延τ２に差Δτを設けてもよい。この場合、パルス信号ＳＰＷＭがハイレベルに遷移してから、τ１経過後に第１トランジスタ素子Ｍ１１がオンし、τ２経過後に第２トランジスタ素子Ｍ１２がオンするため、Δτ＝（τ２−τ１）の期間が、第１期間Ｔ１に相当することになる。
【００７５】
図６の制御回路２ａにおいては、第１トランジスタ素子Ｍ１１、第２トランジスタ素子Ｍ１２に分割されたスイッチングトランジスタＭ１と、第１ドライバＤＲ１、第２ドライバＤＲ２に分割されたドライバ１２ならびに伝搬遅延τ１、伝搬遅延τ２を与える伝送路１４＿１、１４＿２が、図２のオン抵抗コントローラ１６に相当すると言える。
【００７６】
なお、遅延差を有する伝送路１４＿１、１４＿２を、第１ドライバＤＲ１、第２ドライバＤＲ２の前段に配置し、パルス信号ＳＰＷＭに異なる遅延量τ１、τ２を与えてもよい。
【００７７】
以上が制御回路２ａの構成である。
【００７８】
図７は、図６の制御回路２ａの動作波形図である。時刻ｔ１に、パルス信号ＳＰＷＭがオフ時間ＴＯＦＦからオン時間ＴＯＮに遷移する。これを契機として、第１ドライバＤＲ１によって、第１トランジスタ素子Ｍ１１がオンされる。このときのスイッチングトランジスタＭ１全体のオン抵抗ＲＯＮ１は、ＲＯＮ１１となる。ただしＲＯＮ１１は、第１トランジスタ素子Ｍ１１のオン抵抗である。
【００７９】
そして、時刻ｔ１から第１期間Ｔ１が経過し、第２期間Ｔ２に入ると、第２ドライバＤＲ２によって第２トランジスタ素子Ｍ１２がオンされる。第２期間Ｔ２におけるスイッチングトランジスタＭ１全体のオン抵抗ＲＯＮ２は、ＲＯＮ１１／／ＲＯＮ１２となる。ＲＯＮ１２は、第２トランジスタ素子Ｍ１２のオン抵抗であり、”／／”は、並列接続された２個の抵抗の合成抵抗を示す演算子である。
【００８０】
図７の構成によれば、スイッチングトランジスタＭ１のオン抵抗ＲＯＮを、多値で変化させることができる。
【００８１】
図８は、図６のＤＣ／ＤＣコンバータ１００ａに流れる電流のスペクトル（i）を示す図である。図８には、あわせて、図１のＤＣ／ＤＣコンバータ１００ｒに流れる電流のスペクトル（ii）が示される。図８から明らかなように、図６のＤＣ／ＤＣコンバータ１００ａによれば、１００ＭＨｚ付近の電流強度が大幅に低減されることが分かる。
【００８２】
（第２実施例）
上述のように、逆方向回復時間ＴＲＲにおける共振を抑制するためには、Ｔ１≧ＴＲＲとし、第１期間Ｔ１においてξ＞１とすることが望ましい。
ここで、制御回路２と整流ダイオードＤ１等の部品をアッセンブリーして昇圧ＤＣ／ＤＣコンバータ１００を製造する際に、整流ダイオードＤ１の仕様変更により、その逆方向回復時間ＴＲＲが、当初制御回路の設計段階で想定した値と異なる場合が想定される。したがって第１期間Ｔ１の長さが制御回路２の内部で固定されていると、当初想定した逆方向回復時間ＴＲＲの値ＴＲＲ＿ＴＹＰと、実際の値ＴＲＲ＿ＲＥＡＬが乖離したときに、（i）Ｔ１≪ＴＲＲとなり、共振が発生し、ＥＭＩノイズが放射されたり、（ii）Ｔ１≫ＴＲＲとなり、スイッチングロスが無駄に大きくなる恐れがある。
【００８３】
図９（ａ）、（ｂ）は、第２実施例に係る制御回路２ｂ、２ｃの構成を示す回路図である。以降の実施例では、パッケージの端子ＸＸＰＫＧとチップの端子ＸＸＣＨＩＰを区別せず、ＸＸと表記する。
【００８４】
図９（ａ）、（ｂ）の制御回路２ｂ、２ｃは、第１期間Ｔ１の長さが変更可能に構成される。たとえばゲートパルス信号ＳＧ２の経路上には、伝送路１４＿２に代えて、もしくはそれに加えて、可変遅延回路２０が設けられる。可変遅延回路２０の遅延量を変化させることにより、制御回路２ｂは、第１期間Ｔ１の長さが調節可能となっている。
【００８５】
制御回路２ｂには、外部から、実際の整流ダイオードＤ１の逆方向回復時間ＴＲＲを設定するための少なくともひとつの外部設定端子ＴＳＥＴが設けられる。たとえば、外部設定端子ＴＳＥＴは２個設けられ、それぞれの状態（プルアップ、プルダウンなど）が外部から設定可能となっている。つまり、２個の外部設定端子ＴＳＥＴの状態の組み合わせによって、逆方向回復時間ＴＲＲが４値で指定可能となっている。
【００８６】
可変遅延回路２０は、外部設定端子ＴＳＥＴの状態に応じて、その遅延量が設定可能である。可変遅延回路２０は、デジタルカウンタであってもよいし、アナログあるいはデジタルの遅延回路であってもよい。
【００８７】
図９（ｂ）の制御回路２ｃも、第１期間Ｔ１の長さが変更可能に構成される。この制御回路２ｃは、外部のホストプロセッサ（不図示）とバス（不図示）を介して接続されるインタフェース（ＩＦ）端子、インタフェース回路２２と、レジスタ２４を備える。インタフェース回路２２は、ホストプロセッサから、実際の整流ダイオードＤ１の逆方向回復時間ＴＲＲを示すデータを受信し、レジスタ２４に格納する。可変遅延回路２０の遅延量は、レジスタ２４に格納されたデータにもとづいて設定される。
【００８８】
図９（ａ）、（ｂ）の制御回路２ｂ、２ｃによれば、実際に使用される整流ダイオードＤ１の逆回復時間ＴＲＲにもとづいて、第１期間Ｔ１を適切な長さとすることができる。
【００８９】
（第３実施例）
整流ダイオードＤ１の仕様変更により、その容量ＣＯＪが、当初制御回路の設計段階で想定した値と異なる場合が想定される。容量ＣＯＪが、当初想定した値よりも小さくなると、減衰係数ξが小さくなり、電圧が振動する可能性がある。
図１０（ａ）、（ｂ）は、第３実施例に係る制御回路２ｄ、２ｅの構成を示す回路図である。第３実施例に係る制御回路２ｄ、２ｅは、第１期間Ｔ１におけるスイッチングトランジスタＭ１のオン抵抗、すなわち、第１トランジスタ素子Ｍ１１のオン抵抗ＲＯＮ１が変更可能に構成される。
【００９０】
ＭＯＳＦＥＴのオン抵抗は、ゲートソース間電圧ＶＧＳに応じて変化する。そこで制御回路２ｄ、２ｅは、第１トランジスタ素子Ｍ１１の制御端子（ゲート）に与えるゲートパルス信号ＳＧ１の振幅を変化させる駆動調整回路２６を備える。なお、ゲートパルス信号ＳＧ１の振幅に代えて、第１トランジスタ素子Ｍ１１のサイズを可変としてもよい。
【００９１】
たとえば駆動調整回路２６は、第１トランジスタ素子Ｍ１１のゲート抵抗を変化させてもよい。あるいは、駆動調整回路２６は、第１ドライバＤＲ１の上側電源端子に供給される電圧ＶＨを変化させてもよい。
【００９２】
ゲートパルス信号ＳＧ１の振幅は、実際の整流ダイオードＤ１の容量ＣＯＪに応じて調節可能である。
【００９３】
図１０（ａ）の制御回路２ｄは、容量ＣＯＪを設定するために、少なくともひとつの外部設定端子ＣＯＪが設けられる。駆動調整回路２６は、外部設定端子ＣＯＪに応じてゲートパルス信号ＳＧ１の振幅を調節する。
【００９４】
図１０（ｂ）の制御回路２ｅでは、容量ＣＯＪを示すデータを、インタフェース回路２２が外部のホストプロセッサから受信し、レジスタ２４に格納する。駆動調整回路２６は、レジスタ２４に格納されたデータに応じてゲートパルス信号ＳＧ１の振幅を調節する。
【００９５】
図１０（ａ）、（ｂ）の制御回路２ｄ、２ｅによれば、実際に使用される整流ダイオードＤ１の容量ＣＯＪにもとづいて、スイッチングトランジスタＭ１のオン抵抗の第１値ＲＯＮ１を適切な値とすることができる。
【００９６】
（第４実施例）
第２、第３実施例では、外部から整流ダイオードＤ１の逆方向回復時間ＴＲＲあるいは容量値ＣＯＪを設定する場合を説明したが、第４実施例では、制御回路２ｄ自身が、キャリブレーションシーケンスを実行し、使用されている整流ダイオードＤ１の逆方向時間ＴＲＲ、容量ＣＯＪの少なくともひとつを測定する。以下では、両方を測定する場合を説明する。
【００９７】
図１１は、第４実施例に係る制御回路２ｆの構成を示す回路図である。図１２は、図１１の制御回路２ｆの動作を示す波形図である。制御回路２ｆは、容量測定回路３０、時間測定回路４０、パラメータ設定部５０を備える。
【００９８】
容量測定回路３０は、キャリブレーションシーケンスにおいて、整流ダイオードＤ１を所定の電圧で充電した後、スイッチングトランジスタＭ１をオンしたときに流れる電流を積分することにより、整流ダイオードの容量ＣＯＪを検出する。
【００９９】
具体的には、容量測定回路３０は、電流センサ３２、積分器３４、容量演算部３６を含む。
【０１００】
スイッチングトランジスタＭ１をオフすると、整流ダイオードの容量ＣＯＪが、そのときの入力電圧ＶＩＮと、そのときの出力電圧ＶＯＵＴの電位差ΔＶに応じて充電される。電位差ΔＶは既知である。このとき容量ＣＯＪに蓄積される電荷量Ｑは、
Ｑ＝ＣＯＪΔＶ
となる。
【０１０１】
続いて、スイッチングトランジスタＭ１をオンすると、スイッチングトランジスタＭ１に、放電電流が流れる。本実施例では、第１トランジスタ素子Ｍ１１のみがオンし、第２トランジスタ素子Ｍ１２はオフしている。電流センサ３２は、第１トランジスタ素子Ｍ１１に流れる放電電流Ｉ１１を検出する。電流センサ３２の構成は特に限定されず、たとえば、（i）第１トランジスタ素子Ｍ１１に流れる電流をコピーするカレントミラー回路を含んでもよいし、あるいは、（ii）放電電流Ｉ１１の経路上に設けられた検出抵抗を含み、検出抵抗の電圧降下を電流値としてもよいし、（iii）検出抵抗に代えて第１トランジスタ素子Ｍ１１自身の既知のオン抵抗を利用してもよく、その構成は特に限定されない。
【０１０２】
積分器３４は、この放電電流Ｉ１１を積分することにより、電荷量Ｑを求める。積分器３４はローパスフィルタであってもよい。積分器３４は、（i）電流センサ３２により検出された電流によって、容量を充電する構成であってもよいし、（ii）あるいは、電流センサ３２により検出された電流値をデジタル値に変換し、デジタル値を積算する構成であってもよく、その構成は限定されない。
【０１０３】
容量演算部３６は、ＣＯＪ＝Ｑ／ΔＶによって、整流ダイオードの容量ＣＯＪを求めることができる。
【０１０４】
また時間測定回路４０は、キャリブレーションシーケンスにおいて、整流ダイオードＤ１を所定の電圧ΔＶで充電した後、スイッチングトランジスタＭ１をオンしたときに流れる電流の波形にもとづいて、整流ダイオードＤ１の逆方向回復時間を検出する。
【０１０５】
具体的には、時間測定回路４０は、電流センサ３２、積分器３４、時間取得部４６を含む。
【０１０６】
上述のように、スイッチングトランジスタＭ１をオフすると、整流ダイオードの容量ＣＯＪが、そのときの入力電圧ＶＩＮと、そのときの出力電圧ＶＯＵＴの電位差ΔＶに応じて充電される。そして、スイッチングトランジスタＭ１をオンすると、スイッチングトランジスタＭ１に、整流ダイオードＤ１の逆方向回復時間ＴＲＲの間、放電電流が流れる。本実施例では、第１トランジスタ素子Ｍ１１のみがオンし、第２トランジスタ素子Ｍ１２はオフしている。電流センサ３２は、第１トランジスタ素子Ｍ１１に流れる放電電流Ｉ１１を検出する。積分器３４は、放電電流Ｉ１１を積分する。
【０１０７】
図１２に示すように、放電電流Ｉ１１の積分波形は、逆方向回復時間ＴＲＲの経過後、実質的に一定レベルをとる。そこで時間取得部４６は、放電電流Ｉ１１の積分波形が一定レベルに安定化するまでの時間を測定し、逆方向回復時間ＴＲＲを取得する。なお、容量演算部３６は、積分器３４の出力に代えて、電流センサ３２の出力にもとづいて逆方向回復時間ＴＲＲを取得してもよい。
【０１０８】
容量測定回路３０による容量ＣＯＪの測定と、時間測定回路４０による逆方向回復時間ＴＲＲの測定は、同時に行ってもよいし、個別に行ってもよい。
【０１０９】
パラメータ設定部５０は、容量測定回路３０により取得された容量ＣＯＪにもとづいて駆動調整回路２６を調節し、時間測定回路４０により取得された逆方向回復時間ＴＲＲにもとづき、駆動調整回路２６を調節する。
【０１１０】
この制御回路２ｆによれば、整流ダイオードＤ１が代替品に設計変更された場合、プリント基板の設計変更等により寄生抵抗、寄生インダクタンス等が変化した場合にも、確実に振動を抑制できる。
【０１１１】
第４実施例の変形例として、使用されている整流ダイオードＤ１の逆方向時間ＴＲＲ、容量ＣＯＪの一方のみ測定してもよい。
【０１１２】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【０１１３】
（第１変形例）
実施の形態では、ξ＞１を満たすように、回路定数を決定する場合を説明したが、本発明はそれには限定されない。第１期間Ｔ１において、ξ＜１が成り立つ場合であっても、時定数τが十分短くなるように、抵抗成分Ｒ、すなわちスイッチングトランジスタＭ１のオン抵抗ＲＯＮの値ＲＯＮ１を定めることにより、共振周波数付近のスイッチング電圧ＶＳＷのスペクトル成分を低減することができる。
【０１１４】
（第２変形例）
第１期間Ｔ１が逆方向回復時間ＴＲＲより短い場合には、第１期間Ｔ１が終了した後でも、共振は発生しうる。第１期間Ｔ１の間に、共振回路のエネルギーが十分に減衰している場合には、第１期間Ｔ１の経過後に、スイッチング電圧ＶＳＷあるいは出力電圧ＶＯＵＴに振動が発生したとしても、放射される電磁エネルギーは小さく、ＥＭＩの規格を満たす場合もありえる。この場合、Ｔ１＜ＴＲＲであってもよい。
【０１１５】
（第３変形例）
実施の形態では、スイッチングトランジスタＭ１がＭＯＳＦＥＴであったが、バイポーラトランジスタやＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。
【０１１６】
（第４変形例）
本実施の形態において、信号のハイレベル、ローレベルの論理値、電圧信号の大小の関係は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。
【０１１７】
最後に、ＤＣ／ＤＣコンバータ１００の用途を説明する。図１３（ａ）は、ＤＣ／ＤＣコンバータ１００を備える車両を示す図である。車両５００は、車載電池５０２、ＤＣ／ＤＣコンバータ１００、負荷５０４を備える。車載電池５０２は、１２Ｖあるいは２４Ｖの直流電圧ＶＢＡＴを発生する。ＤＣ／ＤＣコンバータ１００は、電池電圧ＶＢＡＴを昇圧し、所定レベルに安定化して、負荷５０４に供給する。
【０１１８】
車両システムでは、ＦＭ−ＶＩＣＳ（Vehicle Information and Communication System、登録商標）によりＦＭ帯域が利用される。したがってＤＣ／ＤＣコンバータ１００がＦＭ帯域のノイズを発生すると、車両システムが不安定となる。実施の形態に係るＤＣ／ＤＣコンバータ１００を利用することで、ＦＭ帯域の電磁ノイズを低減できるため、システムを安定化できる。
【０１１９】
図１３（ｂ）は、ＤＣ／ＤＣコンバータ１００を備える電子機器を示す図である。電子機器６００は、携帯電話端末、タブレットＰＣ、デジタルカメラ、デジタルビデオカメラなどの電子デバイスである。電子機器６００は、電池６０２、ＤＣ／ＤＣコンバータ１００、負荷６０４を備える。ＤＣ／ＤＣコンバータ１００は、電池電圧ＶＢＡＴを昇圧し、負荷６０４に供給する。たとえば負荷６０４は、液晶ドライバや、液晶バックライト用ＬＥＤ、カメラのフラッシュ用ＬＥＤなどであってもよい。
【０１２０】
実施の形態に係るＤＣ／ＤＣコンバータ１００を利用することで、ＦＭ帯域の電磁ノイズを低減できるため、周囲の電子機器に及ぼす影響を低減できる。
【０１２１】
電子機器は、テレビやＰＣ、冷蔵庫などの家電製品であってもよい。
【０１２２】
実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【０１２３】
２…制御回路、１００…ＤＣ／ＤＣコンバータ、１０２…入力ライン、１０４…出力ライン、１０６…接地ライン、１０８…フィードバック回路、Ｌ１…インダクタ、Ｃ１…出力キャパシタ、Ｄ１…整流ダイオード、Ｍ１…スイッチングトランジスタ、１０…パルス変調器、１２…ドライバ、ＤＲ１…第１ドライバ、ＤＲ２…第２ドライバ、１４…伝送路、１６…オン抵抗コントローラ、２０…可変遅延回路、２２…インタフェース回路、２４…レジスタ、２６…駆動調整回路、Ｍ１１…第１トランジスタ素子、Ｍ１２…第２トランジスタ素子、３０…容量測定回路、３２…電流センサ、３４…積分器、３６…容量演算部、４０…時間測定回路、４６…時間演算部、５０…パラメータ設定部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図８】
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