(57)【要約】【課題】高記録密度、高ON/OFF比、低電流動作で、書き換え耐久性、データ保持特性に優れた多値メモリを実現する。【解決手段】実施形態に係わる不揮発性半導体装置は、2値以上のデータを記憶可能なメモリセルを備え、前記メモリセルは、第１の電極層、第１の半導体層、相変化膜層、電気的絶縁体層、第２の半導体層、及び、第２の電極層、の順に配置される構造を含み、前記第１の電極層及び第２の電極層のキャリアの極性は互いに異なる。【選択図】図６
2014165427.tif 000002
【特許請求の範囲】
【請求項１】
２値以上のデータを記憶可能なメモリセルを備え、
前記メモリセルは、第１の電極層、第１の半導体層、金属層、相変化膜層、電気的絶縁体層、第２の半導体層、及び、第２の電極層、の順に配置される構造を含み、
前記電気的絶縁体層は、SiO2、Al2O3及び、SiNのうちの１つを主成分とし、
前記相変化膜層は、GeTe、SnTe、AlTe、GeSbTe、GeBiTe、GeSbSnTe、GeSbBiTe、GeInTe、GeSbInTe、GeBiInTe、GeSnTe、CuSbTe、GeSb、GaSb、GeTeとSb2Te3の積層膜、及び、AlTeとSb2Te3の積層膜のうちの１つを含み、
前記第１及び第２の半導体層のキャリアの極性は互いに異なることを特徴とする不揮発性半導体装置。
【請求項２】
２値以上のデータを記憶可能なメモリセルを備え、
前記メモリセルは、第１の電極層、第１の半導体層、相変化膜層、電気的絶縁体層、第２の半導体層、及び、第２の電極層、の順に配置される構造を含み、
前記第１及び第２の半導体層のキャリアの極性は互いに異なることを特徴とする不揮発性半導体装置。
【請求項３】
前記第１の半導体層と前記相変化膜層との間の金属層をさらに具備する請求項２に記載の不揮発性半導体装置。
【請求項４】
前記電気的絶縁体層は、SiO2、Al2O3及び、SiNのうちの１つを主成分とすることを特徴とする請求項２又は３に記載の不揮発性半導体記憶装置。
【請求項５】
前記相変化膜層は、GeTe、SnTe、AlTe、GeSbTe、GeBiTe、GeSbSnTe、GeSbBiTe、GeInTe、GeSbInTe、GeBiInTe、GeSnTe、CuSbTe、GeSb、GaSb、GeTeとSb2Te3の積層膜、及び、AlTeとSb2Te3の積層膜のうちの１つを含むことを特徴とする請求項２又は３に記載の不揮発性半導体記憶装置。
【請求項６】
前記電気的絶縁体層の膜厚は、SiO2の膜厚換算で0.5〜3[nm]であることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項７】
前記相変化膜層の膜厚は、1〜40[nm]であることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項８】
前記第１および第２の半導体層は、Siを主成分とし、10〜30[nm]の膜厚を持つ半導体であることを特徴とする請求項２乃至７のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項９】
前記第１および第２の半導体層の不純物濃度は、1×1020 〜1×1021[cm−3]であることを特徴とする請求項８に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置において、不揮発性メモリの容量の増大に伴う低消費電力化、素子の微細化、コストの削減、記録密度とON/OFF比の増加、書き換え耐久性、およびデータ保持特性の向上は、必須の課題である。
【０００３】
中でも、相変化メモリ（PC-RAM：Phase Change Random Access Memory）は、相変化膜の電気抵抗が、結晶状態と非結晶(アモルファス)状態で異なることを用いて、情報の書き込み/消去/読み出しを行う不揮発性半導体メモリである。
【０００４】
この相変化メモリで所望の電気抵抗変化を得るには、相変化膜を融点近傍、あるいは結晶化温度以上に加熱する必要があり、尚且つ、比較的大きな体積と電力が必要である。そのため、微細化や低消費電力化をはじめとする上記課題を解決することは難しい。よって、これらの問題を解決する技術が求められている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表平11-510317号公報
【特許文献２】特開2004-349709号公報
【特許文献３】特開2009-59902号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、高記録密度で、ON/OFF比が高く、低電流動作が可能、優れた書き換え耐久性、データ保持特性を有する不揮発の抵抗変化素子および情報記録再生装置であって、かつ多値記録を可能とする不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態によれば、不揮発性半導体記憶装置は、２値以上のデータを記憶可能なメモリセルを備え、前記メモリセルは、第１の電極層、第１の半導体層、相変化膜層、電気的絶縁体層、第２の半導体層、及び、第２の電極層、の順に配置される構造を含み、前記第１及び第２の半導体層のキャリアの極性は互いに異なることを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】相変化メモリセルの断面図。
【図２】SISダイオードの断面図。
【図３】SISダイオードのＶ−Ｉ特性を示す図。
【図４】SMISダイオードの断面図。
【図５】相変化ダイオードメモリ素子の相変化を示す図。
【図６】SPIS素子の断面図。
【図７】SIPS素子の断面図。
【図８】SMPIS素子の断面図。
【図９】SIPMS素子の断面図。
【図１０】iPCM膜の超格子構造を示す断面図。
【図１１】SPIS素子のV−I特性を示す図。
【図１２】SPIS素子の構成要素の条件とON/OFF比を示した表。
【図１３】図１２は、SPIS素子の構成要素の条件とON/OFF比を示した表。
【図１４】クロスポイント型の抵抗変化メモリを示す図。
【図１５】クロスポイント型のメモリセルアレイを示す図。
【図１６】セルユニットを示す図。
【図１７】SPIS素子と整流素子との接続関係を示す図。
【図１８】SIPS素子と整流素子との接続関係を示す図。
【図１９】SMPIS素子と整流素子との接続関係を示す図。
【図２０】SIPMS素子と整流素子との接続関係を示す図。
【図２１】発熱層が無いSP（iPCM膜）IS素子を搭載したセルユニットの図。
【図２２】発熱層が無いSIP（iPCM膜）S素子を搭載したセルユニットの図。
【図２３】第１および第２制御回路のレイアウトを示す図。
【図２４】第１および第２制御回路のレイアウトを示す図。
【図２５】１T１R型のメモリセルアレイを示す図。
【図２６】１T１R型のセルユニットMCの一例を示す図。
【図２７】NAND型の抵抗変化メモリを示す図。
【図２８】NAND型の抵抗変化メモリのBlockの例を示す回路図。
【図２９】NAND型の抵抗変化メモリのメモリセル列の断面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施形態を説明する。
【００１０】
［基本思想］  
相変化メモリセルは、一般に、図１に示すように、二つの電極の間に相変化膜を挟んだ構造を有している。二つの電極を通じて相変化膜に電流を印加する場合、電流の印加方法を可変することで、相変化膜は、融点以上あるいは結晶化温度以上に加熱される。その後、相変化膜の冷却の時に、冷却速度を適宜コントロールして、相変化膜を急冷または徐冷する。この温度制御により、相変化膜は、非結晶状態または結晶状態へ可逆的に相変化する。相変化膜の電気抵抗率は、非結晶状態の方が結晶状態よりも高いので、相変化に伴う電気抵抗の差を用いて、情報の「1」、「0」を読み出すことができる。また、相変化メモリセルは、パルスの印加状態を可変させることで多値記録が可能である。
【００１１】
相変化膜を結晶状態から非結晶状態へ相変化させるには、相変化膜を融点近傍あるいはそれ以上に加熱しなければならない。さらに、所望の抵抗変化を得るには、比較的大きな体積と電流が必要である。よって、図１のように、２つの電極間に相変化膜を挟む構造の場合、相変化メモリの微細化および低消費電力化などの問題を解決することは困難である。
【００１２】
図２は、SIS（semiconductor/insulator/semiconductor）ダイオードの素子構造を示す。SISダイオードは、第１の半導体層（S１）/電気的絶縁体層（I）/第２の半導体層（S2）から成る積層構造を有する。ただし、第１の半導体層と第２の半導体層は、互いに極性が異なる一対の半導体層である。例えば、n型半導体、電気的絶縁体層、p型半導体の順に積層された構造、もしくはp型半導体、電気的絶縁体、n型半導体の順に積層された構造が考えられる。
【００１３】
図３は、SISダイオードの電気的絶縁体層の膜厚が１nm、２nm、３nmである時の、SISダイオードのanode電位[V]に対するanode電流密度[A／cm２]の変化を示す。但し、SISダイオードのcathode電位は０[V]とする。
【００１４】
図３に示すように、例えば、anode電位が２[V]の場合、anode電流密度の値は、電気的絶縁体層の膜厚が1nmの時に最も大きく、電気的絶縁体層の膜厚が3nmの時に最も小さくなる。また、閾値は、電気的絶縁体層の膜厚が1nmの時に最も小さく（T1）、電気的絶縁体層の膜厚が3nmの時に最も大きくなる（T3）。但し、ここで閾値とは、anode電位がプラスの時にanode電流が急激に変化する点でのanode電位のこととする。
【００１５】
図４は、SMIS(semiconductor/ metal/ insulator/semiconductor)ダイオードの素子構造を示す。SMISダイオードは、第１の半導体層/金属層/電気的絶縁体層/第２の半導体層から成る積層構造を有する。例えば、n型半導体、金属、電気的絶縁体、p型半導体が順次積層された構造、もしくはｐ型半導体、金属、電気的絶縁体、ｎ型半導体が順次積層された構造等が考えられる。SMISダイオードは、anode電位に対するanode電流密度の変化について、SISダイオードと同様の特性を示す。
【００１６】
つまり、SISダイオードおよびSMISダイオードの場合、極性が異なる一対の半導体に挟まれた電気的絶縁体層の膜厚に応じて閾値が変化するため、同じ値のanode電位に対して厚さに応じたanode電流密度の値を得られる。
【００１７】
そこで、本件では、図４に示すように、SMISダイオードの金属層を相変化膜に置き換えることで、SISダイオードの特性とSMISダイオードの特性を可逆的に得る技術を提案する。
【００１８】
図５は、相変化ダイオードメモリ素子の相変化に伴う素子構造の変化を示している。
【００１９】
図５に示すように、相変化膜が非結晶状態の場合、相変化膜をほぼ電気的絶縁体層とみなせるので、第１の半導体/電気的絶縁体層/第２の半導体から成るSISダイオードの構造へ変化する。一方、相変化膜が結晶状態の場合、相変化膜をほぼ金属とみなせるので、第１の半導体/金属層/電気的絶縁体層/第２の半導体から成るSMISダイオードの構造へ変化する。
【００２０】
本件の特徴は、異なる極性を有する一対の半導体層に挟まれた相変化膜の相変化を利用して、電気的絶縁体層の厚さを実行的に変えることで、閾値を変化させる点にある。
【００２１】
具体的には、図６乃至図９に示すように、第１の半導体（Ｓ１）/相変化膜（Ｐ）/電気的絶縁体層（Ｉ）/第２の半導体層（Ｓ２）から成るSPIS(semiconductor/ phase change/insulator/semiconductor)構造（図６）、第１の半導体層（Ｓ１）/電気的絶縁体層（Ｉ）/相変化膜（Ｐ）/第２の半導体層（Ｓ２）から成るSIPS(semiconductor/insulator/phase change/semiconductor)構造（図７）、第１の半導体層（Ｓ１）/金属層（Ｍ）/相変化膜（Ｐ）/電気的絶縁体層（Ｉ）/第２の半導体層（Ｓ２）から成るSMPIS(semiconductor/metal/phase change/insulator/semiconductor)構造（図８）、および、第１の半導体層（Ｓ１）/電気的絶縁体層（Ｉ）/相変化膜（Ｐ）/金属層（Ｍ）/第２の半導体層（Ｓ２）から成るSIPMS(semiconductor/insulator/phase change/metal/semiconductor)構造（図９）が考えられる。
【００２２】
ここで、第１の半導体層および第２の半導体層は、それぞれ第１の電極層および第２の電極層に接続されている。２つの電極層のうち、いずれか一方は、相変化膜の温度を可変するための発熱層を兼ねる。また、第１の半導体と第２の半導体は、ｐ型半導体またはｎ型半導体のいずれかであり、極性が異なる一対の半導体層としてダイオードを構成する。
【００２３】
上記、相変化膜を含むダイオード型のメモリ素子を、相変化ダイオードメモリー素子、もしくはSPIS素子、SIPS素子、SMPIS素子、およびSIPMS素子と呼ぶ。
【００２４】
この相変化ダイオードメモリー素子は、一般的な相変化メモリのように、相変化膜の相変化に伴う電気抵抗の変化を、ある印加電圧に対する電流量の変化で間接的に検出できる。さらに、一般的な相変化メモリとは異なり、相変化膜の相変化に伴う電気抵抗の変化を、ダイオードの閾値の変化でも検出できる。したがって、各種ノイズやディスターブの影響を受け難いので、多値記録を容易に実現できる。
【００２５】
また、一般的な相変化メモリは、所望の抵抗の変化に必要な部分を相変化させることで、データの書き込み/消去/読み出しを行うが、本件の相変化ダイオードメモリ素子の場合、一般的な相変化メモリと比較して、所望の抵抗の変化に必要な相変化の領域が狭い。したがって、相変化メモリのON/OFFに必要とされる電流量を低減することが可能である。さらに、書き換えの時、相変化膜内の元素の偏析等を抑制できる。
【００２６】
ここで、上記、相変化ダイオードメモリ素子における電気的絶縁体層は、SiO2、Al2O3、SiNのいずれかを主成分とすることが最も好適であり、電気的絶縁体層の膜厚は、SiO2の膜厚換算で0.5〜3[nm]が好適である。
【００２７】
また、相変化膜層は、以下の材料が好適である。GeTe、SnTe、AlTe、GeSbTe、GeBiTe、GeSbSnTe、GeSbBiTe、GeInTe、GeSbInTe、GeBiInTe、GeSnTe、CuSbTe、GeSb、GaSb、GeTeとSb2Te3の積層膜、AlTeとSb2Te3の積層膜。ただし、組成比はこれに限らない。相変化膜層の膜厚は1〜40[nm]の範囲が好適である。
【００２８】
また、第１の半導体層および第２の半導体層の主成分は、Siであり、その膜厚は10〜30[nm]が好適である。さらに、第１の半導体および第２の半導体層の不純物濃度は、1×1020 〜1×1021[cm−3]が好適である。
【００２９】
以下、実施例を挙げて、相変化ダイオードメモリ素子を詳述する。
【００３０】
[第１の構造例]
相変化ダイオードメモリ素子の第１の構造例は、SPIS素子である。
【００３１】
図６は、SPIS素子の断面図を示している。
【００３２】
本例は、第１の電極層と、第１の電極層上に形成される第１の半導体層と、第１の半導体層の上に形成される相変化膜層と、相変化膜層の上に形成される電気的絶縁体層と、電気的絶縁体層の上に形成され、尚且つ、第１の半導体層に対してキャリアの極性が異なる第２の半導体層と、第２の半導体層の上に形成される第２の電極層から成るSPIS素子に関する。
【００３３】
尚、本例において、相変化ダイオードメモリ素子の下地構造、相変化ダイオードメモリ素子に接続される選択トランジスタ及びワード線やビット線を含む相変化ダイオードメモリアレイのレイアウトについては、様々な変形が可能であるため、本例では、情報を記憶する相変化ダイオードメモリ素子についてのみ説明する。
【００３４】
選択トランジスタ及びワード線を含めた抵抗変化メモリのメモリセルアレイのレイアウトについては、適用例にて説明する。
【００３５】
第１の電極層は、例えばタングステンＷで形成されており、相変化膜の温度を可変させるヒーター（発熱層）を兼ねる。第１の半導体は、Ｐ(リン)やＡｓ(ヒ素)をドーパントとするn型半導体であり、その活性化濃度は1×1020[cm-3]で、膜厚は30[nm]である。相変化膜は、GeTeで形成されており、膜厚は2[nm]である。電気的絶縁体は、SiO2で形成されており、膜厚は1.5[nm]である。第２の半導体は、Ｂ(ボロン)をドーパントとするp型半導体であり、その活性化濃度は1×1020[cm-3]で、膜厚は30[nm]である。第１の電極層と第１の半導体にはコンタクト抵抗を低減することを目的にＴｉＮ、もしくはＴｉ／ＴｉＮの積層膜を挿入しても良い。
【００３６】
尚、発熱層を兼ねる電極層からの熱を、相変化膜へ伝え易くする目的から、発熱層を兼ねる電極層に接する半導体層の膜厚は、薄い方が良い。例えば、第１の電極層が発熱層を兼ねる場合、第１の半導体層の膜厚は、第２の半導体層よりも薄い方が良い。また、第２の電極層が発熱層で、且つ、第１の半導体層の膜厚が第２の半導体層よりも薄い場合、第１の電極層/第２の半導体層/電気的絶縁層/相変化膜/第１の半導体/第２の電極層という構造が可能である。
【００３７】
相変化膜層は、GeTe以外に、SnTe、AlTe、GeSbTe、GeBiTe、GeSbSnTe、GeSbBiTe、GeInTe、GeSbInTe、GeBiInTe、GeSnTe、CuSbTe、GeSb、GaSb、およびGeTeとSb2Te3の積層膜、AlTeとSb2Te3の積層膜により形成できる。ただし、組成比はこれに限らない。また、GeTeとSb2Te3の積層膜、AlTeとSb2Te3の積層膜は、図１０に示すように、iPCM（interface-Pace Change Memorial）と呼ばれる、相変化膜と非相変化膜を交互に積層した超格子構造でも良い。
【００３８】
電気的絶縁層は、SiO2以外に、Al2O3、SiNなどにより形成できる。これらの材料の積層構造でも良く、またSiONなどの化合物や混合体などでも良い。
【００３９】
第1の半導体層および第２の半導体層はPoly Siを成膜し、素子形成後、もしくは素子形成中にアニールすることで結晶性を高める。アニール方法などについては、製造方法にて説明する。
【００４０】
以下、SPISの書き込み/記録について説明する。
【００４１】
SPIS素子の形成後、SPIS素子を各種アニール処理するので、相変化膜は低抵抗の結晶状態である。相変化膜が結晶状態の場合、相変化膜は、いわゆるナローバンドの半導体、半金属、もしくは金属的である。そのため、結晶状態の相変化膜は、基本的に金属的な性質、すなわち低抵抗な状態を示す。よって、初期状態のSPIS素子は、金属層と電気的絶縁体層が第１の半導体および第２の半導体の間に挿入されたような構造を有する。
【００４２】
初期状態のSPIS素子に、順方向の比較的大きな電流・電圧を、短時間のパルスで、印加すると、相変化膜は、非結晶状態へ相変化する。
【００４３】
非晶質状態の相変化膜は、結晶状態のそれと比較して抵抗が高く、電気的絶縁体層に近い性質を示す。したがって、相変化膜が非晶質化したSPIS素子は、電気絶縁膜ほどではないが抵抗の高い層と電気的絶縁膜から成る２つの高抵抗膜を第１の半導体層および第２の半導体の間に挿入した構造を持つ。
【００４４】
このように、SPIS素子の相変化膜が非晶質状態の時、SPIS素子は高抵抗状態になるので、情報の書き込み/記録を行う。
【００４５】
次に、SPIS素子の消去について説明する。
【００４６】
書き込み/記録を行ったSPIS素子に対して、順方向の比較的弱い電流・電圧を比較的長時間のパルスで、印加すると、相変化膜は高抵抗な非結晶状態から低抵抗な結晶状態へ、再び、相変化する。したがって、SPIS素子に書き込まれた情報は消去される。
【００４７】
このように、SPIS素子に対する電流・電圧の印加方法を調整することで、SPIS素子の相変化膜を、高抵抗な非結晶状態あるいは低抵抗な結晶状態へ可逆的に相変化できる。すなわち、SPIS素子の相変化膜を可逆的に相変化させることで、SPIS素子へ情報の書き込みと消去を繰り返し行う。
【００４８】
ここで、ｎ型の第１の半導体層に接続された第１の電極層が負極で、ｐ型の第２の半導体層に接続された第２の電極層が正極である場合、SPIS素子に印加される電流・電圧の向きは、順方向(フォワード)である。逆に、ｎ型の第１の半導体層に接続された第１の電極層が正極で、ｐ型の第２の半導体層に接続された第２の電極層が負極である場合、SPIS素子に印加される電流・電圧の向きは、逆方向(リバース)である。
【００４９】
次に、SPIS素子の読み出しについて説明する。
【００５０】
図１１は、SPIS素子の相変化膜が結晶状態の場合と非結晶状態の場合の、SPIS素子のanode及びcathode間の電圧V[V]に対する電流密度J[A／cm2]の変化を示している。但し、ここでは、簡単のため、cathode電位は０[V]に固定され、anode電位を変化させるものとする。また、SPIS素子の電気的絶縁層SiO2の厚さは2.5[nm]、相変化膜はGeTeで厚さは4[nm]の例である。
【００５１】
図１１に示すように、SPIS素子の相変化膜が、初期状態で結晶状態の時、SPIS素子の閾値は、相変化膜が非結晶状態の時の閾値よりも正にシフトする（矢印A）。一方、相変化膜が非結晶状態であるとき、SPISの閾値は、相変化膜が結晶状態の閾値よりも負にシフトする（矢印B）。この場合、同じ電圧（例えば、−１V、２Vなど）に対する電流密度は、相変化膜が結晶状態の時と比べて非結晶状態の時の方が高いため、SPIS素子のON電流は、相変化膜が結晶状態の時と比べて非結晶状態の時の方が高い。
【００５２】
このように、SPIS素子の相変化膜の相状態に応じて閾値がシフトや電流変化が生じるので、所定の電圧に対する電流の値の大きさを測定すれば、結晶状態（消去）または非結晶状態（書き込み／記録）という読み出しを行える。SPIS素子の相変化に伴う電流の値の差ΔJは、2桁以上が可能である。したがって、書き込みと消去の比であるON/OFF比は、一般的な相変化メモリ素子よりも大きい。
【００５３】
また、SPIS素子に印加する電圧・電流の向きがリバースの場合も、相変化膜の状態に依存して、電流が立ち上がる時の電圧は異なる。
【００５４】
よって、SPIS素子に印加する電圧・電流の向きがフォワードの時だけでなく、リバースの時も、読み出しが可能である。
【００５５】
この特性を利用することで、SPIS素子に所望の電流、電圧を印加して、データの書き込み、もしくは消去を行った場合、SPIS素子へリバースの電流、電圧を印加してベリファイができる。ベリファイとは、SPIS素子に対して書き込み、もしくは消去が正常に行なわれたかを確認するための検証用の読み出しである。つまり、本件のSPIS素子の場合、順方向の電流、電圧の印加（フォワード）によるベリファイだけでなく、逆方向の電流、電圧の印加（リバース）によるベリファイも可能である。
【００５６】
本件のSPIS素子は、一般的なNAND型フラッシュメモリーと異なり、低電圧での読み出しが可能である。そのため、回路的な負担が少ないので、周辺回路を小さくできる。さらに、書き込み/記録および消去を高速に行える。
【００５７】
また、SPIS素子への書き込み/消去/読み出しは、SPIS素子へ印加する電流・電圧の他に、印加時間およびパルスでも可変できるため、リードディスターブの懸念がほとんど無い。
【００５８】
さらに、本件のSPIS素子は、一般的な相変化メモリと異なり、相変化膜の膜厚を非常に薄く出来るので、相変化に必要な断面積、および体積を小さく出来る。そのため、一般的な相変化メモリと比較して、相変化に必要なエネルギーを低減できる。したがって、書き込み/消去を繰り返す場合（書き換えの場合）、主に、相変化膜内の微小な偏析が無視できる程度となる。よって、本件のSPIS素子は書き換え耐久性も十分に高い。なお、これらの状況は、素子を更に微細化する方が望ましい。
【００５９】
上記の動作によって、情報の書き込み/記録および消去を可逆的に行い、尚且つ、その情報を読み出すことができる。
【００６０】
このように、第１の構造例によれば、一般の相変化メモリよりもON／OFF比を大きく取れる、且つ、発熱層に熱が生じない程度の低電圧で読み出すことが可能である。そのため、読み出しが超低消費電力で、且つ、意図しない相変化によるリードディスターブがほぼ無い。
【００６１】
また、相変化膜としてiPCM膜を用いる場合、iPCM膜は相変化膜と非相変化膜を交互に積層した超格子構造を有する相変化膜なので、通常の相変化膜よりも相変化に必要な体積が少ない。したがって、上述の効果に加えて低電流での書き込み／消去が可能である。
【００６２】
また、一般的な相変化メモリは、発熱層近傍を中心に放射状（ドーム状）に相変化を起こす。つまり、相変化膜の内に相変化する領域と相変化しない領域が存在する。このような部分的で不均一な相変化の場合、必要以上に大きな体積を有する相変化膜がベースとなる。よって、微細化は難しい。一方、本件の場合、電気的絶縁層と相変化膜を積層しているので、相変化に必要となる体積は小さい。そのため、相変化は均一に生じるので、必用最小限の体積を有する相変化膜がベースとなる。よって、微細化が容易で、尚且つ、消費電力が減り、ON／OFF比も向上する。
【００６３】
また、リバースでも読み出しが可能なので、ベリファイを簡略化できる可能性もある。
【００６４】
[第２の構造例]
本例は、第１の構造例の変形例である。
【００６５】
第１の構造例とは、SPIS素子を構成する半導体層と電気的絶縁体層の条件が異なる。その他の点については、第１の構造例と同じであるため、その詳細な説明については省略する。
【００６６】
具体的には、第１の半導体層および第２の半導体層の活性化濃度を1×1020〜1×1021[cm−3]とし、第１の半導体層および第２の半導体層の膜厚を10〜30[nm]とした。さらに、電気的絶縁体層SiO2の膜厚を0.5〜3[nm]の範囲で可変した。
【００６７】
図１２は、SPIS素子の構成要素の条件とON/OFF比を示した表である。ON/OFF比の定義は、Ion/Ioffである。
【００６８】
図１２に表に示すように、それぞれの条件におけるSPIS素子のON/OFF比は、1×103以上であり、いずれの条件においても優れた特性を示すことがわかる。
【００６９】
このように、第２の構造例によれば、十分なON/OFF比が得られる。
【００７０】
[第３の構造例]
本例は、第１の構造例の変形例である。
【００７１】
第１の構造例とは、SPIS素子を構成する半導体層と電気的絶縁体層および相変化膜の条件が異なる。その他の点については、第１の構造例と同じであるため、その詳細な説明については省略する。
【００７２】
具体的には、第１の半導体層および第２の半導体層の活性化濃度を1×1020[cm−3]とし、第１の半導体層および第２の半導体層の膜厚を30[nm]とした。さらに、電気的絶縁体層SiO2の膜厚が1.5 [nm]である場合の、相変化膜の膜厚を1〜40[nm]の範囲で可変した。
【００７３】
図１３は、SPIS素子の構成要素の条件とON/OFF比を示した表である。ON/OFF比の定義は、Ion/Ioffである。
【００７４】
図１３に表に示すように、それぞれの条件におけるSPIS素子のON/OFF比は、1×103以上であり、いずれの条件においても優れた特性を示すことがわかる。
【００７５】
このように、第３の構造例によれば、十分なON/OFF比が得られる。
【００７６】
[第４の構造例]
本例は、第１の構造例の変形例である。
【００７７】
第１の構造例とは、SPIS素子を構成する要素の条件が異なる。その他の点については、第１の構造例と同じであるため、その詳細な説明については省略する。
【００７８】
具体的には、電気的絶縁体層としてAl2O3、またはSiN、またはSiO2を用いた。さらに、電気的絶縁体層としてSiO2とAl2O3から成る積層膜を用いた。
【００７９】
第４の構造例の場合も、第１の構造例乃至第３の構造例と同様に、十分なON/OFF比が得られる。
【００８０】
上記、第１の構造例から第４の構造例において、第１の半導体層と第２の半導体の間に挟まれている相変化膜と電気的絶縁体層の積層順は、逆であっても良い。つまり、図７に示すように、第１の電極層/第１の半導体層/電気的絶縁体層/相変化膜/第２の半導体層/第２の電極層から成るSIPS構造であっても良い。
【００８１】
この場合、発熱層からの熱を相変化膜へ効率良く伝えるために、発熱層を兼ねる電極層と相変化膜との間に挟まれる半導体層の厚さは、発熱層を兼ねない電極層と絶縁体層との間に挟まれる半導体層の厚さよりも薄いほうが良い。
【００８２】
[第５の構造例]
本例は、第１の構造例の変形例である。
【００８３】
相変化ダイオードメモリ素子の第５の構造例は、SMPIS素子である。
【００８４】
図８は、SMPIS素子の断面図を示している。
【００８５】
本例の特徴は、第１の構造例の相変化膜に金属層を接続した点にある。その他の点については、第１の構造例と同じであるため、その詳細な説明については省略する。
【００８６】
具体的に本例は、第１の電極層と、第１の電極層上に形成される第１の半導体層と、第１の半導体層の上に形成される金属層と、金像層の上に形成される相変化膜層と、相変化膜層の上に形成される電気的絶縁体層と、電気的絶縁体層の上に形成され、尚且つ、第１の半導体層に対してキャリアの極性が異なる第２の半導体層と、第２の半導体層の上に形成される第２の電極層から成るSMPIS素子に関する。
【００８７】
このように、相変化膜に金属層を接続することで、相変化膜の膜厚をさらに薄くできる。そのため、相変化に必要な体積が少なくなり、相変化に必要なエネルギーを低減できる。
【００８８】
上記、第５の構造例において、第１の半導体層と第２の半導体の間に挟まれている金属層と相変化膜と電気的絶縁体層の積層順は、逆であっても良い。つまり、図９に示すように、第１の電極層/第１の半導体層/電気的絶縁体層/相変化膜/金属層/第２の半導体層/第２の電極層から成るSIPMS構造であっても良い。
【００８９】
この場合、発熱層からの熱を相変化膜へ効率良く伝えるために、発熱層を兼ねる電極層と相変化膜との間に挟まれる半導体層の厚さは、発熱層を兼ねない電極層と絶縁体層との間に挟まれる半導体層の厚さよりも薄いほうが良い。
【００９０】
また、第１の構造例から第５の構造例において、相変化膜をiPCM膜とすることで、発熱層を省略できる。
【００９１】
以上より、第１の構造例乃至第５の構造例によれば、相変化を可逆的に変化させることで、相変化ダイオードメモリ素子に情報の記録と消去を可逆的に行え、それを読み出すことができる。さらに、相変化ダイオードメモリ素子を用いた不揮発性半導記憶装置は、高ON/OFF比、高速動作（記録および消去）、書き換え耐久性、及び、データ保持特性に優れ、低電流動作で、尚且つ低消費電力であり、従来よりも微細素子化に適する。
【００９２】
[適用例]
上述の実施例に係わる相変化ダイオードメモリ素子を抵抗変化素子として、抵抗変化メモリに適用した場合について説明する。
【００９３】
まず、第１の適用例として、クロスポイント型のメモリセルアレイを説明する。次に、第２の適用例として、１つの選択トランジスタに１つの抵抗変化素子（相変化ダイオードメモリ素子）が接続された１T１R型のメモリセルアレイを説明する。最後に、第３の適用例として、NANDストリング構造へ適用した場合について説明する。
【００９４】
尚、第２の適用例では６Ｆ２の設計を示すが、縦型のトランジスタを用いた場合や、第１の適用例を用いた場合等では、４Ｆ２のセル設計も可能である。Ｆは、設計時にＬＳＩのレイアウトを決定するための基準値であり、特に決まった値ではないが、例えば、フォトリソグラフィにより加工可能な最小の寸法（フューチャーサイズ又はライン＆スペースのハーフピッチ）を意味する。
【００９５】
[第１の適用例]
第１の適用例は、相変化ダイオードメモリ素子を抵抗変化素子とする抵抗変化メモリであり、クロスポイント型のメモリセルアレイを有する。
【００９６】
クロスポイント型のメモリセルアレイは、１つの抵抗変化素子（相変化ダイオードメモリ素子）と１つの整流素子（ダイオード、セレクター）を直列に接続した１Ｄ１Ｒ型のメモリセルを備える。このメモリセルをワード線とビット線との間に接続することで、選択されたメモリ素子のみに電流が流れる。また、三次元集積化によって大きなメモリ容量を実現できる。
【００９７】
図１４は、第１の適用例に係る抵抗変化メモリのブロック図である。
【００９８】
図１４に示すように、抵抗変化メモリ（例えば、チップ）１は、クロスポイント型のメモリセルアレイ２を有する。クロスポイント型のメモリセルアレイ２は、複数のメモリセルアレイのスタック構造から構成される。
【００９９】
クロスポイント型メモリセルアレイ２の第１方向の一端には、第１制御回路（メモリコントローラ）３が配置され、第１方向に交差する第２方向の一端には、第２制御回路４が配置される。
【０１００】
第１及び第２制御回路３，４は、例えば、メモリセルアレイ選択信号に基づいて、スタックされた複数のメモリセルアレイのうちの一つを選択する。
【０１０１】
第１制御回路３は、例えば、ロウアドレス信号に基づいてクロスポイント型メモリセルアレイ２のロウを選択する。また、第二制御回路４は、例えば、カラムアドレス信号に基づいてクロスポイント型メモリセルアレイ２のカラムを選択する。
【０１０２】
第１及び第２制御回路３，４は、クロスポイント型メモリセルアレイ２内のメモリ素子に対するデータの書き込み／消去／読み出しを制御する。
【０１０３】
第１及び第２制御回路３，４は、スタックされた複数のメモリセルアレイのうちの一つに対してデータの書き込み／消去／読み出しを行うこともできるし、スタックされた複数のメモリセルアレイのうちの二つ以上又は全てに対して同時にデータの書き込み／消去／読み出しを行うこともできる。
【０１０４】
ここで、抵抗変化メモリ１においては、例えば、書き込みをセット、消去をリセットと称する。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよく、それより
高いか又は低いかは重要ではない。
【０１０５】
また、セット動作において、複数の抵抗値のうちの一つを選択的に書き込めるようにすれば、一つのメモリ素子が多値データ(multi-level data)を記憶する多値抵抗変化メモリ
を実現することもできる。
【０１０６】
コントローラ５は、制御信号及びデータを抵抗変化メモリ１に供給する。制御信号は、コマンド・インターフェイス回路６に入力され、データは、データ入出力バッファ７に入力される。また、コントローラ５はチップ１の中に配置されていても良いし、チップ１とは別のホスト（コンピュータ）中に配置されていても良い。
【０１０７】
ステートマシーン８は、コマンドデータに基づいて、抵抗変化メモリ１の動作を管理する。例えば、ステートマシーン８は、ホスト５からのコマンドデータに基づいて、セット／リセット動作及び読み出し動作を管理する。
【０１０８】
コントローラ５は、ステートマシーン８が管理するステータス情報を受け取り、抵抗変化メモリ１での動作結果を判断することも可能である。
【０１０９】
セット／リセット動作及び読み出し動作において、コントローラ５は、アドレス信号を抵抗変化メモリ１に供給する。アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。
【０１１０】
アドレス信号は、アドレスバッファ９を経由して、第１及び第２制御回路３，４に入力される。
【０１１１】
パルスジェネレータ１０は、ステートマシーン８からの命令に基づき、例えば、セット／リセット動作及び読み出し動作に必要な電圧パルス又は電流パルスを所定のタイミングで出力する。また、パルスジェネレータは、セット動作、リセット動作及び読み出し動作において、電圧パルス又は電流パルスの振幅、幅、周期、立ち上がり時間、立ち下がり時間などを決めるための波形整形回路を含んでいる。
【０１１２】
図１５は、クロスポイント型のメモリセルアレイを示している。
【０１１３】
クロスポイント型メモリセルアレイ２は、半導体基板（例えば、シリコン基板）１１上に配置される。なお、クロスポイント型メモリセルアレイ２と半導体基板１１の間には、ＭＯＳトランジスタ等の回路素子や絶縁膜が挟まれていても良い。
【０１１４】
同図では、一例として、クロスポイント型メモリセルアレイ２が、第三方向（半導体基板１１の主平面に垂直な方向）にスタックされた４つのメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４から構成される場合を示しているが、スタックされるメモリセルアレイの数は、２つ以上であればよい。
【０１１５】
メモリセルアレイＭ１は、第１及び第２方向にアレイ状に配置された複数のセルユニットＣＵ１から構成される。
【０１１６】
同様に、メモリセルアレイＭ２は、アレイ状に配置された複数のセルユニットＣＵ２から構成され、メモリセルアレイＭ３は、アレイ状に配置された複数のセルユニットＣＵ３
から構成され、メモリセルアレイＭ４は、アレイ状に配置された複数のセルユニットＣＵ４から構成される。
【０１１７】
セルユニットＣＵ１，ＣＵ２，ＣＵ３，ＣＵ４は、それぞれ、上述の実施例における相変化ダイオードメモリ素子、例えば、SPIS素子、SIPS素子、SMPIS素子、又は、SIPMS素子を含む。
【０１１８】
また、半導体基板１１上には、半導体基板１１側から順に、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）、導電
線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）、導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）、導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）が配置される。
【０１１９】
半導体基板２１側から奇数番目の導電線、即ち、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），
Ｌ１（ｊ＋１）、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び導電線Ｌ５（
ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）は、第２方向に延びる。
【０１２０】
半導体基板１１側から偶数番目の導電線、即ち、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）は、第１方向に
延びる。
【０１２１】
これら導電線は、ワード線又はビット線として機能する。
【０１２２】
最も下の第１番目のメモリセルアレイＭ１は、第１番目の導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と第二番目の導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１
）との間に配置される。メモリセルアレイＭ１に対するセット／リセット動作及び読み出し動作では、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）及び導電線Ｌ２（ｉ−
１），Ｌ２（ｉ），Ｌ２（ｉ＋１）の一方をワード線とし、他方をビット線として機能させる。
【０１２３】
メモリセルアレイＭ２は、第２番目の導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と第３番目の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に配置され
る。メモリセルアレイＭ２に対するセット／リセット動作及び読み出し動作では、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）の一方をワード線とし、他方をビット線として機能させる。
【０１２４】
メモリセルアレイＭ３は、第３番目の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と第４番目の導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）との間に配置され
る。メモリセルアレイＭ３に対するセット／リセット動作及び読み出し動作では、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び導電線Ｌ４（ｉ−１），Ｌ４（ｉ），
Ｌ４（ｉ＋１）の一方をワード線とし、他方をビット線として機能させる。
【０１２５】
メモリセルアレイＭ４は、第４番目の導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と第５番目の導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）との間に配置され
る。メモリセルアレイＭ４に対するセット／リセット動作及び読み出し動作では、導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）及び導電線Ｌ５（ｊ−１），Ｌ５（ｊ），
Ｌ５（ｊ＋１）の一方をワード線とし、他方をビット線として機能させる。
【０１２６】
図１６は、二つのメモリセルアレイ内のセルユニットを示している。
【０１２７】
ここでは、例えば、図１５における二つのメモリセルアレイＭ１、Ｍ２内のセルユニットＣＵ１，ＣＵ２を示している。この場合、図１５における二つのメモリセルアレイＭ３，Ｍ４内のセルユニットの構成は、図１５における二つのメモリセルアレイＭ１、Ｍ２内のセルユニットの構成と同じになる。
【０１２８】
セルユニットＣＵ１，ＣＵ２内の相変化ダイオードメモリ素子のanode電極及びcathode電極の接続関係については、様々なパターンが存在する。但し、一つのメモリセルアレイ内の全てのセルユニットについては、anode電極及びcathode電極の接続関係が同じであることが必要である。
【０１２９】
図１７は、セルユニットのメモリセル素子がSPIS素子の場合を示す。
【０１３０】
図１７に示すように、セルユニットの種類は、SPIS素子の発熱層の位置（第１電極側か、第２電極側か）が２通り存在し、それぞれに対して、半導体の極性（n型か、ｐ型か）が２通り存在するので、少なくとも４通り存在する。
【０１３１】
１８乃至図２０に示すように、SIPS素子、SMPIS素子、SIPMS素子においても、ＳＰＩＳで示したセルユニットの種類がそれぞれ存在する。
【０１３２】
また、SPIS素子、SIPS素子、SMPIS素子、SIPMS素子、それぞれの場合において、相変化膜がiPCMであれば、発熱層は必ずしも必要ない。一例として、相変化膜がiPCM膜で、尚且つ発熱層を省略したセルユニットを図２１、図２２に示す。
【０１３３】
iPCM膜へ電流を印加した場合、iPCM膜内における特定層のみの局所的な原子移動によってiPCM膜が相変化する。つまり、iPCM膜は電流によってスイッチするので、発熱層が無くても相変化する。したがって、相変化膜としてiPCMを用いる場合、発熱層が不要になるので、素子のアスペクト比を低減することが可能であり、微細化に有利である。
【０１３４】
また、通常、クロスポイント型のメモリセルアレイでは、1つのセルユニットは、直列接続されたメモリ素子とセレクター（整流素子）を含む。しかし、本実施例によれば、相変化ダイオードメモリ素子が高い整流性を有する場合、上記全ての接続に対して、セレクターを省略できる。
【０１３５】
図２３及び図２４は、第１及び第２制御回路のレイアウトを示している。
【０１３６】
図１５で示した、メモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４のいずれか１層に相当するメモリセルアレイＭｓは、図２３に示すように、アレイ状に配置される複数のセルユニットＣＵｓから構成される。セルユニットＣＵｓの一端は、導電線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）に接続され、その他端は、導電線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続される。
【０１３７】
メモリセルアレイＭｓ＋１は、図２４に示すように、アレイ状に配置される複数のセルユニットＣＵｓ＋１から構成される。セルユニットＣＵｓ＋１の一端は、導電線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続され、その他端は、導電線Ｌｓ＋２（ｊ−１），Ｌｓ＋２（ｊ），Ｌｓ＋２（ｊ＋１）に接続される。
【０１３８】
但し、ｓは、１，３，５，７，…とする。
【０１３９】
導電線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）の第１方向の一端には、スイッチ素子ＳＷ１を介して第１制御回路３が接続される。スイッチ回路ＳＷ１は、例えば、制御信号φｓ＋１（ｉ−１），φｓ＋１（ｉ），φｓ＋１（ｉ＋１）により制御されるＮチャネルＦＥＴ(field effect transistor)から構成される。
【０１４０】
導電線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）の第２方向の一端には、スイッチ素子ＳＷ２を介して第２制御回路４が接続される。スイッチ回路ＳＷ２は、例えば、制御信号φｓ（ｊ−１），φｓ（ｊ），φｓ（ｊ＋１）により制御されるＮチャネルＦＥＴから構成される。
【０１４１】
導電線Ｌｓ＋２（ｊ−１），Ｌｓ＋２（ｊ），Ｌｓ＋２（ｊ＋１）の第２方向の一端には、スイッチ素子ＳＷ２を介して第二制御回路１４が接続される。スイッチ回路ＳＷ２は、例えば、制御信号φｓ＋２（ｊ−１），φｓ＋２（ｊ），φｓ＋２（ｊ＋１）により制御されるＮチャネルＦＥＴから構成される。
【０１４２】
[第２の適用例]
本例は、第１の適用例の変形例であり、以下の点で異なる。
【０１４３】
第１の適用例の場合、１つのセルユニットは１つ抵抗変化素子に１つのダイオードが接続される１D１R型であるのに対して、本例の場合、１つのセルユニットは１つの抵抗変化素子に１つのトランジスタが接続される１T１R型である。その他の点については、第１の適用例と同じであるため、その詳細な説明については省略する。
【０１４４】
図２５は、１T１R型のセルユニットを配列したメモリセルアレイを示している。
【０１４５】
メモリセルアレイ１２は、アレイ状に配置される複数のセルユニットＭＣを備える。１つのセルユニットＭＣは、１つの抵抗変化素子Ｒと１つの選択トランジスタ（FET）ＳＷとを備える。
【０１４６】
抵抗変化素子は、相変化ダイオードメモリ素子であり、その種類は第１の適用例と同じである。
【０１４７】
抵抗変化素子Ｒと選択トランジスタＳＷは、直列接続され、その一端は、第１のビット線ＢＬ１に接続され、他端は、第２のビット線ＢＬ２に接続される。選択トランジスタＳＷの制御端子（ゲート端子）は、第２の方向に延びるワード線ＷＬに接続される。
【０１４８】
第１のビット線ＢＬ１は、第１の方向に延び、その一端は、ビット線ドライバ／シンカー１３に接続される。第２のビット線ＢＬ２は、第１の方向に延び、その一端は、ビット線ドライバ／シンカー＆読み出し回路１４に接続される。
【０１４９】
但し、第１のビット線ＢＬ１がビット線ドライバ／シンカー＆読み出し回路１４に接続され、第２のビット線ＢＬ２がビット線ドライバ／シンカー１３に接続されるように、変形することも可能である。
【０１５０】
また、ビット線ドライバ／シンカー１３及びビット線ドライバ／シンカー＆読み出し回路１４の位置は、逆でもよいし、両者が同じ位置に配置されていてもよい。
【０１５１】
ワード線ＷＬは、第２の方向に延び、その一端は、ワード線ドライバ１５に接続される。
【０１５２】
図２６は、１T１R方のセルユニットＭＣの一例を示している。
【０１５３】
選択トランジスタＳＷは、半導体基板１６内のアクティブエリアＡＡ内に配置される。アクティブエリアＡＡは、半導体基板１６内の素子分離絶縁層１７により取り囲まれる。本例では、素子分離絶縁層１７は、STI(Shallow Trench Isolation)構造を有する。
【０１５４】
選択トランジスタＳＷは、半導体基板１６内のソース／ドレイン拡散層１８ａ，１８ｂと、これらの間のチャネル上のゲート絶縁層１９と、ゲート絶縁層１９上のゲート電極２０とを備える。ゲート電極２０は、ワード線ＷＬとして機能する。
【０１５５】
層間絶縁層２１は、選択トランジスタＳＷを覆う。層間絶縁層２１の上面は、平坦であり、第１の電極層または第２の電極層のいずれかである下部電極２２は、層間絶縁層２１上に配置される。下部電極２２はコンタクトプラグ２３を介して、選択トランジスタＳＷのソース／ドレイン拡散層１８ｂに接続される。
【０１５６】
抵抗変化素子Ｒは、下部電極２２上に配置される。
【０１５７】
例えば、抵抗変化素子ＲがSPIS素子の場合、下部電極２２上に第１の半導体層（Ｓ１）と、第１の半導体層上の相変化膜（Ｐ）と、相変化膜上の電気的絶縁膜層（Ｉ）と、電気的絶縁膜層上の第２の半導体層（Ｓ２）の順に積層される。
【０１５８】
さらに、第１の電極層または第２の電極層のいずれかである上部電極２４は、抵抗変化素子Ｒ上に配置される。上部電極２４は、例えば、抵抗変化素子Ｒを加工するときのハードマスクとして機能する。
【０１５９】
また、抵抗変化素子Ｒの側壁を保護膜する目的で、各々の抵抗変化素子Ｒの側面に、SiNから成るSiNライナー（ＰＬ）を形成する。
【０１６０】
層間絶縁層２５は、抵抗変化素子Ｒを覆う。層間絶縁層２５の上面は、平坦であり、第１及び第２のビット線ＢＬ１，ＢＬ２は、層間絶縁層２５上に配置される。第１のビット線ＢＬ１は、上部電極２４に接続される。第２のビット線ＢＬ２は、コンタクトプラグ２６を介して、選択トランジスタＳＷのソース／ドレイン拡散層１８ａに接続される。
【０１６１】
上述の実施例に示した構造以外に、SIPS素子、SMPIS素子、SIPMS素子が可能である。
【０１６２】
また、下部電極２２および上部電極２４のうち１つは、発熱層として機能する。ただし、相変化膜がiPCMである場合、発熱層は省略できる。
【０１６３】
[第３の適用例]
本例は、第１の適用例および第２の適用例の変形例であり、以下の点で異なる。
【０１６４】
本例のセルユニットは、NAND方フラッシュメモリで用いられるNANDストリングの構造を有しており、抵抗変化素子の高集積化に有利である。本例の場合、トンネル絶縁膜上に相変化ダイオードメモリ素子を抵抗変化素子Ｒとして形成する。その他の点については、第１の適用例と同じであるため、その詳細な説明については省略する。
【０１６５】
図２７は、NAND型の抵抗変化メモリを示す図である。
【０１６６】
図２７に示すように、NAND型の抵抗変化メモリ３６は、メモリセルアレイ２７、ビット線制御回路２８、カラムデコーダ２９、データバッファ３０、データ入出力端子３１、ワード線制御回路３２、制御回路３３、制御信号入力端子３４、電圧生成回路３５を含んでいる。メモリセルアレイ２７は、複数のブロックを含んでいる。各ブロックは、複数のメモリセル、ワード線、ビット線等を含んでいる。ブロックは、複数のメモリセルからなる複数のページを含んでおり、詳細については後に詳述する。メモリセルアレイ２７は、ビット線制御回路２８、ワード線制御回路３２、制御回路３３、電圧生成回路３５と電気的に接続されている。
【０１６７】
ビット線制御回路２８は、ビット線を介してメモリセルアレイ２７内のメモリセルのデータを読み出し、ビット線を介してメモリセルの状態を検出する。また、ビット線制御回路２８は、ビット線を介してメモリセルアレイ２７内のメモリセルに書き込み（プログラム）電圧を印加してメモリセルにデータを書き込む（プログラムする）。ビット線制御回路２８には、カラムデコーダ２９、データバッファ３０、制御回路３３が電気的に接続されている。
【０１６８】
ビット線制御回路２８はセンスアンプやデータ記憶回路等（図示せず）を含んでいる。特定のデータ記憶回路がカラムデコーダ２９によって選択される。選択されたデータ記憶回路に読み出されたメモリセルのデータは、データバッファ３０を介してデータ入出力端子３１からメモリの外部へ出力される。データ入出力端子３１は、メモリ外部の装置（例えば、ホスト、メモリコントローラなど）に接続される。データ入出力端子３１は、半導体記憶装置３６の動作を制御する各種コマンドＣＯＭ、アドレスＡＤＤをホストまたはメモリコントローラＨＭなどから受け取り、またデータＤＴを受け取ったり、データＤＴをホストまたはメモリコントローラＨＭなどに出力したりする。データ入出力端子３１に入力された書き込みデータＤＴは、データバッファ３０を介して、カラムデコーダ２９によって選択されたデータ記憶回路に供給される。コマンドＣＯＭおよびアドレスＡＤＤは、制御回路３３に供給される。センスアンプは、ビット線上の電位を増幅する。
【０１６９】
ワード線制御回路３２は、制御回路３３の制御に従ってメモリセルアレイ２７内の特定のワード線を選択する。また、ワード線制御回路３２は、読み出し、書き込み、あるいは消去に必要な電圧を電圧生成回路３５から受け取る。ワード線制御回路３２は、これらの電圧を、選択されたワード線に印加する。
【０１７０】
制御回路３３は、メモリセルアレイ２７、ビット線制御回路２８、カラムデコーダ２９、データバッファ３０、ワード線制御回路３２、電圧生成回路３５に電気的に接続され、これらを制御する。制御回路３３は、制御信号入力端子３４に接続され、外部から制御信号入力端子３４を介して入力されるＡＬＥ（アドレスラッチイネーブル）信号等の制御信号によって制御される。また、制御回路３３は、電圧生成回路３５に制御信号を出力し、電圧生成回路３５を制御する。
【０１７１】
電圧生成回路３５は、制御回路３３の制御に従って、書き込み、読み出し、消去等の各動作において、メモリセルアレイ２７、ワード線制御回路３２等に必要な電圧を与える。電圧生成回路３５は、そのような種々の電圧を生成できるように構成されている。具体的には、電圧生成回路３５は、例えば、データ読み出し（リード）の際に電圧VREAD、データ書き込みの際に電圧VPGM、VPASS、VISO、データ消去の際に電圧VERA等を生成する。
【０１７２】
図２８および図２９は、それぞれNAND型抵抗変化メモリのブロックBlockの例を示す回路図および断面図である。図２８には、１つのブロックBlockのみが描かれている。図２８および図２９に示されるように、ブロックBlockは、ワード線方向（ＷＬ＿ｄｉｒｅｃｔｉｏｎ）に沿って並ぶ複数のメモリセル列（メモリセルユニット）ＭＵを含んでいる。メモリセル列ＭＵは、ビット線方向（BL＿direction）に沿って延びる。メモリセル列ＭＵは、NANDストリングと、選択トランジスタ『ＳＴ１、ＳＴ２』と、から構成される。NANDストリングは、電流経路（ソース／ドレインＳＤ）同士が相互に直列接続されている複数個（例えば３２個）のメモリセルトランジスタＭＴからなる。
【０１７３】
メモリセルトランジスタＭＴは、相変化ダイオードメモリ素子を含む。
【０１７４】
選択トランジスタ『ＳＴ１、ＳＴ２』は、NANDストリングの両端にそれぞれ接続される。選択トランジスタ『ＳＴ２』の電流経路の他端はビット線ＢＬに接続され、選択トランジスタ『ＳＴ１』の電流経路の他端はソース線ＳＬに接続されている。
【０１７５】
ワード線ＷＬ０〜ＷＬ３１は、ＷＬ方向に延び、同じ行に属する複数のメモリセルトランジスタＭＴに接続される。セレクトゲート線SGDは、ＷＬ方向に沿って延び、ブロック内の全選択トランジスタ『ST２』に接続されている。セレクトゲート線SGSは、ＷＬ方向に沿って延び、ブロック内の全選択トランジスタ『ST１』に接続されている。
【０１７６】
同じワード線ＷＬと接続されている複数のメモリセルトランジスタＭＴの集まりはページを構成する。ページごとにデータが読み出しおよび書き込みされる。１つのメモリセルが複数ビットのデータを保持可能な多値メモリセルの場合、１つのワード線に複数ページが割り当てられる。なお、データの消去はブロック単位で行われる。
【０１７７】
メモリセルトランジスタＭＴは、ビット線ＢＬとワード線ＷＬとの各交点に設けられる。メモリセルトランジスタＭＴは、半導体基板内に形成されたウェル上に設けられる。メモリセルトランジスタＭＴは、ウェル上に積層されたトンネル絶縁膜（図示せず）、相変化ダイオードメモリ素子、制御電極（コントロールゲート電極）ＣＧ（ワード線ＷＬ）、ソース／ドレイン領域ＳＤを有する。メモリセルトランジスタＭＴの電流経路であるソース／ドレイン『領域ＳＤ』は、隣接するメモリセルトランジスタＭＴのソース／ドレイン『領域ＳＤ』に直列接続されている。選択トランジスタ『ＳＴ１、ＳＴ２』は、半導体基板上に積層されたゲート絶縁膜（図示せず）、ゲート電極SGS、SGD、ソース／ドレイン領域ＳＤを含んでいる。
【０１７８】
メモリセルトランジスタＭＴに用いられる相変化ダイオードメモリ素子は、第１の適用例および第２の適用例と同様であるが、トンネル絶縁膜と接する側の電極層は無くてもよい。また、相変化膜としてiPCM膜を用いる場合、iPCM膜は電流でスイッチするので、発熱層は必ずしも必要ない。
【０１７９】
このように、第１の適用例から第３の適用例によれば、相変化ダイオードメモリ素子を抵抗変化素子として用いる抵抗変化メモリは、十分なON/OFF比と、高速な書き込み/記録および消去と、高い書き換え耐久性と、高いデータ保持特性と、低電流動作による低消費電力という特徴を有するため、一般的な不揮発性半導体記憶装置よりも微細素子化に適する。
【０１８０】
[製造方法]
製造方法の一例として、第２の適用例に関する製造方法を説明する。
【０１８１】
ワード線ＷＬに接続された抵抗変化素子Ｒを選択する選択トランジスタＳＷを形成する。次に、選択トランジスタＳＷのソース／ドレイン拡散層にビアを形成する。次に、発熱層を兼ねる第１の電極層（タングステン：Ｗ）を埋め込む。次に、第１の電極層の表面が露出するように平坦化する。その後、Ｓｉを主成分とする第１の半導体層、相変化膜層、SiO２を主成分とする電気的絶縁体層、Ｓｉを主成分とする第２の半導体層、第２の電極層（TiN／Wの積層膜）の順に積層する。第１の半導体層及び第２の半導体層は、それぞれPとAsおよびBがドープされる。次に、ドライエッチングによって一括加工を行い、素子サイズが４０［ｎｍφ］である抵抗変化素子Ｒのピラー(柱上素子群)を形成する。次に、抵抗変化素子Ｒの側壁を保護膜する目的で、各々の抵抗変化素子Ｒの側面に、SiNから成るSiNライナー（PL）を形成する。次に、SiO2の絶縁膜で、層間を埋め戻す。最後に、第２の電極層（TiN／Wの積層膜）の表面が露出するように平坦化し、その後ビット線を形成する。
【０１８２】
第１の半導体層および第２の半導体層は、Poly−Siの成膜によって得られる。抵抗変化素子Ｒを形成後、もしくは抵抗変化素子Ｒを形成中にアニールすることで結晶性が高まる。アニール方法は、種々適用可能である。レーザーアニール、マイクロ波アニール等は、比較的低温でのアニールが可能である。また、金属誘起固相成長(MILC)法を用いて第１の半導体層および第２の半導体層を形成すれば、アニール温度を低く保つことができる。なお、相変化膜の融点は、多くが６００〜７００[℃]程度である。第２の半導体層を形成した後、比較的高い温度でアニールする場合、相変化膜から第１の半導体層へ元素が拡散する懸念がある。比較的高温のアニール・プロセスを用いる場合、相変化膜層と第１の半導体層との間に拡散バリア層として極薄の絶縁層を挿入することが好適である。ただし、拡散バリア層の膜厚は、0.5〜2[nm]が好適である。拡散バリア層としては、ZrO2、Cr2O3、Ta2O5などがある。相変化膜と半導体層との間に金属層を挿入する構造、例えばSMPIS素子およびSIPMS素子の場合、金属層が拡散バリアの役割を果たすため、拡散バリア層を省略できる。なお、SMPIS素子およびSIPMS素子に拡散バリア層を挿入する場合、拡散バリア層は、相変化膜と金属層との間に挿入することが好適である。
【０１８３】
第２の電極層はTiNを用いる。ビットライン(BL)との接続はＷを用いる。そのため、第２の電極層はTiNとＷの積層膜である。なお、選択トランジスタと第１の電極層との界面にもTiNを挿入している。
【０１８４】
［むすび］  
実施形態によれば、高記録密度で、十分なON/OFF比と、高速な書き込み/記録および消去と、高い書き換え耐久性と、高いデータ保持特性と、低電流動作による低消費電力という特徴を有するため、一般的な不揮発性半導体記憶装置よりも微細素子化に適する。さらに、多値記録を可能とする抵抗変化メモリを提供することが可能である。
【０１８５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１８６】
Ｓ１：  第１の半導体層、  Ｓ２：  第２の半導体層、  Ｍ：  金属層、  Ｐ：  相変化膜、  Ｉ：  電気的絶縁体層、  SPIS素子、SIPS素子、SMPIS素子、SIPMS素子：  相変化ダイオードメモリ素子、  Ｒ：  抵抗変化素子、  １、３６：  抵抗変化メモリ、  ２、１２、２７：  メモリセルアレイ、  Ｍ１〜Ｍ４、ＭＣ：  メモリセル、  ＣＵ、ＣＵｓ、ＣＵｓ＋１：  セルユニット、  ＳＴ１、ＳＴ２、ＳＷ：  選択トランジスタ、  ＣＧ：  制御電極、  Ｗｌ：  ワード線、  ＢＬ：  ビット線、  ＭＴ：  メモリセルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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