(57)【要約】【課題】  低消費電力化と低ノイズ化が可能な光電気集積パッケージモジュールを提供する。【解決手段】  光電気集積パッケージモジュールであって、シリコン基板４３上に電気配線４１及び光導波路４２が形成されたシリコンインターポーザ６０と、インターポーザ６０内に形成され、電気配線４１に電気接続されると共に光導波路４２に光結合された光半導体素子５０と、ロジック回路を有する集積回路チップ１０と、第１の主面側にチップ１０が搭載され、第２の主面側がインターポーザ６０上に搭載され、光半導体素子５０を駆動する集積回路チップ２０とを有する。そして、チップ１０，２０は、第１の主面からチップ２０の内部に形成されたビア配線２１を介して電気接続され、チップ１０又は２０は、ビア配線２１を介して非終端の受信回路で電気信号を受信する。【選択図】      図１
2014038910.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に電気配線及び光導波路が形成されたシリコンインターポーザと、
前記シリコンインターポーザ内に形成され、前記電気配線に電気接続されると共に前記光導波路に光結合された光半導体素子と、
ロジック回路を有する第１の半導体集積回路チップと、第１の主面側に前記第１の半導体集積回路チップが搭載され、第２の主面側が前記シリコンインターポーザ上に搭載され、前記光半導体素子を駆動する第２の半導体集積回路チップと、を有する半導体集積回路チップモジュールと、
を具備し、
前記第１の半導体集積回路チップと前記第２の半導体集積回路チップとは、前記第１の主面から前記第２の半導体集積回路チップの内部に形成されたビア配線を介して電気接続され、
前記第１の半導体集積回路チップ又は前記第２の半導体集積回路チップは、前記ビア配線を介して非終端の受信回路で電気信号を受信することを特徴とする、光電気集積パッケージモジュール。
【請求項２】
前記第２の半導体集積回路チップと前記光半導体素子とを接続する前記電気配線の距離が、前記電気信号の伝送速度における信号波長の１／１０以内であることを特徴とする、請求項１記載の光電気集積パッケージモジュール。
【請求項３】
前記半導体集積回路チップモジュールが、上面から見て前記光半導体素子と重なるように前記シリコンインターポーザ上に搭載されていることを特徴とする、請求項１又は２に記載の光電気集積パッケージモジュール。
【請求項４】
前記光半導体素子が前記シリコン基板に接するように形成されていることを特徴とする、請求項１〜３の何れかに記載の光電気集積パッケージモジュール。
【請求項５】
シリコン基板上に電気配線及び光導波路が形成されたシリコンインターポーザと、
前記シリコンインターポーザ内に形成され、前記電気配線に接続されると共に前記光導波路に光結合された発光素子と、
前記発光素子とは離間して前記シリコンインターポーザ内に形成され、前記電気配線に電気接続されると共に前記光導波路に光結合された受光素子と、
ロジック回路を有する第１の半導体集積回路チップと、第１の主面側に前記第１の半導体集積回路チップが搭載され、第２の主面側が前記シリコンインターポーザ上に搭載され、前記第１の半導体集積回路チップから送信された電気信号を受信し、該電気信号に基づいて前記発光素子を駆動する第２の半導体集積回路チップと、を有する第１の半導体集積回路チップモジュールと、
ロジック回路を有する第３の半導体集積回路チップと、第３の主面側に前記第３の半導体集積回路チップが搭載され、第４の主面側が前記シリコンインターポーザ上に搭載され、前記受光素子で得られた電気信号を前記第３の半導体集積回路チップに送信する第４の半導体集積回路チップと、を有する第２の半導体集積回路チップモジュールと、
を具備し、
前記第１の半導体集積回路チップと前記第２の半導体集積回路チップとは、前記第１の主面から前記第２の半導体集積回路チップの内部に形成された第１のビア配線を介して電気接続され、且つ、前記第３の半導体集積回路チップと前記第４の半導体集積回路チップとは、前記第３の主面から前記第４の半導体集積回路チップの内部に形成された第２のビア配線を介して電気接続され、
前記第１の半導体集積回路チップ又は前記第２の半導体集積回路チップは、前記第１のビア配線を介して非終端の受信回路で電気信号を受信し、且つ、前記第３の半導体集積回路チップ又は前記第４の半導体集積回路チップは、前記第２のビア配線を介して非終端の受信回路で電気信号を受信することを特徴とする、光電気集積パッケージモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、光電気集積パッケージモジュールに関する。
【背景技術】
【０００２】
近年、電子デバイスの高性能化とマルチメディアコンテンツの大容量化により、情報通信機器における信号処理量が増大している。これに伴って、電子デバイス内外の配線における信号伝送速度が増大し、伝送損失や電磁ノイズ干渉が問題となってきている。このため、高速かつ低ノイズという特徴を有する光信号伝送に注目が集まってきており、種々の光電気集積パッケージモジュールが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２５３４５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
発明が解決しようとする課題は、低消費電力化と低ノイズ化が可能な光電気集積パッケージモジュールを提供することである。
【課題を解決するための手段】
【０００５】
実施形態の光電気集積パッケージモジュールは、シリコン基板上に電気配線及び光導波路が形成されたシリコンインターポーザと、前記シリコンインターポーザ内に形成され、前記電気配線に電気接続されると共に前記光導波路に光結合された光半導体素子と、ロジック回路を有する第１の半導体集積回路チップと、第１の主面側に前記第１の半導体集積回路チップが搭載され、第２の主面側が前記シリコンインターポーザ上に搭載され、前記光半導体素子を駆動する第２の半導体集積回路チップと、を有する半導体集積回路チップモジュールと、を具備している。そして、前記第１の半導体集積回路チップと前記第２の半導体集積回路チップとは、前記第１の主面から前記第２の半導体集積回路チップの内部に形成されたビア配線を介して電気接続され、前記第１の半導体集積回路チップ又は前記第２の半導体集積回路チップは、前記ビア配線を介して非終端の受信回路で電気信号を受信するようになっている。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係わる光電気集積パッケージモジュールの概略構成を説明するためのもので、上面図と断面図及び回路構成図。
【図２】図１の光電気集積パッケージモジュールをモールド樹脂で被覆した状態を示す断面図。
【図３】電気信号の立ち上がりと立ち下がりにおけるリンギングの発生を示す波形図。
【図４】光導波路の形成プロセスを説明するための工程断面図。
【図５】光半導体素子の形成プロセスを説明するための工程断面図。
【図６】図５の工程において、多層構造をリング状にパターニングした状態を示す上面図。
【図７】配線ビアの形成プロセスを説明するための工程断面図。
【図８】第２の実施形態に係わる光電気集積パッケージモジュールの概略構成を説明するための上面図と断面図。
【図９】第３の実施形態に係わる光電気集積パッケージモジュールの送信側の構成を示す回路構成図。
【図１０】第４の実施形態に係わる光電気集積パッケージモジュールの光半導体素子の形成プロセスを説明するための工程断面図。
【図１１】比較例としての光電気集積パッケージモジュールの一例を示す上面図と断面図及び回路構成図。
【発明を実施するための形態】
【０００７】
以下、実施形態の光電気集積パッケージモジュールを、図面を参照して説明する。
【０００８】
（第１の実施形態）
図１（ａ）〜（ｃ）は、第１の実施形態に係わる光電気集積パッケージモジュールの概略構成を説明するためのもので、（ａ）は光電気集積パッケージモジュールの上面図、（ｂ）は（ａ）のＡ−Ａ’断面図、（ｃ）は光電気集積パッケージモジュールの送信側の概略回路図である。
【０００９】
本実施形態の光電気集積パッケージモジュールは、シリコン基板４３上に電気配線４１及び光導波路４２を形成したシリコンインターポーザ６０と、シリコンインターポーザ６０内に形成された光半導体素子５０（５０ａ，５０ｂ）と、シリコンインターポーザ６０上に搭載された第１の半導体集積回路チップ１０（１０ａ，１０ｂ）及び第２の半導体集積回路チップ２０（２０ａ，２０ｂ）からなる半導体集積回路チップモジュール３０（３０ａ，３０ｂ）と、から構成されている。
【００１０】
光半導体素子５０は、シリコンインターポーザ６０のシリコン基板４３上に相互に離間して設けられており、一方が発光素子５０ａであり、他方が受光素子５０ｂである。ここで、光半導体素子５０は、電気配線４１よりも下層（シリコン基板４３側）に配置されている。
【００１１】
半導体集積回路チップモジュール３０は、発光素子５０ａ及び受光素子５０ｂ側にそれぞれ設けられている。即ち、発光素子５０ａ側でシリコンインターポーザ６０上に、送信側の第１の半導体集積回路チップ１０ａと送信側の第２の半導体集積回路チップ２０ａが積層されて、第１の半導体集積回路チップモジュール３０ａが形成されている。受光素子５０ｂ側でシリコンインターポーザ６０上に、受信側の第１の半導体集積回路チップ（送信側と区別するために狭義では第３の半導体集積回路チップ）１０ｂと受信側の第２の半導体集積回路チップ（送信側と区別するために狭義では第４の半導体集積回路チップ）２０ｂが積層されて、第２の半導体集積回路チップモジュール３０ｂが形成されている。
【００１２】
＜半導体集積回路チップモジュール＞
第１の半導体集積回路チップ１０は、例えば２２ｎｍ世代のＣＭＯＳプロセスにより製造された１０ｍｍ×１０ｍｍのシステムＬＳＩであり、様々な数値計算や情報処理、機器制御などを行う。第２の半導体集積回路チップ２０は、例えば９０ｎｍ世代のＣＭＯＳプロセスにより製造された１２ｍｍ×１２ｍｍのトランシーバＩＣであり、光半導体素子５０を駆動する。具体的には、第１の半導体集積回路チップ１０が出力した電気信号を元に発光素子５０ａを駆動するドライバＩＣ、及び、受光素子５０ｂが出力した電気信号を増幅して第１の半導体集積回路チップ１０に送信するレシーバＩＣとして動作する。
【００１３】
第１及び第２の半導体集積回路チップ１０，２０は、異なるプロセスにより製造された別チップとなっている。これは、次のような理由による。即ち、システムＬＳＩなどの主にロジック回路から構成される第１の半導体集積回路チップ１０では、低コスト化、高速化、及び低消費電力化のために最先端の微細プロセスが使用される。これに対し、トランシーバＩＣなどの主にアナログ回路から構成される第２の半導体集積回路チップ２０では、最先端の微細プロセスでは使用できない高い電源電圧が必要とされること、更に微細化によりＭＯＳトランジスタの短チャネル効果や閾値ばらつきの影響が悪化することなどから、旧世代のプロセスが使用されるためである。
【００１４】
第１の半導体集積回路チップ１０と第２の半導体集積回路チップ２０は、例えば直径２５μｍ、ピッチ５０μｍのＣｕマイクロバンプ２２（２２ａ，２２ｂ）を介して積層され、これにより半導体集積回路チップモジュール３０（３０ａ，３０ｂ）が形成されている。半導体集積回路チップモジュール３０は、第２の半導体集積回路チップ２０の下面に被着された、例えば直径５０μｍ、ピッチ１００μｍのはんだバンプ３１（３１ａ，３１ｂ）を介してシリコンインターポーザ６０上に搭載され、シリコンインターポーザ６０の電気配線４１に電気接続されている。
【００１５】
第２の半導体集積回路チップ２０内には、ビア配線２１（２１ａ，２１ｂ）が形成され、第１の半導体集積回路チップ側の面（第１の主面）から第２の半導体集積回路チップ２０内の素子形成層まで到達する電気配線経路、及び第１の半導体集積回路チップ側の面（第１の主面）からシリコンインターポーザ側の面（第２の主面）まで到達する電気配線経路が形成されている。これにより、第１の半導体集積回路チップ１０の一部の電気入出力端子は、第２の半導体集積回路チップ２０内の回路素子（例えばトランジスタや抵抗素子）に接続され、第１の半導体集積回路チップ１０の別の一部の電気入出力端子は、シリコンインターポーザ６０の電気配線４１に接続されている。
【００１６】
第２の半導体集積回路チップ２０は、第１の半導体集積回路チップ１０よりも回路規模及び回路面積共に小さい。しかしながら、半導体集積回路チップモジュールとしてこれらを積層するため、第２の半導体集積回路チップ２０の外形サイズは第１の半導体集積回路チップ１０よりも大きくしている。この結果、第２の半導体集積回路チップ２０内に十分な回路形成領域を確保できるため、例えば第２の半導体集積回路チップ２０内にオンチップキャパシタを形成して、第１の半導体集積回路チップ１０及び第２の半導体集積回路チップ２０に供給される電源のデカップリングを行うことができる。これにより、電源ノイズを低減することができ、信号品質の向上が可能になる。
【００１７】
なお、第２の半導体集積回路チップ２０のサイズは、第１の半導体集積回路チップ１０のサイズよりも必ずしも大きくなくても良いが、少なくとも、第１の半導体集積回路チップ１０に形成された電気入出力端子領域のサイズよりも大きいことが望ましい。これにより、第１の半導体集積回路チップ１０に形成された全ての電気入出力端子を、第２の半導体集積回路チップ２０に接続することが可能となる。
【００１８】
なお、後述の通り第２の半導体集積回路チップ２０と光半導体素子５０は電気配線４１を介して接続されている。これらの接続距離を短くするため、第２の半導体集積回路チップ２０は第１の半導体集積回路チップ１０とシリコンインターポーザ６０の間に配置されることが望ましい。
【００１９】
＜シリコンインターポーザ＞
シリコンインターポーザ６０は、シリコン基板４３上に電気配線４１、光導波路４２、及び光半導体素子５０（発光素子５０ａ、受光素子５０ｂ）を形成したものであり、例えば３０ｍｍ×２０ｍｍで厚さ４００μｍとする。
【００２０】
光導波路４２は、例えばクラッドがシリコン酸化膜、コアがシリコンで形成された光導波路であり、コアの断面積は３００ｎｍ×３００ｎｍである。光導波路４２ではクラッドよりも屈折率が高いコアに光を閉じ込めることができるため、光導波路４２に沿って光信号の伝搬が可能となっている。
【００２１】
光半導体素子５０は、例えば外形５０μｍ、内径３０μｍのリング形状を有する光半導体素子であり、発光素子５０ａは電気信号（電流信号）を光信号に変換し、受光素子５０ｂは光信号を電気信号（電流信号）に変換する。光半導体素子５０は、電気配線４１に電気接続されると共に光導波路４２に光結合されており、発光素子５０ａと受光素子５０ｂの間で電気信号入出力の光信号伝送が可能となっている。
【００２２】
発光素子５０ａは、より具体的にはレーザダイオード素子である。発光素子５０ａでは、電流を流すことにより活性層にキャリアが注入され、注入キャリアの再結合により誘導放出が生じる。誘導放出された光は、全反射によりリング状の共振器内を周回し、リング周長で決まる特定の波長においてレーザ発振する。
【００２３】
受光素子５０ｂは、より具体的にはフォトダイオード素子である。受光素子５０ｂでは、ｐｎ接合部の空乏層に光信号が入射されると、キャリアが励起されることにより電気信号が生成される。また、受光素子５０ｂにダイオードの逆方向電圧を加えることにより、感度の向上や高速応答が可能となる。
【００２４】
光半導体素子５０と光導波路４２は、より具体的には分布結合（或いはエバネッセント結合）により光結合している。即ち、光半導体素子５０と光導波路４２は直接接してはいないが、発光素子５０ａからの染み出し成分（エバネッセント成分）が光導波路４２に結合するか、光導波路４２からの染み出し成分が受光素子５０ｂに結合することにより、光半導体素子５０と光導波路４２の光結合が実現している。このような光結合では、ビーム径の拡大又は縮小を行うスポットサイズ変換器や光路変換を行う偏向ミラーが不要なため、シリコンインターポーザ６０の形成プロセスが簡易になるだけでなく、シリコンインターポーザの小型化及び薄型化が可能となる。
【００２５】
光半導体素子５０は、例えば後述するように、化合物半導体基板上に形成した厚さ１μｍの多層構造を光導波路４２が形成されたシリコン基板４３に転写して光導波路４２に位置合わせしてパターニングすることにより、シリコン基板４３上（シリコンインターポーザ６０内）に形成されている。これにより、光半導体素子５０と光導波路４２の位置合わせを正確に行うことができ、高い光結合効率を実現することが可能となる。
【００２６】
なお、光半導体素子５０は、別チップからなる光半導体素子をシリコン基板４３若しくはシリコンインターポーザ６０上に実装したものではなく、上述のように、シリコン基板４３上で直接パターニング形成され、シリコンインターポーザ６０内に埋め込まれているものである。即ち、光半導体素子５０は、電気配線４１よりも下層（シリコン基板４３側）に配置されて絶縁体で完全に埋め込まれており、シリコンインターポーザ６０の表面には露出していないものとする。これにより、光半導体素子５０の表面が保護されるため、後述する半導体集積回路チップモジュール３０の実装において、加熱や物理的衝撃によって光半導体素子５０にダメージが入ることを防ぐことができる。また、上述の高い光結合効率や、分布結合による小型の光結合を実現することが可能となる。
【００２７】
逆に、光半導体素子５０として端面出射型の半導体レーザチップや面発光レーザ（ＶＣＳＥＬ：Vertical Cavity Surface Emitting LASER）チップ、或いは表面入射型のフォトダイオードチップを用い、シリコンインターポーザ６０に例えばダイボンド実装した場合、光導波路４２のサイズ（本例では断面サイズが３００ｎｍ×３００ｎｍ）よりも大きな実装位置ずれ（例えば１０μｍ）が発生して光結合効率が著しく低下する恐れがある。また、光導波路４２との光結合のために、ビーム径の拡大又は縮小を行うスポットサイズ変換器や光路変換を行う４５°ミラーを光導波路との光結合部分に形成する必要があり、シリコンインターポーザ６０の形成プロセスが複雑になるだけでなく、シリコンインターポーザ６０が大型若しくは厚型になる。
【００２８】
電気配線４１は、例えばＴｉ／Ｐｔ／Ａｕの３層構造を有する合計厚さ１μｍの電気配線である。なお、電気配線４１の上部に感光性ポリイミドを形成してパターニングを行うことにより、表面の保護と絶縁、及び電気接続端子の形成を行うことが望ましい。
【００２９】
＜光電気集積パッケージモジュール＞
半導体集積回路チップモジュール３０は、先述の通り、第２の半導体集積回路チップ２０の下面に被着されたはんだバンプ３１を介してシリコンインターポーザ６０に搭載されている。そして、第２の半導体集積回路チップ２０の一部の電気入出力端子は、シリコンインターポーザ６０の電気配線４１を介して光半導体素子５０に電気接続されている。このため、第１の半導体集積回路チップ１０ａが出力した電気信号を元に第２の半導体集積回路チップ２０ａが発光素子５０ａを駆動し、受光素子５０ｂが出力した電気信号を第２の半導体集積回路チップ２０ｂが増幅して第１の半導体集積回路チップ１０ｂに送信することになる。これにより、第１の半導体集積回路チップ１０ａから第１の半導体集積回路チップ１０ｂに向けて、高速かつ低ノイズの光信号伝送が可能となっている。光信号伝送の速度は、例えば１０Ｇｂｐｓ以上とする。
【００３０】
半導体集積回路チップモジュール３０とシリコンインターポーザ６０は共にシリコン基板を使用しているため、両者の熱膨張特性は略同一である。これにより、回路動作によってチップ温度が上昇した際、熱歪による半導体集積回路チップモジュールの破損などを防止し、信頼性の低下を抑制することが可能である。
【００３１】
半導体集積回路チップモジュール３０は、上面から見て光半導体素子５０と重なるようにシリコンインターポーザ６０上に搭載されている。これにより、光信号の送信又は受信に必要な面積を最小化することが可能となっており、光電気集積パッケージモジュールの低コスト化が可能となっている。
【００３２】
本実施形態の光電気集積パッケージモジュールでは、光半導体素子５０がシリコンインターポーザ６０の光導波路４２に位置合わせして形成されているため、半導体集積回路チップモジュール３０をシリコンインターポーザ６０に搭載するだけで光電気集積パッケージモジュールが完成する。このため、実装プロセスが容易であるだけでなく、温度変化による光半導体素子５０と光導波路４２の光軸ずれ等の問題が起こらない。従って、信頼性にも優れている。
【００３３】
光電気集積パッケージモジュールは、図２に示すように、電気配線４１に接続される貫通シリコン電極（ＴＳＶ、Thorough Si Via）６１（６１ａ，６１ｂ）やはんだバンプ６２（６２ａ，６２ｂ）をシリコンインターポーザ６０に形成すると共に、表面をモールド樹脂６３で保護し、パッケージ化しておくことが望ましい。これにより、本実施形態の光電気集積パッケージモジュールを外部基板に搭載することが可能となる。この結果、例えば本実施形態の光電気集積パッケージモジュールをサーバ等のシステム機器に組み込んで、システム機器の動作性能の向上をはかることが可能となる。
【００３４】
＜これまで検討されていた光電気集積パッケージモジュールとの比較＞
ここで、本実施形態の光電気集積パッケージモジュールの特徴を説明するために、一般的な光電気集積パッケージモジュールについて簡単に述べておく。図１１（ａ）〜（ｃ）は、比較例としての光電気集積パッケージモジュールを示した概略構成を説明するためのもので、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’の断面図、（ｃ）は送信側の概略回路図である。
【００３５】
比較例の光電気集積パッケージモジュールでは、図１１（ａ）（ｂ）に示すように、シリコン基板１４３上に電気配線１４１と光導波路１４２が形成されたシリコンインターポーザ１６０上に、第１の半導体集積回路チップ１１０（１１０ａ，１１０ｂ）、第２の半導体集積回路チップ１２０（１２０ａ，１２０ｂ）、光半導体素子１５０（発光素子１５０ａ、受光素子１５０ｂ）が平面実装されている。
【００３６】
光導波路１４２の両端には４５度偏向ミラー１４４が形成されており、光半導体素子１５０は、電気配線１４１に電気接続されると共に光導波路１４２に光結合されている。これにより、発光素子１５０ａと受光素子１５０ｂとの間で電気信号入出力の光信号伝送が可能となっている。このため、第１の半導体集積回路チップ１１０ａが出力した電気信号を元に第２の半導体集積回路チップ１２０ａが発光素子１５０ａを駆動し、受光素子１５０ｂが出力した電気信号を第２の半導体集積回路チップ１２０ｂが増幅して第１の半導体集積回路チップ１１０ｂに送信することになる。これにより、第１の半導体集積回路チップ１１０ａから第１の半導体集積回路チップ１１０ｂへの信号伝送が可能となっている。
【００３７】
比較例の光電気集積パッケージモジュールでは、上述の通り、第１の半導体集積回路チップ１１０（例えば１０ｍｍ×１０ｍｍ）、第２の半導体集積回路チップ１２０（例えば３ｍｍ×９ｍｍ）、光半導体素子１５０（例えば０．５ｍｍ×３ｍｍ）がシリコンインターポーザ１６０上に２次元実装されている。このため、これらを３次元実装した場合に比べて、第２の半導体集積回路チップ１２０、光半導体素子１５０、及びこれらの実装マージンの分だけ光電気集積パッケージモジュールのサイズが大きくなり、コストが増大していた。また、第１の半導体集積回路チップ１１０と第２の半導体集積回路チップ１２０を接続する伝送線路（電気配線１４１ａ）や第２の半導体集積回路チップ１２０と発光素子１５０ａを接続する伝送線路（電気配線１４１ｂ）の距離が例えばミリメータのオーダとなり、伝送信号に関して伝送線路での減衰や受信端での反射を考慮する必要があった。
【００３８】
特に受信端での反射は、伝送線路の特性インピーダンスと受信端の抵抗値が異なる場合に大きくなる。このため、図１１（ｃ）に示すように、第１の半導体集積回路チップ１１０ａの送信回路１７１から第２の半導体集積回路チップ１２０ａに信号を伝送する場合、電気配線１４１ａの特性インピーダンスと等しい抵抗値の抵抗（図１１（ｃ）のＲ）で終端された受信回路１７２で信号を受信する必要があった。この結果、終端抵抗Ｒの両端に受信回路１７２の受信電圧を発生させるだけの電流（例えば、終端抵抗Ｒが１００Ω、受信回路１７２の受信電圧が４００ｍＶの場合、４ｍＡ）を流す必要があり、これは消費電力の増大に繋がっていた。
【００３９】
また、第１の半導体集積回路チップ１１０ａの送信回路１７１から第２の半導体集積回路チップ１２０ａに信号を伝送する場合は電気配線１４１ａにおいて、更に第２の半導体集積回路チップ１２０ａの駆動回路１７３で発光素子１５０ａを駆動する場合は電気配線１４１ｂにおいて、周波数に依存して伝送信号が減衰する。このため、例えばＩＳＩ（Inter Symbol Interference）によるジッタ増大など、信号品質が低下する問題が生じていた。
【００４０】
一方、本実施形態の光電気集積パッケージモジュールにおいては、第１の半導体集積回路チップ１０と第２の半導体集積回路チップ２０が積層され、Ｃｕマイクロバンプ２２とビア配線２１を介して電気接続されている。例えば、Ｃｕマイクロバンプ２２の高さを１０μｍ、ビア配線２１の高さを５０μｍにすると、第１の半導体集積回路チップ１０と第２の半導体集積回路チップ２０を接続する電気配線の距離は６０μｍとなる。これは、例えば周波数１０ＧＨｚの伝送信号が比誘電率４の誘電体中で有する波長１５ｍｍの約０．００４倍である。即ち、伝送信号の波長に比べて伝送線路の距離が十分小さいため、伝送線路での減衰や受信端での反射の影響は小さい。
【００４１】
このため、図１（ｃ）に示すように、第１の半導体集積回路チップ１０ａの送信回路７１から第２の半導体集積回路チップ２０ａに信号を伝送する場合、非終端の受信回路７２で信号を受信することができ、駆動回路７３で発光素子５０ａを駆動することができる。これにより、終端抵抗に受信回路７２の受信電圧を発生させるだけの電流を流す必要が無いため、消費電力の低減が可能である。なお、伝送線路での減衰や受信端での反射の影響が小さいと見なすためには、電気配線の距離が伝送信号の波長の１／１０以下であることが望ましい。
【００４２】
但しこの場合も、図３に示すように、電気信号の立ち上がりや立ち下がりの遷移が起きる箇所においてリンギングが発生する。これは、遷移が起きる箇所には伝送信号よりも高い周波数のスペクトル成分が含まれており、この成分が反射されるからである。このような反射には、大きな電磁ノイズが放射され、別の機器や素子に電磁ノイズが混入して誤動作を引き起こすという電磁ノイズ干渉（ＥＭＩ、Electromagnetic Interference）の問題がある。即ち、消費電力低減のために非終端の受信回路を用いただけの光電気集積パッケージモジュールには、実用性が低いという問題がある。
【００４３】
そのため本実施形態では、光半導体素子５０が内部に形成されたシリコンインターポーザ６０を用いることにより、半導体集積回路チップモジュール３０の近傍に光半導体素子５０を配置している。これにより、半導体集積回路チップモジュール３０と光半導体素子５０を接続する電気配線４１の距離が短くなるため、電気配線４１から放射される電磁ノイズの強度を低減することが可能になる。これにより、実用性が高い低消費電力の光電気集積パッケージモジュールの実現が可能になるものである。なお、電気配線４１の距離は短ければ短いほど良いが、実効的には伝送信号の波長に比べて１／１０以下であることが望ましい。これにより、半導体集積回路チップモジュール３０と光半導体素子５０を接続する電気配線４１において、伝送線路での減衰や受信端での反射といった影響を低減することも可能であることは述べるまでもないことである。
【００４４】
なお、図１（ｃ）において、第１の半導体集積回路チップ１０ａの送信回路７１と第２の半導体集積回路チップ２０ａの受信回路７２は直流結合されている。このため、送信回路７１の電源電位が、受信回路７２の電源電位よりも小さいことが望ましい。これにより、第２の半導体集積回路チップ２０ａの受信回路７２の入力トランジスタに直流の過電圧が印加されて素子が破壊されることを防止し、信頼性の向上が可能となる。
【００４５】
＜効果＞
このように本実施形態の光電気集積パッケージモジュールでは、送信側の第１の半導体集積回路チップ１０ａと受信側の第１の半導体集積回路チップ１０ｂの間で、高速かつ低ノイズの光信号伝送が可能となっている。このとき、半導体集積回路チップモジュール３０はシリコンインターポーザ６０に搭載されており、両者の熱膨張特性が略同一のため信頼性の低下を抑制することが可能である。同様に、半導体集積回路チップモジュール３０をシリコンインターポーザ６０に搭載するだけの簡単なプロセスで光電気集積パッケージモジュールを実現できると共に、光半導体素子５０と光導波路４２の光軸ずれ等の問題が起こらないため、信頼性にも優れている。半導体集積回路チップモジュール３０は、上面から見て光半導体素子５０と重なるようにシリコンインターポーザ６０に搭載されており、光信号の送信又は受信に必要な面積を最小化することで光電気集積パッケージモジュールの低コスト化が可能である。
【００４６】
また、本実施形態の光電気集積パッケージモジュールでは、第１の半導体集積回路チップ１０と第２の半導体集積回路チップ２０が積層され、第２の半導体集積回路チップ２０は非終端の受信回路７２で信号を受信するため、消費電力の低減が可能である。さらに、半導体集積回路チップモジュール３０の近傍に光半導体素子５０を配置することにより、非終端の受信回路７２が原因のリンギング発生による電磁ノイズ放射の影響を低減することができ、実用性の高い光電気集積パッケージモジュールを実現することが可能である。
【００４７】
＜製造方法＞
ここで、本実施形態の光電気集積パッケージモジュールの製造方法を示しておく。
【００４８】
まず、シリコンインターポーザ６０の光導波路４２を形成する。具体的には、図４（ａ）に示すように、シリコン基板４３上に、ＣＶＤ（Chemical Vapor Deposition）によりシリコン酸化膜４４とシリコン層４５を順に形成する。次いで、図４（ｂ）に示すように、シリコン層４５をパターニングする。次いで、図４（ｃ）に示すように、ＣＶＤによりシリコン酸化膜４６を形成し、最後に、ＣＭＰ（Chemical Mechanical Polishing）により表面を平坦化する。
【００４９】
なお、シリコン基板４３として、シリコン基板と表面シリコンの間にＳｉＯ2 を挿入したＳＯＩ（Silicon On Insulator）基板を初めから用いても良い。この場合、表面シリコンは単結晶Ｓｉとすることができるため、光損失の小さい光導波路を形成することができる。一方、上述のようにＣＶＤによりシリコン層を形成した場合、表面シリコンは多結晶ＳｉやアモルファスＳｉとなり、単結晶Ｓｉに比べると光導波路の光損失が大きくなる。なお、光導波路４２のコアは、例えば単結晶Ｓｉ、微結晶Ｓｉ、多結晶Ｓｉ、アモルファスＳｉの他、ＳｉＮ、ＳｉＯＮ、ポリマー系の材料を用いても良い。
【００５０】
次に、化合物半導体基板上に形成した多層構造をシリコン基板４３に転写してパターニングすることにより、シリコン基板上にリング状の光半導体素子５０を形成する。
【００５１】
具体的には、図５（ａ）に示すように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）により、ｎ−ＧａＡｓ基板５１上にｎ−ＧａＡｓバッファ層及びｎ−ＡｌＧａＡｓエッチングストップ層（図示せず）を形成した後、ｎ−ＧａＡｓコンタクト層５２、ｎ−ＡｌＧａＡｓクラッド層５３、ｎ−ＧａＡｓ光閉じ込め層５４、ＧａＡｓ活性層５５、ｐ−ＧａＡｓ光閉じ込め層５６、ｐ−ＡｌＧａＡｓクラッド層５７、ｐ−ＧａＡｓコンタクト層５８からなる多層構造５９を形成する。
【００５２】
次いで、図５（ｂ）に示すように、この化合物半導体基板の表面（多層構造５９側）及び先述のシリコン基板の表面（光導波路４２形成側）をＡｒプラズマ処理により活性化し、互いに対向させて接触させ、不活性ガス中において熱圧着して接合する。その後、図５（ｃ）に示すように、ウェットエッチングによりｎ−ＧａＡｓ基板５１、ｎ−ＧａＡｓバッファ層、ｎ−ＡｌＧａＡｓエッチングストップ層を除去し、ｎ−ＧａＡｓコンタクト層５２を露出させる。
【００５３】
次いで、図５（ｄ）に示すように、ｐ−ＧａＡｓコンタクト層５８が露出するまで多層構造５９をリング状にパターニングする。このときの上面図を図６に示す。続いて、図５（ｅ）に示すように、ｎ−ＧａＡｓコンタクト層５２及びｐ−ＧａＡｓコンタクト層５８上に電気配線（電極）４１を形成する。
【００５４】
このようにして形成された光半導体素子５０は、発光素子としても受光素子としても機能することが可能である。これは、発光素子５０ａと受光素子５０ｂを同時に形成できることを意味する。即ち、発光素子５０ａと受光素子５０ｂの層構造を同一にすることで、結晶成長を１回で済ませることができる。また、発光素子５０ａと受光素子５０ｂは、それぞれの動作に適するようにパターニング形状を適宜変更しても良い。
【００５５】
なお、図５（ｅ）から分かるように、ｎ−ＧａＡｓコンタクト層５２とｐ−ＧａＡｓコンタクト層５８との表面高さが異なっている。そこで、図５（ｆ）に示すように、ＣＶＤによりシリコン酸化膜６５を形成してＣＭＰにより表面を平坦化し、感光性ポリイミド６６を塗布してパターニングを行った後に電気配線をパターニング形成する。これにより、ｎ−ＧａＡｓコンタクト層５２及びｐ−ＧａＡｓコンタクト層５８に接続される電気配線４１を同じ高さに引き出すと共に、シリコンインターポーザ６０の電気配線４１を形成することが望ましい。さらに、電気配線４１の上部に再び感光性ポリイミド６７を形成してパターニングを行うことにより、シリコンインターポーザ６０の表面の保護と絶縁、及び電気接続端子の形成を行うことが望ましい。
【００５６】
次に、ＣＭＯＳプロセスにより、第１の半導体集積回路チップ１０と第２の半導体集積回路チップ２０を形成するが、第２の半導体集積回路チップ２０のビア配線２１は、図７に示すようにして形成する。
【００５７】
即ち、図７（ａ）に示すような第２の半導体集積回路チップ２０が切り出される前のウェハに対し、図７（ｂ）に示すように、裏面を研削し、素子形成層２３から裏面までの距離が５０μｍ程度になるまで薄くする。その後、図７（ｃ）に示すように、エッチングにより裏面から多層配線層２４まで到達する直径１０μｍのビアホール２５を形成する。
【００５８】
次いで、図７（ｄ）に示すように、絶縁膜としてＳｉＯＮ、バリアメタルとしてＴｉ／ＴｉＮをビアホール２５の内壁に順に形成した後、スパッタによりＣｕシードメタル２６を形成する。その後、電解めっきによりビアホール２５内をＣｕで埋め込み、ＣＭＰにより表面を平坦化することにより、図７（ｅ）に示すようにビア配線２１を形成することができる。
【００５９】
次いで、再びＣｕシードメタルを形成し、レジストを塗布及びパターニングして電解めっきを行った後、レジスト及びＣｕシードメタルを除去することにより、図７（ｆ）に示すようにＣｕマイクロバンプ２２を形成する。最後に、ダイシングを行うことにより、ビア配線２１とＣｕマイクロバンプ２２が形成された第２の半導体集積回路チップ２０が完成する。
【００６０】
半導体集積回路チップモジュール３０は、第１の半導体集積回路チップ１０を第２の半導体集積回路チップ２０上に積層して形成する。ここで、第１の半導体集積回路チップ１０のパッド電極表面にはＮｉ／Ａｕめっきを施し、第２の半導体集積回路チップ２０のＣｕマイクロバンプ２２の表面にはＳｎ−Ａｇめっきを施しておく。これにより、第１の半導体集積回路チップ１０のパッド電極を第２の半導体集積回路チップ２０のＣｕマイクロバンプ２２に搭載して熱圧着することにより、両者をはんだ接続することが可能となる。なお、熱圧着の際にＮＣＰ（Non Conductive Paste）などの樹脂材を用いても良い。
【００６１】
最後に、第２の半導体集積回路チップ２０の第２の主面側のパッド電極にはんだバンプ３１を形成し、リフローによりシリコンインターポーザ６０に搭載することにより、光電気集積パッケージモジュールが完成する。リフロープロセスでは接合を補強するために例えばアンダーフィル樹脂などを用いることが望ましい。
【００６２】
このように本実施形態によれば、光半導体素子５０を内蔵したシリコンインターポーザ６０上に、第１の半導体集積回路チップ１０と第２の半導体集積回路チップ２０を積層した半導体集積回路チップモジュール３０を搭載し、第１の半導体集積回路チップ１０と第２の半導体集積回路チップ２０とを非終端の配線により接続することにより、低消費電力化と低ノイズ化が可能な光電気集積パッケージモジュールを実現することが可能となる。
【００６３】
（第２の実施形態）
図８（ａ）（ｂ）は、第２の実施形態に係わる光電気集積パッケージモジュールの概略構成を説明するためのもので、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。なお、図１と同一部分には同一符号を付してその詳しい説明は省略する。
【００６４】
前記図１に示した光電気集積パッケージモジュールでは、上面から見て半導体集積回路チップモジュール３０と重なるように光半導体素子５０が配置されている。これに対し本実施形態では、図８に示すように、上面から見て半導体集積回路チップモジュール３０の外側に光半導体素子５０が配置されている。この場合、光半導体素子５０の放熱が容易になる。ここで、伝送線路での減衰や受信端での反射の影響を十分小さくするために、電気配線の距離は伝送信号の波長の１／１０以下にするのが望ましい。
【００６５】
このような構成であれば、先に説明した第１の実施形態と同様の効果が得られるのは勿論のこと、半導体集積回路チップモジュール３０からの発熱の影響を低減し、光半導体素子５０の温度特性の向上が可能となる。
【００６６】
（第３の実施形態）
図９は、第３の実施形態に係わる光電気集積パッケージモジュールを説明するためのもので、第１の半導体集積回路チップの送信回路と第２の半導体集積回路チップの受信回路を容量結合した例を示す回路構成図である。
【００６７】
前記図１に示した光電気集積パッケージモジュールでは、第１の半導体集積回路チップ１０ａの送信回路７１と第２の半導体集積回路チップ２０ａの受信回路７２が直流結合されているが、これは図９に示すように、キャパシタＣ１，Ｃ２を使用して容量結合としても良い。これにより、例えば、第１の半導体集積回路チップ１０ａの送信回路７１の電源電圧が第２の半導体集積回路チップ２０ａの受信回路７２の電源電圧よりも高い場合に、第２の半導体集積回路チップ２０ａの受信回路７２の入力トランジスタに直流の過電圧が印加されて素子が破壊されることを防止し、信頼性の向上が可能となる。
【００６８】
なお、第１の半導体集積回路チップ１０ａの送信回路７１と第２の半導体集積回路チップ２０ａの受信回路７２を容量結合した場合、図９に示すように、抵抗Ｒ２，Ｒ３を用いて受信回路７２に所定の入力直流レベル（Ｖｂ）を与えることが望ましい。これにより、抵抗値がＲ２＋Ｒ３の抵抗が差動間に挿入されることになるが、抵抗Ｒ２とＲ３の合計の抵抗値を例えばキロオームのオーダとすることにより、抵抗Ｒ２とＲ３に流れる電流量を例えばマイクロアンペアのオーダとすることができる。このため、非終端回路で受信することによる消費電力低減の効果を依然として享受することが可能である。
【００６９】
（第４の実施形態）
第１の実施形態では、図５で示したように、ｎ−ＧａＡｓ基板５１上に形成した多層構造５９を、光導波路４２を形成したシリコン基板４３に転写してパターニングすることにより、シリコン基板４３上に光半導体素子５０を形成したが、これは図１０に示すように、シリコン基板４３に直接接するように光半導体素子５０を形成することもできる。
【００７０】
即ち、図１０（ａ）に示すように、ｎ−ＧａＡｓ基板５１上に多層構造５９を形成する。次いで、図１０（ｂ）に示すように、この化合物半導体基板の表面（多層構造５９側）及びシリコン基板４３の表面をＡｒプラズマ処理により活性化し、互いに対向させて接触させ、不活性ガス中において熱圧着して接合する。その後、図１０（ｃ）に示すように、ウェットエッチングによりｎ−ＧａＡｓ基板５１、ｎ−ＧａＡｓバッファ層、ｎ−ＡｌＧａＡｓエッチングストップ層を除去し、ｎ−ＧａＡｓコンタクト層５２を露出させる。
【００７１】
次いで、図１０（ｄ）に示すように、ｐ−ＧａＡｓコンタクト層５８が露出するまで多層構造５９をリング状にパターニングすると共に、ｎ−ＧａＡｓコンタクト層５２及びｐ−ＧａＡｓコンタクト層５８上に電気配線（電極）４１を形成する。その後、図１０（ｅ）に示すように、ＣＶＤにより光半導体素子５０が埋め込まれるまでシリコン酸化膜６５を形成し、ＣＭＰにより表面を平坦化した後、シリコン層（多結晶Ｓｉ層）を形成してパターニングを行い、コア４５を形成する。
【００７２】
最後に、図１０（ｆ）に示すように、感光性ポリイミド６６を塗布してパターニングを行い、ｎ−ＧａＡｓコンタクト層５２及びｐ−ＧａＡｓコンタクト層５８に接続される電気配線４１を形成する。さらに、電気配線４１の上部に再び感光性ポリイミド６７を形成してパターニングを行うことにより、シリコンインターポーザ６０の表面の保護と絶縁、及び電気接続端子の形成を行う。
【００７３】
このようにして形成された光半導体素子５０は、シリコン酸化膜よりも熱伝導性に優れたシリコン基板４３に直接接するように形成されているため、シリコン酸化膜上に形成された光半導体素子に比べて放熱が容易であり、温度特性に優れている。
【００７４】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
【００７５】
第１の半導体集積回路チップには、ＣＰＵの他、種々の半導体集積回路チップを適用可能である。例えば、ＧＰＵ（Graphics Processing Unit）、マイクロコントローラ、ＦＰＧＡ（Field-Programmable Gate Array）や、種々のデバイスを制御するコントローラ（センサ用コントローラやメモリ・ストレージ用コントローラ）であっても良い。
【００７６】
同様に、第２の半導体集積回路チップは、トランシーバＩＣではなく、ドライバＩＣ又はレシーバＩＣのどちらかであっても良い。また、ドライバ回路及びレシーバ回路の他に、例えばパラレル電気信号をシリアル電気信号に変換するシリアライズ回路や、シリアル電気信号をパラレル電気信号に変換するデシリアライズ回路等、種々の別の回路を有しても良い。送信側の第２の半導体集積回路チップにシリアライズ回路を搭載し、受信側の第２の半導体集積回路チップにデシリアライズ回路を搭載すれば、複数の電気入出力を、少数の光信号に変換して伝送することができるようになる。
【００７７】
また、半導体集積回路チップモジュール３０は、第１の半導体集積回路チップ及び第２の半導体集積回路チップに加え、更に別のチップやモジュールを積層した半導体集積回路チップモジュールであっても良い。
【００７８】
図１に示した光電気集積パッケージモジュールでは、半導体集積回路チップモジュール３０ａ側に発光素子５０ａを、半導体集積回路チップモジュール３０ｂ側に受光素子５０ｂを形成してあるが、半導体集積回路チップモジュール３０ａ側に受光素子５０ｂを、半導体集積回路チップモジュール３０ｂ側に発光素子５０ａを形成しても良い。さらに、半導体集積回路チップモジュール３０ａ，３０ｂの両方の側に、発光素子５０ａと受光素子５０ｂの両方を形成しても良い。これにより、第１の半導体集積回路チップ１０ｂから第１の半導体集積回路チップ１０ａへの信号伝送や、第１の半導体集積回路チップ１０ａ，１０ｂ間の双方向信号伝送が可能となる。
【００７９】
図１に示した光電気集積パッケージモジュールでは、第１の半導体集積回路チップ１０ａの送信回路７１から第２の半導体集積回路チップ２０ａの受信回路７２への送信信号を差動信号としているが、これはシングルエンド信号であっても良い。
【００８０】
実施形態では、化合物半導体材料としてＧａＡｓ系を用いる例を示したが、例えばＩｎＰ系を用いても良い。使用する波長は材料に応じて適宜変更可能である。また、実施形態では化合物半導体基板上に形成した多層構造をシリコン基板上に転写する例を示したが、化合物半導体基板を用いることなくシリコン基板上に光半導体素子５０を直接形成しても良い。また、実施形態では光半導体素子５０の形状をリング状としたが、これは例えばディスク状や楕円状等、他の形状であっても良い。
【００８１】
実施形態では、第２の半導体集積回路チップ２０において、素子形成層２３と多層配線層２４の作製が終了した後にビア配線２１を形成するビアラストプロセスを示した。しかし、これに限らず、素子形成層２３の作製が終了した段階でビア配線を形成するビアミドルプロセスや、素子形成層２３を作製する前にビア配線を形成するビアファーストプロセスにより、ビア配線２１を形成しても良い。
【００８２】
第２の半導体集積回路チップ２０において、第１の主面から第２の主面まで到達する電気配線経路は、実施形態で示したように、第２の半導体集積回路チップ２０内の一方の主面側に形成した多層配線層と、他方の主面からこの多層配線層まで到達するように形成したビア配線２１とによって形成されても良いし、第１の主面から第２の主面まで到達するように形成したビア配線２１によって形成されても良い。また、第２の半導体集積回路チップ２０内の一方の主面から形成した第１のビア配線２１と、他方の主面から第１のビア配線まで到達するように形成した第２のビア配線２１とによって形成されても良い。
【００８３】
実施形態では、第２の半導体集積回路チップ２０の第１の主面側にＣｕマイクロバンプを形成する例を示したが、例えばはんだマイクロバンプ、Ａｕスタッドバンプなどを形成しても良い。また、第１の半導体集積回路チップと第２の半導体集積回路チップの接続は、例えばＡＣＦ（Anisotropic Conductive Film）を介して熱圧着することにより行っても良い。
【００８４】
実施形態では、外部と電気接続される光電気集積パッケージモジュールの例を示したが、光電気集積パッケージモジュールは外部と光接続されるものであっても良い。また、実施形態では、送信と受信の両方が可能な光電気集積パッケージモジュールを示したが、これは、送信と受信のどちらか一方が可能な光電気集積パッケージモジュールであっても良い。さらに、実施形態で示した製造方法はあくまで一例であって、膜厚、形状、手法、材料等を必要に応じて適宜変更して良い。
【００８５】
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８６】
１０（１０ａ，１０ｂ）…第１の半導体集積回路チップ
２０（２０ａ，２０ｂ）…第２の半導体集積回路チップ
２１（２１ａ，２１ｂ）…ビア配線
２２…Ｃｕマイクロバンプ
３０（３０ａ，３０ｂ）…半導体集積回路チップモジュール
３１（３１ａ，３１ｂ）…はんだバンプ
４１…電気配線
４２…光導波路
４３…シリコン基板
５０（５０ａ，５０ｂ）…光半導体素子
６０…シリコンインターポーザ
７１…送信回路
７２…受信回路
７３…駆動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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