(57)【要約】  再配線が上層絶縁膜から露出することで、再配線が水分またはイオンなどと反応することに起因して、再配線が劣化することを防ぐ。その手段として、素子形成領域上に形成された複数の配線層を形成し、最上層の配線層であるパッド電極に接続する再配線を有する半導体装置において、再配線よりスクライブ領域に近い領域にダミーパターンを配置する。
2017056297.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）素子形成領域と前記素子形成領域を取り囲むスクライブ領域を有し、且つ、前記素子形成領域上に複数の配線層と前記複数の配線層の最上層に形成されたパッド電極とを有する半導体基板を準備する工程、
（ｂ）第１開口部を有する第１絶縁膜を、前記パッド電極上に形成する工程、
（ｃ）第２開口部を有する第２絶縁膜を、前記第１絶縁膜上に形成する工程、
（ｄ）前記第２絶縁膜上に、前記第１および第２開口部を介して前記パッド電極と電気的に接続する再配線を形成する工程、
（ｅ）前記第２絶縁膜上であって、且つ、前記再配線よりスクライブ領域に近い領域にダミーパターンを形成する工程、
（ｆ）前記再配線上に第３開口部を有し、且つ、前記再配線上と前記ダミーパターン上とに第３絶縁膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第３絶縁膜は、前記ダミーパターンの一部を覆っている、半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記第３絶縁膜は、前記ダミーパターンの全体を覆っている、半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記素子形成領域と前記スクライブ領域との間には、前記複数の配線層と同層の導電性膜で構成されたシールリングが形成されており、
前記ダミーパターンは、前記シールリングと前記再配線の間、または前記シールリング上に形成されている、半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記第１絶縁膜には、前記シールリングよりも前記スクライブ領域側に溝が形成される、半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記ダミーパターンは、前記再配線と同層に形成されている、半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法において、
前記（ｅ）工程における前記ダミーパターンの形成は、前記（ｄ）工程における前記再配線の形成と同じ工程で行われる、半導体装置の製造方法。
【請求項８】
請求項１に記載の半導体装置の製造方法において、
（ｇ）前記（ｄ）工程後に、前記第３開口部内の前記再配線上に下地金属膜を形成する工程をさらに有し、
前記（ｅ）工程における前記ダミーパターンの形成は、前記（ｄ）工程における前記再配線の形成、および、前記（ｆ）工程における前記下地金属膜の形成と同じ工程で行われる、半導体装置の製造方法。
【請求項９】
請求項１に記載の半導体装置の製造方法において、
前記（ｆ）工程では、塗布法を用いて、有機膜からなる前記第３絶縁膜を形成する、半導体装置の製造方法。
【請求項１０】
請求項１に記載の半導体装置の製造方法において、
前記パッド電極は、アルミニウムを主成分とする材料からなり、
前記再配線は、銅を主成分とする材料からなり、且つ、前記パッド電極よりも厚い膜厚で形成されている、半導体装置の製造方法。
【請求項１１】
請求項１に記載の半導体装置の製造方法において、
前記ダミーパターンは、前記再配線とは電気的に分離されている、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記素子形成領域の前記半導体基板には、ＭＩＳＦＥＴが形成されており、
前記パッド電極は、前記ＭＩＳＦＥＴと電気的に接続しており、
前記ダミーパターンは、前記ＭＩＳＦＥＴと電気的に接続していない、半導体装置の製造方法。
【請求項１３】
素子形成領域と前記素子形成領域を取り囲むスクライブ領域を有する半導体基板と、
前記素子形成領域上に形成された複数の配線層と、
前記複数の配線層の最上層に形成されたパッド電極と、
前記パッド電極上に形成され、且つ、第１開口部を有する第１絶縁膜と、
前記第1絶縁膜上に形成され、且つ、第２開口部を有する第２絶縁膜と、
前記第２絶縁膜上に形成され、且つ、前記第１および第２開口部を介して前記パッド電極と電気的に接続する再配線と、
前記第２絶縁膜上であって、且つ、前記再配線よりスクライブ領域に近い領域に配置されたダミーパターンと、
前記再配線上に第３開口部を有し、且つ、前記再配線上と前記ダミーパターン上に形成された第３絶縁膜と、
を有する、半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記第３絶縁膜は、前記ダミーパターンの一部を覆っている、半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記第３絶縁膜は、前記ダミーパターンの全体を覆っている、半導体装置。
【請求項１６】
請求項１３に記載の半導体装置において、
前記素子形成領域と前記スクライブ領域の間には、前記複数の配線層と同層の導電性膜で構成されたシールリングが形成されており、
前記ダミーパターンは、前記シールリングと前記再配線の間、または前記シールリング上に形成されている、半導体装置。
【請求項１７】
請求項１６に記載の半導体装置において、
前記第１絶縁膜には、前記シールリングよりも前記スクライブ領域側に溝が形成されている、半導体装置。
【請求項１８】
請求項１３に記載の半導体装置において、
前記ダミーパターンは、前記再配線と同層の膜を含む、半導体装置。
【請求項１９】
請求項１３に記載の半導体装置において、
前記第３開口部内の前記再配線上に形成された下地金属膜を有し、
前記ダミーパターンは、前記再配線および前記下地金属膜と同層の膜を含む、半導体装置。
【請求項２０】
請求項１９に記載の半導体装置において、
前記下地金属膜は、ＮｉおよびＡｕの積層膜で形成されている、半導体装置。
【請求項２１】
請求項１３に記載の半導体装置において、
前記第３開口部内の前記再配線上に形成された下地金属膜と、
前記下地金属膜上に形成された外部接続端子と、
前記外部接続端子、前記第３絶縁膜および前記ダミーパターンを覆うモールド樹脂と
をさらに有し、
前記再配線は、前記モールド樹脂とは接触していない、半導体装置。
【請求項２２】
請求項１３に記載の半導体装置において、
前記第３絶縁膜は、塗布法で形成されている有機膜である、半導体装置。
【請求項２３】
請求項１３に記載の半導体装置において、
前記パッド電極は、アルミニウムを主成分とする材料からなり、
前記再配線は、銅を主成分とする材料からなり、且つ、前記パッド電極よりも厚い膜厚で形成されている、半導体装置。
【請求項２４】
請求項１３に記載の半導体装置において、
前記ダミーパターンは、前記再配線とは電気的に分離されている、半導体装置。
【請求項２５】
請求項２４に記載の半導体装置において、
前記素子形成領域の前記半導体基板には、ＭＩＳＦＥＴが形成されており、
前記パッド電極は、前記ＭＩＳＦＥＴと電気的に接続しており、
前記ダミーパターンは、前記ＭＩＳＦＥＴと電気的に接続していない、半導体装置。
【請求項２６】
請求項１３の半導体装置において、
前記ダミーパターンは、前記スクライブ領域に沿って全周に配置されている、半導体装置。
【請求項２７】
請求項１３記載の半導体装置において、
前記ダミーパターンは、平面視において、前記半導体基板の外周部に沿って環状に形成されている、半導体装置。
【請求項２８】
請求項１３記載の半導体装置において、
前記ダミーパターンは、前記ダミーパターンと対向する前記再配線の側壁の端部であって、前記半導体基板の主面に沿う方向の端部の近傍で終端している、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、再配線を有する半導体装置の製造に利用できるものである。
【背景技術】
【０００２】
近年、半導体装置の高速化および小型化などの要求から、半導体基板上の積層配線層の最上部の第１パッドの上に形成された、再配線と呼ばれる配線層が用いられている。再配線は、例えばめっき法により形成された厚いＣｕ（銅）膜により構成され、配線抵抗が低いため、高速処理用途またはアナログ素子に用いられる。再配線の上面には第２パッド電極が形成され、再配線は、第２パッド電極に接続されたボンディングワイヤ、または、はんだボールを介して、プリント基板などに対し電気的に接続される。【０００３】
特許文献１（特開２０１０−２７８０４０号公報）、特許文献２（特開２０１２−２２１９８４号公報）および特許文献３（特開２００９−８８００２号公報）には、積層配線層上に再配線を形成することが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２７８０４０号公報
【特許文献２】特開２０１２−２２１９８４号公報
【特許文献３】特開２００９−８８００２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
回路を構成する再配線を水分などから保護するため、再配線は、再配線上に形成するポリイミドなどからなる絶縁膜により覆う必要がある。しかし、スクライブラインの上面とチップ端部の再配線の上面との間の段差に起因して、チップ端部では、塗布法により形成される当該絶縁膜の膜厚が薄くなる。このため、チップ端部に形成された再配線の一部が当該絶縁膜から露出しやすくなり、半導体装置の信頼性が低下する問題が生じる。また、この問題を回避するために再配線をチップ端部から離間して配置すると、半導体チップの微細化が困難となる。これにより、チップ面積が増加し、ウェハ１枚当りの取得チップ数が減る問題が生じる。すなわち、製造コストが増加する問題が生じる。【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【０００８】
一実施の形態である半導体装置およびその製造方法は、素子形成領域と素子形成領域を取り囲むスクライブ領域を有する半導体基板を含む。また、素子形成領域上に形成された複数の配線層と、複数の配線層の最上層に形成されたパッド電極とを含む。また、パッド電極上に形成され、且つ、第１開口部を有する第１絶縁膜と、第１絶縁膜上に形成され、且つ、第２開口部を有する第２絶縁膜とを含む。また、第２絶縁膜上に形成され、且つ、第１および第２開口部を介してパッド電極と電気的に接続する再配線を含む。また、第２絶縁膜上であって、且つ、再配線よりスクライブ領域に近い領域に配置されたダミーパターンを含む。また、再配線上に第３開口部を有し、且つ、再配線上とダミーパターン上に形成された第３絶縁膜を含むものである。
【発明の効果】
【０００９】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。特に、再配線が上層絶縁膜から露出することに起因する配線の劣化を防ぐことができる。【００１０】
他の一実施の形態によれば、半導体装置を微細化することができ、半導体装置の製造コストを抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１である半導体装置の平面図である。
【図２】実施の形態１である半導体装置の断面図である。
【図３】実施の形態１である半導体装置の基板上に搭載した構造の断面図である。
【図４】実施の形態１である半導体装置の製造工程中の断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の平面図である。
【図１３】図１１に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】実施の形態１の変形例１である半導体装置の断面図である。
【図１７】実施の形態１の変形例２である半導体装置の平面図である。
【図１８】実施の形態２である半導体装置の平面図である。
【図１９】実施の形態２である半導体装置の基板上に搭載した構造の断面図である。
【図２０】実施の形態３である半導体装置の断面図である。
【図２１】実施の形態４である半導体装置の断面図である。
【図２２】実施の形態４である半導体装置の断面図である。
【図２３】比較例である半導体装置の断面図である。
【図２４】比較例である半導体装置の断面図である。
【発明を実施するための形態】
【００１２】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１３】
（実施の形態１）
本実施の形態および以下の実施の形態の半導体装置は、再配線を備えた半導体装置である。
【００１４】
＜半導体装置の構造について＞
本実施の形態の構造について、図１〜図３を用いて説明する。図１は、本実施の形態の半導体装置である半導体チップの平面レイアウトである。図２は、図１のＡ−Ａ線における断面図であり、本実施の形態の半導体装置である半導体チップの端部を示す断面図である。図３は、本実施の形態の半導体装置である半導体チップを基板上に搭載した構造を示す断面図である。図１では、再配線上に形成された上層絶縁膜ＩＦ３（図２参照）の図示を省略している。なお、本願では、プリント基板（配線基板）またはリードフレームの一部であるダイパッドなど、チップを搭載する板を単に基板と呼ぶ場合がある。
【００１５】
図１に示すように、本実施の形態の半導体チップＣＰは、平面視において矩形の形状を有している。半導体チップＣＰの上部には第１パッド電極（配線）Ｍ３が形成されている。この第１パッド電極Ｍ３に接続するように再配線（ＲＤＬ：Redistribution Layer）ＲＬが複数形成されており、各再配線ＲＬの上面の一部の上には、第２パッド電極（ボンディングパッド）ＰＤが形成されている。第２パッド電極ＰＤは、ここでは再配線ＲＬの上面に接して形成された金属膜からなる。再配線ＲＬは第２パッド電極ＰＤに覆われた上面の一部を除き上層絶縁膜ＩＦ３（図示しない）により覆われている。第２パッド電極ＰＤの上面は上層絶縁膜ＩＦ３から露出している。
【００１６】
なお、本実施の形態では、第３配線層に形成され、且つ、再配線ＲＬに接続する配線Ｍ３を第１パッド電極Ｍ３と称し、再配線ＲＬの上部に形成された下地金属膜ＰＤを第２パッド電極ＰＤと称することもある。
【００１７】
半導体チップＣＰの中央部には、平面視において矩形の形状を有する下層絶縁膜ＩＦ２が形成されており、半導体チップＣＰの外周部の上面には、耐湿性の高い絶縁膜ＩＦ１が下層絶縁膜ＩＦ２から露出している。つまり、平面視において、環状の絶縁膜ＩＦ１に囲まれるように、下層絶縁膜ＩＦ２が形成されている。下層絶縁膜ＩＦ２は、図２に示すように、絶縁膜ＩＦ１上に形成されており、下層絶縁膜ＩＦ２の直上には、再配線ＲＬおよびダミー再配線ＤＬが形成されている。ダミー再配線ＤＬは、平面視において、下層絶縁膜ＩＦ２の端部の上面と、下層絶縁膜ＩＦ２を囲う絶縁膜ＩＦ１の上面とを覆う金属膜である。
【００１８】
図１に示すように、本実施の形態において、ダミー再配線（ダミーパターン）ＤＬは、複数の再配線ＲＬを囲むように、半導体チップＣＰの外周部（周縁部、端部）に沿って環状に形成されている。つまり、ダミー再配線ＤＬは、半導体チップＣＰを構成する半導体基板（図示しない）の外周部（周縁部、端部）に沿って環状に形成されている。平面視において、絶縁膜ＩＦ１はダミー再配線ＤＬの外側に位置し、下層絶縁膜ＩＦ２はダミー再配線ＤＬの内側に位置している。ダミー再配線ＤＬは、平面視における絶縁膜ＩＦ１と下層絶縁膜ＩＦ２との境界を覆うように、下層絶縁膜ＩＦ２と、下層絶縁膜ＩＦ２から露出する絶縁膜ＩＦ１とに重なって形成されている。
【００１９】
また、平面視において、ダミー再配線ＤＬの外側の絶縁膜ＩＦ１の表面には、溝Ｄ１が形成されている。溝Ｄ１は、絶縁膜ＩＦ１の開口部であり、平面視において、ダミー再配線ＤＬの外側に環状に形成されている。再配線ＲＬは、図１において破線で示すビアを介して、下層絶縁膜ＩＦ２および絶縁膜ＩＦ１からなる積層膜の下に形成された配線Ｍ３（図２参照）に接続されている。これに対し、ダミー再配線ＤＬはいずれの配線にも接続されていない。
【００２０】
図２に示すように、半導体チップＣＰは半導体基板ＳＢを有している。半導体基板ＳＢの主面近傍には、当該主面上に形成されたゲート電極と、当該主面に形成されたソース・ドレイン領域とを有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑ１、Ｑ２が形成されている。また、図示はしていないが、半導体基板ＳＢの主面近傍には、ダイオード、バイポーラトランジスタ、容量素子、抵抗素子などの半導体素子が形成されていてもよい。
【００２１】
半導体基板ＳＢは例えば高抵抗な単結晶シリコンからなる。半導体基板ＳＢ上には、上記ゲート電極を覆う層間絶縁膜ＣＬが形成されている。層間絶縁膜ＣＬは例えば酸化シリコンからなる。層間絶縁膜ＣＬ上には、配線Ｍ１と、配線Ｍ１を覆う層間絶縁膜ＩＬ１とが形成されている。層間絶縁膜ＩＬ１は例えば酸化シリコンからなり、配線Ｍ１は、例えば主にＣｕ（銅）からなる。配線Ｍ１は、層間絶縁膜ＣＬを貫通するコンタクトプラグＰＧを介してＭＩＳＦＥＴＱ１、Ｑ２に電気的に接続されている。
【００２２】
層間絶縁膜ＩＬ１上には、配線Ｍ２と、配線Ｍ２を覆う層間絶縁膜ＩＬ２とが形成されている。層間絶縁膜ＩＬ２は例えば酸化シリコンからなり、配線Ｍ２は、例えば主にＣｕ（銅）からなる。配線Ｍ２は、層間絶縁膜ＩＬ１を貫通するビアＶ１を介して配線Ｍ１に電気的に接続されている。層間絶縁膜ＩＬ１、配線Ｍ１およびビアＶ１は、第１配線層を構成している。
【００２３】
層間絶縁膜ＩＬ２上には、配線Ｍ３と、配線Ｍ３を覆う層間絶縁膜ＩＬ３とが形成されている。層間絶縁膜ＩＬ３は例えば酸化シリコンからなり、配線Ｍ３は、例えば主にＣｕ（銅）またはＡｌ（アルミ）からなる。配線Ｍ３は、層間絶縁膜ＩＬ２を貫通するビアＶ２を介して配線Ｍ２に電気的に接続されている。層間絶縁膜ＩＬ２、配線Ｍ２およびビアＶ２は、第２配線層を構成しており、層間絶縁膜ＩＬ３、および配線Ｍ３は、第３配線層を構成している。第１〜第３配線層は、半導体基板ＳＢ上に形成された積層配線層を構成している。
【００２４】
なお、本実施の形態では、第１〜第３配線層のうち最上層に形成され、且つ、再配線ＲＬと接続する配線Ｍ３は、第１パッド電極Ｍ３と称することもある。
【００２５】
また、半導体チップＣＰの外周部（端部）近傍の半導体基板ＳＢの主面上には、配線Ｍ１〜Ｍ３、コンタクトプラグＰＧ、ビアＶ１およびＶ２を含むシールリングＳＬＧが形成されている。シールリングＳＬＧは、半導体基板ＳＢの主面に対して垂直な方向に順に積層されたコンタクトプラグＰＧ、配線Ｍ１、ビアＶ１、配線Ｍ２、ビアＶ２および配線Ｍ３により構成されており、平面視において、半導体チップＣＰの外周に沿って環状に形成されている。
【００２６】
シールリングＳＬＧは、半導体ウェハ（半導体基板ＳＢ）のスクライブ領域（スクライブライン）をダイシングすることで、個片化された複数の半導体チップＣＰを形成する際に、ダイシングによって半導体チップＣＰの端部に生じた亀裂が半導体チップＣＰの端部近傍よりも中央部に近い領域に延伸することを防ぐために設けられたものである。したがって、半導体チップＣＰ内において、シールリングＳＬＧよりも外側には回路を構成する素子および配線などは配置されていない。シールリングＳＬＧは半導体基板ＳＢに接続されているが、半導体チップＣＰ内の回路を構成してはいない。
【００２７】
なお、シールリングＳＬＧは配線Ｍ１〜Ｍ３を含まず、コンタクトプラグＰＧ、ビアＶ１およびＶ２のみによって構成されていてもよい。シールリングＳＬＧは平面視において環状に形成されるため、シールリングＳＬＧを構成するコンタクトプラグＰＧ、ビアＶ１およびＶ２は、半導体基板ＳＢの主面に沿って延在する壁状に形成される。
【００２８】
層間絶縁膜ＩＬ３上には、耐湿性の高い材料（例えば窒化シリコン）からなる絶縁膜ＩＦ１が形成されており、絶縁膜ＩＦ１上には下層絶縁膜ＩＦ２が形成されている。半導体チップＣＰの外周部近傍において、絶縁膜ＩＦ１の上面は下層絶縁膜ＩＦ２から露出している。また、下層絶縁膜ＩＦ２の直上には、ダミー再配線ＤＬの一部と、再配線ＲＬとが形成されている。言い換えれば、ダミー再配線ＤＬは、その一部が、半導体チップＣＰの端部、つまり半導体基板ＳＢの端部と、再配線ＲＬとの間の下層絶縁膜ＩＦ２の直上に形成されている。
【００２９】
ダミー再配線ＤＬの他の一部は、下層絶縁膜ＩＦ２から露出した絶縁膜ＩＦ１の直上に形成されている。つまり、ダミー再配線ＤＬは、下層絶縁膜ＩＦ２から露出する絶縁膜ＩＦ１の直上の領域から、下層絶縁膜ＩＦ２の直上の領域に亘って形成されている。再配線ＲＬおよびダミー再配線ＤＬは、半導体基板ＳＢ上に形成された配線のうち、最上層の配線である。
【００３０】
再配線ＲＬおよびダミー再配線ＤＬは、絶縁膜ＩＦ１上および下層絶縁膜ＩＦ２上に順に形成されたバリア金属膜ＢＭおよび主導体膜ＭＦからなる。主導体膜ＭＦは例えばＣｕ（銅）からなる金属膜である。バリア金属膜ＢＭは、例えばＴｉ（チタン）、ＴｉＮ（窒化チタン）、Ｃｒ（クロム）、またはＴａ（タンタル）を含む導体膜であり、バリア金属膜ＢＭ上の主導体膜ＭＦを構成する銅が絶縁膜ＩＦ１中に拡散することを防ぐ役割を有する。
【００３１】
下層絶縁膜ＩＦ２は例えばポリイミドなどの有機絶縁膜からなる。絶縁膜ＩＦ１および下層絶縁膜ＩＦ２からなる積層膜は、再配線ＲＬの直下において開口しており、その開口部内には、再配線ＲＬの一部が埋め込まれている。また、当該開口部の底部では、再配線ＲＬと、積層配線層内の最上層配線である配線Ｍ３の上面とが接続されている。再配線ＲＬに接続された配線Ｍ３は、ビアＶ１、Ｖ２、配線Ｍ１、Ｍ２およびコンタクトプラグＰＧを介して、半導体基板ＳＢの主面近傍に形成された半導体素子（例えばＭＩＳＦＥＴＱ１、Ｑ２）に電気的に接続されている。つまり、再配線ＲＬは回路を構成している。
【００３２】
これに対し、ダミー再配線ＤＬは配線Ｍ１〜Ｍ３などに電気的に接続されておらず、半導体チップＣＰ内の回路を構成していない。つまり、ダミー再配線ＤＬは、擬似的な配線である。ただし、ダミー再配線ＤＬはシールリングＳＬＧを構成する配線Ｍ３に接続されていてもよい。この場合でも、ダミー再配線ＤＬは回路を構成しない。
【００３３】
半導体チップＣＰの外周部近傍の絶縁膜ＩＦ１の上面には、溝Ｄ１が形成されている。ここでは、溝Ｄ１は絶縁膜ＩＦ１の上面から層間絶縁膜ＩＬ３を貫通して層間絶縁膜ＩＬ２の上面まで達している。なお、溝Ｄ１はより深く形成されていてもよく、より浅く形成されていてもよい。溝Ｄ１は、上記ダイシング工程において、半導体チップＣＰの端部に生じた亀裂が半導体チップＣＰの外周部よりも中央部に近い領域に延伸することを防ぐために設けられている。なお、溝Ｄ１は形成されていなくてもよい。
【００３４】
溝Ｄ１は、シールリングＳＬＧよりも半導体チップＣＰの外周部に近い領域に形成されている。平面視において、下層絶縁膜ＩＦ２、再配線ＲＬおよびダミー再配線ＤＬは、いずれも溝Ｄ１およびシールリングＳＬＧよりも半導体チップＣＰの中央部側に形成されている。したがって、溝Ｄ１は、下層絶縁膜ＩＦ２、再配線ＲＬまたはダミー再配線ＤＬに覆われていない。また、下層絶縁膜ＩＦ２は、シールリングＳＬＧの直上の領域よりも、平面視における半導体チップＣＰの中央に近い箇所で終端している。ただし、ダミー再配線ＤＬは、シールリングＳＬＧの直上に形成されていてもよい。すなわち、ダミー再配線ＤＬのスクライブ領域１Ｂ側の端部は、シールリングＳＬＧの内側または直上に位置している。
【００３５】
再配線ＲＬの一部の上面上には、金属膜ＰＭ１およびＰＭ２が順に積層されており、金属膜ＰＭ１およびＰＭ２からなる積層膜は、第２パッド電極ＰＤを構成している。金属膜ＰＭ１は、例えばＮｉ（ニッケル）からなり、金属膜ＰＭ２は、例えばＡｕ（金）若しくはパラジウム（Ｐｄ）またはそれらの合金からなる。第２パッド電極ＰＤは、再配線ＲＬの一部の上面を覆うように当該上面に接している。
【００３６】
絶縁膜ＩＦ１、下層絶縁膜ＩＦ２、再配線ＲＬおよびダミー再配線ＤＬの上には、例えばポリイミドからなる上層絶縁膜ＩＦ３が形成されている。第２パッド電極ＰＤから露出する部分の再配線ＲＬの上面および側壁は、上層絶縁膜ＩＦ３により覆われている。また、ダミー再配線ＤＬの側壁および上面は、全て上層絶縁膜ＩＦ３により覆われている。なお、図１６を用いて後述するように、ダミー再配線ＤＬの上面および側壁の一部が上層絶縁膜ＩＦ３から露出していても構わない。ただし、少なくとも、再配線ＲＬと隣り合うダミー再配線ＤＬの側壁であって、当該再配線ＲＬの側壁と対向するダミー再配線ＤＬの側壁は、下層絶縁膜ＩＦ２の直上において、上層絶縁膜ＩＦ３により覆われている。
【００３７】
上層絶縁膜ＩＦ３の端部は、平面視において、溝Ｄ１よりも内側に形成されており、溝Ｄ１よりも外側には形成されていない。すなわち、上層絶縁膜ＩＦ３は溝Ｄ１を露出している。つまり、上層絶縁膜ＩＦ３は、溝Ｄ１よりも、平面視における半導体チップＣＰの中央に近い箇所で終端している。ここでは、上層絶縁膜ＩＦ３の一部は、シールリングＳＬＧの直上に形成されている。
【００３８】
半導体チップＣＰにおいて、溝Ｄ１よりも外側、つまり半導体チップＣＰの端部側に下層絶縁膜ＩＦ２、再配線ＲＬおよび上層絶縁膜ＩＦ３を形成していない。これは、半導体装置の製造工程におけるダイシング工程で切削される領域（スクライブライン）に下層絶縁膜ＩＦ２および再配線ＲＬが形成されている場合、ダイシング時に下層絶縁膜ＩＦ２および再配線ＲＬがチッピングクラックの起点となることから、そのような亀裂の発生を防ぐためである。
【００３９】
上層絶縁膜ＩＦ３は、回路を構成する再配線ＲＬを、水分などから保護する役割を有している。そのため、第２パッド電極ＰＤが形成された箇所を除き、上層絶縁膜ＩＦ３は再配線ＲＬを覆っている。また、上層絶縁膜ＩＦ３は、互いに隣り合う再配線ＲＬとダミー再配線ＤＬとの間を埋め込んで形成されている。下層絶縁膜ＩＦ２の端部をダミー再配線ＤＬおよび上層絶縁膜ＩＦ３により覆っているのは、露光・現像により上層絶縁膜ＩＦ３を加工する際に下層絶縁膜ＩＦ２の端部が露出されると、現像液により下層絶縁膜ＩＦ２の端部が溶解し、下層絶縁膜ＩＦ２が剥離する虞があるためである。
【００４０】
図１および図２を用いて説明したように、半導体チップＣＰは、半導体基板ＳＢと、回路を構成する半導体素子であるＭＩＳＦＥＴＱ１、Ｑ２と、回路を構成する配線Ｍ１〜Ｍ３を含む積層配線層と、絶縁膜ＩＦ１と、下層絶縁膜ＩＦ２と、再配線ＲＬと、ダミー再配線ＤＬと、上層絶縁膜ＩＦ３とを有している。本実施の形態の半導体装置の変形例としては、シールリングＳＬＧまたは溝Ｄ２が形成されていない構造も考えられる。
【００４１】
図３に、本実施の形態の半導体チップＣＰを基板ＰＳＢに搭載し、絶縁膜により封止した構造の断面図を示す。
【００４２】
再配線ＲＬは、基本的に上層絶縁膜ＩＦ３で完全に覆われていることが好ましい。外観検査にて不良となる事に加え、上層絶縁膜ＩＦ３から再配線ＲＬの一部が露出すると、モールド樹脂であるレジンからのハロゲンイオンまたは水分などが再配線ＲＬまで早く到達する。その結果、再配線ＲＬを構成する銅の酸化またはイオン化などが促進させられ、高温高湿に対する信頼性が低下し、車載向けなどの長期の製品寿命を保証する事が困難になる。
【００４３】
基板ＰＳＢは、例えばプリント基板である。基板ＰＳＢの上面には配線ＰＷが形成されており、第２パッド電極ＰＤと配線ＰＷとは、外部接続端子により接続されている。本実施の形態では外部接続端子として、例えばボンディングワイヤまたははんだバンプを例示する。ここでは、第２パッド電極ＰＤと配線ＰＷとは、ボンディングワイヤＢＷにより電気的に接続されている。つまり、ボンディングワイヤＢＷの一端は半導体チップＣＰの上面の第２パッド電極ＰＤに接続され、他方の一端は、配線ＰＷの上面に接続されている。半導体チップＣＰ、配線ＰＷおよびボンディングワイヤＢＷは、封止体（モールド樹脂）ＭＤにより封止されており、露出していない。
【００４４】
なお、図３では封止体ＭＤは基板ＰＳＢの上面の一部を覆うように形成されているが、封止体ＭＤが基板ＰＳＢの上面、側壁および下面を覆うように形成されていてもよい。この場合、一部のボンディングワイヤＢＷの一端は封止体ＭＤの外側に露出していてもよい。
【００４５】
また、半導体チップＣＰを搭載する基板ＰＳＢは、例えば金属板からなるダイパッドであってもよい。この場合、ボンディングワイヤＢＷの一端は半導体チップＣＰの上面の第２パッド電極ＰＤに接続され、他方の一端は、一部が封止体から露出する金属板であるリードに対して、封止体ＭＤ内において接続される。
【００４６】
また、半導体チップＣＰをフリップチップとして用い、基板ＰＳＢの上面に搭載（実装）する場合には、第２パッド電極ＰＤの上面に接するはんだボールを形成し、半導体チップＣＰの上下を逆さにして、当該はんだボールを基板ＰＳＢの上面の配線ＰＷに接続することが考えられる。
【００４７】
ここで、図３に示す封止体ＭＤは上層絶縁膜ＩＦ３に接しているが、再配線ＲＬおよび下層絶縁膜ＩＦ２には接していない。ダミー再配線ＤＬの一部が上層絶縁膜ＩＦ３から露出している場合には、封止体ＭＤがダミー再配線ＤＬの一部と接していてもよい。
【００４８】
図２に示す再配線ＲＬは、半導体チップにボンディングワイヤ、または、はんだボールなどを接続するための第２パッド電極を設ける位置を再配置する役割を有する配線である。半導体チップの構造一例として、ダミー再配線ＤＬ、再配線ＲＬ、下層絶縁膜ＩＦ２および上層絶縁膜ＩＦ３を設けず、絶縁膜ＩＦ１から露出する配線Ｍ３の上面を第２パッド電極として用い、当該第２パッド電極に例えばボンディングワイヤを接続することが考えられる。複数のボンディングワイヤを互い接触させず、適度に離間させて当該半導体チップの上面に接続する場合は、当該複数のボンディングワイヤのそれぞれの接続箇所である第２パッド電極が、互いが十分に離間していることが好ましい。
【００４９】
しかし、配線Ｍ３の上面の第２パッド電極を十分に離間させて配置することは、配線Ｍ３のレイアウトの設計上、困難である場合がある。そのような場合に、第２パッド電極の位置を再配置するために、再配線ＲＬが用いられる。図１に示すように、再配線ＲＬにより引き出された第２パッド電極ＰＤは、平面視において行列状に配置されている。このように再配線ＲＬを用いて第２パッド電極ＰＤの位置を規則的に行列状に並べることにより、ボンディングワイヤの接続が容易となる。また、はんだボールを第２パッド電極ＰＤに接続する場合には、再配線ＲＬを用いて第２パッド電極ＰＤの位置を規則的に並べることにより、半導体チップＣＰと、半導体チップＣＰの接続対象との接続強度を高めることができる。
【００５０】
なお、本実施の形態では、第２パッド電極ＰＤとして、再配線ＲＬ上に形成された金属膜ＰＭ１、ＰＭ２からなる積層膜を用いているが、金属膜ＰＭ１を設けずに金属膜ＰＭ２を直接再配線ＲＬの上面に接するように形成してもよい。また、金属膜ＰＭ１、ＰＭ２を形成せずに、再配線ＲＬの上面の一部を第２パッド電極として用い、当該上面の一部に直接ボンディングワイヤ、または、はんだボールなどを接着してもよい。
【００５１】
よって、図２に示す上層絶縁膜ＩＦ３から露出する再配線ＲＬの上面または当該上面の直上には第２パッド電極が形成される。本願では、ボンディングワイヤなどとの接続抵抗の低減、および再配線ＲＬの保護などのために再配線ＲＬ上に設けられた金属膜ＰＭ１、ＰＭ２を第２パッド電極ＰＤと呼んでいるが、図２に示す上層絶縁膜ＩＦ３から露出する再配線ＲＬの上面も、第２パッド電極を構成している。
【００５２】
次に、本実施の形態の半導体装置の効果について、図２３および図２４に示す比較例を用いて説明する。図２３および図２４は、比較例の半導体装置である半導体チップの端部を示す断面図である。
【００５３】
図２３に示す比較例は、図２に示す半導体チップＣＰと異なり、ダミー再配線ＤＬを有していない。つまり、再配線ＲＬと、下層絶縁膜ＩＦ２の終端部との間の下層絶縁膜ＩＦ２上に他の配線は形成されていない。このため、上層絶縁膜ＩＦ３は、再配線ＲＬの側壁、下層絶縁膜ＩＦ２の上面、下層絶縁膜ＩＦ２の側壁、および絶縁膜ＩＦ１の上面のそれぞれに対し、連続的に接して形成されている。
【００５４】
ここで、上層絶縁膜ＩＦ３は、半導体装置の製造工程において塗布法により形成される膜からなる。塗布法においては、例えば回転するウェハの上方から、ウェハの主面に対して粘度の低いポリイミドを供給し、回転するウェハの遠心力により当該ポリイミドを流延させることで、当該ウェハの上面をポリイミドにより覆う。粘度の低い液状のポリイミドは再配線ＲＬ上において膜厚が薄くなる。これに対し、隣り合う再配線ＲＬ同士の間の領域にはポリイミドからなる液体が溜まるため、当該領域におけるポリイミド膜の厚さは大きくなる。
【００５５】
液状のポリイミドは、塗布後に焼結することで固まり、固まったポリイミド膜からなる上層絶縁膜ＩＦ３が形成される。ポリイミド膜の膜厚の大きさは、複数の再配線ＲＬと、それらの再配線ＲＬの一部の上面に密着して形成された第２パッド電極ＰＤを完全に覆うように設定される。ポリイミド膜の膜厚の制御は、例えば液状のポリイミドの粘性を制御することで行う。しかし、比較例の半導体装置では、平面視において、半導体チップＣＰの端部に隣り合う再配線を上層絶縁膜ＩＦ３で完全に覆うことは、以下の理由により困難である。
【００５６】
図２３に示すように、平面視において半導体チップＣＰ内で最も外側に形成された再配線ＲＬと、半導体チップＣＰの端部との間には他の配線は形成されていない。このため、半導体装置の製造工程において、当該再配線ＲＬよりも半導体チップＣＰの端部側において液状のポリイミドが溜まる領域は存在しない。
【００５７】
また、ダイシング工程の際に半導体チップＣＰ内へ亀裂が延伸することを防ぐため、溝Ｄ１よりも半導体チップＣＰの端部側には、下層絶縁膜ＩＦ２および再配線ＲＬを形成していない。つまり、半導体装置の製造工程において、上記ポリイミドを塗布する工程の直前において、半導体素子形成領域の端部近傍およびスクライブ領域の上側の表面には、溝Ｄ１および絶縁膜ＩＦ１が露出している。
【００５８】
液状のポリイミドは低い方へ流れやすいため、再配線ＲＬよりも半導体素子形成領域の端部側に塗布されたポリイミドは、絶縁膜ＩＦ１の上面が露出しているスクライブ領域および導体チップの形成領域の端部側、つまり高さが低い領域に流れる。また、導体素子形成領域の端部の絶縁膜ＩＦ１の上面には溝Ｄ１も形成されているため、溝Ｄ１内にもポリイミドが流れ込む。
【００５９】
これにより、ポリイミドは当該再配線ＲＬから半導体チップＣＰの端部およびスクライブ領域に亘って薄く延びるように形成される。なお、半導体装置の製造工程では、ポリイミド膜をリソグラフィ法により一部除去した後、焼結により重合させ固定する。これにより、ポリイミド膜からなる上層絶縁膜ＩＦ３は、溝Ｄ１よりも、平面視における半導体チップＣＰの中央に近い箇所で終端する。
【００６０】
比較例では、当該再配線ＲＬと、下層絶縁膜ＩＦ２の終端部とが近いため、再配線ＲＬおよび下層絶縁膜ＩＦ２からなる積層膜の端部には、再配線ＲＬの上面の高さから絶縁膜ＩＦ１の上面の高さまでの高低差を有する段差が形成されている。ここでいう段差とは、再配線ＲＬ、下層絶縁膜ＩＦ２および絶縁膜ＩＦ１からなる積層膜の表面形状であって、再配線ＲＬの上面と、当該再配線ＲＬの側壁に隣接する領域の底面との間に生じた高低差を有する形状、またはその高低差を指す。また、溝Ｄ１が当該再配線ＲＬの近傍に形成されている場合、当該段差の底部は、溝Ｄ１の底面に位置する。
【００６１】
このような大きい段差が形成されている状態で、上層絶縁膜ＩＦ３を形成するために液状のポリイミドを塗布すると、当該段差部近傍に供給されたポリイミドの大部分は段差の下部に流れ落ちる。このため、上記のような大きな段差の上部では、ポリイミドからなる上層絶縁膜ＩＦ３の膜厚が小さくなる。すなわち、上層絶縁膜ＩＦ３の膜厚は当該段差を構成する側壁の近傍で小さくなり、特に、当該膜厚は、当該側壁の上端近傍で顕著に小さくなる。なお、ここでいう膜厚とは、所定の膜の下地の面に対して垂直な方向における当該膜の厚さを指す。例えば、再配線ＲＬの側壁を覆う上層絶縁膜ＩＦ３の膜厚とは、当該側壁に対して垂直な方向における上層絶縁膜ＩＦ３の厚さを指す。
【００６２】
このように上層絶縁膜ＩＦ３の膜厚が小さい領域では、再配線ＲＬの側壁のうち、溝Ｄ１側、つまり半導体チップＣＰの端部側の側壁の上部において、再配線ＲＬの一部が上層絶縁膜ＩＦ３から露出しやすくなる。つまり、平面視における半導体チップＣＰの端部の１辺と対向する再配線ＲＬの側壁と、当該再配線ＲＬの上面との境界の角部が、上層絶縁膜ＩＦ３から露出する。
【００６３】
回路を構成する再配線ＲＬの一部が、製造ばらつき、つまり製造工程における成膜または加工などの精度のばらつきに起因して上層絶縁膜ＩＦ３から露出している場合、次のような問題が生じる。すなわち、上層絶縁膜ＩＦ３から露出した箇所の再配線ＲＬは半導体チップＣＰの外観不良の原因となる。
【００６４】
また、半導体チップＣＰの被覆材料であるモールド樹脂と再配線ＲＬとが接触することになるため、モールド樹脂内のハロゲンイオンまたは水分などが再配線ＲＬまで早く到達する。これにより、再配線ＲＬを構成するＣｕ（銅）の酸化とイオン化とが促進されることで、高温高湿の環境に対する半導体装置の信頼性が低下する。特に、車載向けの半導体チップＣＰなどは、長期の製品寿命を保証することが困難になる。
【００６５】
上記の問題は、再配線の低抵抗化の要求から、今後再配線が厚膜化した場合に、さらに顕著になる。また、半導体装置を微細化するために再配線同士の間隔（配線ピッチ）が縮小し、上層絶縁膜の薄膜化が進んだ場合にも顕著となる。膜厚が大きい再配線同士の間隔が小さい場合、再配線同士の間を上層絶縁膜ＩＦ３により完全に埋め込むためには、ポリイミドの粘性をより低下させる必要があるからである。
【００６６】
再配線ＲＬが露出することを防止する方法として、再配線ＲＬの膜厚を小さく設定する方法、または、上層絶縁膜ＩＦ３の膜厚を大きく設定する方法が考えられる。また、他の方法として、図２４に示すように、下層絶縁膜ＩＦ２を、再配線ＲＬよりも半導体チップＣＰの端部側に大きく延ばすことで、半導体チップＣＰ内の再配線ＲＬのうち最も外側に配置された再配線ＲＬと下層絶縁膜ＩＦ２の終端部との間隔を大きくする方法が考えられる。すなわち、再配線ＲＬと下層絶縁膜ＩＦ２の終端部とが離れていれば、再配線ＲＬの側壁近傍における段差が、再配線ＲＬの上面から下層絶縁膜ＩＦ２の上面までの高さに小さくなるため、半導体チップＣＰの端部近傍の上層絶縁膜ＩＦ３の膜厚を安定化し、再配線ＲＬの側壁に接するポリイミド膜の薄膜化を防ぐことができる。
【００６７】
しかし、再配線ＲＬを薄膜化すると再配線ＲＬの抵抗値が著しく増大するため、当該薄膜化は、半導体装置の省電力化および高速化の妨げとなり、また、半導体装置が正常に動作しなくなる原因となる。この場合、半導体基板ＳＢの主面に沿う方向において、半導体チップＣＰの端部に最も近い再配線ＲＬから、シールリングＳＬＧの溝Ｄ１側の端部までの領域（シールリング領域）の幅は、例えば３４〜４９μｍである。同方向におけるシールリングＳＬＧの幅は例えば４μｍである。同方向において、半導体チップＣＰの端部に最も近い再配線ＲＬから、溝Ｄ１までの距離は、例えば５０μｍである。
【００６８】
また、塗布形成するポリイミドを一定以上厚く塗布しようとすると、膜厚均一性および埋め込み性が悪くなる。すなわち、ポリイミド膜を厚くするためには、ポリイミドの粘性を高める必要があるが、粘性の高いポリイミドを用いると、小さい間隔で隣り合う再配線ＲＬ同士の間を埋め込むこと、および、半導体ウェハの主面側の全面において均一な膜厚で上層絶縁膜ＩＦ３を形成することが困難となる。
【００６９】
また、図２４に示すように、再配線ＲＬと下層絶縁膜ＩＦ２の終端部との間隔を大きくする場合、半導体チップＣＰの端部に再配線ＲＬと半導体チップＣＰの端部との間に、再配線ＲＬを配置することができない大きな領域を設ける必要があるため、チップ面積が増大し、半導体装置の微細化が困難となり、ウェハ１枚当りの取得チップ数が減る問題が生じる。すなわち、製造コストが増える問題が生じる。
【００７０】
したがって、図２３および図２４を用いて説明した比較例の半導体装置では、回路を構成する再配線ＲＬが上層絶縁膜ＩＦ３から露出することを防ぎ、且つ、半導体装置の微細化を実現することが困難である。
【００７１】
なお、上層絶縁膜ＩＦ３を塗布法ではなく堆積法（例えばＣＶＤ（Chemical Vapor Deposition）法）などにより形成することで、再配線ＲＬが上層絶縁膜ＩＦ３から露出することを防ぐことも考えられる。しかし、堆積法で形成される絶縁膜は塗布法で形成される膜に比べて硬度が高く、半導体チップＣＰを覆う封止体（モールド樹脂）ＭＤ（図３参照）との密着性が低い。このため、上層絶縁膜ＩＦ３を形成する方法として堆積法を採用することは、半導体装置の信頼性を確保する観点から実現が困難である。
【００７２】
上層絶縁膜の膜厚は、平面視において半導体チップ内の最も外側に位置する再配線のさらに外側において、比較例を用いて上述したように小さくなる。これに対し、半導体チップの端部近傍であっても、当該再配線と、当該再配線に隣り合う他の再配線との間に埋め込まれた上層絶縁膜の膜厚の大きさは、平面視における半導体チップの中央部の再配線同士の間の上層絶縁膜の膜厚の大きさと同等である。
【００７３】
そこで、本実施の形態の半導体装置では、図１および図２に示すように、再配線ＲＬと半導体チップＣＰの端部との間において、下層絶縁膜ＩＦ２の直上に、回路を構成しないダミー再配線ＤＬを設けている。これにより、半導体チップＣＰの端部に近い再配線ＲＬの段差の高低差は、再配線ＲＬの上面と下層絶縁膜ＩＦ２の上面までの大きさとなり、図２３の比較例に示す段差よりも小さくなる。また、互いに隣り合う再配線ＲＬとダミー再配線ＤＬとの間では、形成時に液状の上層絶縁膜ＩＦ３が溜まるため、上層絶縁膜ＩＦ３の膜厚が大きくなる。つまり、段差部に形成される上層絶縁膜ＩＦ３の膜厚が大きくなる。
【００７４】
したがって、再配線ＲＬの側壁であって、半導体チップＣＰの端部側の側壁の上部の角部近傍において上層絶縁膜ＩＦ３の膜厚が小さくなることを防ぐことができる。よって、半導体チップＣＰの端部近傍の上層絶縁膜ＩＦ３の膜厚を安定化することができる。
【００７５】
これにより、再配線ＲＬの当該角部が上層絶縁膜ＩＦ３から露出することを防ぐことができる。つまり、第２パッド電極ＰＤが形成された領域を除き、再配線ＲＬを上層絶縁膜ＩＦ３により完全に被覆することができる。したがって、再配線ＲＬの露出に起因する外観不良の発生、水分などによる再配線ＲＬの劣化を防ぐことができる。本実施の形態のように、上層絶縁膜ＩＦ３の膜厚調整用の擬似的な配線としてダミー再配線ＤＬを形成することで、半導体装置の信頼性を確保することができる。
【００７６】
また、上記のようにダミー再配線ＤＬを設ければ、図２４に示す比較例のように、半導体チップＣＰの端部近傍に再配線ＲＬを形成しない広い領域を設けなくても、再配線ＲＬの上面の角部において上層絶縁膜ＩＦ３の膜厚が小さくなることを防ぐことができるため、半導体チップＣＰの面積の増大を防ぐことができる。すなわち、本実施の形態では、当該比較例において広範囲に設定していた再配線ＲＬの配置禁止領域を設ける必要がない。
【００７７】
この場合、半導体基板ＳＢの主面に沿う方向において、半導体チップＣＰの端部に最も近い再配線ＲＬから、シールリングＳＬＧの溝Ｄ１側の端部までの領域（シールリング領域）の幅は、例えば１６〜３３μｍである。つまり、例えば、同方向におけるダミー再配線ＤＬからシールリングＳＬＧの溝Ｄ１側の端部までの幅は６μｍであり、同方向におけるダミー再配線ＤＬの幅は５〜１２μｍであり、同方向におけるダミー再配線ＤＬと再配線ＲＬとの間の距離は５〜１５μｍである。
【００７８】
よって、チップ面積を削減することができ、これにより半導体チップＣＰの微細化が容易となるため、半導体装置の製造コストを抑制することができる。したがって、半導体装置の信頼性の向上および製造コストの抑制を両立することができる。
【００７９】
また、本実施の形態では、図２に示すように、ダミー再配線ＤＬは、下層絶縁膜ＩＦ２の直上と、下層絶縁膜ＩＦ２から露出する絶縁膜ＩＦ１の直上との間に亘って形成されている。つまり、ダミー再配線ＤＬは、下層絶縁膜ＩＦ２の上面および側壁並びに絶縁膜ＩＦ１の上面を連続的に覆っている。
【００８０】
ここで、ダミー再配線ＤＬの一部は下層絶縁膜ＩＦ２から露出する絶縁膜ＩＦ１の直上に形成されているため、平面視においてダミー再配線ＤＬと下層絶縁膜ＩＦ２とが重ならない領域において、ダミー再配線ＤＬの上面の高さと当該絶縁膜ＩＦ１の上面の高さとの段差は、ダミー再配線ＤＬの膜厚の大きさと同等であり、図２３を用いて説明した段差より小さい。したがって、ダミー再配線ＤＬは、半導体チップＣＰの内部の再配線ＲＬ（図示しない）と同様に、上層絶縁膜ＩＦ３により完全に被覆される。
【００８１】
また、下層絶縁膜ＩＦ２の側壁はテーパー形状となっており、斜めに形成されている。ダミー再配線ＤＬは下層絶縁膜ＩＦ２の側壁を含む端部を覆い、絶縁膜ＩＦ１と下層絶縁膜ＩＦ２とに跨がるように形成されている。つまり、ダミー再配線ＤＬは絶縁膜ＩＦ１上において下層絶縁膜ＩＦ２の端部からなる段差に乗り上げるように形成されている。このため、ダミー再配線ＤＬの上面にも段差が形成される。ただし、ダミー再配線ＤＬの上面の段差の高低差は下層絶縁膜ＩＦ２の厚さと同等であり、且つ、下層絶縁膜ＩＦ２端部のテーパー形状に沿って斜めに形成される為、上層絶縁膜ＩＦ３から露出することはない。
【００８２】
ダミー再配線ＤＬが上層絶縁膜ＩＦ３により完全に覆われていることにより、半導体チップＣＰに対する外観検査時の画像認識精度が向上する効果を得ることができる。
【００８３】
＜半導体装置の製造方法について＞
本実施の形態の半導体装置の製造方法を、図４〜図１５を参照して説明する。図４〜図１１および図１３〜図１５は、本実施の形態の半導体装置の製造工程中の断面図である。図１２は、本実施の形態の半導体装置の製造工程中の平面図である。図４〜図１１、図１３および図１４においては、各図の右側に素子形成領域１Ａを示し、左側にスクライブ領域１Ｂを示している。素子形成領域１Ａは、後述するダイシング工程後に半導体チップとして残る領域であり、スクライブ領域１Ｂは、ダイシング工程において、半導体基板ＳＢおよびその直上の膜が切削されることで除去される領域である。
【００８４】
なお、ここでは積層配線層を３層の配線層により構成することについて説明するが、積層される配線層の数は３層より少なくても多くてもよい。また、本実施の形態の主な特徴は積層配線層よりも上の構造体およびその製造方法にあるため、半導体基板の主面近傍に形成する半導体素子の具体的な製造方法についての説明は省略する。
【００８５】
半導体装置を製造工程においては、まず、図１に示すように、例えば１〜１０Ωｃｍの比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）などからなる半導体基板（半導体ウェハ）ＳＢを用意する。それから、半導体基板ＳＢの主面に、活性領域を規定する複数の素子分離領域を形成する（図示しない）。素子分離領域は、例えば主に酸化シリコン膜からなる絶縁膜を、半導体基板ＳＢの主面の溝内に埋め込むことにより形成する。
【００８６】
続いて、半導体基板ＳＢの主面に不純物を導入してウエル（図示しない）を形成した後、半導体基板ＳＢの主面上にゲート絶縁膜を介して形成されたゲート電極と、半導体基板ＳＢの主面に形成されたソース・ドレイン領域とを含むＭＩＳＦＥＴＱ１、Ｑ２を形成する。
【００８７】
続いて、半導体基板ＳＢの主面全面上に、ＭＩＳＦＥＴＱ１、Ｑ２を覆う層間絶縁膜ＣＬを形成した後、層間絶縁膜ＣＬの上面を、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて研磨する。層間絶縁膜ＣＬは、例えば酸化シリコン膜からなり、例えばＣＶＤ法などを用いて形成することができる。その後、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＣＬを貫通する複数のコンタクトホールを形成する。その後、各コンタクトホール内を埋め込む金属膜（例えばＷ（タングステン）膜）からなるコンタクトプラグＰＧを形成する。コンタクトプラグＰＧはＭＩＳＦＥＴＱ１またはＱ２などに接続される。
【００８８】
ここでは、素子形成領域１Ａの端部であって、スクライブ領域１Ｂに近い領域において、後に形成されるシールリングを構成するコンタクトプラグＰＧも形成する。当該コンタクトプラグＰＧは層間絶縁膜ＣＬを貫通して半導体基板ＳＢの主面に接続される。
【００８９】
続いて、コンタクトプラグＰＧが埋め込まれた層間絶縁膜ＣＬ上に第１層目の配線Ｍ１を含む第１配線層を形成する。配線Ｍ１は、例えばスパッタリング法により層間絶縁膜ＣＬ上にＡｌ（アルミ）膜を形成した後、当該Ａｌ膜をフォトリソグラフィ技術およびドライエッチング法を用いて加工することで形成することができる。配線Ｍ１は、例えばＣｕ（銅）膜により形成してもよい。また、配線Ｍ１は、所謂ダマシン技術を用いて形成することもできる。複数の第１層目の配線Ｍ１は、コンタクトプラグＰＧの上面に接続される。ここでは、素子形成領域１Ａの端部のコンタクトプラグＰＧ上において、後に形成するシールリングを構成する配線Ｍ１も形成する。なお、配線Ｍ２およびＭ３についても同様である。
【００９０】
続いて、層間絶縁膜ＣＬ上に、配線Ｍ１を覆うように、例えばＣＶＤ法を用いて層間絶縁膜ＩＬ１を形成した後、例えばＣＭＰ法により層間絶縁膜ＩＬ１の上面を平坦化する。その後、フォトリソグラフィ技術およびドライエッチング法を用いて層間絶縁膜ＩＬ１を開口することでビアホールを形成し、これにより当該ビアホールの底部に配線Ｍ１の上面を露出させる。その後、ビアホールを埋め込むビアＶ１を、例えばＷ（タングステン）膜などにより形成する。ビアＶ１は、配線Ｍ１の上面に接続されている。これにより、配線Ｍ１、層間絶縁膜ＩＬ１およびビアＶ１を含む第１配線層が形成される。
【００９１】
続いて、第１配線層と同様の方法により、第１配線層上の第２配線層、および、第２配線層上の第３配線層を順に形成する。第３配線層を構成する配線Ｍ３は、層間絶縁膜ＩＬ２に形成されたビアホール内のビアＶ２を介して、配線Ｍ２に電気的に接続されている。第２配線層を構成する配線Ｍ２は、ビアＶ１を介して、配線Ｍ１に電気的に接続されている。ここでは配線Ｍ３はＡｌ膜からなり、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ３により覆われている。
【００９２】
また、配線Ｍ３上にはビアは形成されていない。また、素子形成領域１Ａの端部には、コンタクトプラグＰＧ、ビアＶ１、Ｖ２および配線Ｍ１〜Ｍ３を含むシールリングＳＬＧが形成されている。ＭＩＳＦＥＴＱ１またはＱ２などの素子に電気的に接続されたコンタクトプラグＰＧ、ビアＶ１、Ｖ２および配線Ｍ１〜Ｍ３は、回路を構成しているのに対し、シールリングＳＬＧはＭＩＳＦＥＴＱ１またはＱ２などの素子に電気的に接続されておらず、回路を構成していない。シールリングＳＬＧは、平面視において矩形の形状を有する素子形成領域１Ａの外周に沿って環状に形成されており、環状のレイアウトを有するシールリングＳＬＧの内側に、回路を構成する配線および半導体素子が形成されている。
【００９３】
続いて、層間絶縁膜ＩＬ３上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、例えば窒化シリコン膜からなり、酸化シリコン膜などに比べて高い耐湿性を有している。
【００９４】
また、詳細な図示は省略しているが、配線Ｍ３は配線Ｍ１およびＭ２よりも厚い膜厚で形成されており、後述の再配線ＲＬよりも薄い膜厚で形成されている。前述のように配線Ｍ１〜Ｍ３を同じ材料で形成しても良いが、配線Ｍ１およびＭ２を銅配線で形成し、第１パッド電極となる配線Ｍ３をアルミニウム配線で形成しても良い。
【００９５】
次に、図５に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、絶縁膜ＩＦ１および層間絶縁膜ＩＬ３を開口する（第１開口部）。これにより、配線Ｍ３の上面の一部を露出する。また、このエッチング工程では、半導体基板ＳＢの主面に沿う方向において、シールリングＳＬＧよりも素子形成領域１Ａとスクライブ領域１Ｂとの境界に近い箇所の絶縁膜ＩＦ１および層間絶縁膜ＩＬ３を開口することで、溝Ｄ１を形成する。溝Ｄ１の底面では、層間絶縁膜ＩＬ２の上面の一部が露出する。ただし、溝Ｄ１の形成深さは、例えば層間絶縁膜ＩＬ３の途中深さまでであってもよい。
【００９６】
次に、図６に示すように、半導体基板ＳＢ上に感光性を有する膜（例えばポリイミド膜）を塗布法により形成したのち、下層絶縁膜ＩＦ２に対し露光および現像を行うことで、下層絶縁膜ＩＦ２をパターニングして開口部を形成する（第２開口部）。その後、当該膜を焼結法により固めることで、下層絶縁膜ＩＦ２を形成する。その後、ここでは、層間絶縁膜ＩＬ３および絶縁膜ＩＦ１を貫通する第１開口部であって、回路を構成する配線Ｍ３の上面を露出する開口部の直上の下層絶縁膜ＩＦ２を除去することで、当該配線Ｍ３の上面を露出する。すなわち、絶縁膜ＩＦ１の第１開口部より口径の大きい第２開口部を絶縁膜ＩＦ２に形成する。
【００９７】
また、ここでは、素子形成領域１Ａの端部およびスクライブ領域１Ｂの下層絶縁膜ＩＦ２を除去する。これにより、溝Ｄ１、シールリングＳＬＧの直上の絶縁膜ＩＦ１、およびスクライブ領域１Ｂの絶縁膜ＩＦ１が下層絶縁膜ＩＦ２から露出する。すなわち、平面視において環状のレイアウトを有するシールリングＳＬＧの内側にのみ下層絶縁膜ＩＦ２を残す。
【００９８】
次に、図７に示すように、例えばスパッタリング法を用いて、半導体基板ＳＢ上にバリア金属膜ＢＭおよびシード金属膜ＳＭを順に形成する。バリア金属膜ＢＭは例えばＴｉ（チタン）、ＴｉＮ（窒化チタン）、Ｃｒ（クロム）、またはＴａ（タンタル）を含む導体膜であり、シード金属膜ＳＭは例えばＣｕ（銅）からなる。バリア金属膜ＢＭおよびシード金属膜ＳＭからなる積層膜は、絶縁膜ＩＦ１、下層絶縁膜ＩＦ２および層間絶縁膜ＩＬ３の側壁、層間絶縁膜ＩＬ２の上面の一部、および、配線Ｍ３の上面の一部を覆っている。
【００９９】
次に、図８に示すように、半導体基板ＳＢ上にフォトレジスト膜ＰＲ１を形成する。ここでは、露光・現像工程によりフォトレジスト膜ＰＲ１からなるパターンを形成する。フォトレジスト膜ＰＲ１は、スクライブ領域１Ｂの絶縁膜ＩＦ１の上面と、素子形成領域１Ａの端部の絶縁膜ＩＦ１を覆っている。つまり、素子形成領域１Ａの端部において、フォトレジスト膜ＰＲ１は溝Ｄ１を覆っており、下層絶縁膜ＩＦ２の近傍の領域を除く領域において、下層絶縁膜ＩＦ２から露出する絶縁膜ＩＦ１の上面を覆っている。ただし、フォトレジスト膜ＰＲ１は、配線Ｍ３の上面、並びに配線Ｍ３を露出する開口部において露出する層間絶縁膜ＩＬ３、絶縁膜ＩＦ１および下層絶縁膜ＩＦ２のそれぞれの表面を露出している。
【０１００】
すなわち、フォトレジスト膜ＰＲ１は、下層絶縁膜ＩＦ２の上面の一部を覆い、下層絶縁膜ＩＦ２の側壁を露出している。配線Ｍ３を露出する下層絶縁膜ＩＦ２の開口部から溝Ｄ１側に亘って形成された下層絶縁膜ＩＦ２の直上のシード金属膜ＳＭは、フォトレジスト膜ＰＲ１により覆われている。
【０１０１】
その後、軽くアッシングを行うことで、シード金属膜ＳＭの上面上に残ったフォトレジスト膜からなる小さい残渣を除去してもよい。
【０１０２】
次に、図９に示すように、めっき法により、フォトレジスト膜ＰＲ１から露出するシード金属膜ＳＭ上に主導体膜ＭＦを形成する。主導体膜ＭＦは例えばＣｕ（銅）、Ｎｉ、Ａｕ、Ａｇ、Ｐｄまたはそれらの積層膜からなり、配線Ｍ３よりも大きい膜厚を有している。主導体膜ＭＦの膜厚は、例えば５〜１２μｍである。フォトレジスト膜ＰＲ１によりシード金属膜が覆われた領域では、主導体膜ＭＦは形成されない。これにより、配線Ｍ３の上面の一部を露出する開口部内は、バリア金属膜ＢＭ、シード金属膜ＳＭおよび主導体膜ＭＦにより完全に埋め込まれる。
【０１０３】
また、スクライブ領域１Ｂ側の上層絶縁膜ＩＦ２の端部の側壁および上面は、配線Ｍ３を絶縁膜ＩＦ１などから露出する開口部内に埋め込まれた主導体膜ＭＦとは分離した他の主導体膜ＭＦにより覆われる。なお、主導体膜ＭＦの膜厚は、フォトレジスト膜ＰＲ１の膜厚よりも小さい。
【０１０４】
次に、図１０に示すように、半導体基板ＳＢ上およびフォトレジスト膜ＰＲ１上にフォトレジスト膜ＰＲ２を形成する。ここでは、露光・現像工程によりフォトレジスト膜ＰＲ２からなるパターンを形成する。フォトレジスト膜ＰＲ２は、配線Ｍ３を絶縁膜ＩＦ１などから露出する開口部内に埋め込まれた主導体膜ＭＦの一部の上面を露出し、その他の領域を覆っている。したがって、スクライブ領域１Ｂ側の上層絶縁膜ＩＦ３の端部の側壁および上面を覆う主導体膜ＭＦは、フォトレジスト膜ＰＲ２に覆われている。また、フォトレジスト膜ＰＲ１はフォトレジスト膜ＰＲ２により覆われている。
【０１０５】
その後、軽くアッシングを行うことで、主導体膜ＭＦの上面上に残ったフォトレジスト膜からなる小さい残渣を除去してもよい。
【０１０６】
次に、図１１に示すように、めっき法により、フォトレジスト膜ＰＲ２から露出する主導体膜ＭＦの上面上に、下地金属膜として金属膜ＰＭ１、ＰＭ２を順に形成する。金属膜ＰＭ１およびＰＭ２からなる積層膜は、第２パッド電極ＰＤを構成する。金属膜ＰＭ１は、例えばＮｉ（ニッケル）からなり、例えば１．５μｍの膜厚を有する。金属膜ＰＭ２は、例えばＡｕ（金）からなり、例えば２μｍの膜厚を有する。
【０１０７】
次に、図１２および図１３に示すように、フォトレジスト膜ＰＲ１、ＰＲ２を除去し、続いて主導体膜ＭＦから露出するシード金属膜ＳＭおよびバリア金属膜ＢＭを除去する。その後、軽くアッシングを行うことにより、下層絶縁膜ＩＦ２の表面の一部を除去する。これにより、バリア金属膜ＢＭの除去工程などで下層絶縁膜ＩＦ２の表面に生じたダメージを除去する。なお、図１３ではシード金属膜ＳＭは主導体膜ＭＦと一体化しているものとして扱い、シード金属膜ＳＭの図示を省略している。
【０１０８】
図１３に示すように、シード金属膜ＳＭおよびバリア金属膜ＢＭを除去することで各主導体膜ＭＦは電気的に分離される。これにより、配線Ｍ３の上面に電気的に接続されたバリア金属膜ＢＭ、シード金属膜ＳＭ（図示しない）および主導体膜ＭＦからなる積層膜は、再配線ＲＬを構成する。また、配線Ｍ３に電気的に接続されていないバリア金属膜ＢＭ、シード金属膜ＳＭ（図示しない）および主導体膜ＭＦからなる積層膜は、ダミー再配線ＤＬを構成している。再配線ＲＬおよびダミー再配線ＤＬは互いに離間し、電気的に接続されていない。また、再配線ＲＬは回路を構成し、ダミー再配線ＤＬは回路を構成していない。
【０１０９】
上記のように、再配線ＲＬおよびダミー再配線ＤＬは、同じ成膜工程により形成されたバリア金属膜ＢＭおよび主導体膜ＭＦからなる。つまり、再配線ＲＬおよびダミー再配線ＤＬは、分離しているが、互いに同層の膜であると言える。ここでいう同層の膜とは、同一工程で形成された膜を指す。したがって、１つの膜を形成した後にその膜を複数に分離した場合、それらの複数の膜は互いに同層の膜である。
【０１１０】
図１２に示すように、半導体基板（半導体ウェハ）ＳＢ上には、複数の素子形成領域１Ａが行列状に並んで存在し、隣り合う素子形成領域１Ａ同士の間にスクライブ領域（スクライブライン）１Ｂが存在している。つまり、スクライブ領域１Ｂは格子状に配置されている。平面視において、素子形成領域１Ａ内では、ダミー再配線ＤＬは複数の再配線ＲＬおよび半導体素子が形成された領域を囲むように矩形の環状構造を有している。
【０１１１】
図１３に示すように、ダミー再配線ＤＬは、その一部が下層絶縁膜ＩＦ２の直上に配置されている。ダミー再配線ＤＬの当該一部は、下層絶縁膜ＩＦ２の直上において、再配線ＲＬと互いに隣り合っている。また、ダミー再配線ＤＬの他の一部は、下層絶縁膜ＩＦ２よりも素子形成領域１Ａの端部側において下層絶縁膜ＩＦ２から露出する絶縁膜ＩＦ１の上面を覆っている。
【０１１２】
ここでは、図８〜図１３を用いて説明したように、フォトレジスト膜ＰＲ１からなるレジストパターンを形成し、主導体膜ＭＦを形成した後、フォトレジスト膜ＰＲ１を除去せずにフォトレジスト膜ＰＲ２を形成することで、フォトレジスト膜ＰＲ２によりフォトレジスト膜ＰＲ１を覆っている。
【０１１３】
これに対し、図９を用いて説明した工程の後にフォトレジスト膜ＰＲ１を除去し、その後フォトレジスト膜ＰＲ２を塗布法により形成することが考えられる。しかし、この場合、低抵抗化を目的として大きい膜厚で形成された主導体膜ＭＦの上面から主導体膜ＭＦの横の下地表面までの段差が大きいため、新たなフォトレジスト膜ＰＲ２を塗布法により形成しようとすると、主導体膜ＭＦを完全に覆うことが困難となる。第２パッド電極ＰＤの形成領域以外の箇所で主導体膜ＭＦが露出すると、露出箇所に金属膜ＰＭ１、ＰＭ２が形成されて、不良となる。
【０１１４】
上記のようにフォトレジスト膜ＰＲ２の形成前にフォトレジスト膜ＰＲ１を除去する場合、主導体膜ＭＦの露出による当該不良の発生を防止するためには、フォトレジスト膜ＰＲ１の除去後に形成するフォトレジスト膜ＰＲ２を非常に厚く形成する必要がある。しかし、フォトレジスト膜ＰＲ１を除去する工程を行う場合、およびフォトレジスト膜ＰＲ２を非常に厚く形成する場合には、半導体装置の製造コストが増大する問題が生じる。
【０１１５】
これに対し本実施の形態では、フォトレジスト膜ＰＲ１が主導体膜ＭＦの端部の段差を埋めているため、レジストパターンから主導体膜ＭＦが露出することを防ぐことができる。よって、不良の発生を防ぐことができるため、半導体装置の信頼性を向上することができ、さらに、半導体装置の製造工程における歩留まりを向上することができる。
【０１１６】
また、フォトレジスト膜ＰＲ１が主導体膜ＭＦの端部の段差を埋めているため、フォトレジスト膜ＰＲ２の膜厚を薄くすることができ、これにより半導体装置の製造コストを低減することができる。また、フォトレジスト膜ＰＲ１、ＰＲ２を一回の工程で除去するため、レジストパターンの除去工程を低減することができ、これにより半導体装置の製造コストを低減することができる。
【０１１７】
次に、図１４に示すように、半導体基板ＳＢの主面上、つまり、絶縁膜ＩＦ１、下層絶縁膜ＩＦ２、ダミー再配線ＤＬおよび再配線ＲＬの上に、塗布法を用いて、例えば感光性を有する液状のポリイミドを供給し、上層絶縁膜ＩＦ３を形成する。
【０１１８】
次に、図１５に示すように、露光・現像工程を行うことで、上層絶縁膜ＩＦ３の一部を除去することで、絶縁膜ＩＦ３に開口部を形成する（第３開口部）。その後、ポリイミドを焼結させ重合させ固定する。これにより第２パッド電極ＰＤの上面、絶縁膜ＩＦ１の上面、溝Ｄ１の側壁および溝Ｄ１の底面を上層絶縁膜ＩＦ３から露出させる。このとき、下層絶縁膜ＩＦ２の端部はダミー再配線ＤＬおよび上層絶縁膜ＩＦ３により覆われたままである。露光・現像により上層絶縁膜ＩＦ３を加工する際に下層絶縁膜ＩＦ２の端部が露出されると、現像液により下層絶縁膜ＩＦ２の端部が溶解し、下層絶縁膜ＩＦ２が剥離する虞があるためである。
【０１１９】
再配線ＲＬは、第２パッド電極ＰＤに覆われた上面の一部を除いて、上層絶縁膜ＩＦ３に覆われている。また、ダミー再配線ＤＬは、その全体が上層絶縁膜ＩＦ３に覆われている。再配線ＲＬと他の再配線ＲＬとの間、および、再配線ＲＬとダミー再配線ＤＬとの間のそれぞれにおける下層絶縁膜ＩＦ２の上面は、上層絶縁膜ＩＦ３により覆われている。また、ダミー再配線ＤＬの側壁であって、素子形成領域１Ａの端部側の側壁に隣接する領域の絶縁膜ＩＦ１の上面は、上層絶縁膜ＩＦ３により覆われている。ダミー再配線ＤＬの近傍の領域よりもスクライブ領域１Ｂ側に位置する絶縁膜ＩＦ１は、上層絶縁膜ＩＦ３から露出している。
【０１２０】
次に、半導体ウェハをダイシングすることにより、複数の半導体チップＣＰを得る。つまり、スクライブ領域１Ｂの半導体基板ＳＢおよびその直上の積層膜をダイシングにより切削することで半導体基板ＳＢを個片化する。このとき、ダイシング装置の精度などに起因して切削位置がずれても、溝Ｄ１よりも素子形成領域１Ａの中心側の領域が切削されなければ問題は無い。つまり、溝Ｄ１はダイシングにより除去される可能性がある。
【０１２１】
このように、溝Ｄ１は切削され得る部分であるため、溝Ｄ１よりも内側（素子形成領域１Ａの中心側）のみに絶縁膜ＩＦ１上の構造体である下層絶縁膜ＩＦ２、各再配線および上層絶縁膜ＩＦ３を形成し、溝Ｄ１の直上にはそれらの構造体を形成しない。
【０１２２】
以上のようにして、本実施の形態の半導体装置である半導体チップＣＰ（図１および図１６参照）を製造する。以下では、本実施の形態の半導体装置の製造方法の効果について説明する。
【０１２３】
本実施の形態の半導体装置の製造方法を用いた場合、図１〜図３を用いて説明した半導体装置の効果と同様の効果を得ることができる。すなわち、図２３を用いて説明した比較例に比べ、本実施の形態では、図１５に示すように、再配線ＲＬと半導体チップＣＰの端部との間において、下層絶縁膜ＩＦ２の直上に、回路を構成しないダミー再配線ＤＬの一部を設けることにより、再配線ＲＬの横の段差の高低差を小さくしている。これにより、再配線ＲＬの側壁近傍に形成される上層絶縁膜ＩＦ３の膜厚が大きくなるため、再配線ＲＬの上面端部（角部）が上層絶縁膜ＩＦ３から露出することを防ぐことができる。よって、半導体装置の信頼性を確保することができる。
【０１２４】
また、ダミー再配線ＤＬを設けることで、図２４に示す比較例のように、再配線ＲＬを形成しない広い領域を設ける必要がなくなる。したがって、チップ面積を削減することができるため、半導体装置の性能を向上させることができる。よって、半導体装置の信頼性および性能の向上を両立することができる。
【０１２５】
また、下層絶縁膜ＩＦ２の端部がダミー再配線ＤＬにより覆われているため、上層絶縁膜ＩＦ３の一部を現像工程により除去する際に、現像液が下層絶縁膜ＩＦ２の端部を溶解し、下層絶縁膜ＩＦ２が剥離することを防ぐことができる。
【０１２６】
＜変形例１について＞
次に、本実施の形態の半導体装置の変形例１の断面図を図１６に示す。図１６は、図２と同様に、半導体チップの端部を示す断面図である。図１６に示す半導体チップＣＰは、図２を用いて説明した構造に比べ、ダミー再配線ＤＬの一部が上層絶縁膜ＩＦ３から露出している点で相違がある。すなわち、ダミー再配線ＤＬの側壁であって、半導体チップＣＰの端部側の側壁の上端部分が上層絶縁膜ＩＦ３から露出している。
【０１２７】
このようにダミー再配線ＤＬの一部が上層絶縁膜ＩＦ３の一部から露出している場合であっても、ダミー再配線ＤＬは再配線ＲＬとは異なり回路を構成していないため、問題は生じない。つまり、ダミー再配線ＤＬは回路を構成していないため、ダミー再配線ＤＬが上層絶縁膜ＩＦ３から露出していることによりダミー再配線ＤＬが酸化等しても、半導体装置の動作には影響がなく、半導体装置の信頼性が低下することはない。
【０１２８】
また、半導体チップＣＰ内の最外周の配線であるダミー再配線ＤＬを上層絶縁膜ＩＦ３により完全に覆う必要がないため、上層絶縁膜ＩＦ３の膜厚を大きくする必要がない。したがって、上層絶縁膜ＩＦ３を形成する際に供給する液状のポリイミドの粘性を低く抑えることができる。よって、ポリイミド膜の塗布時の埋め込み性を向上させることができため、半導体装置の信頼性を向上することができる。
【０１２９】
＜変形例２について＞
次に、本実施の形態の半導体装置の変形例２の平面図を図１７に示す。図１７は、図１と同様に、半導体チップを示す平面図である。図１を用いて説明した半導体チップＣＰでは、ダミー再配線ＤＬが半導体チップＣＰの周縁部に沿って環状に形成されているが、図１７に示す変形例の半導体チップＣＰは、ダミー再配線ＤＬが環状に形成されていない。
【０１３０】
つまり、変形例の半導体チップＣＰでは、ダミー再配線ＤＬが半導体チップＣＰの端部と、回路を構成する再配線ＲＬとの間において、下層絶縁膜ＩＦ２の直上にダミー再配線ＤＬを配置する点は、図１および図２を用いて説明した構造と同じである。ただし、図１７に示す変形例では、再配線ＲＬと、当該再配線ＲＬの近傍の半導体チップＣＰの端部との間のみにダミー再配線ＤＬが形成され、半導体チップＣＰの端部の近傍に再配線ＲＬが配置されていない領域には、ダミー再配線ＤＬは形成されていない。すなわち、実施の形態１のダミー配線ＤＬは半導体チップＣＰの周縁部に沿って連続的に形成されていたが、この図１７の変形例では不連続に形成されている。言い換えれば、ダミー再配線ＤＬは、当該ダミー再配線ＤＬの側壁と対向する再配線ＲＬの側壁の端部であって、半導体基板の主面に沿う方向の端部の近傍で終端している。
【０１３１】
このように、本変形例では、再配線ＲＬが上層絶縁膜ＩＦ３（図２参照）から露出することを防ぐために必要な箇所にのみダミー再配線ＤＬを配置している。なお、図２では、下層絶縁膜ＩＦ２の端部の上面および側壁に接するダミー再配線ＤＬが下層絶縁膜ＩＦ２を覆っているが、本変形例において、ダミー再配線ＤＬが形成されていない領域では、上層絶縁膜ＩＦ３が下層絶縁膜ＩＦ２の端部の上面および側壁に接し、下層絶縁膜ＩＦ２の端部を覆っている。
【０１３２】
本変形例では、図１および図２を用いて説明した半導体装置と同様の効果が得られる。
【０１３３】
ここで、再配線（ダミー再配線ＤＬを含む）は、上層絶縁膜ＩＦ３を焼結させるために焼き締めを行う際に小さく縮むため、半導体ウェハの反りの原因となる問題がある。再配線は積層配線層内の配線より膜厚が大きいため、このような問題が顕著となる。これに対し、本変形例では、ダミー再配線ＤＬの形成位置を、再配線ＲＬと、当該再配線ＲＬの近傍の半導体チップＣＰの端部との間に限定することで、図１に示すレイアウトに比べ、平面視おける半導体チップＣＰの全体におけるダミー再配線ＤＬの占有率を低減することを可能としている。これにより、再配線を広範囲に形成することに起因して半導体ウェハが反ることを防ぐことができる。よって、半導体装置の信頼性を向上させることができ、また、半導体装置の製造における歩留まりを向上することできる。
【０１３４】
また、半導体ウェハが反ること防ぐことにより、真空チャックなどを用いて半導体ウェハを固定して搬送する際に、半導体ウェハの反りに起因して半導体ウェハの固定が困難となり搬送異常が起きることを防ぐことができる。
【０１３５】
（実施の形態２）
次に、実施の形態２の半導体装置について、図１８および図１９を用いて説明する。図１８は、本実施の形態の半導体装置である半導体チップの端部を示す断面図である。および図１９は、本実施の形態の半導体装置である半導体チップを基板上に搭載した構造を示す断面図である。
【０１３６】
図１８に示すように、本実施の形態の半導体装置の構造は、上層絶縁膜ＩＦ３の形状、および、ダミー再配線ＤＬから半導体チップＣＰの端部までの距離以外は、前記実施の形態１において図２を用いて説明した構造と同様である。すなわち、図１８に示すように、本実施の形態の上層絶縁膜ＩＦ３は、ダミー再配線ＤＬの側壁であって、半導体チップＣＰの端部側の側壁を露出している。また、ダミー再配線ＤＬから半導体チップＣＰの端部までの距離は、ダミー再配線ＤＬの一部の側壁を覆う上層絶縁膜ＩＦ３を形成していない分、縮小されている。
【０１３７】
前記実施の形態１の変形例１（図１６参照）について説明したように、ダミー再配線ＤＬの一部は上層絶縁膜ＩＦ３から露出していても問題はない。そこで、本実施の形態では、下層絶縁膜ＩＦ２から露出する絶縁膜ＩＦ１の直上において、ダミー再配線ＤＬの側壁を上層絶縁膜ＩＦ３から露出させている。
【０１３８】
これに対し、下層絶縁膜ＩＦ２の直上に位置するダミー再配線ＤＬの側壁は、上層絶縁膜ＩＦ３により完全に覆われている。これは、互いに隣り合うダミー再配線ＤＬと再配線ＲＬとの間の上層絶縁膜ＩＦ３の膜厚を大きく保つことで再配線ＲＬが上層絶縁膜ＩＦ３から露出すること防ぎ、且つ、ダミー再配線ＤＬに覆われていない下層絶縁膜ＩＦ２を上層絶縁膜ＩＦ３により覆うためである。
【０１３９】
図１７に示すように、ダミー再配線ＤＬを半導体チップＣＰの端部近傍の一部の領域のみに配置する場合に、本実施の形態の構造を適用する場合には、ダミー再配線ＤＬが形成されていない領域では、下層絶縁膜ＩＦ２に接する上層絶縁膜ＩＦ３が、下層絶縁膜ＩＦ２の端部の側壁および上面を覆う。なお、ここではダミー再配線ＤＬの上面の一部も上層絶縁膜ＩＦ３から露出している。
【０１４０】
本実施の形態では、溝Ｄ１とダミー再配線ＤＬとの間に上層絶縁膜ＩＦ３を形成しないため、ダミー再配線ＤＬと溝Ｄ１または半導体チップＣＰの端部との間の距離を縮小することができる。つまり、前記実施の形態１と同様の効果を得ることができ、それに加えて、チップ面積を縮小することが可能である。
【０１４１】
この場合、シールリングＳＬＧとダミー再配線ＤＬとは、平面視において重なるように配置することができる。つまり、ダミー再配線ＤＬの溝Ｄ１側の側壁と、シールリングＳＬＧの溝Ｄ１側の端部とを、平面視において重なる位置に配置することができる。したがって、半導体基板ＳＢの主面に沿う方向において、半導体チップＣＰの端部に最も近い再配線ＲＬから、シールリングＳＬＧの溝Ｄ１側の端部までの領域（シールリング領域）の幅は、例えば１０〜２７μｍである。つまり、例えば、同方向におけるダミー再配線ＤＬからシールリングＳＬＧの溝Ｄ１側の端部までの幅はほぼ０μｍであり、同方向におけるダミー再配線ＤＬの幅は５〜１２μｍであり、同方向におけるダミー再配線ＤＬと再配線ＲＬとの間の距離は５〜１５μｍである。
【０１４２】
図１９に示すように、本実施の形態の半導体チップＣＰを基板ＰＳＢ上に搭載し、ボンディングを行ってから半導体チップＣＰを封止体ＭＤにより覆う場合、封止体ＭＤを構成する絶縁体であるモールド樹脂とダミー再配線ＤＬの一部とが接触する。このため、封止体ＭＤ内のハロゲンまたは水分によりダミー再配線ＤＬは酸化しやすいが、ダミー再配線ＤＬは回路を構成していないため、半導体装置の信頼性は低下しない。
【０１４３】
（実施の形態３）
次に、実施の形態３の半導体装置について、図２０を用いて説明する。図２０は、本実施の形態の半導体装置である半導体チップの端部を示す断面図である。
【０１４４】
図２０に示すように、本実施の形態の半導体装置の構造は、ダミー再配線ＤＬが下層絶縁膜ＩＦ２の直上にのみ形成されている点以外は、前記実施の形態１において図２を用いて説明した構造と同様である。すなわち、ダミー再配線ＤＬの一部の側壁は全て下層絶縁膜ＩＦ２の直上に存在し、下層絶縁膜ＩＦ２から露出する絶縁膜ＩＦ１の直上には、ダミー再配線ＤＬは形成されていない。言い換えれば、ダミー再配線ＤＬは、下層絶縁膜ＩＦ２の終端部から離間している。
【０１４５】
つまり、再配線ＲＬと下層絶縁膜ＩＦ２の端部との間において、ダミー再配線ＤＬの全体が形成されている。これにより、前記実施の形態１と同様の効果を得ることができる。ただし、前記実施の形態１とは異なり、下層絶縁膜ＩＦ２の端部がダミー再配線ＤＬにより覆われていないため、上層絶縁膜ＩＦ３の一部を現像工程により除去する際に、下層絶縁膜ＩＦ２が露出した場合、現像液が下層絶縁膜ＩＦ２の端部を溶解すること防ぐことはできない。したがって、本実施の形態では、下層絶縁膜ＩＦ２の端部を露出しないように上層絶縁膜ＩＦ３を現像処理する必要がある。
【０１４６】
ここで、ダミー再配線ＤＬは下層絶縁膜ＩＦ２の端部近傍に配置されているため、ダミー再配線ＤＬの側壁であって、半導体チップＣＰの端部側の側壁の近傍には大きな段差が形成されている。したがって、図２３および図２４を用いて説明した比較例と同様に、本実施の形態のダミー再配線ＤＬの一部は製造ばらつきにより上層絶縁膜ＩＦ３から露出する可能性がある。しかし、ダミー再配線ＤＬは回路を構成していないため、封止体ＭＤ（図３参照）と接触することで酸化が進んだとしても、半導体装置の信頼性は低下しない。
【０１４７】
（実施の形態４）
次に、実施の形態４の半導体装置について、図２１および図２２を用いて説明する。図２１および図２２は、本実施の形態の半導体装置である半導体チップの端部を示す断面図である。本実施の形態の半導体装置は、前記実施の形態１において説明した構造に比べ、ダミー再配線を含む配線（膜厚調整用再配線）の高さをより高くしたものである。すなわち、図２１および図２２に示すように、ここではダミー再配線ＤＬの上面に接する金属膜ＰＭ１と、金属膜ＰＭ１上に形成された金属膜ＰＭ２とからなる積層膜を形成することで、膜厚調整用再配線の高さを高くしている。
【０１４８】
ダミー再配線ＤＬの直上に形成された金属膜ＰＭ１、ＰＭ２からなる当該積層膜は、ダミーパッド電極ＤＰを構成する。ダミーパッド電極ＤＰは、回路を構成しない金属膜である。金属膜ＰＭ１は、例えばＮｉ（ニッケル）からなり、金属膜ＰＭ２は、酸化しにくい貴金属であって、例えばＡｕ（金）若しくはパラジウム（Ｐｄ）またはそれらの合金からなる。
【０１４９】
ダミーパッド電極ＤＰは、図１０を用いて説明した工程において、後の工程でダミー再配線ＤＬとなる主導体膜ＭＦの上面をフォトレジスト膜ＰＲ２から露出させ、図１１を用いて説明した工程において、第２パッド電極ＰＤと同時に形成する事ができる。つまり、第２パッド電極ＰＤを構成する金属膜ＰＭ１と、ダミーパッド電極ＤＰを構成する金属膜ＰＭ１とは、互いに同層の膜であり、第２パッド電極ＰＤを構成する金属膜ＰＭ２と、ダミーパッド電極ＤＰを構成する金属膜ＰＭ２とは、互いに同層の膜である。
【０１５０】
本実施の形態では、ダミー再配線ＤＬ上にダミーパッド電極ＤＰを形成することで、ダミー再配線ＤＬを含む膜であって、上層絶縁膜ＩＦ３の膜厚調整用に設ける膜の高さを高くすることができる。これにより、上層絶縁膜ＩＦ３の形成工程におけるポリイミドの塗布時に、スクライブ領域側の段差へ流れ込むポリイミドの量を低減させることができ、回路を構成する再配線ＲＬの被覆性を向上させることができる。
【０１５１】
図２１には、図２に示す構造と同様に、ダミー再配線ＤＬを、下層絶縁膜ＩＦ２から露出する絶縁膜ＩＦ１の直上の領域から下層絶縁膜ＩＦ２の直上の領域に亘って形成する場合の半導体チップＣＰの断面を示している。図２２には、図２０に示す構造と同様に、ダミー再配線ＤＬの全体を下層絶縁膜ＩＦ２の直上に形成する場合の半導体チップＣＰの断面を示している。
【０１５２】
図２２に示す構造では、図２０に示す構造に比べて、ダミー再配線ＤＬを含む膜厚調整用膜の高さが高くなるため、上層絶縁膜ＩＦ３による膜厚調整用膜の被覆性が落ち、半導体チップＣＰの端部側の膜厚調整用膜の上部が上層絶縁膜ＩＦ３から露出する可能性が高まる。しかし、膜厚調整用膜の最上部は酸化しにくい金属膜ＰＭ２により構成されているため、膜厚調整用膜の上部が上層絶縁膜ＩＦ３から露出した場合も酸化は起きにくい。また、酸化が起きたとしても、ダミー再配線ＤＬは回路を構成していないため、半導体装置の信頼性は低下しない。
【０１５３】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１５４】
１Ａ    素子形成領域
１Ｂ    スクライブ領域
ＢＭ    バリア金属膜
ＣＬ    層間絶縁膜
ＣＰ    半導体チップ
Ｄ１    溝
ＤＬ    ダミー再配線（ダミーパターン）
ＩＦ１    絶縁膜
ＩＦ２    下層絶縁膜
ＩＦ３    上層絶縁膜
ＩＬ１〜ＩＬ３    層間絶縁膜
Ｍ１、Ｍ２    配線
Ｍ３    配線（第１パッド電極）
ＭＦ    主導体膜
ＰＤ    下地金属膜（第２パッド電極）
ＰＧ    コンタクトプラグ
ＰＭ１、ＰＭ２    金属膜
ＰＳＢ    基板
ＰＲ１、ＰＲ２    フォトレジスト膜
ＰＷ    配線
Ｑ１、Ｑ２    ＭＩＳＦＥＴ
ＲＬ    再配線
ＳＢ    半導体基板
ＳＬＧ    シールリング
Ｖ１、Ｖ２    ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【国際調査報告】
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