(57)【要約】【課題】負荷の変動時にリンギングや応答時間の増大を抑制しつつ、消費電力の増大を抑制する。【解決手段】複数の画素と当該複数の画素を駆動するための複数の駆動ラインとを有する表示部と、前記複数の駆動ラインを介して前記複数の画素を駆動する駆動回路と、前記駆動回路の同時駆動ライン数に応じて前記駆動回路の駆動能力を調整する制御部と、を備える表示装置。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数の画素と当該複数の画素を駆動するための複数の駆動ラインとを有する表示部と、
前記複数の駆動ラインを介して前記複数の画素を駆動する駆動回路と、
前記駆動回路の同時駆動ライン数に応じて前記駆動回路の駆動能力を調整する制御部と、
を備える表示装置。
【請求項２】
前記制御回路は、前記駆動能力が前記同時駆動ライン数に略比例するように、前記駆動回路を調整する請求項１に記載の表示装置。
【請求項３】
前記駆動回路は、ＣＭＯＳ演算増幅回路を有し、
前記増幅回路は、出力端子に電流を供給するソース電流側出力トランジスタと、前記出力端子からの電流を取り込むシンク電流側出力トランジスタから成るプッシュプル型の出力回路を出力段とし、
前記制御部は、前記ソース電流側出力トランジスタ及び前記シンク電流側出力トランジスタのサイズ相当値を調整して前記駆動回路の駆動能力を調整する
請求項１に記載の表示装置。
【請求項４】
前記ソース電流側出力トランジスタの相互コンダクタンスと前記ソース電流側出力トランジスタの相互コンダクタンスの和と、前記出力回路が駆動する負荷の容量と、の比が前記サイズ相当値の調整の前後で一定である請求項３に記載の表示装置。
【請求項５】
２つの入力の差を増幅出力する差動増幅回路を備え、
前記出力回路が前記差動増幅回路の出力を増幅して前記出力端子に出力し、
前記サイズ相当値の調整と前記差動増幅回路に流れる電流量の変化とが連動しない請求項３に記載の表示装置。
【請求項６】
前記出力回路は、ソース電流側出力トランジスタとシンク電流側出力トランジスタを電源とグランドの間に直列接続した構成であり、前記ソース電流側出力トランジスタと前記シンク電流側出力トランジスタの接続点の電圧を出力し、
前記ソース電流側出力トランジスタは、複数のトランジスタ素子を有し、当該複数のトランジスタ素子から前記調整回路が選択した１以上のトランジスタ素子が前記電源と前記シンク電流側出力トランジスタとの間を並列接続し、
前記シンク電流側出力トランジスタは、複数のトランジスタ素子を有し、当該複数のトランジスタ素子から前記調整回路が選択した１以上のトランジスタ素子が前記ソース電流側出力トランジスタと前記グランドとの間を並列接続する請求項３に記載の表示装置。
【請求項７】
出力端子に電流を供給するソース電流側出力トランジスタと、前記出力端子からの電流を取り込むシンク電流側出力トランジスタから成るプッシュプル型の出力回路を出力段とし、
前記ソース電流側出力トランジスタ及び前記シンク電流側出力トランジスタのサイズ相当値を調整するための調整回路を備えるＣＭＯＳ演算増幅器。
【請求項８】
複数の画素と当該複数の画素を駆動するための複数の駆動ラインとを有する表示部と、前記複数の駆動ラインを介して前記複数の画素を駆動する駆動回路と、を備える表示装置の制御方法であって、
前記駆動回路の同時駆動ライン数に応じて前記駆動回路の駆動能力を調整する、
表示装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、表示装置、ＣＭＯＳ演算増幅器及び表示装置の駆動方法に関する。
【背景技術】
【０００２】
従来、液晶表示装置やＥＬ（Electro-Luminescence）表示装置等のようにマトリクス状に配列された複数画素（液晶やＥＬ素子）を用いて表示を行う表示装置では、ソースドライバの出力段に設けられた増幅器を用いて、負荷としての画素を駆動する。このような増幅器の駆動能力は、Ａ級の増幅器であれば一定であり、ＡＢ級の増幅器であれば負荷に応じてある程度の一定範囲で変動する。
【０００３】
ここで、液晶の大型化等の影響で、増幅器が駆動する負荷にバラツキが生じる場合がある。増幅器がＡ級の場合、増幅器の駆動能力よりも負荷が大きいと、増幅器の出力にリンギングが生じるという問題があり、増幅器の駆動能力よりも負荷が小さいと、増幅器の出力がオーバーシュートするという問題があった。このような問題に対応する技術が特許文献１に開示されている。
【０００４】
特許文献１には、差動アンプ及び出力回路に流れるバイアス電流を可変するバイアス可変回路を備える増幅器が開示されている。このバイアス可変回路は、差動アンプのバイアス電流や出力回路の出力部のバイアス電流を調整することが可能である。
【０００５】
これにより、液晶の負荷の大小に関わらず、出力回路のバイアス電流を大きくすることにより、直ちに目的電圧に達するようになる。このとき、出力波形にリンギングやオーバーシュートが生じても、直ちに目的電圧に達するため、正常に液晶表示を行う事が出来る。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−８５１１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、有機ＥＬ表示装置や液晶表示装置では、複数ラインの同時駆動が必要な場合があり、同時駆動ライン数次第では、各増幅器が駆動する負荷の大きさがＡＢ級の増幅器の駆動能力の変動幅では吸収できない程大きく変動することがある。
【０００８】
このため、駆動能力が同時駆動ライン数分の負荷に不足する場合は、不足制動により出力にリンギングが発生し、駆動能力が駆動ライン数分の負荷に過剰な場合は、過制動のため必要な出力に到達するための応答時間が増大する。従って、Ｎライン駆動に対応して設計された増幅器では、定常電流が大きくなってしまう。
【０００９】
ここで、特許文献１に開示されているオペアンプは、Ａ級の増幅器であって、負荷に応じて出力電流が変動するＡＢ級ではなく、瞬時の引き込み電流に弱い。このため、瞬時の引き込み電流のピーク電流が定常的に必要であり、大電力を常に消費し続ける。従って、特許文献１に開示されている技術は、駆動ライン数の変動による負荷の変動に、十分には対応した技術とは言えない。
【００１０】
本技術は、前記課題に鑑みてなされたものであり、負荷の変動時にリンギングや応答時間の増大を抑制しつつ、消費電力の増大を招くことない表示装置、ＣＭＯＳ演算増幅器及び表示装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本技術の態様の１つは、複数の画素と当該複数の画素を駆動するための複数の駆動ラインとを有する表示部と、前記複数の駆動ラインを介して前記複数の画素を駆動する駆動回路と、前記駆動回路の同時駆動ライン数に応じて前記駆動回路の駆動能力を調整する制御部と、を備える表示装置である。
【００１２】
また、本技術の他の態様の１つは、出力端子に電流を供給するソース電流側出力トランジスタと、前記出力端子からの電流を取り込むシンク電流側出力トランジスタから成るプッシュプル型の出力回路を出力段とし、前記ソース電流側出力トランジスタ及び前記シンク電流側出力トランジスタのサイズ相当値を調整するための調整回路を備えるＣＭＯＳ演算増幅器である。
【００１３】
なお、前記表示装置や前記ＣＭＯＳ演算増幅器は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。また、本技術は前記表示装置を備える表示システム、前記表示装置の構成に対応した工程を有する表示装置の制御方法、前記表示装置の構成に対応した機能をコンピュータに実現させるプログラム、該プログラムを記録したコンピュータ読み取り可能な記録媒体、等としても実現可能である。
【発明の効果】
【００１４】
本技術によれば、表示装置やＣＭＯＳ演算増幅器において、負荷の変動時にリンギングや応答時間の増大を抑制しつつ、消費電力の増大を招くことを防止することができる。なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また付加的な効果があってもよい。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態に係るオペアンプの具体例を示す回路図である。
【図２】出力トランジスタの調整回路の変形例を示す図である。
【図３】第２の実施形態に係る表示装置の構成を説明する図である。
【図４】表示装置の一例としての有機ＥＬ表示装置の構成を示す図である。
【図５】オペアンプの消費電流、オペアンプの出力波形、及びスイッチの選択タイミング示すタイミングチャート、の対応関係を示した図である。
【発明を実施するための形態】
【００１６】
以下、下記の順序に従って本技術を説明する。
（１）第１の実施形態：
（２）第２の実施形態：
（３）まとめ：
【００１７】
（１）第１の実施形態： 
本実施形態に係るＣＭＯＳ演算増幅器としてのオペアンプは、出力端子に電流を供給するソース電流側出力トランジスタと、前記出力端子からの電流を取り込むシンク電流側出力トランジスタから成るプッシュプル型出力回路を出力段としている。
【００１８】
なお、以下では、ソース電流側出力トランジスタとシンク電流側出力トランジスタをまとめて「出力トランジスタ」と記載する場合がある。
【００１９】
本実施形態に係る出力トランジスタは、２以上の複数のトランジスタ素子を有し、当該複数のトランジスタ素子から選択された１以上のトランジスタ素子の組み合わせにより構成される。
【００２０】
ここで、出力トランジスタ全体を仮想的な１つのトランジスタ素子（以下、「仮想トランジスタ素子」と記載する。）とみなしたとき、当該仮想トランジスタ素子のサイズ（チャネル幅（Ｗ）／チャネル長（Ｌ））を「サイズ相当値」と呼び、当該仮想トランジスタ素子のチャネル幅を「チャネル幅相当値」と呼ぶことにする。
【００２１】
サイズ相当値やチャネル幅相当値は、出力トランジスタを構成するトランジスタ素子の数や接続態様を切り替えるための切替回路を用いて、出力トランジスタを構成するトランジスタ素子の数や接続態様を様々に変更することにより調整することができる。サイズ相当値やチャネル幅相当値の調整主体は、オペアンプ内部に設けてもよいし、オペアンプ外部に設けてもよい。
【００２２】
サイズ相当値やチャネル幅相当値を変更すると、仮想トランジスタ素子のサイズやチャネル幅を変更したことと同等の結果が得られる。すなわち、出力トランジスタのサイズ相当値やチャネル幅相当値を調整すると、出力トランジスタに流れる電流量が調整され、ひいてはオペアンプの負荷駆動能力が調整される。
【００２３】
以下、本実施形態に係るＣＭＯＳ演算増幅器としてのオペアンプについて、図１を参照しつつ具体的に説明する。図１は、第１の実施形態に係るオペアンプの具体的な一例を示す回路図である。
【００２４】
同図に示すオペアンプ１００は、差動増幅回路１０、バイアス回路２０及び出力回路３０を備える。
【００２５】
差動増幅回路１０は、電流源１１を構成するＰＭＯＳ Ｍ１、差動対１２を構成するＰＭＯＳ Ｍ２，Ｍ３、及びカレントミラー１３を構成するＮＭＯＳ Ｍ４，Ｍ５を備える。
【００２６】
オペアンプ１００の使用時には、ＰＭＯＳ Ｍ１のゲートにバイアス電圧Ｖｂ１が入力される。これにより、ＰＭＯＳ Ｍ１は、バイアス電圧Ｖｂ１に応じた電流を発生する。
【００２７】
差動対１２を構成するＰＭＯＳ Ｍ２のゲートは、反転入力端子ＩＮＮに接続され、ＰＭＯＳ Ｍ３のゲートは、非反転入力端子ＩＮＰに接続されている。本実施形態では、反転入力端子ＩＮＮは、オペアンプ１００の出力が負帰還され、非反転入力端子ＩＮＰは、当該オペアンプ１００に増幅させるための入力信号を入力される。
【００２８】
カレントミラー１３を構成するＮＭＯＳ Ｍ４，Ｍ５はゲートを互いに接続され、ＮＭＯＳ Ｍ４はドレイン−ゲートをダイオード接続されている。これにより、ＮＭＯＳ Ｍ４，Ｍ５には、ＮＭＯＳ Ｍ４，Ｍ５のサイズ比に応じた電流が流れる。
【００２９】
以上のように構成された差動増幅回路１０においては、反転入力端子ＩＮＮの電圧と非反転入力端子ＩＮＰに入力される電圧の差に比例した電圧Ｖａ１が、点Ｐ１に発生する。この点Ｐ１の電圧が、差動増幅回路１０の出力電圧として出力回路３０に出力される。
【００３０】
なお、差動増幅回路１０の構成は図１の構成に限定されるものではない。例えば、図１には、ＰＭＯＳを用いた差動対１２、ＮＭＯＳを用いたカレントミラー１３、及びＰＭＯＳを用いた電流源１１をそれぞれ示してあるが、差動対１２はＮＭＯＳを用いて構成してもよく、カレントミラー１３はＰＭＯＳを用いて構成してもよく、電流源１１はＮＭＯＳを用いて構成してもよい。
【００３１】
バイアス回路２０は、電流源２１を構成するＰＭＯＳ Ｍ６、スイッチ回路２２を構成するＰＭＯＳ Ｍ７及びＮＭＯＳ Ｍ８、並びに電流源２３を構成するＮＭＯＳ Ｍ９を備える。本実施形態において、スイッチ回路２２はＰＭＯＳ Ｍ７とＮＭＯＳ Ｍ８を向かい合わせに配置した相補型のスイッチ回路の構成としてある。
【００３２】
オペアンプ１００の使用時には、ＰＭＯＳ Ｍ６のゲートにバイアス電圧Ｖｂ２が入力され、ＰＭＯＳ Ｍ７のゲートにバイアス電圧Ｖｂ３が入力され、ＮＭＯＳ Ｍ８のゲートにバイアス電圧Ｖｂ４が入力され、ＮＭＯＳ Ｍ９のゲートにバイアス電圧Ｖｂ５が入力される。
【００３３】
バイアス電圧Ｖｂ２，Ｖｂ５は、ＰＭＯＳ Ｍ６及びＮＭＯＳ Ｍ９にバイアス電流Ｉｂｉａｓが流れるように決定され、バイアス電圧Ｖｂ３，Ｖｂ４は、ＰＭＯＳ Ｍ７に流れる電流Ｉ７とＮＭＯＳ Ｍ８に流れる電流Ｉ８の和が、バイアス電流Ｉｂｉａｓと等しくなるように決定される。
【００３４】
スイッチ回路２２と電流源２３の間の点Ｐ２は、差動増幅回路１０の点P１に接続されており、点Ｐ２には差動増幅回路１０の電圧Ｖａ１が入力される。
【００３５】
電圧Ｖａ１が低下すると、ＮＭＯＳ Ｍ８のゲート−ソース電圧Ｖｇｓ８が増加し、ＮＭＯＳ Ｍ８に流れる電流Ｉ８が増加する。このとき、Ｉ７＝Ｉｂｉａｓ−Ｉ８であるため、ＰＭＯＳ Ｍ７に流れる電流Ｉ７は減少する。この結果、ＰＭＯＳ Ｍ７のソース−ゲート電圧Ｖｓｇ７は減少し、電流源２１とスイッチ回路２２の間の点Ｐ３の電圧Ｖａ２が低下する。
【００３６】
一方、電圧Ｖａ１が上昇すると、ＮＭＯＳ Ｍ８のゲート−ソース電圧Ｖｇｓ８が減少し、ＮＭＯＳ Ｍ８に流れる電流Ｉ８が減少する。このとき、Ｉ７＝Ｉｂｉａｓ−Ｉ８であるため、ＰＭＯＳ Ｍ７に流れる電流Ｉ７は増加する。この結果、ＰＭＯＳ Ｍ７のソース−ゲート電圧Ｖｓｇ７は増加し、点Ｐ３の電圧Ｖａ２が上昇する。
【００３７】
出力回路３０は、ソース電流側出力トランジスタ３１を構成するＰＭＯＳ Ｍ１０，Ｍ１１、シンク電流側出力トランジスタ３２を構成するＮＭＯＳ Ｍ１２，Ｍ１３、調整回路３３，３４、及び位相補償コンデンサ３５，３６を備える。
【００３８】
ソース電流側出力トランジスタ３１とシンク電流側出力トランジスタ３２は、電源ＶｄｄとグランドＶｓｓの間を直列接続するプッシュプル型出力回路を構成し、これら出力トランジスタの接続点である点Ｐ４が出力端子ＯＵＴに接続される。ソース電流側出力トランジスタ３１は出力端子ＯＵＴに電流を供給し、シンク電流側出力トランジスタ３２は出力端子ＯＵＴからの電流を取り込む。
【００３９】
ソース電流側出力トランジスタ３１を構成するＰＭＯＳ Ｍ１０，Ｍ１１の制御端子としてのゲートは、バイアス回路２０の点Ｐ３に接続されており、シンク電流側出力トランジスタ３２を構成するＮＭＯＳ Ｍ１２，Ｍ１３の制御端子としてのゲートは、差動増幅回路１０の点Ｐ１及びバイアス回路２０の点Ｐ２に接続されている。これにより、出力回路３０は、差動増幅回路１０から入力される電圧Ｖａ１をＡＢ級で増幅した電圧を出力端子ＯＵＴに出力する。
【００４０】
調整回路３３は、ソース電流側出力トランジスタ３１のサイズ相当値又はチャネル幅相当値を調整するための回路であり、調整回路３４は、シンク電流側出力トランジスタ３２のサイズ相当値又はチャネル幅相当値を調整するための回路である。
【００４１】
図１に示す回路では、調整回路３３は、ＰＭＯＳ Ｍ１０と電源Ｖｄｄの間に介設されるスイッチＳＷ１として実現され、調整回路３４は、ＮＭＯＳ Ｍ１２とグランドＶｓｓの間に介設されるスイッチＳＷ２として実現される。スイッチＳＷ１，ＳＷ２のオン／オフは、制御部５０によって制御される。制御部５０は、オペアンプ１００の内部に設けてもよいし、外部に設けてもよい。
【００４２】
スイッチＳＷ１がオフに制御されると、ソース電流側出力トランジスタ３１においてＰＭＯＳ Ｍ１１のみが電源Ｖｄｄと点Ｐ４の間を接続し、スイッチＳＷ１がオンに制御されると、ソース電流側出力トランジスタ３１においてＰＭＯＳ Ｍ１０，Ｍ１１が並列に電源Ｖｄｄと点Ｐ４の間を接続する。
【００４３】
ここで、ＰＭＯＳ Ｍ１０のサイズをＷ１０／Ｌ１０とし、ＰＭＯＳ Ｍ１１のサイズをＷ１１／Ｌ１１とすると、スイッチＳＷ１がオフに制御されたときのソース電流側出力トランジスタ３１のサイズ相当値はＷ１１／Ｌ１１で表され、スイッチＳＷ１がオンに制御されたときのソース電流側出力トランジスタ３１のサイズ相当値は、（（Ｗ１０／Ｌ１０）＋（Ｗ１１／Ｌ１１））で表される。
【００４４】
また、スイッチＳＷ１がオフに制御されたときのソース電流側出力トランジスタ３１のチャネル幅相当値はＷ１１で表され、スイッチＳＷ１がオンに制御されたときのソース電流側出力トランジスタ３１のチャネル幅相当値は（Ｗ１０＋Ｗ１１）で表される。
【００４５】
すなわち、スイッチＳＷ１のオン／オフ制御に応じて、ソース電流側出力トランジスタ３１のサイズ相当値やチャネル幅相当値が調整され、結果として、ソース電流側出力トランジスタ３１の出力端子ＯＵＴへの電流供給能力、すなわち、オペアンプ１００の負荷駆動能力が調整される。
【００４６】
同様に、スイッチＳＷ２がオフに制御されると、シンク電流側出力トランジスタ３２においてＮＭＯＳ Ｍ１３のみが点Ｐ４とグランドＶｓｓの間を接続し、スイッチＳＷ２がオンに制御されると、シンク電流側出力トランジスタ３２においてＮＭＯＳ Ｍ１２，Ｍ１３が並列に点Ｐ４とグランドＶｓｓの間を接続する。
【００４７】
ここで、ＮＭＯＳ Ｍ１２のサイズをＷ１２／Ｌ１２とし、ＮＭＯＳ Ｍ１３のサイズをＷ１３／Ｌ１３とすると、スイッチＳＷ２がオフに制御されたときのシンク電流側出力トランジスタ３２のサイズ相当値はＷ１３／Ｌ１３で表され、スイッチＳＷ２がオンに制御されたときのシンク電流側出力トランジスタ３２のサイズ相当値は（（Ｗ１２／Ｌ１２）＋（Ｗ１３／Ｌ１３））で表される。
【００４８】
また、スイッチＳＷ２がオフに制御されたときのシンク電流側出力トランジスタ３２のチャネル幅相当値はＷ１３で表され、スイッチＳＷ２がオンに制御されたときのシンク電流側出力トランジスタ３２のチャネル幅相当値は（Ｗ１２＋Ｗ１３）で表される。
【００４９】
すなわち、スイッチＳＷ２のオン／オフ制御に応じて、シンク電流側出力トランジスタ３２のサイズ相当値やチャネル幅相当値が調整され、結果として、シンク電流側出力トランジスタ３２の出力端子ＯＵＴからの電流取込能力、すなわちオペアンプ１００の負荷駆動能力が調整される。
【００５０】
なお、上述した特許文献１に記載されているオペアンプにおいても、シンク電流側出力トランジスタに流れる電流が調整可能に構成されているが、差動増幅回路を構成する電流源に流れる電流と連動して調整されている。これに対し、本実施形態に係るオペアンプ１００では、差動増幅回路１０の電流源１１に流れる電流は一定であり、出力トランジスタのサイズ相当値の調整と差動増幅回路１０に流れる電流量の変化とが連動することはない。
【００５１】
位相補償コンデンサ３５は、差動増幅回路１０の点Ｐ１と出力端子ＯＵＴの間を接続し、位相補償コンデンサ３６は、バイアス回路２０の点Ｐ３と出力端子ＯＵＴの間を接続する。これら位相補償コンデンサ３５，３６は、オペアンプ１００の電圧利得の周波数特性の複数の極（ファースト・ポール、セカンド・ポール）を、低周波数側に移動させる。
【００５２】
オペアンプ１００では負帰還をかけた開ループであるため、入出力の位相が逆転していると微量のフィードバックでも発振する。そこで、適切な値の位相補償コンデンサ３５，３６を設けて入出力の位相逆転を回避する。これにより、複数の極が近すぎることによるトランジェント的なリンギングの発生、及び、複数の極が遠すぎることによるトランジェント的な過制動、を抑制でき、臨界制動の状態を保つことが出来る。
【００５３】
なお、ソース電流側出力トランジスタ３１の相互コンダクタンスｇｍ３１（不図示）とシンク電流側出力トランジスタ３２の相互コンダクタンスｇｍ３２（不図示）の和をｇｍとし、出力端子ＯＵＴに接続される負荷のトータル容量をＣとしたとき、ソース電流側出力トランジスタ３１とシンク電流側出力トランジスタ３２のサイズ相当値やチャネル幅相当値は、調整の前後でｇｍ／Ｃが変化しないように選択されている。
【００５４】
また、上述したオペアンプ１００のソース電流側出力トランジスタ３１やシンク電流側出力トランジスタ３２においては、ＰＭＯＳ Ｍ１１とＮＭＯＳ Ｍ１３を常時接続とし、ＰＭＯＳ Ｍ１０とＮＭＯＳ Ｍ１２の接続を調整回路３３，３４によって切り替え可能に構成しているが、ソース電流側出力トランジスタ３１やシンク電流側出力トランジスタ３２の構成はこれに限るものではない。
【００５５】
図２は、出力回路の他の例を示す図である。同図では、各出力トランジスタを構成するＭＯＳトランジスタ毎にスイッチを設けてある。このとき、ソース電流側出力トランジスタ３１は、ＰＭＯＳ Ｍ１０のみで電源Ｖｄｄと点Ｐ４の間を接続する状態、ＰＭＯＳ Ｍ１１のみで電源Ｖｄｄと点Ｐ４の間を接続する状態、及び、ＰＭＯＳ Ｍ１０，Ｍ１１の並列接続で電源Ｖｄｄと点Ｐ４の間を接続する状態、の３つの状態を切り替えて実現することが出来る。
【００５６】
また、シンク電流側出力トランジスタ３２は、ＮＭＯＳ Ｍ１２のみで点Ｐ４とグランドＶｓｓの間を接続する状態、ＮＭＯＳ Ｍ１３のみで点Ｐ４とグランドＶｓｓの間を接続する状態、及び、ＮＭＯＳ Ｍ１２，Ｍ１３の並列接続で点Ｐ４とグランドＶｓｓの間を接続する状態、の３つの状態を切り替えて実現することができる。
【００５７】
また、各出力トランジスタを構成するＭＯＳトランジスタの数は、２つに限るものではなく、２以上の任意の数にすることができる。この場合、全てのＭＯＳトランジスタにスイッチを設けてもよいし、一部のＭＯＳトランジスタにスイッチを設けてもよい。
【００５８】
（２）第２の実施形態： 
図３は、第２の実施形態に係る表示装置の構成を説明する図であり、図４は、表示装置の一例としての有機ＥＬ表示装置の構成を示す図である。
【００５９】
図３や図４に示す表示装置２００は、マトリクス状に配列された複数の画素Ｐｘｌ及び複数の画素Ｐｘｌの列毎に設けられた駆動ラインＬ１，Ｌ２，・・・Ｌｎ（図４には、駆動ラインＬ１，Ｌ２，Ｌ３のみ記載）を有する表示部２８０、各駆動ラインの入力側に介設された複数のスイッチＳＷ１，ＳＷ２，・・・，ＳＷｎ（図４には、スイッチＳＷ１，ＳＷ２，ＳＷ３のみ記載）、オペアンプＯｐ、デジタルアナログコンバーター（ＤＡＣ）２４０、及び制御部２５０を備えている。
【００６０】
制御部２５０は、デジタルの画像データやクロック信号等の各種信号を入力されている。制御部２５０は、クロック信号を参照して、適宜のタイミングでデジタルの画像データＤを水平駆動回路２６０（図３には不図示）が備えるラッチ回路２６５（図３には不図示）に入力して記憶させ、適宜のタイミングでラッチ回路２６５を制御してデジタルの画像データＤをＤＡＣ２４０に入力させる制御を行う。
【００６１】
ＤＡＣ２４０は、デジタルの画像データＤをアナログの電圧信号に変換する。具体的には、ＤＡＣ２４０は、複数の階調値に対応する複数の階調電圧と、デジタルの画像データＤとを入力され、複数の階調電圧の中から選択した当該画像データＤの階調値に対応する階調電圧をオペアンプＯｐに入力する。
【００６２】
オペアンプＯｐは、ＤＡＣ２４０から入力される階調電圧を増幅出力する出力バッファとして機能する。オペアンプＯｐは、上述した第１実施形態のオペアンプ１００のように出力段のサイズ相当値又はチャネル幅相当値を可変に構成されている。サイズ相当値又はチャネル幅相当値は、例えば、制御部２５０が出力する制御信号Ｃｔｌによって調整される。
【００６３】
スイッチＳＷ１，ＳＷ２，・・・，ＳＷｎは、オペアンプＯｐの出力信号が入力されるべき駆動ラインを選択するための選択回路として機能する。具体的には、スイッチＳＷ１，ＳＷ２，・・・，ＳＷｎは、駆動ラインＬ１，Ｌ２，・・・Ｌｎ毎に設けられ、対応する駆動ラインとオペアンプＯｐの間の接続をオン／オフ切り替える。この切換は、例えば、制御部２５０の出力する選択信号Ｓｅｌに従って行われる。
【００６４】
なお、図４には、タイミングコントローラＴＣＯＮが制御部２５０を構成する場合を例示してあるが、タイミングコントローラＴＣＯＮは、ＰＡＤに接続された外部のマイクロコンピュータ等の制御主体の制御に応じて制御信号Ｃｔｌを生成してオペアンプＯｐに入力する場合もある。この場合、制御部２５０が直接的なオペアンＯｐの制御主体を構成し、外部の制御主体が間接的なオペアンＯｐの制御主体を構成する。
【００６５】
駆動ラインＬ１，Ｌ２，・・・Ｌｎは、対応する列の各画素に接続されており、垂直駆動回路２７０（図３には不図示）によって選択された行の画素に対し、オペアンプＯｐから入力される信号を入力する。これにより、信号を入力された画素が、画像データに応じた階調値で発光する。
【００６６】
ここで、図５を参照して、オペアンプＯｐが同時駆動する駆動ラインの数と、オペアンプＯｐの調整との関係を説明する。図４には、オペアンプＯｐの消費電流、オペアンプＯｐの出力波形、及びスイッチＳＷ１，ＳＷ２，・・・，ＳＷｎの選択タイミング示すタイミングチャート、の対応関係を示してある。
【００６７】
同図に示すタイミングチャートでは、まず、全スイッチＳＷ１〜ＳＷｎに選択信号Ｓｅｌを入力する全画素選択が行われ、その後、順次にスイッチＳＷ１〜ＳＷｎに選択電圧Ｓｅｌを入力する各画素選択が行われる。全画素選択時には行の全画素に対する基準電圧の書き込み制御が行われ、各画素選択時には行の各画素に対して画像データに応じた電圧を書き込む制御が順次に行われる。
【００６８】
オペアンプの消費電流に示すように、従来は、全画素選択時も各画素選択時も同じ定常電流が流れていた。従来のオペアンプは、出力トランジスタのサイズ相当値又はチャネル幅相当値を調整する機能を有さず、より大きな定常電流を必要とする全画素選択時に合わせて、出力トランジスタのサイズ相当値又はチャネル幅相当値を最適化していたためである。
【００６９】
一方、本実施形態に係るオペアンプＯｐは、全画素選択時は従来と同様の定常電流が流れているが、出力トランジスタのサイズ相当値又はチャネル幅相当値を制御信号Ｃｔｌで調整して、各画素出力時の定常電流を全画素選択時に比べて低くしてある。これにより、従来に比べて消費電力を少なくすることができる。
【００７０】
また、出力トランジスタのサイズ相当値やチャネル幅相当値は、負荷の量に応じて調整される。本実施形態に係る表示装置においては、負荷の量は同時駆動する駆動ラインの数に略比例する。
【００７１】
すなわち、全画素選択時の出力トランジスタのサイズ相当値やチャネル幅相当値は、ｎ本の駆動ラインの同時駆動に最適な電流を出力できる値に調整され、各画素選択時の出力トランジスタのサイズ相当値やチャネル幅相当値は、１本の駆動ラインの駆動に最適な電流を出力できる値に調整される。このように、負荷駆動能力は全画素選択時と各画素出力時の何れも十分にあるため、リンギング特性や応答時間特性が従来に比べて悪化することもない。
【００７２】
（３）まとめ： 
以上説明したＣＭＯＳ演算増幅器としてのオペアンプ１００（オペアンプＯｐ）は、出力端子ＯＵＴに電流を供給するソース電流側出力トランジスタ３１と、出力端子ＯＵＴからの電流を取り込むシンク電流側出力トランジスタ３２から成るプッシュプル型の出力回路３０を出力段とし、ソース電流側出力トランジスタ３１及びシンク電流側出力トランジスタ３２のサイズ相当値を調整するための調整回路３３，３４を備える。すなわち、各状態の負荷に応じたサイズ相当値又はチャネル幅相当値に調整可能に設計し、負荷に応じてサイズ相当値やチャネル幅相当値を調整することにより、負荷の変動時にリンギングや応答時間の増大を抑制しつつ消費電力の増大を防止することができる。
【００７３】
また、上述した表示装置２００は、複数の画素Ｐｘｌと当該複数の画素Ｐｘｌを駆動するための複数の駆動ラインＬ１，Ｌ２，・・・，Ｌｎとを有する表示部２８０と、複数の駆動ラインＬ１，Ｌ２，・・・，Ｌｎを介して複数の画素Ｐｘｌを駆動する水平駆動回路２６０と、前記駆動回路の同時駆動ライン数に応じて前記駆動回路の駆動能力を調整する制御部２５０と、を備える。すなわち、各状態の負荷に応じて駆動回路の駆動能力を調整可能に設計し、駆動回路の同時駆動ライン数に応じて駆動回路の駆動能力を調整することにより、負荷の変動時にリンギングや応答時間の増大を抑制しつつ消費電力の増大を防止することができる。
【００７４】
なお、本技術は上述した実施形態に限られず、上述した実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本技術の技術的範囲は上述した実施形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００７５】
そして、本技術は、以下のような構成を取ることができる。
【００７６】
（Ａ）
複数の画素と当該複数の画素を駆動するための複数の駆動ラインとを有する表示部と、
前記複数の駆動ラインを介して前記複数の画素を駆動する駆動回路と、
前記駆動回路の同時駆動ライン数に応じて前記駆動回路の駆動能力を調整する制御部と、
を備える表示装置。
【００７７】
（Ｂ）
前記制御回路は、前記駆動能力が前記同時駆動ライン数に略比例するように、前記駆動回路を調整する（Ａ）に記載の表示装置。
【００７８】
（Ｃ）
前記駆動回路は、ＣＭＯＳ演算増幅回路を有し、
前記増幅回路は、出力端子に電流を供給するソース電流側出力トランジスタと、前記出力端子からの電流を取り込むシンク電流側出力トランジスタから成るプッシュプル型の出力回路を出力段とし、
前記制御部は、前記ソース電流側出力トランジスタ及び前記シンク電流側出力トランジスタのサイズ相当値を調整して前記駆動回路の駆動能力を調整する
（Ａ）又は（Ｂ）に記載の表示装置。
【００７９】
（Ｄ）
前記ソース電流側出力トランジスタの相互コンダクタンスと前記ソース電流側出力トランジスタの相互コンダクタンスの和と、前記出力回路が駆動する負荷の容量と、の比が前記サイズ相当値の調整の前後で一定である（Ｃ）に記載の表示装置。
【００８０】
（Ｅ）
２つの入力の差を増幅出力する差動増幅回路を備え、
前記出力回路が前記差動増幅回路の出力を増幅して前記出力端子に出力し、
前記サイズ相当値の調整と前記差動増幅回路に流れる電流量の変化とが連動しない（Ｃ）又は（Ｄ）に記載の表示装置。
【００８１】
（Ｆ）
前記出力回路は、ソース電流側出力トランジスタとシンク電流側出力トランジスタを電源とグランドの間に直列接続した構成であり、前記ソース電流側出力トランジスタと前記シンク電流側出力トランジスタの接続点の電圧を出力し、
前記ソース電流側出力トランジスタは、複数のトランジスタ素子を有し、当該複数のトランジスタ素子から前記調整回路が選択した１以上のトランジスタ素子が前記電源と前記シンク電流側出力トランジスタとの間を並列接続し、
前記シンク電流側出力トランジスタは、複数のトランジスタ素子を有し、当該複数のトランジスタ素子から前記調整回路が選択した１以上のトランジスタ素子が前記ソース電流側出力トランジスタと前記グランドとの間を並列接続する（Ｃ）〜（Ｅ）の何れか１つに記載の表示装置。
【００８２】
（Ｇ）
出力端子に電流を供給するソース電流側出力トランジスタと、前記出力端子からの電流を取り込むシンク電流側出力トランジスタから成るプッシュプル型の出力回路を出力段とし、
前記ソース電流側出力トランジスタ及び前記シンク電流側出力トランジスタのサイズ相当値を調整するための調整回路を備えるＣＭＯＳ演算増幅器。
【００８３】
（Ｈ）
複数の画素と当該複数の画素を駆動するための複数の駆動ラインとを有する表示部と、前記複数の駆動ラインを介して前記複数の画素を駆動する駆動回路と、を備える表示装置の制御方法であって、
前記駆動回路の同時駆動ライン数に応じて前記駆動回路の駆動能力を調整する、
表示装置の制御方法。
【符号の説明】
【００８４】
１０…差動増幅回路、１１…電流源、１２…差動対、１３…カレントミラー、２０…バイアス回路、２１…電流源、２２…スイッチ回路、２３…電流源、３０…出力回路、３１…ソース電流側出力トランジスタ、３２…シンク電流側出力トランジスタ、３３…調整回路、３４…調整回路、３５…位相補償コンデンサ、３６…位相補償コンデンサ、５０…制御部、１００…オペアンプ、２００…表示装置、２４０…ＤＡＣ、２５０…制御部、２６０…水平駆動回路、２６５…ラッチ回路、２７０…垂直駆動回路、２８０…表示部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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