(57)【要約】【課題】フローティングボディ型のメモリセルへの読み出し時に、リーク電流の影響を抑制しつつメモリセルへの高速な再書き込みを実行可能な半導体装置を提供する。【解決手段】本発明の半導体装置は、メモリセルＭＣ０と、第１のビット線ＬＢＬと、第２のビット線ＧＢＬと、スイッチＱ１１と、センスアンプＳＡと、センスアンプ駆動回路と、プリチャージ回路Ｑ１０と、制御回路を備えて構成される。読み出し時に読み出した情報をセンスアンプＳＡが保持する第１の期間には、スイッチＱ１１を切断状態にして第１のビット線ＬＢＬをプリチャージし、続く第２の期間には、スイッチＱ１１を介して第１のビット線ＬＢＬを第２のビット線ＧＢＬに接続しつつ第１のビット線ＬＢＬのプリチャージを解除した状態でメモリセルＭＣへの再書き込みを行う。第２の期間には、センスアンプＳＡを第２の電位で駆動した後に第２の電位より駆動能力の低い第１の電位で駆動する。【選択図】図２
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【特許請求の範囲】
【請求項１】
情報を電荷として蓄積するキャパシタと、選択トランジスタとを含むメモリセルと、
前記メモリセルと接続される第１のビット線と、
前記第１のビット線に対応して配置される第２のビット線と、
前記第１のビット線と前記第２のビット線との間の電気的接続を制御するスイッチと、
前記第２のビット線の電位を増幅して保持するセンスアンプと、
前記センスアンプに対し、第１の電位と、当該第１の電位よりも前記センスアンプの駆動能力を向上させる第２の電位と、を選択的に供給するセンスアンプ駆動回路と、
前記第１のビット線を所定のプリチャージ電圧にプリチャージするプリチャージ回路と、
前記メモリセルの読み出し動作時に、前記メモリセルから読み出された情報に対応する電位を前記センスアンプが保持する第１の期間において、前記スイッチにより前記第１のビット線を前記第２のビット線から切り離して前記第１のビット線を前記プリチャージ電位にプリチャージし、前記第１の期間の後の第２の期間において、前記スイッチを介して前記第１のビット線を前記第２のビット線に接続するとともに前記第１のビット線のプリチャージを解除した状態で、前記メモリセルへの再書き込みを行う制御回路と、
を備え、前記制御回路は、前記第２の期間において、前記センスアンプを少なくとも前記第２の電位で駆動するように前記センスアンプ駆動回路を制御することを特徴とする半導体装置。
【請求項２】
前記制御回路は、前記第２の期間において、前記センスアンプを前記第２の電位で駆動した後に前記第１の電位で駆動するように前記センスアンプ駆動回路を制御することを特徴とする請求項１に記載の半導体装置。
【請求項３】
ローカルビット線とグローバルビット線とにより階層化されたビット線構成を更に備え、
前記第１のビット線は前記ローカルビット線であり、前記第２のビット線は前記グローバルビット線であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記センスアンプは、前記グローバルビット線と、当該グローバルビット線と相補対をなす相補グローバルビット線とが接続された差動型の構成を有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記センスアンプは、複数のＰＭＯＳトランジスタ及び複数のＮＭＯＳトランジスタを含んで構成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数のＰＭＯＳトランジスタの各ソースに接続される第１の配線と、
前記複数のＮＭＯＳトランジスタの各ソースに接続される第２の配線と、
を更に備え、
前記第１の配線を介して、前記第１の電位である第１正電位と前記第２の電位である第２正電位が選択的に供給され、
前記第２の配線を介して、前記第１の電位である第１負電位と前記第２の電位である第２負電位が選択的に供給される、
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記プリチャージ電圧は、前記メモリセルのハイレベルの情報に対応する電位と、前記メモリセルのローレベルの情報に対応する電位との中間電位に設定されることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記メモリセルを前記ローカルビット線と選択的に接続するワード線を更に備え、
選択された前記メモリセルに対応する前記ワード線は、前記第１の期間と前記第２の期間とにおいて選択状態に駆動されることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記スイッチは、トランジスタで構成されることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記選択トランジスタは、フローティングボディ構造のトランジスタであることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フローティングボディ構造の選択トランジスタを含むメモリセルを採用した半導体装置に関するものである。
【背景技術】
【０００２】
近年、ＤＲＡＭ(Dynamic Random Access Memory)等の半導体装置において、メモリセルの高集積化を実現するためのトランジスタ構造として、例えば、ＳＯＩ(Silicon on Insulator)構造を用いたフローティングボディ型のトランジスタが知られている。フローティングボディ型のトランジスタは、ＳＯＩ基板上に絶縁膜を挟んで配置したソース及びドレインの間のボディが完全空乏化し、電気的に浮いた状態（フローティング状態）で動作する（例えば、特許文献１参照）。一方、フローティングボディ型のトランジスタを用いてメモリセルを構成する場合、その構造上、ソース・ドレイン間のリーク電流が生じやすいため、リーク電流の影響によってメモリセルのキャパシタの蓄積電荷が消失することを防止するための対策が必要となる。例えば、特許文献１（図１１）には、メモリセルの読み出し動作時に、ビット線の電位をセンス増幅した後、センスアンプ内で増幅された状態を保ちつつ、相補ビット線をセンスアンプから切り離して所定の電位にプリチャージする制御手法が提案されている。これにより、ハイの情報を保持するメモリセルからビット線を介してローの情報を保持するメモリセルに対するリーク電流の影響を抑えることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１４６１０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般に、ＤＲＡＭにおいてメモリセルの読み出し動作を実行したとき、読み出し対象のメモリセルに対して再書き込みを行う必要がある。しかし、上述の制御手法のように、ビット線をプリチャージした状態を保つことになると、メモリセルの再書き込み動作を実行できないことが問題となる。この場合、読み出し動作の実行後、プリチャージコマンドの発行を待ち、その際にメモリセルの再書き込み動作を実行してから通常のプリチャージ動作に移行する制御も可能である。しかしながら、このような制御を行うと、ビット線を経由してメモリセルへの再書き込みを行った後に、あらためてビット線をプリチャージする動作が必要となり、その分だけ時間を要することになる。これにより、フローティングボディ型のメモリセルを採用したＤＲＡＭにおいてリーク電流を抑制できたとしても、ＤＲＡＭの高速な仕様の実現に支障を来すという課題がある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の半導体装置は、情報を電荷として蓄積するキャパシタと、選択トランジスタとを含むメモリセルと、前記メモリセルと接続される第１のビット線と、前記第１のビット線に対応して配置される第２のビット線と、前記第１のビット線と前記第２のビット線との間の電気的接続を制御するスイッチと、前記第２のビット線の電位を増幅して保持するセンスアンプと、前記センスアンプに対し、第１の電位と、当該第１の電位よりも前記センスアンプの駆動能力を向上させる第２の電位と、を選択的に供給するセンスアンプ駆動回路と、前記第１のビット線を所定のプリチャージ電圧にプリチャージするプリチャージ回路と、前記メモリセルの読み出し動作時に、前記メモリセルから読み出された情報に対応する電位を前記センスアンプが保持する第１の期間に、前記スイッチにより前記第１のビット線を前記第２のビット線から切り離して前記第１のビット線を前記プリチャージ電位にプリチャージし、前記第１の期間の後の第２の期間に、前記スイッチを介して前記第１のビット線を前記第２のビット線に接続するとともに前記第１のビット線のプリチャージを解除した状態で、前記メモリセルへの再書き込みを行う制御回路とを備えて構成される。本発明の半導体装置において、前記制御回路は、前記第２の期間において、前記センスアンプを少なくとも前記第２の電位で駆動するように前記センスアンプ駆動回路を制御する。
【０００６】
本発明の半導体装置によれば、メモリセルの読み出し動作の際、その読み出し情報をセンスアンプが保持する第１の期間には、スイッチを切り離した状態で第１のビット線をプリチャージ電位にプリチャージすることによりフローティングボディ構造の選択トランジスタのリーク電流の影響を抑制し、その後の第２の期間には、第１のビット線のプリチャージを解除してスイッチを介してメモリセルへの再書き込みを行う。このとき、第２の期間においてセンスアンプに対して供給される電位が第２の電位から第１の電位に遷移するように制御されるので、センスアンプの駆動能力を高めて電位の変化を急峻にし、これによりメモリセルの再書き込みに要する時間を短縮することができる。なお、本発明は、特に、ローカルビット線とグローバルビット線と階層化されたビット線構成を有する半導体装置に対して有効に適用することができる。
【発明の効果】
【０００７】
以上述べたように、本発明によれば、フローティングボディ型のメモリセルを有する半導体装置において、メモリセルの読み出し後にリーク電流の影響を抑制するための制御を導入したとしても、それに起因してメモリセルの再書き込み時間が長くなることを防止し、メモリセルへの再書き込みを速やかに実行して高速動作が可能な半導体装置を実現することができる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態のＤＲＡＭの全体構成を示すブロック図である。
【図２】図１のメモリセルアレイのうちの部分的な回路構成の一例を示す図である。
【図３】フローティングボディ型のメモリセルの模式的な断面構造例を示す図である。
【図４】センスアンプ及びその周辺のセンスアンプ駆動回路の構成を示す図である。
【図５】第１実施形態と対比するため、第１実施形態のＤＲＡＭの読み出し動作後の再書き込み動作時にセンスアンプのオーバードライブ動作を行わない場合の動作波形を比較例として示す図である。
【図６】第１実施形態のＤＲＡＭの読み出し動作に関し、第１実施形態の制御を適用した場合の動作波形を示す図である。
【図７】第２実施形態のＤＲＡＭにおいて、メモリセルに対する読み出し動作を行う場合の動作波形を示す図である。
【図８】第２実施形態のＤＲＡＭにおいて、メモリセルに対する書き込み動作を行う場合の動作波形を示す図である。
【発明を実施するための形態】
【０００９】
本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下では、半導体装置の一例としてのＤＲＡＭ（Dynamic Random Access Memory）に対して本発明を適用した２つの実施形態について順次説明する。
【００１０】
［第１実施形態］
以下、本発明を適用した第１実施形態のＤＲＡＭの構成及び動作について説明する。図１は、第１実施形態のＤＲＡＭの全体構成を示すブロック図である。図１に示すＤＲＡＭは、メモリセルアレイ１０、Ｘデコーダ・Ｘタイミング生成回路１１、Ｙデコーダ・Ｙタイミング生成回路１２、データ制御回路１３、データラッチ回路１４、入出力インターフェース１５、内部クロック生成回路１６、制御信号生成回路１７、ＤＬＬ（Delay Locked Loop）回路１８を含んで構成される。
【００１１】
メモリセルアレイ１０は、複数のワード線ＷＬと複数のローカルビット線ＬＢＬとの交点に設けられた複数のメモリセルＭＣを含む。複数のメモリセルＭＣとしては、フローティングボディ構造の採用を前提とするが、具体的な構造については後述する。また、メモリセルアレイ１０のビット線構成は、下位階層のローカルビット線ＬＢＬと上位階層のグローバルビット線ＧＢＬ（図２）とに階層化されているものとする。メモリセルアレイ１０は、それぞれ独立に制御可能な複数のバンク（ＢＡＮＫ）に区分されている。図１の例では、ｍ＋１個（ｍは整数）のバンク（ＢＡＮＫ＿０〜ＢＡＮＫ＿ｍ）が設けられている。各々のバンクには、それぞれ、Ｘ制御回路１０１及びＹ制御回路１０２が設けられている。また、各々のバンクの周囲には、後述のセンスアンプ群や、ワード線ＷＬを駆動するサブワードドライバ群などが配置されている。
【００１２】
メモリセルアレイ１０は、データ転送用のバスＢ３を介してデータラッチ回路１４に接続されている。データラッチ回路１４は、データ転送用のバスＢ２を介して入出力インターフェース１５に接続されている。入出力インターフェース１５は、データ転送用のバスＢ１を介して外部との間でデータ入出力（ＤＱ）を行うとともに、データストローブ信号ＤＱＳ、／ＤＱＳの入出力を行う。バスＢ１、Ｂ２、Ｂ３を経由したデータ転送は、データ制御回路１３によって制御され、入出力インターフェース１５における出力タイミングは、外部からのクロック信号ＣＫ、／ＣＫを供給されるＤＬＬ回路１８によって制御されている。また、Ｘデコーダ・Ｘタイミング生成回路１１は各バンクのＸ制御回路１０１を制御し、Ｙデコーダ・Ｙタイミング生成回路１２は各バンクのＹ制御回路１０２を制御する。
【００１３】
内部クロック生成回路１６は、外部からのクロック信号ＣＫ、／ＣＫ及びクロックイネーブル信号ＣＫＥに基づいて内部クロックを生成し、ＤＲＡＭの各部に供給する。制御信号生成回路１７は、外部からのチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥに基づいて制御信号を生成し、ＤＲＡＭの各部に供給する。なお、Ｘデコーダ・Ｘタイミング生成回路１１、Ｙデコーダ・Ｙタイミング生成回路１２、データ制御回路１３には、外部からのアドレスＡＤＤ及びバンクアドレスＢＡが供給される。
【００１４】
次に、第１実施形態のＤＲＡＭにおいて、図１のメモリセルアレイ１０の要部の構成及び動作について説明する。図２は、図１のメモリセルアレイ１０の部分的な回路構成の一例を示している。図２の回路構成は、メモリセルアレイ１０内で１本のローカルビット線ＬＢＬとそれに隣接して接続される２個のメモリセルＭＣ０、ＭＣ１の部分及びその周辺の回路を含む範囲に対応する。一方のメモリセルＭＣ０は、ワード線ＷＬ０とローカルビット線ＬＢＬの交点に形成され、他方のメモリセルＭＣ１はワード線ＷＬ１とローカルビット線ＬＢＬの交点に形成される。なお、図２では２個のメモリセルＭＣ０、ＭＣ１のみを示しているが、実際には各１本のローカルビット線ＬＢＬに所定数のメモリセルＭＣが接続されるとともに、メモリセルＭＣと同数のワード線ＷＬが配置されている。
【００１５】
メモリセルアレイ１０内の各メモリセルＭＣ（メモリセルＭＣ０、ＭＣ１を含む）は、フローティングボディ型選択トランジスタ（以下、単に選択トランジスタと呼ぶ）Ｑ０と、ハイ又はローの２値情報を電荷として蓄積するキャパシタＣｓとを直列接続して構成される。ここで、図３は、フローティングボディ型のメモリセルＭＣの模式的な断面構造例を示している。図３に示す構造例においては、Ｐ型シリコン基板２０には基板電圧ＶＢＢが印加され、その上部に素子分離絶縁膜２１が形成されている。素子分離絶縁膜２１の上部には、選択トランジスタＱ０のトランジスタ構造として、ソースとなるＮ型不純物層２２と、ドレインとなるＮ型不純物層２３とが形成されるとともに、ソース及びドレインの間には完全空乏状態で動作するフローティングボディ２４が形成されている。一方のＮ型不純物層２２は上層のローカルビット線ＬＢＬに接続され、他方のＮ型不純物層２３は、キャパシタＣｓの一方の電極である蓄積電極２７に接続されている。キャパシタＣｓの他方の電極であるプレート電極２８は誘電体膜を挟んで蓄積電極２７に対向し、上層のプレート電圧ＶＰＬＴの配線に接続されている。また、Ｎ型不純物層２２、２３に挟まれたフローティングボディ２４の上方には、ゲート誘電体膜２５を挟んで、ワード線ＷＬに接続されるゲート電極２６が形成されている。
【００１６】
図３に示すフローティングボディ型のメモリセルＭＣの構造上の特徴は、選択トランジスタＱ０のソース及びドレイン（Ｎ型不純物層２２、２３）とフローティングボディ２４の各形成領域が、素子分離絶縁膜２１を介してＰ型シリコン基板２０と分離されている点である。これにより、フローティングボディ２４がフローティング状態となっている。素子分離絶縁膜２１の上部のＮ型不純物層２２、２３及びフローティングボディ２４が形成されるシリコン層は、特に制限されないが例えば５０ｍｍ以下の厚さで形成される。この場合、フローティングボディ２４は完全空乏状態で動作し、Ｐ型シリコンの中性領域は存在しない。ただし、図３に示すフローティングボディ構造は、ソース・ドレイン間の電流リークが生じやすいため、それによってメモリセルＭＣのキャパシタＣｓの蓄積電荷が消失することへの対策が必要となるが、詳細については後述する。
【００１７】
図２に戻って、トランジスタＱ１０は、ゲートに印加されるプリチャージ信号ＰＣＧに応じて、ローカルビット線ＬＢＬをプリチャージ電圧ＶＢＬＲにプリチャージする役割がある。プリチャージ電圧ＶＢＬＲは、例えば、電源電圧とグランド電位の中間電位に設定される。プリチャージ信号ＰＣＧをハイレベルに制御することにより、ローカルビット線ＬＢＬをプリチャージ電圧ＶＢＬＲにプリチャージすることができる。第１実施形態では、プリチャージ動作時に加えて、アクティブ動作後の所定期間においても、ローカルビット線ＬＢＬをプリチャージ電圧ＶＢＬＲにプリチャージする制御が行われる。
【００１８】
トランジスタＱ１１は、ゲートに印加される制御信号ＳＨＲに応じて、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの接続状態を制御する階層スイッチである。制御信号ＳＨＲがハイのときは、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬが電気的に接続され、制御信号ＳＨＲがローのときは、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬが電気的に切り離される。
【００１９】
なお、プリチャージ信号ＰＣＧ及び制御信号ＳＨＲは、図１のＸデコーダ・Ｘタイミング生成回路１１により生成される。
【００２０】
グローバルビット線ＧＢＬの一端には、センスアンプＳＡが接続されている。センスアンプＳＡは、グローバルビット線ＧＢＬと、このグローバルビット線ＧＢＬと相補対をなすグローバルビット線／ＧＢＬとに接続され、それぞれの差電圧を増幅して保持する差動型の構成を有する。第１実施形態では、センスアンプＳＡに対して２系統の電位を供給するオーバードライブ方式の採用を前提としている。ここで、図４を参照して、センスアンプＳＡ及びその周辺のセンスアンプ駆動回路ＳＡＤの構成について説明する。なお、センスアンプ駆動回路ＳＡＤからの電位は複数のセンスアンプＳＡに対して共通に供給されるので、図４の回路部分には複数のセンスアンプＳＡが含まれる。
【００２１】
図４に示すように、各々のセンスアンプＳＡは、２個のＰＭＯＳトランジスタ及び２個のＮＭＯＳトランジスタから構成される１対のインバータの入出力を互いにクロスカップルして構成されている。センスアンプＳＡの２つの入力ノードには、１対のグローバルビット線ＧＢＬ、／ＧＢＬが接続されている。図４の上下には、センスアンプＳＡの２個のＰＭＯＳトランジスタに高電位の電源を供給する共通ソース線ＣＳＰと、センスアンプＳＡの２個のＮＭＯＳトランジスタに低電位の電源を供給する共通ソース線ＣＳＮが配置されている。ＰＭＯＳ用の共通ソース線ＣＳＰの一端には通常動作用ドライバＤＰ１及びオーバードライブ用ドライバＤＰ２として機能する２個のＰＭＯＳトランジスタが設けられ、ＮＭＯＳ用の共通ソース線ＣＳＮの一端には通常動作用ドライバＤＮ１及びオーバードライブ用ドライバＤＮ２として機能する２個のＮＭＯＳトランジスタが設けられている。
【００２２】
ＰＭＯＳ用の共通ソース線ＣＳＰの側において、通常動作用ドライバＤＰ１は、ゲートに印加される制御信号ＳＰ１に応じて共通ソース線ＣＳＰにアレイ電圧ＶＡＲＹを供給し、オーバードライブ用ドライバＤＰ２は、ゲートに印加される制御信号ＳＰ２に応じて共通ソース線ＣＳＰにアレイ電圧ＶＡＲＹより高いオーバードライブ電圧ＶＯＤを供給する。また、ＮＭＯＳ用の共通ソース線ＣＳＮの側において、通常動作用ドライバＤＮ１は、ゲートに印加される制御信号ＳＮ１に応じて共通ソース線ＣＳＮにグランド電位ＶＳＳを供給し、オーバードライブ用ドライバＤＮ２は、ゲートに印加される制御信号ＳＮ２に応じて共通ソース線ＣＳＮにグランド電位ＶＳＳより低い負電圧ＶＫＫを供給する。かかる構成により、センスアンプＳＡの通常動作時は、センスアンプＳＡがアレイ電圧ＶＡＲＹ及びグランド電位ＶＳＳで駆動される一方、センスアンプＳＡのオーバードライブ動作時は、センスアンプＳＡがオーバードライブ電圧ＶＯＤ及び負電圧ＶＫＫで駆動され、センスアンプＳＡの駆動能力が増大する。
【００２３】
次に、第１実施形態のＤＲＡＭの読み出し動作時の制御について説明する。第１実施形態の制御では、読み出し動作後の再書き込み動作時にセンスアンプＳＡのオーバードライブ動作を行う点が特徴的である。ここで、第１実施形態と対比するため、図５には、再書き込み動作時にセンスアンプＳＡのオーバードライブ動作を行わない場合の動作波形を比較例として示し、図６には、第１実施形態の制御を適用した場合の動作波形を示す。図５及び図６は、図２の構成のうち、一方のメモリセルＭＣ０がハイの情報を保持し、他方のメモリセルＭＣ１がローの情報を保持する状況で、メモリセルＭＣ０が保持する情報を読み出す際の動作波形に対応する。よって、図５及び図６の動作波形は、後半の期間Ｔａの動作波形を除いて互いに共通であるため、以下において期間Ｔａに至るまでの説明については図５及び図６の両方に共通である。
【００２４】
図５及び図６の初期時点では、ローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬはプリチャージされた状態にある。また、階層スイッチであるトランジスタＱ１１がオフに保たれ、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬが切り離された状態にある。その後、タイミングｔ０でアクティブコマンドＡＣＴが発行されると、メモリセルＭＣ０の読み出し動作が開始される。このとき、プリチャージ信号ＰＣＧはローに制御されてローカルビット線ＬＢＬのプリチャージが解除されるとともに、制御信号ＳＨＲがハイに制御されてローカルビット線ＬＢＬとグローバルビット線ＧＢＬがトランジスタＱ１１を介して接続される。また、ワード線ＷＬ０が選択状態（ハイレベル）に駆動される。これにより、ハイの情報を保持するメモリセルＭＣ０からローカルビット線ＬＢＬに微小な電位が読み出され、その電位がトランジスタＱ１１を介してグローバルビット線ＧＢＬに伝送される。なお、この時点でグローバルビット線ＧＢＬのプリチャージも解除されている。
【００２５】
次いで、センスアンプＳＡが駆動される。すなわち、センスアンプ駆動回路ＳＡＤ（図４）において１対のオーバードライブ用ドライバＤＰ２、ＤＮ２が活性化され、センスアンプＳＡに対し、１対の共通ソース線ＣＳＰ、ＣＳＮからオーバードライブ電圧ＶＯＤ、及び負電圧ＶＫＫが供給される。そして、所定時間の経過後、センスアンプ駆動回路ＳＡＤの状態が切り替わって１対の通常動作用ドライバＤＰ１、ＤＮ１が活性化され、センスアンプＳＡに対する電源供給はアレイ電圧ＶＡＲＹ及びグランド電位ＶＳＳへと変化する。
【００２６】
その後、第１実施形態では、タイミングｔ１以降、フローティングボディ型のメモリセルＭＣにおけるリーク電流への対策のための制御を行う。具体的には、タイミングｔ１で、プリチャージ信号ＰＣＧをハイに、制御信号ＳＨＲをローにそれぞれ制御することで、ローカルビット線ＬＢＬはグローバルビット線ＧＢＬから切り離された状態でプリチャージ電圧ＶＢＬＲにプリチャージされる。このとき、ワード線ＷＬ０は選択状態に保たれるので、読み出し対象のメモリセルＭＣ０の電位もプリチャージ電圧ＶＢＬＲまで低下するが、グローバルビット線ＧＢＬについては、センスアンプＳＡによるセンス増幅時の電位を保持し続ける。ここで、ローカルビット線ＬＢＬの電位がプリチャージ電圧ＶＢＬＲのレベルに遷移するので、メモリセルＭＣ０と共通のローカルビット線ＬＢＬに接続されるメモリセルＭＣ１のリーク電流が抑制され、メモリセルＭＣ１が保持するローの情報の消失を防ぐことができる。
【００２７】
一方、第１実施形態における再書き込み動作については、アクティブコマンドＡＣＴの発行時ではなく、上述のリーク電流の対策のための制御の後、プリチャージコマンドＰＲＥの発行を待ってから行うように制御される。上述したように、プリチャージコマンドＰＲＥに関連する期間Ｔａにおいては、図５の比較例と図６の第１実施形態では異なる制御が実行される。まず、図５及び図６において、期間Ｔａに移行後のタイミングｔ２でプリチャージ信号ＰＣＧをローに、制御信号ＳＨＲをハイにそれぞれ制御することで、ローカルビット線ＬＢＬのプリチャージを解除しつつローカルビット線ＬＢＬとグローバルビット線ＧＢＬが接続される。このとき、図５では、センスアンプＳＡに接続される１対の共通ソース線ＣＳＰ、ＣＳＮの各電位が、それまでのアレイ電圧ＶＡＲＹ及びグランド電位ＶＳＳに保たれる。よって、センスアンプＳＡの通常時の駆動能力に対応して、ローカルビット線ＬＢＬの電位が比較的緩やかに上昇する。これに伴い、メモリセルＭＣ０にハイの情報が再書き込みされ、その直後のタイミングｔ５でセンスアンプＳＡが非活性となる。
【００２８】
これに対し、図６では、上述の１対の共通ソース線ＣＳＰ、ＣＳＮの各電位が、タイミングｔ２でオーバードライブ電圧ＶＯＤ及び負電圧ＶＫＫに変化する。よって、センスアンプＳＡの駆動能力が増大し、図５に比べてローカルビット線ＬＢＬが急峻に上昇する。これに伴い、図５に比べて短時間でメモリセルＭＣ０にハイの情報が再書き込みされる。そして、所定時間が経過したタイミングｔ３で、１対の共通ソース線ＣＳＰ、ＣＳＮの各電位が再びアレイ電圧ＶＡＲＹ及びグランド電位ＶＳＳに戻され、センスアンプＳＡが通常の駆動能力に戻る。さらに、その直後のタイミングｔ４でセンスアンプＳＡが非活性となる。なお、図６のタイミグｔ３、ｔ４は、図５のタイミングｔ５よりも先行している。
【００２９】
なお、図６では、期間Ｔａ内において、１対の共通ソース線ＣＳＰ、ＣＳＮの各電位がアレイ電圧ＶＡＲＹ及びグランド電位ＶＳＳから、一度オーバードライブ電圧ＶＯＤ及び負電圧ＶＫＫに変化した後、再びアレイ電圧ＶＡＲＹ及びグランド電位ＶＳＳに戻る例を示したが、かかる電位変化に限られることなく上述のオーバードライブ駆動を適用することができる。例えば、図６の変形例として、センス期間中にオーバードライブ電圧ＶＯＤ及び負電圧ＶＫＫを印加し続ける方法がある。すなわち、タイミングｔ０〜ｔ１の期間のセンスアンプＳＡの駆動時に、１対の共通ソース線ＣＳＰ、ＣＳＮの各電位が最初にオーバードライブ電圧ＶＯＤ及び負電圧ＶＫＫに変化した後、その状態を保ちながら、期間Ｔａ内において、アレイ電圧ＶＡＲＹ及びグランド電位ＶＳＳに遷移することなくセンスアンプＳＡが非活性となるような制御を採用してもよい。
【００３０】
図５及び図６の期間Ｔａにおいて、メモリセルＭＣ０への再書き込みの完了後は、いずれも初期時点と同じ状態になる。すなわち、ローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬをプリチャージした後、ワード線ＷＬ０を非選択（ローレベル）に制御し、トランジスタＱ１１によりローカルビット線ＬＢＬとグローバルビット線ＧＢＬが互いに切り離される。この状態で、後続のアクティブコマンドＡＣＴの発行を待つように制御される。
【００３１】
第１実施形態の制御を採用することにより、リーク電流の対策のための制御後の期間Ｔａにおいて、プリチャージ動作に先立ってメモリセルＭＣ０にハイの情報を再書き込みする際、再書き込み時間の短縮が可能となる。すなわち、再書き込み動作時にセンスアンプＳＡの駆動能力を高めることで、ローカルビット線ＬＢＬの電位の変化も急峻になり、これに連動してメモリセルＭＣ０の電位の変化も急峻になる。ここで、ＤＲＡＭに規定される期間ｔＲＰは、プリチャージコマンドＰＲＥの発行から後続のアクティブコマンドＡＣＴの発行までに要する時間を示す。図５の制御によれば、第１実施形態の図６に比べて長い再書き込み時間を要するので、その分だけ後続のアクティブコマンドＡＣＴの発行が遅れ、所望の期間ｔＲＰを実現することは困難である。これに対し、第１実施形態の制御を適用すれば、再書き込み時間を短縮して所望の期間ｔＲＰを容易に実現することができる。
【００３２】
第１実施形態の効果を検証するために、図５及び図６のそれぞれの再書き込み時間をシミュレーションにより求めた。その結果、実際に想定される共通の回路条件に対し、図５の場合の再書き込み時間は約６ｎｓとなり、図６の場合の再書き込み時間は約３ｎｓとなることが確認された。すなわち、センスアンプＳＡのオーバードライブ動作を含む第１実施形態の制御を適用することにより、再書き込み時間をほぼ半減できることが確認された。
【００３３】
［第２実施形態］
以下、本発明を適用した第２実施形態のＤＲＡＭの構成及び動作について説明する。第２実施形態において、図１のＤＲＡＭの全体構成と、図２のメモリセルアレイ１０の部分的な回路構成と、図３のメモリセルＭＣの模式的な断面構造例と、図４のセンスアンプＳＡ及びその周辺のセンスアンプ駆動回路ＳＡＤの構成については、いずれも第１実施形態と共通であるため説明を省略する。
【００３４】
次に、第２実施形態のＤＲＡＭの制御について説明する。図２の構成において、一方のメモリセルＭＣ０がハイの情報を保持し、他方のメモリセルＭＣ１がローの情報を保持する状況は、第１実施形態と同様である。第２実施形態において、図７は、メモリセルＭＣ０に対する読み出しみ動作を行う場合の動作波形の例を示し、図８は、メモリセルＭＣ０に対する書き込み動作を行う場合の動作波形の例を示している。
【００３５】
まず、図７の読み出し動作において、初期時点の状態は、第１実施形態の図６と同様である。また、アクティブコマンドＡＣＴが発行されるタイミングｔ１０からタイミングｔ１１にかけての動作波形についても、第１実施形態の図６と同様である。一方、図７においては、図６とは異なり、タイミングｔ１１でワード線ＷＬ０が非選択に制御される。また、プリチャージ信号ＰＣＧをハイに、制御信号ＳＨＲをローにそれぞれ制御することで、ローカルビット線ＬＢＬはグローバルビット線ＧＢＬから切り離された状態でプリチャージ電圧ＶＢＬＲにプリチャージされる。一方、タイミングｔ１１以降も、センスアンプＳＡ及びグローバルビット線ＧＢＬは、それ以前の状態を保ち続ける。
【００３６】
その後、所定のタイミングでリードコマンドＲＤが発行されると、センスアンプＳＡに保持されている情報がＹ制御回路１０２（図１）に伝送される。このとき、図７に示す各動作波形は、そのままの状態を維持する。その後、期間Ｔｂに移行してプリチャージコマンドＰＲＥが発行され、グローバルビット線ＧＢＬ及び共通ソース線ＣＳＰ、ＣＳＮがプリチャージされる。
【００３７】
次に、図８の書き込み動作において、初期時点からタイミングｔ１０、ｔ１１を経由してタイミングｔ１２に至るまでの動作波形については、図７の読み出し動作と同様である。一方、タイミングｔ１２でライトコマンドＷＴが発行されると、プリチャージ信号ＰＣＧはローに制御されてローカルビット線ＬＢＬのプリチャージが解除されるとともに、制御信号ＳＨＲがハイに制御されてローカルビット線ＬＢＬとグローバルビット線ＧＢＬが接続される。このとき、Ｙ制御回路１０２から入力される情報がセンスアンプＳＡからグローバルビット線ＧＢＬ、トランジスタＱ１１、ローカルビット線ＬＢＬを経由して伝送される。この場合、ワード線ＷＬ０が選択状態にあるため、上述の情報がメモリセルＭＣ０に書き込まれる。図８の例では、メモリセルＭＣ０にローの情報が書きまれる場合を示している。
【００３８】
メモリセルＭＣ０への書き込みが完了すると、プリチャージ信号ＰＣＧ、制御信号ＳＨＲ、ワード線ＷＬ０は初期時点と同じ状態に戻る。これにより、ローカルビット線ＬＢＬがプリチャージ電圧ＶＢＬＲにプリチャージされ、これ以降の動作波形については、期間Ｔｂを含めて図７と同様となる。ここで、図７及び図８の動作波形を第１実施形態の図６の動作波形と比べると、第１実施形態の期間Ｔａにおける再書き込み動作は第２実施形態の期間Ｔｂにおいては実行する必要がないことがわかる。
【００３９】
第２実施形態の制御を採用することにより、リーク電流の対策のための制御後、第１実施形態とは異なり、プリチャージ動作に先立つ再書き込み動作は不要となる。すなわち、リードコマンドＲＤが発行される場合はメモリセルＭＣ０の状態は保持され、ライトコマンドＷＴが発行される場合は、その時点で階層スイッチを介してメモリセルＭＣ０に情報が書き込まれるので、いずれの場合にもプリチャージ動作に先立ってメモリセルＭＣ０に再書き込みを行う必要がない。よって、その後のプリチャージ動作を短時間で実行することができる。
【００４０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、本発明は、半導体装置としてのＤＲＡＭに限られることなく、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）等に対して適用することができる。
【符号の説明】
【００４１】
１０…メモリセルアレイ
１１…Ｘデコーダ・Ｘタイミング生成回路
１２…Ｙデコーダ・Ｙタイミング生成回路
１３…データ制御回路
１４…データラッチ回路
１５…入出力インターフェース
１６…内部クロック生成回路
１７…制御信号生成回路
１８…ＤＬＬ回路
２０…Ｐ型シリコン基板
２１…素子分離絶縁膜
２２、２３…Ｎ型不純物層
２４…フローティングボディ
２５…ゲート誘電体膜
２６…ゲート電極
２７…蓄積電極
２８…プレート電極
ＭＣ…メモリセル
ＷＬ…ワード線
ＬＢＬ…ローカルビット線
ＧＢＬ、／ＧＢＬ…グローバルビット線
ＳＡ…センスアンプ
ＳＡＤ…センスアンプ駆動回路
ＤＰ１、ＤＮ１…通常動作用ドライバ
ＤＰ２、ＤＮ２…オーバードライブ用ドライバ
Ｑ１０、Ｑ１１…トランジスタ
ＣＳＰ、ＣＳＮ…共通ソース線
ＳＨＲ…制御信号
ＰＣＧ…プリチャージ信号
ＶＢＬＲ…プリチャージ電圧
ＶＯＤ…オーバードライブ電圧
ＶＡＲＹ…アレイ電圧
ＶＳＳ…グランド電位
ＶＫＫ…負電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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