(57)【要約】【課題】Ｈ．２６４圧縮符号化方式で定義されているＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数を、ハードウェアを用いて簡易かつ高速に導出することが可能な画像処理装置を得る。【解決手段】画像処理装置は、入力値Ｘに対して近似的に１／３の乗算を行う１／３乗算回路３２を備え、１／３乗算回路３２は、ループ処理によって所定の演算を複数回繰り返して実行可能なループ演算回路４１と、ループ演算回路４１におけるループ処理の必要回数を設定する設定回路４０と、を有し、ループ演算回路４１は、入力値Ｘが入力されるレジスタ５２と、レジスタ５２からの出力値に対して右方向への２ビットシフトを行うビットシフト回路５３と、入力値Ｘとビットシフト回路５３からの出力値とを加算して、その加算値をレジスタ５２に入力する加算回路５１と、を含む。【選択図】図４
2014187539.tif 000002
【特許請求の範囲】
【請求項１】
動画像の圧縮符号化におけるＮＡＬ（Network
Abstraction Layer）パケットの生成において、ＮＡＬパケットに含める所定のパラメータを導出する画像処理装置であって、
入力値に対して近似的に１／３の乗算を行う１／３乗算回路を備え、
前記１／３乗算回路は、
ループ処理によって所定の演算を複数回繰り返して実行可能なループ演算回路と、
前記ループ演算回路におけるループ処理の必要回数を設定する設定回路と、
を有し、
前記ループ演算回路は、
入力値が入力されるレジスタと、
前記レジスタからの出力値に対して右方向への２ビットシフトを行うビットシフト回路と、
入力値と、前記ビットシフト回路からの出力値とを加算して、その加算値を前記レジスタに入力する加算回路と、
を含む、画像処理装置。
【請求項２】
前記設定回路は、前記１／３乗算回路の前段の回路からの出力値の有効ビット数に基づいて、ループ処理の必要回数を設定する、請求項１に記載の画像処理装置。
【請求項３】
入力値をＸ、ループ処理の必要回数をＮとして、
Ｘに対する１／３の乗算は、
【数１７】
2014187539.tif 000019
なる近似式によって定義され、
前記１／３乗算回路は、
前記ループ演算回路からの出力値に対して３を加算する加算回路と、
当該加算回路からの出力値に対して右方向への２ビットシフトを行うビットシフト回路と、
をさらに有する、請求項１又は２に記載の画像処理装置。
【請求項４】
前記１／３乗算回路の前段の回路からの出力値をｊとして、
ｊに対して２を加算することにより前記１／３乗算回路への入力値を生成する加算回路
をさらに備える、請求項１〜３のいずれか一つに記載の画像処理装置。
【請求項５】
前記所定のパラメータは、Ｈ．２６４圧縮符号化方式におけるＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数である、請求項１〜４のいずれか一つに記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置に関し、特に、Ｈ．２６４圧縮符号化方式におけるＮＡＬ（Network Abstraction Layer）パケットの生成において、ＮＡＬパケットに含めるＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数を導出する画像処理装置に関する。
【背景技術】
【０００２】
動画像の圧縮符号化方式の一つであるＨ．２６４圧縮符号化方式においては、符号化方式としてＣＡＢＡＣ（Ｃｏｎｔｅｘｔ−Ａｄａｐｔｉｖｅ  Ｂｉｎａｒｙ  Ａｒｉｔｈｍｅｔｉｃ  Ｃｏｄｉｎｇ：コンテキスト適応算術符号化）を使用した場合には、ＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数なるパラメータを導出してストリームに付加すべきことが、Ｈ．２６４の規格で定められている。
【０００３】
なお、下記特許文献１には、複数のビットシフト回路と複数の加算器とを用いて構成された１／３乗算器の様々な例が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−７１５９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
通常、ＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数の導出は、Ｃ言語等のソフトウェアプログラムを用いて行われる。Ｃ言語では浮動小数点演算が可能であるため、Ｃ言語を用いることによって、Ｈ．２６４の規格で定められているＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数の算出アルゴリズムに則った演算を行うことができる。
【０００６】
しかし、ソフトウェアプログラムを用いてＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数を算出する手法によると、ＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数の算出処理によってＣＰＵのパワーが占有され、また、ＣＰＵの動作速度が遅い場合にはＮＡＬパケット生成のための所要時間が長くなる。従って、動画像の高フレームレート化やネットワーク対応化が進み、それに伴ってＣＰＵの負荷が益々増大している状況に鑑みると、ソフトウェアプログラムを用いてＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数を算出する手法には限界がある。
【０００７】
本発明はかかる事情に鑑みて成されたものであり、Ｈ．２６４圧縮符号化方式で定義されているＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数を、ハードウェアを用いて簡易かつ高速に導出することが可能な画像処理装置を得ることを目的とするものである。
【課題を解決するための手段】
【０００８】
本発明の第１の態様に係る画像処理装置は、動画像の圧縮符号化におけるＮＡＬ（Network Abstraction Layer）パケットの生成において、ＮＡＬパケットに含める所定のパラメータを導出する画像処理装置であって、入力値に対して近似的に１／３の乗算を行う１／３乗算回路を備え、前記１／３乗算回路は、ループ処理によって所定の演算を複数回繰り返して実行可能なループ演算回路と、前記ループ演算回路におけるループ処理の必要回数を設定する設定回路と、を有し、前記ループ演算回路は、入力値が入力されるレジスタと、前記レジスタからの出力値に対して右方向への２ビットシフトを行うビットシフト回路と、入力値と、前記ビットシフト回路からの出力値とを加算して、その加算値を前記レジスタに入力する加算回路と、を含むことを特徴とするものである。
【０００９】
第１の態様に係る画像処理装置によれば、入力値に対して近似的に１／３の乗算を行う１／３乗算回路を備える。従って、１／３の乗算を必要とする、Ｈ．２６４圧縮符号化方式で定義されているＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数を、ハードウェアを用いて簡易かつ高速に導出することが可能となる。
【００１０】
また、１／３乗算回路は、ループ処理によって所定の演算を複数回繰り返して実行可能なループ演算回路を有する。従って、ループ演算回路に含まれるビットシフト回路及び加算回路の個数は、各１個で足りる。その結果、ビットシフト量が異なる複数のビットシフト回路を並列に接続し、各ビットシフト回路からの出力値を複数の加算器によって加算する構成と比較すると、回路構成の簡略化を図ることが可能となる。
【００１１】
さらに、１／３乗算回路は、ループ演算回路におけるループ処理の必要回数を設定する設定回路を有する。従って、固定数のビットシフト回路を並列に接続する構成と比較すると、シフトサム演算の実行回数が必要回数より過小となることを回避できるため、高精度の１／３乗算を実現することが可能となる。また、シフトサム演算の実行回数が必要回数より過大となることを回避できるため、高効率の１／３演算を実現することが可能となる。
【００１２】
本発明の第２の態様に係る画像処理装置は、第１の態様に係る画像処理装置において特に、前記設定回路は、前記１／３乗算回路の前段の回路からの出力値の有効ビット数に基づいて、ループ処理の必要回数を設定することを特徴とするものである。
【００１３】
第２の態様に係る画像処理装置によれば、設定回路は、１／３乗算回路の前段の回路からの出力値の有効ビット数に基づいて、ループ処理の必要回数を設定する。従って、設定回路によって、ループ処理の必要回数を、有効ビット数に応じて最適な回数に設定することができる。その結果、固定数のビットシフト回路を並列に接続する構成と比較すると、有効ビット数に応じた高精度かつ高効率の１／３乗算を実現することが可能となる。
【００１４】
本発明の第３の態様に係る画像処理装置は、第１又は第２の態様に係る画像処理装置において特に、入力値をＸ、ループ処理の必要回数をＮとして、Ｘに対する１／３の乗算は、
【００１５】
【数１】
2014187539.tif 000003
【００１６】
なる近似式によって定義され、前記１／３乗算回路は、前記ループ演算回路からの出力値に対して３を加算する加算回路と、当該加算回路からの出力値に対して右方向への２ビットシフトを行うビットシフト回路と、をさらに有することを特徴とするものである。
【００１７】
第３の態様に係る画像処理装置によれば、Ｘに対する１／３の乗算は、
【００１８】
【数２】
2014187539.tif 000004
【００１９】
なる近似式によって定義される。このように、１ビット又は２ビットであるＸ＞＞２（Ｎ−１）の項を切り捨てて、その代わりに２ビットの最高値である「３」を加算することにより、近似的な１／３乗算において、真値より大きな近似値を得ることができる。その結果、規格で許されていない、ＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数の近似値が真値未満になるという事態を、適切に回避することが可能となる。
【００２０】
本発明の第４の態様に係る画像処理装置は、第１〜第３のいずれか一つの態様に係る画像処理装置において特に、前記１／３乗算回路の前段の回路からの出力値をｊとして、ｊに対して２を加算することにより前記１／３乗算回路への入力値を生成する加算回路をさらに備えることを特徴とするものである。
【００２１】
第４の態様に係る画像処理装置によれば、１／３乗算回路の前段の回路からの出力値をｊとして、ｊに対して２を加算することにより１／３乗算回路への入力値を生成する加算回路をさらに備える。ｊに対して２を加算した値を１／３乗算回路への入力値とすることにより、１／３乗算の近似値を切り上げた値として、ＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数を算出することが可能となる。
【００２２】
本発明の第５の態様に係る画像処理装置は、第１〜第４のいずれか一つの態様に係る画像処理装置において特に、前記所定のパラメータは、Ｈ．２６４圧縮符号化方式におけるＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数であることを特徴とするものである。
【００２３】
第５の態様に係る画像処理装置によれば、Ｈ．２６４圧縮符号化方式で定義されているＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数を、ハードウェアを用いて簡易かつ高速に導出することが可能となる。
【発明の効果】
【００２４】
本発明によれば、Ｈ．２６４圧縮符号化方式で定義されているＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数を、ハードウェアを用いて簡易かつ高速に導出することが可能となる。
【図面の簡単な説明】
【００２５】
【図１】Ｈ．２６４圧縮符号化方式におけるＮＡＬパケットを示す図である。
【図２】本発明の実施の形態に係る画像処理装置のうち、ＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数の算出に関与する部分の回路構成を示す図である。
【図３】前段回路の具体的な回路構成を示す図である。
【図４】後段回路の具体的な回路構成を示す図である。
【図５】出力値と必要回数との関係を示す図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、異なる図面において同一の符号を付した要素は、同一又は相応する要素を示すものとする。
【００２７】
図１は、Ｈ．２６４圧縮符号化方式におけるＮＡＬ（Network Abstraction Layer）パケットを示す図である。ＮＡＬパケットは、ＮＡＬヘッダ、ＳＬＩＣＥヘッダ、及びＳＬＩＣＥデータを有している。また、Ｈ．２６４の規格によると、符号化方式としてＣＡＢＡＣ（Ｃｏｎｔｅｘｔ−Ａｄａｐｔｉｖｅ  Ｂｉｎａｒｙ  Ａｒｉｔｈｍｅｔｉｃ  Ｃｏｄｉｎｇ：コンテキスト適応算術符号化）を使用した場合には、ＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数なる３バイトのパラメータをＣＡＢＡＣ符号の末尾に付加すべきことが定められている。
【００２８】
ＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数の算出式は、Ｈ．２６４の規格において以下のように定義されている。
【００２９】
【数３】
2014187539.tif 000005
【００３０】
ここで、BinCountsInNALunits，RawMbBits，PicSizeInMbs，NumBytesInVclNALunitsの各パラメータは、いずれも整数値である。
【００３１】
本実施の形態に係る画像処理装置は、ＣＰＵによるソフトウェア処理ではなくハードウェアを用いて、ＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数を算出する。そのために、ＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数を算出するための近似式を新たに定義し、その近似式に則した演算を実現するための回路を実装する。
【００３２】
まず、ＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数を算出するための近似式について説明する。
【００３３】
Ｈ．２６４の規格で定義されている上述したＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数の算出式において、
【００３４】
【数４】
2014187539.tif 000006
と定義すると、
【００３５】
【数５】
2014187539.tif 000007
となる。
【００３６】
ハードウェア化を意識して、式（１）の演算をビットシフト演算を用いて実現すると、
【００３７】
【数６】
2014187539.tif 000008
【００３８】
となる。式中の「＜＜５」は左方向（上位方向）への５ビットのビットシフトを意味し、「＞＞１０」は右方向（下位方向）への１０ビットのビットシフトを意味する。
【００３９】
式中のceil（切り上げ）を展開すると、式（３）は
【００４０】
【数７】
2014187539.tif 000009
【００４１】
となる。本実施の形態に係る画像処理装置では、式（４）の演算を、後述する前段回路１によって実行する。
【００４２】
また、式（２）においてceilを展開すると、式（２）は
【００４３】
【数８】
2014187539.tif 000010
となり、
【００４４】
【数９】
2014187539.tif 000011
と定義すると、式（５）は
【００４５】
【数１０】
2014187539.tif 000012
となる。
【００４６】
そして、式（６）における、Ｘに対する１／３の乗算を、
【００４７】
【数１１】
2014187539.tif 000013
で近似する。
【００４８】
式（７）を展開すると
【００４９】
【数１２】
2014187539.tif 000014
となり、式（８）をさらに
【００５０】
【数１３】
2014187539.tif 000015
【００５１】
と変形する。Ｈ．２６４の規格では、ＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数の近似値が真値より大きくなることは許されており、近似値が真値より小さくなることは許されていない。そこで、Ｘ／３の近似値が真値より大きくなるように切り上げとすべく、式（９）において、１ビット又は２ビットであるＸ＞＞２（Ｎ−１）の項を切り捨てて、その代わりに２ビットの最高値である「３」を加算する。これにより、式（９）は
【００５２】
【数１４】
2014187539.tif 000016
となり、式（１０）を一般化すると、
【００５３】
【数１５】
2014187539.tif 000017
【００５４】
なる近似式が得られる。本実施の形態に係る画像処理装置では、式（１１）の演算を、後述する後段回路２によって実行する。
【００５５】
次に、式（４）及び式（１１）の演算を実行する回路構成について説明する。
【００５６】
図２は、本実施の形態に係る画像処理装置のうち、ＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数の算出に関与する部分の回路構成を示す図である。図２に示すように画像処理装置は、前段回路１と後段回路２とを備えている。
【００５７】
前段回路１には、ＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数を算出するために必要とされる、BinCountsInNALunits，RawMbBits，PicSizeInMbs，NumBytesInVclNALunitsの各パラメータが入力される。前段回路１は、これらのパラメータに基づいて、上述した式（４）の演算を実行することにより、出力値ｊを出力する。
【００５８】
前段回路１からの出力値ｊは、後段回路２に入力される。後段回路２は、出力値ｊに基づいて、上述した式（１１）の演算を実行することにより、ＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数（ｃｚｗ＿ｎｕｍｂｅｒ）を出力する。
【００５９】
図３は、前段回路１の具体的な回路構成を示す図である。図３の接続関係で示すように、前段回路１は、レジスタ１１〜１４、ビットシフト回路１５、乗算回路１６、減算回路１７、乗算回路１８、加算回路１９、ビットシフト回路２０、及び減算回路２１を備えて構成されている。
【００６０】
BinCountsInNALunitsは、レジスタ１１に保持される。ビットシフト回路１５は、レジスタ１１の出力値に対して左方向への５ビットシフトを行う。
【００６１】
RawMbBitsは、レジスタ１２に保持される。PicSizeInMbsは、レジスタ１３に保持される。乗算回路１６は、レジスタ１２の出力値とレジスタ１３の出力値とを乗算する。
【００６２】
減算回路１７は、ビットシフト回路１５の出力値から、乗算回路１６の出力値を減算する。
【００６３】
乗算回路１８は、減算回路１７の出力値に対して「３」を乗算する。
【００６４】
加算回路１９は、乗算回路１８の出力値に対して「１０２３」を加算する。
【００６５】
ビットシフト回路２０は、加算回路１９の出力値に対して右方向への１０ビットシフトを行う。
【００６６】
NumBytesInVclNALunitsは、レジスタ１４に保持される。減算回路２１は、ビットシフト回路２０の出力値から、レジスタ１４の出力値を減算する。これにより、減算回路２１の出力値としてｊが得られる。
【００６７】
図４は、後段回路２の具体的な回路構成を示す図である。図４の接続関係で示すように、後段回路２は、加算回路３１、１／３乗算回路３２、判定回路３３、及びセレクタ３４を備えて構成されている。１／３乗算回路３２は、設定回路４０、ループ演算回路４１、加算回路４２、及びビットシフト回路４３を有して構成されている。ループ演算回路４１は、加算回路５１、レジスタ５２、及びビットシフト回路５３を含んで構成されている。
【００６８】
前段回路１の出力値ｊは、加算回路３１、設定回路４０、及び判定回路３３に入力される。
【００６９】
加算回路３１は、出力値ｊに対して「２」を加算することにより、１／３乗算回路３２への入力値Ｘを生成する。
【００７０】
設定回路４０は、出力値ｊの有効ビット数に基づいて、ループ演算回路４１におけるループ処理の必要回数Ｎを設定する。設定回路４０は、出力値ｊを右方向に２ビットシフトしていき、シフト後の値が「４」未満となるまでシフト可能な最大シフト回数を、必要回数Ｎとして設定する。
【００７１】
図５は、出力値ｊと必要回数Ｎとの関係を示す図である。図５に示すように設定回路４０は、ｊ値の最上位ビット位置が最下位ビットから２ビット以下である場合（つまり有効ビット数が２ビット以下である場合）は必要ループ回数をＮ＝０に設定し、３又は４ビットである場合はＮ＝１に設定し、５又は６ビットである場合はＮ＝２に設定し、７又は８ビットである場合はＮ＝３に設定し、９又は１０ビットである場合はＮ＝４に設定し、１１又は１２ビットである場合はＮ＝５に設定し、１３又は１４ビットである場合はＮ＝６に設定し、１５又は１６ビットである場合はＮ＝７に設定し、１７ビット以上である場合はＮ＝８に設定する。なお、式（９）を式（１０）に変形するに際してＸ＞＞２（Ｎ−１）の項を「３」に置換したため、ループ処理の必要回数Ｎに対して実行回数はＮ−１となる。また、図５に示した例では、演算の簡略化及び所要時間の短縮化のため、必要回数Ｎの最大値が「８」に設定されている。但し、ループ回数が多いほど１／３乗算の精度が高くなるため、最大値の制限を設けなくても良い。
【００７２】
図４を参照して、判定回路３３は、出力値ｊが０より大きいか０以下であるかを判定する。
【００７３】
加算回路５１は、入力値Ｘをレジスタ５２に入力する。入力値Ｘは、レジスタ５２に保持される。
【００７４】
ビットシフト回路５３は、レジスタ５２の出力値に対して右方向への２ビットシフトを行う。
【００７５】
加算回路５１は、入力値Ｘと、ビットシフト回路５３の出力値とを加算し、その加算値をレジスタ５２に入力する。これにより、それまでレジスタ５２が保持していた値が、加算回路５１から入力された加算値によって更新される。設定回路４０によって設定されたループ処理の実行回数（Ｎ−１）に到達するまで、ループ演算回路４１によるループ演算が繰り返される。
【００７６】
ループ回数が実行回数（Ｎ−１）に到達すると、加算回路４２は、レジスタ５２の出力値に対して「３」を加算する。
【００７７】
ビットシフト回路４３は、加算回路４２の出力値に対して右方向への２ビットシフトを行う。
【００７８】
セレクタ３４は、判定回路３３による判定結果に基づき、出力値ｊが０より大きい場合にはビットシフト回路４３の出力値をＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数として出力し、一方、出力値ｊが０以下である場合にはＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数として「０」を出力する。
【００７９】
このように本実施の形態に係る画像処理装置によれば、後段回路２は、入力値Ｘに対して近似的に１／３の乗算を行う１／３乗算回路３２を備える。従って、１／３の乗算を必要とする、Ｈ．２６４圧縮符号化方式で定義されているＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数を、ハードウェアを用いて簡易かつ高速に導出することが可能となる。
【００８０】
また、１／３乗算回路３２は、ループ処理によって所定の演算を複数回繰り返して実行可能なループ演算回路４１を有する。従って、ループ演算回路４１に含まれるビットシフト回路５３及び加算回路５１の個数は、各１個で足りる。その結果、ビットシフト量が異なる複数のビットシフト回路を並列に接続し、各ビットシフト回路からの出力値を複数の加算器によって加算する構成と比較すると、回路構成の簡略化を図ることが可能となる。
【００８１】
さらに、１／３乗算回路３２は、ループ演算回路４１におけるループ処理の必要回数Ｎを設定する設定回路４０を有する。従って、固定数のビットシフト回路を並列に接続する構成と比較すると、シフトサム演算の実行回数が必要回数より過小となることを回避できるため、高精度の１／３乗算を実現することが可能となる。また、シフトサム演算の実行回数が必要回数より過大となることを回避できるため、高効率の１／３演算を実現することが可能となる。
【００８２】
また、本実施の形態に係る画像処理装置によれば、設定回路４０は、前段回路１からの出力値ｊの有効ビット数に基づいて、ループ処理の必要回数Ｎを設定する。従って、設定回路４０によって、ループ処理の必要回数Ｎを、有効ビット数に応じて最適な回数に設定することができる。その結果、固定数のビットシフト回路を並列に接続する構成と比較すると、有効ビット数に応じた高精度かつ高効率の１／３乗算を実現することが可能となる。
【００８３】
また、本実施の形態に係る画像処理装置によれば、入力値Ｘに対する１／３の乗算は、
【００８４】
【数１６】
2014187539.tif 000018
【００８５】
なる近似式によって定義される。このように、１ビット又は２ビットであるＸ＞＞２（Ｎ−１）の項を切り捨てて、その代わりに２ビットの最高値である「３」を加算することにより、近似的な１／３乗算において、真値より大きな近似値を得ることができる。その結果、規格で許されていない、ＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数の近似値が真値未満になるという事態を、適切に回避することが可能となる。
【００８６】
また、本実施の形態に係る画像処理装置によれば、前段回路１からの出力値ｊに対して「２」を加算することにより１／３乗算回路３２への入力値Ｘを生成する加算回路３１を備える。出力値ｊに対して「２」を加算した値を１／３乗算回路３２への入力値Ｘとすることにより、１／３乗算の近似値を切り上げた値として、ＣＡＢＡＣ＿ＺＥＲＯ＿ＷＯＲＤ数を算出することが可能となる。
【符号の説明】
【００８７】
３１  加算回路
３２  １／３乗算回路
４０  設定回路
４１  ループ演算回路
４２  加算回路
４３  ビットシフト回路
５１  加算回路
５２  レジスタ
５３  ビットシフト回路
【図１】
2014187539.tif 000020
【図２】
2014187539.tif 000021
【図３】
2014187539.tif 000022
【図４】
2014187539.tif 000023
【図５】
2014187539.tif 000024