(57)【要約】【課題】Ｇｍアンプの出力電流に発生するエラー電流を抑制して、Ｇｍ値の調整精度を従来よりも向上する。【解決手段】第１差動電圧を生成する電圧生成部と、前記第１差動電圧を入力されて第２差動電圧を出力する第１相互コンダクタンスアンプと、前記第２差動電圧を入力され、第１制御電圧を前記第１相互コンダクタンスアンプにフィードバックする第１制御部と、前記第２差動電圧を入力され、第２制御電圧を前記第１相互コンダクタンスアンプにフィードバックする第２制御部と、前記第１差動電圧の正相電圧伝送ラインと前記第２差動電圧の正相電圧伝送ラインを接続する第１抵抗部と、前記第１差動電圧の逆相電圧伝送ラインと前記第２差動電圧の逆相電圧伝送ラインを接続する第２抵抗部と、を備える相互コンダクタンス調整回路。【選択図】図１
2014187486.tif 000002
【特許請求の範囲】
【請求項１】
第１差動電圧を生成する電圧生成部と、
前記第１差動電圧を入力されて第２差動電圧を出力する第１相互コンダクタンスアンプと、
前記第２差動電圧を入力され、第１制御電圧を前記第１相互コンダクタンスアンプにフィードバックする第１制御部と、
前記第２差動電圧を入力され、第２制御電圧を前記第１相互コンダクタンスアンプにフィードバックする第２制御部と、
前記第１差動電圧の正相電圧伝送ラインと前記第２差動電圧の正相電圧伝送ラインを接続する第１抵抗部と、
前記第１差動電圧の逆相電圧伝送ラインと前記第２差動電圧の逆相電圧伝送ラインを接続する第２抵抗部と、
を備える相互コンダクタンス調整回路。
【請求項２】
前記第１相互コンダクタンスアンプの２つの入力部の間で、前記第１差動電圧の正相電圧と逆相電圧の入力先を、所定周期で入れ換える第１切換部と、
前記第１相互コンダクタンスアンプの２つの出力部の間で、前記第２差動電圧の正相電圧と逆相電圧の出力元を、前記第１切換部の入れ換え周期に同期して入れ換える第２切換部と、
を更に備える請求項１に記載の相互コンダクタンス調整回路。
【請求項３】
前記第１抵抗部及び前記第２抵抗部は、スイッチドキャパシタ回路である請求項１に記載の相互コンダクタンス調整回路。
【請求項４】
前記第１相互コンダクタンスアンプは、
電源とグランドの間を接続する第１ラインと、
前記電源と前記グランドの間を接続する第２ラインと、
第１トランジスタ素子と第２トランジスタ素子により構成されるカレントペアと、
第３トランジスタ素子と第４トランジスタ素子により構成される差動ペアと、
前記差動ペアよりも下流側で前記第１ラインと前記第２ラインとを接続する第５トランジスタ素子と、を有し、
前記第１トランジスタ素子が前記第１ライン上に介設され、
前記第２トランジスタ素子が前記第２ライン上に介設され、
前記第３トランジスタ素子が前記第１ライン上の前記第１トランジスタ素子よりも下流側に介設され、
前記第４トランジスタ素子が前記第２ライン上の前記第２トランジスタ素子よりも下流側に介設され、
前記第１トランジスタ素子と前記第２トランジスタ素子の制御端子に前記第２制御電圧が入力され、
前記第３トランジスタの制御端子と前記第４トランジスタ素子の制御端子の間に前記第１差動電圧が印加され、
前記第１ラインの前記第１トランジスタ素子と第３トランジスタの間と、前記第２ラインの前記第２トランジスタ素子と前記第４トランジスタ素子の間と、の間の電圧を前記第２差動電圧として出力し、
前記第５トランジスタの制御端子に前記第１制御電圧が入力される
請求項１に記載の相互コンダクタンス調整回路。
【請求項５】
請求項１に記載の相互コンダクタンス調整回路と、前記第１制御部から前記第１制御電圧を入力される第２相互コンダクタンスアンプと、を備えるフィルタ回路。
【請求項６】
前記第２相互コンダクタンスアンプは、差動信号を入力されて差動信号を出力する請求項５に記載のフィルタ回路。
【請求項７】
前記第２相互コンダクタンスアンプの出力する差動信号を入力され、第３制御電圧を前記第２相互コンダクタンスアンプにフィードバックする第３制御部を更に備える請求項５に記載のフィルタ回路。
【請求項８】
請求項５に記載のフィルタ回路を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、相互コンダクタンス調整回路、当該相互コンダクタンス調整回路を備えるフィルタ回路、及び、当該フィルタ回路を備える電子機器に関する。
【背景技術】
【０００２】
従来、各種のフィルタ回路が備える相互コンダクタンスアンプ（以下、Ｇｍアンプと記載する。）のＧｍ値を自動的に調整するＧｍ自動調整回路が知られている（特許文献１、非特許文献１等）。
【０００３】
図６及び図７を参照して、従来のＧｍ自動調整回路について説明する。図６は、非特許文献１に示すＧｍ自動調整回路の構成を示す図であり、図７は、図６に示すＧｍ自動調整回路が有するＧｍアンプの内部構成を示す図である。
【０００４】
図６に示すＧｍ自動調整回路１は、Ｇｍアンプ２、抵抗３、積分回路４、及び、定電圧源５を備えている。Ｇｍアンプ２は、図７に示すように、ＰチャネルＭＯＳトランジスタ（以下、ｐＦＥＴ と記載する）２ａ，２ｂ、ＮチャネルＭＯＳトランジスタ（以下、ｎＦＥＴ と記載する。）２ｃ〜２ｇを備えている。
【０００５】
Ｇｍアンプ２は、反転入力端子がグランドに接続され、非反転入力端子が定電圧源５の負極に接続されている。定電圧源５の正極はグランドに接続されている。このため、Ｇｍアンプ２の非反転入力端子には、定電圧源５から供給される電圧Ｖｉｎが入力される。
【０００６】
抵抗３は、Ｇｍアンプ２の非反転入力端子と出力端子を接続している。これにより、Ｇｍアンプの出力端子から入力端子へ電流Ｉｏｕｔが流れて、Ｇｍアンプ２の出力端子と入力端子の間に、下記（１）式に示すように、抵抗３の抵抗値Ｒｓｃと電流Ｉｏｕｔに応じた電圧Ｖｓｃが発生する。
【０００７】
【数１】
2014187486.tif 000003
【０００８】
また、積分回路４は、Ｇｍアンプ２の出力電圧をグランド電位に保つ機能を有する。すなわち、Ｇｍアンプ２の出力電圧をグランド電位と比較し、これら電圧を一致させる制御電圧ＶｇｍをＧｍアンプ２に入力する。これにより、Ｇｍアンプ２の出力電圧がグランド電位に制御される。
【０００９】
この結果、Ｇｍアンプ２の出力端子と非反転入力端子との間に発生する電圧Ｖｓｃと、Ｇｍアンプ２の反転入力端子と非反転入力端子の間に印加される電圧Ｖｉｎとが、下記（２）式に示すように一致する。
【００１０】
【数２】
2014187486.tif 000004
【００１１】
この（２）式が成立することにより、Ｇｍアンプ２のＧｍ値は、抵抗３の抵抗値Ｒｓｃを用いて表すことが出来るようになる。すなわち、Ｇｍアンプ２のＧｍ値は、Ｇｍアンプ２の入力電圧Ｖｉｎと出力電流Ｉｏｕｔを用いて下記（３）式により表されるところ、前記（１）、（２）式を下記（３）式に代入することにより、下記（４）式が成立する。
【００１２】
【数３】
2014187486.tif 000005
【００１３】
【数４】
2014187486.tif 000006
【００１４】
この（４）式は、Ｇｍアンプ２の出力端子と非反転入力端子とを抵抗３で接続しつつＧｍアンプ２の出力電位をグランド電位に固定することにより、抵抗３の抵抗値の調整のみで、ＧｍアンプのＧｍ値を所望の値に調整することが可能であることを示す。
【００１５】
ただし、抵抗３の抵抗値がバラツキを有する可能性が有る。むろん、抵抗３が理想抵抗であれば抵抗値の絶対バラツキが無いため出力電流Ｉｏｕｔがばらつくことは無いし、抵抗３がＩＣ外に設置するような基準抵抗であれば抵抗値の調整によりＧｍ値を所望の値に調整できる。しかしながら、ＩＣ内に設ける抵抗３は絶対バラツキの発生が避けられない。
【００１６】
図８は、抵抗３の絶対バラツキを解消するＧｍ自動調整回路１’の回路構成の一例である。同図においては、図７との共通構成については同じ符号を付してある。図８に示すＧｍ自動調整回路１’では、抵抗３の代わりにスイッチドキャパシタ回路６を備えている。
【００１７】
スイッチドキャパシタ回路６、容量Ｃｓｃのキャパシタ６ａと、４つのスイッチ６ｂ〜６ｅとを備えている。スイッチ６ｂ，６ｃは、周波数Ｆｒｅｆ１のクロック信号によりオン／オフが制御され、スイッチ６ｄ，６ｅは周波数Ｆｒｅｆ２のクロック信号によりオン／オフが制御されている。周波数Ｆｒｅｆ１と周波数Ｆｒｅｆ２は、周期が同一で互いに逆位相である。スイッチドキャパシタ回路６の抵抗値Ｒｓｃは、下記（５）式により表される。また、図８に示すＧｍアンプ２’のＧｍ値は、下記（６）式により表される。
【００１８】
【数５】
2014187486.tif 000007
【００１９】
【数６】
2014187486.tif 000008
【００２０】
なお、図８に示すＧｍ自動調整回路１’も、キャパシタ６ａの容量のバラツキによる影響は依然として残る。しかしながら、Ｇｍ−Ｃフィルタでは、メイン回路側にキャパシタが配置される。このメイン回路側のキャパシタとキャパシタ６ａとを同じようなバラツキを持つキャパシタで構成すれば、キャパシタの容量バラツキによるＧｍ値の変動をキャンセルできる。
【００２１】
図９は、Ｇｍアンプを用いたＧｍ−Ｃフィルタ回路の一例である。同図に示すＧｍ−Ｃフィルタ回路７は、Ｇｍアンプ７ａ及びキャパシタ７ｂを備える。Ｇｍアンプ７ａの出力電圧Ｖｂは、下記（７）式のように表される。下記（７）式において、ＶａはＧｍアンプ７ａの入力電圧、ＧｍはＧｍアンプ７ａのＧｍ値、Ｃはキャパシタ７ａの容量である。
【００２２】
【数７】
2014187486.tif 000009
ここで、Ｇｍアンプ７ａのｇｍ値を、図８に示すＧｍ自動調整回路１’のＶｇｍ電圧を用いて調整すると、前記（７）式は、下記（８）式のように表される。すなわち、ＣｓｃがＣによってキャンセルされ、キャパシタ６ａのバラツキによる影響を無くすことができることが分かる。
【００２３】
【数８】
2014187486.tif 000010
【先行技術文献】
【特許文献】
【００２４】
【特許文献１】特開２００５−３４８１０９号公報
【００２５】
【非特許文献１】Tien-Yu Lo and Chung-Chih Hung: "1V CMOS Gm-C Filters", Springer, p.127-p.130
【発明の概要】
【発明が解決しようとする課題】
【００２６】
しかしながら、上述した従来のＧｍ自動調整回路１，１’には、出力電流にエラー電流が発生するという問題があった。出力電流にエラー電流が発生すると制御電圧Ｖｇｍがずれてしまい、ＧｍアンプのＧｍ値を所望の値に制御することができない。
【００２７】
本技術は、前記課題に鑑みてなされたものであり、Ｇｍアンプの出力電流に発生するエラー電流を抑制して、Ｇｍ値の調整精度を従来よりも向上することを目的とする。
【課題を解決するための手段】
【００２８】
本技術の態様の１つは、第１差動電圧を生成する電圧生成部と、前記第１差動電圧を入力されて第２差動電圧を出力する第１相互コンダクタンスアンプと、前記第２差動電圧を入力され、第１制御電圧を前記第１相互コンダクタンスアンプにフィードバックする第１制御部と、前記第２差動電圧を入力され、第２制御電圧を前記第１相互コンダクタンスアンプにフィードバックする第２制御部と、前記第１差動電圧の正相電圧伝送ラインと前記第２差動電圧の正相電圧伝送ラインを接続する第１抵抗部と、前記第１差動電圧の逆相電圧伝送ラインと前記第２差動電圧の逆相電圧伝送ラインを接続する第２抵抗部と、を備える相互コンダクタンス調整回路である。
【００２９】
本技術は、前記Ｇｍ調整回路を備えるフィルタ回路、当該フィルタ回路を備える電子機器等としても実現可能である。また、前記調整回路やフィルタ回路、電子機器等は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。
【発明の効果】
【００３０】
本技術によれば、Ｇｍアンプの出力電流に発生するエラー電流を抑制して、Ｇｍ値の調整精度を従来よりも向上することができる。
【図面の簡単な説明】
【００３１】
【図１】本実施形態のＧｍ調整回路を説明する図である。
【図２】本実施形態のＧｍ調整回路に用いるＧｍアンプの内部構成を示す図である。
【図３】抵抗部の一例を示す図である。
【図４】第２の実施形態に係るフィルタ回路の一例を示す図である。
【図５】Ｇｍ−Ｃフィルタ回路の一例を示す図である。
【図６】従来のＧｍ調整回路を説明する図である。
【図７】従来のＧｍ調整回路に用いるＧｍアンプの内部構成を示す図である。
【図８】抵抗の絶対バラツキを解消する回路構成の一例である。
【図９】Ｇｍアンプを用いたＧｍ−Ｃフィルタ回路の一例である。
【発明を実施するための形態】
【００３２】
以下、下記の順序に従って本技術を説明する。
（１）第１の実施形態：
（２）第２の実施形態：
（３）まとめ：
【００３３】
（１）第１の実施形態： 
図１は、本実施形態に係るＧｍ調整回路１００を説明する図である。同図に示すＧｍ調整回路１００は、第１相互コンダクタンスアンプとしてのＧｍアンプ１０とＧｍ値制御回路２０とを備えている。Ｇｍ値制御回路２０は、Ｇｍアンプ１０のＧｍ値を制御するための制御電圧Ｖｇｍを生成する。そして、制御電圧ＶｇｍをＧｍアンプ１０に入力するとともに、実使用回路部２００へ出力する。この制御電圧Ｖｇｍは、Ｇｍアンプ１０のＧｍ値を高精度に調整するものである。
【００３４】
実使用回路部２００は、Ｇｍアンプ１０と同じ製造プロセスで同時に同じ特性を持つように製造された、第２相互コンダクタンスアンプとしてのＧｍアンプ２１０を備える。Ｇｍアンプ２１０は、上述した制御電圧Ｖｇｍを、Ｇｍ値を制御するための制御電圧として入力されている。従って、Ｇｍアンプ２１０についても、Ｇｍアンプ１０と同じ所望のＧｍ値に高精度に制御される。
【００３５】
なお、実使用回路部２００のＧｍアンプ２１０も、後述のＧｍアンプ１０のコモン電圧を制御するためのＣＭＦＢ４０と同様のＣＭＦＢ２２０を備えており、このＣＭＦＢ２２０が、Ｇｍアンプ２１０のコモン電圧が参照電圧Ｖｒｅｆに近づくようにＧｍアンプ２１０に制御電圧を入力してフィードバック制御する。本実施形態において、当該制御電圧は第３制御電圧を構成し、ＣＭＦＢ２２０は第３制御部を構成する。
【００３６】
以下、Ｇｍ調整回路１００について説明する。
【００３７】
Ｇｍ調整回路１００は、Ｇｍアンプ１０、第１制御部としてのＧｍ値制御回路２０、電圧生成部としての基準電圧生成部５０、第２制御部としてのコモンフィードバック回路４０（ＣＭＦＢ回路４０）、第１切換部としての入力側切換回路６０、第２切換部としての出力側切換回路７０、第１抵抗部３１及び第２抵抗部３２を備えている。
【００３８】
図２は、Ｇｍアンプ１０の内部構成の一例を示す回路図である。同図に示すＧｍアンプ１０は、第１ラインとしての電流ラインＬ１及び第２ラインとしての電流ラインＬ２、並びに、電流ラインの上流側に配置される第１のカレントペア１１、差動ペア１２、ライン間電流制御部１３、及び、電流ラインの下流側に配置される第２のカレントペア１４を備えている。電流ラインＬ１及び電流ラインＬ２は、電源とグランドの間を接続している。
【００３９】
第１のカレントペア１１は、電流源として動作する第１トランジスタ素子としてのｐＦＥＴ １１ａと、電流源として動作する第２トランジスタ素子としてのｐＦＥＴ １１ｂを有する。ｐＦＥＴ １１ａは、ソース−ドレインが電流ラインＬ１上に介設されており、ｐＦＥＴ １１ｂは、ソース−ドレインが電流ラインＬ２上に介設されている。ｐＦＥＴ １１ａとｐＦＥＴ １１ｂは、特性が揃うように設計されており、これらｐＦＥＴ の制御端子としてのゲートには、同じ制御電圧Ｖｃが入力されている。この制御電圧Ｖｃは、本実施形態において第２制御電圧を構成する。
【００４０】
これにより、ｐＦＥＴ １１ａとｐＦＥＴ １１ｂのソース−ドレイン間には、設計上、理想的には等価な電流が流れる。
【００４１】
差動ペア１２は、第３トランジスタとしてのｎＦＥＴ １２ａと第４トランジスタ素子としてのｎＦＥＴ １２ｂを有する。なお、差動ペア１２は、ｎＦＥＴに限らず、ｐＦＥＴで構成することもできる。ｎＦＥＴ １２ａは、ソース−ドレインが電流ラインＬ１上に介設されており、ｎＦＥＴ １２ｂは、ソース−ドレインが電流ラインＬ２上に介設されている。ｎＦＥＴ １２ａとｎＦＥＴ １２ｂは、特性が揃うように設計されている。ｎＦＥＴ １２ａは、その制御端子としてのゲートに入力電圧Ｖｉｎ１が入力され、ｎＦＥＴ １２ｂは、その制御端子としてのゲートに入力電圧Ｖｉｎ２が入力されている。
【００４２】
このため、電流ラインＬ１には、入力電圧Ｖｉｎ１に応じた電流Ｉ１が発生し、電流ラインＬ２には、入力電圧Ｖｉｎ２に応じた電流Ｉ２が発生する。
【００４３】
ライン間電流制御部１３は、第５トランジスタ素子としてのｎＦＥＴ １３ａを備える。ｎＦＥＴ １３ａは、電流ラインＬ１上の点Ｐ１と電流ラインＬ２上の点Ｐ２との間を、ソース−ドレインにて接続している。ｎＦＥＴ １３ａは、その制御端子としてのゲートに第１制御電圧としての制御電圧Ｖｇｍを入力されている。
【００４４】
これにより、制御電圧Ｖｇｍに応じた度合いで点Ｐ１と点Ｐ２の間の導通度合が制御され、点Ｐ１と点Ｐ２の間に流れる電流、すなわち、電流ラインＬ１と電流ラインＬ２の間に流れる電流の量が制御される。
【００４５】
第２のカレントペア１４は、電流源として動作するｎＦＥＴ １４ａと、電流源として動作するｎＦＥＴ １４ｂを有する。ｎＦＥＴ １４ａは、ソース−ドレインが電流ラインＬ１上に介設されており、ｎＦＥＴ １４ｂは、ソース−ドレインが電流ラインＬ２上に介設されている。ｎＦＥＴ １４ａとｎＦＥＴ １４ｂは、特性が揃うように設計されており、これらのゲートには、同じ定電圧ＶＢＮが入力されている。
【００４６】
これにより、ｎＦＥＴ １４ａとｎＦＥＴ １４ｂのソース−ドレイン間には、設計上、理想的には等価な電流が流れる。
【００４７】
各ＦＥＴは、電流ラインＬ１と電流ラインＬ２上に、次のように配置されている。電流ラインＬ１上には、ｐＦＥＴ １１ａ、ｎＦＥＴ １２ａ及びｎＦＥＴ １４ａが上流から順に配置されている。電流ラインＬ２上には、ｐＦＥＴ １１ｂ、ｎＦＥＴ １２ｂ及びｎＦＥＴ １４ｂが上流から順に配置されている。
【００４８】
点Ｐ１は、電流ラインＬ１上のｎＦＥＴ １２ａとｎＦＥＴ １４ａの間にあり、点Ｐ２は、電流ラインＬ２上のｎＦＥＴ １２ｂとｎＦＥＴ １４ｂの間にある。
【００４９】
一方、点Ｐ３からは出力電圧Ｖｏｕｔ１が出力され、点Ｐ４からは出力電圧Ｖｏｕｔ２が出力される。点Ｐ３は、電流ラインＬ１上のｐＦＥＴ １１ａとｎＦＥＴ １２ａの間にあり、点Ｐ４は、電流ラインＬ２上のｐＦＥＴ １１ｂとｎＦＥＴ １２ｂの間にある。
【００５０】
基準電圧生成部５０は、出力端子Ｔ５１と出力端子Ｔ５２の間に基準電位差Ｖｏｔａを生成し、この基準電位差Ｖｏｔａを、Ｇｍアンプ１０の２つの入力端子Ｔ１１，Ｔ１２の間に印加する。ここで言う２つの入力端子Ｔ１１，Ｔ１２は、上述したｎＦＥＴ １２ａのゲートとｎＦＥＴ １２ｂのゲートに対応し、入力電圧Ｖｉｎ１と入力電圧Ｖｉｎ２の電位差が基準電位差Ｖｏｔａに相当する。
【００５１】
Ｇｍ値制御回路２０は、２つの入力電圧の比較結果を出力する比較回路の構成を有する。例えば、Ｇｍ値制御回路２０はオペアンプ等を用いたコンパレータにより構成され、反転入力端子と非反転入力端子の一方に、Ｇｍアンプ１０が出力する出力電圧Ｖｏｕｔ１を入力され、その他方に、Ｇｍアンプ１０が出力する出力電圧Ｖｏｕｔ２を入力されている。
【００５２】
そして、出力電圧Ｖｏｕｔ１と出力電圧Ｖｏｕｔ２の差分に応じた電圧を、制御電圧ＶｇｍとしてＧｍアンプ１０にフィードバックする。このフィードバック制御により、Ｇｍアンプ１０は、出力電圧Ｖｏｕｔ１と出力電圧Ｖｏｕｔ２が同電位になるように、すなわち差電圧（＝Ｖｏｕｔ１−Ｖｏｕｔ２）がゼロに近づくように制御される。
【００５３】
これにより、所望のＧｍ値になるようにＶｇｍの値を調整している。
【００５４】
また、Ｇｍ調整回路１００のＧｍアンプ１０に対する入出力を差動化することにより、実使用回路２００のＧｍアンプ２１０の入出力を差動化（差動信号を入力し、差動信号を出力する構成）した場合に、Ｇｍアンプ１０の差動出力の片側がフローティングでないためシステムオフセットが発生しない。これにより、上述した従来のＧｍ自動調整回路１のＧｍアンプ２，２’の出力に発生していたエラー電流の少なくとも一部が抑制され、Ｇｍ値の調整精度を改善することができる。
【００５５】
ＣＭＦＢ回路４０は、Ｇｍアンプ１０が出力する出力電圧Ｖｏｕｔ１と出力電圧Ｖｏｕｔ２のコモン電圧（＝（Ｖｏｕｔ１＋Ｖｏｕｔ２）／２）を入力されており、このコモン電圧を参照電圧Ｖｒｅｆに近づけるようにＧｍアンプ１０を制御する。
【００５６】
具体的には、前記コモン電圧と参照電圧Ｖｒｅｆとの差分に応じた電圧を制御電圧Ｖｃとして、Ｇｍアンプ１０に入力する。
【００５７】
この結果、Ｇｍアンプ１０が出力する出力電圧Ｖｏｕｔ１と出力電圧Ｖｏｕｔ２のコモン電圧が参照電圧Ｖｒｅｆに安定する。
【００５８】
第１抵抗部３１は、基準電圧生成部５０の出力端子Ｔ５１とＧｍ値制御回路２０の入力端子Ｔ２１（コンパレータであれば反転入力端子）の間を接続することにより、Ｇｍアンプ１０に入力される差動電圧の正相電圧伝送ラインと、Ｇｍアンプ１０から出力される差動電圧の正相電圧伝送ラインとを接続する。
【００５９】
第２抵抗部３２は、基準電圧生成部５０の出力端子Ｔ５２とＧｍ値制御回路２０の入力端子Ｔ２２（コンパレータであれば非反転入力端子）の間を接続することにより、Ｇｍアンプ１０に入力される差動電圧の逆相電圧伝送ラインと、Ｇｍアンプ１０から出力される差動電圧の逆相電圧伝送ラインとを接続する。
【００６０】
本実施形態においては、第１抵抗部３１と第２抵抗部３２は、スイッチドキャパシタ回路にて構成される。
【００６１】
図３は、第１抵抗部３１と第２抵抗部３２の双方を実現する抵抗部３０としてのスイッチドキャパシタ回路の一例を示す図である。
【００６２】
同図に示すスイッチドキャパシタ回路は、４つのスイッチ回路ＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２及びキャパシタＣを有する。スイッチ回路ＳＷ１１，ＳＷ１２は、出力端子Ｔ５１と入力端子Ｔ２１の間を直列接続し、スイッチ回路ＳＷ２１，ＳＷ２２は、出力端子Ｔ５２と入力端子Ｔ２２の間を直列接続する。キャパシタＣは、スイッチ回路ＳＷ１１，ＳＷ１２の接続点と、スイッチ回路ＳＷ２１，ＳＷ２２の接続点との間を接続する。
【００６３】
スイッチ回路ＳＷ１１とスイッチ回路ＳＷ２１には、周期的にオン／オフを制御する制御信号Ｆｒｅｆ１が入力され、スイッチ回路ＳＷ１２とスイッチ回路ＳＷ２２には、周期的にオン／オフを制御する制御信号Ｆｒｅｆ２が入力されている。制御信号Ｆｒｅｆ１と制御信号Ｆｒｅｆ２は、周期が同一で、逆位相の信号である。
【００６４】
このように、抵抗部３０にスイッチドキャパシタ回路を採用することにより、上述した非特許文献１に記載されていたＧｍ自動調整回路と同様、第１抵抗部３１や第２抵抗部３２の抵抗値の絶対バラツキによるＧｍ値のバラツキを防止することが出来る。また、実使用回路２００の側に用いるキャパシタとキャパシタＣとを同じようなバラツキを持つキャパシタで構成すれば、上述した従来技術と同様に、キャパシタの容量バラツキによるＧｍ値の変動をキャンセルできる。
【００６５】
また、図３に示すスイッチドキャパシタ回路のように、ライン間をキャパシタＣで接続する構成を採用することにより、ライン上にキャパシタを配置する非特許文献１に記載されている構成に比べて、素子数を少なくすることができる。むろん、非特許文献１に記載されているように、ラインごとにスイッチドキャパシタ回路を配置する構成を採用しても本技術は実現される。
【００６６】
このとき、Ｇｍアンプ１０の出力端子間に流れる電流Ｉｓｃは、下記（９）式となる。
【数９】
2014187486.tif 000011
【００６７】
また、Ｇｍアンプ１０のＧｍ値は、下記（１０）式により表される。
【００６８】
【数１０】
2014187486.tif 000012
【００６９】
ここで、Ｖｏｔａは定電圧であり、Ｒｓｃも固定値である。そして、Ｇｍアンプの１０の出力電圧は、ＣＭＦＢ回路４０によってＶｒｅｆと一致するように制御されるため、第１抵抗部３１や第２抵抗部３２に印加される電圧Ｖｓｃ（又は−Ｖｓｃ）も、一定値になる。
【００７０】
これにより、Ｇｍアンプ１０の内部素子の相対バラツキに影響されずに、Ｇｍアンプ１０のＧｍ値を高精度に一定値に制御することができる。そして、Ｇｍアンプ１０のＧｍ値調整用の制御電圧Ｖｇｍを入力されるＧｍアンプ２１０についても、同様にＧｍ値が高精度に一定値に調整されることになる。
【００７１】
入力側切換回路６０は、Ｇｍアンプ１０の入力端子Ｔ１１，Ｔ１２と基準電圧生成部５０の出力端子Ｔ５１，Ｔ５２との間に設けられている。出力側切換回路７０は、Ｇｍアンプ１０の出力端子Ｔ１３，Ｔ１４とＧｍ値制御回路２０の入力端子Ｔ２１，Ｔ２２との間に設けられている。本実施形態においては、入力端子Ｔ１１，Ｔ１２が２つの入力部に相当し、出力端子Ｔ１３，Ｔ１４が２つの出力部に相当する。
【００７２】
入力側切換回路６０は、入力端子Ｔ１１，Ｔ１２と出力端子Ｔ５１，Ｔ５２との間の接続関係を一定の周期ｆで交互に入れ換えるチョッパ動作を行う。このチョッパ動作は、例えば、入力側切換回路６０に外部から入力される周期信号によって制御される。
【００７３】
具体的には、入力端子Ｔ１１と出力端子Ｔ５１を接続しつつ入力端子Ｔ１２と出力端子Ｔ５２を接続する第１の接続状態と、入力端子Ｔ１１と出力端子Ｔ５２を接続しつつ入力端子Ｔ１２と出力端子Ｔ５１を接続する第２の接続状態とを、周期的に切り換える。
【００７４】
出力側切換回路７０は、出力端子Ｔ１３，Ｔ１４と入力端子Ｔ２１，Ｔ２２の間の接続関係を、入力側切換回路６０のチョッパ動作に同期して、一定の周期ｆで交互に入れ換えるチョッパ動作を行う。このチョッパ動作も、例えば、出力側切換回路７０に外部から入力される周期信号によって制御される。
【００７５】
具体的には、出力端子Ｔ１３と入力端子Ｔ２１を接続しつつ出力端子Ｔ１４と入力端子Ｔ２１を接続した第３の接続状態と、出力端子Ｔ１３と入力端子Ｔ２２を接続しつつ出力端子Ｔ１４と入力端子Ｔ２１を接続した第４の接続状態とを、周期的に切り換える。
【００７６】
また、各接続関係は、第１の接続関係と第３の接続関係とが同期して実現され、第２の接続関係と第４の接続関係とが同期して実現される。すなわち、Ｇｍアンプ１０に入力される第１差動電圧とＧｍアンプ１０から出力される第２差動電圧における正相と逆相とが周期的に入れ換わる。
【００７７】
ここで、Ｇｍアンプ１０は，図２に示すように、内部素子が鏡面対称（図２では左右対称）に配置されているため、Ｇｍアンプ１０の正相電圧の入出力及び逆相電圧の入出力において、内部素子が左右平均して使用されることになり、内部素子の左右バラツキが平均化される。
【００７８】
これにより、Ｇｍアンプ１０の内部素子の相対バラツキの影響が低減され、Ｇｍ値調整におけるエラー電流の影響を抑制できる。
【００７９】
（２）第２の実施形態：
次に、上述したＧｍ調整回路１００及び実使用回路２００を備えるフィルタ回路について説明する。
【００８０】
図４は、本実施形態に係るフィルタ回路の一例を示す図である。同図に示すフィルタ回路３００は、コンデンサーで２つのトランスを結合するＣカップリングの２次複同調フィルタ回路である。
【００８１】
フィルタ回路３００は、抵抗３０１、コンデンサー３０２、トランス（インダクタ）とコンデンサーによる並列共振回路３０３，３０４、及び、抵抗３０５を備える。抵抗３０１とコンデンサー３０２は直列接続され、抵抗３０１を入力端子Ｔｉｎの側、コンデンサー３０２を出力端子Ｔｏｕｔの側に向けて、入力端子Ｔｉｎと出力端子Ｔｏｕｔの間を接続している。
【００８２】
並列共振回路３０３の一端は、抵抗３０１とコンデンサー３０２の間に接続され、その他端は、グランドに接続される。並列共振回路３０４の一端は、コンデンサー３０２と出力端子Ｔｏｕｔの間に接続され、その他端は、グランドに接続される。抵抗３０５も、その一端をコンデンサー３０２と出力端子Ｔｏｕｔの間に接続され、その他端をグランドに接続される。このようなフィルタ回路を半導体集積回路基板上に形成する場合、インダクタ部分をＧｍ−Ｃフィルタで実現することが一般的である。
【００８３】
図５は、Ｇｍ−Ｃフィルタ回路の一例である。同図に示すＧｍ−Ｃフィルタ回路４００は、Ｇｍアンプ４０１，４０２、キャパシタ４０３を備えている。Ｇｍアンプ４０１の出力端子とＧｍアンプ４０２の入力端子はクロス結線されている。Ｇｍアンプ４０１の入力端子とＧｍアンプ４０２の出力端子はストレート結線されている。
【００８４】
Ｇｍアンプ４０１，４０２には、上述した第１実施形態に係るＧｍアンプ２１０と同様に、Ｇｍ調整回路１００と同様のＧｍ調整回路がそれぞれ接続されている。各Ｇｍ調整回路は、Ｇｍアンプ４０１，４０２に所望のＧｍ値を実現させるためのＶｇｍ１，Ｖｇｍ２を生成して、Ｇｍアンプ４０１，４０２の制御端子に入力する。これにより、Ｇｍアンプ４０１，４０２に所望のＧｍ値を精度良く実現させることができ、従来よりもフィルタ回路の精度を向上できる。
【００８５】
なお、本技術は、本実施形態に係るＧｍ−Ｃフィルタ回路４００等のようにＧｍアンプを有する各種のフィルタ回路を備える無線受信装置としても実現可能である。また、無線受信装置に限らず、各種の電子機器としても実現可能であることは言うまでもない。
【００８６】
（３）まとめ： 
以上説明したように、本技術によれば、第１差動電圧を生成する基準電圧生成部５０と、前記第１差動電圧を入力されて第２差動電圧を出力するＧｍアンプ１０と、前記第２差動電圧を入力され、制御電圧ＶｇｍをＧｍアンプ１０にフィードバックするＧｍ値制御回路２０と、前記第２差動電圧を入力され、制御電圧ＶｃをＧｍアンプ１０にフィードバックするＣＭＦＢ回路４０と、前記第１差動電圧の正相電圧伝送ラインと前記第２差動電圧の正相電圧伝送ラインを接続する第１抵抗部３１と、前記第１差動電圧の逆相電圧伝送ラインと前記第２差動電圧の逆相電圧伝送ラインを接続する第２抵抗部３２と、を備えるＧｍ調整回路１００が実現される。このＧｍ調整回路１００においては、Ｇｍアンプ１０の出力電流に発生するエラー電流を抑制して、Ｇｍ値の調整精度を従来よりも向上することができる。
【００８７】
なお、本技術は上述した実施形態や変形例に限られず、上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本技術の技術的範囲は上述した実施形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００８８】
本技術は、以下のような構成を取ることもできる。
【００８９】
（Ａ）
第１差動電圧を生成する電圧生成部と、
前記第１差動電圧を入力されて第２差動電圧を出力する第１相互コンダクタンスアンプと、
前記第２差動電圧を入力され、第１制御電圧を前記第１相互コンダクタンスアンプにフィードバックする第１制御部と、
前記第２差動電圧を入力され、第２制御電圧を前記第１相互コンダクタンスアンプにフィードバックする第２制御部と、
前記第１差動電圧の正相電圧伝送ラインと前記第２差動電圧の正相電圧伝送ラインを接続する第１抵抗部と、
前記第１差動電圧の逆相電圧伝送ラインと前記第２差動電圧の逆相電圧伝送ラインを接続する第２抵抗部と、
を備える相互コンダクタンス調整回路。
【００９０】
（Ｂ）
前記第１相互コンダクタンスアンプの２つの入力部の間で、前記第１差動電圧の正相電圧と逆相電圧の入力先を、所定周期で入れ換える第１切換部と、
前記第１相互コンダクタンスアンプの２つの出力部の間で、前記第２差動電圧の正相電圧と逆相電圧の出力元を、前記第１切換部の入れ換え周期に同期して入れ換える第２切換部と、
を更に備える（Ａ）に記載の相互コンダクタンス調整回路。
【００９１】
（Ｃ）
前記第１抵抗部及び前記第２抵抗部は、スイッチドキャパシタ回路である（Ａ）又は（Ｂ）に記載の相互コンダクタンス調整回路。
【００９２】
（Ｄ）
前記第１相互コンダクタンスアンプは、
電源とグランドの間を接続する第１ラインと、
前記電源と前記グランドの間を接続する第２ラインと、
第１トランジスタ素子と第２トランジスタ素子により構成されるカレントペアと、
第３トランジスタ素子と第４トランジスタ素子により構成される差動ペアと、
前記差動ペアよりも下流側で前記第１ラインと前記第２ラインとを接続する第５トランジスタ素子と、を有し、
前記第１トランジスタ素子が前記第１ライン上に介設され、
前記第２トランジスタ素子が前記第２ライン上に介設され、
前記第１トランジスタ素子と前記第２トランジスタ素子の制御端子に前記第２制御電圧が入力され、
前記第３トランジスタ素子が前記第１ライン上の前記第１トランジスタ素子よりも下流側に介設され、
前記第４トランジスタ素子が前記第２ライン上の前記第２トランジスタ素子よりも下流側に介設され、
前記第３トランジスタの制御端子と前記第４トランジスタ素子の制御端子の間に前記第１差動電圧が入力され、
前記第１ラインの前記第１トランジスタ素子と第３トランジスタの間と、前記第２ラインの前記第２トランジスタ素子と前記第４トランジスタ素子の間と、の間の電圧を前記第２差動電圧として出力し、
前記第５トランジスタの制御端子に前記第１制御電圧が入力される
（Ａ）〜（Ｃ）の何れか１つに記載の相互コンダクタンス調整回路。
【００９３】
（Ｅ）
（Ａ）に記載の相互コンダクタンス調整回路と、前記第１制御部から前記第１制御電圧を入力される第２相互コンダクタンスアンプと、を備えるフィルタ回路。
【００９４】
（Ｆ）
前記第２相互コンダクタンスアンプは、差動信号を入力されて差動信号を出力する（Ｅ）に記載のフィルタ回路。
【００９５】
（Ｇ）
前記第２相互コンダクタンスアンプの出力する差動信号を入力され、第３制御電圧を前記第２相互コンダクタンスアンプにフィードバックする第３制御部を更に備える（Ｅ）又は（Ｆ）に記載のフィルタ回路。
【００９６】
（Ｈ）
（Ｅ）〜（Ｇ）の何れか１つに記載のフィルタ回路を備える電子機器。
【符号の説明】
【００９７】
１０…Ｇｍアンプ、１１…第１のカレントペア、１２…差動ペア、１３…ライン間電流制御部、１４…第２のカレントペア、２０…Ｇｍ値制御回路２０、３０…抵抗部、３１…第１抵抗部、３２…第２抵抗部、４０…コモンフィードバック回路、４０…ＣＭＦＢ回路、５０…基準電圧生成部、６０…入力側切換回路、７０…出力側切換回路、１００…Ｇｍ調整回路、２００…実使用回路部、２１０…Ｇｍアンプ、２２０…ＣＭＦＢ回路、１１ａ…ｐＦＥＴ、１１ｂ…ｐＦＥＴ、１２ａ…ｎＦＥＴ、１２ｂ…ｎＦＥＴ、１３ａ…ｎＦＥＴ、１４ａ…ｎＦＥＴ、１４ｂ…ｎＦＥＴ、Ｃ…キャパシタ、Ｌ１…電流ライン、Ｌ２…電流ライン、ＳＷ１１…スイッチ回路、ＳＷ１２…スイッチ回路、ＳＷ２１…スイッチ回路、ＳＷ２２…スイッチ回路、Ｔ１１…入力端子、Ｔ１２…入力端子、Ｔ１３…出力端子、Ｔ１４…出力端子、Ｔ２１…入力端子、Ｔ２２…入力端子、Ｔ５１…出力端子、Ｔ５２…出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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