(57)【要約】【課題】信頼性の高い整流器、及び半導体装置を提供すること。【解決手段】本発明は、入力端子Ｉｎ２と、出力端子Ｏｕｔ２と、入力端子Ｉｎ２に入力される信号を分配する分配器１１ａと、分配器１１ａの一方の出力端子と接続されたゲート端子、基準電位と接続されたソース端子、及び出力端子Ｏｕｔ２と接続されたドレイン端子を含むＦＥＴ１４と、を具備し、分配器１１ａの他方の出力端子は、ドレイン端子と出力端子Ｏｕｔ２との間のノードＮ２に接続されてなる整流器、及び半導体装置である。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力端子と、
出力端子と、
前記入力端子に入力される信号を分配する分配器と、
前記分配器の一方の出力端子と接続された制御端子、基準電位と接続された第１端子、及び前記出力端子と接続された第２端子を含むトランジスタと、を具備し、
前記分配器の他方の出力端子は、前記第２端子と前記出力端子との間のノードに接続されてなることを特徴とする整流器。
【請求項２】
前記分配器の前記一方の出力端子から出力される信号と前記他方の出力端子から出力される信号は互いに逆位相であることを特徴とする請求項１記載の整流器。
【請求項３】
前記分配器の前記一方の出力端子から出力される信号は、前記他方の出力端子から出力される信号よりも大きな振幅を有することを特徴とする請求項１又は２記載の整流器。
【請求項４】
前記ノードと前記出力端子との間には、ローパスフィルタが接続されてなることを特徴とする請求項１から３いずれか一項記載の整流器。
【請求項５】
前記ノードと前記出力端子との間には、交流成分を抑圧するフィルタが接続されてなることを特徴とする請求項１から４いずれか一項記載の整流器。
【請求項６】
前記フィルタはキャパシタと抵抗とを含み、前記抵抗は前記ノードと前記出力端子との間に直列接続されていることを特徴とする請求項５記載の整流器。
【請求項７】
前記分配器と前記制御端子との間に接続されたバイアス回路を具備することを特徴とする請求項１から６いずれか一項記載の整流器。
【請求項８】
前記分配器と前記ノードとの間には、ハイパスフィルタが接続されてなることを特徴とする請求項１から７いずれか一項記載の整流器。
【請求項９】
請求項１記載の整流器を含む検波器と、
出力端子が前記入力端子に接続された可変利得アンプと、
前記出力端子から出力される信号に応じて、前記可変利得アンプの利得を制御する制御部と、を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は整流器及び半導体装置に関する。
【背景技術】
【０００２】
通信機器などにおいては、アンプの出力レベルを一定に保つことが求められる。このため、アンプの出力電圧を検出し、出力電圧に応じてアンプの出力電力を制御する自動レベル制御（Auto Level Control：ＡＬＣ）が利用されている。例えば特許文献１には、検波器を用いたＡＬＣが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−１１０３６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
検波器には、アンプの出力信号のＤＣ（Direct Current：直流）レベルを検出できるような信号を得るものがある。しかしながら、このような検波器では、安定してＤＣ信号を得ることは困難であった。特にダイオードを用いた整流器では高出力において信頼性を確保することが難しかった。本発明は、上記課題に鑑み、信頼性の高い整流器及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、入力端子と、出力端子と、前記入力端子に入力される信号を分配する分配器と、前記分配器の一方の出力端子と接続された制御端子、基準電位と接続された第１端子、及び前記出力端子と接続された第２端子を含むトランジスタと、を具備し、前記分配器の他方の出力端子は、前記第２端子と前記出力端子との間のノードに接続されてなる整流器である。
【０００６】
上記構成において、前記分配器の前記一方の出力端子から出力される信号と前記他方の出力端子から出力される信号は互いに逆位相である構成とすることができる。
【０００７】
上記構成において、前記分配器の前記一方の出力端子から出力される信号は、前記他方の出力端子から出力される信号よりも大きな振幅を有する構成とすることができる。
【０００８】
上記構成において、前記ノードと前記出力端子との間には、ローパスフィルタが接続されてなる構成とすることができる。
【０００９】
上記構成において、前記ノードと前記出力端子との間には、交流成分を抑圧するフィルタが接続されてなる構成とすることができる。
【００１０】
上記構成において、前記フィルタはキャパシタと抵抗とを含み、前記抵抗は前記ノードと前記出力端子との間に直列接続されている構成とすることができる。
【００１１】
上記構成において、前記分配器と前記制御端子との間に接続されたバイアス回路を具備する構成とすることができる。
【００１２】
上記構成において、前記分配器と前記ノードとの間には、ハイパスフィルタが接続されてなる構成とすることができる。
【００１３】
本発明は、上記の整流器を含む検波器と、出力端子が前記入力端子に接続された可変利得アンプと、前記出力端子から出力される信号に応じて、前記可変利得アンプの利得を制御する制御部と、を具備する半導体装置である。
【発明の効果】
【００１４】
本発明によれば、信頼性の高い整流器及び半導体装置を提供することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】図１（ａ）は半導体装置を例示するブロック図である。図１（ｂ）は検波器を例示する回路図である。
【図２】図２（ａ）はＡ信号、図２（ｂ）はＢ信号、図２（ｃ）はＣ信号、それぞれを表すグラフである。
【図３】図３（ａ）はＤ信号、図３（ｂ）はＥ信号、それぞれを表すグラフである。
【図４】図４は実施例１に係る検波器を例示する回路図である。
【図５】図５（ａ）及び図５（ｂ）は実施例１におけるシミュレーションの結果を示すグラフである。
【図６】図６は実施例２に係る検波器を例示する回路図である。
【図７】図７（ａ）及び図７（ｂ）は実施例２におけるシミュレーションの結果を示すグラフである。
【図８】図８（ａ）から図８（ｃ）は同位相における整流を例示するグラフである。
【図９】図９はＦＥＴのＩ−Ｖ特性を例示するグラフである。
【発明を実施するための形態】
【００１６】
ＡＬＣを利用する半導体装置２について説明する。図１（ａ）は半導体装置２を例示するブロック図である。図１（ａ）に示すように、入力端子Ｉｎ１はアンプ４の入力端子に接続され、出力端子Ｏｕｔ１はアンプ４の出力端子に接続されている。ノードＮ１に検波器６の一端が接続されている。検波器６の他端は、制御回路８の一端と接続されている。制御回路８の他端は制御端子Ｃｏｎｔを介してアンプ４と接続されている。アンプ４は可変利得アンプ（ＶＧＡ：Variable Gain Amplifier）である。アンプ４は入力端子Ｉｎ１から入力される高周波信号を増幅し、出力端子Ｏｕｔ１に出力する。出力信号の一部は検波器６に流れる。検波器６はアンプ４の出力信号のＤＣレベルを検出する。制御回路８は検出されたＤＣレベルに応じてアンプ４の利得を制御する。これにより、アンプ４の出力電力はほぼ一定の大きさに維持される。例えば半導体装置２をラジオ又は携帯電話などに利用することがある。入力端子から入力される受信信号の電力が変化しても、出力信号の大きさはほぼ一定である。このため、音声のボリュームが維持される。
【００１７】
図１（ｂ）は検波器６を例示する回路図である。図１（ｂ）に示すように、検波器６は、入力端子Ｉｎ２、出力端子Ｏｕｔ２、整流器１０、ローパスフィルタ（Low Pass Filter：ＬＰＦ）、及び平滑回路１８を備える。整流器１０は分配器１１、ＦＥＴ（Field Effect Transistor：電界効果トランジスタ）１４及びＨＰＦ（High Pass Filter：ＨＰＦ）１５を備える。分配器１１はバラン１２及び位相調整ライン１３を備える。入力端子Ｉｎ２は、図１（ａ）に示したノードＮ１を介してアンプ４の出力端子と接続される。出力端子Ｏｕｔ２は制御回路８と接続される。
【００１８】
入力端子Ｉｎ２はバラン１２の入力端子（不平衡端子）と接続されている。バラン１２の出力端子（平衡端子）の一方は位相調整ライン１３の一端と接続され、他方はＦＥＴ１４のゲート端子（制御端子）と接続されている。位相調整ライン１３の他端はＨＰＦ１５の一端と接続されている。ＨＰＦ１５の他端はノードＮ２においてＦＥＴ１４のドレイン端子（第２端子）と接続されている。ＦＥＴ１４のソース端子（第１端子）は接地電位（基準電位）と接続されている。ＬＰＦ１６の一端はノードＮ２と接続され、他端は平滑回路１８に含まれる抵抗Ｒ１と接続されている。抵抗Ｒ１の他端は出力端子Ｏｕｔ２と接続されている。抵抗Ｒ１と出力端子Ｏｕｔ２との間にはキャパシタＣ１の一端が接続され、キャパシタＣ１の他端は接地されている。
【００１９】
次に検波器６を流れる信号について説明する。バラン１２からＦＥＴ１４に入力される信号をＡ信号、ＨＰＦ１５からノードＮ２に流れる信号をＢ信号とする。ノードＮ２からＬＰＦ１６に流れる信号をＣ信号、ＬＰＦ１６から平滑回路１８に流れる信号をＤ信号、平滑回路１８から出力端子Ｏｕｔ２に流れる信号をＥ信号とする。
【００２０】
図２（ａ）はＡ信号、図２（ｂ）はＢ信号、図２（ｃ）はＣ信号、図３（ａ）はＤ信号、図３（ｂ）はＥ信号を表すグラフである。横軸は時間、縦軸は電圧を表す。
【００２１】
バラン１２と位相調整ライン１３とは、アンプ４の出力信号を逆位相の信号として分配する分配器１１として機能する。アンプ４の出力信号が入力端子Ｉｎ２を介してバラン１２の入力端子に入力される。バラン１２は位相調整ライン１３とＦＥＴ１４とに信号を分配する。ＦＥＴ１４に入力されるＡ信号と、位相調整ライン１３に入力される信号とは互いに逆位相である。位相調整ライン１３から出力される信号の位相はＨＰＦ１５において遅延する。位相調整ライン１３は例えばインダクタなどを含み、遅延分を補償する。このため図２（ａ）及び図２（ｂ）に示すように、Ａ信号とＢ信号とが逆位相となる。
【００２２】
Ａ信号はＦＥＴ１４のオン／オフを切り替える。Ａ信号が閾値Ｖｔｈ（図２（ａ）では０Ｖ）より高い電圧を有するときＦＥＴ１４はオンであり、ソース−ドレイン間はショートする。Ｂ信号はＦＥＴ１４に流れやすくなり、ＬＰＦ１６には流れ難くなる。従って図２（ｂ）に示すように、Ｃ信号の電圧はほぼ０となる。Ａ信号が閾値Ｖｔｈより低い電圧を有するとき、ＦＥＴ１４はオフであり、ソース−ドレイン間はオープンである。Ｂ信号はＦＥＴ１４には流れ難く、ＬＰＦ１６に流れる。従って図２（ｂ）に示すように、Ｃ信号は正の電圧を有する。このように、整流器１０は、Ｂ信号を半波整流し、Ｃ信号を出力する。
【００２３】
図３（ａ）に示すようにＬＰＦ１６はＣ信号の交流成分を抑圧し、Ｄ信号を出力する。図３（ｂ）に示すように、平滑回路１８はＤ信号の交流成分を抑圧し、ほぼＤＣ成分のみを有するＥ信号を生成する。このように、ＬＰＦ１６及び平滑回路１８は、Ｃ信号の交流成分を抑圧するフィルタとして機能する。このため検波器６はアンプ４の出力信号のＤＣレベルを検出することができる。
【００２４】
上記の原理に基づいた本発明の実施例について説明する。
【実施例１】
【００２５】
図４は実施例１に係る検波器１００を例示する回路図である。図４に示すように、検波器１００は整流器１０ａ、ＬＰＦ１６ａ及び平滑回路１８を含む。整流器１０ａは分配器１１ａ、ＦＥＴ１４、キャパシタＣ２及びＣ３を含む。分配器１１ａは、図１（ｂ）に示したバラン１２に代えてディバイダ１７を備える。ディバイダ１７は、例えばＡ信号：Ｂ信号＝１：２の電力比で、位相差を付与せずに信号を分配する。位相調整ラインはＢ信号の位相を１６０°遅延させる。これによりＢ信号はＡ信号に対して逆位相となる。キャパシタＣ２は位相調整ライン１３とノードＮ２との間に直列接続されており、ＨＰＦとして機能する。キャパシタＣ３はディバイダ１７とＦＥＴ１４のゲートとの間に直列接続されている。ＬＰＦ１６ａはインダクタＬ１及びキャパシタＣ４を含む。インダクタＬ１はノードＮ２と抵抗Ｒ１との間に直列接続されている。キャパシタＣ４の一端はＬ１〜Ｒ１間に接続され、他端は接地されている。Ｃ２〜Ｎ２間の線路を線路２１とする。
【００２６】
検波器１００を用いたシミュレーションを説明する。シミュレーションに用いたパラメータを以下に示す。
入力信号（入力端子Ｉｎ２に入力される信号）の周波数：５０ＧＨｚ
分配比  Ａ信号：Ｂ信号＝１：２
ＦＥＴ１４のゲート幅：８０μｍ
キャパシタＣ１の容量：５ｐＦ
キャパシタＣ２及びＣ３の容量：３ｐＦ
キャパシタＣ４の容量：１ｐＦ
抵抗Ｒ１の電気抵抗：１ｋΩ
インダクタＬ１のインダクタンス値：２ｎＨ
【００２７】
図５（ａ）及び図５（ｂ）は実施例１におけるシミュレーションの結果を示すグラフである。図５（ａ）の横軸は入力信号の電力（入力電力Ｐｉｎ）を表し、図５（ｂ）の横軸は時間を表す。図５（ａ）及び図５（ｂ）の縦軸は出力信号のＤＣレベルである。図５（ｂ）では入力電力Ｐｉｎ＝−０〜−２０ｄＢｍ間において２ｄＢｍごとにＤＣレベルを図示した。図中の実線は上から順にＰｉｎ＝−０〜−２０ｄＢｍの結果を表す。
【００２８】
図５（ａ）に示すように、−２０〜０ｄＢｍの間でＤＣレベルは約０．００８〜０．０１７Ｖまで変化する。特に−１０ｄＢｍ以上におけるＤＣレベルの変化率が大きい。従って、ＤＣレベルの検出が効果的に可能である。図５（ｂ）に示すように、０〜４５ｐｓｅｃにおいてＤＣレベルはほぼ一定である。このため、安定してＤＣレベルの検出が可能である。
【００２９】
実施例１によれば、図２（ａ）から図３（ｂ）に示したような原理により、信号を整流及び検波することができる。ＦＥＴ１４は例えばダイオードなどに比べ耐圧が高い。従って、整流器１０ａ及び検波器１００の信頼性が向上する。特に入力信号が高出力であっても、整流器１０ａ及び検波器１００が適切に動作する。従って、信頼性の高い整流器１０ａ及び検波器１００を得ることができる。ダイオードは耐圧が低く、順方向に流れる電流を小さくする必要がある。従ってダイオードを用いた整流器及び検波器は信頼性が低くなる。検波器１００を、例えば図１に示した回路に用いることで、ＶＧＡ４のＡＬＣが安定して可能となる。
【００３０】
図２（ａ）から図２（ｂ）に示したような整流が行われるためには、ＦＥＴ１４のオン／オフの切替が適切に行われればよい。線路２１から見た、ＦＥＴ１４のドレイン−ソース間インピーダンスが線路２１のインピーダンスより高ければ、ＦＥＴ１４はオフである。ドレイン−ソース間インピーダンスが線路２１のインピーダンスより低ければ、ＦＥＴ１４はオンである。例えば線路２１のインピーダンスは５０Ωである。従ってＡ信号に応じて、ドレイン−ソース間インピーダンスが５０Ω未満の値と、５０Ωより高い値との間で変化すればよい。ＦＥＴ１４のソース端子は基準電位を有していればよい。
【００３１】
ディバイダ１７における分配比は変更可能である。Ａ信号はＦＥＴ１４の切替が可能な最低限の振幅を有していればよい。またＢ信号は大きな振幅を有していることが好ましい。Ｅ信号の電圧が高くなり、ＤＣレベルの検出を精度よく行うことが可能になるからである。すなわち、Ｂ信号はＡ信号より大きな振幅を有することが好ましい。
【００３２】
整流器１０ａ及び検波器１００は構成が簡単であるため小型化が可能である。平滑回路１８は時定数τ＝ＲＣを有しており、ＤＣ成分を抑圧する（Ｒは電気抵抗、Ｃは容量）。従って、ＤＣレベルの検出が精度よく可能になる。所望の時定数τを得られる範囲で抵抗Ｒ１の電気抵抗及びキャパシタＣ１の容量を変更することができる。例えば、平滑回路１８の抵抗Ｒ１の電気抵抗を高くすることにより、キャパシタＣ１を小型化することができる。平滑回路１８以外に、信号のＤＣ成分を抑圧するフィルタを用いることができる。キャパシタＣ２はＨＰＦとして機能するため、Ｄ信号及びＥ信号の逆流が抑制される。
【実施例２】
【００３３】
実施例２はバイアス回路を利用する例である。図６は実施例２に係る検波器２００を例示する回路図である。
【００３４】
図６に示すように、検波器２００は整流器１０ｂ、ＬＰＦ１６ｂ及び平滑回路１８を含む。整流器１０ｂは分配器１１ｂ、回路１９、ＦＥＴ１４、及びキャパシタＣ２を含む。分配器１１ｂは、バラン１２及び位相調整ライン１３を備える。バラン１２は、例えばＡ信号：Ｂ信号＝１：２の電力比で、１８０°の位相差を付与して信号を分配する。位相調整ライン１３はＢ信号の位相を２０°遅延させる。これによりＢ信号はＡ信号に対して逆位相となる。
【００３５】
回路１９はキャパシタＣ５及びＣ６，位相調整ライン２０、２２及び２４、抵抗Ｒ２及び電源２６を備える。バラン１２の一方の出力端子とＦＥＴ１４のゲート端子との間に、キャパシタＣ５、位相調整ライン２０及び２２が直列接続されている。位相調整ライン２０及び２２間のノードに位相調整ライン２４の一端が接続されている。キャパシタＣ６の一端は位相調整ライン２４の他端に接続され、キャパシタＣ６の他端は接地されている。位相調整ライン２４とキャパシタＣ６との間のノードに抵抗Ｒ２の一端が接続され、抵抗Ｒ２の他端は電源２６の一端に接続されている。回路１９はバラン１２とＦＥＴ１４との間のインピーダンスを整合する整合回路、及びゲート端子にバイアス電圧を印加するバイアス回路として機能する。
【００３６】
ＬＰＦ１６ｂは、インダクタＬ１及びＬ２、並びにキャパシタＣ４を含む。インダクタＬ１及びＬ２はノードＮ２と抵抗Ｒ１との間に直列接続されている。Ｌ１〜Ｌ２間のノードにキャパシタＣ４の一端が接続されている。
【００３７】
実施例２によれば、実施例１と同様に、ＦＥＴ１４を用いて、信号を整流及び検波することができる。検波器２００を、例えば図１に示した回路に用いることができる。
【００３８】
検波器２００を用いたシミュレーションを説明する。
シミュレーションに用いたパラメータを以下に示す。
キャパシタＣ５及びＣ６の容量：１ｐＦ
抵抗Ｒ２の電気抵抗：５００Ω
インダクタＬ１及びＬ２のインダクタンス値：１ｎＨ
電源２６の電圧：−０．４Ｖ
他のパラメータは実施例１におけるシミュレーションと同じである。
【００３９】
図７（ａ）及び図７（ｂ）は実施例２におけるシミュレーションの結果を示すグラフである。図７（ａ）に示すように、−２０〜０ｄＢｍの間でＤＣレベルは約０．０２〜０．２１Ｖまで変化する。特に−１０ｄＢｍ以上におけるＤＣレベルの変化率が大きい。従って、ＤＣレベルの検出が効果的に可能である。また図６（ａ）に示した実施例１の結果に比べてＤＣレベルが１０倍程度大きい。従って、実施例２ではより精度の高い検波が可能である。図７（ｂ）に示すように、０〜４５ｐｓｅｃにおいてＤＣレベルはほぼ一定である。このため、安定してＤＣレベルの検出が可能である。
【００４０】
実施例２によれば、バイアス回路として機能する回路１９を用いてＡ信号の平均電圧をＦＥＴ１４の閾値電圧付近にすることができる。従って、Ａ信号の振幅が小さくても、ＦＥＴ１４のオン／オフが可能である。つまり、入力信号の振幅が小さくても、整流及びＤＣレベルの検出が可能である。従って、Ｂ信号がより高い電圧を有し、Ａ信号がより低い電圧を有するように、バラン１２における分配比を調整することができる。Ｂ信号が高い電圧を有することで、実施例１より高いＤＣレベルを得ることができる。回路１９がインピーダンス整合を行うため、Ａ信号とＢ信号とを精度高く逆位相の信号とすることができる。このためＤＣレベルをより高めることができる。ただし、検波器２００は検波器１００より大型になる。従って、回路を小型にする場合は実施例１の検波器１００を用いればよい。精度の高い検波を行う場合は実施例２の検波器２００を用いればよい。
【００４１】
Ａ信号はＢ信号と同位相を有してもよい。図８（ａ）から図８（ｃ）は同位相における整流を例示するグラフであり、図８（ａ）はＡ信号、図８（ｂ）はＢ信号、図８（ｃ）はＣ信号を示す。図８（ａ）から図８（ｃ）に示すように、Ａ信号とＢ信号とが同位相を有する場合、Ｂ信号が整流され負の電圧を有するＣ信号が生成される。図８（ｃ）に示したＣ信号のＤＣ成分を抑圧することで負の電圧を有するＤ信号及びＥ信号が生成される（図示は省略）。
【００４２】
Ａ信号とＢ信号との位相差を例えば９０°より大きく２７０°未満、１２０°以上２４０°以下、１５０°以上２１０°以下としてもよい。位相差を例えば−９０°より大きく９０°未満とすることができ、−６０°以上６０°以下、−３０°以上３０°以下としてもよい。ただし、Ａ信号はＢ信号と同位相又は逆位相を有することが好ましい。例えば信号の位相が同位相又は逆位相からずれた場合、整流が良好に行われなくなる。この結果、ＤＣレベルが低下する。逆位相とは、例えば位相差が１８０°±１０°程度の範囲である。同位相とは、例えば位相差が０°±１０°程度の範囲である。Ａ信号とＢ信号とは逆位相を有することがより好ましい。以下、この点を説明する。
【００４３】
図９はＦＥＴ１４のＩ−Ｖ特性を例示するグラフである。横軸はドレイン−ソース間電圧Ｖｄｓ、縦軸はドレイン電流Ｉｄｓを表す。Ｖｇ＝０．７Ｖから−０．８Ｖまで０．１Ｖ刻みでＶｇを変化させた。実線は、Ｉｄｓの絶対値が高い順にＶｇ＝０．７Ｖ〜−０．８Ｖの例を表す。
【００４４】
図９に示すように、Ｖｄｓが負（Ｖｄｓ＜０）の場合、ＶｄｓとＩｄｓとの線型性が低下する。このため、Ｖｄｓ＜０では、Ｖｇに応じてドレイン−ソース間インピーダンスが変化しにくくなり、ＦＥＴ１４の切替が適切に行われない恐れがある。これに対し、Ｖｄｓが正（Ｖｄｓ＞０）においてはＶｄｓ＜０よりも、各Ｖｇにおいて線型性が高い。従って、Ｖｄｓ＞０では、ドレイン−ソース間インピーダンスが変化しやすく、ＦＥＴ１４の切替がスムーズである。従って、Ｖｄｓ＞０とすることが好ましい。言い換えれば、信号Ｃが正電圧を有するように、Ａ信号はＢ信号に対して逆位相を有することが好ましい。
【００４５】
図１（ａ）に示したＶＧＡ４と、ＦＥＴ１４とを同じ基板に形成することが好ましい。これにより、半導体装置２の小型化が可能となる。ＶＧＡ４が含むＦＥＴ及びＦＥＴ１４として、同じＦＥＴを用いることが好ましい。簡単に製造でき、かつ小型化が可能だからである。ＦＥＴにおける配線及びゲート幅などを変更することで、ＶＧＡ４の機能及びＦＥＴ１４の機能を得ることができる。また整流器１０ａ及び１０ｂ、並びに検波器１００及び２００は、ＡＬＣを行う半導体装置２以外に用いてもよい。
【００４６】
ＶＧＡ４及びＦＥＴ１４に、例えば砒素系半導体及び窒化物半導体を用いることができる。砒素系半導体とは砒素（Ａｓ）を含む半導体であり、例えばガリウム砒素（ＧａＡｓ）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）、インジウムガリウム砒素（ＩｎＧａＡｓ）などである。窒化物半導体とは、窒素（Ｎ）を含む半導体であり、例えば窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウム（ＩｎＮ）、及び窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などがある。なおＦＥＴ１４に代えて例えばバイポーラトランジスタなど、他のトランジスタを用いてもよい。
【００４７】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４８】
２                                          半導体装置
４                                          ＶＧＡ
６、１００、２００                          検波器
１０、１０ａ、１０ｂ                        整流器
１１、１１ａ、１１ｂ                        分配器
１２                                        バラン
１４                                        ＦＥＴ
１５                                        ＨＰＦ
１６、１６ａ、１６ｂ                        ＬＰＦ
１７                                        ディバイダ
１８                                        平滑回路
１９                                        回路
Ｎ１、Ｎ２                                  ノード
【図１】
2014165667.tif 000003
【図２】
2014165667.tif 000004
【図３】
2014165667.tif 000005
【図４】
2014165667.tif 000006
【図５】
2014165667.tif 000007
【図６】
2014165667.tif 000008
【図７】
2014165667.tif 000009
【図８】
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【図９】
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