(57)【要約】【課題】初期値を任意に設定し、しかもデータを書き込み及び読み出し可能なメモリ装置を提供する。【解決手段】メモリ装置１は、複数のメモリセルを有するメモリセルアレイ１０と、メモリセルアレイ１０にデータを書き込む書込アンプ５０と、メモリセルアレイ１０からデータを読み出し可能なセンスアンプ６０とを備え、複数のメモリセルは、初期化信号ＲＥＳがアクティブになると、記憶内容が一方の論理レベルに初期化される書き換え可能な複数の第1メモリセルと、初期化信号ＲＥＳがアクティブになると、記憶内容が他方の論理レベルに初期化される複数の第２メモリセルとを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
データの読み出し及び書き込みが可能なメモリ装置であって、
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイにデータを書き込み可能な書込部と、
前記メモリセルアレイからデータを読み出し可能な読出部とを備え、
前記複数のメモリセルは、
初期化信号がアクティブになると、記憶内容が一方の論理レベルに初期化される書き換え可能な複数の第1メモリセルと、
前記初期化信号がアクティブになると、記憶内容が他方の論理レベルに初期化される書き換え可能な複数の第２メモリセルとを有する、
ことを特徴とするメモリ装置。
【請求項２】
前記複数のメモリセルの各々は、
第1ビット線と第1ノードとの間に接続され、ワード線の電位に応じてオン状態とオフ状態とのうち一方の状態に制御される第1トランジスタと、
第２ビット線と第２ノードとの間に接続され、前記ワード線の電位に応じてオン状態とオフ状態とのうち一方の状態に制御される第２トランジスタと、
前記第1ノードと第２ノードとの間に設けられたラッチ部とを備え、
前記複数の第１メモリセルの各々は、
アクティブな前記初期化信号が供給されると、前記第１ノードの論理レベルを一方の論理レベルに初期化する第１初期化部を備え、
前記複数の第２メモリセルの各々は、
アクティブな前記初期化信号が供給されると、前記第１ノードの論理レベルを他方の論理レベルに初期化する第２初期化部を備える、
ことを特徴とする請求項１に記載のメモリ装置。
【請求項３】
請求項１に記載のメモリ装置の製造方法であって、
前記初期化信号がアクティブになることによって、前記メモリ装置に保持されるべき所定のデータを特定し、
前記所定のデータの値に応じて前記メモリセルアレイに前記第１メモリセルと前記第２メモリセルとを配置するパターンを決定し、
決定したパターンに基づいてマスクを作成し、
前記マスクを用いて、半導体チップを作成し、
前記半導体チップを用いて前記メモリ装置を製造する、
ことを特徴とするメモリ装置の製造方法。
【請求項４】
請求項１に記載のメモリ装置と、
電源が投入されると、アクティブな前記初期化信号を前記メモリ装置に供給する初期化信号供給部と、
制御部とを備え、
前記制御部は、
前記メモリ装置に前記初期化信号を供給した後、前記メモリセルアレイの前記複数の第１メモリセル及び前記複数の第２メモリセルから、所定の初期データを読み出すように前記読出部を制御し、
前記所定の初期データを用いて所定の処理を実行し、
前記複数の第１メモリセル及び前記複数の第２メモリセルの一部又は全部にデータを書き込むように前記書込部を制御する、
ことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを記憶するメモリ装置に関する。
【背景技術】
【０００２】
データを記憶するメモリ装置として、従来よりデータの読み書きが可能なＳＲＡＭ（Static Random Access Memory）、読み出しのみが可能なＲＯＭ（Read Only Memory）、及びフリップフロップが知られている。特に、ＳＲＡＭについては、電源投入時にデータが不定になることから、記憶内容全体をクリアする技術が知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平４−９２２９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、デジタルフィルタ演算においては、係数データを初期値から可変したい場合がある。また、ＣＰＵ（Central Processing Unit）を備えた電子機器において、ＣＰＵはメモリ装置から読み出されたブートプログラムに従って電子機器を起動する。この場合
、起動後にブートプログラムに割り当てたアドレス空間に対して、データを読み書きしたい場合がある。
しかしながら、ＲＯＭでは、データの書き込みができないため、係数データの初期値の設定が可能であっても係数データを可変することはできず、また、ブートプログラムが格納されたアドレス空間に対してデータを書き込むことができなかった。また、ＳＲＡＭでは、記憶内容全体をクリアすることができても、メモリセルの各々に初期値を自由に設定することができなかったので、係数データを１度はＳＲＡＭに書き込む必要があった。また、起動後にブートプログラムに割り当てられアドレス空間に対して、データの書き込み及び読み出しを実行するには、ＲＯＭから読み出したブートプログラムをアドレス空間にマッピングした後、マッピングをＲＯＭからＳＲＡＭに変更するといった変更処理が必要になるといった欠点があった。くわえて、フリップフロップは、データの読み書きが可能であり、且つ、初期値を自由に設定できるが、ＳＲＡＭやＲＯＭと比較して、面積が大きくなるといった欠点があった。
【０００５】
本発明は、上述した事情に鑑みてなされたものであり、初期値を任意に設定し、しかもデータを書き込み及び読み出し可能なメモリ装置などを提供することを解決課題の一つとする。
【課題を解決するための手段】
【０００６】
以上の課題を解決するために本発明に係るメモリ装置は、データの読み出し及び書き込みが可能なものであって、複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイにデータを書き込み可能な書込部と、前記メモリセルアレイからデータを読み出し可能な読出部とを備え、前記複数のメモリセルは、初期化信号がアクティブになると、記憶内容が一方の論理レベルに初期化される書き換え可能な複数の第1メモリセルと、  前記初期化信号がアクティブになると、記憶内容が他方の論理レベルに初期化される書き換え可能な複数の第２メモリセルとを有することを特徴とする。
この発明によれば、複数のメモリセルは、初期化信号がアクティブになると、一方の論理レベルに初期化される第１メモリセルと、他方の論理レベルに初期化される第２メモリセルとを備える。したがって、第１メモリセル及び第２メモリセルを所定のパターンでメモリセルアレイに配置することによって、所望のデータを書き込まなくてもメモリ装置に所望のデータを展開することができる。しかも、第１メモリセル及び第２メモリセルは、データを書き換え可能であるので、初期化して所望のデータを読み出した後に、データの読み出し書き込みを行うことができる。
【０００７】
より具体的には、前記複数のメモリセルの各々は、第1ビット線と第1ノードとの間に接続され、ワード線の電位に応じてオン状態とオフ状態とのうち一方の状態に制御される第1トランジスタと、第２ビット線と第２ノードとの間に接続され、前記ワード線の電位に応じてオン状態とオフ状態とのうち一方の状態に制御される第２トランジスタと、前記第1ノードと第２ノードとの間に設けられたラッチ部とを備え、前記複数の第１メモリセルの各々は、アクティブな前記初期化信号が供給されると、前記第１ノードの論理レベルを一方の論理レベルに初期化する第１初期化部を備え、前記複数の第２メモリセルの各々は、アクティブな前記初期化信号が供給されると、前記第１ノードの論理レベルを他方の論理レベルに初期化する第２初期化部を備えることが好ましい。
【０００８】
ここで、ラッチ部は、入力端子が第１ノードに接続され出力端子が第２ノードに接続されたインバータと、入力端子が第２ノードに接続され出力端子が第１ノードに接続されたインバータとを備えてもよい。また、第１初期化部は、第２ノードと一方の電源電位が供給されるノードとの間に設けられたトランジスタであってもよいし、第１ノードと他方の電源電位が供給されるノードとの間に設けられたトランジスタであってもよい。また、第２初期化部は、第２ノードと他方の電源電位が供給されるノードとの間に設けられたトランジスタであってもよいし、第１ノードと一方の電源電位が供給されるノードとの間に設けられたトランジスタであってもよい。
【０００９】
次に、本発明に係るメモリ装置の製造方法は、前記初期化信号がアクティブになることによって、前記メモリ装置に保持されるべき所定のデータを特定し、前記所定のデータの値に応じて前記メモリセルアレイに前記第１メモリセルと前記第２メモリセルとを配置するパターンを決定し、決定したパターンに基づいてマスクを作成し、前記マスクを用いて、半導体チップを作成し、前記半導体チップを用いて前記メモリ装置を製造することを特徴とする。この発明によれば、初期化した後、所定のデータがメモリ装置に保持されるように第１メモリセルと第２メモリセルとを配置したメモリセルアレイを有するメモリ装置を製造することができる。
【００１０】
次に、本発明に係る電子機器は、上述したメモリ装置と、電源が投入されると、アクティブな前記初期化信号を前記メモリ装置に供給する初期化信号供給部と、制御部とを備え、  前記制御部は、前記メモリ装置に前記初期化信号を供給した後、前記メモリセルアレイの前記複数の第１メモリセル及び前記複数の第２メモリセルから、所定の初期データを読み出すように前記読出部を制御し、前記所定の初期データを用いて所定の処理を実行し、前記複数の第１メモリセル及び前記複数の第２メモリセルの一部又は全部にデータを書き込むように前記書込部を制御する、ことを特徴とする。
【００１１】
この発明によれば、電源が投入されると初期化信号をアクティブにしてメモリセルアレイを初期化する。メモリセルアレイは初期化により一方の論理レベルを保持する第１メモリセルと、他方の論理レベルを保持する第２メモリセルを備えるので、所定の初期データを書き込むこと無く、これを読み出すことができる。さらに、第１メモリセル及び第２メモリセルは書き込み読み出しが可能であるから、初期化後に、所望のデータを書き込むことも可能となる。所定の初期データとしては、例えば、ブートプログラムが該当する。この場合、ブートプログラムを読み出して所定の処理を実行し、さらに、初期化によってブートプログラムを展開したメモリ領域に、新たなデータを読み書きできるので、当該メモリ領域を有効に活用することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係るメモリ装置の構成を示すブロック図である。
【図２】第１メモリセルとその周辺構成を示す回路図である。
【図３】第２メモリセルとその周辺構成を示す回路図である。
【図４】メモリセルアレイに第１メモリセルと第２メモリセルと配置したパターンの一例を示す説明図である。
【図５】マスク作成処理の処理内容を示すフローチャートである。
【図６】初期化期間における第１メモリセルの内部状態を示す説明図である。
【図７】初期化期間における第２メモリセルの内部状態を示す説明図である。
【図８】初期値読出期間における第１メモリセルの内部状態を示す説明図である。
【図９】初期値読出期間における第２メモリセルの内部状態を示す説明図である。
【図１０】携帯電話機の構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照しつつ、本発明に係る実施形態を説明する。
＜１．メモリ装置の構成＞
図１は、本発明の実施形態に係るメモリ装置１の主要構成を示すブロック図である。このメモリ装置１は、データの読み出しと書き込みが可能であり、例えば、ＳＲＡＭで構成されている。
【００１４】
メモリ装置１は、複数のワード線１３と複数のビット線１１との交差に対応して複数のメモリセルが設けられたメモリセルアレイ１０、ローアドレスＲａｄｄをデコードしてワード線１３を選択するローアドレスデコーダ２０、カラムアドレスＣａｄｄをデコードしてビット線１１を選択するカラムアドレスデコーダ３０を備える。すなわち、ローアドレスデコーダ２０及びカラムアドレスデコーダ３０によって、ワード線１３及びビット線１１を選択することによって、メモリセルアレイ１０の複数のメモリセルの中から対象となるメモリセルが選択され、当該メモリセルに対してデータの読み出し及び書き込みを行うことができる。
メモリセルアレイ１０では、１個のメモリセルに対応して、１本のワード線１３と２本のビット線１１とが配置されている。以下の説明では２本のビット線１１を区別する場合に、第１ビット線１１ａ及び第２ビット線１１ｂと称する。
【００１５】
さらに、メモリ装置１は、メモリセルアレイ１０のビット線１１に接続された入出力回路４０と、書込時に入力データＤｉｎを増幅した書込信号を入出力回路４０及びビット線１１を介してメモリセルに供給する書込アンプ５０と、読出時にビット線１１及び入出力回路４０を介してメモリセルから読み出された差動形式の読出信号を増幅してシングルエンド形式の出力データＤｏｕｔを出力するセンスアンプ６０とを備える。
【００１６】
また、メモリセルアレイ１０には、初期化信号ＲＥＳが供給される。メモリセルアレイ１０には、初期化信号ＲＥＳがアクティブになると、初期値「０」に初期化される第１メモリセル１０Ａと初期値「１」に初期化される第２メモリセル１０Ｂとが配置されている。したがって、このメモリ装置１によれば初期化信号ＲＥＳをアクティブすると、入力データＤｉｎを書き込まなくても、初期データがメモリセルアレイ１０に保持された状態となる。換言すれば、メモリ装置１を初期化した際に所望の初期データがメモリセルアレイ１０に展開できるように第１メモリセル１０Ａと第２メモリセル１０Ｂとが、割り当てられている。
【００１７】
図２に、第１メモリセル１０Ａとその周辺構成を示す。第１メモリセル１０Ａは、第１ビット線１１ａと第１ノードＮ１との間に設けられた第１トランジスタ１４、第２ビット線１１ｂと第２ノードＮ２との間に設けられた第２トランジスタ１５、第１ノードＮ１に入力端子が接続され第２ノードＮ２に出力端子が接続されたインバータ１６、第２ノードＮ２に入力端子が接続され第１ノードＮ１に出力端子が接続されたインバータ１７、及び第２ノードＮ２とドレインが接続されソースに低電源電位ＶＳＳが供給されるトランジスタ１８Ａを備える。
【００１８】
第１メモリセル１０Ａにおいて、第２ノードＮ２の論理レベルがＬレベルであり、且つ第１ノードの論理レベルがＨレベルである場合、第１メモリセル１０Ａが保持するデータの値は「１」となる。また、逆に、第２ノードＮ２の論理レベルがＨレベルであり、且つ第１ノードの論理レベルがＬレベルである場合、第１メモリセル１０Ａが保持するデータの値は「０」となる。
【００１９】
インバータ１６及び１７はラッチ回路を構成し、データを保持する。トランジスタ１８ＡのゲートにはＨレベルでアクティブとなる初期化信号ＲＥＳが供給される。初期化信号ＲＥＳがアクティブになると、トランジスタ１８Ａはオン状態となり、第２ノードＮ２は低電源電位ＶＳＳとなり、第２ノードＮ２の論理レベルはＬレベルとなる。また、初期化信号ＲＥＳがアクティブになると、第１ノードＮ１の論理レベルはＨレベルとなる。したがって、初期化信号ＲＥＳがアクティブになると、第１メモリセル１０Ａは初期値「１」を保持することになる。ここで、トランジスタ１８Ａは、アクティブな初期化信号ＲＥＳが供給されると、第１ノードＮ１の論理レベルをＨレベル（一方の論理レベル）に初期化する第１初期化部として機能する。なお、トランジスタ１８Ａの替わりに、第１ノードＮ１と高電源電位ＶＤＤが供給されるノードとの間にＰチャネルのトランジスタを設け、当該トランジスタにＬレベルでアクティブとなる初期化信号を供給してもよい。
【００２０】
また、メモリセルアレイ１０はプリチャージ回路１９を備える。プリチャージ回路１９は１列のメモリセルに１個の割合で設けられている。プリチャージ回路１９は、Ｐチャネルのトランジスタ１９１〜１９３を備える。トランジスタ１９１〜１９３の各ゲートには、Ｌレベルでアクティブとなるプリチャージ信号ＰＲＥが供給される。プリチャージ信号ＰＲＥがアクティブになると、トランジスタ１９１〜１９３がオン状態となり第１ビット線１１ａ及び第２ビット線１１ｂに高電源電位ＶＤＤが供給される。これによって、第１ビット線１１ａ及び第２ビット線１１ｂがプリチャージされる。
また、第１ビット線１１ａはセンスアンプ６０の正入力端子と接続されており、第２ビット線１１ｂはセンスアンプ６０の負入力端子に接続されている。
【００２１】
図３に、第２メモリセル１０Ｂの構成を示す。第２メモリセル１０Ｂは、第２ノードＮ２に接続されるトランジスタ１８Ａの替わりに、第１ノードに接続されるトランジスタ１８Ｂを用いる点を除いて、第１メモリセル１０Ａと同様に構成されている。初期化信号ＲＥＳがアクティブになると、トランジスタ１８Ｂはオン状態となり、第１ノードＮ１は低電源電位ＶＳＳとなり、第１ノードＮ１の論理レベルはＬレベルとなる。また、初期化信号ＲＥＳがアクティブになると、第２ノードＮ２の論理レベルはＨレベルとなる。したがって、初期化信号ＲＥＳがアクティブになると、第２メモリセル１０Ｂは初期値「０」を保持することになる。ここで、トランジスタ１８Ｂは、アクティブな初期化信号ＲＥＳが供給されると、第１ノードＮ１の論理レベルをＬレベル（他方の論理レベル）に初期化する第２初期化部として機能する。なお、トランジスタ１８Ｂの替わりに、第２ノードＮ２と高電源電位ＶＤＤが供給されるノードとの間にＰチャネルのトランジスタを設け、当該トランジスタにＬレベルでアクティブとなる初期化信号を供給してもよい。
【００２２】
図４に第１メモリセル１０Ａと第２メモリセル１０Ｂとを配置したメモリセルアレイ１０における配置パターンの一例を示す。なお、同図において「１」で示したメモリセルが第１メモリセル１０Ａであり、「０」で示したメモリセルが第２メモリセル１０Ｂである。このようにメモリセルアレイ１０において、初期化信号ＲＥＳをアクティブとしたとき、所望の初期値を保持するように第１メモリセル１０Ａと第２メモリセル１０Ｂとを配置したので、メモリ装置１にデータを書き込まなくても、所望の初期データをメモリ装置１に展開することが可能となる。
【００２３】
＜２．メモリ装置の製造方法＞
次に、メモリ装置１の製造方法について説明する。メモリ装置１の製造方法は、マスク作成処理、半導体プロセス処理、及びモールド処理に大別される。マスク作成処理では、半導体プロセスで用いるマスクを作成する。また、半導体プロセス処理では、作成したマスクを用いてシリコン基板上にトランジスタや配線を形成し半導体チップを製造する。モールド処理では半導体チップと端子とをワイヤボンディングで接続した後、モールドで成形することによってメモリ装置１を製造する。
【００２４】
マスク作成処理はマスク作成システムを用いて行われる。この処理では、メモリ装置１の半導体チップを製造するために用いるマスクパターンを作成する。図５にマスク作成システムが実行するマスク作成処理のフローチャートを示す。マスク作成システムのＣＰＵは、初期データを読み込む（ステップＳ１）。初期データは、メモリセルアレイ１０に初期化信号ＲＥＳを供給することによって、メモリセルアレイ１０に保持されるデータである。
【００２５】
次に、ＣＰＵは、初期データの値「１」，値「０」に応じて第１メモリセル１０Ａを配置するか、第２メモリセル１０Ｂを配置するかを決定する（ステップＳ２）。この後、ＣＰＵは、マスクデータを生成する（ステップＳ３）。マスク作成システムは、基本的な回路ブロックに対応するマスクパターンのデータを記憶している。第１メモリセル１０Ａと第２メモリセル１０Ｂとは、上述した回路ブロックに含まれている。従って、ステップＳ２において第１メモリセル１０Ａ及び第２メモリセル１０Ｂの配置が決定されると、これに従ってメモリセルアレイ１０のマスクデータが決定される。この後、ＣＰＵはマスクデータに従って露光し、マスクを作成する（ステップＳ４）。このようにして作成されたマスクは半導体プロセス処理に用いられる。
【００２６】
＜３．メモリ装置の動作＞
次に、メモリ装置１の動作について説明する。
図６に初期化期間における第１メモリセル１０Ａの内部状態を示す。まず、初期化期間では、初期化信号ＲＥＳがアクティブとなり（Ｈレベル）、トランジスタ１８Ａがオン状態となる。この結果、第２ノードＮ２の論理レベルはＬレベルとなる一方、第１ノードＮ１の論理レベルはＨレベルとなる。また、初期化期間においては、プリチャージ信号ＰＲＥがアクティブ（Ｌレベル）となり、図２に示すプリチャージ回路１９においてトランジスタ１９１〜１９３がオン状態となる。この結果、図６に示すように第１ビット線１１ａ及び第２ビット線１１ｂにはＨレベルの電位がプリチャージされる。初期化期間においては、ワード線１３は非選択となっており、ワード線１３の電位はＬレベルとなる。この結果、第１トランジスタ１４及び第２トランジスタ１５は、オフ状態となる。
一方、第２メモリセル１０Ｂにおいては、図７に示すようにトランジスタ１８Ｂがオン状態となる一方、第１トランジスタ１４及び第２トランジスタ１５がオフ状態となる。この結果、第１ノードＮ１の論理レベルはＬレベルとなる一方、第２ノードＮ２の論理レベルはＨレベルとなる。
【００２７】
図８に初期値読出期間における第１メモリセル１０Ａの内部状態を示す。初期化期間に続く初期値読出期間では、初期化信号ＲＥＳが非アクティブとなり（Ｌレベル）、トランジスタ１８Ａがオフ状態となる。また、ワード線１３が選択され、その電位がＨレベルになるので、第１トランジスタ１４及び第２トランジスタ１５がオン状態となる。この結果、第１ビット線１１ａの電位は第１ノードＮ１と同じＨレベルとなる一方、第２ビット線１１ｂの電位は第２ノードＮ２と同じＬレベルとなる。
図９に初期値読出期間における第２メモリセル１０Ｂの内部状態を示す。初期値読出期間では、トランジスタ１８Ｂがオフ状態となる一方、第１トランジスタ１４及び第２トランジスタ１５がオン状態となる。この結果、第１ビット線１１ａの電位は第１ノードＮ１と同じＬレベルとなる一方、第２ビット線１１ｂの電位は第２ノードＮ２と同じＨレベルとなる。
【００２８】
このように第１メモリセル１０Ａからは、出力データＤｏｕｔの値が「１」となる信号を読み出すことができ、第２メモリセル１０Ｂからは、出力データＤｏｕｔの値が「０」となる信号を読み出すことができる。また、所定のデータを第１メモリセル１０Ａ及び第２メモリセル１０Ｂに書き込む場合には、初期化信号ＲＥＳ及びプリチャージ信号ＰＲＥを非アクティブにして、ワード線１３を選択する。そして、データ値「１」を書き込む場合には、入力された入力データＤｉｎに基づいて書込アンプ５０が入出力回路４０を介して、第１ビット線１１ａにＨレベルの書込信号を供給する一方、第２ビット線１１ｂにＬレベルの書込信号を供給する。一方、データ値「０」を書き込む場合には、第１ビット線１１ａにＬレベルの書込信号を供給する一方、第２ビット線１１ｂにＨレベルの書込信号を供給する。これによって、所定のデータをメモリセルアレイ１０に書き込むことができる。
【００２９】
上述したように、メモリ装置１はデータを書き換え可能なＳＲＡＭで構成され、しかも、初期化信号ＲＥＳをアクティブにすることにより、データを書き込まなくても、メモリセルアレイ１０に予め定められたデータを保持することができる。さらに、第１メモリセル１０Ａと第２メモリセル１０Ｂは書き換え可能であるので、保持されたデータを処理に利用した後には、メモリ領域を開放して他のデータを読み書きすることができる。このため、メモリ領域を有効に活用することができる。
【００３０】
＜４．電子機器＞
次に、上述したメモリ装置１を用いた電子機器について説明する。本実施形態では、電子機器の一例として携帯電話機を取り上げるが、本発明は、携帯電話機に限定されないことは勿論である。
図１０に携帯電話機１００のブロック図を示す。この図に示すように携帯電話機１００は、上述したメモリ装置１、基地局を含む移動通信網と通信を行う通信装置２と、ディスプレイ３と、スピーカ４と、携帯電話機１００の制御中枢として機能するＣＰＵ５と、初期化回路６とを備える。
【００３１】
初期化回路６は、電源が投入されるとこれを検知し、初期化信号ＲＥＳをメモリ装置１に供給する。電源が投入されると、初期化信号ＲＥＳがアクティブとなりメモリ装置１が初期化される。初期化によってメモリ装置１には所定のデータが展開される。この例では、初期化信号ＲＥＳを供給すると、ブートプラグラムがメモリ装置１に展開されるように第１セルアレイ１０Ａと第２セルアレイ１０Ｂとの配置が定められている。メモリ装置１を初期化してメモリセルアレイ１０にブートプログラムが展開された後、ＣＰＵ５はメモリ装置１からブートプログラムを読み出して処理を実行する。
【００３２】
一般に、ブートプログラムは電源投入の直後に必要とされ、電子機器の通常動作時には必要とされない。このため、ＣＰＵ５は、初期化によってブートプログラムが展開されたメモリ領域の一部又は全部を必要に応じて動作領域として使用し、各種の演算結果を格納する。
【００３３】
また、初期化によって展開されるのは、ブートプログラムに限られない。例えば、デジタルフィルタの演算において、係数を固定とするのではなく、係数を可変にしたい場合がある。メモリ装置１を単なるＳＲＡＭで構成した場合には、初期化できないため、データの書き換えができても係数データを最初に書き込む必要がある。これに対して、本実施形態に係る電子機器では、メモリ装置１を初期化するだけで、係数データの初期値をメモリセルアレイ１０に展開することができ、しかも、必要に応じて係数データを書き換えることができる。
【００３４】
なお、上述した実施形態では、メモリセルアレイ１０の全てに初期化機能を備えた第１メモリセル１０Ａと第２メモリセルＢとを割り当てたが、本発明はこれに限定されるものではなく、メモリセルアレイ１０の一部又は全部に第１メモリセル１０Ａと第２メモリセル１０Ｂとを割り当てるようにしてもよい。メモリセルアレイ１０の一部に第１メモリセル１０Ａと第２メモリセル１０Ｂとを割り当てる場合には、メモリセルアレイ１０のその他の部分に初期化機能を有しないメモリセルを割り当てもよい。そのようなメモリセルは図２に示す第１メモリセル１０Ａからトランジスタ１８Ａを除いて構成すればよい。
【符号の説明】
【００３５】
１……メモリ装置、１０……メモリセルアレイ、４０……入出力回路、５０……書込アンプ（書込部）、６０……センスアンプ（読出部）、ＲＥＳ……初期化信号、１０Ａ……第1メモリセル、１０Ｂ……第２メモリセル、１１……ビット線、１１ａ……第１ビット線、１１ｂ……第２ビット線、１３……ワード線、１４……第１トランジスタ、１５……第２トランジスタ、１６，１７……インバータ、１８Ａ，１８Ｂ……トランジスタ（初期化部）、Ｎ１……第１ノード、Ｎ２……第２ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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