(57)【要約】  第１導電型の第１の半導体領域と、第１の半導体領域との間にｐｎ接合をそれぞれ形成するように第１の半導体領域の内部に互いに離間して配列され、ｐｎ接合が周期的に配置されたスーパージャンクション構造を構成するようにストライプ状に延伸する第２導電型の第２の半導体領域と、第１の半導体領域の第１主面側に配置された第１の主電極と、第１の半導体領域の第２主面側で素子領域に配置された第２の主電極と、第２主面側の外周領域の外縁に配置され、第１の主電極と電気的に接続された終端電極と、第２の主電極と終端電極との間で第２主面側に配置された絶縁層と、絶縁層の内部に互いに離間して配列された複数の導電体とを備え、導電体の間に形成されるコンデンサを直列接続したコンデンサ群によって第２の主電極と終端電極とが容量結合される。
2017090183.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子が形成された素子領域及び前記素子領域の周囲に配置された外周領域を有する半導体装置であって、
前記素子領域と前記外周領域にわたって延在する第１導電型の第１の半導体領域と、
前記第１の半導体領域との間にｐｎ接合をそれぞれ形成するように前記第１の半導体領域の内部に互いに離間して配列され、前記ｐｎ接合が周期的に配置されたスーパージャンクション構造を構成するように、前記素子領域と前記外周領域にわたって前記第１の半導体領域の主面と平行してストライプ状に延伸する第２導電型の第２の半導体領域と、
前記第１の半導体領域の第１主面側に配置された、膜厚方向に沿って前記半導体素子に流れる主電流の電流経路の一方の端部である第１の主電極と、
前記第１の半導体領域の第２主面側で前記素子領域に配置された、前記電流経路の他方の端部である第２の主電極と、
前記第２主面側の前記外周領域の外縁に配置され、前記第１の主電極と電気的に接続された終端電極と、
前記第２の主電極と前記終端電極との間で前記第２主面側に配置された絶縁層と、
前記素子領域から前記外周領域の前記外縁に向かう外縁方向に沿って、前記絶縁層の内部に互いに離間して配列された複数の導電体と
を備え、
互いに隣接する前記導電体の間に形成されるコンデンサを直列接続したコンデンサ群が構成され、前記外縁方向に延伸する前記コンデンサ群によって前記第２の主電極と前記終端電極とが容量結合されることを特徴とする半導体装置。
【請求項２】
前記終端電極が前記第２主面側のコーナー部に配置され、前記コーナー部を除いた前記外縁には前記終端電極が配置されておらず、
複数の前記導電体のうちの前記終端電極に最近接である導電体が、前記コーナー部において前記終端電極に接続されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記導電体が前記素子領域の周囲を囲んで配置されたリング形状であり、複数の前記導電体によって前記素子領域が多重に囲まれていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
最外周の前記導電体の外側の外縁部が、前記第２の半導体領域の端部よりも前記外周領域の前記外縁の近くに位置していることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記コーナー部側における前記第２の半導体領域の端部が、前記コーナー部側以外の前記第２の半導体領域の端部よりも、前記外縁から離間していることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記外周領域の前記素子領域に隣接する領域において前記第１の半導体領域の上部に形成された第２導電型のリサーフ領域を更に備え、
平面視で、前記リサーフ領域の外側まで前記第２の半導体領域が延伸していることを特徴とする請求項１に記載の半導体装置。
【請求項７】
平面視で前記導電体の配置されるピッチが一定ではないことを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記外周領域において表面電位が前記第１の半導体領域の電位分布と一致するように、前記コンデンサ群に含まれる前記コンデンサの数や配置されるピッチを調整して前記表面電位が前記第２の主電極と前記終端電極との間で分圧されていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スーパージャンクション構造の半導体装置に関する。
【背景技術】
【０００２】
ドリフト領域にｐｎ接合が周期的に形成されたスーパージャンクション（ＳＪ）構造のＭＯＳトランジスタ（以下において、「ＳＪＭＯＳ」という。）は、高耐圧且つ低オン抵抗であるという特性を有する。ＳＪＭＯＳでは、例えばｎ型の不純物濃度を高くしたドリフト領域を電流が流れ、オン抵抗を下げることができる。一方、逆バイアス時にｐｎ接合から伸びる空乏層によってドリフト領域が空乏化されて、高耐圧が確保される。このとき、ドリフト領域を完全に空乏化させるために、ｐ型の不純物総量とｎ型の不純物総量との比が１近傍に設定される。【０００３】
ＳＪＭＯＳの半導体素子が配置される素子領域においては、例えば直線的に延伸するストライプ状のｐ型の柱状領域とｎ型の柱状領域が繰り返し交互に配置される。一方、素子領域の周囲に配置された外周領域では、素子領域の周囲を囲んで柱状領域が環状に配置されることも多い。【０００４】
しかし、素子領域においてストライプ状に柱状領域を配置し、外周領域において柱状領域を環状に配置すると、パターン設計が複雑になる。これは、素子領域と外周領域との境界領域付近での柱状領域の接合部分におけるｐ型とｎ型の不純物量バランスが崩れるためである。例えば、環状に配置されたｐ型の柱状領域の側部に、素子領域から延伸するｐ型の柱状領域の端部を接合させる。この場合、接合部分でｐ型の不純物量が増大する。その結果、ｐ型の柱状領域とその周囲のｎ型半導体領域との不純物量バランスが崩れる。【０００５】
したがって、外周領域においても、ストライプ状にｐ型の柱状領域とｎ型の柱状領域が交互に配置されることが好ましい（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３９０８５７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
外周領域の柱状領域をストライプ状にした場合、耐圧を確保するために、外周領域にリサーフ領域を形成することが一般的である。しかし、リサーフ領域は不純物濃度が低いため、外部から侵入する可動イオンの影響を受けてリサーフ領域などの半導体装置の表面電位が変動しやすい。その結果、耐圧が低下するなどして信頼性を確保することが困難である。【０００８】
上記問題点に鑑み、本発明は、高い信頼性を有するスーパージャンクション構造の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、半導体素子が形成された素子領域及び素子領域の周囲に配置された外周領域を有する半導体装置であって、（ア）素子領域と外周領域にわたって延在する第１導電型の第１の半導体領域と、（イ）第１の半導体領域との間にｐｎ接合をそれぞれ形成するように第１の半導体領域の内部に互いに離間して配列され、ｐｎ接合が周期的に配置されたスーパージャンクション構造を構成するように、素子領域と外周領域にわたって第１の半導体領域の主面と平行してストライプ状に延伸する第２導電型の第２の半導体領域と、（ウ）第１の半導体領域の第１主面側に配置された、膜厚方向に沿って半導体素子に流れる主電流の電流経路の一方の端部である第１の主電極と、（エ）第１の半導体領域の第２主面側で素子領域に配置された、電流経路の他方の端部である第２の主電極と、（オ）第２主面側の外周領域の外縁に配置され、第１の主電極と電気的に接続された終端電極と、（カ）第２の主電極と終端電極との間で第２主面側に配置された絶縁層と、（キ）素子領域から外周領域の外縁に向かう外縁方向に沿って、絶縁層の内部に互いに離間して配列された複数の導電体とを備え、互いに隣接する導電体の間に形成されるコンデンサを直列接続したコンデンサ群が構成され、外縁方向に延伸するコンデンサ群によって第２の主電極と終端電極とが容量結合される半導体装置が提供される。
【発明の効果】
【００１０】
本発明によれば、高い信頼性を有するスーパージャンクション構造の半導体装置を提供できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る半導体装置の構成を示す模式的な断面図である。
【図２】本発明の実施形態に係る半導体装置の構成を示す模式的な平面図である。
【図３】本発明の実施形態に係る半導体装置のコンデンサ群の構成を示す模式図である。
【図４】図２のコーナー部の周辺領域を拡大した模式的な平面図である。
【図５】比較例の半導体装置について耐圧をシミュレーションした結果である。
【図６】本発明の実施形態に係る半導体装置について耐圧をシミュレーションした結果である。
【図７】本発明の実施形態に係る半導体装置と比較例の半導体装置について付与する電荷量と耐圧の変化率の関係をシミュレーションした結果である。
【図８】本発明の実施形態に係る半導体装置のリサーフ領域とｐ型柱状領域の配置を示す模式的な平面図である。
【図９】本発明の実施形態の変形例に係る半導体装置の構成を示す模式的な断面図である。
【図１０】本発明のその他の実施形態に係る半導体装置の構成を示す模式的な断面図である。
【図１１】図１０に示す半導体装置のコンデンサ群の構成を示す模式図である。
【発明を実施するための形態】
【００１２】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１３】
また、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、請求の範囲において、種々の変更を加えることができる。
【００１４】
本発明の実施形態に係る半導体装置１は、図１に示すように、半導体素子が形成された素子領域１０１と素子領域１０１の周囲に配置された外周領域１０２を有する。半導体装置１は、素子領域１０１と外周領域１０２にわたって延在する第１導電型の第１の半導体領域（ドリフト領域１０）と、第１の半導体領域の内部に互いに離間して配列された複数の第２導電型の第２の半導体領域（ｐ型柱状領域２０）とを備える。
【００１５】
なお、第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。ここでは、第１導電型がｎ型、第２導電型がｐ型である。
【００１６】
ｐ型柱状領域２０は、ドリフト領域１０との間にｐｎ接合をそれぞれ形成するように配置されている。つまり、ドリフト領域１０とｐ型柱状領域２０とによって、ｐｎ接合が周期的に配置されたスーパージャンクション（ＳＪ）構造が構成されている。
【００１７】
図２に示すように、ｐ型柱状領域２０は、素子領域１０１と外周領域１０２にわたって連続的にドリフト領域１０の主面と平行してストライプ状に延伸する。更に、ｐ型柱状領域２０の中心部の位置の間隔Ｌは、素子領域１０１と外周領域１０２で同じ値になっている。このため、ｐ型の柱状領域を素子領域１０１においてストライプ状に配置し、外周領域１０２において環状に配置する場合のような、不純物量バランスの問題が生じない。即ち、素子領域１０１と外周領域１０２との境界におけるｐ型とｎ型の不純物量バランスは、他の領域と同様である。したがって、半導体装置１では、不純物量バランスが崩れることを抑制するための複雑なパターン設計などが不要である。
【００１８】
図１に示したように、ドリフト領域１０の第１主面１１側に、素子領域１０１に形成される半導体素子の第１の主電極としてドレイン電極３０が配置されている。一方、ドリフト領域１０の第２主面１２側に、半導体素子の第２の主電極としてソース電極９０が素子領域１０１に配置されている。ドレイン電極３０は、膜厚方向に沿って半導体素子に流れる主電流の電流経路の一方の端部であり、ソース電極９０は電流経路の他方の端部である。
【００１９】
外周領域１０２の外縁には、ドリフト領域１０の第２主面１２側に終端電極１００が配置されている。ソース電極９０と終端電極１００との間のドリフト領域１０の第２主面１２に絶縁層１３０が配置されており、絶縁層１３０の開口部において終端電極１００がドリフト領域１０の第２主面１２と接触している。終端電極１００とドリフト領域１０との境界に不純物濃度の高いｎ型のコンタクト領域１６０が形成されており、ドリフト領域１０を介して終端電極１００がドレイン電極３０と電気的に接続されている。
【００２０】
図２に示したように、終端電極１００は、ドリフト領域１０の矩形状の第２主面１２のコーナー部にのみ配置されている。即ち、コーナー部を除いた外周領域１０２の直線状の外縁には終端電極１００は配置されていない。コーナー部のみに終端電極１００を配置することによって、半導体装置１のサイズの増大を抑制できる。
【００２１】
更に、素子領域１０１から外周領域１０２の外縁に向かう外縁方向に沿って、絶縁層１３０の内部に互いに離間して複数の導電体１４０が配列されている。互いに隣接する導電体１４０の間には、それぞれコンデンサが形成される。これらのコンデンサを直列接続して構成されるコンデンサ群（以下において、「容量チェーン」という。）が、外縁方向に延伸する。
【００２２】
図１に示す半導体装置１では、絶縁層１３０の内部で上段と下段の２層に分けて導電体１４０が配列されている。上段に配置された導電体１４０と下段に配置された導電体１４０とが、外縁方向に沿って交互に配置されている。図１に示すように、平面視で、下段に配列された導電体１４０の間の領域が上段に配列された導電体１４０によって覆われている。
【００２３】
図３に示すように、上段に配列された導電体１４０ａと下段に配列された導電体１４０ｂとの平面視で重なった領域に、コンデンサ１５０が形成される。コンデンサ１５０を形成するために、膜厚方向の導電体１４０同士の間隔は１μｍ以下が好ましく、例えば１００ｎｍ〜５００ｎｍ程度である。
【００２４】
導電体１４０の材料は、例えばポリシリコンである。或いは、アルミニウムなどの金属材も導電体１４０に使用可能である。絶縁層１３０には、例えば酸化シリコン膜などを使用可能である。
【００２５】
なお、図２に示したように、導電体１４０は素子領域１０１の周囲を囲んで配置されたリング形状である。複数の導電体１４０によって、素子領域１０１が多重に囲まれている。図４に、図２のコーナー部の周辺領域Ｒを拡大した図を示す。導電体１４０のコーナー部は、電界集中を緩和するために曲線である。図４では、絶縁層１３０を透過して導電体１４０が表示されている。なお、下段に配列された導電体１４０ｂの端部は、上段に配列された導電体１４０ａの下方であるため、破線で表示している。また。図４では素子領域１０１に形成される半導体素子の図示を省略している。図１は図４のＩ−Ｉ方向に沿った断面図である。
【００２６】
図１に示すように、容量チェーンを構成する導電体１４０のうち、ソース電極９０に最近接の導電体１４０がソース電極９０に接続されている。一方、容量チェーンを構成する導電体１４０のうちの終端電極１００に最近接である導電体１４０が、ドリフト領域１０の第２主面１２のコーナー部において終端電極１００に接続されている。これにより、容量チェーンによってソース電極９０と終端電極１００とが容量結合されている。
【００２７】
終端電極１００とドレイン電極３０とは電気的に接続されているため、容量チェーンによってソース電極９０とドレイン電極３０とが容量結合される。その結果、ソース電極９０とドレイン電極３０との間に所定の電圧を印加した場合に、容量チェーンによってソース電極９０と終端電極１００間が分圧される。この分圧された電位によって、外周領域１０２において表面電位が固定される。
【００２８】
このため、外部から侵入した可動イオンなどによって表面電位が変動することが抑制される。したがって、半導体装置１では、可動イオンなどから受ける影響が低減され、高い信頼性を得ることができる。
【００２９】
図５に、６００Ｖ〜７００Ｖ程度の高耐圧を有するように設計され、容量チェーンが形成されていない比較例の半導体装置について耐圧をシミュレーションした結果を示す。シミュレーションは、半導体装置に可動イオンが侵入した場合を想定し、プラス電荷を半導体装置の表面に付与した状態で耐圧を計算した結果である。可動イオンには、人体から発せられたナトリウムイオンなどを想定している。図５の横軸は外縁方向に沿った外周領域の位置であり、縦軸は耐圧である。図５に示すように、比較例の半導体装置では、等電位線に歪みがあり、可動イオンの影響によって耐圧が低下している。
【００３０】
一方、容量チェーンを形成した半導体装置１について同様のシミュレーションを行った結果を図６に示す。図６に示すように、比較例に対して耐圧の低下量が抑制され、可動イオンによる影響が低減されていることがわかる。
【００３１】
図７に、半導体装置１と比較例の半導体装置について、表面に付与する電荷量を変化させたシミュレーションの結果を示す。図７の横軸は付与する電荷量Ｑであり、縦軸は耐圧の変化率ΔＶＢである。なお、特性Ａが半導体装置１のシミュレーションの結果であり、特性Ｂが比較例の半導体装置のシミュレーションの結果である。図７に示すように、比較例に比べて半導体装置１の方が耐圧の変化率ΔＶＢが小さく、且つ、電荷量Ｑの変化に対する耐圧の変化率ΔＶＢの依存性も小さい。つまり、容量チェーンを形成することによって、可動イオンによる耐圧の低下を抑制することができる。
【００３２】
なお、外周領域１０２におけるドリフト領域１０の電位分布に整合させて表面電位が分圧されるように、容量チェーンの構成を設定することが好ましい。これにより、電位分布の歪みが抑制され、耐圧の低下が防止される。例えば、ドリフト領域１０の電位分布と一致して表面電位が分圧されるように、容量チェーンに含まれるコンデンサ１５０の数や配置される導電体１４０のピッチを調整する。シミュレーションの結果や製造条件などに応じて、最適に容量チェーンの構成を選択することができる。
【００３３】
終端電極１００と最外周の導電体１４０とを接続させるために、少なくとも最外周の導電体１４０の外縁部は、ｐ型柱状領域２０の延伸方向の端部よりも外周領域１０２の外縁に近く位置している。更に、図４で示すコーナー部側におけるｐ型柱状領域２０の延伸方向の端部はコーナー部側以外のｐ型柱状領域２０の延伸方向の端部に比べて外周領域１０２の外縁から離間しており、コーナー部側におけるｐ型柱状領域２０はそれ以外のｐ型柱状領域２０よりも外縁方向において短くなっている。そのコーナー部に終端電極１００を設ける。このため、図４に示すように、ｐ型柱状領域２０と終端電極１００とは接触しない。更に、半導体装置１を小型化することができる。
【００３４】
図１に示した半導体装置１は、ドリフト領域１０の上部の一部に素子領域１０１の周囲を囲んで外周領域１０２に形成されたｐ型のリサーフ領域１２０を更に備える。即ち、素子領域１０１に最近接のｐ型柱状領域２０の上部に接して、ｐ型柱状領域２０よりも不純物濃度の高いｐ型領域１１０がドリフト領域１０の上部に配置されている。ｐ型領域１１０の不純物濃度は、例えば後述するベース領域５０と同じ不純物濃度である。ｐ型領域１１０は、ソース電極９０と接続している。そして、ｐ型領域１１０から外周領域１０２の外縁方向に向かってリサーフ領域１２０が延在している。リサーフ領域１２０の不純物濃度は、ｐ型領域１１０よりも低い。リサーフ領域１２０の不純物濃度は、ｐ型柱状領域２０の不純物濃度よりも低い。リサーフ領域１２０の直下に配置されたｐ型柱状領域２０は、その上端部がリサーフ領域１２０に達している。なお、図８に示すように、平面視でリサーフ領域１２０の外側までｐ型柱状領域２０が延伸している。
【００３５】
リサーフ領域１２０を形成することによって、逆バイアス時にｐｎ接合からの空乏層が外側に伸ばされ、空乏層の伸びが外周領域１０２においてなだらかになる。これにより、電界集中が緩和され、半導体装置１の耐圧が向上する。
【００３６】
ところで、素子領域１０１には、ＳＪ構造を採用した種々の半導体素子が形成される。例えば図１に示したように、主電流が膜厚方向に流れるＭＯＳＦＥＴが素子領域１０１に形成される。以下に、図１に示した半導体素子の構造について説明する。
【００３７】
ドレイン電極３０上に、高濃度のｎ型半導体領域４０が配置されている。ｎ型半導体領域４０は、例えばシリコン（Ｓｉ）等の半導体基板にｎ型の不純物であるリン（Ｐ）等をドープして形成される。ｎ型半導体領域４０は、ドレイン領域として機能する。ドレイン電極３０とｎ型半導体領域４０とはオーミック接続されている。
【００３８】
ｎ型半導体領域４０の上に、ｎ型半導体領域４０よりも不純物濃度の低いドリフト領域１０が配置されている。ドリフト領域１０の内部に形成されたｐ型柱状領域２０の底部は、ｎ型半導体領域４０の上面に達している。
【００３９】
素子領域１０１においては、ｐ型柱状領域２０のそれぞれの上方に、ｐ型柱状領域２０よりも不純物濃度の高いｐ型のベース領域５０が配置されている。隣接するベース領域５０は、ドリフト領域１０によって離間されている。ｐ型柱状領域２０の上端部は、ベース領域５０の下面に達している。
【００４０】
ベース領域５０の内側に、ｎ型のソース領域６０が島状に配置されている。ソース領域６０の上面は、ベース領域５０及びドリフト領域１０の上面と同一平面レベルである。
【００４１】
ベース領域５０上、例えば隣接するソース領域６０の上方とソース領域６０間のドリフト領域１０の上方とにわたって、ゲート電極７０が配置されている。ゲート電極７０は、例えばポリシリコン膜である。ゲート電極７０は絶縁膜８０によって覆われており、ゲート電極７０と、ソース領域６０、ベース領域５０及びドリフト領域１０とは、絶縁膜８０によって電気的に絶縁されている。ゲート電極７０とベース領域５０との間の絶縁膜８０は、ゲート絶縁膜として機能する。絶縁膜８０には、例えばシリコン酸化膜などが使用される。
【００４２】
更に、絶縁膜８０の上面及び側面を覆ってソース電極９０が配置されている。ソース電極９０は、絶縁膜８０が配置されていない領域に露出するソース領域６０及びベース領域５０とオーミック接続されている。
【００４３】
半導体装置１では、ドレイン電極３０とソース電極９０間に所定の電圧を加えた状態でしきい値以上のゲート電圧をゲート電極７０に印加することにより、ベース領域５０のゲート電極７０に対向する領域にチャネルが形成される。これにより、ドレイン電極３０とソース電極９０間にドレイン電流が流れる。
【００４４】
以上に説明したように、本発明の実施形態に係る半導体装置１では、容量チェーンを形成することによって、ドレイン電極３０とソース電極９０間に電圧を加えた場合に外周領域１０２の表面電位が固定される。このため、可動イオンなどに起因して表面電位が変動することが抑制される。その結果、高い信頼性を有するスーパージャンクション構造の半導体装置１を提供することができる。
【００４５】
＜変形例＞
図１では、外縁方向の長さ（以下において、単に「長さ」という。）が同等である導電体１４０が、外縁方向に沿って等間隔に配列されている例を示した。このため、隣接する導電体１４０間の平面視での間隔は均等である。したがって、導電体１４０間に形成されるコンデンサ１５０は等間隔に配置され、コンデンサ１５０の配置されるピッチは均一である。
【００４６】
しかし、ドリフト領域１０の電位分布に合わせて表面電位の分布が設定されるように、コンデンサ１５０の位置を調整することが好ましい。即ち、平面視でコンデンサ１５０の配置されるピッチが一定ではなくてもよい。例えば、導電体１４０の長さを個別に調整して、コンデンサ１５０の位置を調整できる。これにより、電位分布の歪みが抑制され、耐圧の低下が防止される。
【００４７】
長さが互いに異なる導電体１４０を配列することによってコンデンサ１５０の位置を調整する例を、図９に示す。図９は、上段に配列された導電体１４０ａの長さを外縁方向に向かって徐々に短くし、下段の導電体１４０ｂの間隔を外縁方向に向かって狭くした構成を示す。これにより、コンデンサ１５０の間隔を、外周領域１０２の外縁に向かって徐々に狭く設定することができる。一方、ドリフト領域１０の電位分布に合わせて、外周領域１０２の外縁に向かってコンデンサ１５０の間隔を徐々に広く設定することもできる。或いは、コンデンサ１５０の間隔を単調に変化させるのではなく、ランダムに変化させてもよい。
【００４８】
上記のように、容量チェーンに含まれるコンデンサ１５０の数や配置されるピッチを調整することによって、表面電位をドリフト領域１０の電位分布と一致させることができる。したがって、半導体装置１によれば、外周領域１０２におけるドリフト領域１０の電位が外縁方向に向かって一定の割合で変化するのではない場合においても、耐圧の低下が抑制され、高い信頼性を得ることができる。
【００４９】
（その他の実施形態）
上記のように本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００５０】
例えば、上記では導電体１４０を２つの層に配置した場合を説明したが、図１０に示すように導電体１４０を１つの層に配置してもよい。これにより、半導体装置１の製造工程を短縮することができる。図１０に示した半導体装置１においても、図１１に示すように導電体１４０の側面の間に形成されるコンデンサ１５０を直列接続した容量チェーンが構成されて、ソース電極９０と終端電極１００とが容量結合される。
【００５１】
このように、本発明はここでは記載していない様々な実施形態等を含むことはもちろんである。したがって、本発明の技術的範囲は上記の説明から妥当な請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【００５２】
本発明の半導体装置は、スーパージャンクション構造を採用する半導体装置の用途に利用可能である。
【図１】
2017090183.tif 000003
【図２】
2017090183.tif 000004
【図３】
2017090183.tif 000005
【図４】
2017090183.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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