(57)【要約】  本技術は、高S/N化と高フレームレート化との両方を実現することができるようにするイメージセンサ、電子機器、制御装置、制御方法、及び、プログラムに関する。AD変換部は、入力段に差動対が設けられたコンパレータを有する。差動対は、その差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタとして、それぞれ複数のトランジスタを有する。AD変換部は、レベルが変化する参照信号と、光電変換を行って電気信号を出力する撮像部が出力する電気信号とを比較することにより、電気信号のAD変換を行う。コンパレータについては、撮像部に入射する光の光量に応じて、複数のトランジスタの中で、動作させるトランジスタがアクティブトランジスタとして選択され、アクティブトランジスタが動作するように制御される。本技術は、例えば、画像を撮像するイメージセンサ等に適用することができる。
2017110484.tif 000002
【特許請求の範囲】
【請求項１】
差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタとして、それぞれ複数のトランジスタを有する前記差動対が入力段に設けられたコンパレータを有し、
レベルが変化する参照信号と、光電変換を行って電気信号を出力する撮像部が出力する前記電気信号とを比較する
ことにより、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、
前記撮像部に入射する光の光量に応じて、前記複数のトランジスタの中で、動作させるトランジスタをアクティブトランジスタとして選択し、アクティブトランジスタを動作するように制御する制御部と
を備えるイメージセンサ。
【請求項２】
前記制御部は、前記光量が小であるほど、前記第１及び第２のトランジスタの閾値電圧のばらつきが小になり、前記光量が大であるほど、前記第１及び第２のトランジスタの時定数が小になるように、前記アクティブトランジスタを選択する
請求項１に記載のイメージセンサ。
【請求項３】
前記制御部は、前記光量が大であるほど、少ない数のトランジスタを、前記アクティブトランジスタとして選択する
請求項１に記載のイメージセンサ。
【請求項４】
前記複数のトランジスタは、ゲートの酸化膜の膜厚が異なるトランジスタを含む
請求項１に記載のイメージセンサ。
【請求項５】
前記制御部は、光量が大であるほど、前記酸化膜の膜厚が厚いトランジスタを、前記アクティブトランジスタとして選択する
請求項４に記載のイメージセンサ。
【請求項６】
前記複数のトランジスタとして、前記酸化膜の膜厚が所定の膜厚の２以上のトランジスタを含む
請求項４に記載のイメージセンサ。
【請求項７】
光を集光する光学系と、
光を受光し、画像を撮像するイメージセンサと
を備え、
前記イメージセンサは、
差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタとして、それぞれ複数のトランジスタを有する前記差動対が入力段に設けられたコンパレータを有し、
レベルが変化する参照信号と、光電変換を行って電気信号を出力する撮像部が出力する前記電気信号とを比較する
ことにより、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、
前記撮像部に入射する光の光量に応じて、前記複数のトランジスタの中で、動作させるトランジスタをアクティブトランジスタとして選択し、アクティブトランジスタを動作するように制御する制御部と
を備える
電子機器。
【請求項８】
差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタとして、それぞれ複数のトランジスタを有する前記差動対が入力段に設けられたコンパレータを有し、
レベルが変化する参照信号と、光電変換を行って電気信号を出力する撮像部が出力する前記電気信号とを比較する
ことにより、前記電気信号のAD(Analog to Digital)変換を行うAD変換部を備えるイメージセンサについて、前記撮像部に入射する光の光量に応じて、前記複数のトランジスタの中で、動作させるトランジスタをアクティブトランジスタとして選択し、アクティブトランジスタを動作するように制御する
制御装置。
【請求項９】
差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタとして、それぞれ複数のトランジスタを有する前記差動対が入力段に設けられたコンパレータを有し、
レベルが変化する参照信号と、光電変換を行って電気信号を出力する撮像部が出力する前記電気信号とを比較する
ことにより、前記電気信号のAD(Analog to Digital)変換を行うAD変換部を備えるイメージセンサについて、前記撮像部に入射する光の光量に応じて、前記複数のトランジスタの中で、動作させるトランジスタをアクティブトランジスタとして選択し、アクティブトランジスタを動作するように制御する
ことを含む制御方法。
【請求項１０】
差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタとして、それぞれ複数のトランジスタを有する前記差動対が入力段に設けられたコンパレータを有し、
レベルが変化する参照信号と、光電変換を行って電気信号を出力する撮像部が出力する前記電気信号とを比較する
ことにより、前記電気信号のAD(Analog to Digital)変換を行うAD変換部を備えるイメージセンサについて、前記撮像部に入射する光の光量に応じて、前記複数のトランジスタの中で、動作させるトランジスタをアクティブトランジスタとして選択し、アクティブトランジスタを動作するように制御する制御装置
として、コンピュータを機能させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、イメージセンサ、電子機器、制御装置、制御方法、及び、プログラムに関し、特に、例えば、高S/N化と高フレームレート化との両方を実現することができるようにするイメージセンサ、電子機器、制御装置、制御方法、及び、プログラムに関する。
【背景技術】
【０００２】
画像を撮像するイメージセンサとしては、小型化等の要請から、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサが注目されている。【０００３】
CMOSイメージセンサは、光電変換を行う画素が出力するアナログの電気信号をAD(Analog to Digital)変換するAD変換部を有する。AD変換部は、例えば、コンパレータとカウンタとを有し、所定の参照信号と画素が出力する電気信号とを比較することにより、電気信号のAD変換を行う。【０００４】
CMOSイメージセンサでは、例えば、画素の各列等に対して、１個のAD変換部が対応するように、複数のAD変換部が１行に並ぶように設けられ、１行の画素が出力する電気信号のAD変換が並列（同時）に行われる。【０００５】
複数のAD変換部が１行に並ぶように設けられている場合、あるAD変換部を構成するコンパレータと、隣のAD変換部のコンパレータとのクロストーク特性の悪化により、CMOSイメージセンサで得られる画像の画質が劣化することがある。【０００６】
そこで、コンパレータの入力段の差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタを、それぞれ、同一の数の複数の分割トランジスタに分割し、所定の列のコンパレータを構成する複数の分割トランジスタと、所定の列に隣接する隣接列のコンパレータを構成する複数の分割トランジスタとを、異なる配置パターンで配置することで、クロストーク特性を、副作用なしで改善するCMOSイメージセンサが提案されている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開2014-023065号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、特許文献１に記載のCMOSイメージセンサ等では、高S/N化と高フレームレート化とが、トレードオフの関係にあるため、高S/N化と高フレームレート化との両方を実現することは困難であった。【０００９】
本技術は、このような状況に鑑みてなされたものであり、高S/N化と高フレームレート化との両方を実現することができるようにするものである。
【課題を解決するための手段】
【００１０】
本技術のイメージセンサは、差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタとして、それぞれ複数のトランジスタを有する前記差動対が入力段に設けられたコンパレータを有し、レベルが変化する参照信号と、光電変換を行って電気信号を出力する撮像部が出力する前記電気信号とを比較することにより、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、前記撮像部に入射する光の光量に応じて、前記複数のトランジスタの中で、動作させるトランジスタをアクティブトランジスタとして選択し、アクティブトランジスタを動作するように制御する制御部とを備えるイメージセンサである。【００１１】
本技術の電子機器は、光を集光する光学系と、光を受光し、画像を撮像するイメージセンサとを備え、前記イメージセンサは、差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタとして、それぞれ複数のトランジスタを有する前記差動対が入力段に設けられたコンパレータを有し、レベルが変化する参照信号と、光電変換を行って電気信号を出力する撮像部が出力する前記電気信号とを比較することにより、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、前記撮像部に入射する光の光量に応じて、前記複数のトランジスタの中で、動作させるトランジスタをアクティブトランジスタとして選択し、アクティブトランジスタを動作するように制御する制御部とを備える電子機器である。【００１２】
本技術の制御装置、又は、プログラムは、差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタとして、それぞれ複数のトランジスタを有する前記差動対が入力段に設けられたコンパレータを有し、レベルが変化する参照信号と、光電変換を行って電気信号を出力する撮像部が出力する前記電気信号とを比較することにより、前記電気信号のAD(Analog to Digital)変換を行うAD変換部を備えるイメージセンサについて、前記撮像部に入射する光の光量に応じて、前記複数のトランジスタの中で、動作させるトランジスタをアクティブトランジスタとして選択し、アクティブトランジスタを動作するように制御する制御装置、又は、そのような制御装置として、コンピュータを機能させるためのプログラムである。【００１３】
本技術の制御方法は、差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタとして、それぞれ複数のトランジスタを有する前記差動対が入力段に設けられたコンパレータを有し、レベルが変化する参照信号と、光電変換を行って電気信号を出力する撮像部が出力する前記電気信号とを比較することにより、前記電気信号のAD(Analog to Digital)変換を行うAD変換部を備えるイメージセンサについて、前記撮像部に入射する光の光量に応じて、前記複数のトランジスタの中で、動作させるトランジスタをアクティブトランジスタとして選択し、アクティブトランジスタを動作するように制御することを含む制御方法である。【００１４】
本技術のイメージセンサ、電子機器、制御装置、制御方法、及び、プログラムにおいては、前記撮像部に入射する光の光量に応じて、AD変換部が有するコンパレータの入力段に設けられた差動対を構成する第１のトランジスタ及び第２のトランジスタそれぞれとしての前記複数のトランジスタの中で、動作させるトランジスタがアクティブトランジスタとして選択され、アクティブトランジスタが動作するように制御される。【００１５】
なお、イメージセンサや制御装置は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。【００１６】
また、プログラムは、伝送媒体を介して伝送することにより、又は、記録媒体に記録して、提供することができる。
【発明の効果】
【００１７】
本技術によれば、高S/N化と高フレームレート化との両方を実現することができる。【００１８】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１９】
【図１】本技術を適用したカメラモジュールの一実施の形態の構成例を示すブロック図である。
【図２】イメージセンサ２の構成例を示すブロック図である。
【図３】画素部１１ｍ，ｎの構成例を示す回路図である。
【図４】ADC３１ｎの構成例を示すブロック図である。
【図５】コンパレータ６１ｎの構成例を示すブロック図である。
【図６】イメージセンサ２の動作の概要を説明する図である。
【図７】コンパレータ６１ｎの差動対を構成するFET８１及び８２のゲートソース間の閾値電圧Vthのばらつきに起因する画質の劣化を説明する図である。
【図８】閾値電圧VthのばらつきSIGMAVthの特性を示す図である。
【図９】FET８１及び８２のサイズとRTSノイズとの関係を示す図である。
【図１０】カラムノイズと累積度数との関係を示す図である。
【図１１】MOS FETの構成例を示す斜視図である。
【図１２】時定数TAUによって生じ得る、VSL電圧のAD変換の誤差を説明する図である。
【図１３】FETの熱雑音を説明する図である。
【図１４】FETのサイズとしての面積WLと、閾値電圧VthのばらつきSIGMAVth、及び、時定数TAUそれぞれとの関係を示す図である。
【図１５】本技術を適用したイメージセンサ２が有するコンパレータ６１ｎの第１の構成例を示す図である。
【図１６】ゲート酸化膜厚Toxが異なるFETの構成例を示す断面図である。
【図１７】ゲート酸化膜厚Toxが異なるFETのレイアウトの例を示す平面図である。
【図１８】ゲート酸化膜厚Toxの精度を説明する図である。
【図１９】LUT記憶部３１２に記憶される選択LUTの例を示す図である。
【図２０】選択LUTに従って選択されたアクティブトランジスタが動作する場合の、光量と、コンパレータ６１ｎの差動対を構成する第１のトランジスタの閾値電圧VthのばらつきSIGMAVth、及び、時定数TAUそれぞれとの関係を示す図である。
【図２１】選択制御部３１３によるスイッチ１２１１ないし１２１３，１２２１ないし１２２３，１２３１ないし１２３３の制御の例を示す図である。
【図２２】選択制御部３１３によるスイッチ１２１１ないし１２１３，１２２１ないし１２２３，１２３１ないし１２３３の制御の例を示す図である。
【図２３】選択制御部３１３によるスイッチ１２１１ないし１２１３，１２２１ないし１２２３，１２３１ないし１２３３の制御の例を示す図である。
【図２４】制御部３１０が行う処理（制御処理）の例を説明するフローチャートである。
【図２５】コンパレータ６１ｎを有するイメージセンサ２での画像の撮像の第１の例を説明する図である。
【図２６】コンパレータ６１ｎを有するイメージセンサ２での画像の撮像の第２の例を説明する図である。
【図２７】コンパレータ６１ｎを有するイメージセンサ２での画像の撮像の第３の例を説明する図である。
【図２８】本技術を適用したイメージセンサ２が有するコンパレータ６１ｎの第２の構成例を示す図である。
【図２９】本技術を適用したイメージセンサ２が有するコンパレータ６１ｎの第３の構成例を示す図である。
【図３０】本技術を適用したイメージセンサ２が有するコンパレータ６１ｎの第４の構成例を示す図である。
【図３１】イメージセンサ２を使用する使用例を示す図である。
【図３２】本技術を適用したコンピュータの一実施の形態の構成例を示すブロック図である。
【発明を実施するための形態】
【００２０】
＜本技術を適用したカメラモジュールの一実施の形態＞
【００２１】
図１は、本技術を適用したカメラモジュールの一実施の形態の構成例を示すブロック図である。
【００２２】
なお、カメラモジュールは、静止画、及び、動画のいずれも撮像することができる。
【００２３】
図１において、カメラモジュールは、光学系１、イメージセンサ２、メモリ３、信号処理部４、出力部５、及び、制御部６を有する。
【００２４】
光学系１は、例えば、図示せぬズームレンズや、フォーカスレンズ、絞り等を有し、外部からの光を、イメージセンサ２に入射させる。
【００２５】
イメージセンサ２は、例えば、CMOSイメージセンサであり、光学系１からの入射光を受光し、光電変換を行って、光学系１からの入射光に対応する画像データを出力する。
【００２６】
メモリ３は、イメージセンサ２が出力する画像データを一時記憶する。
【００２７】
信号処理部４は、メモリ３に記憶された画像データを用いた信号処理としての、例えば、ノイズの除去や、ホワイトバランスの調整等の処理を行い、出力部５に供給する。
【００２８】
出力部５は、信号処理部４からの画像データを出力する。
【００２９】
すなわち、出力部５は、例えば、液晶等で構成されるディスプレイ（図示せず）を有し、信号処理部４からの画像データに対応する画像を、いわゆるスルー画として表示する。
【００３０】
また、出力部５は、例えば、半導体メモリや、磁気ディスク、光ディスク等の記録媒体を駆動するドライバ（図示せず）を有し、信号処理部４からの画像データを記録媒体に記録する。
【００３１】
さらに、出力部５は、所定の通信を行う通信インターフェースを有し、信号処理部４からの画像データを、無線又は有線で送信する。
【００３２】
制御部６は、ユーザの操作や、外部からの指示等に従い、カメラモジュールを構成する各ブロックを制御する。
【００３３】
以上のように構成されるカメラモジュールでは、イメージセンサ２が、光学系１からの入射光を受光し、その入射光に応じて、画像データを出力する。
【００３４】
イメージセンサ２が出力する画像データは、メモリ３に供給されて記憶される。メモリ３に記憶された画像データについては、信号処理部４による信号処理が施され、その結果得られる画像データは、出力部５に供給されて出力される。
【００３５】
＜イメージセンサ２の構成例＞
【００３６】
図２は、図１のイメージセンサ２の構成例を示すブロック図である。
【００３７】
図２において、イメージセンサ２は、画素アレイ１０、制御部２０、画素駆動部２１、列並列AD変換部２２、及び、出力部２３を有する。
【００３８】
画素アレイ１０は、光電変換を行うM×N個（M及びNは、1以上の整数）の画素部１１１，１，１１１，２，・・・，１１１，Ｎ，１１２，１，１１２，２，・・・，１１２，Ｎ，・・・，１１Ｍ，１，１１Ｍ，２，・・・，１１Ｍ，Ｎを有し、画像を撮像する撮像部として機能する。
【００３９】
M×N個の画素部１１１，１ないし１１Ｍ，Ｎは、２次元平面上に、M行N列の行列（格子）状に配置されている。
【００４０】
画素アレイ１０の、（上から）m行目（m＝1,2,・・・,M）の行方向（横方向）に並ぶN個の画素部１１ｍ，１ないし１１ｍ，Ｎには、行方向に延びる画素制御線４１ｍが接続されている。
【００４１】
また、（左から）n列目（n＝1,2,・・・,N）の列方向（縦方向）に並ぶM個の画素部１１１，ｎないし１１Ｍ，ｎには、列方向に延びるVSL(Vertical Signal Line)４２ｎが接続されている。
【００４２】
画素部１１ｍ，ｎには、光学系１からの光が入射する。画素部１１ｍ，ｎは、そこに入射する光（入射光）の光電変換を行う。さらに、画素部１１ｍ，ｎは、光電変換によって得られる電荷に対応する電圧（電気信号）を、画素駆動部２１からの、画素制御線４１ｍを介しての制御に従い、電流源４３ｎが接続されたVSL４２ｎ上に出力する。
【００４３】
なお、画素部１１ｍ，ｎは、例えば、ベイヤ配列等の色フィルタ（図示せず）を介して入射する所定の色の光の光電変換を行うことができる。
【００４４】
制御部２０は、画素駆動部２１や、列並列AD変換部２２（を構成するオートゼロ制御部３２や、参照信号出力部３３等）、その他の必要なブロックを、所定のロジック等に従って制御する。
【００４５】
画素駆動部２１は、制御部２０の制御に従い、画素制御線４１ｍを介して、その画素制御線４１ｍに接続されている画素部１１ｍ，１ないし１１ｍ，Ｎを制御（駆動）する。
【００４６】
列並列AD変換部２２は、各行に並ぶ画素部１１ｍ，１ないし１１ｍ，Ｎそれぞれと、VSL４２１ないし４２Ｎを介して接続され、したがって、画素部１１ｍ，ｎがVSL４２ｎ上に出力する電気信号（電圧）（以下、VSL電圧ともいう）は、列並列AD変換部２２に供給される。
【００４７】
列並列AD変換部２２は、一行に並ぶ画素部１１ｍ，１ないし１１ｍ，Ｎそれぞれから、VSL４２１ないし４２Ｎを介して供給されるVSL電圧のAD変換を、並列で行い、AD変換の結果得られるディジタルデータを、画素部１１ｍ，１ないし１１ｍ，Ｎの画素値（画素データ）として、出力部２３に供給する。
【００４８】
ここで、列並列AD変換部２２は、一行に並ぶN個の画素部１１ｍ，１ないし１１ｍ，Ｎすべての電気信号のAD変換を、並列で行う他、そのN個の画素部１１ｍ，１ないし１１ｍ，Ｎのうちの、N個未満の1個以上の画素部の電気信号のAD変換を、並列で行うことができる。
【００４９】
但し、以下では、説明を簡単にするため、列並列AD変換部２２は、一行に並ぶN個の画素部１１ｍ，１ないし１１ｍ，ＮすべてのVSL電圧のAD変換を、並列で行うこととする。
【００５０】
列並列AD変換部２２は、一行に並ぶN個の画素部１１ｍ，１ないし１１ｍ，ＮすべてのVSL電圧のAD変換を、並列で行うために、N個のADC(Analog to Digital Converter)（AD変換部）３１１ないし３１Ｎを有する。
【００５１】
さらに、列並列AD変換部２２は、オートゼロ制御部３２、参照信号出力部３３、及び、クロック出力部３４を有する。
【００５２】
オートゼロ制御部３２は、ADC３１ｎが有する、後述するコンパレータ６１ｎのオートゼロ処理を制御するための信号であるオートゼロパルス（オートゼロ信号）を、オートゼロ信号線３２Ａを介して、ADC３１１ないし３１Ｎに供給（出力）する。
【００５３】
参照信号出力部３３は、例えば、DAC(Digital to Analog Converter)で構成され、ランプ(ramp)信号のような一定の傾きで、所定の初期値から所定の最終値までレベル（電圧）が変化する期間を有する参照信号を、参照信号線３３Ａを介して、ADC３１１ないし３１Ｎに供給（出力）する。
【００５４】
クロック出力部３４は、所定の周波数のクロックを、クロック信号線３４Ａを介して、ADC３１１ないし３１Ｎに供給（出力）する。
【００５５】
ADC３１ｎは、VSL４１ｎに接続されており、したがって、ADC３１ｎには、画素部１１ｍ，ｎがVSL４１ｎ上に出力するVSL電圧（電気信号）が供給される。
【００５６】
ADC３１ｎは、画素部１１ｍ，ｎが出力するVSL電圧のAD変換を、参照信号出力部３３からの参照信号、及び、クロック出力部３４からのクロックを用いて行い、さらに、CDS(Correlated Double Sampling)を行って、画素値としてのディジタルデータを求める。
【００５７】
ここで、ADC３１ｎは、画素部１１ｍ，ｎのVSL電圧と、参照信号出力部３３からの、レベルが変化する参照信号とを比較し、画素部１１ｍ，ｎのVSL電圧と参照信号とのレベルが一致するまでの（VSL電圧と参照信号との大小関係が逆転するまでの）、参照信号のレベルの変化に要する時間をカウントすることにより、画素部１１ｍ，ｎのVSL電圧のAD変換を行う。
【００５８】
ADC３１ｎにおいて、画素部１１ｍ，ｎのVSL電圧と参照信号とのレベルが一致するまでの、参照信号のレベルの変化に要する時間のカウントは、クロック出力部３４からのクロックをカウントすることにより行われる。
【００５９】
また、N個のADC３１１ないし３１Ｎには、画素アレイ１０の第1行ないし第M行の各行のN個の画素部１１ｍ，１ないし１１ｍ，ＮのVSL電圧が、例えば、第1行から順次供給され、そのVSL電圧のAD変換、及び、CDSが、行単位で行われる。
【００６０】
出力部２３は、画素値を読み出す列nを選択し、その列nのADC３１ｎから、そのADC３１ｎで求められた画素部１１ｍ，ｎのAD変換（及びCDS）の結果を、画素値として読み出し、外部（本実施の形態では、メモリ３（図１））に出力する。
【００６１】
なお、ここでは、ADC３１ｎにおいて、AD変換の他、CDSを行うこととしたが、ADC３１ｎでは、AD変換のみを行い、CDSは、出力部２３で行うことが可能である。
【００６２】
また、以下では、CDSについては、適宜、説明を省略する。
【００６３】
＜画素部１１ｍ，ｎの構成例＞
【００６４】
図３は、図２の画素部１１ｍ，ｎの構成例を示す回路図である。
【００６５】
図３において、画素部１１ｍ，ｎは、PD５１、並びに、４個のNチャネル(negative channel)のMOS FET(Field Effect Transistor)５２，５４，５５、及び、５６を有する。
【００６６】
また、画素部１１ｍ，ｎにおいては、FET５２のドレイン、FET５４のソース、及び、FET５５のゲートが接続されており、その接続点には、電荷を電圧に変換するためのFD(Floating Diffusion)（容量）５３が形成されている。
【００６７】
PD５１は、光電変換を行う光電変換素子の一例であり、画素を構成する。画素としてのPD５１は、入射光を受光して、その入射光に対応する電荷をチャージすることにより、光電変換を行う。
【００６８】
PD５１のアノード(A)はグランド(ground)に接続され（接地され）、PD５１のカソード(K)は、FET５２のソースに接続されている。
【００６９】
FET５２は、PD５１にチャージされた電荷を、PD５１からFD５３に転送するためのFETであり、以下、転送Tr５２ともいう。
【００７０】
転送Tr５２のソースは、PD５１のカソードに接続され、転送Tr５２のドレインは、FD５３を介して、FET５４のソースに接続されている。
【００７１】
また、転送Tr５２のゲートは、画素制御線４１ｍに接続されており、転送Tr５２のゲートには、画素制御線４１ｍを介して、転送パルスTRGが供給される。
【００７２】
ここで、画素駆動部２１（図２）が、画素制御線４１ｍを介して、画素部１１ｍ，ｎを駆動（制御）するために、画素制御線４１ｍに流す制御信号には、転送パルスTRGの他、後述するリセットパルスRST、及び、選択パルスSELがある。
【００７３】
FD５３は、転送Tr５２のドレイン、FET５４のソース、及び、FET５５のゲートの接続点に形成された、コンデンサの如く電荷を電圧に変換する領域である。
【００７４】
FET５４は、FD５３にチャージされた電荷（電圧（電位））をリセットするためのFETであり、以下、リセットTr５４ともいう。
【００７５】
リセットTr５４のドレインは、電源VDDに接続されている。
【００７６】
また、リセットTr５４のゲートは、画素制御線４１ｍに接続されており、リセットTr５４のゲートには、画素制御線４１ｍを介して、リセットパルスRSTが供給される。
【００７７】
FET５５は、FD５３の電圧をバッファするためのFETであり、以下、増幅Tr５５ともいう。
【００７８】
増幅Tr５５のゲートは、FD５３に接続され、増幅Tr５５のドレインは、電源VDDに接続されている。また、増幅Tr５５のソースは、FET５６のドレインに接続されている。
【００７９】
FET５６は、VSL４２ｎへの電気信号（VSL電圧）の出力を選択するためのFETであり、以下、選択Tr５６ともいう。
【００８０】
選択Tr５６のソースは、VSL４２ｎに接続されている。
【００８１】
また、選択Tr５６のゲートは、画素制御線４１ｍに接続されており、選択Tr５６のゲートには、画素制御線４１ｍを介して、選択パルスSELが供給される。
【００８２】
ここで、増幅Tr５５のソースが、選択Tr５６、及び、VSL４２ｎを介して電流源４３ｎに接続されることで、増幅Tr５５及び電流源４３ｎによって、SF(Source Follower)（の回路）が構成されており、したがって、FD５３の電圧は、SFを介して、VSL４２ｎ上のVSL電圧となる。
【００８３】
なお、画素部１１ｍ，ｎは、選択Tr５６なしで構成することができる。
【００８４】
また、画素部１１ｍ，ｎの構成としては、FD５３や、リセットTr５４ないし選択Tr５６を、複数の画素としての複数のPD５１及び転送Tr５２で共有する共有画素の構成を採用することができる。
【００８５】
以上のように構成される画素部１１ｍ，ｎでは、PD５１は、そこに入射する光（入射光）を受光し、光電変換を行うことにより、受光した入射光の光量に応じた電荷のチャージを開始する。なお、ここでは、説明を簡単にするために、選択パルスSELはHレベルになっており、選択Tr５６はオン状態であることとする。
【００８６】
PD５１での電荷のチャージが開始されてから、所定の時間（露光時間）が経過すると、画素駆動部２１（図２）は、転送パルスTRGを、一時的に、（L(Low)レベルから）H(High)レベルにする。
【００８７】
転送パルスTRGが一時的にHレベルになることにより、転送Tr５２は、一時的に、オン状態になる。
【００８８】
転送Tr５２がオン状態になると、PD５１にチャージされた電荷は、転送Tr５２を介して、FD５３に転送されてチャージされる。
【００８９】
画素駆動部２１は、転送パルスTRGを一時的にHレベルにする前に、リセットパルスRSTを、一時的に、Hレベルにし、これにより、リセットTr５４を、一時的に、オン状態にする。
【００９０】
リセットTr５４がオン状態になることにより、FD５３は、リセットTr５４を介して、電源VDDに接続され、FD５３にある電荷は、リセットTr５４を介して、電源VDDに掃き出されてリセットされる。
【００９１】
ここで、以上のように、FD５３が、電源VDDに接続され、FD５３にある電荷がリセットされることが、画素部１１ｍ，ｎのリセットである。
【００９２】
FD５３の電荷のリセット後、画素駆動部２１は、上述のように、転送パルスTRGを、一時的に、Hレベルにし、これにより、転送Tr５２は、一時的に、オン状態になる。
【００９３】
転送Tr５２がオン状態になることにより、PD５１にチャージされた電荷は、転送Tr５２を介して、リセット後のFD５３に転送されてチャージされる。
【００９４】
FD５３にチャージされた電荷に対応する電圧（電位）は、増幅Tr５５及び選択Tr５６を介して、VSL電圧として、VSL４２ｎ上に出力される。
【００９５】
VSL４２ｎに接続されているADC３１ｎ（図２）では、画素部１１ｍ，ｎのリセットが行われた直後のVSL電圧であるリセットレベルがAD変換される。
【００９６】
さらに、ADC３１ｎでは、転送Tr５２が一時的にオン状態になった後のVSL電圧（PD５１にチャージされ、FD５３に転送された電荷に対応する電圧）である信号レベル（リセットレベルと、画素値となるレベルとを含む）がAD変換される。
【００９７】
そして、ADC３１ｎでは、リセットレベルのAD変換結果（以下、リセットレベルAD値ともいう）と、信号レベルのAD変換結果（以下、信号レベルAD値ともいう）との差分を、画素値として求めるCDSが行われる。
【００９８】
＜ADC３１ｎの構成例＞
【００９９】
図４は、図２のADC３１ｎの構成例を示すブロック図である。
【０１００】
ADC３１ｎは、コンパレータ６１ｎ、及び、カウンタ６２ｎを有し、シングルスロープ型のAD変換、及び、CDSを行う。
【０１０１】
コンパレータ６１ｎは、反転入力端子(-)、及び、非反転入力端子(+)の２つの入力端子を有する。
【０１０２】
コンパレータ６１ｎの２つの入力端子のうちの一方の入力端子である反転入力端子(-)には、参照信号出力部３３からの参照信号、及び、画素部１１ｍ，ｎのVSL電圧（リセットレベル、信号レベル）のうちの一方である、例えば、参照信号が供給される。コンパレータ６１ｎの２つの入力端子のうちの他方の入力端子である非反転入力端子(+)には、参照信号出力部３３からの参照信号、及び、画素部１１ｍ，ｎのVSL電圧のうちの他方である、例えば、VSL電圧が供給される。
【０１０３】
コンパレータ６１ｎは、反転入力端子に供給される参照信号と、非反転入力端子に供給されるVSL電圧とを比較し、その比較結果を出力する。
【０１０４】
すなわち、コンパレータ６１ｎは、反転入力端子に供給される参照信号が、非反転入力端子に供給されるVSL電圧よりも大である場合、H及びLレベルのうちの一方である、例えば、Lレベルを出力する。
【０１０５】
また、コンパレータ６１ｎは、非反転入力端子に供給されるVSL電圧が、反転入力端子に供給される参照信号の電圧よりも大である場合、H及びLレベルのうちの他方であるHレベルを出力する。
【０１０６】
なお、コンパレータ６１ｎには、オートゼロ制御部３２から、オートゼロ信号線３２Ａを介して、オートゼロパルスが供給される。コンパレータ６１ｎでは、オートゼロ制御部３２からのオートゼロパルスに従って、オートゼロ処理が行われる。
【０１０７】
ここで、オートゼロ処理では、コンパレータ６１ｎにおいて、そのコンパレータ６１ｎに現に与えられている２つの入力信号、すなわち、コンパレータ６１ｎの反転入力端子に現に供給されている信号と、非反転入力端子に現に供給されている信号とが一致している旨の比較結果が得られるように、コンパレータ６１ｎが設定される。
【０１０８】
カウンタ６２ｎには、コンパレータ６１ｎの出力と、クロック出力部３４からのクロックとが供給される。
【０１０９】
カウンタ６２ｎは、例えば、参照信号出力部３３からコンパレータ６１ｎに供給される参照信号（のレベル）が変化を開始するタイミングで、クロック出力部３４からのクロックのカウントを開始し、コンパレータ６１ｎの出力が、例えば、LレベルからHレベルになると、すなわち、コンパレータ６１ｎの反転入力端子に供給される参照信号と、非反転入力端子に供給されるVSL電圧とのレベルが等しくなると（参照信号とVSL電圧との大小関係が逆転すると）、クロック出力部３４からのクロックのカウントを終了する。
【０１１０】
そして、カウンタ６２ｎは、クロックのカウント値を、コンパレータ６１ｎの非反転入力端子に供給されるVSL電圧のAD変換結果として出力する。
【０１１１】
ここで、参照信号出力部３３は、参照信号として、例えば、所定の初期値から所定の最終値まで、一定の割合で電圧が小さくなっていくスロープ（スロープ状の波形）を有する信号を出力する。
【０１１２】
この場合、カウンタ６２ｎでは、スロープの開始から、参照信号が、コンパレータ６１ｎの非反転入力端子に供給されるVSL電圧に一致する電圧に変化するまでの時間がカウントされ、そのカウントにより得られるカウント値が、コンパレータ６１ｎの非反転入力端子に供給されるVSL電圧のAD変換結果とされる。
【０１１３】
ADC３１ｎは、画素部１１ｍ，ｎからコンパレータ６１ｎの非反転入力端子に供給されるVSL電圧としてのリセットレベル、及び、信号レベルのAD変換結果を得る。そして、ADC３１ｎは、信号レベルのAD変換結果（信号レベルAD値）と、リセットレベルのAD変換結果（リセットレベルAD値）との差分を求めるCDSを行い、そのCDSにより得られる差分を、画素部１１ｍ，ｎの画素値として出力する。
【０１１４】
なお、ADC３１ｎにおいて、CDSは、信号レベルAD値とリセットレベルAD値との差分を求める演算を実際に実行することにより行う他、例えば、カウンタ６２ｎでのクロックのカウントを制御することにより行うことができる。
【０１１５】
すなわち、カウンタ６２ｎにおいて、リセットレベルについては、例えば、カウント値を、１ずつデクリメントしながら、クロックをカウントし、信号レベルについては、リセットレベルについてのクロックのカウント値を初期値として、カウント値を、リセットレベルの場合とは逆に、１ずつインクリメントしながら、クロックをカウントすることにより、リセットレベル、及び、信号レベルのAD変換を行いつつ、信号レベル（のAD変換結果）とリセットレベル（のAD変換結果）との差分を求めるCDSを行うことができる。
【０１１６】
また、本実施の形態では、参照信号として、一定の割合で小さくなっていくスロープを有するランプ信号を採用するが、参照信号としては、その他、例えば、一定の割合で大きくなっていくスロープを有するランプ信号等を採用することができる。
【０１１７】
＜コンパレータ６１ｎの構成例＞
【０１１８】
図５は、図４のコンパレータ６１ｎの構成例を示すブロック図である。
【０１１９】
コンパレータ６１ｎは、第１アンプ部７１、及び、第２アンプ部７２を有する。
【０１２０】
第１アンプ部７１には、参照信号及びVSL電圧が供給される。
【０１２１】
第１アンプ部７１は、そこに供給される２つの信号である参照信号とVSL電圧とを比較した比較結果を表す比較結果信号を、差動出力として、第２アンプ部７２に出力する。すなわち、第１アンプ部７１は、参照信号とVSL電圧との差に対応する信号を、差動出力として出力する。
【０１２２】
第２アンプ部７２は、第１アンプ部７１が出力する差動出力（比較結果信号）を、後段の回路に適切なレベルで出力するために、その差動出力をバッファリングするバッファとして機能する。
【０１２３】
すなわち、第２アンプ部７２は、第１アンプ部７１が出力する差動出力（比較結果信号）を所定のゲインで増幅し、その増幅の結果得られる信号を、アンプ出力として出力する。
【０１２４】
第２アンプ部７２のアンプ出力は、参照信号とVSL電圧とを比較した比較結果を表す、コンパレータ６１ｎの最終的な出力信号として、カウンタ６２ｎ（図４）に供給される。
【０１２５】
カウンタ６２ｎは、上述したように、クロック出力部３４からのクロックをカウントし、コンパレータ６１ｎの出力に応じて、クロックのカウントを終了する。そして、カウンタ６２ｎは、クロックのカウント値を、コンパレータ６１ｎ（の第１アンプ部７１）に供給されるVSL電圧のAD変換結果として出力する。
【０１２６】
図５において、第１アンプ部７１は、FET８１，８２，８３、及び、８４，スイッチ８５及び８６、コンデンサ８７及び８８、電流源８９、並びに、コンデンサ９０を有する。
【０１２７】
FET８１、及び、FET８２は、NチャネルのMOS FETであり、それぞれのソースどうしが接続されている。さらに、FET８１及びFET８２のソースどうしの接続点は、一端が接地されている電流源８９の他端に接続されている。FET８１及びFET８２、並びに、電流源８９は、いわゆる差動対を構成している。
【０１２８】
FET８１のゲートは、コンデンサ８７を介して、コンパレータ６１ｎ（第１アンプ部７１）の反転入力端子IN1に接続され、FET８２のゲートは、コンデンサ８８を介して、コンパレータ６１ｎ（第１アンプ部７１）の非反転入力端子IN2に接続されている。
【０１２９】
コンパレータ６１ｎは、以上のように、FET８１、及び、FET８２（、並びに、電流源８９）で構成される差動対を入力段に有する。
【０１３０】
FET８３及びFET８４は、Pチャネル(Positive Channel)のMOS FETであり、それぞれのゲートどうしが接続されている。
【０１３１】
また、FET８３及びFET８４のソースは、電源VDDに接続され、FET８３及びFET８４のゲートどうしの接続点は、FET８３のドレインに接続されており、したがって、FET８３及びFET８４は、カレントミラーを構成している。
【０１３２】
カレントミラーを構成するFET８３及びFET８４のうちの、FET８３のドレインは、FET８１のドレインに接続され、FET８４のドレインは、FET８２のドレインに接続されている。
【０１３３】
そして、FET８２及びFET８４のドレインどうしの接続点は、一端が電源VDDに接続されたコンデンサ９０の他端に接続されている。
【０１３４】
また、FET８２及びFET８４のドレインどうしの接続点からは、第１アンプ部７１に供給される２つの入力信号である参照信号とVSL電圧とを比較した比較結果を表す比較結果信号である差動出力が出力される。第１アンプ部７１の差動出力は、第２アンプ部７２の後述するFET９１のゲートに供給される。
【０１３５】
スイッチ８５及びスイッチ８６は、例えば、FET等で構成されるスイッチであり、オートゼロ制御部３２から供給されるオートゼロパルスに応じて、オン又はオフする。
【０１３６】
すなわち、スイッチ８５は、オートゼロパルスに応じて、FET８１のゲートとドレインとの間を接続又は切断するようにオン又はオフする。スイッチ８６は、オートゼロパルスに応じて、FET８２のゲートとドレインとの間を接続又は切断するようにオン又はオフする。
【０１３７】
コンデンサ８７及び８８は、オートゼロ処理に用いられるコンデンサである。
【０１３８】
コンデンサ８７の一端は、第１アンプ部７１のFET８１のゲートに接続され、他端は、コンパレータ６１ｎの反転入力端子IN1(-)に接続されている。
【０１３９】
コンデンサ８８の一端は、第１アンプ部７１のFET８２のゲートに接続され、他端は、コンパレータ６１ｎの非反転入力端子IN2(+)に接続されている。
【０１４０】
コンデンサ８７及び８８は、オートゼロ処理において、コンデンサ８７を介して、FET８１のゲートに供給される信号と、コンデンサ８８を介して、FET８２のゲートに供給される信号とが同一の電圧になるように、電荷をチャージする。
【０１４１】
そして、コンデンサ８７は、反転入力端子IN1から供給される信号（参照信号）を、オートゼロ処理時にチャージした電荷に対応する電圧だけオフセットして、FET８１のゲートに供給する。コンデンサ８８も同様に、非反転入力端子IN2から供給される信号（VSL電圧）を、オートゼロ処理時にチャージした電荷に対応する電圧だけオフセットして、FET８２のゲートに供給する。
【０１４２】
第２アンプ部７２は、FET９１，９２、及び、コンデンサ９３を有する。
【０１４３】
FET９１は、PチャネルのMOS FETであり、そのゲートには、第１アンプ部７１の差動出力が供給される。FET９１のソースは、電源VDDに接続され、ドレインは、FET９２のドレインに接続されている。
【０１４４】
FET９２は、NチャネルのMOS FETであり、電流源として機能する。FET９２のゲートは、一端が接地されたコンデンサ９３の他端に接続され、ソースは、接地されている。
【０１４５】
コンデンサ９３の一端は、FET９２のゲートに接続され、他端は接地されている。
【０１４６】
なお、FET９１のドレインとFET９２のドレインとの接続点は、第２アンプ部７２の出力端子OUTに接続されており、FET９１のドレインとFET９２のドレインとの接続点の電圧が、出力端子OUTから、アンプ出力として出力される。
【０１４７】
以上のように構成されるコンパレータ６１ｎでは、第１アンプ部７１のFET８１（のドレインからソース）には、FET８１のゲート電圧に対応する電流i1が流れ、FET８２（のドレインからソース）には、FET８２のゲート電圧に対応する電流i2が流れる。
【０１４８】
また、カレントミラーを構成するFET８３及びFET８４（のソースからドレイン）には、FET８１に流れる電流i1と同一の電流が流れる。
【０１４９】
反転入力端子IN1からコンデンサ８７を介してFET８１のゲートに印加される電圧（FET８１のゲート電圧）が、非反転入力端子IN2からコンデンサ８８を介してFET８２のゲートに印加される電圧（FET８２のゲート電圧）よりも大である場合には、FET８１に流れる電流i1が、FET８２に流れる電流i2よりも大になる。
【０１５０】
この場合、FET８４には、FET８１に流れる電流i1と同一の電流が流れるが、FET８４と接続しているFET８２に流れる電流i2は、電流i1よりも小さい電流であるため、FET８２では、電流i2を増大させようとして、ドレインソース間電圧が大になる。
【０１５１】
その結果、FET８２と８４との接続点の差動出力は、Hレベルになる。
【０１５２】
一方、FET８２のゲート電圧が、FET８１のゲート電圧よりも大である場合には、FET８２に流れる電流i2が、FET８１に流れる電流i1よりも大になる。
【０１５３】
この場合、FET８４には、FET８１に流れる電流i1と同一の電流が流れるが、FET８４と接続しているFET８２に流れる電流i2は、電流i1よりも大きい電流であるため、FET８２では、電流i2を減少させようとして、ドレインソース間電圧が小になる。
【０１５４】
その結果、FET８２と８４との接続点の差動出力は、Lレベルになる。
【０１５５】
第１アンプ部７１で得られる、FET８２と８４との接続点の差動出力は、第２アンプ部７２のFET９１のゲートに供給される。
【０１５６】
第２アンプ部７２では、FET９２は、電流源として機能し、FET９１のゲートに供給される差動出力がHレベルである場合には、FET９１はオフになる。
【０１５７】
FET９１がオフである場合、FET９１のドレインは、Lレベルとなり、したがって、FET９１のドレインに接続されている出力端子OUTのアンプ出力は、Lレベルになる。
【０１５８】
一方、FET９１のゲートに供給される差動出力がLレベルである場合には、FET９１はオンになる。
【０１５９】
FET９１がオンである場合、FET９１のドレインは、Hレベルとなり、したがって、FET９１のドレインに接続されている出力端子OUTのアンプ出力は、Hレベルになる。
【０１６０】
以上から、反転入力端子IN1に供給される参照信号が、非反転入力端子IN2に供給されるVSL電圧よりも、電圧が高い場合には、差動出力はHレベルになり、出力端子OUTのアンプ出力、すなわち、コンパレータ６１ｎの出力は、Lレベルになる。
【０１６１】
一方、非反転入力端子IN2に供給されるVSL電圧が、反転入力端子IN1に供給される参照信号よりも、電圧が高い場合には、差動出力はLレベルになり、出力端子OUTのアンプ出力（コンパレータ６１ｎの出力）は、Hレベルになる。
【０１６２】
ここで、スイッチ８５及び８６は、オートゼロパルスに応じて、オン又はオフになる。
【０１６３】
オートゼロパルスは、例えば、一時的に、LレベルからHレベルになるパルスであり、スイッチ８５及び８６は、オートゼロパルスがLレベルのときにオフ状態になり、オートゼロパルスがHレベルのときにオン状態になる。
【０１６４】
スイッチ８５及び８６がオン状態になると、FET８１のゲートとドレインとが接続されるとともに、FET８２のゲートとドレインとが接続され、FET８１及び８２のゲート電圧は、同一になる。
【０１６５】
したがって、オートゼロパルスがHレベルになったとき、反転入力端子IN1からコンデンサ８７を介してFET８１のゲートに印加される電圧（FET８１のゲート電圧）と、非反転入力端子IN2からコンデンサ８８を介してFET８２のゲートに印加される電圧（FET８２のゲート電圧）とが一致するように、コンデンサ８７及び８８には、電荷がチャージされる。
【０１６６】
そして、オートゼロパルスがLレベルになると、FET８１のゲートとドレインとの接続が切断されるとともに、FET８２のゲートとドレインとの接続が切断される。そして、コンデンサ８７及び８８では、オートゼロパルスがHレベルになっていたときにチャージされた電荷が維持される。
【０１６７】
その結果、コンパレータ６１ｎ（の第１アンプ部７１）は、オートゼロパルスがHレベルになっていたときに（オートゼロパルスが立ち下がるときに）コンパレータ６１ｎに与えられていた２つの入力信号、すなわち、コンパレータ６１ｎの反転入力端子IN1に供給されている参照信号と、非反転入力端子IN2に供給されているVSL電圧とが一致している旨の比較結果が得られるように設定される。
【０１６８】
以上のようなコンパレータ６１ｎの設定が行われるのが、オートゼロ処理である。
【０１６９】
オートゼロ処理によれば、第１アンプ部７１、ひいては、コンパレータ６１ｎにおいて、オートゼロ処理時に、コンパレータ６１ｎの反転入力端子IN1に与えられていた電圧と、非反転入力端子IN2に与えられていた電圧とが一致しているということを基準として、反転入力端子IN1に与えられる電圧と、非反転入力端子IN2に与えられる電圧との大小関係を判定することができる。
【０１７０】
＜イメージセンサ２の動作の概要＞
【０１７１】
図６は、イメージセンサ２（図２）の動作の概要を説明する図である。
【０１７２】
なお、図６において、横軸は時間を表し、縦軸は電圧を表す。
【０１７３】
図６は、イメージセンサ２において、画素部１１ｍ，ｎから、VSL４２ｎを介して、ADC３１ｎのコンパレータ６１ｎの非反転入力端子IN2(+)に供給される電気信号であるVSL電圧と、参照信号出力部３３から、参照信号線３３Ａを介して、ADC３１ｎのコンパレータ６１ｎの反転入力端子IN1(-)に供給される参照信号（の電圧）との例を示す波形図である。
【０１７４】
なお、図６では、VSL電圧、及び、参照信号とともに、転送Tr５２（図３）（のゲート）に与えられる転送パルスTRG、リセットTr５４に与えられるリセットパルスRST、オートゼロ制御部３２からコンパレータ６１ｎ（図５）のスイッチ８５及び８６に与えられるオートゼロパルス（AZパルス）、並びに、コンパレータ６１ｎにおける差動出力（第１アンプ部７２の差動出力）をも、図示してある。
【０１７５】
また、図６において、VSL電圧は、（VSL４２ｎ上の電圧そのものではなく、）コンパレータ６１ｎ（図５）のFET８１のゲートに印加される電圧を示しており、参照信号は、（参照信号線３４Ａ上の電圧そのものではなく、）コンパレータ６１ｎのFET８２のゲートに印加される電圧を示している。
【０１７６】
イメージセンサ２では、リセットパルスRSTが一時的にHレベルにされ、これにより、画素部１１ｍ，ｎがリセットされる。
【０１７７】
画素部１１ｍ，ｎのリセットでは、図３で説明したように、FD５３が、リセットTr５４を介して、電源VDDに接続され、FD５３にある電荷がリセットされるため、画素部１１ｍ，ｎが出力するVSL電圧、すなわち、画素部１１ｍ，ｎにおいて、FD５３から、増幅Tr５５及び選択Tr５６を介して出力されるVSL４２ｎ上のVSL電圧は上昇し、時刻t1において、電源VDDに対応する電圧となる。
【０１７８】
VSL電圧は、FD５３が電源VDDに接続されている間、電源VDDに対応する電圧を維持し、その後、時刻t2において、リセットパルスRSTがLレベルになると、画素部１１ｍ，ｎ内での多少の電荷の移動によって、FD５３に、僅かな電荷が入り込み、その結果、VSL電圧は、僅かに降下する。
【０１７９】
図６では、リセットパルスRSTがLレベルになった時刻t2から、その後の時刻t3にかけて、画素部１１ｍ，ｎ内で生じる電荷の移動によって、VSL電圧が、僅かに降下している。
【０１８０】
以上のように、画素部１１ｍ，ｎのリセット後に生じるVSL電圧の降下は、リセットフィードスルーと呼ばれる。
【０１８１】
画素部１１ｍ，ｎのリセット後に、オートゼロ制御部３２において、オートゼロパルスがLレベルからHレベルにされ、これにより、コンパレータ６１ｎ（図４）のオートゼロ処理が開始される。
【０１８２】
図６では、リセットフィードスルーが生じた後の時刻t4に、オートゼロパルスがHレベルからLレベルにされ、コンパレータ６１ｎのオードゼロ処理が開始されている。そして、その後、時刻t5において、オートゼロパルスがHレベルからLレベルにされることにより、コンパレータ６１ｎのオートゼロ処理が終了（完了）している。
【０１８３】
かかるオートゼロ処理によれば、オートゼロパルスの立ち下がりエッジのタイミングである時刻t5に、コンパレータ６１ｎに与えられているVSL電圧と参照信号とが一致しているということを基準として、VSL電圧と参照信号との大小関係を判定（比較）することができるように、コンパレータ６１ｎ（第１アンプ部７１）が設定される。
【０１８４】
図６では、オートゼロ処理は、リセットフィードスルー後に完了している。
【０１８５】
この場合、画素部１１ｍ，ｎのリセット中のVSL電圧から、リセットフィードスルーだけ下降した電圧と参照信号とが一致しているということを基準として、VSL電圧と参照信号との大小関係を判定することができるように、コンパレータ６１ｎが設定される。
【０１８６】
その結果、参照信号（の波形）は、画素部１１ｍ，ｎのリセット中のVSL電圧から、リセットフィードスルーだけ下降した電圧を、いわば基準とする位置に配置される。
【０１８７】
参照信号出力部３３（図４）は、オートゼロ処理が完了（終了）した後の時刻t6に、参照信号を、所定の電圧だけ上昇させる。
【０１８８】
ここで、オートゼロ処理が終了した後の時刻t6に、参照信号を、所定の電圧だけ上昇させることを、以下、開始オフセットともいう。
【０１８９】
また、参照信号出力部３３は、VSL電圧のAD変換のために、参照信号の電圧を、一定の割合で小さくしていくが、この、参照信号の電圧が、一定の割合で小さくなっていく参照信号の部分を、スロープともいう。
【０１９０】
参照信号出力部３３は、時刻t6において、参照信号を、スロープの方向（参照信号の電圧が変化していく方向）とは逆方向に、所定の電圧だけオフセットさせる開始オフセットを行う。
【０１９１】
その後、参照信号出力部３３は、時刻t7から時刻t9までの一定期間、参照信号の電圧を、一定の割合で小さくしていく（下降させていく）。
【０１９２】
したがって、時刻t7から時刻t9までの期間の参照信号は、スロープを形成している。
【０１９３】
時刻t7から時刻t9までの期間の参照信号のスロープは、VSL電圧のうちのリセットレベル（画素部１１ｍ，ｎのリセット直後のVSL電圧（画素部１１ｍ，ｎがリセットされ、リセットフィードスルーによる電圧の降下が生じた後のVSL電圧））をAD変換するためのスロープであり、以下、このスロープの期間（時刻t7から時刻t9までの期間）を、P(Preset)相ともいう。また、P相のスロープを、P相スロープともいう。
【０１９４】
ここで、コンパレータ６１ｎは、画素部１１ｍ，ｎのリセット後のオートゼロ処理によって、そのオートゼロ処理時のVSL電圧と参照信号（の電圧）とが一致するように設定されるので、オートゼロ処理が終了した後の時刻t6に、参照信号が、所定の電圧だけ上昇される開始オフセットによれば、参照信号は、VSL電圧（リセットレベル）より電圧が大になる。したがって、コンパレータ６１ｎは、P相の開始時刻t7では、参照信号が、VSL電圧より大である旨の比較結果を出力する。
【０１９５】
すなわち、コンパレータ６１ｎの差動出力（第１アンプ部７１の差動出力）はHレベルになる。
【０１９６】
ADC３１ｎ（図４）のカウンタ６２ｎは、例えば、P相スロープの開始時刻t7から、クロックのカウントを開始する。
【０１９７】
P相において、参照信号（の電圧）は一定の割り合いで小さくなっていき、図６では、P相の時刻t8において、参照信号とリセットレベルとしてのVSL電圧とが一致し、参照信号とVSL電圧との大小関係が、P相の開始時から逆転する。
【０１９８】
その結果、コンパレータ６１ｎが出力する比較結果は、P相の開始時から反転（逆転）し、コンパレータ６１ｎは、リセットレベルとしてのVSL電圧が、参照信号よりも大である旨の比較結果の出力を開始する。
【０１９９】
すなわち、コンパレータ６１ｎの差動出力はLレベルになる。
【０２００】
コンパレータ６１ｎの差動出力がLレベルになると、ADC３１ｎ（図４）のカウンタ６２ｎは、クロックのカウントを終了し、そのときのカウンタ６２ｎのカウント値が、リセットレベルのAD変換結果（リセットレベルAD値）となる。
【０２０１】
P相の終了後、イメージセンサ２では、時刻t10からt11までの間、転送パルスTRGがLレベルからHレベルにされ、その結果、画素部１１ｍ，ｎ（図３）において、光電変換によってPD５１にチャージされた電荷が、転送Tr５２を介して、FD５３に転送されてチャージされる。
【０２０２】
PD５１からFD５３に電荷がチャージされることにより、そのFD５３にチャージされた電荷に対応するVSL電圧は下降し、VSL電圧は、FD５３にチャージされた電荷に対応する信号レベル（電圧）となる。
【０２０３】
また、P相の終了後、参照信号出力部３３（図４）は、参照信号を、例えば、P相の開始時と同一の電圧に上昇させる。
【０２０４】
以上のように、VSL電圧が、FD５３にチャージされた電荷に対応する電圧となることや、参照信号がP相の開始時と同一の電圧に上昇することにより、参照信号とVSL電圧との大小関係は、再び逆転する。
【０２０５】
その結果、コンパレータ６１ｎの差動出力はHレベルになる。
【０２０６】
参照信号出力部３３（図４）は、参照信号を、P相の開始時と同一の電圧に上昇させた後、時刻t12から時刻t14までの一定期間（時刻t7から時刻t9までの一定期間と一致している必要はない）、参照信号の電圧を、例えば、P相の場合と同一の変化の割合で小さくしていく（下降させていく）。
【０２０７】
したがって、時刻t12から時刻t14までの期間の参照信号は、時刻t7から時刻t9までの期間の参照信号と同様に、スロープを形成している。
【０２０８】
時刻t12から時刻t14までの期間の参照信号のスロープは、VSL電圧のうちの信号レベル（画素部１１ｍ，ｎ（図３）において、PD５１からFD５３への電荷の転送が行われた直後のVSL電圧）をAD変換するためのスロープであり、以下、このスロープの期間（時刻t12から時刻t14までの期間）を、D(Data)相ともいう。また、D相のスロープを、D相スロープともいう。
【０２０９】
ここで、D相の開始時刻t12では、P相の開始時刻t7の場合と同様に、参照信号は、VSL電圧より大になる。したがって、コンパレータ６１ｎは、D相の開始時刻t12では、参照信号が、VSL電圧より大である旨の比較結果を出力する。
【０２１０】
すなわち、コンパレータ６１ｎの差動出力はHレベルになる。
【０２１１】
ADC３１ｎ（図４）のカウンタ６２ｎは、例えば、D相スロープの開始時刻t12から、クロックのカウントを開始する。
【０２１２】
D相において、参照信号（の電圧）は一定の割り合いで小さくなっていき、図６では、D相の時刻t13において、参照信号と信号レベルとしてのVSL電圧とが一致し、参照信号とVSL電圧との大小関係が、D相の開始時から逆転する。
【０２１３】
その結果、コンパレータ６１ｎが出力する比較結果も、D相の開始時から反転し、コンパレータ６１ｎは、信号レベルとしてのVSL電圧が、参照信号よりも大である旨の比較結果の出力を開始する。
【０２１４】
すなわち、コンパレータ６１ｎの差動出力はLレベルになる。
【０２１５】
コンパレータ６１ｎの差動出力が反転し、Lレベルとなると、ADC３１ｎ（図４）のカウンタ６２ｎは、クロックのカウントを終了する。そして、そのときのカウンタ６２ｎのカウント値が、信号レベルのAD変換結果（信号レベルAD値）となる。
【０２１６】
以上のようにして、P相でリセットレベルAD値が求められるとともに、D相で信号レベルAD値が求められると、イメージセンサ２では、リセットレベルAD値と信号レベルAD値との差分を求めるCDSが行われ、そのCDSの結果得られる差分が、画素値として出力される。
【０２１７】
＜ゲートソース間の閾値電圧Vthのばらつきに起因する画質の劣化＞
【０２１８】
図７は、コンパレータ６１ｎの差動対を構成するFET８１及び８２のゲートソース間の閾値電圧Vthのばらつきに起因する画質の劣化を説明する図である。
【０２１９】
コンパレータ６１１ないし６１Ｎ（ひいてはADC３１１ないし３１Ｎ）は、例えば、画素アレイ１０が形成される基板（ダイ）上に形成される。
【０２２０】
ここで、イメージセンサ２が、画素アレイ１０が形成される基板と、周辺回路が形成される基板とを積層して構成される積層イメージセンサである場合には、コンパレータ６１１ないし６１Ｎは、例えば、周辺回路が形成される基板上に形成される。
【０２２１】
コンパレータ６１１ないし６１Ｎが形成される基板において、各コンパレータ６１ｎの差動対を構成するFET８１及び８２のゲートソース間の閾値電圧Vthは、ばらつきを有する。かかる閾値電圧Vthのばらつきに起因して、イメージセンサ２から得られる画像には、FPN(Fixed Pattern Noise)（縦筋）や、RTS(Random Telegraph Signal)ノイズ等の画質の劣化が生じる。
【０２２２】
図７は、イメージセンサ２から得られる画像の例を示している。図７において、白黒の濃淡は、画素部１１ｍ，ｎから得られる画素値のレベルを表しており、薄い（白い）ほど、レベルが高いことを表す。
【０２２３】
図７の画像は、無模様一色の被写体を撮像した画像であり、図７によれば、閾値電圧Vthのばらつきに起因して、画像に、縦筋が生じていることを確認することができる。
【０２２４】
図８は、閾値電圧VthのばらつきSIGMAVthの特性を示す図である。
【０２２５】
図８において、横軸は、コンパレータ６１ｎの差動対を構成するFET８１及び８２のサイズに対応するパラメータ(1/WL)1/2を表し、縦軸は、閾値電圧VthのばらつきSIGMAVthを表す。
【０２２６】
ここで、WとLとは、FET８１及び８２（差動対を構成するペアのトランジスタである第１及び第２のトランジスタ）のチャネル幅とチャネル長とを、それぞれ表す。
【０２２７】
図８に示す閾値電圧VthのばらつきSIGMAVthの特性は、Pelgromプロットと呼ばれる。
【０２２８】
閾値電圧VthのばらつきSIGMAVthは、式（１）で表すことができる。
【０２２９】
SIGMAVth＝Avt×(1/WL)1/2
Avt＝Tox/Eox(NsubWdep/3)1/2
・・・（１）
【０２３０】
式（１）において、Toxは、コンパレータ６１ｎの差動対を構成するFET８１及び８２のゲートの酸化膜（ゲート酸化膜）の膜厚（ゲート酸化膜厚）を表し、Eoxは、ゲート酸化膜の誘電率を表す。Nsubは、FET８１及び８２の不純物濃度を表し、Wdepは、FET８１及び８２の空乏層の幅を表す。
【０２３１】
図８、及び、式（１）によれば、閾値電圧VthのばらつきSIGMAVthを抑制する方法としては、FET８１及び８２のサイズ、すなわち、チャネル幅Wやチャネル長Lを大にする方法がある。
【０２３２】
図９は、FET８１及び８２のサイズとRTSノイズとの関係を示す図である。
【０２３３】
すなわち、図９のＡは、FET８１及び８２の面積WLとRTSノイズとの関係を示しており、図９のＢは、FET８１及び８２のFinger数とRTSノイズとの関係を示している。
【０２３４】
図９によれば、FET８１及び８２のサイズとしての面積WLやFinger数が大になると、RTSノイズが低減されることを確認することができる。
【０２３５】
図１０は、カラムノイズと累積度数との関係を示す図である。
【０２３６】
図１０において、横軸のカラムノイズ(Column Noise)は、コンパレータ６１ｎが接続するVSL４２ｎ上のノイズレベルを表し、縦軸の累積度数(Cumulative Frequency)は、各ノイズレベルのノイズが生じているVSL４２ｎの累積度数を表す。
【０２３７】
いま、カラムノイズと累積度数との関係を示す曲線を、ノイズカーブということとする。
【０２３８】
図１０において、ノイズカーブC1は、FET８１及び８２のゲート酸化膜厚を、所定の基準膜厚にした場合のノイズカーブである。また、ノイズカーブC2は、FET８１及び８２のゲート酸化膜厚を、基準膜厚よりも薄い第１の薄膜厚にした場合のノイズカーブであり、ノイズカーブC3は、FET８１及び８２のゲート酸化膜厚を、第１の薄膜厚よりも薄い第２の薄膜厚にした場合のノイズカーブである。
【０２３９】
ノイズカーブが落ち始めるときのカラムノイズが、FET８１及び８２のゲート酸化膜のRN(Random Noise)に相当し、ノイズカーブの落ち方のなだらかさが、RTSノイズに相当する。
【０２４０】
ノイズカーブを左から見て、ノイズカーブの落ち始めが早いほど、RNが小であることを表す。また、ノイズカーブの落ち方が急峻なほど、RTSノイズが小であることを表す。
【０２４１】
図１０によれば、RN及びRTSノイズは、ゲート酸化膜厚、ひいては、ゲート酸化膜によるゲート酸化膜容量Coxに対して感度があることを確認することができる。
【０２４２】
すなわち、図１０によれば、ゲート酸化膜厚が薄く、したがって、ゲート酸化膜容量Coxが大であるほど、RN及びRTSノイズが小になることを確認することができる。
【０２４３】
以上から、ノイズを抑制するには、FET８１及び８２のサイズ（チャネル幅Wやチャネル長L）を大にすることや、ゲート酸化膜厚を薄くすることにより、ゲート酸化膜容量Coxを大にすることが有効である。
【０２４４】
すなわち、FET８１及び８２のサイズを大にすることや、ゲート酸化膜厚を薄することによって、ノイズを抑制し、高S/N(Signal to Noise ratio)化を図ることができる。
【０２４５】
図１１は、MOS FETの構成例を示す斜視図である。
【０２４６】
コンパレータ６１ｎの差動対を構成するFET８１及び８２等のMOS FETは、サブストレート（となるP well又はN well）上に、ゲート酸化膜、及び、ゲートとなるポリシリコンが形成され、サブストレートに、ドレイン及びソースのそれぞれとなる拡散層が形成されることにより構成される。
【０２４７】
ここで、図１１において、W及びLは、それぞれ、FETのチャネル幅及びチャネル長を表し、Idsは、ソースからドレインに流れる電流を表す。Coxは、ゲート酸化膜を誘電体とするゲート酸化膜容量を表し、Cparaは、FETのゲートに対する、ゲート酸化膜容量Cox以外の寄生容量を表す。Toxは、ゲート酸化膜厚を表す。
【０２４８】
FETのゲート酸化膜容量Cox、及び、寄生容量Cparaによれば、FETは、式（２）で示される時定数TAUを有する。
【０２４９】
TAU＝(Cox+Cpara)×Vdd/Ids
Cox＝Eox×(WL/Tox)
・・・（２）
【０２５０】
式（２）において、Vddは、FETの電源電圧を表す。
【０２５１】
コンパレータ６１ｎの差動対を構成するFET８１及び８２も、式（２）に従って定まる時定数TAUを有し、コンパレータ６１ｎは、FET８１及び８２の時定数TAUによって決定される遅延時間を有する。
【０２５２】
図１０で説明したように、FET８１及び８２のサイズ（チャネル幅Wやチャネル長L）を大にすることや、ゲート酸化膜厚Toxを薄することにより、ゲート酸化膜容量Coxを大にすることで、高S/N化を図ることができる。
【０２５３】
しかしながら、ゲート酸化膜容量Coxを大にすると、式（２）から、時定数TAUが大になり、コンパレータ６１ｎの遅延時間が大になる。コンパレータ６１ｎの遅延時間が大になると、ADC３１ｎでのVSL電圧のAD変換に要する時間が大になり、高フレームレート化が困難になる。
【０２５４】
さらに、時定数TAUが大になると、ADC３１ｎでのVSL電圧のAD変換に誤差を生じるおそれがある。
【０２５５】
図１２は、時定数TAUによって生じ得る、VSL電圧のAD変換の誤差を説明する図である。
【０２５６】
コンパレータ６１ｎで比較される参照信号及びVSL電圧として、理想的な参照信号及びVSL電圧を、それぞれ、理想参照信号及び理想VSL電圧ということとする。
【０２５７】
また、コンパレータ６１ｎに供給される実際の参照信号及びVSL電圧を、それぞれ、実参照信号及び実VSL電圧ということとする。
【０２５８】
図１２は、理想参照信号及び理想VSL電圧、実参照信号及び実VSL電圧、コンパレータ６１ｎの差動出力、並びに、カウンタ６２ｎのカウント値の例を示している。
【０２５９】
理想参照信号（の電圧）は、一定の傾きで減少し、理想VSL電圧は、PD５１（図３）からFD５３に転送された電荷に対応する電圧まで急峻に低下する。
【０２６０】
ADC３１ｎでは、理想参照信号が減少し始めてから、理想参照信号と理想VSL電圧との大小関係が反転するまでの時間が、カウンタ６２ｎによりカウントされ、そのカウント値が、理想VSL電圧のAD変換結果として出力される。
【０２６１】
一方、実参照信号及び実VSL電圧は、それぞれ、コンパレータ６１ｎの差動対を構成するFET８１及び８２のゲート酸化膜容量Cox、及び、寄生容量Cparaに起因する時定数TAUの影響により、理想参照信号及び理想VSL電圧よりも鈍った波形になる。
【０２６２】
すなわち、実参照信号及び実VSL電圧は、図１２に点線で示すように、減少し始めのときに、時定数TAUの影響により緩やかに減少する。
【０２６３】
そのため、実参照信号と実VSL電圧との大小関係が反転するタイミングは、理想参照信号と理想VSL電圧との大小関係が反転するタイミングよりも遅いタイミングにずれる。
【０２６４】
いま、カウンタ６２ｎがカウントするクロックの周期を、カウント単位時間ということとする。
【０２６５】
実参照信号と実VSL電圧との大小関係が反転するタイミングが、理想参照信号と理想VSL電圧との大小関係が反転するタイミングのカウント値（図１２では、5）のカウント単位時間の範囲外にずれると、実参照信号と実VSL電圧との大小関係が反転するタイミングのカウント値は、理想参照信号と理想VSL電圧との大小関係が反転するタイミングのカウント値とは異なる値となる。
【０２６６】
その結果、実VSL電圧のAD変換結果は、理想VSL電圧のAD変換結果とは異なる、誤差を含む値になる。
【０２６７】
したがって、ゲート酸化膜容量Coxを大にする場合には、図１０で説明したように、高S/N化を図ることができるが、その反面、図１１で説明したように、高フレームレート化が困難となり、さらに、図１２で説明したように、VSL電圧のAD変換結果に誤差を生じることがある。
【０２６８】
図１３は、FETの熱雑音(Thermal Noise)を説明する図である。
【０２６９】
ボルツマン定数(1.380×10-23[JK-1])をkと、温度[K]をTと、FETの相互コンダクタンスをgmと、FETの寄生容量Cpara等によって決まるFETの周波数特性の帯域幅[Hz]を△fと、それぞれ表すこととする。
【０２７０】
この場合、FETの熱雑音の電圧Vn[Vrms]及び電流In[Arms]（いずれも実効値）は、それぞれ、式（３）及び式（４）で表される。
【０２７１】
Vn＝√(4kT(2/3)1/gm△f)
・・・（３）
【０２７２】
In＝√(4kT(2/3)gm△f)
・・・（４）
【０２７３】
式（３）から、FETの熱雑音の電圧Vnを小さくするには、相互コンダクタンスgmを大にすること、すなわち、FETに流れる電流を大にすることや、帯域幅△fを狭くすること、すなわち、FETの周波数特性のカットオフ周波数を低下させることが必要になる。
【０２７４】
相互コンダクタンスgmを大にして、FETに流れる電流を大にする方法や、カットオフ周波数を低下させる方法としては、例えば、FETのサイズを大にする必要がある。
【０２７５】
しかしながら、FETのサイズを大にすると、式（２）等から、ゲート酸化膜容量Cox等が大になって、時定数TAUが大になり、VSL電圧のAD変換に要する時間が大になって、高フレームレート化が困難となる。
【０２７６】
すなわち、FETのサイズを大にすると、熱雑音を小さくすることができるが、高フレームレート化が困難となる。
【０２７７】
図１４は、FETのサイズ（Trサイズ）としての面積WLと、閾値電圧VthのばらつきSIGMAVth、及び、時定数TAUそれぞれとの関係を示す図である。
【０２７８】
FETのサイズ（面積）WLを大にした場合、閾値電圧VthのばらつきSIGMAVthは小になるが、時定数TAUは大になる。その結果、高S/N化を図ることはできるが、VSL電圧のAD変換に要する時間が大になって、高フレームレート化を図ることは困難となる。
【０２７９】
一方、FETのサイズWLを小にした場合、時定数TAUは小になるが、閾値電圧VthのばらつきSIGMAVthが大になる。その結果、高フレームレート化を図ることはできるが、高S/N化を図ることは困難となる。
【０２８０】
以上のように、ノイズ特性を改善する高S/N化と、高速なAD変換を行って、高フレームレートの画像を出力する高フレームレート化とは、トレードオフの関係にある。そして、図５のコンパレータ６１ｎを有するイメージセンサ２や、特許文献１に記載のイメージセンサでは、高S/N化及び高フレームレート化のトレードオフを解消し、高S/N化と高フレームレート化との両方を実現することは困難である。
【０２８１】
そこで、本技術は、高S/N化及び高フレームレート化のトレードオフを解消し、高S/N化と高フレームレート化との両方を実現する。
【０２８２】
＜本技術を適用したイメージセンサ２が有するコンパレータ６１ｎの第１の構成例＞
【０２８３】
図１５は、本技術を適用したイメージセンサ２が有するコンパレータ６１ｎの第１の構成例を示す図である。
【０２８４】
なお、コンパレータ６１ｎは、第１アンプ部７１及び第２アンプ部７２で構成されるが、第２アンプ部７２は、図５の場合と同様に構成されるため、図１５では、コンパレータ６１ｎを構成する第１アンプ部７１だけを図示してある。後述する図でも、同様である。
【０２８５】
また、図１５において、図５の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０２８６】
さらに、図１５では、コンデンサ９０（図５）の図示は、省略してある。後述する図でも、同様である。
【０２８７】
図１５の第１アンプ部７１は、FET８３及び８４、スイッチ８５及び８６、コンデンサ８７及び８８、並びに、電流源８９を有する。
【０２８８】
さらに、図１５の第１アンプ部７１は、差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタとして、それぞれ、複数のFET１１１１，１１１２，１１１３，１１２１，１１２２，１１２３，１１３１，１１３２，１１３３、及び、複数のFET２１１１，２１１２，２１１３，２１２１，２１２２，２１２３，２１３１，２１３２，２１３３を有するとともに、複数のスイッチ１２１１，１２１２，１２１３，１２２１，１２２２，１２２３，１２３１，１２３２，１２３３、及び、複数のスイッチ２２１１，２２１２，２２１３，２２２１，２２２２，２２２３，２２３１，２２３２，２２３３、並びに、制御部３１０を有する。
【０２８９】
したがって、図１５の第１アンプ部７１は、FET８３及び８４、スイッチ８５及び８６、コンデンサ８７及び８８、並びに、電流源８９（さらには、図１５では図示していないコンデンサ９０）を有する点で、図５の場合と共通する。
【０２９０】
但し、図１５の第１アンプ部７１は、差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタとして、FET８１及び８２に代えて、それぞれ、複数のFET１１１１，１１１２，１１１３，１１２１，１１２２，１１２３，１１３１，１１３２，１１３３、及び、複数のFET２１１１，２１１２，２１１３，２１２１，２１２２，２１２３，２１３１，２１３２，２１３３を有する点で、図５の場合と相違する。
【０２９１】
さらに、図１５の第１のアンプ部７１は、複数のスイッチ１２１１，１２１２，１２１３，１２２１，１２２２，１２２３，１２３１，１２３２，１２３３、及び、複数のスイッチ２２１１，２２１２，２２１３，２２２１，２２２２，２２２３，２２３１，２２３２，２２３３、並びに、制御部３１０が新たに設けられている点で、図５の場合と相違する。
【０２９２】
なお、ここでは、説明を簡単にするため、制御部３１０を、第１アンプ部７１に設けることとしてあるが、制御部３１０は、第１アンプ部７１とは別に、N個のADC３１１ないし３１Ｎのコンパレータ６１１ないし６１Ｎに対して、１個だけ設けることができる。
【０２９３】
ここで、コンパレータ６１ｎの第１アンプ部７１において、差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタのうちの、例えば、第１のトランジスタには、参照信号が供給され、第２のトランジスタには、VSL電圧が供給されることとする。
【０２９４】
すなわち、差動対を構成するペアのトランジスタのうちの、参照信号が供給される方のトランジスタを、第１のトランジスタといい、VSL電圧が供給される方のトランジスタを、第２のトランジスタということとする。
【０２９５】
複数のFET１１１１ないし１１１３，１１２１ないし１１２３、及び、１１３１ないし１１３３は、第１のトランジスタであり、ドレインは、FET８３のドレインに接続され、ソースは、電流源８９に接続されている。
【０２９６】
FET１１１ｉのゲートは、スイッチ１２１ｉ及びコンデンサ８７を介して、反転入力端子IN1に接続されている（図１５では、i=1,2,3）。同様に、FET１１２ｉのゲートは、スイッチ１２２ｉ及びコンデンサ８７を介して、反転入力端子IN1に接続され、FET１１３ｉのゲートは、スイッチ１２３ｉ及びコンデンサ８７を介して、反転入力端子IN1に接続されている。
【０２９７】
FET１１１１ないし１１１３は、同様に構成される。FET１１２１ないし１１２３も、同様に構成され、FET１１３１ないし１１３３も、同様に構成される。
【０２９８】
但し、FET１１１ｉ，FET１１２ｉ、及び、FET１１３ｉは、ゲート酸化膜厚Toxが異なるFETになっており、したがって、ゲート酸化膜容量Coxが異なっている。
【０２９９】
すなわち、FET１１１１ないし１１１３のゲート酸化膜厚Toxは、第１の膜厚Tox1になっており、FET１１２１ないし１１２３のゲート酸化膜厚Toxは、第１の膜厚Tox1より厚い第２の膜厚Tox2になっている。FET１１３１ないし１１３３のゲート酸化膜厚Toxは、第２の膜厚Tox2より厚い第３の膜厚Tox3になっている。
【０３００】
スイッチ１２１ｉ，１２２ｉ、及び、１２３ｉは、制御部３１０の制御に従って、オン又はオフになる。
【０３０１】
スイッチ１２１ｉがオンになった場合、FET１１１ｉのゲートには、反転入力端子IN1から、コンデンサ８７及びスイッチ１２１ｉを介して、参照信号が供給される。
【０３０２】
同様に、スイッチ１２２ｉがオンになった場合、FET１１２ｉのゲートには、反転入力端子IN1から、コンデンサ８７及びスイッチ１２２ｉを介して、参照信号が供給される。また、スイッチ１２３ｉがオンになった場合、FET１１３ｉのゲートには、反転入力端子IN1から、コンデンサ８７及びスイッチ１２３ｉを介して、参照信号が供給される。
【０３０３】
複数のFET２１１１ないし２１１３，２１２１ないし２１２３、及び、２１３１ないし２１３３は、第２のトランジスタであり、ドレインは、FET８４のドレインに接続され、ソースは、電流源８９に接続されている。
【０３０４】
FET２１１ｉのゲートは、スイッチ２２１ｉ及びコンデンサ８８を介して、非反転入力端子IN2に接続されている。同様に、FET２１２ｉのゲートは、スイッチ２２２ｉ及びコンデンサ８８を介して、非反転入力端子IN2に接続され、FET２１３ｉのゲートは、スイッチ２２３ｉ及びコンデンサ８８を介して、非反転入力端子IN2に接続されている。
【０３０５】
FET２１１１ないし２１１３は、FET１１１ｉと同様に構成される。FET２１２１ないし２１２３は、FET１１２ｉと同様に構成され、FET２１３１ないし２１３３は、FET１１３ｉと同様に構成される。
【０３０６】
したがって、FET２１１ｉ，FET２１２ｉ、及び、FET２１３ｉは、ゲート酸化膜厚Toxが異なるFETになっている。
【０３０７】
すなわち、FET２１１１ないし２１１３のゲート酸化膜厚Toxは、FET１１１ｉと同様の第１の膜厚Tox1になっており、FET２１２１ないし２１２３のゲート酸化膜厚Toxは、FET１１２ｉと同様の第２の膜厚Tox2になっている。FET２１３１ないし２１３３のゲート酸化膜厚Toxは、FET１１３ｉと同様の第３の膜厚Tox3になっている。
【０３０８】
スイッチ２２１ｉ，２２２ｉ、及び、２２３ｉは、制御部３１０の制御に従って、オン又はオフになる。
【０３０９】
スイッチ２２１ｉがオンになった場合、FET２１１ｉのゲートには、非反転入力端子IN2から、コンデンサ８８及びスイッチ２２１ｉを介して、VSL電圧が供給される。
【０３１０】
同様に、スイッチ２２２ｉがオンになった場合、FET２１２ｉのゲートには、非反転入力端子IN2から、コンデンサ８８及びスイッチ２２２ｉを介して、VSL電圧が供給される。また、スイッチ２２３ｉがオンになった場合、FET２１３ｉのゲートには、非反転入力端子IN2から、コンデンサ８８及びスイッチ２２３ｉを介して、VSL電圧が供給される。
【０３１１】
なお、スイッチ１２１ｉと２２１ｉとは、連動してオン／オフする。同様に、スイッチ１２２ｉと２２２ｉとは、連動してオン／オフし、スイッチ１２３ｉと２２３ｉとは、連動してオン／オフする。
【０３１２】
制御部３１０は、画素アレイ１０に入射する光の光量に応じて、第１及び第２のトランジスタそれぞれとしての複数のFET１１１１ないし１１１３，１１２１ないし１１２３，１１３１ないし１１３３、及び、複数のFET２１１１ないし２１１３，２１２１ないし２１２３，２１３１ないし２１３３の中で、動作させるFETをアクティブトランジスタとして選択し、アクティブトランジスタを動作するように制御する制御装置として機能する。
【０３１３】
すなわち、制御部３１０は、画素アレイ１０に入射する光の光量に応じて、FET１１１１ないし１１１３，１１２１ないし１１２３、及び、１１３１ないし１１３３の中から、アクティブトランジスタを選択し、そのアクティブトランジスタのゲートに接続されているスイッチをオンにすることで、アクティブトランジスタを動作するように制御する。
【０３１４】
例えば、制御部３１０は、FET１１１１ないし１１１３をアクティブトランジスタとして選択した場合、そのアクティブトランジスタであるFET１１１１ないし１１１３のゲートに接続されたスイッチ１２１１ないし１２１３をオンにし、FET１１１１ないし１１１３のゲートに、参照信号が供給されるようにすることで、FET１１１１ないし１１１３を動作するように制御する。
【０３１５】
また、例えば、制御部３１０は、FET１１２１及び１１２２をアクティブトランジスタとして選択した場合、そのアクティブトランジスタであるFET１１２１及び１１２２のゲートに接続されたスイッチ１２２１及び１２２２をオンにし、FET１１２１及び１１２２のゲートに、参照信号が供給されるようにすることで、FET１１２１及び１１２２を動作するように制御する。
【０３１６】
さらに、例えば、制御部３１０は、FET１１３１をアクティブトランジスタとして選択した場合、そのアクティブトランジスタであるFET１１３１のゲートに接続されたスイッチ１２３１をオンにし、FET１１３１のゲートに、参照信号が供給されるようにすることで、FET１１３１を動作するように制御する。
【０３１７】
なお、FET１１１ｉがアクティブトランジスタに選択される場合、FET２１１ｉもアクティブトランジスタに選択される。同様に、FET１１２ｉがアクティブトランジスタに選択される場合、FET２１２ｉもアクティブトランジスタに選択され、FET１１３ｉがアクティブトランジスタに選択される場合、FET２１３ｉもアクティブトランジスタに選択される。
【０３１８】
第２のトランジスタとしてのFET２１１ｉ，２１２ｉ、及び、２１３ｉ、並びに、それぞれのゲートに接続されたスイッチ２２１ｉ，２２２ｉ、及び、２２３ｉの動作は、第１のトランジスタとしてのFET１１１ｉ，１１２ｉ、及び、１１３ｉ、並びに、それぞれのゲートに接続されたスイッチ１２１ｉ，１２２ｉ、及び、１２３ｉの動作と同様であるため、以下では、FET２１１ｉ，２１２ｉ、及び、２１３ｉ、並びに、スイッチ２２１ｉ，２２２ｉ、及び、２２３ｉ等の、第２のトランジスタ側についての説明は、適宜省略する。
【０３１９】
制御部３１０は、光量取得部３１１、LUT(Look Up Table)記憶部３１２、及び、選択制御部３１３を有する。
【０３２０】
光量取得部３１１は、例えば、画素アレイ１０で受光された光量（例えば、画素部１１ｍ，ｎの画素値から得られる輝度等）を、画素アレイ１０に入射する光の光量として取得し、選択制御部３１３に供給する。
【０３２１】
LUT記憶部３１２は、画素アレイ１０に入射する光の各光量と対応付けて、アクティブトランジスタとして選択するFETの情報を登録した選択LUTを記憶する。
【０３２２】
選択制御部３１３は、LUT記憶部３１２に記憶された選択LUTを参照し、光量取得部３１１からの光量に応じて、FET１１１１ないし１１１３，１１２１ないし１１２３、及び、１１３１ないし１１３３（、及び、FET２１１１ないし２１１３，２１２１ないし２１２３、及び、２１３１ないし２１３３）の中から、アクティブトランジスタを選択し、そのアクティブトランジスタを動作させるように、スイッチ１２１１ないし１２１３，１２２１ないし１２２３，１２３１ないし１２３３（、及び、スイッチ２２１１ないし２２１３，２２２１ないし２２２３，２２３１ないし２２３３）を制御するスイッチ制御信号を出力する。
【０３２３】
選択制御部３１３が出力するスイッチ制御信号は、スイッチ１２１１ないし１２１３，１２２１ないし１２２３，１２３１ないし１２３３に供給される。そして、スイッチ１２１１ないし１２１３，１２２１ないし１２２３，１２３１ないし１２３３は、スイッチ制御信号に従ってオン又はオフになる。
【０３２４】
なお、図１５では、コンパレータ６１ｎの差動対を構成するFETとして、第１の膜厚Tox1のFET１１１ｉ（及びFET２１１ｉ）、第２の膜厚Tox2のFET１１２ｉ、及び、第３の膜厚Tox3のFET１１３ｉの、合計で３種類のゲート酸化膜厚のFETを設けることとしたが、差動対を構成するFETとしては、その他、１種類、２種類、又は、４種類以上の数のゲート酸化膜厚のFETを設けることができる。
【０３２５】
すなわち、差動対を構成するFETとしては、例えば、第１の膜厚Tox1のFETを、複数個だけ設けることや、第１の膜厚Tox1のFET、第２の膜厚Tox2のFET、第３の膜厚Tox3のFET、及び、その他のゲート酸化膜厚のFETを、それぞれ１個ずつ設けることができる。
【０３２６】
さらに、図１５では、第１の膜厚Tox1のFETとして、FET１１１１ないし１１１３（及びFET２１１１ないし２１１３）の３個（６個）のFETを設け、第２の膜厚Tox2のFETとして、FET１１２１ないし１１２３の３個のFETを設け、第３の膜厚Tox3のFETとして、FET１１３１ないし１１３３の３個のFETを設けることとしたが、第１の膜厚Tox1のFET、第２の膜厚Tox2のFET、及び、第３の膜厚Tox3のFETとしては、それぞれ、１個、２個、又は、４個以上の数のFETを設けることができる。
【０３２７】
また、第１の膜厚Tox1のFET、第２の膜厚Tox2のFET、及び、第３の膜厚Tox3のFETのそれぞれの数は、同一の数であっても良いし、異なる数であっても良い。
【０３２８】
すなわち、差動対を構成するFETとしては、例えば、第１の膜厚Tox1のFETを１個だけ設け、第２の膜厚Tox2のFETを２個だけ設け、第３の膜厚Tox3のFETを３個だけ設けることができる。
【０３２９】
＜ゲート酸化膜厚Toxが異なるFETの断面の構成例＞
【０３３０】
図１６は、ゲート酸化膜厚Toxが異なるFETの構成例を示す断面図である。
【０３３１】
図１５で説明したように、FET１１１ｉのゲート酸化膜厚Toxは、第１の膜厚Tox1になっており、FET１１２ｉのゲート酸化膜厚Toxは、第１の膜厚Tox1より厚い第２の膜厚Tox2になっている。また、FET１１３ｉのゲート酸化膜厚Toxは、第２の膜厚Tox2より厚い第３の膜厚Tox3になっている。
【０３３２】
図１６は、FET１１１i，１１２ｉ、及び、１１３ｉのように、ゲート酸化膜厚Toxが異なるFETの断面の構成例を示している。
【０３３３】
図１６では、ゲート酸化膜厚Toxが異なるFETとして、ゲート酸化膜厚Toxが第１の膜厚Tox1のFET４１１、ゲート酸化膜厚Toxが第２の膜厚Tox2のFET４１２、及び、ゲート酸化膜厚Toxが第３の膜厚Tox3のFET４１３が示されている。
【０３３４】
FET４１１ないし４１３は、STI(Shallow Tresh Isoration)により、電気的に分離されている。
【０３３５】
FET４１１ないし４１３は、いずれも、P well上に、ゲート酸化膜が形成され、そのゲート酸化膜上に、ゲートとなるポリシリコンが形成されるとともに、ゲートを挟んで、P wellに、ドレイン及びソースとなる（n型の）拡散層が形成されることにより構成されている。
【０３３６】
但し、FET４１１の（ゲート酸化膜の）ゲート酸化膜厚Toxは、最も薄い第１の膜厚Tox1に、FET４１２のゲート酸化膜厚Toxは、２番目に薄い第２の膜厚Tox2に、FET４１３のゲート酸化膜厚Toxは、最も厚い薄い第３の膜厚Tox3に、それぞれなっている。
【０３３７】
なお、図１６は、ゲート酸化膜厚Toxが異なるFETの構成例を説明する断面図であり、FET１１１i，１１２ｉ、及び、１１３ｉの配置を拘束するものではない。すなわち、FET１１１i，１１２ｉ、及び、１１３ｉの配置としては、図１６の断面図とは異なる配置を採用することができる。
【０３３８】
＜ゲート酸化膜厚Toxが異なるFETのレイアウトの例＞
【０３３９】
図１７は、ゲート酸化膜厚Toxが異なるFETのレイアウトの例を示す平面図である。
【０３４０】
図１７のレイアウトは、ソースを共有するコモンセントロイドレイアウトであり、P wellが３個のエリア４３１，４３２、及び、４３３に区分されている。
【０３４１】
エリア４３１には、ゲート酸化膜厚Toxが第１の膜厚Tox1のFETが複数個形成されており、エリア４３２には、ゲート酸化膜厚Toxが第２の膜厚Tox2のFETが複数個形成されている。エリア４３３には、ゲート酸化膜厚Toxが第３の膜厚Tox3のFETが複数個形成されている。
【０３４２】
エリア４３１には、ゲート(G)としての縦長のポリシリコンが、水平方向に、ゲート酸化膜厚Toxが第１の膜厚Tox1のFETの数に等しい数だけ配置されている。なお、ゲート(G)としてのポリシリコンと、P wellとの間には、ゲート酸化膜が形成されている。図１７では、ゲート酸化膜は、ゲート(G)としてのポリシリコンの影に隠れて見えない状態になっている。
【０３４３】
エリア４３１において、P wellには、ゲート(G)を挟むように、ドレイン(D)又はソース(S)としての拡散層が形成され、さらに、そのドレイン(D)又はソース(S)としての拡散層には、コンタクトが形成されている。
【０３４４】
図１７では、ドレイン(D)又はソース(S)としての拡散層は、あるゲート(G)のFETと、そのゲート(G)の隣のゲート(G)のFETとで共有されている。
【０３４５】
エリア４３２及び４３３も、エリア４３１と同様に構成される。
【０３４６】
但し、エリア４３１のFETのゲート酸化膜厚Toxは第１の膜厚Tox1になっているが、エリア４３２のFETゲート酸化膜厚Toxは第２の膜厚Tox2になっており、エリア４３３のゲート酸化膜厚Toxは第３の膜厚Tox3になっている。
【０３４７】
図１７に示すように、ゲート酸化膜厚Toxが異なるFETは、P wellが形成された１枚の半導体基板上に構成することができる。
【０３４８】
なお、図１７は、ゲート酸化膜厚Toxが異なるFETのレイアウトの例を説明する平面図であり、FET１１１i，１１２ｉ、及び、１１３ｉの配置を拘束するものではない。すなわち、FET１１１i，１１２ｉ、及び、１１３ｉのレイアウトとしては、図１７とは異なるレイアウトを採用することができる。
【０３４９】
＜ゲート酸化膜厚Toxの精度＞
【０３５０】
図１８は、ゲート酸化膜厚Toxの精度を説明する図である。
【０３５１】
すなわち、図１８は、各プロセス世代のゲート酸化膜厚と、そのゲート酸化膜厚の精度とを示しており、国際半導体技術ロードマップからの引用である。
【０３５２】
プロセス世代により、ゲート酸化膜厚や、ゲート酸化膜の材料及び誘電率は異なるが、ゲート酸化膜厚は、数nm程度の厚さに、約４％程度の精度（誤差）で制御される。
【０３５３】
異なるゲート酸化膜厚としての、例えば、第１の膜厚Tox1と第２の膜厚Tox2との間や、第２の膜厚Tox2と第３の膜厚Tox3との間には、ゲート酸化膜厚の精度である約４％程度を超える膜厚差をつけることとする。
【０３５４】
すなわち、ゲート酸化膜厚が異なるとは、その、異なるゲート酸化膜厚どうしの膜厚差が、ゲート酸化膜厚の精度を超える値だけある場合を意味する。
【０３５５】
＜選択LUTの例＞
【０３５６】
図１９は、図１５のLUT記憶部３１２に記憶される選択LUTの例を示す図である。
【０３５７】
ここで、以下、適宜、第１の膜厚Tox1のFET１１１ｉ（及びFET２１１ｉ）を、薄膜厚Trと、第２の膜厚Tox2のFET１１２ｉを、中膜厚Trと、第３の膜厚Tox3のFET１１３ｉを、厚膜厚Trと、それぞれいうこととする。
【０３５８】
また、以下、適宜、薄膜厚Trである第１の膜厚Tox1のFET１１１１，１１１２、及び、１１１３（２１１１，２１１２、及び、２１１３）を、Tox1 Tr1，Tox1 Tr2、及び、Tox1 Tr3と、中膜厚Trである第２の膜厚Tox2のFET１１２１，１１２２、及び、１１２３を、Tox2 Tr1，Tox2 Tr2、及び、Tox2 Tr3と、厚膜厚Trである第３の膜厚Tox3のFET１１３１，１１３２、及び、１１３３を、Tox3 Tr1，Tox3 Tr2、及び、Tox3 Tr3と、それぞれいうこととする。
【０３５９】
図１９の選択LUTでは、0ないし100の範囲の整数値で表される各光量に対応付けて、アクティブトランジスタとして選択するFETの情報が登録されている。
【０３６０】
図１９において、ONは、アクティブトランジスタとして選択することを表し、OFFは、アクティブトランジスタとして選択しないことを表す。
【０３６１】
図１９の選択LUTによれば、光量が小さいほど、ゲート酸化膜厚Toxが薄いFETが、アクティブトランジスタとして選択されるとともに、多くの数のFETが、アクティブトランジスタとして選択される。
【０３６２】
また、図１９の選択LUTによれば、光量が大になるほど、ゲート酸化膜厚Toxが厚いFETが、アクティブトランジスタとして選択されるとともに、少ない数のFETが、アクティブトランジスタとして選択される。
【０３６３】
具体的には、図１９の選択LUTによれば、光量が小さい0や1である場合、薄膜厚TrのTox1 Tr1，Tox1 Tr2、及び、Tox1 Tr3の３個のFETが、アクティブトランジスタとして選択される。
【０３６４】
光量が2になると、薄膜厚TrのTox1 Tr1及びTox1 Tr2の２個のFETが、アクティブトランジスタとして選択され、さらに、光量が大になるにつれ、アクティブトランジスタとして選択される薄膜厚Trの数は少なくなる。
【０３６５】
そして、光量が50になると、アクティブトランジスタとして選択される薄膜厚Trの数は0になり、中膜厚TrのTox2 Tr1，Tox2 Tr2、及び、Tox2 Tr3の３個のFETが、アクティブトランジスタとして選択される。
【０３６６】
光量が５２になると、中膜厚TrのTox2 Tr1及びTox2 Tr2の２個のFETが、アクティブトランジスタとして選択され、さらに、光量が大になるにつれ、アクティブトランジスタとして選択される中膜厚Trの数は少なくなる。
【０３６７】
以下、同様に、光量がさらに大になると、アクティブトランジスタとして選択される中膜厚Trの数は0になり、厚膜厚TrのTox3 Tr1，Tox3 Tr2、及び、Tox3 Tr3の３個のFETが、アクティブトランジスタとして選択される（図示せず）。
【０３６８】
光量がさらに大になると、厚膜厚TrのTox3 Tr1及びTox3 Tr2の２個のFETが、アクティブトランジスタとして選択され（図示せず）、さらに、光量が最大値である100に近い値（図１９では、99）になると、その値以上の光量では、厚膜厚TrのTox3 Tr1だけが、アクティブトランジスタとして選択される。
【０３６９】
＜光量と、閾値電圧VthのばらつきSIGMAVth、及び、時定数TAUそれぞれとの関係＞
【０３７０】
図２０は、図１９の選択LUTに従って選択されたアクティブトランジスタが動作する場合の、光量と、コンパレータ６１ｎの差動対を構成する第１のトランジスタ（第２のトランジスタ）の閾値電圧VthのばらつきSIGMAVth、及び、時定数TAUそれぞれとの関係を示す図である。
【０３７１】
図５のコンパレータ６１ｎでは、差動対を構成する第１のトランジスタ（及び第２のトランジスタ）として、FET８１（及びFET８２）が常時動作する。そのため、図５のコンパレータ６１ｎでは、図２０に旧回路特性として示すように、閾値電圧VthのばらつきSIGMAVth、及び、時定数TAUは、いずれも一定値（固定値）になる。
【０３７２】
以上のように、図５のコンパレータ６１ｎでは、閾値電圧VthのばらつきSIGMAVthが、光量に関係なく一定値になる。そして、光量が小である場合には、VSL電圧の信号成分(Signal)が小さくなるので、S/Nは低くなり、光量が大であるときには、VSL電圧の信号成分が大きくなるので、S/Nは高くなる。
【０３７３】
一方、図１５のコンパレータ６１ｎでは、光量に応じて、アクティブトランジスタが選択され、そのアクティブトランジスタだけが、差動対を構成する第１のトランジスタ（及び第２のトランジスタ）として動作する。
【０３７４】
すなわち、図１９で説明したように、光量が小さいほど、ゲート酸化膜厚Toxが薄いFETが、アクティブトランジスタとして選択され、また、多くの数のFETが、アクティブトランジスタとして選択される。そして、光量が大になるにつれ、ゲート酸化膜厚Toxが厚いFETが、アクティブトランジスタとして選択され、また、少ない数のFETが、アクティブトランジスタとして選択される。
【０３７５】
ここで、図２０では、光量が0ないしq1の範囲では、薄膜厚Tr(Tox1 Tr)の３個（Tr×3）が、アクティブトランジスタとして選択されて動作する。さらに、光量がq1ないしq2(>q1)の範囲では、薄膜厚Trの２個（Tr×2）が、光量がq2ないしq3(>q2)の範囲では、薄膜厚Trの１個（Tr×1）が、それぞれ、アクティブトランジスタとして選択されて動作する。
【０３７６】
さらに、光量がq3ないしq4(>q3)の範囲では、中膜厚Tr(Tox2 Tr)の３個（Tr×3）が、光量がq4ないしq5(>q4)の範囲では、中膜厚Trの２個（Tr×2）が、光量がq5ないしq6(>q5)の範囲では、中膜厚Trの１個（Tr×1）が、それぞれ、アクティブトランジスタとして選択されて動作する。
【０３７７】
そして、光量がq6ないしq7(>q6)の範囲では、厚膜厚Tr(Tox3 Tr)の３個（Tr×3）が、光量がq7ないしq8(>q7)の範囲では、厚膜厚Trの２個（Tr×2）が、光量がq8より大の範囲では、厚膜厚Trの１個（Tr×1）が、それぞれ、アクティブトランジスタとして選択されて動作する。
【０３７８】
コンパレータ６１ｎの差動対を構成する第１のトランジスタとして、ゲート酸化膜厚Toxが薄いFETが動作する場合、第１のトランジスタのゲート酸化膜容量Coxは大になる。
【０３７９】
さらに、第１のトランジスタとして、多くの数のFETが動作する場合、実質的に、第１のトランジスタの面積WLが大になり、やはり、第１のトランジスタのゲート酸化膜容量Coxは大になる。
【０３８０】
ゲート酸化膜厚Toxが小である（薄い）場合や、トランジスタの面積WLが大である場合には、式（１）の閾値電圧VthのばらつきSIGMAVthが小になり、ノイズを抑制することができる。
【０３８１】
さらに、第１のトランジスタのゲート酸化膜容量Coxが大である場合、第１のトランジスタの周波数特性のカットオフ周波数が低下し、式（３）及び式（４）の帯域幅△fが小になる。その結果、式（３）及び式（４）の熱雑音の電圧Vn及び電流Inが小になり、ノイズを抑制することができる。
【０３８２】
また、第１のトランジスタのゲート酸化膜容量Coxが大である場合、式（２）の時定数TAUは大になる。
【０３８３】
一方、コンパレータ６１ｎの差動対を構成する第１のトランジスタとして、ゲート酸化膜厚Toxが厚いFETが動作する場合、第１のトランジスタのゲート酸化膜容量Coxは小になる。
【０３８４】
さらに、第１のトランジスタとして、少ない数のFETが動作する場合、実質的に、第１のトランジスタの面積WLが小になり、やはり、第１のトランジスタのゲート酸化膜容量Coxは小になる。
【０３８５】
第１のトランジスタのゲート酸化膜容量Coxが小である場合、式（２）の時定数TAUは小になり、その時定数TAUによって決定される、第１のトランジスタの遅延時間は小になる。
【０３８６】
さらに、第１のトランジスタのゲート酸化膜厚Toxが大（厚い）である場合や、第１のトランジスタの面積WLが小である場合には、式（１）の閾値電圧VthのばらつきSIGMAVthが大になる。
【０３８７】
したがって、光量に応じて、アクティブトランジスタを選択して動作させる場合、閾値電圧VthのばらつきSIGMAVth、及び、時定数TAUは、図２０の新規回路特性として示すようになる。
【０３８８】
すなわち、光量が小であり、第１のトランジスタとして、ゲート酸化膜厚Toxが薄いFETが動作する場合や、多くの数のFETが動作する場合には、閾値電圧VthのばらつきSIGMAVthは小になり、時定数TAUは大になる。
【０３８９】
そして、光量が大になるにつれ、第１のトランジスタとして、ゲート酸化膜厚Toxが厚いFETが動作する場合や、少ない数のFETが動作する場合には、閾値電圧VthのばらつきSIGMAVthは大になり、時定数TAUは小になる。
【０３９０】
したがって、光量が小である場合には、式（１）の閾値電圧VthのばらつきSIGMAVth、並びに、式（３）及び式（４）の熱雑音の電圧Vn及び電流Inを小にして、ノイズを抑制することができるので、高S/N化を図ることができる。
【０３９１】
なお、光量が小である場合には、時定数TAUが大になるが、光量が小であると、図６で説明したD相でAD変換される、PD５１からFD５３への電荷の転送により生じるVSL電圧の電圧降下は小さくなり、時定数に関わらず、VSL電圧の整定に、それほど時間を要しない。
【０３９２】
したがって、光量が小である場合には、時定数TAUが大であっても、VSL電圧は早期に整定するので、図１２で説明したVSL電圧のAD変換の誤差が生じることを防止するとともに、高フレームレート化を図ることができる。
【０３９３】
一方、光量が大である場合には、D相でAD変換される、PD５１からFD５３への電荷の転送により生じるVSL電圧の電圧降下は大きくなり、時定数が大きいと、VSL電圧の整定に、時間を要する。
【０３９４】
しかしながら、光量が大である場合には、時定数TAUが小になるので、VSL電圧が早期に整定し、その結果、図１２で説明したVSL電圧のAD変換の誤差が生じることを防止するとともに、VSL電圧の高速なAD変換が可能になり、高フレームレート化を図ることができる。
【０３９５】
なお、光量が大である場合には、閾値電圧VthのばらつきSIGMAVthが大になるが、VSL電圧の信号成分が大になるので、S/Nの悪化を防止することができる。
【０３９６】
以上のように、コンパレータ６１ｎの差動対を構成する第１のトランジスタ（及び第２のトランジスタ）として、複数種類のゲート酸化膜厚のFETそれぞれを複数個設け、光量に応じて、複数種類のゲート酸化膜厚それぞれの複数のFETの中から、アクティブトランジスタを選択して動作するように制御することで、式（１）の閾値電圧VthのばらつきSIGMAVthや、式（２）の時定数TAU等を適応的に制御することができ、これにより、高S/N化と高フレームレート化とのトレードオフを解消して、高S/N化と高フレームレート化との両方を実現することができる。
【０３９７】
すなわち、光量が小さい低照度時においては、ゲート酸化膜厚Toxが薄いFETや、多くの数のFETを動作させるので、第１のトランジスタのゲート酸化膜容量Coxが大になるとともに、第１のトランジスタの面積WLが大になる。その結果、式（１）の閾値電圧VthのばらつきSIGMAVthを小にして、そのばらつきSIGMAVthに起因するFPNを低減し、高S/N化を図ることができる。
【０３９８】
さらに、第１のトランジスタの面積WLが大になる場合には、図４から、RTSノイズが低減されるので、さらなる高S/N化を図ることができる。
【０３９９】
また、第１のトランジスタのゲート酸化膜容量Coxが大になる場合には、式（３）及び式（４）の帯域幅△fが小になるので、式（３）及び式（４）の熱雑音の電圧Vn及び電流Inが小になり、さらなる高S/N化を図ることができる。
【０４００】
一方、光量が大きい高照度時においては、ゲート酸化膜厚Toxが厚いFETや、少ない数のFETを動作させるので、第１のトランジスタのゲート酸化膜容量Coxが小になる。その結果、式（２）の時定数TAUが小になり、電圧降下の大きいVSL電圧が早期に整定するので、高フレームレート化を図ることができる。
【０４０１】
以上のように、低照度時に問題となるノイズ特性を改善して高S/N化を図るとともに、高照度時に問題となるVSL電圧の整定時間を改善して高フレームレート化を図ることができる。
【０４０２】
なお、イメージセンサ２が、画素アレイ１０が形成される基板である画素基板と、列並列AD変換部２２等の周辺回路が形成される基板である周辺回路基板とを積層して構成される積層イメージセンサである場合には、画素アレイ１０及び周辺回路が１枚の基板に形成される場合に比較して、周辺回路基板に余裕があるので、特に、周辺回路基板の面積を拡張することなく、コンパレータ６１ｎの差動対を構成する第１のトランジスタ（及び第２のトランジスタ）として、複数種類のゲート酸化膜厚のFETそれぞれを複数個設けることができる。
【０４０３】
＜選択制御部３１３による制御＞
【０４０４】
図２１、図２２、及び、図２３は、図１５の選択制御部３１３によるスイッチ１２１１ないし１２１３，１２２１ないし１２２３，１２３１ないし１２３３（、及び、スイッチ２２１１ないし２２１３，２２２１ないし２２２３，２２３１ないし２２３３）の制御の例を示す図である。
【０４０５】
図２１は、光量が小である場合の、選択制御部３１３によるスイッチ１２１１ないし１２１３，１２２１ないし１２２３，１２３１ないし１２３３の制御の例を示している。
【０４０６】
光量が小である場合、選択制御部３１３は、LUT記憶部３１２に記憶された選択LUT（図１９）を参照し、例えば、ゲート酸化膜厚Toxが第１の膜厚Tox1の３個のFET１１１１ないし１１１３（及びFET２１１１ないし２１１３）のすべてを、アクティブトランジスタに選択する。
【０４０７】
そして、選択制御部３１３は、アクティブトランジスタを動作させるスイッチ制御信号として、スイッチ１２１１ないし１２１３（及びスイッチ２２１１ないし２２１３）をオンにするスイッチ制御信号（かつ、他のスイッチをオフにするスイッチ制御信号）を出力し、スイッチ１２１１ないし１２１３をオンにする。
【０４０８】
スイッチ１２１１ないし１２１３がオンになることにより、アクティブトランジスタであるFET１１１１ないし１１１３のゲートには、参照信号が供給される状態となり（FET２１１１ないし２１１３のゲートには、VSL電圧が供給される状態となり）、アクティブトランジスタであるFET１１１１ないし１１１３は、ゲートに供給される参照信号に応じて動作する。
【０４０９】
以上のように、ゲート酸化膜厚Toxが最も薄い第１の膜厚Tox1の３個のFET１１１１ないし１１１３のすべてが動作することにより、ゲート酸化膜容量Cox及び面積WLが大になり、式（１）の閾値電圧VthのばらつきSIGMAVthを小にして、高S/N化を図ることができる。
【０４１０】
なお、ゲート酸化膜容量Coxが大である場合には、式（２）の時定数TAUが大になるが、光量が小であるときには、VSL電圧の整定時間が短いので、時定数TAUが大であっても、VSL電圧のAD変換を高速に行い、高フレームレート化を図ることができる。
【０４１１】
図２２は、光量が中である場合の、選択制御部３１３によるスイッチ１２１１ないし１２１３，１２２１ないし１２２３，１２３１ないし１２３３の制御の例を示している。
【０４１２】
光量が中である場合、選択制御部３１３は、LUT記憶部３１２に記憶された選択LUT（図１９）を参照し、例えば、ゲート酸化膜厚Toxが第２の膜厚Tox2の３個のFET１１２１ないし１１２３のうちの、２個のFET１１２１及び１１２２を、アクティブトランジスタに選択する。
【０４１３】
そして、選択制御部３１３は、アクティブトランジスタを動作させるスイッチ制御信号として、スイッチ１２２１及び１２２２をオンにするスイッチ制御信号を出力し、スイッチ１２２１及び１２２２をオンにする。
【０４１４】
スイッチ１２２１及び１２２２がオンになることにより、アクティブトランジスタであるFET１１２１及び１１２２のゲートには、参照信号が供給される状態となり、アクティブトランジスタであるFET１１２１及び１１２２は、ゲートに供給される参照信号に応じて動作する。
【０４１５】
以上のように、ゲート酸化膜厚Toxが２番目に厚い第２の膜厚Tox2の２個のFET１１２１及び１１２２が動作することにより、ゲート酸化膜容量Cox及び面積WLが中になり、式（１）の閾値電圧VthのばらつきSIGMAVth、及び、式（２）の時定数TAUを、ある程度抑制することができる。
【０４１６】
その結果、上述の図２１や後述する図２３の場合と同様の高S/N化及び高フレームレート化を図ることができる。
【０４１７】
図２３は、光量が大である場合の、選択制御部３１３によるスイッチ１２１１ないし１２１３，１２２１ないし１２２３，１２３１ないし１２３３の制御の例を示している。
【０４１８】
光量が大である場合、選択制御部３１３は、LUT記憶部３１２に記憶された選択LUT（図１９）を参照し、例えば、ゲート酸化膜厚Toxが第３の膜厚Tox3の３個のFET１１３１ないし１１３３のうちの、１個のFET１１３１を、アクティブトランジスタに選択する。
【０４１９】
そして、選択制御部３１３は、アクティブトランジスタを動作させるスイッチ制御信号として、スイッチ１２３１をオンにするスイッチ制御信号を出力し、スイッチ１２３１をオンにする。
【０４２０】
スイッチ１２３１がオンになることにより、アクティブトランジスタであるFET１１３１のゲートには、参照信号が供給される状態となり、アクティブトランジスタであるFET１１３１は、ゲートに供給される参照信号に応じて動作する。
【０４２１】
以上のように、ゲート酸化膜厚Toxが最も厚い第３の膜厚Tox3の１個のFET１１３１が動作することにより、ゲート酸化膜容量Cox（及び面積WL）が小になり、式（２）の時定数TAUを小にして、VSL電圧のAD変換を高速に行い、高フレームレート化を図ることができる。
【０４２２】
なお、ゲート酸化膜容量Coxが小である場合には、式（１）の閾値電圧VthのばらつきSIGMAVthが大になるが、光量が大であるときには、VSL電圧の信号成分が大になるので、相対的に、高S/N化を図ることができる。
【０４２３】
ここで、図１９の選択LUTでは、光量を大きく、大、中、小の３つの範囲に分けた場合に、光量が小の範囲である場合に、第１の膜厚Tox1のFET１１１ｉ（薄膜厚Tr）を、光量が中の範囲である場合に、第２の膜厚Tox2のFET１１２ｉ（中膜厚Tr）を、光量が大の範囲である場合に、第３の膜厚Tox3のFET１１３ｉ（厚膜厚Tr）を、それぞれアクティブトランジスタに選択し、さらに、大、中、小の各範囲の光量について、光量が増加するにつれて、アクティブトランジスタに選択するFETの数を少なくすることとしたが、選択LUTは、これに限定されるものではない。
【０４２４】
すなわち、図１９の選択LUTでは、例えば、光量が、小の範囲から、中の範囲に変化した場合、アクティブトランジスタとして選択されるFETが、第１の膜厚Tox1の１個のFET１１１１から、第２の膜厚Tox2の３個のFET１１２１ないし１１２３に切り替わる。このように、アクティブトランジスタが、ゲート酸化膜厚Toxも個数もまったく異なるFETに切り替わると、その切り替わり時に、閾値電圧VthのばらつきSIGMAVthや時定数TAUが大きく変化し、イメージセンサ２から得られる画像の画質に、違和感がある変化が生じることがあり得る。
【０４２５】
そこで、選択LUTは、アクティブトランジスタが、ゲート酸化膜厚Toxも個数もまったく異なるFETに突然切り替わることがないように構成することができる。
【０４２６】
すなわち、選択LUTは、アクティブトランジスタとして選択されるFETが切り替わる（変化する）ときに、閾値電圧VthのばらつきSIGMAVthや時定数TAUが緩やかに変化するように、アクティブトランジスタとして選択されるFETに、複数のゲート酸化膜厚ToxのFETが必要に応じて含まれるように構成することができる。
【０４２７】
いま、説明を簡単にするため、アクティブトランジスタとして選択されるFETの全体の面積WLの変化を無視することとする（面積WLの変化に起因する、閾値電圧VthのばらつきSIGMAVthや時定数TAUの変化が、ゲート酸化膜厚Toxの変化に起因する、閾値電圧VthのばらつきSIGMAVthや時定数TAUの変化に比較して十分小さいこととする）。この場合、例えば、光量が最小であるときに、
薄膜厚Trの３個、中膜厚Trの３個、及び、厚膜厚Trの３個が、アクティブトランジスタとして選択され、以下、光量が増加するにつれて、
薄膜厚Trの３個、中膜厚Trの３個、及び、厚膜厚Trの２個が、アクティブトランジスタとして選択され、
薄膜厚Trの３個、中膜厚Trの３個、及び、厚膜厚Trの１個が、アクティブトランジスタとして選択され、
薄膜厚Trの３個、中膜厚Trの３個、及び、厚膜厚Trの０個が、アクティブトランジスタとして選択され、
薄膜厚Trの３個、中膜厚Trの２個、及び、厚膜厚Trの３個が、アクティブトランジスタとして選択され、
・・・
薄膜厚Trの３個、中膜厚Trの０個、及び、厚膜厚Trの０個が、アクティブトランジスタとして選択され、
薄膜厚Trの２個、中膜厚Trの３個、及び、厚膜厚Trの３個が、アクティブトランジスタとして選択され、
・・・
薄膜厚Trの０個、中膜厚Trの１個、及び、厚膜厚Trの０個が、アクティブトランジスタとして選択され、
薄膜厚Trの０個、中膜厚Trの０個、及び、厚膜厚Trの３個が、アクティブトランジスタとして選択され、
薄膜厚Trの０個、中膜厚Trの０個、及び、厚膜厚Trの２個が、アクティブトランジスタとして選択され、
最終的に、薄膜厚Trの０個、中膜厚Trの０個、及び、厚膜厚Trの１個が、アクティブトランジスタとして選択されるように、選択LUTを構成することができる。
【０４２８】
＜制御処理＞
【０４２９】
図２４は、図１５の制御部３１０が行う処理（制御処理）の例を説明するフローチャートである。
【０４３０】
ステップＳ１１において、制御部３１０の光量取得部３１１は、画素アレイ１０で受光された光量を、画素アレイ１０に入射する光の光量として取得し、選択制御部３１３に供給して、処理は、ステップＳ１２に進む。
【０４３１】
ステップＳ１２では、選択制御部３１３は、LUT記憶部３１２に記憶された選択LUTを参照し、光量取得部３１１からの光量に応じて、FET１１１１ないし１１１３，１１２１ないし１１２３、及び、１１３１ないし１１３３の中から、アクティブトランジスタを選択し、処理は、ステップＳ１３に進む。
【０４３２】
ステップＳ１３では、選択制御部３１３は、アクティブトランジスタを動作させるように、スイッチ１２１１ないし１２１３，１２２１ないし１２２３，１２３１ないし１２３３を制御する。
【０４３３】
そして、処理は、ステップＳ１３からステップＳ１１に戻り、以下、同様の処理が繰り返される。
【０４３４】
＜イメージセンサ２での画像の撮像の例＞
【０４３５】
図２５は、図１５のコンパレータ６１ｎを有するイメージセンサ２での画像の撮像の第１の例を説明する図である。
【０４３６】
すなわち、図２５は、昼及び夜それぞれにおけるイメージセンサ２での画像の撮像の例を示している。
【０４３７】
昼における画像の撮像では、画素アレイ１０において多くの光量の光が受光され、夜における画像の撮像では、画素アレイ１０において少ない光量の光が受光される。
【０４３８】
この場合、昼の撮像では、光量が大であることに応じて、例えば、ゲート酸化膜厚Toxが大で、少ない数のFETが、アクティブトランジスタとして選択される。
【０４３９】
一方、夜の撮像では、光量が小であることに応じて、例えば、ゲート酸化膜厚Toxが小で、多くの数のFETが、アクティブトランジスタとして選択される。
【０４４０】
以上のように、アクティブトランジスタを選択して動作させることで、昼及び夜のいずれの撮像でも、高S/N化及び高フレームレート化の両方を実現することができる。
【０４４１】
図２６は、図１５のコンパレータ６１ｎを有するイメージセンサ２での画像の撮像の第２の例を説明する図である。
【０４４２】
すなわち、図２６は、長時間の露光と、短時間の露光とによって、２種類の露光時間の画像を撮像し、その２種類の露光時間の画像から、HDR(High Dynamic Range)画像を生成する例を示している。
【０４４３】
図２６では、長時間の露光による撮像と、短時間の露光による撮像とが交互に行われ、長時間の露光で撮像された画像である長蓄画像と、短時間の露光で撮像された画像である短蓄画像とが合成されることで、HDR画像が生成されている。
【０４４４】
長蓄画像と短蓄画像との合成は、例えば、短蓄画像の画素値を、長軸画像の露光時間と短蓄画像の露光時間との比の値倍にして行われる。
【０４４５】
以上のようなHDR画像の生成において、長蓄画像の撮像時には、画素アレイ１０において多くの光量の光が受光され、短蓄画像の撮像時には、画素アレイ１０において少ない光量の光が受光される。
【０４４６】
この場合、長蓄画像の撮像では、光量が大であることに応じて、例えば、ゲート酸化膜厚Toxが大で、少ない数のFETが、アクティブトランジスタとして選択される。
【０４４７】
一方、短蓄画像の撮像では、光量が小であることに応じて、例えば、ゲート酸化膜厚Toxが小で、多くの数のFETが、アクティブトランジスタとして選択される。
【０４４８】
以上のように、アクティブトランジスタを選択して動作させることで、長蓄画像及び短蓄画像の撮像を行うことにより、HDR画像の高S/N化及び高フレームレート化の両方を実現することができる。
【０４４９】
図２７は、図１５のコンパレータ６１ｎを有するイメージセンサ２での画像の撮像の第３の例を説明する図である。
【０４５０】
HDR画像を撮像（生成）する方法としては、図２６で説明した方法の他、イメージセンサ２の画素部１１ｍ，ｎを、長時間の露光を行う画素部１１ｍ，ｎ（以下、長蓄画素部１１ｍ，ｎともいう）と、短時間の露光を行う画素部１１ｍ，ｎ（以下、短蓄画素部１１ｍ，ｎともいう）とに分けて、１フレームの画像を撮像し、その１フレームの画像から、１フレームのHDR画像を生成する方法がある。
【０４５１】
この場合、例えば、長蓄画素部１１ｍ，ｎの１フレームの画素値を用いて長蓄画像が生成されるとともに、短蓄画素部１１ｍ，ｎの１フレームの画素値を用いて短蓄画像が生成され、それらの長蓄画像と短蓄画像とが合成されることで、HDR画像が生成される。
【０４５２】
以上のように、長蓄画素部１１ｍ，ｎと短蓄画素部１１ｍ，ｎとで、１フレームの画像が撮像される場合、その１フレームの画像の撮像において、イメージセンサ２のアナログゲインが動的に変更される。
【０４５３】
すなわち、例えば、m番目のラインの画素部１１ｍ，ｎが長蓄画素部１１ｍ，ｎであり、次のm+1番目のラインの画素部１１ｍ＋１，ｎが短蓄画素部１１ｍ＋１，ｎである場合、m番目のラインの長蓄画素部１１ｍ，ｎ（が出力する電気信号としてのVSL電圧）のAD変換時と、m+1番目のラインの短蓄画素部１１ｍ＋１，ｎのAD変換時とで、イメージセンサ２のアナログゲインは変化する。
【０４５４】
図２７は、m番目のラインの長蓄画素部１１ｍ，ｎのAD変換(mthAD)と、m+1番目のラインの短蓄画素部１１ｍ＋１，ｎのAD変換((m+1)thAD)とにおけるアナログゲイン(Analog-Gain)と、参照信号(Ramp)との関係の例を示している。
【０４５５】
なお、図２７には、アナログゲイン(Analog-Gain)、及び、参照信号(Ramp)の他、水平同期信号(XHS)を図示してある。
【０４５６】
図２７では、長蓄画素部１１ｍ，ｎのAD変換(mthAD)時のアナログゲイン(Analog-Gain)が0dBになっている。また、短蓄画素部１１ｍ＋１，ｎのAD変換((m+1)thAD)時のアナログゲイン(Analog-Gain)が18dBになっている。
【０４５７】
したがって、長蓄画素部１１ｍ，ｎのAD変換(mthAD)時のアナログゲイン(Analog-Gain)は、短蓄画素部１１ｍ＋１，ｎのAD変換((m+1)thAD)時のアナログゲイン(Analog-Gain)よりも低くなっている。また、短蓄画素部１１ｍ＋１，ｎのAD変換((m+1)thAD)時のアナログゲイン(Analog-Gain)は、長蓄画素部１１ｍ，ｎのAD変換(mthAD)時のアナログゲイン(Analog-Gain)よりも高くなっている。
【０４５８】
アナログゲインが低い長蓄画素部１１ｍ，ｎのAD変換(mthAD)時においては、アナログゲインが低いことに応じて、参照信号(Ramp)のスロープの傾きが急峻になる。一方、アナログゲインが高い短蓄画素部１１ｍ＋１，ｎのAD変換((m+1)thAD)時においては、アナログゲインが高いことに応じて、参照信号(Ramp)のスロープの傾きが緩やかになる。
【０４５９】
すなわち、長蓄画素部１１ｍ，ｎのAD変換(mthAD)時においては、参照信号(Ramp)の変化量が大になり、短蓄画素部１１ｍ＋１，ｎのAD変換((m+1)thAD)時においては、参照信号(Ramp)の変化量が小になる。
【０４６０】
したがって、長蓄画素部１１ｍ，ｎのAD変換(mthAD)時においては、参照信号(Ramp)の整定に、ある程度の時間を要するが、短蓄画素部１１ｍ＋１，ｎのAD変換((m+1)thAD)時においては、参照信号(Ramp)の整定に、それほど時間を要しない。
【０４６１】
一方、長蓄画素部１１ｍ，ｎは、信号成分(Signal)が大であるから、ノイズの影響を受けにくく、短蓄画素部１１ｍ＋１，ｎは、信号成分が小であるから、ノイズの影響を受けやすい（S/Nが悪くなりやすい）。
【０４６２】
以上のような長蓄画素部１１ｍ，ｎ、及び、短蓄画素部１１ｍ＋１，ｎについては、長蓄画素部１１ｍ，ｎの露光時間は長く、短蓄画素部１１ｍ＋１，ｎの露光時間は短いため、長蓄画素部１１ｍ，ｎでは、多くの光量の光が受光され、短蓄画素部１１ｍ＋１，ｎでは、少ない光量の光が受光される。
【０４６３】
その結果、長蓄画素部１１ｍ，ｎについては、光量が大であることに応じて、例えば、ゲート酸化膜厚Toxが大で、少ない数のFETが、アクティブトランジスタとして選択される。
【０４６４】
一方、短蓄画素部１１ｍ＋１，ｎについては、光量が小であることに応じて、例えば、ゲート酸化膜厚Toxが小で、多くの数のFETが、アクティブトランジスタとして選択される。
【０４６５】
以上のように、アクティブトランジスタを選択して動作させることで、長蓄画素部１１ｍ，ｎ、及び、短蓄画素部１１ｍ＋１，ｎのAD変換を行うことにより、HDR画像の高S/N化及び高フレームレート化の両方を実現することができる。
【０４６６】
すなわち、ノイズの影響を受けやすい短蓄画素部１１ｍ＋１，ｎから得られる画素値のノイズを低減して高S/N化を図るとともに、長蓄画素部１１ｍ，ｎのAD変換(mthAD)時において、整定にある程度の時間を要する参照信号(Ramp)を早期に整定させて、高フレームレート化を図ることができる。
【０４６７】
＜本技術を適用したイメージセンサ２が有するコンパレータ６１ｎの第２の構成例＞
【０４６８】
図２８は、本技術を適用したイメージセンサ２が有するコンパレータ６１ｎの第２の構成例を示す図である。
【０４６９】
なお、図２８において、図１５の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０４７０】
図２８の第１アンプ部７１は、FET８３及び８４、スイッチ８５及び８６、コンデンサ８７及び８８、並びに、電流源８９を有する。
【０４７１】
さらに、図２８の第１アンプ部７１は、差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタとして、それぞれ、複数のFET１１１１，１１１２，１１２１，１１２２、及び、複数のFET２１１１，２１１２，２１２１，２１２２を有するとともに、複数のスイッチ１２１１，１２１２，１２２１，１２２２、及び、複数のスイッチ２２１１，２２１２，２２２１，２２２２、並びに、制御部３１０を有する。
【０４７２】
したがって、図２８の第１アンプ部７１は、FET８３ないし電流源８９を有する点で、図１５の場合と共通する。
【０４７３】
さらに、図２８の第１アンプ部７１は、差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタとして、それぞれ、複数のFET１１１１，１１１２，１１２１，１１２２、及び、複数のFET２１１１，２１１２，２１２１，２１２２を有するとともに、複数のスイッチ１２１１，１２１２，１２２１，１２２２、及び、複数のスイッチ２２１１，２２１２，２２２１，２２２２、並びに、制御部３１０を有する点で、図１５の場合と共通する。
【０４７４】
但し、図２８の第１アンプ部７１は、差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタとして、それぞれ、FET１１１３，１１２３，１１３１，１１３２，１１３３、及び、FET２１１３，２１２３，２１３１，２１３２，２１３３が設けられておらず、スイッチ１２１３，１２２３，１２３１，１２３２，１２３３、及び、スイッチ２２１３，２２２３，２２３１，２２３２，２２３が設けられていない点で、図１５の場合と相違する。
【０４７５】
すなわち、図１５では、第１の膜厚Tox1、第２の膜厚Tox2、及び、第３の膜厚Tox3の３種類のゲート酸化膜厚ToxのFET１１１ｉ，１１２ｉ、及び、１１３ｉ（並びに、FET２１１ｉ，２１２ｉ、及び、２１３ｉ）が設けられていたが、図２８では、第１の膜厚Tox1、及び、第２の膜厚Tox2の２種類のゲート酸化膜厚ToxのFET１１１ｉ及び１１２ｉが設けられている点で、図２８の第１アンプ部７１は、図１５の場合と相違する。
【０４７６】
さらに、図１５では、ゲート酸化膜厚Toxが第１の膜厚Tox1の第１のトランジスタ（第２のトランジスタ）として、FET１１１１ないし１１１３（FET２１１１ないし２１１３）の３個が設けられているとともに、ゲート酸化膜厚Toxが第２の膜厚Tox2の第１のトランジスタとして、FET１１２１ないし１１２３の３個が設けられているが、図２８では、ゲート酸化膜厚Toxが第１の膜厚Tox1の第１のトランジスタ（第２のトランジスタ）として、FET１１１１及び１１１２（FET２１１１及び２１１２）の２個だけが設けられているとともに、ゲート酸化膜厚Toxが第２の膜厚Tox2の第１のトランジスタとして、FET１１２１及び１１２２の２個だけが設けられている点で、図２８の第１アンプ部７１は、図１５の場合と相違する。
【０４７７】
以上のように、図２８の第１のアンプ部７１では、第１のトランジスタとして有するFETのゲート酸化膜厚Toxの種類の数や、各ゲート酸化膜厚ToxのFETの数が、図１５の場合と異なる。
【０４７８】
図２８において、制御部３１０は、図１５の場合と同様に、画素アレイ１０に入射する光の光量に応じて、第１のトランジスタ（第２のトランジスタ）それぞれとしての複数のFET１１１１，１１１２，１１２１，１１２２（複数のFET２１１１，２１１２，２１２１，２１２２）の中から、アクティブトランジスタを選択し、アクティブトランジスタを動作するように制御する（スイッチ１２１ｉ及び１２２ｉ（スイッチ２２１ｉ及び２２２ｉ）をオン／オフにする）。
【０４７９】
図２８では、第１のトランジスタとして有するFETのゲート酸化膜厚Toxの種類の数や、各ゲート酸化膜厚ToxのFETの数が、図１５の場合よりも少ないため、アクティブトランジスタを選択して動作させることにより行われる、式（１）の閾値電圧VthのばらつきSIGMAVthや、式（２）の時定数TAU等の制御が、図１５の場合よりも多少粗くはなるが、それでも、図１５の場合と同様に、高S/N化と高フレームレート化との両方を実現することができる。
【０４８０】
＜本技術を適用したイメージセンサ２が有するコンパレータ６１ｎの第３の構成例＞
【０４８１】
図２９は、本技術を適用したイメージセンサ２が有するコンパレータ６１ｎの第３の構成例を示す図である。
【０４８２】
なお、図２９において、図１５の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０４８３】
図２９の第１アンプ部７１は、FET８３及び８４、スイッチ８５及び８６、コンデンサ８７及び８８、並びに、電流源８９を有する。
【０４８４】
さらに、図２９の第１アンプ部７１は、差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタとして、それぞれ、複数のFET１１１１，１１１２，１１１３，１１１４，１１１５、及び、複数のFET２１１１，２１１２，２１１３，２１１４，２１１５を有するとともに、複数のスイッチ１２１１，１２１２，１２１３，１２１４，１２１５、及び、複数のスイッチ２２１１，２２１２，２２１３，２２１４，２２１５、並びに、制御部３１０を有する。
【０４８５】
したがって、図２９の第１アンプ部７１は、FET８３ないし電流源８９を有する点で、図１５の場合と共通する。
【０４８６】
但し、図２９の第１アンプ部７１は、差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタとして、それぞれ、複数のFET１１１１ないし１１１３，１１２１ないし１１２３，１１３１ないし１１３３、及び、複数のFET２１１１ないし２１１３，２１２１ないし２１２３，２１３１ないし２１３３に代えて、複数のFET１１１１ないし１１１５、及び、複数のFET２１１１ないし２１１５が設けられている点で、図１５の場合と相違する。
【０４８７】
さらに、図２９の第１アンプ部７１は、上述のように、複数のFET１１１１ないし１１１５、及び、複数のFET２１１１ないし２１１５が設けられていることに応じて、複数のスイッチ１２１１ないし１２１３，１２２１ないし１２２３，１２３１ないし１２３３、及び、複数のスイッチ２２１１ないし２２１３，２２２１ないし２２２３，２２３１ないし２２３３に代えて、複数のスイッチ１２１１ないし１２１５、及び、複数のスイッチ２２１１ないし２２１５が設けられている点で、図１５の場合と相違する。
【０４８８】
FET１１１１ないし１１１５（FET２１１１ないし２１１５）のゲート酸化膜厚Toxは、すべて同一の、例えば、第１の膜厚Tox1になっている。
【０４８９】
図２９において、制御部３１０は、図１５の場合と同様に、画素アレイ１０に入射する光の光量に応じて、第１のトランジスタ（第２のトランジスタ）それぞれとしての複数のFET１１１１ないし１１１５（複数のFET２１１１ないし２１１５）の中から、アクティブトランジスタを選択し、アクティブトランジスタを動作するように制御する（スイッチ１２１ｉ（スイッチ２２１ｉ）をオン／オフにする）。
【０４９０】
図２９では、第１のトランジスタとして有するFETのゲート酸化膜厚Toxの種類が１種類だけであるため、図１５のように、ゲート酸化膜厚Toxが異なるFETがアクティブトランジスタとして選択されることによって、式（１）の閾値電圧VthのばらつきSIGMAVthや、式（２）の時定数TAU等が変化することはない。
【０４９１】
但し、図２９では、第１のトランジスタとしての、ゲート酸化膜厚Toxが第１の膜厚Tox1のFET１１１１ないし１１１５の中から、アクティブトランジスタが選択されることにより、第１のトランジスタの実質的な面積WL（ひいては、ゲート酸化膜容量Cox）が変化し、これにより、式（１）の閾値電圧VthのばらつきSIGMAVthや、式（２）の時定数TAU等が適応的に制御される。
【０４９２】
すなわち、光量が大になるにつれ、アクティブトランジスタとして選択するFETの数を少なくすることにより、光量が小であるほど、式（１）の閾値電圧VthのばらつきSIGMAVthを小に制御するとともに、光量が大であるほど、式（２）の時定数TAUを小に制御することができる。したがって、図１５の場合と同様に、高S/N化と高フレームレート化との両方を実現することができる。
【０４９３】
＜本技術を適用したイメージセンサ２が有するコンパレータ６１ｎの第４の構成例＞
【０４９４】
図３０は、本技術を適用したイメージセンサ２が有するコンパレータ６１ｎの第４の構成例を示す図である。
【０４９５】
なお、図３０において、図１５の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０４９６】
図３０の第１アンプ部７１は、FET８３及び８４、スイッチ８５及び８６、コンデンサ８７及び８８、並びに、電流源８９を有する。
【０４９７】
さらに、図３０の第１アンプ部７１は、差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタとして、それぞれ、複数のFET１１１，１１２，１１３，１１４，１１５、及び、複数のFET２１１，２１２，２１３，２１４，２１５を有するとともに、複数のスイッチ１２１，１２２，１２３，１２４，１２５、及び、複数のスイッチ２２１，２２２，２２３，２２４，２２５、並びに、制御部３１０を有する。
【０４９８】
したがって、図３０の第１アンプ部７１は、FET８３ないし電流源８９を有する点で、図１５の場合と共通する。
【０４９９】
但し、図３０の第１アンプ部７１は、差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタとして、それぞれ、複数のFET１１１１ないし１１１３，１１２１ないし１１２３，１１３１ないし１１３３、及び、複数のFET２１１１ないし２１１３，２１２１ないし２１２３，２１３１ないし２１３３に代えて、複数のFET１１１ないし１１５、及び、複数のFET２１１ないし２１５が設けられている点で、図１５の場合と相違する。
【０５００】
さらに、図３０の第１アンプ部７１は、上述のように、複数のFET１１１ないし１１５、及び、複数のFET２１１ないし２１５が設けられていることに応じて、複数のスイッチ１２１１ないし１２１３，１２２１ないし１２２３，１２３１ないし１２３３、及び、複数のスイッチ２２１１ないし２２１３，２２２１ないし２２２３，２２３１ないし２２３３に代えて、複数のスイッチ１２１ないし１２５、及び、複数のスイッチ２２１ないし２２５が設けられている点で、図１５の場合と相違する。
【０５０１】
FET１１１ないし１１５（FET２１１ないし２１５）のゲート酸化膜厚Toxは、互いに異なる膜厚になっている。
【０５０２】
すなわち、FET１１１のゲート酸化膜厚Toxは、第１の膜厚Tox1に、FET１１２のゲート酸化膜厚Toxは、第２の膜厚Tox2に、FET１１３のゲート酸化膜厚Toxは、第３の膜厚Tox3に、FET１１４のゲート酸化膜厚Toxは、第４の膜厚Tox4(>Tox3)に、FET１１５のゲート酸化膜厚Toxは、第５の膜厚Tox5(>Tox4)に、それぞれなっている。
【０５０３】
図３０において、制御部３１０は、図１５の場合と同様に、画素アレイ１０に入射する光の光量に応じて、第１のトランジスタ（第２のトランジスタ）それぞれとしての複数のFET１１１ないし１１５（複数のFET２１１ないし２１５）の中から、アクティブトランジスタを選択し、アクティブトランジスタを動作するように制御する（スイッチ１２１ないし１２５（スイッチ２２１ないし２２５）をオン／オフにする）。
【０５０４】
図３０では、第１のトランジスタとして、ゲート酸化膜厚Toxが第１の膜厚Tox1ないし第５の膜厚Tox5のFET１１１ないし１１５を、１個ずつ有し、かかるFET１１１ないし１１５の中から、アクティブトランジスタが選択される。これにより、第１のトランジスタのゲート酸化膜容量Coxが変化するとともに、実質的な面積WLが必要に応じて変化し、式（１）の閾値電圧VthのばらつきSIGMAVthや、式（２）の時定数TAU等が適応的に制御される。
【０５０５】
すなわち、図３０では、光量が小であるほど、面積WLが大（かつ、ゲート酸化膜厚Toxが小）になって、閾値電圧VthのばらつきSIGMAVthが小になり、光量が大であるほど、ゲート酸化膜容量Coxが小になって、時定数TAUが小になるように、ゲート酸化膜厚Toxが第１の膜厚Tox1ないし第５の膜厚Tox5のFET１１１ないし１１５の中からのアクティブトランジスタの選択が行われる。これにより、図１５の場合と同様に、高S/N化と高フレームレート化との両方を実現することができる。
【０５０６】
なお、差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタそれぞれとしての複数のトランジスタには、ゲート酸化膜厚Toxが異なることにより、ゲート酸化膜容量Coxが異なるFETを含める他、面積WL（チャネル幅W及びチャネル長Lのうちの少なくとも一方）が異なることにより、ゲート酸化膜容量Coxが異なるFETを含めることができる。さらに、第１のトランジスタ及び第２のトランジスタそれぞれとしての複数のトランジスタとしては、ゲート酸化膜厚Toxが同一で、面積WLも同一の複数のFETを採用することができる。
【０５０７】
また、本実施の形態では、１行の画素部１１ｍ，ｎのAD変換を並列（同時）に行う列並列ADを行うこととしたが、本技術は、列並列ADを行う場合の他、例えば、エリアADを行う場合にも適用することができる。
【０５０８】
すなわち、本技術は、例えば、画素アレイ１０を矩形状のエリアに区分し、各エリアに対してADCを設け、ADCが、そのADCに対するエリア内の画素部１１ｍ，ｎのAD変換を担当するエリアADを行うイメージセンサ等に適用することができる。
【０５０９】
＜イメージセンサの使用例＞
【０５１０】
図３１は、上述のイメージセンサ２を使用する使用例を示す図である。
【０５１１】
上述したイメージセンサ２（さらには、イメージセンサ２を有する図１のカメラユニット）は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
【０５１２】
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、電子顕微鏡、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【０５１３】
＜本技術を適用したコンピュータの説明＞
【０５１４】
次に、上述した制御部３１０の一連の処理は、ハードウェアにより行うこともできるし、ソフトウェアにより行うこともできる。一連の処理をソフトウェアによって行う場合には、そのソフトウェアを構成するプログラムが、マイクロコンピュータ等にインストールされる。
【０５１５】
図３２は、上述した一連の処理を実行するプログラムがインストールされるコンピュータの一実施の形態の構成例を示すブロック図である。
【０５１６】
プログラムは、コンピュータに内蔵されている記録媒体としてのハードディスク６０５やROM６０３に予め記録しておくことができる。
【０５１７】
あるいはまた、プログラムは、リムーバブル記録媒体６１１に格納（記録）しておくことができる。このようなリムーバブル記録媒体６１１は、いわゆるパッケージソフトウエアとして提供することができる。ここで、リムーバブル記録媒体６１１としては、例えば、フレキシブルディスク、CD-ROM(Compact Disc Read Only Memory)，MO(Magneto Optical)ディスク，DVD(Digital Versatile Disc)、磁気ディスク、半導体メモリ等がある。
【０５１８】
なお、プログラムは、上述したようなリムーバブル記録媒体６１１からコンピュータにインストールする他、通信網や放送網を介して、コンピュータにダウンロードし、内蔵するハードディスク６０５にインストールすることができる。すなわち、プログラムは、例えば、ダウンロードサイトから、ディジタル衛星放送用の人工衛星を介して、コンピュータに無線で転送したり、LAN(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送することができる。
【０５１９】
コンピュータは、CPU(Central Processing Unit)６０２を内蔵しており、CPU６０２には、バス６０１を介して、入出力インタフェース６１０が接続されている。
【０５２０】
CPU６０２は、入出力インタフェース６１０を介して、ユーザによって、入力部６０７が操作等されることにより指令が入力されると、それに従って、ROM(Read Only Memory)６０３に格納されているプログラムを実行する。あるいは、CPU６０２は、ハードディスク６０５に格納されたプログラムを、RAM(Random Access Memory)６０４にロードして実行する。
【０５２１】
これにより、CPU６０２は、上述したフローチャートにしたがった処理、あるいは上述したブロック図の構成により行われる処理を行う。そして、CPU６０２は、その処理結果を、必要に応じて、例えば、入出力インタフェース６１０を介して、出力部６０６から出力、あるいは、通信部６０８から送信、さらには、ハードディスク６０５に記録等させる。
【０５２２】
なお、入力部６０７は、キーボードや、マウス、マイク等で構成される。また、出力部６０６は、LCD(Liquid Crystal Display)やスピーカ等で構成される。
【０５２３】
ここで、本明細書において、コンピュータがプログラムに従って行う処理は、必ずしもフローチャートとして記載された順序に沿って時系列に行われる必要はない。すなわち、コンピュータがプログラムに従って行う処理は、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含む。
【０５２４】
また、プログラムは、１のコンピュータ（プロセッサ）により処理されるものであっても良いし、複数のコンピュータによって分散処理されるものであっても良い。さらに、プログラムは、遠方のコンピュータに転送されて実行されるものであっても良い。
【０５２５】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０５２６】
また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
【０５２７】
なお、本技術は、以下の構成をとることができる。
【０５２８】
＜１＞
差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタとして、それぞれ複数のトランジスタを有する前記差動対が入力段に設けられたコンパレータを有し、
レベルが変化する参照信号と、光電変換を行って電気信号を出力する撮像部が出力する前記電気信号とを比較する
ことにより、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、
前記撮像部に入射する光の光量に応じて、前記複数のトランジスタの中で、動作させるトランジスタをアクティブトランジスタとして選択し、アクティブトランジスタを動作するように制御する制御部と
を備えるイメージセンサ。
＜２＞
前記制御部は、前記光量が小であるほど、前記第１及び第２のトランジスタの閾値電圧のばらつきが小になり、前記光量が大であるほど、前記第１及び第２のトランジスタの時定数が小になるように、前記アクティブトランジスタを選択する
＜１＞に記載のイメージセンサ。
＜３＞
前記制御部は、前記光量が大であるほど、少ない数のトランジスタを、前記アクティブトランジスタとして選択する
＜１＞又は＜２＞に記載のイメージセンサ。
＜４＞
前記複数のトランジスタは、ゲートの酸化膜の膜厚が異なるトランジスタを含む
＜１＞ないし＜３＞のいずれかに記載のイメージセンサ。
＜５＞
前記制御部は、光量が大であるほど、前記酸化膜の膜厚が厚いトランジスタを、前記アクティブトランジスタとして選択する
＜４＞に記載のイメージセンサ。
＜６＞
前記複数のトランジスタとして、前記酸化膜の膜厚が所定の膜厚の２以上のトランジスタを含む
＜４＞又は＜５＞に記載のイメージセンサ。
＜７＞
光を集光する光学系と、
光を受光し、画像を撮像するイメージセンサと
を備え、
前記イメージセンサは、
差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタとして、それぞれ複数のトランジスタを有する前記差動対が入力段に設けられたコンパレータを有し、
レベルが変化する参照信号と、光電変換を行って電気信号を出力する撮像部が出力する前記電気信号とを比較する
ことにより、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、
前記撮像部に入射する光の光量に応じて、前記複数のトランジスタの中で、動作させるトランジスタをアクティブトランジスタとして選択し、アクティブトランジスタを動作するように制御する制御部と
を備える
電子機器。
＜８＞
差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタとして、それぞれ複数のトランジスタを有する前記差動対が入力段に設けられたコンパレータを有し、
レベルが変化する参照信号と、光電変換を行って電気信号を出力する撮像部が出力する前記電気信号とを比較する
ことにより、前記電気信号のAD(Analog to Digital)変換を行うAD変換部を備えるイメージセンサについて、前記撮像部に入射する光の光量に応じて、前記複数のトランジスタの中で、動作させるトランジスタをアクティブトランジスタとして選択し、アクティブトランジスタを動作するように制御する
制御装置。
＜９＞
差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタとして、それぞれ複数のトランジスタを有する前記差動対が入力段に設けられたコンパレータを有し、
レベルが変化する参照信号と、光電変換を行って電気信号を出力する撮像部が出力する前記電気信号とを比較する
ことにより、前記電気信号のAD(Analog to Digital)変換を行うAD変換部を備えるイメージセンサについて、前記撮像部に入射する光の光量に応じて、前記複数のトランジスタの中で、動作させるトランジスタをアクティブトランジスタとして選択し、アクティブトランジスタを動作するように制御する
ことを含む制御方法。
＜１０＞
差動対を構成するペアのトランジスタである第１のトランジスタ及び第２のトランジスタとして、それぞれ複数のトランジスタを有する前記差動対が入力段に設けられたコンパレータを有し、
レベルが変化する参照信号と、光電変換を行って電気信号を出力する撮像部が出力する前記電気信号とを比較する
ことにより、前記電気信号のAD(Analog to Digital)変換を行うAD変換部を備えるイメージセンサについて、前記撮像部に入射する光の光量に応じて、前記複数のトランジスタの中で、動作させるトランジスタをアクティブトランジスタとして選択し、アクティブトランジスタを動作するように制御する制御装置
として、コンピュータを機能させるためのプログラム。
【符号の説明】
【０５２９】
１  光学系，  ２  イメージセンサ，  ３  メモリ，  ４  信号処理部，  ５  出力部，  ６  制御部，  １０  画素アレイ，  １１１，１ないし１１Ｍ，Ｎ  画素部，  ２０  制御部，  ２１  画素駆動部，  ２２  列並列AD変換部，  ３１１ないし３１Ｎ  ADC，  ３２  オートゼロ制御部，  ３２Ａ  オートゼロ信号線，  ３３  参照信号出力部，  ３３Ａ  参照信号線，  ３４  クロック出力部，  ３４Ａ  クロック信号線，  ４１１ないし４１Ｍ  画素制御線，  ４２１ないし４２Ｎ  VSL，  ４３１ないし４３Ｎ  電流源，  ５１  PD，  ５２  転送Tr，  ５３  FD，  ５４  リセットTr，  ５５  増幅Tr，  ５６  選択Tr，  ６１１ないし６１Ｎ  コンパレータ，  ６２１ないし６２Ｎ  カウンタ，  ７１  第１アンプ部，  ７２  第２アンプ部，  ８１ないし８４  FET，  ８５，８６  スイッチ，  ８７，８８  コンデンサ，  ８９  電流源，  ９１，９２  FET，  ９３  コンデンサ，  １１１，１１１１ないし１１１５，１１２，１１２１ないし１１２３，１１３，１１３１ないし１１３３，１１４，１１５  FET，  ２２１，２２１１ないし２２１５，２２２，２２２１ないし２２２３，２２３，２２３１ないし２２３３，２２４，２２５  スイッチ，  ３１０  制御部，  ３１１  光量取得部，  ３１２  LUT記憶部，  ３１３  選択制御部，  ４１１ないし４１３  FET，  ４３１ないし４３３  エリア，  ６０１  バス，  ６０２  CPU，  ６０３  ROM，  ６０４  RAM，  ６０５  ハードディスク，  ６０６  出力部，  ６０７  入力部，  ６０８  通信部，  ６０９  ドライブ，  ６１０  入出力インタフェース，  ６１１  リムーバブル記録媒体
【図１】
2017110484.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2017110484.tif 000009
【図８】
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【図９】
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【図１０】
2017110484.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2017110484.tif 000021
【図２０】
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【図２１】
2017110484.tif 000023
【図２２】
2017110484.tif 000024
【図２３】
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【図２４】
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【図２５】
2017110484.tif 000027
【図２６】
2017110484.tif 000028
【図２７】
2017110484.tif 000029
【図２８】
2017110484.tif 000030
【図２９】
2017110484.tif 000031
【図３０】
2017110484.tif 000032
【図３１】
2017110484.tif 000033
【図３２】
2017110484.tif 000034
【国際調査報告】
2017110484.tif 000035
2017110484.tif 000036