(57)【要約】【課題】金属シリサイド層の製造方法において、金属シリサイドの厚さと組成を制御する技術が求められている。【解決手段】実施形態に係わる金属シリサイド層の製造方法は、金属及び不純物のガスを含む気相成長法により、シリコン層上に前記不純物を含む金属層を形成する工程と、前記金属層と前記シリコン層を化学反応させることにより、前記不純物を含む金属シリサイド層を形成する工程とを具備し、前記金属シリサイド層の厚さ及び組成は、前記金属層内の前記不純物の量又は結合状態により制御される。【選択図】図１
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【特許請求の範囲】
【請求項１】
金属及び不純物のガスを含む気相成長法により、シリコン層上に前記不純物を含む金属層を形成する工程と、
前記金属層と前記シリコン層を化学反応させることにより、前記不純物を含む金属シリサイド層を形成する工程とを具備し、
前記金属シリサイド層の厚さ及び組成は、前記金属層内の前記不純物の量又は結合状態により制御される
ことを特徴とする金属シリサイド層の製造方法。
【請求項２】
前記不純物が窒素のとき、前記金属層内の前記不純物の量を５atomic％以下にし、前記不純物が炭素のとき、前記金属層内の前記不純物の量を８atomic％以下にすることにより、前記金属シリサイド層をモノシリサイドにすることを特徴とする請求項１に記載の金属シリサイド層の製造方法。
【請求項３】
前記不純物が窒素のとき、前記金属層内の前記不純物の量を６atomic％以上にすることにより、前記金属シリサイド層をシリコンリッチにすることを特徴とする請求項１に記載の金属シリサイド層の製造方法。
【請求項４】
前記不純物が窒素のとき、前記金属層内の前記不純物の量を１０atomic％以上にし、前記不純物が炭素のとき、前記金属層内の前記不純物の量を８atomic％以上にすることにより、前記金属シリサイド層の厚さを１５ｎｍ以下にすることを特徴とする請求項１に記載の金属シリサイド層の製造方法。
【請求項５】
前記シリコン層は、ＦＥＴのソース／ドレイン領域及びゲート電極のうちの１つである請求項１乃至４のいずれか１項に記載の金属シリサイド層の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、金属シリサイド層の製造方法に関する。
【背景技術】
【０００２】
金属シリサイドは、シリコン（Ｓｉ）と金属の熱反応（シリサイド化）で形成される化合物である。また、金属シリサイドは、金属と多結晶シリコンの中間の抵抗を有する。そのため、金属／半導体の界面における接触抵抗の低減、或いは、配線材料としてメモリセルアレイなどに適用される。しかし、Ｓｉと金属のシリサイド化において、金属シリサイドの薄膜化、及び、低抵抗な組成を得ることは、困難である。この問題を解決するために、シリサイド化の前に、Ｓｉ中へ予め金属イオンを注入しておく金属シリサイド方法が知られている。しかし、この方法は、製造工程が複雑で、基板を損傷し易く、デバイス構造に制限があるなどの問題を有する。そこで、製造工程が単純で、基板を損傷せず、デバイス構造に制限されないような、シリサイド化の技術が求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−５９９７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、金属シリサイドの厚さと組成を制御する技術を提案する。
【課題を解決するための手段】
【０００５】
実施形態によれば、金属シリサイド層の製造方法は、金属及び不純物のガスを含む気相成長法により、シリコン層上に前記不純物を含む金属層を形成する工程と、
前記金属層と前記シリコン層を化学反応させることにより、前記不純物を含む金属シリサイド層を形成する工程とを具備し、
前記金属シリサイド層の厚さ及び組成は、前記金属層内の前記不純物の量又は結合状態により制御される。
【図面の簡単な説明】
【０００６】
【図１】金属シリサイド層の製造装置を示す図。
【図２】金属層内の不純物量と金属シリサイド層の厚さ及び組成との関係を示す図。
【図３】金属層内の窒素量と金属シリサイドの組成との関係を示す図。
【図４】ＦＥＴの製造方法を示す図。
【図５】ＦＥＴの製造方法を示す図。
【図６】ＦＥＴの製造方法を示す図。
【図７】ＦＥＴの製造方法を示す図。
【図８】ＦＥＴの製造方法を示す図。
【図９】ＦＥＴの製造方法を示す図。
【図１０】ＦＥＴの製造方法を示す図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しながら実施形態を説明する。
【０００８】
[基本思想]
Ｓｉ層と金属層の化合物（金属シリサイド層）は、Ｓｉ層上に金属層を積層した後、例えば、アニールによりＳｉ層と金属層の界面を加熱することで得られる（シリサイド化）。
【０００９】
金属シリサイド層の厚さ及び組成は、例えば、Ｓｉ層上に形成される金属層の厚さ、金属シリサイド層を形成する時の温度、及び、金属シリサイド層を形成する時のガス雰囲気で制御できる。
【００１０】
また、シリサイド化の前に、Ｓｉ層内に、予め、金属イオンを注入しておくことにより、金属シリサイド層の厚さ及び組成を制御することもできる。しかし、これらの方法は、製造工程が複雑であるため、製造コストの増加を招く。
【００１１】
以下の実施例では、金属及び不純物のガスを含む気相成長法（例えば、ＣＶＤ法）により、シリコン層上に不純物を含む金属層を形成した後、例えば、アニールなどの熱処理により、金属層とシリコン層を化学反応させ、不純物を含む金属シリサイド層を形成する、といった製造プロセスを提案する。不純物は、例えば、窒素、炭素などである。
【００１２】
金属は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、モリブ（Ｍｏ）、タングステン（Ｗ）、コバルト（Ｃｏ）、プラチナ（Ｐｔ）、イットリウム（Ｙ）などである。
【００１３】
この製造プロセスによれば、金属シリサイド層の厚さ及び組成は、金属層内の不純物の量又は結合状態により制御することが可能である。即ち、金属層を形成するときの気相成長法の条件を変えるだけで、容易に、金属シリサイド層の厚さ及び組成を制御することができる。
【００１４】
ここで、金属層内の不純物の結合状態とは、不純物を含む金属層内の金属と不純物との化学結合の状態のことである。また、気相成長の条件については、以下の実施例で詳述する。
【００１５】
また、不純物が窒素のとき、金属層内の不純物の量を５atomic％以下にし、不純物が炭素のとき、金属層内の前記不純物の量を８atomic％以下にすることにより、金属シリサイド層をモノシリサイドにすることが可能である。モノシリサイドとは、金属とシリコンの組成比が１：１の金属シリサイドのことである。例えば、ＮｉＳｉは、モノシリサイドである。
【００１６】
また、不純物が窒素のとき、金属層内の不純物の量を６atomic％以上にすることにより、金属シリサイド層をシリコンリッチにすることが可能である。シリコンリッチとは、シリコンの組成比が金属の組成比よりも多い金属シリサイドのことである。例えば、ＮｉＳｉ２（ダイシリサイド）は、シリコンリッチである。
【００１７】
さらに、不純物が窒素のとき、金属層内の不純物の量を１０atomic％以上にし、不純物が炭素のとき、金属層内の不純物の量を８atomic％以上にすることにより、金属シリサイド層の厚さを１５ｎｍ以下にすることが可能である。
【００１８】
尚、この金属シリサイドの製造方法は、例えば、ＣＭＯＳ回路内のＦＥＴ（Field Effect Transistor）に適用することができる。この場合、シリコン層は、ＦＥＴのソース／ドレイン領域及びゲート電極のうちの１つとなる。
【００１９】
[実施例]
図１は、金属シリサイド層の製造装置を示す図である。
【００２０】
この製造装置は、金属を充填した原材料容器１１と、原材料容器１１から液体の金属が供給されるマスフローコントローラー１２と、マスフローコントローラー１２から液体の金属が供給される気化器１３と、気化器１３から気体の金属（金属ガス）が供給されるチャンバー１４と、を備える。
【００２１】
マスフローコントローラー１２は、液体の金属の流量を調整する。また、気化器１３は、液体の金属を気化する。気化器１３の壁温は、温度計１５を用いて任意に設定できる。また、チャンバー１４は、基板（ウエハー）１Ａを保持するための基板フォルダー１Ｂを有する。基板フォルダー１Ｂの温度は、温度計１６を用いて任意に設定できる。さらに、チャンバー１４は、基板フォルダー１Ｂにガスを導くためのシャワープレート１Ｃを備えても良い。この場合、金属シリサイド層における不純物の量は、シャワープレート１Ｃの孔径を用いてガスの流速を調整することで、制御できる。
【００２２】
また、不純物は、後述のように、金属と同一の配管、又は、別の配管からチャンバー１４に供給される。
【００２３】
（１）第１の実施例
本例は、金属と不純物が、同一の配管（同一の供給源）から供給される例である。
【００２４】
ここで、金属は、例えば、Ｎｉであり、不純物は、例えば、窒素、炭素などである。
【００２５】
ここで、窒素は、炭素よりも、シリサイド化を阻害する効果が高い。そのため、不純物としては、窒素の量を優先的に制御するのが望ましい。
【００２６】
まず、窒素と炭素を含むＮｉは、原材料容器１１から気化器１３に導入されて、気化される。その後、窒素及び炭素を含むＮｉは、気化器１３からチャンバー１４に導入される。チャンバー１４内では、金属、窒素及び炭素のガスを含む気相成長法（例えば、ＣＶＤ法）により、基板１Ａ内のシリコン層上に、窒素及び炭素を含む金属層が形成される。
【００２７】
気化器１３の壁面温度は、例えば、成膜温度よりも５０℃以上低い温度に設定される。
【００２８】
チャンバー１４にシャワープレート１Ｃが設置されている場合、チャンバー１４に導入されたＮｉガスは、チャンバー１４内のシャワープレート１Ｃを経由して基板１Ａ上に供給される。
【００２９】
基板１Ａ上に成膜される不純物（窒素及び炭素）を含むＮｉ層の結合状態は、気化器１３の温度、及び、Ｎｉガスをチャンバー１４に導入する時のＮｉガスの流速によって制御することができる。
【００３０】
（２）第２の実施例
本例は、金属と不純物が、それぞれ異なる配管（異なる供給源）からチャンバー１４内に供給される例である。ただし、金属は不純物を含んでいても良い。その他の点は、第１の実施例と同じなので、詳細な説明を省略する。
【００３１】
ここで、金属は、例えば、Ｎｉであり、不純物は、例えば、炭素、窒素などである。
【００３２】
不純物が窒素のとき、Ｎｉガスとは別の経路によりＮＨ３ガスとＨ２ガスをチャンバー１４内に導入し、ウエハー１Ａ上でＮｉガスと混ぜる。
【００３３】
Ｈ２は、導電体膜中の不純物濃度を除去し、シリサイド化を促進する、アシストガスである。
【００３４】
ＮＨ３ガスとＨ２ガスの流量比において、ＮＨ３ガスが多い程、Ｎｉ膜中の窒素量が多くなる。また、ウエハー温度が高い程、Ｎｉ膜中の窒素は減少する。一方、不純物が炭素のとき、ウエハー温度が高い程、Ｎｉ膜中の炭素は増加する。
【００３５】
（３）第３の実施例
本例は、金属層を形成中に、Ｓｉと金属が反応することを防ぐ目的で、ウエハーの温度を設定する例である。その他の点は、第１及び第２の実施例と同じなので、詳細な説明を省略する。
【００３６】
ここで、金属は、例えば、Ｎｉである。ウエハー温度は、例えば、３５０℃以下に設定する。
【００３７】
ウエハー温度を３５０℃以下に設定することで、金属層の形成中にＮｉとＳｉが反応することを防ぐことができる。
【００３８】
また、ウエハーの表面以外で金属が吸着することを防ぐ目的で、金属層の成膜時におけるチャンバー１４の壁温度は、気化器１３と同じか、それ以下に設定する。さらに、チャンバー１４がシャワープレート１Ｃを有する場合、シャワープレート１Ｃの温度も、気化器１３と同じか、それ以下に設定する。
【００３９】
（４）第４の実施例
上述の第１乃至第３の実施例は、気相成長時の条件（反応ガスの供給方法、温度など）に関する。これに対し、第４の実施例では、このような気相成長の条件を変えることにより、金属層内の不純物量を変えたときに、金属層内の不純物量と金属シリサイド層の厚さ及び組成がどのような関係を有するかを示すものである。
【００４０】
図２は、金属層内の不純物量と金属シリサイド層の厚さ及び組成との関係を示す図である。図３は、金属層内の窒素量と金属シリサイドの組成との関係を示す図である。
【００４１】
図２、図３に示すように、ウエハー上に成膜された金属層中の窒素量が５atomic％以下、或いは炭素量が８atomic％以下の場合、モノシリサイド層（ＮｉＳｉ）が形成できる。このモノシリサイド層は、少なくとも５atomic％以下の窒素、或いは８atomic％以下の炭素を有する。
【００４２】
また、金属層中の窒素量が１０atomic％以上、或いは炭素量が８atomic％以上の場合、１５ｎｍ以下の厚さを有する、薄いシリサイド層を形成できる。この薄いシリサイド層は、少なくとも１０atomic％以上の窒素量、或いは８atomic％以上の炭素量を有する。
【００４３】
また、金属層中の窒素量が６atomic％以上の場合、金属シリサイド層内のＳｉ原子がＮｉ原子よりも多い、Ｓｉリッチな組成を有する金属シリサイド層、例えばダイシリサイド（ＮｉＳｉ２）を形成できる。このＳｉリッチなシリサイド層は、少なくとも６atomic％以上の窒素量を有する。
【００４４】
このように、第１の実施例によれば、Ｓｉ層と反応させる金属層内に窒素及び炭素を含ませることによって、金属シリサイド層の厚さと組成を制御できる。そのため、耐熱が高い金属シリサイド層が必要な工程、パターン上に薄い金属シリサイド層が必要な工程など、デバイス工程によって、所望の金属シリサイド層を形成することができる。
【００４５】
（５）まとめ
以上、第１乃至第４の実施例によれば、金属シリサイド層の厚さ及び組成は、シリサイド化前の金属層内の不純物の量又は結合状態を変化させることで、制御できる。
【００４６】
そのため、例えば、耐熱が高い金属シリサイド層が必要な工程、パターン上に薄い金属シリサイド層が必要な工程など、デバイス工程によって、所望の金属シリサイド層を形成することができる。  金属シリサイド層を、ＦＥＴのソース／ドレイン領域上に形成する場合、薄くかつ高耐熱である組成、例えば、ダイシリサイド（ＮｉＳｉ２）を形成することが望ましい。これにより、ＦＥＴのジャンクションリークや金属シリサイド層の凝集による高抵抗化を防止できるからである。さらに、ＦＥＴのゲート電極をシリサイド化（例えば、フリシリサイド化）する場合、厚くかつ低抵抗である組成、例えば、モノシリサイド（ＮｉＳｉ）を形成することが望ましい。
【００４７】
［適用例］
上述の実施例をＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の製造に適用した場合を説明する。
【００４８】
（１）ロジックトランジスタの場合
まず、図４に示すように、Ｓｉ基板２１上にゲート酸化膜２２を形成する。また、ゲート酸化膜２２上にゲート電極（ポリシリコン）２３、さらに、ゲート電極２３の側壁上にサイドウォール２４を形成する。そして、ゲート電極２３及びサイドウォール２４をマスクにして、イオン注入を行うことにより、Ｓｉ基板２１の表面領域にソース／ドレイン領域２５を形成する。
【００４９】
次に、図５に示すように、Ｓｉ基板２１の全面上に不純物（窒素、炭素など）を含むＮｉ膜２６を形成する。
【００５０】
Ｎｉ膜２６の形成方法は、上述の実施例の通りである。
【００５１】
この後、アニールにより、ソース／ドレイン領域２５上のＮｉ膜２６及びゲート電極２３上のＮｉ膜２６をシリサイド化する（サイリサイドプロセス）。
【００５２】
その結果、図６に示すように、ソース／ドレイン領域２５上には、薄くかつ高耐熱である組成を持つＮｉシリサイド層２７、例えば、ダイシリサイド（ＮｉＳｉ２）にすることができる。この時、ゲート電極２３上にも、Ｎｉシリサイド層２７が形成される。
【００５３】
この後、シリサイド化せずに残ったＮｉ膜２６を除去すると、図７に示すように、ソース／ドレイン領域２５及びゲート電極２３にＮｉシリサイド層２７を有するＦＥＴが形成される。
【００５４】
(２)メモリセルトランジスタの場合
まず、図８に示すように、Ｓｉ基板３１上に、第１の絶縁層３２、電荷蓄積層３３、第２の絶縁層３４、及び、制御ゲート電極（ポリシリコン層）３５を、形成する。そして、このゲート積層構造をマスクにして、イオン注入を行うことにより、Ｓｉ基板３１の表面領域に、ソース／ドレイン領域３６を形成する。
【００５５】
また、Ｓｉ基板３１上に、ゲート積層構造の側面を覆う絶縁層３７を形成する。
【００５６】
次に、図９に示すように、制御ゲート電極３５上に、Ｎｉ層３８を形成する。Ｎｉ層３８の形成方法は、上述の実施例の通りである。この後、アニールにより、制御ゲート電極３５上のＮｉ層３８をシリサイド化する。
【００５７】
その結果、図１０に示すように、図９の制御ゲート電極３５は、厚くかつ低抵抗である組成を持つＮｉシリサイド層３９、例えば、モノシリサイド層（ＮｉＳｉ）にすることができる。
【００５８】
尚、本例では、図９の制御ゲート電極３５の全てをシリサイド化するフルシリサイドについて説明したが、図９の制御ゲート電極３５の一部のみをシリサイド化してもよい。
【００５９】
以上により、メモリセルトランジスタが形成される。
【００６０】
［むすび］  
実施形態によれば、金属層に添加する窒素、或いは炭素などの不純物の量を調整することで、金属シリサイド層の厚さ及び組成を制御することができる。複雑な製造工程が無いので、高い耐熱性を有する金属シリサイド層を形成する工程、及び、パターン上に薄いシリサイド層を形成する工程など、デバイスの工程によって金属シリサイド層の特性を変えることが可能である。
【００６１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６２】
１１：原材料容器、１２：マスフローコントローラー、１３：気化器、１４：チャンバー、１５、１６：温度計、１Ａ：ウエハー、１Ｂ：基板ホルダー、１Ｃ：シャワープレート、２１、３１：Ｓｉ基板、２２：ゲート酸化膜、２３：ゲート電極、２４：サイドウォール、２５、３６：ソース／ドレイン領域、２６、２７、３９：Ｎｉシリサイド層、３２：第１の絶縁層、３３：電荷蓄積層、３４：第２の絶縁層、３５：制御ゲート電極、３７：絶縁膜、３８：Ｎｉ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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