(57)【要約】【課題】実施形態は、高耐圧と低損失性の両方を実現した半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体層と、前記第１半導体層の上に設けられた立方晶構造を有する第２半導体層と、前記第２半導体層の上に設けられた電極と、前記第２半導体層と前記電極との間に設けられた反応部と、を備える。前記第２半導体層は、（１００）面に対して傾斜した上面を有する。前記反応部は、前記第２半導体層を構成する少なくとも１つの元素と、前記電極を構成する少なくとも１つの元素と、を含有し、前記第２半導体層側に延びる突起を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電形の第１半導体層と、
前記第１半導体層の上に設けられた立方晶構造を有する第２半導体層であって、（１００）面に対して傾斜した上面を有する第２導電型の第２半導体層と、
前記上面の上に設けられた電極と、
前記第２半導体層と前記電極との間に設けられた反応部であって、前記第２半導体層を構成する少なくとも１つの元素と、前記電極を構成する少なくとも１つの元素と、を含有し、前記第２半導体層側に延びる突起を有する反応部と、
を備えた半導体装置。  
【請求項２】
前記電極は、アルミニウムを含む請求項１記載の半導体装置。
【請求項３】
前記上面は、（１００）面から［０１１］方向に傾斜した請求項１または２に記載の半導体装置。
【請求項４】
前記上面の（１００）面に対する傾斜角は、１４度以上、３８度以下である請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記反応部は、前記第２半導体層側に頂点を有する四角錐であって、
前記四角錐の側面は、前記第２半導体層の（１１１）面と平行である請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
パワーデバイスとして用いられる半導体装置は、高耐圧特性とともに低損失および高速特性を有することが望ましい。例えば、ＦＲＤ（First Recovery Diode）には、順方向電圧Ｖｆが低いこと、低損失であることが求められる。しかしながら、ＦＲＤでは、耐圧と順方向電圧との間にトレードオフが存在し、高耐圧と低損失性を同時に実現することが難しい場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−２７４５１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、高耐圧と低損失性の両方を実現した半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電形の第１半導体層と、前記第１半導体層の上に設けられた立方晶構造を有する第２半導体層と、前記第２半導体層の上に設けられた電極と、前記第２半導体層と前記電極との間に設けられた反応部と、を備える。前記第２半導体層は、（１００）面に対して傾斜した上面を有する。前記反応部は、前記第２半導体層を構成する少なくとも１つの元素と、前記電極を構成する少なくとも１つの元素と、を含有し、前記第２半導体層側に延びる突起を有する。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置を表す模式断面図。
【図２】実施形態に係る半導体装置の製造過程を表す模式断面図。
【図３】図２に続く製造過程を表す模式断面図。
【図４】実施形態に係る半導体装置の反応部の形状を表すＳＥＭ像（Scanning Electron Microscope image）および模式図。
【図５】実施形態に係る別の半導体装置の反応部の形状を表す模式図。
【図６】実施形態に係る半導体装置の反応部の特性を表すグラフ。
【図７】実施形態に係る半導体装置の反応部の特性を表す別のグラフ。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、以下の実施形態において、第１導電形はｎ形であり、第２導電形はｐ形である。また、実施形態はこれに限定される訳ではなく、第１導電形をｐ形とし、第２導電形をｎ形としても良い。
【０００８】
図１（ａ）および図１（ｂ）は、実施形態に係る半導体装置１を表す模式断面図である。図１（ｂ）は、図１（ｂ）に示す円Ａで囲まれた部分を拡大して表している。半導体装置１は、例えば、シリコン（Ｓｉ）を材料とするＦＲＤである。
【０００９】
半導体装置１は、ｎ形の第１半導体層（以下、半導体層１０）と、ｐ形の第２半導体層（以下、半導体層２０）と、電極（以下、アノード電極３０）と、を備える。
【００１０】
半導体層１０は、例えば、シリコン層である。半導体層１０は、シリコン基板の上に設けられたエピタキシャル層であっても良いし、シリコン基板そのものであっても良い。
【００１１】
半導体層２０は、立方晶構造を有し、半導体層１０の上に設けられる。さらに、半導体層２０は、（１００）面に対して傾斜した上面２０ａを有する。すなわち、図１中に示すように、上面２０ａの面方位ＤＳと、［１００］方向と、の間に傾斜角θを有する。
【００１２】
半導体層２０は、例えば、半導体層１０の上面１０ａに、ｐ形不純物を選択的にドープすることにより形成される。そして、半導体層１０も（１００）面に対して傾斜した上面１０ａを有する。
【００１３】
アノード電極３０は、半導体層２０の上面２０ａの上に設けられ、例えば、アルミニウム（Ａｌ）を含む。そして、図１（ｂ）に表すように、半導体層２０と電極３０との間には、反応部４０が存在する。反応部４０は、半導体層２０を構成する少なくとも１つの元素と、電極３０を構成する少なくとも１つの元素と、を含有し、半導体層２０の側に延びる突起を有する。反応部４０と電極３０との界面は、フラットな面である場合、電極３０に対して凸状な場合、電極３０に対して凹状な場合、など様々な形状をとりうる。さらに、反応部４０と電極３０の間で、元素組成が徐々に変化し、明確な界面が形成されない場合もある。
【００１４】
アノード電極３０は、例えば、Ａｌ膜であり、半導体層２０はシリコン層である。そして、アノード電極３０と、半導体層２０と、の間には、反応部４０が介在する。そして、反応部４０は、少なくともＡｌとＳｉとを含む突起、所謂、Ａｌスパイクを有する。これにより、アノード電極３０と半導体層２０との間のコンタクト抵抗を低減し、順方向電圧Ｖｆを低くすることができる。
【００１５】
さらに、半導体装置１は、半導体層１０の上に設けられたガードリング２３を備える。ガードリング２３は、半導体層２０から離隔し、その周りを囲うように設けられる。そして、半導体層１０およびガードリング２３の上には、例えば、シリコン酸化膜１３が設けられる。さらに、シリコン酸化膜１３とガードリング２３の上には、フィールドプレート３１が形成されている。ガードリング２３とフィールドプレート３１は電気的に接続されている。フィールドプレート３１は、この形状に限定されるのもではなく、例えば、シリコン酸化膜１３の上にガードリングをカバーするように形成され、電気的にガードリングと接続されていなくともよい。
【００１６】
一方、半導体層１０の下面１０ｂの側には、例えば、半導体層１０よりもｎ形不純物を高濃度にドープしたｎ＋層２５が設けられる。さらに、ｎ＋層２５に接するバリアメタル層３３を介してカソード電極３５が設けられる。
【００１７】
次に、図２（ａ）〜図３（ｃ）を参照して、半導体装置１の製造方法を説明する。図２（ａ）〜図３（ｃ）は、半導体装置１の製造過程を表す模式断面図である。
【００１８】
図２（ａ）に表すように、半導体層１０の上面１０ａにｐ形不純物であるボロン（Ｂ）を選択的にイオン注入する。半導体層１０の上面１０ａには、例えば、フォトレジストを用いた注入マスク１５が設けられる。
【００１９】
半導体層１０は、例えば、ｎ形シリコン基板であり、（１００）面から［１１０］方向に傾斜した上面１０ａを主面とする。傾斜角θ（図１参照）は、例えば、２０度である。なお、ここで言う［１１０］方向は、［０−１１］方向、［０１−１］方向、［０−１−１］方向など等価な方向を含む。また、（１００）面は、他の等価な面、例えば、（０１０）面、（００１）面であっても良い。
【００２０】
注入マスク１５は、開口１５ａおよび１５ｂを有する。開口１５ａは、半導体層２０を形成する部分に対応し、開口１５ｂは、ガードリング２３を形成する部分に対応する。ボロンのイオン注入量は、例えば、５×１０１２ｃｍ−２である。
【００２１】
次に、図２（ｂ）に表すように、半導体層１０を熱処理し、ｐ形半導体層２０およびガードリング２３を形成する。半導体層１０に熱処理を施すことにより、イオン注入されたボロンを活性化し、半導体層１０の中に拡散させる。半導体層２０の厚さは、例えば、４μｍとする。言い換えれば、半導体層２０は、その上面２０ａから４μｍの深さに形成される。
【００２２】
次に、図３（ａ）に表すように、半導体層１０、半導体層２０およびガードリング２３の上にシリコン酸化膜１３を形成し、半導体層２０に連通する開口１３ａと、ガードリング２３に連通する開口１３ｂと、を形成する。
【００２３】
続いて、図３（ｂ）に表すように、開口１３ａを介して半導体層２０に接するアノード電極３０、および、開口１３ｂを介してガードリング２３に接するフィールドプレート３１を形成する。フィールドプレート３１は、夫々のガードリング２３の上に独立して形成され、シリコン酸化膜１３上にも延在している。アノード電極３０およびフィールドプレート３１は、例えば、シリコン酸化膜１３および半導体層２０の上にＡｌを含む金属膜を形成し、その膜をパターニングすることにより形成する。
【００２４】
金属膜には、Ａｌ、ＡｌＳｉ、ＡｌＣｕまたはＡｌＳｉＣｕ等を用いる。例えば、ＡｌＳｉの場合、ＡｌにＳｉを数ｐｐｍから１％程度含有させたものでも良い。ＡｌにＳｉを微量添加することにより、Ａｌスパイクが形成されるシンター温度が上昇する傾向にあるが、（１００）面から傾斜した上面２０ａを持つ半導体層２０を用いる効果は、Ｓｉを含まないＡｌの場合と同等に得られる。
【００２５】
さらに、アノード電極３０を形成した半導体層１０にシンター処理を施す。シンター処理は、例えば、４２０℃、３０分の条件で行う。これにより、半導体層２０とアノード電極３０とが反応し、半導体層２０に含まれるＳｉがアノード電極３０のＡｌ中に取り込まれる。反応部４０は、アノード電極３０と半導体層２０の接触面の全体に渡って形成されても良いし、その一部であっても良い。そして、反応部４０は、少なくともアノード電極３０から半導体層２０に突き出したＡｌスパイクを含む。これにより、半導体層２０とアノード電極３０の間のコンタクト抵抗を低減することができる。
【００２６】
次に、図３（ｃ）に表すように、半導体層１０の下面１０ｂの側に、半導体層１０よりも高濃度のｎ形不純物を含むｎ＋層２５を形成する。ｎ＋層２５は、例えば、半導体層１０の下面１０ｂにｎ形不純物である砒素（Ａｓ）をイオン注入し、熱処理を施して活性化および拡散させることにより形成する。
【００２７】
続いて、ｎ＋層２５に接するバリアメタル層３３を形成する。さらに、バリアメタル層３３に接するカソード電極３５を形成し、半導体装置１を完成する。バリアメタル層３３は、必要に応じて形成する。例えば、ｎ＋層２５上に、直接、カソード電極３５を形成してもよい。
【００２８】
図４および図５は、実施形態に係る半導体装置１の反応部４０の少なくとも一部であり、半導体層２０に突起した部分のＡｌスパイクの形状を表すＳＥＭ像および模式図である。例えば、シリコンに対して選択性を有するエッチング液を用いてアノード電極３０をエッチングすると、半導体層２０の上面２０ａには、反応部４０の半導体層２０に突起した部分のＡｌスパイクの形状に対応した穴が現れる。図４（ａ）〜図５（ｂ）の各図は、それぞれ半導体層２０の上面２０ａに現れる穴の形状、すなわち、半導体層２０に突起した部分のＡｌスパイクの形状を表している。
【００２９】
図４（ａ）は、半導体層２０の上面２０ａの傾斜角θを０°（ゼロ度）とした場合のＡｌスパイクの形状を例示する断面ＳＥＭ像である。また、図４（ｂ）は、傾斜角θを０°としたＡｌスパイクを表す模式断面図である。図４（ｃ）および図４（ｄ）は、傾斜角θを０°としたＡｌスパイクを表す斜視図である。
【００３０】
アノード電極３０を形成した後のシンター処理などの熱処理により、半導体層２０とアノード電極３０が反応し、半導体層２０のＳｉがアノード電極３０のＡｌに取り込まれる。これにより、図４（ａ）〜図４（ｄ）に示すようなＡｌスパイクが半導体層２０の中に形成される。
【００３１】
図４（ａ）に示すように、Ａｌスパイクは、半導体層２０の深さ方向に幅が狭くなる形状に形成される。そして、図４（ｂ）に示すように、Ａｌスパイクの側面は、半導体層２０の（１１１）面と平行である。換言すると、Ａｌスパイクの側面は、半導体層２０の（１１１）面に接する。すなわち、図４（ｃ）および図４（ｄ）に表すように、Ａｌスパイクは、反応部４０と電極３０との界面がフラットな面である場合、（１００）面を底面とし、（１１１）面を４つの側面とした四角錐の形状に形成される。
【００３２】
図４（ａ）は、アノード電極３０とシリコン酸化膜１３の境界近傍に形成されたＡｌスパイクの断面を表している。例えば、アノード電極３０とシリコン酸化膜の境界近傍では、ＡｌとＳｉの反応が進み、Ａｌスパイクが発生し易い傾向にある。しかし、Ａｌスパイクの発生は、アノード電極３０とシリコン酸化膜１３の境界近傍に限定される訳ではなく、アノード電極３０と半導体層２０の接触面の全体に渡って形成される。
【００３３】
アノード電極３０と半導体層２０との間にＡｌスパイクが形成されると、その四角錐形状の側面に沿ってコンタクト面が実効的に広がる。また、コンタクト抵抗は、ＡｌとＳｉを接触させた場合よりも、ＡｌＳｉとＳｉを接触させた方が低くなる。これにより、アノード電極３０と半導体層２０との間のコンタクト抵抗が低減され、半導体装置１のＶｆを低下させることができる。
【００３４】
一方、Ａｌスパイクの深さｄＳ１が、半導体層２０の厚さに対して相対的に深くなると、半導体装置１の耐圧特性が劣化する。例えば、半導体層２０におけるＢイオンの注入量が５×１０１２ｃｍ−２、半導体層２０の厚さが４μｍの場合、Ａｌスパイクの深さｄＳ１が１μｍ以上になると耐圧特性が劣化することが判明している。
【００３５】
半導体装置１の耐圧特性の劣化が発生するＡｌスパイクの深さｄＳ１は、半導体層２０のキャリア濃度(Ｂイオンの注入量)と、半導体層２０の厚さ(Ｂの拡散深さ)に依存する。すなわち、Ｂイオンの注入量を少なく、Ｂの拡散深さを浅くした場合、Ａｌスパイクの深さｄＳが浅くても耐圧特性を劣化させる場合がある。
【００３６】
例えば、Ａｌスパイクを発生させないように、半導体層２０とアノード電極３０との間にバリアメタル層(ＴｉＷ層など)を設けることもできる。これにより、半導体装置１の耐圧特性の劣化を抑制することが可能である。しかしながら、半導体層２０とアノード電極３０との間にバリアメタル層を挿入すると、順方向電圧Ｖｆが高くなり低損失性を実現することができない。
【００３７】
また、図４（ｄ）に示すように、Ａｌスパイクの深さｄＳ１を浅く形成することもできる。すなわち、Ａｌスパイクの深さｄＳ１は、シンター処理の温度と時間で制御することが可能である。シンター温度が高いほど、また、処理時間が長いほど、Ａｌスパイクの深さｄＳ１は深くなる。例えば、アノード電極３０のシンター条件を３００℃、３０分とすれば、Ａｌスパイクの深さは、約０．４μｍになる。これにより、半導体装置１の耐圧特性の劣化を抑制することができる。しかしながら、半導体装置１の順方向電圧Ｖｆは上昇する。すなわち、Ａｌスパイクの深さが１μｍから０．４μｍに浅くなることにより、Ａｌスパイクの側面の面積（表面積）は６０％減少する。このため、半導体層２０とアノード電極３０との間のコンタクト面積が狭くなり、順方向電圧Ｖｆが上昇する。
【００３８】
一方、半導体層２０とアノード電極３０のコンタクト抵抗を左右するＡｌスパイクの表面積は、コンタクト面に形成されるＡｌスパイクの数にも依存する。すなわち、Ａｌスパイクの深さｄＳが浅くても、Ａｌスパイクの数が多ければトータルの表面積は大きくなり、コンタクト抵抗を低減することが可能となる。しかしながら、シンター温度４２０℃と３００℃の２条件を比較した場合、Ａｌスパイクの発生数に差は見られない。すなわち、半導体層２０とアノード電極３０のコンタクト抵抗は、Ａｌスパイクの深さｄＳ１に依存する。
【００３９】
上記のように、半導体層２０の上面２０ａの（１００）面に対する傾斜角θを０°とした場合、耐圧特性の劣化を抑制するためにＡｌスパイクを浅く形成すると、その表面積が減少してＶｆが上昇する。逆に、Ａｌスパイクを深く形成すると、Ｖｆは低減できるが、耐圧特性が劣化する。このように、耐圧劣化の抑制と、低損失性（低Ｖｆ）と、を両立させることは難しい。
【００４０】
本実施形態では、半導体層２０の上面２０ａを（１００）面に対して傾斜させることにより、耐圧特性の劣化を抑制しながら順方向電圧Ｖｆを低下させる。図５（ａ）は、上面２０ａと（１００）面との間の傾斜角θを２０°とした場合のＡｌスパイクの形状を例示する斜視図である。図５（ｂ）は、その断面図である。
【００４１】
図５（ａ）に示すように、（１００）面に対して傾斜させた上面２０ａにおいて、Ａｌスパイクは、反応部４０と電極３０との界面がフラットな面である場合、傾斜した四角錐の形状を有する。また、図５（ｂ）に示すように、四角錐は半導体層２０の側に頂点を有し、その側面が半導体層２０の（１１１）面と平行である（接する）ことは変わらない。
【００４２】
例えば、アノード電極３０のシンター条件を、４２０℃、３０分とした場合、Ａｌスパイクの深さｄＳ２は、０．７μｍとなる。すなわち、上面２０ａを（１００）面に対して傾斜させることにより、Ａｌスパイクの深さｄＳ２を浅くすることができる。一方、傾斜した四角錐形状のＡｌスパイクの表面積は、同じ深さの傾斜していない四角錐形状のＡｌスパイクの表面積よりも広い。このため、半導体層２０の上面２０ａを（１００）面に対して傾斜させることにより、Ａｌスパイクの深さｄＳ２を浅くした場合でも、ある程度の表面積を確保することが可能となる。
【００４３】
さらに、Ａｌスパイクの表面積は、上面２０ａの傾斜方向にも依存する。例えば、（１００）面からＡｌスパイクの側面と平行である（１１１）面の方向、すなわち、［０１１］方向に傾斜させることにより、Ａｌスパイクの深さを浅くしつつ、その表面積を相対的に広く保つことができる。［０１１］方向とは、４５°異なる方向である［００１］方向へ傾斜させた場合、Ａｌスパイクの表面積は、［０１１］方向に傾斜させた場合に比べて狭くなる。また、［００１］方向と等価な［０１０］、［００−１］、［０−１０］のうちのどの方向であって同じである。
【００４４】
このように、半導体層２０の上面２０ａは、（１００）面から［０１１］方向に傾斜させることが好ましい。さらに、その傾斜方向は、［０１１］方向から±１５°の範囲内にあることが望ましい。これにより、半導体装置１の耐圧特性と低損失性を両立することが可能になる。
【００４５】
図６および図７は、実施形態に係る半導体装置１の電極の特性を表すグラフである。  図６は、傾斜基板および（１００）基板におけるＡｌスパイクの表面積をＡｌスパイクの深さｄＳに対して示したグラフである。縦軸は規格化された表面積を表し、横軸は規格化された深さｄＳを表している。
【００４６】
例えば、半導体層２０の上面２０ａの（１００）面に対する傾斜角θが０°、Ａｌスパイクの深さが１μｍであるときのＡｌスパイクの表面積を基準として、Ａｌスパイクの表面積が５０％以上であれば、Ｖｆの大幅な上昇を抑えられる。
【００４７】
図６に示すように、傾斜基板におけるＡｌスパイクの表面積の変化は、（１００）基板よりも少ない。例えば、基準点（１、１）からＡｌスパイクの深さｄＳを浅くした場合、（１００）基板では、表面積が５０％に減少する深さｄＳは５０％であり、傾斜基板では、３４％である。すなわち、傾斜基板では、（１００）基板よりも浅いｄＳまで表面積を５０％以上に維持することが可能である。
【００４８】
図７（ａ）は、図５（ｂ）に示す三角形の断面における（１１１）面の長辺の長さを一定とした場合のＡｌスパイクの深さｄＳと、［０１１］方向への傾斜角θと、の関係を表すグラフである。Ａｌスパイクの深さｄＳは傾斜角θの増加とともに減少し、傾斜角θが（１００）面と（１１１）面との間の角度５４．７°になったとき、Ａｌスパイクの深さｄＳは０（ゼロ）となる。
【００４９】
例えば、半導体層２０では、前述したようにＡｌスパイクの深さｄＳが１μｍ以上になると、耐圧特性が劣化する。そして、Ａｌスパイクの深さｄＳが０．８μｍ以下になると、耐圧特性は改善される。Ａｌスパイクの深さｄＳが０．８μｍよりも深く１μｍよりも浅い場合、ウェハ面内に耐圧不良となるチップが散在し、製造歩留りを低下させる。したがって、プロセスマージンを考慮して耐圧特性を改善するには、耐圧不良が起こる深さに対して、Ａｌスパイクの深さｄＳを２０％以上浅くすることが有効である。このため、図７（ａ）中に示すように、［０１１］方向への傾斜角θを１４°以上とすることが望ましい。
【００５０】
次に、図７（ｂ）は、図５（ｂ）に示す三角形の断面における（１１１）面の長辺の長さを一定とした場合のＡｌスパイクの表面積と、［０１１］方向への傾斜角θと、の関係を表すグラフである。Ａｌスパイクの表面積は、傾斜角θの増加とともに減少する。
【００５１】
前述したように、Ａｌスパイクの数が変わらない場合、Ｖｆの上昇を引き起こさないように、Ａｌスパイクの表面積は５０％以上であることが望ましい。図７（ｂ）に示すグラフによれば、傾斜角θを３８°以下とすることにより、Ａｌスパイクの表面積を５０％以上とすることができる。
【００５２】
このように、傾斜角θに対するＡｌスパイクの深さｄＳと、その表面積と、の間にはトレードオフの関係がある。そして、耐圧劣化の抑制および順方向電圧の低減を実現するためには、（１００）面から［０１１］方向への傾斜角を１４°以上３８°以下とすることが望ましい。これにより、耐圧特性の向上と低損失性とを両立させた半導体装置１を実現することができる。
【００５３】
上記の通り、本実施形態に係る半導体装置１では、（１００）面から傾斜した主面を持つ半導体層２０を用いることにより、アノード電極３０のＡｌスパイクの深さｄＳを１μｍ以下に制御して耐圧劣化を抑制し、同時に、Ａｌスパイクの表面積の減少を抑制して順方向電圧Ｖｆを低減することができる。これにより、高耐圧特性と低損失性を両立させることが可能となる。さらに、半導体層２０のキャリア濃度を低下させた場合でも、半導体層２０とアノード電極３０のコンタクト抵抗を低減できる。すなわち、低濃度の半導体層２０を用いることによりスイッチング特性を改善し、高速性を実現することも可能である。
【００５４】
以上、本実施形態に係る半導体装置１を説明したが、実施形態は、ＦＲＤに限定される訳ではなく、他のデバイスであっても良い。また、半導体層２０は、炭化シリコン（ＳｉＣ）層であっても良い。半導体層２０がＳｉＣ層の場合、アノード電極には、Ａｌを含む金属膜の他、金（Ａｕ）およびＡｕを含む金属膜を用いることもできる。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１・・・半導体装置、  １０、２０・・・半導体層、  １０ａ、２０ａ・・・上面、  １０ｂ・・・下面、  １３・・・シリコン酸化膜、  １３ａ、１５ａ、１５ｂ・・・開口、  １５・・・注入マスク、  ２３・・・ガードリング、  ２５・・・ｎ＋層、  ３０・・・アノード電極、  ３３・・・バリアメタル層、  ３５・・・カソード電極、  ４０・・・反応部、  θ・・・傾斜角
【図１】
2014187192.tif 000003
【図２】
2014187192.tif 000004
【図３】
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【図５】
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【図６】
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【図７】
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【図４】
2014187192.tif 000009