(57)【要約】 【課題】  テール電流を抑制し、消費電流を低減することが可能な差動増幅器とデータ出力回路を提供する。【解決手段】  第１のトランジスタN103は、第１の定電流源CI1と第１のカレントミラー型差動増幅器CDA1との間に接続され、ゲート電極に第１の入力信号が供給される。第２のトランジスタP103は、第２のカレントミラー型差動増幅器と第２の定電流源CI2との間に接続され、ゲート電極に第１の入力信号が供給される。【選択図】図１
2014187416.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のトランジスタを備える第１のカレントミラー回路と、
前記第１のカレントミラー回路に接続され、差動対を構成する第２導電型の第１、第２のトランジスタと、
前記第１、第２のトランジスタに接続された第２導電型の第３のトランジスタと、
前記第３のトランジスタに接続された第１の定電流源と、
前記第１のカレントミラー回路と前記第２のトランジスタの接続ノードに接続された出力端と、を有し、
前記第１のトランジスタのゲート電極に反転された第１の入力信号が供給され、前記第２のトランジスタのゲート電極に前記第１の入力信号の反転信号としての第２の入力信号が供給され、前記第３のトランジスタのゲート電極に前記第１の入力信号が供給される第１の差動増幅器と、
差動対を構成する第１導電型の第４、第５のトランジスタと、
前記第４、第５のトランジスタに接続され、第２導電型のトランジスタを備える第２のカレントミラー回路と、
第２の定電流源と、
前記第２の定電流源と前記第４、第５のトランジスタとの間に接続された第１導電型の第６のトランジスタと、
を有し、
前記第４のトランジスタのゲート電極に反転された前記第１の入力信号が供給され、前記第５のトランジスタのゲート電極に反転された前記第２の入力信号が供給され、
前記第６のトランジスタのゲート電極に前記第１の入力信号が供給され、
前記第５のトランジスタと前記第２のカレントミラー回路の接続ノードが前記出力端に接続された第２の差動増幅器と、
を具備することを特徴とする差動増幅器。
【請求項２】
第１の入力信号の反転信号と、前記第１の入力信号と相補的な第２の入力信号の反転信号が供給される第１導電型の第１のカレントミラー型差動増幅器と、
第１の定電流源と、
前記第１の定電流源と前記第１のカレントミラー型差動増幅器との間に接続され、ゲート電極に前記第１の入力信号が供給される第２導電型の第１のトランジスタと、
前記第１の入力信号の反転信号と、前記第２の入力信号の反転信号が供給され、出力端が前記第１のカレントミラー型差動増幅器の出力端に接続された第２導電型の第２のカレントミラー型差動増幅器と、
第２の定電流源と、
前記第２の定電流源と前記第２のカレントミラー型差動増幅器との間に接続され、ゲート電極に前記第１の入力信号が供給される第１導電型の第２のトランジスタと、
を具備することを特徴とする差動増幅器。
【請求項３】
前記第１のトランジスタに並列接続され、ゲート電極に前記出力端の出力信号が反転されて供給される第２導電型の第３のトランジスタと、
前記第２のトランジスタに並列接続され、ゲート電極に前記出力端の出力信号が反転されて供給される第１導電型の第４のトランジスタと、
をさらに具備することを特徴とする請求項２記載の差動増幅器。
【請求項４】
前記第１、第２の定電流源は、制御信号により電流駆動能力が調整されることを特徴とする請求項１乃至３のいずれかに記載の差動増幅器。
【請求項５】
第１の入力信号と、前記第１の入力信号と相補的な第２の入力信号が供給され、前記第２の入力信号の反転信号をそれぞれ出力する第１、第２の差動増幅器を有する差動増幅器であって、
前記第１の差動増幅器は、
前記第１、第２の入力信号が供給され、第１の出力端を有する第１導電型の第１のカレントミラー型差動増幅器と、
前記第１のカレントミラー型差動増幅器に接続され、ゲート電極に反転された前記第１の入力信号が供給される第２導電型の第１のトランジスタと、
複数の第１の定電流源と、
前記第１のトランジスタと複数の前記第１の定電流源との間に接続され、第１の制御信号により選択される第２導電型の複数の第２のトランジスタと、
複数の第２の定電流源と、
前記第１、第２の入力信号が供給され、出力端が前記第１の出力端に接続された第２導電型の第２のカレントミラー型差動増幅器と、
前記第２のカレントミラー型差動増幅器に接続され、ゲート電極に反転された前記第１の入力信号が供給される第１導電型の第３のトランジスタと、
前記第３のトランジスタと複数の前記第２の定電流源との間に接続され、第２の制御信号により選択される第１導電型の複数の第４のトランジスタと、
を具備し、
前記第２の差動増幅器は、
前記第１、第２の入力信号が供給され、第２の出力端を有する第１導電型の第３のカレントミラー型差動増幅器と、
前記第３のカレントミラー型差動増幅器に接続され、ゲート電極に反転された前記第１の入力信号が供給される第２導電型の第５のトランジスタと、
複数の第３の定電流源と、
前記第５のトランジスタと複数の前記第３の定電流源との間に接続され、第３の制御信号により選択される第２導電型の複数の第６のトランジスタと、
複数の第４の定電流源と、
前記第１、第２の入力信号が供給され、出力端が前記第２の出力端に接続された第２導電型の第４のカレントミラー型差動増幅器と、
前記第４のカレントミラー型差動増幅器に接続され、ゲート電極に反転された前記第１の入力信号が供給される第１導電型の第７のトランジスタと、
前記第７のトランジスタと複数の前記第４の定電流源との間に接続され、第４の制御信号により選択される第１導電型の複数の第８のトランジスタと、
を具備することを特徴とする差動増幅器。
【請求項６】
相補的な第１、第２のクロック信号を受け第３のクロック信号を出力する第１の差動増幅器と、
前記第１、第２のクロック信号を受け前記第３のクロック信号と相補的な第４のクロック信号を出力する第２の差動増幅器と、
前記第３のクロック信号に基づき第１のレベルの相補的な第１、第２のデータ受け、第１のレベルと異なる第２のレベルの相補的な第３、第４のデータを出力する第３の差動増幅器と、
前記第４クロック信号に基づき第１のレベルの相補的な第５、第６のデータ受け、前記第２のレベルの相補的な第７、第８のデータを出力する第４の差動増幅器と、
前記第３の差動増幅器から出力される前記第３、第４のデータと、前記第４の差動増幅器から出力される前記第７、第８のデータを交互に選択する選択回路と、
前記選択回路に接続された第５の差動増幅器と
を具備し、
前記第１、第２の差動増幅器は、請求項２記載の差動増幅器であることを特徴とするデータ出力回路。
【請求項７】
相補的な第１、第２のクロック信号を受け第３のクロック信号を出力する第１の差動増幅器と、
前記第１、第２のクロック信号を受け前記第３のクロック信号と相補的な第４のクロック信号を出力する第２の差動増幅器と、
前記第３クロック信号に基づき第１のレベルの相補的な第１、第２のデータ受け、第１のレベルより高い第２のレベルの相補的な第３、第４のデータを出力する第３の差動増幅器と、
前記第４クロック信号に基づき第１のレベルの相補的な第５、第６のデータ受け、前記第２のレベルの相補的な第７、第８のデータを出力する第４の差動増幅器と、
前記第３の差動増幅器から出力される前記第３、第４のデータと、前記第４の差動増幅器から出力される前記第７、第８のデータを交互に選択する選択回路と、
前記選択回路に接続された第５の差動増幅器と
を具備し、
前記第５の差動増幅器は、請求項５記載の差動増幅器であることを特徴とするデータ出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に適用されるカレントミラー型差動増幅器とデータ出力回路に関する。
【背景技術】
【０００２】
半導体装置に適用されるカレントミラー型差動増幅器は、差動対を構成する２つのトランジスタのゲート電極にそれぞれ供給される信号が遷移状態から出力信号が決定された場合においても、差動対に接続された定電流源を介して常時テール電流が流れている。このため、カレントミラー型差動増幅器は、消費電流が多いという問題を有している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１８４６８８号公報
【特許文献２】特開平１１−１５０４２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、テール電流を抑制し、消費電流を低減することが可能な差動増幅器とデータ出力回路を提供する。
【課題を解決するための手段】
【０００５】
本実施形態の差動増幅器は、第１の入力信号の反転信号と、前記第１の入力信号と相補的な第２の入力信号の反転信号が供給される第１導電型の第１のカレントミラー型差動増幅器と、第１の定電流源と、前記第１の定電流源と前記第１のカレントミラー型差動増幅器との間に接続され、ゲート電極に前記第１の入力信号が供給される第２導電型の第１のトランジスタと、前記第１の入力信号の反転信号と、前記第２の入力信号の反転信号が供給され、出力端が前記第１のカレントミラー型差動増幅器の出力端に接続された第２導電型の第２のカレントミラー型差動増幅器と、第２の定電流源と、前記第２の定電流源と前記第２のカレントミラー型差動増幅器との間に接続され、ゲート電極に前記第１の入力信号が供給される第１導電型の第２のトランジスタと、を具備することを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る差動増幅器を示す回路図。
【図２】図１の動作を示すタイミング図。
【図３】第２の実施形態に係る差動増幅器を示す回路図。
【図４】第３の実施形態に係り、第２の実施形態の変形例を示す回路図。
【図５】第３の実施形態が適用されるデータ出力回路の例を示す回路図。
【発明を実施するための形態】
【０００７】
以下、実施の形態について、図面を参照して説明する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る差動増幅器を示している。この差動増幅器は、貫通電流が抑制された差動増幅器である。
【０００９】
図１において、差動増幅器１３は、カレントミラー型の第１、第２の差動増幅器ＣＤＡ１、ＣＤＡ２を備え、例えばＰＭＯＳトランジスタＰ１０１〜Ｐ１０５と、ＮＭＯＳトランジスタＮ１０１〜Ｎ１０５と、インバータ回路Ｉ１０１、Ｉ１０３と、定電流源ＣＩ１、ＣＩ２を有している。
【００１０】
第１の差動増幅器ＣＤＡ１において、カレントミラー回路を構成するＰＭＯＳトランジスタＰ１０１、Ｐ１０２の電流通路の一端は、電源ＶＤＤが供給されるノードに接続されている。ＰＭＯＳトランジスタＰ１０１、Ｐ１０２のゲート電極は、ＰＭＯＳトランジスタＰ１０１の電流通路の他端に接続されている。ＰＭＯＳトランジスタＰ１０１、Ｐ１０２の流通路の他端は、ＮＭＯＳトランジスタＮ１０１、Ｎ１０２の電流通路の一端にそれぞれ接続されている。これらＮＭＯＳトランジスタＮ１０１、Ｎ１０２の電流通路の他端は、ＮＭＯＳトランジスタＮ１０３、定電流源ＣＩ１を介して接地されている。
【００１１】
第１の入力信号（例えばクロック信号ＲＥＯＬＡＴｅ）は、インバータ回路Ｉ１０１を介してＮＭＯＳトランジスタＮ１０１のゲート電極（反転入力端ＢＩＮ）に供給され、第２の入力信号（例えばクロック信号ＲＥＯＬＡＴｏ）は、インバータ回路Ｉ１０３を介してＮＭＯＳトランジスタＮ１０２のゲート電極（入力端ＩＮ）に供給される。
【００１２】
さらに、第１の入力信号は、ＮＭＯＳトランジスタＮ１０３のゲート電極に供給される。
【００１３】
一方、第２の差動増幅器ＣＤＡ２において、定電流源ＣＩ２の一端は電源ＶＤＤの供給ノードに接続され、他端は、ＰＭＯＳトランジスタＰ１０２の電流通路の一端に接続されている。このＰＭＯＳトランジスタＰ１０２の電流通路の他端は、ＰＭＯＳトランジスタＰ１０４、Ｐ１０５の電流通路の一端にそれぞれ接続されている。これらＰＭＯＳトランジスタＰ１０４、Ｐ１０５の電流通路の他端は、カレントミラー回路を構成するＮＭＯＳトランジスタＮ１０４、Ｎ１０５の電流通路の一端に接続されている。これらＮＭＯＳトランジスタＮ１０４、Ｎ１０５の電流通路のゲート電極は、ＮＭＯＳトランジスタＮ１０４の電流通路の一端に接続されている。これらＮＭＯＳトランジスタＮ１０４、Ｎ１０５の電流通路の他端は、接地されている。
【００１４】
ＰＭＯＳトランジスタＰ１０３のゲート電極には、第１の入力信号（例えばクロック信号ＲＥＯＬＡＴｅ）が供給されている。
【００１５】
ＰＭＯＳトランジスタＰ１０４のゲート電極は、反転入力端ＢＩＮに接続され、ＰＭＯＳトランジスタＰ１０５のゲート電極は、入力端ＩＮに接続さている。
【００１６】
ＰＭＰＳトランジスタＰ１０２とＮＭＯＳトランジスタＮ１０２の接続ノード、及びＰＭＰＳトランジスタＰ１０５とＮＭＯＳトランジスタＮ１０５の接続ノードは、出力端ＯＵＴに接続される。
【００１７】
上記構成の差動増幅器１３において、第１、第２の差動増幅器ＣＤＡ１、ＣＤＡ２は、第１、第２の入力信号ＲＥＯＬＡＴｅ、ＲＥＯＬＡＴｏがハイレベルからローレベル、又ローレベルからハイレベルに遷移するときに動作し、第１、第２の入力信号ＲＥＯＬＡＴｅ、ＲＥＯＬＡＴｏの遷移が終了した状態において、停止する。
【００１８】
図２（ａ）に示すように、時刻ｔ１において、例えば第１入力信号ＲＥＯＬＡＴｅがハイレベルからローレベルとなり、第２の入力信号ＲＥＯＬＡＴｏがローレベルからハイレベルとなると、第１の差動増幅器ＣＤＡ１のＮＭＯＳトランジスタＮ１０３はオフするため、第１の定電流源ＣＩ１は停止状態となり、第２の差動増幅器ＣＤＡ２のＰＭＯＳトランジスタＰ１０３は、オンとなるため、第２の定電流源ＣＩ２は動作状態となる。ＰＭＯＳトランジスタＰ１０５はオンとなり、出力端ＯＵＴは、ハイレベルとなる。このとき、反転入力ＢＩＮがハイレベルであるため、ＰＭＯＳトランジスタＰ１０４はオフ状態であり、ＮＭＯＳトランジスタＮ１０４とＮ１０５のゲート電極に接続されたＰＭＯＳトランジスタＰ１０４とＮＭＯＳトランジスタＮ１０４の接続ノードは、ＮＭＯＳトランジスタＮ１０４の閾値電圧と等しい電位に保持される。このため、ＮＭＯＳトランジスタＮ１０４とＮ１０５はオフ状態となり、第２の差動増幅器ＣＤＡ２も貫通電流が阻止される。
【００１９】
一方、時刻ｔ２において、例えば第１入力信号ＲＥＯＬＡＴｅがローレベルからハイレベルとなり、第２の入力信号ＲＥＯＬＡＴｏがハイレベルからローレベルとなると、第１の差動増幅器ＣＤＡ１のＮＭＯＳトランジスタＮ１０３はオンとなるため、第１の定電流源ＣＩ１は動作状態となり、第２の差動増幅器ＣＤＡ２のＰＭＯＳトランジスタＰ１０３は、オフとなるため、第２の定電流源ＣＩ２は停止状態となる。このとき、反転入力端ＢＩＮは、ローレベルであり、非反転入力端ＩＮはハイレベルであるため、ＮＭＰＳトランジスタＮ１０１はオフとなり、Ｎ１０２はオンとなり、ＰＭＯＳトランジスタＰ１０５がオンであるため、出力端ＯＵＴは、ローレベルベルとなる。このとき、反転入力ＢＩＮがローレベルであるため、ＮＭＯＳトランジスタＮ１０１はオフ状態であり、ＰＭＯＳトランジスタＰ１０１とＰ１０２のゲート電極に接続されたＰＭＯＳトランジスタＰ１０１とＮＭＯＳトランジスタＮ１０１の接続ノードは、電源ＶＤＤからＰＭＯＳトランジスタＰ１０１の閾値電圧分だけ低い電位に保持される。このため、ＰＭＯＳトランジスタＰ１０１とＰ１０２はオフ状態となり、第１の差動増幅器ＣＤＡ１の貫通電流を阻止することができる。
【００２０】
また、図２（ｂ）に示すように、第１、第２の入力信号ＲＥＯＬＡＴｅ、ＲＥＯＬＡＴｏの立ち上り時間、立ち下り時間にずれが有る場合においても、第１、第２の入力信号ＲＥＯＬＡＴｅ、ＲＥＯＬＡＴｏのレベルが一致した時点において、第１の差動増幅器ＣＤＡ１、又は第２の差動増幅器ＣＤＡ２の出力電位が確定する。
【００２１】
このため、第１、第２の差動増幅器ＣＤＡ１、ＣＤＡ２は、第１、第２の入力信号ＲＥＯＬＡＴｅ、ＲＥＯＬＡＴｏの遷移時において、第１、第２の入力信号ＲＥＯＬＡＴｅ、ＲＥＯＬＡＴｏ間に電位差が生じたときに貫通電流が流れ、定常状態（ハイインピーダンス状態）において、貫通電流が阻止される。
【００２２】
上記第１の実施形態によれば、第１、第２の差動増幅器ＣＤＡ１、ＣＤＡ２は、第１、第２の定電流源ＣＩ１、ＣＩ２に直列接続されたＮＭＯＳトランジスタＮ１０３と、ＰＭＯＳトランジスタＰ１０３を有し、これらＮＭＯＳトランジスタＮ１０３と、ＰＭＯＳトランジスタＰ１０３を第１の入力信号ＲＥＯＬＡＴｅにより制御している。このため、第１、第２の定電流源ＣＩ１、ＣＩ２は、第１の入力信号ＲＥＯＬＡＴｅがローレベルからハイレベル、又はハイレベルからローレベルに遷移するとき、同時に動作し、第１の入力信号ＲＥＯＬＡＴｅがハイレベル、又はローレベルとなった場合、第１、第２の定電流源ＣＩ１、ＣＩ２の一方が停止される。また、第１、第２の定電流源ＣＩ１、ＣＩ２の他方は、動作可能であるが、差動対を構成する、ＮＭＯＳトランジスタＮ１０１、Ｎ１０２、又は、ＰＭＯＳトランジスタＰ１０４、Ｐ１０５がオフとなるため、第１、第２の定電流源ＣＩ１、ＣＩ２の他方にテール電流が流れない。したがって、差動増幅器１３は、第１の入力信号ＲＥＯＬＡＴｅがローレベルからハイレベル、又はハイレベルからローレベルに遷移するときに電流を消費し、定常状態において、消費電流を低減することができる。
【００２３】
（第２の実施形態）
図３は、第２の実施形態を示している。第２の実施形態において、第１の実施形態と同一部分には、同一符合を付し、異なる部分について説明する。
【００２４】
図３において、ＮＭＯＳトランジスタＮ１０３には、並列にＮＭＯＳトランジスタＮ１０６が接続され、ＰＭＯＳトランジスタＰ１０３には、並列にＰＭＯＳトランジスタＰ１０６が接続されている。出力端ＯＵＴにインバータ回路Ｉ１０２が接続され、このインバータ回路Ｉ１０２の出力信号は、ＮＭＯＳトランジスタＮ１０６のゲート電極とＰＭＯＳトランジスタＰ１０６のゲート電極に供給されている。
【００２５】
上記第２の実施形態によれば、出力信号をＮＭＯＳトランジスタＮ１０６、及びＰＭＯＳトランジスタＰ１０６にフィードバックすることにより、第１の入力信号ＲＥＯＬＡＴｅがローレベルからハイレベルに遷移するとき、ＮＭＯＳトランジスタＮ１０３とＮ１０６により、第１の定電流源ＣＩ１の電流駆動能力を増加できる。このため、出力信号がローレベルからハイレベル、又はハイレベルからローレベルに遷移する際のバランスを改善することができる。
【００２６】
また、第１の入力信号ＲＥＯＬＡＴｅがハイレベルからローレベルに遷移するとき、ＰＭＯＳトランジスタＰ１０３とＰ１０６により、第２の定電流源ＣＩ２の電流駆動能力を増加でき。このため、出力信号がハイレベルからローレベル、又はローレベルからハイレベルに遷移するときのバランスを改善することができる。
【００２７】
したがって、出力信号がハイレベルからローレベルに遷移するとき、或いは、ローレベルからハイレベルに遷移するときの速度のバランスを改善することができる。
【００２８】
（第３の実施形態）
図４は、第３の実施形態を示すものである。第３の実施形態は、第２の実施形態の変形例であり、第２の実施形態に示す差動増幅器の電流駆動能力を可変とし、ＯＣＤ（Off chip Driver）回路の前段の制御回路に適用した例を示している。図４において、第２の実施形態と同一部分には同一符合を付し、異なる部分についてのみ説明する。
【００２９】
図４に示す制御回路は、カレントミラー型の第１乃至第４の差動増幅器ＣＤＡ１〜ＣＤＡ４を備える。第３、第４の差動増幅器ＣＤＡ３、ＣＤＡ４は、第１、第２の差動増幅器ＣＤＡ１、ＣＤＡ２と制御信号以外、同一であるため、第１、第２の差動増幅器ＣＤＡ１、ＣＤＡ２について、その構成を説明し、第３、第４の差動増幅器ＣＤＡ３、ＣＤＡ４については、第１、第２の差動増幅器ＣＤＡ１、ＣＤＡ２と異なる部分についてのみ説明する。
【００３０】
第３の実施形態において、第２の実施形態と異なるのは、第１、第２のカレントミラー型差動増幅器ＣＤＡ１、ＣＤＡ２がそれぞれ３つの定電流源を有し、このうちの２つの定電流源がスイッチにより選択可能とされていることである。
【００３１】
すなわち、第１の差動増幅器ＣＤＡ１において、ＮＭＯＳトランジスタＮ１０３、Ｎ１０６と接地間には、ＮＭＯＳトランジスタＮ１１１と、定電流源ＣＩ１１と、ＮＭＯＳトランジスタＮ１１２と定電流源ＣＩ１２の直列回路と、ＮＭＯＳトランジスタＮ１１３と定電流源ＣＩ１３の直列回路とが接続されている。
【００３２】
ＮＭＯＳトランジスタＮ１１１のゲート電極には制御信号ＢｙＰｎが供給され、ＮＭＯＳトランジスタＮ１１２のゲート電極には制御信号ＳＷＰｎ１が供給され、ＮＭＯＳトランジスタＮ１１３のゲート電極には制御信号ＳＷＰｎ２が供給されている。
【００３３】
また、第２の差動増幅器ＣＤＡ２において、電源ＶＤＤの供給ノードとＰＭＯＳトランジスタＰ１０３、Ｐ１０５の間には、ＰＭＯＳトランジスタＰ１１１と、定電流源ＣＩ２１と、定電流源ＣＩ２２とＰＭＯＳトランジスタＰ１１２の直列回路と、定電流源ＣＩ２３とＰＭＯＳトランジスタＰ１１３の直列回路とが接続されている。
【００３４】
ＰＭＯＳトランジスタＰ１１１のゲート電極には、制御信号ＢｙＰｐが供給され、ＰＭＯＳトランジスタＰ１１２のゲート電極には、制御信号ＳＷＰｐ１が供給され、ＰＭＯＳトランジスタＰ１１３のゲート電極には、制御信号ＳＷＰｐ２が供給されている。
【００３５】
第３、第４の差動増幅器ＣＤＡ３、ＣＤＡ４は、第１、第２の差動増幅器ＣＤＡ１、ＣＤＡ２と制御信号が相違している。
【００３６】
すなわち、第３の差動増幅器ＣＤＡ３において、ＮＭＯＳトランジスタＮ１１１のゲート電極には制御信号ＢｙＮｎが供給され、ＮＭＯＳトランジスタＮ１１２のゲート電極には制御信号ＳＷＮｎ１が供給され、ＮＭＯＳトランジスタＮ１１３のゲート電極には制御信号ＳＷＮｎ２が供給されている。
【００３７】
また、第４の差動増幅器ＣＤＡ４において、ＰＭＯＳトランジスタＰ１１１のゲート電極には、制御信号ＢｙＮｐが供給され、ＰＭＯＳトランジスタＰ１１２のゲート電極には、制御信号ＳＷＮｐ１が供給され、ＰＭＯＳトランジスタＰ１１３のゲート電極には、制御信号ＳＷＮｐ２が供給されている。
【００３８】
また、第１の入力信号Ｂと第２の入力信号Ａは、例えば相補信号であり、第１の入力信号Ｂはインバータ回路Ｉ１１３を介して第１乃至第４の差動増幅器ＣＤＡ１〜ＣＤＡ４に供給される。第２の入力信号Ａは、インバータ回路Ｉ１１１、Ｉ１１２を介して第１乃至第４の差動増幅器ＣＤＡ１〜ＣＤＡ４に供給される。インバータ回路Ｉ１１１とインバータ回路Ｉ１１２の間には、ＭＯＳキャパシタを構成するＮＭＯＳトランジスタＮ１１５、ＰＭＯＳトランジスタＰ１１５のゲート電極が接続されている。このＭＯＳキャパシタは、第２の入力信号Ａを第１の入力信号Ｂの遅延時間と同一時間遅延させる。
【００３９】
さらに、第１、第２の差動増幅器ＣＤＡ１、ＣＤＡ２の出力信号は、インバータ回路Ｉ１１４を介して図示せぬＰＭＯＳドライブトランジスタに供給され、第３、第４の差動増幅器ＣＤＡ３、ＣＤＡ４の出力信号は、インバータ回路Ｉ１１４を介して図示せぬＮＭＯＳドライブトランジスタに供給される。
【００４０】
（作用）
上記構成において、第１乃至第４の差動増幅器ＣＤＡ１〜ＣＤＡ４は、動作時、制御信号ＢｙＰｎ、ＢｙＰｐ、ＢｙＮｎ、ＢｙＮｐにより、ＮＭＯＳトランジスタＮ１１１，Ｎ１１１，ＰＭＯＳトランジスタＰ１１１、Ｐ１１１がオフ状態に設定される。このため、定電流回路ＣＩ１１，ＣＩ１１，ＣＩ２１，ＣＩ２１が動作される。
【００４１】
この状態において、出力信号ＯＵＴ＿Ｐ、ＯＵＴ＿Ｎは、入力信号Ａの反転信号を出力する。
【００４２】
また、例えばコマンドにより、制御信号ＳＷＰｎ１、ＳＷＰｎ２、ＳＷＰｐ１、ＳＷＰｐ２、ＳＷＮｎ１、ＳＷＮｎ２、ＳＷＮｐ１、ＳＷＮｐ２が制御されると、第１乃至第４の差動増幅器ＣＤＡ１〜ＣＤＡ４の電流駆動能力が調整される。このため、出力信号ＯＵＴ＿Ｐ、ＯＵＴ＿Ｎの立ち上がり時間、立ち下がり時間、及びハイインピーダンス期間を調整することが可能であり、出力信号ＯＵＴ＿Ｐ、ＯＵＴ＿Ｎのデューティ比を調整することができる。
【００４３】
上記第３の実施形態によれば、第１、第２の実施形態と同様に、入力信号の定常状態において、テール電流を遮断して消費電流を低減できる。
【００４４】
しかも、第３の実施形態によれば、制御信号ＳＷＰｎ１、ＳＷＰｎ２、ＳＷＰｐ１、ＳＷＰｐ２、ＳＷＮｎ１、ＳＷＮｎ２、ＳＷＮｐ１、ＳＷＮｐ２により、定電流源ＣＩ１１〜ＣＩ１３、ＣＩ２１〜ＣＩ２３の駆動数を制御し、第１乃至第４の差動増幅器ＣＤＡ１〜ＣＤＡ４のトータルの電流駆動能力を調整できる。このため、出力信号ＯＵＴ＿Ｐ、ＯＵＴ＿Ｎの立ち上がり時間、立ち下がり時間、及びハイインピーダンス期間を調整することが可能であり、出力信号ＯＵＴ＿Ｐ、ＯＵＴ＿Ｎのデューティ比を調整することができる。
【００４５】
さらに、第３の実施形態によれば、デューティ比を５０％に設定する（近づける）ことができるため、データをラッチするための有効データ時間を十分確保することができる。したがって、第３の実施形態を例えばＤＤＲ（Double Data Rate）のデータ出力回路に適用した場合、高速で確実な動作を行うことが可能である。
【００４６】
（データ出力回路の一例）
図５は、ＤＤＲのデータ出力回路の一例を示している。
【００４７】
このデータ出力回路は、第１、第２の差動増幅器１１、１２、第３、第４の差動増幅器１３、１４、レベル変換器１５、マルチプレクサ１６、第５の差動増幅器１７を備える。
【００４８】
第３、第４の差動増幅器１３、１４には、例えば第１又は第２の実施形態に示すカレントミラー型差動増幅器を用い、第５の差動増幅器１７には、第３の実施形態に示すＯＣＤ回路を用いる。
【００４９】
第３、第４の差動増幅器１３、１４は、相補信号としてのクロック信号ＲＥＯＬＡＴｅ及びＲＥＯＬＡＴｏを受ける。クロック信号ＲＥＯＬＡＴｅ及びＲＥＯＬＡＴｏは、第１の電圧、例えばＶＤＤレベルの信号である。
【００５０】
第３の差動増幅器１３は、クロック信号ＲＥＯＬＡＴｅ及びＲＥＯＬＡＴｏからクロック信号を生成する。このクロック信号は、インバータ回路２１、２２、２３を介してＶＤＤレベルのクロック信号ｃｌｋｅｄとして第１の差動増幅器１１に供給される。
【００５１】
第４の差動増幅器１４は、クロック信号ＲＥＯＬＡＴｅ及びＲＥＯＬＡＴｏからクロック信号を生成する。このクロック信号は、インバータ回路２４、２５、２６を介してＶＤＤレベルのクロック信号ｃｌｋｏｄとして第２の差動増幅器１２に供給される。
【００５２】
クロック信号ｃｌｋｅｄとクロック信号ｃｌｋｏｄは、相補信号である。
【００５３】
（レベル変換器）
インバータ回路２１、２４の出力端はレベル変換器（ＬＳ）１５に接続されている。このレベル変換器１５は、ＶＤＤレベルのクロック信号を、ＶＤＤより高い、第２の電圧、例えばＶＣＣＱレベルのクロック信号に変換する。
【００５４】
このレベル変換器１５は、複数のＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）Ｐ１〜Ｐ６、及び複数のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）Ｎ１、Ｎ２を備える。
【００５５】
レベル変換器１５の出力信号としてのクロック信号ｃｌｋｅｑとクロック信号ｃｌｋｏｑは、相補信号である。
【００５６】
（第１の差動増幅器）
第１の差動増幅器１１は、ＰＭＯＳトランジスタＰ１１〜Ｐ２１と、ＮＭＯＳトランジスタＮ１１〜Ｎ１５を備える。ＰＭＯＳトランジスタＰ１１〜Ｐ２１は、出力端ＯＵＴｅ、ＢＯＵＴｅのプリチャージ回路を構成している。
【００５７】
第１の差動増幅器１１において、クロック信号ｃｌｋｅｑは、ＰＭＯＳトランジスタＰ１４、Ｐ１７、Ｐ２０のゲート電極に供給されている。クロック信号ｃｌｋｅｄは、ＮＭＯＳトランジスタＮ１５のゲート電極に供給されている。データＤＴｅは、ＮＭＯＳトランジスタＮ１２のゲート電極に供給され、データＢＤＴｅは、ＮＭＯＳトランジスタＮ１４のゲート電極に供給される。
【００５８】
（第２の差動増幅器）
第２の差動増幅器１２は、第１の差動増幅器１１と同一構成であるため、同一部分に同一符号を付している。
【００５９】
第２の差動増幅器１２において、クロック信号ｃｌｋｏｑは、ＰＭＯＳトランジスタＰ１４、Ｐ１７、Ｐ２０のゲート電極に供給されている。クロック信号ｃｌｋｏｄは、ＮＭＯＳトランジスタＮ１５のゲート電極に供給されている。データＤＴｏは、ＮＭＯＳトランジスタＮ１４のゲート電極に供給され、データＢＤＴｏは、ＮＭＯＳトランジスタＮ１２のゲート電極に供給される。
【００６０】
（マルチプレクサ）
マルチプレクサ１６は、ＰＭＯＳトランジスタＰ４１〜Ｐ４６とＮＭＯＳトランジスタＮ４１〜Ｎ４６、インバータ回路Ｉ１１〜Ｉ１４、及びラッチ回路ＬＴを備える。
【００６１】
ＰＭＯＳトランジスタＰ４１、ＮＭＯＳトランジスタＮ４６は、クロック信号ｃｌｋｏｄにより制御され、ＰＭＯＳトランジスタＰ４４、ＮＭＯＳトランジスタＮ４３は、クロック信号ｃｌｋｅｄにより制御される。
【００６２】
ＰＭＯＳトランジスタＰ４２、Ｐ４３、ＮＭＯＳトランジスタＮ４１、Ｎ４２は、第１の差動増幅器１１の出力端ＯＵＴｅ、ＢＯＵＴｅの出力信号により制御され、ＰＭＯＳトランジスタＰ４６、Ｐ４５、ＮＭＯＳトランジスタＮ４５、Ｎ４４は、第２の差動増幅器１２の出力端ＯＵＴｏ、ＢＯＵＴｏの出力信号により制御される。
【００６３】
ラッチ回路ＬＴは、マルチプレクサ１６の第１、第２の出力端Ａ、Ｂに接続されている。マルチプレクサ１６の第１、第２の出力端Ａ、Ｂは、差動増幅器１７の一対の入力端に接続されている。差動増幅器１７の出力端は、図示せぬＰＭＯＳドライブトランジスタ、ＮＭＯＳドライブトランジスタにそれぞれ接続されている。
【００６４】
第１の差動増幅器１１は、クロック信号ｃｌｋｅｑの立ち上がりで、出力端ＯＵＴｅ、ＢＯＵＴｅの充電を止め、クロック信号ｃｌｋｅｄの立ち上がりで、偶数番目の相補データＤＴｅ、ＢＤＴｅを受け、第２の差動増幅器１２は、クロック信号ｃｌｋｏｑの立ち上がりで、出力端ＯＵＴｏ、ＢＯＵＴｏの充電を止め、クロック信号ｃｌｋｏｄの立ち上がりで、奇数番目の相補データＤＴｏ、ＢＤＴｏを受けている。
【００６５】
このように、第１、第２の差動増幅器１１、１２は、偶数番目及び奇数番目の相補データを、クロック信号ｃｌｋｅｄとｃｌｋｏｄの立ち上がりでそれぞれ受けているため、各相補データの位相差を抑制でき、偶数番目のデータと奇数番目のデータとの位相差も抑制できる。
【００６６】
しかも、図５に示すデータ出力回路は、差動増幅器１３，１４として第１、第２の実施形態の差動増幅器を用い、差動増幅器１７として第３の実施形態のＯＣＤ回路を用いているため、第１乃至第３の実施形態の効果を得ることができる。
【００６７】
尚、第１、第２の実施形態において、第１、第２の定電流源ＣＩ１、ＣＩ２を第３の実施形態と同様に制御信号により、電流駆動能力を調整できるようにすることも可能である。
【００６８】
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００６９】
１１…差動増幅器、ＣＤＡ１、ＣＤＡ２、ＣＤＡ３、ＣＤＡ４…カレントミラー型の第１乃至第４の差動増幅器、Ｎ１０１、Ｎ１０２、Ｎ１０３、Ｎ１０６…ＮＭＯＳトランジスタ、Ｐ１０１、Ｐ１０２、Ｐ１０３、Ｐ１０６…ＰＭＯＳトランジスタ、ＣＩ１、ＣＩ２、ＣＩ１１〜ＣＩ１３，ＣＩ２１〜ＣＩ２３…定電流源、ＲＥＯＬＡＴｅ、ＲＥＯＬＡＴｏ…第１、第２の入力信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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