(57)【要約】【課題】１つの基板上に、Ｇｅ／ＳｉＧｅチャネルを選択的に形成する。【解決手段】実施形態に係わる半導体装置の製造方法は、半導体基板１１上に、第１のＧｅ濃度を有する第１のＳｉＧｅ層を形成する工程と、第１のＳｉＧｅ層上に、第２のＧｅ濃度を有する第２のＳｉＧｅ層１３ａを形成する工程と、第２のＳｉＧｅ層１３ａ上にマスク層１５を形成する工程と、マスク層１５をマスクにした異方性エッチングにより、第１及び第２のＳｉＧｅ層をエッチングし、トレンチを形成する工程と、トレンチ内に露出した第１のＳｉＧｅ層を選択的に除去し、第２のＳｉＧｅ層１３ａ下に空洞を形成する工程と、トレンチ及び空洞内に露出した第２のＳｉＧｅ層１３ａの側面及び下面を酸化することにより、第２のＳｉＧｅ層１３ａの第１のＧｅ濃度を上昇させる工程とを備える。【選択図】図１４
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【特許請求の範囲】
【請求項１】
半導体基板上に、第１のＧｅ濃度を有する第１のＳｉＧｅ層を形成する工程と、
前記第１のＳｉＧｅ層上に、前記第１のＧｅ濃度のピークよりも低い第２のＧｅ濃度を有する第２のＳｉＧｅ層を形成する工程と、
前記第２のＳｉＧｅ層上にマスク層を形成する工程と、
前記マスク層をマスクにした異方性エッチングにより、前記第１及び第２のＳｉＧｅ層をエッチングし、トレンチを形成する工程と、
前記トレンチ内に露出した前記第１のＳｉＧｅ層を選択的に除去し、前記第２のＳｉＧｅ層下に空洞を形成する工程と、
前記トレンチ及び前記空洞内に露出した前記第２のＳｉＧｅ層の側面及び下面を酸化することにより、前記第２のＳｉＧｅ層の前記第１のＧｅ濃度を上昇させる工程と
を具備する半導体装置の製造方法。
【請求項２】
前記酸化により、前記第２のＳｉＧｅ層内のＳｉを全て消費させ、前記第２のＳｉＧｅ層をＧｅ層に変換させる工程をさらに具備する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のＳｉＧｅ層を選択的に除去する前において、前記第１のＧｅ濃度は、前記第１のＳｉＧｅ層内で変化し、かつ、前記第２のＧｅ濃度は、前記第２のＳｉＧｅ層内で変化する請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２のＳｉＧｅ層の側面及び下面を酸化した後に、前記トレンチ及び前記空洞を絶縁層で満たす工程をさらに具備する請求項１に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板上に絶縁層を形成する工程と、
前記絶縁層上にＳｉ層を形成する工程と、
前記第２のＳｉＧｅ層上にｐチャネルＦＥＴを形成し、かつ、前記Ｓｉ層上にｎチャネルＦＥＴを形成することにより、ＣＭＯＳ回路を形成する工程と
をさらに具備する請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ回路では、高速動作のため、ｐチャネルＦＥＴは、ホールの移動度が高いＧｅチャネル又はＳｉＧｅチャネルを使用することが望ましい。また、ｎＭＯＳは、電子の移動度が高いＳｉチャネルを使用することが望ましい。
【０００３】
一方、ＣＭＯＳ回路では、短チャネル効果を防止するため、絶縁層上にチャネルを形成することが望ましい。このため、ｐチャネルＦＥＴでは、ＧＯＩ（Ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ）基板又はＳＧＯＩ（Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ）基板が用いられ、ｎチャネルＦＥＴでは、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ ｉｎｓｕｌａｔｏｒ）基板が用いられる。
【０００４】
しかし、1つの基板上に、ｐチャネルＦＥＴに適したＧｅチャネル又はＳｉＧｅチャネルと、ｎチャネルＦＥＴに適したＳｉチャネルとを、低コストで形成することは難しい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−７４１６６号公報
【特許文献２】特開２００８−５０４６７８号公報
【特許文献３】特開２００５−３５３７０１号公報
【特許文献４】特開２００７−１８０２８５号公報
【特許文献５】特開２００４−５５９４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、１つの基板上に、Ｇｅ／ＳｉＧｅチャネルを選択的に形成可能な製造方法を提案する。
【課題を解決するための手段】
【０００７】
実施形態によれば、半導体装置の製造方法は、半導体基板上に、第１のＧｅ濃度を有する第１のＳｉＧｅ層を形成する工程と、前記第１のＳｉＧｅ層上に、前記第１のＧｅ濃度のピークよりも低い第２のＧｅ濃度を有する第２のＳｉＧｅ層を形成する工程と、前記第２のＳｉＧｅ層上にマスク層を形成する工程と、前記マスク層をマスクにした異方性エッチングにより、前記第１及び第２のＳｉＧｅ層をエッチングし、トレンチを形成する工程と、前記トレンチ内に露出した前記第１のＳｉＧｅ層を選択的に除去し、前記第２のＳｉＧｅ層下に空洞を形成する工程と、前記トレンチ及び前記空洞内に露出した前記第２のＳｉＧｅ層の側面及び下面を酸化することにより、前記第２のＳｉＧｅ層の前記第１のＧｅ濃度を上昇させる工程とを備える。
【図面の簡単な説明】
【０００８】
【図１】半導体装置の製造方法を示す斜視図。
【図２】半導体装置の製造方法を示す斜視図。
【図３】半導体装置の製造方法を示す斜視図。
【図４】半導体装置の製造方法を示す斜視図。
【図５】半導体装置の製造方法を示す斜視図。
【図６】半導体装置の製造方法を示す斜視図。
【図７】半導体装置の製造方法を示す斜視図。
【図８】図７のＶIII−ＶIIIに沿う断面図。
【図９】図７のIＸ−IＸに沿う断面図。
【図１０】半導体装置の製造方法を示す斜視図。
【図１１】図１０のＸI−ＸIに沿う断面図。
【図１２】図１０のＸII−ＸIIに沿う断面図。
【図１３】半導体装置の製造方法を示す斜視図。
【図１４】図１３のＸIＶ−ＸIＶに沿う断面図。
【図１５】図１３のＸＶ−ＸＶに沿う断面図。
【図１６】半導体装置の製造方法を示す斜視図。
【図１７】図１６のＸＶII−ＸＶIIに沿う断面図。
【図１８】図１６のＸＶIII−ＸＶIIIに沿う断面図。
【図１９】半導体装置の製造方法を示す斜視図。
【図２０】図１９のＸＸ−ＸＸに沿う断面図。
【図２１】図１９のＸＸI−ＸＸIに沿う断面図。
【図２２】Ｇｅ濃度に対するエッチングレートの変化を示す図。
【図２３】第１及び第２のＳｉＧｅ層におけるＧｅ濃度勾配を示す図。
【図２４】適用例としてのＣＭＯＳ回路の製造方法を示す断面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施形態を説明する。
【００１０】
[概要]  
以下の実施例は、１つの基板上に、Ｇｅ／ＳｉＧｅチャネル（アクティブエリア）を選択的に形成可能な製造方法について提案する。
【００１１】
例えば、まず、半導体基板上に、第１のＧｅ濃度を有する第１のＳｉＧｅ層を形成し、第１のＳｉＧｅ層上に、第１のＧｅ濃度のピークよりも低い第２のＧｅ濃度を有する第２のＳｉＧｅ層を形成する。また、マスク層をマスクにした異方性エッチング（例えば、ＲＩＥ）により、第１及び第２のＳｉＧｅ層をエッチングし、トレンチを形成する。
【００１２】
この後、第１のＳｉＧｅ層と第２のＳｉＧｅ層とのエッチングレートの差を利用することにより、トレンチ内に露出した第１のＳｉＧｅ層のみを選択的に除去し、第２のＳｉＧｅ層下に空洞を形成する。
【００１３】
そして、トレンチ及び空洞内に露出した第２のＳｉＧｅ層の側面及び下面を酸化することにより、第２のＳｉＧｅ層の第１のＧｅ濃度を上昇させれば（Ｇｅの濃縮酸化）、１つの基板上に、Ｇｅ／ＳｉＧｅチャネルを選択的に形成することができる。
【００１４】
尚、Ｇｅの濃縮酸化において、第２のＳｉＧｅ層内のＳｉを全て消費させれば、第２のＳｉＧｅ層は、Ｇｅ層となる。即ち、Ｇｅの濃縮酸化の程度により、１つの基板上に形成されるチャネルを、ＳｉＧｅチャネルにするか、又は、Ｇｅチャネルにするか、を制御することができる。
【００１５】
また、第１のＳｉＧｅ層を選択的に除去する前において、第１のＧｅ濃度は、第１のＳｉＧｅ層内で、一定でもよいし、変化してもよい。同様に、第２のＧｅ濃度は、第２のＳｉＧｅ層内で、一定でもよいし、変化してもよい。即ち、第２のＳｉＧｅ層の第２のＧｅ濃度が、第１のＳｉＧｅ層の第１のＧｅ濃度のピークよりも低ければよい。
【００１６】
例えば、半導体基板がＳｉの場合、第１のＳｉＧｅ層の結晶状態を良くするために、第１のＳｉＧｅ層と半導体基板との界面領域において、第１のＳｉＧｅ層の第１のＧｅ濃度は、できるだけ低い（Ｓｉに近い）のが望ましい。
【００１７】
この場合、第１のＳｉＧｅ層と半導体基板との界面領域において、第１のＳｉＧｅ層の第１のＧｅ濃度は、第２のＳｉＧｅ層の第２のＧｅ濃度よりも低くても構わない。但し、ＳｉＧｅのエッチングレートは、Ｇｅ濃度が高くなるほど速くなるため、最低限の条件として、第１のＳｉＧｅ層の第１のＧｅ濃度のピークは、第２のＳｉＧｅ層の第２のＧｅ濃度よりも高いことが必要である。これは、第２のＳｉＧｅ層内のどの部分においても満たされている必要がある。
【００１８】
また、例えば、製造上の理由から、第１のＳｉＧｅ層を選択的に除去する前において、第１及び第２のＧｅ濃度は、それぞれ、第１及び第２のＳｉＧｅ層内で、連続的又は不連続的に変化してもよいし、その中に一定の部分を有していてもよい。
【００１９】
尚、第２のＳｉＧｅ層の側面及び下面を酸化した後に、トレンチ及び空洞は、そのままにしておいてもよいし、それらを絶縁層（例えば、ＳｉＯ２）で満たしてもよい。トレンチ及び空洞は、ＦＥＴの寄生容量を抑えるために望ましいが、ＦＥＴの物理的強度を弱めるデメリットを有する。
【００２０】
そこで、ＦＥＴの物理的強度が問題となるような場合には、トレンチ及び空洞は、絶縁層で満たしておくのが望ましい。
【００２１】
以上のような製造方法によれば、例えば、1つの基板上に、ｐチャネルＦＥＴに適したＧｅチャネル又はＳｉＧｅチャネルと、ｎチャネルＦＥＴに適したＳｉチャネルとを、低コストで形成することができる。
【００２２】
例えば、半導体基板上に絶縁層を形成し、絶縁層上にＳｉ層を形成し、第２のＳｉＧｅ層上にｐチャネルＦＥＴを形成し、かつ、Ｓｉ層上にｎチャネルＦＥＴを形成すれば、簡易なプロセスにより、ＣＭＯＳ回路を形成することができる。
【００２３】
［実施例］  
図１乃至図２１は、半導体装置の製造方法を示している。
【００２４】
まず、図１に示すように、例えば、エピタキシャル成長法により、半導体基板（例えば、Ｓｉ基板）１１上に、例えば、２００ｎｍの厚さを持つ第１のＳｉＧｅ層１２を形成する。第１のＳｉＧｅ層１２内のＳｉとＧｅの組成比は、例えば、Ｓｉ：Ｇｅ＝６０：４０である。ここでは、これをＧｅ濃度が４０％であると称する。
【００２５】
また、例えば、エピタキシャル成長法により、第１のＳｉＧｅ層１２上に、例えば、４５ｎｍの厚さを持つ第２のＳｉＧｅ層１３を形成する。第２のＳｉＧｅ層１３内のＳｉとＧｅの組成比は、例えば、Ｓｉ：Ｇｅ＝８０：２０である。ここでは、これをＧｅ濃度が２０％であると称する。
【００２６】
本例では、第１及び第２のＳｉＧｅ層１２，１３内のＳｉとＧｅの組成比は、一定、即ち、第１及び第２のＳｉＧｅ層１２，１３内のＧｅ濃度は、一定であるとする。
【００２７】
次に、図２に示すように、第２のＳｉＧｅ層１３上にマスク層ＭＫを形成する。マスク層ＭＫは、レジスト層であってもよいし、ＳｉＯ２やＳｉＮなどのハードマスク層であってもよい。この後、このマスク層ＭＫをマスクにした異方性エッチング、例えば、ＲＩＥにより、第１及び第２のＳｉＧｅ層１２，１３をエッチングすると、図３に示す構造が得られる。この後、マスク層ＭＫは、除去される。
【００２８】
次に、図４に示すように、例えば、ＬＰＣＶＤ法により、半導体基板１１上に、第１及び第２のＳｉＧｅ層１２，１３を完全に満たす、例えば、３００ｎｍの厚さを持つ絶縁層（例えば、ＳｉＯ２）１４を形成する。また、図５に示すように、ＣＭＰ法により、絶縁層１４の上面を研磨し、第２のＳｉＧｅ層１３の上面を、絶縁層１４から露出させる。
【００２９】
これにより、例えば、支持体としての絶縁層１４により取り囲まれた第１及び第２のＳｉＧｅ層１２，１３が形成される。
【００３０】
次に、例えば、ＬＰＣＶＤ法により、図６に示すように、第２のＳｉＧｅ層１３上に、ハードマスク層（ＳｉＯ２やＳｉＮなどの絶縁層）１５を形成する。ハードマスク層１５は、例えば、第２の方向に一定幅を持ち、第１の方向に延びるライン形状を有する。第２のＳｉＧｅ層１３とハードマスク層１５とのオーバーラップ部分が、アクティブエリアとなる。
【００３１】
次に、図７乃至図９に示すように、異方性エッチング（例えば、ＲＩＥ）により、第１及び第２のＳｉＧｅ層１２，１３をエッチングする。その結果、ハードマスク層１５により覆われた第１及び第２のＳｉＧｅ層１２，１３と絶縁層１４とにより囲まれる部分に、トレンチＴＲ１，ＴＲ２が形成される。
【００３２】
尚、２つのトレンチＴＲ１，ＴＲ２間の第２のＳｉＧｅ層１３は、アクティブエリアＡＡとなる。
【００３３】
この後、トレンチＴＲ１，ＴＲ２に露出した第１のＳｉＧｅ層１２を選択的に除去すると、図１０乃至図１２に示す構造が得られる。即ち、図１０乃至図１２から明らかなように、第２のＳｉＧｅ層１３の直下に、第１及び第２のトレンチＴＲ１，ＴＲ２を接続する空洞ＣＶが形成される。
【００３４】
ここで、空洞ＣＶの形成に関して、第１のＳｉＧｅ層１２のＧｅ濃度（Ｇｅの組成比）が第２のＳｉＧｅ層１３のＧｅ濃度（Ｇｅの組成比）よりも大きいため、第２のＳｉＧｅ層１３のエッチングを抑制しつつ、第１のＳｉＧｅ層１２のみを選択的にエッチングすることができる。
【００３５】
図２２は、ＳｉＧｅ層のエッチングレートの変化を示している。
【００３６】
同図において、横軸は、Ｇｅ濃度（ａｔｏｍｉｃ％）を示し、縦軸は、エッチングレートＥ／Ｒ（ｎｍ／ｍｉｎ）を示す。
【００３７】
エッチング条件としては、例えば、エッチングガス：Ｈ２及びＨＣｌ、エッチング温度：６００℃〜７００℃、エッチング時間：６０分である。
【００３８】
同図から明らかなように、ＳｉＧｅ層内のＧｅ濃度が高くなると、エッチングレートも高くなる。これは、ＳｉＧｅ層内のＧｅ濃度が高いと、ＳｉＧｅ層とエッチングガスとの反応が活発に起こることを示している。例えば、本例のように、第１のＳｉＧｅ層１２のＧｅ濃度が４０％であり、第２のＳｉＧｅ層１３のＧｅ濃度が２０％であるとき、エッチングレートの差は、約１０倍となる。
【００３９】
このように、第１及び第２のＳｉＧｅ層１２，１３内のＧｅ濃度の差を用いることにより、第１のＳｉＧｅ層１２のみを選択的にエッチングすることができる。
【００４０】
次に、図１３乃至図１５に示すように、トレンチＴＲ１，ＴＲ２及び空洞ＣＶ内に露出した第２のＳｉＧｅ層１３（１３ａ）の側面及び下面を酸化することにより、第２のＳｉＧｅ層１３の側面上及び下面上に、酸化層１３ｂを形成する。
【００４１】
その結果、第２のＳｉＧｅ層１３（１３ａ）のＧｅ濃度を上昇させることができる（Ｇｅの濃縮酸化）。
【００４２】
例えば、Ｇｅ濃度２０％、厚さ４０ｎｍの第２のＳｉＧｅ層１３（１３ａ）を、９５０℃のＯ２雰囲気中で、３０ｎｍ（厚さ４０ｎｍの７５％）酸化するとき、第２のＳｉＧｅ層１３（１３ａ）のＧｅ濃度は、８０％乃〜９０％に濃縮される。
【００４３】
このような原理により、第２のＳｉＧｅ層１３（１３ａ）内のＳｉを全て消費させ、第２のＳｉＧｅ層１３（１３ａ）をＧｅ層にすることも可能である。
【００４４】
尚、酸化層１６は、上述のＧｅの濃縮酸化時に付随的に形成された半導体基板（例えば、Ｓｉ基板）１１の酸化層である。
【００４５】
次に、図１６乃至図１８に示すように、例えば、ＬＰＣＶＤ法により、トレンチＴＲ１，ＴＲ２及び空洞ＣＶ内に、絶縁層（例えば、ＳｉＯ２）１７を満たす。このプロセスは、既に述べたように、省略してもよい。
【００４６】
最後に、例えば、ウェットエッチングにより、ハードマスク層１５を除去すると、図１９乃至図２１に示すように、絶縁層１７上に、アクティブエリア（Ｇｅチャネル又はＳｉＧｅチャネル）ＡＡを有する半導体装置が完成する。
【００４７】
そして、例えば、ＣＭＯＳプロセスにより、このアクティブエリアＡＡ上にｐチャネルＦＥＴが形成される。
【００４８】
[変形例]  
上述の実施例において、第１及び第２のＳｉＧｅ層１２，１３内のＧｅ濃度は、第１及び第２のＳｉＧｅ層１２，１３内で変化させてもよい。
【００４９】
例えば、図２３に示すように、第１及び第２のＳｉＧｅ層１２，１３内のＧｅ濃度に濃度勾配を設けることも可能である。
【００５０】
第１のＳｉＧｅ層１２内のＧｅ濃度のピークＰから半導体基板（Ｓｉ基板）１１側のエリアＣでは、半導体基板（Ｓｉ基板）１１と第１のＳｉＧｅ層１２との結晶構造の不連続（結晶状態の悪化）に起因するラフネスを防止するため、半導体基板１１と第１のＳｉＧｅ層１２との界面領域においては、第１のＳｉＧｅ層１２のＧｅ濃度は、できるだけ低いのが望ましい。
【００５１】
この場合、半導体基板１１と第１のＳｉＧｅ層１２との界面領域において、第１のＳｉＧｅ層１２のＧｅ濃度は、第２のＳｉＧｅ層１３のＧｅ濃度よりも低くても構わない。
【００５２】
同様の理由から、第１のＳｉＧｅ層１２内のＧｅ濃度のピークＰから第２のＳｉＧｅ層１３側のエリアＤでは、第１及び第２のＳｉＧｅ層１２，１３との結晶構造の不連続（結晶状態の悪化）に起因するラフネスを防止するため、第１及び第２のＳｉＧｅ層１２，１３との界面領域においては、第１のＳｉＧｅ層１２のＧｅ濃度は、第２のＳｉＧｅ層１３内のＧｅ濃度に緩やかに近づくのが望ましい。
【００５３】
［適用例］
上述の製造方法により形成されたＳＧＯＩ基板又はＧＯＩ基板を用いて、ＣＭＯＳ回路を形成する適用例を説明する。
【００５４】
図２４は、ＣＭＯＳ回路を示している。
【００５５】
ｐチャネルＦＥＴは、例えば、半導体装置１１上の絶縁層１７上のＳｉＧｅ層（Ｇｅ層）１３ａ上に形成される。ここで、半導体装置１１、ＳｉＧｅ層（Ｇｅ層）１３ａ、及び、絶縁層１７は、それぞれ、例えば、図１９乃至図２１に示す、半導体基板１１、ＳｉＧｅ層（Ｇｅ層）１３ａ、及び、絶縁層１７に相当する。
【００５６】
また、ｎチャネルＦＥＴは、半導体基板１１上の絶縁層２０上のＳｉ層２１上に形成される。Ｓｉ層２１は、ＳｉＧｅ層（Ｇｅ層）１３ａを形成した後に形成してもよいし、また、ＳｉＧｅ層（Ｇｅ層）１３ａを形成する前に形成してもよい。
【００５７】
また、上述の製造方法を用いて、例えば、ＳＯＩ基板内に、部分的に、ＳｉＧｅ層（Ｇｅ層）１３ａを形成した後、ＳＯＩ基板内のＳｉ層上に、ｎチャネルＦＥＴを形成し、ＳｉＧｅ層（Ｇｅ層）１３ａ上に、ｐチャネルＦＥＴを形成することも可能である。
【００５８】
［むすび］  
以上、実施形態によれば、１つの基板上に、Ｇｅチャネル／ＳｉＧｅチャネルを選択的に形成することができる。
【００５９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６０】
１１：Ｓｉ基板、１２：第１のＳｉＧｅ層、１３：第２のＳｉＧｅ層、１３ａ：Ｇｅ部分、１３ｂ：第１の酸化膜、１４：埋め込み絶縁層、１５：ハードマスク層、１６：第２の酸化膜、１７：絶縁層、１８：ｎチャネル材料、１９：ゲート酸化膜、２０：ゲート電極、２１：サイドウォール、２２ａ、２２ｂ：ソース／ドレイン領域、ＡＡ：アクティブエリア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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