(57)【要約】【課題】より確実に所望のしきい値電圧を得ることができる半導体素子およびその製造方法を提供すること。【解決手段】基板と、前記基板上に形成され、キャリア走行層を含む半導体動作層と、前記半導体動作層に前記キャリア走行層の表面または内部に到る深さまで形成されたリセス部と、少なくとも前記リセス部内で前記キャリア走行層表面に形成された絶縁膜と、前記リセス部において前記絶縁膜上に形成された電極と、を備え、前記キャリア走行層は圧電性結晶であり、前記絶縁膜は、前記キャリア走行層に、当該半導体素子のしきい値電圧が所望の正の値となるための引っ張り応力または所定の値以下の圧縮応力が掛るように構成されている半導体素子。【選択図】図１
2014045146.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、キャリア走行層を含む半導体動作層と、
前記半導体動作層に前記キャリア走行層の表面または内部に到る深さまで形成されたリセス部と、
少なくとも前記リセス部内で前記キャリア走行層表面に形成された絶縁膜と、
前記リセス部において前記絶縁膜上に形成された電極と、
を備え、前記キャリア走行層は圧電性結晶であり、前記絶縁膜は、前記キャリア走行層に、当該半導体素子のしきい値電圧が所望の正の値となるための引っ張り応力または所定の値以下の圧縮応力が掛るように構成されていることを特徴とする半導体素子。
【請求項２】
前記半導体動作層上に前記リセス部を挟んで形成されたソース電極およびドレイン電極を備え、前記絶縁膜をゲート絶縁膜とし、前記電極をゲート電極とするトランジスタとして機能することを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記トランジスタのゲートしきい値電圧は＋２Ｖ以上であることを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記絶縁膜は減圧熱ＣＶＤまたは常圧熱ＣＶＤを用いて形成されたものであることを特徴とする請求項１〜３のいずれか一つに記載の半導体素子。
【請求項５】
前記絶縁膜は二塩化シランを原料ガスとして減圧熱ＣＶＤを用いて形成されたものであることを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記キャリア走行層はＩＩＩ族窒化物系化合物半導体からなることを特徴とする請求項１〜５のいずれか一つに記載の半導体素子。
【請求項７】
基板上に、圧電性結晶であるキャリア走行層を含む半導体動作層を形成する半導体動作層形成工程と、
前記キャリア層の表面または内部に到る深さまでリセス部を形成するリセス部形成工程と、
少なくとも前記リセス部内で前記キャリア走行層表面に絶縁膜を形成する絶縁膜形成工程と、
前記リセス部において前記絶縁膜上に電極を形成する電極形成工程と、
を含み、前記絶縁膜形成工程では、前記キャリア走行層に、当該半導体素子のしきい値電圧が所望の正の値となるための引っ張り応力または所定の値以下の圧縮応力が掛るように、前記絶縁膜を形成することを特徴とする半導体素子の製造方法。
【請求項８】
前記半導体動作層上に前記リセス部を挟んでソース電極およびドレイン電極を形成するソース・ドレイン電極形成工程をさらに含むことを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記絶縁膜形成工程では、減圧熱ＣＶＤまたは常圧熱ＣＶＤを用いて前記絶縁膜を形成することを特徴とする請求項７または８に記載の半導体素子の製造方法。
【請求項１０】
前記絶縁膜形成工程では、二塩化シランを原料ガスとして減圧熱ＣＶＤを用いて前記絶縁膜を形成することを特徴とする請求項９に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子およびその製造方法に関するものである。
【背景技術】
【０００２】
ワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温環境用、大パワー用、あるいは高周波用半導体デバイスの材料として非常に魅力的である。代表的なワイドバンドギャップ半導体として、ＧａＮ、ＡｌＮ、ＩｎＮ、ＢＮまたはこれらのうち２以上の混晶であるＩＩＩ族窒化物系化合物半導体がある。また、たとえばＡｌＧａＮ／ＧａＮヘテロ接合構造を有する半導体素子である電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）は、ピエゾ効果によって、ヘテロ接合界面に２次元電子ガスが発生している。この２次元電子ガスは、高い電子移動度とキャリア密度を有しているため、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘテロ接合ＦＥＴ（ＨＦＥＴ）は、低いオン抵抗、および速いスイッチング速度を持ち、高温動作が可能である。これらの特徴は、パワースイッチング応用に非常に好適である。
【０００３】
通常のＡｌＧａＮ／ＧａＮ  ＨＦＥＴは、ゲートにバイアスが印加されていないときに電流が流れ、ゲートに負電位を印加することによって電流が遮断されるノーマリオン型デバイスである。一方、パワースイッチング応用においては、デバイスが壊れたときの安全性確保のために、ゲートにバイアスが印加されていないときには電流が流れず、ゲートにしきい値以上の正電位を印加することによって電流が流れるノーマリオフ型デバイスが好ましい。そこで、ノーマリオフ型デバイスを実現するためにＭＯＳ構造を採用した電界効果トランジスタ（以下、適宜ＭＯＳＦＥＴと記載する）が開示されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４８６５１８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、公知のＩＩＩ族窒化物系化合物半導体からなるＭＯＳＦＥＴにおいて、ノーマリオフ型を意図した場合においても、動作しきい値電圧であるゲートしきい値電圧が正にならなかったり、実用上十分な大きさの正の値にならなかったりする場合があるという問題があった。
【０００６】
本発明は、上記に鑑みてなされたものであって、より確実に所望のしきい値電圧を得ることができる半導体素子およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するために、本発明に係る半導体素子は、基板と、前記基板層上に形成され、キャリア走行層を含む半導体動作層と、前記半導体動作層に前記キャリア走行層の表面または内部に到る深さまで形成されたリセス部と、少なくとも前記リセス部内で前記キャリア走行層表面に形成された絶縁膜と、前記リセス部において前記絶縁膜上に形成された電極と、を備え、前記キャリア走行層は圧電性結晶であり、前記絶縁膜は、前記キャリア走行層に、当該半導体素子のしきい値電圧が所望の正の値となるための引っ張り応力または所定の値以下の圧縮応力が掛るように構成されていることを特徴とする。
【０００８】
また、本発明に係る半導体素子は、上記発明において、前記半導体動作層上に前記リセス部を挟んで形成されたソース電極およびドレイン電極を備え、前記絶縁膜をゲート絶縁膜とし、前記電極をゲート電極とするトランジスタとして機能することを特徴とする。
【０００９】
また、本発明に係る半導体素子は、上記発明において、前記トランジスタのゲートしきい値電圧は＋２Ｖ以上であることを特徴とする。
【００１０】
また、本発明に係る半導体素子は、上記発明において、前記絶縁膜は減圧熱ＣＶＤまたは常圧熱ＣＶＤを用いて形成されたものであることを特徴とする。
【００１１】
また、本発明に係る半導体素子は、上記発明において、前記絶縁膜は二塩化シランを原料ガスとして減圧熱ＣＶＤを用いて形成されたものであることを特徴とする。
【００１２】
また、本発明に係る半導体素子は、上記発明において、前記キャリア走行層はＩＩＩ族窒化物系化合物半導体からなることを特徴とする。
【００１３】
また、本発明に係る半導体素子の製造方法は、基板上に、圧電性結晶であるキャリア走行層を含む半導体動作層を形成する半導体動作層形成工程と、前記キャリア層の表面または内部に到る深さまでリセス部を形成するリセス部形成工程と、少なくとも前記リセス部内で前記キャリア走行層表面に絶縁膜を形成する絶縁膜形成工程と、前記リセス部において前記絶縁膜上に電極を形成する電極形成工程と、を含み、前記絶縁膜形成工程では、前記キャリア走行層に、当該半導体素子のしきい値電圧が所望の正の値となるための引っ張り応力または所定の値以下の圧縮応力が掛るように、前記絶縁膜を形成することを特徴とする。
【００１４】
また、本発明に係る半導体素子の製造方法は、上記発明において、前記半導体動作層上に前記リセス部を挟んでソース電極およびドレイン電極を形成するソース・ドレイン電極形成工程をさらに含むことを特徴とする。
【００１５】
また、本発明に係る半導体素子の製造方法は、上記発明において、前記絶縁膜形成工程では、減圧熱ＣＶＤまたは常圧熱ＣＶＤを用いて前記絶縁膜を形成することを特徴とする。
【００１６】
また、本発明に係る半導体素子の製造方法は、上記発明において、前記絶縁膜形成工程では、二塩化シランを原料ガスとして減圧熱ＣＶＤを用いて前記絶縁膜を形成することを特徴とする。
【発明の効果】
【００１７】
本発明によれば、より確実に所望のしきい値電圧を得ることができる半導体素子を実現できるという効果を奏する。
【図面の簡単な説明】
【００１８】
【図１】図１は、実施の形態１に係るＭＯＳＦＥＴの模式的な断面図である。
【図２】図２は、Ｓｉ基板を載置するボートの位置と、Ｓｉ基板上に作製したＳｉＯ２膜の応力との関係を示す図である。
【図３】図３は、ＭＯＳキャパシタのＣＶ特性を示す図である。
【図４】図４は、比較例、実施例１〜４のＭＯＳＦＥＴの特性を示す図である。
【図５】図５は、図４に示す応力としきい値との関係を示すグラフである。
【図６】図６は、実施の形態２に係るＭＯＳＦＥＴの模式的な断面図である。
【発明を実施するための形態】
【００１９】
以下に、図面を参照して本発明に係る半導体素子およびその製造方法の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付している。さらに、図面は模式的なものであり、各要素の寸法の関係などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
【００２０】
（実施の形態１）
図１は、本発明の実施の形態１に係るＭＯＳＦＥＴの模式的な断面図である。このＭＯＳＦＥＴ１００は、（１１１）面を主表面とするＳｉからなる基板１０１上に、バッファ層１０２と、バッファ層１０２上に形成された高抵抗層１０３と、高抵抗層１０３上に形成されたキャリア走行層１０４と、キャリア走行層１０４上に形成されたキャリア供給層１０５ａ、１０５ｂとを備えている。キャリア走行層１０４と、キャリア供給層１０５ａ、１０５ｂとは、半導体動作層１０６を構成している。また、これらのキャリア供給層１０５ａ、１０５ｂは、キャリア走行層１０４の内部に到る深さまで形成されたリセス部１０７によって離隔している。なお、リセス部１０７の深さは、キャリア走行層１０４の表面に到る深さまででもよい。
【００２１】
さらに、ＭＯＳＦＥＴ１００は、キャリア供給層１０５ｂ、１０５ａ上に、リセス部１０７を挟んで形成されたソース電極１０８およびドレイン電極１０９を備えている。さらに、ＭＯＳＦＥＴ１００は、キャリア供給層１０５ａ、１０５ｂ上にわたって、リセス部１０７内を覆うように形成されたゲート絶縁膜１１０を備える。すなわち、リセス部１０７においては、キャリア走行層１０４表面にゲート絶縁膜１１０が形成されている。また、リセス部１０７においては、ゲート絶縁膜１１０上にゲート電極１１１が形成されており、ＭＯＳ構造が構成されている。
【００２２】
バッファ層１０２は、たとえば、ＡｌＮ層と、該ＡｌＮ層の上に積層した複数のＡｌＮ／ＧａＮ構造とからなる。
【００２３】
高抵抗層１０３は、キャリア走行層１０４よりも電気抵抗が高い、たとえば炭素濃度が１×１０１９ｃｍ−３以上のＧａＮからなる。高抵抗層１０３の厚さはたとえば１０００ｎｍである。キャリア走行層１０４は、炭素濃度が１×１０１８ｃｍ−３以下のＧａＮからなる。キャリア走行層１０４の層厚はたとえば１０ｎｍより厚く、１００ｎｍ以下である。キャリア供給層１０５ａ、１０５ｂは、キャリア走行層１０４を構成するＧａＮよりもバンドギャップエネルギーが高いＡｌＧａＮからなる。キャリア供給層１０５ａ、１０５ｂの層厚はたとえば１〜５０ｎｍ、好ましくは２０〜２５ｎｍのものである。また、キャリア供給層１０５ａ、１０５ｂは、Ａｌ組成が２５％であるが、Ａｌ組成は特に限定されず、たとえば１〜９９％とできる。
【００２４】
また、キャリア走行層１０４とキャリア供給層１０５ａ、１０５ｂとのエネルギーバンドギャップの違いに起因して、キャリア走行層１０４内において、キャリア供給層１０５ａ、１０５ｂとのヘテロ接合界面に、移動度が高い２次元電子ガスＧａ、Ｇｂが発生している。この２次元電子ガスＧａ、Ｇｂのキャリア濃度は、１×１０１２〜２×１０１３ｃｍ−２程度が好ましい。
【００２５】
ゲート絶縁膜１１０は、たとえばＳｉＯ２などの誘電体からなる。ゲート絶縁膜１１０の膜厚はたとえば５０ｎｍ〜１００ｎｍである。
【００２６】
ここで、ゲート絶縁膜１１０は、キャリア走行層１０４に引っ張り応力または所定の値以下の圧縮応力が掛るように構成されている。
【００２７】
ソース電極１０８、ドレイン電極１０９は、たとえばＴｉ／Ａｌ構造を有するオーミック電極である。ゲート電極１１１は、たとえばＴｉ／Ａｕ構造を有する電極である。
【００２８】
このＭＯＳＦＥＴ１００では、ゲート絶縁膜１１０が、キャリア走行層１０４に引っ張り応力または所定の値以下の圧縮応力が掛るように構成されている。このため、キャリア走行層１０４のゲート絶縁膜１１０との界面にキャリアとしての電子が発生せず、または発生する電子の濃度が抑制されるので、ゲートしきい値電圧が所望の正の値となる。
【００２９】
以下、具体的に説明する。ＭＯＳＦＥＴにおいて、ゲートしきい値を制御するためには、キャリア走行層の界面準位が重要なパラメータであるが、従来のＩＩＩ族窒化物系化合物半導体からなるＭＯＳＦＥＴにおいて、界面準位が１０１１ｃｍ−２台で十分低いにも関わらず、ノーマリオフ型デバイスにならない場合があった。
【００３０】
本発明者らは、その原因を精査したところ、ＩＩＩ族窒化物系化合物半導体はその結晶構造が六方晶であって圧電性を有する結晶のため、ゲート絶縁膜から応力を受けることによって、分極によって界面に電子が発生し、この電子がノーマリオフ型デバイスにならない原因であることを見いだした。
【００３１】
そこで、このＭＯＳＦＥＴ１００では、ゲート絶縁膜１１０を、キャリア走行層１０４に引っ張り応力または所定の値以下の圧縮応力が掛るように構成することによって、界面に分極による電子を発生させず、または発生する電子の濃度を抑制し、ゲートしきい値電圧を所望の正の値としているのである。
【００３２】
所望の正のゲートしきい値電圧としては、パワーデバイスとして実用的な＋２Ｖ以上が好ましく、＋３Ｖ以上が特に好ましい。ゲートしきい値電圧を＋２Ｖ以上にするには、たとえばキャリア走行層１０４に引っ張り応力または５０ＭＰａ以下の圧縮応力が掛るように、ゲート絶縁膜１１０を構成することが好ましい。
【００３３】
このような所望のゲートしきい値電圧を実現するためには、たとえば、ゲート絶縁膜１１０の組成や膜厚を調整し、キャリア走行層１０４の界面に電子を発生させないか、発生したとしてもその濃度を、所望のゲートしきい値電圧となる程度の濃度に抑制すればよい。
【００３４】
特に、ゲート絶縁膜１１０の組成や膜厚を調整し、キャリア走行層１０４に引っ張り応力が掛るようにすれば、キャリア走行層１０４の界面にはキャリアとしてホールが発生しやすくなるので、より大きい正値のゲートしきい値電圧にすることが容易になる。
【００３５】
なお、キャリア走行層１０４に引っ張り応力または所定の値以下の圧縮応力を掛けることができるゲート絶縁膜１１０の例としては、減圧熱ＣＶＤ（Low  Pressure  Chemical  Vapor  Deposition：ＬＰＣＶＤ）、カソードカップル型ＣＶＤ、または常圧熱ＣＶＤ（Atmospheric  Pressure  CVD：ＡＰＣＶＤ）等で形成されたＳｉＯ２膜がある。常圧熱ＣＶＤで形成した絶縁膜は一般に応力が低いので好ましい。尚、カソードカップル型ＣＶＤを用いる場合は、テトラエトキシシラン（ＴＥＯＳ）と酸素（Ｏ２）を原料ガスとして用いて良い。
【００３６】
減圧熱ＣＶＤを用いる場合に、二塩化シラン（ＤＣＳ、化学式：ＳｉＣｌ２Ｈ２）と亜酸化窒素（Ｎ２Ｏ）とを原料としたＳｉＯ２膜とすることが好ましい。ここで、７００〜９００℃の高温での減圧熱ＣＶＤ法により形成されるＳｉＯ２膜は、高温酸化膜（High  Temperature  Oxide：ＨＴＯ膜）と呼ばれる。ＨＴＯ膜は、一般に、縦型炉を用いたバッチ処理により成膜される。
【００３７】
以下、縦型炉を用いて、減圧熱ＣＶＤによりＳｉ基板の片側の主表面にＳｉＯ２膜を成膜し、基板の反りからＳｉＯ２膜の応力を測定した結果を示す。縦型炉においては、Ｓｉ基板をボートに載置して成膜を行った。原料ガスとしては、ＤＣＳとＮ２Ｏ、またはシラン（ＳｉＨ４）とＮ２Ｏを用いた。ＳｉＨ４を用いた場合の成膜条件は以下のとおりである。成膜圧力：１００Ｐａ、ガス流量：５０ｓｃｃｍ（シラン）、２５００ｓｃｃｍ（Ｎ２Ｏ）、設定温度：約８００℃。ＤＣＳを用いた場合の成膜条件は以下のとおりである。成膜圧力：１２０Ｐａ、ガス流量：５０ｓｃｃｍ（ＤＣＳ）、１００ｓｃｃｍ（Ｎ２Ｏ）、設定温度：約８００℃。なお、ＳｉＯ２膜の膜厚は６０ｎｍとした。
【００３８】
図２は、Ｓｉ基板を載置するボートの位置と、Ｓｉ基板上に作製したＳｉＯ２膜の応力との関係を示す図である。下横軸のボートの位置とは、縦型炉の上方から下方まで配置されたボートに、上方から下方に向かって順番に１〜８０まで番号を付したものである。また、応力が正の場合は基板が上（ＳｉＯ２膜が形成された側）に凸に反っており、ＳｉＯ２膜に圧縮応力、Ｓｉ基板に引っ張り応力が掛っている。応力が負の場合は基板が下に凸に反っており、ＳｉＯ２膜に引っ張り応力、Ｓｉ基板に圧縮応力が掛っている。
【００３９】
図２に示すように、シランを原料ガスとして用いた場合は、ボートの位置が変化しても応力は正であり、かつ＋１５０ＭＰａ前後の値であった。一方、ＤＣＳを原料ガスとして用いた場合は、ボートの位置に応じて応力が大幅に変化した。具体的には、ボートの位置が１から増加するにつれて応力が正の値から負の値（たとえば、ボートの位置が６０付近で−１３４ＭＰａ程度）まで減少した。
【００４０】
また、図２の上横軸には、ボートの位置が２０付近、４０付近、６０付近での炉内温度を示している。このように、ボートの位置によって炉内温度が異なったり、または原料ガスの流量や温度もボートの位置によって異なったりすることで、同じ縦型炉内であってもボートの位置によって成膜条件が異なるため、成膜したＳｉＯ２膜に応力の差が生じると考えられる。
【００４１】
図２では、Ｓｉ基板上に直接ＳｉＯ２膜を成膜した結果を示しているが、この結果は実施の形態１に係るＭＯＳＦＥＴ１００の構成にも適用できる。
【００４２】
すなわち、実施の形態１においても、ゲート絶縁膜１１０がＳｉＯ２膜の場合には、基板１０１との関係で、図２に示すＳｉＯ２膜の応力と同様の応力が掛ると考えられる。さらには、バッファ層１０２からキャリア供給層１０５ａ、１０５ｂまでのＩＩＩ族窒化物系化合物半導体からなる積層構造は、一般に基板１０１に比して薄い（たとえば、基板１０１が２３０μｍ〜６００μｍであるのに対して、５μｍ〜１５μｍ程度）。そのため、積層構造にも、基板１０１との関係で、ゲート絶縁膜１１０と同様に図２に示すＳｉＯ２膜の応力と同程度の応力が掛ると考えられる。そして、ゲート絶縁膜１１０に圧縮応力、基板１０１に引っ張り応力が掛ると、積層構造にも圧縮応力が掛るので、基板１０１方向に電界が発生し界面に電子が発生すると考えられる。一方、ゲート絶縁膜１１０に引っ張り応力、基板１０１に圧縮応力が掛ると、積層構造にも引っ張り応力が掛るので、分極による電場は基板１０１と反対方向に発生し、界面に電子が発生しなくなると考えられる。
【００４３】
つぎに、Ｓｉ基板上に、層厚４０００ｎｍのＧａＮ層、絶縁膜として膜厚６０ｎｍのＳｉＯ２膜、ショットキー電極を順次形成し、ＭＯＳキャパシタを作製した。なお、ＳｉＯ２膜の成膜については、原料ガスとしてシランまたはＤＣＳを用いた減圧熱ＣＶＤ、または、原料ガスとしてシランと亜酸化窒素を用いたアノードカップルＰＥＣＶＤ（Plasma  Enhanced  ＣＶＤ）を用いた。減圧熱ＣＶＤの場合は、図２に示す実験で使用した縦型炉にて、位置が６０付近のボートにＳｉ基板を載置して行った。
【００４４】
なお、位置が６０付近のボートでの図２におけるＳｉＯ２膜の応力の値は、原料ガスがシランの場合には＋１６７ＭＰａであり、ＤＣＳの場合には−１３４ＭＰａであった。また、アノードカップルＰＥＣＶＤを用いて、図２と同様にＳｉ基板上に直接ＳｉＯ２膜を成膜し、ＳｉＯ２膜の応力を測定したところ、＋２００ＭＰａであった。作製したＭＯＳキャパシタにおいてもＳｉＯ２膜にはこれらと同程度の応力が発生していると考えられる。
【００４５】
図３は、ＭＯＳキャパシタのＣＶ特性を示す図である。凡例において、「ＰＥＣＶＤ」はアノードカップルＰＥＣＶＤの場合を示し、「ＳｉＨ４−ＨＴＯ」、「ＤＣＳ−ＨＴＯ」はそれぞれ、原料ガスとしてシランまたはＤＣＳを用いた減圧熱ＣＶＤの場合を示している。図３に示すように、ＳｉＯ２膜に＋２００ＭＰａ程度の応力が発生すると考えられるアノードカップルＰＥＣＶＤの場合は、ＭＯＳキャパシタのしきい値電圧は負の値であった。また、ＳｉＯ２膜に＋１６７ＭＰａ程度の応力が発生すると考えられるシランを用いた減圧熱ＣＶＤの場合は、しきい値電圧は正の値であったが、＋１Ｖ以下であった。これに対して、ＳｉＯ２膜に−１３４ＭＰａ程度の応力が発生すると考えられるＤＣＳを用いた減圧熱ＣＶＤの場合は、しきい値電圧は＋５Ｖ以上の十分に大きい正の値となった。
【００４６】
このように、ＭＯＳキャパシタにおいて、ＳｉＯ２膜に発生する応力を、ある程度以下の圧縮応力または引っ張り応力となるように調整することで、しきい値電圧を正値に調整できることが確認された。この結果から、ＭＯＳＦＥＴについても同様に、ゲート絶縁膜に発生する応力を、ある程度以下の圧縮応力または引っ張り応力となるように調整することで、ゲートしきい値電圧を正値に調整できると考えられる。
【００４７】
（実施例、比較例）
以下の製造方法によって、実施の形態１と同様の構成を有する実施例１〜４、比較例のＭＯＳＦＥＴを製造した。
【００４８】
はじめに、基板としてＳｉ（１１１）基板を用意し、この基板をＭＯＣＶＤ装置内に導入して結晶成長を行った。まず、バッファ層として、層厚１００ｎｍのＡｌＮ層を成長後、ＡｌＮ／ＧａＮ＝２０ｎｍ／２００ｎｍのＡｌＮ／ＧａＮ構造を１２回繰り返し成長し、バッファ層を形成した。つぎに、バッファ層上に、炭素濃度が１×１０１９ｃｍ−３以上の高抵抗ＧａＮ層を層厚１０００ｎｍで成長させた。つぎに、高抵抗ＧａＮ層上に、炭素濃度が１×１０１７ｃｍ−３以下の、ＧａＮからなるキャリア走行層を層厚１００ｎｍで成長させた。さらに、キャリア走行層上に、Ａｌ組成２５％のＡｌＧａＮからなるキャリア供給層を層厚２５ｎｍで成長させた。
【００４９】
つぎに、キャリア供給層上に、ＰＥＣＶＤでＳｉＯ２膜を成膜し、フォトリソグラフィを用いて、リセス部を形成するべき領域のＳｉＯ２膜に開口を形成した。つぎに、塩素系ドライエッチングにより、開口内で、キャリア走行層の領域に達する深さまでエッチングを行った。つぎに、フッ酸によりＳｉＯ２膜を除去し、硫酸と過酸化水素との混酸、塩酸と過酸化水素との混酸で洗浄した後、全面にゲート絶縁膜となるＳｉＯ２膜を膜厚６０ｎｍで成膜した。この時、成膜の方法として、アノードカップルＰＥＣＶＤ（比較例）、原料ガスとしてシランとＮ２Ｏとを用いた減圧熱ＣＶＤ（実施例１）、原料ガスとしてＤＣＳとＮ２Ｏとを用いた減圧熱ＣＶＤ（実施例２）、常圧熱ＣＶＤ（実施例３、４）を用いた。
【００５０】
つぎに、各実施例、比較例について、フォトリソグラフィとフッ酸エッチングとによって、ソース領域、ドレイン領域のＳｉＯ２膜に開口を形成した。そして、開口内のキャリア供給層上に、ソース電極、ドレイン電極として、Ｔｉ／Ａｌ＝３０ｎｍ／３００ｎｍのＴｉ／Ａｌ構造のオーミック電極をスパッタリング法とリフトオフ法とを用い形成し、窒素雰囲気下で６００℃、１０分間のアニールを行った。
【００５１】
さらに、ゲート領域のＳｉＯ２膜上に、Ｔｉ／Ａｕ＝５０ｎｍ／１００ｎｍのＴｉ／Ａｕ構造のゲート電極を、フォトリソグラフィとスパッタリング法とリフトオフ法とを用い形成し、窒素雰囲気下で５００℃、１０分間のアニールを行った。これによって、実施の形態１と同様の構成を有する実施例１〜３、比較例のＭＯＳＦＥＴを製造した。
【００５２】
つぎに、製造した各ＭＯＳＦＥＴのゲートしきい値電圧を測定した。なお、測定条件は、Ｖsd（ソース−ドレイン電圧）=０．１Ｖ、Ｖsg（ソース−ゲート電圧）＝−１０〜１５Ｖである。しきい値電圧は、Ｘ軸をＶsg、Ｙ軸をＩsd（ソース−ドレイン電流）としたグラフでＸ軸側に外挿直線を引き、Ｘ軸との交差点をしきい値電圧とした。また、製造した各ＭＯＳＦＥＴについては、絶縁破壊特性も測定した。さらには、常圧熱ＣＶＤで成膜するＳｉＯ２膜については、図２で説明した方法と同様にＳｉ基板上にＳｉＯ２膜を成膜し、その応力を測定した。
【００５３】
図４は、比較例、実施例１〜４のＭＯＳＦＥＴの特性を示す図である。図５は、図４に示す応力としきい値との関係を示すグラフである。図４の「ＳｉＨ４−ＨＴＯ」、「ＤＣＳ−ＨＴＯ」はそれぞれ、原料ガスとしてシランまたはＤＣＳを用いた減圧熱ＣＶＤの場合を示している。「ＡＰＣＶＤ」は常圧熱ＣＶＤの場合を示している。「応力」は、図２で説明した方法で測定したゲート絶縁膜の応力を示している。正値の応力は圧縮応力であり、負値の応力は引っ張り応力である。「しきい値」はゲートしきい値電圧を示している。
【００５４】
図４、５に示すように、応力が大きい比較例では、負値のゲートしきい値電圧であった。これに対して、実施例１〜４の場合は、正値のゲートしきい値電圧が得られた。特に、実施例２、４のように、ゲート絶縁膜の応力が負値の場合は、より好ましい＋３Ｖ以上のゲートしきい値電圧が得られた。さらに、実施例２のように、原料ガスとしてＤＣＳを用いた減圧熱ＣＶＤでゲート絶縁膜を成膜した場合は、好ましい＋２Ｖ以上のゲートしきい値電圧であり、かつ絶縁破壊電界も８ＭＶ／ｃｍと十分に大きい値であった。
【００５５】
（実施の形態２）
つぎに、本発明の実施の形態２について説明する。図６は、本実施の形態２に係るＭＯＳＦＥＴの模式的な断面図である。図６に示すように、このＭＯＳＦＥＴ２００は、図１に示すＭＯＳＦＥＴ１００において、キャリア供給層１０５ａ、１０５ｂをｎ-−ＧａＮからなるｎ型リサーフ層２０５ａ、２０５ｂに置き換えて半導体動作層２０６を構成し、この半導体動作層２０６において、キャリア走行層１０４の内部に到る深さまでリセス部２０７を形成したものである。なお、ｎ型リサーフ層２０５ａ、２０５ｂは、たとえば層厚が１００ｎｍであり、ｎ型ドーパントであるＳｉが５×１０１７ｃｍ−３程度の濃度で添加されたものである。
【００５６】
本実施の形態２に係るＭＯＳＦＥＴ２００も、ゲート絶縁膜１１０は、キャリア走行層１０４に引っ張り応力または所定の値以下の圧縮応力が掛るように構成されている。このため、キャリア走行層１０４のゲート絶縁膜１１０との界面にキャリアとして電子が発生せず、または発生する電子の濃度が抑制されるので、ゲートしきい値電圧が所望の正の値となる。
【００５７】
なお、上記実施の形態では、キャリア走行層を含む半導体動作層がＧａＮまたはＡｌＧａＮからなるものであるが、ＧａＮ、ＡｌＮ、ＩｎＮ、ＢＮまたはこれらのうち２以上の混晶である他のＩＩＩ族窒化物系化合物半導体からなるものでもよい。さらには、キャリア走行層を含む半導体動作層が、ＳｉＣやＺｎＯ等の結晶構造が六方晶であって圧電性を有する半導体結晶材料の場合も、ゲート絶縁膜から応力を受けることによって、分極によって界面に電子が発生する場合があるので、本発明を適用することで電子の発生を抑制または防止して、ゲートしきい値電圧を所望の正の値とする効果が得られる。
【００５８】
また、基板についても、Ｓｉ基板に限らず、ＳｉＣ基板、サファイア基板、ＧａＮ基板、ＭｇＯ基板、ＺｎＯ基板などの、ＩＩＩ族窒化物系化合物半導体や他の圧電性半導体材料を結晶成長させることができ、かつゲート絶縁膜との間で所望の応力が発生するような材質の基板を用いることができる。
【００５９】
また、ゲート電極についても、Ｔｉ／Ａｕ構造等の金属電極に限らず、高ドープ半導体を電極として用いても良い。ここで、高ドープ半導体とは縮退半導体になるまでドーピングされた半導体であり、例えば、ポリシリコンをゲート電極として用いることができる。
【００６０】
また、ゲート絶縁膜についても、ＳｉＯ２膜に限らず、ＳｉＮ膜、Ａｌ２Ｏ３膜、酸化ハフニウム（ＨｆＯ２）膜またはＨｆＯ２を含む酸化膜等、キャリア走行層を含む半導体動作層との間で所望の応力が発生するような材質のゲート絶縁膜を用いることができる。
【００６１】
また、ゲート絶縁膜としては、たとえば２層構造にしてもよい。この場合、キャリア走行層に接触する第１絶縁膜として、キャリア走行層のキャリアの移動度を低下させない性質の絶縁膜を形成し、第１絶縁膜上に形成する第２絶縁膜として、キャリア走行層を含む半導体動作層との間で所望の応力を発生させ易い性質の絶縁膜を形成することが好ましい。たとえば、第１絶縁膜としては、原料としてシランを用いた減圧熱ＣＶＤや、ＰＥＣＶＤを用いて成膜したＳｉＯ２膜が好ましい。第２絶縁膜としては、原料としてＤＣＳを用いた減圧熱ＣＶＤや、ＡＰＣＶＤを用いて成膜したＳｉＯ２膜が好ましい。なお、第１絶縁膜はキャリアの移動度を低下させないための膜であるから、たとえば１０ｎｍ以下程度の薄い膜厚でもよい。一方、第２絶縁膜については、発生する応力を負担するための膜厚とする必要がある。第１絶縁膜と第２絶縁膜との合計の膜厚はたとえば５０ｎｍ〜１００ｎｍ程度とすればよい。
【００６２】
また、本発明に係る電界効果トランジスタは、上記実施の形態の構成に限定されない。たとえば、実施の形態１、２の構造から、高抵抗層１０３を削除して、バッファ層１０２の上に直接キャリア走行層１０４を形成するようにしてもよい。
【００６３】
また、本発明は、電界効果トランジスタに限らず、半導体動作層上に絶縁膜と電極とが順次形成されたＭＯＳ構造を有する半導体素子に適用できるものである。
【００６４】
また、上記実施の形態により本発明が限定されるものではない。上述した各構成要素を適宜組み合わせて構成したものも本発明に含まれる。また、さらなる効果や変形例は、当業者によって容易に導き出すことができる。よって、本発明のより広範な態様は、上記の実施の形態に限定されるものではなく、様々な変更が可能である。
【符号の説明】
【００６５】
１００、２００  ＭＯＳＦＥＴ
１０１  基板
１０２  バッファ層
１０３  高抵抗層
１０４  キャリア走行層
１０５ａ、１０５ｂ  キャリア供給層
１０６、２０６  半導体動作層
１０７、２０７  リセス部
１０８  ソース電極
１０９  ドレイン電極
１１０  ゲート絶縁膜
１１１  ゲート電極
２０５ａ、２０５ｂ  ｎ型リサーフ層
Ｇａ、Ｇｂ  ２次元電子ガス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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