(57)【要約】【課題】各フリップフロップ（ＦＦ）の消費する電流のピークを時間的にずらすことで、半導体チップとしてのピーク電流を抑制し、スキャン試験する際の電源ノイズの増大を抑えることが可能な半導体試験プログラム等を提供すること。【解決手段】複数のＦＦを有するクロックドメイン（ＣＤ）を複数個備える半導体集積回路に対してスキャン試験を実行するためのコンピュータ実行可能な半導体試験プログラムが、コンピュータに、ＣＤの各々についてクロック遅延毎のＦＦ数を測定させ、ＣＤ毎に測定されたＦＦ数が最大となるドメイン内ピークレイテンシを求めさせ、ドメイン内ピークレイテンシのうち最大のＦＦ数を有する第１のＣＤを求めさせ、第１のＣＤのピークレイテンシと第１のＣＤ以外のＣＤのピークレイテンシとの差分が増加するように、第１のＣＤ又はそれ以外のＣＤのクロック動作をずらさせる。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数のフリップフロップを有するクロックドメインを複数個備える半導体集積回路に対してスキャン試験を実行するためのコンピュータ実行可能な半導体試験プログラムにおいて、
コンピュータに、
前記クロックドメインの各々について、クロック遅延毎のフリップフロップ数を測定させ、
前記クロックドメイン毎に、前記測定されたフリップフロップ数が最大となるドメイン内ピークレイテンシを求めさせ、
前記ドメイン内ピークレイテンシのうち、最大のフリップフロップ数を有する第１のクロックドメインを求めさせ、
前記第１のクロックドメインのピークレイテンシと前記第１のクロックドメイン以外のクロックドメインのピークレイテンシとの差分が増加するように、前記第１のクロックドメイン又は前記第１のクロックドメイン以外のクロックドメインのクロック動作をずらさせることを特徴とする半導体試験プログラム。
【請求項２】
前記第１のクロックドメインに対して前記第１のクロックドメイン以外のクロックドメインのクロック動作をずらさせることを特徴とする請求項１に記載の半導体試験プログラム。
【請求項３】
前記第１のクロックドメイン以外のクロックドメインに対して前記第１のクロックドメインのクロック動作をずらさせることを特徴とする請求項１に記載の半導体試験プログラム。
請求項１に記載の半導体試験プログラム。
【請求項４】
前記第１のクロックドメインのピークレイテンシと前記第１のクロックドメイン以外のクロックドメインのピークレイテンシとの各差分の総和を求めさせ、前記総和の値が正の場合、最大のフリップフロップ数を駆動しているクロック以外のクロックをクロック周期の最小値に対する所定量だけ遅らせ、前記総和の値が負の場合、最大のフリップフロップ数を駆動しているクロックをクロック周期の最小値に対する所定量だけ遅らせることを特徴とする請求項１に記載の半導体試験プログラム。
【請求項５】
複数のフリップフロップを有するクロックドメインを複数個備える半導体集積回路に対してスキャン試験を実行するための半導体試験装置において、
前記クロックドメインの各々について、クロック遅延毎のフリップフロップ数を測定するフリップフロック数測定手段と、
前記クロックドメイン毎に、前記フリップフロック数測定手段によって測定したフリップフロップ数が最大となるドメイン内ピークレイテンシを求めるピークレイテンシ検出手段と、
前記ピークレイテンシ検出手段によって求めたドメイン内ピークレイテンシのうち、最大のフリップフロップ数を有する第１のクロックドメインを求める第１クロックドメイン検出手段と、
前記第１クロックドメイン検出手段によって検出した第１のクロックドメインのピークレイテンシと前記第１のクロックドメイン以外のクロックドメインのピークレイテンシとの差分が増加するように、前記第１のクロックドメイン又は前記第１のクロックドメイン以外のクロックドメインのクロック動作をずらすクロックシフト手段と、
を備えることを特徴とする半導体試験装置。
【請求項６】
複数のフリップフロップを有するクロックドメインを複数個備える半導体集積回路に対してスキャン試験を実行するためのコンピュータ実行可能な半導体試験方法において、
コンピュータが、
前記クロックドメインの各々について、クロック遅延毎のフリップフロップ数を測定し、
前記クロックドメイン毎に、前記測定したフリップフロップ数が最大となるドメイン内ピークレイテンシを求め、
前記ドメイン内ピークレイテンシのうち、最大のフリップフロップ数を有する第１のクロックドメインを求め、
前記第１のクロックドメインのピークレイテンシと前記第１のクロックドメイン以外のクロックドメインのピークレイテンシとの差分が増加するように、前記第１のクロックドメイン又は前記第１のクロックドメイン以外のクロックドメインのクロック動作をずらすことを特徴とする半導体試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスをスキャン試験する半導体試験プログラム、半導体試験装置および半導体試験方法に関する。
【背景技術】
【０００２】
近年、半導体技術の進歩により、ＩＣ（Integrated Circuit）、ＬＳＩ（Large Scale Integrated Circuit）等の半導体デバイスは、多機能化および高速化が進んでいる。それに伴い、半導体デバイスの信頼性試験や出荷試験も、試験の多項目化および高精度化が進んでいる。また、半導体デバイスの多品種化も進んでおり、その多品種化に合わせた試験も求められている。
【０００３】
半導体製造プロセスの微細化により、トランジスタの低電圧動作、高集積化が可能となった。しかし、トランジスタの動作電圧低下は、低消費電力動作へ寄与するものの、電源ノイズへの耐性は低下することとなった。また、高集積化に伴い、単位面積当たりの消費電力は増加する傾向にあるため、さらにノイズ耐性は厳しいものとなっている。
【０００４】
このノイズ耐性問題は、現在、半導体デバイスの動作時に限らず、一般的に行われている出荷試験の項目の１つであるスキャン試験でも発生している。スキャン試験とは、ＦＦ（フリップフロップ；クロック同期の記憶素子）を多数備える半導体集積回路（以下、半導体チップと呼ぶ）内のＦＦ群をシリアルに接続し、そのＦＦ群を半導体チップの入出力端子から制御及び観測できるようなスキャンチェインと呼ばれる経路を設け、半導体チップの外部からテスト信号としての「０」、「１」をレジスタに設定することで、試験対象回路に任意に値を設定できることから、可観測性と可制御性を兼ね備えた試験手法である。
【０００５】
一般に、半導体設計では、クロックツリー生成が行われている。クロック生成ポイントから、バッファおよびインバーターで、ＦＦやＲＡＭ、ＲＯＭ等のマクロの物理的位置情報を用いながら、ツリー構造でバッファリングを行い、クロックスキューを抑え、クロックツリーを生成する方法がある。クロックスキューを抑えた設計をするのは、半導体チップ内のタイミング収束のためである。このようにクロック生成をすることが一般的なため前述のスキャン試験では、クロック遅延のあったＦＦが同時に動作する条件がそろいやすい状態である。
【０００６】
半導体設計によるクロックツリー生成により、半導体チップ内のＦＦに対して、クロック遅延が揃った設計をするのが一般的である。同一クロックドメイン内は、各ＦＦに対してクロックスキューを合わせるようにクロックツリーを生成する。そのため、複数のクロックドメインにまたがるＦＦを動作させると、各ドメイン内はもちろん、異クロックドメイン同士の遅延が同程度の場合、半導体チップ内にあるすべてのＦＦにクロックがほぼ同時に到達する。
【０００７】
図１は、半導体チップ内のクロックドメインの概念を表わした図である。
図１に例示した半導体チップ１は、第１のクロックドメイン２、第２のクロックドメイン３、および第３のクロックドメイン４で構成されている。第１のクロックドメイン２は、入出力端子２１と４つのフリップフロップ群２２〜２５から構成されている。第２のクロックドメイン３は、入出力端子３１と２つのフリップフロップ群３２、３３から構成されている。第３のクロックドメイン４は、入出力端子４１と３つのフリップフロップ群４２〜４４から構成されている。
【０００８】
図１に示す通り、複数のＦＦ群が、クロックドメイン毎に異なるＦＦ数で半導体チップ全面に散らばっており、異なるクロックドメインにおいて、各クロックがＦＦ群を制御するのが一般的である。
【０００９】
例えば、出荷試験のスキャン試験のように、半導体チップ内の全ＦＦが動作する試験では、クロック遅延があうように設計するので、半導体チップ内のＦＦが同時に動作する。スキャン試験では、ＦＦへ任意の値を設定するので、この際に生じるＦＦの消費電流による電源ノイズにより、ＦＦ周辺のロジックセルの電圧が動作保証電圧以下に降下する現象が発生している。
【００１０】
ここで言う電源ノイズとは、ＬＳＩ内部にて、電流・電圧変化が起因となって発生するノイズである。半導体チップの総消費電流が小さくても、同時動作するＦＦが多いと、瞬間的に消費する電流が大きくなるため、電流の変化が大きくなる。その結果ノイズが大きくなり、動作不良を引き起こし、スキャン試験が出来なくなってしまう。
【００１１】
電源ノイズが増大する原因は、各ＦＦが消費する電流の時間軸に対するピークが重なり合うことで、半導体チップとして、大きなピーク電流が発生することである。半導体チップの消費電流を減らすことで、半導体チップのピーク電流を減らすことも可能だが、各ＦＦの消費する電流ピークを時間的にずらすことでも、半導体チップのピーク電流を抑制することができ、結果として、電源ノイズを減少させることが可能である（例えば、特許文献１、２、３参照。）。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００３−２４１８４７号公報
【特許文献２】特開平１１−１９４８５０号公報
【特許文献３】特開平１０−３２６３０３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、半導体デバイスをスキャン試験する際の電源ノイズの増大を抑えるためには、半導体デバイスの回路構成を変更しなければならない、という問題点があった。
本発明は、上述のような実状に鑑みたものであり、半導体デバイスの回路構成を変更することなく、各ＦＦの消費する電流のピークを時間的にずらすことで、半導体チップとしてのピーク電流を抑制し、スキャン試験する際の電源ノイズの増大を抑えることが可能な半導体試験プログラム、半導体試験装置および半導体試験方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、上記課題を解決するため、下記のような構成を採用した。
１つの案では、複数のフリップフロップを有するクロックドメインを複数個備える半導体集積回路に対してスキャン試験を実行するためのコンピュータ実行可能な半導体試験プログラムが、コンピュータに、前記クロックドメインの各々について、クロック遅延毎のフリップフロップ数を測定させ、前記クロックドメイン毎に、前記測定されたフリップフロップ数が最大となるドメイン内ピークレイテンシを求めさせ、前記ドメイン内ピークレイテンシのうち、最大のフリップフロップ数を有する第１のクロックドメインを求めさせ、前記第１のクロックドメインのピークレイテンシと前記第１のクロックドメイン以外のクロックドメインのピークレイテンシとの差分が増加するように、前記第１のクロックドメイン又は前記第１のクロックドメイン以外のクロックドメインのクロック動作をずらさせることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、半導体デバイスをスキャン試験する際、回路構成を変更することなく、半導体チップとしてのピーク電流を抑制し、電源ノイズの増大を抑えることができる、という効果を奏する。
【図面の簡単な説明】
【００１６】
【図１】半導体チップ内のクロックドメインの概念を表わした図である。
【図２】本実施の形態の概要を説明するための図である。
【図３】本実施の形態を実現する半導体試験処理の流れを示すフローチャートである。
【図４】データベースの状態（その１）を示す図である。
【図５】データベースの状態（その２）を示す図である。
【図６】データベースの状態（その３）を示す図である。
【図７】データベースの状態（その４）を示す図である。
【図８】データベースの状態（その５）を示す図である。
【図９】データベースの状態（その６）を示す図である。
【図１０】データベースの状態（その７）を示す図である。
【図１１】データベースの状態（その８）を示す図である。
【図１２】本実施の形態の効果を説明するための図である。
【図１３】従来のＤＶＤ解析の結果を示す図である。
【図１４】本実施の形態のＤＶＤ解析の結果を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
図２は、本実施の形態の概要を説明するための図である。
ネットリスト５１は、電子回路内における端子間の接続関係を示す電子データである。例えば、セル（ＡＮＤ、ＯＲ等の論理ゲート）間の接続情報のデータであり、セル名をネットリスト内で固有化したものをインスタンスという。
【００１８】
ＳＤＣ（Synopsys Design Constraints）５２は、半導体チップのタイミング制約を定義している。例えば、クロックの周波数、遅延制約が定義されている。ＬＳＩのタイミング検証等、タイミング検証ツールに与えられる各種設定条件データのファイル形式として広く一般的に普及している。
【００１９】
ＴＷＦ（Timing Window File）５３は、各インスタンスの信号の立上りおよび立下り遷移時間の情報を持ったファイルである。
【００２０】
ＤＥＦ（Design Exchange Format）５４は、半導体チップのレイアウトのデータベースであり、例えば、半導体チップ上におけるセルブロックの配置位置（座標情報）、電源配線、信号配線情報が記載されている。動作ファイル（Activity file）５５は、半導体チップ内のセル動作率（信号遷移率）情報を持ったファイルであり、１周期でhigh/lowと遷移する場合、動作率は２となる。ＳＰＥＦ（Standard Parasitic Exchange Format）５６は、回路デザインにおける信号配線ＲＣ情報が記載されている。ライブラリ（.lib）５７は、セルのdelay（遅延）、setup/hold等の規格値、および電力情報が定義されたライブラリである。
【００２１】
データベース５８は、クロックドメイン毎にＦＦの個数等を格納する。
また、ＳＴＡ（Static Timing Analysis）ツール６１は、半導体チップを構成するセルに対してそれぞれ割り当てられた遅延時間に基づいて、回路のタイミング検証を行う。ＤＶＤ（Dynamic Voltage Drop）解析６２は、クロック周期内における時間依存による電圧降下の確認を行う。ＳＩＭ用パターン６３は、ＤＶＤ解析６２の解析結果として出力されるシミュレーション用パターンである。
【００２２】
図３は、本実施の形態を実現する半導体試験処理の流れを示すフローチャートであり、図４乃至図１１は、データベースの状態を示す図である。
【００２３】
まず、図３のステップＳ３０１において、ネットリスト５１、スキャン試験などＤＶＤ解析を低減したいモードのＳＤＣ５２、およびライブラリ５７をＳＴＡツール６１に読み、スキャンシフト時のＳＤＣ５２でクロック定義している箇所をクロック生成箇所と認識する。
【００２４】
ステップＳ３０２において、半導体チップ内のすべてのＦＦを抽出し、伝播クロックが何ＭＨｚであるかを認識する。
【００２５】
ステップＳ３０３において、クロックドメイン２、３、４毎に、ＦＦの個数をデータベース（ＤＢ）５８に保存する。この時点でのデータベース５８の状態例を図４に示す。さらに、各クロックドメイン２、３、４の中で、クロック遅延値毎に何個のＦＦがあるのかを把握し、データベース５８に付け足し保存する。この時点でのデータベース５８の状態例を図５に示す。
【００２６】
ステップＳ３０４において、各ＦＦに対するクロック遅延値のヒストグラムを作成し、ステップＳ３０５において、それぞれのテストクロック名毎に最頻のクロック遅延値（ピークレイテンシ）とそのクロック名をＤＢ５８に保存する。この時点でのデータベース５８の状態例を図６に示す。例えば、図６に示したデータベース５８において、クロック名xTESTCLKは、２１６６８８個のＦＦが動作しているクロック遅延値４．７[ns]がピークレイテンシとなる。なお、図６以降においてクロック遅延分布は省略しているが図５と同じである。
【００２７】
ステップＳ３０６において、ユーザー側がこれ以上のピーク下降を超えてはいけないという値として、許容電圧下降値をデータベース５８に保存する。
【００２８】
ステップＳ３０７において、ＳＴＡツール６１でＴＷＦを作成し、ステップＳ３０８において、ＤＶＤ解析を実行する。
【００２９】
ステップＳ３０９において、ステップＳ３０８で実行したＤＶＤ解析の結果がステップＳ３０６で設定した許容電圧下降値以内であるか、又は周期の５０％遅延があるか否かを判断する。
【００３０】
許容電圧下降値を超えていない場合（ステップＳ３０９：ＹＥＳ）は、ステップＳ３１０において、データベース５８にＤＶＤ解析がＯＫであるという情報を付与して、クロックスキューは「０」（図６においては全て「０」）というＳＩＭ用パターン６３を生成し、シミュレーション以降の作業、検証６４およびテスター６５に進む。また、周期の５０％を超えた場合は、ＮＧを出して終了する。
【００３１】
他方、許容電圧下降値を超えた場合（ステップＳ３０９：ＮＯ；ただし、１回目）は、ステップＳ３１１において、データベース５８から各クロックドメインで一番多くＦＦを駆動しているクロックドメインを抽出し、ピークレイテンシとそのクロック名を取得する。この時点でのデータベース５８の状態例を図７に示す。例えば、図７に示したデータベース５８の場合、xTESTCLKとなる。
【００３２】
ステップＳ３１２において、ステップＳ３１１で取得したクロック（図７の例では、xTESTCLK）のピークレイテンシと各ＦＦのピークレイテンシとの差分を求め、各々の差分の和（総和）を求める。
【００３３】
ステップＳ３１３において、その和の値が正の場合には、一番多くＦＦを駆動しているクロック以外を、クロック周期の最小値（この場合は５０[ＭＨｚ]）の所定量、例えば５％遅らせる。他方、負の場合には、一番多くＦＦを駆動しているクロックを同様に遅らせる。図７に示した例では、各クロックドメインxTESTCLK、xDBG3_TCK、xDBG2_TCK、xUART_RXD、xDBG1_TCKのピークレイテンシが、それぞれ「４．７」、「５．５」、「６．５」、「３．６」、「５．８」である。よって、各クロックドメインxDBG3_TCK、xDBG2_TCK、xUART_RXD、xDBG1_TCKのピークレイテンシと、クロックドメインxTESTCLKのピークレイテンシとの差分は、5.5-4.7=0.8, 6.5-4.7=1.8, 3.6-4.7=-1.1, 5.8-4.7=1.1となり、その和は0.8+1.8-1.1+1.1=2.6となる。この値「２．６」は、正であるので、xTESTCLK以外を１[ｎｓ]（５０[ＭＨｚ]の５％）遅らせる。すなわち、クロックスキューを「１」にする。
【００３４】
この時点でのデータベース５８の状態例を図８に示す。ただし、データベース５８内におけるクロック遅延分布の情報は、あくまでデザインにおけるクロック遅延情報であるので、外部から入力するクロックを遅らせてもデザイン内のクロック遅延情報に変化はないので、更新されない。同様の理由で、データベース５８内におけるクロックリストの情報もデザイン情報であるため更新はされない。更新されるのは、クロックスキュー情報のみである。
【００３５】
ステップＳ３１４において、クロック周期をデータベース５８から取得し、周期の５％遅延を付け足し、ステップＳ３１５において、遅延をつけたＳＤＣ５２を作成する。
【００３６】
ステップＳ３１６において、ＳＴＡツール６１でデータベース５８の値通りにクロックを遅らせたＴＷＦ５３を生成する。
【００３７】
そして、ステップＳ３０８に戻り、ＤＶＤ解析を実行し、ステップＳ３０９において、ステップＳ３０８で実行したＤＶＤ解析の結果がステップＳ３０６で設定した許容電圧下降値以内であるか、又は周期の５０％遅延があるか否かを判断する。
【００３８】
許容電圧下降値を超えていない場合（ステップＳ３０９：ＹＥＳ）は、ステップＳ３１０において、データベース５８にＤＶＤ解析がＯＫであるという情報を付与して、クロックスキューは「１」というＳＩＭ用パターン６３を生成し、シミュレーション以降の作業、検証６４およびテスター６５に進む。この時点でのデータベース５８の状態例を図９に示す。
【００３９】
他方、許容電圧下降値を超えた場合（ステップＳ３０９：ＮＯ；ただし、２回目）は、ステップＳ３１４において、クロック周期をデータベース５８から取得し、このクロック周期の最小値（この場合は５０[ＭＨｚ]）を更に５％遅らせる。遅らせた事をデータベース５８に保存する。この時点でのデータベース５８の状態例を図１０に示す。図１０に示すように、xTESTCLK以外はクロックスキューが２[ｎｓ]とされてデータベース５８に保存されている。
【００４０】
ステップＳ３１５において、遅延をつけたＳＤＣ５２を作成し、ステップＳ３１６において、ＳＴＡツール６１でデータベース５８の値通りにクロックを遅らせたＴＷＦ５３を生成し、再度ステップＳ３０８に戻り、ＤＶＤ解析を実行する。
【００４１】
同様に、ステップＳ３０９において、ステップＳ３０８で実行したＤＶＤ解析の結果がステップＳ３０６で設定した許容電圧下降値以内であるか、又は周期の５０％遅延があるか否かを判断する。
【００４２】
許容電圧下降値を超えていない場合（ステップＳ３０９：ＹＥＳ）は、ステップＳ３１０において、データベース５８にＤＶＤ解析がＯＫであるという情報を付与して、クロックスキューは「１」というＳＩＭ用パターン６３を生成し、シミュレーション以降の作業、検証６４およびテスター６５に進む。
【００４３】
他方、許容電圧下降値を超えた場合（ステップＳ３０９：ＮＯ；ただし、３回目以降）は、与える遅延値が例えば周期の半分（５０％）になるまで繰り返し実行する。
【００４４】
そして、周期の半分になれば、クロックの周期の最小値（この場合は５０[ＭＨｚ]）の２分の１分遅らせる。このデータベース５８の場合、xTESTCLK以外を１０[ｎｓ]（２０[ｎｓ]／２）遅らせる。この２分の１遅らせた事をデータベース５８に保存する。この時点でのデータベース５８の状態例を図１１に示す。
【００４５】
その後、ＳＴＡツール６１でデータベース５８の値通りにクロックを遅らせたＴＷＦ５３を作成し、ＤＶＤ解析６２を実行する。更に、ピーク下降が超えていない場合は終了して、データベース５８にＤＶＤ解析結果がＯＫであるとういう情報を付与する。そして、クロックスキューをつけたＳＩＭ用パターン６３を作成し、検証６４以降の作業に進む。ＮＧの場合には、外部クロックをずらしても解決しないとして、終了する。
【００４６】
以上のようにして、同時動作するＦＦの数を減らす事で、ＦＦの消費電流による電源ノイズにより、ＦＦ周辺ロジックセルの電圧が動作保障電圧以下に下降する事が軽減され、歩留まり改善につながる。
【００４７】
図１２は、本実施の形態の効果を説明するための図であり、図１３は、従来のＤＶＤ解析の結果を示す図であり、図１４は、本実施の形態のＤＶＤ解析の結果を示す図である。
【００４８】
図１２に示すように、各ＦＦの消費するピーク電流を時間的にずらすことで、半導体チップとしてのピーク電流が抑制される。
【００４９】
これにより、図１３に示すような従来のＤＶＤ解析の結果に比べ、図１４に示すように、半導体チップとしてのピーク電流が抑制されることにより、スキャン試験する際の電源ノイズの増大が抑えられる。
【００５０】
以上、本発明の実施の形態を、図面を参照しながら説明してきたが、上述してきた本発明の実施の形態は、半導体試験装置の一機能としてハードウェアまたはＤＳＰ（Digital Signal Processor）ボードやＣＰＵボードでのファームウェアもしくはソフトウェアにより実現することができる。
【００５１】
また、本発明が適用される半導体試験装置は、その機能が実行されるのであれば、上述の実施の形態に限定されることなく、単体の装置であっても、複数の装置からなるシステムあるいは統合装置であっても、ＬＡＮ、ＷＡＮ等のネットワークを介して処理が行なわれるシステムであってもよいことは言うまでもない。
【００５２】
また、バスに接続されたＣＰＵ、ＲＯＭやＲＡＭのメモリ、入力装置、出力装置、外部記録装置、媒体駆動装置、ネットワーク接続装置で構成されるシステムでも実現できる。すなわち、前述してきた実施の形態のシステムを実現するソフトェアのプログラムを記録したＲＯＭやＲＡＭのメモリ、外部記録装置、可搬記録媒体を、半導体試験装置に供給し、その半導体試験装置のコンピュータがプログラムを読み出し実行することによっても、達成されることは言うまでもない。
【００５３】
この場合、可搬記録媒体等から読み出されたプログラム自体が本発明の新規な機能を実現することになり、そのプログラムを記録した可搬記録媒体等は本発明を構成することになる。
【００５４】
プログラムを供給するための可搬記録媒体としては、例えば、フレキシブルディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、磁気テープ、不揮発性のメモリーカード、ＲＯＭカード、電子メールやパソコン通信等のネットワーク接続装置（言い換えれば、通信回線）を介して記録した種々の記録媒体などを用いることができる。
【００５５】
また、コンピュータ（情報処理装置）がメモリ上に読み出したプログラムを実行することによって、前述した実施の形態の機能が実現される他、そのプログラムの指示に基づき、コンピュータ上で稼動しているＯＳなどが実際の処理の一部または全部を行ない、その処理によっても前述した実施の形態の機能が実現される。
【００５６】
さらに、可搬型記録媒体から読み出されたプログラムやプログラム（データ）提供者から提供されたプログラム（データ）が、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行ない、その処理によっても前述した実施の形態の機能が実現され得る。
【００５７】
すなわち、本発明は、以上に述べた実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の構成または形状を取ることができる。
【符号の説明】
【００５８】
１      半導体集積回路（半導体チップ）
２      第１のクロックドメイン
３      第２のクロックドメイン
４      第３のクロックドメイン
２１、３１、４１  入出力端子
２２〜２５、３１、３２、４１〜４４  フリップフロップ群
５１    ネットリスト
５２    ＳＤＣ（Synopsys Design Constraints）
５３    ＴＷＦ（Timing Window File）
５４    ＤＥＦ（Design Exchange Format）
５５    動作ファイル（Activity file）
５６    ＳＰＥＦ（Standard Parasitic Exchange Format）
５７    ライブラリ（.lib）
５８    データベース（ＤＢ）
６１    ＳＴＡツール
６２    ＤＶＤ（Dynamic Voltage Drop）解析
６３    ＳＩＭ用パターン
６４    検証（Validation）
６５    テスター
【図２】
2014137224.tif 000003
【図３】
2014137224.tif 000004
【図４】
2014137224.tif 000005
【図５】
2014137224.tif 000006
【図６】
2014137224.tif 000007
【図７】
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【図８】
2014137224.tif 000009
【図９】
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【図１０】
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【図１１】
2014137224.tif 000012
【図１２】
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【図１】
2014137224.tif 000014
【図１３】
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【図１４】
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