(57)【要約】【課題】昇圧回路の昇圧レートを高精度に制御する。【解決手段】実施形態に係わる半導体集積回路は、第１の電圧から第２の電圧を生成し、前記第２の電圧を負荷容量Ｃoutに印加する昇圧回路０Ａと、第２の電圧又はそれを分圧した第３の電圧とリファレンス電圧との比較に基づいて昇圧回路０Ａの動作を制限する差動増幅回路１１と、リファレンス電圧を生成するリファレンス電圧生成回路２とを備える。リファレンス電圧生成回路２は、直列接続される可変電流源Ｉ及びキャパシタＣpを備える。可変電流源Ｉから定電流をキャパシタＣｐへ供給することによりリファレンス電圧を線形で変化させ、第２の電圧の変化率をリファレンス電圧の変化率に追従させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電圧から第２の電圧を生成し、前記第２の電圧を負荷容量に印加する昇圧／降圧回路と、前記第２の電圧又はそれを分圧した第３の電圧とリファレンス電圧との比較に基づいて前記昇圧／降圧回路の動作を制限する差動増幅回路と、前記リファレンス電圧を生成するリファレンス電圧生成回路とを具備し、
前記リファレンス電圧生成回路は、直列接続される可変電流源及びキャパシタを備え、
前記可変電流源から定電流をキャパシタへ供給することにより前記リファレンス電圧を線形で変化させ、
前記第２の電圧の変化率を前記リファレンス電圧の変化率に追従させ、かつ、
昇圧／降圧開始から前記第２の電圧が所定値に達するまでの期間、前記リファレンス電圧の変化率を一定に制御する
ことを特徴とする半導体集積回路。
【請求項２】
第１の電圧から第２の電圧を生成し、前記第２の電圧を負荷容量に印加する昇圧／降圧回路と、前記第２の電圧又はそれを分圧した第３の電圧とリファレンス電圧との比較に基づいて前記昇圧／降圧回路の動作を制限する差動増幅回路と、前記リファレンス電圧を生成するリファレンス電圧生成回路とを具備し、
前記リファレンス電圧生成回路は、直列接続される可変電流源及びキャパシタを備え、
前記可変電流源から定電流をキャパシタへ供給することにより前記リファレンス電圧を線形で変化させ、かつ、
前記第２の電圧の変化率を前記リファレンス電圧の変化率に追従させる
ことを特徴とする半導体集積回路。
【請求項３】
前記リファレンス電圧生成回路は、昇圧／降圧開始から前記第２の電圧が所定値に達するまでの期間、前記リファレンス電圧の変化率を一定に制御する請求項２に記載の半導体集積回路。
【請求項４】
前記リファレンス電圧生成回路は、昇圧／降圧開始から前記第２の電圧が所定値に達するまでの期間、前記リファレンス電圧の変化率を可変に制御する請求項２に記載の半導体集積回路。
【請求項５】
複数のプレーンを備えるメモリセルアレイと、前記複数のプレーンのうちの少なくとも１つを選択する選択回路とをさらに具備し、
前記負荷容量は、前記選択回路により選択される前記少なくとも１つのプレーンの数に依存して変化し、かつ、
前記第２の電圧の変化率は、前記負荷容量の変化に依存しない
請求項２に記載の半導体集積回路。
【請求項６】
前記リファレンス電圧生成回路は、複数の動作モードの各々に応じて、前記リファレンス電圧の変化率を制御し、かつ、
前記複数の動作モードは、前記選択回路により選択される前記少なくとも１つのプレーンの数に応じて設定される
請求項２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路に使用される昇圧回路の昇圧レートを一定に保つことは、半導体集積回路の信頼性を確保するうえで欠かせない。しかし、近年では、昇圧回路の昇圧レートを一定に保つことが難しくなってきている。例えば、大容量の不揮発性半導体メモリ回路においては、昇圧回路の出力端子に接続される負荷容量が選択プレーン数に応じて大きく変化する。このような場合、昇圧回路の昇圧レートの高精度な制御が困難となるおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特公平７−３７６０号公報
【特許文献２】特開２００２−２５１８９１号公報
【特許文献３】特開２００９−３０１０８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、昇圧／降圧回路から出力される電圧の上昇レートを高精度に制御する技術を提案する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体集積回路は、第１の電圧から第２の電圧を生成し、前記第２の電圧を負荷容量に印加する昇圧／降圧回路と、前記第２の電圧又はそれを分圧した第３の電圧とリファレンス電圧との比較に基づいて前記昇圧／降圧回路の動作を制限する差動増幅回路と、前記リファレンス電圧を生成するリファレンス電圧生成回路とを備え、前記リファレンス電圧生成回路は、直列接続される可変電流源及びキャパシタを備え、前記可変電流源から定電流をキャパシタへ供給することにより前記リファレンス電圧を線形で変化させ、かつ、前記第２の電圧の変化率を前記リファレンス電圧の変化率に追従させる。
【図面の簡単な説明】
【０００６】
【図１】第１の実施例を示す図。
【図２Ａ】ＶｒｅｆとＶｏｕｔの関係の第１の例を示す図。
【図２Ｂ】ＶｒｅｆとＶｍｏｎを示す図。
【図３Ａ】比較例としてのＶｒｅｆとＶｏｕｔの関係を示す図。
【図３Ｂ】オーバーシュートを示す図。
【図４】ＶｒｅｆとＶｏｕｔの関係の第２の例を示す図。
【図５】第２の実施例を示す図。
【図６】ＶｒｅｆとＶｏｕｔの関係の例を示す図。
【図７】比較例としてのＶｒｅｆとＶｏｕｔの関係を示す図。
【図８】適用例としての不揮発性半導体メモリ回路を示す図。
【図９】リファレンス電圧生成回路の例を示す図。
【図１０】ブロックの例を示す図。
【図１１】第３の実施例を示す図。
【図１２】第３の実施例に係るリファレンス電圧Ｖｒｅｆの制御を示す図。
【図１３】第３の実施例の変形例を示す図。
【図１４】第３の実施例の変形例に係るリファレンス電圧Ｖｒｅｆの制御を示す図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しながら実施形態を説明する。
【０００８】
［概要］  
以下に説明する実施例は、第１の電圧（例えば、内部電源電圧、外部電源電圧など）から第２の電圧（例えば、昇圧電圧／降圧電圧）を生成し、第２の電圧を負荷容量に印加する昇圧／降圧回路を備える半導体集積回路を対象とする。
【０００９】
また、昇圧／降圧回路の動作は、例えば、第２の電圧又はそれを分圧した第３の電圧とリファレンス電圧とを比較する差動増幅回路により制限される。
【００１０】
このような半導体集積回路において、リファレンス電圧を生成するリファレンス電圧生成回路は、直列接続される可変電流源及びキャパシタを備える。そして、可変電流源から定電流をキャパシタへ供給することによりリファレンス電圧を線形で変化させ、かつ、第２の電圧の変化率（昇圧／降圧回路から出力される電圧の上昇レート）をリファレンス電圧の変化率に追従させる。
【００１１】
ここで、第２の電圧の変化率をリファレンス電圧の変化率に追従させるとは、フィードバック電圧としての第２又は第３の電圧が、リファレンス電圧を超える状態となるように、昇圧条件（例えば、リファレンス電圧の変化率、昇圧／降圧回路の電流供給能力、負荷容量など）が設定されることを意味する。
【００１２】
即ち、第２又は第３の電圧がリファレンス電圧を超える状態にあるとき、昇圧／降圧回路の動作は、差動増幅回路により制限され、第２又は第３の電圧は、リファレンス電圧に等しいか、又は、それにほぼ等しい状態を常に維持する。従って、第２の電圧の変化率は、リファレンス電圧の変化率に追従することになる。
【００１３】
尚、本例は、リファレンス電圧の変化率をＣＲ時定数により変化させる技術とは異なる。ＣＲ時定数によりリファレンス電圧の変化率を制御する場合、リファレンス電圧の変化率は、経過時間に対して非線形になる。これに対し、本例では、可変電流源から定電流をキャパシタへ供給することにより、リファレンス電圧を線形で変化させる。
【００１４】
このように、可変電流源を利用してリファレンス電圧を制御することにより、昇圧／降圧回路から出力される電圧の上昇レートを高精度に制御することが可能になる。
【００１５】
例えば、本例によれば、第１のモードで可変電流源から定電流をキャパシタへ供給することにより、昇圧／降圧開始から第２の電圧が目標値に達するまでの期間、リファレンス電圧の変化率を一定に制御することが可能である。また、第２のモードで可変電流源からの電流を変化させることにより、昇圧／降圧開始から第２の電圧が目標値に達するまでの期間、リファレンス電圧の変化率を可変に制御することも可能である。
【００１６】
また、近年、大容量の不揮発性半導体メモリ回路では、メモリセルアレイを複数のプレーンに分割し、これら複数のプレーンのうちの少なくとも１つを動作モードに応じて選択する、といったアーキテクチャが採用される。この場合、昇圧／降圧回路の負荷容量は、選択される少なくとも１つのプレーンの数に依存して変化する。
【００１７】
このような状況において、例えば、選択される少なくとも１つのプレーンの数に応じて複数の動作モードを設定し、これら動作モードの各々に応じて、リファレンス電圧の変化率を制御すれば、昇圧／降圧回路の出力電圧としての第２の電圧の変化率を、負荷容量の変化に依存させずに、例えば、常に一定にすることができる。
【００１８】
［実施例］  
１．  第１の実施例  
図１は、第１の実施例に係る半導体集積回路を示している。
【００１９】
昇圧回路０Ａは、第１の電圧（例えば、内部電源電圧）Ｖｄｄから第２の電圧（出力電圧）Ｖｏｕｔを生成し、第２の電圧Ｖｏｕｔを負荷容量Ｃｏｕｔに印加する。分圧回路３は、第２の電圧Ｖｏｕｔを分圧した第３の電圧（モニタ電圧）Ｖｍｏｎを生成する。差動増幅回路１Ａは、第３の電圧Ｖｍｏｎとリファレンス電圧Ｖｒｅｆとの比較に基づいて昇圧回路０Ａの動作を制限する。
【００２０】
本例では、差動増幅回路１Ａは、第３の電圧Ｖｍｏｎとリファレンス電圧Ｖｒｅｆとを比較するが、これに代えて、分圧回路３を省略し、差動増幅回路１Ａが、第２の電圧Ｖｏｕｔとリファレンス電圧Ｖｒｅｆとを比較するように構成してもよい。
【００２１】
リファレンス電圧生成回路２は、リファレンス電圧Ｖｒｅｆを生成する。リファレンス電圧生成回路２は、直列接続される可変電流源Ｉ及びキャパシタＣpを備え、かつ、リファレンス電圧Ｖｒｅｆの変化率を、可変電流源Ｉから定電流をキャパシタＣｐへ供給することにより制御する。これにより、第２の電圧Ｖｏｕｔの変化率（昇圧レート）をリファレンス電圧の変化率に追従させる。
【００２２】
但し、この追従のためには、既に述べたように、フィードバック電圧としての第３の電圧Ｖｍｏｎが、リファレンス電圧Ｖｒｅｆを超える状態となるように、昇圧条件（例えば、リファレンス電圧Ｖｒｅｆの変化率、昇圧回路０Ａの電流供給能力、負荷容量Ｃｏｕｔなど）を設定する必要がある。
【００２３】
これにより、昇圧レートを高精度に制御することができる。例えば、動作モードに応じて、昇圧回路０Ａの出力端子に接続される負荷容量Ｃｏｕｔが変化しても、動作モードによらず、昇圧レートを一定に保つことができる。
【００２４】
図２Ａ及び図２Ｂは、図１の半導体集積回路において、リファレンス電圧Ｖｒｅｆの変化率と第２の電圧Ｖｏｕｔの変化率との関係の第１の例を示している。
【００２５】
この関係は、可変電流源Ｉからの電流を一定に保つことにより、昇圧開始から第２の電圧（例えば、昇圧電圧）Ｖｏｕｔが目標値に達するまでの期間、リファレンス電圧Ｖｒｅｆの変化率を一定に制御する場合である。横軸は、経過時間を示し、縦軸は、電圧を示す。
【００２６】
同図から明らかなように、リファレンス電圧Ｖｒｅｆの変化率は、一定であり、かつ、リファレンス電圧Ｖｒｅｆは、線形に変化する。また、第２の電圧Ｖｏｕｔは、昇圧開始Ｔｓｔａｒｔから第２の電圧Ｖｏｕｔが目標値に達する時点Ｔｅｎｄまでの期間、リファレンス電圧Ｖｒｅｆによる制限を常に受けている。
【００２７】
即ち、図２Ｂに示すように、第３の電圧Ｖｍｏｎは、リファレンス電圧Ｖｒｅｆを超える状態となるように、昇圧条件（例えば、リファレンス電圧の変化率、昇圧回路の電流供給能力、負荷容量など）が設定される。
【００２８】
この場合、昇圧回路の動作は、差動増幅回路により制限され、第３の電圧Ｖｍｏｎは、リファレンス電圧Ｖｒｅｆに等しいか、又は、それにほぼ等しい状態を常に維持する。従って、第２の電圧Ｖｏｕｔは、目標値に達するまで、リファレンス電圧Ｖｒｅｆに追随して上昇する。
【００２９】
尚、昇圧回路の出力電圧としての第２の電圧Ｖｏｕｔは、例えば、不揮発性半導体メモリ回路においては、書き込み／消去動作の指示を受けてからそれを実行するまでの期間（レイテンシ）内に、目標値に到達する必要がある。
【００３０】
図３Ａ及び図３Ｂは、比較例としてのリファレンス電圧Ｖｒｅｆの変化率と第２の電圧Ｖｏｕｔの変化率との関係の例を示している。
【００３１】
ここで、図３Ａの関係が図２Ａの関係と異なる点は、リファレンス電圧Ｖｒｅｆが一定値であるという点である。
【００３２】
この場合、第２の電圧Ｖｏｕｔは、昇圧開始Ｔｓｔａｒｔから第２の電圧Ｖｏｕｔが目標値に達する時点Ｔｅｎｄまでの期間、リファレンス電圧Ｖｒｅｆによる制限を受けない。第２の電圧Ｖｏｕｔがリファレンス電圧Ｖｒｅｆによる制限を受けるのは、Ｔｅｎｄ以降である。
【００３３】
従って、第２の電圧Ｖｏｕｔの変化率は、昇圧回路の電流供給能力と負荷容量により決定される。昇圧回路の電流供給能力を一定と仮定すると、第２の電圧Ｖｏｕｔの変化率は、負荷容量に応じて変化する。例えば、実線Ａは、昇圧回路の出力端子に接続される負荷容量が大きい場合であり、点線Ｂは、昇圧回路の出力端子に接続される負荷容量が小さい場合である。
【００３４】
また、負荷容量が大きいときは、第２の電圧Ｖｏｕｔが目標値に到達するまでの時間が長く、負荷容量が小さいときは、第２の電圧Ｖｏｕｔが目標値に到達するまでの時間が短い。このような目標値に到達する時期のずれは、半導体集積回路の特性の向上にとっては望ましくない。
【００３５】
また、図３Ｂに示すように、リファレンス電圧Ｖｒｅｆが一定値の場合、第２の電圧Ｖｏｕｔがリファレンス電圧Ｖｒｅｆによる制限を始めるＴｅｎｄにおいて、いわゆるオーバーシュートが発生する。このオーバーシュートは、半導体集積回路内の素子、例えば、ＦＥＴ（メモリセルを含む）のゲート絶縁膜に意図しない大きな電圧ストレスを発生させ、これが素子の破壊などの不良化の原因となる。
【００３６】
これに対し、図２Ａ及び図２Ｂに示すように、第２の電圧Ｖｏｕｔを、目標値に達するまで、リファレンス電圧Ｖｒｅｆに追随させれば、このような目標値に到達する時期のずれや、オーバーシュートなどの問題を解消できる。
【００３７】
図４は、図１の半導体集積回路において、リファレンス電圧Ｖｒｅｆの変化率と第２の電圧Ｖｏｕｔの変化率との関係の第２の例を示している。
【００３８】
この関係は、可変電流源Ｉからの電流を変化させることにより、昇圧開始から第２の電圧（例えば、昇圧電圧）Ｖｏｕｔが目標値に達するまでの期間、リファレンス電圧Ｖｒｅｆの変化率を可変に制御する場合である。横軸は、経過時間を示し、縦軸は、電圧を示す。
【００３９】
同図から明らかなように、第２の電圧Ｖｏｕｔは、昇圧開始Ｔｓｔａｒｔから第２の電圧Ｖｏｕｔが目標値に達する時点Ｔｅｎｄまでの期間、リファレンス電圧Ｖｒｅｆによる制限を常に受けている。
【００４０】
この制限は、第３の電圧Ｖｍｏｎが、リファレンス電圧Ｖｒｅｆを超える状態となるように、昇圧条件（例えば、リファレンス電圧の変化率、昇圧回路の電流供給能力、負荷容量など）を設定することにより発生する。
【００４１】
この場合、昇圧回路の動作は、差動増幅回路により制限され、第３の電圧Ｖｍｏｎは、リファレンス電圧Ｖｒｅｆに等しいか、又は、それにほぼ等しい状態を常に維持する。従って、第２の電圧Ｖｏｕｔは、目標値に達するまで、リファレンス電圧Ｖｒｅｆに追随して上昇する。
【００４２】
本例では、ＴｓｔａｒｔからＴｅｎｄまでの期間を４区間Ｓ１，Ｓ２，Ｓ３，Ｓ４に分け、リファレンス電圧Ｖｒｅｆの変化率を、これらの区間Ｓ１，Ｓ２，Ｓ３，Ｓ４で変化させる。例えば、区間Ｓ１，Ｓ３，Ｓ４のリファレンス電圧Ｖｒｅｆの変化率の関係を、Ｓ３＞Ｓ１＞Ｓ４とする。また、区間Ｓ２でのリファレンス電圧Ｖｒｅｆの変化率を零とする。
【００４３】
ここで、リファレンス電圧Ｖｒｅｆの変化率は、各区間において、一定であり、かつ、各区間において、リファレンス電圧Ｖｒｅｆは、線形に変化する。また、リファレンス電圧Ｖｒｅｆの変化率を変えるタイミングは、タイマー回路などで管理する。
【００４４】
これら各区間ごとに異なるリファレンス電圧Ｖｒｅｆの変化率は、可変電流源Ｉからの電流値を細かく制御することにより実現可能である。
【００４５】
尚、昇圧回路の出力電圧としての第２の電圧Ｖｏｕｔは、例えば、不揮発性半導体メモリ回路においては、書き込み／消去動作の指示を受けてからそれを実行するまでの期間（レイテンシ）内に、目標値に到達する必要がある。
【００４６】
以上、図２Ａ、図２Ｂ、及び、図４から明らかなように、本例によれば、昇圧開始から第２の電圧（例えば、昇圧電圧）Ｖｏｕｔが目標値に達するまでの期間、リファレンス電圧Ｖｒｅｆの変化率を高精度に制御することができる。
【００４７】
上述の第１の実施例は、昇圧回路について述べたが、降圧回路についても同様のことが言える。降圧回路の詳細については、第２の実施例で述べる。
【００４８】
２．  第２の実施例  
図５は、第２の実施例に係る半導体集積回路を示している。
【００４９】
昇圧回路０Ａは、第１の電圧（例えば、内部電源電圧）Ｖｄｄから第２の電圧（出力電圧）Ｖｏｕｔを生成し、第２の電圧Ｖｏｕｔを負荷容量Ｃｏｕｔに印加する。降圧回路０Ｂは、第１の電圧（例えば、外部電源電圧）Ｖｅｘｔから第２の電圧（出力電圧）Ｖｏｕｔを生成し、第２の電圧Ｖｏｕｔを負荷容量Ｃｏｕｔに印加する。
【００５０】
内部電源電圧Ｖｄｄとしての第１の電圧は、例えば、５Ｖ以下の電圧であり、この場合、第２の電圧Ｖｏｕｔの目標値は、書き込み電圧などの２０Ｖ以上の高電圧である。外部電源電圧Ｖｅｘｔとしての第１の電圧は、例えば、１０Ｖ以上の電圧であり、この場合、第２の電圧Ｖｏｕｔの目標値は、例えば、読み出し電圧などの５Ｖ以下の低電圧である。
【００５１】
分圧回路３は、第２の電圧Ｖｏｕｔを分圧した第３の電圧（モニタ電圧）Ｖｍｏｎを生成する。差動増幅回路１Ａは、第３の電圧Ｖｍｏｎとリファレンス電圧Ｖｒｅｆとの比較に基づいて昇圧回路０Ａの動作を制限する。また、差動増幅回路１Ｂは、第３の電圧Ｖｍｏｎとリファレンス電圧Ｖｒｅｆとの比較に基づいて降圧回路０Ｂの動作を制限する。
【００５２】
本例では、差動増幅回路１Ａ，１Ｂは、第３の電圧Ｖｍｏｎとリファレンス電圧Ｖｒｅｆとを比較するが、これに代えて、分圧回路３を省略し、差動増幅回路１Ａ，１Ｂが、第２の電圧Ｖｏｕｔとリファレンス電圧Ｖｒｅｆとを比較するように構成してもよい。
【００５３】
リファレンス電圧生成回路２は、リファレンス電圧Ｖｒｅｆを生成する。リファレンス電圧生成回路２は、直列接続される可変電流源Ｉ及びキャパシタＣpを備え、かつ、リファレンス電圧Ｖｒｅｆの変化率を、可変電流源Ｉから定電流をキャパシタＣｐへ供給することにより制御する。これにより、第２の電圧Ｖｏｕｔの変化率（昇圧レート）をリファレンス電圧の変化率に追従させる。
【００５４】
但し、この追従のためには、フィードバック電圧としての第３の電圧Ｖｍｏｎが、リファレンス電圧Ｖｒｅｆを超える状態となるように、昇圧条件（例えば、リファレンス電圧Ｖｒｅｆの変化率、昇圧回路０Ａの電流供給能力、負荷容量Ｃｏｕｔなど）を設定する。
【００５５】
また、フィードバック電圧としての第３の電圧Ｖｍｏｎが、リファレンス電圧Ｖｒｅｆを下回る状態となるように、降圧条件（例えば、リファレンス電圧Ｖｒｅｆの変化率、昇圧回路０Ａの電流供給能力、負荷容量Ｃｏｕｔなど）を設定する。
【００５６】
これにより、昇圧／降圧回路から出力される電圧の上昇レートを高精度に制御することができる。例えば、動作モードに応じて、昇圧回路０Ａ又は降圧回路０Ｂの出力端子に接続される負荷容量Ｃｏｕｔが変化しても、動作モードによらず、昇圧レートを一定に保つことができる。
【００５７】
図６は、図５の半導体集積回路において、リファレンス電圧Ｖｒｅｆの変化率と第２の電圧Ｖｏｕｔの変化率との関係の例を示している。
【００５８】
この関係は、可変電流源Ｉからの電流を変化させることにより、昇圧開始から第２の電圧（例えば、昇圧電圧）Ｖｏｕｔが目標値に達するまでの期間、リファレンス電圧Ｖｒｅｆの変化率を一定に制御する場合である。横軸は、経過時間を示し、縦軸は、電圧を示す。
【００５９】
同図から明らかなように、リファレンス電圧Ｖｒｅｆの変化率は、一定であり、かつ、リファレンス電圧Ｖｒｅｆは、線形に変化する。また、第２の電圧Ｖｏｕｔは、昇圧／降圧開始Ｔｓｔａｒｔから第２の電圧Ｖｏｕｔが目標値に達する時点Ｔｅｎｄまでの期間、リファレンス電圧Ｖｒｅｆによる制限を常に受けている。
【００６０】
即ち、上述の第１の実施例と同様に、第３の電圧Ｖｍｏｎは、リファレンス電圧Ｖｒｅｆを超える状態となるように、昇圧条件（例えば、リファレンス電圧の変化率、昇圧回路の電流供給能力、負荷容量など）が設定される。
【００６１】
この場合、昇圧回路の動作は、差動増幅回路により制限され、第３の電圧Ｖｍｏｎは、リファレンス電圧Ｖｒｅｆに等しいか、又は、それにほぼ等しい状態を常に維持する。従って、第２の電圧Ｖｏｕｔは、目標値に達するまで、リファレンス電圧Ｖｒｅｆに追随して上昇する。
【００６２】
ここで、昇圧回路０Ａを駆動する電源電圧は、第１の電圧（例えば、内部電源電圧Ｖｄｄ）である。また、降圧回路０Ｂを駆動する電源電圧は、第１の電圧（例えば、外部電源電圧Ｖｅｘｔ）である。つまり、昇圧回路０Ａと降圧回路０Ｂの異なる点は、それらを駆動する電源電圧の値が異なるという点にある。降圧回路０Ｂも、昇圧動作を行っているが、駆動電源としての第１の電圧（例えば、外部電源電圧Ｖｅｘｔ）よりも低い電圧を出力するという意味で、ここでは、降圧回路という言葉を使うものとする。
【００６３】
本例によれば、図６から明らかなように、昇圧回路０Ａの出力電圧としての第２の電圧Ｖｏｕｔの昇圧レートａ、及び、降圧回路０Ｂの出力電圧としての第２の電圧Ｖｏｕｔの昇圧レートｂは、それぞれ、リファレンス電圧Ｖｒｅｆの変化率に追従するため、同じにすることができる。
【００６４】
このように、本例によれば、昇圧／降圧開始から第２の電圧（例えば、昇圧電圧）Ｖｏｕｔが目標値に達するまでの期間、リファレンス電圧Ｖｒｅｆの変化率を高精度に制御することができる。
【００６５】
尚、昇圧回路の出力電圧としての第２の電圧Ｖｏｕｔは、例えば、不揮発性半導体メモリ回路においては、書き込み／消去動作の指示を受けてからそれを実行するまでの期間（レイテンシ）内に、目標値に到達する必要がある。
【００６６】
図７は、比較例としてのリファレンス電圧Ｖｒｅｆの変化率と第２の電圧Ｖｏｕｔの変化率との関係の例を示している。
【００６７】
ここで、図７の関係が図６の関係と異なる点は、リファレンス電圧Ｖｒｅｆが一定値であるという点である。
【００６８】
この場合、第２の電圧Ｖｏｕｔは、昇圧／降圧開始Ｔｓｔａｒｔから第２の電圧Ｖｏｕｔが目標値に達する時点Ｔｅｎｄまでの期間、リファレンス電圧Ｖｒｅｆによる制限を受けない。第２の電圧Ｖｏｕｔがリファレンス電圧Ｖｒｅｆによる制限を受けるのは、Ｔｅｎｄ以降である。
【００６９】
従って、第２の電圧Ｖｏｕｔの変化率は、昇圧回路の電流供給能力と負荷容量により決定される。昇圧回路の電流供給能力を一定と仮定すると、第２の電圧Ｖｏｕｔの変化率は、負荷容量に応じて変化する。
【００７０】
例えば、昇圧回路の昇圧レート（変化率）ａに関して、実線Ａは、昇圧回路の出力端子に接続される負荷容量が大きい場合であり、点線Ｂは、昇圧回路の出力端子に接続される負荷容量が小さい場合である。即ち、負荷容量が大きいときは、第２の電圧Ｖｏｕｔが目標値に到達するまでの時間が長く、負荷容量が小さいときは、第２の電圧Ｖｏｕｔが目標値に到達するまでの時間が短い。
【００７１】
また、例えば、降圧回路の昇圧レート（変化率）ｂに関して、実線Ａは、降圧回路の出力端子に接続される負荷容量が大きい場合であり、点線Ｂは、降圧回路の出力端子に接続される負荷容量が小さい場合である。即ち、負荷容量が大きいときは、第２の電圧Ｖｏｕｔが目標値に到達するまでの時間が長く、負荷容量が小さいときは、第２の電圧Ｖｏｕｔが目標値に到達するまでの時間が短い。
【００７２】
このような目標値に到達する時期のずれは、半導体集積回路の特性の向上にとっては望ましくない。
【００７３】
また、リファレンス電圧Ｖｒｅｆが一定値の場合、第２の電圧Ｖｏｕｔがリファレンス電圧Ｖｒｅｆによる制限を始めるＴｅｎｄにおいて、いわゆるオーバーシュートが発生する。このオーバーシュートは、半導体集積回路内の素子、例えば、ＦＥＴ（メモリセルを含む）のゲート絶縁膜に意図しない大きな電圧ストレスを発生させ、これが素子の破壊などの不良化の原因となる。
【００７４】
これに対し、図６に示すように、第２の電圧Ｖｏｕｔを、目標値に達するまで、リファレンス電圧Ｖｒｅｆに追随させれば、このような目標値に到達する時期のずれや、オーバーシュートなどの問題を解消できる。
【００７５】
以上、本例によれば、昇圧／降圧開始から第２の電圧（例えば、昇圧電圧）Ｖｏｕｔが目標値に達するまでの期間、リファレンス電圧Ｖｒｅｆの変化率を高精度に制御することができる。
【００７６】
３．  第３の実施例  
第３の実施例は、第１及び第２の実施例と比べて、リファレンス電圧Ｖｒｅｆの生成及び制御方法が異なる。
【００７７】
第１及び第２の実施例は、リファレンス電圧Ｖｒｅｆの上昇を制御する機能が無いので、リファレンス電圧Ｖｒｅｆは、内部電源電圧Ｖｄｄまで上昇する。
【００７８】
これに対し、第３の実施例は、リファレンス電圧Ｖｒｅｆの上昇を制御する機能が有るので、リファレンス電圧Ｖｒｅｆの上昇を、内部電源電圧Ｖｄｄよりも小さい電圧値で止めることができる。
【００７９】
その他の点は、第１及び第２の実施例と同じであるため、その詳細な説明については省略する。
【００８０】
図１１は、第３の実施例に係る半導体集積回路を示している。
【００８１】
第３の実施例に係る半導体集積回路は、リファレンス電圧生成回路２、及び、リファレンス電圧制御回路５を備える。
【００８２】
リファレンス電圧制御回路５は、オペアンプ１Ｃとロジック回路Ｌを備える。リファレンス電圧制御回路５は、オペアンプ（差動増幅器）１Ｃにおいて、リファレンス電圧Ｖｒｅｆとリファレンス電圧の基準電圧Ｖｒｅｆｏとの比較に基づいて、検知（ＦＬＡＧ）信号を生成する。
【００８３】
検知（ＦＬＡＧ）信号は、ロジック回路Ｌに入力され、スイッチゲート信号として出力される。ただし、ロジック回路Ｌは、省略可能である。
【００８４】
スイッチゲート信号は、リファレンス電圧生成回路２に供給される。
【００８５】
リファレンス電圧生成回路２は、直列接続される可変電流源Ｉ、スイッチトランジスタ及びキャパシタＣpを備える。スイッチゲート信号は、インバーターを介して、スイッチトランジスタのゲート電極に入力される。また、可変電流源Ｉは、電流値調整信号φＡを用いて制御する。
【００８６】
図１２は、第３の実施例に係るリファレンス電圧Ｖｒｅｆの制御を示している。横軸は、経過時間を示し、縦軸は、電圧及び電流を示す。
【００８７】
同図から明らかなように、リファレンス電圧Ｖｒｅｆの変化率は、一定であり、かつ、リファレンス電圧Ｖｒｅｆは、線形に変化する。また、リファレンス電圧Ｖｒｅｆは、昇圧開始Ｔｓｔａｒｔからリファレンス電圧の基準電圧Ｖｒｅｆｏに達する時点Ｔｅｎｄまでの期間、リファレンス電圧Ｖｒｅｆは、検知(ＦＬＡＧ)信号によるＯＮ電流Ｉ１の供給を受けて、上昇する。
【００８８】
尚、リファレンス電圧は、例えば、不揮発性半導体メモリ回路においては、書き込み／消去動作の指示を受けてからそれを実行するまでの期間（レイテンシ）内に、リファレンス電圧の基準電圧に到達する必要がある。
【００８９】
ここで、リファレンス電圧の基準電圧Ｖｒｅｆｏは、内部電源電圧Ｖｄｄよりも小さい電圧値である。リファレンス電圧の基準電圧Ｖｒｅｆｏは、元々、メモリチップに備わる基準電圧生成回路（例えば、バンドギャップリファレンス）で生成される。
【００９０】
例えば、スイッチトランジスタがＰＭＯＳの場合、リファレンス電圧Ｖｒｅｆは以下のように制御される。
【００９１】
リファレンス電圧Ｖｒｅｆがリファレンス電圧の基準電圧Ｖｒｅｆｏよりも小さい電圧値の場合、検知（ＦＬＡＧ）信号はハイ（Ｈ）である。つまり、Ｖｒｅｆ＜Ｖｒｅｆｏの時、ＦＬＡＧ（Ｈ）である。検知（ＦＬＡＧ）信号は、インバーターを介して、ハイからロウへ変換され、スイッチトランジスタのゲート電極に入力される。この時、スイッチトランジスタがＯＮとなり、可変電流源Ｉから定電流Ｉ１（ＯＮ電流）がキャパシタＣｐに供給される。よって、リファレンス電圧は上昇する。
【００９２】
リファレンス電圧Ｖｒｅｆがリファレンス電圧の基準電圧Ｖｒｅｆｏと同じ電圧値、または、大きい場合、ＦＬＡＧ信号はロウ（Ｌ）である。つまり、Ｖｒｅｆ≧Ｖｒｅｆｏの時、ＦＬＡＧ（Ｌ）である。検知（ＦＬＡＧ）信号は、インバーターを介して、ロウからハイへ変換され、スイッチトランジスタのゲート電極に入力される。この時、スイッチトランジスタは、ＯＦＦとなる。定電流Ｉ１（ＯＮ電流）がキャパシタＣｐに供給されないので、リファレンス電圧の上昇は、止まる。
【００９３】
このように、第３の実施例によれば、リファレンス電圧Ｖｒｅｆの上昇をリファレンス電圧の基準電圧Ｖｒｅｆｏによって制限することで、リファレンス電圧Ｖｒｅｆが内部電源電圧Ｖｄｄに達する前に、リファレンス電圧Ｖｒｅｆの上昇を止めることができる。
【００９４】
図１３は、第３の実施例の変形例を示す図である。
【００９５】
リファレンス電圧は、リファレンス電圧の基準電圧Ｖｒｅｆｏを分圧した電圧値Ｖｒｅｆ２に制限される。
【００９６】
第３の実施例の場合、リファレンス電圧の基準電圧Ｖｒｅｆｏの電圧値が一定であるため、リファレンス電圧Ｖｒｅｆの変化率を、電圧に応じて途中で変えられない。
【００９７】
これに対し、第３の実施例の変形例は、リファレンス電圧の基準電圧Ｖｒｅｆｏを分圧することで、リファレンス電圧の基準電圧Ｖｒｅｆｏの電圧値を分圧比率によって変化させることができる。そのため、途中でリファレンス電圧Ｖｒｅｆの変化率を電圧に応じて変えることができる。
【００９８】
その他の点は、第３の実施例と同じであるため、その詳細な説明については省略する。
【００９９】
図１３は、第３の実施例の変形例に係る半導体集積回路を示している。
【０１００】
第３の実施例の変形例に係る半導体集積回路は、リファレンス電圧生成回路２、リファレンス電圧制御回路５、及び、リファレンス電圧の基準電圧Ｖｒｅｆｏを分圧する回路６を備える。
【０１０１】
リファレンス電圧の基準電圧Ｖｒｅｆｏを分圧する回路６は、トランジスタ（例えば、ＰＭＯＳ）と、オペアンプ１Ｄと、分圧回路７を備える。分圧回路７は、分圧比率調整信号φＢによって調整される。
【０１０２】
トランジスタのソース／ドレイン電極のうち、どちらか一端は、内部電源電圧Ｖｄｄに接続され、他端は、分圧回路７に接続される。また、トランジスタのゲート電極は、オペアンプ１Ｄに接続される。
【０１０３】
オペアンプ１Ｄは、リファレンス電圧の基準電圧Ｖｒｅｆｏと、トランジスタの出力電圧との比較に基づき、トランジスタのゲート電極にゲート信号を入力する。
【０１０４】
トランジスタの出力電圧の一部は、分圧回路７によって分圧され（分圧電圧Ｖｒｅｆ２）、リファレンス電圧制御回路５のオペアンプ１Ｃに入力される。
【０１０５】
リファレンス電圧制御回路５のオペアンプ１Ｃは、分圧電圧Ｖｒｅｆ２とリファレンス電圧Ｖｒｅｆとの比較に基づき、検知（ＦＬＡＧ）信号を出力する。
【０１０６】
この検知（ＦＬＡＧ）信号によって、リファレンス電圧生成回路２のスイッチトランジスタをＯＮ、ＯＦＦする。
【０１０７】
スイッチトランジスタのＯＮ、ＯＦＦによって、リファレンス電圧の上昇を制御する。
【０１０８】
図１４は、第３の実施例の変形例に係るリファレンス電圧Ｖｒｅｆの制御を示す図である。
【０１０９】
リファレンス電圧Ｖｒｅｆが、分圧電圧Ｖｒｅｆ２よりも小さい場合、スイッチトランジスタがＯＮとなり、リファレンス電圧Ｖｒｅｆは上昇する。しかし、リファレンス電圧Ｖｒｅｆが、分圧電圧Ｖｒｅｆ２と同じか大きい場合、スイッチトランジスタがＯＦＦとなり、リファレンス電圧Ｖｒｅｆの上昇は止まる。
【０１１０】
また、タイマー回路によって、リファレンス電圧Ｖｒｅｆの変化率を変えるタイミングを管理すれば、リファレンス電圧Ｖｒｅｆの変化率を時間に応じて途中で変えることができる。
【０１１１】
［適用例］  
上述の実施形態は、半導体集積回路、全般に適用できる。
【０１１２】
以下では、複数のプレーンを備えるメモリセルアレイと、複数のプレーンのうちの少なくとも１つを選択する選択回路とを備える不揮発性半導体メモリ回路に、上述の実施例を適用した場合の例を説明する。
【０１１３】
このような不揮発性半導体メモリ回路では、昇圧／降圧回路の出力端子に接続される負荷容量が、選択回路により選択される少なくとも１つのプレーンの数（動作モード）に依存して変化する。この場合に、上述の実施形態を適用すれば、不揮発性半導体メモリ回路の信頼性を向上させることができる。
【０１１４】
尚、複数のプレーンの各々が、電荷蓄積層及び制御ゲート電極を有するメモリセルと、制御ゲート電極に接続されるワード線とを備えるとき、昇圧／降圧回路の出力端子に接続される負荷容量は、選択回路により選択される少なくとも１つのプレーン内のワード線に発生する寄生容量が主となる。
【０１１５】
図８は、不揮発性半導体メモリ回路を示している。
【０１１６】
メモリセルアレイ１１は、複数のプレーンPlane <0>〜Plane <3>を備える。また、各プレーンPlane<0:3>は、複数のブロックBlock 0〜Block nを備える。ビット線制御回路１２は、メモリセルアレイ１１内のビット線の電圧を制御する。カラムデコーダ１３は、例えば、複数のプレーンPlane <0>〜Plane <3>のうちの１つを選択する。
【０１１７】
データ入出力バッファ１４は、入出力データのバッファとして機能し、データ入出力端子１５は、入出力データのインターフェイスとして機能する。ここで、入出力データは、コマンドＣＯＭ、アドレスＡＤＤ、ファイルデータＤＴなどを含む。
【０１１８】
ワード線制御回路１６は、例えば、複数のプレーンPlane <0>〜Plane <3>のうち、選択された少なくとも１つのプレーン内の複数のワード線の電圧を制御する。
【０１１９】
電圧発生回路１７は、上述の実施例に係わる昇圧／降圧回路を含む。電圧発生回路１７は、例えば、複数のプレーンPlane <0>〜Plane <3>のうち、選択された少なくとも１つのプレーン内の複数のワード線に印加する所定の電圧を発生する。
【０１２０】
例えば、書き込み動作時には、選択された少なくとも１つのプレーン内の選択されたワード線に印加する書き込み電圧を発生し、読み出し動作時には、選択された少なくとも１つのプレーン内の選択されたワード線に印加する読み出し電圧を発生する。
【０１２１】
クロック発生回路１８は、電圧発生回路１７の動作を制御するクロック信号ＣＬＫＡ，ＣＬＫＢを発生する。電圧発生回路１７は、例えば、チャージポンプ回路であり、チャージポンプ回路は、クロック信号ＣＬＫＡ，ＣＬＫＢにより制御される。
【０１２２】
制御回路１９は、メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、ワード線制御回路１６、及び、電圧発生回路１７の動作を制御する。
【０１２３】
このような不揮発性半導体メモリ回路において、制御回路１９は、例えば、動作モードに応じて、電圧発生回路１７の動作を制御する。
【０１２４】
例えば、複数のプレーンPlane <0>〜Plane <3>の全てが選択される動作モードでは、制御回路１９は、複数のプレーンPlane <0>〜Plane <3>の全てが選択されたときの負荷容量Ｃｏｕｔ（＝Ｃｍａｘ）に基づいて、上述の実施例に示す図１及び図５のリファレンス電圧生成回路２の動作を制御する。
【０１２５】
また、例えば、複数のプレーンPlane <0>〜Plane <3>のうちの１つが選択される動作モードでは、制御回路１９は、複数のプレーンPlane <0>〜Plane <3>のうちの１つが選択されたときの負荷容量Ｃｏｕｔ（＝Ｃｍｉｎ）に基づいて、上述の実施例に示す図１及び図５のリファレンス電圧生成回路２の動作を制御する。
【０１２６】
また、予め、動作モードに応じたリファレンス電圧生成回路２の制御方法をプログラムしておき、制御回路１９は、このプログラムに基づいて、上述の実施例に示す図１及び図５のリファレンス電圧生成回路２の動作を制御することもできる。
【０１２７】
図９は、リファレンス電圧生成回路２の例を示している。
【０１２８】
可変電流源Ｉは、カレントミラー回路により構成される。この回路の特徴は、可変電流源Ｉの電流値を、ＮチャネルＦＥＴ  ＱＮのゲートに印加するバイアス電圧Ｖｂｉａｓの値により制御する点にある。
【０１２９】
バイアス電圧Ｖｂｉａｓは、バイアス発生回路４により生成される。バイアス電圧発生回路４は、例えば、図８の制御回路１９からの制御信号ＣＮＴに基づき、バイアス電圧Ｖｂｉａｓの値を制御する。これにより、可変電流源Ｉの電流値を変化させ、リファレンス電圧Ｖｒｅｆの変化率を制御する。
【０１３０】
図１０は、図８のブロックの構成例を示している。
【０１３１】
１つのブロックBlockは、メモリセルユニットＭＵを備える。メモリセルユニットＭＵは、直列接続される複数のメモリセルＭＴを有するＮＡＮＤストリングと、ＮＡＮＤストリングの両端に１つずつ接続される合計２つの選択トランジスタＳＴ１，ＳＴ２とを備える。
【０１３２】
複数のメモリセルＭＴは、電荷蓄積層及び制御ゲート電極を有するフラッシュメモリセルであり、制御ゲート電極は、ワード線ＷＬ０〜ＷＬ３１のうちの１つに接続される。選択トランジスタＳＴ１，ＳＴ２のゲート電極は、選択ゲート線ＳＧＳ，ＳＧＤに接続される。
【０１３３】
メモリセルユニットＭＵの一端は、ビット線ＢＬに接続され、他端は、ソース線ＳＬに接続される。
【０１３４】
［むすび］  
以上、実施形態によれば、昇圧／降圧回路から出力される電圧の上昇レートを高精度に制御することができる。
【０１３５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３６】
Ｖｒｅｆ：  リファレンス電圧、  Ｖｏｕｔ：  第２の電圧、  Ｖｍｏｎ：  第３の電圧、  Ｃｏｕｔ：  負荷容量、  ０Ａ：  昇圧回路、  ０Ｂ：  降圧回路、１Ａ，１Ｂ：  差動増幅回路、  ２：  リファレンス電圧生成回路、  ３：  分圧回路、  ４：  バイアス発生回路。
【図１】
2014187838.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2014187838.tif 000014
【図１１】
2014187838.tif 000015
【図１２】
2014187838.tif 000016
【図１３】
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【図１４】
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