(57)【要約】【課題】積層ポリシリコン膜のグレイン成長を抑制すること【解決手段】実施形態に係る半導体装置の製造方法は、基板１０上に、第１のポリシリコン膜２１を形成し、第１のポリシリコン膜２１の表面に層間酸化層２２を形成し、第１のポリシリコン膜２１の上に、層間酸化層２２と接する第２のポリシリコン膜２３を形成し、第２のポリシリコン膜２３が形成された後、窒素を含むガス雰囲気中で、第１及び第２のポリシリコン膜の成膜温度より高い温度でアニールするものである。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上に、第１のポリシリコン膜を形成し、
前記第１のポリシリコン膜の表面に酸化層を形成し、
前記第１のポリシリコン膜の上に、前記酸化層と接する第２のポリシリコン膜を形成し、
前記第２のポリシリコン膜が形成された後、窒素を含むガス雰囲気中で、前記第１及び第２のポリシリコン膜の成膜温度より高い温度でアニールする、
半導体装置の製造方法。
【請求項２】
前記窒素を含むガス雰囲気中でのアニールが大気圧程度、又は大気圧以上の圧力で行われている請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２のポリシリコン膜が形成された後の最初のアニール工程で、前記窒素を含むガス雰囲気でアニールを行う請求項１に記載の半導体装置の製造方法。
【請求項４】
前記窒素を含むガス雰囲気中でアニールする工程が、前記第２のポリシリコン膜を形成した後の最高温度の工程となっている請求項１に記載の半導体装置の製造方法。
【請求項５】
前記窒素を含むガス雰囲気中でアニールした後、前記第２のポリシリコン膜に不純物を導入し、
前記不純物が導入された前記第２のポリシリコン膜をアニールする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記不純物が導入された前記第２のポリシリコン膜のアニールは、前記窒素を含むガス雰囲気中でのアニールよりも低い温度で行われる請求項５に記載の半導体装置の製造方法。
【請求項７】
前記窒素を含むガスが、Ｎ２ガス、ＮＯガス、又はＮ２Ｏガスを含んでいる請求項１に記載の半導体装置の製造方法。
【請求項８】
前記第１のポリシリコン膜がゲート絶縁膜の上に形成され、
前記第１のポリシリコン膜、及び前記第２のポリシリコン膜を含む積層ポリシリコン膜が、トランジスタのゲートとなっている請求項１に記載の半導体装置の製造方法。
【請求項９】
前記半導体装置が、浮遊ゲート型トランジスタであり、
前記浮遊ゲート型トランジスタの制御ゲート、及び浮遊ゲートの少なくとも一方が、前記積層ポリシリコン膜である請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記半導体装置が、スプリットゲート型トランジスタであり、
前記スプリットゲート型トランジスタの制御ゲートが、前記積層ポリシリコン膜である請求項８に記載の半導体装置の製造方法。
【請求項１１】
基板上に、第１のポリシリコン膜を形成し、
前記第１のポリシリコン膜の表面に酸化層を形成し、
前記第１のポリシリコン膜の上に、前記酸化層と接する第２のポリシリコン膜を形成し、
前記第２のポリシリコン膜が形成された後、大気圧程度、又は大気圧以上の窒素を含むガス雰囲気中で前記第１及び第２のポリシリコン膜をアニールする、
半導体装置の製造方法。
【請求項１２】
前記第２のポリシリコン膜が形成された後の最初のアニール工程で、前記窒素を含むガス雰囲気中でアニールを行う請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記窒素を含むガス雰囲気中でのアニールは、前記第２のポリシリコン膜の成膜温度よりも高い温度でアニールする請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記窒素を含むガス雰囲気中でアニールした後、前記第２のポリシリコン膜に不純物を導入し、
前記不純物が導入された前記第２のポリシリコン膜をアニールする請求項１１に記載の半導体装置の製造方法。
【請求項１５】
前記不純物が導入された前記第２のポリシリコン膜のアニールは、前記窒素を含むガス雰囲気中でのアニールよりも低い温度で行われる請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記窒素を含むガスが、Ｎ２ガス、ＮＯガス、又はＮ２Ｏガスを含んでいる請求項１１に記載の半導体装置の製造方法。
【請求項１７】
前記第１のポリシリコン膜がゲート絶縁膜の上に形成され、
前記第１のポリシリコン膜、及び前記第２のポリシリコン膜を含む積層ポリシリコン膜が、トランジスタのゲートとなっている請求項１１に記載の半導体装置の製造方法。
【請求項１８】
前記半導体装置が、浮遊ゲート型トランジスタであり、
前記浮遊ゲート型トランジスタの制御ゲート、及び浮遊ゲートの少なくとも一方が、前記積層ポリシリコン膜である請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記半導体装置が、スプリットゲート型トランジスタであり、
前記スプリットゲート型トランジスタの制御ゲートが、前記積層ポリシリコン膜である請求項１７に記載の半導体装置の製造方法。
【請求項２０】
基板と、
前記基板の上に設けられ、表面に窒素を含む酸化層を有する第１のポリシリコン膜と、
前記第１のポリシリコン膜の上に、前記酸化層と接するように設けられた第２のポリシリコン膜と、を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）製品全般に用いられるロジック回路用ＭＯＳ（Metal Oxide Semiconductor）トランジスタは、現在２８ｎｍ〜２２ｎｍ世代のテクノロジノードのものが最先端デバイスとして量産されている。１００ｎｍ以下の世代から、ゲート電極として用いられるポリシリコン電極のグレインサイズと同等の線幅となり、グレインに起因した平面ラフネスによるリソグラフィ精度の悪化やドライエッチング後のラインエッジラフネスといった微細加工技術への影響が無視できなくなっている。
【０００３】
特許文献１、２には、ポリシリコン膜を有する半導体装置の製造方法が開示されている。特許文献１、２はポリシリコン膜を複数回に分けて形成する方法が開示している。さらに、特許文献１の製造方法は、第１のポリシリコン膜を成膜する工程と第２のポリシリコン膜を成膜する工程の間に、酸素を含むガスを供給している。第１のポリシリコン膜に酸素を接触させることによって、ポリシリコン膜の結晶の成長を停止している。酸素を含むガスとしては、Ｏ２ガス、ＮＯ２ガスやＮＯガスが用いられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１２０７３４号公報
【特許文献２】特開２００１−２１０５９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ポリシリコン成膜後にアニール工程を経ることによって、グレインは更に成長することが知られている。そのため、成膜段階でグレインサイズが小さく、かつ後工程のアニールによってグレイン成長しにくいポリシリコン膜の成膜方法や、よりグレイン成長しにくいアニール方法が求められている。特許文献１、２の製造方法では、グレイン成長を抑制することが不十分である。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、第２のポリシリコン膜が形成された後、窒素を含むガス雰囲気中でアニールしている。
【発明の効果】
【０００８】
前記一実施の形態によれば、ポリシリコン膜のグレイン成長を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】本実施の形態に係る半導体装置の構成を模式的に示す図である。
【図２】本実施の形態に係る製造方法を示すフローチャートである。
【図３Ａ】本実施の形態に係る製造方法を示す製造工程断面図である。
【図３Ｂ】本実施の形態に係る製造方法を示す製造工程断面図である。
【図３Ｃ】本実施の形態に係る製造方法を示す製造工程断面図である。
【図３Ｄ】本実施の形態に係る製造方法を示す製造工程断面図である。
【図３Ｅ】本実施の形態に係る製造方法を示す製造工程断面図である。
【図３Ｆ】本実施の形態に係る製造方法を示す製造工程断面図である。
【図３Ｇ】本実施の形態に係る製造方法を示す製造工程断面図である。
【図４】アニール雰囲気によるポリシリコン膜のグレインサイズの違いを示すグラフである。
【図５】グレインサイズとシリコン率の相関を示すグラフである。
【図６】図５を拡大して示すグラフである。
【図７】成膜直後のポリシリコン膜のＳＩＭＳプロファイルを示すグラフである。
【図８】アニール後のポリシリコン膜のＳＩＭＳプロファイルを示すグラフである。
【図９】アニール雰囲気による窒素プロファイルの違いを示すグラフである。
【図１０】浮遊ゲート型メモリのトランジスタ構成を模式的に示す図である。
【図１１】スプリットゲート捕獲型メモリのトランジスタ構成を模式的に示す図である。
【発明を実施するための形態】
【００１０】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００１１】
実施の形態１．
図１は、本実施の形態にかかる半導体装置の構成を模式的に示す図である。図１では、上側に断面図を示し、下側に平面図を示している。本実施の形態に係る半導体装置は、ゲート電極を積層ポリシリコン膜としたトランジスタ１００を有している。なお、以下の説明では、半導体装置がＮＭＯＳ又はＰＭＯＳのトランジスタ１００として説明するが、半導体装置は、ＭＯＳトランジスタに限られるものではない。半導体装置は、複数のポリシリコン膜を有する構成であればよい。
【００１２】
トランジスタ１００は、基板１０と、ゲート２０と、ソース・ドレイン拡散層１１と、ゲート絶縁膜１３とを有している。基板１０は、例えば、シリコン基板である。基板１０には、ソース・ドレイン拡散層１１が形成されている。ソース・ドレイン拡散層１１は、例えば、基板１０にＢ（ボロン）やＰ（リン）などの不純物（ドーパント）を拡散することで形成されている。基板１０の上には、ゲート絶縁膜１３が形成されている。ゲート絶縁膜１３の上にはゲート２０が配置されている。ゲート絶縁膜１３とゲート２０の側面には、側壁絶縁膜１６が配置されている。すなわち、側壁絶縁膜１６がゲート２０の側面を覆っている。なお、図１においては図示は省略するが、ソース・ドレイン拡散層１１の外側には素子分離酸化膜が形成されている。
【００１３】
ゲート２０は、複数のポリシリコン膜を有している。具体的には、ゲート絶縁膜１３の上に、第１のポリシリコン膜２１が配置されている。第１のポリシリコン膜２１の上には、層間酸化層２２が配置されている。層間酸化層２２の上には、第２のポリシリコン膜２３が配置されている。すなわち、第１のポリシリコン膜２１と第２のポリシリコン膜２３との間に、層間酸化層２２が介在している。層間酸化層２２の上面は、第２のポリシリコン膜２３と接触している。層間酸化層２２は窒素を含むシリコン酸化膜である。なお、図１では、第１のポリシリコン膜２１及び第２のポリシリコン膜２３の２層のポリシリコン膜を示しているが、３層以上のポリシリコン膜を有していてもよい。この場合、それぞれの層間に層間酸化層２２を形成することが望ましい。すなわち、層間酸化層２２を２層以上形成することが好ましい。
【００１４】
次に、半導体装置の製造方法について、図２、図３Ａ〜図３Ｇを用いて説明する。図２は、半導体装置の製造方法を示すフローチャートである。図３Ａ〜図３Ｇは、半導体装置の製造工程を示し工程断面図である。
【００１５】
まず、図３Ａに示すように、基板１０にＳＴＩ（Shallow Trench Isolation）等の技術を用いて素子分離酸化膜１４を形成した後、基板１０の活性領域にゲート絶縁膜１３を形成する（ステップＳ１）。ゲート絶縁膜１３は、例えば、シリコン酸化膜である。なお、ステップＳ１において、プラズマ窒化処理によってゲート絶縁膜１３に窒素を導入してもよい。
【００１６】
次に、ゲート絶縁膜１３、及び素子分離領域１４の上から積層ポリシリコン膜を堆積する（ステップＳ２）。そのため、まず、ゲート絶縁膜１３、及び素子分離領域１４を覆うように、第１のポリシリコン膜２１を堆積した後、第１のポリシリコン膜２１の表面を酸化させる。これにより、図３Ｂに示すように、第１のポリシリコン膜２１の表面には薄い層間酸化層２２が形成される。なお、第１のポリシリコン膜２１と層間酸化層２２の形成方法は、特に限定されるものではないが、例えば、特許文献１又は特許文献２に記載の方法を用いることができる。具体的には、減圧ＣＶＤ（Chemical Vapor Deposition）によって、第１のポリシリコン膜２１を成膜することができる。また、酸素を含むガスに第１のポリシリコン膜２１の表面を曝すことで、第１のポリシリコン膜２１の表面に層間酸化層２２を形成することができる。
【００１７】
第１のポリシリコン膜２１の表面に層間酸化層２２を形成した後、層間酸化層２２の上に第２のポリシリコン膜２３を堆積する。これにより、図３Ｃに示すように、第２のポリシリコン膜２３が、層間酸化層２２を覆う。第２のポリシリコン膜２３は、第１のポリシリコン膜２１と同様に減圧ＣＶＤによって成膜される。ゲート絶縁膜１３上に、積層ポリシリコン膜２４が形成される。積層ポリシリコン膜２４の厚さを１００ｎｍとする場合、第１のポリシリコン膜２１、及び第２のポリシリコン膜２３の厚さをそれぞれ５０ｎｍとすることが好ましい。ただし、膜厚配分は、ゲート加工条件等のために調整しても構わない。第２のポリシリコン膜２３は、第１のポリシリコン膜２１と同様の方法により、形成される。なお、特許文献１では、層間酸化層２２の厚さをサブモノレイヤーとしているが、数レイヤーとしてもよい。
【００１８】
次に、窒素を含む雰囲気中で、アニールを行う（ステップＳ３）。これにより、図３Ｄに示すように、第２のポリシリコン膜２３の表面から窒素を含むガスの分子３０が第２のポリシリコン膜２３の内部に取り込まれる。ここでは、ＮＯガスやＮ２Ｏガスなどの酸化窒素ガス雰囲気中で、１０００℃程度の高温アニールを行う。こうすることで、酸化窒素ガスを上層の第２のポリシリコン膜２３のグレインバウンダリを拡散させ、層間酸化層２２でパイルアップさせることができる。なお、酸化窒素ガスの代わりに、窒素ガスを用いてもよい。さらには、酸化窒素ガスと窒素ガスとの混合ガスを用いてもよい。あるいは、酸化窒素ガス、又は窒素ガスを他のガスとの混合ガスを用いてもよい。
【００１９】
ステップＳ３では、第２のポリシリコン膜２３の成膜直後にアニールを行っている。よって、積層ポリシリコン膜２４のグレインが成長する前に、窒素を積層ポリシリコン膜２４中に取り込むことができる。ステップＳ３では、ステップＳ２における第１のポリシリコン膜２１、及び第２のポリシリコン膜２３の成膜温度より高い温度でアニールするようにしてもよい。さらには、ステップＳ３では、ステップＳ２における層間酸化層２２の形成温度よりも高い温度で形成してもよい。例えば、ステップＳ３のアニール温度を９００℃以上とすることが好ましく、１０００℃以上とすることがより好ましい。このようにすることで、ＮＯが第２のポリシリコン膜２３を通過して、層間酸化層２２に導入される。さらに、アニール時の圧力は常圧とすることが好ましい。また、アニール時の圧力を、大気圧以上、すなわち、７６０Ｔｏｒｒ（１．０×１０５Ｐａ）以上とするようにしてもよい。
【００２０】
次に、積層ポリシリコン膜２４を低抵抗化させるために、積層ポリシリコン膜２４にドーパントを導入する（ステップＳ４）。例えば、図３Ｅに示すように、イオン注入技術等を用いてＰやＢといったドーパント３１を第２のポリシリコン膜２３の上から注入する。このときドーパント３１がゲート絶縁膜１３中まで突き抜けるとゲート絶縁膜１３にダメージが入り、信頼性が劣化してしまう。この信頼性の低下を防ぐため、イオン注入の注入エネルギーは低く設定され、積層ポリシリコン膜２４の表面から浅く分布する。先端ロジックデバイスの場合、ＣＭＯＳを作製するためＮ型ドーパント(リン、ヒ素等)とＰ型ドーパント（ホウ素、インジウム等）を、レジストマスクを用いて別々にイオン注入する場合もある。
【００２１】
ドーパント３１を導入した後、ドーパントを活性化するための活性化アニールを行う（ステップＳ５）。ここでは、第２のポリシリコン膜２３内に導入されたドーパント３１を活性化するため、７００°〜１０００℃程度の適当な温度にて、基板１０をアニールする。このとき、グレインサイズの小さな積層ポリシリコンであっても、グレインの再成長が起こってしまう。ステップＳ５の活性化アニールでは、ステップＳ３のアニールよりも低い温度でアニールすることが好ましい。ステップＳ３のアニール温度が、第２のポリシリコン膜２３の成膜後のアニール温度の中で、最も高い温度とすることが好ましいが、ステップＳ５のアニール温度がステップＳ３のアニール温度よりも高くても、層間酸化層２２に導入した窒素の効果により、グレイン成長を抑制することができる。
【００２２】
次にゲート２０のパターニングのため、フォトレジストを形成する。一般的なフォトリソグラフィ工程によって、フォトレジストを塗布、露光、現像を行う。これにより、図３Ｆに示すように、第２のポリシリコン膜２３の上にレジスト３２のパターンが形成される。ここでは、ゲート２０を形成する領域にレジスト３２のパターンが残存するように、レジスト３２がパターニングされる。特許文献２で述べられている通り、ポリシリコン表面のラフネスはグレインサイズを反映するため、グレインが再成長してしまうと、表面ラフネスが増加し、リソグラフィ精度が劣化してしまう。
【００２３】
レジスト３２の形成後、ポリシリコン電極を加工する（ステップＳ７）。ここでは、レジスト３２をマスクとして、第２のポリシリコン膜２３、層間酸化層２２、第１のポリシリコン膜２１、ゲート絶縁膜１３等をエッチングする。例えば、ドライエッチング技術等を用いることができる。エッチング後、第２のポリシリコン膜２３上のレジスト３２を除去すると図３Ｇに示す構成となる。レジスト３２から露出されていた部分で、第２のポリシリコン膜２３、層間酸化層２２、第１のポリシリコン膜２１がエッチングされてゲート２０が形成される。ゲート２０が積層ポリシリコン電極となっている。
【００２４】
リソグラフィ精度の劣化はゲート長のばらつきをもたらす。さらに、グレインサイズが大きくなるほど、ゲート側面の凹凸（ラインエッジラフネス）が増大してしまうという問題も起こる。このようなチャネル長の巨視的、微視的なばらつきは、ＭＯＳトランジスタの閾値電圧のばらつきを引き起こし、ＬＳＩデバイスの性能や歩留まりに大きな影響を及ぼす。その後、エクステンション注入、スペーサ形成、ディープソースドレイン注入を行う。こうすることで、積層ポリシリコン膜によって形成されたゲート２０を有するトランジスタ１００を完成させる。
【００２５】
図４は、アニール雰囲気をＮＯ、Ｎ２、Ｏ２と変えて積層ポリシリコンをアニールしたときのグレインサイズの比較を示すグラフである。ここで縦軸にはグレインサイズの指標として、エリプソメトリ測定から計測されるシリコン率を用いている。シリコン率とグレインサイズとは正の相関がある。アニール条件は、１０５０℃、６０秒としている。
【００２６】
図５は、シリコン率とＴＥＭ（Test Element Group）から求めたグレインサイズの相関を示すグラフである。図６は、図５の拡大図である。図５、図６では横軸がポリシリコンのグレインサイズであり、縦軸がシリコン率となっている。図５、図６に示すように、シリコン率とグレインサイズとは正の相関がある。したがって、図５に示すグラフに基づいて、各アニールによるポリシリコンのグレインサイズを求めることができる。
【００２７】
図４に示すように、ＮＯガスの雰囲気中でアニールした場合、Ｎ２ガス雰囲気中でアニールした場合、及びＯ２ガス雰囲気中でアニールした場合に比べて、グレインサイズが小さくなる。また、Ｎ２ガスの雰囲気中でアニールした場合、Ｏ２ガス雰囲気中でアニールした場合に比べて、グレインサイズが小さくなる。例えば、ＮＯガスの雰囲気中でアニールした場合、ポリシリコンのグレインサイズが５３ｎｍとなっている。Ｎ２ガスの雰囲気中でアニールした場合、ポリシリコンのグレインサイズが５５ｎｍとなっている。Ｏ２ガスの雰囲気中でアニールした場合、ポリシリコンのグレインサイズが６１ｎｍとなっている。このように、窒素を含むガス中でアニールすることで、酸素ガス雰囲気中でのアニールに比べてグレインサイズを小さくすることができる。
【００２８】
上記のグレインサイズとなる理由を調べるために、ＮＯガス雰囲気中でアニールしたサンプルのＳＩＭＳ（Secondary Ion Mass Spectrometry）分析を行なった結果を図７、図８に示す。図７は積層ポリシリコン成膜直後の酸素と窒素の膜中プロファイルである。図８はＮＯ雰囲気中でのアニール後の酸素と窒素の膜中プロファイルである。
【００２９】
図７から、アニール前では、ポリシリコンの層間とゲート絶縁膜１３に酸素のピークが存在することが分かる。窒素はゲート絶縁膜中にのみ存在している。この窒素はゲート絶縁膜１３形成時にプラズマ窒化により導入された窒素である。ＮＯ雰囲気中でアニールすると、図８に示すように、ポリシリコンの層間において、明瞭な窒素ピークが新たに現れている。すなわち、窒素を含むガス雰囲気でのアニールによって、第１のポリシリコン膜２１と第２のポリシリコン膜２３との間の層間酸化層２２に窒素が導入される。ここでゲート絶縁膜１３中の窒素ピークの高さにほとんど変化がないことから、層間における窒素はＮＯガスがポリシリコンを拡散してパイルアップしたものである。
層間酸化層２２における酸素濃度が２×１０２１ａｔｏｍｓ／ｃｍ３以上とすることが好ましく、２〜３×１０２１ａｔｏｍｓ／ｃｍ３とすることがより好ましい。層間酸化層２２における窒素濃度は、３×１０２０ａｔｏｍｓ／ｃｍ３以上とすることが好ましい。そして、層間酸化層２２においては、窒素濃度を酸素濃度の１／１０以上とすることが好ましい。また、層間酸化層２２において、窒素濃度を酸素濃度よりも低くするようにしてもよい。
【００３０】
図９に、アニール雰囲気による窒素プロファイルの違いを示す。横軸は深さに対応する時間であり、縦軸は密度に対応するカウント数である。図９では、ＮＯ雰囲気と、Ｎ２雰囲気と、Ｏ２雰囲気と、アニール無での窒素プロファイルを示している。アニール条件は１０５０℃、６０秒としている。Ｏ２ガス雰囲気中でのアニールでは、ポリシリコン中に窒素が導入されない。一方、Ｎ２ガスやＮＯガスなどの窒素を含むガス雰囲気中でアニール処理を施すと、第１のポリシリコン膜２１と第２のポリシリコン膜２３との間の層間に窒素のピークが表れている。
【００３１】
第１のポリシリコン膜２１と第２のポリシリコン膜２３との層間における窒素が、第１のポリシリコン膜２１と層間酸化層２２でのグレイン成長の違いを引き起こす原因であると考えられる。そもそもポリシリコンのグレイン成長は、アニール中にグレインバウンダリをシリコン原子が移動することによって、一部のグレインが成長し、一部のグレインが消滅する現象である。窒素にはこのシリコン原子の移動を妨げる作用があると推測される。
【００３２】
本実施の形態に示すように、積層ポリシリコン膜の最上層のポリシリコン膜を成膜した後、窒素を含むガス雰囲気中でアニールを行う。ステップＳ３のアニール温度を、ポリシリコン膜の成膜温度よりも高い温度とする。このようにすることで、層間酸化層２２中に窒素を導入することができ、グレインの成長を抑制することができる。さらに、ステップＳ３のアニールを大気圧程度、又は大気圧以上の圧力で行う。なお、大気圧程度の圧力は、例えば、６００Ｔｏｒｒから大気圧までの微減圧条件を含んでいる。もちろん、アニール時の圧力の下限は６００Ｔｏｒｒに限られるものではない。このようにすることで、層間酸化層２２中に窒素を導入することができ、グレインの成長を抑制することができる。さらに、第１のポリシリコン膜２１、層間酸化層２２、第２のポリシリコン膜２３を有する積層ポリシリコン膜によって電極を形成することで、製造ばらつきを抑制することができる。これにより、生産性を向上することができる。また、ＭＯＳトランジスタ１００のゲート２０として用いることで、トランジスタ１００の性能を向上することができる。
【００３３】
また、ＮＯガスやＮ２Ｏガスを用いてアニールする場合、第２のポリシリコン膜２３の表面に表面酸化膜が形成されていたとしても、酸化窒素が表面酸化膜を通過して、層間酸化層２２まで到達する。これにより、第２のポリシリコン膜２３の表面に表面酸化膜が形成された後にアニールしたとしても、グレインの成長を抑制することができる。また、ステップＳ３において、酸素を含まないガス雰囲気でアニールすることで、グレインの成長を抑制することができる。
【００３４】
第２のポリシリコン膜２３を成膜した後、最初に成膜温度より高い温度にするアニールをステップＳ３のアニール工程とする。すなわち、第２のポリシリコン膜２３を形成した後、最初に第２のポリシリコン膜２３の成膜温度よりも基板温度が高くなる際に、窒素を含むガス雰囲気とする。例えば、ゲート２０に注入した不純物を拡散するためのアニール工程よりも前のアニール工程を、窒素を含むガス雰囲気とする。こうすることで、グレイン成長と同時に窒素が積層ポリシリコン膜中に取り込まれていく。そして、層間酸化層２２において窒素が含まれることになり、グレイン成長を抑制することができる。
【００３５】
また、最上層の第２のポリシリコン膜２３を成膜後、最も温度を高くする工程において、窒素を含むガスを供給している。すなわち、第２のポリシリコン膜２３を成膜後における最高温度のアニール工程で窒素を含むガス雰囲気とする。ドーパント拡散のための第２のポリシリコン膜２３を形成後、ソース・ドレインを形成するまでの間において、最高温度となる工程が、ステップＳ３のアニール工程となる。よって、ステップＳ５のアニール温度がステップＳ３のアニール温度よりも低くなる。こうすることで、グレイン成長と同時に窒素が積層ポリシリコン膜中に取り込まれていく。そして、層間酸化層２２において窒素が含まれることになり、グレイン成長を抑制することができる。また、第２のポリシリコン膜２３を成膜した後、最初のアニールかつ最高温度のアニールを、窒素を含むガス雰囲気とすることが好ましい。もちろん、窒素を含むガス雰囲気でアニールは、ゲート２０の上の層間絶縁膜を形成する前に行う。
【００３６】
層間酸化層２２においては、酸素原子に対して窒素原子が同程度含有されている。たとえば、酸素原子の数の１／１０以上の窒素原子が層間酸化層２２に含有されている。このようにすることで、グレイン成長を抑制することができる。
【００３７】
実施の形態２．
本実施の形態にかかる半導体装置について、図１０を用いて説明する。図１０では、上側にトランジスタ１００の断面図を示し、下側に平面図を示している。本実施の形態に係る半導体装置は、浮遊ゲート型不揮発性メモリである。なお、半導体装置の基本的構成については、実施の形態１と同様であるため、説明を省略する。
【００３８】
本実施の形態では、トランジスタ１００が浮遊ゲート型トランジスタであり、制御ゲート２０２と浮遊ゲート２０１とを備えている。ゲート絶縁膜１３の上に、浮遊ゲート２０１が配置されている。さらに、浮遊ゲート２０１の上には、電極間絶縁膜１７を介して、制御ゲート２０２が配置されている。すなわち、浮遊ゲート２０１と制御ゲート２０２とが積層されている。そして、浮遊ゲート２０１と制御ゲート２０２との間には電極間絶縁膜１７が介在している。
【００３９】
ここでは、浮遊ゲート２０１と制御ゲート２０２の両方の電極を、積層ポリシリコン膜によって形成している。したがって、浮遊ゲート２０１と制御ゲート２０２のそれぞれが、第１のポリシリコン膜２１、層間酸化層２２、及び第２のポリシリコン膜２３を有している。第１のポリシリコン膜２１、層間酸化層２２、及び第２のポリシリコン膜２３を有する積層ポリシリコン膜の製造方法については、実施の形態１と同様である。すなわち、浮遊ゲート２０１の第２のポリシリコン膜２３を形成した直後に、窒素を含むガス雰囲気中でアニールする。また、制御ゲート２０２の第２のポリシリコン膜２３を形成した直後に、窒素を含むガス雰囲気中でアニールする。
【００４０】
このようにすることで、実施の形態１と同様に、グレインの成長を抑制することができる。よって、トランジスタ１００の性能を向上することができ、高性能なメモリを実現することができる。なお、上記の説明では、制御ゲート２０２と浮遊ゲート２０１の両方の電極が、第１のポリシリコン膜２１と層間酸化層２２と第２のポリシリコン膜２３とを有する積層ポリシリコン膜となっているが、制御ゲート２０２と浮遊ゲート２０１のいずれか一方の電極のみが、積層ポリシリコン膜となっていてもよい。
【００４１】
実施の形態３．
本実施の形態にかかる半導体装置について、図１１を用いて説明する。図１１では、上側に断面図を示し、下側に平面図を示している。本実施の形態に係る半導体装置は、スプリットゲート型不揮発性メモリである。なお、半導体装置の基本的構成については、実施の形態１と同様であるため、説明を省略する。
【００４２】
本実施の形態では、トランジスタ１００がスプリットゲート型トランジスタであり、制御ゲート２０３とメモリゲート２０４とを備えている。制御ゲート２０３とメモリゲート２０４との間には、絶縁膜１８が介在している。そして、制御ゲート２０３を積層ポリシリコン膜としている。上記のように、トランジスタ１００の制御ゲート２０３が第１のポリシリコン膜２１と層間酸化層２２と第２のポリシリコン膜２３とを有する積層ポリシリコン膜となっている。このようにすることで、実施の形態１と同様に、グレインの成長を抑制することができる。よって、トランジスタ１００の性能を向上することができる。
【００４３】
もちろん、本実施の形態にかかる積層ポリシリコン膜は、トランジスタ１００のゲート２０に限られるものではなく、他の電極に用いることが可能である。
【００４４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００４５】
１０  基板
１１  ソース・ドレイン拡散層
１３  ゲート絶縁膜
１４  素子分離領域
１６  側壁絶縁膜
１７  電極間絶縁膜
２０  ゲート
２１  第１のポリシリコン膜
２２  層間酸化層
２３  第２のポリシリコン膜
２４  積層ポリシリコン膜
３０  分子
３１  ドーパント
３２  レジスト
１００  トランジスタ
２０１  浮遊ゲート
２０２  制御ゲート
２０３  制御ゲート
２０４  メモリゲート
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
2014165381.tif 000006
【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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