(57)【要約】【課題】ボロンの半導体基板への拡散を抑制可能な半導体装置の製造方法を提供する。【解決手段】半導体基板上に炭素を含む窒化チタン膜を形成する工程と、六フッ化タングステンガスとジボランガスとを用いてタングステン膜を前記窒化チタン膜上に形成する工程と、を含むことを特徴とする半導体装置の製造方法を採用する。【選択図】図２Ｃ
2014038960.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に炭素を含む窒化チタン膜を形成する工程と、
六フッ化タングステンガスとジボランガスとを用いてタングステン膜を前記窒化チタン膜上に形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記窒化チタン膜は、非晶質であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記窒化チタン膜は、ＡＬＤ法によって形成されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記窒化チタン膜は、１×１０２１〜２×１０２１／ｃｍ３の濃度の炭素を含むことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
炭素を含む窒化チタン膜と、前記窒化チタン膜上に形成されたタングステン膜とを備えることを特徴とする半導体装置。
【請求項６】
半導体基板に設けられた溝と、
前記溝内に形成された絶縁膜と、
前記絶縁膜上に形成された前記窒化チタン膜と、
前記窒化チタン膜上に形成された前記タングステン膜と、を備えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記窒化チタン膜は、非晶質であることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記窒化チタン膜は、１×１０２１〜２×１０２１／ｃｍ３の濃度の炭素を含むことを特徴とする請求項５乃至７のいずれか一項に記載の半導体装置。
【請求項９】
第１の方向に延在するように半導体基板に内設され、複数の素子形成領域を有した活性領域を区画する複数の素子分離領域と、
前記半導体基板の表層に、前記素子分離領域及び前記活性領域と交差する前記第２の方向に延在して設けられた複数のゲート電極用溝と、
前記ゲート電極用溝の表面を覆うゲート絶縁膜と、
前記ゲート電極用溝の下部に埋め込むように形成されるとともに、一部がワード線となる埋め込みゲート電極と、
前記半導体基板の上面側に設けられ、前記活性領域内において、前記埋め込みゲート電極を挟むように前記ゲート電極用溝の両側に位置するソース・ドレイン領域となる複数の不純物拡散層と、を備え、
前記埋め込みゲート電極が、前記ゲート絶縁膜上に設けられた窒化チタン膜と、前記窒化チタン膜上に設けられたタングステン膜との積層膜であり、
前記窒化チタン膜中の炭素濃度が、１×１０２１〜２×１０２１／ｃｍ３の範囲であることを特徴とする半導体装置。
【請求項１０】
ワード線となる一対の前記埋め込みゲート電極間の第１不純物拡散層と電気的に接続され、かつ前記埋め込みゲート電極と交差する方向に延在するビット線を備えることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記ビット線を覆うように設けられた層間絶縁膜と、
ワード線となる前記埋め込みゲート電極を挟んで前記第１不純物拡散層と対向する第２不純物拡散層の上面と接触するように、前記層間絶膜に内設されたコンタクトプラグと、
前記層間絶縁膜上に設けられ、前記コンタクトプラグの上面と接触する容量コンタクトパッドと、
前記容量コンタクトパッド上に設けられたキャパシタと、を備えることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記窒化チタン膜は、非晶質であることを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
基板に形成されるトランジスタの配線、コンタクトプラグ及びビアプラグ等として、タングステン（Ｗ）配線が多く用いられている。また、これらのタングステン配線等の下にはバリア膜が設けられ、その材料としては窒化チタン（ＴｉＮ）が多く用いられる。
【０００３】
ここで、バリア膜の形成に関して、特許文献１〜４が知られている。具体的には、特許文献１には、窒化チタン（ＴｉＮ）膜上に、ジボラン（Ｂ２Ｈ６）ガスを用いたタングステンの成長方法が開示されている．
【０００４】
また、特許文献２には、バリア膜にボロン若しくは炭素を添加し、金属膜中の未反応物質と反応させて不活性物質を形成する方法が開示されている。
また、特許文献３には、窒化チタン膜の応力を緩和させるために、窒化チタン膜に１〜１０ａｔ％の炭素を添加することが開示されている。
また、特許文献４には、アルミニウム（Ａｌ）とシリコン（Ｓｉ）との相互拡散を防止するバリア層として、炭窒化チタンから構成されたバリア層が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１９４４６８号公報
【特許文献２】特開平８−１７２０６０号公報
【特許文献３】特開平２−１３３９６４号公報
【特許文献４】特表昭６２−５０００６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、ジボラン（Ｂ２Ｈ６）を用いて六フッ化タングステン（ＷＦ６）を還元させ、タングステン（Ｗ）を成長させると、タングステンの結晶粒界が大きくなって低抵抗化することができる。このような方法を用いてタングステンを成長させて配線を形成すると、タングステン中にボロン（Ｂ）が含まれることになる。このタングステン中に含まれるボロンがバリア層である窒化チタン（ＴｉＮ）層を通りぬけてシリコン（Ｓｉ）基板中に拡散すると、トランジスタの動作の不安定や特性の劣化を引き起こすという問題があった。
【０００７】
なお、上記特許文献１〜４には、タングステン中に含まれるボロンが窒化チタン層を通りぬけてシリコン基板中に拡散し、トランジスタの動作の不安定や特性の劣化を引き起こすことは開示されていない。また、上記特許文献１〜４を組み合わせる動機付けとなるような記載もないし、示唆すらされていない。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、半導体基板上に炭素を含む窒化チタン膜を形成する工程と、六フッ化タングステンガスとジボランガスとを用いてタングステン膜を前記窒化チタン膜上に形成する工程と、を含むことを特徴とする。
【発明の効果】
【０００９】
本発明の半導体装置の製造方法によれば、半導体基板上に炭素を含む窒化チタン膜を形成し、この窒化チタン膜上に六フッ化タングステンガスとジボランガスとを用いてタングステン膜を形成することにより、結晶粒界が大きく低抵抗のタングステン膜が形成されるとともに、柱状結晶性が抑制された窒化チタン膜が形成されるため、タングステン膜から半導体基板へのホウ素（Ｂ）の拡散を防止することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明を適用した半導体装置の一実施形態を示す平面図である。
【図２Ａ】本発明を適用した一実施形態である半導体装置のメモリセルを示す図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図２Ｂ】本発明を適用した一実施形態である半導体装置のメモリセルを示す図であり、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２Ｃ】本発明を適用した一実施形態である半導体装置のメモリセルを示す図であり、図２Ａ中に示す二点鎖線部の拡大断面図である。
【図３Ａ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＡ−Ａ’線に沿った断面図である。
【図３Ｂ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図４Ａ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＡ−Ａ’線に沿った断面図である。
【図４Ｂ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図５Ａ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＡ−Ａ’線に沿った断面図である。
【図５Ｂ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図６Ａ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＡ−Ａ’線に沿った断面図である。
【図６Ｂ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図７Ａ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＡ−Ａ’線に沿った断面図である。
【図７Ｂ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図８Ａ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＡ−Ａ’線に沿った断面図である。
【図８Ｂ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図９Ａ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＡ−Ａ’線に沿った断面図である。
【図９Ｂ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１０Ａ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１０Ｂ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１１Ａ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１１Ｂ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１２Ａ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１２Ｂ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１３Ａ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１３Ｂ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１４Ａ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１４Ｂ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１５Ａ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１５Ｂ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１６Ａ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１６Ｂ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１７Ａ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１７Ｂ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１８Ａ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１８Ｂ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１９Ａ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１９Ｂ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２０Ａ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＡ−Ａ’線に沿った断面図である。
【図２０Ｂ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２１Ａ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＡ−Ａ’線に沿った断面図である。
【図２１Ｂ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２２Ａ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＡ−Ａ’線に沿った断面図である。
【図２２Ｂ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２３Ａ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＡ−Ａ’線に沿った断面図である。
【図２３Ｂ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２４Ａ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＡ−Ａ’線に沿った断面図である。
【図２４Ｂ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２５Ａ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＡ−Ａ’線に沿った断面図である。
【図２５Ｂ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２６Ａ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＡ−Ａ’線に沿った断面図である。
【図２６Ｂ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２７Ａ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＡ−Ａ’線に沿った断面図である。
【図２７Ｂ】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２８】窒化チタン膜の製法及び膜厚とシリコン基板へ到達した単位面積あたりのボロンの個数との関係を示す図である。
【図２９】タングステン膜形成時の原料ガス種における、膜厚と電気抵抗率との関係を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明を適用した一実施形態である半導体装置及びその製造方法について、図面を参照して詳細に説明する。本実施形態では、半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）の場合を一例として、説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１２】
先ず、本発明を適用した一実施形態であるＤＲＡＭ（半導体装置）の構成について説明する。
図１は、本実施形態によるＤＲＡＭ１００の構成例を示す平面図である。但し、図１では、構成要素の配置状況を明確にするため、容量コンタクトパッド上に位置するキャパシタとキャパシタ上に位置する上部金属配線を省略している。
【００１３】
図２Ａ及び図２Ｂは、本実施形態によるＤＲＡＭ１００の構成例を示す断面図であり、図２Ａは図１中に示すＡ−Ａ線に沿った断面図であり、図２Ｂは図１中に示すＢ−Ｂ線に沿った断面図である。また、図２Ｃは、図２Ａ中に示す破線部の拡大図である。ここで、図２Ａは、図１中に示すＹ方向に平行な断面となっているが、図２Ｂは、厳密には図１中に示すＸ方向からずれているものの、本実施形態の説明ではＸ方向として記載する。
【００１４】
また、本実施形態のＤＲＡＭ１００では、ベースとなる半導体基板としてシリコン基板を用いるものとする。また、単体の半導体基板だけでなく、半導体基板上に半導体デバイスが製造される過程の状態、及び半導体基板上に半導体デバイスが形成された状態を含めて、ウェハと総称する。
【００１５】
ＤＲＡＭ１００には、シリコン基板１にプレーナ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（以下では、ＭＯＳトランジスタと称する）が設けられているので、始めにＭＯＳトランジスタの構成について説明する。図１、図２Ａ及び図２Ｂに示すように、ＭＯＳトランジスタは、シリコン基板１の素子分離領域となるＳＴＩ（Shallow Trench Isolation）素子分離膜８に囲まれた活性領域１Ａに設けられている。なお、ＳＴＩ素子分離膜８は、シリコン基板１にもうけられた溝内に、絶縁膜５，６を積層させたものである。
【００１６】
ＭＯＳトランジスタは、図２Ａ及び図２Ｂに示すように、活性領域１Ａに設けられたゲート電極溝１３の内壁を覆っているゲート絶縁膜１５と、ゲート絶縁膜１５の上面部と一部の側面部を覆っている介在層１６と、介在層１６の内側に設けられた埋め込みゲート電極（ワード線）２３Ａ及び埋め込み配線２３Ｂとなる導電膜１７と、低濃度不純物拡散層１０に設けられたソース領域並びにドレイン領域となる不純物拡散層２５並びに不純物拡散層３７とを有する構成となっている。
【００１７】
図２Ｃに示すように、本実施形態のＭＯＳトランジスタでは、介在層１６は、例えば１×１０２１〜２×１０２１／ｃｍ３の濃度の炭素（含有量としては、１％程度）を含む窒化チタン膜から構成されている。すなわち、介在層１６は、非晶質構造であって不規則な結晶粒界を有している。これにより、導電膜１７からゲート絶縁膜１５まで連続した直線状の結晶粒界は、介在層１６中には存在しておらず、全ての結晶粒界は曲線状となって、介在層１６中で不規則に延在している。
【００１８】
また、本実施形態のＭＯＳトランジスタでは、導電膜１７は、タングステン結晶の長径が、例えば８０ｎｍから１２０ｎｍ程度であり、従来よりもタングステン（Ｗ）の結晶サイズが１．５倍程度大きなものとなっている。そして、シリコン基板１の活性領域１Ａに設けられたゲート電極溝１３内に、介在層１６と導電膜１７とが連続して積層された構成となっている。
【００１９】
図２Ｂに示すように、低濃度不純物拡散層１０は、ゲート絶縁膜１５が設けられた領域を除いた活性領域１Ａの上部に設けられており、シリコン基板１に多く含まれる導電性不純物とは反対の導電型の不純物が拡散して形成された層である。また、図２Ａに示すように、導電膜１７は、その上面がライナー膜１８と埋込絶縁膜１９とが積層されて設けられたキャップ絶縁膜２２で覆われている。
【００２０】
図２Ｂに示す活性領域１Ａには、説明の便宜上、埋め込みゲート電極（ワード線）２３Ａを共有する２個のＭＯＳトランジスタを表しているが、実際のＤＲＡＭにおけるセルアレイ部には、数千〜数十万個のＭＯＳトランジスタが配置されている。しかし、図２Ａ及び図２Ｂに示す埋め込み配線２３Ｂは、埋め込みゲート電極２３Ａと同じ構造であるが、ワード線として機能するものではなく、ＭＯＳトランジスタを電気的に分離する配線となっている。埋め込み配線２３Ｂでは、その電圧を所定の値に維持することにより、寄生トランジスタがオフ状態となるので、同一の活性領域１Ａ上で隣接するＭＯＳトランジスタを分離することができる。
【００２１】
次に、上記ＭＯＳトランジスタの上方における構成を説明する。
図２Ａ及び図２Ｂに示すように、ＤＲＡＭ１００のセルアレイ部には、上記ＭＯＳトランジスタおよびキャパシタを有するメモリセルが複数設けられている。キャパシタは、シリンダ型であり、下部電極４６、容量絶縁膜４７および上部電極４８で構成されている。
【００２２】
下部電極４６は、内壁と外壁とを有するシリンダ形状である。下部電極４６の内壁側には、容量絶縁膜４７を介して上部電極４８が埋め込まれている。
【００２３】
不純物拡散層２５は、シリコン基板１上に設けられた導電膜２６に接続されている。ここで導電膜２６は、導電膜２６上に設けられた導電膜２７，２８と共にビット線３０を構成している。また、ビット線３０の上面はマスク膜２９で覆われており、その側面部は絶縁膜３１で覆われている。
【００２４】
不純物拡散層３７は、シリコン基板１上に設けられた容量コンタクトプラグ４１と容量コンタクトパッド４２とを介して、下部電極４６に接続されている。ここで、容量コンタクトプラグ４１は、導電膜３８と導電膜４０との間に介在層３９を挿入した積層構造となっている。また、容量コンタクトプラグ４１は、側面部がサイドウォール絶縁膜３６で覆われている。
【００２５】
容量コンタクトパッド４２は、下部電極４６と容量コンタクトプラグ４１とのアライメントマージンを確保するために設けられているため、容量コンタクトプラグ４１の上面の全てを覆っている必要は無い。すなわち、容量コンタクトパッド４２は、容量コンタクトプラグ４１上に位置して、少なくとも容量コンタクトプラグ４１の上面の一部と接続していれば良い。
【００２６】
ビット線３０、マスク膜２９及び容量コンタクトプラグ４１は、第１層間絶縁膜２４、絶縁膜３１、ライナー膜３２及び塗布絶縁膜３３（以降は、ＳＯＤ［Spin On Dielectrics］３３と表記）で夫々の側面が覆われている。また、容量コンタクトパッド４２は、ＳＯＤ３３を保護するためのストッパー膜４３で覆われている。
【００２７】
ストッパー膜４３上には、第３層間絶縁膜４４が設けられている。また、下部電極４６は、第３層間絶縁膜４４とストッパー膜４３とを貫通して設けられている。このため、下部電極４６は、外壁が第３層間絶縁膜４４及びストッパー膜４３と接している。第３層間絶縁膜４４の上面は、容量絶縁膜４７で覆われている。また、容量絶縁膜４７の露出面は、上部電極４８で覆われている。
【００２８】
上部電極４８は、第４層間絶縁膜４９で覆われている。また、第４層間絶縁膜４９中には、コンタクトプラグ５０が設けられている。さらに、第４層間絶縁膜４９上には、上部金属配線５１が設けられている。上部電極４８は、コンタクトプラグ５０を介して、上部金属配線５１と接続されている。なお、上部金属配線５１及び第４層間絶縁膜４９は、保護膜５２で覆われている。
【００２９】
以上のように、本実施形態におけるＭＯＳトランジスタは、埋め込みワード線を有しており、プレーナ型ＭＯＳトランジスタよりも、セルアレイ部における占有面積の縮小化に有効な構成となっている。しかし、占有面積を縮小すると、ＭＯＳトランジスタの構成要素も小さくしなければならず、その副作用によって、ＭＯＳトランジスタに不具合が生じている。例えば、従来技術において埋め込みワード線の幅を狭めると、配線抵抗が増加するので、ＭＯＳトランジスタに信号遅延が生じてしまう問題があった。
【００３０】
次に、本実施形態の半導体装置の製造方法について、半導体装置がＤＲＡＭ１００の場合を一例として、図面を参照しながら説明する。なお、図３Ａ〜図２７Ａは、図１中に示すＡ−Ａ線に沿った断面図であり、図３Ｂ〜図２７Ｂは、図１中に示すＢ−Ｂ線に沿った断面図を示している。また、図２Ａ及び図２Ｂと同様に、図３Ａ〜図２７Ａは、図１中に示すＹ方向に平行な断面図であり、図３Ｂ〜図２７Ｂは、図１中に示すＸ方向に平行な断面図として記載する。
【００３１】
先ず、図３Ａ及び図３Ｂに示すように、Ｐ型のシリコン基板１上に、例えば熱酸化法によってシリコン酸化膜（ＳｉＯ２）である犠牲膜２と、例えば熱ＣＶＤ（Chemical Vapor Deposition）法によってシリコン窒化膜（Ｓｉ３Ｎ４）であるマスク膜３とを順次堆積する。次に、フォトリソグラフィ技術及びドライエッチング技術を用いて、マスク膜３、犠牲膜２及びシリコン基板１のパターニングを行って、活性領域１Ａを区画するための素子分離溝４（トレンチ）をシリコン基板１に形成する。素子分離溝４は、Ｘ方向に延在するライン状のパターンとして、幅が２０ｎｍ程度、深さが２５０ｎｍ程度として形成される。また、素子分離溝４を形成した後の、活性領域１Ａとなる領域は、マスク膜３で覆われている。
【００３２】
次に、図４Ａ及び図４Ｂに示すように、素子分離溝４内に露出するシリコン基板１及びマスク膜３の表面を覆うように、例えば熱酸化法によってシリコン酸化膜である絶縁膜５を形成する。この後に、例えば熱ＣＶＤ法によってシリコン窒化膜である絶縁膜６を素子分離溝４の内部を充填するように堆積して、エッチバックを行い、素子分離溝４の内部にのみ絶縁膜６を残存させる。
【００３３】
次に、図５Ａ及び図５Ｂに示すように、例えばプラズマＣＶＤ法によって、シリコン酸化膜である埋込膜７を素子分離溝４の内部を充填するように堆積する。次いで、マスク膜３が露出するまでＣＭＰ（Chemical Mechanical Polishing）処理を行って、埋込膜７の表面を平坦化する。
【００３４】
次に、図６Ａ及び図６Ｂに示すように、例えばウェットエッチングによって、マスク膜３及び犠牲膜２を除去し、素子分離溝４内の埋込膜７の表面の位置と、シリコン基板１の表面の位置とが、概略同等となるようにする。これにより、素子分離領域を構成するＳＴＩ素子分離膜８が形成される。そして、ＳＴＩ素子分離膜８を用いた素子分離領域により、シリコン基板１に活性領域１Ａが区画形成される。
【００３５】
次に、シリコン基板１の露出した表面に、例えば熱酸化法によって、シリコン酸化膜である犠牲膜９を形成する。次いで、低濃度のＮ型不純物として、例えばリン（Ｐ）等をイオン注入によってシリコン基板１に注入し、Ｎ型の低濃度不純物拡散層１０を形成する。この低濃度不純物拡散層１０は、トランジスタのソース／ドレイン（Ｓ／Ｄ）領域（の一部）として機能する。
【００３６】
次に、図７Ａ及び図７Ｂに示すように、例えばＣＶＤ法によって犠牲膜９上にシリコン窒化膜である下層マスク膜１１を成膜し、プラズマＣＶＤ法によって下層マスク膜１１上にカーボン膜（アモルファス・カーボン膜）である上層マスク膜１２を堆積した後、ゲート電極溝（トレンチ）のパターンとなるようにパターニングする。
【００３７】
次に、図８Ａ及び図８Ｂに示すように、ドライエッチングによって、露出しているシリコン基板１をエッチングして、ゲート電極溝（トレンチ）１３を形成する。ゲート電極溝１３は、活性領域１Ａと交差するＹ方向に延在するライン状のパターンとして形成される。ＳＴＩ素子分離膜８と接するゲート電極溝１３の側面部分には、薄膜状のシリコン部１４がサイドウォール形状に残存し、トランジスタのチャネル領域（の一部）として機能する。また、ゲート電極溝１３の内部を除いたシリコン基板１上には、少なくとも一部の下層マスク膜１１が残留する。
【００３８】
次に、図９Ａ及び図９Ｂに示すように、ゲート電極溝１３の内壁面及び基板の表面を覆うようにゲート絶縁膜１５を形成する。ゲート絶縁膜１５としては、例えば熱酸化法によって形成したシリコン酸化膜等を用いることができる。ゲート絶縁膜１５の膜厚としては、シリコン酸化膜を用いた場合には、例えば、５ｎｍ厚とすることができる。
【００３９】
次いで、ゲート絶縁膜１５上に、例えば、ＡＬＤ（Atomic Layer Deposition）法によって、窒化チタン（ＴｉＮ）膜を成膜して介在層１６を形成する。介在層１６の厚さ（すなわち、窒化チタン膜の膜厚）は、例えば、３〜５ｎｍ厚とすることができる。
【００４０】
ところで、ＡＬＤ法は、所定の温度に保たれた半導体基板に対して、（１）原料ガスの供給、（２）半導体基板上への原料ガスの吸着、（３）真空パージによる余剰原料ガスの排出、（４）添加ガスの供給、（５）添加ガスによる原料ガスの反応、（６）真空パージによる余剰添加ガスの排出、からなる１サイクルの処理を複数回繰り返すことによって、窒化チタン膜の成膜を行う方法である。
【００４１】
ここで、１サイクルにおけるプロセス条件の一例を示すと、原料ガスとして６００〜１２００ｓｃｃｍ（Standard Cubic Centimeter per Minute）の流量としたＴＤＭＡＴ（Tetrakis DiMethyl Amino Titanium：Ｔｉ［Ｎ（ＣＨ３）２］４）を３４０〜４００℃の温度で３〜５ｔｏｒｒの圧力としたチャンバー内へ供給した後、添加ガスとして２〜４ｓｌｍ（Standard Liter per Minute）の流量とした窒素（Ｎ２）を供給する。
【００４２】
このプロセス条件では、主に以下に示した第１反応及び第２反応によって、ＴＤＭＡＴが窒化チタン（ＴｉＮ）となる。
第１反応：Ｔｉ［Ｎ（ＣＨ３）２］４  →  Ｔｉ［Ｎ（ＣＨ３）２］２＊＋ＨＮ（ＣＨ３）２＋Ｈ２（ＮＣＨ３）＋Ｃ
第２反応：Ｔｉ［Ｎ（ＣＨ３）２］２＊＋Ｎ＊  →  ＴｉＮ＋Ｎ２＋Ｃ２Ｈ６＋２ＣＨ３Ｎ
【００４３】
さらに詳細に述べると、上記第１反応において、ＴＤＭＡＴを４００℃で加熱して熱分解することで、活性状態の中間物質（Ｔｉ［Ｎ（ＣＨ３）２］２＊）が形成される。続く第２反応において、添加ガスの窒素（Ｎ２）を供給すると、窒素（Ｎ２）も活性状態（Ｎ＊）となり、中間物質（Ｔｉ［Ｎ（ＣＨ３）２］２＊）と反応して、所望の窒化チタン（ＴｉＮ）となる。
【００４４】
窒化チタン（ＴｉＮ）の形成時には、第１反応の副生成物として、炭素（Ｃ）が生じるため、続く第２反応で形成される窒化チタン（ＴｉＮ）中に含有されることとなる。高純度の窒化チタン（ＴｉＮ）は円柱結晶であるが、不純物として炭素（Ｃ）が含有されると、窒化チタン（ＴｉＮ）の結晶成長を炭素（Ｃ）が阻害するために、窒化チタン（ＴｉＮ）は非晶質となる。
【００４５】
このプロセス条件では、１分間あたりに０．０５〜０．３ｎｍ厚の介在層１６を成膜することができるので、介在層１６を３ｎｍ厚とするためには、１０〜６０分の成膜時間が必要となる。ＡＬＤ法は、シリコン基板表面への原料ガスの吸着と吸着原料の化学反応に基づいて成膜する方法であり、成膜分子が積層されることなく単層膜として形成することができるため、高精度に膜厚を制御するのに適したプロセスである。
【００４６】
介在層１６の形成方法（すなわち、窒化チタン膜の成膜方法）としては、上述したＡＬＤ法に限定されるのではなく、例えばＣＶＤ法によっても形成することができる。
【００４７】
ここで、ＣＶＤ法によるプロセス条件の一例を示すと、ＴＤＭＡＴ（Ｔｉ［Ｎ（ＣＨ３）２］４）、窒素（Ｎ２）及び水素（Ｈ２）を原料ガスとして用い、４００℃の温度で３〜５Ｔｏｒｒの圧力としたチャンバー内へ、６００〜１２００ｓｃｃｍ（ＴＤＭＡＴ）と２〜３ｓｌｍ（Ｎ２及びＨ２）の流量で原料ガスを供給し、バイアスパワーを１〜２ｋＷとして窒化チタン膜を成膜しても良い。
【００４８】
ＣＶＤ法においても、ＴＤＭＡＴの熱分解によって炭素（Ｃ）が生じ、窒化チタン（ＴｉＮ）中に含有されるので、非晶質の窒化チタン（ＴｉＮ）膜からなる介在層１６を形成することができる。
【００４９】
窒化チタン膜には、１×１０２１〜２×１０２１／ｃｍ３の濃度の炭素（含有量としては、１％程度）が含まれる。すなわち、介在層１６には、１×１０２１〜２×１０２１／ｃｍ３の濃度の炭素（含有量としては、１％程度）が含まれる。
【００５０】
次に、図１０Ａ及び図１０Ｂに示すように、３０〜６０ｎｍ厚のタングステン（Ｗ）膜（タングステン層ともいう）である導電膜１７を成膜する。導電膜１７の成膜は、例えば、以下に示す２ステップで行なうことができる。先ず、第１ステップでは、ＳＦＤ（Sequential Flow Deposition）法によって、タングステン（Ｗ）の核を形成する。次いで、第２ステップでは、ＣＶＤ法によって、第１ステップにて形成した核を基点として、タングステン（Ｗ）膜（タングステン層）を成長させる。
【００５１】
ここで、第１ステップの成膜条件としては、原料ガスとして六フッ化タングステン（ＷＦ６）とジボラン（Ｂ２Ｈ６）とを用い、例えば、原料ガスの流量をそれぞれ１００〜５００ｓｃｃｍ（ＷＦ６）と５００〜１０００ｓｃｃｍ（Ｂ２Ｈ６）とし、基板の加熱温度を３５０〜４００℃、反応室内の圧力を１００Ｔｏｒｒとする。このとき、以下に示す反応式（１）によって、六フッ化タングステン（ＷＦ６）は、ジボラン（Ｂ２Ｈ６）で還元されて、タングステン（Ｗ）の結晶核となる。
ＷＦ６  ＋  Ｂ２Ｈ６  →  Ｗ  ＋  ６ＨＦ  ＋  ２Ｂ  ・・・（１）
【００５２】
次に、第２ステップの成膜条件としては、原料ガスとして六フッ化タングステン（ＷＦ６）と水素（Ｈ２）とを用い、例えば、原料ガスの流量をそれぞれ３００〜５００ｓｃｃｍ（ＷＦ６）と３〜４ｓｌｍ（Ｈ２）とし、基板の加熱温度を３５０〜４００℃、反応室内の圧力を１００Ｔｏｒｒとする。このとき、以下に示す反応式（２）によって、六フッ化タングステン（ＷＦ６）は、水素（Ｈ２）で還元されて、長径が８０ｎｍから１２０ｎｍのタングステン（Ｗ）として成長する。
ＷＦ６  ＋  ３Ｈ２  →  Ｗ  ＋  ６ＨＦ  ・・・（２）
【００５３】
ところで、従来の導電膜（タングステン膜）の成膜方法では、第１ステップにおける原料ガスとして、六フッ化タングステン（ＷＦ６）とモノシラン（ＳｉＨ４）とを用いていた。原料ガスとしてモノシランを用いた場合、以下の反応式（３）に示すように、六フッ化タングステンは、モノシランで還元されてタングステン（Ｗ）の結晶核となる。
２ＷＦ６  ＋  ３ＳｉＨ４  →  ２Ｗ  ＋  １２ＨＦ  ＋  ３Ｓｉ  ・・・（３）
【００５４】
次いで、原料ガスとして六フッ化タングステン（ＷＦ６）と水素（Ｈ２）とを用いた第２ステップにより、上記反応式（２）に示すように、六フッ化タングステン（ＷＦ６）が水素（Ｈ２）で還元されて、タングステン（Ｗ）として成長する。
【００５５】
しかしながら、六フッ化タングステンをモノシランで還元して得られたタングステン（Ｗ）を結晶核とした場合、タングステンの結晶核の成長は、結晶の長径が６０ｎｍから８０ｎｍ程度であった。
【００５６】
これに対して、本実施形態の導電膜１７の成膜方法によれば、第１ステップにおける原料ガスとして、六フッ化タングステン（ＷＦ６）とジボラン（Ｂ２Ｈ６）とを用いてタングステン（Ｗ）の結晶核を形成するため、第２ステップにおけるタングステンの結晶核の成長は、結晶の長径が８０ｎｍから１２０ｎｍ程度となり、従来方法よりもタングステン（Ｗ）の結晶サイズを１．５倍程度大きく成長させることができる（図２Ｃを参照）。
【００５７】
また、本実施形態の導電膜１７の成膜方法によれば、第１ステップにおける原料ガスとして、ジボラン（Ｂ２Ｈ６）を用いるため、上記式（１）に示すように、第１ステップの副生成物としてボロン（Ｂ）が生成される。一般的に、導電膜１７を構成するタングステン膜中にボロンが含まれると、これらのボロンが窒化チタン（ＴｉＮ）膜から構成される介在層１６を貫通し、さらにゲート絶縁膜１５を通過してシリコン基板１中へ拡散してしまう恐れがある。ここで、タングステン膜中の不要なボロン（Ｂ）が、シリコン基板１中へ拡散してトランジスタのチャネル領域に取り込まれると、トランジスタの動作が不安定となる問題が生じる。
【００５８】
しかしながら、本実施形態の例における介在層１６は、上述したように炭素（Ｃ）を含有する窒化チタン（ＴｉＮ）膜である。炭素を含有する窒化チタン（ＴｉＮ）膜は、非晶質状態となって結晶粒界が不規則に延在している。一方、ボロン（Ｂ）は、結晶粒界に沿って移動するため、結晶粒界が不規則に延在する、炭素を含有する介在層１６を貫通することができない。したがって、導電膜１７のタングステン膜中に含まれるボロン（Ｂ）が、シリコン基板１中へ拡散することもない。
【００５９】
ここで、図２８は、窒化チタン（ＴｉＮ）膜の製法及び膜厚と、介在層及びゲート絶縁膜を通ってシリコン基板へ到達した単位面積あたりのボロン（Ｂ）の個数との関係を示す図である。具体的には、窒化チタン膜を従来方法であるＳＦＤ法によって厚さ５ｎｍに成膜した例の結果、本実施形態で示したＡＬＤ法によって厚さ５ｎｍ及び４ｎｍに成膜した例の結果が記載されている。なお、シリコン基板へ到達した単位面積あたりのボロン（Ｂ）の個数は、タングステン（Ｗ）膜である導電膜１７の形成前後において、シリコン基板１中のボロン（Ｂ）個数をＳＩＭＳ（Secondary Ion Mass Spectrometry）で計測した後、形成前後の差分値を算出して単位面積あたりに換算したものである。
【００６０】
図２８に示すように、窒化チタン膜を従来方法であるＳＦＤ法によって厚さ５ｎｍに成膜した例では、窒化チタン膜中に所要の炭素が含有されないため、導電膜であるタングステン膜中に含まれるボロン（Ｂ）が、介在層及びゲート絶縁膜を通ってシリコン基板へ到達する。これに対して、窒化チタン膜を本実施形態で示したＡＬＤ法によって厚さ５ｎｍに成膜した例では、窒化チタン膜中に所要の炭素が含有され、結晶粒界が不規則に延在するため、介在層をボロンが貫通しにくくなり、シリコン基板１中へのボロン（Ｂ）の拡散を防止することができる。さらに、ＡＬＤ法によって形成した窒化チタン（ＴｉＮ）膜では、４ｎｍ厚まで薄く形成してもボロン（Ｂ）の拡散を防止することが可能である。なお、これらの効果は、窒化チタン膜中に所要の炭素が含有される限り、ＣＶＤ法で形成した窒化チタン（ＴｉＮ）であっても同様である。
【００６１】
また、図２９は、第１ステップにおける原料ガスとして、六フッ化タングステンとジボランとを用いてタングステンの結晶核を形成し、成長させたタングステン膜（本実施形態の例）及び第１ステップにおける原料ガスとして、六フッ化タングステンとモノシランとを用いてタングステン（Ｗ）の結晶核を形成し、成長させたタングステン膜（従来方法の例）について、膜厚と電気抵抗率との関係を示す図である。
【００６２】
図２９に示すように、本実施形態の例及び従来方法の例のいずれの場合も、電気抵抗率は膜厚の増加とともに減少する。すなわち、タングステン膜の膜厚の増加とともに、タングステンの結晶が成長して膜厚方向における結晶数が減少し、電気抵抗率の増加の原因となる結晶界面が少なくなることを示している。また、本実施形態の例によるタングステン膜は、従来方法の例によるタングステン膜と比較してタングステン結晶の粒径が大きい。このため、本実施形態の例によるタングステン膜は、図２９中に示すいずれの膜厚においても、従来の例によるタングステン膜よりも電気抵抗率が低くなっている。例えば、タングステン膜の膜厚が５０ｎｍ厚では、従来の例よりも約２５％程度低くなっている。
【００６３】
なお、図１０Ａ及び図１０Ｂに示すように、タングステン膜である導電膜１７の表面は平坦ではなく凹凸が生じており、ウェハ面内での高さのばらつきが最大で４０ｎｍ程度となっている。
【００６４】
次に、図１１Ａ及び図１１Ｂに示すように、導電膜１７を覆うように、カバー膜２０を成膜する。カバー膜２０は、例えば、導電膜１７上にポリマー材料を塗布することで形成することができる。ポリマー材料としては、導電膜１７上に塗布形成が可能であるものであれば特に限定されるものではない。このようなポリマー材料としては、例えば、有機溶剤に溶解させたノボラック系ポリフェノール樹脂を主成分とする反射防止膜（ＢＡＲＣ：Bottom Anti Reflective Coating）などを利用することができる。
【００６５】
導電膜１７の表面の凹凸の最大高さをＤ１とし、成膜後のカバー膜２０の厚さをＤ２とした場合、導電膜１７上のポリマー材料の膜厚は、Ｄ２がＤ１の２倍程度となる４０ｎｍとなるように塗布することが好ましい。これにより、カバー膜２０が導電膜１７の表面の凹凸を埋め込むように流動するため、塗布後のカバー膜２０の表面が平坦となる。この後、カバー膜２０の流動性を抑制するために、例えば、１７５〜２４０℃程度で６０〜９０秒間のベークを行なうことにより、有機溶剤を揮発させる。
【００６６】
次に、図１２Ａ及び図１２Ｂに示すように、例えば、ドライエッチングによって、カバー膜２０を完全に除去することにより、導電膜１７の上面を露出させる。カバー膜２０のドライエッチングとしては、例えば、誘導結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）による反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法を用いることができる。また、ドライエッチング条件としては、例えば、六フッ化硫黄（ＳＦ６）、酸素（Ｏ２）及びアルゴン（Ａｒ）をプロセスガスとして用い、夫々の流量を７０ｓｃｃｍ（ＳＦ６）、３０ｓｃｃｍ（Ｏ２）及び１２０ｓｃｃｍ（Ａｒ）に設定するとともに、ソースパワーを６００〜１２００Ｗ、高周波パワーを５０〜２００Ｗ、圧力を４〜２０ｍＴｏｒｒに設定することができる。
【００６７】
この条件によるドライエッチングでは、導電膜１７とカバー膜２０との選択比が１となる。これにより、エッチング対象に導電膜１７とカバー膜２０とが混在したとしても、エッチング速度の差が生じることなく同時に除去することができるため、残留させる導電膜１７の表面を平坦とすることができる。
【００６８】
このときの導電膜１７は、介在層１６を露出させて酸化させないように、介在層１６上に１０ｎｍ以上の厚さで残留させておくことが好ましい。なお、残留させる導電膜１７の高さ（厚さ）は、ドライエッチングの処理時間によって制御することができる。
【００６９】
次に、図１３Ａ及び図１３Ｂに示すように、例えば、ドライエッチングによって、ゲート電極溝１３の底部に残存する導電膜１７の膜厚が５０ｎｍ程度となるように、導電膜１７の上部を除去する。導電膜１７のドライエッチングとしては、例えば、ＩＣＰによるＲＩＥ法を用いることができる。また、ドライエッチング条件としては、例えば、六フッ化硫黄（ＳＦ６）及びアルゴン（Ａｒ）をプロセスガスとして用い、夫々の流量を６０ｓｃｃｍ（ＳＦ６）及び１６０ｓｃｃｍ（Ａｒ）に設定するとともに、ソースパワーを３００Ｗ、高周波パワーを０Ｗ、圧力を４〜２０ｍＴｏｒｒに設定することができる。
【００７０】
この条件によるドライエッチングでは、高周波パワーを０Ｗとし、ウェハにバイアスが印加されない条件としており、介在層１６及びゲート絶縁膜１５に対する導電膜１７の選択比が６以上となるため、導電膜１７をゲート電極溝１３の底部にのみ残留させることができる。なお、ゲート電極溝１３の底部に残留させる導電膜１７の高さ（厚さ）は、ドライエッチングの処理時間によって制御することができる。
【００７１】
次いで、図１３Ｂに示すように、例えば、ドライエッチングによって、ゲート電極溝１３の底部において導電膜１７の表面と同じ高さに介在層１６が残存するように、表面に露出する介在層１６を除去する。介在層１６のドライエッチングとしては、例えば、ＩＣＰによるＲＩＥ法を用いることができる。また、ドライエッチング条件としては、例えば、塩素（Ｃｌ２）及びアルゴン（Ａｒ）をプロセスガスとして用い、夫々の流量を１４０ｓｃｃｍ（Ｃｌ２）及び６０ｓｃｃｍ（Ａｒ）に設定するとともに、ソースパワーを１００〜７００Ｗ、高周波パワーを０Ｗ、圧力を４〜２０ｍＴｏｒｒに設定することができる。
【００７２】
この条件によるドライエッチングでは、高周波パワーを０Ｗとし、ウェハにバイアスが印加されない条件としており、下層マスク膜１１及びゲート絶縁膜１５に対する介在層１６の選択比が６以上となるため、介在層１６をゲート電極溝１３の底部と導電膜１７との間にのみ容易に残留させることができる。なお、ゲート電極溝１３の底部と導電膜１７との間に残留させる介在層１６の高さ（厚さ）は、ドライエッチングの処理時間によって制御することができる。
【００７３】
これらのドライエッチングの組合せによって、ゲート電極溝１３の底部に介在層１６と導電膜１７との表面高さが等しい埋め込みゲート電極２３Ａ及び埋め込み配線２３Ｂを形成することができる（図１３Ｂを参照）。
【００７４】
次に、図１４Ａ及び図１４Ｂに示すように、導電膜１７の上面及びゲート電極溝１３の内壁を覆うように、例えば、熱ＣＶＤ法によって、シリコン窒化膜であるライナー膜１８を形成する。次いで、ライナー膜１８上に埋込絶縁膜１９を堆積する。埋込絶縁膜１９としては、例えば、プラズマＣＶＤ法で形成したシリコン酸化膜、塗布膜であるＳＯＤ膜や、それらの積層膜を利用することができるが、これらに限定されるものではない。埋込絶縁膜１９としてＳＯＤ膜を用いた場合には、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行うことにより、固体の膜に改質する。
【００７５】
次に、図１５Ａ及び図１５Ｂに示すように、例えば、ＣＭＰ処理によって、下層マスク膜１１上に形成されたライナー膜１８が露出するまで埋込絶縁膜１９を除去し、シリコン基板１の表面を平坦化する。次いで、例えば、エッチングによって、シリコン基板１のシリコン表面が露出するとともに埋込絶縁膜１９の上面の高さがシリコン基板１のシリコン表面の高さと概略同程度の高さとなるように、下層膜１１と埋込絶縁膜１９及びライナー膜１８の一部とを除去する。このようにして、埋め込みゲート電極（ワード線）２３Ａ及び埋め込み配線２３Ｂの上部に、ライナー膜１８及び埋め込み絶縁膜１９からなるキャップ絶縁膜２２を形成する。また、このキャップ絶縁膜２２により、埋め込みゲート電極２３Ａ及び埋め込み配線２３Ｂの上面が絶縁される。
【００７６】
次に、図１６Ａ及び図１６Ｂに示すように、例えば、プラズマＣＶＤ法によって、シリコン基板１上を覆うようにシリコン酸化膜等である第１層間絶縁膜２４を形成する。次いで、フォトリソグラフィ技術及びドライエッチング技術を用いて、第１層間絶縁膜２４の一部を除去し、ビットコンタクト開口２４Ａを形成する。ビットコンタクト開口２４Ａは、埋め込みゲート電極２３Ａ及び埋め込み配線２３Ｂと同じくＹ方向に延在するライン状の開口パターンとして形成する。図１６Ｂに示すように、ビットコンタクト開口２４Ａのパターンと活性領域１Ａとが交差した部分では、シリコン基板１の表面が露出する。ビットコンタクト開口２４Ａを形成した後に、このビットコンタクト開口２４Ａから露出するシリコン基板１の表面にＮ型不純物（ヒ素等）をイオン注入し、シリコン基板１の表面近傍にＮ型の不純物拡散層２５を形成する。このＮ型の不純物拡散層２５は、トランジスタのソース・ドレイン領域として機能する。
【００７７】
次に、図１７Ａ及び図１７Ｂに示すように、例えば、熱ＣＶＤ法によって、不純物拡散層２５の上面、ビットコンタクト開口２４Ａ内及び第１層間絶縁膜２４上を覆うように、Ｎ型の不純物（リン等）を含有したポリシリコン膜である導電膜２６を形成する。次いで、この導電膜２６の上に、例えばスパッタ法によって、タングステンシリサイド（ＷＳｉ）膜である導電膜２７及びタングステン膜である導電膜２８を形成し、さらに、例えばプラズマＣＶＤ法によって及びシリコン窒化膜であるマスク膜２９を順次堆積して形成する。
【００７８】
次に、図１８Ａ及び図１８Ｂに示すように、導電膜２６、導電膜２７、導電膜２８及びマスク膜２９の積層膜をライン形状にパターニングして、導電膜２６、導電膜２７及び導電膜２８で構成されるビット線３０を形成する。なお、これ以降、マスク膜２９を含めてビット線３０と称することがある。ビット線３０は、埋め込みゲート電極２３Ａ及び埋め込み配線２３Ｂと交差するＸ方向に延在するパターンとして形成される。
【００７９】
図１では、ビット線３０を埋め込みゲート電極２３Ａ及び埋め込み配線２３Ｂと直交する直線形状として示しているが、これに限定されるものではない。例えば、ビット線３０は、一部を湾曲させた形状として配置してもよい。
【００８０】
また、ビットコンタクト開口２４Ａ内では、露出しているシリコン基板１の表面部分で、ビット線３０の下層を構成している導電膜２６と不純物拡散層２５（ソース・ドレイン領域の一方）とが接続される。
【００８１】
次に、図１９Ａ及び図１９Ｂに示すように、第１層間絶縁膜２４の表面及びビット線３０の側面を覆うように、例えば熱ＣＶＤ法によるシリコン窒化膜である絶縁膜３１を形成する。次いで、この絶縁膜３１の上面を覆うように、例えば熱ＣＶＤ法によるシリコン窒化膜等であるライナー膜３２を形成する。なお、ビット線３０は、周辺回路部におけるプレーナ型ＭＯＳトランジスタのゲート電極を兼用しており、ビット線３０の側面を覆う絶縁膜３１は、周辺回路部におけるゲート電極のサイドウォールの一部として利用されている。
【００８２】
次に、図２０Ａ及び図２０Ｂに示すように、ビット線３０間の空間を充填するようにライナー膜３２上にＳＯＤを塗布した後、蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行なって固体の膜に改質して、ＳＯＤ膜３３を形成する。次いで、ライナー膜３２の上面が露出するまでＣＭＰを行ってＳＯＤ膜３３を除去した後に、ＳＯＤ膜３３及びライナー膜３２の表面を覆うように第２層間絶縁膜３４を形成する。第２層間絶縁膜３４としては、例えば、プラズマＣＶＤ法で形成したシリコン酸化膜を用いることができる。
【００８３】
次に、図２１Ａ及び図２１Ｂに示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、容量コンタクト開口３５を形成する。この容量コンタクト開口３５は、ビット線３０の側面に形成した絶縁膜３１及びライナー膜３２をサイドウォールとして用いたＳＡＣ（Self Alignment Contact）法によって形成する。これにより、図２１Ｂに示すように、容量コンタクト開口３５と活性領域１Ａの交差している部分で、容量コンタクト開口３５からシリコン基板１のシリコン表面が露出する。
【００８４】
次に、容量コンタクト開口３５の内壁を覆うように、例えば熱ＣＶＤ法によってシリコン窒化膜を成膜した後、エッチバックすることでサイドウォール（ＳＷ）絶縁膜３６を形成する。次いで、第２層間絶縁膜３４をマスクとして、容量コンタクト開口部３５から露出するシリコン基板１の表面に、例えばリン等のＮ型の不純物をイオン注入し、シリコン基板１の表面近傍にＮ型の不純物拡散層３７を形成する。この不純物拡散層３７は、トランジスタのソース・ドレイン領域として機能する。
【００８５】
次に、図２２Ａ及び図２２Ｂに示すように、コンタクト開口３５内を埋め込むように、例えば熱ＣＶＤ法によってリンを含有したポリシリコン膜を堆積させる。次いで、エッチバックを行って、容量コンタクト開口３５の底部にポリシリコン膜を残存させて導電膜３８を形成する。次に、導電膜３８の表面にスパッタ法でコバルトシリサイド（ＣｏＳｉ）膜を成膜して介在層３９を形成してから、容量コンタクト開口３５内を充填するように、例えばＣＶＤ法によってタングステンを堆積してタングステン膜を形成する。次いで、ＣＭＰによって、ＳＯＤ膜３３の表面が露出するまでタングステン膜を除去して、容量コンタクト開口３５内のみにタングステン膜を残存させて導電膜４０を形成する。このようにして、図２２Ｂに示すように、導電膜３８、介在層３９及び導電膜４０が積層して構成された容量コンタクトプラグ４１を形成する。
【００８６】
次に、図２３Ａ及び図２３Ｂに示すように、例えばスパッタ法によって、シリコン基板１上に窒化タングステン（ＷＮ）及びタングステン（Ｗ）を順次堆積した積層膜を形成し、フォトリソグラフィ技術及びドライエッチング技術を用いてこの積層膜をパターニングすることにより、容量コンタクトパッド４２を形成する。ここで、容量コンタクトパッド４２は、平面視した際に容量コンタクトパッド４２の底面と容量コンタクトプラグ４１の上面とが重なる部分で、容量コンタクトプラグ４１と接続する。
【００８７】
次に、図２４Ａ及び図２４Ｂに示すように、容量コンタクトパッド４２上を覆うように、例えば熱ＣＶＤ法によってシリコン窒化膜を成膜してストッパー膜４３を形成する。次いで、このストッパー膜４３上に、例えばプラズマＣＶＤ法によってシリコン酸化膜等を成膜して第３層間絶縁膜４４を形成する。
【００８８】
次に、図２５Ａ及び図２５Ｂに示すように、フォトリソグラフィ技術及びドライエッチング技術を用いて、容量コンタクトパッド４２の上面を露出させるように、第３層間絶縁膜４４及びストッパー膜４３を貫通するシリンダホール４５を形成する。次いで、シリンダホール４５の内壁を覆うように、例えばＣＶＤ法による窒化チタン等を用いてキャパシタの下部電極４６を形成する。下部電極４６の底部は、容量コンタクトパッド４２と接続している。
【００８９】
次に、図２６Ａ及び図２６Ｂに示すように、露出する第３層間絶縁膜４４及び下部電極４６の表面を覆うように、例えばＡＬＤ（Atomic Layer Deposition）法によって容量絶縁膜４７を形成する。容量絶縁膜４７としては、例えば、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）及びこれらの積層膜を用いることができる。次に、容量絶縁膜４７の表面を覆うように、例えばＣＶＤ法による窒化チタン等を用いてキャパシタ素子の上部電極４８を形成する。このようにして、キャパシタを形成する。
【００９０】
次に、図２７Ａ及び図２７Ｂに示すように、キャパシタ素子を介して上部配線層を形成する。先ず、上部電極４８を覆うように、例えばプラズマＣＶＤ法によるシリコン酸化膜等からなる第４層間絶縁膜４９を形成した後、フォトリソグラフィ技術及びドライエッチング技術を用いて、第４層間絶縁膜４９にコンタクトホール（図示せず）を形成する。次いで、例えばＣＶＤ法によるタングステン等でコンタクトホールを埋め込んだ後、第４層間絶縁膜４９上で余剰となったタングステン等をＣＭＰで除去することにより、コンタクトプラグ５０を形成する。次に、第４層間絶縁膜４９上に、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）等を成膜した後にパターニングすることによって、上部配線５１を形成する。なお、上部配線５１は、コンタクトプラグ５０を介して上部電極４７と接続している。この後、表面に保護膜５２を形成することにより、ＤＲＡＭ１００のメモリセルが完成する。
以上のようにして、本実施形態のＤＲＡＭ１００を製造する。
【００９１】
以上説明したように、本実施形態のＤＲＡＭ（半導体装置）１００の製造方法によれば、シリコン基板１上に、１×１０２１〜２×１０２１／ｃｍ３の濃度の炭素（含有量としては、１％程度）を含む窒化チタン膜からなる介在層１６を形成し、この介在層１６上に六フッ化タングステンガスとジボランガスとを用いてタングステン膜からなる導電膜１７を形成する構成となっている。これにより、結晶粒界が大きく低抵抗のタングステンからなる導電膜１７が形成されるとともに、柱状結晶性が抑制された窒化チタン膜からなる介在層１６が形成されるため、導電膜（タングステン膜）１７からシリコン基板（半導体基板）１へのホウ素（Ｂ）の拡散を防止することができる。
【００９２】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、上述した実施形態のＤＲＡＭ１００では、メモリセルの構成に、ワード線が半導体基板内に完全に埋め込まれた埋め込み型トランジスタとしてリセスチャネル型トランジスタを用いる例を示したが、本発明はこれに限定されるものではなく、サドルフィン型トランジスタ等、種々の埋め込み型トランジスタを適用することができる。
【符号の説明】
【００９３】
１・・・シリコン基板（半導体基板）
１Ａ・・・活性領域
２，９・・・犠牲膜
３・・・マスク膜
４・・・素子分離溝（トレンチ）
５，６・・・絶縁膜
７・・・埋込膜
８・・・ＳＴＩ素子分離膜
１０・・・低濃度不純物拡散層
１１・・・下層マスク膜
１２・・・上層マスク膜
１３・・・ゲート電極溝（トレンチ）
１４・・・シリコン部
１５・・・ゲート絶縁膜
１６・・・介在層（窒化チタン膜）
１７，２８，４０・・・導電膜（タングステン膜）
１８・・・ライナー膜
１９・・・埋込絶縁膜
２０・・・カバー膜
２３Ａ・・・埋め込みゲート電極（ワード線）
２３Ｂ・・・埋め込み配線
２４・・・第１層間絶縁膜（層間絶縁膜）
２４Ａ・・・ビットコンタクト開口
２５，３７・・・不純物拡散層
２６，３８・・・導電膜（ポリシリコン膜）
２７・・・導電膜（タングステンシリサイド膜）
２９・・・マスク膜
３０・・・ビット線
３１・・・絶縁膜
３２・・・ライナー膜
３３・・・ＳＯＤ膜
３４・・・第２層間絶縁膜
３５・・・容量コンタクト開口
３６・・・サイドウォール絶縁膜
３９・・・介在層（コバルトシリサイド膜）
４１・・・容量コンタクトプラグ
４２・・・容量コンタクトパッド
４３・・・ストッパー膜
４４・・・第３層間絶縁膜
４５・・・シリンダホール
４６・・・下部電極
４７・・・容量絶縁膜
４８・・・上部電極
４９・・・第４層間絶縁膜
５０・・・コンタクトプラグ
５１・・・上部配線
５２・・・保護膜
１００・・・ＤＲＡＭ（半導体装置）
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２５Ａ】
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【図２５Ｂ】
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【図２６Ａ】
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【図２６Ｂ】
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【図２７Ａ】
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【図２７Ｂ】
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【図２８】
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【図２９】
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