(57)【要約】【課題】配線抵抗と配線インダクタンスの影響が抑制されたモジュールを提供すること。【解決手段】ベース電極、エミッタ電極、およびコレクタ電極を備えた第１の機能素子２と、第２の機能素子３とを備えたモジュール１において、第１の機能素子２のいずれかの電極と、第２の機能素子３のいずれかの電極とに直接接続するフレーム４を備え、そのフレーム４の一部を端子とする。【選択図】図２
2014140080.tif 000002
【特許請求の範囲】
【請求項１】
第１の機能素子と第２の機能素子とを備えたモジュールであって、
上記第１の機能素子は、ベース電極、エミッタ電極、およびコレクタ電極を備え、
上記第１の機能素子のいずれかの電極と、上記第２の機能素子のいずれかの電極とに直接接続するフレームを備え、
上記フレームの一部を端子とする
ことを特徴とするモジュール。
【請求項２】
上記第２の機能素子は、ベース電極、エミッタ電極、およびコレクタ電極を備える
ことを特徴とする、請求項１に記載のモジュール。
【請求項３】
上記第１の機能素子と上記第２の機能素子とは、上記フレームをはさんで対向するように配置されている
ことを特徴とする、請求項１または２に記載のモジュール。
【請求項４】
上記第１の機能素子のコレクタ電極と上記第２の機能素子のエミッタ電極とが、上記フレームに直接接続されている
ことを特徴とする、請求項２または３に記載のモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の機能素子間の接続部における配線インダクタンス及び配線抵抗を抑制されたモジュールに関する。
【背景技術】
【０００２】
従来、ＤＣ−ＤＣコンバータにおける整流用のダイオードを、ＭＯＳＦＥＴに置き換えた同期整流方式ＤＣ−ＤＣコンバータが使用されている。一般的な同期整流方式ＤＣ−ＤＣコンバータ１００は、図１３に示すように、ハイサイドＭＯＳＦＥＴ(metal-oxide-semiconductor field-effect transistor)１１０、ローサイドＭＯＳＦＥＴ１２０、ＳＢＤ
（Schottky barrier diode）１３０、コイル１４０、コンデンサ１５０、及び、制御用ＩＣ１６０を備えている。同期整流方式ＤＣ−ＤＣコンバータ１００は、制御用ＩＣ１６０による制御でハイサイドＭＯＳＦＥＴ１１０とローサイドＭＯＳＦＥＴ１２０とを交互に導通させることにより、降圧を行う。同期整流方式ＤＣ−ＤＣコンバータ１００は、導通状態での電圧降下が低減できるため、回路の効率を向上できるという利点がある。
【０００３】
従来、同期整流方式ＤＣ−ＤＣコンバータ１００は、これらの各機能素子をプリント基板に搭載し、各機能素子の電極間をプリント基板に形成された配線で電気的に接続することで、実現されていた。
【０００４】
また、ハイサイドＭＯＳＦＥＴ１１０及びローサイドＭＯＳＦＥＴ１２０の実装構造の一例として、特開２００２‐７６１９５号公報にＭＯＳＦＥＴの実装構造が記載されている。ハイサイドＭＯＳＦＥＴ１１０は、図１４に示すように、ＭＯＳＦＥＴチップ１１１、フレーム１１２、ゲート端子１１０ａ、ソース端子１１０ｂ、及び、ドレイン端子１１０ｃを備えている。ＭＯＳＦＥＴチップ１１１のゲート電極およびソース電極は、それぞれゲート端子１１０ａ及びソース端子１１０ｂに直接接続されている。ドレイン電極は、フレーム１１２により、ドレイン端子１１０ｃに接続されている。ローサイドＭＯＳＦＥＴ１２０も、同様の構造となっている。
【０００５】
【特許文献１】特開２００２‐７６１９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、プリント基板に形成された配線には配線抵抗と配線インダクタンスが存在する。配線抵抗の抵抗値は配線の長さに比例し、配線の断面積に反比例する。配線インダクタンスのインダクタンス値は配線の長さにほぼ比例する。プリント基板上でハイサイドＭＯＳＦＥＴ１１０とローサイドＭＯＳＦＥＴ１２０とを隣接するように搭載したとしても、ハイサイドＭＯＳＦＥＴ１１０のソース端子１１０ｂとローサイドＭＯＳＦＥＴ１２０のドレイン端子１２０ｃとの間の接続配線の配線抵抗値と配線インダクタンス値の低減には限度がある。
【０００７】
この配線抵抗は、配線に流れる電流を低減させ、同期整流方式ＤＣ−ＤＣコンバータ１００の低消費電力化を阻害する要因となる。配線インダクタンスは、電流を流れにくくするので、同期整流方式ＤＣ−ＤＣコンバータ１００のスイッチング性能を悪化させる。また、配線インダクタンスに発生する磁界の変化は、ＥＭＩ（Electro magnetic Interference：電磁干渉）雑音などを増加させ、同期整流方式ＤＣ−ＤＣコンバータ１００の高性
能化の妨げとなる。
【０００８】
また、両ＭＯＳＦＥＴ１１０，１２０の内部に設けられたフレーム１１２，１２２にも、配線抵抗と配線インダクタンスが存在する。これらも、同期整流方式ＤＣ−ＤＣコンバータ１００の低消費電力化、高性能化を妨げ、スイッチング性能を悪化させる。特に、同期整流方式ＤＣ−ＤＣコンバータ１００の高周波化が進むと、配線インダクタンスの影響は大きいものとなる。
【０００９】
本発明は上記した事情のもとで考え出されたものであって、配線抵抗と配線インダクタンスの影響が抑制されたモジュールを提供することをその目的としている。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明では、次の技術的手段を講じている。
【００１１】
本発明によって提供されるモジュールは、第１の機能素子と第２の機能素子とを備えたモジュールであって、上記第１の機能素子は、ベース電極、エミッタ電極、およびコレクタ電極を備え、上記第１の機能素子のいずれかの電極と、上記第２の機能素子のいずれかの電極とに直接接続するフレームを備え、上記フレームの一部を端子とすることを特徴とする。
【００１２】
この構成によると、第１の機能素子の電極と上記第２の機能素子の電極との間をプリント基板の配線で接続した場合と比べて、両電極間の配線抵抗値および配線インダクタンス値が低減される。したがって、上記モジュールを使用した回路の低消費電力化および高性能化を図ることができる。また、端子とされた上記フレームの一部を上記回路の他の素子と接続することができるので、回路設計の自由度が増加する。
【００１３】
本発明の好ましい実施の形態においては、上記第２の機能素子は、ベース電極、エミッタ電極、およびコレクタ電極を備える。
【００１４】
この構成によると、２つの機能素子がともにトランジスタの場合にも、上記フレームに直接接続された両電極間の配線抵抗値および配線インダクタンス値が低減される。したがって、上記モジュールを使用した回路の低消費電力化および高性能化を図ることができる。
【００１５】
本発明の好ましい実施の形態においては、上記第１の機能素子と上記第２の機能素子とは、上記フレームをはさんで対向するように配置されている。
【００１６】
この構成によると、上記フレームに直接接続された両電極間の距離が最も短くなり、配線抵抗値および配線インダクタンス値がより低減される。したがって、上記モジュールを使用した回路の低消費電力化および高性能化をより一層図ることができる。
【００１７】
本発明の好ましい実施の形態においては、上記第１の機能素子のコレクタ電極と上記第２の機能素子のエミッタ電極とが、上記フレームに直接接続されている。
【００１８】
この構成によると、上記第１の機能素子のコレクタ電極と上記第２の機能素子のエミッタ電極との間の配線抵抗値および配線インダクタンス値が低減される。したがって、上記モジュールを使用した回路の低消費電力化および高性能化を図ることができる。
【００１９】
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の好ましい実施の形態を、図面を参照して具体的に説明する。
【００２１】
図１〜図３は、本発明に係るモジュールの第１実施形態を示している。本実施形態では、図１３に示す同期整流方式ＤＣ−ＤＣコンバータ１００に用いられるハイサイドＭＯＳＦＥＴ１１０およびローサイドＭＯＳＦＥＴ１２０をモジュール化したものを説明する。
【００２２】
本実施形態のモジュール１は、ハイサイド用ＭＯＳＦＥＴチップ２、ローサイド用ＭＯＳＦＥＴチップ３、フレーム４，５，６，７，８、樹脂パッケージ９を備えている。
【００２３】
ハイサイド用ＭＯＳＦＥＴチップ２は、同期整流方式ＤＣ−ＤＣコンバータ１００のハイサイド用ＭＯＳＦＥＴ１１０として用いるためのベアチップである。ハイサイド用ＭＯＳＦＥＴチップ２の上面（図３における上方の面）にはゲート電極２ａとソース電極２ｂとが設けられており、下面（図３における下方の面）にはドレイン電極２ｃが設けられている。なお、トランジスタチップにおいては３つの電極をベース電極、エミッタ電極、及び、コレクタ電極というが、ＭＯＳＦＥＴチップにおいては、それぞれゲート電極、ソース電極、及び、ドレイン電極という。ここでは後者で記載しているが、機能的には同じものである。
【００２４】
ハイサイド用ＭＯＳＦＥＴチップ２のゲート電極２ａはフレーム７に接続し、ソース電極２ｂはフレーム４に接続し、ドレイン電極２ｃはフレーム６に接続している。すなわち、ハイサイド用ＭＯＳＦＥＴチップ２は、上面をフレーム４およびフレーム７で、下面をフレーム６で挟まれる様に配置される。
【００２５】
ローサイド用ＭＯＳＦＥＴチップ３は、同期整流方式ＤＣ−ＤＣコンバータ１００のローサイド用ＭＯＳＦＥＴ１２０として用いるためのベアチップである。ローサイド用ＭＯＳＦＥＴチップ３の上面にはゲート電極３ａとソース電極３ｂとが設けられており、下面にはドレイン電極３ｃが設けられている。
【００２６】
ローサイド用ＭＯＳＦＥＴチップ３のゲート電極３ａはフレーム８に接続し、ソース電極３ｂはフレーム５に接続し、ドレイン電極３ｃはフレーム４に接続している。すなわち、ローサイド用ＭＯＳＦＥＴチップ３は、上面をフレーム５およびフレーム８で、下面をフレーム４およびフレーム７で挟まれる様に配置される。ローサイド用ＭＯＳＦＥＴチップ３のドレイン電極３ｃは、フレーム７に接続しない位置に設けられている。各電極２ａ〜２ｃ、３ａ〜３ｃと各フレーム４〜８とは、半田や導電ペーストなどで固着されている。
【００２７】
フレーム４〜８は、例えば銅などの金属板であり、各チップ２，３の各電極と電気的に接続されている。図２に示すように、フレーム４，５は断面略Ｓ字形状とされており、その一方端部分はモジュール１の端子を成している。また、図３に示すように、フレーム４，５の他方端部分はＬ字形状とされている。フレーム７，８は、図２において図示されていないが、フレーム４，５と同様に、断面略Ｓ字形状とされおり、その一方端部分はモジュール１の端子を成している。フレーム６は、下面がモジュール１の端子を成している。
【００２８】
以下、図３に示すように、フレーム４の他方端部分の下面は、ハイサイド用ＭＯＳＦＥＴチップ２のソース電極２ｂに接続している。また、フレーム４の他方端部分の上面は、ローサイド用ＭＯＳＦＥＴチップ３のドレイン電極３ｃに接続している。すなわち、フレーム４は、その他方端部分がハイサイド用ＭＯＳＦＥＴチップ２の上面とローサイド用ＭＯＳＦＥＴチップ３の下面とに挟まれる様に配置されている。
【００２９】
フレーム５の他方端部分の下面は、ローサイド用ＭＯＳＦＥＴチップ３のソース電極３
ａに接続している。フレーム６の上面は、ハイサイド用ＭＯＳＦＥＴチップ２のドレイン電極２ｃに接続している。フレーム７の他方端部分の下面は、ハイサイド用ＭＯＳＦＥＴチップ２のゲート電極２ａに接続している。フレーム８の他方端部分の下面は、ローサイド用ＭＯＳＦＥＴチップ３のゲート電極３ａに接続している。
【００３０】
以下、図１に示すように、フレーム４の一方端部分の下面は、モジュール１の出力端子４ａを成している。フレーム５の一方端部分の下面は、モジュール１のグランド端子５ａを成している。フレーム６の下面は、モジュール１の入力端子６ａを成している。フレーム７の一方端部分の下面は、モジュール１のハイサイド用ＭＯＳＦＥＴチップ２の制御用端子７ａを成している。フレーム８の一方端部分の下面は、モジュール１のローサイド用ＭＯＳＦＥＴチップ３の制御用端子８ａを成している。
【００３１】
樹脂パッケージ９は、モジュール１の外形を形成するものであり、各チップ２，３、および、各フレーム４〜８を封止するものである。樹脂パッケージ９を形成する手段としては、モールド成形が用いられる。この際、各チップ２，３、および、各フレーム４〜８が上述した配置に固着されたものを、樹脂パッケージ９を成形するための金型に配置する。そして、この金型内に樹脂パッケージ９となる液状の樹脂材料を充填する。この樹脂材料を硬化させることにより、図１および図２に示した樹脂パッケージ９が得られる。
【００３２】
次に、モジュール１の動作について説明する。
【００３３】
モジュール１の制御用端子７ａおよび制御用端子８ａには、制御用ＩＣ１６０からパルス信号が入力される。制御用端子８ａに入力されるパルス信号は、制御用端子７ａに入力されるパルス信号のハイレベルとローレベルとが反転したパルス信号となっている。これにより、制御用端子７ａにハイレベル電圧が入力されているときは制御用端子８ａにはローレベル電圧が入力され、制御用端子７ａにローレベル電圧が入力されているときは制御用端子８ａにはハイレベル電圧が入力される。
【００３４】
制御用端子７ａにハイレベル電圧が入力されたときはハイサイド用ＭＯＳＦＥＴチップ２が導通され、ローサイド用ＭＯＳＦＥＴチップ３は導通されないので、入力端子６ａから入力される電流が出力端子４ａから出力される。なお、出力された電流は、コイル１４０に磁気エネルギーを、コンデンサ１５０に電気エネルギーを蓄えつつ、同期整流方式ＤＣ−ＤＣコンバータ１００から出力される。
【００３５】
制御用端子７ａにローレベル電圧が入力されたときはローサイド用ＭＯＳＦＥＴチップ３が導通され、ハイサイド用ＭＯＳＦＥＴチップ２は導通されないので、入力端子６ａから入力される電流は出力端子４ａから出力されない。なお、このとき、コイル１４０に蓄えられた磁気エネルギーとコンデンサ１５０に蓄えられた電気エネルギーが放出されて、同期整流方式ＤＣ−ＤＣコンバータ１００から出力される。
【００３６】
同期整流方式ＤＣ−ＤＣコンバータ１００は、制御用ＩＣ１６０が制御用端子７ａおよび８ａに入力するパルス信号のデューティ比（パルス信号の１周期におけるハイレベルの時間の割合）を調整することで、必要な電圧を出力することができる。
【００３７】
モジュール１の作用について説明する。
【００３８】
本実施形態では、ハイサイド用ＭＯＳＦＥＴチップ２のソース電極２ｂとローサイド用ＭＯＳＦＥＴチップ３のドレイン電極３ｃとが、フレーム４を介して対向する位置に接続されている。したがって、両電極２ｂ、３ｃの間は、長さがフレーム４の厚さであり、断面積が両電極２ｂ、３ｃの面積である配線により接続されていることになり、配線に発生
する配線抵抗および配線インダクタンスは抑制されている。
【００３９】
したがって、モジュール１を用いると、配線抵抗が抑制されているので同期整流方式ＤＣ−ＤＣコンバータ１００の低消費電力化を図ることができる。また、配線インダクタンスが抑制されているので、同期整流方式ＤＣ−ＤＣコンバータ１００のスイッチング性能を向上させることができる。更に、ＥＭＩを抑制して、同期整流方式ＤＣ−ＤＣコンバータ１００の高性能化を図ることができる。
【００４０】
また、本実施形態では、フレーム４の一部が出力端子４ａとされているので、ハイサイド用ＭＯＳＦＥＴチップ２のソース電極２ｂとローサイド用ＭＯＳＦＥＴチップ３のドレイン電極３ｃとの接続点から電流を出力することができる。これにより、モジュール１を用いて同期整流方式ＤＣ−ＤＣコンバータ１００を構成することができる。
【００４１】
本実施形態では、モジュール１を同期整流方式ＤＣ−ＤＣコンバータに使用した場合を例にして説明したが、他の回路（例えば、電源回路やモータ駆動回路など）に使用する場合でも、同様の効果を奏することができる。また、モジュールの構成は上記に限られない。以下に、他の構成のモジュールを第２実施形態ないし第５実施形態として説明する。
【００４２】
図４は、本発明に係るモジュールの第２実施形態を示している。本実施形態のモジュール１Ａは、フレーム５Ａをモジュール１Ａの上面から露出させた点、ハイサイド用ＭＯＳＦＥＴチップ２のドレイン電極２ｃをモジュール１Ａの下面から露出させて入力端子を兼用させた点、フレーム４Ａとフレーム５Ａとの間にＳＢＤチップ１０が配置された点において、上述した第１実施形態と異なっている。ＳＢＤチップ１０は、アノード電極とカソード電極とが対向する面に設けられており、図４における上面がアノード電極、下面がカソード電極となっている。ＳＢＤチップ１０のアノード電極はフレーム５Ａの下面に、カソード電極はフレーム４Ａの上面に、それぞれ電気的に接続されている。
【００４３】
本実施形態においても第１実施形態と同様の効果を奏する。更に、本実施形態では、フレーム５Ａの露出面で図示しない放熱板と接続することにより、効率良く放熱することができる。また、本実施形態では、第１実施形態のフレーム６を必要としないので、部品を削減することができ生産コストを抑制することができる。また、本実施形態では、図１３におけるＳＢＤ１３０を、モジュール１ＡにＳＢＤチップ１０として備えているので、同期整流方式ＤＣ−ＤＣコンバータ１００を構成するために必要な部品を削減することができる。
【００４４】
モジュール１Ａにおいて、フレーム４Ａとフレーム５Ａとの間に配置されるチップはＳＢＤチップに限られず、他のダイオードチップや、抵抗等の受動素子チップであってもよい。また、ダイオードチップや受動素子チップがフレーム４Ａの下面に配置され、チップの一方の電極がフレーム４Ａと接続されてもよい。この場合、他方の電極がモジュール１Ａの下面から露出された端子とされてもよい。また、モジュール１のようにフレーム６が設けられて（図２参照）、他方の電極がフレーム６の上面に接続されてもよい。
【００４５】
図５ないし図７は、本発明に係るモジュールの第３実施形態を示している。本実施形態のモジュール１Ｂは、図６および図7に示すように、フレーム４Ｂの上面にハイサイド用
ＭＯＳＦＥＴチップ２とローサイド用ＭＯＳＦＥＴチップ３とが並べて配置されている点で第１実施形態とは異なる。また、モジュール１Ｂにおいては、両チップ２，３が並べて配置されているため、フレーム４Ｂないし８Ｂの配置および形状（図７参照）と、モジュール１Ｂの下面に設けられている各端子４Ｂａないし８Ｂａの配置および形状（図５参照）とが第１実施形態とは異なる。
【００４６】
本実施形態では、ハイサイド用ＭＯＳＦＥＴチップ２のソース電極２ｂとローサイド用ＭＯＳＦＥＴチップ３のドレイン電極３ｃとが、プリント基板に形成された配線と比べて、長さが短く断面積の広い配線で接続されている。したがって、フレーム４の厚さを配線の長さとする第１実施形態より劣るが同様の効果を奏することができる。また、本実施形態では、モジュール１Ｂの厚さ（図６における上下方向の長さ）を第１実施形態のモジュール１より薄くすることができる。したがって、モジュール１Ｂは薄型化する必要がある回路に用いる場合に適している。
【００４７】
上述した実施形態では、ハイサイド用ＭＯＳＦＥＴチップ２のソース電極２ｂとローサイド用ＭＯＳＦＥＴチップ３のドレイン電極３ｃとを接続した場合について説明したが、これに限られない。例えば、一方のＭＯＳＦＥＴチップのゲート電極と他方のＭＯＳＦＥＴチップのソース電極とを接続した構成であっても、両電極間の接続配線に発生する配線抵抗および配線インダクタンスは抑制されるので、上述した効果を奏することができる。
【００４８】
上述した実施形態では、モジュールに備えられる機能素子をＭＯＳＦＥＴチップとした場合について説明したが、これに限られない。ＭＯＳＦＥＴ以外のトランジスタや、ダイオード等や、抵抗等の受動素子を組み合わせたものでも、同様の効果を奏することができる。
【００４９】
図８ないし図１０は、本発明に係るモジュールの第４実施形態を示している。本実施形態のモジュール１Ｃは、図９および図１０に示すように、第１実施形態のモジュール１（図２および図３参照）のローサイド用ＭＯＳＦＥＴチップ３をダイオードチップ１１に置き換えたものである。ダイオードチップ１１は、アノード電極とカソード電極とが対向する面に設けられており、図１０における上面がアノード電極１１ａ、下面がカソード電極１１ｂとなっている。モジュール１Ｃは、フレーム５Ｃの形状（図１０参照）と、モジュール１Ｃの下面に設けられている端子５Ｃａの形状（図５参照）とが第１実施形態とは異なる。
【００５０】
図１１は、一般的なステップダウンＤＣ−ＤＣコンバータの回路図である。ステップダウンＤＣ−ＤＣコンバータ２０は、ＭＯＳＦＥＴ２１、ダイオード２２、コイル２３、コンデンサ２４、及び、制御用ＩＣ２５を備えている。ステップダウンＤＣ−ＤＣコンバータ２０は、制御用ＩＣ２５による制御でＭＯＳＦＥＴ２１を断続的に導通させることにより、入力電圧を所定の電圧に降圧して出力する。
【００５１】
第４実施形態のモジュール１Ｃを、図１１に示すステップダウンＤＣ−ＤＣコンバータ２０のＭＯＳＦＥＴ２１およびダイオード２２（図１１の点線部分）として使用すると、ＭＯＳＦＥＴ２１のソース電極とダイオード２２のカソード電極との間の配線抵抗値および配線インダクタンス値を低減することができる。これにより、ステップダウンＤＣ−ＤＣコンバータ２０の低消費電力化および高性能化を図ることができる。
【００５２】
本発明に係るモジュールの第５実施形態であるモジュール１Ｄは、第１実施形態のモジュール１（図２参照）のハイサイド用ＭＯＳＦＥＴチップ２およびローサイド用ＭＯＳＦＥＴチップ３をそれぞれＮＰＮ型トランジスタおよびＰＮＰ型トランジスタに置き換えたものである。モジュール１Ｄを示す図は、図１ないし図３と同様の図となるので省略する。
【００５３】
図１２は、一般的なドライブ回路の回路図である。ドライブ回路３０は、ＮＰＮ型トランジスタ３１、ＰＮＰ型トランジスタ３２、コンデンサ３３，３４、ゲート抵抗３５、抵抗３６、高速フォトカプラ３７を備えている。ドライブ回路３０は、高速フォトカプラ３７に入力される信号に基づいて、スイッチング素子としてのＩＧＢＴ４０のゲート端子に
増幅された信号を供給することによりＩＧＢＴ４０を駆動する。
【００５４】
すなわち、高速フォトカプラ３７に入力されるパルス信号がハイレベルのときは、ＮＰＮ型トランジスタ３１が導通されて、ＩＧＢＴ４０のゲート端子に＋ＶGEの電圧が印加される。一方、高速フォトカプラ３７に入力されるパルス信号がローレベルのときは、ＰＮＰ型トランジスタ３２が導通されて、ＩＧＢＴ４０のゲート端子に−ＶGEの電圧が印加される。これにより、高速フォトカプラ３７に入力される信号が増幅されてＩＧＢＴ４０のゲート端子に入力される。
【００５５】
第５実施形態のモジュール１Ｄを、図１２に示すドライブ回路３０のＮＰＮ型トランジスタ３１およびＰＮＰ型トランジスタ３２（図１２の太い点線部分）として使用すると、ＮＰＮ型トランジスタ３１のエミッタ電極とＰＮＰ型トランジスタ３２のエミッタ電極との間の配線抵抗値および配線インダクタンス値を低減することができる。これにより、ドライブ回路３０の低消費電力化および高性能化を図ることができる。
【００５６】
本発明に係るモジュールは、上述した実施形態に限定されるものではない。本発明に係るモジュールの各部の具体的な構成は、種々に設計変更自在である。
【図面の簡単な説明】
【００５７】
【図１】本発明に係るモジュールの第１実施形態の斜視図である。
【図２】図１のＩＩ−ＩＩ線に沿う断面図である。
【図３】本発明に係るモジュールの第１実施形態の要部分解図である。
【図４】本発明に係るモジュールの第２実施形態の断面図である。
【図５】本発明に係るモジュールの第３実施形態の斜視図である。
【図６】図５のＶＩ−ＶＩ線に沿う断面図である。
【図７】本発明に係るモジュールの第３実施形態の要部分解図である。
【図８】本発明に係るモジュールの第４実施形態の斜視図である。
【図９】図８のＩＸ−ＩＸ線に沿う断面図である。
【図１０】本発明に係るモジュールの第４実施形態の要部分解図である。
【図１１】一般的なステップダウンＤＣ−ＤＣコンバータの回路図である。
【図１２】一般的なドライブ回路の回路図である。
【図１３】一般的な同期整流方式ＤＣ−ＤＣコンバータの回路図である。
【図１４】従来のＭＯＳＦＥＴの実装構造を説明するための断面図である。
【符号の説明】
【００５８】
１，１Ａ，１Ｂ，１Ｃ，１Ｄ  モジュール
２  ハイサイド用ＭＯＳＦＥＴチップ
２ａ  ゲート電極
２ｂ  ソース電極
２ｃ  ドレイン電極
３  ローサイド用ＭＯＳＦＥＴチップ
３ａ  ゲート電極
３ｂ  ソース電極
３ｃ  ドレイン電極
４，５，６，７，８  フレーム
４ａ  出力端子
５ａ  グランド端子
６ａ  入力端子
７ａ  ハイサイド用ＭＯＳＦＥＴチップ制御用端子
８ａ  ローサイド用ＭＯＳＦＥＴチップ制御用端子
９  樹脂パッケージ
１０  ＳＢＤチップ
１１  ダイオードチップ
【図１】
2014140080.tif 000003
【図２】
2014140080.tif 000004
【図３】
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【図４】
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【図５】
2014140080.tif 000007
【図６】
2014140080.tif 000008
【図７】
2014140080.tif 000009
【図８】
2014140080.tif 000010
【図９】
2014140080.tif 000011
【図１０】
2014140080.tif 000012
【図１１】
2014140080.tif 000013
【図１２】
2014140080.tif 000014
【図１３】
2014140080.tif 000015
【図１４】
2014140080.tif 000016
【手続補正書】
【提出日】平成26年6月6日(2014.6.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の機能素子と第２の機能素子とを備えたモジュールであって、
上記第１の機能素子および上記第２の機能素子はそれぞれ、ゲート電極、ソース電極、およびドレイン電極を備え、
上記第１の機能素子のいずれかの電極と、上記第２の機能素子のいずれかの電極とに直接接続する第１のフレームと、
上記第１の機能素子のいずれかの電極に直接接続する第２のフレームと、
電子基板に対してハンダ実装されるための実装面を有し、上記第１および第２の機能素子を覆うとともに、上記第１のフレームの少なくとも一部を覆う樹脂パッケージと、を備え、
上記第１の機能素子と上記第２の機能素子とは、上記実装面に対して直角な方向において上記第１のフレームをはさんで対向するように配置されており、
上記第１の機能素子のドレイン電極と上記第２の機能素子のソース電極とが、上記第１のフレームに直接接続されており、
上記第１のフレームおよび上記第２のフレームの一部ずつからなり、上記実装面内に露出する複数の端子を備えるとともに、
上記第１の機能素子がローサイド用ＭＯＳＦＥＴとして構成され、上記第２の機能素子がハイサイド用ＭＯＳＦＥＴとして構成され、かつ上記第１の機能素子の上記ドレイン電極と上記第２の機能素子のソース電極との接続点から電流を出力することにより、同期整流方式ＤＣ−ＤＣコンバータに用いられることを特徴とするモジュール。
【請求項２】
上記第２の機能素子の上記ドレイン電極に直接接続された第１面と該第１面とは反対側を向く第２面とを有する第３のフレームを備える、請求項１に記載のモジュール
【請求項３】
上記第３のフレームの上記第２面は、上記樹脂パッケージの上記実装面内に露出する、請求項２に記載のモジュール。
【請求項４】
上記第３のフレームの上記第２面の上記実装面における面積は、上記第１のフレームおよび上記第２のフレームからなる他の上記複数の端子それぞれの面積よりも大である、請求項３に記載のモジュール。