(57)【要約】【課題】ＨＢＴの特性を向上させる。【解決手段】コレクタ層１３の上部の絶縁膜１４上に、シリコン膜１５ａおよびシリコン膜１５ｂよりなる積層膜を形成する際、絶縁膜１４上に、シリコン膜１５ｂより不純物濃度が低いシリコン膜１５ａを形成し、その上にシリコン膜１５ｂを形成する。次いで、積層膜のシリコン膜１５ａの裏面を露出し、コレクタ層１３の表面を露出する開口部ＯＡ２を形成する。そして、この状態において、シリコン膜１５ａの裏面をおよびコレクタ層１３の表面を清浄化する。この際、開口部ＯＡ２の上方において不純物濃度が高いシリコン膜１５ｂが露出することを回避することができる。よって、開口部ＯＡ２の底部に露出しているコレクタ層１３の不純物による汚染を低減することができ、ＨＢＴの特性を向上させることができる。【選択図】図６
2014072509.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面にコレクタ層を形成する工程と、
（ｂ）前記コレクタ層の上部に絶縁膜を形成する工程と、
（ｃ）前記絶縁膜上に、第１半導体膜および第２半導体膜よりなる積層膜を形成する工程であって、
前記絶縁膜上に、前記第２半導体膜より不純物濃度が低い前記第１半導体膜を形成し、前記第１半導体膜上に前記第２半導体膜を形成する工程と、
（ｄ）前記積層膜および前記絶縁膜を選択的に除去する工程であって、前記積層膜の前記第１半導体膜の裏面を露出し、前記コレクタ層の表面を露出する開口部を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記第１半導体膜の裏面および前記コレクタ層の表面を清浄化する工程と、
（ｆ）前記第１半導体膜の裏面から第３半導体膜を成長させ、前記コレクタ層の表面からベース層を成長させる工程と、
を有する半導体装置の製造方法。
【請求項２】
前記第１半導体膜は、ノンドープのシリコン膜である請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２半導体膜は、不純物を含有するシリコン膜であり、前記不純物の濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以上２×１０２１ａｔｏｍｓ／ｃｍ３以下である請求項１記載の半導体装置の製造方法。
【請求項４】
前記（ｅ）工程後における前記第１半導体膜の底面部の不純物の濃度は、３×１０２０ａｔｏｍｓ／ｃｍ３未満である請求項１記載の半導体装置の製造方法。
【請求項５】
前記（ｅ）工程は、水素雰囲気下における熱処理工程である請求項１記載の半導体装置の製造方法。
【請求項６】
前記第２半導体膜に含有される前記不純物は、ｐ型の不純物である請求項１記載の半導体装置の製造方法。
【請求項７】
前記（ｆ）工程の後、前記ベース層の表面部にエミッタ層を形成する工程を有する請求項１記載の半導体装置の製造方法。
【請求項８】
前記ベース層は、前記第３半導体膜を介して前記積層膜と電気的に接続される請求項１記載の半導体装置の製造方法。
【請求項９】
（ａ）半導体基板の主面にコレクタ層を形成する工程と、
（ｂ）前記コレクタ層の上部に絶縁膜を形成する工程と、
（ｃ）前記絶縁膜上に、第１多結晶半導体膜および第２多結晶半導体膜よりなる積層膜を形成する工程であって、
前記絶縁膜上に、前記第２多結晶半導体膜より不純物濃度が低く、その平均結晶粒径が前記第２多結晶半導体膜の平均結晶粒径より小さい前記第１多結晶半導体膜を形成し、前記第１多結晶半導体膜上に前記第２多結晶半導体膜を形成する工程と、
（ｄ）前記積層膜および前記絶縁膜を選択的に除去する工程であって、前記積層膜の前記第１多結晶半導体膜の裏面を露出し、前記コレクタ層の表面を露出する開口部を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記第１多結晶半導体膜の裏面および前記コレクタ層の表面を清浄化する工程と、
（ｆ）前記第１多結晶半導体膜の裏面から第３半導体膜を成長させ、前記コレクタ層の表面からベース層を成長させる工程と、
を有する半導体装置の製造方法。
【請求項１０】
前記第１多結晶半導体膜は、ノンドープの多結晶シリコン膜である請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第２多結晶半導体膜は、不純物を含有する多結晶シリコン膜であり、その平均結晶粒径が、１０ｎｍ以上３０ｎｍ以下である請求項９記載の半導体装置の製造方法。
【請求項１２】
前記第２多結晶半導体膜は、不純物を含有する多結晶シリコン膜であり、前記不純物の濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以上２×１０２１ａｔｏｍｓ／ｃｍ３以下である請求項９記載の半導体装置の製造方法。
【請求項１３】
前記（ｅ）工程後における前記第１多結晶半導体膜の底面部の不純物の濃度は、５×１０２０ａｔｏｍｓ／ｃｍ３未満である請求項９記載の半導体装置の製造方法。
【請求項１４】
半導体基板の主面に形成されたコレクタ層と、
前記コレクタ層の上部に形成されたベース層と、
前記ベース層と第１半導体膜を介して電気的に接続されたベース引出し電極であって、第２半導体膜と、前記第２半導体膜より不純物濃度が低い第３半導体膜と、を有するベース引出し電極と、
前記コレクタ層表面および前記第３半導体膜の裏面を有する開口部と、を有し、
前記ベース層は、前記開口部内に配置され、
前記第１半導体膜の少なくとも一部は、前記開口部内に配置されている半導体装置。
【請求項１５】
前記第１半導体膜は、第３半導体膜からエピタキシャル成長した第１部と前記ベース引出し電極の一部が単結晶化した第２部とを有する請求項１４記載の半導体装置。
【請求項１６】
前記第２半導体膜は、不純物を含有するシリコン膜であり、前記不純物の濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以上２×１０２１ａｔｏｍｓ／ｃｍ３以下である請求項１４記載の半導体装置。
【請求項１７】
前記第３半導体膜は、第１多結晶半導体膜であり、前記第２半導体膜は、第２多結晶半導体膜であり、
前記第１多結晶半導体膜の平均結晶粒径は、前記第２多結晶半導体膜の平均結晶粒径より小さい請求項１４記載の半導体装置。
【請求項１８】
前記第１多結晶半導体膜の平均結晶粒径は、１０ｎｍ以上３０ｎｍ以下である請求項１７記載の半導体装置。
【請求項１９】
前記ベース層の表面部にエミッタ層を有する請求項１４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、例えば、バイポーラトランジスタを有する半導体装置の製造方法およびバイポーラトランジスタを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＳｉＧｅ（シリコン・ゲルマニウム）やＧａＡｓ（ガリウム・砒素）などのヘテロ接合材料を用いたヘテロ接合バイポーラトランジスタ（Heterojunction Bipolar Transistor；ＨＢＴ）の開発が進められている。
【０００３】
例えば、下記特許文献１（特許第４３０８６７４号公報）には、第２開口部（６２）内において半導体基板（５０）および多結晶シリコン膜（５６）の一部を露出させた状態で、第２開口部（６２）内にシリコン−ゲルマニウム（ＳｉＧｅ）のような異種結晶層（６３）をエピタキシャル成長させる工程を有するＨＢＴの製造方法が開示されている。この工程においては、半導体基板（５０）上には単結晶のＳｉＧｅ層（６３ａ）が成長し、多結晶シリコン膜（５６）の露出面には多結晶のＳｉＧｅ層（６３ｂ）が成長する（図２０、図２１）。
【０００４】
また、下記特許文献２（特開平７−１８３３１０号公報）には、ベース電極用単結晶シリコン膜（３３）と、コレクタ用エピタキシャル層（３）とが、露出している状態で選択的にエピタキシャル成長させる工程を有するバイポーラトランジスタの製造方法が開示されている。この時、真性ベース（８）と外部ベース（３４）とがともに単結晶のかたちで成長して自己整合型バイポーラトランジスタが作成される。
【０００５】
また、下記特許文献３（特開２００８−１１２９３９号公報）には、ベース引出し電極（１３）を、高濃度のホウ素がドープされたｐ型多結晶シリコン膜（１３ａ）と、その上に中濃度のホウ素がドープされたｐ型多結晶シリコン膜（１３ｂ）との２層構造としたＨＢＴが開示されている。
【０００６】
なお、本欄において、（括弧）内は、各特許文献に記載の符号または図番を示す。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第４３０８６７４号公報
【特許文献２】特開平７−１８３３１０号公報
【特許文献３】特開２００８−１１２９３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ヘテロ接合バイポーラトランジスタ（ＨＢＴ）を有する半導体装置の特性の向上には、ベース引出し電極の形成領域の寄生抵抗を下げることが効果的である。しかしながら、ホウ素などの不純物イオンのドーピングを行うことによりベース引出し電極の形成領域の寄生抵抗の低下を発明者が検討したところ、動作速度の低下などの半導体装置の特性の低下が確認された。
【０００９】
そこで、ＨＢＴを有する半導体装置の特性の向上には、装置構造や、その製造方法などを踏まえた検討が必要である。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本願において開示される一実施の形態に示される半導体装置の製造方法は、絶縁膜上に、第１半導体膜および第２半導体膜よりなる積層膜を形成する工程であって、上記絶縁膜上に、上記第２半導体膜より不純物濃度が低い第１半導体膜を形成し、上記第１半導体膜上に上記第２半導体膜を形成する工程を有する。そして、上記積層膜および上記絶縁膜を選択的に除去し開口部を形成した後、清浄化を行い、上記第１半導体膜の裏面から第３半導体膜を成長させ、上記絶縁膜下のコレクタ層の表面からベース層を成長させる。
【００１３】
本願において開示される一実施の形態に示される半導体装置は、ベース層と第１半導体膜を介して電気的に接続されたベース引出し電極であって、第２半導体膜と、上記第２半導体膜より不純物濃度が低い第３半導体膜と、を有するベース引出し電極を有する。
【発明の効果】
【００１４】
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【００１５】
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１の半導体装置の構成を示す断面図である。
【図２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３】実施の形態１の半導体装置の製造工程を示す断面図であって、図２に続く製造工程を示す断面図である。
【図４】実施の形態１の半導体装置の製造工程を示す断面図であって、図３に続く製造工程を示す断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す断面図であって、図４に続く製造工程を示す断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く製造工程を示す断面図である。
【図１３】関連技術の半導体装置の製造方法を示す断面図である。
【図１４】関連技術の半導体装置のベース層形成後におけるベース層の近傍の深さ方向のホウ素およびＧｅのプロファイルを示すグラフである。
【図１５】実施の形態１のＨＢＴのＩＣ−ＶＣＥ特性を示すグラフである。
【図１６】関連技術のＨＢＴのＩＣ−ＶＣＥ特性を示すグラフである。
【図１７】実施の形態１の半導体装置と関連技術の半導体装置の遮断周波数（ｆＴ）および最大発振周波数（ｆｍａｘ）を示すグラフである。
【図１８】実施の形態１の半導体装置のベース引出し電極となる導電性膜部のホウ素濃度のシミュレーションである。
【図１９】実施の形態１の半導体装置のベース引出し電極となる導電性膜部のホウ素濃度のシミュレーションである。
【図２０】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２１】実施の形態２の半導体装置の製造工程を示す断面図であって、図２０に続く製造工程を示す断面図である。
【図２２】実施の形態２の半導体装置の製造工程を示す断面図であって、図２１に続く製造工程を示す断面図である。
【発明を実施するための形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１８】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２０】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
【００２１】
また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００２２】
（実施の形態１）
［構造説明］
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【００２３】
図１は、本実施の形態の半導体装置の構成を示す断面図である。図１に示す半導体装置は、ＨＢＴを有する半導体装置である。
【００２４】
図１に示すＨＢＴは、半導体基板１１の主面に形成されたコレクタ層１３と、コレクタ層の上に形成されたベース層２１と、ベース層２１の表面の一部に形成されたエミッタ層２６とを備えている。
【００２５】
コレクタ層１３は、半導体基板（活性領域）１１中の不純物領域（半導体領域）よりなる。ここでは、半導体基板（活性領域）１１中の砒素（Ａｓ）などのｎ型の不純物が注入された領域よりなる。このコレクタ層１３は、コレクタ引出し電極（図示せず）と接続（電気的に接続）されている。
【００２６】
ベース層２１は、コレクタ層１３上に形成される。このベース層２１は、コレクタ層１３上に成長した半導体膜よりなる。ここでは、ホウ素などのｐ型不純物をドープしたＳｉＧｅのエピタキシャル膜からなる。ベース層２１は、絶縁膜１４の側壁で囲まれた開口部（窪み、凹部）ＯＡ２内に形成される。また、ベース層２１は、ベース引出し電極ＢＥと接続されている。
【００２７】
ベース引出し電極ＢＥは、開口部ＯＡ２の内部に、ベース層２１と上部からの平面視において重なるように突出している。また、ベース引出し電極ＢＥは、主として、シリコン膜１５ａと、その上部のシリコン膜１５ｂとの積層膜よりなる。下層（１層目）のシリコン膜１５ａのｐ型不純物濃度は、上層（２層目）のシリコン膜１５ｂのｐ型不純物濃度より低く設定されている。シリコン膜１５ｂは、ホウ素などのｐ型不純物を含有し、その不純物の濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以上２×１０２１ａｔｏｍｓ／ｃｍ３以下である。また、シリコン膜１５ａは、ここでは意図した不純物の注入が行われていないノンドープの膜である。なお、図中の１５ｃで示す半導体領域は、シリコン膜１５ａとシリコン膜１５ｂとの積層部において、当初の結晶状態や不純物濃度などの膜質が変化した部分である。例えば、領域１５ｃにおいて、下層から上層にかけて不純物濃度が高くなる濃度プロファイルが残存している場合や、完全に不純物の濃度差が確認できない場合があり得る。
【００２８】
また、ベース引出し電極ＢＥが開口部ＯＡ２内に突出した突出部の下部には、接続部２２が形成されている。この接続部２２は、ベース引出し電極ＢＥの裏面側に成長した半導体膜である。ここでは、この接続部２２は、ベース引出し電極ＢＥを構成するシリコン膜１５ａの裏面側に成長したホウ素などのｐ型不純物がドープされた多結晶ＳｉＧｅよりなる。この接続部２２を介してベース層２１は、ベース引出し電極ＢＥと接続されている。なお、接続部２２においても、当初の結晶状態や不純物濃度などの膜質が変化し得る。
【００２９】
このように、膜質が変化した接続部２２および半導体領域１５ｃにおいては、主として、熱処理による単結晶化および上下の層からの不純物（ここでは、ｐ型の不純物）の拡散による不純物の高濃度化が生じている。このような単結晶化および不純物の高濃度化により、これらの領域の低抵抗化が図られる。
【００３０】
エミッタ層２６は、ベース層２１の表面に形成される。また、エミッタ層２６は、エミッタ引出し電極ＥＥと接続されている。エミッタ層２６は、エミッタ引出し電極ＥＥからベース層２１の表面に不純物を拡散させることによって形成される。ここでは、エミッタ引出し電極ＥＥ中の砒素（Ａｓ）などのｎ型の不純物を、絶縁膜２３の側壁で囲まれた開口部ＯＡ３を介して拡散させることによって形成される。
【００３１】
また、ＨＢＴは、素子分離領域１２によって他の素子（例えば、他のＨＢＴやＭＯＳＦＥＴなど）と分離されている。ＭＯＳＦＥＴは、Metal Oxide Semiconductor Semiconductor Field Effect Transistor（電界効果トランジスタ）の略であり、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と示されることもある。また、図１中のＳｐは、絶縁膜１４の側壁に位置する微小な隙間である。
【００３２】
このように、本実施の形態によれば、ベース引出し電極ＢＥとなる導電性膜１５を不純物濃度が低いシリコン膜１５ａと、不純物濃度が高いシリコン膜１５ｂとの積層膜で構成したので、開口部ＯＡ２内への不純物濃度が高いシリコン膜１５ｂからの不純物汚染を低減することができる。これにより、ベース層２１への不純物汚染を低減することができ、ＨＢＴの特性を向上させることができる。
【００３３】
また、不純物濃度が高いシリコン膜１５ｂにより、ベース引出し電極ＢＥの寄生抵抗を下げることができる。
【００３４】
［製法説明］
次いで、図２〜図１２を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２〜図１２は、本実施の形態の半導体装置の製造工程を示す断面図である。
【００３５】
図２に示すように、半導体基板１１として例えばｐ型の単結晶シリコンからなる基板を準備する。ｐ型の単結晶シリコンからなる基板は、例えば、比抵抗が１０Ωｃｍ〜１５Ωｃｍであり、その表面の面方位が（１００）である。
【００３６】
次いで、半導体基板１１に素子分離領域１２を形成する。例えば、半導体基板１１の活性領域となる領域を窒化シリコン膜で覆い、窒化シリコン膜をマスクとして半導体基板１１をエッチングすることにより、分離溝を形成する。次いで、この分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込むことにより素子分離領域１２を形成する。このような素子分離法をＳＴＩ（shallow trench isolation）法という。このＳＴＩ法に代えて、ＬＯＣＯＳ（local oxidation of silicon）法を用いて素子分離領域１２を形成してもよい。この場合、上記窒化シリコン膜をマスクとして、熱酸化することにより、酸化シリコン膜よりなる素子分離領域１２を形成する。この素子分離領域１２により活性領域（素子分離領域１２で囲まれた領域）が区画される。
【００３７】
次いで、半導体基板（活性領域）１１中に、砒素（Ａｓ）などのｎ型の不純物をイオン注入することにより、コレクタ層１３を形成する。イオン注入の条件は、例えば、砒素（Ａｓ）を、１×１０１４ｃｍ−２の濃度、１０００ｋｅＶで、イオン注入し、さらに、砒素（Ａｓ）を、２×１０１１ｃｍ−２の濃度、２５０ｋｅＶで、イオン注入する。
【００３８】
次いで、図３に示すように、半導体基板１１上に絶縁膜１４を形成する。絶縁膜１４として、例えば、酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition；化学気相成長）法などを用いて１００ｎｍ程度堆積する。さらに、絶縁膜１４上にベース引出し電極（ＢＥ）となる導電性膜１５を形成する。導電性膜１５は、シリコン膜１５ａとその上部のシリコン膜１５ｂとの積層膜よりなる。下層（１層目）のシリコン膜１５ａの不純物濃度は、上層（２層目）のシリコン膜１５ｂより低く設定されている。ここでは、下層のシリコン膜１５ａとして、ノンドープの多結晶シリコン膜をＣＶＤ法を用いて１０ｎｍ〜５０ｎｍ程度、絶縁膜１４上に堆積する。次いで、シリコン膜１５ａ上に、ホウ素（Ｂ）などのｐ型の不純物イオンをドープした多結晶シリコン膜をＣＶＤ法を用いて５０ｎｍ〜１５０ｎｍ程度堆積する。ホウ素（Ｂ）の濃度は、例えば、１×１０２０〜２×１０２１ａｔｏｍｓ／ｃｍ３とする。シリコン膜１５ａおよびシリコン膜１５ｂの成膜は、原料ガスおよびドープガスの流量を調整することで、同じ装置内で連続して（ｉｎ−ｓｉｔｕで）行うことができる。
【００３９】
次いで、図４に示すように、シリコン膜１５ｂ上に、絶縁膜１６を形成する。絶縁膜１６として、例えば、窒化シリコン膜をＣＶＤ法などを用いて５０ｎｍ程度堆積する。次いで、絶縁膜１６をパターニングする。即ち、絶縁膜１６上にフォトレジスト膜（図示せず）を形成し、露光・現像（フォトリソグラフィ）することにより、エミッタ層（２６）の形成予定領域を含む領域のフォトレジスト膜を除去する。次いで、このフォトレジスト膜をマスクとして、絶縁膜１６をエッチングする。次いで、フォトレジスト膜をアッシングなどにより除去する。
【００４０】
次いで、絶縁膜１６をマスクとして、シリコン膜１５ａおよびシリコン膜１５ｂをエッチングすることにより開口部ＯＡ１およびベース引出し電極ＢＥを形成する。開口部ＯＡ１の底部には絶縁膜１４が露出している。開口部ＯＡ１の幅（紙面左右方向の幅）Ｗ１は、例えば、０．５μｍ程度である。
【００４１】
次いで、図５に示すように、開口部ＯＡ１内を含む絶縁膜１６上に側壁膜１８を形成する。絶縁膜として、例えば、窒化シリコン膜をＣＶＤ法などを用いて６０ｎｍ程度堆積する。次いで、絶縁膜をプラズマエッチング法などを用いて異方的にエッチングする。これにより、開口部ＯＡ１の側壁に側壁膜（サイドウォール膜）１８を残存させることができる。なお、上記エッチング時に、絶縁膜１６の膜減りが生じる場合がある。また、側壁膜１８間の幅（紙面左右方向の幅）Ｗ２は、開口部ＯＡ１の幅Ｗ１より小さくなる。
【００４２】
次いで、図６に示すように、絶縁膜１６および側壁膜１８をマスクとして、ウエットエッチングにより開口部ＯＡ１から露出した絶縁膜１４を選択的に除去する。エッチング液としては、フッ酸系のエッチング液を用いることができる。また、このエッチングの際、導電性膜１５（シリコン膜１５ａおよびシリコン膜１５ｂ）の側面より絶縁膜１４の側面が後退するまでオーバーエッチングを行い、開口部ＯＡ２を形成する。言い換えれば、導電性膜１５および絶縁膜１４のうち、絶縁膜１４をアンダーカットすることにより、開口部ＯＡ２を形成する。
【００４３】
よって、開口部ＯＡ２の幅（紙面左右方向の幅）Ｗ３、言い換えれば、絶縁膜１４間の幅Ｗ３は、開口部ＯＡ１の幅Ｗ１より大きくなる。開口部ＯＡ２の幅Ｗ３は、例えば、０．６μｍ程度である。
【００４４】
その結果、開口部ＯＡ２の上方においては、導電性膜１５（シリコン膜１５ａおよびシリコン膜１５ｂ）が庇上に突出した状態（突出部）となり、シリコン膜１５ｂの裏面が開口部ＯＡ２の上方に露出した状態となる。シリコン膜１５ｂの裏面の露出した領域をＡ１とし、その幅をＤ１とする。この領域Ａ１を介して、後述するベース層２１と導電性膜（ベース引出し電極ＢＥ）１５とが接続される。幅Ｄ１は、例えば、１５０ｎｍ〜２００ｎｍ程度である。また、開口部ＯＡ２の底部には、コレクタ層１３が露出した状態となる。
【００４５】
次いで、シリコン膜１５ｂの裏面の露出した領域Ａ１および開口部ＯＡ２の底部から露出したコレクタ層１３をクリーニング（清浄化）する。具体的には、水素（Ｈ２）ガス雰囲気下、圧力が１Ｔｏｒｒ〜１００Ｔｏｒｒの減圧状態のＬＰ（low pressure;減圧）−ＣＶＤ装置内（処理室）で、９００℃、６０秒間の熱処理を行う。１Ｔｏｒｒは、約１３３．３Ｐａである。これにより、シリコン膜１５ｂの裏面の露出した領域Ａ１や開口部ＯＡ２の底部から露出したコレクタ層１３上の自然酸化膜などが除去される。なお、ここでは、クリーニング用のガスとして水素（Ｈ２）ガスを用いたが、塩素（Ｃｌ２）ガスなどの他のガスを用いてもよい。但し、水素（Ｈ２）ガスは、異物となる副生成物の発生が少なく、クリーニングガスとして用いて好適である。
【００４６】
続けて、装置内（処理室）の温度を６５０℃〜７５０℃の範囲となるように低下させ、原料ガスを装置内に導入しながら、開口部ＯＡ２の底部から露出したコレクタ層１３上に、ベース層２１となるホウ素などのｐ型不純物をドープしたＳｉＧｅエピタキシャル層を選択エピタキシャル成長させる。一方、領域Ａ１、即ち、シリコン膜１５ｂの裏面の露出部の下面には、ホウ素などのｐ型不純物がドープされた多結晶ＳｉＧｅよりなる接続部２２が形成される。このように、コレクタ層１３上には、上方向にベース層２１が成長し、シリコン膜１５ｂの裏面の露出部には、下方向に接続部２２が成長するため、これらの部位は接触し、接続される。
【００４７】
上記選択エピタキシャル成長法によれば、コレクタ層１３上やシリコン膜１５ｂの裏面には、結晶成長が行われ、絶縁膜１４、絶縁膜１６および側壁膜１８上には結晶成長が生じない。例えば、絶縁膜１４の側壁に微小な隙間Ｓｐが生じてもよい。
【００４８】
次いで、図８に示すように、開口部ＯＡ３を有する絶縁膜２３を形成する。まず、絶縁膜１６および側壁膜１８をエッチングにより除去する。例えば、エッチング液として６０℃の燐酸液を用いたウエットエッチングを行う。次いで、ベース層２１および導電性膜１５上に、絶縁膜２３を形成する。絶縁膜２３として、例えば、酸化シリコン膜をＣＶＤ法などを用いて３０ｎｍ〜５０ｎｍ程度堆積する。次いで、絶縁膜２３をパターニングすることにより、ベース層２１上に開口部ＯＡ３を形成する。開口部ＯＡ３の底部からはベース層２１の一部が露出している。開口部ＯＡ３の幅（紙面左右方向の幅）Ｗ４は、例えば、０.１５μｍ程度である。
【００４９】
次いで、図９に示すように、開口部ＯＡ３内を含む絶縁膜２３上に、エミッタ引出し電極（ＥＥ）となる導電性膜２５を形成する。導電性膜２５として、例えば、ｎ型の不純物をドープした多結晶シリコン膜をＬＰ−ＣＶＤ法などを用いて１５０ｎｍ〜２５０ｎｍ程度堆積する。ｎ型の不純物としては、例えば、砒素（Ａｓ）を用い、その不純物濃度が、６×１０１９〜１×１０２０ａｔｏｍｓ／ｃｍ３の範囲となるように、不純物をドープしながら多結晶シリコン膜を成膜する。なお、ノンドープの多結晶シリコン膜を成膜し、その後、ｎ型の不純物をイオン注入してもよい。次いで、導電性膜２５を少なくとも開口部ＯＡ３を覆うようにパターニングすることにより、エミッタ引出し電極ＥＥを形成する。
【００５０】
次いで、図１０に示すように、熱処理を施すことによりエミッタ層２６を形成する。例えば、ランプアニール法を用いて、９５０℃〜１０２０℃の温度で、１０秒〜３０秒の熱処理を施す。この熱処理によって、エミッタ引出し電極ＥＥ中のｎ型の不純物がベース層（ｐ型不純物をドープしたＳｉＧｅエピタキシャル層）２１の表面の一部に、開口部ＯＡ３を介して拡散し、ｎ型のエミッタ層２６が形成される。これにより、ｎ型のエミッタ層２６とｐ型のベース層２１との接合部が形成される。以上の工程によりＨＢＴが完成する。
【００５１】
ここで、上記熱処理により、多結晶ＳｉＧｅよりなる接続部２２において、多結晶ＳｉＧｅの単結晶化が進む。また、シリコン膜１５ａおよびシリコン膜１５ａの単結晶化が進む。また、上層のシリコン膜１５ｂに含まれるホウ素などの不純物が、下層のシリコン膜１５ａに拡散する。また、下層のベース層２１や上層のシリコン膜（１５ａ、１５ｂ）からｐ型不純物が接続部２２に拡散し、不純物濃度が変化し得る。
【００５２】
このように、シリコン膜１５ａおよびシリコン膜１５ａの単結晶化が進み、上層のシリコン膜１５ｂと下層のシリコン膜１５ａとの不純物の濃度差が緩和される。また、接続部２２の単結晶化や不純物濃度の変化が生じる。これにより、半導体領域１５ｃ、即ち、シリコン膜１５ａとシリコン膜１５ｂとの積層部において、当初の結晶状態や不純物濃度などの膜質が変化した部分や接続部２２の低抵抗化を図ることができる。
【００５３】
なお、図１０においては、ベース層２１とベース引出し電極ＢＥとの接続部近傍の領域を膜質が変化した領域（１５ｃ）として示してあるが、当該領域がさらに広がっていてもよい。また、今後の熱処理工程により、膜質が変化した領域（１５ｃ）が拡大することもあり得る。例えば、ベース引出し電極ＢＥのベース層２１との接続部と逆側の端部まで膜質が変化した領域（１５ｃ）が広がっていてもよい。特に、同じ半導体基板１１上に混載する素子（例えば、ＭＯＳＦＥＴなど）によっては、製造工程の途中で当該素子の形成のための熱負荷がＨＢＴにも加わる。このような熱負荷によっても、膜質が変化した領域（１５ｃ）が拡大し得るため、本実施の形態の最終工程における半導体装置の構成が図１以外の状態となることもあり得る。
【００５４】
次いで、図１１に示すように、エミッタ引出し電極ＥＥおよび絶縁膜２３の積層膜の側壁に側壁膜（サイドウォール膜）２９を形成する。例えば、エミッタ引出し電極ＥＥをマスクに、絶縁膜２３をエッチングした後、シリコン膜１５ｂ上およびエミッタ引出し電極ＥＥ上に絶縁膜を形成する。この絶縁膜として、例えば、酸化シリコン膜をＣＶＤ法などを用いて６０ｎｍ程度堆積する。次いで、上記絶縁膜をプラズマエッチング法などを用いて異方的にエッチングする。これにより、エミッタ引出し電極ＥＥおよび絶縁膜２３の積層膜の側壁に側壁膜２９を残存させることができる。
【００５５】
次いで、図１２に示すように、エミッタ引出し電極ＥＥおよびベース引出し電極ＢＥの表面に金属シリサイド膜３０を形成する。例えば、エミッタ引出し電極ＥＥおよびベース引出し電極ＢＥの表面に金属膜を形成する。金属膜として、例えば、コバルト（Ｃｏ）膜を、スパッタリング法などを用いて１０ｎｍ程度堆積する。次いで、半導体基板１１に熱処理を施すことによって、エミッタ引出し電極ＥＥおよびベース引出し電極ＢＥとコバルト膜とを反応させる。熱処理温度は例えば６５０℃〜８００℃程度である。これにより、エミッタ引出し電極ＥＥおよびベース引出し電極ＢＥの表面に、それぞれ金属シリサイド層（ここでは、コバルトシリサイド層）３０が形成される。上記金属膜としては、例えばコバルト（Ｃｏ）膜の他、ニッケル（Ｎｉ）膜などを用いることができる。この金属シリサイド層３０により、後述のプラグと金属シリサイド層３０の下部の各領域とのコンタクト抵抗を低抵抗化することができる。
【００５６】
次いで、未反応の金属膜を除去する。この後、図示は省略するが、ＨＢＴの上部に層間絶縁膜を形成する。この層間絶縁膜中にはプラグが形成され、さらに、プラグ上には、第１層配線が形成される。
【００５７】
このように、本実施の形態においては、ベース引出し電極ＢＥとなる導電性膜１５を不純物濃度が低いシリコン膜１５ａと、不純物濃度が高いシリコン膜１５ｂとの積層膜で構成したので、ＨＢＴの特性を向上させることができる。
【００５８】
即ち、不純物濃度が高いシリコン膜１５ｂにより、ベース引出し電極ＢＥの寄生抵抗を下げることができる（効果１）。その結果、ＨＢＴの電力利得、雑音指数性能の向上など、ＨＢＴの特性を向上させることができる。
【００５９】
また、不純物濃度が低いシリコン膜１５ａにより、開口部ＯＡ２の上方において不純物濃度が高いシリコン膜１５ｂが露出することを回避することができ、開口部ＯＡ２の底部に露出しているコレクタ層１３の不純物による汚染を低減することができる（効果２）。これにより、ＨＢＴの特性を向上させることができる。
【００６０】
以下に、後者の効果２について、関連技術と対比しながら、さらに詳細に説明する。図１３は、関連技術の半導体装置の製造方法を示す断面図である。
【００６１】
関連技術においては、図１３に示すように、ベース引出し電極となる導電性膜を、ホウ素（Ｂ）などのｐ型の不純物イオンをドープした多結晶シリコン膜１１５のみで構成している。この場合、ホウ素（Ｂ）などのｐ型の不純物イオンをドープした多結晶シリコン膜１１５の裏面が開口部ＯＡ２の上方に露出した状態となる。
【００６２】
この状態でクリーニング処理として、例えば、水素雰囲気下での熱処理を行うと、ｐ型の不純物イオンをドープした多結晶シリコン膜１１５の裏面からｐ型の不純物イオン（ここでは、ホウ素）が拡散し、ｎ型のコレクタ層１３の表面を汚染してしまう。
【００６３】
このような、ｎ型のコレクタ層１３の表面に到達するｐ型の不純物の量は、多結晶シリコン膜１１５中のｐ型の不純物の濃度が高いほど多くなる。また、クリーニング処理工程の温度が高く、処理時間が長いほど多くなる。
【００６４】
これらについて検討したところ、多結晶シリコン膜１１５のホウ素の濃度が３〜５×１０２０ａｔｏｍｓ／ｃｍ３以上においてコレクタ層１３の表面の汚染が確認された。また、ホウ素の濃度が３〜５×１０２０ａｔｏｍｓ／ｃｍ３以下であっても、クリーニング処理工程の温度が９００℃を超えるとコレクタ層１３の表面の汚染が確認された。
【００６５】
図１４は、関連技術の半導体装置のベース層形成後におけるベース層の近傍の深さ方向のホウ素およびＧｅのプロファイルを示すグラフである。グラフの横軸は、深さを示し、縦軸は、濃度を示す。ＳｉＧｅのＧｅのプロファイルをラインで示し、ホウ素のプロファイルは、灰色（ドット）の領域で示してある。
【００６６】
図１４に示すように、半導体基板の表面側から所定の深さにおいてＧｅの濃度が増加し始め、コレクタ層１３との境界部においてＧｅの濃度が低下する。ベース層においては、ドーパントとして混入させた所定の濃度のホウ素（ベースドーパントホウ素）が確認できる。このベースドーパントホウ素の濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３である。但し、関連技術においては、ベース層とコレクタ層（１３）との境界部において上記ホウ素の汚染に起因するホウ素スパイクが確認される。このホウ素スパイクの濃度（ａｔｏｍｓ／ｃｍ３）は、１０１8のオーダーである。
【００６７】
次いで、上記ホウ素の汚染がＨＢＴの電気特性や高周波特性にどのように影響を及ぼすかについて説明する。図１５は、本実施の形態のＨＢＴのＩＣ−ＶＣＥ特性を示すグラフ（波形）である。図１６は、上記関連技術のＨＢＴのＩＣ−ＶＣＥ特性を示すグラフ（波形）である。それぞれ、横軸は、ベース／コレクタ接合に印加したコレクタ電圧ＶＣＥ[Ｖ]を、縦軸はコレクタ電流ＩＣ[μＡ]を示す。
【００６８】
本実施の形態のＨＢＴにおいては、ホウ素の汚染が少ない良好なベース層２１およびコレクタ層１３を形成することができるため、図１５に示す良好なＩＣ−ＶＣＥ特性が確認できる。これに対し、ホウ素汚染が生じる関連技術の半導体装置においては、コレクタ電圧ＶＣＥを高くしても十分なコレクタ電流ＩＣが得られない。このように、コレクタ電流ＩＣの飽和が鈍くなることが判明した（図１６の破線部参照）。このため、通常数十Ｖのアーリー電圧が数Ｖまで低下し、非飽和領域におけるコレクタ電流特性により、ＨＢＴ（増幅回路）の電圧利得の低下を招いてしまう。
【００６９】
図１７は、本実施の形態の半導体装置（破線）と関連技術の半導体装置（実線）の遮断周波数（ｆＴ）および最大発振周波数（ｆｍａｘ）を示すグラフである。横軸は、コレクタ電流ＩＣ[μＡ]を、縦軸は、遮断周波数（ｆＴ；[ＧＨｚ]）および最大発振周波数（ｆｍａｘ；[ＧＨｚ]）を示す。例えば、１Ｅ−０５は、１×１０−５を示す。
【００７０】
図１７に示すように、関連技術の半導体装置（実線）においては、遮断周波数（ｆＴ）および最大発振周波数（ｆｍａｘ）が低下している。これは、ホウ素スパイクにより、コレクタ・ベース接合容量の充放電とコレクタへのキャリア時定数の増大により遮断周波数ｆＴが低下し、さらに、最大発振周波数ｆｍａｘが低下したためである。その結果、ＨＢＴが持つ高速性、高利得性が低下する。
【００７１】
逆に、本実施の形態の半導体装置（破線）においては、遮断周波数（ｆＴ）および最大発振周波数（ｆｍａｘ）の向上により、ＨＢＴが持つ高速性、高利得性を維持することができる。
【００７２】
図１８および図１９は、本実施の形態の半導体装置のベース引出し電極となる導電性膜１５部のホウ素濃度のシミュレーションである。図１８は、クリーニング工程前のシミュレーションあり、図１９は、クリーニング工程後のシミュレーションである。導電性膜１５は、不純物濃度が低いシリコン膜１５ａと、不純物濃度が高いシリコン膜１５ｂとの積層膜よりなる。シミュレーション条件としては、不純物濃度が低いシリコン膜１５ａの膜厚を１００ｎｍ、ホウ素（Ｂ）の濃度を、５×１０２０ａｔｏｍｓ／ｃｍ３とした。また、不純物濃度が低いシリコン膜１５ａの膜厚を２０ｎｍ、ホウ素（Ｂ）の濃度を、０（ノンドープ）とした。また、クリーニング条件としては、水素（Ｈ２）ガス雰囲気下で、９００℃、６０秒間の処理とした。
【００７３】
よって、クリーニング工程前においては、図１８の破線のグラフに示すように、シリコン膜１５ｂのホウ素（Ｂ）の濃度は高く、シリコン膜１５ａのホウ素（Ｂ）の濃度は０（ゼロ）である。
【００７４】
これに対し、クリーニング工程後においては、図１９に示すように、シリコン膜１５ｂのホウ素（Ｂ）は、補誤差関数分布にしたがって下層のシリコン膜１５ａ中に拡散する。このため、下層のシリコン膜１５ａの底面部（終端部、深さｂ）のホウ素（Ｂ）の濃度は、シリコン膜１５ｂの当初のホウ素（Ｂ）の濃度の半分以下（ここでは、１／１０以下）となっている。このため、コレクタ層１３と接するホウ素（Ｂ）の量はかなり低減される。
【００７５】
よって、前述の図１５に示すように、関連技術のＨＢＴのＩＣ−ＶＣＥ特性（図１６参照）で見られた非飽和コレクタ電流の不具合は解消され、良好なＩＣ−ＶＣＥ特性が確認される。また、前述の図１７に示すように、関連技術のような遮断周波数ｆＴの低下や最大発振周波数ｆｍａｘの低下がなく、所望の性能（破線で示すカーブ）を得ることができる。
【００７６】
（実施の形態２）
本実施の形態においては、ベース引出し電極ＢＥとなる導電性膜１５（１５ａ、１５ｂ）を多結晶の半導体膜で構成する。そして、下層に位置する不純物濃度が低い多結晶のシリコン膜（１５ｄ）の平均結晶粒径（直径）を、不純物濃度が高い多結晶のシリコン膜１５ｂの平均結晶粒径より大きくする。例えば、シリコン膜１５ｄの平均結晶粒径を、１０ｎｍ〜３０ｎｍ程度とする。
【００７７】
以下、図面を参照しながら本実施の形態の半導体装置の構成およびその製造方法について詳細に説明する。図２０〜図２２は、本実施の形態の半導体装置の製造工程を示す断面図である。
【００７８】
［構造説明］
本実施の形態における最終工程断面図である図２２を参照しながら、本実施の形態の半導体装置の構成を説明する。本実施の形態の半導体装置は、ＨＢＴを有する半導体装置である。実施の形態１との違いは、ベース引出し電極ＢＥとなる導電性膜１５（シリコン膜１５ｄ、シリコン膜１５ａ）の構成のみである。
【００７９】
図２２に示すように、本実施の形態のＨＢＴは、半導体基板１１の主面に形成されたコレクタ層１３と、コレクタ層１３の上に形成されたベース層２１と、ベース層２１の表面の一部に形成されたエミッタ層２６とを備えている。
【００８０】
コレクタ層１３は、半導体基板（活性領域）１１中の不純物領域（半導体領域）よりなる。ここでは、半導体基板（活性領域）１１中の砒素（Ａｓ）などのｎ型の不純物が注入された領域よりなる。このコレクタ層１３は、コレクタ引出し電極（図示せず）と接続されている。
【００８１】
ベース層２１は、コレクタ層１３上に形成される。このベース層２１は、コレクタ層１３上に成長した半導体膜よりなる。ここでは、ホウ素などのｐ型不純物をドープしたＳｉＧｅのエピタキシャル膜からなる。ベース層２１は、絶縁膜１４の側壁で囲まれた開口部ＯＡ２内に形成される。また、ベース層２１は、ベース引出し電極ＢＥと接続されている。
【００８２】
ベース引出し電極ＢＥは、開口部ＯＡ２の内部に、ベース層２１と平面視において重なるように突出している。また、ベース引出し電極ＢＥは、主として、シリコン膜１５ｄとその上部のシリコン膜１５ｂとの積層膜よりなる。これらの膜は、多結晶シリコン膜である。
【００８３】
ここで、下層（１層目）のシリコン膜１５ｄの不純物濃度は、上層（２層目）のシリコン膜１５ｂより低く設定されている。シリコン膜１５ｂは、ホウ素などのｐ型不純物を含有し、その不純物の濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以上２×１０２１ａｔｏｍｓ／ｃｍ３以下である。また、シリコン膜１５ａは、ここでは、意図した不純物の注入が行われていないノンドープの膜である。
【００８４】
また、本実施の形態においては、下層（１層目）のシリコン膜１５ｄの平均結晶粒径が、上層（２層目）のシリコン膜１５ｂの平均結晶粒径より小さく設定されている。ここでは、下層（１層目）のシリコン膜１５ｄの平均結晶粒径（直径）を１０ｎｍ〜３０ｎｍの範囲としている。これに対し、上層（２層目）のシリコン膜１５ｂの平均結晶粒径は、一般的な６０ｎｍ〜１５０ｎｍの範囲である。
【００８５】
なお、図中の１５ｃで示す半導体領域は、シリコン膜１５ｄとシリコン膜１５ｂとの積層部において、当初の結晶状態や不純物濃度などの膜質が変化した部分である。よって、半導体領域１５ｃにおいては、上記シリコン膜１５ｄおよびシリコン膜１５ｂの不純物濃度の関係や結晶状態の関係が維持されていない場合がある。
【００８６】
また、ベース引出し電極ＢＥが開口部ＯＡ２内に突出した突出部の下部には、接続部２２が形成されている。この接続部２２は、ベース引出し電極ＢＥの裏面側に成長した半導体膜である。ここでは、ベース引出し電極ＢＥを構成するシリコン膜１５ｄの裏面側に成長した、ホウ素などのｐ型不純物がドープされた多結晶ＳｉＧｅよりなる。この接続部２２を介してベース層２１は、ベース引出し電極ＢＥと接続されている。なお、接続部２２においても、当初の結晶状態や不純物濃度などの膜質が変化し得る。
【００８７】
このように、膜質が変化した接続部２２および半導体領域１５ｃにおいては、主として、熱処理による単結晶化および上下の層からの不純物（ここでは、ｎ型の不純物）の拡散による不純物の高濃度化が生じている。このような単結晶化および不純物の高濃度化により、これらの領域の低抵抗化が図られる。
【００８８】
エミッタ層２６は、ベース層２１の表面に形成される。また、エミッタ層２６は、エミッタ引出し電極ＥＥと接続されている。エミッタ層２６は、エミッタ引出し電極ＥＥからベース層２１の表面に不純物を拡散させることによって形成される。ここでは、エミッタ引出し電極ＥＥ中の砒素（Ａｓ）などのｎ型の不純物を、絶縁膜２３の側壁で囲まれた開口部ＯＡ３を介して拡散させることによって形成される。
【００８９】
また、ＨＢＴは、素子分離領域１２によって他の素子（例えば、他のＨＢＴやＭＯＳＦＥＴなど）と分離されている。また、図１中のＳｐは、絶縁膜１４の側壁に位置する微小な隙間である。
【００９０】
このように、本実施の形態によれば、ベース引出し電極ＢＥとなる導電性膜１５を不純物濃度が低いシリコン膜１５ｄと、不純物濃度が高いシリコン膜１５ｂとの積層膜で構成したので、開口部ＯＡ２内への不純物濃度が高いシリコン膜１５ｂからの不純物汚染を低減することができる。さらに、本実施の形態においては、下層（１層目）のシリコン膜１５ｄの平均結晶粒径を、上層（２層目）のシリコン膜１５ｂの平均結晶粒径より小さく設定したので、シリコン膜１５ｂ中の不純物の拡散をさらに抑制することができる。これにより、ベース層２１への不純物汚染を低減することができ、ＨＢＴの特性を向上させることができる。
【００９１】
また、不純物濃度が高いシリコン膜１５ｂにより、ベース引出し電極ＢＥの寄生抵抗を下げることができる。
【００９２】
［製法説明］
次いで、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。実施の形態１との違いは、ベース引出し電極ＢＥとなる導電性膜１５（シリコン膜１５ｄ、シリコン膜１５ｂ）の形成工程のみであるため、当該工程について詳細に説明する。
【００９３】
実施の形態１と同様に、半導体基板１１として例えばｐ型の単結晶シリコンからなる基板を準備し、素子分離領域１２を形成する。次いで、半導体基板（活性領域）１１中に、コレクタ層１３を形成し、さらに、半導体基板１１上に絶縁膜１４を形成する。次いで、絶縁膜１４上にベース引出し電極となる導電性膜１５を形成する（図２、図３参照）。
【００９４】
この導電性膜１５は、シリコン膜１５ｄとその上部のシリコン膜１５ｂとの積層膜よりなる（図２０参照）。本実施の形態においても、実施の形態１と同様に、下層（１層目）のシリコン膜１５ｄの不純物濃度は、上層（２層目）のシリコン膜１５ｂより低く設定されている。ここでは、下層のシリコン膜１５ｄとして、ノンドープの多結晶シリコン膜をＣＶＤ法を用いて１０ｎｍ〜５０ｎｍ程度、絶縁膜１４上に堆積する。次いで、シリコン膜１５ｄ上に、ホウ素（Ｂ）などのｐ型の不純物イオンをドープした多結晶シリコン膜をＣＶＤ法を用いて５０ｎｍ〜１５０ｎｍ程度堆積する。ホウ素（Ｂ）の濃度は、例えば、１×１０２０〜２×１０２１ａｔｏｍｓ／ｃｍ３とする。
【００９５】
さらに、本実施の形態においては、下層（１層目）のシリコン膜１５ｄの平均結晶粒径が、上層（２層目）のシリコン膜１５ｂの平均結晶粒径より小さくなるように成膜する。ここでは、下層（１層目）のシリコン膜１５ｄの平均結晶粒径を１０ｎｍ〜３０ｎｍの範囲としている。これに対し、上層（２層目）のシリコン膜１５ｂの平均結晶粒径は、一般的な６０ｎｍ〜１５０ｎｍの範囲である。
【００９６】
例えば、下層（１層目）のシリコン膜１５ｄの平均結晶粒径を制御する方法として相転移温度を利用する方法がある。例えば、アモルファスシリコンから多結晶シリコンに相転移する基板温度の近傍（例えば、６００℃程度）で膜厚換算で１０ｎｍ未満の成膜を行う一次処理を行った後、基板温度を数十度上昇させた状態で成膜を行う二次処理を施す。これにより、一次処理で形成された１０ｎｍ未満の膜が核となり、二次処理により、多結晶化することにより形成される多結晶シリコン膜の結晶粒子の粒径を小さくすることができる。
【００９７】
この後、実施の形態１と同様に、シリコン膜１５ｂ上に、絶縁膜１６を形成する。絶縁膜１６をマスクとして、シリコン膜１５ｄおよびシリコン膜１５ｂをエッチングすることにより開口部ＯＡ１を形成する。次いで、開口部ＯＡ１内を含む絶縁膜１６上に側壁膜１８を形成し、絶縁膜１６および側壁膜１８をマスクとして、ウエットエッチングにより開口部ＯＡ１から露出した絶縁膜１４を除去する。このエッチングの際、導電性膜１５（シリコン膜１５ｄおよびシリコン膜１５ｂ）の側面より絶縁膜１４の側面が後退するまでオーバーエッチングを行い、開口部ＯＡ２を形成する（図２０）。
【００９８】
次いで、実施の形態１と同様に、シリコン膜１５ｄの裏面の露出した領域Ａ１および開口部ＯＡ２の底部から露出したコレクタ層１３をクリーニング（清浄化）する。具体的には、水素（Ｈ２）ガス雰囲気下、圧力が１Ｔｏｒｒ〜１００Ｔｏｒｒの減圧状態のＬＰ−ＣＶＤ装置内（処理室）で、９００℃、６０秒間の熱処理を行う。１Ｔｏｒｒは、約１３３．３Ｐａである。これにより、シリコン膜１５ｄの裏面の露出した領域Ａ１や開口部ＯＡ２の底部から露出したコレクタ層１３上の自然酸化膜などが除去される。なお、ここでは、クリーニング用のガスとして水素（Ｈ２）ガスを用いたが、塩素（Ｃｌ２）ガスなどの他のガスを用いてもよい。但し、水素（Ｈ２）ガスは、異物となる副生成物の発生が少なく、クリーニングガスとして用いて好適である。
【００９９】
次いで、装置内（処理室）の温度を６５０℃〜７５０℃の範囲となるように低下させ、図２１に示すように、開口部ＯＡ２の底部から露出したコレクタ層１３上に、ベース層２１となるホウ素などのｐ型不純物をドープしたＳｉＧｅエピタキシャル層を選択エピタキシャル成長させる。一方、領域Ａ１、即ち、シリコン膜１５ｂの裏面の露出部の下面には、ホウ素などのｐ型不純物がドープされた多結晶ＳｉＧｅよりなる接続部２２が形成されるこのように、コレクタ層１３上には、上方向にベース層２１が成長し、シリコン膜１５ｂの裏面の露出部には、下方向に接続部２２が成長するため、これらの部位は接触し、接続される。
【０１００】
上記選択エピタキシャル成長法によれば、コレクタ層１３上やシリコン膜１５ｂの裏面には、結晶成長が行われ、絶縁膜１４、絶縁膜１６および側壁膜１８上には結晶成長が生じない。例えば、絶縁膜１４の側壁に微小な隙間Ｓｐが生じてもよい。
【０１０１】
この後、実施の形態１と同様に、開口部ＯＡ３を有する絶縁膜２３を形成する。次いで、開口部ＯＡ３内を含む絶縁膜２３上に、エミッタ引出し電極ＥＥを形成する。次いで、熱処理を施すことにより、エミッタ引出し電極ＥＥ中のｎ型の不純物を拡散させることによりエミッタ層２６を形成する。以上の工程によりＨＢＴが完成する。次いで、エミッタ引出し電極ＥＥおよび絶縁膜２３の積層膜の側壁に側壁膜（サイドウォール膜、２９）を形成する。
【０１０２】
この後、実施の形態１と同様に、エミッタ引出し電極ＥＥおよびベース引出し電極ＢＥの表面に金属シリサイド膜（３０）を形成する（図２２）。次いで、未反応の金属膜を除去する。この後、図示は省略するが、ＨＢＴの上部に層間絶縁膜を形成する。この層間絶縁膜中にはプラグが形成され、さらに、プラグ上には、第１層配線が形成される。
【０１０３】
このように、本実施の形態においては、ベース引出し電極ＢＥとなる導電性膜１５を不純物濃度が低いシリコン膜１５ｄと、不純物濃度が高いシリコン膜１５ｂとの積層膜で構成したので、実施の形態１と同様に、ＨＢＴの特性を向上させることができる。
【０１０４】
即ち、不純物濃度が高いシリコン膜１５ｂにより、ベース引出し電極ＢＥの寄生抵抗を下げることができる（効果１）。また、不純物濃度が低いシリコン膜１５ｄにより、開口部ＯＡ２の上方において不純物濃度が高いシリコン膜１５ｂが露出することを回避することができ、開口部ＯＡ２の底部に露出しているコレクタ層１３の不純物による汚染を低減することができる（効果２）。
【０１０５】
さらに、本実施の形態においては、下層（１層目）のシリコン膜１５ｄの平均結晶粒径を、上層（２層目）のシリコン膜１５ｂの平均結晶粒径より小さく設定したので、シリコン膜１５ｂ中の不純物の拡散をさらに抑制することができる。
【０１０６】
多結晶シリコン膜中の不純物は、結晶粒界に沿って拡散する。よって、下層（１層目）のシリコン膜１５ｄの結晶粒径を小さくすることで、ホウ素などの不純物の拡散定数が一般的な多結晶シリコン膜（例えば、シリコン膜１５ｂ）と比較し低下する。これにより、シリコン膜１５ｂ中の不純物の拡散をさらに抑制することができ、コレクタ層１３の不純物による汚染を低減することができる。
【０１０７】
特に、上層（２層目）のシリコン膜１５ｂの不純物濃度を高濃度化（例えば、２×１０２１ａｔｏｍｓ／ｃｍ３以上と）する場合には、不純物が拡散しやすい。この対策として、例えば、下層（１層目）のシリコン膜１５ｄの膜厚を大きくすることも可能であるが、本実施の形態によれば、下層（１層目）のシリコン膜１５ｄの粒径を小さくすることで、その膜厚が小さい場合であっても、効果的に不純物の拡散を低減することができる。
【０１０８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０９】
例えば、上記実施の形態においては、ベース層２１としてＳｉＧｅのエピタキシャル膜を用いたが、炭素（Ｃ）を添加したＳｉＧｅのエピタキシャル膜を用いてもよい。
【０１１０】
また、上記実施の形態１においては、ベース引出し電極（ＢＥ）となるシリコン膜１５ａおよびシリコン膜１５ｂをそれぞれ多結晶シリコン膜で構成したが、これらの双方または一方をアモルファスシリコンとしてもよい。
【符号の説明】
【０１１１】
１１  半導体基板
１２  素子分離領域
１３  コレクタ層
１４  絶縁膜
１５  導電性膜
１５ａ  シリコン膜
１５ｂ  シリコン膜
１５ｃ  半導体領域
１５ｄ  シリコン膜
１６  絶縁膜
１８  側壁膜
２１  ベース層
２２  接続部
２３  絶縁膜
２５  導電性膜
２６  エミッタ層
２９  側壁膜
３０  金属シリサイド膜
Ａ１  領域
ＢＥ  ベース引出し電極
ＥＥ  エミッタ引出し電極
ＯＡ１  開口部
ＯＡ２  開口部
ＯＡ３  開口部
Ｓｐ  隙間
Ｗ１  幅
Ｗ２  幅
Ｗ３  幅
Ｗ４  幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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