(57)【要約】【課題】キャパシタ素子を形成するためのシリンダーの開口不良を防止する。【解決手段】メモリセル部２と周辺回路部３を有する半導体基板１上に絶縁膜を形成し、絶縁膜上にハードマスク８を形成し、周辺回路部３のハードマスクのみを所定の厚さだけ予めエッチングしておき、メモリセル部２と周辺回路部３のハードマスクを用いて、メモリセル部２のハードマスクの第１の残膜厚と周辺回路部３のハードマスクの第２の残膜厚とが実質的に等しい状態で絶縁膜をエッチングすることにより、絶縁膜を貫通する複数の開口部（シリンダー１１）を形成する半導体装置１００の製造方法。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリセル部と周辺回路部を有する半導体基板上に絶縁膜を形成し、
前記絶縁膜上にハードマスクを形成し、
前記周辺回路部のハードマスクのみを所定の厚さだけ予めエッチングしておき、
前記メモリセル部と前記周辺回路部のハードマスクを用いて、前記メモリセル部のハードマスクの第１の残膜厚と前記周辺回路部のハードマスクの第２の残膜厚とが実質的に等しい状態で前記絶縁膜をエッチングすることにより、前記絶縁膜を貫通する複数の開口部を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の残膜厚と前記第２の残膜厚とが実質的に等しい状態で前記絶縁膜をエッチングすることにより、前記メモリセル部のセル端に位置する開口部の開口不良を防止することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記周辺回路部のハードマスクは、前記メモリセル部と前記周辺回路部との境界から所定の幅に収まる部分は元の厚さを維持し、前記所定の幅以外の部分は前記所定の厚さだけ予めエッチングされることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記メモリセル部及び前記境界から前記所定の幅だけ入った領域まで前記ハードマスクを覆うようにレジストをパターニングし、
前記レジストをマスクとして前記ハードマスクをエッチングすることにより、前記周辺回路部のハードマスクのみが前記所定の厚さだけ予めエッチングされることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜は、容量コンタクトプラグ上に形成されたシリコン酸化膜であることを特徴とする請求項１から４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記メモリセル部の開口部内の前記容量コンタクトプラグ上に下部電極を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記下部電極の表面を覆うように容量絶縁膜を形成した後に、上部電極を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記半導体装置はＤＲＡＭであり、
前記開口部はシリンダーであり、
前記下部電極、前記容量絶縁膜及び前記上部電極とでキャパシタ素子が構成されることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記開口部は、コンタクトホールであることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ素子等の半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ素子等の半導体装置の微細化に伴い、静電容量の大きいキャパシタ素子として、ＭＩＭ（Metal-Insulator-Metal）構造の素子が採用されている。
【０００３】
これに関連する技術として、例えば、特開２０１１−１９２８０１号公報（特許文献１）がある。
【０００４】
特許文献１には、キャパシタ素子のリーク電流の低減と静電容量の増加の両立を実現するための技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１９２８０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上記特許文献１は、キャパシタ素子のリーク電流の低減と静電容量の増加の両立を実現することが目的であり、キャパシタ素子を形成するためのシリンダーの開口不良を防止することについては認識されていない。
【０００７】
本発明は、キャパシタ素子を形成するためのシリンダーの開口不良を防止することが可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体装置の製造方法は、
メモリセル部と周辺回路部を有する半導体基板上に絶縁膜を形成し、
前記絶縁膜上にハードマスクを形成し、
前記周辺回路部のハードマスクのみを所定の厚さだけ予めエッチングしておき、
前記セル部と前記周辺回路部のハードマスクを用いて、前記セル部のハードマスクの第１の残膜厚と前記周辺回路部のハードマスクの第２の残膜厚とが実質的に等しい状態で前記絶縁膜をエッチングすることにより、前記絶縁膜を貫通する複数の開口部を形成することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、キャパシタ素子を形成するためのシリンダーの開口不良を防止することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態による半導体装置の構造を示す平面図である。
【図２】本発明の実施形態による半導体装置の一製造工程を示す図１のＢ−Ｂ断面図である。
【図３】本発明の実施形態による半導体装置の一製造工程を示す図１のＢ−Ｂ断面図である。
【図４】本発明の実施形態による半導体装置の一製造工程を示す図１のＢ−Ｂ断面図である。
【図５】本発明の実施形態による半導体装置の一製造工程を示す図１のＢ−Ｂ断面図である。
【図６】本発明の実施形態による半導体装置の一製造工程を示す図１のＢ−Ｂ断面図である。
【図７】本発明の実施形態による半導体装置の一製造工程を示す図１のＢ−Ｂ断面図である。
【図８】関連技術による半導体装置の構造を示す平面図である。
【図９】関連技術による半導体装置の一製造工程を示す図８のＢ−Ｂ断面図である。
【図１０】関連技術による半導体装置の一製造工程を示す図８のＢ−Ｂ断面図である。
【発明を実施するための形態】
【００１１】
最初に、本発明の特徴がより明確になるように、関連技術に係る半導体装置について説明する。
【００１２】
（関連技術）
図８〜図１０は、関連技術による半導体装置１００の構造を示す図である。図８はＤＲＡＭのメモリセル部と周辺回路部のシリンダー開口エッチング工程の平面図、図９〜図１０は図８のＢ−Ｂ断面図を示している。
【００１３】
最初に、図８の平面図を参照して、関連技術の半導体装置１００について説明する。
【００１４】
半導体装置１００は、ＤＲＡＭのメモリセル部２と周辺回路部３を構成するものである。トランジスタ等の半導体素子（図示せず）が形成された半導体基板１上において、半導体基板１の拡散層（図示せず）と将来、シリンダー１１内に形成される容量下部電極（図示せず）を接続する容量コンタクトプラグ５が設置されている。
【００１５】
容量コンタクトプラグ５を覆うようにシリンダー形成用のシリコン酸化膜７が設けられ、その上には、シリンダーエッチング用のシリコンハードマスク８がマスク分離幅Ｘｎｍ、マスク開口部Ｙｎｍでパターニングされている。たとえば、Ｘは２０ｎｍ、Ｙは６０ｎｍとすることができる。
【００１６】
その後、シリコンハードマスク８をマスクに、ストッパーシリコン窒化膜６、シリンダー形成用のシリコン酸化膜７を貫通してエッチングしてシリンダー（シリンダーホール）１１が形成される。
【００１７】
関連技術では、シリンダーエッチング時に、メモリセル部２内のシリコンハードマスク８は、マスクが横方向からもエッチングされるため早く削れるが、シリンダー１１を形成しない周辺回路部３のシリコンハードマスク８は、上方向からしかエッチングされない。このため、周辺回路部３は、メモリセル部２内２に比べ、シリコンハードマスク８の残膜が厚く残る。
【００１８】
このため、セル端のシリンダー１１には、周辺回路部３側に残膜の厚いシリコンハードマスク８が残っているため、エッチング途中にデポジション１５によるシリンダー１１の閉塞が生じ、開口不良のシリンダー１１ａが形成されてしまう。
【００１９】
以下、図９〜図１０を用いて、図８に示した関連技術による半導体装置１００の製造方法について説明する。図９〜図１０は、図８におけるＢ−Ｂ断面図を示している。
【００２０】
まず、図９に示すようにトランジスタ等の半導体素子（図示せず）が形成された半導体基板１の上に、層間絶縁膜４を形成し、層間絶縁膜４を貫通して、半導体基板１に接続する容量コンタクト５ａを形成する。その後、容量コンタクト５ａを埋め込むように、層間絶縁膜４上にポリシリコン等を堆積し、エッチバックし容量コンタクトプラグ５を形成する。
【００２１】
そして、容量コンタクトプラグ５を覆うように、ストッパーシリコン窒化膜６を形成する。
【００２２】
さらに、ストッパーシリコン窒化膜６上に、シリンダー形成用のシリコン酸化膜７を堆積する。
【００２３】
その後、シリンダー形成用のシリコンハードマスク８を、膜厚Ａｎｍ堆積し、リソグラフィ技術、ドライエッチング技術を用いてパターニングする。たとえば、膜厚Ａは、１００ｎｍとする。また、この時のハードマスク８の寸法Ｘは、たとえば２０ｎｍ、スペースの寸法Ｙは、たとえば６０ｎｍとすることができる。
【００２４】
次に、図１０に示すように、シリコンハードマスク８をマスクに、ストッパーシリコン窒化膜６、シリンダー形成用のシリコン酸化膜７を貫通してエッチングしてシリンダー１１を形成する。
【００２５】
この時、エッチング前のシリコンハードマスク８の膜厚をＡｎｍ、周辺回路部３のシリコンハードマスク８のエッチング量Ｂｎｍ、メモリセル部２と周辺回路部３のシリコンハードマスク８のエッチング量の差をＣｎｍとした場合、エッチング後のセル部２のシリコンハードマスクの残膜Ｄ２、および周辺回路部３のシリコンハードマスクの残膜Ｄ３は、それぞれ、セル内Ｄ２＝Ａ−Ｂ−Ｃ、周辺回路部Ｄ３＝Ａ−Ｂとなる。たとえば、Ａを１００ｎｍ、Ｂを２０ｎｍ、Ｃを５０ｎｍとした場合、Ｄ２＝３０ｎｍ、Ｄ３＝８０ｎｍとなる。
【００２６】
このように、関連技術では、シリンダーエッチング時に、メモリセル部２内のシリコンハードマスク８は、シリコンハードマスク８が横方向からもエッチングされるため早く削れるが、シリンダー１１を形成しない周辺回路部３のシリコンハードマスク８は、上方向からしかエッチングされない。このため、周辺回路部３は、メモリセル部２内に比べ、シリコンハードマスク８の残膜が厚く残る。
【００２７】
このため、セル端のシリンダー１１では、周辺回路部３側に残膜の厚いシリコンハードマスク８が残っているため、エッチング途中にデポジション１５によるシリンダー１１（シリンダーホール）の閉塞が生じ、開口不良のシリンダー１１ａが形成されてしまうという問題があった。
【００２８】
本発明は、上記関連技術の問題を解決するものであり、キャパシタ素子を形成するためのシリンダーの開口不良を防止することが可能な半導体装置の製造方法を提供する。
【００２９】
（本発明の実施の形態）
以下、図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００３０】
図１〜図６は、本発明の好ましい実施形態による半導体装置１００の構造を示す図である。図１はＤＲＡＭのメモリセル部と周辺回路部のシリンダー開口エッチング工程の平面図、図２〜図６は図１のＢ−Ｂ断面図、図７はＤＲＡＭの容量形成後のＢ−Ｂ断面図を示している。
【００３１】
最初に、図１の平面図を参照して、本実施形態の半導体装置１００について説明する。
【００３２】
半導体装置１００はＤＲＡＭのメモリセル部２と周辺回路部３を構成するものである。トランジスタ等半導体素子（図示せず）が形成された半導体基板１上において、半導体基板１の拡散層（図示せず）と将来、シリンダー１１内に形成される容量下部電極（図示せず）を接続する容量コンタクトプラグ５が設置されている。容量コンタクトプラグ５を覆うようにストッパーシリコン窒化膜６、シリンダー形成用のシリコン酸化膜７が設けられ、その上には、シリンダーエッチング用のシリコンハードマスク８がマスク分離幅Ｘｎｍ、マスク開口部Ｙｎｍでパターニングされている。たとえば、Ｘは２０ｎｍ、Ｙは６０ｎｍとすることができる。
【００３３】
メモリセル部２との境界３ａから幅Ｚを残して、周辺回路部３はシリンダーエッチング用のシリコンハードマスク８が予めＥの深さまでエッチングされているシリコンハードマスクエッチング領域９が形成されている。
【００３４】
その後、シリコンハードマスク８をマスクに、ストッパーシリコン窒化膜６、シリンダー形成用のシリコン酸化膜７を貫通してエッチングしてシリンダー１１が形成される。
【００３５】
このように、本発明の実施形態では、周辺回路部３のシリコンハードマスク８を、予めエッチングしておくことにより、シリンダーエッチング時にメモリセル内２と周辺回路部３のシリコンハードマスク８の残膜厚をほぼ等しくすることができる。この結果、関連技術で問題であったセル端でのシリンダー開口不良を防止することができる。また、開口不良対策のために必要なセル端のダミーシリンダーを削除することが可能となり、チップ面積も縮小することができる。
【００３６】
以下、図２〜図６を用いて、図１に示した本発明の実施の形態による半導体装置１００の製造方法について説明する。図２〜図６は、図１におけるＢ−Ｂ断面図を示している。
【００３７】
まず、図２に示すようにトランジスタ等の半導体素子（図示せず）が形成された半導体基板１の上に、層間絶縁膜４を形成し、層間絶縁膜４を貫通して、半導体基板１に接続する容量コンタクト５ａを形成する。その後、容量コンタクト５ａを埋め込むように、層間絶縁膜４上にポリシリコン等を堆積して、エッチバックし容量コンタクトプラグ５を形成する。
【００３８】
そして、容量コンタクトプラグ５を覆うように、ストッパーシリコン窒化膜６を形成する。
【００３９】
さらに、ストッパーシリコン窒化膜６上に、シリンダー形成用のシリコン酸化膜７を堆積する。
【００４０】
その後、シリンダー形成用のシリコンハードマスク８を膜厚Ａｎｍ堆積し、リソグラフィ技術、ドライエッチング技術を用いてパターニングする。たとえば、膜厚Ａは、１００ｎｍとする。また、この時のハードマスク８の寸法Ｘは、たとえば２０ｎｍ、スペースの寸法Ｙは、たとえば６０ｎｍとすることができる。
【００４１】
次に、図３に示すように、メモリセル部内２およびメモリセル部内２から幅Ｚｎｍ周辺回路部３に入った領域まで、シリコンハードマスク８を覆うようにレジスト１０をパターニングする。
【００４２】
シリンダー形成用のシリコンハードマスク８の寸法をＸｎｍ、スペースの寸法をＹｎｍとした場合、この時のＺは、Ｘｎｍ以上Ｘ＋Ｙｎｍ以下に設定できる。たとえば、Ｘを２０ｎｍ、Ｙを６０ｎｍとした場合、Ｚは、２０ｎｍ以上８０ｎｍ以下とすることができる。
【００４３】
次に、図４に示すように、レジスト１０をマスクに、シリコンハードマスク８をドライエッチング技術を用いてエッチングする。エッチング前のシリコンハードマスク８の膜厚をＡｎｍ、図１０に示した関連技術で生じる周辺回路部３のシリコンハードマスク８のエッチング量Ｂｎｍ、メモリセル部２と周辺回路部３のシリコンハードマスク８のエッチング量の差をＣｎｍとした場合、この時のシリコンハードマスク８のエッチング量Ｅｎｍは、Ｃ以上Ａ−Ｂ以下に設定できる。
【００４４】
たとえば、Ａを１００ｎｍ、Ｂを２０ｎｍ、Ｃを５０ｎｍとした場合、周辺回路部３のシリコンハードマスク８のエッチング量Ｅｎｍは、５０ｎｍ以上８０ｎｍ以下とすることができる。これにより、周辺回路部３に、シリコンハードマスク８がＥｎｍエッチングされた領域であるシリンダーハードマスクエッチング領域９が形成される。
【００４５】
次に、図５に示すようにレジスト１０を除去する。
【００４６】
次に、図６に示すように、シリコンハードマスク８をマスクに、ドライエッチング技術を用いて、ストッパーシリコン窒化膜６、シリンダー形成用のシリコン酸化膜７を貫通してシリンダー１１を形成する。
【００４７】
シリンダーエッチング後のエッチング後のメモリセル部２のシリコンハードマスク８の残膜Ｄ２、および周辺回路部３のシリコンハードマスクの残膜Ｄ３は、それぞれ、セル内Ｄ２＝Ａ−Ｂ−Ｃ、周辺回路部Ｄ３＝Ａ−Ｂ−Ｅとなり、たとえば、Ｄ２＝３０ｎｍ、Ｄ３＝０〜３０ｎｍとすることができる。
【００４８】
本発明の実施の形態では、予め周辺回路部３のシリコンハードマスク８をＥｎｍエッチングした膜厚としているので、シリンダーエッチング中の周辺回路部３のシリコンハードマスク８の残膜厚Ｄ３とメモリセル部内２のシリコンハードマスク８の残膜厚Ｄ２がほぼ等しくなり、関連技術で問題であったセル端でのシリンダー開口不良を防止することができる。
【００４９】
次に、図７に示すように、容量コンタクトプラグ５上に窒化チタン等でキャパシタ素子の下部電極１２を形成する。
【００５０】
そして、下部電極１２の表面を覆うように容量絶縁膜１３を形成した後に、窒化チタン等でキャパシタ素子の上部電極１４を形成する。
【００５１】
その後、図示していないが配線形成工程を繰り返すことで多層配線を形成し、半導体装置１００を形成する。
【００５２】
上記本発明の実施形態による半導体装置の製造方法では、周辺回路部３のシリコンハードマスク８を予めエッチングしておくことにより、シリンダーエッチング時にメモリセル部内２と周辺回路部３のシリコンハードマスク８の残膜厚Ｄ２、Ｄ３をほぼ等しくすることができる。その結果、関連技術で問題であったセル端でのシリンダー開口不良を防止することができる。また、開口不良対策のために必要なセル端のダミーシリンダーを削除することが可能となり、チップ面積も縮小することができる。
【００５３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５４】
例えば、本発明の実施の形態では、ＤＲＡＭのシリンダーの形成について説明したが、これに限るものではなく、本発明はその他の高アスペクト比の密集したコンタクトホールにも適用できる。
【符号の説明】
【００５５】
１  半導体基板
２  メモリセル部
３  周辺回路部
３ａ  境界
４  層間絶縁膜
５  容量コンタクトプラグ
６  ストッパーシリコン窒化膜
７  シリコン酸化膜
８  シリコンハードマスク
９  シリコンハードマスクエッチング領域
１０  レジスト
１１  シリンダー
１２  下部電極
１３  容量絶縁膜
１４  上部電極
１５  デポジション
１００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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