(57)【要約】【課題】小型、安価なエフェクタを提供する。【解決手段】エフェクタは、Ａ／Ｄ変換器11とＤ／Ａ変換器15，16を備えるＣＰＵ10と、エフェクトの種類の選択とパラメータの調整を行う操作子20と、加算回路30よりなる。ＣＰＵ10にはＡ／Ｄ変換された楽音信号にエフェクトを付加するエフェクト部13と、操作子20の操作に応じてエフェクト部13を制御する制御部12と、エフェクト部13からのデジタル出力信号が入力される補正部14が構築され、デジタル出力信号のビット数をｎとし、そのｎビットを上位ｉビットと下位ｊビットに２分した時、補正部14はデジタル出力信号に２ｊ−１＋２ｊ・Ｎ（Ｎは整数）を加算し、その加算デジタル信号の上位ｉビット、下位ｊビットをＤ／Ａ変換器15，16にそれぞれ出力する。加算回路30はＤ／Ａ変換器16でＤ／Ａ変換された信号を１／２ｊ倍した信号とＤ／Ａ変換器15でＤ／Ａ変換された信号を加算して出力する。【選択図】図１
2014066758.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのＡ／Ｄ変換器と、少なくとも第１及び第２の２つのＤ／Ａ変換器を備えるＣＰＵを用いて構成されるエフェクタであって、
前記ＣＰＵと、楽音信号に付加するエフェクトの種類の選択と各エフェクトのパラメータの調整とを行う操作子と、加算回路とよりなり、
前記ＣＰＵには、前記Ａ／Ｄ変換器に入力されてＡ／Ｄ変換された楽音信号にエフェクトを付加するエフェクト部と、前記操作子の操作に応じて前記エフェクト部を制御する制御部と、前記エフェクト部から出力されるデジタル出力信号が入力される補正部とが構築され、
前記デジタル出力信号のビット数をｎとし、そのｎビットを上位ｉビットと下位ｊ（ｊ＝ｎ−ｉ）ビットに２分した時、前記補正部は前記デジタル出力信号に２ｊ−１＋２ｊ・Ｎ（Ｎは整数）を加算し、その２ｊ−１＋２ｊ・Ｎを加算したデジタル信号の上位ｉビットを前記第１のＤ／Ａ変換器に出力し、下位ｊビットを前記第２のＤ／Ａ変換器に出力するものとされ、
前記加算回路は前記第２のＤ／Ａ変換器でＤ／Ａ変換された信号を１／２ｊ倍した信号と、前記第１のＤ／Ａ変換器でＤ／Ａ変換された信号とを加算して出力することを特徴とするエフェクタ。
【請求項２】
請求項１記載のエフェクタにおいて、
前記ｎが１６であり、前記ｉ及びｊが８であることを特徴とするエフェクタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は例えば電気ギター等の楽器から出力される楽音信号に効果を付加するエフェクタに関する。
【背景技術】
【０００２】
特許文献１にはこの種のエフェクタが記載されている。特許文献１に記載されているエフェクタはＤＳＰ（デジタルシグナルプロセッサ）を備えており、このＤＳＰによってエフェクト（効果）付加等を行うものとなっている。楽器から出力される楽音信号はＡ／Ｄ変換器でＡ／Ｄ変換されてＤＳＰに入力され、ＤＳＰからの出力信号はＤ／Ａ変換器に入力されてＤ／Ａ変換され、エフェクタ外部（例えばパワーアンプ等）に出力されるものとなっている。
【０００３】
特許文献１に記載されているエフェクタはこれらＤＳＰ、Ａ／Ｄ変換器、Ｄ／Ａ変換器に加え、エフェクタ全体の動作を制御する主制御部を有しており、この主制御部はＣＰＵによって構成されている。楽音信号に付加するエフェクトの種類の選択や各エフェクトのパラメータの調整を行う操作子群の操作は主制御部によって把握され、ＤＳＰに通知される。これにより、ＤＳＰは入力される楽音信号に必要なエフェクトを付加して出力する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−５３２５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したように、従来のエフェクタ（デジタルエフェクタ）はＤＳＰ、Ａ／Ｄ変換器、Ｄ／Ａ変換器及びＣＰＵといった多くのデバイスを用いるものとなっているため、例えば基板上の実装スペースを必要とし、また高価となり、消費電力もかかるものとなっていた。
【０００６】
この発明の目的はこの問題に鑑み、小型、安価に構成することができ、かつ低消費電力化を図ることができるようにしたエフェクタを提供することにある。
【課題を解決するための手段】
【０００７】
請求項１の発明によれば、少なくとも１つのＡ／Ｄ変換器と、少なくとも第１及び第２の２つのＤ／Ａ変換器を備えるＣＰＵを用いて構成されるエフェクタは、ＣＰＵと楽音信号に付加するエフェクトの種類の選択と各エフェクトのパラメータの調整とを行う操作子と、加算回路とよりなり、ＣＰＵにはＡ／Ｄ変換器に入力されてＡ／Ｄ変換された楽音信号にエフェクトを付加するエフェクト部と、操作子の操作に応じてエフェクト部を制御する制御部と、エフェクト部から出力されるデジタル出力信号が入力される補正部とが構築され、前記デジタル出力信号のビット数をｎとし、そのｎビットを上位ｉビットと下位ｊ（ｊ＝ｎ−ｉ）ビットに２分した時、補正部は前記デジタル出力信号に２ｊ−１＋２ｊ・Ｎ（Ｎは整数）を加算し、その２ｊ−１＋２ｊ・Ｎを加算したデジタル信号の上位ｉビットを第１のＤ／Ａ変換器に出力し、下位ｊビットを第２のＤ／Ａ変換器に出力するものとされ、加算回路は第２のＤ／Ａ変換器でＤ／Ａ変換された信号を１／２ｊ倍した信号と、第１のＤ／Ａ変換器でＤ／Ａ変換された信号とを加算して出力するものとされる。
【０００８】
請求項２の発明では請求項１の発明において、ｎが１６とされ、ｉ及びｊが８とされる。
【発明の効果】
【０００９】
この発明によれば、従来のエフェクタで用いていたＤＳＰ、Ａ／Ｄ変換器及びＤ／Ａ変換器といったデバイスを必要としないため、その分、省スペース化、低消費電力化、低価格化を図ることができ、よって小型、安価なエフェクタを提供することができる。
【図面の簡単な説明】
【００１０】
【図１】この発明によるエフェクタの一実施例の機能構成を示すブロック図。
【図２】図１において補正部の補正をなしと仮定した場合の各部の出力信号例を示す図（比較例）。
【図３】図１における各部の出力信号例を示す図（実施例）。
【発明を実施するための形態】
【００１１】
この発明の実施形態を図面を参照して実施例により説明する。
【００１２】
図１はこの発明によるエフェクタの一実施例の構成を示したものである。エフェクタはこの例ではＣＰＵ１０と操作子２０と加算回路３０とによって構成されている。
【００１３】
ＣＰＵ１０は汎用のＣＰＵであって、少なくとも１つのＡ／Ｄ変換器１１と、少なくとも第１及び第２の２つのＤ／Ａ変換器１５，１６を備えるものとされる。ＣＰＵ１０には楽音信号に各種エフェクトを付加するエフェクト部１３が構築されており、さらに制御部１２と補正部１４とが構築されている。エフェクト部１３はこの例ではコーラス、ディレイ及びリバーブの３種類のエフェクトを付加することができるものとなっている。
【００１４】
楽音信号に付加するエフェクトの種類の選択と、各エフェクトのパラメータの調整は、この例では単一の操作子２０を操作することによって行われる。操作子２０は例えば回転操作されるタイプのもので、操作子２０の回転に応じて３種類のエフェクトを順次、選択することができるように構成され、かつ各エフェクトに対応する角度領域内において操作子２０を回転操作することにより各エフェクトのパラメータの調整を行えるものとなっている。操作子２０の操作は制御部１２によって把握され、制御部１２は操作子２０の操作に応じてエフェクト部１３を制御する。
【００１５】
電気ギター等の楽器が演奏されてその楽器から出力される楽音信号はＡ／Ｄ変換器１１に入力されてＡ／Ｄ変換される。Ａ／Ｄ変換器１１でＡ／Ｄ変換された楽音信号はエフェクト部１３に入力され、操作子２０の操作に応じて所望のエフェクトが付加される。
【００１６】
エフェクト部１３から出力されるデジタル出力信号は、この例では直接Ｄ／Ａ変換されるのではなく、補正部１４を介して２つのＤ／Ａ変換器１５，１６に入力されるものとなっており、さらにこれら２つのＤ／Ａ変換器１５，１６の出力信号が加算回路３０に入力されるものとなっている。これにより、安価な汎用のＣＰＵが具備するＤ／Ａ変換器が低精度のものであっても、その低精度に起因して発生する問題を解消することができ、さらにＤ／Ａ変換器のビット数が少ないという問題を解消することができるものとなっている。以下、この点について説明する。
【００１７】
エフェクト部１３から出力されて補正部１４に入力されるデジタル出力信号のビット数をｎとする。補正部１４はｎビットのデジタル出力信号を上位ｉビットと下位ｊ（ｊ＝ｎ−ｉ）ビットに２分し、下位ｊビットの最大振れ幅の半分の値と上位ｉビットの最小変化幅を整数倍した値との和２ｊ−１＋２ｊ・Ｎ（Ｎは整数）をｎビットのデジタル出力信号に加算する。そして、２ｊ−１＋２ｊ・Ｎを加算したデジタル信号の上位ｉビットを第１のＤ／Ａ変換器１５に出力し、下位ｊビットを第２のＤ／Ａ変換器１６に出力する。
【００１８】
Ｄ／Ａ変換器１５，１６はそれぞれ補正部１４から入力されたデジタル信号をＤ／Ａ変換し、これらＤ／Ａ変換器１５，１６の出力信号が加算回路３０に入力される。加算回路３０はＤ／Ａ変換器１６から入力された信号を１／２ｊ倍し、この１／２ｊ倍したＤ／Ａ変換器１６の出力信号と、Ｄ／Ａ変換器１５の出力信号とを加算する。加算回路３０の出力信号はエフェクタ外部（例えばパワーアンプ等）に出力される。
【００１９】
このように、この例ではエフェクト部１３から出力されるデジタル出力信号に、２ｊ−１＋２ｊ・Ｎを加算し、つまりオフセットを重畳するものとなっている。そして、ｎビットのデジタル出力信号を上位ｉビットと下位ｊビットに２分してそれぞれＤ／Ａ変換し、Ｄ／Ａ変換後に所要の重み付けをして加算するものとなっている。
【００２０】
エフェクト部１３から出力されるデジタル出力信号のビット数は例えば１６ビット（＝２バイト）であり、また、安価な汎用のＣＰＵ１０が具備するＤ／Ａ変換器１５，１６のビット数は一般に８ビット（＝１バイト）である。よって、上記におけるｎ，ｉ，ｊの具体的数値を例示すれば、
ｎ＝１６
ｉ＝ｊ＝８
となる。この場合、例えばＮ＝０とすると、補正部１４はデジタル出力信号に“１２８”を加算し、また加算回路３０はＤ／Ａ変換器１６から入力される信号を１／２５６倍することになる。
【００２１】
図２は上述したように、ｎ＝１６，ｉ＝ｊ＝８，Ｎ＝０の場合において、補正部１４における補正が仮りにないとした場合の各部の出力信号を例示したものであり、図３は補正部１４における補正が行われる（オフセットが重畳される）場合の各部の出力信号を例示したものである。なお、図２（１）のエフェクト部出力信号及び図３（１）の補正部出力信号は説明のため、便宜上、波形で示しており、図３（１）の補正部出力信号は図２（１）のエフェクト部出力信号に“１２８”が加算された波形を示している。また、図２（３）及び図３（３）のＤ／Ａ変換器出力信号（下位バイト）はそれぞれ図２（２）、図３（２）のＤ／Ａ変換器出力信号（上位バイト）の振幅に対し、振幅を１／２５６にして、つまり加算回路３０で加算される状態にして示している。
【００２２】
理想的な（高精度の）Ｄ／Ａ変換器では、デジタル値の増減量に対するアナログ値の増減量が均一であり、優れた線形性を有するが、汎用のＣＰＵに一般に備えられている低精度のＤ／Ａ変換器では、デジタル値の増減量に対するアナログ値の増減量は均一ではなく、線形性が劣る。図２（２）におけるａ−２，ａ−１，ａ１，ａ２はこの様子を示したものであり、図２（２）に示したように、ａ−２，ａ−１，ａ１，ａ２の値は均一ではなく、ばらつく。
【００２３】
このようなばらつきがあると、図２（４）に示したように加算回路３０における上位バイトの出力信号と下位バイトの出力信号の加算結果に不連続点が生じる。このような不連続点の存在はノイズの原因となり、図２に例示したような楽音信号における消え際のように、楽音信号が微小な場合にはノイズが顕著に目立つようになり、音の品質低下を招く。
【００２４】
これに対し、エフェクト部１３の出力信号に“１２８”を加算することにより、補正部１４の出力信号は図３（１）に示したようにオフセットし、これにより楽音信号の消え際では図３（２）に示したように上位バイトは変化しない状態となる。よって、図３（４）に示したように、ｔ１の範囲では加算回路３０の出力信号は下位バイトの出力信号のみとなり、加算回路３０の出力信号に不連続点は発生しない。なお、補正部１４は実際には上位バイトと下位バイトに分けて信号を出力するが、図３（１）ではこれらを合わせて示している。
【００２５】
以上説明したように、この例によれば、オフセットを重畳することにより、上位バイトが変化するポイントから出力波形の中心を遠ざけるものとなっており、これにより例えば楽音信号の消え際のように楽音信号の振幅が微小な場合において、上位バイト用と下位バイト用に２つ用いるＤ／Ａ変換器の精度の悪さに起因して生じる不連続点によって発生するノイズを解消することができるものとなっている。よって、従来のように、ＤＳＰやＡ／Ｄ変換器、Ｄ／Ａ変換器といったデバイスを用いることなく、安価な汎用のＣＰＵ１０で実用に充分供することができるエフェクタを実現することができる。
【００２６】
このように、この例では従来と比べて簡易な構成でエフェクタを実現することができ、エフェクタの小型化を図ることができるため、例えばヘッドホンにエフェクタを内蔵するといったことも容易に行えるものとなる。
【００２７】
なお、エフェクト部１３によって付加するエフェクトは前述したようなコーラス、ディレイ、リバーブに限るものではなく、また３種類に限るものでもない。
【００２８】
また、操作子２０を一つ用いるものとして説明したが、複数の操作子を用いるものであってもよく、また回転操作されるタイプに限らず、スライド操作されるタイプの操作子を用いるものであってもよい。
【符号の説明】
【００２９】
１０  ＣＰＵ                              １１  Ａ／Ｄ変換器
１２  制御部                              １３  エフェクト部
１４  補正部                              １５，１６  Ｄ／Ａ変換器
２０  操作子                              ３０  加算回路
【図１】
2014066758.tif 000003
【図２】
2014066758.tif 000004
【図３】
2014066758.tif 000005