(57)【要約】【課題】電源電圧が供給されていないときにも保護可能な保護回路を提供すること。【解決手段】保護回路４３は、制御回路４４と電圧制限回路４５を有している。制御回路４４は、高電位側の電源配線ＶＤ２と低電位側の電源配線ＶＳＳの間に接続されたトランジスタＴ１１，抵抗Ｒ１１、トランジスタＴ１２，抵抗Ｒ１２を有している。電源電圧ＶＤ２が供給されていないとき、制御回路４４のトランジスタＴ１２は、電源電圧ＶＤ１に基づく電圧Ｖ（Ｅ２３）に応じてオンし、浮遊状態のトランジスタＴ１３のゲート端子における電圧を電源配線ＶＳＳのレベルに低下させる。これにより、トランジスタＴ１３のオン抵抗値が低くなる。これにより、電圧制限回路４５は、ノードＮ１の電圧を、抵抗Ｒ１３の抵抗値と、トランジスタＴ１３のオン抵抗値に応じた電圧に制限する。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１電源電圧が印加される第１電源配線に接続され、前記第１電源電圧と入力電圧に応じて制御電圧を生成する制御回路と、
前記入力電圧が加わるノードと第２電源電圧が印加される第２電源配線との間に接続され、前記制御電圧に応じて抵抗値が変化する可変抵抗部を含む電圧制限回路と、
を有し、
前記制御回路は、
前記電源電圧が供給されず、前記入力電圧が第１電圧よりも大きいときに、前記可変抵抗部の抵抗値を前記入力電圧が前記第１電圧以下のときよりも小さくするように前記制御電圧を生成すること、
を特徴とする保護回路。
【請求項２】
前記電圧制限回路は、前記ノードに一方の端子が接続された第１の抵抗を更に有し、前記可変抵抗部は、前記第２電源配線にドレイン端子が接続され、前記第１の抵抗の他方の端子にソース端子が接続され、前記制御電圧がゲート端子に供給される第１導電型のＭＯＳトランジスタを含むこと、
を特徴とする請求項１記載の保護回路。
【請求項３】
前記制御回路は、前記第２電源配線に一方の端子が接続された第２の抵抗と、前記第１導電型と異なる第２導電型のＭＯＳトランジスタを含み、前記第２導電型のＭＯＳトランジスタは、前記第２の抵抗の他方の端子にソース端子が接続され、前記第１導電型のＭＯＳトランジスタのゲート端子にドレイン端子が接続され、前記入力電圧がゲート端子に供給されること、
を特徴とする請求項２記載の保護回路。
【請求項４】
前記制御回路は、前記第２導電型のＭＯＳトランジスタのドレイン端子と前記第１電源配線との間に接続された負荷を含むこと、
を特徴とする請求項３記載の保護回路。
【請求項５】
入力電圧がゲート端子に加わるＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタのドレイン端子と第１電源電圧が印加される第１電源配線との間に接続された負荷と、前記ＮＭＯＳトランジスタのソース端子と第２電源電圧が印加される第２電源配線との間に接続された第１の抵抗とを含む制御回路と、
前記ＮＭＯＳトランジスタと前記負荷との間の第１のノードにゲート端子が接続され、ドレイン端子が前記第２電源配線に接続されたＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタのソース端子と前記入力電圧が加わる第２のノードとの間に接続された第２の抵抗を含む電圧制限回路と、
を有する保護回路。
【請求項６】
外部端子に対して信号を出力する送信回路と、前記外部端子から信号を受信する受信回路のうちの少なくとも一方の回路と、
前記外部端子に接続された保護回路と、
を有し、
前記保護回路は、
第１電源電圧が印加される第１電源配線に接続され、前記第１電源電圧と入力電圧に応じて制御電圧を生成する制御回路と、
前記入力電圧が加わるノードと第２電源電圧が印加される第２電源配線との間に接続され、前記制御電圧に応じて抵抗値が変化する可変抵抗部を含む電圧制限回路と、
を有し、
前記制御回路は、
前記電源電圧が供給されず、前記入力電圧が第１電圧よりも大きいときに、前記可変抵抗部の抵抗値を前記入力電圧が前記第１電圧以下のときよりも小さくするように前記制御電圧を生成すること、
を特徴とするインタフェース回路。
【請求項７】
外部端子を介して互いに通信可能に接続される第１の通信装置及び第２の通信装置を含む通信システムであって、
前記第１の通信装置は、第１の外部端子を第１電源電圧にプルアップする抵抗を含む第１のインタフェース回路を含み、
前記第２の通信装置は、第２の外部端子を介して前記第１のインタフェース回路と接続され、前記第１電源電圧より低い電圧値の第２電源電圧にて動作する第２のインタフェース回路を含み、
前記第２のインタフェース回路は、前記第２の外部端子から入力される入力電圧に応じて所定のノードの電圧を制限する保護回路を含み、
前記保護回路は、
前記第２電源電圧が印加される第１電源配線に接続され、前記第２電源電圧と入力電圧に応じて制御電圧を生成する制御回路と、
前記入力電圧が加わるノードと第２電源電圧が印加される第２電源配線との間に接続され、前記制御電圧に応じて抵抗値が変化する可変抵抗部を含む電圧制限回路と、
を有し、
前記制御回路は、
前記第２電源電圧が供給されず、前記入力電圧が第１電圧よりも大きいときに、前記可変抵抗部の抵抗値を前記入力電圧が前記第１電圧以下のときよりも小さくするように前記制御電圧を生成すること、
を特徴とする通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
保護回路、インタフェース回路、及び通信システムに関する。
【背景技術】
【０００２】
従来、システムは、システムの機能を実現するために複数の半導体装置を有している。複数の半導体装置は、インタフェース回路（入力回路，出力回路，入出力回路）を有し、インタフェース回路を介して互いに通信し、システムの機能を提供する。複数の半導体装置は、例えば、システムに対して着脱される補助デバイスを含む。
【０００３】
上記複数の半導体装置は、互いに接続するための端子（外部端子）を有している。この外部端子に対して、例えば静電気放電（ＥＳＤ:electrostatic discharge）のように、半導体装置の電源電圧より高い電圧が加わる場合がある。このように外部から加わる高い電圧は、半導体装置に含まれるトランジスタ等の素子の特性を劣化させる要因となる。このため、インタフェース回路には、要因に応じた保護回路が設けられている（例えば、特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−５１９８０号公報
【特許文献２】特開２００４−８０３４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、インタフェース回路に電源電圧が供給されていないときに、例えば、電源電圧より高い電圧がインタフェース回路の端子に加わる場合がある。例えば、デジタルカメラに用いられるメモリカードは、デジタルカメラのスロットに挿入され、デジタルカメラから供給される電源電圧に基づいて作動する。電源電圧が供給されないときに電源電圧より高い電圧がメモリカードの外部端子に加わると、保護回路が有効に働かないため、高い電圧が外部端子を介して保護対象の回路（例えば入力バッファ）に加わり、回路を破損する場合がある。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、第１電源電圧が印加される第１電源配線に接続され、前記第１電源電圧と入力電圧に応じて制御電圧を生成する制御回路と、前記入力電圧が加わるノードと第２電源電圧が印加される第２電源配線との間に接続され、前記制御電圧に応じて抵抗値が変化する可変抵抗部を含む電圧制限回路と、を有し、前記制御回路は、前記電源電圧が供給されず、前記入力電圧が第１電圧よりも大きいときに、前記可変抵抗部の抵抗値を前記入力電圧が前記第１電圧以下のときよりも小さくするように前記制御電圧を生成する。
【発明の効果】
【０００７】
本発明の一観点によれば、電源電圧が供給されていないときにも保護することができる。
【図面の簡単な説明】
【０００８】
【図１】（ａ）（ｂ）は電子機器の概略ブロック図である。
【図２】入出力回路の回路図である。
【図３】出力バッファの回路図である。
【図４】入力バッファの回路図である。
【図５】入出力回路の動作を示す説明図である。
【図６】入出力回路の動作を示す波形図である。
【図７】入出力回路の動作を示す波形図である。
【図８】入出力回路の動作を示す波形図である。
【図９】入出力回路の回路図である。
【発明を実施するための形態】
【０００９】
以下、一実施形態を図１〜図７に従って説明する。
図１（ａ）に示すように、ホスト装置１０とメモリカード２０は互いに接続される。
ホスト装置１０は、例えば、パーソナルコンピュータ、デジタルカメラである。ホスト装置１０にはメモリカード２０を挿入可能なスロットを有し、スロット内に形成された外部端子とメモリカード２０の外部端子が電気的に互いに接続される。ホスト装置１０は第１の通信装置の一例、メモリカード２０は第２の通信装置の一例である。
【００１０】
ホスト装置１０は、内部回路１１と、メモリカード２０に対してアクセスと行うためのインタフェース回路１２，１３を有している。内部回路１１は、例えばＣＰＵである。メモリカード２０は、内部回路２１と、ホスト装置１０と通信するためのインタフェース回路２２，２３を有している。内部回路２１は、例えば、制御回路とメモリを含む。メモリは例えば不揮発性メモリ（例えばＮＡＮＤ型の不揮発性メモリ）である。メモリカード２０のインタフェース回路２２，２３は、ホスト装置１０のインタフェース回路１２，１３とそれぞれ対応する。
【００１１】
ホスト装置１０の第１のインタフェース回路１２とメモリカード２０の第１のインタフェース回路２２は、所定の規格にて通信を行うための回路である。同様に、ホスト装置１０の第２のインタフェース回路１３とメモリカード２０の第２のインタフェース回路２３は、所定の規格にて通信を行うための回路である。そして、第２のインタフェース回路１３，２３の規格は、第１のインタフェース回路１２，２２の規格に対して上位互換性を有する規格である。例えば、第２のインタフェース回路１３，２３におけるデータの転送速度は、第１のインタフェース回路１２，２２におけるデータ転送速度よりも速い。ホスト装置１０の内部回路１１とメモリカード２０の内部回路２１は、第１及び第２のインタフェース回路のうち、機能が高い第２のインタフェース回路１３，２３を用いて互いに通信する。
【００１２】
なお、図１（ａ）に示すメモリカード２０は、第２のインタフェース回路の規格に対応していないホスト装置において利用することができる。即ち、図１（ｂ）に示すように、ホスト装置１０ａは、第１のインタフェース回路１２を備え、第２のインタフェース回路を備えていない。従って、ホスト装置１０ａの内部回路１１ａとメモリカード２０の内部回路２１は、第１のインタフェース回路１２，２２を介して互いに通信する。
【００１３】
図１（ａ）に示すように、ホスト装置１０の第１のインタフェース回路１２は、高電位側の電源電圧ＶＤ１と、低電位側の電源電圧ＶＳＳに基づいて動作する。第２のインタフェース回路１３は、電源電圧ＶＤ１より低い電圧の電源電圧ＶＤ２と、低電位側の電源電圧ＶＳＳにも基づいて動作する。電源電圧ＶＤ２は第１電源電圧の一例、電源電圧ＶＳＳは第２電源電圧の一例である。例えば、電源電圧ＶＤ１の電圧値は３．３［Ｖ］であり、電源電圧ＶＤ２の電圧値は１．１［Ｖ］である。そして、低電位側の電源電圧ＶＳＳは、例えば０［Ｖ］である。
【００１４】
メモリカード２０の第１のインタフェース回路２２は、ホスト装置１０の第１のインタフェース回路１２から供給される電源電圧ＶＤ１と電源電圧ＶＳＳに基づいて動作する。第２のインタフェース回路２３は、ホスト装置１０の第２のインタフェース回路１３から供給される電源電圧ＶＤ２と電源電圧ＶＳＳに基づいて動作する。メモリカード２０の内部回路２１は、電源電圧ＶＤ２，ＶＳＳ、又は電源電圧ＶＤ１に基づいて生成した電圧に基づいて動作する。
【００１５】
第２のインタフェース回路１３，２３に含まれる素子（例えばＭＯＳトランジスタ）は、第１のインタフェース回路１２，２２に含まれる素子（ＭＯＳトランジスタ）よりも高速の通信が可能な素子である。例えば、第２のインタフェース回路１３，２３に含まれるＭＯＳトランジスタは、第１のインタフェース回路１２，２２に含まれるＭＯＳトランジスタよりも低いゲート電圧でオンオフする、低電圧化されたＭＯＳトランジスタである。このような素子は、微細プロセスにより形成される。そして、第２のインタフェース回路１３，２３に含まれる素子、例えばＭＯＳトランジスタのゲート酸化膜は、第１のインタフェース回路１２，２２に含まれるＭＯＳトランジスタのゲート酸化膜よりも薄い。従って、第２のインタフェース回路１３，２３のＭＯＳトランジスタは、第１のインタフェース回路１２，２２のＭＯＳトランジスタよりも耐圧が低い、所謂低耐圧素子（低耐圧トランジスタ）である。
【００１６】
図２に示すように、ホスト装置１０のインタフェース回路１２は、送信回路３１と受信回路３２を有している。送信回路３１は、高電位側電源端子は高電位側の電源電圧ＶＤ２を供給する配線（以下、電源配線ＶＤ２）に接続され、低電位側の電源端子は低電位側の電源電圧ＶＳＳを供給する配線（以下、電源配線ＶＳＳ）に接続されている。同様に、受信回路３２において、高電位側電源端子は電源配線ＶＤ２に接続され、低電位側の電源端子は電源配線ＶＳＳに接続されている。
【００１７】
送信回路３１には、図１に示す内部回路１１から送信信号ＴＤ１が供給される。送信回路３１は、送信信号ＴＤ１に応じた差動信号を非反転出力端子と反転出力端子から出力する。送信回路３１の非反転出力端子はホスト装置１０の外部端子Ｅ１３に接続され、送信回路３１の反転出力端子はホスト装置１０の外部端子Ｅ１４に接続されている。外部端子Ｅ１３は受信回路３２の非反転入力端子に接続され、外部端子Ｅ１４は受信回路３２の反転入力端子に接続されている。受信回路３２は、外部端子Ｅ１３，Ｅ１４を介して供給される差動信号に応じた受信信号ＲＤ１を出力する。受信信号ＲＤ１は、図１に示す内部回路１１に供給される。
【００１８】
ホスト装置１０の外部端子Ｅ１３，Ｅ１４はそれぞれメモリカード２０の外部端子Ｅ２３，Ｅ２４に接続される。
メモリカード２０のインタフェース回路２３は、送信回路４１、受信回路４２、保護回路４３，４６、抵抗Ｒ１，Ｒ２を有している。
【００１９】
メモリカード２０において、外部端子Ｅ２３は抵抗Ｒ１の第１端子に接続され、抵抗Ｒ１の第２端子は受信回路４２の非反転入力端子に接続されている。また、外部端子Ｅ２４は抵抗Ｒ２の第１端子に接続され、抵抗Ｒ２の第２端子は受信回路４２の非反転入力端子に接続されている。受信回路４２において、高電位側の電源端子は電源配線ＶＤ２に接続され、低電位側の電源端子は電源配線ＶＳＳに接続されている。受信回路４２は、外部端子Ｅ２３，Ｅ２４と抵抗Ｒ１，Ｒ２を介して供給される差動信号に応じた受信信号ＲＤ２を出力する。受信信号ＲＤ２は、図１に示す内部回路２１に供給される。内部回路２１から図２に示す送信回路４１に対して送信信号ＴＤ２が供給される。送信回路４１の非反転出力端子は外部端子Ｅ２３に接続され、送信回路４１の反転出力端子は外部端子Ｅ２４に接続されている。送信回路４１において、高電位側の電源端子は電源配線ＶＤ２に接続され、低電位側の電源端子は電源配線ＶＳＳに接続されている。送信回路４１は、送信信号ＴＤ２に応じた差動信号を出力する。
【００２０】
送信回路４１の一例を図３に従って説明する。送信回路４１は、電流源５１、トランジスタＴ３１，Ｔ３２、抵抗Ｒ３１，Ｒ３２を有している。トランジスタＴ３１，Ｔ３２は、例えばＰチャネルＭＯＳトランジスタである。ＰチャネルＭＯＳトランジスタは、第１導電型のＭＯＳトランジスタの一例である。トランジスタＴ３１のゲート端子には入力信号ＤＰが供給され、トランジスタＴ３２のゲート端子には反転入力信号ＤＭが供給される。入力信号ＤＰと反転入力信号ＤＭは図２に示す送信信号ＴＤ２の一例である。トランジスタＴ３１のソース端子とトランジスタＴ３２のソース端子は互いに接続され、その接続点は電流源５１の第２端子に接続されている。電流源５１の第１端子は、高電位側の電源配線ＶＤ２に接続されている。
【００２１】
トランジスタＴ３１のドレイン端子は抵抗Ｒ３１の第１端子に接続され、抵抗Ｒ３１の第２端子は低電位側の電源配線ＶＳＳに接続されている。同様に、トランジスタＴ３２のドレイン端子は抵抗Ｒ３２の第１端子に接続され、抵抗Ｒ３２の第２端子は電源配線ＶＳＳに接続されている。そして、トランジスタＴ３１のドレイン端子と抵抗Ｒ３２の間のノードＮ３１から反転出力信号Ｓ２ｘが出力され、トランジスタＴ３２のドレイン端子と抵抗Ｒ３２の間のノードＮ３２から非反転出力信号Ｓ２が出力される。非反転出力信号Ｓ２及び反転出力信号Ｓ２ｘは差動信号の一例である。
【００２２】
受信回路４２の一例を図４に従って説明する。受信回路４２は、電流源５２、トランジスタＴ４１，Ｔ４２、抵抗Ｒ４１〜Ｒ４４、コンデンサＣ４１を有している。トランジスタＴ４１，Ｔ４２は、例えばＰチャネルＭＯＳトランジスタである。
【００２３】
非反転入力信号Ｓ１は、トランジスタＴ４１のゲート端子と抵抗Ｒ４１の第１端子に供給される。反転入力信号Ｓ１ｘはトランジスタＴ４２のゲート端子と抵抗Ｒ４２の第１端子に供給される。非反転入力信号Ｓ１と反転入力信号Ｓ１ｘは、差動信号の一例である。抵抗Ｒ４１の第２端子と抵抗Ｒ４２の第２端子は互いに接続され、その接続点はコンデンサＣ４１の第１端子に接続され、コンデンサＣ４１の第２端子は低電位側の電源配線ＶＳＳに接続されている。
【００２４】
トランジスタＴ４１のソース端子とトランジスタＴ４２のソース端子は互いに接続され、その接続点は電流源５２の第２端子に接続され、電流源５２の第１端子は高電位側の電源配線ＶＤ２に接続されている。トランジスタＴ４１のドレイン端子は抵抗Ｒ４３の第１端子に接続され、抵抗Ｒ４３の第２端子は低電位側の電源配線ＶＳＳに接続されている。同様に、トランジスタＴ４２のドレイン端子は抵抗Ｒ４４の第１端子に接続され、抵抗Ｒ４４の第２端子は電源配線ＶＳＳに接続されている。そして、トランジスタＴ４１のドレイン端子と抵抗Ｒ４３の間のノードＮ４１から反転出力信号Ｏ２ｘが出力され、トランジスタＴ４２のドレイン端子と抵抗Ｒ４４の間のノードＮ４２から非反転出力信号Ｏ２が出力される。非反転出力信号Ｏ２及び反転出力信号Ｏ２ｘは受信信号ＲＤ２の一例である。
【００２５】
なお、図示しないが、ホスト装置１０のインタフェース回路１３に含まれる送信回路３１（図２参照）の構成は、図３に示す送信回路４１と同様である。また、受信回路３２（図２参照）の構成は、図４に示す受信回路４２と同様である。
【００２６】
図２に示すように、第１の保護回路４３は、電圧制限回路４５、制御回路４４、トランジスタＴ１４を有している。
制御回路４４は、トランジスタＴ１１，Ｔ１２、抵抗Ｒ１１，Ｒ１２を含む。トランジスタＴ１１はＰチャネルＭＯＳトランジスタであり、トランジスタＴ１２はＮチャネルＭＯＳトランジスタである。ＮチャネルＭＯＳトランジスタは、第２導電型のＭＯＳトランジスタの一例である。
【００２７】
トランジスタＴ１１のソース端子は高電位側の電源配線ＶＤ２に接続されている。トランジスタＴ１１のゲート端子及びドレイン端子は互いに接続、所謂ダイオード接続されている。トランジスタＴ１１のドレイン端子は抵抗Ｒ１１の第１端子に接続され、抵抗Ｒ１１の第２端子はトランジスタＴ１２のドレイン端子に接続されている。トランジスタＴ１２のソース端子は抵抗Ｒ１２の第１端子に接続され、抵抗Ｒ１２の第２端子は低電位側の電源配線ＶＳＳに接続されている。トランジスタＴ１２のゲート端子は抵抗Ｒ１の第２端子及び受信回路４２の非反転入力端子に接続されている。抵抗Ｒ１１とトランジスタＴ１２の間のノードＮ１１における第１の制御電圧ＶＣ１が電圧制限回路４５に供給される。
【００２８】
電圧制限回路４５は、トランジスタＴ１３と抵抗Ｒ１３を含む。トランジスタＴ１３はＰチャネルＭＯＳトランジスタである。抵抗Ｒ１３の第１端子は抵抗Ｒ１の第２端子及び受信回路４２の非反転入力端子に接続され、抵抗Ｒ１３の第２端子はトランジスタＴ１３のソース端子に接続されている。トランジスタＴ１３のドレイン端子は低電位側の電源配線ＶＳＳに接続され、トランジスタＴ１３のゲート端子には制御回路４４により生成された第１の制御電圧ＶＣ１が供給される。
【００２９】
トランジスタＴ１４は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴ１４のソース端子及びドレイン端子は低電位側の電源配線ＶＳＳに接続され、トランジスタＴ１４のドレイン端子は抵抗Ｒ１の第２端子に接続されている。
【００３０】
第２の保護回路４６は、第１の保護回路４３と同様である。つまり、第２の保護回路４６は、制御回路４７、電圧制限回路４８、トランジスタＴ２４を有している。制御回路４７は、トランジスタＴ２１，Ｔ２２、抵抗Ｒ２１，Ｒ２２を含む。トランジスタＴ２１はＰチャネルＭＯＳトランジスタであり、トランジスタＴ２２はＮチャネルＭＯＳトランジスタである。トランジスタＴ２２のゲート端子は抵抗Ｒ２の第２端子と受信回路４２の反転入力端子に接続されている。抵抗Ｒ２１とトランジスタＴ２１の間のノードＮ２１における第２の制御電圧ＶＣ２が電圧制限回路４８に供給される。
【００３１】
電圧制限回路４８は、トランジスタＴ２３と抵抗Ｒ２３を含む。トランジスタＴ２３はＰチャネルＭＯＳトランジスタである。トランジスタＴ２３のゲート端子に第２の制御電圧ＶＣ２が供給される。抵抗Ｒ２３の第１端子は抵抗Ｒ２の第２端子及び受信回路４２の反転入力端子に接続されている。トランジスタＴ２４はＮチャネルＭＯＳトランジスタであり、ドレイン端子は抵抗Ｒ２の第２端子に接続されている。
【００３２】
次に、インタフェース回路１３，２３における作用を説明する。
図２に示すように、ホスト装置１０のインタフェース回路１３に含まれる送信回路３１は、図１に示す内部回路１１から出力される送信信号ＴＤ１に応じて、図６に示す差動信号Ｓ１，Ｓ１ｘを出力する。差動信号Ｓ１，Ｓ１ｘの最大電圧ＶＨは例えば３００［ｍＶ］であり、差動信号Ｓ１，Ｓ１ｘの最小電圧ＶＬは例えば１００［ｍＶ］である。
【００３３】
差動信号Ｓ１，Ｓ１ｘは、ホスト装置１０からメモリカード２０へ送信される。メモリカード２０のインタフェース回路２３に含まれる受信回路４２は、差動信号Ｓ１，Ｓ１ｘに応じた受信信号ＲＤ２を出力する。受信信号ＲＤ２は、図１に示す内部回路２１に供給される。
【００３４】
インタフェース回路２３に含まれる送信回路４１は、図１に示す内部回路２１から出力される送信信号ＴＤ２に応じて差動信号Ｓ２，Ｓ２ｘを出力する。差動信号Ｓ２，Ｓ２ｘの波形及び振幅は、差動信号Ｓ１，Ｓ１ｘと同様である。差動信号Ｓ２，Ｓ２ｘは、メモリカード２０からホスト装置１０へ送信される。ホスト装置１０のインタフェース回路１２に含まれる受信回路３２は、差動信号Ｓ２，Ｓ２ｘに応じた受信信号ＲＤ１を出力する。受信信号ＲＤ１は、図１に示す内部回路１１に供給される。
【００３５】
保護回路４３において、トランジスタＴ１４のゲート端子及びソース端子は低電位側の電源配線ＶＳＳに接続されている。従って、トランジスタＴ１４は弱反転領域にて動作し、制御回路４４に含まれるトランジスタＴ１２のゲート端子の電圧（ゲート電圧）を、低電位側の電源電圧ＶＳＳレベルに保持する。トランジスタＴ１２は、低電位側の電源電圧ＶＳＳレベルのゲート電圧に応答してオフする。制御回路４４のトランジスタＴ１１において、ゲート端子とドレイン端子が互いに接続されているため、トランジスタＴ１１は、低インピーダンス素子として働く。すると、トランジスタＴ１２のドレイン端子と抵抗Ｒ１１の間のノードＮ１１の電圧は、高電位側の電源電圧ＶＤ２レベルとなる。従って、制御回路４４は、高電位側の電源電圧ＶＤ２レベルの第１の制御電圧ＶＣ１を出力する。
【００３６】
電圧制限回路４５において、トランジスタＴ１３のソース端子は抵抗Ｒ１３を介して受信回路４２の非反転入力端子に接続されている。従って、トランジスタＴ１３のソース電圧は、入力信号レベルとなる。トランジスタＴ１３のゲート端子には高電位側の電源電圧ＶＤ２レベルの第１の制御電圧ＶＣ１が供給される。従って、トランジスタＴ１３は、第１の制御電圧ＶＣ１に応答してオフする。
【００３７】
制御回路４４に含まれるトランジスタＴ１２のソース端子は抵抗Ｒ１２を介して低電位側の電源配線ＶＳＳに接続されている。トランジスタＴ１２と抵抗Ｒ１２は、ソースディジェネレーション回路として働く。そして、トランジスタＴ１２のゲート端子は抵抗Ｒ１の第２端子及び受信回路４２の非反転入力端子に接続されている。従って、トランジスタＴ１２のゲート端子に加わる電圧（ゲート電圧）は、受信回路４２の入力信号Ｓ１レベルとなる。入力信号Ｓ１は、図６に示すように、電圧ＶＨと電圧ＶＬの電位差を振幅値とする信号である。電圧ＶＨは、トランジスタＴ１２のしきい値電圧より低い電圧である。従って、トランジスタＴ１２は、ゲート端子に加わる入力信号Ｓ１に対して、オンしない。
【００３８】
図５に示すように、メモリカード２０の外部端子Ｅ２３，Ｅ２４は、ホスト装置１０の外部端子Ｅ１１，Ｅ１２と接続される場合がある。これらの外部端子Ｅ１１，Ｅ１２は、第１のインタフェース回路１２とメモリカード２０の第１のインタフェース回路２２（図１参照）を互いに接続するための端子である。
【００３９】
外部端子Ｅ１１はインタフェース回路１２の入出力回路６１に含まれる抵抗Ｒ６１により、高電位側の電源電圧ＶＤ１レベルにプルアップされている。従って、外部端子Ｅ２３は、抵抗Ｒ６１により電源電圧ＶＤ１にプルアップされる。そして、外部端子Ｅ２３の電位Ｖ（Ｅ２３）は、図７に示すように、外部端子Ｅ２３及び外部端子Ｅ２３に接続された配線における寄生容量の容量値と、抵抗Ｒ６１の抵抗値により決まる時定数により、所定の電位から上昇する。
【００４０】
メモリカード２０がホスト装置１０に装着されていない、つまり外部端子Ｅ２３が未接続状態であるとき、外部端子Ｅ２３の電位は、ＭＯＳトランジスタ等におけるリーク電流によって低電位側の電源配線ＶＳＳと等しいレベル（例えば、０［Ｖ］）にある。従って、外部端子Ｅ２３の電位Ｖ（Ｅ２３）は、０［Ｖ］から上昇する。同様に、制御回路４４のトランジスタＴ１２のゲート電圧は、外部端子Ｅ２３の電圧の上昇に応じて、０［Ｖ］から上昇する。このゲート電圧が所定の電圧になると、トランジスタＴ１２がオンする。これにより、制御電圧ＶＣ１は電源電圧ＶＳＳレベルとなる。制御電圧ＶＣ１は電圧制限回路４５のトランジスタＴ１３のゲート端子に供給される。
【００４１】
トランジスタＴ１３はＰチャネルＭＯＳトランジスタであり、ソース端子が抵抗Ｒ１３を介して、抵抗Ｒ１と受信回路４２の非反転入力端子の間のノードＮ１に接続されている。トランジスタＴ１３は、電源電圧ＶＳＳレベルの制御電圧ＶＣ１に応答してオンし、オン抵抗値が小さくなる。トランジスタＴ１３は、制御電圧ＶＣ１に応じて抵抗値が変化する可変抵抗部の一例である。従って、ノードＮ１は、トランジスタＴ１２のオン抵抗と抵抗Ｒ１３により電源配線ＶＳＳに接続される。これにより、外部端子Ｅ２３における電圧Ｖ（Ｅ２３）とノードＮ１の電圧Ｖ（Ｎ１）は、ホスト装置１０に含まれる抵抗Ｒ６１と、外部端子Ｅ２３とノードＮ１の間の抵抗Ｒ１と、トランジスタＴ１２のオン抵抗と抵抗Ｒ１３により、高電位側の電源電圧ＶＤ１と低電位側の電源電圧ＶＳＳの間の電位差を分圧した電圧となる。
【００４２】
従って、図７に示すように、外部端子Ｅ２３の電圧Ｖ（Ｅ２３）は、電源電圧ＶＤ１より低くなる。そして、ノードＮ１の電圧Ｖ（Ｎ１）は、外部端子Ｅ２３の電圧Ｖ（Ｅ２３）より低くなる。外部端子Ｅ２３の電圧Ｖ（Ｅ２３）は、抵抗Ｒ１，Ｒ１３の抵抗値の設定により、送信回路４１に含まれるトランジスタＴ３２（図３参照）の耐圧より低い。同様に、ノードＮ１の電圧Ｖ（Ｎ１）は、受信回路４２に含まれるトランジスタＴ４１（図４参照）等の耐圧より低い。
【００４３】
同様に、外部端子Ｅ１２は、入出力回路６２に含まれる抵抗Ｒ６２により、高電位側の電源電圧ＶＤ１レベルにプルアップされている。第２の保護回路４６は、第１の保護回路４３と同様である。外部端子Ｅ２４の電圧と、抵抗Ｒ２と受信回路４２の反転入力端子の間のノードＮ２の電圧は、ホスト装置１０に含まれる抵抗Ｒ６２と、抵抗Ｒ２と、トランジスタＴ２２のオン抵抗と抵抗Ｒ２３により、高電位側の電源電圧ＶＤ１と低電位側の電源電圧ＶＳＳの間の電位差を分圧した電圧となる。
【００４４】
外部端子Ｅ２４の電圧は、抵抗Ｒ２，Ｒ２３の抵抗値の設定により、送信回路４１に含まれるトランジスタＴ３２（図３参照）の耐圧より低い。同様に、ノードＮ１の電圧Ｖ（Ｎ１）は、受信回路４２に含まれるトランジスタＴ４２（図４参照）等の耐圧より低い。
【００４５】
従って、第２のインタフェース回路２３に対応する外部端子Ｅ２３，Ｅ２４と、第１のインタフェース回路１２の外部端子Ｅ１１，Ｅ１２が互いに接続された場合においても、電源電圧ＶＤ１によって第２のインタフェース回路２３に含まれるトランジスタが破損することを防止することができる。
【００４６】
制御回路４４は、トランジスタＴ１２と、トランジスタＴ１２のソース端子に接続された抵抗Ｒ１２を含む。このように接続されたトランジスタＴ１２と抵抗Ｒ１２は、ソースディジェネレーション（source degeneration）であり、トランジスタＴ１２のドレイン電圧、即ち制御電圧ＶＣ１を直線的に変化させる。従って、制御回路４４は、外部端子Ｅ２３の電圧変化に対して線形な制御電圧ＶＣ１を生成する。これにより、電圧制限回路４５のトランジスタＴ１３を線形な制御電圧ＶＣ１により制御する。同様に、電圧制限回路４５は、トランジスタＴ１３と、トランジスタＴ１３のソース端子に接続された抵抗Ｒ１３を含む。このように接続されたトランジスタＴ１３と抵抗Ｒ１３はソースディジェネレーションであり、ノードＮ１の電圧Ｖ（Ｎ１）を直線的に変化させる。従って、第１の保護回路４３は、外部端子Ｅ２３における電圧変化に対して、ノードＮ１の電圧Ｖ（Ｎ１）を線形に制御する。
【００４７】
電源電圧ＶＤ２が供給されていない場合、制御回路４４のトランジスタＴ１２は、ゲート端子に加わる電圧に応じてオンし、ノードＮ１１、即ちトランジスタＴ１３のゲート端子から電源配線ＶＳＳに向って電流を流す。トランジスタＴ１２に流れる電流は、上記のソースディジェネレーションにより、トランジスタＴ１２のゲート電圧の上昇に対して線形に変化する。電圧制限回路４５のトランジスタＴ１３は、ゲート電圧に応じてオンする。従って、上記の説明と同様に、電圧制限回路４５は、ノードＮ１の電圧Ｖ（Ｎ１）を、ホスト装置１０の抵抗Ｒ６１と、インタフェース回路２３に含まれる抵抗Ｒ１，Ｒ１３、及びトランジスタＴ１３のオン抵抗により設定される電圧に制限する。
【００４８】
ところで、図５に示すノードＮ１と低電位側の電源配線ＶＳＳの間にＮチャネルＭＯＳトランジスタを接続してノードＮ１の電圧を制限する方法が考えられる。ＮチャネルＭＯＳトランジスタを用いた回路におけるノードＮ１の電圧Ｖｎは、図８に示すように変化する。これに対し、本実施形態におけるノードＮ１の電圧Ｖ（Ｎ１）は、図８に示すように、時刻Ｔ０から直線的に変化する。なお、時刻Ｔ０は、電源電圧ＶＤ１が印加される時刻、即ち、図５において、メモリカード２０の外部端子Ｅ２３，Ｅ２４がホスト装置１０の外部端子Ｅ１１，Ｅ１２に接触したときである。
【００４９】
また、メモリカード２０の外部にシャント回路を設けて入力電圧を制限する方法が考えられる。シャント回路は、例えば外部端子Ｅ２３と基準端子（例えば、低電位側の電源電圧ＶＳＳレベルの配線）との間に直列接続される抵抗及びスイッチを含む。しかし、この方法では、大きなサイズの素子が必要となる。また、送信回路３１，４１と受信回路４２，３２の間の信号を伝達する経路に対する寄生容量の容量値を増加させるため、高速な通信を阻害する。一方、本実施形態では、メモリカード２０のインタフェース回路２３内に抵抗等を含むため、寄生容量の増加を抑制し、高速な通信を可能とする。また、寄生容量が抑制できるため、通信における反射ロス（Return-Loss）の要求を満たすことができる。
【００５０】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）保護回路４３は、制御回路４４と電圧制限回路４５を有している。制御回路４４は、高電位側の電源配線ＶＤ２と低電位側の電源配線ＶＳＳの間に接続されたトランジスタＴ１１，抵抗Ｒ１１、トランジスタＴ１２，抵抗Ｒ１２を有している。制御回路４４は、電源電圧ＶＤ２が供給され、外部端子Ｅ２３，Ｅ２４がホスト装置１０の外部端子Ｅ１３，Ｅ１４と接続されて通常の通信を行うとき、電源電圧ＶＤ２に応じた制御電圧ＶＣ１を生成する。電圧制限回路４５は、ノードＮ１と低電位側の電源配線ＶＳＳの間に接続された抵抗Ｒ１３とトランジスタＴ１３を有している。トランジスタＴ１３は、ゲート端子に供給される制御電圧ＶＣ１に応答してオフする。
【００５１】
外部端子Ｅ２３，Ｅ２４がホスト装置１０の外部端子Ｅ１１，Ｅ１２と接続されるとき、制御回路４４のトランジスタＴ１２のゲート端子には、電源電圧ＶＤ２より高い電源電圧ＶＤ１に基づく電圧Ｖ（Ｅ２３）が加わる。トランジスタＴ１２は、電圧Ｖ（Ｅ２３）に応答してオンし、制御電圧ＶＣ１を電源配線ＶＳＳのレベルに低下させる。制御電圧ＶＣ１に応答してトランジスタＴ１３がオンする。これにより、電圧制限回路４５は、ノードＮ１の電圧を、抵抗Ｒ１３の抵抗値と、トランジスタＴ１３のオン抵抗値に応じた電圧に制限する。従って、ノードＮ１の電圧を、送信回路４１と受信回路４２に含まれるトランジスタの耐圧以下とすることができ、トランジスタの破損を防止することができる。
【００５２】
電源電圧ＶＤ２が供給されていないとき、制御回路４４のトランジスタＴ１２は、電源電圧ＶＤ１に基づく電圧Ｖ（Ｅ２３）に応じてオンし、浮遊状態のトランジスタＴ１３のゲート端子における電圧を電源配線ＶＳＳのレベルに低下させる。これにより、トランジスタＴ１３がオンする。これにより、電圧制限回路４５は、ノードＮ１の電圧を、抵抗Ｒ１３の抵抗値と、トランジスタＴ１３のオン抵抗値に応じた電圧に制限する。従って、ノードＮ１の電圧を、送信回路４１と受信回路４２に含まれるトランジスタの耐圧以下とすることができ、トランジスタの破損を防止することができる。
【００５３】
（２）制御回路４４は、電源電圧ＶＤ２が供給されているとき、ダイオード接続されたトランジスタＴ１１と抵抗Ｒ１１を含む負荷により、制御電圧ＶＣ１の電圧を電源電圧ＶＤ２レベルとする。これにより、トランジスタＴ１３のゲート電圧が安定するため、トランジスタＴ１３の誤動作を防止することができる。
【００５４】
尚、上記実施形態は、以下の態様で実施してもよい。
・保護回路４３，４６の構成を適宜変更してもよい。
例えば、図９に示すように、メモリカード２０ａのインタフェース回路２３ａは、第１の保護回路４３ａと第２の保護回路４６ａを有している。
【００５５】
第１の保護回路４３ａは、制御回路４４ａと電圧制限回路４５とトランジスタＴ１４を有している。制御回路４４ａは、トランジスタＴ１２と抵抗Ｒ１２，Ｒ１４を含む。トランジスタＴ１２のソース端子は抵抗Ｒ１２を介して低電位側の電源配線ＶＳＳに接続されている。トランジスタＴ１２のドレイン端子は抵抗Ｒ１４を介して高電位側の電源配線ＶＤ２に接続されている。同様に、第２の保護回路４６ａは制御回路４７ａと電圧制限回路４８とトランジスタＴ２４を有し、制御回路４７ａは、トランジスタＴ２２と抵抗Ｒ２２，Ｒ２４を含む。トランジスタＴ２２のソース端子は抵抗Ｒ１２を介して低電位側の電源配線ＶＳＳに接続され、トランジスタＴ２２のドレイン端子は抵抗Ｒ２４を介して高電位側の電源配線ＶＤ２に接続されている。これらの保護回路４３ａ，４６ａは、上記実施形態と同様に、ノードＮ１，Ｎ２の電圧を制限する。
【００５６】
また、図２に示す保護回路４３，４６において、抵抗Ｒ１１，Ｒ２１を省略してもよい。また、保護回路４３において、抵抗Ｒ１１とトランジスタＴ１１を、ダイオードに置き換えてもよい。同様に、保護回路４６において、抵抗Ｒ２１とトランジスタＴ２１をダイオードに置き換えてもよい。
【００５７】
また、図２に示す保護回路４３，４６において、トランジスタＴ１４，Ｔ２４を省略してもよい。
・上記各形態は、ホスト装置１０に接続されるメモリカード２０に含まれる保護回路４３，４６としたが、ケーブルにより互いに接続された２つの通信装置間で送受信を行うインタフェース回路に、上記実施形態の保護回路を適用してもよい。
【００５８】
・上記各形態は、送信回路４１と受信回路４２を有するインタフェース回路２３としたが、送信回路と受信回路の一方を有するインタフェース回路としてもよい。
・上記各形態において、図２に示す抵抗Ｒ１，Ｒ２を省略してもよい。
【００５９】
・各インタフェース回路の電圧設定を適宜変更してもよい。例えば、差動信号の電圧範囲を変更する。例えば、高電位側の電源電圧を３．３［Ｖ］、低電位側の電源電圧を２．２［Ｖ］とする。そして、通信のための信号レベルとの電位差が送信回路と受信回路の少なくとも一方に含まれる素子（ＭＯＳトランジスタ）の耐圧より大きな入力電圧、例えば電源電圧ＶＳＳレベル（０［Ｖ｝）が供給された場合に、送信回路及び受信回路を保護する保護回路としてもよい。このような場合、電圧制限回路に含まれるトランジスタをＮチャネルＭＯＳトランジスタとし、制御回路に含まれるトランジスタをＰチャネルＭＯＳトランジスタとするとよい。
【００６０】
・上記各形態は、ホスト装置１０と、ホスト装置１０の外部端子に接続されるメモリカード２０について説明したが、接続の形態を適宜変更してもよい。例えば、プリント基板に搭載された２つの半導体装置において、基板上に形成された配線を介して互いに通信する２つのインタフェース回路のうちの少なくとも一方に上記の保護回路を含むようにしてもよい。
【符号の説明】
【００６１】
２０  メモリカード
１２，１３  インタフェース回路
２２，２３  インタフェース回路
４１  送信回路
４２  受信回路
４３  第１の保護回路
４６  第２の保護回路
４５，４８  電圧制限回路
４４，４７  制御回路
ＶＤ１，ＶＤ２  電源電圧
ＶＳＳ  電源電圧
ＶＣ１，ＶＣ２  制御電圧
Ｔ１１，Ｔ１２  トランジスタ（ＮチャネルＭＯＳトランジスタ）
Ｔ１３  トランジスタ（ＰチャネルＭＯＳトランジスタ）
Ｔ２１，Ｔ２２  トランジスタ（ＮチャネルＭＯＳトランジスタ）
Ｔ２３  トランジスタ（ＰチャネルＭＯＳトランジスタ）
Ｒ１１〜Ｒ１３  抵抗
Ｒ２１〜Ｒ２３  抵抗
Ｅ２３，Ｅ２４  外部端子
Ｎ１，Ｎ２  ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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