(57)【要約】【課題】  導電部材による電気的接続の信頼性を向上する。【解決手段】  第１配線部は、第１絶縁体層および第１導電体層とは異なる材料からなり第１絶縁体層と第１導電体層との間に位置する中間層を含み、第１素子部および第１絶縁体層を貫通する第１孔を第１半導体層側から第１導電体層に向けて形成し、第１素子部、第１配線部および第２絶縁体層を貫通する第２孔を第１半導体層側から第２導電体層に向けて形成する工程において、第１孔を形成する際の第１絶縁体層のエッチング条件は、エッチング条件における第１絶縁体層の材料に対するエッチング速度が、エッチング条件における中間層の材料に対するエッチング速度よりも高い。【選択図】  図４
2014072295.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体層を含む第１素子部と、第１導電体層および前記第１半導体層と前記第１導電体層との間に位置する第１絶縁体層を含む第１配線部と、第２半導体層を含む前記第２素子部と、第２導電体層を含む第２配線部と、備え、前記第２配線部が前記第１素子部と前記第２素子部との間に位置し、前記第１配線部が前記第１素子部と前記第２配線部との間に位置し、第２絶縁体層が前記第１導電体層と前記第２導電体層との間に位置する積層体を用意する第１工程と、
前記第１素子部および前記第１絶縁体層を貫通する第１孔を前記第１半導体層側から前記第１導電体層に向けて形成し、前記第１素子部、前記第１配線部および前記第２絶縁体層を貫通する第２孔を前記第１半導体層側から前記第２導電体層に向けて形成する第２工程と、
前記第１孔と前記第２孔内に、前記第１導電体層と前記第２導電体層とを電気的に接続する導電部材を形成する第３工程と、を備え、
前記第１配線部は、前記第１絶縁体層および前記第１導電体層とは異なる材料からなり前記第１絶縁体層と前記第１導電体層との間に位置する中間層を含み、
前記第１孔を形成する際の前記第１絶縁体層のエッチング条件は、前記エッチング条件における前記第１絶縁体層の材料に対するエッチング速度が、前記エッチング条件における前記中間層の材料に対するエッチング速度よりも高いことを特徴とする半導体装置の製造方法。
【請求項２】
前記積層体は、前記第２導電体層と前記第１絶縁体層との間には、前記中間層が延在しない領域を有し、前記第２孔が前記領域を通過する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２工程において、前記第２孔が前記第１絶縁体層を貫通した時点で、前記第１孔と前記第１導電体層との間には前記中間層が残っているような前記第１絶縁体層のエッチング条件を用いて、前記第２孔を形成する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２工程において、前記第２孔が前記第２絶縁体層を貫通した時点で、前記第１孔と前記第１導電体層との間には前記中間層が残っているような前記第２絶縁体層のエッチング条件を用いて、前記第２孔を形成する請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１孔の形成と前記第２孔の形成を並行して行う請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記中間層は絶縁体層であって、前記第１孔の形成する際に、前記第１絶縁体層の前記エッチング条件とは異なるエッチング条件で前記中間層をエッチングする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記中間層は前記第１導電体層と前記第１絶縁体層の少なくとも一方に接している請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第２配線部は、前記第２絶縁体層と前記第２導電体層との間に、前記第１絶縁体層とは異なる材料からなる第３絶縁体層を有しており、前記第２孔が前記第３絶縁体層に達した時点で、前記第１孔と前記第１導電体層との間には前記中間層が残っているようなエッチン条件を用いて、前記第２孔を形成する請求項１乃至７に記載の半導体装置の製造方法。
【請求項９】
前記中間層は前記第３絶縁体層よりも厚い請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１絶縁体層は酸化シリコン層であり、前記中間層は窒化シリコン層または炭化シリコン層である請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記中間層はチタン層、チタン化合物層、タンタル層およびタンタル化合物層の少なくともいずれかであり、前記第１導電体層は銅層、アルミニウム層、タングステン層の少なくともいずれかである請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
複数の半導体部を備える半導体装置に関する。
【背景技術】
【０００２】
半導体装置の一種であるＣＭＯＳイメージセンサなどの光電変換装置では、複数の光電変換素子を有する光電変換ユニットと、光電変換ユニットからの電気信号を処理する信号処理ユニットとを１つの半導体基板にモノリシックに作り込んでいた。光電変換ユニットと信号処理ユニットとを別々の部品（チップ）に分けて形成し、これらの部品を重ね合せ、部品同士を導電部材で電気的に接続することが検討されている。このようにすることで、光電変換装置が搭載される電子機器における光電変換装置の占有面積（フットプリント）を効率的に活用することができる。部品同士の電気的接続を得るために、導電部材が設けられる。このような構造は、いわゆるシステムインパッケージを実現する種々の半導体装置に応用が可能である。
【０００３】
特許文献１には、部品に相当する半導体基板（３１、４５）同士の電気的接続を得るための導電部材として、基板間配線（６８）を設けることが記載されている。特許文献１では、基板間配線を以下のように形成している。まず、第１の溝部（６４）を形成し、第１の溝部（６４）の底部領域において、アルミ配線（５７）に達する直前の深さまで開口して第２の溝部（６５）を形成する。次に、銅配線（４０）に達する直前の深さまで開口して第３の溝部（６６）を形成する。そして、第２の溝部および第３の溝部の底部をさらにエッチング除去することにより、アルミ配線、銅配線をそれぞれ露出させる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−０９６８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載された基板間配線の形成方法では、第２の溝部と第３の溝部のそれぞれを直前の深さまで開口した際に、それぞれの配線までの残りの絶縁体の厚さに差が生じる可能性がある。このことが、第２の溝部と第３の溝部の底部のエッチングにおいて、絶縁体のエッチング不足による接続不良や、導電体（配線）のエッチング過剰による配線へのダメージや金属汚染を生じる場合がある。本発明は、このような課題を解決して導電部材による電気的接続の信頼性を向上することを目的とする。
【課題を解決するための手段】
【０００６】
課題を解決するための手段は、第１半導体層を含む第１素子部と、第１導電体層および前記第１半導体層と前記第１導電体層との間に位置する第１絶縁体層を含む第１配線部と、第２半導体層を含む前記第２素子部と、第２導電体層を含む第２配線部と、備え、前記第２配線部が前記第１素子部と前記第２素子部との間に位置し、前記第１配線部が前記第１素子部と前記第２配線部との間に位置し、第２絶縁体層が前記第１導電体層と前記第２導電体層との間に位置する積層体を用意する第１工程と、前記第１素子部および前記第１絶縁体層を貫通する第１孔を前記第１半導体層側から前記第１導電体層に向けて形成し、前記第１素子部、前記第１配線部および前記第２絶縁体層を貫通する第２孔を前記第１半導体層側から前記第２導電体層に向けて形成する第２工程と、前記第１孔と前記第２孔内に、前記第１導電体層と前記第２導電体層とを電気的に接続する導電部材を形成する第３工程と、を備え、前記第１配線部は、前記第１絶縁体層および前記第１導電体層とは異なる材料からなり前記第１絶縁体層と前記第１導電体層との間に位置する中間層を含み、前記第１孔を形成する際の前記第１絶縁体層のエッチング条件は、前記エッチング条件における前記第１絶縁体層の材料に対するエッチング速度が、前記エッチング条件における前記中間層の材料に対するエッチング速度よりも高いことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、導電部材による電気的接続の信頼性を向上することができる。
【図面の簡単な説明】
【０００８】
【図１】半導体装置の一例の模式図。
【図２】半導体装置の一例の模式図。
【図３】半導体装置の製造方法の一例の模式図。
【図４】半導体装置の製造方法の一例の模式図。
【図５】半導体装置の製造方法の一例の模式図。
【図６】半導体装置の製造方法の別の例の模式図。
【図７】半導体装置の製造方法の別の例の模式図。
【発明を実施するための形態】
【０００９】
以下、本発明を実施するための形態を、図面を参照しながら説明する。なお、以下の説明において、複数の図面を相互に参照する場合がある。また、同一あるいは類似の構成については共通の符号を付しており、共通の符号を付した構成については適宜説明を省略する。
【００１０】
＜第１実施形態＞
本実施形態の半導体装置の一例としての光電変換装置を、図１を用いて説明する。図１（ａ）は半導体装置の主要部である半導体デバイス１の斜視図である。図１（ｂ）、（ｃ）は半導体デバイス１の一例の分解斜視図である。図１（ｄ）は半導体デバイス１を含む半導体装置３を備える電子機器５の模式図である。
【００１１】
図１（ａ）に示した半導体デバイス１においては、図１（ｂ）または図１（ｃ）に示したように、第１部分１０と第２部分２０が重なっている。本実施形態は、主に、第１部分１０と第２部分２０との電気的接続を得るための導電部材に関する。図１（ａ）に示す様に、第１部分１０は、第１素子部３０と第１配線部３１で構成されている。第２部分２０は第２素子部５０と第２配線部５１で構成されている。第２配線部５１が第１部分１０と第２素子部５０との間に位置する。つまり、第２配線部５１が第１素子部３０と第２素子部５０との間に位置し、第２配線部５１が第１配線部３１と第２素子部５０との間に位置する。本実施形態では、第１配線部３１が第１素子部３０と第２部分２０との間に位置するが、第１素子部３０が第１配線部３１と第２部分２０との間に位置している形態も考えられる。
【００１２】
本実施形態では、第１部分１０は光電変換ユニット１１を有する。光電変換ユニット１１は入射光に応じて信号電荷が発生する光電変換素子を含む。光電変換ユニット１１は光電変換素子で発生した信号電荷に基づく電気信号を生成する信号生成回路を含み得る。信号生成回路は、例えば、増幅トランジスタや転送トランジスタ、リセットトランジスタ、選択トランジスタを含む。他の例の光電変換ユニット１１は、光電変換素子と信号電荷を転送するためのＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ：電荷結合素子）を含み得る。
【００１３】
本実施形態では、第２部分２０は、信号処理ユニット２２を有する。信号処理ユニット２２は、光電変換ユニット１１で発生した信号電荷に基づく電気信号を処理する。信号処理ユニット２２は、ノイズ除去回路、増幅回路、変換回路、画像処理回路を含むことができる。ノイズ除去回路は、例えばＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：相関二重サンプリング）回路である。増幅回路は、例えば列アンプ回路である。変換回路は、例えばコンパレータとカウンタで構成されたＡＤＣ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ：アナログデジタル変換）回路である。画像処理回路は、例えばメモリとプロセッサを含み、アナログデジタル変換されたデジタル信号から画像データを生成したり、画像データに画像処理を施したりする。
【００１４】
図１（ａ）では、光電変換ユニット１１の位置を一点鎖線で囲んで示し、信号処理ユニット２２の位置を二点鎖線で囲んで示している。光電変換ユニット１１の、第２部分２０への正射影領域に信号処理ユニット２２が位置している。なお、信号処理ユニット２２は光電変換ユニット１１の正射影領域の内外を問わず配置することが出来る。なお、信号処理ユニット２２の一部が第１部分１０に設けられていてもよい。例えば、ノイズ除去回路や増幅回路などアナログ信号用の信号処理ユニットを第１部分１０に設け、変換回路や画像処理回路などデジタル信号用の信号処理ユニットを第２部分２０に設けることもできる。
【００１５】
図１（ｂ）、（ｃ）に示す様に、半導体デバイス１は、光電変換ユニット１１を制御する制御ユニット１２、および／または、信号処理ユニット２２を制御する制御ユニット２１を更に備えることができる。これら制御ユニットは、第１部分１０と第２部分２０の少なくとも一方に設けることができる。図１（ｂ）に示した例では制御ユニット１２が第１部分１０に設けられており、図１（ｃ）に示した例では制御ユニット２１が第２部分２０に設けられている。光電変換ユニット１１用の制御ユニットを第１部分１０に、信号処理ユニット２２用の制御ユニットを第２部分２０に分けて設けることもできる。制御ユニット１２は垂直走査線を介して画素回路に駆動信号を供給する垂直駆動回路や、電源回路を含み得る。制御ユニット２１は信号処理ユニット２２を駆動するためのタイミング発生回路や、変換回路へ参照信号を供給する参照信号供給回路、増幅回路あるいは変換回路から信号を順次読み出すための水平走査回路を含み得る。
【００１６】
図１（ｄ）に示す様に、半導体装置３は、半導体デバイス１の１次実装用の実装部材として、パッケージ２を含むことができる。半導体デバイス１はこのパッケージにダイボンドされ、収容されうる。パッケージ２はＰＧＡ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒｙａｙ）やＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒｙａｙ）、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒｙａｙ）、リードフレーム等の外部端子を含み得る。図１（ｄ）に示す様に、半導体装置３は、２次実装用の実装部材として、回路基板４を含むことができる。パッケージ２はこの回路基板４に実装されうる。回路基板４は、リジッド基板、フレキシブル基板あるいはリジッドフレキシブル基板等のプリント基板でありうる。光電変換装置としての半導体装置３は半導体デバイス１に光を導くための光学系を含むカメラモジュールでありうる。
【００１７】
半導体装置３は、種々の電子機器に搭載が可能である。電子機器５は半導体装置３に加えて、演算装置、記憶装置、記録装置、通信装置あるいは表示装置などの周辺装置６を備える。これら周辺装置は、半導体装置３と接続されて、直接的にあるいは間接的に信号のやり取りをおこなう。電子機器５としては、携帯電話やパーソナルコンピュータなどの情報端末、カメラやディスプレイなどの映像機器などが挙げられる。勿論、カメラ付きの情報端末なども含まれる。
【００１８】
次に、半導体デバイス１の一例の詳細を、図２を用いて説明する。図２は、図１（ａ）に示した点Ｐと点Ｑを含む面における半導体デバイス１の断面図である。なお、図２は図１（ｂ）の様に、制御ユニット１２を有する例である。
【００１９】
以下の説明において、導電体層は半導体層よりも導電率の高い材料からなるものとし、絶縁体層は半導体層よりも導電率の低い材料からなるものとする。
【００２０】
また、以下の半導体化合物や金属化合物の説明において、炭化窒化物および酸化窒化物は窒化物に含め、窒化炭化物および酸化炭化物は炭化物に含める。
【００２１】
まず、第１部分１０について、第１素子部３０と第１配線部３１のそれぞれの構成を説明する。
【００２２】
第１素子部３０は第１半導体層３３を含む。第１半導体層３３は例えばシリコン層である。第１素子部３０は、図１（ｂ）における光電変換ユニット１１を構成する半導体素子として第１半導体層３３に設けられた、光電変換素子であるフォトダイオードＰＤを有する。フォトダイオードＰＤは、第１半導体層３３はｎ型半導体領域３４とｐ型半導体領域３５を含む。第１半導体層３３は他に、ｐ型半導体領域３２を有する。光電変換素子はフォトゲートでもよい。光電変換ユニット１１が含み得る信号生成回路は、ＭＯＳトランジスタ等の半導体素子で構成することができる。図２には、光電変換ユニット１１の転送トランジスタＴｒ１と、リセットトランジスタＴｒ２とを示している。また、図１（ｂ）における制御ユニット１２の半導体素子として、トランジスタＴｒ３、Ｔｒ４とを示している。
【００２３】
本例では、第１素子部３０を構成する第１半導体層３３の表面１０３の一部はＭＯＳトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４のゲート絶縁膜と界面を成している。第１素子部３０にはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）やＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）などの素子分離３８が設けられている。第１素子部３０には、第１半導体層３３の表面１０３を保護する、窒化シリコンや酸化シリコンなどの絶縁体層からなる第１保護膜（不図示）が設けられている。このように、第１素子部３０は第１半導体層３３に加えて、素子分離３８やゲート絶縁膜、ゲート電極、第１保護膜を含み得る。
【００２４】
第１配線部３１は、導電体層および絶縁体層を含む。第１配線部３１は複数の配線レベルを有しうる。１つの配線レベルは、配線パターンとプラグを有しうる。典型的な導電体層は配線パターンを構成する。さらに典型的な導電体層は配線パターンの内で電流密度の大きい主導電層を構成するが、導電体層は配線パターンの内で主導電層よりも電流密度の低い副導電層を構成する場合もある。導電体層は下の配線レベル（半導体層側の配線レベル）との導通を得るためのビアプラグ、あるいは第１素子部３０との導通を得るためのコンタクトプラグを構成する場合もある。
【００２５】
ビアプラグやコンタクトプラグもまた、主導電層と副導電層で構成され得る。これら副導電層は典型的にはバリアメタルでありうる。バリアメタルのバリア機能としては、主導電層と絶縁体層との間での拡散に対するバリア、或いは主導電層と絶縁体層との間の反応に対するバリアが挙げられる。しかし、「バリアメタル」は、副導電層に与えられる便宜的な呼称であって何らかのバリア機能を有しているとは限らない。バリアメタルは、これらのバリア機能を必要としない場合であっても、単に主導電層を形成する際の下地としてや、エレクトロマイグレーションやストレスマイグレーションの緩和などを目的として用いられうる。
【００２６】
絶縁体層は同じ配線レベルの配線パターン同士を絶縁する配線間絶縁層および／または異なる配線レベルの配線パターン同士を絶縁する層間絶縁層として機能し得る。第１配線部３１は２以上の配線レベルで構成された、多数の電気経路（配線）を有する。一つの配線は、コンタクトプラグ、ビアプラグおよび配線パターンで構成されうる。
【００２７】
第１配線部３１の詳細な構成を説明する。第１配線部３１には、コンタクトプラグ４４ａと、配線パターン４０ａ、４０ｂ、４０ｃおよびビアプラグ４４ｂ、４４ｃが設けられている。導電体層で構成されたこれらコンタクトプラグ、配線パターン、ビアプラグが多数の電気経路を構成する。コンタクトプラグ４４ａは主にタングステン層からなり、タングステン層に加えて、チタン層および／または窒化チタン層を含むバリアメタルを有する。配線パターン４０ａ、４０ｂ、４０ｃおよびビアプラグ４４ｂ、４４ｃは主に銅層からなり、銅層に加えて、窒化タンタル層および／またはタンタル層を含むバリアメタルを有する。配線パターン４０ａは１つの銅層で構成され、配線パターン４０ｂとビアプラグ４４ｂ、および配線パターン４０ｃとビアプラグ４４ｃは、それぞれ１つの銅層で一体的に構成される。本例の第１配線３１１は、配線パターン４０ｃを含んでおり、第１素子部３０に設けられた半導体素子であるＴｒ４とは、コンタクトプラグ４４ａと、配線パターン４０ａ、４０ｂおよびビアプラグ４４ｂ、４４ｃを介して接続されている。
【００２８】
第１配線部３１には、層間絶縁層あるいは配線間絶縁層としての、酸化シリコンからなる絶縁体層３９ａ、３９ｂ、３９ｃ、３９ｄ１、３９ｄ２、３９ｅが設けられている。絶縁体層３９ｂはが配線パターン４０ａに対する配線間絶縁層である。絶縁体層３９ａ、３９ｂ、３９ｃ、３９ｄは配線パターン４０ｃと第１半導体層３３の間に位置する。配線パターン４０ｃは絶縁体層３９ｅと第１半導体層３３の間に位置する。第１配線部３１は、窒化シリコン、炭化シリコンなどからなる不図示の絶縁体層を、配線パターン４０ａ、４０ｂ、４０ｃに含有される銅の拡散防止層としてさらに有することができる。これらは、層間絶縁層と配線パターンの間に配され得る。拡散防止層は層間絶縁層あるいは配線間絶縁層よりも厚みが小さくてよい。
【００２９】
次に、第２部分２０について、第２素子部５０と第２配線部５１のそれぞれの構成を説明する。
【００３０】
第２素子部５０は第２半導体層５５を含み、信号処理ユニット２２を構成する半導体素子としてのＭＯＳトランジスタＴｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８を有する。本例では、第２半導体層５５の表面２０３の一部は、ＭＯＳトランジスタＴｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８のゲート絶縁膜と界面を成している。第２素子部５０にはＳＴＩやＬＯＣＯＳなどの素子分離５８が設けられている。第２素子部５０には、第２半導体層５５の表面２０３を保護する窒化シリコンや酸化シリコンなどの絶縁体からなる第２保護膜（不図示）が設けられている。第２素子部５０は第２半導体層５５に加えて、素子分離５８やゲート絶縁膜、ゲート電極、第２保護膜を含み得る。
【００３１】
第２配線部５１は、導電体層および絶縁体層を含む。第２配線部５１の導電体層および絶縁体層も、第１配線部３１の導電体層および絶縁体層と同様の機能を有する。
【００３２】
第２配線部５１の詳細な構成を説明する。第２配線部５１には、コンタクトプラグ５４ａと、複数の配線パターン５３ａ、５３ｂ、５３ｃおよびビアプラグ５４ｂ、５４ｃが設けられている。導電体層で構成されたこれらコンタクトプラグ、配線パターン、ビアプラグが多数の電気経路を構成する。コンタクトプラグ５４ａとビアプラグ５４ｃは主にタングステン層からなり、タングステン層に加えて、チタン層および／または窒化チタン層を含むバリアメタルを有する。配線パターン５３ａ、５３ｂおよびビアプラグ５４ｂは主に銅層からなり、銅層に加えて、窒化タンタル層および／またはタンタル層を含むバリアメタルを有する。配線パターン５３ａは１つの銅層を含み構成される。配線パターン５３ｂとビアプラグ５４ｂは、１つの銅層で一体的に構成される。配線パターン５３ｃは主にアルミニウム層からなり、アルニミウム層に加えて、チタン層および／または窒化チタン層を含むバリアメタルを有する。本例の第２配線５１２は、配線パターン５３ｃを含んでおり、第２素子部５０に設けられた半導体素子であるＴｒ５とは、コンタクトプラグ５４ａと、配線パターン５３ａ、５３ｂおよびビアプラグ５４ｂ、５４ｃを介して接続されている。
【００３３】
第２配線部５１には、層間絶縁層や配線間絶縁層として、酸化シリコンからなる絶縁体層４９ａ、４９ｂ、４９ｃ、４９ｄ、４９ｅが設けられている。絶縁体層４９ｂはが配線パターン５３ａに対する配線間絶縁層である。絶縁体層４９ａ、４９ｂ、４９ｃ、４９ｄは配線パターン５３ｃと第２半導体層５５の間に位置する。配線パターン５３ｃは絶縁体層４９ｅと第２半導体層５５の間に位置する。第２配線部５１は窒化シリコンや炭化シリコンからなる不図示の絶縁体層を、配線パターン５３ａ、５３ｂに含有される銅の拡散防止層としてさらに有することができる。これらは、層間絶縁層と配線パターンの間に配され得る。
【００３４】
配線パターン４０ａ、４０ｂ、４０ｃ、５３ａ、５３ｂやプラグ４４ａ、４４ｂ、４４ｃ、５４ａ、５４ｂ、５４ｃにおいて、銅層やタングステン層、アルミニウム層は、配線における導電率の高い主導電層として機能する。主導電層は、バリアメタルに用いられるタンタル層や窒化タンタル層、チタン層、窒化チタン層などの副導電層よりも、導電率の高い材料からなり、電流が流れる方向における断面積が大きい。
【００３５】
配線パターン４０ａ、４０ｂ、４０ｃ、５３ａ、５３ｂが主に銅層からなる例を示したが、これらには、配線パターン５３ｃの様に、主にアルミニウム層からなる配線パターンを採用することもできる。なお、銅層やアルミニウム層は単体の銅あるいはアルミニウムのみならず、他の金属が添加された合金であってもよい。例えば、銅層は銅よりも少ないアルミニウムやシリコンなどを添加物として含み得るし、アルミニウム層はアルミニウムより少ない銅やシリコンなどを添加物として含み得る。絶縁体層３９ａ、３９ｂ、３９ｃ、３９ｄ１、３９ｄ２、３９ｅ、４９ａ、４９ｂ、４９ｃ、４９ｄ、４９ｅは酸化シリコンからなる例を挙げたが、ＢＳＧやＰＳＧ、ＢＰＳＧなどのケイ酸塩ガラスを用いることもできる。また、酸化シリコンよりも低誘電率の低い材料（ｌｏｗ−ｋ材料）を用いることもできる。
【００３６】
第１配線部３１の配線レベル数を３レベル、第２配線部５１の配線レベル数を３レベルとする例を示した。しかし、配線レベル数は適宜設定可能であり、第１配線部３１と第２配線部５１とで異なっていてもよい。例えば、第２配線部５１の配線レベル数を第１配線部３１の配線レベルレベル数よりも多くしてもよい。
【００３７】
続いて、半導体デバイス１の他の構造について説明する。
【００３８】
第１部分１０と第２部分２０は、第１配線部３１と第２配線部５１とで接合されている。第１配線部３１の絶縁体層３９ｅと第２配線部５１の絶縁体層４９ｅが、接合面６０を介して接合されている。これにより、絶縁体層３９ｅと絶縁体層４９ｅは、第１配線３１１と第２配線５１２との間（配線パターン４０ｃと配線パターン５３ｃとの間）に位置することになる。
【００３９】
本例の半導体デバイス１は、第１半導体層３３のトランジスタＴｒ１〜４が設けられた面（表面１０３）とは反対側の面（裏面１０４）が受光面となる裏面照射型の光電変換装置を構成する。裏面照射型の光電変換装置において、第１部分１０の第１半導体層３３の厚みは１０μｍ未満であり、例えば２〜５μｍである。第２半導体層５５の厚みは第１半導体層３３よりも厚く、第２半導体層５５は第１半導体層３３の支持体として機能しうる。第２半導体層５５の厚みは１０μｍ以上であり、例えば２０〜５００μｍである。
【００４０】
第１半導体層３３の裏面１０４側には、光学部材４１が設けられている。
光学部材４１は、反射防止層６１、絶縁体層６２、遮光層６３、絶縁体層６９、平坦化層７１、カラーフィルタアレイ７３およびマイクロレンズアレイ７４を含みうる。光学部材４１は第１素子部３０の受光面を構成する、第１半導体層３３の裏面１０４に接触している。光学部材４１の第１素子部３０側の面とは反対側の面４０１が光学部材４１の光入射面である。本例では光入射面はマイクロレンズアレイ７４で構成されている。
【００４１】
電極パッド７８は配線パターン５３ｃと同レベルの層に配されている。電極パッド７８の上には、複数の絶縁体層、第１半導体層３３、光学部材４１を貫通する開口７７が設けられている。開口７７には、電極パッド７８に接続するボンディングワイヤ７９が設けられている。ボンディングワイヤ７９はパッケージの内部端子に接続される。なお、半導体デバイス１とパッケージの接続には、ワイヤボンディング接続に限らず、フリップチップ接続を用いることもできる。
【００４２】
半導体デバイス１には、第１配線３１１と第２配線５１２を相互に接続する導電部材６８が設けられている。本実施形態の導電部材６８は、第１貫通部６５と、第２貫通部６６と、それらを接続する連結部６７とを有する。
【００４３】
第１貫通部６５は、第１素子部３０を貫通して第１配線部３１の第１配線３１１に接続する。第２貫通部６６は、第１素子部３０および第１配線部３１を貫通して第２部分２０の第２配線部５１に接続する。第１貫通部６５は第１素子部３０を貫通するものの、第１配線部３１は貫通しないため、第１部分１０を貫通しない。一方、第２貫通部６６は第１素子部３０および第１配線部３１を貫通するため、第１部分１０を貫通する。第１配線３１１と第２配線５１２との電気的接続を達成するため、第１貫通部６５、第２貫通部６６、連結部６７は導電材料で構成されているが、複数種類の導電材料で構成されていてもよい。
【００４４】
導電部材６８の他の形態としては、第１貫通部６５と第２貫通部６６が一体化した形態が挙げられる。このような形態は、特開２０１０−２４５５０６号公報の図１５に記載された貫通接続導体（８４）や特開２０１１−９６８５１号公報の図２１に記載された基板間配線（８０）を参考にすることができる。
【００４５】
また本例では、第１貫通部６５は配線パターン４０ｃに接触し、第２貫通部６６は配線パターン５３ｃに接触する例を示した。しかし、それに限らず、第１貫通部６５は配線パターン４０ａ、４０ｂ、４０ｃの何れか、もしくは複数に接触しても良く、第２貫通部６６は配線パターン５３ａ、５３ｂ、５３ｃの何れか１つ、もしくは複数に接触しても良い。また、第１貫通部６５、第２貫通部６６は、配線パターンの導電層（銅層やアルミニウム層）に接触する場合もあるし、配線パターンのバリアメタルの層（チタン層や窒化チタン層、タンタル層）に接触する場合もある。また、配線パターンのバリアメタルの導電体層を貫通して、導電体層に接触する場合もある。
【００４６】
導電部材６８は第１半導体層３３に設けられた絶縁領域４２に囲まれている。絶縁領域４２は気体あるいは真空の領域であってもよい。導電部材６８により、光電変換ユニット１１と信号処理ユニット２２、光電変換ユニット１１と制御ユニット２１、制御ユニット１２と信号処理ユニット２２とが電気的に接続されている。図２に示したブロック９０は部分間の接続に関わる導電部材６８、第１配線３１１、第２配線５１２、絶縁領域４２を含む領域を示している。このブロック９０は、複数個が並列に配されることが好ましい。ブロック９０が複数に並列に配されることにより、光電変換ユニット１１の列毎または行毎の信号を信号処理ユニット２２に受け渡し、信号処理ユニット２２は光電変換ユニット１１で発生した信号電荷に基づく電気信号を処理することが可能となる。またブロック９０は縦列に配されてもよいし、縦列と並列を併用してもよい。
【００４７】
以上が、半導体デバイス１の構成の一例である。これらの構成は、適宜変更することができる。
【００４８】
以下、導電部材６８と第１配線部３１との関係について、詳細に説明する。
【００４９】
本実施形態の第１配線部３１において、導電部材６８の周辺には、中間層６４が設けられている。中間層６４は第１配線３１１の内、導電部材６８の第１貫通部６５と接触する第１配線３１１の配線パターン４０ｃと絶縁体層３９ｄ１との間に位置している。本実施形態の中間層６４は絶縁体層であるが、導電体層であってもよい。中間層６４は絶縁体層３９ｄ１とは異なる材料からなる。酸化シリコンからなる絶縁体層３９ｄ１に対して、中間層６４に用いられる絶縁材料は、窒化シリコンや炭化シリコンなどでありうる。中間層６４に用いられる導電材料は、チタン、窒化チタン、タンタル、窒化タンタル等が挙げられる。中間層６４が絶縁体層である場合、第１貫通部６５は中間層６４を貫通して配線パターン４０ｃに接触する。中間層６４が導電体層である場合、第１貫通部６５は中間層６４を貫通せずに中間層６４に接触しうる。この場合、配線パターン４０ｃの銅層（導電層）と第１貫通部６５との間に中間層６４が位置することになる。あるいは、第１貫通部６５は導電体層である中間層６４を貫通して、配線パターン４０ｃの銅層（導電層）に接触しうる。第１貫通部６５が中間層６４を貫通する場合、第１貫通部６５は中間層６４の側面と接触し得る。
【００５０】
本例では中間層６４を第１配線３１１の配線パターン４０ｃの直上にのみ設けている。そのため、中間層６４は、導電部材６８の第２貫通部６６と接触する、第２配線５１２の配線パターン５３ｃと絶縁体層３９ｄ１との間の一部の領域（不在領域）には延在していない。しかし、中間層６４が絶縁体層３９ｄ１と第２配線５１２の配線パターン５３ｃの間の一部の領域に延在しなければよく、第２配線５１２以外の配線における配線パターン５３ｃと絶縁体層３９ｄ１との間に延在していてもよい。典型的には第２貫通部６６は中間層６４とは接触しないが、第２貫通部６６が中間層６４と接触する場合もある。
【００５１】
中間層６４は、半導体デバイス１の製造における導電部材６８の形成時に、配線パターン４０ｃを保護するための保護層として機能する。
【００５２】
図３、図４、図５を参照しながら半導体装置の製造方法を説明する。図３、図４、図５は、図２と同様の部分（図１の点Ｐと点Ｑを含む面）を示す断面図である。
【００５３】
図３（ａ−１）を参照して第１部分１０となる第１部品１０ａの製造工程について説明する。
【００５４】
まず、第１素子部３０を形成する。以下、具体的に説明する。第１半導体層３３となる第１半導体基板３３ａを準備する。第１半導体基板３３ａは例えばシリコン基板である。第１半導体基板３３ａの所望の領域を分離する絶縁領域４２を形成する。絶縁領域４２は、図２において、導電部材６８を囲む位置に形成される。絶縁領域４２は、図２の第１半導体層３３の下面（裏面）１０４を超える深さまで形成される。絶縁領域４２は、第１半導体基板３３ａの上面（表面）１０３から所望の位置を裏面側から開口し、この開口に絶縁材料を埋め込むことで形成される。絶縁領域４２は、第１素子部３０の上面（表面）１０３から所望の位置を裏面側から溝を形成し、この溝に蓋をし、溝内の少なくとも一部が空隙になるように形成することも可能である。
【００５５】
次いで第１半導体基板の上面（表面）１０３に素子分離３８を形成する。次いで第１半導体基板にＴｒ３とＴｒ４のウエルを形成する。その後光電変換ユニットのｎ型半導体領域３４とｐ型半導体領域３５、およびＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４のｎ型半導体領域とｐ型半導体領域を形成する。また第１半導体基板の上にゲート酸化膜を介してゲート電極を形成する。次いで、ゲート電極を覆うように第１半導体基板の表面１０３を保護する第１保護膜（不図示）を形成する。以上の様にして、第１素子部３０を形成する。
【００５６】
次いで、第１素子部３０の上に第１配線部３１を形成する。以下、具体的に説明する。まず、第１半導体基板３３ａの上に、第１保護膜を介して、絶縁体層３９ａを形成し、第１保護層と絶縁体層３９ａにコンタクトホールを形成する。そして、例えば厚み５ｎｍのチタン膜と厚み１０ｎｍの窒化チタン膜、厚み３００ｎｍのタングステン膜を順次堆積する。コンタクトホール外にある膜の余分な部分をＣＭＰ法などで除去することでコンタクトプラグ４４ａを形成する。
【００５７】
その後、絶縁体層３９ｂを形成し、絶縁体層３９ｂにシングルダマシン用の溝（トレンチ）を形成する。そして、例えば厚み１０ｎｍのタンタル膜、厚み１００ｎｍの銅シード膜を順次堆積し、例えば厚み９００ｎｍの銅めっき膜を形成する。そして、トレンチ外にある膜の余分な部分をＣＭＰ法などで除去することで配線パターン４０ａを形成する。そして、例えば窒化シリコン層や炭化シリコン層などからなる拡散防止層（不図示）を厚み５０ｎｍで堆積する。
【００５８】
次に層間絶縁層として絶縁体層３９ｃを形成し、パターニングを行い絶縁体層３９ｃにデュアルダマシン用の孔（ビア）を形成する。この溝（ビア）の寸法は例えば幅は１５０ｎｍであり、深さは３００ｎｍである。その後パターニングを行い絶縁体層３９ｃにデュアルダマシン用の溝（トレンチ）を形成する。その後例えば１０ｎｍのタンタル膜、１００ｎｍの銅シード膜を堆積し、例えば９００ｎｍの銅めっき膜を形成する。そして、トレンチ外にある膜の余分な部分を除去することでビアプラグ４４ｂと配線パターン４０ｂを一体的に形成する。そして、キャップ層（不図示）５０ｎｍを堆積する。同様にして、絶縁体層３９ｄ、３９ｅを形成し、デュアルダマシン法によりビアプラグ４４ｃと配線パターン４０ｃを一体的に形成する。
【００５９】
この際、ビアプラグ４４ｃと配線パターン４０ｃの形成に先立って、中間層６４を形成する。酸化シリコンからなる絶縁体層３９ｄ１を形成した後、絶縁体層３９ｄ１の上に中間層６４となる中間膜を形成する。この中間膜は窒化シリコンなど、中間層６４の材料からなる。この中間膜をパターニングして中間層６４を形成する。このパターニングでは、後の工程で第１貫通部６５が形成される部分と第１配線３１１の配線パターン４０ｃとの間に位置する部分を残留させる。一方、このパターニングでは、後の工程で第２貫通部６６が形成される部分と第２配線５１２の配線パターン５３ｃとの間に位置する部分を除去する。このように中間層６４を形成した後、酸化シリコンなどからなる絶縁体層３９ｄ２を形成する。絶縁体層３９ｄ１（および絶縁体層３９ｄ２）にデュアルダマシン用の孔（ビア）を形成し、絶縁体層３９ｄ２にデュアルダマシン用の溝（トレンチ）を形成する。中間層６４をトレンチよりも大面積にしておけば、中間層６４はトレンチ形成時のエッチングストッパとなりうる。その後、タンタル膜、銅膜を形成し、ＣＭＰ法により余分な部分を除去する。その後、酸化シリコンからなる絶縁体層３９ｅを形成する。
【００６０】
以上によって、第１素子部３０と第１配線部３１を有する第１部品１０ａが得られる。
【００６１】
図３（ａ−２）を参照して第２部分２０となる第２部品２０ａの製造工程について説明する。
【００６２】
まず、第２素子部５０を形成する。以下、具体的に説明する。まず、第２半導体層５５となる第２半導体基板５５ａを準備する。第２半導体基板５５ａは例えばシリコン基板である。第２半導体基板の上面（表面）２０３に素子分離５８を形成する。次いで、第２半導体基板にＴｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８のウエルを形成する。その後、Ｔｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８のｎ型半導体領域とｐ型半導体領域を形成する。また第２半導体基板の上にゲート酸化膜を介してゲート電極を形成する。次いで、ゲート電極を覆うように第２半導体基板の表面２０３を保護する第２保護膜（不図示）を形成する。以上の様にして、第２素子部５０ａを形成する。
【００６３】
次いで第２素子部５０の上面（表面）２０３の上に第２配線部５１を形成する。コンタクトプラグ５４ａおよびビアプラグ５４ｃの形成はコンタクトプラグ４４ａと同様に行うことが出来る。配線パターン５３ａの形成は配線パターン４０ａと同様に行うことが出来る。配線パターン５３ｂおよびコンタクトプラグ５４ｂの形成は配線パターン４０ｂおよびビアプラグ４４ｂと同様に行うことが出来る。配線パターン５３ｃの形成は、チタン層および／または窒化チタン層とアルミニウム層、さらにチタン層および／または窒化チタン層の積層体をパターニングすることにより行うことができる。
【００６４】
以上によって、第２素子部５０と第２配線部５１を有する第２部品２０ａが得られる。なお、第１部品１０ａと第２部品２０ａの作製の順番はどちらが先でもよく、これらを並行して行ってもよい。
【００６５】
図３（ｂ）を参照して説明する。上述のようにして第１部品１０ａと第２部品２０ａを用意し、第１部品１０ａと第２部品２０ａとを、第１部品１０ａと第２部品２０ａとを、第１素子部３０と第２素子部５０との間に第１配線部３１および第２配線部５１が位置するように接合する。この接合は、平坦化された絶縁体層３９ｂおよび絶縁体層４９ｂとのプラズマ接合の他、第１配線部３１と第２配線部５１の各々の表面に露出した銅などの金属層同士の金属接合、或いは接着剤層を介した接着で実現できる。第１配線部３１の絶縁体層３９ｅおよび第２配線部５１の絶縁体層４９ｅは第１配線３１１の配線パターン４０ｃと第２配線５１２の配線パターン５３ｃとの間に位置している。
【００６６】
さらに、接合後の第１部品１０ａの第１素子部３０の第１半導体基板を下面（裏面）から薄化する。薄化は、研削、ＣＭＰまたはエッチング等の方法によって行うことができる。面１０４まで薄化することによって、図３（ｄ）の構成である第１半導体層３３を含む第１素子部３０を備える第１部分１０が得られる。第１半導体層３３を薄化することで、入射光が光電変換ユニット１１に効率よく到達する。これは感度の時向上に寄与する。
【００６７】
以上の様にして、第１部分１０と第２部分２０を備えた積層体が得られる。第１部分１０は、第１半導体層３３を含む第１素子部３０を有する。また、第１部分１０は、配線パターン４０ｃの導電体層（主導電層や副導電層）および第１半導体層３３と主導電層との間に位置する絶縁体層３９ｄ１を含む第１配線部を有する。さらに第１配線部３１は、絶縁体層３９ｄ１および配線パターン４０ｃの導電体層とは異なる材料からなり絶縁体層３９ｄ１と配線パターン４０ｃの導電体層との間に位置する中間層６４を含む。第２部分２０は、第２半導体層５５を含む第２素子部５０を有する。また、第２部分２０は、配線パターン５３ｃの導電体層（主導電層）を含む第２配線部５１を有する。積層体においては、第２配線部５１が第１素子部３０と第２素子部５０との間に位置する。また、第１配線部３１が第１素子部３０と第２配線部５１との間に位置する。また、絶縁体層３９ｅや絶縁体層４９ｅが配線パターン４０ｃの導電体層と配線パターン４０ｃの導電体層との間に位置する。
【００６８】
図４（ｃ）を参照して説明をする。薄化された第１半導体層３３の表面１０４の上に反射防止層６１、絶縁体層６２を形成する。その後、遮光層６３を形成する。反射防止層６１はシリコン層と酸化シリコン層との間の屈折率を有することが好ましい。反射防止層６１は例えば窒化シリコンで形成されうる。反射防止層６１は複数あっても良い。絶縁体層６２は例えば酸化シリコンからなる。遮光層６３はアルミニウムやタングステンを堆積し、パターニングすることで形成できる。遮光層６３は各画素間、オプティカルブラック画素上、および光の入射による影響を受ける素子の上に配するのが好ましい。遮光層６３を堆積する前に反射防止層６１、絶縁体層６２をパターニングしてから、遮光層６３を堆積することで遮光層６３と第１素子部３０とを導通させることも可能である。
【００６９】
さらに、絶縁体層６２、および遮光層６３の上に絶縁体層６９を形成する。絶縁体層６９は例えば酸化シリコン膜である。その後、絶縁領域４２の内側の所望の領域の絶縁体層６９をパターニングし、連結溝６７ａを形成する。連結溝６７ａは例えば第１素子部３０に達しない深さに形成する。
【００７０】
次に、連結溝６７ａの底面に第１配線３１１の配線パターン４０ｃに向かう第１貫通孔６５ａと第２配線５１２の配線パターン５３ｃに向かう第２貫通孔６６ａを形成する。第１貫通孔６５ａ，第２貫通孔６６ａの寸法は例えば幅は１〜３μｍ、深さは３〜８μｍである。前述の第１配線部３１および第２配線部５１に形成したビアプラグ４４ｂ、５４ｂに対して、深さが数倍以上大きい。第１貫通孔６５ａと第２貫通孔６６ａとの距離は１〜１０μｍが好ましい。第１貫通孔６５ａと第２貫通孔６６ａとの距離が小さければ溝の形成が困難になり、また大きければチップ面積が大きくなってしまうため、適宜最適な距離を設定する。これら第１貫通孔６５ａと第２貫通孔６６ａの形成には、第１部分１０（第１素子部３０および第１配線部３１）のエッチングによって行われる。エッチング法は、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｈｃｈｉｎｇ：反応性イオンエッチング）などのドライエッチングが好適である。第１貫通孔６５ａの形成と第２貫通孔６６ａの形成とで、同じエッチング方法を採用することができる。第１貫通孔６５ａの形成と第２貫通孔６６ａの形成は別々に行うことができるが、本実施形態は第１貫通孔６５ａの形成と第２貫通孔６６ａの形成を並行して行う場合に好適である。本実施形態によれば、中間層６４の存在により、第１貫通孔６５ａの形成時に第１配線３１１が受けるダメージを低減することが可能となる。この際に、第２貫通孔６６ａの形成を並行して行っても、第１配線３１１は中間層６４により保護されるためである。
【００７１】
なお、以下の説明において「エッチング法」はエッチング原理によって分類するものとする。例えば、ウェットエッチングとドライエッチングは互いに異なるエッチング法であり、プラズマエッチングとスパッタエッチングは互いに異なるエッチング法である。「エッチング条件」の同異はエッチング法の同異に関わらないものとする。例えば、反応性ガスの異なるＲＩＥは、同じエッチング法であるが、互いに異なるエッチング条件である。ガス流量、ガス圧力、温度などでも同様である。プラズマエッチングとスパッタエッチングもエッチング条件が互いに異なる。
【００７２】
第１貫通孔６５ａの形成では絶縁体層６９、絶縁体層６２、反射防止層６１、第１半導体層３３、素子分離３８、第１配線部３１の第１保護膜、絶縁体層３９ａ、３９ｂ、３９ｃ、３９ｄ１をエッチングする。第１貫通孔６５ａが絶縁体層３９ｄ１を貫通した時点で、第１貫通孔６５ａと第１配線３１１の配線パターン４０ｃとの間には中間層６４が位置している。この時の絶縁体層３９ｄ１のエッチングには、絶縁体層３９ｄ１の材料（酸化シリコン）に対するエッチング速度が、酸化シリコンとは異なる材料（窒化シリコン）からなる中間層６４に対するエッチング速度よりも高くなるエッチング条件を採用している。そのため、第１貫通孔６５ａの形成過程で、第１貫通孔６５ａが絶縁体層３９ｄ１を貫通した後、中間層６４に達したところでエッチング速度が低くなる。なお、このエッチング条件おエッチングで中間層６４がエッチングされなくてよい。絶縁体層３９ｄ１と中間層６４のエッチング選択比、すなわち、絶縁体層３９ｄ１のエッチング速度／中間層のエッチング速度が１よりも大きいエッチング条件で、絶縁体層３９ｄ１をエッチングする。エッチング選択比は１０以上であることが好ましい。このようなエッチング選択比を得るためには、例えばＲＩＥであれば、高周波電力、ガス種、ガス流量、ガス圧力、温度などを適切に設定すればよい。
【００７３】
第２貫通孔６６ａの形成でも絶縁体層６９、絶縁体層６２、反射防止層６１、第１半導体層３３、素子分離３８、第１配線部３１の第１保護膜、絶縁体層３９ａ、３９ｂ、３９ｃ、３９ｄ１をエッチングする。第２貫通孔６５ａが絶縁体層３９ｄ１を貫通した時点で、第２貫通孔６６ａと第２配線５１２の配線パターン５３ｃとの間には、中間層６４が存在していない。換言すれば、第２貫通孔６６ａは、中間層６４の不在領域を通過して形成される。そのため、第２貫通孔６６ａが絶縁体層３９ｄ１を貫通した後、第１貫通孔６５ａの形成の様に、エッチング速度が低くならずに、絶縁体層３９ｄ２のエッチングが進行する。
【００７４】
さらに、エッチングが進行して第２貫通孔６６ａが酸化シリコンからなる絶縁体層３９ｅを貫通した時点では、第１貫通孔６５ａと第１配線３１１の配線パターン４０ｃとの間には中間層６４が位置している状態が維持されうる。
【００７５】
つまり、第２貫通孔６６ａが酸化シリコンからなる絶縁体層３９ｅを貫通した時点で、第１貫通孔６５ａは中間層６４を貫通しないのである。ただし、中間層６４はエッチングされて薄くなる場合がある。
【００７６】
図４（ｄ）を参照して説明をする。更に同じ条件でエッチングを進めて、もしくはエッチングの条件を変更してエッチングを進めて、第１貫通孔６５ａが第１配線部３１の配線パターン４０ｃに達するように、また第２貫通孔６６ａが第２配線部５１の配線パターン５３ｃに達するようにする。
【００７７】
このように中間層６４を用いれば、深さの異なる第１貫通孔６５ａと第２貫通孔６６ａは同時に形成することが可能である。一方で第１貫通孔６５ａと第２貫通孔６６ａは別々にパターニングしてエッチングすることも可能である。第１貫通孔６５ａと第２貫通孔６６ａを同時に形成できれば、第１貫通孔６５ａを形成した後に第２貫通孔６６ａを形成する場合に比べて、パターニングとエッチングの工程数が削減できるとともに、第１貫通孔６５ａの段差を考慮したプロセスが不要となる。つまり、第２貫通孔６６ａをパターニングする際に、第１貫通孔６５ａがある場合は、第１貫通孔６５ａをあらかじめ埋めて平坦にする工程などが必要になる。これは、第１貫通孔６５ａを埋めずに第２貫通孔６６ａのパターニングを行うと第１貫通孔６５ａを起点にして、放射状にフォトレジストの膜厚差が生じるストリエーションと呼ばれる現象が起こるためである。フォトレジストの膜厚が不均一になると、パターン寸法に変動を及ぼし、微細な加工が行えない場合がある。さらに、場合によっては残渣等により光電変換装置の画質にも影響する。
【００７８】
以上説明したように、導電体層４０ｃの第１貫通孔６５が接続される側において、絶縁体層３９ｄ１との導電体層４０ｃの間に中間層６４を設けることにより、絶縁体層３９ｄ１を貫通する貫通孔を安定的に形成できる。この理由を説明する。第１貫通孔６５は第１半導体層３３を貫通し、第１配線層の導電体層４０ｃに接続されるべく形成されている。第１貫通孔６５の形成はまず第１半導体層３３の裏面１０４側に形成された絶縁体層６９、絶縁体層６２、反射防止層６１をエッチングする。絶縁体層６９、絶縁体層６２、反射防止層６１の合計の膜厚は１μｍ程度である。次に第１半導体層３３をエッチングする。第１半導体層３３の膜厚は典型的には２〜５μｍである。次に第１配線部３１の導電体層４０ｃまでエッチングする。第１配線部３１の導電体層４０ｃまでの膜厚は１〜５μｍであり、例えば、３μｍ程度である。これにより第１貫通孔６５の深さは４〜１１μｍとなり、図２の場合であれば６〜９μｍとなる。また第１貫通孔６５の径は数μｍである。このように深い孔を多層の膜に開口する場合、各層の膜厚の差が積み重なり、場所により被エッチング膜の膜厚差が大きくなる。この膜厚差により場所によってはエッチングが不足し正常に開口が行われない場合がある。また導電体層に達するまでエッチングを行うために一部の配線を過剰にエッチングすることで、配線を傷めてしまい接続不良や配線の信頼性低下を引き起こす場合がある。また配線のエッチングの際に配線材料、もしくは配線材料を含む有機材が飛散して分離すべき各配線が短絡する場合がある。例えば図２における絶縁体層３９ｄが有機系絶縁膜で、導電体層４０ｃが銅系金属配線の場合はエッチングに酸化活性種を用いるため、エッチングの最終段階で、貫通孔底部に露出した金属配線表面は酸素活性種に曝され、酸化される。オーバーエッチング時間が長くなれば、それだけ金属配線の酸化は進行する。このような状態になるとコンタクト抵抗が異常に上昇する場合や接続不良が見られる。また例えば被エッチング膜である絶縁体層６９、絶縁体層６２、反射防止層６１、第１半導体層３３、第１配線部３１の導電体層４０ｃまでの厚みの合計は６〜９μｍである。これに対して、第１貫通孔６５が接続される導電体層４０ｃの厚さは数１００ｎｍである。そのため、オーバーエッチング時間によっては導電体層４０ｃを貫通してしまいコンタクト抵抗が異常に上昇する場合や接続不良になることもある。また例えばオーバーエッチング時間が長くなれば、導電体層４０ｃをイオンでたたくことになる。そのため、導電体層４０ｃを構成する銅の飛散量が増大して第１貫通孔６５の側壁に付着し、その銅が第１配線部３１内に拡散してしまう。その銅拡散部分が低抵抗化して配線同士を短絡させる原因になる。
【００７９】
本実施形態では導電体層４０ｃの第１貫通孔６５が接続される側には、絶縁体層３９ｄと異なる材料の膜である中間層６４が設けられている。この中間層６４は被エッチング膜である絶縁体層３９ｄ１とのエッチング速度の差が大きくなるように材料およびエッチング条件が設定されている。まずこの中間層６４までエッチングを行い、膜厚差のある被エッチング膜がすべてエッチングされて中間層６４のみが残るようにする。中間層６４が導電体層の場合は中間層６４をエッチングする必要は必ずしもない。中間層６４が絶縁体層の場合はエッチング条件を変更して中間層６４をエッチングすることで、被エッチング膜に膜厚差があっても半導体層を貫通する貫通孔を安定的に形成できる。ここで中間層６４は被エッチング膜の想定される膜厚差と被エッチング膜とのエッチング速度の差により適宜膜厚を設定することができる。
【００８０】
図５（ｅ）を参照して製造方法の説明をする。第１貫通孔６５ａ，第２貫通孔６６ａ，連結溝６７ａに、導電材料を埋め込む。導電材料としてはタングステンや金、銀、銅、アルミニウムなどの導電率の高い導電材料が好適である。導電材料の成膜に先立って、必要に応じてバリアメタルを形成してもよい。本例では、導電材料としてタングステンを用いており、バリアメタルとしては窒化チタン層及び／又チタン層を用いることができる。導電部材６８のバリアメタルが、第１配線３１１や第２配線５１２に接触してもよい。このようにして第１貫通部６５、第２貫通部６６、連結部６７を形成する。
【００８１】
導電材料の余分な部分を除去することで、第１貫通部６５、第２貫通部６６、連結部６７が形成できる。また第１貫通部６５、第２貫通部６６、連結部６７により導電部材６８が形成される。これにより第１部分１０の第１配線部３１の配線パターン４０ｃと第２部分２０の第２配線部５１の配線パターン５３ｃとが電気的に接続される。また本実施形態では、導電部材６８は、第１素子部３０に形成された絶縁領域４２の領域内に形成されるので、導電部材６８と第１の素子部３０は電気的に接続されることが防止される。
【００８２】
本実施形態の導電部材６８の形成工程では、第１貫通孔６５ａ，第２貫通孔６６ａ，連結溝６７ａに一括で導電材料を埋め込むデュアルダマシン法を用いたが、これに限られるものでは無くシングルダマシン法を用いてもよい。たとえば、先に第１貫通孔６５ａと第２貫通孔６６ａを形成し、第１貫通孔６５ａと第２貫通孔６６ａに一括して導電材料を埋め込み、その後、連結溝６７ａを形成して連結溝６７ａに導電材料を埋め込むことができる。また、デュアルダマシン法について、第１貫通孔６５ａ，第２貫通孔６６ａよりも先に連結溝６７ａを形成するトレンチファーストを例にあげた。しかし、第１貫通孔６５ａ，第２貫通孔６６ａを形成してから連結溝６７ａを形成するビアファーストとしてもよい。また、連結部６７の形成は、ダマシン法によらず、アルミニウムなどの導電膜のパターニングで形成してもよい。例えば、第１貫通部６５と第２貫通部６６の上に形成した絶縁層にタングステンを主体とするビアプラグを形成し、当該絶縁層およびビアプラグを覆うアルミニウム膜をエッチングによりパターニングする。これにより、ビアプラグとアルミニウム層からなる連結部６７を形成できる。この時ビアプラグとしてのタングステン層と絶縁層の間にはチタン層及び／又は窒化チタン層からなるバリアを設けることができる。また、アルミニウム層の上層及び／又は下層にも、チタン層及び／又は窒化チタン層からなるバアリアメタルを設けることができる。
【００８３】
第１部分１０の第１配線部３１の配線パターン４０ｃと、第２部分２０の第２配線部５１の配線パターン５３ｃとが電気的に接続される導電部材６８が形成される例であれば種々の変更が可能である。例えば、貫通孔へ導電材料の埋め込みに限らず、貫通孔の側壁に沿って形成された導電薄膜によって導電体層同士の導通を得てもよい。
【００８４】
図５（ｆ）を参照して説明をする。平坦化層７１は無機絶縁体膜や有機絶縁体膜など複数の膜で構成することも可能である。また平坦化層７１は適宜に平坦化することも可能である。次に、平坦化層７１の上に樹脂からなるカラーフィルタ７３、オンチップレンズ７４をこの順で適宜形成する。
【００８５】
その後、電極パッド７８に開口７７を形成する。これにより図２に示す構成が得られる。本実施形態では開口７７の形成工程はカラーフィルタ７３、オンチップレンズ７４の形成の後とした例を示したが、カラーフィルタ７３、オンチップレンズ７４の形成前に行うことも可能である。カラーフィルタ７３、オンチップレンズ７４を形成した後では、樹脂であるカラーフィルタ７３、オンチップレンズ７４の保護のため、高温（４００℃程度）の熱処理はできない。開口７７の処理により半導体デバイス１にダメージが入ると、ダメージ回復のための熱処理が必要になる場合があり、工程順は適宜変更可能である。
【００８６】
その後、半導体デバイス１をパッケージにダイボンドを用いて接着する。そして、開口７７に、電極パッド７８に接続するボンディングワイヤ７９を形成する。パッケージを透明板で封止する。パッケージの外部端子であるＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）をリフローはんだ付けにより、回路基板に固着する。
【００８７】
本実施形態では、中間層６４が第１配線３１１の配線パターン４０ｃに接触している例を挙げた。中間層６４と第１配線３１１の配線パターン４０ｃとの距離はできるだけ小さいことが好ましいが、中間層６４が第１配線３１１の配線パターン４０ｃは離れていてもよい。また、中間層６４の材料選択の指標としてのエッチング速度の比較対象となる絶縁体層（第１絶縁体層）が、中間層６４に接触する絶縁体層３９ｄ１である例を挙げた。第１絶縁体層は、第１貫通孔６５ａおよび第２貫通孔６６ａが貫通する、第１配線部３１の絶縁体層であれば、絶縁体層３９ａ、３９ｂ、３９ｃであってもよい。しかし、中間層６４と第１絶縁体層との距離はできるだけ小さいことが好ましく、第１絶縁体層は中間層６４に接触する絶縁体層３９ｄ１であることがより好ましい。この場合、中間層６４は、当該指標となる絶縁体層と第１配線３１１の配線パターン４０ｃとの間に位置すればよく、例えば、絶縁体層３９ａ、３９ｂ、３９ｃ、３９ｄから選ばれた二つの絶縁体層の間に中間層６４が位置してもよい。また、第１貫通孔６５ａの形成速度（エッチング速度に比例する）を第２貫通孔６６ａの形成速度よりも鈍化させるべく形成された中間層（第１貫通孔６５ａの下にあって第２貫通孔６６ａの下に無い層）を複数設けてもよい。
【００８８】
中間層は、銅層を含む配線パターン４０ａ、４０ｂに対応して設けられた、銅の拡散防止層を兼ねることができる。例えば、酸化シリコン層である絶縁体層３９ｂと絶縁体層３９ｃとの間、および、絶縁体層３９ｃと絶縁体層３９ｄ１との間に設けられた、２つの窒化シリコン層の各々を、第２貫通孔６６ａが形成される部分を囲むような開口を有するように形成する。これら窒化シリコン層を第１貫通孔６５ａと第１配線３１１の配線パターン４０ｃとの間に位置させる。そして、窒化シリコン層よりも酸化シリコン層を多くエッチングするエッチング方法を用いて第１貫通孔６５ａを形成することで、窒化シリコン層が本実施形態における中間層として機能しうる。
【００８９】
第１素子部３０が第１配線部３１と第２素子部５０との間に位置する場合には、第１貫通孔６５ａと第２貫通孔６６ａが第１絶縁体層を貫通した後、第１貫通孔６５ａと第２貫通孔６６ａのうち第２貫通孔６６ａのみが第１半導体層３３を貫通する形態となる。第１絶縁体層と第１配線との間に中間層が位置すれば、同様に、中間層によって第１配線のダメージを抑制できる。
【００９０】
＜第２実施形態＞
図６を参照しながら第２実施形態の半導体装置およびその製造方法を説明する。図６（ａ）〜図６（ｇ）は図２のブロック９０の断面に対応する。ここで言及しない事項は、第１実施形態と同様であってよい。
【００９１】
図６（ａ）に示す様に、第２実施形態では第２部品２０の第２配線部５１の配線パターン５３ｃの第２貫通部６６が形成される側に中間層７４を設けている。本例の中間層７４は絶縁体層であるが、導電体層であってもよい。また第２実施形態では第１配線部３１において、配線パターン４０ｃの第１貫通部６５が形成される側に形成された中間層６４は、第２貫通孔６６ａが形成される領域では除去されて、当該領域には延在していない。中間層６４は中間層７４よりも厚く形成されているが、逆でもよい、同じ厚さでもよい。
【００９２】
図６（ｂ）に示す様に、第１半導体層３３の第２面（裏面）側の絶縁体膜６９表面からパターニングを行い、第１貫通孔６５ａおよび第２貫通孔６６ａを開口する。中間層６４により第１貫通孔６５ａのエッチングは低減され、また中間層７４により第２貫通孔６６ａのエッチングは低減される。第２実施形態では第２部品２０の第２配線部５１の配線パターン５３ｃの第２貫通部６６が接触する側にも中間層７４を設けているため、配線パターン５３ｃを過剰にエッチングすることがなく、半導体層を貫通する貫通孔を安定的に形成できる。
【００９３】
図６（ｃ）に示す様に、第１半導体層３３の第２面（裏面）側にＣＶＤ等により絶縁体膜を堆積する。その後、絶縁体膜を第１半導体層３３の第２面（裏面）側からエッチバックすることにより、第１貫通孔６５ａと第２貫通孔６６ａの底部であって、中間層６４、７４上の絶縁体膜が除去される。このようにして、第１貫通孔６５ａと第２貫通孔６６ａの側面に絶縁領域７５が形成される。絶縁領域７５は酸化シリコン膜や窒化シリコン膜で形成することが可能である。
【００９４】
図６（ｃ）に示す様に、更にエッチングを進めて、もしくはエッチングの条件を変更して、第１貫通孔６５ａが第１配線部３１の配線パターン４０ｃに到達するように、また第２貫通孔６６ａが第２配線部５１の配線パターン５３ｃに到達するようにする。このように深さの異なる第１貫通孔６５ａと第２貫通孔６６ａは同時に形成することが可能である。一方で第１貫通孔６５ａと第２貫通孔６６ａは別々にパターニングしてエッチングすることも可能である。第１貫通孔６５ａと第２貫通孔６６ａを同時に形成できれば、第１貫通孔６５ａを形成した後に第２貫通孔６６ａを形成する場合に比べて、パターニングとエッチングの工程数が削減できるとともに、第１貫通孔６５ａの段差を考慮したプロセスが不要となる。なお中間層６４と中間層７４の層厚は異なっていても良い。例えば中間層６４と中間層７４が同じ材料の場合、第１貫通孔６５ａが中間層６４に到達した後、第２貫通孔６６ａが中間層７４に到達するまでの間に中間層６４がエッチングされる量を考慮して、中間層６４を中間層７４より厚くしておくことが好ましい。
【００９５】
本実施形態では、第１貫通部６５と第２貫通部６６の第１半導体層３３と接触する側壁には、絶縁領域７５が配されているので、ブロック９０の占有面積を小さくしつつ導電部材６８の導電材料と第１半導体層３３は電気的に接続されることが防止される。
【００９６】
第１貫通孔６５ａと第２貫通孔６６ａが中間層６４、７４を貫通する前に、絶縁領域７５となる絶縁体膜の形成およびエッチバックを行うことが好ましい。これにより、絶縁体膜のエッチバックによる配線パターン４０ｃ、５３ｃの損傷が抑制される。しかし、第１貫通孔６５ａと第２貫通孔６６ａが中間層６４、７４を貫通した後に、絶縁領域７５となる絶縁体膜の形成およびエッチバックを行って、配線パターン４０ｃ、５３ｃを露出させてもよい。
【００９７】
＜第３実施形態＞
図７（ａ）〜図７（ｄ）を参照しながら第３実施形態の半導体装置およびその製造方法を説明する。図７（ａ）〜図７（ｄ）は図２のブロック９０の断面構造を模式的に示す断面図である。ここで言及しない事項は、第１実施形態に従いうる。第３実施形態では中間層が導電体である。
【００９８】
図７（ａ）を参照して説明する。第３実施形態の中間層６４および中間層７４は導電体である。中間層６４、７４はチタン層、チタン化合物層、タンタル層およびタンタル化合物層の少なくともいずれかである。配線パターン４０ｃ、５３ｃの導電層は銅層、アルミニウム層、タングステン層の少なくともいずれかである。本例では、中間層６４がタンタル層、配線パターン４０ｃの導電層が銅層、中間層７４が窒化チタン層とチタン層との積層体、配線パターン５３ｃの導電層はアルミニウム層である。中間層６４は配線パターン４０ｃと絶縁体層３９ｄの間に配されている。中間層７４は配線パターン５３ｃと絶縁体層３９ｄの間に配されている。
【００９９】
図７（ｂ）を参照して説明をする。第１半導体層３３の第２面（裏面）側の絶縁体膜６９の表面からパターニングを行い、連結溝６７ａ、第１貫通孔６５ａおよび第２貫通孔６６ａを開口する。このとき、中間層６４により第１貫通孔６５ａの形成速度は遅くなる。一方、中間層６４の影響を受けない第２貫通孔６６ａは絶縁体層３９ｅを貫通する。第２貫通孔６６ａは絶縁体層３９ｅを貫通した時点で、第１貫通孔６５ａと配線パターンとの間に中間層６４が位置している。本例では、第２貫通孔６６ａは絶縁体層３９ｅを貫通した時点で、第１貫通孔６５ａと配線パターンとが接触しているが、離れていてもよい。
【０１００】
図７（ｃ）を参照して説明をする。絶縁体層４９ｅのエッチングを続けて第２貫通孔６６ａが中間層７４に達するようにする。第２貫通孔６６ａが中間層７４に達した時点で、第１貫通孔６５ａと配線パターン４０ｃとの間に中間層６４が位置している。このように、中間層６４、７４を設けることにより、第１貫通孔６５ａ、第２貫通孔６６ａの形成時に、導電層（銅層やアルミニウム層）がダメージを受けることを抑制できる。
【０１０１】
図７（ｄ）を参照して説明をする。第１貫通孔６５ａ，第２貫通孔６６ａ，連結溝６７ａに、例えば銅などの導電体を形成することにより、第１貫通部６５、第２貫通部６６、連結部６７が形成される。第１貫通部６５、第２貫通部６６、連結部６７により導電部材６８が構成される。これにより第１部分１０の第１配線３１１の配線パターン４０ｃ（銅層）と第２部分２０の第２配線５１２の配線パターン５３ｃ（アルミニウム層）とが、電気的に接続される。また本実施形態では、導電部材６８は、第１半導体層３３に形成された絶縁領域４２の領域内に形成されるので、導電部材６８と第１半導体層３３は電気的に接続されることが防止される。ここで第４実施形態では中間層６４および中間層７４は導電体のため、第１貫通孔６５ａおよび第２貫通孔６６ａが中間層６４および中間層７４を貫通する必要はない。導電部材６８は中間層６４や中間層７４を介して、配線パターン４０ｃ（銅層）や配線パターン５３ｃ（アルミニウム層）との導通を得ることができる。
【符号の説明】
【０１０２】
３３  第１半導体層
３０  第１素子部
４０ｃ  配線パターン（導電体層）
３１  第１配線部
３１１  第１配線
３９ｄ１  絶縁体層
３９ｅ  絶縁体層
５５  第２半導体層
５０  第２素子部
５３ｃ  配線パターン（導電体層）
５１  第２配線部
５１２  第２配線
６４  中間層
６５  第１貫通部、
６５ａ  第１貫通孔
６６  第２貫通部
６６ａ  第２貫通孔
６８  導電部材
【図１】
2014072295.tif 000003
【図２】
2014072295.tif 000004
【図３】
2014072295.tif 000005
【図４】
2014072295.tif 000006
【図５】
2014072295.tif 000007
【図６】
2014072295.tif 000008
【図７】
2014072295.tif 000009