(57)【要約】【課題】コンタクトプラグがＬＤＤ層と短絡するのを防止する。【解決手段】ゲート電極１０６はサイドウォール１０７で覆われ、サイドウォール１０７は保護膜１０８により覆われる。ゲート電極１０６の下にはチャネル層が形成され、チャネル層と高濃度層１１２との境界にはＬＤＤ層１１１が形成される。半導体基板１０１の上には、第１層間絶縁膜１１５と第２層間絶縁膜１１６が形成され、第１層間絶縁膜１１５と第２層間絶縁膜１１６にはコンタクトホールがエッチングされる。コンタクトホールのエッチングに際し、保護膜１０８がＬＤＤ層１１１をエッチングから守る。【選択図】図１１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されるゲート電極の側面にサイドウォールを形成する工程と、
前記サイドウォールを覆う保護膜を形成する工程と、
前記ゲート電極および前記保護膜を第１層間絶縁膜により覆う工程と、
前記第１層間絶縁膜の上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜に、第２の方向に延伸する第２の溝を形成する工程と、
前記第２層間絶縁膜の上にマスク材を形成する工程と、
前記マスク材に第１の方向に延伸する第１の溝を形成する工程と、
前記マスク材および前記第２層間絶縁膜をエッチングマスクとして、前記第１層間絶縁膜における前記第１および第２の溝の交差部分をエッチングすることによりコンタクトホールを形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記コンタクトホールの形成に際し、前記保護膜を露出させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記コンタクトホールの形成に際して前記第１層間絶縁膜よりも前記保護膜の方がエッチングレートが小さくなるように、前記第１層間絶縁膜と前記保護膜のエッチング条件を設定することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記コンタクトホールの形成後、前記コンタクトホールおよび前記第２の溝の双方に導電体を埋設する工程、を更に備えることを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第１層間絶縁膜は酸化シリコンを主成分として形成され、前記保護膜は窒化シリコンを主成分として形成されることを特徴とする請求項１から４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記第２層間絶縁膜と前記保護膜は同一材料を主成分とすることを特徴とする請求項１から５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記保護膜は、前記ゲート電極および前記半導体基板の表面に形成された後、異方性エッチングにより前記ゲート電極の側面部分を残して他は除去されることを特徴とする請求項１から６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記保護膜は、前記ゲート電極および前記半導体基板の表面に形成され、
前記コンタクトホールの形成時には、前記半導体基板の表面の前記保護膜をエッチングストッパーとして利用することを特徴とする請求項１から６のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記半導体基板の表面の前記保護膜が露出したとき、エッチング条件を変更した上でコンタクトホールの開口を続行することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２層間絶縁膜の上に、更に、エッチングストッパー層を形成する工程を備えることを特徴とする請求項８または９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、半導体装置におけるコンタクトプラグの製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置の製造過程においては、半導体基板に形成されるトランジスタは層間絶縁膜により覆われる。次に、トランジスタのソースやドレインに達するまで層間絶縁膜にコンタクトホールを穿孔し、コンタクトホールに導電体を充填することによりコンタクトプラグを形成する。コンタクトプラグは、層間絶縁膜上に形成される配線層と半導体基板内のソースやドレインを電気的に接続する（特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１５０４９３号公報
【特許文献２】特開２０１２−０１９０１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年のトランジスタピッチの縮小化にともない、コンタクトホールの位置合わせにはますます高い精度が求められている。コンタクトホールがゲート電極に近づきすぎると、ゲート電極の下のＬＤＤ（Lightly-Doped-Drain）層とコンタクトプラグが接触する可能性がある。トランジスタピッチを縮小するためにＬＤＤ層のｐｎ接合の深さは非常に浅く形成され、ＬＤＤ層にコンタクトプラグが接触するとコンタクトプラグと半導体基板との間に過大なリーク電流が流れ、トランジスタの動作に不具合が生じる場合がある。
【課題を解決するための手段】
【０００５】
本発明にかかる半導体装置の製造方法は、半導体基板上に形成されるゲート電極の側面にサイドウォールを形成する工程と、サイドウォールを覆う保護膜を形成する工程と、ゲート電極および保護膜を第１層間絶縁膜により覆う工程と、第１層間絶縁膜の上に第２層間絶縁膜を形成する工程と、第２層間絶縁膜に、第２の方向に延伸する第２の溝を形成する工程と、第２層間絶縁膜の上にマスク材を形成する工程と、マスク材に第１の方向に延伸する第１の溝を形成する工程と、マスク材および第２層間絶縁膜をエッチングマスクとして、第１層間絶縁膜における第１および第２の溝の交差部分をエッチングすることによりコンタクトホールを形成する工程と、を備える。
【発明の効果】
【０００６】
本発明によれば、ＤＲＡＭ等の半導体装置の製造に際し、コンタクトプラグがＬＤＤ層と接触して生じるｐｎ接合リーク電流増大によるトランジスタ動作の不具合を回避することができる。
【図面の簡単な説明】
【０００７】
【図１】半導体装置に形成される１個のトランジスタの平面図である。
【図２】トランジスタの配線溝を形成するマスクパターン図である。
【図３】第１実施形態における半導体装置の製造過程（第１工程）を示す断面図である。
【図４】第１実施形態における半導体装置の製造過程（第２工程）を示す断面図である。
【図５】第１実施形態における半導体装置の製造過程（第３工程）を示す断面図である。
【図６】第１実施形態における半導体装置の製造過程（第４工程）を示す断面図である。
【図７】第１実施形態における半導体装置の製造過程（第５工程）を示す断面図である。
【図８】第１実施形態における半導体装置の製造過程（第６工程）を示す断面図である。
【図９】第１実施形態における半導体装置の製造過程（第７工程）を示す断面図である。
【図１０】第１実施形態における半導体装置の製造過程（第８工程）を示す断面図である。
【図１１】第１実施形態における半導体装置の製造過程（第９工程）を示す断面図である。
【図１２】第１実施形態において半導体装置のコンタクトプラグがｘ方向にずれた状態を示す断面図である。
【図１３】比較例において半導体装置のコンタクトプラグがｘ方向にずれた状態を示す断面図である。
【図１４】第２実施形態における半導体装置の製造過程（第１工程）を示す断面図である。
【図１５】第２実施形態における半導体装置の製造過程（第２工程）を示す断面図である。
【図１６】第２実施形態における半導体装置の製造過程（第３工程）を示す断面図である。
【図１７】第２実施形態における半導体装置の製造過程（第４工程）を示す断面図である。
【図１８】第２実施形態における半導体装置の製造過程（第５工程）を示す断面図である。
【図１９】第３実施形態における半導体装置の断面図である。
【発明を実施するための形態】
【０００８】
図１は、半導体装置１００に形成される１個のトランジスタ１５０の平面図である。トランジスタ１５０は素子分離絶縁層１０２より区画された活性領域内に形成される。トランジスタピッチ、すなわち、ソースＳとドレインＤ間の距離をＰとする。ｙ方向（第２の方向）には、配線溝１０４，１２１，１２６（第２の溝）が形成される。配線溝１０４の中心と配線溝１２６の中心との距離がソースＳ・ドレインＤ間距離Ｐに対応する。
【０００９】
配線溝１０４には、コンタクトプラグ１１０ａ，１１０ｂが形成される。配線溝１０４に形成される配線は、２つのコンタクトプラグ１１０ａ，１１０ｂを介してトランジスタ１５０のドレインＤと接続される。配線溝１２６にも、コンタクトプラグ１１４ａ，１１４ｂが形成される。配線溝１２６に形成される配線は、２つのコンタクトプラグ１１４ａ，１１４ｂを介してトランジスタ１５０のソースＳと接続される。中央の配線溝１２１には、コンタクトプラグ１２３が形成される。配線溝１２１にはゲート電極１０６が形成され、ゲート電極１０６はコンタクトプラグ１２３により外部に引き出される。
【００１０】
ゲートＧとソースＳ、ゲートＧとドレインＤの境界にはＬＤＤ層１１１が形成され、ソースＳやドレインＤの下には高濃度層１１２が形成される。コンタクトプラグ１１０ａ，１１０ｂやコンタクトプラグ１１４ａ，１１４ｂは高濃度層１１２と接続されるが（詳細は後述）、ＬＤＤ層１１１と接続されてはならない。トランジスタピッチＰを縮小させると、コンタクトプラグ１１０，１１４がＬＤＤ層１１１と接触してしまうリスクが高くなる。以下においては、コンタクトプラグ１１０，１１４とＬＤＤ層１１１の接触を防止する方法を中心として説明する。
【００１１】
図２は、トランジスタ１５０の配線溝を形成するマスクパターン図である。ｙ方向に延伸する第２配線パターン１２８，１３０，１３２により、図１の配線溝１０４，１２１，１２６が形成される。ｘ方向（第１の方向）には、第１配線パターン１３４，１３６，１３８が延伸する。第１配線パターン１３４，１３６，１３８は、後述するように第２配線パターン１２８，１３０，１３２の下層に形成される。第１配線パターン１３４，１３６，１３８と第２配線パターン１２８，１３０，１３２のクロス領域に、コンタクトプラグ１２３，１１０，１１４が形成されることになる。
【００１２】
［第１実施形態］
次に、第１実施形態における半導体装置１００の製造工程について説明する。以降においては、図１，図２のＡ−Ａ’断面およびＢ−Ｂ’断面の断面図を並べて示す。半導体基板１０１には素子分離絶縁層１０２が形成され、素子分離絶縁層１０２によって区画された領域に高濃度層１１２（ソース領域およびドレイン領域）が形成される（図３）。高濃度層１１２の表面には金属シリサイド１１３が形成される。
【００１３】
ゲート電極１０６は、ゲート絶縁膜１０５を介して半導体基板１０１を覆う。ゲート絶縁膜１０５の下部がチャネル層となる。チャネル層のうち、高濃度層１１２との境界付近にはＬＤＤ層１１１が形成される。ＬＤＤ層１１１は、低濃度不純物領域であり、高濃度層１１２（ソースＳやドレインＤ）の近傍に高電界が発生するのを抑制する。ゲート電極１０６およびゲート絶縁膜１０５の側面は酸化シリコンなどを主成分とするサイドウォール１０７により覆われる。ＬＤＤ層１１１はゲート電極１０６をマスクとしたイオン注入によって形成され、高濃度層１１２はゲート電極１０６及びサイドウォール１０７をマスクとしたイオン注入によって形成されるため、これらＬＤＤ層１１１及び高濃度層１１２はゲート電極１０６に対して自己整合的に形成される。ここまでは、既知技術の応用である。
【００１４】
第１実施形態においては、更に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）により保護膜１０８を成膜する。保護膜１０８の主成分は窒化シリコンである。異方性エッチングによるエッチバックにより、サイドウォール１０７（酸化シリコン）の側面部にのみ保護膜１０８を残す。保護膜１０８は、ＬＤＤ層１１１をカバーできるだけの厚みを有することが望ましい。
【００１５】
次に、トランジスタ１５０の上に第１層間絶縁膜１１５が形成される（図４）。第１層間絶縁膜１１５の主成分は酸化シリコンである。具体的には、酸化シリコンをＣＶＤ（Chemical Vapor Deposition）により堆積し、ＣＭＰ（Chemical Mechanical Polishing）により平坦化することで第１層間絶縁膜１１５を形成する。平坦化後、第１層間絶縁膜１１５の上にも同様に第２層間絶縁膜１１６を形成する。第２層間絶縁膜１１６の主成分は、保護膜１０８と同じく窒化シリコンである。ここで第１層間絶縁膜１１５の材料は酸化シリコンに限定されず、ＢＰＳＧやＰＳＧなどの不純物を添加した酸化シリコン膜、あるいはＳＯＤ（Spin On Dielectric）膜を用いても同様な効果が得られる。また、保護膜１０８および第２層間絶縁膜１１６も窒化シリコン膜に限定されず、ＳｉＯＮ膜やＳｉＣＮ膜でも同様な効果が得られる。
【００１６】
第２層間絶縁膜１１６の上に、更に、第１マスク材１２２を形成する（図５）。第１マスク材１２２には、ｙ方向（第２の方向）に延伸する第２配線パターン１２８，１３０，１３２が形成される。具体的には、アモルファスカーボンをプラズマＣＶＤ法により第２層間絶縁膜１１６の上に成膜し、その表面を薄い酸化シリコン膜で覆うことにより第１マスク材１２２を形成する。そして、フォトリソグラフィー技術により、第１マスク材１２２に第２配線パターン１２８，１３０，１３２を加工する。
【００１７】
第１マスク材１２２をエッチングマスクとして、第２層間絶縁膜１１６を第１層間絶縁膜１１５が露出するまでエッチングする（図６）。第２配線パターン１２８，１３０，１３２にあわせて、第２層間絶縁膜１１６にはｙ方向に延伸する配線溝１０４，１２１，１２６（第２の溝）が形成される。第１マスク材１２２を酸素プラズマ処理により除去する（図７）。
【００１８】
次に、配線溝１２１を埋設するように第２マスク材１２４（マスク材）を形成する（図８）。具体的には、ＢＡＲＣ（Bottom Anti-Reflection Coating）を塗布することにより第２マスク材１２４を形成し、フォトリソグラフィー技術により第２マスク材１２４に第１配線パターン１３４，１３６，１３８を加工する。すなわち、第２マスク材１２４は、ｘ方向（第１の方向）に延伸する第１配線パターン１３４，１３６ａ，１３６ｂ，１３８ａ、１３８ｂの５つの開口部（第１の溝）を有する。まとめると、図２に示す第２配線パターン１２８，１３０，１３２は第２層間絶縁膜１１６の開口部として形成され、第１配線パターン１３４，１３６ａ，１３６ｂ，１３８ａ、１３８ｂは第２マスク材１２４の開口部として形成される。この結果、これらのパターンのクロス領域のみから第１層間絶縁膜１１５が露出する。これらのクロス領域が５つのコンタクトプラグ１２３，１１０ａ，１１０ｂ，１１４ａ，１１４ｂに対応する（図１，図２参照）。
【００１９】
第２層間絶縁膜１１６および第２マスク材１２４をマスクとして、第１層間絶縁膜１１５をエッチングすることにより第１層間絶縁膜１１５にコンタクトホール１１８を形成する（図９）。コンタクトホール１１８のサイズは、第１配線パターン１３４等と第２配線パターン１２８等のパターン幅によって決まる。このときのエッチングにおいては、第１層間絶縁膜１１５のエッチングレートが第２層間絶縁膜１１６や第２マスク材１２４のエッチングレートよりも大きくなるエッチング条件により実行する。いいかえれば、第１層間絶縁膜１１５よりも第２層間絶縁膜１１６や第２マスク材１２４がエッチングされにくい条件でエッチングを行う。
【００２０】
コンタクトホール１１８を形成する際には、保護膜１０８が露出する可能性がある。しなしながら、本実施形態においては、保護膜１０８と第２層間絶縁膜１１６は主成分がいずれも窒化シリコンであるため、第１層間絶縁膜１１５がエッチングされても保護膜１０８はエッチングに耐えることができる。なお、保護膜１０８と第２層間絶縁膜１１６は同一材料である必要はない。少なくとも、コンタクトホール１１８のエッチングは、第１層間絶縁膜１１５のエッチングレートが保護膜１０８のエッチングレートよりも大きくなるエッチング条件により実行する必要がある。すなわち、保護膜１０８がエッチングストッパーとしてＬＤＤ層１１１をエッチングから守るため、ＬＤＤ層１１１とコンタクトホール１１８が接続するのを防ぐことができる。
【００２１】
コンタクトホール１１８の形成後、第２マスク材１２４を除去する（図１０）。コンタクトホール１１８にバリアメタル１２５を成膜し、配線材料を充填し、余分な配線材料をＣＭＰにより除去することで配線層１２０を形成する（図１１）。バリアメタル１２５はチタンや窒化チタンを順次成膜した積層膜であり、配線材料としてはタングステンを使用する。
【００２２】
本実施形態においては第１層間絶縁膜１１５と第２層間絶縁膜１１６をｚ方向に貫くコンタクトプラグを形成できる（図１２）。また、配線溝１０４，１２１，１２６の間隔を保つことができる。図１に示すように、コンタクトホール１１８の位置合わせは、素子分離絶縁層１０２および配線溝１２６等を対象として行われる。また、コンタクトホール１１８の位置がｘ方向やｙ方向に多少ずれたとしても、保護膜１０８の介在によりＬＤＤ層１１１とコンタクトプラグの短絡を防止できる。
【００２３】
一方、第１層間絶縁膜１１５にコンタクトホールをいったん形成したあと、第２層間絶縁膜１１６を成膜し、更に、第２層間絶縁膜１１６に配線層１２０を形成するという製造方法も考えられる（図１３：比較例）。この場合には、第１層間絶縁膜１１５のコンタクトホールと、第２層間絶縁膜１１６の配線層１２０に位置ずれが生じるため、配線層１２０の幅をコンタクトホールの幅よりも大きめに設計しなければならない。配線層１２０の拡幅の結果、配線間距離が短くなるため寄生容量が増加し信号品質が劣化してしまう。また、図１３のように保護膜１０８を設けない場合には、コンタクトホールがＬＤＤ層１１１まで到達することにより、ＬＤＤ層１１１がコンタクトプラグ１２３を介して配線層１２０とショートしてしまう可能性がある。特に、トランジスタピッチが縮小化するほどこのようなリスクが顕在化しやすい。これに対して、第１実施形態に示した半導体装置１００によれば、過度に配線層１２０を太くする必要はなく、ＬＤＤ層１１１とコンタクトプラグ１２３の短絡を防止できる。
【００２４】
［第２実施形態］
第１実施形態においては、保護膜１０８をＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）により成膜したあと、異方性エッチングによるエッチバックにより、サイドウォール１０７の側面部にのみ保護膜１０８を残しているが、第２実施形態においては異方性エッチバックを行わない（図１４）。このため、サイドウォール１０７の側面だけでなく、ゲート電極１０６や半導体基板１０１（高濃度層１１２と素子分離絶縁層１０２）の上面にも保護膜１０８が残る。第１層間絶縁膜１１５や第２層間絶縁膜１１６を形成し、配線溝１０４等を第２層間絶縁膜１１６に形成するプロセスは第１実施形態と同じである。
【００２５】
配線溝１２１を埋設する第２マスク材１２４を形成し、第２マスク材１２４には第１配線パターン１３６，１３８等が加工される（図１５）。第２マスク材１２４と第２層間絶縁膜１１６をマスクとして第１層間絶縁膜１１５（酸化シリコン）をエッチング（以下、「第１エッチング」とよぶ）することによりコンタクトホール１１８を形成する（図１６）。このとき、半導体基板１０１の上に残っている保護膜１０８がエッチングストッパーとして機能するため、コンタクトホール１１８が高濃度層１１２を突き抜けて半導体基板１０１まで穿孔されてしまう可能性は格段に低くなる。
【００２６】
保護膜１０８が露出したら、保護膜１０８（窒化シリコン）を対象としたエッチング条件に変更し、エッチング（以下、「第２エッチング」とよぶ）を続行する（図１７）。こうして、高濃度層１１２（ソース領域とドレイン領域）と接続するコンタクトホール１１８を形成する。第２実施形態においては、保護膜１０８をエッチングストッパーとすることで、コンタクトホール１１８の深さを高濃度層１１２の位置に調整しやすいというメリットがある。最後に、保護膜１０８にバリアメタル１２５および配線溝１２６を埋設する（図１８）。こうして、コンタクトホール１１８内に導電性のコンタクトプラグ１２３が形成される。
【００２７】
［第３実施形態］
第３実施形態においては、第２層間絶縁膜１１６の材料を任意とする代わりに、第２層間絶縁膜１１６の上層に窒化シリコンのエッチングストッパー層１１７を形成する（図１９）。一般的には窒化シリコンの比誘電率は７程度あるが、酸化シリコンの比誘電率は４程度である。このため、第２層間絶縁膜１１６を酸化シリコンを主成分として形成すれば、配線間容量を抑制できるというメリットがある。
【００２８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００２９】
１００  半導体装置、１０１  半導体基板、１０２  素子分離絶縁層、１０４  配線溝、１０５  ゲート絶縁膜、１０６  ゲート電極、１０７  サイドウォール、１０８  保護膜、１１０  コンタクトプラグ、１１１  ＬＤＤ層、１１２  高濃度層、１１３  金属シリサイド、１１４  コンタクトプラグ、１１５  第１層間絶縁膜、１１６  第２層間絶縁膜、１１７  エッチングストッパー層、１１８  コンタクトホール、１２０  配線層、１２１  配線溝、１２２  第１マスク材、１２３  コンタクトプラグ、１２４  第２マスク材、１２５  バリアメタル、１２６  配線溝、１２８  第２配線パターン、１３０  第２配線パターン、１３２  第２配線パターン、１３４  第１配線パターン、１３６  第１配線パターン、１３８  第１配線パターン、１５０  トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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