(57)【要約】      （修正有）【課題】第１のゲート電極の最下部の寸法データの如何に関わらず、記憶用素子の消去特性および／または消去ディスターブ特性のばらつきを抑制する半導体装置の製造方法を提供する。【解決手段】半導体基板ＳＵＢの主表面上に第１のゲート電極ＣＧと、上記主表面上の第１のゲート電極ＣＧの側面に接するとともに半導体基板ＳＵＢの主表面上にまで延びる延長部を有する絶縁膜ＯＮＯと、上記絶縁膜ＯＮＯの延長部の上面を含めて絶縁膜ＯＮＯに接する第２のゲート電極ＭＧとが形成される。上記第１のゲート電極ＣＧが形成された後、第２のゲート電極ＭＧが形成される前に、第１のゲート電極ＣＧの形状が測定される。上記形状が測定される際に計測される第１のゲート電極ＣＧの主表面に最も近い最下部ＢＴＭにおける寸法データを、あらかじめ用意した寸法基準データと比較した結果に応じて、形成される第２のゲート電極ＭＧの膜厚が決定される。【選択図】図２
2014072484.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板を準備する工程と、
前記主表面上に第１のゲート電極を形成する工程と、
前記主表面上の前記第１のゲート電極の側面に接するとともに前記半導体基板の主表面上にまで延びる延長部を有するように絶縁膜を形成する工程と、
前記絶縁膜の前記延長部の上面を含めて前記絶縁膜に接する第２のゲート電極を形成する工程と、
前記第２のゲート電極を加工用マスクとして前記半導体基板の主表面にソース領域を形成する工程とを備え、
前記第１のゲート電極を形成する工程を行なった後、前記第２のゲート電極を形成する工程を行なう前に、前記第１のゲート電極の形状を測定する工程と、前記形状を測定する工程において計測される前記第１のゲート電極の前記主表面に最も近い最下部における寸法データを、あらかじめ用意した寸法基準データと比較した結果に応じて、前記第２のゲート電極を形成する工程において形成される前記第２のゲート電極の膜厚を決定する工程とをさらに備える、半導体装置の製造方法。
【請求項２】
前記第２のゲート電極を形成する工程を行なった後、前記ソース領域を形成する工程の前に、前記第２のゲート電極の膜厚を測定する工程と、前記膜厚を測定する工程において計測される前記第２のゲート電極の膜厚データを、あらかじめ用意した膜厚基準データと比較した結果に応じて、前記ソース領域を形成する工程において前記ソース領域を形成するために前記半導体基板に供給される不純物の量を決定する工程とをさらに備える、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２のゲート電極の膜厚を決定する工程においては、前記寸法データの値が前記寸法基準データの示す前記形状の理想的な寸法より大きい場合に、前記寸法データの値が前記寸法基準データの示す前記形状の理想的な寸法である場合に比べて、前記第２のゲート電極を形成する工程において前記第２のゲート電極として形成される薄膜が厚くなるように決定される、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記不純物の量を決定する工程においては、前記膜厚データの値が前記膜厚基準データの示す前記第２のゲート電極の理想的な膜厚より厚い場合に、前記膜厚データの値が前記膜厚基準データの示す前記第２のゲート電極の理想的な膜厚である場合に比べて、前記ソース領域を形成する工程において前記ソース領域を形成するために供給される不純物の量が多くなるように決定される、請求項２に記載の半導体装置の製造方法。
【請求項５】
複数処理される前記半導体基板の中から、前記形状を測定する工程および前記膜厚を測定する工程を行なう前記半導体基板を１以上選出し、選出された前記半導体基板に複数形成される半導体装置の中から、前記形状を測定する工程および前記膜厚を測定する工程を行なう前記半導体装置を１以上選出する、請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、選択用のトランジスタと記憶用のトランジスタとが共存するメモリセルを有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
フラッシュメモリやＣＰＵ（Central Processing Unit）を内蔵する半導体装置として、たとえばマイクロコンピュータ（Microcomputer）が考えられる。たとえばフラッシュメモリには、電源を切っても記録情報が残る素子である不揮発性メモリが用いられることが好ましい。不揮発性メモリと論理用半導体装置とを同一の半導体基板上に混載することにより、高機能を有するマイクロコンピュータを形成することができる。不揮発性メモリと論理用半導体装置とが配置された当該マイクロコンピュータは、産業用機械、家電製品、自動車搭載装置などに広く用いられている。
【０００３】
一般的にマイクロコンピュータに含まれる不揮発性メモリは、当該マイクロコンピュータが必要とするプログラムを格納し、随時読み出して使用する。このため不揮発性メモリと論理用半導体装置とが混載したマイクロコンピュータが用いられることが好ましい。このような論理用半導体装置との混載に適した不揮発性メモリのメモリセル構造として、たとえば選択用ＭＯＳ型トランジスタと記憶用ＭＯＳ型トランジスタとを有するいわゆるスプリットゲート構造のメモリセルが挙げられる。
【０００４】
スプリットゲート構造のメモリセルとしては、平面視における占有面積を小さくするために、たとえば選択用ＭＯＳトランジスタと記憶用ＭＯＳトランジスタとが一体となったいわゆるＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型メモリセルが用いられる。
【０００５】
一般にＭＯＮＯＳ型メモリセルにおいては、選択用ＭＯＳ型トランジスタと記憶用ＭＯＳ型トランジスタとの間に、電荷を蓄積することにより書き込みを行ない、電荷を引き抜くことにより消去を行なうための電荷蓄積膜が形成されている。電荷蓄積膜中における電界分布をより均一にし、電荷蓄積膜中における電界の弱い箇所を排除することにより、当該ＭＯＮＯＳ型メモリセルの書き込み／消去耐性が改善される。以上の観点に基づき、たとえば特開２００４−１１１７４９号公報（特許文献１）および特開２００８−２８８５０３号公報（特許文献２）には、選択用ＭＯＳ型トランジスタのゲート電極の裾部（選択用ゲート電極が形成される半導体基板の主表面に最も近い最下部）の長さ（ゲート長）が裾部以外（裾部より上方）のゲート長と異なる断面形状を有するＭＯＮＯＳ型メモリセルが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１１１７４９号公報
【特許文献２】特開２００８−２８８５０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
一般に上記のＭＯＮＯＳ型メモリセルを形成する際には、選択用ＭＯＳ型トランジスタのゲート電極を形成した後、当該ゲート電極の上面および側面を覆うように形成された、たとえば多結晶シリコンの薄膜がいわゆるエッチバックされることにより、記憶用ＭＯＳ型トランジスタのゲート電極が形成される。しかしながらたとえば上記の特許文献１のように選択用ＭＯＳ型トランジスタのゲート電極の裾部のゲート長が広くなるように形成されれば、その分だけ記憶用ＭＯＳトランジスタのゲート電極の裾部の実効的なゲート長（実効ゲート長）が短くなる問題が発生し得る。記憶用ＭＯＳトランジスタの実効ゲート長が変化すれば、当該ＭＯＮＯＳ型メモリセルのデータの消去特性および／または消去ディスターブ特性に変化が生じ、ＭＯＮＯＳ型メモリセルの制御が困難になる可能性がある。なお消去特性とは、ＭＯＮＯＳ型メモリセルに記憶されたデータを消去する速さなどの特性を意味し、消去ディスターブ特性とは、選択されたメモリセルの記憶情報を書き換える際に、当該メモリセルに隣接する、既に情報が消去された選択されていないメモリセルに弱い記憶情報を書き込む、ディスターブ消去と呼ばれるエラー現象を意味する。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、半導体装置の製造方法においては、まず主表面を有する半導体基板が準備される。上記半導体基板の主表面上に第１のゲート電極が形成される。上記主表面上の第１のゲート電極の側面に接するとともに半導体基板の主表面上にまで延びる延長部を有するように絶縁膜が形成される。上記絶縁膜の延長部の上面を含めて絶縁膜に接する第２のゲート電極が形成される。上記第２のゲート電極を加工用マスクとして半導体基板の主表面にソース領域が形成される。上記第１のゲート電極が形成された後、第２のゲート電極が形成される前に、第１のゲート電極の形状が測定される。上記形状が測定される際に計測される第１のゲート電極の主表面に最も近い最下部における寸法データを、あらかじめ用意した寸法基準データと比較した結果に応じて、形成される第２のゲート電極の膜厚が決定される。
【発明の効果】
【００１０】
一実施の形態によれば、第１のゲート電極の最下部の寸法データの如何に関わらず、半導体装置に含まれる記憶用素子の消去特性および／または消去ディスターブ特性の変化を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】一実施の形態の半導体装置の構成を示す概略断面図である。
【図２】一実施の形態の半導体装置の構成を、裾部を含めることにより図１より正確に示す概略断面図である。
【図３】図２の点線で囲んだ領域ＩＩＩの構成および寸法を拡大して示す概略断面図である。
【図４】裾部の形状と、メモリゲート電極ＭＧの形状との関係を示す一覧表である。
【図５】一実施の形態の半導体装置の製造方法を示す第１のフローチャートである。
【図６】一実施の形態の半導体装置の製造方法を示す第２のフローチャートである。
【図７】一実施の形態における半導体装置の製造方法の第１工程を示す概略断面図である。
【図８】一実施の形態における半導体装置の製造方法の第２工程を示す概略断面図である。
【図９】一実施の形態における半導体装置の製造方法の第３工程を示す概略断面図である。
【図１０】一実施の形態における半導体装置の製造方法の第４工程を示す概略断面図である。
【図１１】寸法データと寸法基準データとの比較による、薄膜ＭＧの形成される厚みの好ましい態様について説明する表である。
【図１２】一実施の形態における半導体装置の製造方法の第５工程を示す概略断面図である。
【図１３】一実施の形態における半導体装置の製造方法の第６工程を示す概略断面図である。
【図１４】膜厚データと膜厚基準データとの比較による、メモリソースＭＳ用の不純物の注入される量の好ましい態様について説明する表である。
【図１５】一実施の形態における半導体装置の製造方法の第７工程を示す概略断面図である。
【図１６】一実施の形態における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１７】一実施の形態における半導体装置の製造方法の第９工程を示す概略断面図である。
【図１８】一実施の形態における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１９】一実施の形態における半導体装置の、メモリゲート電極ＭＧの厚みおよびメモリソースＭＳへの砒素の注入量による、消去特性および消去ディスターブ特性の変化を示すグラフである。
【発明を実施するための形態】
【００１２】
以下、一実施の形態について図に基づいて説明する。
（実施の形態）
まず一実施の形態の半導体装置を構成する半導体素子（ＭＯＮＯＳ型メモリセル）の構成について図１を用いて説明する。
【００１３】
図１を参照して、一実施の形態の半導体装置を構成するＭＯＮＯＳ型メモリセルは、たとえばホウ素などのｐ型不純物を含むシリコンの単結晶からなる半導体基板ＳＵＢに形成されている。ＭＯＮＯＳ型メモリセルは、半導体基板ＳＵＢ内でありかつ半導体基板ＳＵＢの主表面に形成された高耐圧ｐ型ウェル領域ＨＶＰに形成されている。ＭＯＮＯＳ型メモリセルは、１対の不純物領域であるソース領域ＮＲ１およびドレイン領域ＮＲ２と、コントロールゲート絶縁膜ＧＩと、コントロールゲート電極ＣＧ（第１のゲート電極）と、メモリゲート絶縁膜ＯＮＯ（絶縁膜）と、メモリゲート電極ＭＧ（第２のゲート電極）と、１対の側壁絶縁膜ＳＷと、を主に有している。
【００１４】
半導体基板ＳＵＢはｐ型不純物領域ＰＲを有している。高耐圧ｐ型ウェル領域ＨＶＰは、特にドレイン領域に高耐圧（約１０Ｖ）を印加した状態での使用を可能にするために形成されており、ｐ型不純物領域ＰＲよりも高いｐ型不純物濃度を有している。また高耐圧ｐ型ウェル領域ＨＶＰ内の半導体基板ＳＵＢの主表面には、コントロールゲート下チャネルＶＣＧが形成されている。コントロールゲート下チャネルＶＣＧは、コントロールゲート電極ＣＧの閾値電圧Ｖthを調整するために、コントロールゲート電極ＣＧの直下を中心に形成されている。
【００１５】
ソース領域ＮＲ１は、いずれも半導体基板ＳＵＢ（高耐圧ｐ型ウェル領域ＨＶＰ）内の半導体基板ＳＵＢの主表面に形成されるｎ型ソースＮ１と、メモリソースＭＳ（ソース領域）と、メモリゲート下チャネルＶＭＧとにより構成される。ｎ型ソースＮ１はソース領域ＮＲ１の主要部分を構成する、たとえばｎ型不純物としての砒素またはリンの不純物により形成される領域である。メモリソースＭＳはｎ型ソースＮ１と隣り合うように接し、ｎ型ソースＮ１の内側（ドレイン領域ＮＲ２に近い側）に形成されるｎ型不純物領域である。メモリゲート下チャネルＶＭＧはメモリゲート電極ＭＧの閾値電圧Ｖthを調整するために、ｎ型ソースＮ１およびメモリソースＭＳと接するように形成される。また一般に、メモリソースＭＳおよびｎ型ソースＮ１の方がメモリゲート下チャネルＶＭＧよりｎ型不純物の濃度が高い。
【００１６】
ドレイン領域ＮＲ２は、いずれも半導体基板ＳＵＢ（高耐圧ｐ型ウェル領域ＨＶＰ）内の半導体基板ＳＵＢの主表面に形成されるｎ型ドレインＮ２と、メモリドレインＭＤとにより構成される。ｎ型ドレインＮ２はドレイン領域ＮＲ２の主要部分を構成する、たとえばｎ型不純物としての砒素またはリンの不純物により形成される領域である。メモリドレインＭＤはｎ型ドレインＮ２と隣り合うように接し、ｎ型ドレインＮ２の内側（ソース領域ＮＲ１に近い側）に形成されるｎ型不純物領域である。また一般に、ｎ型ドレインＮ２の方がメモリドレインＭＤよりｎ型不純物の濃度が高い。
【００１７】
コントロールゲート絶縁膜ＧＩは半導体基板ＳＵＢの主表面に、たとえばシリコン酸化膜により形成されるが、シリコン酸化膜より高い誘電率を有する絶縁膜により形成されてもよいし、シリコン酸化膜より高い誘電率を有する絶縁膜とシリコン酸化膜との積層構造であってもよい。コントロールゲート電極ＣＧは、コントロールゲート絶縁膜ＧＩの上面に接するように形成されており、たとえば不純物が導入された多結晶シリコンの薄膜により形成されるが、コントロールゲート電極ＣＧは、多結晶シリコンの薄膜に不純物を（多結晶シリコンの薄膜の成膜後に）添加して導電性を高めた薄膜、または金属材料により形成されてもよい。コントロールゲート絶縁膜ＧＩとコントロールゲート電極ＣＧとは、当該ＭＯＮＯＳ型メモリセルの選択用ＭＯＳトランジスタを構成する。すなわちコントロールゲート電極ＣＧは、選択用ＭＯＳトランジスタのゲート電極である。
【００１８】
メモリゲート絶縁膜ＯＮＯは、コントロールゲート電極ＣＧの側面（図１の右側の側面）に接するとともに、コントロールゲート電極ＣＧの近傍における半導体基板ＳＵＢの主表面上にまで延びる延長部を有するように形成されており、シリコン酸化膜Ｏ１とシリコン窒化膜ＮＦとシリコン酸化膜Ｏ２とがこの順に積層された構成を有している。このうちシリコン窒化膜ＮＦは、情報を記憶するために電荷（電子）を蓄積するいわゆる電荷蓄積膜として機能する。
【００１９】
メモリゲート電極ＭＧは、メモリゲート絶縁膜ＯＮＯの延長部の上面を含めて、メモリゲート絶縁膜ＯＮＯに接している。すなわちメモリゲート電極ＭＧは、メモリゲート絶縁膜ＯＮＯの延長部と、コントロールゲート電極ＣＧの側面に接するメモリゲート絶縁膜ＯＮＯの側面との双方に接している。メモリゲート電極ＭＧは、たとえば不純物が導入された多結晶シリコンの薄膜により形成されるが、メモリゲート電極ＭＧは、多結晶シリコンの薄膜に不純物を（多結晶シリコンの薄膜の成膜後に）添加して導電性を高めた薄膜、または金属材料により形成されてもよい。メモリゲート絶縁膜ＯＮＯとメモリゲート電極ＭＧとは、当該ＭＯＮＯＳ型メモリセルの記憶用ＭＯＳトランジスタを構成する。すなわちメモリゲート電極ＭＧは、記憶用ＭＯＳトランジスタのゲート電極である。
【００２０】
図２を参照して、一実施の形態の半導体装置においては、実際には図１のコントロールゲート電極ＣＧに裾部ＢＴＭを有しており、裾部ＢＴＭにおける図の左右方向（半導体基板ＳＵＢの主表面に沿う方向）に関するゲート長の寸法が、裾部以外のゲート長の寸法よりも大きくなっている。ここで裾部ＢＴＭとは上記のように、コントロールゲート電極ＣＧの、半導体基板ＳＵＢの主表面に最も近い最下部を意味する。言い換えればコントロールゲート電極ＣＧは、裾部ＢＴＭにおいて、側面形状が、主表面に近づくにつれてゲート長が広くなるように傾斜している。
【００２１】
さらに言い換えれば、図３を参照して、コントロールゲート電極ＣＧの裾部ＢＴＭはおおむね等脚台形状になっている。コントロールゲート電極ＣＧの裾部ＢＴＭ以外のゲート長はａであり、裾部ＢＴＭの最大ゲート長はｂ（＞ａ）である。上記のようにコントロールゲート電極ＣＧの裾部はおおむね等脚台形状であるため、裾部以外のゲート長に対して左右それぞれの方向にｃずつ広がっており、ｃの値はおよそ（ｂ−ａ）／２である。
【００２２】
図４を参照して、表の左側にはコントロールゲート電極ＣＧの一部分の断面形状と、上記断面形状と同一箇所の上面形状とを示しており、表の右側には表の左側に示す断面形状および上面形状を有するコントロールゲート電極ＣＧを有するＭＯＮＯＳ型メモリセルが完成した状態の、図１の点線で囲んだ領域ＩＶにおける構成を示している。
【００２３】
図４の上段を参照して、コントロールゲート電極ＣＧの裾形状無し、すなわちコントロールゲート電極ＣＧが上部から最下部まですべて同一のゲート長を有する形状である場合には、その右側に示すように、コントロールゲート電極ＣＧの最下部に隣り合うメモリゲート絶縁膜ＯＮＯおよびメモリゲート電極ＭＧは、ほぼ傾斜なく上下方向に延びるように形成される。このためメモリゲート電極ＭＧの、最も半導体基板ＳＵＢの主表面に近い最下部における実効ゲート長（図中「実効ＭＧ」と表記）は、メモリゲート電極ＭＧ全体の実際のゲート長にほぼ等しくなる。この実効ゲート長の長さは、メモリゲート電極ＭＧを形成するための薄膜ＭＧの厚みにより制御される。
【００２４】
次に図４の中段を参照して、コントロールゲート電極ＣＧの裾形状あり（小）、すなわちコントロールゲート電極ＣＧがわずかに裾部ＢＴＭを有してその最下部において裾部ＢＴＭ以外に対して寸法ｃ１（図３の寸法ｃに対応）だけ外側に傾斜した断面形状を有する場合を考える。この場合には、図４の中段の右側に示すように、コントロールゲート電極ＣＧの最下部に隣り合うメモリゲート絶縁膜ＯＮＯおよびメモリゲート電極ＭＧも寸法ｃ１だけ傾斜する。その結果、たとえメモリゲート電極ＭＧを形成するための薄膜の膜厚が図４の上段のように裾部ＢＴＭが存在しない場合と同じであっても、メモリゲート電極ＭＧの最下部の実効ゲート長は、裾形状が存在しない場合に比べて実質的にｃ１だけ短くなる。
【００２５】
さらに図４の下段を参照して、コントロールゲート電極ＣＧの裾形状あり（大）、すなわちコントロールゲート電極ＣＧがより大きな裾部ＢＴＭを有する場合には、コントロールゲート電極ＣＧの最下部に隣り合うメモリゲート絶縁膜ＯＮＯおよびメモリゲート電極ＭＧもその分大きく傾斜する。その結果、メモリゲート電極ＭＧの最下部の実効ゲート長は、裾形状がない場合に比べて実質的にｃ２（ｃ１より大きい）だけ短くなる。
【００２６】
裾部ＢＴＭが形成されれば、絶縁膜ＯＮＯにおける電界分布がより均一になり、書き込みおよび消去特性がより安定する。しかしながら裾部ＢＴＭが大きいほど、たとえ最下部以外の領域において裾部ＢＴＭがない場合と同一の膜厚にて形成されたメモリゲート電極ＭＧであっても、最下部において実質的にゲート長が他の領域より短くなる。
【００２７】
メモリゲート電極ＭＧの消去特性は、その最下部における実効ゲート長により決定する。ここで、たとえメモリゲート電極ＭＧを形成するための薄膜の厚みが一定になるように制御したうえで当該薄膜が形成されても、コントロールゲート電極ＣＧの裾部の寸法に応じてメモリゲート電極ＭＧの最下部の実効ゲート長は変化し得る。このため、当該ＭＯＮＯＳ型メモリセルに書きこまれたデータを消去するいわゆる消去特性を不安定にする不具合を生じ得る。
【００２８】
したがって、たとえ裾部ＢＴＭが形成されても、裾部ＢＴＭが形成されない場合と同じ、メモリゲート電極ＭＧの最下部の実効ゲート長を有するようにメモリゲート電極ＭＧを形成したい場合には、メモリゲート電極ＭＧを形成するためのたとえば多結晶シリコンの薄膜を、裾部ＢＴＭが形成されない場合に比べて厚く形成する必要がある。このように裾部ＢＴＭの寸法ｃ１，ｃ２に応じて、メモリゲート電極ＭＧを形成するために形成すべき多結晶シリコンの薄膜の厚みが決定される。
【００２９】
以上のようにメモリゲート電極ＭＧの最下部の実効ゲート長が短くなることに起因する不具合を抑制するため、一実施の形態の半導体装置は以下の手順により形成される。ここで、一実施の形態の半導体装置の製造方法について、図５〜図１８を用いて説明する。まず図５および図６を用いて、主要なプロセスの流れをフローチャートについて説明する。なお各図において裾部ＢＴＭの図示は省略されている。
【００３０】
図５を参照して、準備された半導体基板の主表面上にコントロールゲート電極ＣＧが形成される（Ｓ１０）。形成されたコントロールゲート電極ＣＧの裾部の形状が測定される（Ｓ２０）。ここでは具体的には裾部におけるコントロールゲート電極ＣＧのゲート長が測定される。次にメモリゲート電極ＭＧの多結晶シリコン堆積膜厚が決定される（Ｓ３０）。ここでは具体的には、測定された裾部の最下部の寸法（寸法データ）を、あらかじめ用意した寸法基準データと比較した結果に応じて、後に形成されるメモリゲート電極ＭＧの膜厚が決定される。メモリゲート絶縁膜ＯＮＯが形成された（Ｓ４０）後、工程（Ｓ３０）にて決定した膜厚だけ、メモリゲート電極ＭＧとしての多結晶シリコンが成膜される（Ｓ５０）。多結晶シリコンの膜厚が測定される（Ｓ６０）。
【００３１】
次に、この多結晶シリコンの膜厚データが狙いどおりの膜厚であるか否かが判定される（Ｊ１０）。これは具体的には、測定された多結晶シリコンの膜厚データが、あらかじめ用意された膜厚基準データと比較される。そしてその結果に応じて、狙いどおりの膜厚であれば（図５中の「ＹＥＳ」）、メモリソースＭＳ用の注入量を調整せず（もともと定めていた注入量の）不純物がイオン注入される（Ｓ７０）。しかし測定された膜厚データとあらかじめ用意された膜厚基準データとの比較の結果、狙いどおりの膜厚でない場合には（図５の「ＮＯ」）、メモリソースＭＳ用の注入量を（もともと定めていた注入量に対して）適切な量に調整したうえで、不純物がイオン注入される（Ｓ７０）。
【００３２】
なお図６を参照して、図５のプロセスが行なわれる前に、上記の測定の処理が行われる半導体基板が選別される（Ｓ１００）。具体的には、複数処理される半導体基板の中から、図５の処理がなされる半導体基板が１以上選出される工程である。さらに選別された半導体基板上に複数形成される素子すなわち半導体装置（ＭＯＮＯＳ型メモリセル）の中から、図５の処理が行なわれるＭＯＮＯＳ型メモリセルが選別される（Ｓ２００）。
【００３３】
次に図７〜図１８を用いて（適宜図５も用いる）、各工程についてより詳細に説明する。
【００３４】
図７を参照して、まずたとえばｐ型不純物領域ＰＲを有する、シリコン単結晶の半導体基板ＳＵＢが準備される。ここでの半導体基板ＳＵＢとは、いわゆる半導体ウェハを含む概念である。
【００３５】
図８を参照して、半導体基板ＳＵＢの主表面をたとえばＭＯＮＯＳ型メモリセルが形成される領域と、ＭＯＮＯＳ型メモリセル以外の半導体装置であるたとえばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）が形成される領域とに区分するためのトレンチ分離構造ＳＩが形成される。すなわち半導体基板ＳＵＢの主表面に通常の写真製版技術およびエッチングにより形成された溝内が、通常のＣＶＤ（Chemical Vapor Deposition）法により形成されるシリコン酸化膜により充填される。次に、通常の写真製版技術およびイオン注入技術を用いて、半導体基板ＳＵＢの主表面の所望の領域（たとえば隣り合う１対のトレンチ分離構造ＳＩに挟まれた領域）にホウ素などのｐ型不純物が注入されることにより、高耐圧ｐ型ウェル領域ＨＶＰが形成される。
【００３６】
図９を参照して、通常の写真製版技術およびイオン注入技術を用いて、高耐圧ｐ型ウェル領域ＨＶＰ内の半導体基板ＳＵＢの主表面にホウ素などのｐ型不純物が注入されることにより、コントロールゲート下チャネルＶＣＧが形成される。これ以降の各図は、図９中の点線で囲んだ領域のみについて示している。
【００３７】
図１０を参照して、たとえば熱酸化法を用いて、半導体基板ＳＵＢの主表面にシリコン酸化膜が形成され、さらにその上に、たとえばＣＶＤ法により、不純物が導入された多結晶シリコンの薄膜が形成される。次に、通常の写真製版技術および後述するエッチング方法により、上記のシリコン酸化膜および多結晶シリコンの薄膜がパターニングされる。
【００３８】
このようにして、半導体基板ＳＵＢの主表面にコントロールゲート絶縁膜ＧＩが形成され、さらにその上に（半導体基板ＳＵＢの主表面上に）コントロールゲート電極ＣＧが形成される。以上の図１０に示す工程は、図５のフローチャートにおける工程（Ｓ１０）に相当する。
【００３９】
なお図１０のコントロールゲート電極ＣＧはゲート長が長くなった裾部を示していないが、多くの場合、コントロールゲート電極ＣＧにはその最下部にたとえば図２に示すような長くなった裾部ＢＴＭを有している。
【００４０】
上記の処理の結果、コントロールゲート電極ＣＧの最下面（半導体基板ＳＵＢの主表面に最も近い面）はコントロールゲート絶縁膜ＧＩと接し、コントロールゲート絶縁膜ＧＩの幅は、コントロールゲート電極ＣＧの裾部ＢＴＭにおけるゲート長にほぼ等しくなる。
【００４１】
次に、図１０に示す、工程（Ｓ１０）において形成されたコントロールゲート電極ＣＧの形状が測定される。具体的には、コントロールゲート電極ＣＧの裾部ＢＴＭすなわち最下部におけるコントロールゲート電極ＣＧのゲート長が測定される、図５における工程（Ｓ２０）に相当する工程である。
【００４２】
形成されたコントロールゲート電極ＣＧは、たとえばＳＥＭ（Scanning Electron Microscope）を用いて上方から観察されることにより測定される。上方から見ることにより、裾部ＢＴＭは、図３の裾部ＢＴＭ以外のゲート長が広くなっていない領域の最外部に対して外側に突出した帯状部として確認される。この帯上部の幅が裾部ＢＴＭの幅ｃとして計測できる。このとき裾部ＢＴＭの幅ｃが計測されてもよいし、幅ｃを含む裾部ＢＴＭにおけるコントロールゲート電極ＣＧ全体のゲート長が計測されてもよい。
【００４３】
次に、図５における工程（Ｓ３０）に相当する、メモリゲート電極ＭＧを形成するための多結晶シリコンの堆積すべき膜厚が決定される。すなわち図１１の表を参照して、図５における工程（Ｓ２０）において測定された裾部ＢＴＭの寸法（寸法データの値）が寸法基準データの示す値に比べて大きい場合には、形成すべきメモリゲート電極ＭＧの膜厚は厚くなり、図５における工程（Ｓ２０）において測定された裾部ＢＴＭの寸法が寸法基準データの示す値に比べて小さい場合には、形成すべきメモリゲート電極ＭＧの膜厚は薄くなる。これは上記のとおり図４を参照して、裾部ＢＴＭが大きいほど、特に最下部におけるメモリゲート電極ＭＧが実質的に薄くなるためである。
【００４４】
寸法基準データは、実際には図１１のような概略的なものでなく、具体的な裾部ＢＴＭの寸法などの数値で示されるものである。寸法データと寸法基準データとの値の比較においては、裾部ＢＴＭの最下部の寸法データの値が寸法基準データの示す裾部ＢＴＭの理想的な寸法より大きい場合には、当該寸法データの値が寸法基準データの示す裾部ＢＴＭの理想的な寸法である場合に比べて、メモリゲート電極ＭＧを形成する工程において形成されるべきメモリゲート電極ＭＧの膜厚が厚くなるように決定される。逆に、裾部ＢＴＭの最下部の寸法データの値が寸法基準データの示す裾部ＢＴＭの理想的な寸法より小さい場合には、当該寸法データの値が寸法基準データの示す裾部ＢＴＭの理想的な寸法である場合に比べて、メモリゲート電極ＭＧを形成する工程において形成されるべきメモリゲート電極ＭＧの膜厚が薄くなるように決定される。
【００４５】
ここで寸法基準データの示す裾部ＢＴＭの理想的な寸法は、形成しようとするメモリゲート電極ＭＧの（裾部以外の）ゲート長と（図の奥行き方向の）幅などを考慮して求められる。
【００４６】
なお以上の工程（Ｓ２０）および工程（Ｓ３０）は、図１０のコントロールゲート電極ＣＧが形成される工程（Ｓ１０）の後、後述するメモリゲート電極ＭＧが形成される前の任意のタイミングで行なうことができる。したがってたとえば次に述べる図１２の工程の後で行なわれてもよい。
【００４７】
図１２を参照して、通常の写真製版技術およびイオン注入技術を用いて、たとえばコントロールゲート下チャネルＶＣＧ内の半導体基板ＳＵＢの主表面に砒素やリンなどのｎ型不純物が注入されることにより、メモリゲート下チャネルＶＭＧが形成される。
【００４８】
図１３を参照して、コントロールゲート電極ＣＧおよびコントロールゲート絶縁膜ＧＩの側面、ならびにコントロールゲート電極ＣＧの上面を覆うように、半導体基板ＳＵＢの主表面に、たとえばＣＶＤ法により、シリコン酸化膜Ｏ１、シリコン窒化膜ＮＦおよびシリコン酸化膜Ｏ２がこの順に形成された積層構造としてのメモリゲート絶縁膜ＯＮＯが形成される。言い換えれば、このメモリゲート絶縁膜ＯＮＯは、コントロールゲート電極ＣＧの側面に接するとともに半導体基板ＳＵＢの主表面上にまで延びる延長部を有するように形成される。この工程は、図５における工程（Ｓ４０）に相当する。
【００４９】
次に、メモリゲート絶縁膜ＯＮＯの上面に接する（メモリゲート絶縁膜ＯＮＯの上面を覆う）ように、たとえばＣＶＤ法により、不純物が導入された多結晶シリコンの薄膜ＭＧが形成される。ここで設定される薄膜ＭＧの厚みは、上記の寸法基準データとの比較の結果に応じて決定された厚みである。この工程は、図５における工程（Ｓ５０）に相当する。
【００５０】
次に、工程（Ｓ５０）において形成された薄膜ＭＧの膜厚が測定される。この工程は、図５における工程（Ｓ６０）に相当する。具体的には、図１３の薄膜ＭＧが形成される半導体基板ＳＵＢと同時に同じ装置内にて薄膜ＭＧが形成された、たとえばシリコン単結晶のウェハのサンプルを用いて当該膜厚が測定される。膜厚の測定には、たとえばエリプソメトリが用いられることが好ましい。
【００５１】
次に、図５における工程（Ｊ１０）に相当する、薄膜ＭＧの膜厚が狙いどおりすなわち寸法基準データを用いて決定した値に対して許容可能な値か否かを判定する処理がなされる。
【００５２】
具体的には、図５における工程（Ｓ６０）において測定された薄膜ＭＧの膜厚（膜厚データ）の値を、あらかじめ用意された膜厚基準データと比較した結果に応じて、後のメモリソースＭＳを形成するために半導体基板ＳＵＢ内に注入することにより供給すべき不純物の量を決定する。すなわち図１４の表を参照して、図５における工程（Ｓ６０）において測定された薄膜ＭＧの膜厚（膜厚データの値）が膜厚基準データの示す値に比べて厚い場合には、メモリソースＭＳを形成するための注入量は多くなり、図５における工程（Ｓ６０）において測定された薄膜ＭＧの膜厚（膜厚データの値）が膜厚基準データの示す値に比べて薄い場合には、メモリソースＭＳを形成するための注入量は少なくなる。このようにメモリソースＭＳの不純物濃度を調整することにより、最終的に形成されるＦＭＯＮＯＳ型メモリセルの特性を制御することができる。
【００５３】
膜厚基準データは、実際には図１４のような概略的なものでなく、具体的な膜厚などの数値で示されるものである。膜厚データと膜厚基準データとの値の比較においては、薄膜ＭＧの計測される膜厚データの値が膜厚基準データの示す薄膜ＭＧの理想的な膜厚より厚い場合には、当該膜厚データの値が膜厚基準データの理想的な厚みである場合に比べて、メモリソースＭＳを形成するために供給されるべき不純物の量が多くなるように決定される。逆に、薄膜ＭＧの計測される膜厚データの値が膜厚基準データの示す薄膜ＭＧの理想的な膜厚より薄い場合には、当該膜厚データの値が膜厚基準データの理想的な厚みである場合に比べて、メモリソースＭＳを形成するために供給されるべき不純物の量が少なくなるように決定される。
【００５４】
このように薄膜ＭＧが理想的な膜厚と異なる測定値を示す場合（図５の「ＮＯ」）には、メモリソースＭＳを形成するための不純物の供給量が調整されるが、薄膜ＭＧが理想的な膜厚にほぼ等しい測定値を示す場合（図５の「ＹＥＳ」の場合）には、メモリソースＭＳを形成するための不純物の供給量は調整されずに、当初設定された供給量となるよう設定されたままの状態でメモリソースＭＳを形成する処理がなされる。
【００５５】
ここで膜厚基準データの示す薄膜ＭＧの理想的な膜厚とは、上記の工程（Ｓ３０）において決定された、形成されるべきメモリゲート電極ＭＧの膜厚を意味する。
【００５６】
なお以上の工程（Ｊ１０）は、図１３の薄膜ＭＧが形成される工程（Ｓ５０）および薄膜の膜厚測定（Ｓ６０）の後、メモリソースＭＳが形成される前の任意のタイミングで行なうことができる。したがってたとえば次に述べる図１５〜図１７の工程の後で行なわれてもよい。
【００５７】
図１５を参照して、薄膜ＭＧがコントロールゲート電極ＣＧの側面上を含む近傍を残すようにパターニングされる。これにより図１５のコントロールゲート電極ＣＧの左右双方側にメモリゲート電極ＭＧが形成される。
【００５８】
図１６を参照して、通常の写真製版技術およびエッチングにより、コントロールゲート電極ＣＧの上面、コントロールゲート電極ＣＧの左側の側面、およびコントロールゲート電極ＣＧの左側の半導体基板ＳＵＢの主表面に接するメモリゲート絶縁膜ＯＮＯが除去され、さらにコントロールゲート電極ＣＧの左側のメモリゲート電極ＭＧが除去される。これによりコントロールゲート電極ＣＧに対して一方側（図における右側）のみにメモリゲート絶縁膜ＯＮＯおよびメモリゲート電極ＭＧが形成された態様となる。メモリゲート絶縁膜ＯＮＯは、コントロールゲート電極ＣＧの（右側の）側面に接するとともに、（コントロールゲート電極ＣＧの右側における）半導体基板ＳＵＢの主表面上の延長部にまで延びるように形成される。またメモリゲート電極ＭＧは、メモリゲート絶縁膜ＯＮＯの延長部の上面を含めて、メモリゲート絶縁膜ＯＮＯに接するように形成される。
【００５９】
図１７を参照して、通常の写真製版技術およびイオン注入技術を用いて、コントロールゲート下チャネルＶＣＧ内の半導体基板ＳＵＢの主表面の所望の箇所に砒素やリンなどのｎ型不純物が注入されることにより、メモリドレインＭＤが形成される。
【００６０】
図１８を参照して、先に形成されたメモリゲート電極ＭＧを加工用マスクとして、通常のイオン注入技術により、メモリゲート下チャネルＶＭＧ内の半導体基板ＳＵＢの主表面に砒素やリンなどのｎ型不純物が注入されることにより、メモリソースＭＳが形成される。
【００６１】
その後、たとえばＣＶＤ法による成膜および通常のエッチバックにより、コントロールゲート電極ＣＧのメモリゲート絶縁膜ＯＮＯと接しない側の側面、およびメモリゲート電極ＭＧのメモリゲート絶縁膜ＯＮＯと接しない側の側面が側壁絶縁膜ＳＷで覆われる。この側壁絶縁膜ＳＷはたとえばシリコン酸化膜により形成されるが、たとえばシリコン酸化膜とシリコン窒化膜との２層構造を有していてもよい。
【００６２】
この側壁絶縁膜ＳＷを加工用マスクとして、通常のイオン注入技術により、メモリソースＭＳおよびメモリドレインＭＤ内の半導体基板ＳＵＢの主表面に砒素やリンなどのｎ型不純物が注入されることにより、ｎ型ソースＮ１およびｎ型ドレインＮ２が形成される。  
【００６３】
以上のように、メモリゲート下チャネルＶＭＧに重畳するようにメモリソースＭＳが形成されるため、一般にメモリソースＭＳはメモリゲート下チャネルＶＭＧよりｎ型不純物の濃度が高い。またメモリソースＭＳに重畳するようにｎ型ソースＮ１が、メモリドレインＭＤに重畳するようにｎ型ドレインＮ２が形成されるため、一般にｎ型ソースＮ１はメモリソースＭＳより、ｎ型ドレインＮ２はメモリドレインＭＤより、ｎ型不純物の濃度が高い。
【００６４】
以上の各工程により、図１に示すＭＯＮＯＳ型メモリセルが形成される。
次に、一実施の形態の作用効果について説明する。
【００６５】
上記のように、コントロールゲート電極ＣＧの裾部ＢＴＭの存在により、当該ＭＯＮＯＳ型メモリセルのコントロールゲート電極ＣＧとメモリゲート電極ＭＧとの境界部における電界分布がより均一になり、書き込みおよび消去特性が安定する。しかし裾部ＢＴＭの側面形状の寸法制御は容易ではないため、寸法にばらつきが生じやすい。このため、たとえばコントロールゲート電極ＣＧの裾部ＢＴＭの形状（寸法）が形成されずにメモリゲート電極ＭＧの薄膜が形成されれば薄膜ＭＧの膜厚が精密にほぼ一定値となるような条件を用いて薄膜ＭＧが形成されたとしても、裾部ＢＴＭの形状（寸法）のばらつきに起因して、上記のように形成されるメモリゲート電極ＭＧの最下部の実効ゲート長が変化する。その結果、形成される複数のＭＯＮＯＳ型メモリセル間の消去特性がばらつく可能性がある。
【００６６】
そこで一実施の形態のように、コントロールゲート電極ＣＧが形成された後に、その裾部ＢＴＭの寸法を測定した結果に応じてメモリゲート電極ＭＧを形成する膜厚を調整すれば、裾部ＢＴＭの寸法の測定をせずにメモリゲート電極ＭＧを形成する場合に比べて、メモリゲート電極ＭＧの実効ゲート長の変化（ばらつき）を小さくすることができる。その結果、形成される複数のＭＯＮＯＳ型メモリセル間の消去特性および／または消去ディスターブ特性のばらつきを小さくすることができ、当該半導体装置の信頼性を向上することができる。
【００６７】
ただし半導体基板ＳＵＢ上に形成されるすべてのＭＯＮＯＳ型メモリセルに対して裾部ＢＴＭの寸法を測定することは、作業効率の低下につながる。このためこの寸法測定を行なう半導体基板を選出し、さらに半導体基板上に複数形成されるＭＯＮＯＳ型メモリセルから、当該測定を行うメモリセルを選出することにより、最適な頻度で当該測定を行なうことができ、作業効率を向上することができる。
【００６８】
さらに、上記の方法に基づいて膜厚が決定されたうえで形成されたメモリゲート電極ＭＧの膜厚がなお、所望の値に対して許容できない程度に異なっていた場合には、その後のメモリソースＭＳを形成するための注入量を調整することが好ましい。このようにすれば、形成される複数のＭＯＮＯＳ型メモリセル間の消去特性および／または消去ディスターブ特性の変化（ばらつき）を小さくすることができ、当該半導体装置の信頼性を向上することができる。
【００６９】
図１９（Ａ）のグラフの横軸は、特にＭＯＮＯＳ型メモリセルのメモリゲート電極ＭＧ用に形成される多結晶シリコンの薄膜の堆積される膜厚（メモリゲート電極ＭＧの実効ゲート長）を示し、右側へ行くほど膜厚が厚く、左側へ行くほど膜厚が薄いことを示している（図１９（Ｃ）においても同じ）。縦軸は当該ＭＯＮＯＳ型メモリセルのデータの消去に用いる時間を示し、上側へ行くほど時間が長く（消去が遅く）、下側へ行くほど時間が短い（消去が速い）ことを示している（図１９（Ｂ）以降においても同じ）。
【００７０】
また図１９（Ｂ）のグラフの横軸は、メモリソースＭＳを形成するためのｎ型不純物である砒素の注入量を示し、右側へ行くほど注入量が多く、左側へ行くほど注入量が少ないことを示している（図１９（Ｄ）においても同じ）。縦軸は当該ＭＯＮＯＳ型メモリセルのデータの消去に用いる時間を示している。図１９（Ｃ）のグラフの横軸は、特にＭＯＮＯＳ型メモリセルのメモリゲート電極ＭＧ用に形成される多結晶シリコンの薄膜の堆積される膜厚（メモリゲート電極ＭＧの実効ゲート長）を示し、縦軸は当該ＭＯＮＯＳ型メモリセルのデータがディスターブ消去される時間を示している。図１９（Ｄ）のグラフの横軸は、メモリソースＭＳを形成するためのｎ型不純物である砒素の注入量を示し、縦軸は当該ＭＯＮＯＳ型メモリセルのデータがディスターブ消去される時間を示している。
【００７１】
上記のように、たとえば裾部ＢＴＭの寸法データの値が寸法基準データの示す理想値よりも大きい場合、メモリゲート電極ＭＧの最下部における実効ゲート長がメモリゲート電極ＭＧの最下部以外の領域における厚みよりも薄くなる可能性がある。
【００７２】
まず図１９（Ｃ）を参照して、メモリゲート電極ＭＧの実効ゲート長が短くなれば、消去ディスターブ特性が悪化する可能性がある。このため実効ゲート長が短くなることを抑制する観点から、たとえば全体的にメモリゲート電極ＭＧ用の薄膜を厚く積むことにより、メモリゲート電極ＭＧの実効ゲート長を厚くし、消去ディスターブ特性を改善することができる。
【００７３】
しかし図１９（Ａ）を参照して、多結晶シリコンＭＧの膜厚が厚くなることによりメモリゲート電極ＭＧの実効ゲート長が所要の長さ以上に長くなれば、消去特性が悪化する可能性がある。このためたとえば裾部ＢＴＭの寸法が狙いの寸法よりも小さい場合には、実効ゲート長がたとえば全体的にメモリゲート電極ＭＧ用の薄膜を薄く積むことにより、メモリゲート電極ＭＧの実効ゲート長を短くし、消去ディスターブ特性を改善することができる。
【００７４】
実効ゲート長は理想的な値より長くても短くても上記のような不具合を起こし得るため、最適な値が存在する。以上の理由により、メモリゲート電極ＭＧ用の薄膜を形成する際には、その厚みを、裾部ＢＴＭの寸法に応じて決定することが好ましい。
【００７５】
たとえば裾部ＢＴＭの寸法が理想的な寸法より大きく、図４に示すようにメモリゲート電極ＭＧ用の薄膜による実効ゲート長が短くなりそうな場合には、メモリゲート電極ＭＧ用の薄膜をより厚く形成するように調整することが好ましい。このようにすれば、所望の実効ゲート長を有するメモリゲート電極ＭＧを形成することができる。
【００７６】
この逆についても同様に言える。すなわちたとえば裾部ＢＴＭの寸法が理想的な寸法より小さく、図４に示すようにメモリゲート電極ＭＧ用の薄膜による実効ゲート長が長くなりそうな場合には、メモリゲート電極ＭＧ用の薄膜をより薄く形成するように調整することが好ましい。このようにすれば、所望の実効ゲート長を有するメモリゲート電極ＭＧを形成することができる。
【００７７】
図１９（Ｂ）、（Ｄ）を参照して、メモリソースＭＳを形成するための砒素の注入量が増加すれば消去ディスターブ特性が悪化する可能性があるが、当該注入量が減少すれば消去特性が悪化する可能性がある。注入量は基準値に対して多すぎても少なすぎても上記のような不具合を起こし得るため、最適な値が存在する。以上の理由により、特に薄膜ＭＧの厚みが所望の値に対して許容できない程度の誤差を有する場合には、注入量が調整されることが好ましい。
【００７８】
図１９（Ａ）を参照して、たとえば薄膜ＭＧの膜厚が非常に厚い場合には、消去特性が悪化する可能性がある。この場合には図１９（Ｂ）を参照して、メモリソースＭＳを形成するための砒素の注入量を増加することにより、消去特性を改善することができる。
【００７９】
この逆についても同様に言える。すなわち図１９（Ｃ）を参照して、たとえば薄膜ＭＧの膜厚が非常に薄い場合には、消去ディスターブ特性が悪化する可能性がある。この場合には図１９（Ｄ）を参照して、メモリソースＭＳを形成するための砒素の注入量を減少することにより、消去ディスターブ特性を改善することができる。
【００８０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８１】
ＢＴＭ  裾部、ＣＧ  コントロールゲート電極、ＧＩ  コントロールゲート絶縁膜、ＨＶＰ  高耐圧ｐ型ウェル領域、ＭＤ  メモリドレイン、ＭＧ  メモリゲート電極、ＭＳ  メモリソース、Ｎ１  ｎ型ソース、Ｎ２  ｎ型ドレイン、ＮＦ  シリコン窒化膜、ＮＲ１  ソース領域、ＮＲ２  ドレイン領域、Ｏ１，Ｏ２  シリコン酸化膜、ＯＮＯ  メモリゲート絶縁膜、ＰＲ  ｐ型不純物領域、ＳＩ  トレンチ分離構造、ＳＵＢ  半導体基板、ＳＷ  側壁絶縁膜、ＶＣＧ  コントロールゲート下チャネル、ＶＭＧ  メモリゲート下チャネル。
【図１】
2014072484.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2014072484.tif 000018
【図１７】
2014072484.tif 000019
【図１８】
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【図１９】
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