(57)【要約】【課題】クロックタイミングのマージンを本質的に最大化することにより、高速シリアル伝送の高速化・低消費電力化を実現する、位相比較回路及びデータ受信装置を提供する。【解決手段】位相比較回路内のデータ信号を再生するフリップフロップが、データ信号を正確に受信するために、従来の位相比較回路にクロックタイミングのマージンを本質的に最大化するための遅延回路を追加する。最適シフト時間の遅延時間を追加するために、第一ＤＦＦと同じ構成のＤラッチを設け、それぞれのＤラッチに対して常時データ信号が出力されるように、Ｅ端子に相当する端子の論理を固定する。【選択図】図１
2014140100.tif 000002
【特許請求の範囲】
【請求項１】
データ信号とクロック信号が入力される第一フリップフロップと、
前記第一フリップフロップの出力信号と、前記クロック信号の論理が反転された信号が入力される第二フリップフロップと、
前記データ信号に対し、前記第一フリップフロップのクロック端子からＱ出力端子に至る信号遅延時間以上の遅延時間を与える遅延回路と、
前記遅延回路の出力信号と前記第一フリップフロップの出力信号が入力される第一排他的論理和回路と、
前記第一フリップフロップの出力信号と前記第二フリップフロップの出力信号が入力される第二排他的論理和回路と
を具備する位相比較回路。
【請求項２】
前記遅延回路は、前記データ信号に対し、前記信号遅延時間に前記第一フリップフロップのセットアップ時間を加算した時間以上の遅延を与える、
請求項１記載の位相比較回路。
【請求項３】
前記第一フリップフロップは、
第一Ｄラッチと、
第二Ｄラッチと
を具備し、
前記遅延回路は、
前記第一Ｄラッチと同一の回路構成であると共に前記第一Ｄラッチを常時イネーブル状態に保持する論理信号が与えられる第三Ｄラッチと、
前記第二Ｄラッチと同一の回路構成であると共に前記第二Ｄラッチを常時イネーブル状態に保持する論理信号が与えられる第四Ｄラッチと
を具備する、請求項１記載の位相比較回路。
【請求項４】
前記第三Ｄラッチは、
常時導通状態に保持される第一トランスファゲートと、
前記第一トランスファゲートに接続されている第一否定回路と、
前記第一否定回路に接続されている第二否定回路と、
前記第二否定回路と前記第一トランスファゲート及び前記第一否定回路に接続され、常時非導通状態に保持される第三トランスファゲートと
を具備し、
前記第四Ｄラッチは、
常時導通状態に保持される第二トランスファゲートと、
前記第二トランスファゲートに接続されている第三否定回路と、
前記第三否定回路に接続されている第四否定回路と、
前記第四否定回路と前記第二トランスファゲート及び前記第三否定回路に接続され、常時非導通状態に保持される第四トランスファゲートと、
前記第四否定回路と前記第二トランスファゲート及び前記第三否定回路に接続される第五否定回路と
を具備する、請求項３記載の位相比較回路。
【請求項５】
前記第三Ｄラッチは、
一方の入力端子にデータ信号が供給されると共に、他方の入力端子が常時論理の真に保持される第一否定論理積回路と、
一方の入力端子に前記第一否定論理積回路の出力端子が接続されると共に、他方の入力端子が常時論理の真に保持される第二否定論理積回路と、
一方の入力端子に前記第一否定論理積回路の出力端子が接続される第三否定論理積回路と、
一方の入力端子に前記第二否定論理積回路の出力端子が接続され、他方の入力端子に前記第三否定論理積回路の出力端子が接続されると共に、出力端子が前記第三否定論理積回路の他方の入力端子に接続される第四否定論理積回路と
を具備し、
前記第四Ｄラッチは、
一方の入力端子に前記第三否定論理積回路の出力端子が接続されると共に、他方の入力端子が常時論理の真に保持される第五否定論理積回路と、
一方の入力端子に前記第五否定論理積回路の出力端子が接続されると共に、他方の入力端子が常時論理の真に保持される第六否定論理積回路と、
一方の入力端子に前記第五否定論理積回路の出力端子が接続される第七否定論理積回路と、
一方の入力端子に前記第六否定論理積回路の出力端子が接続され、他方の入力端子に前記第七否定論理積回路の出力端子が接続されると共に、出力端子が前記第七否定論理積回路の他方の入力端子に接続される第八否定論理積回路と、
前記第八否定論理積回路の出力端子に接続される否定回路と
を具備する、請求項３記載の位相比較回路。
【請求項６】
前記第三Ｄラッチは、
ソースが電源ノードに接続され、ゲートにデータ信号が供給されるＰチャネル型の第一ＭＯＳＦＥＴと、
ソースが前記Ｐチャネル型の第一ＭＯＳＦＥＴのドレインに接続され、ゲートが常時論理の偽に保持されるＰチャネル型の第二ＭＯＳＦＥＴと、
ドレインが前記Ｐチャネル型の第二ＭＯＳＦＥＴのドレインに接続され、ゲートが常時論理の真に保持されるＮチャネル型の第三ＭＯＳＦＥＴと、
ドレインが前記Ｎチャネル型の第三ＭＯＳＦＥＴのソースに接続され、ゲートにデータ信号が供給され、ソースが接地ノードに接続されるＮチャネル型の第四ＭＯＳＦＥＴと、
ソースが電源ノードに接続され、ゲートが前記Ｐチャネル型の第二ＭＯＳＦＥＴのドレインに接続されるＰチャネル型の第五ＭＯＳＦＥＴと、
ドレインが前記Ｐチャネル型の第五ＭＯＳＦＥＴのドレインに接続され、ゲートが前記Ｐチャネル型の第二ＭＯＳＦＥＴのドレインに接続され、ソースが接地ノードに接続されるＮチャネル型の第六ＭＯＳＦＥＴと、
ソースが電源ノードに接続され、ゲートが前記Ｐチャネル型の第五ＭＯＳＦＥＴのドレインに接続されるＰチャネル型の第七ＭＯＳＦＥＴと、
ソースが前記Ｐチャネル型の第七ＭＯＳＦＥＴのドレインに接続され、ゲートが常時論理の真に保持されるＰチャネル型の第八ＭＯＳＦＥＴと、
ドレインが前記Ｐチャネル型の第八ＭＯＳＦＥＴのドレイン及び前記Ｐチャネル型の第二ＭＯＳＦＥＴのドレインに接続され、ゲートが常時論理の偽に保持されるＮチャネル型の第九ＭＯＳＦＥＴと、
ドレインが前記Ｎチャネル型の第九ＭＯＳＦＥＴのソースに接続され、ゲートが前記Ｐチャネル型の第五ＭＯＳＦＥＴのドレインに接続され、ソースが接地ノードに接続されるＮチャネル型の第十ＭＯＳＦＥＴと
を具備する、請求項３記載の位相比較回路。
【請求項７】
前記第四Ｄラッチは、前記第三Ｄラッチと等しい回路構成である、請求項６記載の位相比較回路。
【請求項８】
前記第四Ｄラッチは、
ソースが電源ノードに接続され、ゲートが常時論理の偽に保持されるＰチャネル型の第十一ＭＯＳＦＥＴと、
ソースが前記Ｐチャネル型の第十一ＭＯＳＦＥＴのドレインに接続され、ゲートが前記Ｐチャネル型の第二ＭＯＳＦＥＴのドレインに接続されるＰチャネル型の第十二ＭＯＳＦＥＴと、
ドレインが前記Ｐチャネル型の第十二ＭＯＳＦＥＴのドレインに接続され、ゲートが前記Ｐチャネル型の第二ＭＯＳＦＥＴのドレインに接続されるＮチャネル型の第十三ＭＯＳＦＥＴと、
ドレインが前記Ｎチャネル型の第十三ＭＯＳＦＥＴのソースに接続され、ゲートが常時論理の真に保持され、ソースが接地ノードに接続されるＮチャネル型の第十四ＭＯＳＦＥＴと、
ソースが電源ノードに接続され、ゲートが前記Ｐチャネル型の第十二ＭＯＳＦＥＴのドレインに接続されるＰチャネル型の第十五ＭＯＳＦＥＴと、
ドレインが前記Ｐチャネル型の第十五ＭＯＳＦＥＴのドレインに接続され、ゲートが前記Ｐチャネル型の第十二ＭＯＳＦＥＴのドレインに接続され、ソースが接地ノードに接続されるＮチャネル型の第十六ＭＯＳＦＥＴと、
ソースが電源ノードに接続され、ゲートが前記Ｐチャネル型の第十五ＭＯＳＦＥＴのドレインに接続されるＰチャネル型の第十七ＭＯＳＦＥＴと、
ソースが前記Ｐチャネル型の第十七ＭＯＳＦＥＴのドレインに接続され、ゲートが常時論理の真に保持されるＰチャネル型の第十八ＭＯＳＦＥＴと、
ドレインが前記Ｐチャネル型の第十八ＭＯＳＦＥＴのドレイン及び前記Ｐチャネル型の第十二ＭＯＳＦＥＴのドレインに接続され、ゲートが常時論理の偽に保持されるＮチャネル型の第十九ＭＯＳＦＥＴと、
ドレインが前記Ｎチャネル型の第十九ＭＯＳＦＥＴのソースに接続され、ゲートが前記Ｐチャネル型の第十五ＭＯＳＦＥＴのドレインに接続され、ソースが接地ノードに接続されるＮチャネル型の第二十ＭＯＳＦＥＴと
を具備する、請求項６記載の位相比較回路。
【請求項９】
前記遅延回路は遅延時間を設定する遅延量制御部によって遅延時間が可変制御される可変遅延回路である、請求項２記載の位相比較回路。
【請求項１０】
前記遅延量制御部は、
前記第一フリップフロップと同一の回路構成であり、データ信号がＤ端子に入力され、前記クロック信号の論理反転された信号がクロック端子に入力される第三フリップフロップと、
前記第三フリップフロップがセットアップ・ホールド時間のタイミング違反を発生したことを検出して前記遅延時間を可変制御する遅延制御回路と
を具備する、請求項９記載の位相比較回路。
【請求項１１】
データ信号とクロック信号が入力される第一フリップフロップと、
前記第一フリップフロップの出力信号と、前記クロック信号の論理が反転された信号が入力される第二フリップフロップと、
前記データ信号に対し、前記第一フリップフロップのクロック端子からＱ出力端子に至る信号遅延時間以上の遅延時間を与える遅延回路と、
前記遅延回路の出力信号と前記第一フリップフロップの出力信号が入力される第一排他的論理和回路と、
前記第一フリップフロップの出力信号と前記第二フリップフロップの出力信号が入力される第二排他的論理和回路と
を具備する位相比較回路と、
前記クロック信号を出力する発振器と、
前記クロック信号を所定の分周比にて分周したフィードバッククロック信号を出力する分周器と、
前記データ信号と前記フィードバッククロック信号との周波数差及び位相差に応じた信号を出力する周波数位相比較回路と、
前記データ信号と前記フィードバッククロック信号との周波数差及び位相差が所定範囲内にあるか否かを示す判定信号を出力するロック検出器と、
前記判定信号を受けて、前記位相比較回路の信号と前記周波数位相比較回路の信号とを選択するマルチプレクサと、
を具備するクロック・データ・リカバリ回路と、
前記クロック信号を用いて前記データ信号にシリアル−パラレル変換を施すデシリアライザと、
前記デシリアライザが出力する変調データをデコードするデコーダと
を具備するデータ受信装置。
【請求項１２】
更に、
前記マルチプレクサの出力信号が入力されるチャージポンプと、
前記チャージポンプの出力信号を平滑して前記発振器に供給するループフィルタと
を具備し、
前記発振器は電圧制御発振器である、請求項１１記載のデータ受信装置。
【請求項１３】
前記遅延回路は、前記データ信号に対し、前記信号遅延時間に前記第一フリップフロップのセットアップ時間を加算した時間以上の遅延を与える、
請求項１２記載のデータ受信装置。
【請求項１４】
前記第一フリップフロップは、
第一Ｄラッチと、
第二Ｄラッチと
を具備し、
前記遅延回路は、
前記第一Ｄラッチと同一の回路構成であると共に前記第一Ｄラッチを常時イネーブル状態に保持する論理信号が与えられる第三Ｄラッチと、
前記第二Ｄラッチと同一の回路構成であると共に前記第二Ｄラッチを常時イネーブル状態に保持する論理信号が与えられる第四Ｄラッチと
を具備する、請求項１２記載のデータ受信装置。
【請求項１５】
前記遅延回路は遅延時間を設定する遅延量制御部によって遅延時間が可変制御される可変遅延回路である、請求項１２記載のデータ受信装置。
【請求項１６】
データ信号とクロック信号が入力される第一フリップフロップと、
前記第一フリップフロップの出力信号と、前記クロック信号の論理が反転された信号が入力される第二フリップフロップと、
前記第一フリップフロップの論理段数以上の論理回路を備え、前記データ信号に遅延時間を与える遅延回路と、
前記遅延回路の出力信号と前記第一フリップフロップの出力信号が入力される第一排他的論理和回路と、
前記第一フリップフロップの出力信号と前記第二フリップフロップの出力信号が入力される第二排他的論理和回路と
を具備する位相比較回路。
【請求項１７】
前記第一フリップフロップは、
第一Ｄラッチと、
第二Ｄラッチと
を具備し、
前記遅延回路は、
前記第一Ｄラッチと同一の回路構成であると共に前記第一Ｄラッチを常時イネーブル状態に保持する論理信号が与えられる第三Ｄラッチと、
前記第二Ｄラッチと同一の回路構成であると共に前記第二Ｄラッチを常時イネーブル状態に保持する論理信号が与えられる第四Ｄラッチと
を具備する、請求項１６記載の位相比較回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、クロック・データ・リカバリ回路に用いられる位相比較回路と、これを用いるデータ受信装置に関する。
【背景技術】
【０００２】
近年の情報機器やデジタル機器の分野では、大容量のデジタルデータを高速に且つ低コストで伝送するため、高速シリアル伝送が広く使われている。高速シリアル伝送の受信器は、クロック・データ・リカバリ（"Clock and Data Recovery"）回路（以下「ＣＤＲ」と略す。）により、所定のエンコードを施した受信データ列に同期したクロック、およびデータを再生する。ＣＤＲの構成要素の一つに、位相比較回路がある。
【０００３】
図１４は、従来技術の位相比較回路１４０１の回路図である。
データ信号ＤＩＮは、遅延回路１４０２と第一Ｄフリップフロップ（以下「Ｄフリップフロップ」を「ＤＦＦ」と略す）２０２のＤ端子に入力される。
クロック信号ＶＣＯＣＬＫは第一ＤＦＦ２０２のクロック端子に入力されると共に、論理反転されて第二ＤＦＦ２０３のクロック端子に入力される。
第一ＤＦＦ２０２のＱ端子から出力される信号Ｑ１と遅延回路１４０２から出力される遅延データ信号ＤＩＮ＿Ｄは、第一排他的ＯＲゲート（以下「排他的ＯＲゲート」を「ＥＸＯＲ」と略す）２０５に入力される。第一ＥＸＯＲ２０５の出力信号は、位相を進めるための信号ＵＰである。
信号Ｑ１と第二ＤＦＦ２０３のＱ端子から出力される信号Ｑ２は、第二ＥＸＯＲ２０６に入力される。第二ＥＸＯＲ２０６の出力信号は、位相を遅らせるための信号ＤＮである。また、第二ＤＦＦ２０３のＱ端子から出力される信号Ｑ２は、再生データ信号ＲＤＡＴＡとして、クロック信号ＶＣＯＣＬＫと共に、後続のデシリアライザ１３１０（図１３参照）に供給される。
【０００４】
図１４に示す位相比較回路１４０１は、データ信号ＤＩＮとクロック信号ＶＣＯＣＬＫの位相差を検出して、信号ＵＰのパルス幅と信号ＤＮのパルス幅の時間差として出力する。信号ＤＮのパルス幅はクロック信号ＶＣＯＣＬＫの周期の半分であり、データ信号ＤＩＮとクロック信号ＶＣＯＣＬＫの位相差に応じて信号ＵＰのパルス幅を変化する。例えば、データ信号ＤＩＮとクロック信号ＶＣＯＣＬＫの位相差がゼロの時には、信号ＵＰ、信号ＤＮはともにクロック周期の１／２のパルス幅をもつパルス信号である。データ信号ＤＩＮに対してクロック信号ＶＣＯＣＬＫの位相が進むと、信号ＵＰのパルス幅はクロック周期の１／２よりも短くなり、逆に入力信号ＤＩＮに対してクロック信号ＶＣＯＣＬＫの位相が遅れると、信号ＵＰのパルス幅はクロック周期の１／２よりも長くなる。
【０００５】
図１５Ａ、Ｂ及びＣは、位相比較回路１４０１のタイミングチャートである。
図１５Ａは、データ信号ＤＩＮとクロック信号ＶＣＯＣＬＫの位相差がゼロの位相関係にある場合のタイミングを示す。
遅延回路１４０２はデータ信号ＤＩＮを遅延時間ｔＤＬだけ遅延して遅延データ信号ＤＩＮ＿Ｄを出力する。
第一ＤＦＦ２０２はクロック信号ＶＣＯＣＬＫの立ち上がりエッジでデータ信号ＤＩＮを保持して信号Ｑ１を出力する。このとき、第一ＤＦＦ２０２はクロック入力の立ち上がりエッジから信号遅延時間ｔｄだけ遅れて信号Ｑ１を出力する。信号遅延時間ｔｄは、第一ＤＦＦ２０２がＭＯＳＦＥＴで構成されているが故に、必然的に発生する信号遅延時間である。
図１５Ａを見ると、データ信号ＤＩＮとクロック信号ＶＣＯＣＬＫの位相差がゼロなので、信号Ｑ１はデータ信号ＤＩＮに対して、クロック信号ＶＣＯＣＬＫの半周期分に信号遅延時間ｔｄを加えた分の時間だけ遅れた信号となっている。
【０００６】
第二ＤＦＦ２０３はクロック信号ＶＣＯＣＬＫの立下りエッジで信号Ｑ１を保持して信号Ｑ２を出力する。このとき、第二ＤＦＦ２０３はクロック入力の立下りエッジから遅れて信号Ｑ２を出力するが、第二ＤＦＦ２０３が第一ＤＦＦ２０２と同じフリップフロップで構成されている場合、クロック入力の立下りエッジから信号Ｑ２が出力されるまでの遅延時間は、第一ＤＦＦ２０２と同じ信号遅延時間ｔｄである。
図１５Ａを見ると、信号Ｑ２はデータ信号ＤＩＮに対して、クロック信号ＶＣＯＣＬＫの一周期分に信号遅延時間ｔｄを加えた分の時間だけ遅れた信号となっている。
【０００７】
位相比較回路１４０１の信号ＵＰは、第一ＥＸＯＲ２０５の出力信号である。同様に、信号ＤＮは、第二ＥＸＯＲ２０６の出力信号である。
信号ＵＰは遅延データ信号ＤＩＮ＿Ｄと信号Ｑ１を入力とする第一ＥＸＯＲ２０５の出力であり、遅延データ信号ＤＩＮ＿Ｄと信号Ｑ１の値が異なっているときにＨレベルとなるパルス信号である。
信号ＤＮは信号Ｑ１と信号Ｑ２を入力とする第二ＥＸＯＲ２０６の出力であり、信号Ｑ１と信号Ｑ２の値が異なっているときにＨレベルとなるパルス信号である。
なお、第一ＥＸＯＲ２０５と第二ＥＸＯＲ２０６もＭＯＳＦＥＴで構成されているので、それぞれ遅延時間ｔｅ１及びｔｅ２を有する。
【０００８】
データ信号ＤＩＮのデータ周期をＴｐとすると、信号ＤＮのパルス幅は図１５Ａに示す動作例からわかるように、Ｔｐ／２である。一方、信号ＵＰのパルス幅Ｔｕｐは、図１５Ａに示すようにデータ信号ＤＩＮとクロック信号ＶＣＯＣＬＫの位相差がゼロの位相関係にある場合、次の式で表現することができる。
【０００９】
Ｔｕｐ＝Ｔｐ／２＋（ｔｄ−ｔＤＬ）
【００１０】
信号ＵＰと信号ＤＮのパルス幅が等しいときに、データ信号ＤＩＮとクロック信号ＶＣＯＣＬＫの位相差がゼロの位相関係にある。そのため、ｔｄ−ｔＤＬ１＝０ の関係が成立するようにするため、遅延回路１４０２の遅延時間ｔＤＬは信号遅延時間ｔｄと同じになるように設定される。
【００１１】
図１５Ｂは、データ信号ＤＩＮに対してクロック信号ＶＣＯＣＬＫの位相が進んでいる位相関係にある場合の動作例を示す。
図１５Ｂを見ると、データ信号ＤＩＮに対してクロック信号ＶＣＯＣＬＫの位相が進んでいるので、信号Ｑ１はデータ信号ＤＩＮに対して、クロック信号ＶＣＯＣＬＫの半周期分より短い時間に、信号遅延時間ｔｄを加えた分の時間だけ遅れた信号となっている。つまり、図１５Ａの信号Ｑ１と比べると、クロック信号ＶＣＯＣＬＫの位相が進んでいる分だけ位相が進んでいる。
一方、信号Ｑ２は、データ信号ＤＩＮに対して、クロック信号ＶＣＯＣＬＫの一周期分に信号遅延時間ｔｄを加えた分の時間だけ遅れた信号となっている。これは第一ＤＦＦ２０２と第二ＤＦＦ２０３の直列接続によって形成される時間差は、クロック信号ＶＣＯＣＬＫの半周期分で一定だからである。
したがってこの場合は、データ信号ＤＩＮとクロック信号ＶＣＯＣＬＫの位相差に比例して信号ＵＰのパルス幅が短くなるが、信号ＤＮのパルス幅はＴｐ／２のまま変化しない。
【００１２】
図１５Ｃは、データ信号ＤＩＮに対してクロック信号ＶＣＯＣＬＫの位相が遅れている位相関係にある場合の動作例を示す。
図１５Ｃを見ると、データ信号ＤＩＮとクロック信号ＶＣＯＣＬＫの位相差が遅れているので、信号Ｑ１はデータ信号ＤＩＮに対して、クロック信号ＶＣＯＣＬＫの半周期分より長い時間に、信号遅延時間ｔｄを加えた分の時間だけ遅れた信号となっている。つまり、図１５Ａの信号Ｑ１と比べると、クロック信号ＶＣＯＣＬＫの位相が遅れている分だけ位相が遅れている。
一方、信号Ｑ２は前述の図１５Ａ及び図１５Ｂと同様に、データ信号ＤＩＮに対してクロック信号ＶＣＯＣＬＫの一周期分に、信号遅延時間ｔｄを加えた分の時間だけ遅れた信号となっている。
したがってこの場合は、データ信号ＤＩＮとクロック信号ＶＣＯＣＬＫの位相差に比例して信号ＵＰのパルス幅が長くなるが、信号ＤＮのパルス幅はＴｐ／２のまま変化しない。
このように、位相比較回路１４０１はデータ信号ＤＩＮとクロック信号ＶＣＯＣＬＫの位相差を検出して、出力信号ＵＰのパルス幅と出力信号ＤＮのパルス幅の時間差として出力する。
【００１３】
なお、本開示に類似すると思われる技術が開示されている先行技術文献を、特許文献１に示す。特許文献１には、データ入力信号ＤＩとクロック入力信号ＣＩの位相差をＵＰ信号とＤＯＷＮ信号のパルス幅の差として出力するとき、高い精度で出力する位相比較回路の技術内容が開示されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００２−３１４３８７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
図１６Ａ及びＢは、第一ＤＦＦ２０２におけるデータ信号ＤＩＮとクロック信号ＶＣＯＣＬＫの関係を示すタイミングチャートである。
従来の位相比較回路１４０１を用いたＣＤＲは、図１６Ａに示すように、データ信号ＤＩＮのレベルが遷移する期間の中心に、クロック信号ＶＣＯＣＬＫの立ち上がりエッジがロックする。この位相関係でロックすることは、第一ＤＦＦ２０２のセットアップ時間、およびホールド時間を考慮しないとすれば、データ信号ＤＩＮとクロック信号ＶＣＯＣＬＫの、それぞれのタイミングマージンが最大となり、ＣＤＲの特性にとって最適となる。
しかし、第一ＤＦＦ２０２のセットアップ時間、およびホールド時間を考慮すると、図１６Ｂに示すようにデータ信号ＤＩＮとクロック信号ＶＣＯＣＬＫの位相差がゼロでＰＬＬがロックすることがＣＤＲの特性にとって必ずしも最適とはならない。
【００１６】
第一ＤＦＦ２０２のセットアップ時間Ｔｓ、およびホールド時間Ｔｈを考慮すると、クロック信号ＶＣＯＣＬＫの立ち上がりエッジが図１６Ｂの斜線に示す期間に位置すると、第一ＤＦＦ２０２は内部を構成するゲート回路に発振を生じたり、ＨｉｇｈとＬｏｗの間の電圧レベルをふらつく状態である、メタステーブルとなる。そのため、第一ＤＦＦ２０２の出力信号の電圧が不安定になり、クロック信号ＶＣＯＣＬＫの立ち上がりエッジでデータ信号ＤＩＮを正しく保持して信号Ｑ１を出力することができなくなる。
したがって、このメタステーブルをできる限り回避するためには、図１６Ｂに示すように、セットアップ時間およびホールド時間のマージンが最大となるように、クロック信号ＶＣＯＣＬＫの立ち上がりエッジの位置がシフトした位相関係でロックすることが本来望ましい。すなわち、クロック信号ＶＣＯＣＬＫの立ち上がりエッジの位置が、図１６Ｂの斜線に示す期間を除外した期間の中心にある状態でロックすることが望ましい。
図１６Ｂに示す、セットアップ時間、およびホールド時間のマージンが最大となるクロック信号ＶＣＯＣＬＫの立ち上がりエッジを最適に遅らせる（シフトさせる）時間を、最適シフト時間Ｔｓｈとする。
【００１７】
近年の市場は、高性能な情報機器やデジタル機器の普及に伴い、高速シリアル伝送のデータレートについて高速化・低消費電力化を要求する。これらの要求は、ＣＤＲに含まれる位相比較回路の動作を不安定にする。
この、メタステーブルが発生する問題は、データレートの高速化と低消費電力化によって、クロックタイミングのマージンが減少することと相まって、より強く顕在化するとともに、高速シリアル伝送の高速化の大きな阻害要因となっている。
【００１８】
本開示は係る状況に鑑みてなされたものであり、クロックタイミングのマージンを本質的に最大化することにより、高速シリアル伝送の高速化・低消費電力化を実現する、位相比較回路及びデータ受信装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記課題を解決するため、本発明の位相比較回路は、データ信号とクロック信号が入力される第一フリップフロップと、第一フリップフロップの出力信号と、クロック信号の論理が反転された信号が入力される第二フリップフロップとを具備する。そして、データ信号に対し、第一フリップフロップのクロック端子からＱ出力端子に至る信号遅延時間以上の遅延時間を与える遅延回路と、遅延回路の出力信号と第一フリップフロップの出力信号が入力される第一排他的論理和回路と、第一フリップフロップの出力信号と第二フリップフロップの出力信号が入力される第二排他的論理和回路とを具備する。
【発明の効果】
【００２０】
本発明により、クロックタイミングのマージンを本質的に最大化することにより、高速シリアル伝送の高速化・低消費電力化を実現する、位相比較回路及びデータ受信装置を提供できる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００２１】
【図１】本開示の実施形態に係るＣＤＲのブロック図である。
【図２】位相比較回路の回路図である。
【図３】本開示の位相比較回路の各部におけるタイミングチャートである。
【図４】本開示の第一の実施形態に係る位相比較回路の回路図である。
【図５】第一ＤＦＦ２０２と第一遅延回路２０１と第二遅延回路２０４の、第一の回路例である。
【図６】第一ＤＦＦ２０２と第一遅延回路２０１と第二遅延回路２０４の、第二の回路例である。
【図７】第一ＤＦＦ２０２の、第三の回路例である。
【図８】第一遅延回路２０１と第二遅延回路２０４の、第三の回路例である。
【図９】第一遅延回路２０１と第二遅延回路２０４の、第四の回路例である。
【図１０】本開示の第二の実施形態に係るＣＤＲのブロック図と、位相比較回路の回路図である。
【図１１】遅延量制御部１００３の回路図である。
【図１２】遅延量制御部１００３の各部におけるタイミングチャートである。
【図１３】本開示の第三の実施形態に係るデータ送受信システムのブロック図である。
【図１４】従来技術の位相比較回路の回路図である。
【図１５】位相比較回路のタイミングチャートである。
【図１６】第一ＤＦＦ２０２におけるデータ信号とクロック信号の関係を示すタイミングチャートである。
【発明を実施するための形態】
【００２２】
これより、以下の構成にて本開示の実施形態を説明する。
［ＣＤＲの全体構成、位相比較回路の構成と動作］図１、図２、図３
［第一実施形態：Ｄフリップフロップと等しい回路構成の遅延回路を用いた位相比較回路］図４
［第一ＤＦＦと遅延回路のバリエーション］図５、図６、図７、図８、図９
［第二実施形態：可変遅延回路と遅延量制御部を用いたＣＤＲと位相比較回路］図１０、図１１、図１２
【００２３】
［ＣＤＲの全体構成、位相比較回路の構成と動作］
先ず、図１、図２及び図３を参照して、本開示の第一の実施形態と第二の実施形態に共通する技術思想を説明する。
図１は、本開示の実施形態に係るＣＤＲ１０１のブロック図である。
【００２４】
データ信号ＤＩＮは、位相比較回路１０２と周波数位相比較回路１０３とロック検出器１０４に、それぞれ入力される。
位相比較回路１０２は、電圧制御発振器１０５の位相と、データ信号ＤＩＮのクロックパターンの位相とを比較して、その比較結果に応じた制御信号を出力する。
【００２５】
周波数位相比較回路１０３は、分周器１０６が出力するフィードバッククロック信号ＦＢＣＬＫの周波数及び位相と、データ信号ＤＩＮのデータレートを抽出するために、伝送するデータ列の前に受信するクロックパターンの周波数及び位相とを比較して、その比較結果に応じた制御信号を出力する。
ロック検出器１０４は、フィードバッククロック信号ＦＢＣＬＫの周波数及び位相と、データ信号ＤＩＮのクロックパターンの周波数及び位相とを比較する。そして、位相比較回路１０２を含むループがロック可能な周波数範囲迄、フィードバッククロック信号ＦＢＣＬＫの周波数及び位相が、データ信号ＤＩＮのクロックパターンの周波数及び位相に近づいたか否か、すなわちロックしたか否かを判定する。ロック検出器１０４は、ロックを検出した（周波数引き込み動作が完遂した）か否かを示す論理信号として、ロック判定信号ＳＥＬをマルチプレクサ１０７ａ及び１０７ｂに出力する。ロック判定信号ＳＥＬは、論理の「真」の場合にロックしたことを示す。
【００２６】
マルチプレクサ１０７ａ及び１０７ｂは、ロック判定信号ＳＥＬを受けて、周波数位相比較回路１０３の出力信号又は位相比較回路１０２の出力信号を、チャージポンプ１０８に与える。チャージポンプ１０８は周波数位相比較回路１０３又は位相比較回路１０２から出力されるパルス状の出力信号を受けて、パルス状の電流信号を出力する。そして、この電流信号は抵抗Ｒ１０９とコンデンサＣ１１０及びＣ１１１よりなるローパスフィルタであるループフィルタ１１２によって積分されて電圧信号に変換し不要な高周波成分が除去された後、電圧制御発振器１０５に入力される。電圧制御発振器１０５は入力される電圧信号に応じた周波数の信号を発振する。電圧制御発振器１０５が出力するクロック信号ＶＣＯＣＬＫは、位相比較回路１０２と、分周器１０６に入力される。
【００２７】
分周器１０６はクロック信号ＶＣＯＣＬＫを１／Ｎ（Ｎは自然数）の周波数に分周し、フィードバッククロック信号ＦＢＣＬＫを出力する。このフィードバッククロック信号ＦＢＣＬＫは、周波数位相比較回路１０３とロック検出器１０４に、それぞれ入力される。
位相比較回路１０２から出力される再生データ信号ＲＤＡＴＡと、電圧制御発振器１０５が出力するクロック信号ＶＣＯＣＬＫは、後続のデシリアライザ１３１０に供給される。
【００２８】
図２は、位相比較回路１０２の回路図である。
データ信号ＤＩＮは、第一遅延回路２０１と第一ＤＦＦ２０２のＤ端子に入力される。
クロック信号ＶＣＯＣＬＫは第一ＤＦＦ２０２のクロック端子に入力されると共に、論理反転されて第二ＤＦＦ２０３のクロック端子に入力される。
第一遅延回路２０１の出力信号は、第二遅延回路２０４に供給される。
第一ＤＦＦ２０２のＱ出力信号である信号Ｑ１と第二遅延回路２０４の出力信号である遅延データ信号ＤＩＮ＿Ｄは、第一ＥＸＯＲ２０５に入力される。第一ＥＸＯＲ２０５の出力信号は、位相を進めるための信号ＵＰである。
信号Ｑ１と第二ＤＦＦ２０３のＱ出力信号である信号Ｑ２は、第二ＥＸＯＲ２０６に入力される。第二ＥＸＯＲ２０６の出力信号は、位相を遅らせるための信号ＤＮである。また、第二ＤＦＦ２０３のＱ端子から出力される信号Ｑ２は、再生データ信号ＲＤＡＴＡとして、クロック信号ＶＣＯＣＬＫと共に、後続のデシリアライザ１３１０に供給される。
【００２９】
図１に示す位相比較回路１０２の、図１４の位相比較回路１０２との相違点は、第一遅延回路２０１に第二遅延回路２０４が縦続接続されている点である。縦続接続されている第一遅延回路２０１と第二遅延回路２０４は、データ信号ＤＩＮを遅延時間ｔＤＬ１２だけ遅延させて遅延データ信号ＤＩＮ＿Ｄを出力する。
第一遅延回路２０１と第二遅延回路２０４は、第一ＤＦＦ２０２の最適シフト時間Ｔｓｈと信号遅延時間ｔｄを構成する部分と同一の回路である。遅延時間ｔＤＬ１２は、ｔＤＬ１２＝Ｔｓｈ＋ｔｄの関係にある。
少なくとも、遅延時間ｔＤＬ１２は、信号遅延時間ｔｄに、セットアップ時間Ｔｓを加算した時間以上であり、信号遅延時間ｔｄに、セットアップ時間Ｔｓ及びホールド時間Ｔｈを加算した時間以下であることが望ましい。
【００３０】
図２に示す本開示の実施態様の動作について、図３に示す動作例を参照しながら説明する。
図３は、本開示の位相比較回路１０２の各部におけるタイミングチャートである。クロック信号ＶＣＯＣＬＫの立ち上がりエッジの位置がＴｓｈだけシフトした位相関係にある場合の、各信号のタイミングを示している。
遅延データ信号ＤＩＮ＿Ｄは、データ信号ＤＩＮが第一遅延回路２０１、第二遅延回路２０４の縦続接続により遅延時間ｔＤＬ１２だけ遅延した信号である。
信号Ｑ１は第一ＤＦＦ２０２の出力信号であり、第一ＤＦＦ２０２はクロック信号ＶＣＯＣＬＫの立ち上がりエッジでデータ信号ＤＩＮを保持して出力する。このとき、第一ＤＦＦ２０２はクロック入力の立ち上がりエッジから信号遅延時間ｔｄだけ遅れて信号Ｑ１を出力する。
信号Ｑ２は第二ＤＦＦ２０３の出力信号であり、第二ＤＦＦ２０３はクロック信号ＶＣＯＣＬＫの立下りエッジで信号Ｑ１を保持して出力する。このとき、第二ＤＦＦ２０３はクロック入力の立下りエッジから遅れて信号Ｑ２を出力するが、第二ＤＦＦ２０３が第一ＤＦＦ２０２と同じフリップフロップで構成されている場合、クロック入力の立下りエッジから信号Ｑ２が出力されるまでの遅延時間はｔｄである。
【００３１】
信号ＵＰは第一ＥＸＯＲ２０５の出力信号であり、位相比較回路１０２の出力信号となる。
信号ＤＮは第二ＥＸＯＲ２０６の出力信号であり、位相比較回路１０２の出力信号となる。
信号ＵＰは遅延データ信号ＤＩＮ＿Ｄと信号Ｑ１を入力とする第一ＥＸＯＲ２０５の出力であり、遅延データ信号ＤＩＮ＿Ｄと信号Ｑ１の値が異なっているときにＨレベルとなるパルス信号である。
信号ＤＮは信号Ｑ１と信号Ｑ２を入力とする第二ＥＸＯＲ２０６の出力であり、信号Ｑ１と信号Ｑ２の値が異なっているときにＨレベルとなるパルス信号である。
【００３２】
信号ＤＮのパルス幅は図３に示す動作例からわかるように、常にＴｐ／２である。一方、信号ＵＰのパルス幅Ｔｕｐは、データ信号ＤＩＮとクロック信号ＶＣＯＣＬＫの位相差が図３に示す位相関係にある場合、次の式で表現することができる。
【００３３】
Ｔｕｐ＝Ｔｐ／２＋Ｔｓｈ＋（ｔｄ−ｔＤＬ１２）
【００３４】
ＣＤＲを構成するＰＬＬは、信号ＵＰと信号ＤＮのパルス幅が等しくなるときの位相関係でロックする。そのため、図３に示すようにＴｓｈの時間だけクロック信号ＶＣＯＣＬＫの立ち上がりエッジの位置がシフトした位相関係でロックするためには、遅延時間ｔＤＬ１２の値は、Ｔｓｈ＋（ｔｄ−ｔＤＬ１２）＝０の関係が成立するような値である必要がある。すなわち、ｔＤＬ１２＝Ｔｓｈ＋ｔｄである必要がある。遅延時間ｔＤＬ１２は、第一遅延回路２０１と第二遅延回路２０４の縦続接続による遅延時間である。そこで一例として、第一遅延回路２０１及び第二遅延回路２０４の遅延時間は、いずれか一方が第一ＤＦＦ２０２の最適シフト時間Ｔｓｈであり、他方が第一ＤＦＦ２０２の遅延時間ｔｄとすることで実現できる。
このように、本開示の位相比較回路１０２により、図２に示すように、最適シフト時間Ｔｓｈの時間だけクロック信号ＶＣＯＣＬＫの立ち上がりエッジの位置がシフトした位相関係でロックする。
【００３５】
［第一実施形態：Ｄフリップフロップと等しい回路構成の遅延回路を用いた位相比較回路４０１］
図４は、本開示の第一の実施形態に係る位相比較回路４０１の回路図である。
第一ＤＦＦ２０２は、立ち上がりエッジトリガのＤフリップフロップであり、マスターラッチである第一Ｄラッチ４０２とスレーブラッチである第二Ｄラッチ４０３の組み合わせからなる、マスタースレーブ型にて構成される。
第一Ｄラッチ４０２のＱ出力端子は第二Ｄラッチ４０３のＤ端子に接続されている。第一Ｄラッチ４０２のＥ入力は反転されたクロック信号ＶＣＯＣＬＫが入力され、第二Ｄラッチ４０３のＥ入力はクロック信号ＶＣＯＣＬＫが入力される。
【００３６】
Ｄフリップフロップの最適シフト時間は、多くの場合、Ｄフリップフロップのセットアップ時間であり、マスターラッチである第一Ｄラッチ４０２がデータ入力端子Ｄの論理状態を保持するために必要な時間である。そのため、Ｅ入力を論理の「真」にしてイネーブル状態にした時の、Ｄ端子からＱ端子に至る遅延時間に等しくなる。
Ｄフリップフロップの信号遅延時間は、多くの場合、スレーブラッチである第二Ｄラッチ４０３のＥ入力の立ち上がりエッジからＱ端子に出力されるまでの遅延時間である。そのため、Ｅ入力を論理の「偽」にしてイネーブル状態にした時の、Ｄ端子からＱ端子に至る遅延時間にほぼ等しくなる。
そこで、第一Ｄラッチ４０２の遅延時間は、第一ＤＦＦ２０２の最適シフト時間Ｔｓｈに設定する。そして、第二Ｄラッチ４０３の遅延時間は、第二ＤＦＦ２０３の出力遅延時間ｔｄに設定する。これらを実現するために、第一遅延回路２０１として第三Ｄラッチ４０４を、第二遅延回路２０４として第四Ｄラッチ４０５を配置する。
第三Ｄラッチ４０４は第一Ｄラッチ４０２と同じ回路であり、Ｅ入力を論理の「偽」に固定して、イネーブル状態（アンラッチ状態）にする。そして、第四Ｄラッチ４０５は第二Ｄラッチ４０３と同じ回路であり、Ｅ入力を論理の「真」に固定して、イネーブル状態にする。
このように、第一ＤＦＦ２０２を構成するＤラッチと同じ構成のＤラッチを第一遅延回路２０１と第二遅延回路２０４として配置し、Ｅ入力を適切な論理値に固定することで、本開示の第一の実施形態に係る位相比較回路４０１を実現できる。
【００３７】
第一ＤＦＦ２０２を構成するＤラッチと同じ構成のＤラッチを第一遅延回路２０１と第二遅延回路２０４として配置する、ということは、すなわち、第一ＤＦＦ２０２を構成するゲート回路の論理段数と、第一遅延回路２０１と第二遅延回路２０４を構成するゲート回路の論理段数は自ずと等しくなる。なお、集積回路の設計上の都合で、第一遅延回路２０１と第二遅延回路２０４を構成するゲート回路の論理段数を、第一ＤＦＦ２０２より多くしてもよい。
【００３８】
［第一ＤＦＦと遅延回路のバリエーション］
これより、図５から図９にかけて、第一ＤＦＦと遅延回路のバリエーションを説明する。
《第一の回路例》
図５Ａ及びＢは、第一ＤＦＦと第一遅延回路と第二遅延回路の、第一の回路例である。
図５Ａは、第一ＤＦＦ５０１の回路図である。
第一ＤＦＦ５０１のＤ端子は、第一トランスファゲート５０２に接続される。第一トランスファゲート５０２はＭＯＳスイッチとも呼ばれる。第一トランスファゲート５０２はクロック端子の状態が論理の「偽」の時にオン状態になる。なお、図５中、「ＣＫＰ」は論理反転されていないクロック端子を表し、「ＣＫＮ」は論理反転されているクロック端子を表す。後述する図６及び図７についても同様である。
第一トランスファゲート５０２には、第一ＮＯＴゲート５０３が接続されている。
第一ＮＯＴゲート５０３には、第二ＮＯＴゲート５０４と第二トランスファゲート５０５が接続されている。第二トランスファゲート５０５はクロック端子が論理の「真」の時にオン状態になる。
第二トランスファゲート５０５には、第三ＮＯＴゲート５０６と第五ＮＯＴゲート５０７が接続されている。第五ＮＯＴゲート５０７の出力端子は第一ＤＦＦ５０１のＱ出力端子となる。
第二ＮＯＴゲート５０４には、第三トランスファゲート５０８が接続されている。第三トランスファゲート５０８はクロック端子が論理の「真」の時にオン状態になる。
第三トランスファゲート５０８には、第一トランスファゲート５０２と第一ＮＯＴゲート５０３が接続されている。
第三ＮＯＴゲート５０６には、第四ＮＯＴゲート５０９が接続されている。
第四ＮＯＴゲート５０９には、第四トランスファゲート５１０が接続されている。第四トランスファゲート５１０はクロック端子が論理の「偽」の時にオン状態になる。
第四トランスファゲート５１０には、第二トランスファゲート５０５と第三ＮＯＴゲート５０６と第五ＮＯＴゲート５０７が接続されている。
【００３９】
図５Ｂは、第一遅延回路５１１と第二遅延回路５２１の回路図である。図５Ｂの回路は、図５Ａに示す第一ＤＦＦ５０１と全く同一である。異なる点は、第一トランスファゲート５０２及び第二トランスファゲート５０５が常時オン状態であり、第三トランスファゲート５０８及び第四トランスファゲート５１０が常時オフ状態である点である。すなわち、Ｄフリップフロップを構成するマスターラッチとスレーブラッチが共にイネーブル状態になるように、第一トランスファゲート５０２及び第二トランスファゲート５０５を常時オン状態、第三トランスファゲート５０８及び第四トランスファゲート５１０を常時オフ状態に設定する。
【００４０】
論理回路として実質的に機能していない第二ＮＯＴゲート５０４、第三ＮＯＴゲート５０６、第四ＮＯＴゲート５０９、第三トランスファゲート５０８及び第四トランスファゲート５１０を残しているのは、第一遅延回路５１１と第二遅延回路５２１の電気的特性を第一ＤＦＦ５０１と同一にするためである。電気的特性を揃えることで、無調整であっても、製造ばらつき、及び電圧や温度等の動作環境によらず、遅延時間を第一ＤＦＦ５０１の最適シフト時間Ｔｓｈ及び出力遅延時間ｔｄに等しく揃えることが期待できる。
【００４１】
《第二の回路例》
図６Ａ及びＢは、第一ＤＦＦと第一遅延回路と第二遅延回路の、第二の回路例である。
図６Ａは、第一ＤＦＦ６０１の回路図である。第一ＤＦＦ６０１はＮＡＮＤゲートを用いて構成される。
第一ＤＦＦ６０１のＤ端子は、第一ＮＡＮＤゲート６０２の一方の入力端子に接続される。
第一ＮＡＮＤゲート６０２の出力端子は第二ＮＡＮＤゲート６０３の一方の入力端子と第三ＮＡＮＤゲート６０４の一方の入力端子に接続される。第一ＮＡＮＤゲート６０２の他方の入力端子と第二ＮＡＮＤゲート６０３の他方の入力端子には、第一ＤＦＦ６０１の論理反転されているクロック端子ＣＫＮが接続される。
第三ＮＡＮＤゲート６０４の出力端子は第四ＮＡＮＤゲート６０５の一方の入力端子と第五ＮＡＮＤゲート６０６の一方の入力端子に接続される。第四ＮＡＮＤゲート６０５の他方の入力端子には、第二ＮＡＮＤゲート６０３の出力端子が接続される。第三ＮＡＮＤゲート６０４の他方の入力端子には、第四ＮＡＮＤゲート６０５の出力端子が接続される。
第一ＮＡＮＤゲート６０２、第二ＮＡＮＤゲート６０３、第三ＮＡＮＤゲート６０４及び第四ＮＡＮＤゲート６０５は、マスターラッチを構成する。
【００４２】
第五ＮＡＮＤゲート６０６の出力端子は第六ＮＡＮＤゲート６０７の一方の入力端子と第七ＮＡＮＤゲート６０８の一方の入力端子に接続される。第五ＮＡＮＤゲート６０６の他方の入力端子と第六ＮＡＮＤゲート６０７の他方の入力端子には、第一ＤＦＦ６０１の論理反転されていないクロック端子ＣＫＰが接続される。
第七ＮＡＮＤゲート６０８の出力端子は第八ＮＡＮＤゲート６０９の一方の入力端子に接続される。第八ＮＡＮＤゲート６０９の他方の入力端子には、第六ＮＡＮＤゲート６０７の出力端子が接続される。第七ＮＡＮＤゲート６０８の他方の入力端子には、第八ＮＡＮＤゲート６０９の出力端子が接続される。
第八ＮＡＮＤゲート６０９の出力端子にはＮＯＴゲート６１０が接続され、ＮＯＴゲート６１０の出力端子が第一ＤＦＦ６０１のＱ端子に接続される。
第五ＮＡＮＤゲート６０６、第六ＮＡＮＤゲート６０７、第七ＮＡＮＤゲート６０８、第八ＮＡＮＤゲート６０９及びＮＯＴゲート６１０は、スレーブラッチを構成する。
【００４３】
図６Ｂは、第一遅延回路６１１と第二遅延回路６２１の回路図である。図６Ｂの回路は、図６Ａの回路と全く同一である。異なる点は、第一ＮＡＮＤゲート６０２及び第二ＮＡＮＤゲート６０３に供給される、論理反転されているクロック端子ＣＫＮにクロック信号を供給される代わりに、常時論理の「真」（「Ｈ」）が与えられている点である。そして同様に、第五ＮＡＮＤゲート６０６及び第六ＮＡＮＤゲート６０７に供給される、論理反転されていないクロック端子ＣＫＰにクロック信号を供給される代わりに、常時論理の「真」が与えられている点である。すなわち、Ｄフリップフロップを構成するマスターラッチとスレーブラッチが共にイネーブル状態になるように、クロック信号に相当する論理を常時「真」に設定する。
【００４４】
《第三の回路例》
図７及び図８は、第一ＤＦＦと第一遅延回路と第二遅延回路の、第三の回路例である。
図７は、第一ＤＦＦ７０１の回路図である。
第一ＰチャネルＭＯＳＦＥＴ（以下「ＰチャネルＭＯＳＦＥＴ」を「ＰＭＯＳＦＥＴ」、「ＮチャネルＭＯＳＦＥＴ」を「ＮＭＯＳＦＥＴ」と略す）７０２のソースは電源ノードに接続される。第一ＰＭＯＳＦＥＴ７０２のドレインは第二ＰＭＯＳＦＥＴ７０３のソースに接続されている。
第二ＰＭＯＳＦＥＴ７０３のドレインは第三ＮＭＯＳＦＥＴ７０４のドレインに接続されている。
第三ＮＭＯＳＦＥＴ７０４のソースは第四ＮＭＯＳＦＥＴ７０５のドレインに接続されている。
第四ＮＭＯＳＦＥＴ７０５のソースは接地ノードに接続されている。
第一ＰＭＯＳＦＥＴ７０２のゲートと第四ＮＭＯＳＦＥＴ７０５のゲートは共に接続され、Ｄ端子となる。
第二ＰＭＯＳＦＥＴ７０３のゲートは論理反転されているクロック端子ＣＫＮとなる。
第三ＮＭＯＳＦＥＴ７０４のゲートは論理反転されていないクロック端子ＣＫＰとなる。
第一ＰＭＯＳＦＥＴ７０２、第二ＰＭＯＳＦＥＴ７０３、第三ＮＭＯＳＦＥＴ７０４及び第四ＮＭＯＳＦＥＴ７０５は、ＮＯＴゲートを含むトランスファゲートを構成する。第二ＰＭＯＳＦＥＴ７０３のドレインと第三ＮＭＯＳＦＥＴ７０４のドレインはトランスファゲートの出力端子となる。
【００４５】
第二ＰＭＯＳＦＥＴ７０３のドレインと第三ＮＭＯＳＦＥＴ７０４のドレインは、第五ＰＭＯＳＦＥＴ７０６及び第六ＮＭＯＳＦＥＴ７０７のゲートに接続される。
第五ＰＭＯＳＦＥＴ７０６のソースは電源ノードに接続される。第五ＰＭＯＳＦＥＴ７０６のドレインは第六ＰＭＯＳＦＥＴのソースに接続されている。第六ＮＭＯＳＦＥＴ７０７のソースは接地ノードに接続されている。
第五ＰＭＯＳＦＥＴ７０６及び第六ＮＭＯＳＦＥＴ７０７は、ＮＯＴゲートを構成する。第五ＰＭＯＳＦＥＴ７０６のドレインと第六ＮＭＯＳＦＥＴ７０７のドレインはＮＯＴゲートの出力端子となる。
【００４６】
第七ＰＭＯＳＦＥＴ７０８、第八ＰＭＯＳＦＥＴ７０９、第九ＮＭＯＳＦＥＴ７１０及び第十ＮＭＯＳＦＥＴ７１１は、第一ＰＭＯＳＦＥＴ７０２、第二ＰＭＯＳＦＥＴ７０３、第三ＮＭＯＳＦＥＴ７０４及び第四ＮＭＯＳＦＥＴ７０５と同様に、ＮＯＴゲートを含むトランスファゲートを構成する。
第七ＰＭＯＳＦＥＴ７０８は第一ＰＭＯＳＦＥＴ７０２に、第八ＰＭＯＳＦＥＴ７０９は第二ＰＭＯＳＦＥＴ７０３に、第九ＮＭＯＳＦＥＴ７１０は第三ＮＭＯＳＦＥＴ７０４に、第十ＮＭＯＳＦＥＴ７１１は第四ＮＭＯＳＦＥＴ７０５に、それぞれ対応する。
第七ＰＭＯＳＦＥＴ７０８のゲートと第十ＮＭＯＳＦＥＴ７１１のゲートは共に、第五ＰＭＯＳＦＥＴ７０６のドレインと第六ＮＭＯＳＦＥＴ７０７のドレインに接続される。
第八ＰＭＯＳＦＥＴ７０９のゲートは論理反転されていないクロック端子ＣＫＰとなる。
第九ＮＭＯＳＦＥＴ７１０のゲートは論理反転されているクロック端子ＣＫＮとなる。
第八ＰＭＯＳＦＥＴ７０９のドレインと第九ＮＭＯＳＦＥＴ７１０のドレインは第二ＰＭＯＳＦＥＴ７０３のドレインと第三ＮＭＯＳＦＥＴ７０４のドレインに接続される。
【００４７】
第十一ＰＭＯＳＦＥＴ７１２、第十二ＰＭＯＳＦＥＴ７１３、第十三ＮＭＯＳＦＥＴ７１４及び第十四ＮＭＯＳＦＥＴ７１５は、第一ＰＭＯＳＦＥＴ７０２、第二ＰＭＯＳＦＥＴ７０３、第三ＮＭＯＳＦＥＴ７０４及び第四ＮＭＯＳＦＥＴ７０５と同様に、ＮＯＴゲートを含むトランスファゲートを構成する。
第十一ＰＭＯＳＦＥＴ７１２は第一ＰＭＯＳＦＥＴ７０２に、第十二ＰＭＯＳＦＥＴ７１３は第二ＰＭＯＳＦＥＴ７０３に、第十三ＮＭＯＳＦＥＴ７１４は第三ＮＭＯＳＦＥＴ７０４に、第十四ＮＭＯＳＦＥＴ７１５は第四ＮＭＯＳＦＥＴ７０５に、それぞれ対応する。
第十一ＰＭＯＳＦＥＴ７１２のゲートと第十四ＮＭＯＳＦＥＴ７１５のゲートは共に、第二ＰＭＯＳＦＥＴ７０３のドレインと第三ＮＭＯＳＦＥＴ７０４のドレインに接続される。
第十二ＰＭＯＳＦＥＴ７１３のゲートは論理反転されているクロック端子ＣＫＮとなる。
第十三ＮＭＯＳＦＥＴ７１４のゲートは論理反転されていないクロック端子ＣＫＰとなる。
【００４８】
第十五ＰＭＯＳＦＥＴ７１６及び第十六ＮＭＯＳＦＥＴ７１７は、第五ＰＭＯＳＦＥＴ７０６及び第六ＮＭＯＳＦＥＴ７０７と同様に、ＮＯＴゲートを構成する。第十五ＰＭＯＳＦＥＴ７１６のドレインと第十六ＮＭＯＳＦＥＴ７１７のドレインはＮＯＴゲートの出力端子となる。
第十二ＰＭＯＳＦＥＴ７１３のドレインと第十三ＮＭＯＳＦＥＴ７１４のドレインは、第十五ＰＭＯＳＦＥＴ７１６及び第十六ＮＭＯＳＦＥＴ７１７のゲートに接続される。
【００４９】
第十七ＰＭＯＳＦＥＴ７１８、第十八ＰＭＯＳＦＥＴ７１９、第十九ＮＭＯＳＦＥＴ７２０及び第二十ＮＭＯＳＦＥＴ７２１は、第一ＰＭＯＳＦＥＴ７０２、第二ＰＭＯＳＦＥＴ７０３、第三ＮＭＯＳＦＥＴ７０４及び第四ＮＭＯＳＦＥＴ７０５と同様に、ＮＯＴゲートを含むトランスファゲートを構成する。
第十七ＰＭＯＳＦＥＴ７１８は第一ＰＭＯＳＦＥＴ７０２に、第十八ＰＭＯＳＦＥＴ７１９は第二ＰＭＯＳＦＥＴ７０３に、第十九ＮＭＯＳＦＥＴ７２０は第三ＮＭＯＳＦＥＴ７０４に、第二十ＮＭＯＳＦＥＴ７２１は第四ＮＭＯＳＦＥＴ７０５に、それぞれ対応する。
第十七ＰＭＯＳＦＥＴ７１８のゲートと第二十ＮＭＯＳＦＥＴ７２１のゲートは共に、第十五ＰＭＯＳＦＥＴ７１６のドレインと第十六ＮＭＯＳＦＥＴ７１７のドレインに接続される。
第十八ＰＭＯＳＦＥＴ７１９のゲートは論理反転されていないクロック端子ＣＫＰとなる。
第十九ＮＭＯＳＦＥＴ７２０のゲートは論理反転されているクロック端子ＣＫＮとなる。
第十八ＰＭＯＳＦＥＴ７１９のドレインと第十九ＮＭＯＳＦＥＴ７２０のドレインは第十二ＰＭＯＳＦＥＴ７１３のドレインと第十三ＮＭＯＳＦＥＴ７１４のドレインに接続される。
第十二ＰＭＯＳＦＥＴ７１３のドレインと第十三ＮＭＯＳＦＥＴ７１４のドレインは、第一ＤＦＦ７０１のＱ端子となる。
【００５０】
図８は、第一遅延回路８０１と第二遅延回路８１１の回路図である。図８の回路は、図７の回路と全く同一である。異なる点は、第二ＰＭＯＳＦＥＴ７０３、第九ＮＭＯＳＦＥＴ７１０、第十二ＰＭＯＳＦＥＴ７１３及び第十九ＮＭＯＳＦＥＴ７２０のゲートには論理の「偽」（「Ｌ」）を、第三ＮＭＯＳＦＥＴ７０４、第八ＰＭＯＳＦＥＴ７０９、第十三ＮＭＯＳＦＥＴ７１４及び第十八ＰＭＯＳＦＥＴ７１９のゲートには論理の「真」（「Ｈ」）を、常時与えている点である。
すなわち、図５Ｂに示した第一の回路例と同様に、図５Ｂの第一トランスファゲート５０２に実質的に相当する第一ＰＭＯＳＦＥＴ７０２、第二ＰＭＯＳＦＥＴ７０３、第三ＮＭＯＳＦＥＴ７０４及び第四ＮＭＯＳＦＥＴ７０５を常時オン状態に設定する。また、図５Ｂの第二トランスファゲート５０５に実質的に相当する第十一ＰＭＯＳＦＥＴ７１２、第十二ＰＭＯＳＦＥＴ７１３、第十三ＮＭＯＳＦＥＴ７１４及び第十四ＮＭＯＳＦＥＴ７１５を常時オン状態に設定する。そして、図５Ｂの第三トランスファゲート５０８に実質的に相当する第七ＰＭＯＳＦＥＴ７０８、第八ＰＭＯＳＦＥＴ７０９、第九ＮＭＯＳＦＥＴ７１０及び第十ＮＭＯＳＦＥＴ７１１を常時オフ状態に設定する。更に、図５Ｂの第四トランスファゲート５１０に実質的に相当する第十七ＰＭＯＳＦＥＴ７１８、第十八ＰＭＯＳＦＥＴ７１９、第十九ＮＭＯＳＦＥＴ７２０及び第二十ＮＭＯＳＦＥＴ７２１を常時オフ状態に設定する。
【００５１】
《第四の回路例》
図９は、第一遅延回路９０１と第二遅延回路９１１の、第四の回路例である。図９の回路の、図８の回路と異なる点は、第二ＰＭＯＳＦＥＴ７０３と第三ＮＭＯＳＦＥＴ７０４のドレインが、第十二ＰＭＯＳＦＥＴ７１３と第十三ＮＭＯＳＦＥＴ７１４のゲートに接続されており、第十一ＰＭＯＳＦＥＴ７１２のゲートには論理の「偽」が、第十四ＮＭＯＳＦＥＴ７１５のゲートには論理の「真」が、常時与えられている点である。
図９の回路の第二遅延回路９１１は、図７に示す第一ＤＦＦ７０１のマスターラッチの出力信号を、スレーブラッチのＥ入力とする構成とし、さらに、第十一ＰＭＯＳＦＥＴ７１２と第十四ＮＭＯＳＦＥＴ７１５を常時オン状態としている。これにより、第二遅延回路９１１の遅延時間は、第一ＤＦＦ７０１でのクロック入力の立ち上がりエッジから信号Ｑ１が出力されるまでの遅延時間をより高い精度で実現することができる。
【００５２】
［第二実施形態：可変遅延回路と遅延量制御部を用いたＣＤＲ１００１と位相比較回路１００２］
第一実施形態は、無調整で所望の遅延時間を実現する遅延回路を含む位相比較回路４０１を開示して説明した。これに対し、可変遅延回路を用いて、遅延量を適切に制御することで、クロックマージンを最大にする位相比較回路１００２を実現できる。
図１０Ａ及びＢは、第二の実施形態に係るＣＤＲ１００１のブロック図と、位相比較回路１００２の回路図である。
図１０ＡはＣＤＲ１００１のブロック図である。図示を簡略にするため、周波数位相比較回路１０３、分周器１０６、ロック検出器１０４及びマルチプレクサ１０７ａ及び１０７ｂは除外している。
データ信号ＤＩＮは、位相比較回路１００２と遅延量制御部１００３に入力される。遅延量制御部１００３には、電圧制御発振器１０５から出力されるクロック信号ＶＣＯＣＬＫも入力される。遅延量制御部１００３は、位相比較回路１００２に遅延設定情報を出力する。
図１０Ｂは、ＣＤＲ１００１内の位相比較回路１００２の回路図である。位相比較回路１００２は、図２の位相比較回路１０２の第一遅延回路２０１と第二遅延回路２０４を、可変遅延回路１００４に置き換えた構成である。
可変遅延回路１００４は遅延量制御部１００３から出力される遅延設定情報を受けて、所定の遅延時間を設定する。この可変遅延回路１００４が設定する可変遅延時間ＶＴＤＬが、ＶＴＤＬ＝Ｔｓｈ＋ｔｄの関係になるように、遅延量制御部１００３は遅延設定情報を出力する。
【００５３】
図１１は、遅延量制御部１００３の回路図である。
データ信号ＤＩＮは、第三ＤＦＦ１１０１のＤ端子に入力される。第三ＤＦＦ１１０１のＱ出力端子は、第四ＤＦＦ１１０２のＤ端子に入力される。第四ＤＦＦ１１０２のＱ出力端子は、第五ＤＦＦ１１０３のＤ端子に入力される。第五ＤＦＦ１１０３のＱ出力端子は、第六ＤＦＦ１１０４のＤ端子に入力される。
【００５４】
データ信号ＤＩＮは、第七ＤＦＦ１１０５のＤ端子にも入力される。第七ＤＦＦ１１０５のＱ出力端子は、第八ＤＦＦ１１０６のＤ端子に入力される。第八ＤＦＦ１１０６のＱ出力端子は、第九ＤＦＦ１１０７のＤ端子に入力される。
【００５５】
第三ＤＦＦ１１０１、第四ＤＦＦ１１０２及び第五ＤＦＦ１１０３のクロック端子には、クロック信号ＶＣＯＣＬＫを論理反転した信号¬ＶＣＯＣＬＫ（「¬」は論理否定）が入力される。
第六ＤＦＦ１１０４、第七ＤＦＦ１１０５、第八ＤＦＦ１１０６及び第九ＤＦＦ１１０７のクロック端子には、論理反転されないクロック信号ＶＣＯＣＬＫが入力される。
第六ＤＦＦ１１０４及び第九ＤＦＦ１１０７のＱ出力端子は、第三ＥＸＯＲ１１０８の入力端子にそれぞれ接続される。
【００５６】
第三ＥＸＯＲ１１０８の出力端子は遅延制御回路１１０９に接続される。
第三ＤＦＦ１１０１、第四ＤＦＦ１１０２、第五ＤＦＦ１１０３、第六ＤＦＦ１１０４、第七ＤＦＦ１１０５、第八ＤＦＦ１１０６及び第九ＤＦＦ１１０７は、全て図１０Ｂの第一ＤＦＦ７０１と同じ回路構成である。
【００５７】
図１２Ａ及びＢは、遅延量制御部１００３の各部におけるタイミングチャートである。
第三ＤＦＦ１１０１、第四ＤＦＦ１１０２及び第五ＤＦＦ１１０３のクロック端子には、クロック信号ＶＣＯＣＬＫを論理反転した信号¬ＶＣＯＣＬＫが入力される。つまり、クロック信号ＶＣＯＣＬＫの立下りエッジで入力信号を記憶することとなる。
【００５８】
先ず、遅延制御回路１１０９は可変遅延回路１００４の遅延時間を、想定される最適シフト時間Ｔｓｈより長い状態に設定しておく。そして、データ信号ＤＩＮに、ＣＤＲ１００１が処理対象とする所定のデータ信号を供給する。すると、第一ＤＦＦ７０１及び第三ＤＦＦ１１０１の最適シフト時間Ｔｓｈより遅延時間が長い場合は、図１２Ｂに示すように、クロック信号ＶＣＯＣＬＫを論理反転した信号¬ＶＣＯＣＬＫのアップエッジが最適シフト時間Ｔｓｈより遅れるので、第三ＤＦＦ１１０１は安定した出力信号Ｑ’を出力する。同様に、第四ＤＦＦ１１０２及び第五ＤＦＦ１１０３も安定した出力信号を出力するので、第六ＤＦＦ１１０４の出力信号ＱＡと、第九ＤＦＦ１１０７の出力信号ＱＢの論理は常に一致する。したがって、第三ＥＸＯＲ１１０８の出力ＥＲＲは常に論理の「偽」のままである。
【００５９】
次に、遅延制御回路１１０９は可変遅延回路１００４の遅延時間を徐々に短くする。すると、第一ＤＦＦ７０１及び第三ＤＦＦ１１０１の最適シフト時間Ｔｓｈより可変遅延回路１００４の遅延時間が短い場合は、図１２Ａに示すように、クロック信号ＶＣＯＣＬＫを反転した信号¬ＶＣＯＣＬＫのアップエッジは最適シフト時間Ｔｓｈの範囲内に入るので、第三ＤＦＦ１１０１は出力信号Ｑ’の出力電圧が不安定になるメタステーブル状態（図１２Ａ中網掛け部分）を引き起こす。このため、第四ＤＦＦ１１０２及び第五ＤＦＦ１１０３の出力は不定（Ｌレベル、もしくはＨレベルのいずれかであるが、いずれのレベルを出力するかが一意に定まらない）となるため、第六ＤＦＦ１１０４の出力信号ＱＡと、第九ＤＦＦ１１０７の出力信号ＱＢの論理が一致しなくなる状態が発生する。したがって、第三ＥＸＯＲ１１０８の出力ＥＲＲに、論理の「真」の状態が生じる状態が発生する。
遅延制御回路１１０９は、この信号ＥＲＲに論理の「真」が現れるようになる設定にて、可変遅延回路１００４の遅延時間を設定する。
【００６０】
クロック信号ＶＣＯＣＬＫを論理反転した信号¬ＶＣＯＣＬＫがクロック端子に入力されるＤフリップフロップを、第三ＤＦＦ１１０１、第四ＤＦＦ１１０２及び第五ＤＦＦ１１０３と、三つ設けている理由は、第三ＤＦＦ１１０１がメタステーブル状態であっても、第三ＥＸＯＲ１１０８の入力信号ＱＡをメタステーブル状態にしないためである。メタステーブル状態では回路が不安定な状態にあるので、第三ＥＸＯＲ１１０８及び遅延制御回路１１０９が誤動作する懸念がある。そのため、第三ＤＦＦ１１０８の入力信号ＱＡをＬレベル、もしくはＨレベルのいずれかの状態にすることで、第三ＥＸＯＲ１１０８及び遅延制御回路１１０９が誤動作することを回避する。
【００６１】
［第三実施形態：データ送受信システムの全体構成］
図１３は、本開示の第三の実施形態に係る、データ送受信システム１３０１のブロック図である。
データ送信装置１３０２は、データ送信部１３０３と、エンコーダ１３０４と、シリアライザ１３０５と、送信ＰＬＬ１３０６を含む。
データ送信部１３０３が生成する送信データは、エンコーダ１３０４に供給される。エンコーダ１３０４は、一定以上「０」又は「１」が連続しないエンコード方式で、データ送信部１３０３から入力されるデータをエンコードする。エンコード方式の例としては、８ｂ／１０ｂ、６４ｂ／６６ｂ、ＥＦＭ、１−７変調等が挙げられる。
エンコーダ１３０４から出力される変調データは、シリアライザ１３０５によってパラレル−シリアル変換が施される。この時シリアライザ１３０５は、送信ＰＬＬ１３０６から出力される送信クロックを用いて、クロックと変調データを所定のビットフォーマットに従って時系列上に配置して、クロックを含むデータ信号を出力する。
【００６２】
データ送信装置１３０２が出力するデータ信号は、データ受信装置１３０７によって受信される。
データ受信装置１３０７は、増幅器１３０８と、ＣＤＲ１３０９と、デシリアライザ９１０と、デコーダ９１１と、データ受信部９１２を含む。
増幅器１３０８は、シリアライザ１３０５が出力する差動入力のデータ信号を、ＣＤＲ１３０９が受信することができる振幅レベルに増幅する。
増幅器１３０８が出力するデータ信号はＣＤＲ１３０９に入力される。ＣＤＲ１３０９は前述の第一、第二及び第三の実施形態に係るＣＤＲのいずれかが採用される。
ＣＤＲ１３０９から出力される再生データ信号と再生クロック信号は、デシリアライザ１３１０に入力される。デシリアライザ１３１０は再生データ信号にシリアル−パラレル変換を施す。
デシリアライザ１３１０が出力する変調データは、デコーダ１３１１に入力される。デコーダ１３１１はエンコーダ１３０４が施したエンコード方式に従って、変調データをデータにデコード（復調）する。そして、デコーダ１３１１によって復調されたデータは、データ受信部１３１２に入力される。
【００６３】
なお、図１３に示すデータ送受信システム１３０１は差動接続されているが、単相であってもよい。その場合、増幅器１３０８は不要になる。
また、データ送信装置１３０２とデータ受信装置１３０７との間は信号線にて接続されているが、信号線の代わりに光ディスク等の記憶媒体が存在していてもよい。その場合、データ送信装置１３０２はデータ記録装置となり、データ受信装置１３０７はデータ再生装置となる。
【００６４】
データ受信装置１３０７のＣＤＲ１３０９に用いる位相比較回路に、前述の第一及び第二の実施形態に係る位相比較回路のいずれかを採用することで、電源電圧の変動に強く、低電圧の電源でも安定して稼働するデータ受信装置１３０７を実現できる。また、ＣＤＲ１３０９はデータ送受信システム１３０１全体のコストを低減し、安定性の向上にも寄与する。
【００６５】
本開示は以下のような構成も取ることができる。
＜１＞
データ信号とクロック信号が入力される第一フリップフロップと、
前記第一フリップフロップの出力信号と、前記クロック信号の論理が反転された信号が入力される第二フリップフロップと、
前記データ信号に対し、前記第一フリップフロップのクロック端子からＱ出力端子に至る信号遅延時間以上の遅延時間を与える遅延回路と、
前記遅延回路の出力信号と前記第一フリップフロップの出力信号が入力される第一排他的論理和回路と、
前記第一フリップフロップの出力信号と前記第二フリップフロップの出力信号が入力される第二排他的論理和回路と
を具備する位相比較回路。
＜２＞
前記遅延回路は、前記データ信号に対し、前記信号遅延時間に前記第一フリップフロップのセットアップ時間を加算した時間以上の遅延を与える、
＜１＞記載の位相比較回路。
＜３＞
前記第一フリップフロップは、
第一Ｄラッチと、
第二Ｄラッチと
を具備し、
前記遅延回路は、
前記第一Ｄラッチと同一の回路構成であると共に前記第一Ｄラッチを常時イネーブル状態に保持する論理信号が与えられる第三Ｄラッチと、
前記第二Ｄラッチと同一の回路構成であると共に前記第二Ｄラッチを常時イネーブル状態に保持する論理信号が与えられる第四Ｄラッチと
を具備する、＜１＞記載の位相比較回路。
＜４＞
前記第三Ｄラッチは、
常時導通状態に保持される第一トランスファゲートと、
前記第一トランスファゲートに接続されている第一否定回路と、
前記第一否定回路に接続されている第二否定回路と、
前記第二否定回路と前記第一トランスファゲート及び前記第一否定回路に接続され、常時非導通状態に保持される第三トランスファゲートと
を具備し、
前記第四Ｄラッチは、
常時導通状態に保持される第二トランスファゲートと、
前記第二トランスファゲートに接続されている第三否定回路と、
前記第三否定回路に接続されている第四否定回路と、
前記第四否定回路と前記第二トランスファゲート及び前記第三否定回路に接続され、常時非導通状態に保持される第四トランスファゲートと、
前記第四否定回路と前記第二トランスファゲート及び前記第三否定回路に接続される第五否定回路と
を具備する、＜３＞記載の位相比較回路。
＜５＞
前記第三Ｄラッチは、
一方の入力端子にデータ信号が供給されると共に、他方の入力端子が常時論理の真に保持される第一否定論理積回路と、
一方の入力端子に前記第一否定論理積回路の出力端子が接続されると共に、他方の入力端子が常時論理の真に保持される第二否定論理積回路と、
一方の入力端子に前記第一否定論理積回路の出力端子が接続される第三否定論理積回路と、
一方の入力端子に前記第二否定論理積回路の出力端子が接続され、他方の入力端子に前記第三否定論理積回路の出力端子が接続されると共に、出力端子が前記第三否定論理積回路の他方の入力端子に接続される第四否定論理積回路と
を具備し、
前記第四Ｄラッチは、
一方の入力端子に前記第三否定論理積回路の出力端子が接続されると共に、他方の入力端子が常時論理の真に保持される第五否定論理積回路と、
一方の入力端子に前記第五否定論理積回路の出力端子が接続されると共に、他方の入力端子が常時論理の真に保持される第六否定論理積回路と、
一方の入力端子に前記第五否定論理積回路の出力端子が接続される第七否定論理積回路と、
一方の入力端子に前記第六否定論理積回路の出力端子が接続され、他方の入力端子に前記第七否定論理積回路の出力端子が接続されると共に、出力端子が前記第七否定論理積回路の他方の入力端子に接続される第八否定論理積回路と、
前記第八否定論理積回路の出力端子に接続される否定回路と
を具備する、＜３＞記載の位相比較回路。
＜６＞
前記第三Ｄラッチは、
ソースが電源ノードに接続され、ゲートにデータ信号が供給されるＰチャネル型の第一ＭＯＳＦＥＴと、
ソースが前記Ｐチャネル型の第一ＭＯＳＦＥＴのドレインに接続され、ゲートが常時論理の偽に保持されるＰチャネル型の第二ＭＯＳＦＥＴと、
ドレインが前記Ｐチャネル型の第二ＭＯＳＦＥＴのドレインに接続され、ゲートが常時論理の真に保持されるＮチャネル型の第三ＭＯＳＦＥＴと、
ドレインが前記Ｎチャネル型の第三ＭＯＳＦＥＴのソースに接続され、ゲートにデータ信号が供給され、ソースが接地ノードに接続されるＮチャネル型の第四ＭＯＳＦＥＴと、
ソースが電源ノードに接続され、ゲートが前記Ｐチャネル型の第二ＭＯＳＦＥＴのドレインに接続されるＰチャネル型の第五ＭＯＳＦＥＴと、
ドレインが前記Ｐチャネル型の第五ＭＯＳＦＥＴのドレインに接続され、ゲートが前記Ｐチャネル型の第二ＭＯＳＦＥＴのドレインに接続され、ソースが接地ノードに接続されるＮチャネル型の第六ＭＯＳＦＥＴと、
ソースが電源ノードに接続され、ゲートが前記Ｐチャネル型の第五ＭＯＳＦＥＴのドレインに接続されるＰチャネル型の第七ＭＯＳＦＥＴと、
ソースが前記Ｐチャネル型の第七ＭＯＳＦＥＴのドレインに接続され、ゲートが常時論理の真に保持されるＰチャネル型の第八ＭＯＳＦＥＴと、
ドレインが前記Ｐチャネル型の第八ＭＯＳＦＥＴのドレイン及び前記Ｐチャネル型の第二ＭＯＳＦＥＴのドレインに接続され、ゲートが常時論理の偽に保持されるＮチャネル型の第九ＭＯＳＦＥＴと、
ドレインが前記Ｎチャネル型の第九ＭＯＳＦＥＴのソースに接続され、ゲートが前記Ｐチャネル型の第五ＭＯＳＦＥＴのドレインに接続され、ソースが接地ノードに接続されるＮチャネル型の第十ＭＯＳＦＥＴと
を具備する、＜３＞記載の位相比較回路。
＜７＞
前記第四Ｄラッチは、前記第三Ｄラッチと等しい回路構成である、＜６＞記載の位相比較回路。
＜８＞
前記第四Ｄラッチは、
ソースが電源ノードに接続され、ゲートが常時論理の偽に保持されるＰチャネル型の第十一ＭＯＳＦＥＴと、
ソースが前記Ｐチャネル型の第十一ＭＯＳＦＥＴのドレインに接続され、ゲートが前記Ｐチャネル型の第二ＭＯＳＦＥＴのドレインに接続されるＰチャネル型の第十二ＭＯＳＦＥＴと、
ドレインが前記Ｐチャネル型の第十二ＭＯＳＦＥＴのドレインに接続され、ゲートが前記Ｐチャネル型の第二ＭＯＳＦＥＴのドレインに接続されるＮチャネル型の第十三ＭＯＳＦＥＴと、
ドレインが前記Ｎチャネル型の第十三ＭＯＳＦＥＴのソースに接続され、ゲートが常時論理の真に保持され、ソースが接地ノードに接続されるＮチャネル型の第十四ＭＯＳＦＥＴと、
ソースが電源ノードに接続され、ゲートが前記Ｐチャネル型の第十二ＭＯＳＦＥＴのドレインに接続されるＰチャネル型の第十五ＭＯＳＦＥＴと、
ドレインが前記Ｐチャネル型の第十五ＭＯＳＦＥＴのドレインに接続され、ゲートが前記Ｐチャネル型の第十二ＭＯＳＦＥＴのドレインに接続され、ソースが接地ノードに接続されるＮチャネル型の第十六ＭＯＳＦＥＴと、
ソースが電源ノードに接続され、ゲートが前記Ｐチャネル型の第十五ＭＯＳＦＥＴのドレインに接続されるＰチャネル型の第十七ＭＯＳＦＥＴと、
ソースが前記Ｐチャネル型の第十七ＭＯＳＦＥＴのドレインに接続され、ゲートが常時論理の真に保持されるＰチャネル型の第十八ＭＯＳＦＥＴと、
ドレインが前記Ｐチャネル型の第十八ＭＯＳＦＥＴのドレイン及び前記Ｐチャネル型の第十二ＭＯＳＦＥＴのドレインに接続され、ゲートが常時論理の偽に保持されるＮチャネル型の第十九ＭＯＳＦＥＴと、
ドレインが前記Ｎチャネル型の第十九ＭＯＳＦＥＴのソースに接続され、ゲートが前記Ｐチャネル型の第十五ＭＯＳＦＥＴのドレインに接続され、ソースが接地ノードに接続されるＮチャネル型の第二十ＭＯＳＦＥＴと
を具備する、＜６＞記載の位相比較回路。
＜９＞
前記遅延回路は遅延時間を設定する遅延量制御部によって遅延時間が可変制御される可変遅延回路である、＜２＞記載の位相比較回路。
＜１０＞
前記遅延量制御部は、
前記第一フリップフロップと同一の回路構成であり、データ信号がＤ端子に入力され、前記クロック信号の論理反転された信号がクロック端子に入力される第三フリップフロップと、
前記第三フリップフロップがセットアップ・ホールド時間のタイミング違反を発生したことを検出して前記遅延時間を可変制御する遅延制御回路と
を具備する、＜９＞記載の位相比較回路。
＜１１＞
データ信号とクロック信号が入力される第一フリップフロップと、
前記第一フリップフロップの出力信号と、前記クロック信号の論理が反転された信号が入力される第二フリップフロップと、
前記データ信号に対し、前記第一フリップフロップのクロック端子からＱ出力端子に至る信号遅延時間以上の遅延時間を与える遅延回路と、
前記遅延回路の出力信号と前記第一フリップフロップの出力信号が入力される第一排他的論理和回路と、
前記第一フリップフロップの出力信号と前記第二フリップフロップの出力信号が入力される第二排他的論理和回路と
を具備する位相比較回路と、
前記クロック信号を出力する発振器と、
前記クロック信号を所定の分周比にて分周したフィードバッククロック信号を出力する分周器と、
前記データ信号と前記フィードバッククロック信号との周波数差及び位相差に応じた信号を出力する周波数位相比較回路と、
前記データ信号と前記フィードバッククロック信号との周波数差及び位相差が所定範囲内にあるか否かを示す判定信号を出力するロック検出器と、
前記判定信号を受けて、前記位相比較回路の信号と前記周波数位相比較回路の信号とを選択するマルチプレクサと、
を具備するクロック・データ・リカバリ回路と、
前記クロック信号を用いて前記データ信号にシリアル−パラレル変換を施すデシリアライザと、
前記デシリアライザが出力する変調データをデコードするデコーダと
を具備するデータ受信装置。
＜１２＞
更に、
前記マルチプレクサの出力信号が入力されるチャージポンプと、
前記チャージポンプの出力信号を平滑して前記発振器に供給するループフィルタと
を具備し、
前記発振器は電圧制御発振器である、＜１１＞記載のデータ受信装置。
＜１３＞
前記遅延回路は、前記データ信号に対し、前記信号遅延時間に前記第一フリップフロップのセットアップ時間を加算した時間以上の遅延を与える、
＜１２＞記載のデータ受信装置。
＜１４＞
前記第一フリップフロップは、
第一Ｄラッチと、
第二Ｄラッチと
を具備し、
前記遅延回路は、
前記第一Ｄラッチと同一の回路構成であると共に前記第一Ｄラッチを常時イネーブル状態に保持する論理信号が与えられる第三Ｄラッチと、
前記第二Ｄラッチと同一の回路構成であると共に前記第二Ｄラッチを常時イネーブル状態に保持する論理信号が与えられる第四Ｄラッチと
を具備する、＜１２＞記載のデータ受信装置。
＜１５＞
前記遅延回路は遅延時間を設定する遅延量制御部によって遅延時間が可変制御される可変遅延回路である、＜１２＞記載のデータ受信装置。
＜１６＞
データ信号とクロック信号が入力される第一フリップフロップと、
前記第一フリップフロップの出力信号と、前記クロック信号の論理が反転された信号が入力される第二フリップフロップと、
前記第一フリップフロップの論理段数以上の論理回路を備え、前記データ信号に遅延時間を与える遅延回路と、
前記遅延回路の出力信号と前記第一フリップフロップの出力信号が入力される第一排他的論理和回路と、
前記第一フリップフロップの出力信号と前記第二フリップフロップの出力信号が入力される第二排他的論理和回路と
を具備する位相比較回路。
＜１７＞
前記第一フリップフロップは、
第一Ｄラッチと、
第二Ｄラッチと
を具備し、
前記遅延回路は、
前記第一Ｄラッチと同一の回路構成であると共に前記第一Ｄラッチを常時イネーブル状態に保持する論理信号が与えられる第三Ｄラッチと、
前記第二Ｄラッチと同一の回路構成であると共に前記第二Ｄラッチを常時イネーブル状態に保持する論理信号が与えられる第四Ｄラッチと
を具備する、＜１６＞記載の位相比較回路。
【００６６】
本実施形態では、位相比較回路を開示した。
位相比較回路内のデータ信号を再生するＤフリップフロップが、データ信号を正確に受信するために、従来の位相比較回路にクロックタイミングのマージンを本質的に最大化するための遅延回路を追加した。
第一の実施形態では、最適シフト時間の遅延時間を追加するために、第一ＤＦＦと同じ構成のＤラッチを設け、それぞれのＤラッチに対して常時データ信号が出力されるように、Ｅ端子に相当する端子の論理を固定する。このように回路を構成することで、無調整で最適シフト時間を追加した遅延時間を設けることができる。
【００６７】
第二の実施形態では、最適シフト時間の遅延時間を追加するために、可変遅延回路１００４と遅延量制御部１００３を設ける。そして、遅延量制御部１００３には第一ＤＦＦと同じ構成のＤＦＦを用いて、データ信号の遷移タイミングを検出するために、クロック信号ＶＣＯＣＬＫを論理反転した信号¬ＶＣＯＣＬＫを与えて、メタステーブル状態の発生をＥＸＯＲで検出する。このように回路を構成することで、簡単な調整工程で最適シフト時間を追加した遅延時間を設けることができる。
【００６８】
また、第三の実施形態では、データ受信装置１３０７のＣＤＲ１３０９に、前述の第一及び第二の実施形態に係る位相比較回路のいずれかを採用することで、電源電圧の変動に強く、且つ消費電力を低減するデータ受信装置９０７を実現できる。そして、データ送受信システム１３０１全体のコストを低減し、安定性の向上にも寄与する。
【００６９】
以上、本開示の実施形態例について説明したが、本開示は上記実施形態例に限定されるものではなく、特許請求の範囲に記載した本開示の要旨を逸脱しない限りにおいて、他の変形例、応用例を含む。
例えば、上記した実施形態例は本開示をわかりやすく説明するために装置及びシステムの構成を詳細且つ具体的に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることは可能であり、更にはある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることも可能である。
また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしもすべての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。
【符号の説明】
【００７０】
１０１…ＣＤＲ、１０２…位相比較回路、１０３…周波数位相比較回路、１０４…ロック検出器、１０５…電圧制御発振器、１０６…分周器、１０７ａ、１０７ｂ…マルチプレクサ、１０８…チャージポンプ、１１２…ループフィルタ、２０１…第一遅延回路、２０２…第一ＤＦＦ、２０３…第二ＤＦＦ、２０４…第二遅延回路、２０５…第一ＥＸＯＲ、２０６…第二ＥＸＯＲ、４０１…位相比較回路、４０２…第一Ｄラッチ、４０３…第二Ｄラッチ、４０４…第三Ｄラッチ、４０５…第四Ｄラッチ、５０１…第一ＤＦＦ、５０２…第一トランスファゲート、５０３…第一ＮＯＴゲート、５０４…第二ＮＯＴゲート、５０５…第二トランスファゲート、５０６…第三ＮＯＴゲート、５０７…第五ＮＯＴゲート、５０８…第三トランスファゲート、５０９…第四ＮＯＴゲート、５１０…第四トランスファゲート、５１１…第一遅延回路、５２１…第二遅延回路、６０１…第一ＤＦＦ、６０２…第一ＮＡＮＤゲート、６０３…第二ＮＡＮＤゲート、６０４…第三ＮＡＮＤゲート、６０５…第四ＮＡＮＤゲート、６０６…第五ＮＡＮＤゲート、６０７…第六ＮＡＮＤゲート、６０８…第七ＮＡＮＤゲート、６０９…第八ＮＡＮＤゲート、６１０…ＮＯＴゲート、６１１…第一遅延回路、６２１…第二遅延回路、７０１…第一ＤＦＦ、７０２…第一ＰＭＯＳＦＥＴ、７０３…第二ＰＭＯＳＦＥＴ、７０４…第三ＮＭＯＳＦＥＴ、７０５…第四ＮＭＯＳＦＥＴ、７０６…第五ＰＭＯＳＦＥＴ、７０７…第六ＮＭＯＳＦＥＴ、７０８…第七ＰＭＯＳＦＥＴ、７０９…第八ＰＭＯＳＦＥＴ、７１０…第九ＮＭＯＳＦＥＴ、７１１…第十ＮＭＯＳＦＥＴ、７１２…第十一ＰＭＯＳＦＥＴ、７１３…第十二ＰＭＯＳＦＥＴ、７１４…第十三ＮＭＯＳＦＥＴ、７１５…第十四ＮＭＯＳＦＥＴ、７１６…第十五ＰＭＯＳＦＥＴ、７１７…第十六ＮＭＯＳＦＥＴ、７１８…第十七ＰＭＯＳＦＥＴ、７１９…第十八ＰＭＯＳＦＥＴ、７２０…第十九ＮＭＯＳＦＥＴ、７２１…第二十ＮＭＯＳＦＥＴ、８０１…第一遅延回路、８１１…第二遅延回路、９０１…第一遅延回路、９１１…第二遅延回路、１００１…ＣＤＲ、１００２…位相比較回路、１００３…遅延量制御部、１００４…可変遅延回路、１１０１…第三ＤＦＦ、１１０２…第四ＤＦＦ、１１０３…第五ＤＦＦ、１１０４…第六ＤＦＦ、１１０５…第七ＤＦＦ、１１０６…第八ＤＦＦ、１１０７…第九ＤＦＦ、１１０８…第三ＥＸＯＲ、１１０９…遅延制御回路、１４０１…位相比較回路、１４０２…遅延回路
【図１】
2014140100.tif 000003
【図２】
2014140100.tif 000004
【図３】
2014140100.tif 000005
【図４】
2014140100.tif 000006
【図５】
2014140100.tif 000007
【図６】
2014140100.tif 000008
【図７】
2014140100.tif 000009
【図８】
2014140100.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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