(57)【要約】【課題】第１ＭＯＳＦＥＴのオンオフ時間を短縮可能な半導体装置を提供する。【解決手段】半導体装置１０は、フォトダイオードアレイ２、第１ＭＯＳＦＥＴ２１、ノーマリオン型の第２ＭＯＳＦＥＴ２２、ｐｎｐ型のバイポーラトランジスタ２３を備え、第２ＭＯＳＦＥＴ２２は、ゲートがフォトダイオードアレイ２のカソード、ドレインがフォトダイオードアレイ２のアノード、ソースがインピーダンス素子８を介しフォトダイオードアレイ２のカソードと接続され、バイポーラトランジスタ２３は、ベースがフォトダイオードアレイ２のアノード、エミッタが第１ＭＯＳＦＥＴ２１のゲート且つダイオードＤ１を介しフォトダイオードアレイ２のアノードと接続され、インピーダンス素子８は、第２ＭＯＳＦＥＴ２２のゲートソース間に配置され、バイポーラトランジスタ２３のコレクタは、フォトダイオードアレイ２のカソードと第１ＭＯＳＦＥＴ２１のソースに接続される。【選択図】図１
2014140141.tif 000002
【特許請求の範囲】
【請求項１】
複数のフォトダイオードが直列に接続されたフォトダイオードアレイと、ノーマリオフ型の第１ＭＯＳＦＥＴと、ノーマリオン型の第２ＭＯＳＦＥＴと、ｐｎｐ型のバイポーラトランジスタとを備え、前記第２ＭＯＳＦＥＴは、ゲート端子が前記フォトダイオードアレイのカソード側、ドレイン端子が前記フォトダイオードアレイのアノード側、ソース端子がインピーダンス素子を介して前記フォトダイオードアレイのカソード側とそれぞれ電気的に接続され、前記バイポーラトランジスタは、ベース端子が前記フォトダイオードアレイのアノード側と電気的に接続され、エミッタ端子が、前記第１ＭＯＳＦＥＴのゲート端子と電気的に接続され、且つ、ダイオードを介して前記フォトダイオードアレイのアノード側と電気的に接続されており、前記インピーダンス素子は、前記第２ＭＯＳＦＥＴのソース端子およびゲート端子の間の電路上に配置され、前記バイポーラトランジスタのコレクタ端子は、前記フォトダイオードアレイのカソード側と電気的に接続され、且つ、前記第１ＭＯＳＦＥＴのソース端子と電気的に接続されてなることを特徴とする半導体装置。
【請求項２】
前記インピーダンス素子は、前記第２ＭＯＳＦＥＴのゲート端子と、前記第２ＭＯＳＦＥＴのソース端子および前記バイポーラトランジスタのコレクタ端子の接続点との間の電路上に配置されてなることを特徴とする請求項１記載の半導体装置。
【請求項３】
発光素子と、請求項１または請求項２記載の半導体装置とを備えてなることを特徴とする半導体リレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびそれを用いた半導体リレーに関するものである。
【背景技術】
【０００２】
従来から、半導体装置およびそれを用いた半導体リレーが提案されている（例えば、特許文献１）。特許文献１には、２個のＭＯＳ素子、受光素子アレイおよび制御回路等で構成された半導体装置と、ＬＥＤ等の発光素子を有する発光装置とで構成された半導体リレーが記載されている。
【０００３】
また、従来から、半導体リレーとして、光電結合素子を使用したＭＯＳＦＥＴのゲート駆動回路が知られている（例えば、特許文献２）。特許文献２に開示されたＭＯＳＦＥＴのゲート駆動回路は、図３に示す構成を有している。
【０００４】
光電結合素子５０の光電発電素子アレイ５６の正極側とＭＯＳＦＥＴ５１のゲートとの間には、ダイオード５２が接続されている。ダイオード５２のアノード側には、ｐｎｐ型のトランジスタ５３のベースが接続されている。ダイオード５２のカソード側には、トランジスタ５３のエミッタが接続されている。なお、特許文献２には、ＭＯＳＦＥＴ５１が、ノーマリオフ型のＭＯＳＦＥＴである旨が記載されている。
【０００５】
光電発電素子アレイ５６の負極側には、トランジスタ５３のコレクタとＭＯＳＦＥＴ５１のソースが接続されている。
【０００６】
トランジスタ５３のベース・コレクタ間には、放電抵抗５４が接続されている。
【０００７】
上述のＭＯＳＦＥＴのゲート駆動回路では、光電結合素子５０の発光ダイオード５５に電流ＩFが流れて発光ダイオード５５が発光すると、光電発電素子アレイ５６に起電力ＶOが発生する。これにより、ＭＯＳＦＥＴのゲート駆動回路では、光電発電素子アレイ５６からダイオード５２を介してＭＯＳＦＥＴ５１のゲート・ソース間が充電され、ＭＯＳＦＥＴ５１がターンオンする。なお、上述のＭＯＳＦＥＴのゲート駆動回路では、光電発電素子アレイ５６に起電力ＶOが発生したとき、トランジスタ５３のエミッタ・ベース間が逆バイアスとなりトランジスタ５３がオフ状態となる。
【０００８】
一方、上述のＭＯＳＦＥＴのゲート駆動回路では、発光ダイオード５５に電流ＩFが流れなくなると、光電発電素子アレイ５６に蓄積されていた電荷が放電抵抗５４を介して放電され、光電発電素子アレイ５６の両端電圧が低下する。これにより、ＭＯＳＦＥＴのゲート駆動回路では、トランジスタ５３のエミッタ・ベース間が順バイアスとなり、トランジスタ５３がオフ状態からオン状態となる。そして、上述のＭＯＳＦＥＴのゲート駆動回路では、トランジスタ５３がオン状態になると、ＭＯＳＦＥＴ５１のゲート・ソース間に蓄積されていた電荷が放電され、ＭＯＳＦＥＴ５１がターンオフする。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−１０７７７号公報
【特許文献２】特開平１−１２０９１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、上述のＭＯＳＦＥＴのゲート駆動回路では、光電発電素子アレイ５６に起電力ＶOが発生したとき、光電発電素子アレイ５６から流れる電流の一部が放電抵抗５４に流れる。
【００１１】
そこで、本願発明者らは、光電発電素子アレイ５６に起電力ＶOが発生したとき、放電抵抗５４に流れる電流ＩSを小さくすることで、ＭＯＳＦＥＴ５１のゲート・ソース間が効率よく充電され、ＭＯＳＦＥＴ５１のターンオン時間を短くすることができると考えた。
【００１２】
しかしながら、上述のＭＯＳＦＥＴのゲート駆動回路では、放電抵抗５４の抵抗値を大きく設定すると、発光ダイオード５５に電流ＩFが流れなくなったときに、光電発電素子アレイ５６に蓄積されていた電荷を放電する時間が長くなる可能性がある。そのため、ＭＯＳＦＥＴのゲート駆動回路では、発光ダイオード５５に電流ＩFが流れなくなったとき、トランジスタ５３がオンするまでの時間が長くなる可能性がある。よって、上述のＭＯＳＦＥＴのゲート駆動回路では、ＭＯＳＦＥＴ５１のゲート・ソース間に蓄積されていた電荷を放電する時間が長くなる可能性があり、ＭＯＳＦＥＴ５１がターンオフするのに時間がかかる可能性がある。
【００１３】
本発明は上記事由に鑑みて為されたものであり、その目的は、ノーマリオフ型のＭＯＳＦＥＴのターンオン時間およびターンオフ時間の短縮化を図ることが可能な半導体装置およびそれを用いた半導体リレーを提供することにある。
【課題を解決するための手段】
【００１４】
本発明の半導体装置は、複数のフォトダイオードが直列に接続されたフォトダイオードアレイと、ノーマリオフ型の第１ＭＯＳＦＥＴと、ノーマリオン型の第２ＭＯＳＦＥＴと、ｐｎｐ型のバイポーラトランジスタとを備え、前記第２ＭＯＳＦＥＴは、ゲート端子が前記フォトダイオードアレイのカソード側、ドレイン端子が前記フォトダイオードアレイのアノード側、ソース端子がインピーダンス素子を介して前記フォトダイオードアレイのカソード側とそれぞれ電気的に接続され、前記バイポーラトランジスタは、ベース端子が前記フォトダイオードアレイのアノード側と電気的に接続され、エミッタ端子が、前記第１ＭＯＳＦＥＴのゲート端子と電気的に接続され、且つ、ダイオードを介して前記フォトダイオードアレイのアノード側と電気的に接続されており、前記インピーダンス素子は、前記第２ＭＯＳＦＥＴのソース端子およびゲート端子の間の電路上に配置され、前記バイポーラトランジスタのコレクタ端子は、前記フォトダイオードアレイのカソード側と電気的に接続され、且つ、前記第１ＭＯＳＦＥＴのソース端子と電気的に接続されてなることを特徴とする。
【００１５】
この半導体装置において、前記インピーダンス素子は、前記第２ＭＯＳＦＥＴのゲート端子と、前記第２ＭＯＳＦＥＴのソース端子および前記バイポーラトランジスタのコレクタ端子の接続点との間の電路上に配置されてなることが好ましい。
【００１６】
本発明の半導体リレーは、発光素子と、前記半導体装置とを備えてなることを特徴とする。
【発明の効果】
【００１７】
本発明の半導体装置においては、ノーマリオフ型のＭＯＳＦＥＴのターンオン時間およびターンオフ時間の短縮化を図ることが可能となる。
【００１８】
本発明の半導体リレーにおいては、ノーマリオフ型のＭＯＳＦＥＴのターンオン時間およびターンオフ時間の短縮化を図ることが可能となる。
【図面の簡単な説明】
【００１９】
【図１】実施形態１の半導体装置を用いた半導体リレーの回路図である。
【図２】実施形態２の半導体装置を用いた半導体リレーの回路図である。
【図３】従来例のＭＯＳＦＥＴのゲート駆動回路の回路図である。
【発明を実施するための形態】
【００２０】
（実施形態１）
以下、本実施形態の半導体装置について、図１を参照しながら説明する。
【００２１】
本実施形態の半導体装置１０は、例えば、半導体リレー１１に用いられるものである。
【００２２】
半導体リレー１１は、発光素子１と、この発光素子１からの光を受光可能なフォトダイオード７を有する半導体装置１０と、一対の入力端子５ａ，５ｂと、一対の出力端子６ａ，６ｂとを備えている。
【００２３】
発光素子１としては、例えば、発光ダイオードを用いることができる。発光素子１のアノード側は、一対の入力端子５ａ，５ｂのうちの一方の入力端子５ａに接続されている。発光素子１のカソード側は、一対の入力端子５ａ，５ｂのうちの他方の入力端子５ｂに接続されている。
【００２４】
半導体装置１０は、複数のフォトダイオード７が直列に接続されたフォトダイオードアレイ２と、ノーマリオフ型の第１ＭＯＳＦＥＴ２１と、ノーマリオン型の第２ＭＯＳＦＥＴ２２と、ｐｎｐ型のバイポーラトランジスタ２３とを備えている。
【００２５】
フォトダイオードアレイ２は、発光素子１と対向して配置されている。これにより、フォトダイオードアレイ２は、発光素子１からの光を受光することが可能となる。
【００２６】
第１ＭＯＳＦＥＴ２１のドレイン端子は、一対の出力端子６ａ，６ｂのうちの一方の出力端子６ａに接続されている。第１ＭＯＳＦＥＴ２１のソース端子は、一対の出力端子６ａ，６ｂのうちの他方の出力端子６ｂに接続されている。第１ＭＯＳＦＥＴ２１のゲート端子は、ダイオードＤ１を介してフォトダイオードアレイ２のアノード側に接続されている。ダイオードＤ１のアノード側は、フォトダイオードアレイ２のアノード側に接続されている。ダイオードＤ１のカソード側は、第１ＭＯＳＦＥＴ２１のゲート端子に接続されている。なお、図１中の第１ＭＯＳＦＥＴ２１の図記号におけるダイオードは、寄生ダイオードを表している。
【００２７】
第２ＭＯＳＦＥＴ２２のドレイン端子は、フォトダイオードアレイ２のアノード側に接続されている。第２ＭＯＳＦＥＴ２２のソース端子は、インピーダンス素子８に接続されている。第２ＭＯＳＦＥＴ２２のゲート端子は、インピーダンス素子８とフォトダイオードアレイ２のカソード側との第１接続点Ｐ１に接続されている。
【００２８】
インピーダンス素子８としては、例えば、抵抗を用いることができる。この抵抗の一端は、第２ＭＯＳＦＥＴ２２のソース端子に接続されている。また、上記抵抗の他端は、第２ＭＯＳＦＥＴ２２のゲート端子およびフォトダイオードアレイ２のカソード側の第１接続点Ｐ１と、バイポーラトランジスタ２３のコレクタ端子との間の電路に接続されている。
【００２９】
バイポーラトランジスタ２３のベース端子は、第２ＭＯＳＦＥＴ２２のドレイン端子に接続されている。バイポーラトランジスタ２３のエミッタ端子は、第１ＭＯＳＦＥＴ２１のゲート端子に接続されている。バイポーラトランジスタ２３のコレクタ端子は、上記抵抗の他端に接続されている。また、バイポーラトランジスタ２３のコレクタ端子は、第１ＭＯＳＦＥＴ２１のソース端子に接続されている。なお、本実施形態では、インピーダンス素子８として、抵抗を用いているが、これに限らず、例えば、インダクタなどを用いてもよい。また、本実施形態の半導体装置１０は、第２ＭＯＳＦＥＴ２２、バイポーラトランジスタ２３、ダイオードＤ１およびインピーダンス素子８を有する充放電回路３を備えている。
【００３０】
ところで、本実施形態の半導体装置１０では、フォトダイオードアレイ２に光起電力Ｖ1が発生したとき、上記抵抗の両端電圧が、フォトダイオードアレイ２で発生する光起電力（フォトダイオードアレイ２の両端電圧）Ｖ1と略同じになる。
【００３１】
本実施形態の半導体装置１０では、第２ＭＯＳＦＥＴ２２の閾値電圧を、発光素子１が点灯状態におけるフォトダイオードアレイ２の両端電圧（フォトダイオードアレイ２で発生した光起電力）Ｖ1よりも小さく設定してある。これにより、半導体装置１０では、上記抵抗の両端電圧が、発光素子１が点灯状態におけるフォトダイオードアレイ２の両端電圧Ｖ1となる前に、第２ＭＯＳＦＥＴ２２を、オン状態からオフ状態にすることが可能となる。また、半導体装置１０では、例えば、フォトダイオードアレイ２で発生する光起電力Ｖ1が、従来例のＭＯＳＦＥＴのゲート駆動回路における光電発電素子アレイ５６で発生する起電力Ｖ0と同じである場合、従来例のＭＯＳＦＥＴのゲート駆動回路におけるＭＯＳＦＥＴ５１に比べて、第１ＭＯＳＦＥＴ２１を、早くターンオンすることが可能となる。
【００３２】
また、本実施形態の半導体装置１０では、上記抵抗の抵抗値をＲ、上記抵抗の両端電圧をＶR、上記抵抗に流れる電流をＩRとすると、ＩR＝ＶR／Ｒの関係式が成り立つ。これにより、半導体装置１０では、上記抵抗に流れる電流ＩRの大きさが、従来例のＭＯＳＦＥＴのゲート駆動回路における放電抵抗５４に流れる電流ＩSの大きさと同じである場合、従来例のＭＯＳＦＥＴのゲート駆動回路における放電抵抗５４に比べて、上記抵抗の抵抗値Ｒを小さくすることが可能となる。
【００３３】
以下、本実施形態の半導体装置１０の動作について、説明する。
【００３４】
半導体装置１０では、発光素子１が消灯状態から点灯状態になると、フォトダイオードアレイ２に光起電力Ｖ1が発生し、第２ＭＯＳＦＥＴ２２を介してインピーダンス素子８（上記抵抗）に、電流ＩRが流れる。なお、本実施形態では、フォトダイオードアレイ２に光起電力Ｖ1が発生したとき、バイポーラトランジスタ２３のエミッタ・ベース間が逆バイアスとなるので、バイポーラトランジスタ２３がオフ状態となる。
【００３５】
半導体装置１０では、上記抵抗の両端電圧が第２ＭＯＳＦＥＴ２２の閾値電圧以上である場合、第２ＭＯＳＦＥＴ２２が、オン状態からオフ状態となる。これにより、半導体装置１０では、フォトダイオードアレイ２で発生する光起電力Ｖ1を、第１ＭＯＳＦＥＴ２１のゲート・ソース間に、効率よく供給することが可能となり、第１ＭＯＳＦＥＴ２１のゲート・ソース間を早く充電することが可能となる。よって、半導体装置１０では、従来例のＭＯＳＦＥＴのゲート駆動回路におけるＭＯＳＦＥＴ５１に比べて、第１ＭＯＳＦＥＴ２１を、早くターンオンすることが可能となる。言い換えれば、半導体装置１０では、従来例のＭＯＳＦＥＴのゲート駆動回路におけるＭＯＳＦＥＴ５１に比べて、第１ＭＯＳＦＥＴ２１のターンオン時間の短縮化を図ることが可能となる。
【００３６】
ところで、本願発明者らは、充放電回路３が形成されたチップの中で、面積として上記抵抗の占める割合が大きく、上記抵抗の抵抗値Ｒを大きくすればするほど、チップサイズが大きくなり、コストアップする可能性があると考えた。
【００３７】
これに対して、本実施形態の半導体装置１０では、従来例のＭＯＳＦＥＴのゲート駆動回路における放電抵抗５４に比べて、上記抵抗の抵抗値Ｒを小さくすることができるので、従来例のＭＯＳＦＥＴのゲート駆動回路における充放電回路（ダイオード５２、トランジスタ５３および放電抵抗５４等）を１チップ化した比較例の半導体装置に比べて、充放電回路３が形成されたチップのサイズを大きくすることなく、第１ＭＯＳＦＥＴ２１のターンオン時間の短縮化を図ることが可能となる。
【００３８】
一方、半導体装置１０では、発光素子１が点灯状態から消灯状態となり、上記抵抗の両端電圧が第２ＭＯＳＦＥＴ２２の閾値電圧未満である場合、第２ＭＯＳＦＥＴ２２が、オフ状態からオン状態となる。また、半導体装置１０では、第２ＭＯＳＦＥＴ２２がオン状態になると、フォトダイオードアレイ２に蓄積されていた電荷が、第２ＭＯＳＦＥＴ２２とインピーダンス素子８を介して放電され、従来例のＭＯＳＦＥＴのゲート駆動回路における光電発電素子アレイ５６に比べて、フォトダイオードアレイ２の両端電圧Ｖ1を早く低下させることが可能となる。これにより、半導体装置１０では、バイポーラトランジスタ２３のエミッタ・ベース間が順バイアスとなり、バイポーラトランジスタ２３がオフ状態からオン状態となる。そして、半導体装置１０では、バイポーラトランジスタ２３がオン状態になると、第１ＭＯＳＦＥＴ２１のゲート・ソース間に蓄積されていた電荷が放電され、第１ＭＯＳＦＥＴ２１がターンオフする。したがって、半導体装置１０では、従来例のＭＯＳＦＥＴのゲート駆動回路におけるＭＯＳＦＥＴ５１に比べて、第１ＭＯＳＦＥＴ２１のゲート・ソース間に蓄積されていた電荷を早く放電することが可能となり、第１ＭＯＳＦＥＴ２１を、早くターンオフすることが可能となる。言い換えれば、半導体装置１０では、従来例のＭＯＳＦＥＴのゲート駆動回路におけるＭＯＳＦＥＴ５１に比べて、第１ＭＯＳＦＥＴ２１のターンオフ時間の短縮化を図ることが可能となる。
【００３９】
以上説明した半導体装置１０は、複数のフォトダイオード７が直列に接続されたフォトダイオードアレイ２と、ノーマリオフ型の第１ＭＯＳＦＥＴ２１と、ノーマリオン型の第２ＭＯＳＦＥＴ２２と、ｐｎｐ型のバイポーラトランジスタ２３とを備えている。また、第２ＭＯＳＦＥＴ２２は、ゲート端子がフォトダイオードアレイ２のカソード側、ドレイン端子がフォトダイオードアレイ２のアノード側、ソース端子がインピーダンス素子８を介してフォトダイオードアレイ２のカソード側とそれぞれ電気的に接続されている。また、バイポーラトランジスタ２３は、ベース端子がフォトダイオードアレイ２のアノード側と電気的に接続され、エミッタ端子が、第１ＭＯＳＦＥＴ２１のゲート端子と電気的に接続され、且つ、ダイオードＤ１を介してフォトダイオードアレイ２のアノード側と電気的に接続されている。また、半導体装置１０では、インピーダンス素子８が、第２ＭＯＳＦＥＴ２２のソース端子およびゲート端子の間の電路上に配置されている。そして、バイポーラトランジスタ２３のコレクタ端子は、フォトダイオードアレイ２のカソード側と電気的に接続され、且つ、第１ＭＯＳＦＥＴ２１のソース端子と電気的に接続されている。これにより、半導体装置１０では、従来例のＭＯＳＦＥＴのゲート駆動回路におけるＭＯＳＦＥＴ５１に比べて、ノーマリオフ型の第１ＭＯＳＦＥＴ２１のターンオン時間およびターンオフ時間の短縮化を図ることが可能となる。
【００４０】
また、本実施形態の半導体リレー１１は、発光素子１と、上述の半導体装置１０とを備えている。これにより、本実施形態の半導体リレー１１では、ノーマリオフ型の第１ＭＯＳＦＥＴ２１のターンオン時間およびターンオフ時間の短縮化を図ることが可能となる。
【００４１】
（実施形態２）
本実施形態の半導体装置１０の基本構成は、実施形態１と同じであり、図２に示すように、インピーダンス素子８が、第２ＭＯＳＦＥＴ２２のゲート端子と、第２ＭＯＳＦＥＴ２２のソース端子およびバイポーラトランジスタ２３のコレクタ端子の第２接続点Ｐ２との間の電路上に配置されている点が実施形態１と相違する。なお、本実施形態では、実施形態１と同様の構成要素には同一の符号を付して説明を適宜省略する。
【００４２】
インピーダンス素子８である上記抵抗の一端は、フォトダイオードアレイ２のカソード側に接続されている。上記抵抗の他端は、第２ＭＯＳＦＥＴ２２のソース端子およびバイポーラトランジスタ２３のコレクタ端子にそれぞれ接続されている。
【００４３】
したがって、本実施形態の半導体装置１０では、バイポーラトランジスタ２３のベース・コレクタ間の電路上に、第２ＭＯＳＦＥＴ２２のみを配置しているので、発光素子１が点灯状態から消灯状態になったとき、実施形態１に比べて、フォトダイオードアレイ２に蓄積されていた電荷を、より早く放電することが可能となる。これにより、本実施形態の半導体装置１０では、実施形態１に比べて、第１ＭＯＳＦＥＴ２１のゲート・ソース間に蓄積されていた電荷を、より早く放電することが可能となり、第１ＭＯＳＦＥＴ２１を、より早くターンオフすることが可能となる。言い換えれば、本実施形態の半導体装置１０では、実施形態１に比べて、第１ＭＯＳＦＥＴ２１のターンオフ時間をより短縮することが可能となる。
【００４４】
また、本実施形態の半導体リレー１１は、発光素子１と、上述の半導体装置１０とを備えている。これにより、本実施形態の半導体リレー１１では、ノーマリオフ型の第１ＭＯＳＦＥＴ２１のターンオン時間およびターンオフ時間の短縮化を図ることが可能となる。
【符号の説明】
【００４５】
１  発光素子
２  フォトダイオードアレイ
７  フォトダイオード
８  インピーダンス素子
１０  半導体装置
１１  半導体リレー
２１  第１ＭＯＳＦＥＴ
２２  第２ＭＯＳＦＥＴ
２３  バイポーラトランジスタ
Ｄ１  ダイオード
Ｐ２  第２接続点（接続点）
【図１】
2014140141.tif 000003
【図２】
2014140141.tif 000004
【図３】
2014140141.tif 000005