(57)【要約】【課題】電極の電流密度を緩和して大電流動作が可能となり、信頼性の高い高耐圧の化合物半導体装置を実現する。【解決手段】ＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、化合物半導体層２と、化合物半導体層２の上方に形成されたソース電極４及びドレイン電極５と、ソース電極４及びドレイン電極５のうち少なくとも一方の下部に配された、ソース電極４及びドレイン電極５よりも電気抵抗値の高い高抵抗層であるＡｌ−Ｓｉ−Ｎ層６を有して構成される。【選択図】図３
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【特許請求の範囲】
【請求項１】
化合物半導体層と、
前記化合物半導体層の上方に形成された一対の電極と、
前記一対の電極のうち少なくとも一方の電極の下部に配された、前記電極よりも電気抵抗値の高い高抵抗層と
を含むことを特徴とする化合物半導体装置。
【請求項２】
前記高抵抗層は、
ｘ＋ｙ＋ｚ＝１、且つ、０＜ｘ＜１
を満たすＡｌx−Ｓｉy−Ｎz化合物を含有することを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記高抵抗層は、前記下部のうち、他方の前記電極に近い電極端に局所的に設けられることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記高抵抗層は、Ａｌを８０％以上含有する部分を有することを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
【請求項５】
前記高抵抗層は、他方の前記電極に遠い電極端から他方の前記電極に近い電極端に向かうほど、Ａｌ含有率が８０％以上の所定値から漸減していることを特徴とする請求項１〜４のいずれか１項に記載の化合物半導体装置。
【請求項６】
化合物半導体層を形成する工程と、
前記化合物半導体層の上方に一対の電極を形成する工程と
を含み、
前記一対の電極のうち少なくとも一方の電極の下部に、前記電極よりも電気抵抗値の高い高抵抗層を形成することを特徴とする化合物半導体装置の製造方法。
【請求項７】
前記高抵抗層は、
ｘ＋ｙ＋ｚ＝１、且つ、０＜ｘ＜１
を満たすＡｌx−Ｓｉy−Ｎz化合物を含有することを特徴とする請求項６に記載の化合物半導体装置の製造方法。
【請求項８】
前記高抵抗層は、前記下部のうち、他方の前記電極に近い電極端に局所的に設けられることを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
【請求項９】
前記高抵抗層は、Ａｌを８０％以上含有する部分を有することを特徴とする請求項６〜８のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項１０】
前記高抵抗層は、他方の前記電極に遠い電極端から他方の前記電極に近い電極端に向かうほど、Ａｌ含有率が８０％以上から漸減していることを特徴とする請求項６〜９のいずれか１項に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
【０００３】
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２１０７５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、窒化物半導体を用いた半導体デバイスにおいて、更なる大電流動作を可能とすべく、ドレイン電極等のオーミック電極下の窒化物半導体層にイオン注入を施すことで、半導体層のオーミック電極との接触抵抗を低減する技術の研究が行われている。また、窒化物半導体のＡｌＧａＮ層のＡｌ組成比を上昇させ、動作電流を向上する技術の研究も行われている。
【０００６】
しかしながら、上記の双方の技術はいずれも、オーミック電極の電極端への電流密度の集中が不可避である。この電流密度の集中により、今後期待される大電流動作時における電極端への電流集中によりオーミック電極が破壊されるという懸念がある。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、電極の電流密度を緩和して大電流動作を可能とし、信頼性の高い高耐圧の化合物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
化合物半導体装置の一態様は、化合物半導体層と、前記化合物半導体層の上方に形成された一対の電極と、前記一対の電極のうち少なくとも一方の電極の下部に配された、前記電極よりも電気抵抗値の高い高抵抗層とを含む。
【０００９】
化合物半導体装置の製造方法の一態様は、化合物半導体層を形成する工程と、前記化合物半導体層の上方に一対の電極を形成する工程とを含み、前記一対の電極のうち少なくとも一方の電極の下部に、前記電極よりも電気抵抗値の高い高抵抗層を形成する。
【発明の効果】
【００１０】
上記の諸態様によれば、電極の電流密度を緩和して大電流動作が可能となり、信頼性の高い高耐圧の化合物半導体装置が実現する。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４】比較例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略断面図である。
【図５】比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、ソース電極を例に採って電流密度の分布を調べた結果を示す特性図である。
【図６】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、比較例との比較に基づき、ソース電極を例に採ってＡｌ含有率の分布及び電流密度の分布を調べた結果を示す特性図である。
【図７】第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図８】図７に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図９】第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、比較例との比較に基づき、ソース電極を例に採ってＡｌ含有率の分布及び電流密度の分布を調べた結果を示す特性図である。
【図１０】第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１１】図１０に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１２】第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１３】図１２に引き続き、第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１４】第５の実施形態による電源装置の概略構成を示す結線図である。
【図１５】第６の実施形態による高周波増幅器の概略構成を示す結線図である。
【発明を実施するための形態】
【００１２】
（第１の実施形態）
本実施形態では、化合物半導体装置として、窒化物半導体のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図３は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００１３】
先ず、図１（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、化合物半導体積層構造２を形成する。成長用基板としては、ＳｉＣ基板の代わりに、Ｓｉ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅを有して構成される。
【００１４】
電子走行層２ｂの電子供給層２ｄ（正確には中間層２ｃ）との界面近傍には、走行電子である２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層２ｂの化合物半導体（ここではＧａＮ）と電子供給層２ｄの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。
【００１５】
詳細には、ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
ＳｉＣ基板１上に、ＡｌＮを１００ｎｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）−ＧａＮを３μｍ程度の厚みに、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに、Ａｌ組成が例えば２０％程度のｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに、ｎ−ＧａＮを１０ｎｍ程度の厚みに順次成長する。これにより、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅが形成される。バッファ層２ａとしては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。
【００１６】
ＡｌＮの成長条件としては、原料ガスとしてトリメチルアルミニウム（ＴＭＡ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＧａＮの成長条件としては、原料ガスとしてトリメチルガリウム（ＴＭＧ）ガス及びＮＨ3ガスの混合ガスを用いる。ＡｌＧａＮの成長条件としては、原料ガスとしてＴＭＡガス、ＴＭＧガス、及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるＴＭＡガス、Ｇａ源であるＴＭＧガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ3ガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
【００１７】
電子供給層２ｄのｎ−ＡｌＧａＮ、キャップ層２ｅのｎ−ＧａＮを成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮ及びＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００１８】
続いて、素子分離構造を形成する。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２の少なくとも電子走行層２ｂに素子分離構造が形成される。素子分離構造により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
【００１９】
続いて、図１（ｂ）に示すように、シリコン窒化膜３を形成する。
詳細には、化合物半導体積層構造２上に、プラズマＣＶＤ法又はスパッタ法等により、シリコン窒化物（ＳｉＮ）を１０ｎｍ程度〜５０００ｎｍ程度、例えば１００ｎｍ程度の厚みに堆積する。これにより、シリコン窒化膜３が形成される。シリコン窒化膜３は、ＳｉＮ組成がＳｉ3Ｎ4よりもＳｉリッチの状態に形成されている。これにより、後述する熱処理により、シリコン窒化膜３のＳｉの拡散が促進される。具体的には、Ｓｉ3+xＮ4-xとして、０≦ｘ≦１の条件を満たすようにシリコン窒化膜３を形成する。このようにＳｉリッチの状態にシリコン窒化膜３を形成するには、成膜条件として、例えば成膜時に用いるソースガスであるＳｉＨ4／ＮＨ3の比率が１以上となるようにすれば良い。
【００２０】
続いて、図１（ｃ）に示すように、シリコン窒化膜３にソース電極及びドレイン電極の電極用リセス３ａ，３ｂを形成する。
詳細には、先ず、シリコン窒化膜３の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ソース電極の形成予定領域及びドレイン電極の形成予定領域に相当するシリコン窒化膜３の表面を露出する各開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００２１】
このレジストマスクを用いて、キャップ層２ｅの表面が露出するまで、シリコン窒化膜３の各電極形成予定領域をドライエッチングして除去する。これにより、シリコン窒化膜３には、キャップ層２ｅの表面のソース電極の形成予定領域を露出する電極用リセス３ａと、キャップ層２ｅの表面のドレイン電極の形成予定領域を露出する電極用リセス３ｂとが形成される。ドライエッチングには、例えばＳＦ6等のフッ素系のエッチングガスを用いる。このドライエッチングには、キャップ層２ｅに及ぼすエッチングダメージが可及的に小さいことが要求されるところ、フッ素系ガスを用いたドライエッチングは、キャップ層２ｅへのエッチングダメージが小さい。
レジストマスクは、酸素プラズマを用いたアッシング処理、又は所定の薬液を用いたウェット処理により除去される。
【００２２】
続いて、図２（ａ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、シリコン窒化膜３の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに電極用リセス３ａ，３ｂを露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
【００２３】
このレジストマスクを用いて、電極材料として、Ａｌを含有する導電材料、例えばＴｉ／Ａｌを、例えば蒸着法により、電極用リセス３ａ，３ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは３０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。以上により、電極用リセス３ａ，３ｂを電極材料の一部で埋め込むソース電極４及びドレイン電極５が形成される。ソース電極４及びドレイン電極５は、互いに対向する側面の一部でシリコン窒化膜３と接触している。
【００２４】
続いて、図２（ｂ）に示すように、ソース電極４及びドレイン電極５のオーミック特性を確立すると共に、Ａｌ−Ｓｉ−Ｎ層６を形成する。
詳細には、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜９００℃程度の温度、例えば５８０℃程度で熱処理する。これにより、ソース電極４及びドレイン電極５のＴｉ／Ａｌがキャップ層２ｅとオーミック接触し、オーミック特性が確立する。これと同時に、当該熱処理により、ソース電極４及びドレイン電極５とシリコン窒化膜３との接触部位において、ソース電極４及びドレイン電極５のＡｌとシリコン窒化膜３のＳｉ，Ｎとが相互拡散する。これにより、ソース電極４及びドレイン電極５の下部からシリコン窒化膜３の一部に亘ってＡｌ−Ｓｉ−Ｎ化合物を含有するＡｌ−Ｓｉ−Ｎ層６が形成される。
【００２５】
Ａｌ−Ｓｉ−Ｎ層６は、ソース電極４及びドレイン電極５の下部では、端部からシリコン窒化膜３との界面近傍に向かうにつれて、Ａｌ含有率が８０％以上、ここでは１００％程度から漸減してゆく。Ａｌ−Ｓｉ−Ｎ層６は、ソース電極４及びドレイン電極５よりも電気抵抗値の高い高抵抗層である。Ａｌ−Ｓｉ−Ｎ層６の含有するＡｌ−Ｓｉ−Ｎ化合物は、これをＡｌx−Ｓｉy−Ｎz化合物とすると、
ｘ＋ｙ＋ｚ＝１、且つ、０＜ｘ＜１
を満たし、更に、
０＜ｙ＜１、且つ、０＜ｚ＜１
を満たす化合物である。
【００２６】
続いて、図２（ｃ）に示すように、Ａｌ−Ｓｉ−Ｎ層６をソース電極４及びドレイン電極５の下部のみに残存させる。
詳細には、シリコン窒化膜３の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、ソース電極４とドレイン電極５との間の領域を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００２７】
このレジストマスクを用いて、キャップ層２ｅの表面が露出するまで、ソース電極４とドレイン電極５との間の領域に存するシリコン窒化膜３及びＡｌ−Ｓｉ−Ｎ層６の一部をドライエッチングして除去する。このＡｌ−Ｓｉ−Ｎ層６の一部は、ソース電極４及びドレイン電極５の互いに対向する側面を越えてＡｌ−Ｓｉ−Ｎが生成された、不要な部分である。ドライエッチングには、例えばＳＦ6等のフッ素系のエッチングガスを用いる。このエッチングにより、シリコン窒化膜３が除去されると共に、Ａｌ−Ｓｉ−Ｎ層６がソース電極４及びドレイン電極５の下部のみに残存する。残存したＡｌ−Ｓｉ−Ｎ層６は、当該下部のうち、他方の電極（ソース電極４であればドレイン電極５、ドレイン電極５であればソース電極４）に近い電極端に局所的に設けられる。
【００２８】
Ａｌ−Ｓｉ−Ｎ層６の化合物半導体積層構造２との接触面積は、ソース電極４（ドレイン電極５）の化合物半導体積層構造２との接触面積の例えば１／１００程度である。化合物半導体積層構造２の表面にソース電極４及びドレイン電極５が直接的に接触する部位では、コンタクト抵抗（ρｃ）は１０-6Ω・ｃｍ2程度であり、当該表面にＡｌ−Ｓｉ−Ｎ層６が接触する部位では、コンタクト抵抗は１０-6〜１０-1Ω・ｃｍ2程度である。
【００２９】
なお、Ａｌ−Ｓｉ−Ｎ層を、ソース電極４及びドレイン電極５の一方、例えばドレイン電極５の下部のみに残存させるようにしても良い。この場合、例えば、図１（ｃ）の工程でシリコン窒化膜３にソース電極４の電極用リセスを、電極用リセス３ｂよりも広く形成し、図２（ａ）の工程でソース電極４をシリコン窒化膜３から離間するように形成すれば良い。続く図２（ｂ）の工程では、Ａｌ−Ｓｉ−Ｎ層６がドレイン電極５側のみに形成されることになる。
【００３０】
続いて、図３（ａ）に示すように、ソース電極４とドレイン電極５との間の領域に保護絶縁膜７を形成する。
詳細には、化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、ソース電極４とドレイン電極５との間の領域を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００３１】
このレジストマスクを用いて、プラズマＣＶＤ法又はスパッタ法等により、シリコン窒化物（ＳｉＮ）を１０ｎｍ程度〜５０００ｎｍ程度、例えば１００ｎｍ程度の厚みに堆積する。リフトオフ法により、レジストマスク及びその上に堆積したＳｉＮを除去する。以上により、化合物半導体積層構造２上のソース電極４とドレイン電極５との間の領域に、保護絶縁膜７が形成される。
ＳｉＮは、化合物半導体積層構造２を覆うパッシベーション膜に用いることにより、電流コラプスを低減することができる。
【００３２】
続いて、図３（ｂ）に示すように、保護絶縁膜７にゲート電極の電極用リセス３ａ，３ｂを形成する。
詳細には、先ず、保護絶縁膜７の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ゲート電極の形成予定領域に相当する保護絶縁膜７の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００３３】
このレジストマスクを用いて、キャップ層２ｅの表面が露出するまで、保護絶縁膜７のゲート電極の形成予定領域をドライエッチングして除去する。これにより、保護絶縁膜７には、キャップ層２ｅの表面のゲート電極の形成予定領域を露出する電極用リセス７ａが形成される。ドライエッチングには、例えばＳＦ6等のフッ素系のエッチングガスを用いる。
レジストマスクは、酸素プラズマを用いたアッシング処理、又は所定の薬液を用いたウェット処理により除去される。
【００３４】
続いて、図３（ｃ）に示すように、ゲート電極８を形成する。
詳細には、先ず、保護絶縁膜７上にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに電極用リセス７ａを露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００３５】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、保護絶縁膜７の電極用リセス７ａを露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、下部が電極用リセス７ａ内を電極材料の一部で埋め込むゲート電極８が形成される。
【００３６】
しかる後、層間絶縁膜の形成、ソース電極４、ドレイン電極５、ゲート電極８と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００３７】
ここで、本実施形態の比較例について説明する。
比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、図４（ａ）に示すように、本実施形態と同様にＳｉＣ基板１、化合物半導体積層構造２を有する。化合物半導体積層構造２上にソース電極１０２、ドレイン電極１０３、ゲート電極１０４が形成され、化合物半導体積層構造２を覆うＳｉＮの保護絶縁膜１０１が形成されている。
【００３８】
比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ソース電極１０２からドレイン電極１０３に向かって電子走行層２ｂに２ＤＥＧの電子が走行する。この場合、図４（ｂ）に示すように、ドレイン電極１０３からソース電極１０２に向かって電流が流れ、ソース電極１０２の一端部及びドレイン電極１０３の一端部が電流密度の集中箇所となる。
【００３９】
比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、ソース電極を例に採って電流密度の分布を調べた。その結果を図５に示す。図５では、図４（ｂ）中の矢印Ｘで示すように、ソース電極１０２のＡｌ部分に水平面に平行にＸ軸が規定され、位置Ｘに対応した電流密度を示す。電流密度は、ソース電極１０２の左端から右端に向かうほど増加し、ソース電極１０２の右端が電流密度の集中箇所となることが確認される。
【００４０】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、図４（ａ）の比較例との比較に基づき、ソース電極を例に採ってＡｌ含有率の分布を調べた。その結果を図６（ａ）に示す。図６（ａ）では、図５と同様に、ソース電極のＡｌ部分に水平面に平行にＸ軸が規定され、位置Ｘに対応したＡｌ含有率を示す。比較例では、Ａｌ含有率はソース電極の全体で一様に略１００％である。これに対して本実施形態では、ソース電極のＡｌ−Ｓｉ−Ｎ層が存在しない部分ではＡｌ含有率は一様に略１００％であり、Ａｌ−Ｓｉ−Ｎ層では、シリコン窒化膜３との界面近傍に向かうにつれて、Ａｌ含有率が１００％程度から漸減してゆく。
【００４１】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、図４（ａ）の比較例との比較に基づき、ソース電極を例に採って電流密度の分布を調べた。その結果を図６（ｂ）に示す。図６（ｂ）では、図５と同様に、ソース電極のＡｌ部分に水平面に平行にＸ軸が規定され、位置Ｘに対応した電流密度を示す。比較例では、電流密度は、ソース電極の左端から右端に向かうほど大きくなり、ソース電極の一端部が電流密度の集中箇所となる。これに対して本実施形態では、電流密度は、ソース電極の左端から右端に向かうほど増加するが、ソース電極よりも高抵抗であるＡｌ−Ｓｉ−Ｎ層の位置で大きく低減し、再び増加する。Ａｌ−Ｓｉ−Ｎ層の位置で電流密度が低減することから、ソース電極の右端では、比較例の場合と比べて電流密度が大きく低下する。このように本実施形態では、ソース電極（及びドレイン電極）の一端部における電流密度が緩和される。
【００４２】
以上説明したように、本実施形態によれば、ソース電極４及びドレイン電極５の電流密度を緩和して大電流動作が可能となり、信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００４３】
（第２の実施形態）
本実施形態では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成及び製造方法を開示するが、Ａｌ−Ｓｉ−Ｎ層の態様が異なる点で第１の実施形態と相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図７及び図８は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【００４４】
本実施形態では、第１の実施形態と同様に、先ず図１（ａ）〜図２（ａ）の諸工程を経る。このとき、互いに対向する側面の一部でシリコン窒化膜３と接触するように、ソース電極４及びドレイン電極５が形成される。このときの様子を図７（ａ）に示す。
【００４５】
続いて、図７（ｂ）に示すように、ソース電極４及びドレイン電極５のオーミック特性を確立すると共に、Ａｌ−Ｓｉ−Ｎ層１１を形成する。
詳細には、ＳｉＣ基板１を、例えば窒素雰囲気中において、第１の実施形態でＡｌ−Ｓｉ−Ｎ層６を形成する場合よりも高い９００℃〜１２００℃程度の温度、例えば９００℃程度で熱処理する。これにより、ソース電極４及びドレイン電極５のＴｉ／Ａｌが電子供給層２ｄとオーミック接触し、オーミック特性が確立する。これと同時に、当該熱処理により、ソース電極４及びドレイン電極５とシリコン窒化膜３との接触部位において、ソース電極４及びドレイン電極５のＡｌとシリコン窒化膜３のＳｉ，Ｎとが相互拡散する。これにより、ソース電極４及びドレイン電極５の下部からシリコン窒化膜３の一部に亘ってＡｌ−Ｓｉ−Ｎ化合物を含有するＡｌ−Ｓｉ−Ｎ層１１が形成される。本実施形態では、第１の実施形態の場合よりも高温で熱処理するため、Ａｌ−Ｓｉ−Ｎ層１１におけるＡｌ，Ｓｉ，Ｎの相互拡散の分布が第１の実施形態のＡｌ−Ｓｉ−Ｎ層６よりも広い。
【００４６】
Ａｌ−Ｓｉ−Ｎ層１１は、ソース電極４及びドレイン電極５の下部では、端部からシリコン窒化膜３との界面近傍に向かうにつれて、Ａｌ含有率が８０％以上、ここでは１００％程度から漸減してゆく。Ａｌ−Ｓｉ−Ｎ層１１は、ソース電極４及びドレイン電極５よりも電気抵抗値の高い高抵抗層である。Ａｌ−Ｓｉ−Ｎ層１１の含有するＡｌ−Ｓｉ−Ｎ化合物は、これをＡｌx−Ｓｉy−Ｎz化合物とすると、
ｘ＋ｙ＋ｚ＝１、且つ、０＜ｘ＜１
を満たし、更に、
０＜ｙ＜１、且つ、０＜ｚ＜１
を満たす化合物である。
【００４７】
続いて、図７（ｃ）に示すように、Ａｌ−Ｓｉ−Ｎ層６をソース電極４及びドレイン電極５の下部のみに残存させる。
詳細には、シリコン窒化膜３の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、ソース電極４とドレイン電極５との間の領域を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００４８】
このレジストマスクを用いて、キャップ層２ｅの表面が露出するまで、ソース電極４とドレイン電極５との間の領域に存するシリコン窒化膜３及びＡｌ−Ｓｉ−Ｎ層１１の一部をドライエッチングして除去する。このＡｌ−Ｓｉ−Ｎ層１１の一部は、ソース電極４及びドレイン電極５の互いに対向する側面を越えてＡｌ−Ｓｉ−Ｎが生成された、不要な部分である。ドライエッチングには、例えばＳＦ6等のフッ素系のエッチングガスを用いる。このエッチングにより、シリコン窒化膜３が除去されると共に、Ａｌ−Ｓｉ−Ｎ層１１がソース電極４及びドレイン電極５の下部のみに残存する。残存したＡｌ−Ｓｉ−Ｎ層１１は、当該下部のうち、他方の電極（ソース電極４であればドレイン電極５、ドレイン電極５であればソース電極４）に近い電極端に局所的に設けられる。
【００４９】
Ａｌ−Ｓｉ−Ｎ層１１の化合物半導体積層構造２との接触面積は、ソース電極４（ドレイン電極５）の化合物半導体積層構造２との接触面積の例えば１／１００程度である。化合物半導体積層構造２の表面にソース電極４及びドレイン電極５が直接的に接触する部位では、コンタクト抵抗は１０-6Ω・ｃｍ2程度であり、当該表面にＡｌ−Ｓｉ−Ｎ層１１が接触する部位では、コンタクト抵抗は１０-6〜１０-1Ω・ｃｍ2程度である。
【００５０】
なお、Ａｌ−Ｓｉ−Ｎ層を、ソース電極４及びドレイン電極５の一方、例えばドレイン電極５の下部のみに残存させるようにしても良い。この場合、例えば、図１（ｃ）の工程でシリコン窒化膜３にソース電極４の電極用リセスを、電極用リセス３ｂよりも広く形成し、図２（ａ）の工程でソース電極４をシリコン窒化膜３から離間するように形成すれば良い。続く図２（ｂ）の工程では、Ａｌ−Ｓｉ−Ｎ層１１がドレイン電極５側のみに形成されることになる。
【００５１】
続いて、図７（ａ）に示すように、ソース電極４とドレイン電極５との間の領域に保護絶縁膜７を形成する。
詳細には、化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、ソース電極４とドレイン電極５との間の領域を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００５２】
このレジストマスクを用いて、プラズマＣＶＤ法又はスパッタ法等により、ＳｉＮを１０ｎｍ程度〜５０００ｎｍ程度、例えば１００ｎｍ程度の厚みに堆積する。リフトオフ法により、レジストマスク及びその上に堆積したＳｉＮを除去する。以上により、化合物半導体積層構造２上のソース電極４とドレイン電極５との間の領域に、保護絶縁膜７が形成される。
【００５３】
続いて、図８（ｂ）に示すように、保護絶縁膜７にゲート電極の電極用リセス３ａ，３ｂを形成する。
詳細には、先ず、保護絶縁膜７の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ゲート電極の形成予定領域に相当する保護絶縁膜７の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００５４】
このレジストマスクを用いて、キャップ層２ｅの表面が露出するまで、保護絶縁膜７のゲート電極の形成予定領域をドライエッチングして除去する。これにより、保護絶縁膜７には、キャップ層２ｅの表面のゲート電極の形成予定領域を露出する電極用リセス７ａが形成される。ドライエッチングには、例えばＳＦ6等のフッ素系のエッチングガスを用いる。
レジストマスクは、酸素プラズマを用いたアッシング処理、又は所定の薬液を用いたウェット処理により除去される。
【００５５】
続いて、図８（ｃ）に示すように、ゲート電極８を形成する。
詳細には、先ず、保護絶縁膜７上にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに電極用リセス７ａを露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００５６】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、保護絶縁膜７の電極用リセス７ａを露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、下部が電極用リセス７ａ内を電極材料の一部で埋め込むゲート電極８が形成される。
【００５７】
しかる後、層間絶縁膜の形成、ソース電極４、ドレイン電極５、ゲート電極８と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００５８】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、図４（ａ）の比較例との比較に基づき、ソース電極を例に採ってＡｌ含有率の分布を調べた。その結果を図９（ａ）に示す。図９（ａ）では、図５と同様に、ソース電極のＡｌ部分に水平面に平行にＸ軸が規定され、位置Ｘに対応したＡｌ含有率を示す。比較例では、Ａｌ含有率はソース電極の全体で一様に略１００％である。これに対して本実施形態では、ソース電極の左端から右端に向かうほど、Ａｌ含有率が略１００％から漸減してゆく。
【００５９】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、図４（ａ）の比較例との比較に基づき、ソース電極を例に採って電流密度の分布を調べた。その結果を図９（ｂ）に示す。図９（ｂ）では、図５と同様に、ソース電極のＡｌ部分に水平面に平行にＸ軸が規定され、位置Ｘに対応した電流密度を示す。比較例では、電流密度は、ソース電極の左端から右端に向かうほど大きくなり、ソース電極の一端部が電流密度の集中箇所となる。これに対して本実施形態では、電流密度は、ソース電極の左端から右端に向かうにつれて徐々に増加するが、ソース電極よりも高抵抗であるＡｌ−Ｓｉ−Ｎ層の位置で大きく低減し、再び増加する。Ａｌ−Ｓｉ−Ｎ層の位置で電流密度が低減することから、ソース電極の右端では、比較例の場合と比べて電流密度が大きく低下する。このように本実施形態では、ソース電極（及びドレイン電極）の一端部における電流密度が緩和される。
【００６０】
以上説明したように、本実施形態によれば、ソース電極４及びドレイン電極５の電流密度を緩和して大電流動作が可能となり、信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００６１】
（第３の実施形態）
本実施形態では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成及び製造方法を開示するが、高抵抗層の態様が異なる点で第１の実施形態と相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図１０及び図１１は、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【００６２】
本実施形態では、第１の実施形態と同様に、先ず図１（ａ）の工程を実行する。このとき、ＳｉＣ基板１上に、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅを有する化合物半導体積層構造２が形成される。このときの様子を図１０（ａ）に示す。
【００６３】
続いて、図１０（ｂ）に示すように、Ａｌ−Ｓｉ層１２を形成する。
詳細には、化合物半導体積層構造２上に、スパッタ法等により、アルミニウムシリサイド（Ａｌ−Ｓｉ）を１ｎｍ程度〜１００ｎｍ程度、例えば２ｎｍ程度の厚みに堆積する。これにより、Ａｌ−Ｓｉ層１２が形成される。
【００６４】
Ａｌ−Ｓｉ層１２は、後述するソース電極及びドレイン電極よりも電気抵抗値の高い高抵抗層である。Ａｌ−Ｓｉ層１２の含有するＡｌ−Ｓｉ化合物は、これをＡｌx−Ｓｉy−Ｎz化合物とすると、
ｘ＋ｙ＋ｚ＝１、且つ、０＜ｘ＜１
を満たし、更に、
０＜ｙ＜１、且つ、ｚ＝０
を満たす化合物である。
【００６５】
続いて、図１０（ｃ）に示すように、Ａｌ−Ｓｉ層１２を加工する。
詳細には、先ず、Ａｌ−Ｓｉ層１２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、ソース電極の形成予定領域内及びドレイン電極の形成予定領域内に相当するＡｌ−Ｓｉ層１２の表面を覆うレジストマスクが形成される。
【００６６】
このレジストマスクを用いて、キャップ層２ｅの表面が露出するまで、Ａｌ−Ｓｉ層１２の各電極形成予定領域内の部位をドライエッチングして除去する。ドライエッチングには、例えばＳＦ6等のフッ素系のエッチングガスを用いる。これにより、キャップ層２ｅ上におけるソース電極の形成予定領域内及びドレイン電極の形成予定領域内にＡｌ−Ｓｉ層１２が残存する。ソース電極の形成予定領域内に残存したＡｌ−Ｓｉ層１２をＡｌ−Ｓｉ層１２ａ、ドレイン電極の形成予定領域内に残存したＡｌ−Ｓｉ層１２をＡｌ−Ｓｉ層１２ｂとする。
レジストマスクは、酸素プラズマを用いたアッシング処理、又は所定の薬液を用いたウェット処理により除去される。
【００６７】
続いて、図１１（ａ）に示すように、ソース電極１３及びドレイン電極１４を形成する。
詳細には、化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストにＡｌ−Ｓｉ層１２ａ，１２ｂを包含する領域を露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
【００６８】
このレジストマスクを用いて、電極材料として、Ａｌを含有する導電材料、例えばＴｉ／Ａｌを、例えば蒸着法により、Ａｌ−Ｓｉ層１２ａ，１２ｂを包含する領域を露出させる開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは３０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。以上により、化合物半導体積層構造２上に、Ａｌ−Ｓｉ層１２ａを下部に包含するソース電極１３と、Ａｌ−Ｓｉ層１２ｂを下部に包含するドレイン電極１４とが形成される。ソース電極１３及びドレイン電極１４は、互いに対向する側面において、Ａｌ−Ｓｉ層１２ａ，１２ｂの一端が露出するように、各電極端に局所的に設けられる。Ａｌ−Ｓｉ層１２ａ，１２ｂは、ソース電極１３及びドレイン電極１４よりも電気抵抗値の高い高抵抗層である。
【００６９】
続いて、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば５５０℃程度で熱処理する。これにより、ソース電極１３及びドレイン電極１４のＴｉ／Ａｌがキャップ層２ｅとオーミック接触し、オーミック特性が確立する。
【００７０】
続いて、図１１（ｂ）に示すように、ソース電極１３とドレイン電極１４との間の領域に保護絶縁膜１５を形成する。
詳細には、化合物半導体積層構造２上に、プラズマＣＶＤ法又はスパッタ法等により、ＳｉＮを１０ｎｍ程度〜５０００ｎｍ程度、例えば１００ｎｍ程度の厚みに堆積する。そして、リソグラフィー及びドライエッチング等により、ソース電極１３及びドレイン電極１４上に成膜されたＳｉＮを除去する。リソグラフィーに用いたレジストマスクは、酸素プラズマを用いたアッシング処理、又は所定の薬液を用いたウェット処理により除去される。以上により、化合物半導体積層構造２上のソース電極１３とドレイン電極１４との間の領域に、保護絶縁膜１５が形成される。
【００７１】
続いて、図１１（ｃ）に示すように、ゲート電極１６を形成する。
詳細には、先ず、保護絶縁膜１５の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ゲート電極の形成予定領域に相当する保護絶縁膜１５の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００７２】
このレジストマスクを用いて、キャップ層２ｅの表面が露出するまで、保護絶縁膜１５のゲート電極の形成予定領域をドライエッチングして除去する。これにより、保護絶縁膜１５には、キャップ層２ｅの表面のゲート電極の形成予定領域を露出する電極用リセス１５ａが形成される。ドライエッチングには、例えばＳＦ6等のフッ素系のエッチングガスを用いる。
レジストマスクは、酸素プラズマを用いたアッシング処理、又は所定の薬液を用いたウェット処理により除去される。
【００７３】
次に、保護絶縁膜１５上にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに電極用リセス１５ａを露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００７４】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、保護絶縁膜１５の電極用リセス１５ａを露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、下部が電極用リセス１５ａ内を電極材料の一部で埋め込むゲート電極１６が形成される。
【００７５】
しかる後、層間絶縁膜の形成、ソース電極１３、ドレイン電極１４、ゲート電極１６と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００７６】
以上説明したように、本実施形態によれば、ソース電極１３及びドレイン電極１４の電流密度を緩和して大電流動作が可能となり、信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００７７】
（第４の実施形態）
本実施形態では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成及び製造方法を開示するが、高抵抗層の態様が異なる点で第１の実施形態と相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図１２及び図１３は、第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【００７８】
本実施形態では、第１の実施形態と同様に、先ず図１（ａ）の工程を実行する。このとき、ＳｉＣ基板１上に、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅを有する化合物半導体積層構造２が形成される。このときの様子を図１２（ａ）に示す。
【００７９】
続いて、図１２（ｂ）に示すように、Ａｌ−Ｎ層１７を形成する。
詳細には、化合物半導体積層構造２上に、スパッタ法等により、アルミニウムナイトライド（Ａｌ−Ｎ）を１ｎｍ程度〜１００ｎｍ程度、例えば３ｎｍ程度の厚みに堆積する。これにより、Ａｌ−Ｎ層１７が形成される。
【００８０】
Ａｌ−Ｎ層１７は、後述するソース電極及びドレイン電極よりも電気抵抗値の高い高抵抗層である。Ａｌ−Ｎ層１７の含有するＡｌ−Ｎ化合物は、これをＡｌx−Ｓｉy−Ｎz化合物とすると、
ｘ＋ｙ＋ｚ＝１、且つ、０＜ｘ＜１
を満たし、更に、
ｙ＝０、且つ０＜ｚ＜１
を満たす化合物である。
【００８１】
続いて、図１２（ｃ）に示すように、Ａｌ−Ｎ層１７を加工する。
詳細には、先ず、Ａｌ−Ｎ層１７の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、ソース電極の形成予定領域内及びドレイン電極の形成予定領域内に相当するＡｌ−Ｎ層１７の表面を覆うレジストマスクが形成される。
【００８２】
このレジストマスクを用いて、キャップ層２ｅの表面が露出するまで、Ａｌ−Ｎ層１７の各電極形成予定領域内の部位をドライエッチングして除去する。ドライエッチングには、例えばＳＦ6等のフッ素系のエッチングガスを用いる。これにより、キャップ層２ｅ上におけるソース電極の形成予定領域内及びドレイン電極の形成予定領域内にＡｌ−Ｎ層１７が残存する。ソース電極の形成予定領域内に残存したＡｌ−Ｎ層１７をＡｌ−Ｎ層１７ａ、ドレイン電極の形成予定領域内に残存したＡｌ−Ｎ層１７をＡｌ−Ｎ層１７ｂとする。
レジストマスクは、酸素プラズマを用いたアッシング処理、又は所定の薬液を用いたウェット処理により除去される。
【００８３】
続いて、図１３（ａ）に示すように、ソース電極１３及びドレイン電極１４を形成する。
詳細には、化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストにＡｌ−Ｎ層１７ａ，１７ｂを包含する領域を露出する各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
【００８４】
このレジストマスクを用いて、電極材料として、Ａｌを含有する導電材料、例えばＴｉ／Ａｌを、例えば蒸着法により、Ａｌ−Ｎ層１７ａ，１７ｂを包含する領域を露出させる開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは３０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。以上により、化合物半導体積層構造２上に、Ａｌ−Ｎ層１７ａを下部に包含するソース電極１３と、Ａｌ−Ｎ層１７ｂを下部に包含するドレイン電極１４とが形成される。ソース電極１３及びドレイン電極１４は、互いに対向する側面において、Ａｌ−Ｎ層１７ａ，１７ｂの一端が露出するように、各電極端に局所的に設けられる。Ａｌ−Ｎ層１７ａ，１７ｂは、ソース電極１３及びドレイン電極１４よりも電気抵抗値の高い高抵抗層である。
【００８５】
続いて、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば５５０℃程度で熱処理する。これにより、ソース電極１３及びドレイン電極１４のＴｉ／Ａｌがキャップ層２ｅとオーミック接触し、オーミック特性が確立する。
【００８６】
続いて、図１３（ｂ）に示すように、ソース電極１３とドレイン電極１４との間の領域に保護絶縁膜１５を形成する。
詳細には、化合物半導体積層構造２上に、プラズマＣＶＤ法又はスパッタ法等により、ＳｉＮを１０ｎｍ程度〜５０００ｎｍ程度、例えば１００ｎｍ程度の厚みに堆積する。そして、リソグラフィー及びドライエッチング等により、ソース電極１３及びドレイン電極１４上に成膜されたＳｉＮを除去する。リソグラフィーに用いたレジストマスクは、酸素プラズマを用いたアッシング処理、又は所定の薬液を用いたウェット処理により除去される。以上により、化合物半導体積層構造２上のソース電極１３とドレイン電極１４との間の領域に、保護絶縁膜１５が形成される。
【００８７】
続いて、図１３（ｃ）に示すように、ゲート電極１６を形成する。
詳細には、先ず、保護絶縁膜１５の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ゲート電極の形成予定領域に相当する保護絶縁膜１５の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００８８】
このレジストマスクを用いて、キャップ層２ｅの表面が露出するまで、保護絶縁膜１５のゲート電極の形成予定領域をドライエッチングして除去する。これにより、保護絶縁膜１５には、キャップ層２ｅの表面のゲート電極の形成予定領域を露出する電極用リセス１５ａが形成される。ドライエッチングには、例えばＳＦ6等のフッ素系のエッチングガスを用いる。
レジストマスクは、酸素プラズマを用いたアッシング処理、又は所定の薬液を用いたウェット処理により除去される。
【００８９】
次に、保護絶縁膜１５上にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに電極用リセス１５ａを露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００９０】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、保護絶縁膜１５の電極用リセス１５ａを露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、下部が電極用リセス１５ａ内を電極材料の一部で埋め込むゲート電極１６が形成される。
【００９１】
しかる後、層間絶縁膜の形成、ソース電極１３、ドレイン電極１４、ゲート電極１６と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００９２】
以上説明したように、本実施形態によれば、ソース電極１３及びドレイン電極１４の電流密度を緩和して大電流動作が可能となり、信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（第５の実施形態）
本実施形態では、第１〜第４の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した電源装置を開示する。
図１４は、第５の実施形態による電源装置の概略構成を示す結線図である。
【００９３】
本実施形態による電源装置は、高圧の一次側回路２１及び低圧の二次側回路２２と、一次側回路２１と二次側回路２２との間に配設されるトランス２３とを備えて構成される。
一次側回路２１は、交流電源２４と、いわゆるブリッジ整流回路２５と、複数（ここでは４つ）のスイッチング素子２６ａ，２６ｂ，２６ｃ，２６ｄとを備えて構成される。また、ブリッジ整流回路２５は、スイッチング素子２６ｅを有している。
二次側回路２２は、複数（ここでは３つ）のスイッチング素子２７ａ，２７ｂ，２７ｃを備えて構成される。
【００９４】
本実施形態では、一次側回路２１のスイッチング素子２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅが、第１〜第４の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路２２のスイッチング素子２７ａ，２７ｂ，２７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
【００９５】
本実施形態では、ソース電極及びドレイン電極の電流密度を緩和して大電流動作が可能となり、信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、電源回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
【００９６】
（第６の実施形態）
本実施形態では、第１〜第４の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した高周波増幅器を開示する。
図１５は、第６の実施形態による高周波増幅器の概略構成を示す結線図である。
【００９７】
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路３１と、ミキサー３２ａ，３２ｂと、パワーアンプ３３とを備えて構成される。
ディジタル・プレディストーション回路３１は、入力信号の非線形歪みを補償するものである。ミキサー３２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ３３は、交流信号とミキシングされた入力信号を増幅するものであり、第１〜第４の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１５では、例えばスイッチの切り替えにより、出力側の信号をミキサー３２ｂで交流信号とミキシングしてディジタル・プレディストーション回路３１に送出できる構成とされている。
【００９８】
本実施形態では、ソース電極及びドレイン電極の電流密度を緩和して大電流動作が可能となり、信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
【００９９】
（他の実施形態）
第１〜第６の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
【０１００】
・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第５の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、キャップ層がｎ−ＧａＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
【０１０１】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、ソース電極及びドレイン電極の電流密度を緩和して大電流動作が可能となり、信頼性の高い高耐圧のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
【０１０２】
・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１〜第６の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、キャップ層がｎ−ＧａＮで形成される。
【０１０３】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、ソース電極及びドレイン電極の電流密度を緩和して大電流動作が可能となり、信頼性の高い高耐圧のＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【０１０４】
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
【０１０５】
（付記１）化合物半導体層と、
前記化合物半導体層の上方に形成された一対の電極と、
前記一対の電極のうち少なくとも一方の電極の下部に配された、前記電極よりも電気抵抗値の高い高抵抗層と
を含むことを特徴とする化合物半導体装置。
【０１０６】
（付記２）前記高抵抗層は、
ｘ＋ｙ＋ｚ＝１、且つ、０＜ｘ＜１
を満たすＡｌx−Ｓｉy−Ｎz化合物を含有することを特徴とする付記１に記載の化合物半導体装置。
【０１０７】
（付記３）前記高抵抗層は、前記下部のうち、他方の前記電極に近い電極端に局所的に設けられることを特徴とする付記１又は２に記載の化合物半導体装置。
【０１０８】
（付記４）前記高抵抗層は、Ａｌを８０％以上含有する部分を有することを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
【０１０９】
（付記５）前記高抵抗層は、他方の前記電極に遠い電極端から他方の前記電極に近い電極端に向かうほど、Ａｌ含有率が８０％以上の所定値から漸減していることを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
【０１１０】
（付記６）化合物半導体層を形成する工程と、
前記化合物半導体層の上方に一対の電極を形成する工程と
を含み、
前記一対の電極のうち少なくとも一方の電極の下部に、前記電極よりも電気抵抗値の高い高抵抗層を形成することを特徴とする化合物半導体装置の製造方法。
【０１１１】
（付記７）前記高抵抗層は、
ｘ＋ｙ＋ｚ＝１、且つ、０＜ｘ＜１
を満たすＡｌx−Ｓｉy−Ｎz化合物を含有することを特徴とする付記６に記載の化合物半導体装置の製造方法。
【０１１２】
（付記８）前記高抵抗層は、前記下部のうち、他方の前記電極に近い電極端に局所的に設けられることを特徴とする付記６又は７に記載の化合物半導体装置の製造方法。
【０１１３】
（付記９）前記高抵抗層は、Ａｌを８０％以上含有する部分を有することを特徴とする付記６〜８のいずれか１項に記載の化合物半導体装置の製造方法。
【０１１４】
（付記１０）前記高抵抗層は、他方の前記電極に遠い電極端から他方の前記電極に近い電極端に向かうほど、Ａｌ含有率が８０％以上から漸減していることを特徴とする付記６〜９のいずれか１項に記載の化合物半導体装置の製造方法。
【０１１５】
（付記１１）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
前記化合物半導体層の上方に形成された一対の電極と、
前記一対の電極のうち少なくとも一方の電極の下部に配された、前記電極よりも電気抵抗値の高い高抵抗層と
を含むことを特徴とする電源回路。
【０１１６】
（付記１２）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
前記化合物半導体層の上方に形成された一対の電極と、
前記一対の電極のうち少なくとも一方の電極の下部に配された、前記電極よりも電気抵抗値の高い高抵抗層と
を含むことを特徴とする高周波増幅器。
【符号の説明】
【０１１７】
１  ＳｉＣ基板
２  化合物半導体積層構造
２ａ  バッファ層
２ｂ  電子走行層
２ｃ  中間層
２ｄ  電子供給層
２ｅ  キャップ層
３，  シリコン窒化膜
３ａ，３ｂ，７ａ  電極用リセス
４，１３，１０２  ソース電極
５，１４，１０３  ドレイン電極
６，１１  Ａｌ−Ｓｉ−Ｎ層
７，１５，１０１  保護絶縁膜
８，１６，１０４  ゲート電極
１２，１２ａ，１２ｂ  Ａｌ−Ｓｉ層
１７，１７ａ，１７ｂ  Ａｌ−Ｎ層
２１  一次側回路
２２  二次側回路
２３  トランス
２４  交流電源
２５  ブリッジ整流回路
２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，２７ａ，２７ｂ，２７ｃ  スイッチング素子
３１  ディジタル・プレディストーション回路
３２ａ，３２ｂ  ミキサー
３３  パワーアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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