(57)【要約】【課題】クランピング回路、それを含む半導体装置及び半導体装置のクランピング方法 を提供する。【解決手段】クランピング回路、それを含む半導体装置及び半導体装置のクランピング方法に係り、該半導体装置は、ゲート及び第１電極を含み、第１電極は、第１パッドに連結され、ゲートと第１電極との間に寄生キャパシタンスが形成される第１高電圧トランジスタ；及び第１高電圧トランジスタのゲートに連結され、ＥＳＤイベントによる第１高電圧トランジスタのゲート電圧レベルの変動を感知し、感知結果により、第１高電圧トランジスタのゲート電圧をクランピングするクランピング回路；を具備することを特徴とする。【選択図】      図１
2014072532.tif 000002
【特許請求の範囲】
【請求項１】
ゲート及び第１電極を含み、前記第１電極は、第１パッドに連結される第１高電圧トランジスタと、
前記第１高電圧トランジスタのゲートに連結され、ＥＳＤイベントによる前記第１高電圧トランジスタのゲート電圧レベルの変動を感知し、感知結果により、前記第１高電圧トランジスタのゲート電圧をクランピングするクランピング回路と、を具備することを特徴とする半導体装置。
【請求項２】
前記第１高電圧トランジスタは、パワーの伝達を制御するパワースイッチであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１高電圧トランジスタは、第２電極が接地電圧に連結されるＬＤＭＯＳ（lateral diffused metal-oxide semiconductor）トランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記クランピング回路は、
前記第１高電圧トランジスタのゲート電圧レベルの上昇に応答してそのレベルが変動されるトリガリング電圧を生成するトリガリング回路と、
前記トリガリング電圧に応答し、前記第１高電圧トランジスタのゲートと接地電圧との連結を制御するクランピング・トランジスタと、を含むことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記トリガリング回路は、
前記第１高電圧トランジスタのゲートと、前記クランピング・トランジスタのゲートとの間に連結され、前記トリガリング電圧をプルアップするプルアップ部と、
前記プルアップ部と接地電圧との間に連結され、前記トリガリング電圧をプルダウンするプルダウン部と、を含むことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記プルアップ部は、
前記第１高電圧トランジスタのゲートの第１電圧がソースに提供され、第２電圧を提供する第１ノードがゲートに連結されるＭＯＳ（metal-oxide semiconductor）トランジスタを含み、
前記ＭＯＳトランジスタのバルクは、前記第２電圧に電気的に連結されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１高電圧トランジスタのゲートと、前記第１ノードとの間に寄生ダイオード成分が含まれることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記トランジスタ部の駆動を制御するための少なくとも１つの回路を含み、その内部の１つのノードの電圧が、前記クランピング回路の動作電圧として提供される駆動回路をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項９】
第２高電圧トランジスタをさらに含み、
前記クランピング回路は、前記第１高電圧トランジスタのゲート、及び第２高電圧トランジスタのゲートに共通して連結されることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
ＬＤＭＯＳ（lateral diffused metal-oxide semiconductor）トランジスタのゲートに連結され、
ＥＳＤ（electrostatic discharge）による前記ＬＤＭＯＳトランジスタのゲートのポテンシャル変動を感知して制御信号を出力するＥＳＤ感知部と、
前記ＬＤＭＯＳトランジスタのゲートに連結され、ゲートを介して、前記制御信号を受信し、前記制御信号に応答し、前記ＬＤＭＯＳトランジスタのゲート電圧をクランピングするクランピング・トランジスタと、を具備することを特徴とするクランピング回路。
【請求項１１】
前記ＥＳＤ感知部は、
第１電極が、前記ＬＤＭＯＳトランジスタのゲートに連結され、第２電極が、前記クランピング・トランジスタのゲートに連結され、前記ＬＤＭＯＳトランジスタのゲートの電圧をスイッチングし、前記制御信号を生成する第１ ＭＯＳ（metal-oxide semiconductor）トランジスタを含むことを特徴とする請求項１０に記載のクランピング回路。
【請求項１２】
前記第１ ＭＯＳトランジスタは、
前記第１電極を介して、前記ＬＤＭＯＳトランジスタのゲートの第１電圧を受信し、ゲート電極を介して第２電圧を受信し、前記第１電圧及び第２電圧の電圧差によってターンオンされることを特徴とする請求項１１に記載のクランピング回路。
【請求項１３】
前記第１ ＭＯＳトランジスタのバルクは、前記第２電圧に電気的に連結されることを特徴とする請求項１２に記載のクランピング回路。
【請求項１４】
前記ＥＳＤ発生時、前記第１ ＭＯＳトランジスタは、ＭＯＳチャネルを介した第１経路、及び寄生バイポーラ成分を介した第２経路を介して、前記制御信号を生成することを特徴とする請求項１３に記載のクランピング回路。
【請求項１５】
前記ＬＤＭＯＳトランジスタのゲートと、前記第２電圧を提供するノードとの間には、寄生ダイオード成分が形成され、
前記ＥＳＤ初期区間の間、前記第１電圧は、前記第２電圧より大きいことを特徴とする請求項１２に記載のクランピング回路。
【請求項１６】
前記ＥＳＤ感知部は、
前記第１ ＭＯＳトランジスタの第２電極と、接地電圧との間に連結され、前記制御信号を接地電圧レベルにプルダウンする第２ ＭＯＳトランジスタをさらに含むことを特徴とする請求項１１に記載のクランピング回路。
【請求項１７】
高電圧トランジスタのゲートの第１電圧が、クランピング回路に提供される段階と、
ＥＳＤ（electrostatic discharge）により、前記第１電圧のレベルが変動されるとき、前記第１電圧をスイッチングすることにより、制御信号を生成する段階と、
前記制御信号に応答し、前記高電圧トランジスタのゲートに連結された前記クランピング回路内のクランピング・トランジスタを介して、前記高電圧トランジスタのゲート電圧をクランピングする段階と、を含むことを特徴とする半導体装置のクランピング方法。
【請求項１８】
前記高電圧トランジスタは、ＬＤＭＯＳ（lateral diffused metal-oxide semiconductor）トランジスタであることを特徴とする請求項１７に記載の半導体装置のクランピング方法。
【請求項１９】
前記半導体装置のノードでの第２電圧を受信する段階と、
前記第１電圧及び第２電圧の電圧差が臨界値以上であるとき、前記制御信号を活性化する段階と、をさらに具備することを特徴とする請求項１７に記載の半導体装置のクランピング方法。
【請求項２０】
前記制御信号は、第１電極が前記第１電圧に連結され、第２電極が前記クランピング・トランジスタのゲートに連結され、ゲートが前記第２電圧に連結されるＭＯＳトランジスタによって生成され、
ＭＯＳトランジスタのバルクは、前記第２電圧に電気的に連結されることを特徴とする請求項１９に記載の半導体装置のクランピング方法。
【請求項２１】
前記第２電圧は、ＥＳＤ発生時、接地電圧レベルから第１レベルに変動し、
前記第２電圧が前記第１レベルに変動する間、前記制御信号が活性化されることを特徴とする請求項１９に記載の半導体装置のクランピング方法。
【請求項２２】
半導体システムの正常動作時、前記第２電圧が接地電圧レベルを有することにより、前記クランピング・トランジスタを介したクランピング動作が非活性化されることを特徴とする請求項１９に記載の半導体装置のクランピング方法。
【請求項２３】
第１パッドに連結される内部集積回路と、
前記第１パッドを介して、前記内部集積回路に連結される高電圧トランジスタを含み、前記高電圧トランジスタは、ゲート及び第１電極を有し、前記第１電極は、前記第１パッドに連結され、前記ゲートと第１電極との間に寄生キャパシタンスが形成される半導体チップと、
前記半導体チップ内部に配置され、前記高電圧トランジスタのゲートに連結され、ＥＳＤ（electrostatic discharge）による前記高電圧トランジスタのゲートの電圧レベルの上昇を感知し、感知結果により、前記高電圧トランジスタのゲート電圧をクランピングするクランピング回路と、を具備することを特徴とする半導体システム。
【請求項２４】
前記半導体チップの正常動作時、前記クランピング回路は、非活性化され、前記半導体チップの非動作区間の間、前記ＥＳＤが感知される場合、前記クランピング回路が選択的に活性化されることを特徴とする請求項２３に記載の半導体システム。
【請求項２５】
前記半導体チップは、
前記内部集積回路から入力電圧を受信され、前記高電圧トランジスタのゲート電圧と、前記入力電圧とのレベル差により、前記クランピング回路が活性化されるように制御することを特徴とする請求項２３に記載の半導体システム。
【請求項２６】
ゲート、ドレイン及びソースを有し、前記ドレインは、パッドに連結され、前記ソースは、接地電圧に連結される高電圧トランジスと、
前記ゲートに連結され、ＥＳＤ（electrostatic discharge）に応答し、前記ゲートを接地電圧に連結することにより、前記ゲートの電圧をクランピングするクランピング回路と、を含むことを特徴とする半導体装置。
【請求項２７】
前記高電圧トランジスタは、ＬＤＭＯＳ（diffused metal-oxide semiconductor）トランジスタであることを特徴とする請求項２６に記載の半導体装置。
【請求項２８】
前記クランピング回路は、
前記ゲートに連結されたＣＭＯＳ（complementary metal−oxide semiconductor）回路、及び前記ゲートに連結されたクランピング・トランジスタを含むことを特徴とする請求項２６に記載の半導体装置。
【請求項２９】
前記ＣＭＯＳ回路は、前記クランピング・トランジスタのゲートに連結されることを特徴とする請求項２８に記載の半導体装置。
【請求項３０】
前記ＣＭＯＳ回路は、入力電圧に連結されることを特徴とする請求項２６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クランピング回路に係り、具体的には、クランピング回路、それを含む半導体装置及び半導体装置のクランピング方法に関する。
【背景技術】
【０００２】
半導体装置は、パッドを介して信号を入出力したり、あるいは内部信号処理に利用されるＭＯＳＦＥＴ（metal-oxide semiconductor field-effect transistor）などのトランジスタ素子を含む。半導体装置に発生しうる素子（device）の損傷原因として、静電気放電（ＥＳＤ：electro-static discharge）があり、半導体装置は、かような原因から、素子の損傷を防止するための手段を含む。例えば、半導体装置は、ＥＳＤイベントから素子を保護するためのＥＳＤ保護回路を含むことにより、ＥＳＤによって流入されたチャージ（ＥＳＤ charge）を放出することができる。しかし、多様な形態に具現される半導体装置には、依然としてＥＳＤによる性能低下及び素子損傷の危険要素が存在する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、前記のような問題点を解決するためのものであり、半導体装置の具現に最適化されたクランピング動作を遂行することができるクランピング回路、それを含む半導体装置及び半導体装置のクランピング方法を提供するところに本発明の課題がある。
【課題を解決するための手段】
【０００４】
前記のような目的を達成するために、本発明の一実施形態による半導体装置は、ゲート及び第１電極を含み、前記第１電極は、第１パッドに連結され、前記ゲートと第１電極との間に寄生キャパシタンスが形成される第１高電圧トランジスタ；及び前記第１高電圧トランジスタのゲートに連結され、ＥＳＤイベントによる前記第１高電圧トランジスタのゲート電圧レベルの変動を感知し、感知結果によって、前記第１高電圧トランジスタのゲート電圧をクランピングするクランピング回路；を具備することを特徴とする。
【０００５】
また、前記のような目的を達成するために、本発明の一実施形態によるクランピング回路は、ＬＤＭＯＳ（lateral diffused ＭＯＳ（metal-oxide semiconductor））トランジスタのゲートに連結され、ＥＳＤによる前記ＬＤＭＯＳトランジスタのゲートのポテンシャル（potential）変動を感知して制御信号を出力するＥＳＤ感知部；及び前記ＬＤＭＯＳトランジスタのゲートに連結され、ゲートを介して前記制御信号を受信し、前記制御信号に応答し、前記ＬＤＭＯＳトランジスタのゲート電圧をクランピングするクランピング・トランジスタ；を具備することを特徴とする。
【０００６】
また、前記のような目的を達成するために、本発明の一実施形態による半導体装置のクランピング方法は、高電圧トランジスタのゲートの第１電圧がクランピング回路に提供される段階と、ＥＳＤによって、前記第１電圧のレベルが変動されるとき、前記第１電圧をスイッチングすることにより、制御信号を生成する段階と、前記制御信号に応答し、前記高電圧トランジスタのゲートに連結された前記クランピング回路内のクランピング・トランジスタを介して、前記高電圧トランジスタのゲート電圧をクランピングする段階と、を含むことを特徴とする。
【０００７】
また、前記のような目的を達成するために、本発明の一実施形態による半導体システムは、第１パッドに連結される内部集積回路；前記第１パッドを介して、前記内部集積回路に連結される高電圧トランジスタを含み、前記高電圧トランジスタは、ゲート及び第１電極を有し、前記第１電極は、前記第１パッドに連結され、前記ゲートと第１電極との間に寄生キャパシタンスが形成される半導体チップ；及び前記半導体チップ内部に配置され、前記高電圧トランジスタのゲートに連結され、ＥＳＤによる前記高電圧トランジスタのゲートの電圧レベルの上昇を感知し、感知結果によって、前記高電圧トランジスタのゲート電圧をクランピングするクランピング回路；を具備することを特徴とする。
【０００８】
また、前記のような目的を達成するために、本発明の一実施形態による半導体装置は、ゲート、ドレイン及びソースを有し、前記ドレインは、パッドに連結され、前記ソースは、接地電圧に連結される高電圧トランジスタ；及び前記ゲートに連結され、ＥＳＤに応答し、前記ゲートを接地電圧に連結することにより、前記ゲートの電圧をクランピングするクランピング回路；を含むことを特徴とする。
【発明の効果】
【０００９】
本発明のクランピング回路、それを含む半導体装置及び半導体装置のクランピング方法によれば、半導体装置の具現に対応して、ＥＳＤイベントなどの原因から素子の損傷を効率的に防止することができる。
また、本発明によれば、高電圧トランジスタに最適化されたクランピング回路及びそれを含む半導体装置を提供するので、ＥＳＤイベントによる半導体装置の性能低下を低減させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態による半導体装置を示すブロック図。
【図２】図１の高電圧トランジスタ部の一具現例を示す回路図。
【図３】図１のクランピング回路の一具現例を示すブロック図。
【図４】図１の半導体装置の一具現例を示す回路図。
【図５Ａ】図１の半導体装置の他の具現例を示す回路図。
【図５Ｂ】図１の半導体装置の他の具現例を示す回路図。
【図６】図５Ａの半導体装置の変形例を示すブロック図。
【図７Ａ】ＥＳＤパルス印加時、クランピング回路の有無によるゲート電圧の波形の一例を示すグラフ。
【図７Ｂ】ＥＳＤパルス印加時、クランピング回路の有無によるゲート電圧の波形の一例を示すグラフ。
【図８】本発明の一実施形態による半導体装置のクランピング方法を示すフローチャート。
【図９】本発明の他の実施形態による半導体装置の一具現例を示すブロック図。
【図１０】図９の半導体装置の動作方法の一例を示すフローチャート。
【図１１】本発明の実施形態による半導体装置が採用された半導体システムの一具現例を示すブロック図。
【図１２】図１１の半導体システムの変形例を示すブロック図。
【図１３】本発明の他の実施形態による半導体装置を示すブロック図。
【図１４】本発明の実施形態による半導体装置がシステムに装着された一例を示すブロック図。
【図１５】図１４の半導体システムで、各種電圧のレベルを示す表。
【発明を実施するための形態】
【００１１】
以下、本発明の望ましい実施形態について、本発明が属する技術分野における当業者に対して本発明の徹底した理解を提供するという意図以外の他の意図なしに、添付した図面を参照して、詳細に説明する。
図１は、本発明の一実施形態による半導体装置を示すブロック図である。図１に図示されているように、半導体装置１０は、高電圧トランジスタ部１００、クランピング回路２００及び駆動回路３００を含んでもよい。
半導体装置１０は、電圧やパワーに係わる多様な動作を遂行することができる。半導体装置１０は、一つ以上のパッドを介して、信号を入出力する半導体チップ形態で具現されてもよい。半導体装置１０が主電源を供給され、他の回路素子に必要な電圧に変換したり、あるいは分配する用途で使用されたり、あるいは外部の集積回路の高電圧駆動のために、高電圧または高電流を通す経路として使用される場合、高電圧トランジスタ部１００は、相対的に大きいサイズに形成される一つ以上の高電圧トランジスタを含んでもよい。
【００１２】
かような高電圧トランジスタは、シリコン基盤の半導体を利用して製造されたり、あるいは窒化ガリウム（ＧａＮ）やシリコンカーバイド（ＳｉＣ）などの化合物半導体に基づいたＧａＮトランジスタやＳｉＣトランジスタとして具現されてもよく、またはＬＤＭＯＳ（lateral diffused ＭＯＳ（metal-oxide semiconductor））トランジスタとして具現されてもよい。一例として、ＬＤＭＯＳトランジスタは、フィールドギャップ（field（ＳＴＩ（shallow trench isolation）） gap）構造に形成され、その応用上、パッドＰＡＤに連結されたパワー・トランジスタとして利用されるので、大きいサイズに設計される必要がある。それにより、ＬＤＭＯＳトランジスタは、一電極（例えば、ドレイン）とゲートとの間に寄生キャパシタンスが大きく形成され、前記寄生キャパシタンスは、オーバーラップ・キャパシタンス成分に該当する。オーバーラップ・キャパシタンス成分は、ＬＤＭＯＳトランジスタを具現するにあたり、ゲートを具現するための電極がソース領域と共に、チャネルの少なくとも一部にオーバーラップされることにより、ゲートを具現する電極とドレイン領域との間に形成される寄生キャパシタンス成分でもある。以下では、高電圧トランジスタ部１００が、高電圧トランジスタとして、ＬＤＭＯＳトランジスタを含むと仮定する。
【００１３】
高電圧トランジスタ部１００が、ＬＤＭＯＳトランジスタ（図示せず）を含む場合、ＥＳＤ（electro-static discharge）イベントの発生時、パッドＰＡＤを介して、ＥＳＤチャージがＬＤＭＯＳトランジスタのドレインに流入される。クランピング回路２００は、高電圧トランジスタ部１００の少なくとも１つのノードに対するクランピング動作を遂行し、例えば、ＥＳＤイベント発生時、ドレインとゲートとの間のキャパシタンス成分によって、ＬＤＭＯＳトランジスタのゲートに、ポテンシャルが誘起されるので、クランピング回路２００は、ＬＤＭＯＳトランジスタのゲートに印加される第１電圧（以下、ゲート電圧Ｖｇ）に対するクランピング動作を遂行することができる。
【００１４】
高電圧トランジスタ部１００は、半導体装置１０に形成されたパッドＰＡＤに電気的に連結され、高電圧トランジスタ部１００に具備されるＬＤＭＯＳトランジスタは、ノード‘ａ’を介して、前記パッドＰＡＤに電気的に連結される。一例として、ＬＤＭＯＳトランジスタは、前記ノード‘ａ’と接地電圧ＧＮＤとの間に連結される。駆動回路３００は、高電圧トランジスタ部１００の駆動を制御する回路であり、例えば、第２電圧ＶＩＮと接地電圧ＧＮＤとを受信して動作し、高電圧トランジスタ部１００内に具備されるＬＤＭＯＳトランジスタのゲートを駆動することができる。第２電圧ＶＩＮは、クランピング動作に関与するために、クランピング回路２００に提供されてもよく、例えば、外部から提供される電源電圧を利用して、半導体装置１０内部で生成されたり、あるいは半導体装置１０の外部に、他の集積回路（ＩＣ（integrated circuit））が配置され、前記集積回路（ＩＣ）で生成された電圧が、入力電圧ＶＩＮとして半導体装置１０に提供される。以下、クランピング回路２００に提供される第２電圧を、入力電圧ＶＩＮとする。
【００１５】
クランピング回路２００は、高電圧トランジスタ部１００の少なくとも１つのノードに連結され、クランピング動作を遂行する。例えば、クランピング回路２００は、ＬＤＭＯＳトランジスタのゲートに連結され、ＬＤＭＯＳトランジスタのゲート電圧Ｖｇをクランピングすることができる。また、クランピング回路２００を動作させるための電圧として、他の電圧がクランピング回路２００に提供されてもよく、例えば、駆動回路３００に提供される入力電圧ＶＩＮが、クランピング回路２００に共通して提供されてもよい。図１には図示されていないが、クランピング回路２００は、必ずしも動作電圧ＶＩＮを共通して受信する必要はなく、例えば、駆動回路３００内部の１つのノードに連結されることにより、前記入力電圧ＶＩＮとは、互いに異なるレベルを有する電圧を受信することができる。
【００１６】
図１に図示された半導体装置１０のクランピング動作の一例について説明すれば、次の通りである。
ＥＳＤイベントが発生することにより、ＬＤＭＯＳトランジスタのドレインに連結されたノード‘ａ’に、ＥＳＤチャージが流入され、ＬＤＭＯＳトランジスタのドレインとゲートとの間のキャパシタンス成分によって、ＬＤＭＯＳトランジスタのゲートのポテンシャル（または電圧レベル）が増加する。クランピング回路２００は、ＬＤＭＯＳトランジスタのゲートに連結されてゲート電圧Ｖｇのレベル変動を感知し、例えば、ＥＳＤイベントによるゲート電圧Ｖｇの上昇を感知する。また、感知動作により、クランピング回路２００は、ゲート電圧Ｖｇのレベルと前記入力電圧ＶＩＮのレベルとの差に基づく内部制御信号（図示せず）を生成し、生成された制御信号を、クランピング回路２００内のクランピング・トランジスタのゲートに提供する。ＬＤＭＯＳトランジスタのゲートに連結されたクランピング・トランジスタが、ターンオンされることにより、ＬＤＭＯＳトランジスタのゲート電圧Ｖｇが、クランピング・トランジスタ及び接地電圧ＧＮＤを介してクランピングされる。
【００１７】
入力電圧ＶＩＮは、半導体装置１０の正常動作時、または半導体装置１０が適用される半導体システムの正常動作時には、所定の電圧レベルを有する。一方、半導体装置１０や半導体システムが動作しない間（非動作区間）、または半導体装置１０が半導体システムに採用される前には、入力電圧ＶＩＮは、接地電圧レベルを維持することができ、ＥＳＤイベント発生時、ＥＳＤチャージ流入及びゲート電圧Ｖｇのレベル上昇によって、入力電圧ＶＩＮのレベルが変動される。例えば、クランピング回路２００に入力電圧ＶＩＮを提供するノードと、ＬＤＭＯＳトランジスタのゲートとの間に、寄生ダイオード成分が形成され、ＥＳＤイベント初期区間で、ＬＤＭＯＳトランジスタのゲート電圧Ｖｇのレベル上昇によって、入力電圧ＶＩＮのレベルが共に上昇する。
【００１８】
図２は、図１の高電圧トランジスタ部１００の一具現例を示す回路図である。図２に図示されているように、高電圧トランジスタ部１００は、ドレインがパッドＰＡＤに連結され、ソースが接地電圧ＧＮＤに連結されるＬＤＭＯＳトランジスタを含んでもよく、ＬＤＭＯＳトランジスタは、図１の駆動回路３００からの駆動信号に応答してゲートが制御される。図１には、ＬＤＭＯＳトランジスタの一形態として、ｎ型ＬＤＭＯＳトランジスタ（ＮＬＤＭＯＳ）が例示される。また、ＬＤＭＯＳトランジスタは、ドレインとゲートとの間に、オーバーラップ・キャパシタンス成分（または、寄生キャパシタンス成分）が相対的に大きく形成され、それにより、ＥＳＤイベント発生時、パッドＰＡＤを介して、ＥＳＤチャージがＬＤＭＯＳトランジスタのドレインに流入されることにより、前記オーバーラップ・キャパシタンス成分によって、ＬＤＭＯＳトランジスタのゲート電圧Ｖｇのレベルが上昇する。
【００１９】
ＬＤＭＯＳトランジスタＬＤＭＯＳは、高電圧をスイッチングするために、相対的に大きいサイズを有することができ、例えば、数千μｍから数十万μｍのサイズを有することができる。ＬＤＭＯＳトランジスタＬＤＭＯＳがパッドＰＡＤに直接連結される場合、ＥＳＤイベント時、ゲート電圧Ｖｇのレベルが上昇し、チャネルがオンになることにより、チャネル・ヒーティング（channel heating）が発生しうる。チャネル・ヒーティングがはなはだしい場合、ＥＳＤレベルが低下する。
【００２０】
図３は、図１のクランピング回路の一具現例を示すブロック図である。図３に図示されているように、クランピング回路２００は、クランピング・トランジスタ２１０及びトリガリング回路２２０を含んでもよい。クランピング・トランジスタ２１０は、高電圧トランジスタのゲート電圧をクランピングするためのものであり、ゲートクランピング・トランジスタと呼ばれる。
【００２１】
図１及び図３を参照すれば、クランピング・トランジスタ２１０は、ＬＤＭＯＳトランジスタのゲートと接地電圧ＧＮＤとの間に連結され、トリガリング回路２２０から出力されるトリガリング電圧Ｖｔｒｉｇを制御信号として受信し、これに応答して、ＬＤＭＯＳトランジスタのゲート電圧Ｖｇをクランピングする。トリガリング回路２２０は、トリガリング電圧Ｖｔｒｉｇを生成するための一つ以上の回路を含み、またトリガリング回路２２０の少なくとも一つのノードは、前記ＬＤＭＯＳトランジスタのゲートに連結される。また、トリガリング回路２２０は、入力電圧ＶＩＮ及び接地電圧ＧＮＤに連結され、ＬＤＭＯＳトランジスタのゲート電圧Ｖｇと入力電圧ＶＩＮとのレベル差により、互いに異なるレベルを有するトリガリング電圧Ｖｔｒｉｇを出力する。
【００２２】
望ましくは、トリガリング回路２２０は、クランピング・トランジスタ２１０のゲートにトリガリング電圧Ｖｔｒｉｇを出力し、前述のゲート電圧Ｖｇと入力電圧ＶＩＮとのレベル差により、トリガリング電圧Ｖｔｒｉｇをプルアップ（pull-up）したり、あるいはプルダウン（pull-down）する。例えば、トリガリング回路２２０は、トリガリング電圧Ｖｔｒｉｇのプルダウン状態を維持している最中における、ＥＳＤイベントの発生時、ゲート電圧Ｖｇのレベル上昇により、ゲート電圧Ｖｇと入力電圧ＶＩＮとのレベル差を検出し、それにより、トリガリング電圧Ｖｔｒｉｇをプルアップして出力する。
【００２３】
図４は、図１の半導体装置の一具現例を示す回路図である。図４に図示されているように、半導体装置１０は、高電圧トランジスタ部１００として、ＬＤＭＯＳトランジスタＬＤＭＯＳを含んでもよく、ＬＤＭＯＳトランジスタＬＤＭＯＳの一例として、ＮＬＤＭＯＳトランジスタが適用される。ｎ型ＬＤＭＯＳトランジスタが図面上に図示されているが、それは説明の便宜のためであり、他のタイプのＬＤＭＯＳトランジスタＬＤＭＯＳが本発明に適用されてもよい。
【００２４】
ＬＤＭＯＳトランジスタＬＤＭＯＳのドレインとゲートとの間に、オーバーラップ・キャパシタンス成分が形成される。また、クランピング回路２００は、クランピング・トランジスタ２１０及びトリガリング回路２２０を含んでもよく、クランピング・トランジスタ２１０は、一電極（例えば、ドレイン）が、ＬＤＭＯＳトランジスタＬＤＭＯＳのゲートに連結され、他の電極（例えば、ソース）が、接地電圧ＧＮＤに連結される第１ ＮＭＯＳトランジスタＭＮ０を含んでもよい。
【００２５】
一方、トリガリング回路２２０は、少なくとも１つのトランジスタ及び抵抗を含んでもよい。図４に図示されているように、トリガリング回路２２０は、ＣＭＯＳ形態で具現され、ＬＤＭＯＳトランジスタＬＤＭＯＳのゲート電圧Ｖｇのレベル上昇に応答してそのレベルが変動されるトリガリング電圧Ｖｔｒｉｇを生成することができる。トリガリング回路２２０は、ＬＤＭＯＳトランジスタＬＤＭＯＳのゲートと、第１ ＮＭＯＳトランジスタＭＮ０のゲートとの間に連結され、トリガリング電圧Ｖｔｒｉｇをプルアップするプルアップ部と、第１ ＮＭＯＳトランジスタＭＮ０のゲートと接地電圧ＧＮＤとの間に連結され、トリガリング電圧Ｖｔｒｉｇをプルダウンするプルダウン部とを含んでもよい。
【００２６】
プルアップ部とプルダウン部は、所定の電圧に応答してスイッチングされるＭＯＳトランジスタをそれぞれ含んでもよい。一例として、プルアップ部は、入力電圧ＶＩＮによってスイッチングが制御される第１ ＰＭＯＳトランジスタＭＰ１を含み、プルダウン部は、入力電圧ＶＩＮによってスイッチングが制御される第２ ＮＭＯＳトランジスタＭＮ１を含んでもよい。第１ ＰＭＯＳトランジスタＭＰ１及び第２ ＮＭＯＳトランジスタＭＮ１は、それぞれ抵抗Ｒを介して、入力電圧ＶＩＮに連結される。また、第１ ＰＭＯＳトランジスタＭＰ１のバルク（bulk）とドレインは、互いに連結され、第２ ＮＭＯＳトランジスタＭＮ１のバルクは、接地電圧ＧＮＤに連結される。
【００２７】
第１ ＰＭＯＳトランジスタＭＰ１は、入力電圧ＶＩＮとゲート電圧Ｖｇとのレベル差に基づいて、ターンオン／ターンオフが制御される。ＥＳＤイベントにより、ゲート電圧Ｖｇのレベルが上昇する場合、第１ ＰＭＯＳトランジスタＭＰ１がターンオンされ、ゲート電圧Ｖｇがスイッチングされ、第１ ＮＭＯＳトランジスタＭＮ０のゲートに伝達する。すなわち、第１ ＰＭＯＳトランジスタＭＰ１がターンオンされることにより、トリガリング電圧Ｖｔｒｉｇがプルアップされ、プルアップされたトリガリング電圧Ｖｔｒｉｇにより、クランピング・トランジスタ２１０の第１ ＮＭＯＳトランジスタＭＮ０がターンオンされる。それにより、ＬＤＭＯＳトランジスタＬＤＭＯＳのゲート電圧Ｖｇが、接地電圧ＧＮＤを介して、クランピングされて電圧レベルが低くなる。
【００２８】
図４の半導体装置１０の動作の一例について具体的に説明すれば、半導体装置１０の正常動作時、または半導体装置１０が採用されたシステムの正常動作時には、入力電圧ＶＩＮが所定の電圧レベルを有し、またＬＤＭＯＳトランジスタＬＤＭＯＳのゲート電圧Ｖｇより常に大きい値を有する。それにより、第１ ＰＭＯＳトランジスタＭＰ１は、常にターンオフされ、第２ ＮＭＯＳトランジスタＭＮ１のゲートは、パワーに連結されるので、常にターンオン状態を維持する。それにより、ＬＤＭＯＳトランジスタＬＤＭＯＳのゲートに連結されたクランピング・トランジスタ２１０は、常にターンオフ状態を維持するので、ゲート電圧Ｖｇに対するクランピング動作が非活性化される。すなわち、半導体装置１０に具備されたクランピング回路２００が、半導体装置１０や、半導体装置１０が採用されたシステムの正常動作に影響を与えない。例えば、半導体装置１０や、半導体装置１０が適用されたシステムの正常動作時には、前記パッドＰＡＤに連結された他の回路ブロック（図示せず）により、ＥＳＤイベントによって流入されたチャージのクランピングが行われる。
【００２９】
一方、半導体装置１０のシステムへの採用前、または半導体装置１０が採用されたシステムの非動作区間においてＥＳＤイベントが発生した際には、クランピング回路２００は、前記ＥＳＤイベントに対応して、クランピング動作を遂行する。例えば、ＥＳＤイベントによるチャージが流入され、ゲート電圧Ｖｇのレベルが上昇しても、前記パッドＰＡＤと直接的な連結関係を有さない入力電圧ＶＩＮは、ＥＳＤイベント初期に、接地電圧レベルを維持する。図４に図示されていないが、ＬＤＭＯＳトランジスタＬＤＭＯＳのゲートと、入力電圧ＶＩＮを提供するノードとの間には、寄生ダイオード成分が存在し、それにより、入力電圧ＶＩＮは、ゲート電圧Ｖｇのレベルによって上昇していて、ＥＳＤイベントが終われば、再び接地電圧レベルに戻る。
【００３０】
それにより、ＥＳＤイベント初期のＥＳＤパルスが上昇する区間の間、入力電圧ＶＩＮがゲート電圧Ｖｇのレベルより低く維持されるので、第１ ＰＭＯＳトランジスタＭＰ１のチャネルがオンになり、それにより、トリガリング電圧Ｖｔｒｉｇのレベルが、第１ ＮＭＯＳトランジスタＭＮ０のスレショルド電圧以上に上昇する。一方、第２ ＮＭＯＳトランジスタＭＮ１は、ＥＳＤイベント時、トリガリング電圧Ｖｔｒｉｇのレベルを、接地電圧ＧＮＤレベルに強く強制しないように、プルダウン駆動力（strength）が弱く設計される。一方、入力電圧ＶＩＮを提供するノードに、ＥＳＤチャージが流入されることによる第２ ＮＭＯＳトランジスタＭＮ１の損傷を防止するために、抵抗Ｒが入力電圧ＶＩＮと、第２ ＮＭＯＳトランジスタＭＮ１のゲートとの間に連結される。
【００３１】
図５Ａ及び図５Ｂは、図１の半導体装置の他の具現例を示す回路図である。図５Ａに図示されているように、半導体装置１０は、高電圧トランジスタ部１００として、ＬＤＭＯＳトランジスタＬＤＭＯＳを含み、またクランピング回路２００は、クランピング・トランジスタ２１０及びトリガリング回路２２０を含んでもよい。クランピング・トランジスタ２１０は、第１ ＮＭＯＳトランジスタＭＮ０を含み、トリガリング回路２２０は、第１ ＰＭＯＳトランジスタＭＰ１及び第２ ＮＭＯＳトランジスタＭＮ１を含んでもよい。図５Ａの実施形態について説明するにあたり、図４に図示された回路と同一の構成については、その動作が同一であるか、あるいは類似して遂行されるので、それに係わる詳細な説明は省略する。
【００３２】
図５Ａを参照すれば、第１ ＰＭＯＳトランジスタＭＰ１のソースは、ゲート電圧Ｖｇに連結され、ドレインは、第１ ＮＭＯＳトランジスタＭＮ０のゲートに連結される。また、第１ ＰＭＯＳトランジスタＭＰ１のゲートは、抵抗Ｒを介して、入力電圧ＶＩＮに連結され、第１ ＰＭＯＳトランジスタＭＰ１のバルクも、入力電圧ＶＩＮに連結される。
【００３３】
また、ＬＤＭＯＳトランジスタＬＤＭＯＳのゲートは、入力電圧ＶＩＮを提供するノード‘ｂ’に連結される。ノード‘ｂ’は、入力電圧ＶＩＮに直接連結されるノードでもあり、または入力電圧ＶＩＮを受信して動作する別途の回路（例えば、図１の駆動回路３００）が半導体装置１０に配置され、前記ノード‘ｂ’は、駆動回路３００内部のいずれか１つのノードにもなる。前記ノード‘ｂ’が、駆動回路３００内部のノードであり、駆動回路３００が他の電源電圧を受信して駆動される場合、前記入力電圧ＶＩＮは、駆動回路３００内部のノード‘ｂ’に印加される電圧であり、ノード‘ｂ’の電圧がクランピング回路２００に提供される。または、駆動回路３００が、入力電圧ＶＩＮを受信して駆動される場合、前記ノード‘ｂ’は、入力電圧ＶＩＮとは互いに異なるレベルを有する電圧を、クランピング回路２００に提供してもよい。
【００３４】
ＬＤＭＯＳトランジスタＬＤＭＯＳのゲートとノード‘ｂ’との間には、寄生ダイオード成分が存在する。それにより、ＬＤＭＯＳトランジスタＬＤＭＯＳのゲート電圧Ｖｇのレベルが変動すれば、入力電圧（例えば、ノード‘ｂ’の電圧）のレベルも、共に変動する。具体的には、半導体装置１０のシステムへの採用前、または半導体装置１０が採用されたシステムの非動作区間で、入力電圧ＶＩＮは、接地電圧ＧＮＤレベルを有し、ＬＤＭＯＳトランジスタＬＤＭＯＳが連結されたパッドＰＡＤと直接的な連結関係を有さないので、前記パッドＰＡＤを介したＥＳＤイベント発生初期の入力電圧ＶＩＮは、接地電圧ＧＮＤレベルを維持する。
【００３５】
その後、寄生キャパシタンス成分によって、ＬＤＭＯＳトランジスタＬＤＭＯＳのゲート電圧Ｖｇのレベルが変動することにより、入力電圧ＶＩＮのレベルが共に変動する。ＥＳＤパルスの上昇区間の間、ゲート電圧Ｖｇのレベルが上昇することにより、入力電圧ＶＩＮも、ゲート電圧Ｖｇと一定レベル差を有して共に上昇する。その後、ＥＳＤイベントが終わる場合、入力電圧ＶＩＮは、再び接地電圧ＧＮＤレベルに戻る。
【００３６】
ＥＳＤパルスの上昇区間の間、入力電圧ＶＩＮは、ゲート電圧Ｖｇより低く維持され、それにより、第１ ＰＭＯＳトランジスタＭＰ１のチャネルがオン（ＯＮ）になり、トリガリング電圧Ｖｔｒｉｇの電圧が、第１ ＮＭＯＳトランジスタＭＮ０のスレショルド電圧以上に上昇する。また、第１ ＰＭＯＳトランジスタＭＰ１のバルクが入力電圧ＶＩＮに連結されることで、第１ ＰＭＯＳトランジスタＭＰ１のソース、バルク及びドレインによる寄生ＰＮＰバイポーラ（bipolar）成分により、トリガリング電圧Ｖｔｒｉｇのプルアップが加速化される。すなわち、ＥＳＤイベント発生時、第１ ＰＭＯＳトランジスタＭＰ１のＭＯＳチャネルを介した経路と、寄生バイポーラ成分による経路とにより、トリガリング電圧Ｖｔｒｉｇのプルアップ速度を上昇させることができるので、ＥＳＤイベント発生に対応し、第１ ＮＭＯＳトランジスタＭＮ０の駆動タイミングを向上させることができる。
【００３７】
一方、図５Ｂは、ＬＤＭＯＳトランジスタＬＤＭＯＳのゲートとノード‘ｂ’との間に形成される寄生ダイオード成分の例を示している。図５Ｂに図示されているように、ＬＤＭＯＳトランジスタＬＤＭＯＳのゲートは、図１の駆動回路３００の少なくとも１つのノードに連結され、駆動回路３００は、ＬＤＭＯＳトランジスタＬＤＭＯＳのゲートを駆動するための少なくとも１つのトランジスタ（例えば、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ）を含んでもよい。駆動回路３００は、制御入力Ｃ＿ＩＮに応答し、ＬＤＭＯＳトランジスタＬＤＭＯＳを制御する（図５Ａ（Ｉ）参照）。
【００３８】
ノード‘ｂ’がＰＭＯＳトランジスタのソースに該当する場合、図５Ｂ（ＩＩ）に図示されたように、ＰＭＯＳトランジスタのドレインは、ｐタイプ、そしてバルクは、ｎタイプを有することにより、ｐ−ｎ型寄生ダイオード成分が形成される。ＰＭＯＳトランジスタのバルクとソースは、連結され、それにより、ＬＤＭＯＳトランジスタＬＤＭＯＳのゲートとノード‘ｂ’との間に寄生ダイオードが形成される。
【００３９】
前述の本発明の実施形態によれば、クランピング動作を制御するための回路を、ＣＭＯＳ及び抵抗だけで具現することができるので、既存回路に付加的に（例えば、追加の工程なしに）レイアウトを行うことができる。このため、回路具現に所要する領域の増加を最小化することができる。また、クランピング制御がチャネルオン及び寄生ＰＮＰバイポーラオン動作をいずれも活用することによって行われるので、クランピング応答速度を向上させることができる。
【００４０】
図６は、図５Ａの半導体装置の変形例を示すブロック図である。前述のように、クランピング回路２００は、ＬＤＭＯＳトランジスタＬＤＭＯＳのゲート電圧Ｖｇをクランピングし、ゲート電圧Ｖｇのレベルと、クランピング回路２００に提供される少なくとも１つの入力電圧（図６の例では、内部電圧ＶＭ）のレベルとの差に基づいて、ゲート電圧Ｖｇのクランピング動作を制御することができる。
【００４１】
前述の入力電圧ＶＩＮは、駆動回路３００の動作電圧として提供される。また、前記入力電圧ＶＩＮは、半導体装置１０の他のパッドを介して外部から入力されたり、あるいは半導体装置１０の内部で電源電圧を利用して生成される。駆動回路３００は、少なくとも１つの内部回路を含み、例えば、第１内部回路３１０と第２内部回路３２０とを含んでもよい。駆動回路３００内部の１つのノードに印加される電圧が内部電圧ＶＭであり、クランピング回路２００に提供され、例えば、第１内部回路３１０と第２内部回路３２０との間のノード‘ｃ’の電圧が、内部電圧ＶＭとしてクランピング回路２００に提供される。
【００４２】
また、前述のように、クランピング動作の制御に関与した２つの電圧を提供するノードであって、ＬＤＭＯＳトランジスタＬＤＭＯＳのゲートに連結するノードと、駆動回路３００内部のノード‘ｃ’との間には、寄生ダイオード成分が形成される。それにより、ＥＳＤイベント時、ゲート電圧Ｖｇの上昇により、ノード‘ｃ’の電圧（内部電圧ＶＭ）のレベルが上昇し、ＥＳＤパルスの上昇区間の間、内部電圧ＶＭ及びゲート電圧Ｖｇのレベル差によるクランピング・トランジスタの駆動及びクランピング動作が遂行される。
【００４３】
図７Ａ及び図７Ｂは、ＥＳＤパルス印加時、クランピング回路の有無によるゲート電圧の波形の一例を示すグラフである。図７Ａは、クランピング回路が適用されていない場合であり、図７Ｂは、クランピング回路が適用された場合を示す。一例として、ヒューマンボディー・モデル（ＨＢＭ：humal body model、ＨＢＭ）により、ＬＤＭＯＳトランジスタＬＤＭＯＳのドレイン電極に、２ｋＶに該当するＥＳＤパルスを印加する場合の、ゲート電圧Ｖｇの波形の変化が図示されている。
【００４４】
図７Ａに図示されているように、クランピング回路が適用されていない場合には、ＥＳＤパルスが印加された後、一定時間以後にもゲート電圧Ｖｇは、数ボルト（Ｖ）の電圧レベルを維持し、一例として、ゲート電圧Ｖｇは、ピーク電圧レベルがほぼ１０Ｖに該当する高い値を有することができる。また、ゲート電圧Ｖｇは、ＥＳＤパルスの下降区間である１５０ｎｓ以後も、５Ｖ以上の高い電圧レベルが維持されるので、ＥＳＤイベント時、ＬＤＭＯＳトランジスタＬＤＭＯＳのチャネル・ヒーティング（channel heating）を誘発することがある。
【００４５】
一方、図７Ｂに図示されているように、クランピング回路が適用される場合には、ＥＳＤイベント初期の大体３０ｎｓまでは、ゲート電圧Ｖｇが５Ｖまで誘起されるが、クランピング回路が適用されていない場合に比べ、１／２倍に電圧上昇を低下させることができる。また、ＥＳＤイベント開始後、大体５０ｎｓまでは、ゲート電圧Ｖｇが接地電圧ＧＮＤレベルにクランピングされるために、ＬＤＭＯＳトランジスタＬＤＭＯＳのゲートがターンオンされる確率を低下させることができる。特に、ＨＢＭモデルでＥＳＤイベントは、大体６ｎｓほどの上昇区間を有するので、本発明の実施形態によるクランピング回路を適用する場合、システムのノーマル動作に影響を及ぼさずに、ＥＳＤイベント発生時にのみ、効果的にＬＤＭＯＳトランジスタＬＤＭＯＳのゲートをクランピングさせることができる。
【００４６】
図８は、本発明の一実施形態による半導体装置のクランピング方法を示すフローチャートである。半導体装置は、高電圧トランジスタとクランピング回路とを含み、ＥＳＤイベント発生時、高電圧トランジスタのゲートをクランピングする動作が開始される。
クランピング回路は、高電圧トランジスタのゲートに連結され、ゲート電圧をクランピングするクランピング・トランジスタと、前記クランピング・トランジスタの駆動を制御するトリガリング回路とを含む。また、トリガリング回路は、クランピング・トランジスタを制御する制御信号として、トリガリング電圧を出力し、前記トリガリング電圧をプルアップするためのプルアップ部と、前記制御信号をプルダウンするためのプルダウン部とを含む。プルアップ部及びプルダウン部は、それぞれプルアップ・トランジスタとプルダウン・トランジスタとを含んでもよい。
【００４７】
まず、半導体装置の正常動作や、半導体装置が採用されたシステムの正常動作時には、クランピング・トランジスタは、オフ状態を維持することにより、半導体装置やシステムの正常動作に、クランピング回路による影響を及ぼさせない（Ｓ１１）。
その後、ＥＳＤイベント発生が感知される（Ｓ１２）。前記ＥＳＤイベントは、半導体装置のシステム内部への採用前、または半導体装置やシステムの非動作区間で、外部の要因によって受動的に入力されて感知され、または半導体装置のテスト段階で、前述のようなＨＢＭモデルによって、ＥＳＤイベントが能動的に入力されて感知される。また、ＥＳＤイベントの感知動作は、多様な形態で遂行され、例えば、前述のように、高電圧トランジスタのゲート電圧と、クランピング回路に提供される少なくとも１つの入力電圧とのレベル差を検出し、ＥＳＤイベントの発生を感知することができる。
【００４８】
ＥＳＤイベントが感知されることにより、トリガリング回路のプルアップ・トランジスタが駆動されてトリガリング電圧が上昇し、それにより、クランピング・トランジスタを制御するためのトリガリング電圧がプルアップ・レベルを有することができる（Ｓ１３）。トリガリング電圧に応答し、クランピング・トランジスタがターンオンされ（Ｓ１４）、高電圧トランジスタのゲート及びクランピング・トランジスタを介した放電経路が形成される（Ｓ１５）。それにより、ＥＳＤイベントによって上昇された高電圧トランジスタのゲート電圧が、前記放電経路によってクランピングされる（Ｓ１６）。
【００４９】
図９は、本発明の他の実施形態による半導体装置の一具現例を示すブロック図である。図９の実施形態で図示される半導体装置４００の構成は、図１及び図３に図示された半導体装置やクランピング回路の構成と同一または類似しており、高電圧トランジスタのゲート電圧Ｖｇをクランピングするためのクランピング・トランジスタの他の制御例を示している。
【００５０】
半導体装置４００は、高電圧トランジスタとして、ＬＤＭＯＳトランジスタ４１０と、ＬＤＭＯＳトランジスタ４１０のゲート電圧Ｖｇをクランピングするためのクランピング・トランジスタ４２０と、ＥＳＤイベントを感知した結果により、クランピング制御信号Ｃｔｒｌを出力するＥＳＤ感知部４３０とを含んでもよい。前述の実施形態のように、ＬＤＭＯＳトランジスタ４１０の一電極は、パッドＰＡＤに連結され、他の電極は、接地電圧ＧＮＤに連結される。また、クランピング・トランジスタ４２０は、ＬＤＭＯＳトランジスタ４１０のゲートと接地電圧ＧＮＤとの間に連結され、ＥＳＤ感知部４３０からのクランピング制御信号Ｃｔｒｌは、クランピング・トランジスタ４２０のゲートに提供される。また、ＥＳＤ感知部４３０を駆動するための入力電圧ＶＩＮが、ＥＳＤ感知部４３０に提供される。
【００５１】
ＥＳＤ感知部４３０は、ゲート電圧Ｖｇの上昇を検出することができ、例えば、クランピング制御信号Ｃｔｒｌのレベル変動の基準になる臨界値が設定され、ゲート電圧Ｖｇのレベルが臨界値を超える場合、ＥＳＤイベントの発生を感知することができる。ＥＳＤ感知部４３０は、図４や図５Ａに図示されたトリガリング回路と同一であるか、あるいは類似して具現され、それにより、一つ以上のＭＯＳトランジスタが、ＥＳＤ感知部４３０に具備される。また、ＥＳＤ感知部４３０が、入力電圧ＶＩＮに連結されると図示されたが、他の一定レベルを有する電圧に連結されることにより、ゲート電圧Ｖｇが、臨界値レベル以上に上昇するとき、クランピング制御信号Ｃｔｒｌを活性化させることができる。
【００５２】
ＥＳＤイベント感知結果により、クランピング制御信号Ｃｔｒｌのレベルを変動させ、クランピング・トランジスタ４２０をターンオンさせることができる。すなわち、クランピング制御信号Ｃｔｒｌのレベルは、ゲート電圧Ｖｇに応答して変動され、クランピング・トランジスタ４２０がターンオンされる場合、前述の実施形態と同一に、ＬＤＭＯＳトランジスタ４１０のゲートと、クランピング・トランジスタ４２０とを介した放電経路が形成される。
【００５３】
図１０は、図９の半導体装置の動作方法の一例を示すフローチャートである。図１０に図示されているように、高電圧トランジスタ（例えば、ＬＤＭＯＳトランジスタ）及びクランピング・トランジスタを含む半導体装置の正常動作等や、または半導体装置が採用されたシステムの正常動作時には、クランピング・トランジスタは、オフ状態を維持することにより、高電圧トランジスタのゲートに係わるクランピング動作を非活性化させる（Ｓ２１）。
【００５４】
ＬＤＭＯＳトランジスタのゲートの電圧レベルを検出し（Ｓ２２）、例えば、ＬＤＭＯＳトランジスタのゲート電圧レベルが臨界値を超えているか否かを検出する。検出結果、ＬＤＭＯＳトランジスタのゲート電圧レベルが臨界値を超えていない場合、ＥＳＤイベントが発生していないと判断し、ＬＤＭＯＳトランジスタのゲート電圧レベルに係わる検出動作を続ける。一方、ＬＤＭＯＳトランジスタのゲート電圧レベルが、臨界値を超えた場合には、ＥＳＤイベントが発生したと判断し（Ｓ２３）、ＥＳＤイベント感知結果に対応するクランピング制御信号を生成する（Ｓ２４）。
【００５５】
生成されたクランピング制御信号は、クランピング・トランジスタのゲートに提供され、それにより、クランピング・トランジスタがターンオンされることにより、ＬＤＭＯＳトランジスタのゲートのクランピングが活性化される（Ｓ２５）。すなわち、ＬＤＭＯＳトランジスタのゲートと、接地電圧ＧＮＤとの間に連結されたクランピング・トランジスタがターンオンされることにより、放電経路が形成され、前記経路を介して、ＬＤＭＯＳトランジスタのゲート電圧がクランピングされる（Ｓ２６）。
【００５６】
図１１は、本発明の実施形態による半導体装置が採用された半導体システムの一具現例を示すブロック図である。図１１では、半導体システム１０００がモジュール・ボード１１００を含み、半導体装置１３００がモジュール・ボード１１００上に装着された例が図示される。また、半導体装置１３００を駆動するためのコントローラ・チップ１２００がモジュール・ボード１１００上にさらに装着された例が図示され、半導体装置１３００とコントローラ・チップ１２００は、互いに異なる半導体チップとして具現される。また、半導体装置１３００は、各種レベルのチップのうち、いずれか一つとして具現され、一例として、ウェーハレベル・チップスケール、または他のレベルのスケールを有することができる。
【００５７】
半導体装置１３００は、半導体システム１０００内に具備され、多様な機能を提供することができ、例えば、主電源を供給され、他の回路素子に必要な電圧に変換したり、あるいは分配する機能を遂行したり、あるいは外部の集積回路の高電圧駆動のために、高電圧または高電流の経路を形成する機能を遂行することができる。一例として、図１１には、半導体装置１３００が電力管理機能を遂行するために、電力スイッチ部１３１０が高電圧トランジスタを含む例が図示される。
【００５８】
コントローラ・チップ１２００は、モジュール・ボード１１００上に装着され、モジュール・ボード１１００外部装置と通信することができ、また半導体装置１３００を制御するための制御信号ＣＯＮ１を生成し、モジュール・ボード１１００に形成された電気的配線を介して、半導体装置１３００に出力することができる。一例として、半導体装置１３００は、電力スイッチ部１３１０の高電圧トランジスタを駆動するための駆動回路１３３０をさらに含み、コントローラ・チップ１２００は、制御信号ＣＯＮ１を出力し、駆動回路１３３０を制御することができる。半導体装置１３００は、一つ以上のパッドを含み、それぞれのパッドを介して、各種信号を受信したり、あるいは出力することができる。例えば、半導体装置１３００の動作に利用される電源電圧ＶＤＤ１，ＶＤＤ２を受信し、高電圧トランジスタのスイッチング動作に基づいて、外部の装置（図示せず）に電力を提供することができる。
【００５９】
前述の実施形態のように、パッドを介して、半導体装置１３００の内部にＥＳＤチャージが流入され、高電圧トランジスタのドレインとゲートとの間に形成される寄生キャパシタンス成分により、高電圧トランジスタのゲートの電圧が上昇することがある。高電圧トランジスタのゲートをクランピングするために、クランピング回路１３２０が半導体装置１３００内に具備され、例えば、クランピング回路１３２０は、高電圧トランジスタのゲートと、接地電圧ＶＳＳ１の間に連結され、高電圧トランジスタのゲート電圧Ｖｇをクランピングする。それ以外にも、電源電圧ＶＤＤ２がクランピング回路１３２０に提供され、前記電源電圧ＶＤＤ２とゲート電圧Ｖｇとを利用したＥＳＤイベント感知動作が遂行される。
【００６０】
図１１に図示されていないが、他の電圧信号がクランピング回路１３２０に提供される。例えば、駆動回路１３３０は、制御信号ＣＯＮ１を処理して内部信号を生成する回路部と、高電圧トランジスタのゲートを駆動するためのゲート駆動部とを含み、電源電圧ＶＤＤ２の代わりに、駆動回路１３３０内部の１つのノードの電圧がクランピング回路１３２０に提供される。また、前記駆動回路１３３０は、電源電圧ＶＤＤ２と接地電圧ＶＳＳ２の間に連結され、図１１では、駆動回路１３３０に連結された接地電圧ＶＳＳ２と、電力スイッチ部１３１０に連結される接地電圧ＶＳＳ１とが互いに異なる経路を介して入力されると図示されているが、前記接地電圧ＶＳＳ１，ＶＳＳ２は、同一の電圧でもよい。
【００６１】
図１１では、半導体装置１３００により電力管理動作を遂行する電力管理チップが図示されているが、本発明の実施形態は、その限りではない。例えば、前述の実施形態のように、半導体装置１３００は、ＬＤＭＯＳトランジスタを含み、他の集積回路と連繋して高電圧または高電流の経路形成機能を提供したり、あるいはその他の機能を提供してもよい。
【００６２】
図１２は、図１１の半導体システムの変形例を示すブロック図である。図１２に図示されているように、半導体システム２０００は、モジュール・ボード２１００上に装着されたコントローラ・チップ２２００と半導体装置２３００を含む。半導体装置２３００は、高電圧をスイッチングするための電力スイッチ部２３１０を含み、前記電力スイッチ部２３１０は、少なくとも２つの高電圧トランジスタ２３１１，２３１２を含んで電力を管理することができる。図１２には、電力スイッチ部２３１０が、第１トランジスタ２３１１及び第２トランジスタ２３１２を含む例が図示され、第１トランジスタ２３１１及び第２トランジスタ２３１２のうち少なくとも一つが高電圧トランジスタとして具現され、または第１トランジスタ２３１１及び第２トランジスタ２３１２がいずれも高電圧トランジスタとして具現される。以下の説明では、第１トランジスタ２３１１及び第２トランジスタ２３１２がいずれも高電圧トランジスタであると仮定する。
【００６３】
電力スイッチ部２３１０の駆動のために、第１駆動回路２３３１及び第２駆動回路２３３２が半導体装置２３００に具備される。第１駆動回路２３３１は、第１高電圧トランジスタ２３１１のゲートに駆動信号を出力し、第１高電圧トランジスタ２３１１のスイッチングを制御し、第２駆動回路２３３２は、第２高電圧トランジスタ２３１２のゲートに駆動信号を出力し、第２高電圧トランジスタ２３１２のスイッチングを制御する。コントローラ・チップ２２００は、制御信号ＣＯＮ２ａ，ＣＯＮ２ｂを生成し、第１駆動回路２３３１及び第２駆動回路２３３２に提供する。第１駆動回路２３３１は、電源電圧ＶＤＤ２と接地電圧ＶＳＳ２との間に連結され、また第２駆動回路２３３２は、電源電圧ＶＤＤ３と接地電圧ＶＳＳ３との間に連結される。前記電源電圧ＶＤＤ２，ＶＤＤ３は、互いに同一の電圧レベルを有することもでき、または互いに異なる電圧レベルを有してもよい。また、図１２では、接地電圧ＶＳＳ１，ＶＳＳ２，ＶＳＳ３が互いに異なる経路を介して入力されると図示されているが、接地電圧ＶＳＳ１，ＶＳＳ２，ＶＳＳ３は、同一の電圧でもよい。
【００６４】
また、半導体装置２３００は、第１高電圧トランジスタ２３１１及び第２高電圧トランジスタ２３１２のゲートをクランピングするためのクランピング回路２３２０をさらに含んでもよい。クランピング回路２３２０は、前述の実施形態と同一または類似の方式により、第１高電圧トランジスタ２３１１及び第２高電圧トランジスタ２３１２のゲートをクランピングすることができる。図１２の例では、クランピング回路２３２０が第１高電圧トランジスタ２３１１及び第２高電圧トランジスタ２３１２に共通して連結されると図示されているが、第１高電圧トランジスタ２３１１及び第２高電圧トランジスタ２３１２それぞれに対応するクランピング回路が別途配置されてもよい。ＥＳＤイベント発生時、クランピング回路２３２０は、第１高電圧トランジスタ２３１１の第１ゲート電圧Ｖｇ１と、第２高電圧トランジスタ２３１２の第２ゲート電圧Ｖｇ２とをクランピングすることができる。また、電源電圧ＶＤＤ２がクランピング回路２３２０に提供されると図示されているが、他の電圧（例えば、駆動回路内部の電圧）がクランピング回路２３２０に提供されてもよい。
【００６５】
ＥＳＤイベントによるＥＳＤチャージが、第１高電圧トランジスタ２３１１及び第２高電圧トランジスタ２３１２間の共通ノード‘ｄ’に連結されたパッドを介して流入されると仮定する。ＥＳＤチャージ流入時、共通ノード‘ｄ’は、相対的に高い電圧レベルを有するので、共通ノード‘ｄ’は、第１高電圧トランジスタ２３１１及び第２高電圧トランジスタ２３１２のドレインに該当する。また、第１高電圧トランジスタ２３１１及び第２高電圧トランジスタ２３１２それぞれは、ドレインとゲートとの間に、寄生キャパシタンス成分（図示せず）が形成され、それにより、ＥＳＤイベント時、共通ノード‘ｄ’の電圧レベルの上昇により、第１高電圧トランジスタ２３１１及び第２高電圧トランジスタ２３１２のゲート電圧Ｖｇ１，Ｖｇ２のレベルが上昇する。
【００６６】
クランピング回路２３２０は、その内部に、一つ以上のクランピング・トランジスタ（図示せず）を含み、前記クランピング・トランジスタは、ＥＳＤイベントの感知結果により、ターンオン／ターンオフが制御される。また、前記クランピング・トランジスタは、第１ゲート電圧Ｖｇ１と接地電圧ＶＳＳ１とを連結するトランジスタと、第２ゲート電圧Ｖｇ２と接地電圧ＶＳＳ１とを連結するトランジスタとを含んでもよい。前述の実施形態と同一または類似の制御方式により、第１ゲート電圧Ｖｇ１及び第２ゲート電圧Ｖｇ２をクランピングすることができる。
【００６７】
図１３は、本発明の他の実施形態による半導体装置を示すブロック図である。図１３の実施形態では、高電圧トランジスタ３１００、駆動回路３３００、クランピング回路３２００以外に、ＥＳＤ保護回路３４００が半導体装置３０００にさらに具備される例が図示される。図１３の半導体装置の動作について説明するにあたり、前述の実施形態と同一の構成については、その動作も同一または類似しているので、それに係わる詳細な説明は省略する。
図１３に図示されているように、ＥＳＤイベントによる半導体装置３０００内の素子の損傷を防止するために、ＥＳＤ保護回路３４００がパッドＰＡＤに直接連結され、一例として、ＥＳＤ保護回路３４００は、高電圧トランジスタ３１００と並列に連結され、ＥＳＤチャージの少なくとも一部を、ＥＳＤ保護回路３４００を介して分岐させる。
【００６８】
ＥＳＤ保護回路３４００が配置された場合にも、ＥＳＤイベント時、ＥＳＤ保護回路３４００による保護動作よりも先に、高電圧トランジスタ３１００がターンオンされ、それにより、ＥＳＤレベルが低下する。本実施形態によれば、高電圧トランジスタ３１００と並列に配置されるＥＳＤ保護回路３４００以外に、高電圧トランジスタ３１００のゲートと接地電圧ＧＮＤとの間に連結されるクランピング回路３２００がさらに具備されることにより、ＥＳＤ保護回路３４００を設けたにもかかわらず、高電圧トランジスタ３１００のゲート電圧Ｖｇのレベルが上昇する場合、それを感知し、ゲート電圧Ｖｇをクランピングさせる。それにより、高電圧トランジスタ３１００のチャネル・ヒーティングによるＥＳＤレベル低下問題を低減させることができる。
【００６９】
図１４は、本発明の実施形態による半導体装置がシステムに装着された一例を示すブロック図であり、図１５は、図１４の半導体システムで、各種電圧のレベルを示す表である。
図１４に図示されているように、半導体システム４０００は、システム内部の集積回路４１００と、これに電気的に連結される半導体装置４２００とを具備することができる。前述のように、半導体装置４２００は、半導体システム４０００内に具備されて各種機能を遂行することができ、例えば、半導体装置４２００は、高電圧トランジスタ部４２１０を含むことにより、内部集積回路４１００に係わる電力管理などの機能を遂行することができる。内部集積回路４１００と半導体装置４２００は、一つ以上のパッドを介して、各種信号を送受信することができ、例えば、内部集積回路４１００に備えられた一つ以上のパッド４１０１，４１０２は、半導体装置４２００に備えられた一つ以上のパッド４２０１，４２０２と電気的に連結される。また、内部集積回路４１００は、電源電圧ＶＤＤを利用して、各種動作を遂行することができ、半導体装置４２００は、内部集積回路４１００から一つ以上の電圧（例えば、前述の動作電圧ＶＩＮ）を受信することができる。
【００７０】
一例として、図１４には、内部集積回路４１００の１つのパッド４１０１を介して、動作電圧ＶＩＮが半導体装置４２００に提供される例が図示される。半導体装置４２００は、高電圧トランジスタ部４２１０を駆動するための駆動回路４２３０と、高電圧トランジスタ部４２１０のゲート電圧Ｖｇをクランピングするためのクランピング回路４２２０とをさらに含んでもよい。高電圧トランジスタ部４２１０は、半導体装置４２００のパッド４２０２と接地電圧ＶＳＳとの間に連結される。一例として、高電圧トランジスタ部４２１０は、パッド４１０２，４２０２を介して内部集積回路４１００に提供される電力を管理することができる。
【００７１】
一方、図１５の表に示されているように、半導体装置４２００または半導体システム４０００の動作モードにより、クランピング動作に係わる各種電圧のレベルが変動され、クランピング回路４２２０の活性化が制御される。
一例として、半導体装置４２００または半導体システム４０００の正常動作時には、前述の実施形態のように、クランピング回路４２２０が、半導体装置４２００や半導体システム４０００の動作に影響を及ぼさない。すなわち、正常動作時には、入力電圧ＶＩＮが高電圧トランジスタ部４２１０のゲート電圧Ｖｇより大きい電圧レベルを有し、それにより、クランピング回路４２２０に具備されるクランピング・トランジスタは、常にターンオフされることにより、クランピング回路４２２０が非活性化される。
【００７２】
一方、半導体装置４２００が半導体システム４０００に採用される前、または半導体装置４２００や半導体システム４０００の非動作区間ＮＯＰでは、入力電圧ＶＩＮが接地電圧レベルを有し、高電圧トランジスタ部４２１０のゲートは、フローティング状態でもある。その場合も、クランピング・トランジスタは、ターンオフされることにより、クランピング回路４２２０が非活性化される。
【００７３】
一方、前記非動作区間ＮＯＰで、ＥＳＤイベントが発生する場合、ＥＳＤチャージ流入及び高電圧トランジスタ部４２１０のドレイン電極とゲートとの間の寄生キャパシタンス成分により、高電圧トランジスタ部４２１０のゲート電圧Ｖｇが上昇する。また、高電圧トランジスタ部４２１０のゲートと、入力電圧ＶＩＮが提供されるノードとの間には、寄生ダイオード成分が形成され、それにより、ゲート電圧Ｖｇが上昇することで、入力電圧ＶＩＮも、接地レベルからゲート電圧Ｖｇのレベルに上昇する。ＥＳＤイベントの初期区間におけるＥＳＤパルスの上昇区間で、ゲート電圧Ｖｇは、入力電圧ＶＩＮより高い電圧レベルを有する。
【００７４】
ゲート電圧Ｖｇと入力電圧ＶＩＮとのレベル差の検出結果による制御信号が生成され、生成された制御信号により、クランピング・トランジスタがターンオンされることにより、クランピング回路４２２０が活性化され、高電圧トランジスタ部４２１０のゲート電圧Ｖｇがクランピングされる。
前述の実施形態の説明は、本発明の徹底的な理解のため、図面を参照して例を挙げたものに過ぎず、本発明を限定する意味に解釈されてはならない。また、本発明が属する技術分野における当業者によって、本発明の基本的原理を外れない範囲内で、多様な変化と変更とが可能であるということは明白である。
【産業上の利用可能性】
【００７５】
本発明のクランピング回路、それを含む半導体装置及び半導体装置のクランピング方法は、例えば、半導体システム関連の技術分野に効果的に適用可能である。
【符号の説明】
【００７６】
１０，４００，１３００，２３００，３０００，４２００    半導体装置
１００，４２１０    高電圧トランジスタ部
２００，１３２０，２３２０，３２００，４２２０    クランピング回路
２１０，４１０    クランピング・トランジスタ
２２０    トリガリング回路
３００，１３３０，３３００，４２３０    駆動回路
３１０    第１内部回路
３２０    第２内部回路
４１０    ＬＤＭＯＳトランジスタ
４３０    ＥＳＤ感知部
１０００，２０００，４０００    半導体システム
１１００，２１００    モジュール・ボード
１２００，２２００    コントローラ・チップ
１３１０，２３１０    電力スイッチ部
２３１１，２３１２，３１００    高電圧トランジスタ
２３３１    第１トランジスタ
２３３２    第２トランジスタ
３４００    ＥＳＤ保護回路
４１００    内部集積回路
４１０１，４１０２，４２０１，４２０２    パッド
【図１】
2014072532.tif 000003
【図２】
2014072532.tif 000004
【図３】
2014072532.tif 000005
【図４】
2014072532.tif 000006
【図５Ａ】
2014072532.tif 000007
【図５Ｂ】
2014072532.tif 000008
【図６】
2014072532.tif 000009
【図７Ａ】
2014072532.tif 000010
【図７Ｂ】
2014072532.tif 000011
【図８】
2014072532.tif 000012
【図９】
2014072532.tif 000013
【図１０】
2014072532.tif 000014
【図１１】
2014072532.tif 000015
【図１２】
2014072532.tif 000016
【図１３】
2014072532.tif 000017
【図１４】
2014072532.tif 000018
【図１５】
2014072532.tif 000019