(57)【要約】【課題】複数のビアと複数の配線を直列に接続したチェインを含むＴＥＧを用いた検査工程において、ビアの微小な抵抗異常の検出を可能とし、半導体装置の検査方法の精度を向上させる。【解決手段】チェインを直列に複数接続した大規模な連結チェインＣＣ１に対し、等間隔で電位測定用のパッドＶＭ１〜ＶＭ１６を接続することで、パッドＶＭ１〜ＶＭ１６により規定された連結チェインＣＣ１内の各区間内の小規模なチェインに対し、電位の測定を可能とする。【選択図】図８
2014140019.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１ビアおよび第１配線を含む第１チェインを直列に複数接続した第１連結チェインであって、配線経路を等間隔に分割する複数の第１区間が規定された前記第１連結チェインを含み、半導体基板上に形成されたＴＥＧを準備する工程と、
（ｂ）前記第１連結チェインに電流を流し、前記複数の第１区間のうちのいずれかの前記第１区間である第２区間の両端の電位差を測定することで、前記第２区間内の前記第１ビアの評価を行う工程と、
を有する、半導体装置の検査方法。
【請求項２】
請求項１記載の半導体装置の検査方法において、
前記複数の第１区間は、前記第１連結チェインに対し等間隔で接続された複数の第１パッドにより規定され、
前記（ｂ）工程では、前記第２区間の両端のそれぞれに接続された前記第１パッド間の電位差を測定することで、前記第２区間内の前記第１ビアの評価を行う、半導体装置の検査方法。
【請求項３】
請求項１記載の半導体装置の検査方法において、
前記第２区間内の前記第１チェインの数は、前記第１連結チェインを構成する前記第１チェインの数よりも少ない、半導体装置の検査方法。
【請求項４】
請求項１記載の半導体装置の検査方法において、
前記第１チェインの一方の端部には第２パッドおよび第３パッドが接続され、
前記第１チェインのもう一方の端部には第４パッドおよび第５パッドが接続され、
前記（ｂ）工程では、前記第２パッドおよび前記第４パッドにそれぞれ異なる電位を供給することで前記第１チェインに電流を流し、
前記第３パッドおよび前記第５パッドの電位を測定することで、前記第２パッドおよび前記第４パッドに供給する電位を測定する、半導体装置の検査方法。
【請求項５】
請求項１記載の半導体装置の検査方法において、
前記ＴＥＧは、第２ビアおよび第２配線を含む第２チェインを直列に複数接続した第２連結チェインを含み、
前記第２連結チェインは前記第１チェインと絶縁され、
前記第２連結チェインは、等間隔に第２パッドが複数接続されることで、その配線経路を等間隔に分離する複数の第３区間が規定されており、
前記（ｂ）工程で前記第１連結チェイン内の前記第２区間において抵抗異常が検出された場合に、前記第２チェインの前記複数の第３区間のうちのいずれかの前記第３区間である第４区間であって、抵抗異常が検出された前記第２区間に対応する箇所の前記第４区間の抵抗値を測定する、半導体装置の検査方法。
【請求項６】
請求項２記載の半導体装置の検査方法において、
前記第１チェインの両端のそれぞれには、前記第１パッドよりも面積が小さい解析用パッドが接続されており、
前記（ｂ）工程で前記第１連結チェイン内の前記第２区間において抵抗異常が検出された場合に、前記第２区間内の前記第１チェインに接続された前記解析用パッドの電位を測定することで、異常発生位置の特定を行う、半導体装置の検査方法。
【請求項７】
請求項１記載の半導体装置の検査方法において、
前記（ｂ）工程では、前記第１連結チェイン内の前記複数の第１区間のそれぞれの抵抗値を測定して抵抗値の分布を作成し、特定の前記第２区間の抵抗値が前記分布から外れているか否かで異常の有無を判断する、半導体装置の検査方法。
【請求項８】
請求項１記載の半導体装置の検査方法において、
前記ＴＥＧは前記半導体基板上のチップ領域内に形成され、
前記（ｂ）工程では、スイッチング用のトランジスタを用いて、前記複数の第１区間のそれぞれの両端の電位差を測定することで、前記複数の第１区間内の前記第１ビアの評価を行う、半導体装置の検査方法。
【請求項９】
請求項１記載の半導体装置の検査方法において、
前記第１連結チェインの近傍には、第３配線が並走しており、
（ｃ）前記第３配線の抵抗異常の有無を検査することで、前記第１連結チェインを構成する前記第１配線に起因した抵抗異常の有無を判断する工程をさらに有する、半導体装置の検査方法。
【請求項１０】
請求項９記載の半導体装置の検査方法において、
前記第１配線および前記第３配線は銅を含む、半導体装置の検査方法。
【請求項１１】
請求項１記載の半導体装置の検査方法において、
前記第１チェインは上層配線および下層配線を含んでおり、前記第１配線は前記上層配線または前記下層配線のいずれか一方を構成し、
前記上層配線と前記下層配線とは、積層された複数の前記第１ビアにより直列に接続されている、半導体装置の検査方法。
【請求項１２】
請求項１記載の半導体装置の検査方法において、
前記第１チェインは上層配線および下層配線を含んでおり、前記第１配線は前記上層配線または前記下層配線のいずれか一方を構成し、
前記上層配線および前記下層配線のいずれか一方の幅は、他方の幅よりも大きい、半導体装置の検査方法。
【請求項１３】
請求項１記載の半導体装置の検査方法において、
前記第１チェインは上層配線および下層配線を含んでおり、前記第１配線は前記上層配線または前記下層配線のいずれか一方を構成し、
前記下層配線は、前記半導体基板の上面に形成された半導体層により構成されている、半導体装置の検査方法。
【請求項１４】
請求項１記載の半導体装置の検査方法において、
前記第１チェインは上層配線および下層配線を含んでおり、前記第１配線は前記上層配線または前記下層配線のいずれか一方を構成し、
前記下層配線は、前記半導体基板上に形成された半導体膜により構成されている、半導体装置の検査方法。
【請求項１５】
（ａ）配線を直列に複数接続した連結配線であって、配線経路を等間隔に分割する複数の第１区間が規定された前記連結配線を含み、半導体基板上に形成されたＴＥＧを準備する工程と、
（ｂ）前記連結配線に電流を流し、前記複数の第１区間のうちのいずれかの前記第１区間である第２区間の両端の電位差を測定することで、前記第２区間内の前記配線の評価を行う工程と、
を有する、半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の検査方法に関し、特に、ビアまたは配線を有する半導体装置の検査方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
車載半導体などの高い信頼性を必要とする半導体では、劣化性不良の撲滅が課題となっている。プロセス起因の劣化性不良として確率の高いものには、ビアコンタクト関連の不良がある。たとえば、ビアの底部の変質による高抵抗起因の不良などである。
【０００３】
ビアの形成不良または劣化性不良などを検査する場合には、例えば検査用に形成された複数層の配線およびそれらを接続するビアからなるＴＥＧ（Test Elemental Group）に電位を供給し、電流を測定することでビアの抵抗値を測定する方法が知られている。
【０００４】
特許文献１（特開２００７−８０９８７号公報）には、櫛状の導体部を構成し、複数のビアを含む行配線を並行に配置し、これらを電子ビームによりスキャンすることで電気的異常を検出することが記載されている。
【０００５】
特許文献２（特開２００４−２５９８９４号公報）には、配線の断線および配線間の短絡を調べるための構造として、主線路の間に櫛状の副線路が並行に配置されたＴＥＧが記載されている。副線路は断線または抵抗異常ではなく、配線間の短絡の有無の検査に用いられるものである。また、副線路は主線路に沿って並走しているわけではない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−８０９８７号公報
【特許文献２】特開２００４−２５９８９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ビアの形成不良などに起因する配線経路の断線または抵抗の上昇などの発生を調べる場合には、複数の配線同士の間をビアを用いて直列に接続した鎖状の配線路を含むＴＥＧを用いることで、多数のビアを一度に検査することが考えられる。多数のビアと多数の配線を直列に接続して形成した一連の配線路、すなわちチェインが大規模であれば、より多くのビアを一度に検査することができ、発生頻度の低い異常の発見も容易となる。
【０００８】
しかし、チェインの抵抗値を算出して抵抗異常を検査する場合、チェイン全体の正常な抵抗値に対して１％未満の小さい抵抗変動を検知することは困難である。したがって、例えばビアを１００万個含むような大規模なチェインでは、その両端に電圧を印加して抵抗異常の有無を検査する場合、チェインの大規模化によってチェイン全体の抵抗値が増大し、小さい抵抗異常を検出することが困難となる。また、大規模なチェインの両端に電圧を印加して検査を行う場合、抵抗異常が具体的にどの箇所に生じているのかを解析することが難しい。
【０００９】
これに対して、ビア数および配線数を減らすことでチェインを小規模化したＴＥＧを複数設け、それぞれのチェインに対して検査をしようとすると、半導体ウエハ上において、それぞれのチェインに接続されたパッドが占める面積が大きくなる。また、小規模なチェインでは、発生頻度の低い異常を発見することが困難となる問題がある。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
一実施の形態である半導体装置の検査方法は、ビアおよび配線を含むチェインを直列に複数接続した大規模な連結チェインに対し、等間隔で電位測定用のパッドを接続することで、当該パッドにより規定された連結チェイン内の各区間内の小規模なチェインに対し、電位の測定を行うものである。
【発明の効果】
【００１３】
本願において開示される一実施の形態によれば、半導体装置の検査方法の精度を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１である半導体装置の検査方法に用いるＴＥＧを含む半導体ウエハの平面図である。
【図２】図１の一部を拡大して示す平面図である。
【図３】本発明の実施の形態１である半導体装置の検査方法に用いるＴＥＧを示す平面レイアウトである。
【図４】図３の一部を拡大して示す平面レイアウトである。
【図５】図４の一部を拡大して示す平面レイアウトである。
【図６】本発明の実施の形態１である半導体装置の検査方法に用いるＴＥＧの模式的な俯瞰図である。
【図７】図５のＡ−Ａ線における断面図である。
【図８】本発明の実施の形態１である半導体装置の検査方法に用いるＴＥＧの模式的な平面レイアウトである。
【図９】本発明の実施の形態１である半導体装置の検査方法により測定した抵抗の累積分布のグラフである。
【図１０】本発明の実施の形態３である半導体装置の検査方法に用いるＴＥＧを示す平面レイアウトである。
【図１１】本発明の実施の形態３の変形例である半導体装置の検査方法に用いるＴＥＧを示す平面レイアウトである。
【図１２】本発明の実施の形態４である半導体装置の検査方法に用いるＴＥＧを示す断面図である。
【図１３】本発明の実施の形態５である半導体装置の検査方法に用いるＴＥＧを示す平面レイアウトである。
【図１４】本発明の実施の形態５である半導体装置の検査方法に用いるＴＥＧを示す平面レイアウトである。
【図１５】本発明の実施の形態６である半導体装置の検査方法に用いるＴＥＧを示す断面図である。
【図１６】本発明の実施の形態６である半導体装置の検査方法に用いるＴＥＧを示す断面図である。
【図１７】本発明の実施の形態７である半導体装置の検査方法に用いるＴＥＧを示す平面レイアウトである。
【図１８】比較例１として示す半導体装置の検査方法に用いるＴＥＧの模式的な平面レイアウトである。
【図１９】比較例２として示す半導体装置の検査方法に用いるＴＥＧの模式的な平面レイアウトである。
【図２０】比較例３として示す半導体装置の検査方法により測定した抵抗の累積分布のグラフである。
【発明を実施するための形態】
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００１７】
また、複数のビアと複数の配線とを直列に接続して形成した一連の配線路をチェインと呼ぶ。
【００１８】
また、本願でいう並走とは、１方向に延在する特定の配線パターンなどに対して近接した位置に、当該配線パターンと同じ方向に延在する他の配線パターンが設けられている場合の、両パターンの配置位置の関係をいう。つまり、同一方向に延在して近接するパターン同士は、互いに並走して形成されている。
【００１９】
（実施の形態１）
本実施の形態の半導体装置の検査方法では、複数のビアと複数の配線を直列に接続して形成した一連の配線路であるチェインを含むＴＥＧを用いて、主にビアの不良を検出する。ここにおいて、当該チェインは、その両端のみでなく、当該両端の間を例えば等間隔に分割するような位置に複数の電位測定用のパッドが接続されているものである。本実施の形態では、上記ＴＥＧを用いることで、半導体装置の検査方法の精度を向上させることについて説明する。
【００２０】
まず、以下に、本実施の形態の半導体装置の検査方法に用いるＴＥＧの構造を、図１〜図８に示す。図１は、本実施の形態の検査方法に用いるＴＥＧを含む半導体ウエハの平面図である。図２は、図１の一部を拡大して示す平面図である。図３は、本実施の形態のＴＥＧおよびパッドを示す平面レイアウトである。図４は、図３の一部を拡大して示す平面レイアウトである。図５は、図４の一部を拡大して示す平面レイアウトである。図６は、本実施の形態の検査方法に用いる半導体装置の模式的な俯瞰図である。図７は、図５のＡ−Ａ線における断面図である。図８は、本実施の形態の検査方法に用いる半導体装置の模式的な平面レイアウトである。
【００２１】
図１に示すように、本実施の形態の半導体装置の検査工程で用いるＴＥＧ（図示しない）は、半導体ウエハＷＦ上に形成されている。図１に示す半導体ウエハＷＦは、例えば単結晶シリコンからなる半導体基板と、その上に形成された配線層を含んでいる。つまり、上記ＴＥＧは当該半導体基板上に形成されている。
【００２２】
ここではまず、検査用のみに用いる半導体ウエハについて説明するが、実施の形態２において後述するように、半導体ウエハＷＦは半導体素子の形成のための前工程を経て製品として用いられるウエハであってもよい。前工程を経て製品として用いる半導体ウエハＷＦは、半導体基板上に半導体素子を含み、その上に配線層が形成されるが、ここで説明する半導体ウエハＷＦは、配線およびビアの検査のみに用いられるため、半導体基板上にトランジスタなどの半導体素子が形成されていない。
【００２３】
半導体ウエハＷＦの主面上には、切削されることで個片化されてチップとなる領域、すなわちチップ領域ＣＲがマトリクス状に並んで配置されている。なお、半導体ウエハＷＦは半導体基板と呼ぶこともできる。また、ここではチップ領域ＣＲが後のダイシング工程により個片化されて半導体チップとなる場合について説明するが、検査のみに用いられる半導体ウエハに対しては、半導体ウエハ上に形成されたパッド（図示しない）を用いたプローブ検査などの検査工程のみを行い、ダイシング工程を行わない場合も考えられる。
【００２４】
製品となる半導体ウエハを加工した場合に半導体チップとなるチップ領域ＣＲは、格子状に形成されたスクライブ領域ＳＬによりマトリクス状に区切られている。つまり、半導体ウエハＷＦの主面には、半導体ウエハＷＦの主面に沿う第１方向および第１方向に直交する第２方向のそれぞれの方向に延在するスクライブ領域ＳＬがそれぞれ複数本並んで形成されている。なお、スクライブ領域ＳＬは、スクライブラインと呼ぶこともできる。
【００２５】
図２は、図１に示す半導体ウエハＷＦの上面の一つのチップ領域ＣＲの近傍を拡大して示す平面図である。チップ領域ＣＲは、図１に示す半導体ウエハＷＦの上面の４本のスクライブ領域ＳＬに囲まれており、平面視において矩形の形状を有している。
【００２６】
図２に示すスクライブ領域ＳＬは、半導体ウエハをダイシングして半導体チップを個片化する際にダイシングブレードにより切削される領域である。このため、ダイシング工程の後の半導体チップには、図２に示すスクライブ領域ＳＬは殆ど残っていないことが考えられる。
【００２７】
図２では、半導体ウエハＷＦ上に形成されたスクライブ領域ＳＬ、スクライブ領域ＳＬ内のパッドＰＳＬ、チップ領域ＣＲ、チップ領域ＣＲ内のスクライブ領域Ｓ１、スクライブ領域Ｓ１内のパッドＰＣＲ、チップ領域ＣＲにおいてスクライブ領域Ｓ１に囲まれたシールリングＲ１、およびシールリングＲ１に囲まれた回路部ＣＲＰを示している。パッドＰＳＬおよびＰＣＲは、プローブ検査などの際に検査針を接触させてＴＥＧに電位を供給するための電極である。つまり、ＴＥＧはスクライブ領域ＳＬと、チップ領域ＣＲのスクライブ領域Ｓ１とに形成されている。当該ＴＥＧは、配線層間を接続するビアの形成異常および劣化性異常などを主に検査するための構造である。
【００２８】
なお、ここではチップ領域ＣＲの外のスクライブ領域ＳＬおよびチップ領域ＣＲ内のスクライブ領域Ｓ１にＴＥＧが形成されているものとして説明するが、ＴＥＧが形成されている領域はどちらか一方のみであってもよい。
【００２９】
回路部ＣＲＰは、半導体ウエハＷＦを加工して製品として用いる場合に、トランジスタなどの半導体素子および配線を含む回路を形成する領域である。平面視において回路部ＣＲＰはチップ領域ＣＲの大部分を占めており、回路部ＣＲＰの周囲には、回路部ＣＲＰを囲うように、金属膜からなるシールリングＲ１が形成されている。シールリングＲ１は例えばＡｌ（アルミニウム）、Ｃｕ（銅）またはＷ（タングステン）などからなり、チップ領域ＣＲを構成する半導体基板およびその上層の層間絶縁膜を貫通して形成された壁状の形状を有している。なお、回路部ＣＲＰ上には複数のパッドが露出していることが考えられるが、ここではその図示を省略している。
【００３０】
シールリングＲ１は、半導体ウエハから半導体チップを切り離して個片化する際のダイシング工程において、半導体チップにクラックが生じて製品に不良が生じることを防ぐことを目的として設けられている保護用の膜である。シールリングＲ１はチップ領域ＣＲの端部の近傍であって、チップ領域ＣＲの端部と回路部ＣＲＰとの間に配置されており、チップ領域ＣＲの上面から裏面にかけて形成されている。ここではシールリングＲ１は回路部ＣＲＰの周囲を完全に囲う環状の形状を有している。
【００３１】
また、チップ領域ＣＲの上面には、平面視において、矩形のチップ領域ＣＲの各辺に沿って延在するスクライブ領域Ｓ１が形成されている。スクライブ領域Ｓ１はシールリングＲ１の外側に形成されており、スクライブ領域Ｓ１はチップ領域ＣＲの一辺に隣接して形成されている。ここでは、チップ領域ＣＲの一部であって、回路部ＣＲＰを囲うシールリングＲ１の外側の領域をスクライブ領域Ｓ１と呼ぶ。
【００３２】
図２では、スクライブ領域Ｓ１のうち、チップ領域ＣＲの特定の一辺に沿う領域のみに、パッドＰＣＲを複数並べて示しているが、複数のパッドＰＣＲおよびそれらに接続されたＴＥＧは、スクライブ領域Ｓ１内であれば、チップ領域ＣＲの他の辺に沿って設けられていてもよい。つまり、例えば平面視において矩形の形状を有するチップ領域ＣＲの４辺の全ての辺に沿って４本のスクライブ領域Ｓ１が形成され、その４本のスクライブ領域Ｓ１のそれぞれの中に、上記４辺に沿ってパッドＰＣＲが並べて配置されていてもよい。なおここでは、図２に示す複数のパッドＰＣＲが、チップ領域ＣＲの一辺に沿って並べられている方向を第２方向とする。
【００３３】
また、図２では、第２方向に延在するスクライブ領域ＳＬにのみパッドＰＳＬを複数並べて配置しているが、第２方向と直交する第１方向に延在するスクライブ領域ＳＬにパッドＰＳＬを並べて形成しても構わない。つまり、図２では、図の横方向に並べられたパッドＰＳＬを示しているが、図の縦方向に延在するスクライブ領域ＳＬにおいて、パッドＰＳＬが複数並べて配置されていても構わない。
【００３４】
次に、図３に本実施の形態のＴＥＧおよび当該ＴＥＧに接続されたパッドの平面レイアウトを示す。図３は、例えば図２に示すチップ領域ＣＲ内に形成された複数のパッドＰＣＲの平面レイアウトを拡大して示すものである。図２では図示を省略したが、図３に示すように、複数のパッドＰＣＲはそれらの近傍に形成されたＴＥＧ１Ｔおよび２Ｔに電気的に接続されている。なお、図３の左側に示すパッドＰＣＲはＴＥＧ１Ｔに接続され、図３の右側に示すパッドＰＣＲはＴＥＧ２Ｔに接続されている。
【００３５】
つまり、パッドＰＣＲはＴＥＧ１Ｔおよび２Ｔから引き出された測定用の電極である。ＴＥＧを用いて半導体装置の検査をする際は、例えばパッドＰＣＲにプローブ検査用の検査針を接触させ、ＴＥＧ１Ｔまたは２Ｔに所定の電位を供給することで、半導体装置の特性等を評価する。
【００３６】
図３に示すように、ＴＥＧ１Ｔ側のパッドＰＣＲは、第２方向に例えば２４個並べて配置され、第１方向に２個並べて配置されている。つまり、複数のパッドＰＣＲは２列並んで、計４８個配置されている。図３では、ＴＥＧ１Ｔ側およびＴＥＧ２Ｔ側のそれぞれのパッドＰＣＲを計９６個を示している。ここでは、９６個のパッドＰＣＲのうち、図３の左側、つまりＴＥＧ１Ｔに近い方の４８個のパッドＰＣＲを、ＴＥＧ１Ｔ側のパッドＰＣＲと呼ぶ。同様に、図３の右側、つまりＴＥＧ２Ｔに近い方の４８個のパッドＰＣＲを、ＴＥＧ２Ｔ側のパッドＰＣＲと呼ぶ。
【００３７】
９６個のパッドＰＣＲのうち、このうち全てのパッドＰＣＲがＴＥＧ１Ｔまたは２Ｔに接続されている必要はない。ここでは例として、ＴＥＧ１Ｔ側のパッドＰＣＲのうち、ＴＥＧ２Ｔに近い方の８個のパッドＰＣＲがＴＥＧ１ＴにもＴＥＧ２Ｔにも接続されていない場合について説明する。同様に、ＴＥＧ２Ｔ側のパッドＰＣＲのうち、ＴＥＧ１Ｔに近い方の８個のパッドＰＣＲがＴＥＧ２ＴにもＴＥＧ１Ｔにも接続されていない。このように、ＴＥＧ１Ｔおよび２Ｔに接続されていないパッドＰＣＲは、例えばＴＥＧ１Ｔ、２Ｔとは異なる用途のＴＥＧであって、例えば層間絶縁膜の絶縁性などを評価するためのＴＥＧなどに接続されている。
【００３８】
また、図３においてＴＥＧ１Ｔに接続され、第２方向に並ぶ２４個のパッドＰＣＲはＴＥＧ１Ｔを介して互いに電気的に接続されているが、第１方向において隣り合うパッドＰＣＲ同士は電気的に絶縁されている。
【００３９】
図３に示す様なＴＥＧおよびパッドの構造、並びに、以下に説明する構造は、図２に示すスクライブ領域ＳＬにＴＥＧおよびパッドＰＳＬを形成した場合も、同様の構造で形成される。
【００４０】
次に、図４に、図３の一部を拡大した平面レイアウトを示す。図４には、ＴＥＧ１Ｔと、ＴＥＧ１Ｔに配線Ｈ０ａ、ＨＭ０ａ、Ｗ１ａ、Ｗ２ａおよびＷ３ａを介して電気的に接続された電極であるパッドＶＨ、ＶＨＭ、ＶＭ１、ＶＭ２およびＶＭ３とを示している。パッドＶＨ、ＶＨＭ、ＶＭ１、ＶＭ２およびＶＭ３は図３に示す複数のパッドＰＣＲのうちの、左側に示す１０個のパッドＰＣＲに相当する。引出し配線である配線Ｈ０ａ、ＨＭ０ａ、Ｗ１ａ、Ｗ２ａおよびＷ３ａは、例えば幅が１μｍの金属配線からなる。なお、本願でいう配線の幅とは、配線の延在方向に直交する方向における当該配線の長さを指す。
【００４１】
また、図４に示すＴＥＧ１Ｔを構成するチェイン部ＣＨＰには、複数の解析用パッドＡＰが接続されている。解析用パッドＡＰは、図５を用いて後述する解析用パッドＡＰ１およびＡＰ２により構成される。
【００４２】
次に、図５に、図４のＴＥＧ１Ｔの端部を拡大した平面レイアウトを示す。図５には、第２方向におけるＴＥＧ１Ｔの一方の端部であって、パッドＶＨ（図４参照）に接続される方の端部の近傍の平面レイアウトを示している。図５に示すように、ＴＥＧ１Ｔは、第１方向に延在して複数のビアを含むチェインＣ１が、電気的に直列に複数接続されて形成され、第２方向に延在する連結チェインＣＣ１を有している。同様に、ＴＥＧ１Ｔは、第１方向に延在して複数のビアを含むチェインＣ２が、電気的に直列に複数接続されて形成され、第２方向に延在する連結チェインＣＣ２を有している。図５において破線により囲まれた二つの領域内に、１本のチェインＣ１および１本のチェインＣ２をそれぞれ示している。このように、ＴＥＧ１Ｔは、互いに絶縁されている２本の連結チェインＣＣ１、ＣＣ２を有している。
【００４３】
具体的に説明すると、隣り合うチェインＣ１同士のそれぞれの一方の端部は、配線により接続されている。つまり、特定のチェインＣ１の第１方向における一方の端部は、第２方向において両隣に隣り合う２本のチェインＣ１のうちの一方のチェインＣ１と接続されており、当該特定のチェインＣ１の第１方向におけるもう一方の端部は、第２方向において隣り合うもう一方のチェインＣ１と接続されている。
【００４４】
このように、第２方向において隣り合うチェインＣ１同士は互いに接続されており、直列に接続された複数のチェインＣ１により連結チェインＣＣ１が形成されている。直列に接続された複数のチェインＣ１からなる一連の配線部を、ここでは連結チェインＣＣ１と呼ぶ。同様に、第２方向において隣り合うチェインＣ２同士は互いに接続されており、直列に接続された複数のチェインＣ２により連結チェインＣＣ２が形成されている。直列に接続された複数のチェインＣ２からなる一連の配線部を、ここでは連結チェインＣＣ２と呼ぶ。図４に示すチェイン部ＣＨＰは、連結チェインＣＣ１およびＣＣ２により構成されている。図５では、ＴＥＧ１Ｔの一方の端部近傍のみを示しており、それ以外の領域のＴＥＧ１Ｔのレイアウトは示していない。
【００４５】
また、連結チェインＣＣ１、ＣＣ２およびそれらに接続された配線は、平面視において互いに重なる領域が多いことが考えられるが、ここでは図を分かりやすくするため、意図的に連結チェインＣＣ１およびＣＣ２の位置をずらし、それぞれのパターンが極力重ならないように図示をしている。ただし、第１方向に延在するチェインＣ１、Ｃ２のそれぞれは、平面視において互いに重ならないように配置されている。つまり、チェインＣ１、Ｃ２は第２方向において交互に離間して配置されている。これは、チェインＣ１、Ｃ２が、共に同層の上層配線および同層の下層配線をビアにより接続した配線路であり、平面視において重なるように配置することができないためである。
【００４６】
なお、図５の左側には、パッド、解析用パッドまたは配線などに接続されていない、電気的に浮遊状態にあるチェインＣ１、Ｃ２を示している。浮遊状態の上記チェインＣ１、Ｃ２は、半導体装置の検査工程で利用されることがないダミー配線であるが、このような浮遊状態のチェインを配置することにより、第２方向において連結チェインＣＣ１およびＣＣ２の端部に位置するチェインＣ１、Ｃ２の形成条件を、他のチェインＣ１、Ｃ２と揃えることができ、ＴＥＧ１Ｔの精度を向上させることができる。以下で説明するチェインには、浮遊状態にあるチェインは含まないものとする。
【００４７】
浮遊状態にあるチェインＣ１を除き、各チェインＣ１の両端のそれぞれは、パッドまたは解析用パッドＡＰ１に接続されている。第２方向において連結チェインＣＣ１の端部に位置するチェインＣ１の一方の端部は、配線Ｈ０ａを介してパッドＶＨ（図４参照）に接続され、また、配線Ｈ０ａおよび配線ＨＭ０ａを介してパッドＶＨＭ（図４参照）に接続されている。また、上記した端部のチェインＣ１を１本目とした場合の、第２方向における当該端部から数えて１０本目および１１本目のチェインＣ１のそれぞれの一方の端部は、共に配線Ｗ１ａを介してパッドＶＭ１（図４参照）に接続されている。つまり、パッドＶＨＭとパッドＶＭ１との間の一つの区間には、１０本のチェインＣ１が直列的に接続されている。
【００４８】
また、上記した第２方向における連結チェインＣＣ１の端部のチェインＣ１、当該端部から１０本目のチェインＣ１および１１本目のチェインＣ１のもう一方の端部は、複数の解析用パッドＡＰ１にそれぞれ接続されている。解析用パッドＡＰ１は平面視において、１辺が２μｍの矩形の形状を有しており、また、上述したパッドＶＨ、ＶＨＭ、ＶＭ１、ＶＭ２およびＶＭ３（図４参照）は解析用パッドＡＰ１よりも大きい面積を有している。
【００４９】
つまり、一つの区間の両端のチェインＣ１のそれぞれは、一方の端部が解析用パッドＡＰ１に接続され、もう一方の端部が解析用パッドＡＰ１よりも大きいパッド（例えば図４に示すパッドＶＨＭ等）に接続されている。また、それ以外のチェインＣ１の両端は、それぞれ解析用パッドＡＰ１に接続されている。なお、第２方向において隣り合うチェインＣ１同士のそれぞれは、一方の端部が同一のパッドまたは解析用パッドＡＰ１に接続されている。ただし、第２方向における連結チェインＣＣ１の端部のチェインＣ１は、一方の端部に接続される解析用パッドＡＰ１を、隣り合うチェインＣ１と共有しているが、他の一方の端部に接続されるパッドを他のチェインＣ１と共有していない。
【００５０】
また、第２方向における連結チェインＣＣ１の両方の端部のチェインＣ１は２個のパッドに接続されているのに対し、それらのチェインＣ１の間のチェインＣ１の端部は、いずれも１個のパッドまたは１個の解析用パッドＡＰ１のみに接続されている。これは、上記区間の端部のチェインＣ１であっても同じである。
【００５１】
上述した連結チェインＣＣ１と同様に、連結チェインＣＣ２を構成するチェインＣ２は、浮遊状態にあるチェインＣ２を除き、各チェインＣ２の両端のそれぞれは、パッドまたは解析用パッドＡＰ２に接続されている。第２方向において連結チェインＣＣ２の端部に位置するチェインＣ２の一方の端部は、配線Ｈ０ｂを介してパッドＶＨ（図４参照）に接続され、また、配線Ｈ０ｂおよび配線ＨＭ０ｂを介してパッドＶＨＭ（図４参照）に接続されている。また、上記した端部のチェインＣ２を１本目とした場合の、第２方向における当該端部から数えて１０本目および１１本目のチェインＣ２のそれぞれの一方の端部は、共に配線Ｗ１ｂを介してパッドＶＭ１（図４参照）に接続されている。つまり、パッドＶＨＭとパッドＶＭ１との間の一つの区間には、１０本のチェインＣ２が直列的に接続されている。
【００５２】
ただし、連結チェインＣＣ１が接続されているパッドＶＨ、ＶＨＭ、ＶＭ１と、連結チェインＣＣ２が接続されているパッドＶＨ、ＶＨＭ、ＶＭ１とは、それぞれ別々のパッドである（図４参照）。つまり、連結チェインＣＣ１と連結チェインＣＣ２は電気的に絶縁されている。
【００５３】
また、上記した第２方向における連結チェインＣＣ２の端部のチェインＣ２、当該端部から１０本目のチェインＣ２および１１本目のチェインＣ２のもう一方の端部は、複数の解析用パッドＡＰ２にそれぞれ接続されている。解析用パッドＡＰ２は平面視において、１辺が２μｍの矩形の形状を有しており、また、上述したパッドＶＨ、ＶＨＭ、ＶＭ１、ＶＭ２およびＶＭ３（図４参照）は解析用パッドＡＰ２よりも大きい面積を有している。
【００５４】
つまり、一つの区間の両端のチェインＣ２のそれぞれは、一方の端部が解析用パッドＡＰ２に接続され、もう一方の端部が解析用パッドＡＰ２よりも大きいパッド（例えば図４に示すパッドＶＨＭ等）に接続されている。また、それ以外のチェインＣ２の両端は、それぞれ解析用パッドＡＰ２に接続されている。なお、第２方向において隣り合うチェインＣ２同士のそれぞれは、一方の端部が同一のパッドまたは解析用パッドＡＰ２に接続されている。ただし、第２方向における連結チェインＣＣ２の端部のチェインＣ２は、一方の端部に接続される解析用パッドＡＰ２を、隣り合うチェインＣ２と共有しているが、他の一方の端部に接続されるパッドを他のチェインＣ２と共有していない。
【００５５】
また、第２方向における連結チェインＣＣ２の両方の端部のチェインＣ２は２個のパッドに接続されているのに対し、それらのチェインＣ２の間のチェインＣ２の端部は、いずれも１個のパッドまたは１個の解析用パッドＡＰ２のみに接続されている。これは、上記区間の端部のチェインＣ２であっても同じである。
【００５６】
次に、図６に、チェインＣ１およびＣ２のそれぞれの模式的な俯瞰図を示す。ここでも、図を分かりやすくするため、意図的に連結チェインＣＣ１およびＣＣ２を構成する配線などの位置をずらして図示をしている。図６に示すように、１本のチェインＣ１は、４本の下層配線ＷＬと、５本の上層配線ＷＵと、上層配線ＷＵおよび下層配線ＷＬ間を接続する８本のビアＶ１とを有している、第１方向に延在する配線路である。上層配線ＷＵおよび下層配線ＷＬはいずれも第１方向に延在するパターンである。上層配線ＷＵ、下層配線ＷＬの配線幅、およびビアＶ１の径は、いずれも例えば０．１μｍであるものとする。
【００５７】
つまり、チェインＣ１の端部の上層配線ＷＵの端部は、その直下の下層配線ＷＬの一方の端部にビアＶ１を介して接続され、当該下層配線ＷＬのもう一方の端部は、その直上の上層配線ＷＵにビアＶ１を介して接続されている。すなわち、チェインＣ１を構成する上層配線ＷＵの両端のそれぞれは、ビアＶ１を介して別々の下層配線ＷＬに接続されており、チェインＣ１を構成する下層配線ＷＬの両端のそれぞれは、ビアＶ１を介して別々の上層配線ＷＵに接続されている。
【００５８】
同様に、１本のチェインＣ２は、５本の下層配線ＷＬと、４本の上層配線ＷＵと、上層配線ＷＵおよび下層配線ＷＬ間を接続する８本のビアＶ１とを有している、第１方向に延在する配線路である。チェインＣ２を構成する上層配線ＷＵの両端のそれぞれは、ビアＶ１を介して別々の下層配線ＷＬに接続されており、チェインＣ２を構成する下層配線ＷＬの両端のそれぞれは、ビアＶ１を介して別々の上層配線ＷＵに接続されておる、この点はチェインＣ１と同様である。
【００５９】
ただし、第１方向において、チェインＣ１の両端には上層配線ＷＵが設けられているのに対し、チェインＣ２の両端には下層配線ＷＬが形成されている。つまり、チェインＣ１の端部を構成する上層配線ＷＵが、図５に示す解析用パッドＡＰ１または図４に示すパッドＶＨなどに接続されている。また、チェインＣ２の端部を構成する下層配線ＷＬが、図５に示す解析用パッドＡＰ２または図４に示すパッドＶＨなどに接続されている。なお、ここではビアＶ１の平面視における形状を矩形で示しているが、ビアＶ１は円柱状の形状を有していてもよい。
【００６０】
次に、図７に、チェインＣ１の断面図を示す。図７は図５のＡ−Ａ線における断面図である。図７に示すように、チェインＣ１は、半導体基板ＳＢ上に形成された複数の下層配線ＷＬ、複数の上層配線ＷＵおよび複数のビアＶ１により構成されている。下層配線ＷＬは、半導体基板ＳＢ上に形成された、例えばＳｉＯＣ膜または酸化シリコン膜などからなる層間絶縁膜ＩＬＦ１の上面の配線溝内を埋め込むように形成されている。下層配線ＷＬは、上記配線溝の表面を覆うバリア導体膜ＢＭ１と、当該配線溝内にバリア導体膜ＢＭ１を介して埋め込まれた主導体膜Ｍ１とからなる。
【００６１】
バリア導体膜ＢＭ１は、主導体膜Ｍ１を構成する金属原子が層間絶縁膜ＩＬＦ１などの内部に拡散することを防ぐために設けられており、例えばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはそれらの積層膜により構成される。主導体膜Ｍ１は例えばＣｕ（銅）からなる。このように、下層配線ＷＬは、所謂シングルダマシン法により形成された埋込み配線である。
【００６２】
また、上層配線ＷＵは、下層配線ＷＬ上および層間絶縁膜ＩＬＦ１上にバリア絶縁膜ＢＦを介して形成された層間絶縁膜ＩＬＦ２の上面の配線溝内を埋め込むように形成されている。上層配線ＷＵは、下層配線ＷＬと同様に、バリア導体膜ＢＭ２および主導体膜Ｍ２により構成されている。また、ビアＶ１は、上層配線ＷＵが埋め込まれた上記配線溝の底面に開口されたビアホール内、すなわち、層間絶縁膜ＩＬＦ２およびバリア絶縁膜ＢＦを貫通する孔部内に埋め込まれたバリア導体膜ＢＭ２および主導体膜Ｍ２により構成されている。
【００６３】
つまり、上層配線ＷＵおよび当該上層配線ＷＵに直接接続されたビアＶ１は、同一のバリア導体膜ＢＭ２および同一の主導体膜Ｍ２により構成され、所謂デュアルダマシン法により形成されている。なお、バリア絶縁膜ＢＦは、下層配線ＷＬを構成する主導体膜Ｍ１中の金属原子が層間絶縁膜ＩＬＦ２などの内部に拡散することを防ぐために設けられている。また、バリア絶縁膜ＢＦは例えば窒化シリコン膜からなり、層間絶縁膜ＩＬＦ２は例えばＳｉＯＣ膜または酸化シリコン膜からなる。
【００６４】
上記のように、半導体装置の検査のみに用いる半導体ウエハＷＦ（図１参照）では、半導体基板ＳＢ上に、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体素子を設けずにＴＥＧを形成することが可能である。つまり、図７に示すように、半導体基板ＳＢ上に、層間絶縁膜ＩＬＦ１、ＩＬＦ２を含む２層または３層程度の配線層を形成するだけで、ビアおよび配線の評価を行うためのＴＥＧを形成することができる。このため、半導体基板ＳＢ上に半導体素子を形成する場合に比べて、形成工程を簡略化することができ、形成する配線層の数を低減することができるため、検査用の半導体装置の製造に要する時間を含めた検査完了までの時間を短縮することができる。
【００６５】
なお、図７では上層配線ＷＵおよびビアＶ１を、デュアルダマシン法を用いて一つの層間絶縁膜ＩＬＦ２内に埋め込んで形成する場合について説明したが、ビアＶ１を埋め込む絶縁膜および上層配線ＷＵを埋め込む絶縁膜は別であってもよい。この場合、絶縁膜を貫通するビアＶ１を形成した後に、ビアＶ１上にバリア絶縁膜および層間絶縁膜を形成し、当該バリア絶縁膜および当該層間絶縁膜を貫通する配線溝内に、ビアＶ１の上面に接する上層配線ＷＵを形成することが考えられる。
【００６６】
また、ダマシン法を用いず、下層配線ＷＬまたは上層配線ＷＵの一方または両方を、パターニングした金属膜により形成しても構わない。この場合、配線は例えばＡｌ（アルミニウム）膜により形成する。パターニングした当該配線を層間絶縁膜で埋め込んだ後、当該層間絶縁膜の上面を研磨して当該配線の上面を露出させることで配線層を形成することができる。
【００６７】
ここでは図示を省略するが、チェインＣ２（図６参照）も、図７に示すように、半導体基板ＳＢ上に形成された複数の下層配線ＷＬ、複数の上層配線ＷＵおよび複数のビアＶ１により構成されている。チェインＣ１およびチェインＣ２を構成する下層配線ＷＬは互いに同層の配線であり、チェインＣ１およびチェインＣ２を構成する上層配線ＷＵは互いに同層の配線である。また、チェインＣ１およびチェインＣ２を構成するビアＶ１は、互いに同層の金属膜からなる。
【００６８】
ここで、図５では、図４に示す配線Ｈ０ａおよび配線Ｗ１ａ間のＴＥＧ１Ｔ、つまり、ＴＥＧ１Ｔの第２方向における一方の端部の近傍の１区間のレイアウトのみを示したが、ＴＥＧ１Ｔ内の他の区間も、図５に示す第１区間と同様の構造を有している。つまり、図４に示すように、ＴＥＧ１Ｔからは配線Ｈ０ａ、Ｗ１ａ、Ｗ２ａ、Ｗ３ａ、Ｗ４ａ、Ｗ５ａ、Ｗ６ａ、Ｗ１５ａ、Ｗ１６ａ、およびＬ０ａを含む１８本の引出し用の配線が接続されており、これらの１８本の配線は、図５に示す連結チェインＣＣ１に等間隔で接続されている。
【００６９】
なお、ここでいう１８本の配線には、配線Ｈ０ａから分岐してパッドＶＨＭに接続された配線ＨＭ０ａを含んでいない。また、上記１８本の配線には、配線ＨＭ０ａと同様に、ＴＥＧ１Ｔのもう一方の端部に接続された配線Ｌ０ａから分離してパッドに接続されている配線（図示しない）を含んでいない。また、上記１８本の配線は、図５に示す連結チェインＣＣ１に直接接続されている配線であり、連結チェインＣＣ２に接続された配線を指すものではない。連結チェインＣＣ２には、連結チェインＣＣ１と同様に、上記１８本の配線とは異なる配線が１８本接続されている。連結チェインＣＣ２に接続されている１８本の配線とは、図５に示す配線Ｈ０ｂ、Ｗ１ｂ、図４に示すＷ２ｂ、Ｗ３ｂなどを含むものであり、図５に示す配線ＨＭ０ｂは含んでいない。
【００７０】
図５にはＴＥＧ１Ｔの一方の端部のみを示しているが、ＴＥＧ１Ｔのもう一方の端部も、図５に示す構造と線対称なレイアウトで、同様の構造を有している。つまり、ＴＥＧ１Ｔの端部であって図示していない方の最端部のチェインＣ１には、図４に示す配線Ｌ０ａが接続されている。配線Ｈ０ａがパッドＶＨおよびＶＨＭに接続されているのと同様に、配線Ｌ０ａは１個のパッドに接続されており、また、配線Ｌ０ａから分岐する配線を介してもう１個のパッドに接続されている。したがって、連結チェインＣＣ１に接続された上記１８本の配線のうち、両端の２本の配線は２個のパッドに接続され、それ以外の１６本の配線はそれぞれ１個のパッドに接続されている。
【００７１】
つまり、図３に示すＴＥＧ１Ｔに接続され、第２方向に２４個並ぶパッドＰＣＲのうち、２０個のパッドＰＣＲが、連結チェインＣＣ１（図５参照）に接続されている。残りの４個のパッドＰＣＲは、上述したように、例えばＴＥＧ１Ｔとは異なる用途のＴＥＧに接続されている。また、第２方向に並ぶ上記２４個のパッドと、第１方向において隣り合う２４個のパッドＰＣＲのうちの２０個のパッドＰＣＲは、図５に示す連結チェインＣＣ２に接続されている。
【００７２】
ここで、ＴＥＧ１Ｔの連結チェインＣＣ１と、連結チェインＣＣ１に接続されたパッドとの関係を分かりやすくするため、図８に、本実施の形態の検査方法で用いるＴＥＧの模式的な平面レイアウトを示す。図４を用いて説明したように、パッドＶＨなどの各パッドは実際にはＴＥＧ１Ｔに比べて大きな面積を有しているが、図８では、各パッドを小さく示すことで、連結チェインＣＣ１と各パッドとの接続関係を明確にしている。図８では、チェインＣ１（図５参照）を含む連結チェインＣＣ１と、連結チェインＣＣ１に配線を介して接続されたパッドのみを示しており、図５を用いて説明した連結チェインＣＣ２および連結チェインＣＣ２に接続されたパッドは図示していない。
【００７３】
図８に示すように、連結チェインＣＣ１の一方の端部は２個のパッドＶＨ、ＶＨＭに接続され、他方の端部は２個のパッドＶＬ、ＶＬＭに接続されており、それ以外の各区間の端部のチェインは、１個のパッドのみに接続されている。つまり、連結チェインＣＣ１の端部のチェイン以外の各区間の端部のチェインは、配線Ｗ１ａ〜Ｗ１６ａを介してパッドＶＭ１〜ＶＭ１６のうちの一つにそれぞれ接続されている。図５では示していなかった連結チェインＣＣ１の端部は、配線Ｌ０ａを介してパッドＶＬに接続されており、また、配線Ｌ０ａから分岐した配線ＬＭ０ａを介して、パッドＶＬＭに接続されている。
【００７４】
配線Ｈ０ａおよびＬ０ａは２個のパッドに接続されているが、その他の配線Ｗ１ａ、Ｗ２ａおよびＷ１６ａなどは、それぞれ１個のパッドのみに接続されている。これは、連結チェインＣＣ１を用いて検査を行う際に、連結チェインＣＣ１の両端に接続されたパッド（例えばパッドＶＨ）に対して電位を供給することで連結チェインＣＣ１に電流を流し、また、当該電位を正確に測定し、把握するために、当該両端に接続されたパッド（例えばパッドＶＨ）に接続されたもう１個のパッド（例えばパッドＶＨＭ）を利用する必要があるためである。
【００７５】
上記のように、ＴＥＧ１Ｔを構成する連結チェインＣＣ１（図５参照）には、１８本の配線Ｈ０ａ、Ｗ１ａ〜Ｗ１６ａおよびＬ０ａが等間隔で接続され、パッドＶＨまたはＶＭ１などのパッドに接続されている。これらの１８本の配線のうち、隣り合う配線間の１区間には、１０本のチェインＣ１（図５参照）が直列に接続されている。１本のチェインＣ１内には８本のビアが含まれているため、隣り合う配線間の１区間内の連結チェインＣＣ１には、８０本のビアが含まれていることとなる。
【００７６】
図８に示す配線Ｈ０ａおよび配線Ｗ１ａ間の区間は第１区間であり、その隣の、配線Ｗ１ａおよび配線Ｗ２ａ間の区間は第２区間である。つまり、連結チェインＣＣ１には１８本の配線が等間隔で接続されているため、隣り合う配線間の区間は全部で１７区間存在する。例えば、配線Ｗ１６ａと配線Ｌ０ａとの間の区間は第１７区間であり、連結チェインＣＣ１内では、いずれの区間も１０本ずつチェインＣ１（図５参照）を含んでいる。１本のチェインＣ１は８本のビアを有しているので、連結チェインＣＣ１内に存在するビアの数は全部で８０×１７＝１３６０本である。
【００７７】
なお、上述した連結チェインＣＣ１内の区間の数および１区間内に連結されたチェインＣ１の数は単なる例示である。１区間内に連結されたチェインＣ１の数は上記のような１０本に限らず、例えば１０〜１００００本の範囲で適宜形成することが考えられる。ただし、当該チェインＣ１の数は１０本よりも少ない数であってもよく、また、１００００本より多い数であってもよい。具体的な例としては、１区間内に連結されたチェインＣ１の数を、例えば１００本または１０００本とすることが考えられる。
【００７８】
また、１本のチェインＣ１内において連結する上層配線ＷＵ、下層配線ＷＬおよびビアＶ１（図６参照）の数は、上述した数に限らず適宜変更することが可能である。また、図４に示すＴＥＧ１Ｔに接続する配線の数は１８本に限らず適宜変更することが可能であり、これにより連結チェインＣＣ１（図５参照）内の区間の数を変更することが考えられる。ＴＥＧの規模は、検査により検出すべき抵抗異常の大きさ、または要求される検出精度などに応じて、上記のようにビアの数、チェインの数、または区間の数などを増減させて変更することが考えられる。
【００７９】
なお、図７および図８では連結チェインＣＣ１について詳しく説明したが、連結チェインＣＣ２も、図６などを用いて説明した相違点を除き、連結チェインＣＣ１と同様の構造を有している。また、図４〜図８ではＴＥＧ１Ｔの構造のついて説明したが、図３に示すＴＥＧ２Ｔも、ＴＥＧ１に対して線対称なレイアウトで同様の構造を有している。
【００８０】
以上に説明したように、本実施の形態では、ＴＥＧを用いた検査工程を行う前に、上述したようなＴＥＧを有する半導体ウエハを準備する。
【００８１】
以下では、比較例１および比較例２の検査用のＴＥＧを用いて、連結チェインの両端にのみパッドを接続したＴＥＧを用いた検査方法の問題点と、本実施の形態の半導体装置の検査方法およびその効果について説明する。
【００８２】
まず、図１８に、比較例１である検査用の半導体装置を構成するＴＥＧの模式的な平面レイアウトを示す。図１８には比較例１として、図５に示した連結チェインＣＣ１と同様に、第１方向に延在するチェインを、第２方向に複数直列接続して構成された連結チェインＣＣ３を示している。なお、連結チェインＣＣ３の近傍には、図５に示した連結チェインＣＣ２のように、連結チェインＣＣ１と絶縁され、かつ並走して配置された連結チェインは形成されていない。つまり図１８に示すＴＥＧ３Ｔを構成する連結チェインは、連結チェインＣＣ３の１本のみである。
【００８３】
連結チェインＣＣ３の両端のそれぞれには、本実施の形態のＴＥＧと同様に２個のパッドが接続されている。具体的には、連結チェインＣＣ３の一方の端部にはパッドＶＨおよびＶＨＭが接続され、連結チェインＣＣ３のもう一方の端部にはパッドＶＬおよびＶＬＭが接続されている。ただし、本実施の形態の半導体装置の検査方法に用いるＴＥＧと異なり、連結チェインＣＣ３には、その端部のみにパッドが接続され、連結チェインＣＣ３の両端の間のチェインには、パッドは接続されていない。
【００８４】
図１８に示すＴＥＧ３Ｔは、ビアの形成不良などに起因する配線経路の断線または抵抗異常の有無などを調べるために用いるものである。ＴＥＧ３Ｔを用いた検査工程では、例えばパッドＶＨに５Ｖの電位を印加し、パッドＶＬに０Ｖの電位を印加する。これにより連結チェインＣＣ３全体を流れる電流Ｉを測定し、また、パッドＶＨＭにおける電位およびパッドＶＬＭにおける電位を測定し、その電位差Ｖを算出する。よって、抵抗値Ｒ＝Ｖ／Ｉより連結チェインＣＣ３全体の抵抗値Ｒを算出することができる。連結チェインＣＣ３を構成する配線およびビアが正常に形成されている場合、およびそれらの導体膜が劣化していない場合の、連結チェインＣＣ３の正常な抵抗値に比べて、上記方法により算出した抵抗値Ｒが変動している場合には、抵抗異常の発生を検知することができる。
【００８５】
ここでの測定は、各パッドに検査針を接触させて電位の供給等を行う所謂プローブ検査により行う。抵抗異常を発見した場合には、ビアなどの形成条件の変更を行い、後の半導体装置の製造工程にフィードバックすることで、半導体装置の信頼性を向上させることができる。
【００８６】
図１８に示す連結チェインＣＣ３は例えばビアを１００万個含む、比較的大規模なチェインである。このようにチェインが大規模であれば、より多くのビアを一度に検査することができ、発生頻度の低い異常の発見も容易となる。ビアの劣化異常などによる抵抗値の変動は、極小さい変動であっても精度よく検知することが求められるため、連結チェインＣＣ３の端部には、電位を供給するためのパッドＶＨ、ＶＬのみでなく、パッドＶＨ、ＶＬに供給される電位を測定するためのパッドＶＨＭ、ＶＬＭも接続されている。
【００８７】
これは、連結チェインＣＣ３に、電位を供給するためのパッドＶＨ、ＶＬのみが接続されている場合、例えばパッドＶＨに５Ｖの電位を供給しているつもりでも、検査針とパッドＶＨとの間の接触抵抗の発生により、実際にパッドＶＨに供給されている電位が５Ｖから変動している虞があるためである。抵抗異常は極小さいものであっても正確に検出することが求められるため、抵抗値を算出するために測定する電圧も、正確に測定して把握する必要がある。
【００８８】
また、電位を供給するための検査針が正常にパッドＶＨ、ＶＬに接触せず、検査にエラーが生じた場合に、エラーの発生を検知するために、電位測定用のパッドＶＨＭ、ＶＬＭを電位供給用のパッドＶＨ、ＶＬに接続する必要がある。つまり、パッドＶＨＭ、ＶＬＭは、パッドＶＨ、ＶＬに電位が正確に供給されているかどうかを調べるために設けられたパッドである。このような理由により、連結チェインの両端には、パッドを２個ずつ接続する必要がある。言い換えれば、１本の連結チェインに対して必ず４個のパッドが接続されている必要がある。
【００８９】
連結チェインに対しプローブ検査を行なって抵抗値を算出する方法では、チェイン全体の正常な抵抗値に対して１％未満の大きさの小さい抵抗変動を検知することは困難である。ここで、図１８に示す比較例１のように、例えばビアを１００万個含むような大規模な連結チェインＣＣ３を有するＴＥＧ３Ｔでは、その両端に電圧を印加して抵抗異常の有無を検査しようとしても、チェインの大規模化によってチェイン全体の抵抗値が増大しているため、小さい抵抗異常を検出することが困難である。
【００９０】
具体的には、各ビアの正常な抵抗が１Ωであるとすると、１００万個のビアを含む連結チェインＣＣ３の正常な抵抗値は１ＭΩとなるため、上記ＴＥＧ３Ｔでは、その１％未満、つまり１０ｋΩ未満の抵抗異常は検知することができない。例えば、ビアの底部の劣化不良に起因して１本のビアが高抵抗化する場合、その抵抗値は１０〜１００倍になることが考えられる。つまり、１本のビアの正常な抵抗値が１Ωである場合、抵抗異常のあるビアの抵抗値は１０〜１００Ω程度である。したがって、このような小さな抵抗変動は、比較例１のＴＥＧ３Ｔで検出することができず、半導体装置の検査精度が低くなる問題がある。
【００９１】
また、比較例１のような大規模な連結チェインＣＣ３の両端に電圧を印加して検査を行う場合に、抵抗異常を検知しても、当該抵抗異常が具体的にどの箇所に生じているのかを解析することが難しい。この場合は、例えば０．１μｍの配線の上面のような細い領域にも検査針を接触させることが可能なナノプローブ装置による検査を行うが、パッドＶＨ、ＶＬ間のチェインの数が膨大であるため、ナノプローブ検査を多く行わなければ抵抗異常の発生箇所を発見することができず、検査に時間を要する。
【００９２】
上記比較例１のＴＥＧに対し、ビア数および配線数を減らすことでチェインを小規模化したＴＥＧを、比較例２として図１９に示す。図１９は、図１８と同様に、比較例２である検査用の半導体装置を構成するＴＥＧを示す模式的な平面レイアウトである。図１９には、ビア数が少ない小規模な連結チェインＣＣ４と、それに接続された４個のパッドＶＨ、ＶＨＭ、ＶＬＭおよびＶＬとからなる構造を有するＴＥＧ４Ｔを複数示している。上述した理由により、各連結チェインＣＣ４は、いずれもその両端に２個ずつパッドが接続されている。つまり、小規模な連結チェインＣＣ４であっても、パッドは少なくとも４個接続されている。ここでは、連結チェインＣＣ４内のビアの数は例えば１０００個であるものとする。
【００９３】
このようなＴＥＧ４Ｔでは、連結チェインＣＣ４が正常に形成された場合の連結チェインＣＣ４の全体の抵抗値を比較例１の連結チェインＣＣ３（図１８参照）に比べて低減することができるため、プローブ検査工程において、連結チェインＣＣ４のビアの劣化異常に起因する小さな抵抗変動を検知することができる。また、連結チェインＣＣ４のチェイン数が少ないため、比較例１に比べ、ナノプローブ検査などを行うことによる抵抗異常の発生箇所の検出が容易となる。
【００９４】
ただし、ビアの抵抗異常を精度よく検出するためには、検査するビア数を多くする必要があるため、比較例２では、比較例１に比べて連結チェインＣＣ４の数を増やす必要がある。これに伴い、各連結チェインＣＣ４を検査するために用いるパッド、すなわち連結チェインＣＣ４に接続されたパッドＶＨ、ＶＨＭ、ＶＬＭおよびＶＬの数も増加する。図１８および図１９では、図を分かりやすくするためにパッドＶＨ、ＶＨＭ、ＶＬＭおよびＶＬの大きさを小さく示しているが、実際のパッドＶＨ、ＶＨＭ、ＶＬＭおよびＶＬは連結チェインＣＣ４よりも遥かに大きい面積を有している。
【００９５】
このため、比較例２のようなＴＥＧ４Ｔを用いて検査を行うと、半導体ウエハ上において、それぞれの連結チェインＣＣ４に接続されたパッドが占める面積が大きくなる問題がある。つまり、例えば１０００個のビアを含む小規模な連結チェインＣＣ４に対して４個のパッドが接続されているので、ビアの数に対してパッドが占める面積が大きくなり、半導体ウエハ上に設けることができるＴＥＧ４Ｔの数が少なくなる。つまり、半導体ウエハ上に形成する検査用のビアの数が少なくなる。これにより、半導体装置の検査工程の効率が低下し、検査に要する時間が増大する問題が生じる。
【００９６】
また、特定の条件で生じる抵抗異常であって、発生頻度の低い抵抗異常は、大規模な連結チェインにおいては生じやすいことが考えられるが、比較例２のような小規模な連結チェインＣＣ４では、発生頻度の低い抵抗異常が生じる確率が低下するため、本来検出すべき抵抗異常を検出することができない虞がある。このような異常も検出するため、比較例２のように小規模な連結チェインＣＣ４を用いる場合には、同様の連結チェインＣＣ４およびパッドを含むＴＥＧ４Ｔを多数形成する必要がある。
【００９７】
そこで、本実施の形態の半導体装置の検査方法では、ＴＥＧを構成する連結チェインを大規模なものとし、かつ、連結チェインに対して等間隔に電位測定用のパッド（図８に示すパッドＶＭ１〜ＶＭ１６）を接続することで、比較例１および比較例２を用いて上述した課題を解決することを可能としている。
【００９８】
本実施の形態の半導体装置の検査方法は、図８に示すＴＥＧ１Ｔにおいて、例えばパッドＶＨに５Ｖの電位を印加し、パッドＶＬに０Ｖの電位を印加した状態で、連結チェインＣＣ１全体を流れる電流Ｉを測定し、また、パッドＶＨＭ、パッドＶＬＭおよびパッドＶＭ１〜ＶＭ１６における電位をそれぞれ測定し、ビアの抵抗異常を検出するものである。これらの電位供給、および電流・電位の測定は、検査針を全てのパッドＶＨ、ＶＨＭ、ＶＬ、ＶＬＭおよびパッドＶＭ１〜ＶＭ１６に接触させている状態で一時に行う。
【００９９】
このとき、上記比較例１とは異なり、ビアの抵抗異常の検出は隣り合うパッド間の１区間毎に行う。つまり、例えば図８に示すパッドＶＨおよびパッドＶＭ１間の第１区間において直列に接続された１０本のチェインＣ１（図５参照）の両端の間の電位差Ｖ１を、パッドＶＨおよびパッドＶＭ１間の電位差から算出し、第１区間内の連結チェインＣＣ１の抵抗値Ｒを、Ｒ１＝Ｖ１／Ｉにより算出する。なお、Ｉは連結チェインＣＣ１に流れる電流Ｉであり、この電流Ｉの値はいずれの区間においても一定である。同様に、パッドＶＭ１、ＶＭ２間およびパッドＶＭ２、ＶＭ３間などの各区間内の連結チェインＣＣ１においても電圧を測定して抵抗値を算出する。
【０１００】
本実施の形態では、上記のようにして各区間の複数のチェインの抵抗値を算出することで、ビアなどが正常に形成された場合の抵抗値と比較して抵抗値が変動している箇所を発見した場合に、ビアの抵抗異常の発生を検知することができる。抵抗異常を発見した場合には、ビアまたは配線などの形成条件の変更を行い、後の半導体装置の製造工程にフィードバックすることで、半導体装置の信頼性を向上させることができる。
【０１０１】
ここで、本実施の形態では、各区間の端部から配線を引き出して電位測定用のパッドＶＭ１〜ＶＭ１６に接続しているため、これらのうちの隣り合う２個のパッドを用いることで、１区間内の小規模な連結チェインであって、例えばビアを１０００個程度有する連結チェインの両端の電位差を測定することができる。つまり、比較例１のように、大規模な連結チェインの両端の間の電位差を測定するのではなく、大規模な連結チェイン内を等間隔で区分する複数の区間のそれぞれの、小規模な単位のチェインに対して電位差の測定を行うことができる。本実施の形態の連結チェインＣＣ１の１区間内のビアの数は例えば１０００個程度であるため、当該区間内のビアの正常な抵抗値を１０００Ωとすると、プローブ検査ではその１％程度、すなわち、例えば１０Ωの抵抗変動であっても検出することが可能である。
【０１０２】
よって、本実施形態では、比較例１のように連結チェインの途中に電位測定用のパッドを接続しないＴＥＧに比べて、小さな抵抗変動を見逃すことなく検知することができるため、半導体装置の検出方法の精度を向上させることができる。
【０１０３】
また、小規模な区間で抵抗異常の発生の有無を検査するため、抵抗異常を検知した際に、ナノプローブ検査により抵抗異常の発生箇所の特定を容易にすることができる。図５に示す各チェインＣ１の端部であって、パッドＶＨ、ＶＨＭ、ＶＬ、ＶＬＭおよびパッドＶＭ１〜ＶＭ１６（図８参照）に接続されていない端部には解析用パッドＡＰ１を接続しているため、ナノプローブ検査による抵抗異常の発生箇所の解析をより容易にすることができる。これにより、抵抗異常の発生箇所を特定する工程におけるナノプローブ検査を行う回数を低減し、検査に要する時間を短縮することが可能である。なお、ナノプローブ検査はチェインを構成する配線または解析用パッドＡＰ１のどちらに検査針を接触させて行なってもよい。
【０１０４】
また、本実施の形態では、比較例２のように、多数の小規模な連結チェインに対して検査を行う必要がなく、１本の連結チェインに対して一括の工程で検査を行うことができるため、プローブ検査を行う回数を低減し、検査に要する時間を短縮することが可能である。また、比較例２では、小さな抵抗変動を検出可能とするために小規模化したビア数に対し、パッドを４個接続する必要があるが、本実施の形態では、小規模な数のビアを有する１区間の連結チェインに対して接続するパッドは２個で足りる。
【０１０５】
さらに、隣り合う区間同士は１個のパッドを共有しているため、特定数のビアに対するパッドの数をより低減することができる。これにより、半導体ウエハ上において、ＴＥＧに接続されたパッドが占める面積を低減することができるため、検査に用いる半導体装置を微細化し、一度の検査工程で測定を行うビアの数を増大させ、検査の精度および効率を高めることができる。
【０１０６】
また、図８に示す各区間内のチェインは小規模であるが、連結チェインＣＣ１自体は大規模なチェインであるため、比較例２のように小規模な連結チェインでは発生しないような発生頻度の低い抵抗異常であっても、本実施の形態の連結チェインＣＣ１では比較例２の連結チェインよりも発生頻度が高くなる。したがって、このような特殊な抵抗異常であって、発生頻度の低い抵抗異常であっても、見逃すことなく検知することができ、半導体装置の検査方法の精度を高めることができる。
【０１０７】
本実施の形態の半導体装置の検査方法を用いれば、例えば１区間に１０００本のチェインを有するＴＥＧに対し、全パッドの測定を行って一箇所の不良を発見した場合、１時間の測定時間で８ｐｐｂの感度で数百Ωの抵抗異常を検出することができる。
【０１０８】
なお、多数のビアの抵抗を測定する方法として、トランジスタを用いてスイッチングを行いながら各区間の電位差を測定する方法がある。この方法では、多数のビアを測定することが可能であるが、測定時間が長くなり、評価ＴＥＧの占有面積が増大し、また、トランジスタおよびスイッチング用の配線層の形成プロセスが必要となるなどの問題がある。
【０１０９】
本実施の形態で形成する配線は、図７に示すように２層で足りる。すなわち、ビアＶ１を含めれば３層での評価が可能となる。したがって、半導体基板ＳＢ上に半導体素子を形成する場合に比べて、ＴＥＧの形成工程にかかる時間を含めた検査完了までに要する時間を短縮し、短いサイクルでの評価を行うことが可能となる。
【０１１０】
また、本実施の形態では、図５に示すように、連結チェインＣＣ１およびそれに接続されたパッドのみではなく、連結チェインＣＣ１に並走する連結チェインＣＣ２および連結チェインＣＣ２に接続されたパッドを形成している。ここでは、１区間の連結チェインＣＣ１の抵抗異常を検出する際、並走する連結チェインＣＣ２の同区間の抵抗も測定し、この連結チェインＣＣ２の抵抗値を、抵抗異常の判定に使用する。
【０１１１】
つまり、連結チェインＣＣ１のうちの一つの区間内で抵抗以上が検出された際に、その異常が検査工程の実施などに起因して生じる単なるばらつきの抵抗変動であるのかどうかを判断するために、当該区間の近傍の区間の連結チェインＣＣ１およびＣＣ２の抵抗値を比較対象とする。したがって、連結チェインＣＣ１の当該区間と隣り合う区間、つまり抵抗異常があった区間の前後に直列に接続された連結チェインＣＣ１の各区間の抵抗値と、抵抗異常があった区間と同位置の連結チェインＣＣ２の区間の抵抗値とを、上記抵抗異常のあった区間の抵抗値と比べることで、抵抗値の差が小さければ、当該異常がばらつきによる異常であると判断できる。また、抵抗異常があった区間の抵抗のみが明確に増加していれば、その抵抗異常が測定の影響により生じた異常ではないことが確認できる。
【０１１２】
すなわち、ここでは、連結チェインＣＣ１に対して並走する連結チェインＣＣ２を形成しているため、連結チェインＣＣ１の１区間に抵抗異常が検出された場合において、当該１区間に対応する連結チェインＣＣ２の区間、つまり連結チェインＣＣ１の当該１区間と同じ位置の連結チェインＣＣ２の区間の抵抗値を測定し、各連結チェインＣＣ１、ＣＣ２間で抵抗値の比較を行うことができる。ここでいう、連結チェインＣＣ１の１区間に対応する連結チェインＣＣ２の区間とは、連結チェインＣＣ１の当該１区間を構成する複数のチェインＣ１に並走し形成された複数のチェインＣ２により構成される区間のことである。
【０１１３】
このように、連結チェインＣＣ１のみならず、連結チェインＣＣ１に並走させて連結チェインＣＣ２を形成することで、より精度の高い検査を行うことができる。
【０１１４】
また、抵抗異常の発生の有無を調べる際には、各区間の抵抗値の分布を示すグラフを作成し、当該グラフから大きく外れた抵抗値を示した区間があった場合に当該区間に抵抗異常があると判断する方法を用いることが考えられる。しかし、半導体ウエハ上の各チップ領域間またはスクライブ領域間において、それぞれの領域のＴＥＧ内のチェインの平均値が異なるグローバルばらつきが発生していることが考えられる。
【０１１５】
この場合、区間ごとの抵抗値の分布を調べる際に、半導体ウエハ上に形成された各ＴＥＧの全てのチェインの各区間の抵抗値をまとめて検査すると、各チップ領域またはスクライブ領域のそれぞれのチェインの平均の抵抗値が異なるために、小さい抵抗異常が目立たなくなり、抵抗異常の発見が困難となる問題がある。
【０１１６】
このような検査方法により検出した区間毎の抵抗値をまとめた累積分布のグラフを、図２０に示す。図２０は、比較例３として示す累積分布のグラフであり、図の縦軸は累積度数を示し、図の横軸は各区間の抵抗値を示している。図２０に示すように、半導体ウエハ上の全てのＴＥＧの区間ごとの抵抗値を集めてプロットしたグラフでは、ＴＥＧが形成された領域によってチェインの抵抗値が異なるグローバルばらつきに起因して、グラフが３Ωから４．５Ωの間で大きくばらついている。このとき、図２０のグラフを見る限りでは、累積分布のグラフから大きく外れた抵抗値は殆どないように思える。このように、半導体ウエハ上のＴＥＧの位置により生じるチェインの抵抗値のばらつき、すなわちグローバルばらつきが大きい場合、小さい抵抗異常は発見することが困難となる。
【０１１７】
これに対して、本実施の形態では、半導体ウエハ上の全てのＴＥＧ、つまり全ての連結チェインの抵抗値のデータを合わせて累積分布のグラフを作成するのではなく、各連結チェイン毎に、累積分布のグラフを作成する。この場合の累積分布のグラフを図９に示す。図９は、本実施の形態の半導体装置の検査方法において抵抗異常を検出するために作成する累積分布のグラフである。
【０１１８】
ここで、図９では、横軸の値を検出した抵抗値のそのままの値とするのではなく、各連結チェイン内の全ての区間の抵抗値の平均値により、各区間の抵抗値を割ったものを横軸の値としている。つまり、各区間の抵抗値を、各区間の抵抗値の平均値で割っているため、正常に形成されたビアからなる区間の抵抗値は、横軸の１の値の付近でばらつく。このように、図９では、一つの連結チェイン内の各区間毎の抵抗値を、当該連結チェイン内の全ての区間の抵抗値の平均値により割った値でプロットしている。
【０１１９】
１本の連結チェイン内の各区間の抵抗値のデータのみを集計しているため、グローバルばらつきは発生せず、検出した複数の区間の抵抗値同士の間のばらつきを小さくすることができる。抵抗値のばらつきの大きさが小さければ、当該ばらつきに比較して抵抗異常を示す抵抗値のプロットは大きくグラフから外れて示されるため、小さな抵抗異常であっても容易に検知することができる。
【０１２０】
図９のグラフにおいても、特定の区間の抵抗値が、分布から大きく外れているか否かで、抵抗異常の有無を判断する。ここでは、グラフに示す抵抗値の平均値、つまり横軸の１の値から、５％より大きく抵抗値が変動している区間に抵抗異常が生じているものと判断する。例えば図９では、横軸が１．０５より大きい領域にプロットされた抵抗値、つまり破線で囲んだ位置にプロットされた抵抗値が異常であると判断できる。
【０１２１】
上記のように、本実施の形態では、１本の連結チェイン内のみの区間の抵抗値を集計することで、グローバルばらつきのない状態で抵抗異常の有無を評価することができる。したがって、検査した抵抗値の集計対象を１本の連結チェイン内に規格化することで、半導体装置の検査方法の精度を向上させることができる。
【０１２２】
（実施の形態２）
本実施の形態では、ＴＥＧを形成する半導体ウエハが、例えば半導体素子の形成のための前工程を経て製品として用いられるものである場合などであって、トランジスタを用いたスイッチングにより連結チェイン内の各区間の電圧を測定する場合について説明する。
【０１２３】
半導体ウエハを検査用のみに用いる場合には、半導体基板上にＴＥＧのみを形成することが考えられる。また、プローブ検査を行っても、その後にダイシング工程を行わないことが考えられる。これらの場合、前記実施の形態１で図７に示したように、半導体基板ＳＢ上にはＭＯＳＦＥＴなどの半導体素子は形成されない。
【０１２４】
これに対し、本実施の形態のＴＥＧを含む半導体装置では、図２に示す回路部ＣＲＰに、電界効果トランジスタ、ダイオードまたは容量素子などを形成し、増幅器、演算器、スイッチング素子またはメモリなどを形成する。また、それらの半導体素子と、その上層の配線層を形成した後に、半導体ウエハＷＦをダイシングすることでスクライブ領域ＳＬを研削し、各チップ領域ＣＲを半導体チップとして分離し、半導体ウエハＷＦを個片化する。
【０１２５】
このとき、半導体基板上にはＭＯＳＦＥＴなどのトランジスタを形成するため、これを利用して、スイッチングを行いながらＴＥＧ内の各区間のチェインの電位差を測定することができる。この方法では、ＴＥＧに接続するパッドの数が比較的少なくても、多数のビアを測定することが可能である。スイッチングを行うための回路として、本実施の形態のＴＥＧには、例えばシフトレジスタを接続する。
【０１２６】
ここでは、上記のようにトランジスタを含む回路を形成した領域にＴＥＧを形成するため、図２に示すスクライブ領域ＳＬ内ではなく、ダイシング工程後に半導体チップの一部として残るチップ領域ＣＲのスクライブ領域Ｓ１内にＴＥＧを形成することが考えられる。チップ領域ＣＲ内のスクライブ領域Ｓ１の面積はスクライブ領域ＳＬに比べて比較的小さいことが考えられるが、トランジスタによりスイッチングを行うＴＥＧの場合、パッドの数を低減することができるため、面積が狭い領域内にもＴＥＧを設けることができる。この場合、製品として完成した半導体装置には、本実施の形態のＴＥＧが残る。
【０１２７】
また、各区間の端部から引き出した電位測定用のパッドに対し検査針を当てて電位の測定をする必要がないため、図８に示すパッドＶＭ１〜ＶＭ１６を設ける必要がない。また、同様の理由により、図５に示す解析用パッドＡＰ１、ＡＰ２を形成しなくても、各チェイン毎の細かい解析を行い、抵抗異常の発生したチェインの特定を行うことができる。ただし、ＴＥＧに電位を供給するパッドおよび当該電位を測定するためのパッドは必要となる。
【０１２８】
上記の理由により、本実施の形態のＴＥＧでは、前記実施の形態１と同様に、区間毎に測定を行うことで検査方法の精度を向上させることができる。また、前記実施の形態１に比べて、少ない占有面積でＴＥＧを設置し、ビアの抵抗異常などの評価を行うことができる。
【０１２９】
（実施の形態３）
本実施の形態では、前記実施の形態１で説明した連結チェインの近傍に、チェイン構造を有さない並走配線を形成することについて説明する。
【０１３０】
図１０に、本実施の形態の半導体装置の平面レイアウトを示す。図１０には、図５と同様に、並走して互いに絶縁された連結チェインＣＣ１およびＣＣ２を示している。本実施の形態の連結チェインＣＣ１およびＣＣ２の構造は、前記実施の形態１と同様である。ただし、ここでは、連結チェインＣＣ１およびＣＣ２とは電気的に絶縁された配線ＭＷが、各チェインＣ１およびＣ２に並走して設けられている。つまり本実施の形態のＴＥＧ５Ｔは、連結チェインＣＣ１およびＣＣ２に加えて、配線ＭＷを有している。
【０１３１】
配線ＭＷは、連結チェインＣＣ１、ＣＣ２のそれぞれに沿って形成された１本の配線である。配線ＭＷは上層の配線および下層の配線により構成され、配線ＭＷの両端はそれぞれ２個のパッドに接続されている。図１０は平面レイアウトであるが、図を分かりやすくするため、配線ＭＷを構成する下層の配線、および、当該下層の配線とパッドＭＷＬ、ＭＷＬＭとを接続する配線に、ハッチングを付している。図８と同様に、図１０では図を分かりやすくするため、パッドＶＨなどの大きさを実際よりも小さく示している。また、図５と同様に、図を分かりやすくするため、平面視において重なる配線同士であっても、ここではそれらの配線が完全に重ならないように、一部の配線の位置をずらして示している。
【０１３２】
なお、図１０では、各連結チェインＣＣ１、ＣＣ２の端部のチェインＣ１、Ｃ２に接続されたパッドを示しているが、図８に示すパッドＶＭ１〜ＶＭ１６などの、連結チェインの各区間の端部のチェインに接続され、各区間を規定する電位測定用のパッドは図示を省略している。また、各チェインＣ１、Ｃ２の端部に接続された解析用パッドの図示も省略している。図８では示していなかったが、図１０に示すように、連結チェインＣＣ２の一方の端部は配線Ｌ０ａを介してパッドＶＬ、ＶＬＭに接続されている。
【０１３３】
連結チェインＣＣ１、ＣＣ２が、ＴＥＧ５Ｔの第２方向の両端において電位を供給するためのパッドＶＨ、ＶＬにそれぞれ接続されているのに対し、配線ＭＷには、ＴＥＧ５Ｔの第２方向の両端のうち一方の端部においてのみ、パッドが接続されている。つまり、配線ＭＷはＴＥＧ５Ｔの第２方向の端部を始点として、第２方向に延在する連結チェインＣＣ１およびＣＣ２に沿って形成され、ＴＥＧ５Ｔのもう一方の端部において折り返し、さらに連結チェインＣＣ１およびＣＣ２に沿って形成され、当該始点の近傍まで形成されている。
【０１３４】
つまり、配線ＭＷはＴＥＧ５Ｔの第２方向における両端、すなわち第１端部から第２端部にかけて往復するように形成されており、第１端部に始点および終点を有する。配線ＭＷは上記第１端部に一方の端部を有し、上記第１端部から上記第２端部に亘って連結チェインＣＣ１およびＣＣ２に沿って形成され、上記第２端部において折り返し、さらに上記第２端部から上記第１端部に亘って連結チェインＣＣ１およびＣＣ２に沿って形成され、上記第１端部に他方の端部を有する。
【０１３５】
例えば、配線ＭＷの上記第１端部から上記第２端部で折り返すまでの前半部分は、図６および図７に示す上層配線ＷＵと同じ高さの層に形成されており、上記第２端部で折り返してから上記第１端部に戻るまでの後半部分は、図６および図７に示す下層配線ＷＬと同じ高さの層に形成されている。
【０１３６】
また、隣り合うチェインＣ１およびＣ２間において、配線ＭＷは同一層内で折り返して配置されている。また、配線ＭＷがチェインＣ１の端部においてチェインＣ１と交差する場合には、配線ＭＷを構成する上層の配線はチェインＣ１を構成する下層配線の上部を通るように形成され、配線ＭＷを構成する下層の配線はチェインＣ１を構成する上層配線の下部を通るように形成されている。同様に、配線ＭＷがチェインＣ２の端部においてチェインＣ２と交差する場合には、配線ＭＷを構成する上層の配線はチェインＣ２を構成する下層配線の上部を通るように形成され、配線ＭＷを構成する下層の配線はチェインＣ２を構成する上層配線の下部を通るように形成されている。これは、配線ＭＷが連結チェインＣＣ１、ＣＣ２と同層に形成されているためである。
【０１３７】
配線ＭＷの一方の端部は、電位供給用のパッドＭＷＨと、電位測定用のパッドＭＷＨＭとに接続されている。また、配線ＭＷのもう一方の端部は、電位供給用のパッドＭＷＬと、電位測定用のパッドＭＷＬＭとに接続されている。このように、本実施の形態の半導体装置の検査方法において用いるＴＥＧに接続されたパッドは、前記実施の形態１に比べて４個増えている。プローブ検査による評価工程では、前記実施の形態１において説明したように、連結チェインＣＣ１に電位を供給すると共に、パッドＶＨＭ、ＶＬＭおよび図８に示すパッドＶＭ１〜ＶＭ１６を用いて電位を測定することで、ビアの抵抗異常の有無などを評価する。
【０１３８】
また、このとき、パッドＭＷＨ、ＭＷＬのそれぞれに、互いに異なる電位を供給することで、配線ＭＷに電流を流す、ここでは、パッドＭＷＨに供給された電位を電位測定用のパッドＭＷＨＭにより測定し、パッドＭＷＬに供給された電位を電位測定用のパッドＭＷＬＭにより測定する。
【０１３９】
例えば、図１０に示す配線ＭＷが形成されていない場合において連結チェインＣＣ１、ＣＣ２の検査を行った場合について考える。このとき、連結チェインＣＣ１、ＣＣ２が、Ｃｕ配線のようにプロセス上断線の発生する可能性の高い構造を有する場合、配線の形成不良などに起因して連結チェインＣＣ１、ＣＣ２の抵抗値が上昇すると、この抵抗値の変動がビアの不良に起因するものかどうかを判断することができない。
【０１４０】
特に、配線が断線した場合とビアおよび配線間が断線している場合とでは、検査結果が完全に同じになるため、ビアと配線のどちらに不良が発生しているかが判断できない。配線の不良に起因する抵抗異常とビアに起因する抵抗異常とを区別できなければ、半導体装置の検査方法の精度が低下し、検査結果を半導体装置の製造工程にフィードバックすることができない。
【０１４１】
そこで、本実施の形態では、連結チェインＣＣ１、ＣＣ２のそれぞれに並走する配線ＭＷを設け、配線ＭＷに電位を供給して流れる電流を測定している。これにより、配線ＭＷの抵抗異常が検知されれば、連結チェインＣＣ１、ＣＣ２に生じる抵抗異常が配線起因の抵抗変動であるものと類推することができる。この場合、具体的不良の発生箇所はナノプローブ検査により解析することが考えられる。また、連結チェインＣＣ１、ＣＣ２に抵抗異常が生じていても、配線ＭＷに抵抗異常が発見されなければ、連結チェインＣＣ１、ＣＣ２の抵抗異常はビアの不良に起因するものであると判断できる。
【０１４２】
したがって、配線ピッチの数倍の距離の範囲内に影響する配線の不良が生じた場合には、当該不良の生じた領域内の配線ＭＷに抵抗異常が生じるため、この抵抗異常を検知することで、配線ＭＷに対して並走するチェインＣ１またはＣ２に生じる抵抗異常が、配線またはビアのいずれの不良に起因して生じているのかを判断することができる。よって、本実施の形態の半導体装置の検査方法では、前記実施の形態１の効果を得ることができ、さらに、配線起因の不良の有無が判断可能となるため、半導体装置の検査方法の精度をより向上させることができる。
【０１４３】
図１０では、隣り合うチェインＣ１、Ｃ２間において配線ＭＷを折り返しているため、隣り合うチェインＣ１、Ｃ２間に配線ＭＷの上層の配線および下層の配線がそれぞれ２本並走するレイアウトとなっている。ただし、隣り合うチェインＣ１、Ｃ２間において配線ＭＷを折り返さず、隣り合うチェインＣ１、Ｃ２間に、配線ＭＷの上層の配線および下層の配線をそれぞれ１本だけ配置するレイアウトとしてもよい。
【０１４４】
また、ここでは、ＴＥＧ５Ｔの第２方向における一方の端部において配線ＭＷを折り返し、他方の端部のみに配線ＭＷに接続されたパッドを配置する構成を採用することにより、チェインＣ１、Ｃ２を構成する上層配線および下層配線の２層の配線のそれぞれの配線起因の抵抗異常を検知することを可能としている。
【０１４５】
ここで、図１１に、本実施の形態の半導体装置の検査方法に用いるＴＥＧの変形例の平面レイアウトを示す。図１１に示す連結チェインＣＣ１、ＣＣ２、および配線ＭＷを含むレイアウトは、図１０に示すレイアウトとほぼ同様である。ただし、図１１では、配線ＭＷがチェインＣ１またはＣ２と交差して折り返す領域の近傍において、配線ＭＷがチェインＣ１またはＣ２に沿って、より長く延在している。
【０１４６】
つまり、チェインＣ１またはＣ２に並走する配線ＭＷが、チェインＣ１またはＣ２の延在方向において、図１０に比べてより長く延在し、折り返す箇所からさらに突出する部分を有している。このような構造を採用することにより、配線ＭＷがチェインＣ１またはＣ２に並走する領域が増えるため、チェインＣ１またはＣ２の配線起因の抵抗異常をより精度よく検出することができる。つまり、図１０を用いて説明したＴＥＧの効果を、より効果的に得ることができる。
【０１４７】
このとき、パッドＭＷＨおよびＭＷＬに電位を供給しても、上記のように突出した部分の配線ＭＷに電流は流れないため、当該部分の抵抗異常の有無を検査する際は、例えば直接配線ＭＷに検査針を当ててナノプローブ検査を行うことが考えられる。
【０１４８】
なお、配線ＭＷと、連結チェインＣＣ１、ＣＣ２を構成する上層配線および下層配線は、いずれも主にＣｕ（銅）を含む配線である。銅配線は、例えばアルミニウム配線などに比べ、形成工程に起因した断線が発生する確率が高い。したがって、連結チェインＣＣ１、ＣＣ２が銅配線を含む場合は、特に配線起因の不良が発生しやすいため、ビア起因の不良と配線起因の不良とを区別する必要性が高くなる。
【０１４９】
また、配線ＭＷは連結チェインＣＣ１、ＣＣ２を構成する配線の状態を調べるために設けるものであるから、配線ＭＷと連結チェインＣＣ１、ＣＣ２を構成する配線とは、互いの形成条件をできる限り近づけることが望ましい。よって、ここでは上記のように、配線ＭＷと連結チェインＣＣ１、ＣＣ２を構成する配線とを構成する導電体の部材は同じものとしている。
【０１５０】
（実施の形態４）
本実施の形態では、下層配線と上層配線とを、それらの間の１本のビアで接続するのではなく、下層配線および上層配線間の中間配線と、下層配線および中間配線間のビアと、中間配線および上層配線間のビアとで接続することについて説明する。つまり、本実施の形態の検査方法で用いる半導体装置を構成するチェインは、下層配線および上層配線間を、２本以上積層された複数のビアにより直列に接続するものである。
【０１５１】
ここで、図１２に、本実施の形態の半導体装置の検査方法に用いるＴＥＧの断面図を示す。図１２は、図７と同様に、上層配線ＷＵと、下層配線ＷＬを含むチェインの延在方向に沿う断面を示す図である。図１２に示すＴＥＧの構造は、上層配線ＷＵと下層配線ＷＬとの間に中間層配線ＷＭを有し、かつ、上層配線ＷＵと下層配線ＷＬとの間に２層のビアが積層されている点で、前記実施の形態１と異なる。
【０１５２】
半導体基板ＳＢと、その上の層間絶縁膜ＩＬＦ１および下層配線ＷＬとの構造は図７に示す装置と同様である。層間絶縁膜ＩＬＦ１上および下層配線ＷＬ上には、バリア絶縁膜ＢＦおよび層間絶縁膜ＩＬＦ２が順に積層されており、層間絶縁膜ＩＬＦ２の上面には、層間絶縁膜ＩＬＦ２の途中深さまで達する複数の配線溝が形成されている。当該複数の配線溝の平面視における形状は、例えば正方形であり、半導体基板ＳＢの上面に沿う方向において、１方向にのみ延在する形状を有していない。当該複数の配線溝のそれぞれの底面にはビアホールが開口しており、当該ビアホールは、層間絶縁膜ＩＬＦ２およびバリア絶縁膜ＢＦを貫通し、下層配線ＷＬの上面に達している。
【０１５３】
上記複数の配線溝と、その底部のビアホール内には、バリア導体膜ＢＭ２を介して主導体膜Ｍ２が埋め込まれている。バリア導体膜ＢＭ２および主導体膜Ｍ２は所謂デュアルダマシン法により形成されている。バリア絶縁膜ＢＦは例えば窒化シリコン膜からなり、層間絶縁膜ＩＬＦ２は例えばＳｉＯＣ膜または酸化シリコン膜からなる。バリア導体膜ＢＭ２は、例えばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはそれらの積層膜により構成される。主導体膜Ｍ２は例えばＣｕ（銅）からなる。ビアホール内のバリア導体膜ＢＭ２および主導体膜Ｍ２はビアＶ１を構成しており、上記配線溝内のバリア導体膜ＢＭ２および主導体膜Ｍ２は中間層配線ＷＭを構成している。
【０１５４】
層間絶縁膜ＩＬＦ２上および中間層配線ＷＭ上には、バリア絶縁膜ＢＦ１および層間絶縁膜ＩＬＦ３が順に積層されており、層間絶縁膜ＩＬＦ３の上面の複数の配線溝には上層配線ＷＵが埋め込まれ、当該配線溝の底部には、上層配線ＷＵと中間層配線ＷＭとを接続するビアＶ２が形成されている。バリア絶縁膜ＢＦ１、層間絶縁膜ＩＬＦ３、ビアＶ２および上層配線ＷＵは、図７に示すバリア絶縁膜ＢＦ、層間絶縁膜ＩＬＦ２、ビアＶ１および上層配線ＷＵと同様の構造を有している。ただし、図１２に示すビアＶ２および上層配線ＷＵは、バリア導体膜ＢＭ３および主導体膜Ｍ３からなる。
【０１５５】
本実施の形態では、上層配線ＷＵの両端の下面は、ビアＶ２、中間層配線ＷＭおよびビアＶ１を介して下層配線ＷＬの端部の上面に電気的に接続されている。このような構造により、上層配線ＷＵの一方の端部と下層配線ＷＬの一方の端部とを接続することで、複数の上層配線ＷＵおよび複数の下層配線ＷＬは直列に接続され、これによりチェインが構成されている。
【０１５６】
すなわち、本実施の形態の特徴は、上層配線ＷＵと下層配線ＷＬとの間に２本のビアＶ１、Ｖ２を介在させることで、配線抵抗の上昇を抑えつつ、ビアの個数を増やすことを可能としている点にある。これにより、前記実施の形態１に比べて、例えば、平面視における単位面積当たりのＴＥＧのビアの個数を倍に増やすことができる。これにより、ＴＥＧによる不良検出の感度を高めることができる。
【０１５７】
例えば、ビアの形成不良などを検査するＴＥＧにおいて、ビアの数を増やすことで検出感度を高めようとする場合、前記実施の形態１において説明したチェインの配線数およびビア数を増やし、チェインを伸ばすことが考えられる。つまり、図７に示すように、１本のビアＶ１を介して接続された上層配線ＷＵと下層配線ＷＬとを含む２層の配線を、半導体基板ＳＢの主面に沿う横方向に増やすことで、チェインを構成するビアおよび配線の数を増やすことが考えられる。
【０１５８】
この場合、ビア数を増やすことはできるが、配線数が半導体基板ＳＢの主面に沿う方向に延在する上層配線ＷＵと下層配線ＷＬとのそれぞれの数が増えるため、連結チェインの配線抵抗、つまりＴＥＧ全体の配線抵抗が大幅に増大する。例えば、前記実施の形態１のＴＥＧが、ＴＥＧ全体の抵抗値が１０Ω以上上昇した場合に抵抗異常を検知することができる装置である場合、この装置の配線およびビアの数を２倍にすると、２０Ω以上の抵抗上昇がなければ、抵抗異常を検知することができない。これは、正常なＴＥＧ全体の抵抗値が比較的高い場合、小さな抵抗上昇は装置の個体差などの誤差として認識されることなどに起因して、異常として判別することが困難であるためである。
【０１５９】
つまり、正常に形成され、不良のないＴＥＧの全体の抵抗が大きい場合、そのようなＴＥＧを用いて検査を行っても、小さい抵抗変化を異常として検出することは困難である。特に、本願の検査方法に用いられるＴＥＧは、断線または短絡などによる大きな抵抗変化よりも、ビアの接続不良などに起因する小さな抵抗変化を検知することを主な目的として用いられるものであるため、配線抵抗の上昇による検出感度の低下は大きな問題となる。
【０１６０】
これに対し、本実施の形態では、図１２に示すように、半導体基板ＳＢの主面に対して垂直な方向、つまり上下方向にビアの数を増やし、ビアを積層することで、配線抵抗の上昇を抑えている。したがって、ＴＥＧ全体の配線抵抗の上昇を抑えつつ、ビアの数を増やすことができる。このため、ビアを積層することで、例えばビアの数が１０００本から２０００本に増えた場合、検出感度の低下を抑えつつ、例えば２０００本のうち１本の割合でビアに生じるような異常を発見することが可能となる。また、延在する配線は増えないため、平面視におけるＴＥＧの面積の増大を防ぐことができる。
【０１６１】
よって、本実施の形態では前記実施の形態１と同様の効果を得ることができ、これに加えて、上記理由により、半導体装置の検査方法の精度の向上および当該半導体装置の微細化を実現することができる。
【０１６２】
なお、本実施の形態では２層のビアを積層した場合について説明したが、ビアの積層数は２層に限らず、３層以上の複数層であってもよい。
【０１６３】
（実施の形態５）
本実施の形態では、上層配線または下層配線のいずれか一方の配線の幅を、他方の配線の幅よりも大きくする構造について、以下に図１３および図１４を用いて説明する。図１３および図１４は、本実施の形態の半導体装置の検査方法に用いるＴＥＧを構成するチェインの一部を拡大して示す平面図である。
【０１６４】
図１３に示すように、本実施の形態のＴＥＧを構成するチェインは、下層配線ＷＬに比べて幅が大きい上層配線ＷＵを有している。逆に、図１４に示すように、下層配線ＷＬの幅が、上層配線ＷＵよりも大きい構成であってもよい。なお、図１３および図１４に示すように、上層配線ＷＵおよび下層配線ＷＬはビアＶ１を介して電気的に接続されている。ここで、図１３に示す下層配線ＷＬの幅、および図１４に示す上層配線ＷＵの幅のそれぞれは、例えばデザイン・ルールにおける最小加工寸法である。
【０１６５】
本実施の形態のＴＥＧは、主に、ビアの底部における接続不良などに起因する微小な抵抗変化を検知することを主な目的として用いられるものであり、当該ＴＥＧを用いた検査工程では、加速試験を行って、抵抗変化の有無を評価する。この場合、ＴＥＧを構成するビアの数を極力多くするために、全ての上層配線および全ての下層配線のそれぞれの幅を最小加工寸法とすることが考えられる。
【０１６６】
しかし、この場合、検出された不良の種類を判別することが困難となる虞がある。すなわち、ビアに生じた不良が、ビアの下の下層配線の幅を最小加工寸法としたことに起因して生じた不良であるのか、ビアの上の上層配線の幅を最小加工寸法としたことに起因して生じた不良であるのか、いずれであるのかを判断することが困難となる場合がある。
【０１６７】
これに対し、本実施の形態のＴＥＧは、図１３に示すように、上層配線ＷＵの幅が大きく、下層配線ＷＬの幅が小さい。このため、不良が検出された際に、当該不良が下層配線ＷＬの幅の微細化に起因するものであると判別することが容易であり、また、当該不良が上層配線ＷＵの幅に起因するものではないことを判別することが容易である。また、図１４に示す本実施の形態のＴＥＧでは、上層配線ＷＵの幅が小さく、下層配線ＷＬの幅が大きい。このため、不良が検出された際に、当該不良が上層配線ＷＵの幅の微細化に起因するものであると判別することが容易であり、また、当該不良が下層配線ＷＬの幅に起因するものではないことを判別することが容易である。
【０１６８】
このように、本実施の形態では、上層配線または下層配線のいずれか一方の配線の幅を大きくし、他方の配線の幅を小さくすることで、不良の発生原因の特定を容易にすることができる。よって、本実施の形態では前記実施の形態１と同様の効果を得ることができ、これに加えて、上記理由により、さらに半導体装置の検査方法の精度を向上させることができる。
【０１６９】
（実施の形態６）
本実施の形態では、半導体層に不純物を導入して形成された拡散層により下層配線を構成することについて、図１５および図１６を用いて説明する。図１５および図１６は、図７と同様に、上層配線ＷＵと、下層配線ＷＬを含むチェインの延在方向に沿う断面を示す図である。つまり、図１５および図１６は、本実施の形態の半導体装置の検査方法に用いるＴＥＧの断面図である。
【０１７０】
図１５に示すように、下層配線ＷＬは、半導体基板ＳＢの上面に形成された拡散層ＤＦにより構成されている。拡散層ＤＦは、半導体基板ＳＢの主面に、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））またはｐ型の不純物（例えばＢ（ホウ素））をイオン注入法などにより導入して形成された半導体層である。拡散層ＤＦは、上層配線ＷＵと同様に、チェインの延在方向に延在している。
【０１７１】
半導体基板ＳＢ上の層間絶縁膜ＩＬＦ１内には、層間絶縁膜ＩＬＦ１の上面から下面まで達するビアＶ１が形成されている。ビアＶ１は、層間絶縁膜ＩＬＦ１を貫通するビアホールの内側の側壁から順に形成されたバリア導体膜ＢＭ４および主導体膜Ｍ４により構成されている。バリア導体膜ＢＭ４は例えばチタン（Ｔｉ）、窒化チタン（ＴｉＮ）またはそれらの積層膜により構成される。主導体膜Ｍ４は例えばＷ（タングステン）からなる。複数のビアＶ１のそれぞれは、拡散層ＤＦの長手方向の端部の上面に接続されている。
【０１７２】
図１５に示す上層配線ＷＵの構造は、図７に示す下層配線ＷＬと同様である。ただし、図１５に示す上層配線ＷＵは、ビアＶ１上および層間絶縁膜ＩＬＦ１上に形成された層間絶縁膜ＩＬＦ４を貫通する複数の配線溝のそれぞれの内側に形成されている。上層配線ＷＵは、所謂シングルダマシン法により形成されている。層間絶縁膜ＩＬＦ１は例えば酸化シリコン膜からなり、層間絶縁膜ＩＬＦ４は例えばＳｉＯＣ膜または酸化シリコン膜からなる。上層配線ＷＵおよび下層配線ＷＬは、ビアＶ１を介して電気的に接続されている。
【０１７３】
上記のように、ここでは下層配線ＷＬは拡散層ＤＦにより構成されている。本実施の形態のＴＥＧは、例えば半導体基板ＳＢの上面近傍に形成されたトランジスタを構成する拡散層に接続されたビアＶ１、つまりコンタクトプラグに発生する不良を検出する検査に用いられるものである。
【０１７４】
また、下層配線を構成する拡散層は、半導体基板の主面に形成された半導体層に限らず、半導体基板上に形成されたポリシリコンからなるパターン内に形成されていてもよい。図１６には、ポリシリコン膜ＰＳにより下層配線ＷＬを構成する場合の断面図を示している。図１６に示す下層配線ＷＬは、図１５に示すＴＥＧと異なり、半導体基板ＳＢ上に絶縁膜ＩＦを介して形成されたポリシリコン膜ＰＳ、つまり半導体膜により構成されており、半導体基板ＳＢの主面には、下層配線ＷＬを構成する拡散層は形成されていない。
【０１７５】
ポリシリコン膜ＰＳには、ｐ型またはｎ型の不純物が導入されている。図１６に示すＴＥＧは、例えばトランジスタを構成するゲート電極に接続されたビアＶ１、つまりコンタクトプラグに発生する不良を検出する検査に用いられるものである。
【０１７６】
図１５および図１６を用いて説明した本実施の形態のＴＥＧを用いた検査方法を行うことで、下層配線ＷＬを、基板またはポリシリコン膜などの半導体層により構成した場合においても、前記実施の形態１と同様の効果を得ることができる。
【０１７７】
（実施の形態７）
本実施の形態では、前記実施の形態１で説明したＴＥＧを構成するチェインを、１層の配線に置き換えた構成について、図１７を用いて説明する。図１７は、本実施の形態である半導体装置の検査方法に用いるＴＥＧを示す平面レイアウトである。図１７では、図５に対応する位置におけるＴＥＧを示している。
【０１７８】
図５などを用いて説明した前記実施の形態１では、下層配線、上層配線およびビアをそれぞれ複数接続したチェインを含むＴＥＧについて説明したが、本実施の形態の検査方法で用いるＴＥＧは、蛇行する配線内にビアを含んでいない。つまり、前記実施の形態１のＴＥＧは、主にビアにおける不良を検出するために用いられるものであるのに対し、本実施の形態のＴＥＧは、配線に生じたボイド、つまり空隙などに起因する配線の抵抗上昇を検出するために用いられるものである。本実施の形態のＴＥＧでは、配線の完全な断線よりも、配線の形成不良などに起因して生じたボイドなどによる微小な抵抗上昇を検出する。
【０１７９】
図１７に示すように、本実施の形態のＴＥＧは、第１方向に延在する配線Ｃ４を第２方向に複数並べ、隣り合う配線Ｃ４のそれぞれの一方の端部同士を配線で接続することで、蛇行する連結配線を形成したものである。連結配線の全体の構成は、図８に示した構成と同様である。連結配線は、パッドにより複数の区間が規定されている。つまり、連結配線を構成する配線の数よりも、各区間内の配線の数の方が少ない。
【０１８０】
また、連結配線の両端には２個のパッドが接続されており、各配線Ｃ４の両端には、ナノプローブ検査などにおいて用いられる小さい解析用パッドＡＰ１が接続されている。なお、図５では連結チェインＣＣ１と、連結チェインＣＣ１に対して並走する連結チェインＣＣ２とを示したが、ここでは、連結配線に対して並走する他の連結配線を図示していない。ただし、図５に示す構成と同様に、図１７に示す連結配線に対して並走する他の連結配線を形成してもよい。この場合、連結配線を構成する配線Ｃ４と、この配線Ｃ４に対して並走する他の連結配線を構成する各配線とは、互いに同じ高さの層の配線であるため、一方の連結配線が他方の連結配線と交わる箇所では、ビアを用いて配線同士を立体的に交差させる必要がある。
【０１８１】
本実施の形態のＴＥＧは、ビアを含むチェインではなく配線のみを用いるものであるが、その他の構成は前記実施の形態１と同様とすることができる。例えば、本実施の形態では、連結配線の各区間の複数の配線Ｃ４の抵抗値を算出することで、配線Ｃ４が正常に形成された場合の抵抗値と比較して抵抗値が変動している箇所を発見した場合に、配線Ｃ４の抵抗異常の発生を精度よく検知することができる。
【０１８２】
ここで、各区間の端部から配線を引き出して電位測定用のパッドに接続しているため、これらのうちの隣り合う２個のパッドを用いることで、１区間内の小規模な連結配線の両端の電位差を測定することができる。つまり、上記比較例１のように、大規模な連結チェインの両端の間の電位差を測定するのではなく、大規模な連結配線内を等間隔で区分する複数の区間のそれぞれの、小規模な単位の配線に対して電位差の測定を行うことができる。
【０１８３】
よって、本実施形態では、比較例１のように連結チェインの途中に電位測定用のパッドを接続しないＴＥＧに比べて、小さな抵抗変動を見逃すことなく検知することができるため、半導体装置の検出方法の精度を向上させることができる。また、小規模な区間で抵抗異常の発生の有無を検査するため、抵抗異常を検知した際に、ナノプローブ検査により抵抗異常の発生箇所の特定を容易にすることができる。なお、前記実施の形態２と同様に、スイッチングにより検査を行うことで、パッド数を低減することも可能である。
【０１８４】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１８５】
例えば、前記実施の形態３のように並走配線を設けることは、前記実施の形態１のＴＥＧのみならず、前記実施の形態２、４、５および６のＴＥＧにも適用することができる。
【符号の説明】
【０１８６】
１Ｔ〜５Ｔ      ＴＥＧ
ＡＰ、ＡＰ１、ＡＰ２      解析用パッド
ＢＦ、ＢＦ１      バリア絶縁膜
ＢＭ１〜ＢＭ４      バリア導体膜
Ｃ１〜Ｃ３      チェイン
Ｃ４      配線
ＣＣ１〜ＣＣ４      連結チェイン
ＣＨＰ    チェイン部
ＣＲ      チップ領域
ＣＲＰ    回路部（製品領域）
ＤＦ      拡散層
Ｈ０ａ、Ｈ０ｂ、ＨＭ０ａ、ＨＭ０ｂ、Ｌ０ａ、Ｌ０ｂ、ＬＭ０ａ      配線
ＩＦ      絶縁膜
ＩＬＦ１〜ＩＬＦ４      層間絶縁膜
Ｍ１〜Ｍ４      主導体膜
ＭＷ      配線
ＭＷＨ、ＭＷＨＭ、ＭＷＬ、ＭＷＬＭ      パッド
ＰＳ      ポリシリコン膜
ＰＳＬ、ＰＣＲ      パッド
Ｒ１      シールリング
Ｓ１      スクライブ領域
ＳＢ      半導体基板
ＳＬ      スクライブ領域
Ｖ１、Ｖ２      ビア
ＶＨ、ＶＨＭ、ＶＬ、ＶＬＭ、ＶＭ１〜ＶＭ１６      パッド
Ｗ１ａ〜Ｗ１６ａ、Ｗ１ｂ〜Ｗ３ｂ      配線
ＷＦ      半導体ウエハ
ＷＬ      下層配線
ＷＭ      中間層配線
ＷＵ      上層配線
【図１】
2014140019.tif 000003
【図２】
2014140019.tif 000004
【図３】
2014140019.tif 000005
【図４】
2014140019.tif 000006
【図５】
2014140019.tif 000007
【図６】
2014140019.tif 000008
【図７】
2014140019.tif 000009
【図８】
2014140019.tif 000010
【図９】
2014140019.tif 000011
【図１０】
2014140019.tif 000012
【図１１】
2014140019.tif 000013
【図１２】
2014140019.tif 000014
【図１３】
2014140019.tif 000015
【図１４】
2014140019.tif 000016
【図１５】
2014140019.tif 000017
【図１６】
2014140019.tif 000018
【図１７】
2014140019.tif 000019
【図１８】
2014140019.tif 000020
【図１９】
2014140019.tif 000021
【図２０】
2014140019.tif 000022