(57)【要約】【課題】制御が容易で且つ変換効率向上とノイズフィルタの低容量化が可能な電力変換装置を提供する。【解決手段】チョッパ回路は、入力端子と、入力端子から入力される電荷を蓄電するキャパシタと、キャパシタと並列接続された上アーム回路及び下アーム回路と、上アーム回路と下アーム回路との接続部と結線されたインダクタと、インダクタと結線された出力端子と、を備える。電力変換装置は、第１乃至第Ｎ（Ｎは２以上の整数）階層の電力変換回路を備え、第ｉ（ｉは１乃至Ｎの任意の整数）階層の電力変換回路はそれぞれｉ個のチョッパ回路を接続して構成される。第ｊ（ｊは１乃至［Ｎ−１］の任意の整数）階層の電力変換回路に備えられた入力端子は、第［ｊ＋１］階層の電力変換回路に備えられた出力端子に接続される。【選択図】図２
2014100015.tif 000002
【特許請求の範囲】
【請求項１】
第１乃至第Ｎ（Ｎは２以上の整数）階層の電力変換回路を備え、
前記第ｉ（ｉは１乃至Ｎの任意の整数）階層の電力変換回路はそれぞれｉ個のチョッパ回路を接続して構成され、
前記チョッパ回路は、
入力端子と、
前記入力端子から入力される電荷を蓄電するキャパシタと、
前記キャパシタと並列接続された上アーム回路及び下アーム回路と、
前記上アーム回路と下アーム回路との接続部と結線されたインダクタと、
前記インダクタと結線された出力端子と、を備え、
前記第ｊ（ｊは１乃至［Ｎ−１］の任意の整数）階層の電力変換回路に備えられた前記入力端子は、前記第［ｊ＋１］階層の電力変換回路に備えられた前記出力端子に接続される
ことを特徴とする電力変換装置。
【請求項２】
前記上アーム回路は、
第１の半導体スイッチと、該第１の半導体スイッチに並列接続された第１のダイオードとを含み、
前記下アーム回路は、
第２の半導体スイッチと、該第２の半導体スイッチに並列接続された第２のダイオードとを含む
ことを特徴とする請求項１に記載の電力変換装置。
【請求項３】
前記第１及び第２の半導体スイッチのスイッチング周波数は１ＭＨｚ以下である
ことを特徴とする請求項２に記載の電力変換装置。
【請求項４】
前記第１及び第２の半導体スイッチに入力する信号のパルス幅は１００ｎ秒以上である
ことを特徴とする請求項２又は３に記載の電力変換装置。
【請求項５】
前記第１及び第２の半導体スイッチに入力する信号は、前記ｉ階層の電力変換回路に備えられた前記出力端子から正弦波の電力を出力するためのＰＷＭ制御信号である
ことを特徴とする請求項２乃至４のいずれかに記載の電力変換装置。
【請求項６】
入力端子と、
前記入力端子から入力される電荷を蓄電するキャパシタと、
前記キャパシタと並列接続された上アーム回路及び下アーム回路と、
前記上アーム回路と下アーム回路との接続部と結線されたインダクタと、
前記インダクタと結線された出力端子と、を備えるチョッパ回路をｉ（ｉは１乃至Ｎ（Ｎは２以上の整数）の任意の整数）個含み構成される第ｉ階層の電力変換回路であって、
前記第ｊ（ｊは１乃至［Ｎ−１］の任意の整数）階層の電力変換回路に備えられた前記入力端子は、前記第［ｊ＋１］階層の電力変換回路に備えられた前記出力端子に接続される
ことを特徴とする電力変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置及び電力変換回路に関する。
【背景技術】
【０００２】
給電システムの高効率化を進めるために、高電圧での直流給電を行うシステムが提案されている。高電圧での直流給電システムと交流電力システムとを接続したり、直流給電システムからモーター等の交流負荷に電力を供給したりするために、ＡＣ−ＤＣコンバータやＤＣ−ＡＣインバータ等の電力変換装置が必要とされる。
【０００３】
電力変換装置には、２レベルハードスイッチング回路を用いたものが数多くあるが、スイッチングノイズが発生するために、スイッチングノイズ抑制のためのフィルタが必要となる。そこで、フィルタの容量を小さくするために、３以上のレベルで電圧をスイッチさせるマルチレベル回路を用いたインバータ回路が提案されている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−４４８３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来技術では、マルチレベル回路の制御が複雑となってしまっていた。
【０００６】
本発明は上記課題に鑑みて為されたものであって、その目的の１つは、制御が容易で且つノイズフィルタの低容量化が可能な電力変換装置及び電力変換回路を提供することにある。また、本発明の他の目的の１つは、モジュールを組み合わせて構成することができる電力変換装置及び電力変換回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係る電力変換装置は、第１乃至第Ｎ（Ｎは２以上の整数）階層の電力変換回路を備え、前記第ｉ（ｉは１乃至Ｎの任意の整数）階層の電力変換回路はそれぞれｉ個のチョッパ回路を接続して構成され、前記チョッパ回路は、入力端子と、前記入力端子から入力される電荷を蓄電するキャパシタと、前記キャパシタと並列接続された上アーム回路及び下アーム回路と、前記上アーム回路と下アーム回路との接続部と結線されたインダクタと、前記インダクタと結線された出力端子と、を備え、前記第ｊ（ｊは１乃至［Ｎ−１］の任意の整数）階層の電力変換回路に備えられた前記入力端子は、前記第［ｊ＋１］階層の電力変換回路に備えられた前記出力端子に接続されることを特徴とする。
【０００８】
本発明の一態様では、前記上アーム回路は、第１の半導体スイッチと、該第１の半導体スイッチに並列接続された第１のダイオードとを含み、前記下アーム回路は、第２の半導体スイッチと、該第２の半導体スイッチに並列接続された第２のダイオードとを含むこととしてよい。
【０００９】
本発明の一態様では、前記第１及び第２の半導体スイッチのスイッチング周波数は１ＭＨｚ以下であることとしてよい。
【００１０】
本発明の一態様では、前記第１及び第２の半導体スイッチに入力する信号のパルス幅は１００ｎ秒以上であることとしてよい。
【００１１】
本発明の一態様では、前記第１及び第２の半導体スイッチに入力する信号は、前記ｉ階層の電力変換回路に備えられた前記出力端子から正弦波の電力を出力するためのＰＷＭ制御信号であることとしてよい。
【００１２】
本発明に係る電力変換回路は、入力端子と、前記入力端子から入力される電荷を蓄電するキャパシタと、前記キャパシタと並列接続された上アーム回路及び下アーム回路と、前記上アーム回路と下アーム回路との接続部と結線されたインダクタと、前記インダクタと結線された出力端子と、を備えるチョッパ回路をｉ（ｉは１乃至Ｎ（Ｎは２以上の整数）の任意の整数）個含み構成される第ｉ階層の電力変換回路であって、前記第ｊ（ｊは１乃至［Ｎ−１］の任意の整数）階層の電力変換回路に備えられた前記入力端子は、前記第［ｊ＋１］階層の電力変換回路に備えられた前記出力端子に接続されることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、電力変換回路の構成する基本回路であるチョッパ回路の制御においては、複雑な電圧バランスを考慮する必要がないため制御が容易となるとともに、チョッパ回路に備えられたインダクタにより前記チョッパ回路に備えられるキャパシタを充電する際の突入電流が抑制され，突入電流による発熱とスイッチングノイズの発生が抑えられるため、変換効率の向上とノイズフィルタの低容量化が可能となる。
【図面の簡単な説明】
【００１４】
【図１】本実施形態に係る電力変換装置を構成する基本回路であるチョッパセル（チョッパ回路）の構成図である。
【図２】チョッパセルを組み合わせて構成したマルチレベルインバータ回路の構成例を示す図である。
【図３】半導体素子のスイッチング周波数の好適な範囲を説明する図である。
【図４】マルチレベルインバータ回路の比較例を示す図である。
【図５】本実施形態と比較例との損失を比較したグラフである。
【図６】本発明に係る電力変換装置の一般的な構成例である。
【発明を実施するための形態】
【００１５】
本発明は、ＡＣ−ＤＣコンバータやＤＣ−ＡＣインバータ等の直流電力と交流電力とを変換するための電力変換装置に関するものである。以下、本発明を実施するための実施の形態（以下、実施形態という）を、図面を参照しながら説明する。
【００１６】
図１には、本実施形態に係る電力変換装置を構成する基本回路であるチョッパセル１０（チョッパ回路）の構成を示した。
【００１７】
図１に示されるように、チョッパセル１０は、キャパシタ１０１（コンデンサ）、上アーム側の半導体素子１０２Ａ及びダイオード１０３Ａ、下アーム側の半導体素子１０２Ｂ及びダイオード１０３Ｂ、インダクタ１０４を備える。半導体素子１０２Ａ及びダイオード１０３Ａ、半導体素子１０２Ｂ及びダイオード１０３Ｂはそれぞれ並列に接続され、半導体素子１０２Ａ及びダイオード１０３Ａからなる上アーム回路と、半導体素子１０２Ｂ及びダイオード１０３Ｂからなる下アーム回路とは直列に接続され、上アーム回路と下アーム回路との接続部１０７と、ＡＣ側端子１０６との間にインダクタ１０４が接続されている。また、キャパシタ１０１と、上アーム回路と下アーム回路とは並列に接続され、キャパシタ１０１には、ＤＣ側端子１０５Ａ（例えば＋側）とＤＣ側端子１０５Ｂ（例えば−側）から電力の流入出がある。
【００１８】
チョッパセル１０の半導体素子１０２Ａ及び半導体素子１０２Ｂに対して、正弦波を出力するためのＰＷＭ制御信号を入力して、半導体素子１０２Ａと半導体素子１０２ＢのＯＮ／ＯＦＦを切り替えることにより、チョッパセル１０を２レベルインバータ回路（＋ＶＡと−ＶＡの電圧を所定の周期でＡＣ側端子１０６に出力する回路）として動作させることができる。
【００１９】
次に、チョッパセル１０を複数組み合わせることにより、マルチレベルのインバータ回路を構成した例について図２を参照しながら説明する。
【００２０】
図２には、チョッパセル１０を組み合わせて構成したマルチレベルインバータ回路（電力変換装置１）の構成例を示した。図２に示した例は、ＤＣ４８Ｖのチョッパセル１０を１０個接続して、ＤＣ１９２Ｖ入力（４８Ｖ×４）、ＡＣ６０Ｖ出力（５００Ｗ）の５レベルインバータ回路（＋Ｖａ，＋Ｖｂ，０，−Ｖｂ，−Ｖａの電圧を所定の周期でＡＣ出力端子に出力する回路）を構成した例である。ここで、チョッパセル１０に関し、例えばキャパシタ１０１のキャパシタンスは２０μＦ、インダクタ１０４のインダクタンスは１５μＨ等としてよい。
【００２１】
図２に示されるように、５レベルのインバータ回路は、ＡＣ出力端子２０からＤＣ入力端子３０Ａ，３０Ｂに向かって、第１階層回路、第２階層回路、第３階層回路、第４階層回路からなる階層構造を有している。ここで、第ｉ（ｉは１〜４の整数）階層回路はそれぞれ、ｉ個のチョッパセル１０から構成されており、第ｉ階層回路に含まれる各チョッパセル１０は図２に示されるように、隣接する第１のチョッパセル１０のＤＣ側端子１０５Ａと、第２のチョッパセル１０のＤＣ側端子１０５Ｂとが共有されるように構成される。また、第１〜第ｉ階層回路により（ｉ＋１）レベルのインバータ回路が実現できる。
【００２２】
ここで、ｉが１〜３の場合における第ｉ階層回路に含まれる各チョッパセル１０のＤＣ側端子１０５（Ａ，Ｂ）にはそれぞれ対応する第（ｉ＋１）階層回路に含まれるチョッパセル１０のＡＣ側端子１０６が接続される。また、ｉが２〜４の場合における第ｉ階層回路に含まれる各チョッパセル１０のＡＣ側端子１０６にはそれぞれ対応する第（ｉ−１）階層回路に含まれるチョッパセル１０のＤＣ側端子１０５（Ａ，Ｂ）が接続される。
【００２３】
図２に示される５レベルのインバータ回路においても、該インバータ回路を構成する半導体素子に正弦波を出力するためのＰＷＭ制御信号を入力して各半導体素子をＯＮ／ＯＦＦすることにより、ＤＣ入力端子３０Ａ，３０Ｂに入力された直流電力を、所定の周波数の交流電力としてＡＣ出力端子２０から出力する。なお、電力変換装置１には、図示していないが、ＰＷＭ制御信号を入力する制御回路が備えられることとしてよい。ここで、マルチレベルのインバータ回路から正弦波を出力させるための制御は、基本的な正弦波−三角波比較方式とし、電圧バランス制御は考慮しなくともよい。
【００２４】
ここで、半導体素子のスイッチング周波数の好適な範囲について、図３を参照しながら説明する。
【００２５】
図３（Ａ）には、デッドタイムを確保するための最小のパルス幅からなるゲート信号を示している。ここで、図３（Ｂ）に示されるように、実際のゲート信号には、パルスが立ち上がるまでのオン時間と、パルスが落ちるまでのオフ時間とが存在しており、デッドタイム、オン時間、オフ時間を考慮して最小のパルス幅を決める必要がある。そして、デッドタイムを５０ｎ（ナノ）秒、オン時間とオフ時間との合計に５０ｎ秒を確保した場合には、図３（Ｃ）に示されるように、最小のパルス幅は１００ｎ秒となる。ここで、最小のパルス幅１００ｎ秒、その場合の最大デューティ比を０．９とすると、最小のスイッチング周波数は１ＭＨｚ（周期１μ秒）となる。以上の観点から、マルチレベルインバータ回路のスイッチング周波数は１ＭＨｚ以下であることが望ましい。
【００２６】
図４には、本実施形態に係るマルチレベルインバータ回路（電力変換装置２）の比較例を示した。図４に示される比較例に係るマルチレベルインバータ回路は、本実施形態のチョッパセル１０に対応するそれぞれの基本回路１１にインダクタ１０４が含まれておらず、ＡＣ出力端子２０の直前のみにインダクタ１０４が設けられている点で、本実施形態に係るマルチレベルインバータ回路とは相違しているが、他の点では共通している。ここで、基本回路に含まれるキャパシタ１０１、半導体素子１０２Ａ，１０２Ｂ、ダイオード１０３Ａ，１０３Ｂについては、本実施形態に係るチョッパセル１０の構成素子と同じものを用いることとしてよい。また、インダクタ２００のインダクタンスは例えば６０μＨ等としてよい。
【００２７】
ここで、本実施形態に係るマルチレベルインバータ回路の損失Ｐ１は、以下の式（１）により表される。また、比較例に係るマルチレベルインバータ回路の損失Ｐ２は、以下の式（２）により表される。ここで、ＰＣＯＮＤは導通損失、ＰＳＷはスイッチング損失、ＮＭＯＳはスイッチ個数、ＰＣはキャパシタ充放電損失、ＮＣはキャパシタ個数、ＰＬはインダクタ損失、ＮＬはインダクタ個数を表している。
Ｐ１＝（ＰＣＯＮＤ＋ＰＳＷ）・ＮＭＯＳ＋ＰＬ・ＮＬ      ・・・（１）
Ｐ２＝（ＰＣＯＮＤ＋ＰＳＷ）・ＮＭＯＳ＋ＰＣ・ＮＣ      ・・・（２）
【００２８】
上記式（１）及び（２）において、（ＰＣＯＮＤ＋ＰＳＷ）・ＮＭＯＳは共通項であるから、Ｐ１とＰ２との大小はＰＬ・ＮＬとＰＣ・ＮＣとを比較すればよい。ここで、ＰＬとＰＣとはそれぞれ、以下の式（３）及び（４）で表されるように、スイッチング周波数ｆＳＷの関数である。
ＰＬ＝ｇ（ｆＳＷ）      ・・・（３）
ＰＣ＝ＩＡＶＥ／（４Ｃ・ｆＳＷ）      ・・・（４）
【００２９】
図５には、スイッチング周波数を変えて、Ｐ１とＰ２との損失を比較したグラフを示した。図５に示される例において、ＩＡＶＥ＝８．３３Ａ、Ｃ＝２０μＦ、ＮＬ＝１０、Ｎｃ＝１０とした。また、ＰＬの関数ｇは、市販品のデータシートに基づき算出したものを用いている。
【００３０】
図５に示されるように、半導体素子を動作させる上で好適なスイッチング周波数である１ＭＨｚ以下においては、本実施形態に係るマルチレベルインバータ回路の損失（Ｐ１）は、比較例に係るマルチレベルインバータ回路の損失（Ｐ２）よりも小さい。
【００３１】
また、本実施形態に係るマルチレベルインバータ回路と、比較例に係るマルチレベルインバータ回路との動作をシミュレーションした結果によれば、本実施形態に係るマルチレベルインバータ回路の半導体素子を流れる電流は、比較例に係るマルチレベルインバータ回路の半導体素子を流れる電流の半分程度となっており、この点からも本実施形態に係るマルチレベルインバータ回路の損失が小さいことが確認された。
【００３２】
上述した実施形態では、チョッパセル１０を１０個組み合わせて５レベルのインバータ回路を構成した例を説明したが、チョッパセル１０を適宜組み合わせることにより任意のレベルのインバータ回路を構成することができる。
【００３３】
図６には、本実施形態に係るチョッパセル１０による、任意のＮレベルのインバータ回路（電力変換装置３）の構成例を示した。図６に示されるように、Ｎレベルのマルチレベルインバータ回路は、第１〜第（Ｎ−１）階層回路を含み、第ｉ（ｉ＝１〜Ｎ−１の任意の整数）階層回路には、ｉ個のチョッパセル１０が含まれる。各階層回路の構成及び接続関係は図２において説明した通りであるためここでの説明は省略する。
【００３４】
本発明により奏される効果の一例を挙げれば以下の通りである。
【００３５】
本発明によれば、チョッパセル１０（チョッパ回路）を基本構成としたビルディングブロックでマルチレベル電力変換回路を実現可能である。そのため、ハードウェアの設計が容易であり、製造に要する時間とコストを低減可能である。
【００３６】
本発明によるマルチレベル電力変換回路には、従来のチョッパの制御系と同様の制御を適用可能であり、複雑な電圧バランス制御を考慮する必要がない。そのため、ソフトウェアの設計が容易であり、プログラミングに要する時間とコストを低減可能である。
【００３７】
本発明によるマルチレベル電力変換回路には、低耐圧の半導体素子を利用可能であり、変換効率の高効率化が期待できる。
【００３８】
本発明によるマルチレベル電力変換回路からのＡＣ出力は、ノイズを含まない（ノイズが極めて少ない）正弦波となり、ノイズフィルタを小型化できる。これにより、例えば３８０Ｖ等の高電圧の直流給電システム用整流装置の力率改善回路を小型化できる。
【００３９】
本発明によるマルチレベル電力変換回路（コンバータ）の基本構成となるチョッパセル１０は，例えば３８０Ｖ等の高電圧の直流給電システム内で用いる低圧非絶縁ＤＣ−ＤＣコンバータにも適用可能であり、大量普及による低コスト化が期待できる。
【符号の説明】
【００４０】
１  電力変換装置（実施形態）、２  電力変換装置（比較例）、３  電力変換装置（一般形）、１０  チョッパセル、１１  基本回路（比較例）、２０  ＡＣ出力端子、３０Ａ，３０Ｂ  ＤＣ入力端子、１０１  キャパシタ、１０２Ａ，１０２Ｂ  半導体素子、１０３Ａ，１０３Ｂ  ダイオード、１０４  インダクタ、１０５Ａ，１０５Ｂ  ＤＣ側端子、１０６  ＡＣ側端子。
【図１】
2014100015.tif 000003
【図２】
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【図３】
2014100015.tif 000005
【図４】
2014100015.tif 000006
【図５】
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【図６】
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