(57)【要約】【課題】２ライン反転駆動する液晶表示装置際において、同一極性で走査される一対の画素行の間での実質的な映像信号の書き込み期間の差に起因して、画像に横筋が現れる。【解決手段】液晶表示装置の表示制御回路２６は、ドライバ制御信号生成ブロック４０及び入力信号前処理回路４２を有する。入力信号前処理回路４２は、表示データＤＡＴＡ及び原データイネーブル信号ＤＴＭＧを入力され、タイミングを修正したデータイネーブル信号ＤＴＭＧ_Ｒ及び表示データＤＡＴＡ_Ｒを生成してドライバ制御信号生成ブロック４０に入力する。バッファに記憶した各画素行の表示データをＤＴＭＧ_Ｒのアクティブ期間に、入力時よりも高速に読み出してＤＡＴＡ_Ｒとする。ＤＴＭＧ_Ｒは、アクティブ期間を短縮されると共に、（２ｎ−１）行と２ｎ行との間でのアクティブ期間の間隔を２ｎ行と（２ｎ＋１）行との間におけるよりも大きく設定される。【選択図】図２
2014077907.tif 000002
【特許請求の範囲】
【請求項１】
行列配置された複数の画素と、
画素列それぞれに対応して設けられ前記画素に映像信号を供給する映像信号線と、
画素行それぞれに対応して設けられ、前記画素行のうち前記映像信号を印加する走査行を選択する走査信号を順次印加される走査信号線と、
１行の前記画素行に対応した表示データを書き込まれ、出力タイミング信号を入力されると当該表示データに基づいて前記映像信号を生成して前記各映像信号線へ並列に出力する映像信号線駆動回路と、
外部からシリアル伝送で前記表示データを入力され、前記映像信号線駆動回路へ前記表示データ及び前記出力タイミング信号を出力し、かつ前記画素を２行ずつライン反転駆動する表示制御回路と、を有し、
前記表示制御回路は、隣接し前記映像信号を同一極性で印加される一対の前記画素行のうち少なくとも先行走査行において前記表示データの前記映像信号線駆動回路への書き込みを前記外部からの伝送速度より高速に行うと共に、当該先行走査行において、前記出力タイミング信号の周期で定まる前記画素行ごとの前記映像信号の出力期間を当該先行走査行の次の画素行における当該出力期間より長く設定すること、
を特徴とする液晶表示装置。
【請求項２】
行列配置された複数の画素に対応した表示データと各画素行の有効データ期間にアクティブとなるデータイネーブル信号とを入力され、前記各画素に前記表示データに応じた映像信号を書き込む駆動制御を前記データイネーブル信号に同期して行い、前記画素を２行ずつライン反転駆動する制御信号生成回路と、
前記駆動制御により、１行の前記画素行に対応した前記表示データを前記データイネーブル信号のアクティブ期間に書き込まれ、当該表示データに基づいて前記映像信号を生成して、画素列ごとに設けられた映像信号線へ並列に出力する映像信号線駆動回路と、
を有した液晶表示装置において、
当該液晶表示装置の外部から前記表示データ及び原データイネーブル信号を入力され、アクティブ期間を前記原データイネーブル信号よりも短縮した修正データイネーブル信号を生成して前記制御信号生成回路に前記データイネーブル信号として入力し、かつ前記修正データイネーブル信号の前記アクティブ期間に、バッファに記憶した前記各画素行の前記表示データを前記外部から入力される際よりも高速に読み出して前記制御信号生成回路に入力する入力信号前処理回路を有し、
前記修正データイネーブル信号は、隣接し前記映像信号を同一極性で印加される一対の前記画素行である先行走査行と後行走査行との間でのアクティブ期間の間隔を前記後行走査行と当該後行走査行の次の行との間でのアクティブ期間の間隔よりも大きく設定されること、
を特徴とする液晶表示装置。
【請求項３】
請求項２に記載の液晶表示装置において、
前記入力信号前処理回路は、
前記バッファとしてそれぞれ一対の前記画素行の前記表示データを記憶できる２つのメモリバンクを有し、
前記原データイネーブル信号に同期して、隣接し前記映像信号を同一極性で印加される一対の前記画素行の前記表示データを前記メモリバンクに順次書き込み、
一方の前記メモリバンクに書き込んだ前記表示データを、他方の前記メモリバンクに前記表示データを書き込んでいる間に、前記修正データイネーブル信号に同期して読み出し前記制御信号生成回路に入力すること、
を特徴とする液晶表示装置。
【請求項４】
請求項２に記載の液晶表示装置において、
前記入力信号前処理回路は、隣接し前記映像信号を同一極性で印加される画素行対それぞれについて、前記修正データイネーブル信号の前記先行走査行と前記後行走査行との間でのアクティブ期間の間隔を、前記原データイネーブル信号の周期で与えられる水平走査期間に延長期間を付加した期間とし、当該延長期間を前記映像信号線駆動回路から前記先行走査行までの前記映像信号線の距離に応じて増加させること、を特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に関し、画素に印加する映像信号の極性を２ラインごとに反転させる駆動に有効な技術に関する。
【背景技術】
【０００２】
液晶表示装置は２枚の基板の間に液晶材料を封入した液晶表示パネル、及び当該液晶表示パネルを駆動する駆動回路を有する。液晶表示パネルの表示領域は、画素電極および共通電極を有する画素が水平方向を行方向、垂直方向を列方向として行列（マトリクス）配置されており、各画素は表示データに応じた電圧を画素電極に設定され、画素電極と共通電極との電位差により制御される液晶分子の向きに応じて階調を表現する。
【０００３】
アクティブマトリクス方式の液晶表示パネルは、画素行ごとに設けられた走査信号線、画素列ごとに設けられた映像信号線、及び画素ごとのアクティブ素子を有する。アクティブ素子は、たとえば、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）であり、各ＴＦＴは、ゲートに走査信号線を接続され、ドレインに映像信号線を接続され、ソースに画素電極を接続される。
【０００４】
液晶表示パネルは直流駆動すると劣化が早く進む。この劣化を抑制するために、画素電極と共通電極との間の電圧の極性を周期的に反転する交流電圧駆動が行われる。なお、極性は、画素電極に印加する階調電圧（映像信号）の電位が共通電極に印加するコモン電圧の電位より高い場合を正極性とし、階調電圧の電位がコモン電位の電位より低い場合を負極性とする。
【０００５】
交流電圧駆動には行ライン反転駆動方式やドット反転駆動方式などが存在する。行ライン反転駆動方式は１フレームの画像を構成する複数の画素行を互い違いに正極性と負極性とにし、ドット反転駆動方式は行列配置された複数の画素を行方向及び列方向それぞれに互い違いに正極性と負極性とにする。交流電圧駆動では極性反転に伴い例えば映像信号線の充放電が生じ消費電力が増加する。充放電に伴う消費電力は基本的には、駆動電圧が大きいほど、また反転周波数が高いほど大きくなる。そのため、高解像度の液晶表示パネルを有する表示装置ではＮ行（Ｎ≧２）ごとに極性を反転するＮライン反転駆動として反転周波数を下げ、消費電力を低減することが行われる。
【０００６】
図８は液晶表示パネルの駆動を制御する表示制御回路のブロック図である。表示制御回路（ＴＣＯＮ）２は液晶表示装置の外部の画像信号源から表示データＤＡＴＡ、ディスプレイタイミング信号ＤＴＭＧ、及びドットクロック信号ＤＣＬＫを入力される。表示制御回路２内のドライバ制御信号生成ブロック４はそれら入力信号に基づいて液晶表示パネルを駆動制御する。ドレインドライバ（映像信号線駆動回路）にはドライバ制御信号生成ブロック４から出力される信号のうち表示データＤＡＴＡ_Ｔ、基準クロックＣＬ２、スタートパルスＳＴＨ、データラッチパルスＣＬ１、交流化信号Ｍが入力される。またゲートドライバ（走査信号線駆動回路）にはゲートスタートパルスＦＬＭ、ゲートシフトクロックＣＬ３が入力される。
【０００７】
図９は表示制御回路２の入出力信号、並びにドレイン信号線（映像信号線）及びゲート信号線（走査信号線）の電位のタイミング図である。なお、図９ではＤＣＬＫ及びＣＬ２の図示を省略している。ＤＴＭＧはデータイネーブル信号であり、表示データ入力が有効な期間（アクティブ期間）を指示する。ＤＴＭＧはアクティブ期間にてＨ（Ｈｉｇｈ）レベルとなり、ここでは１水平走査期間（１Ｈ）ごとに設けられるアクティブ期間の幅をτＤＥと表す。ＤＡＴＡ_Ｔは外部からのＤＡＴＡと同じであり、ＤＣＬＫに同期してアクティブ期間に外部からシリアル伝送で入力されたＤＡＴＡは、ＣＬ２に同期してドレインドライバのラッチ回路に書き込まれる。ＣＬ２はＤＣＬＫと同じ周波数であり、ラッチ回路への１ライン分の表示データの書き込み期間はτＤＥとなる。１Ｈ周期でのラッチ回路への書き込み完了のタイミングに同期してＣＬ１が生成され、ドレインドライバはラッチ回路に保持した１ラインの表示データをＣＬ１に同期して映像信号に変換し各ドレイン信号線へ印加する。図９は２ライン反転駆動を示しており、（２ｎ−１）ライン目と２ｎライン目（ｎは自然数である）とが同一極性の映像信号に変換される。各ラインの映像信号はドレイン信号線へ１Ｈ期間ずつ印加され、ゲート信号線に印加されるゲートパルス（走査信号）により、対応するラインのＴＦＴがオンすることで画素電極に書き込まれる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−１５３３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ライン反転駆動では、映像信号線の容量や抵抗に起因して、極性反転直後における映像信号線の電圧がドレインドライバから出力される映像信号の電圧に到達するまでに時間を要する。この映像信号線上での映像信号の立ち上がりの遅延は、極性反転直後の１ライン目の実質的な書き込み時間をその後続ラインよりも短くする。特に、高解像度化により１フレームにおける水平走査線数が増加して１ライン当たりの映像信号の書き込み期間が短くなるほど、極性反転直後の映像信号の立ち上がり遅延時間が反転直後のラインの書き込み期間に占める割合が増加し、反転直後のラインと後続ラインとで映像信号の実効的な書き込み期間の差が顕著となる。そのため、高解像度の液晶表示パネルにおいてＮライン（例えば、２ライン）反転駆動を採用した場合には、例えば、同じ階調で、かつ、同じ色を画面全体に表示したときなどに、表示画面にＮラインごとに横筋が現れ、画質が低下するという問題点が生じる。
【００１０】
この問題に対して、書き込み期間の先頭にてプリチャージ電圧を映像信号線へ出力して電圧の立ち上がりを加速し、上記遅延時間の影響を軽減する技術が存在する（特許文献１）。しかし、高解像度化により書き込み期間が短くなるにつれ当該技術だけでは必ずしも十分な画質改善が図れないという問題があった。
【００１１】
本発明は上記問題点を解決するためになされたものであり、２ライン反転駆動にて同一極性で走査される一対の画素行の間での実質的な映像信号の書き込み期間の差に起因する画像上の横筋が解消又は軽減され画質の向上が図れる液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
（１）本発明に係る液晶表示装置は、行列配置された複数の画素と、画素列それぞれに対応して設けられ前記画素に映像信号を供給する映像信号線と、画素行それぞれに対応して設けられ、前記画素行のうち前記映像信号を印加する走査行を選択する走査信号を順次印加される走査信号線と、１行の前記画素行に対応した表示データを書き込まれ、出力タイミング信号を入力されると当該表示データに基づいて前記映像信号を生成して前記各映像信号線へ並列に出力する映像信号線駆動回路と、外部からシリアル伝送で前記表示データを入力され、前記映像信号線駆動回路へ前記表示データ及び前記出力タイミング信号を出力し、かつ前記画素を２行ずつライン反転駆動する表示制御回路と、を有し、前記表示制御回路は、隣接し前記映像信号を同一極性で印加される一対の前記画素行のうち少なくとも先行走査行において前記表示データの前記映像信号線駆動回路への書き込みを前記外部からの伝送速度より高速に行うと共に、当該先行走査行において、前記出力タイミング信号の周期で定まる前記画素行ごとの前記映像信号の出力期間を当該先行走査行の次の画素行における当該出力期間より長く設定する。
【００１３】
（２）他の本発明に係る液晶表示装置は、行列配置された複数の画素に対応した表示データと各画素行の有効データ期間にアクティブとなるデータイネーブル信号とを入力され、前記各画素に前記表示データに応じた映像信号を書き込む駆動制御を前記データイネーブル信号に同期して行い、前記画素を２行ずつライン反転駆動する制御信号生成回路と、前記駆動制御により、１行の前記画素行に対応した前記表示データを前記データイネーブル信号のアクティブ期間に書き込まれ、当該表示データに基づいて前記映像信号を生成して、画素列ごとに設けられた映像信号線へ並列に出力する映像信号線駆動回路と、を有した液晶表示装置であって、さらに当該液晶表示装置の外部から前記表示データ及び原データイネーブル信号を入力され、アクティブ期間を前記原データイネーブル信号よりも短縮した修正データイネーブル信号を生成して前記制御信号生成回路に前記データイネーブル信号として入力し、かつ前記修正データイネーブル信号の前記アクティブ期間に、バッファに記憶した前記各画素行の前記表示データを前記外部から入力される際よりも高速に読み出して前記制御信号生成回路に入力する入力信号前処理回路を有し、前記修正データイネーブル信号が、隣接し前記映像信号を同一極性で印加される一対の前記画素行である先行走査行と後行走査行との間でのアクティブ期間の間隔を前記後行走査行と当該後行走査行の次の行との間でのアクティブ期間の間隔よりも大きく設定されるものである。
【００１４】
（３）上記（２）に記載する液晶表示装置において、前記入力信号前処理回路は、前記バッファとしてそれぞれ一対の前記画素行の前記表示データを記憶できる２つのメモリバンクを有し、前記原データイネーブル信号に同期して、隣接し前記映像信号を同一極性で印加される一対の前記画素行の前記表示データを前記メモリバンクに順次書き込み、一方の前記メモリバンクに書き込んだ前記表示データを、他方の前記メモリバンクに前記表示データを書き込んでいる間に、前記修正データイネーブル信号に同期して読み出し前記制御信号生成回路に入力する構成とすることができる。
【００１５】
（４）上記（２）に記載する液晶表示装置において、前記入力信号前処理回路は、隣接し前記映像信号を同一極性で印加される画素行対それぞれについて、前記修正データイネーブル信号の前記先行走査行と前記後行走査行との間でのアクティブ期間の間隔を、前記原データイネーブル信号の周期で与えられる水平走査期間に延長期間を付加した期間とし、当該延長期間を前記映像信号線駆動回路から前記先行走査行までの前記映像信号線の距離に応じて増加させる構成とすることができる。
【発明の効果】
【００１６】
本発明によれば、２ライン反転駆動にて同一極性で走査される一対の画素行である先行走査行及び後行走査行それぞれについての映像信号線への映像信号の出力期間は、後行走査行については短縮される一方、先行走査行については拡大される。これにより、先行走査行と後行走査行との実質的な書き込み期間の差を補償し、横筋を解消又は軽減して画質の向上を図ることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態に係る液晶表示装置の概略の構成を示す模式図である。
【図２】本発明の実施形態に係る液晶表示装置が備える表示制御回路の概略の構成を示すブロック図である。
【図３】入力信号前処理回路の構成を示すブロック図である。
【図４】ドレインドライバの概略の構成を示すブロック図である。
【図５】ゲートドライバの概略の構成を示すブロック図である。
【図６】入力信号前処理回路におけるメモリのライト動作及びリード動作を示す模式的なタイミング図である。
【図７】表示制御回路の入出力信号、並びにドレイン信号線及びゲート信号線の電位変化の模式的なタイミング図である。
【図８】液晶表示パネルの駆動を制御する従来の表示制御回路のブロック図である。
【図９】従来の表示制御回路の入出力信号、並びにドレイン信号線及びゲート信号線の電位のタイミング図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１９】
図１は、実施形態に係る液晶表示装置１０の概略の構成を示す模式図である。液晶表示装置１０は、液晶パネル２０、ドレインドライバ２２、ゲートドライバ２４、表示制御回路（ＴＣＯＮ）２６、各種電源回路（不図示）、バックライトユニット（不図示）及びバックライト駆動回路（不図示）を備える。
【００２０】
液晶表示装置１０はアクティブマトリクス駆動方式である。液晶パネル２０は、間隙を設けて対向配置されたカラーフィルタ基板とＴＦＴ基板とを備え、それらの間隙に液晶が充填される。カラーフィルタ基板及びＴＦＴ基板を構成する各ガラス基板の外側面にはそれぞれ偏光フィルムが貼られる。ＴＦＴ基板は液晶パネル２０の背面側に位置し、この後ろにバックライトユニットが配置される。一方、カラーフィルタ基板は液晶パネル２０の表示面側に位置する。
【００２１】
ＴＦＴ基板の液晶側の面には、ＴＦＴ、画素電極及び共通電極やこれらへの配線などが形成されている。具体的には、画素電極及びＴＦＴがそれぞれ画素配列に対応してマトリクス状に配置される。各画素には画素電極と同様、透明電極材からなる共通電極も配置される。配線として、複数のドレイン信号線３０、複数のゲート信号線３２及び共通電極配線が形成される。複数のドレイン信号線３０と複数のゲート信号線３２とは互いに概ね直交して配置される。ゲート信号線３２はＴＦＴの行（水平方向の並び）ごとに設けられ、当該行の複数のＴＦＴのゲート電極に共通に接続される。ドレイン信号線３０はＴＦＴの列（垂直方向の並び）ごとに設けられ、当該列の複数のＴＦＴのドレインに共通に接続される。また、各ＴＦＴのソースには当該ＴＦＴに対応する画素電極が接続される。
【００２２】
各画素にアクティブ素子（スイッチ素子）として設けられるＴＦＴは本実施形態ではｎチャネルであり、正方向に立ち上がるゲートパルスをゲート信号線３２から印加されて行単位でオン状態となる。画素電極はオン状態とされたＴＦＴを介してドレイン信号線３０に接続され、ドレイン信号線３０から表示データに応じた信号電圧（画素電圧）を印加される。共通電極は共通電極配線を介して所定のコモン電位を印加される。液晶は、画素電極と共通電極との間の電圧に応じて生じる電界により画素ごとに配向を制御されて、バックライトユニットから入射した光に対する透過率を変化させ、これにより表示面に画像が形成される。
【００２３】
ドレイン信号線３０はドレインドライバ２２に接続される。ゲート信号線３２はゲートドライバ２４に接続される。ドレインドライバ２２、ゲートドライバ２４はそれぞれ１個の半導体集積回路（ＩＣ）から構成される。本実施形態の液晶パネル２０は高解像度であり、ドレイン信号線３０及びゲート信号線３２の本数が多いので、ドレインドライバ２２及びゲートドライバ２４はそれぞれ複数個設けられる。具体的には、ドレインドライバ２２は液晶パネル２０の例えば上辺に沿って複数個配列される。液晶パネル２０全体のドレイン信号線３０は水平方向の位置に応じて複数のグループに分割され、各グループのドレイン信号線３０が１つのドレインドライバ２２に接続される。ゲートドライバ２４は液晶パネル２０の左辺及び右辺に沿ってそれぞれ複数個配列される。液晶パネル２０全体のゲート信号線３２は垂直方向の位置に応じて複数のグループに分割され、各グループのゲート信号線３２の左端及び右端がそれぞれ左辺及び右辺のそれぞれ１つのゲートドライバ２４に接続される。なお、ゲートドライバ２４は液晶パネル２０の左辺及び右辺のどちらか一方だけに配列する構成とすることもできる。
【００２４】
表示制御回路２６は液晶表示装置１０の外部の画像信号源２８から表示データＤＡＴＡ、ディスプレイタイミング信号ＤＴＭＧ及びドットクロック信号ＤＣＬＫを入力される。画像信号源２８は例えば、コンピュータ、パソコンやテレビ受像回路などである。表示制御回路２６は入力信号に基づいて液晶表示パネルを駆動制御する。具体的には、表示制御回路２６は信号線３３〜３６を介して各ドレインドライバ２２へ表示データＤＡＴＡ、クロックＣＬ２、データラッチパルスＣＬ１及び交流化信号Ｍを供給する。また、表示制御回路２６は信号線３７を介して、水平方向に並んで配置される複数のドレインドライバ２２のうち先頭のものにスタートパルスＳＴＨを入力し、先頭からｋ番目（ｋは自然数である）のドレインドライバ２２への表示データの書き込みが完了すると当該ドレインドライバ２２から（ｋ＋１）番目のドレインドライバ２２へスタートパルスＳＴＨが入力される。さらに、表示制御回路２６は信号線３８，３９を介してゲートスタートパルスＦＬＭ及びゲートシフトクロックＣＬ３を供給する。また、表示制御回路２６はバックライト駆動回路を制御するタイミング信号を生成する。
【００２５】
図２は表示制御回路２６の概略の構成を示すブロック図である。表示制御回路２６はドライバ制御信号生成ブロック４０に加え、外部からの入力信号に後述する前処理を行ってドライバ制御信号生成ブロック４０へ供給する入力信号前処理回路４２を有する。
【００２６】
ドライバ制御信号生成ブロック４０は、従来のドライバ制御信号生成ブロック４と同様、表示データとディスプレイタイミング信号（データイネーブル信号）とを入力され、各画素に表示データに応じた映像信号を書き込む駆動制御をディスプレイタイミング信号に同期して行い、画素を２行ずつライン反転駆動する制御信号生成回路である。
【００２７】
入力信号前処理回路４２は、画像信号源２８から表示データＤＡＴＡ及びディスプレイタイミング信号ＤＴＭＧ（原データイネーブル信号）をクロックＤＣＬＫと共に入力される。入力信号前処理回路４２は、画像信号源２８からシリアル伝送されるデジタル信号であるＤＡＴＡに伝送速度や出力タイミングの改変を施して新たな表示データＤＡＴＡ_Ｒを生成する。また、このＤＡＴＡ_Ｒの有効期間に合わせてアクティブ期間を設定した新たなディスプレイタイミング信号ＤＴＭＧ_Ｒ（修正データイネーブル信号）を生成する。そして、元のＤＡＴＡ，ＤＴＭＧに代えて、これらＤＡＴＡ_Ｒ，ＤＴＭＧ_Ｒをドライバ制御信号生成ブロック４０に入力する。
【００２８】
入力信号前処理回路４２は、画像信号源２８から表示データＤＡＴＡ及びディスプレイタイミング信号ＤＴＭＧ（原データイネーブル信号）をクロックＤＣＬＫと共に入力される。入力信号前処理回路４２は、画像信号源２８からのＤＴＭＧにタイミングの改変を施して新たなディスプレイタイミング信号ＤＴＭＧ_Ｒ（修正データイネーブル信号）を生成し、元のＤＴＭＧに代えてＤＴＭＧ_Ｒをドライバ制御信号生成ブロック４０に入力する。
【００２９】
ＤＴＭＧ_Ｒにおいては、２ラインごとの周期が元のＤＴＭＧと同じであり、アクティブ期間がＤＴＭＧよりも短縮される。さらに、ＤＴＭＧ_Ｒにおいては、隣接し映像信号を同一極性で印加される一対の画素行である先行走査行と後行走査行との間でのアクティブ期間の間隔が後行走査行と当該後行走査行の次の行との間でのアクティブ期間の間隔よりも大きくなるように設定される。本実施形態では、奇数行である（２ｎ−１）ライン目と偶数行である２ｎライン目とが同一極性で駆動され、（２ｎ−１）ライン目に対応するアクティブ期間と２ｎライン目のアクティブ期間との時間差ζＯが２ｎライン目に対応するアクティブ期間と（２ｎ＋１）ライン目のアクティブ期間との時間差ζＥよりも大きく設定される。
【００３０】
ＤＴＭＧ_Ｒのアクティブ期間を短縮するために、入力信号前処理回路４２はバッファに記憶した各画素行の表示データＤＡＴＡを、画像信号源２８から入力される際よりも高速に読み出してドライバ制御信号生成ブロック４０に入力する。
【００３１】
入力信号前処理回路４２はメモリブロック４４、メモリ制御ブロック４６及び位相同期回路（Phase
Locked Loop：ＰＬＬ）４８からなる。メモリブロック４４は、表示データＤＡＴＡの画像信号源２８からの伝送速度とドライバ制御信号生成ブロック４０へ伝送速度との差を補うバッファであり、それぞれ２ライン分の表示データを記憶できる２つのメモリバンクＡ，Ｂを有する。
【００３２】
ＰＬＬ４８はＤＣＬＫを入力基準信号とし、ＤＣＬＫより周波数が高いクロック信号ＰＬＣＫを生成して、メモリ制御ブロック４６及びドライバ制御信号生成ブロック４０に供給する。
【００３３】
メモリ制御ブロック４６は、ＤＴＭＧに同期して、隣接し映像信号を同一極性で印加される奇数行（odd line）及び偶数行（even line）の表示データを順次、２つのメモリバンクに交互に書き込む。例えば、１ライン目及び２ライン目をバンクＡに書き込み、３ライン目及び４ライン目をバンクＢに書き込み、５ライン目及び６ライン目をバンクＡに書き込む。メモリ制御ブロック４６は、一方のメモリバンクに表示データを書き込んでいる間に、他方のメモリバンクに先に書き込んだ表示データを読み出してＤＡＴＡ_Ｒを生成し、ドライバ制御信号生成ブロック４０に入力する。
【００３４】
図３は入力信号前処理回路４２の構成を示すブロック図であり、メモリ制御ブロック４６の構成例を示している。メモリ制御ブロック４６はＤＣＬＫに同期して基準信号を生成する基準信号生成ブロック５０及びＰＣＬＫに同期して基準信号を生成する基準信号生成ブロック５２、並びにデコーダ５４、ライト制御ブロック５６及びリード制御ブロック５８を含む。
【００３５】
基準信号生成ブロック５０はＤＴＭＧの立上りエッジを基準にして垂直基準信号ＶＳ及び水平基準信号ＨＳ１を生成する。垂直基準信号ＶＳのパルスは各フレームの先頭ラインに対応するアクティブ期間の開始タイミングに同期して生成される。水平基準信号ＨＳ１のパルスは各アクティブ期間の開始タイミングに同期して生成される。
【００３６】
また、基準信号生成ブロック５０は、水平基準信号ＨＳ１のパルスに同期してクリアされＤＣＬＫのクロック数を計数するライト用基準カウンタと、垂直基準信号ＶＳのパルスに同期してクリアされ水平基準信号ＨＳ１のパルスを計数するラインカウンタとを有する。ライト用基準カウンタは１Ｈ期間にわたり計数できるビット数を有する。ラインカウンタは２ビットであり、１フレーム内にてカウント値ｃｎｌは０〜３を繰り返す。
【００３７】
一方、基準信号生成ブロック５２は、ＤＴＭＧをＰＣＬＫで同期化し、水平基準信号ＨＳ２を生成する。水平基準信号ＨＳ２のパルスはＤＴＭＧの各アクティブ期間の開始タイミングを基準にして生成される。
【００３８】
また、基準信号生成ブロック５２は、水平基準信号ＨＳ２のパルスに同期してクリアされＰＣＬＫのクロック数を計数するリード用基準カウンタを有する。リード用基準カウンタは１Ｈ期間にわたり計数できるビット数を有する。
【００３９】
デコーダ５４はラインカウンタのデコード結果を出力する。具体的には、デコーダ５４はＤＣＬＫに同期して動作し、基準信号生成ブロック５０からのラインカウント値ｃｎｌを入力され、出力ｌｃｎｔ０_ｐ，ｌｃｎｔ１_ｐ，ｌｃｎｔ２_ｐ，ｌｃｎｔ３_ｐを生成する。ｌｃｎｔ０_ｐは、ラインカウンタの値ｃｎｌが０の期間にはＨレベルに設定され、それ以外の期間にはＬ（Ｌｏｗ）レベルに設定される。同様に、ｌｃｎｔ１_ｐ，ｌｃｎｔ２_ｐ，ｌｃｎｔ３_ｐはそれぞれラインカウンタの値ｃｎｌが１，２，３の期間に選択的にＨレベルに設定される。
【００４０】
ライト制御ブロック５６はメモリブロック４４への表示データの書き込み動作（ライト動作）を制御する。具体的には、ライト制御ブロック５６はＤＣＬＫに同期して動作し、表示データＤＡＴＡ、並びに基準信号生成ブロック５０から垂直基準信号ＶＳ、水平基準信号ＨＳ１及びライト用基準カウンタ値ｃｎｗを入力され、ライト用基準カウンタ値ｃｎｗに基づいてライトアドレスＷＡＤＤ及びライトイネーブル信号ＷＥＮＡを生成する。本実施形態ではライト用基準カウンタ値ｃｎｗをそのままＷＡＤＤとして用いる。またＷＥＮＡはＷＡＤＤ有効期間にＬレベルとなる。ライト制御ブロック５６はＷＡＤＤ，ＷＥＮＡの有効期間に合わせてＤＡＴＡを遅延してライトデータＷＤＡＴＡとして出力する。
【００４１】
リード制御ブロック５８はメモリブロック４４からの表示データの読み出し動作（リード動作）を制御する。具体的には、リード制御ブロック５８はＰＣＬＫに同期して動作し、基準信号生成ブロック５０からラインカウンタ値ｃｎｌを入力され、また基準信号生成ブロック５２から水平基準信号ＨＳ２及びリード用基準カウンタ値ｃｎｒを入力され、リードアドレスＲＡＤＤ_Ｏ，ＲＡＤＤ_Ｅを生成し出力する。本実施形態ではＲＡＤＤ_Ｏとしてリード用基準カウンタ値ｃｎｒを出力する。一方、ＲＡＤＤ_Ｅとして（ｃｎｒ−ＤＬ）を出力する。ＤＬは任意の自然数であり偶数行に対する読み出しの遅延量を定義する。例えば、ＤＬは入力信号前処理回路４２内に用意されるレジスタに格納されている。
【００４２】
リード制御ブロック５８はメモリブロック４４から出力されるリードデータＲＤＡＴＡをＰＣＬＫでラッチし、ＤＡＴＡ_Ｒとして出力する。また、リード制御ブロック５８はリード用基準カウンタ値ｃｎｒに基づいて、ＤＡＴＡ_Ｒの有効期間に合わせてアクティブ期間となるＤＴＭＧ_Ｒを生成する。
【００４３】
メモリバンクＡにおける奇数行用の領域（メモリ６０）及び偶数行用の領域（メモリ６１）、並びにメモリバンクＢにおける奇数行用の領域（メモリ６２）及び偶数行用の領域（メモリ６３）それぞれに対するアドレス、ライトイネーブル及びクロックの入力は、セレクタ６４〜６６によりライト動作時とリード動作時とで切り替えられる。
【００４４】
奇数行用のメモリ６０，６２のセレクタ６４はＷＡＤＤとＲＡＤＤ_Ｏとを入力され、偶数行用のメモリ６１，６３のセレクタ６４はＷＡＤＤとＲＡＤＤ_Ｅとを入力される。また、各メモリ６０〜６３のセレクタ６５はＷＥＮＡとＨレベルとを入力され、セレクタ６６はＤＣＬＫとＰＣＬＫとを入力される。
【００４５】
各セレクタ６４〜６６はデコーダ５４の出力信号を切り替え制御信号として入力される。具体的にはメモリ６０に対応して設けられるセレクタ６４〜６６は、ｌｃｎｔ０_ｐを切り替え制御信号として入力され、同様にメモリ６１〜６３のセレクタに対してはそれぞれｌｃｎｔ１_ｐ，ｌｃｎｔ２_ｐ，ｌｃｎｔ３_ｐが入力される。各セレクタは当該切り替え制御信号がＨレベルのとき２つの入力のうちライト動作用である一方の入力を出力し、Ｌレベルのときリード動作用である他方の入力を出力する。
【００４６】
例えば、メモリ６０に対応するセレクタ６４はｌｃｎｔ０_ｐがＨレベルとなる１Ｈ期間にてライト動作用の入力を選択し、当該１Ｈ期間内にライト制御ブロック５６から出力されるＷＡＤＤがメモリ６０に入力される。このとき、セレクタ６５はＷＥＮＡを、またセレクタ６６はＤＣＬＫをそれぞれメモリ６０に入力する。これにより、当該１Ｈ期間内におけるＷＥＮＡのＬレベルの期間に、ＷＡＤＤで指定されるメモリ６０のアドレスへ、ＤＣＬＫに同期してＷＤＡＴＡが書き込まれる。メモリ６１〜６３に対しても同様にライト動作が行われる。すなわち、（４ｎ−３）ライン目の表示データはメモリ６０に書き込まれ、（４ｎ−２）ライン目の表示データはメモリ６１に表示データが書き込まれ、（４ｎ−１）ライン目の表示データはメモリ６２に表示データが書き込まれ、４ｎライン目の表示データはメモリ６３に表示データが書き込まれる。
【００４７】
４つのメモリ６０〜６３のそれぞれに対するライト動作は４Ｈ周期で行われ、メモリバンクＡはメモリ６０，６１に対するライト動作によりアクセスされている期間以外の期間にてリード動作を行うことができ、メモリバンクＢはメモリ６２，６３に対するライト動作によりアクセスされている期間以外の期間にてリード動作を行うことができる。具体的には、ｌｃｎｔ２_ｐ又はｌｃｎｔ３_ｐがＨレベルとなりメモリバンクＢに対するライト動作が行われる２Ｈ期間にてメモリバンクＡに対するリード動作が行われ、ｌｃｎｔ０_ｐ又はｌｃｎｔ１_ｐがＨレベルとなりメモリバンクＡに対するライト動作が行われる２Ｈ期間にてメモリバンクＢに対するリード動作が行われる。
【００４８】
例えば、メモリバンクＡに対するリード動作が行われる２Ｈ期間はｌｃｎｔ０_ｐ及びｌｃｎｔ１_ｐはＬレベルであり、メモリ６０，６１の各セレクタ６４〜６６はリード動作用の入力信号を出力するように制御される。リード制御ブロック５８はラインカウンタ値ｃｎｌが（４ｎ−３）のときＲＡＤＤ_Ｏを生成してメモリ６０のセレクタ６４に入力し、（４ｎ−２）のときＲＡＤＤ_Ｅを生成してメモリ６１のセレクタ６４に入力する。これにより、当該２Ｈ期間のうちＲＡＤＤ_Ｏが生成される期間にてメモリ６０からリードデータＲＤＡＴＡ_Ｏ１が抽出され、ＲＡＤＤ_Ｅが生成される期間にてメモリ６１からリードデータＲＤＡＴＡ_Ｅ１が抽出され、それらがＲＤＡＴＡとしてリード制御ブロック５８に入力される。メモリバンクＢに対するリード動作も同様に行われ、ラインカウンタ値ｃｎｌが（４ｎ−１）のときメモリ６２からリードデータＲＤＡＴＡ_Ｏ２が抽出され、またラインカウンタ値ｃｎｌが４ｎのときメモリ６３からリードデータＲＤＡＴＡ_Ｅ２が抽出され、リード制御ブロック５８にＲＤＡＴＡとして入力される。
【００４９】
ここで、例えば、メモリバンクＡに対するリード動作において、リード制御ブロック５８は先行してリード動作を行う（４ｎ−３）ライン目に対応するＲＡＤＤ_Ｏの出力をリード用基準カウンタの計数開始に同期して開始するのに対し、後続する（４ｎ−２）ライン目に対応するＲＡＤＤ_Ｅの出力をリード用基準カウンタの計数開始からＤＬクロック遅延したタイミングから開始するので、（４ｎ−３）ライン目のリード動作の完了から（４ｎ−２）ライン目のリード動作の完了までの期間は１Ｈより拡大される。同様に、メモリバンクＢに対するリード動作において、（４ｎ−１）ライン目のリード動作の完了から４ｎライン目のリード動作の完了までの期間は１Ｈより拡大される。
【００５０】
また、リード制御ブロック５８からのＲＡＤＤ_Ｏ，ＲＡＤＤ_Ｅの生成・出力、及び各メモリ６０〜６３の動作はＤＣＬＫより高速のＰＣＬＫに同期して行われるので、各ラインのリード動作期間は当該ラインのライト動作期間より短縮される。
【００５１】
リード制御ブロック５８にて生成されたＤＡＴＡ_Ｒ及びＤＴＭＧ_Ｒと、基準信号生成ブロック５２にて生成されたＰＣＬＫとは、画像信号源２８から入力されたＤＡＴＡ、ＤＴＭＧ及びＤＣＬＫに代えてドライバ制御信号生成ブロック４０へ入力される。ドライバ制御信号生成ブロック４０はこれら入力信号に基づいて、ドレインドライバ２２への出力信号であるＤＡＴＡ_Ｔ、基準クロックＣＬ２、スタートパルスＳＴＨ、データラッチパルスＣＬ１及び交流化信号Ｍを生成し、またゲートドライバ２４への出力信号であるゲートスタートパルスＦＬＭ及びゲートシフトクロックＣＬ３を生成する。例えば、ドライバ制御信号生成ブロック４０はＤＡＴＡ_ＴとしてＤＡＴＡ_Ｒを出力し、ＣＬ２としてＰＣＬＫを出力する。
【００５２】
図４はドレインドライバ２２の概略の構成を示すブロック図である。ドレインドライバ２２はクロック制御回路７０、ラッチアドレスセレクタ７２，前段のラッチ部７４、後段のラッチ部７６、デコーダ部７８及び出力アンプ部８０を有する。ドレインドライバ２２は表示制御回路２６からＤＡＴＡ_Ｔ，ＣＬ２，ＣＬ１，Ｍを入力され、また電源回路から例えば、アナログ電源ＶＬＣＤ、ロジック電源ＶＣＣ、接地電位ＧＮＤ、正極性時の階調電圧ＶＴＰ及び負極性時の階調電圧ＶＴＭを供給される。なお、本実施形態では上述したようにＤＡＴＡ_Ｔとして表示制御回路２６からＤＡＴＡ_Ｒが入力される。また、表示制御回路２６が出力したスタートパルスＳＴＨは複数のドレインドライバ２２のうち１ラインの先頭部分を分担するものに入力され、或るドレインドライバ２２への表示データの書き込みが完了すると、当該ドレインドライバ２２から隣のドレインドライバ２２へスタートパルスＳＴＨが出力される。各ドレインドライバ２２のラッチ部７４，７６はそれぞれ当該ドレインドライバ２２に割り当てられた画素列の数に１画素の表示データのビット数を乗じた数のラッチ回路で構成される。また、デコーダ部７８、出力アンプ部８０はそれぞれ各ドレインドライバ２２に割り当てられた画素列の数のデコーダ、出力アンプからなり、水平方向に並ぶ複数画素の表示データを並列してデコードし、複数のドレイン信号線３０へ並列して映像信号を出力できる。
【００５３】
クロック制御回路７０はＣＬ２，ＳＴＨ，ＣＬ１，Ｍに基づいてドレインドライバ２２の各部を制御する。
【００５４】
ドレインドライバ２２はスタートパルスＳＴＨを入力されると、ラッチアドレスセレクタ７２の動作を開始させる。ちなみに、既に述べたように、表示制御回路２６からのスタートパルスＳＴＨは１ラインの表示データの有効期間の開始タイミングにて生成され、１ラインの先頭部分を分担するドレインドライバ２２に入力される。
【００５５】
ラッチアドレスセレクタ７２は動作を開始すると、クロックＣＬ２に同期して前段のラッチ部７４へのデータ取り込み用信号を生成してラッチ部７４へ出力する。
【００５６】
ラッチ部７４を構成する複数のラッチ回路はそれぞれ、ラッチアドレスセレクタ７２から出力されるデータ取り込み用信号で順次指定され、表示制御回路２６からクロックＣＬ２に同期して入力される表示データＤＡＴＡ_Ｒを１ビットずつラッチする。
【００５７】
ドライバ制御信号生成ブロック４０は１ライン分の表示データの出力が完了するとデータラッチパルスＣＬ１を生成する。各ドレインドライバ２２のクロック制御回路７０はＣＬ１に同期して、ラッチ部７４に保持された表示データを後段のラッチ部７６に取り込ませる。
【００５８】
デコーダ部７８はラッチ部７６に取り込まれた表示データをデコードし、表示データに応じた電圧信号に変換し、出力アンプ部８０へ出力する。その際、ＣＬ１のパルスのタイミングでの交流化信号Ｍの電位に応じて正極性及び負極性の階調電圧のうちいずれかが選択され、デコーダ部７８は選択した極性の階調電圧のうち表示データに対応する電圧を出力する。ちなみに、交流化信号Ｍは２ライン反転駆動に対応して１フレーム期間内では２Ｈ周期でレベルが反転し、（２ｎ−１）ライン目に対するＣＬ１のタイミングと２ｎライン目に対するＣＬ１のタイミングとで同じレベルとなる。また、同一ラインに対する交流化信号Ｍのレベルは１フレームごとに反転される。
【００５９】
出力アンプ部８０は入力された電圧を電流増幅して対応するドレイン信号線３０へ出力する。
【００６０】
図５はゲートドライバ２４の概略の構成を示すブロック図である。ゲートドライバ２４はロジック回路９０、シフトレジスタ９２、レベルシフタ９４及びゲート線駆動回路９６を有する。ゲートドライバ２４は表示制御回路２６からＦＬＭ，ＣＬ３を入力され、また電源回路から例えば、ＴＦＴをオンするゲート電圧ＶＧＨ及びオフするゲート電圧ＶＧＬや、ロジック電源ＶＣＣ、接地電位ＧＮＤを供給される。
【００６１】
表示制御回路２６は、１フレームの第１行からの走査開始を命令する制御信号であるゲートスタートパルスＦＬＭを生成し、走査する行（ゲート信号線３２）の切り替えを命令する制御信号であるゲートシフトクロックＣＬ３を生成する。ロジック回路９０はＦＬＭのパルス幅内に入力されるＣＬ３に同期してシフトレジスタ９２の動作を開始させる。シフトレジスタ９２はＦＬＭのパルス幅内におけるＣＬ３に同期して、先頭段の出力端に１ライン目の映像信号の出力期間に対応してパルスを出力する。ロジック回路９０はＣＬ３が入力されるごとにシフトレジスタ９２の動作を一段ずつ進める。
【００６２】
シフトレジスタ９２の複数の段の出力端から順番に出力されるパルスはレベルシフタ９４に入力される。レベルシフタ９４は入力されたパルスをゲート線駆動回路９６の駆動に適した電圧にする。ゲート線駆動回路９６はレベルシフタ９４からパルスを入力されると、対応するゲート信号線３２に電圧ＶＧＨを印加する。これにより、シフトレジスタ９２により順番に選択された走査対象行の画素のＴＦＴがオンし、ドレイン信号線３０に出力されている映像信号が画素電極に書き込まれる。一方、ゲート線駆動回路９６は走査対象行以外のゲート信号線３２へは電圧ＶＧＬを印加し、画素のＴＦＴをオフに保つ。
【００６３】
次に図６及び図７を用いて、上述した表示制御回路２６により実現される画素電極への映像信号の書き込みを説明する。
【００６４】
図６は入力信号前処理回路４２におけるメモリのライト動作及びリード動作を示す模式的なタイミング図である。図６には表示制御回路２６へ（４ｎ＋１）〜（４ｎ＋４）ライン目の表示データが入力される期間Ｐ４ｎ＋１〜Ｐ４ｎ＋４におけるメモリのライト動作及びリード動作が示されている。ここで期間Ｐ４ｎ＋１〜Ｐ４ｎ＋４は水平走査周期に相当しそれぞれ１Ｈの長さである。
【００６５】
画像信号源２８から表示制御回路２６へ入力されるＤＴＭＧのアクティブ期間ＰＤＥ、及び当該アクティブ期間ＰＤＥに挟まれる期間である水平帰線期間ＰＢＬＫは各ラインで一定である。また、ＤＡＴＡの有効期間はアクティブ期間ＰＤＥに一致し、やはりラインによらず一定である。
【００６６】
（４ｎ＋１）ライン目の表示データは期間Ｐ４ｎ＋１において、シリアル伝送によるＤＡＴＡの入力に同期してメモリバンクＡの奇数行に対応するメモリ６０にライトされる。よって、当該ライト動作は期間Ｐ４ｎ＋１の先頭からアクティブ期間ＰＤＥと同じ時間長τＤＥをかけて行われる。同様に、（４ｎ＋２）〜（４ｎ＋４）ライン目のＤＡＴＡはそれぞれ期間Ｐ４ｎ＋２〜Ｐ４ｎ＋４において、アクティブ期間ＰＤＥに同期して入力され、第（４ｎ＋２）ラインはメモリバンクＡの偶数行に対応するメモリ６１、第（４ｎ＋３）ラインはメモリバンクＢの奇数行に対応するメモリ６２、第（４ｎ＋４）ラインはメモリバンクＢの偶数行に対応するメモリ６３にライトされる。
【００６７】
両メモリバンクへのライト動作は２Ｈ周期で交互に行われ、各メモリバンクからのリード動作は当該メモリバンクにてライト動作が行われていない２Ｈ期間に行われる。具体的には、期間Ｐ４ｎ＋１，Ｐ４ｎ＋２にメモリバンクＡに書き込まれた第（４ｎ＋１）ライン及び第（４ｎ＋２）ラインの表示データは、次回のライト動作で記憶内容が更新されるまでの期間Ｐ４ｎ＋３，Ｐ４ｎ＋４にＤＡＴＡ_Ｒとして読み出される。同様に、期間Ｐ４ｎ−１，Ｐ４ｎにメモリバンクＢに書き込まれた第（４ｎ−１）ライン及び第４ｎラインの表示データは、期間Ｐ４ｎ＋１，Ｐ４ｎ＋２にＤＡＴＡ_Ｒとして読み出される。
【００６８】
既に述べたように、リード制御ブロック５８は、映像信号が同一極性で生成される一対のラインに関し、奇数ライン目のリード動作の完了から偶数ライン目のリード動作の完了までの時間ζＯを１Ｈより長く設定する。一方、ζＯを長くした分、偶数ライン目のリード動作完了から次の奇数ライン目のリード動作完了までの時間ζＥは短縮され１Ｈより短く設定される。これにより２ライン反転駆動における極性反転後、先に走査される奇数ラインについてドレイン信号線３０への映像信号の出力期間を、続いて走査される偶数ラインよりも長くし、極性反転後の映像信号の立ち上がりの遅延に起因して先行走査行である奇数ラインと後行走査行である偶数ラインとの間に生じる実質的な書き込み期間の差を補償する。
【００６９】
期間ζＯは、先行走査行のリード動作完了タイミングを早めるか、後行走査行のリード動作完了タイミングを遅らせるかのいずれか、又は両方によって拡大される。ここで、表示制御回路２６においてＰＣＬＫの周波数をＤＣＬＫと同じに設定してリード動作をライト動作と同じ時間τＤＥで行うこととしても、後行走査行のリード動作完了タイミングを水平帰線期間ＰＢＬＫの終了まで遅延させることができるので、期間ζＯを最大で水平走査期間ＰＢＬＫの時間長τＢＬＫだけ拡大できる。本実施形態ではＰＣＬＫをＤＣＬＫより高速としリード動作の時間長τＤＥ−ＲをτＤＥより短縮することで、先行走査行のリード動作完了タイミングを早めることができ期間ζＯをさらに拡大できるので、上述した先行走査行と後行走査行とでの実質的な書き込み時間差に対する補償効果が向上する。
【００７０】
表示制御回路２６は期間ζＯの１Ｈ期間からの拡大量を、偶数ラインのＤＡＴＡ_Ｒの有効期間の開始タイミングの遅延量τＤＬにより制御する。具体的には、当該遅延量τＤＬは、既に述べたように、リード制御ブロック５８が奇数ラインのリードアドレスＲＡＤＤ_Ｏとしてリード用基準カウンタ値ｃｎｒを出力する一方、偶数ラインのリードアドレスＲＡＤＤ_Ｅとして（ｃｎｒ−ＤＬ）を出力することで設定される。ちなみに、遅延量τＤＬはＰＣＬＫの周期にＤＬを乗じた時間長であり、ζＯは（１Ｈ＋τＤＬ）となり、ζＥは（１Ｈ−τＤＬ）となる。
【００７１】
図７は表示制御回路２６の入出力信号、並びにドレイン信号線及びゲート信号線の電位変化の模式的なタイミング図である。なお、図７では表示制御回路２６に入力される信号のうちＤＣＬＫの図示を、また表示制御回路２６から出力される信号のうちＣＬ２及びＦＬＭの図示を省略している。
【００７２】
ドライバ制御信号生成ブロック４０はＤＡＴＡ_Ｒ，ＤＴＭＧ_Ｒ及びＰＣＬＫを入力され、それらに基づいて、基準クロックＣＬ２、スタートパルスＳＴＨ、データラッチパルスＣＬ１及び交流化信号Ｍを生成してドレインドライバ２２へ出力し、またゲートスタートパルスＦＬＭ及びゲートシフトクロックＣＬ３を生成してゲートドライバ２４へ出力する。
【００７３】
具体的には、スタートパルスＳＴＨは、ＳＴＨの立ち下がりエッジがＤＴＭＧ_Ｒの立ち上がりエッジに同期するように生成される。スタートパルスＳＴＨの立ち下がりに同期してメモリブロック４４からのリード動作が開始され、読み出された表示データがドレインドライバ２２へシリアル伝送される。
【００７４】
データラッチパルスＣＬ１はＤＴＭＧ_Ｒの立ち下がりタイミングを基準にして生成される。つまり、リード動作に同期してラッチ部７４に１ラインの表示データの書き込みが完了すると、データラッチパルスＣＬ１が生成され、当該ＣＬ１の立ち下がりに同期して各ドレインドライバ２２の後段のラッチ部７６は前段のラッチ部７４に保持された表示データを一斉に取り込み、デコーダ部７８及び出力アンプ部８０は当該表示データに基づいて映像信号を生成しドレイン信号線３０に印加する。すなわち、ＣＬ１が各ラインの映像信号の出力期間の開始タイミングを定め、ＣＬ１のパルス間隔が各ラインの映像信号の出力期間となる。
【００７５】
ＣＬ１はＤＴＭＧ_Ｒの立ち下がりに同期して生成されるので、奇数ラインの映像信号の出力期間の長さはζＯ、すなわち（１Ｈ＋τＤＬ）となり、また偶数ラインの映像信号の出力期間の長さはζＥ、すなわち（１Ｈ−τＤＬ）となる。
【００７６】
交流化信号Ｍは既に述べたように、２Ｈ周期でレベルが反転し、（２ｎ−１）ライン目に対するＣＬ１のタイミングと２ｎライン目に対するＣＬ１のタイミングとで同じレベルとなる。また、同一ラインに対する交流化信号Ｍのレベルは１フレームごとに反転される。
【００７７】
２ライン反転駆動では、奇数ラインの映像信号の出力期間の開始時においてドレインドライバ２２から出力される映像信号の電圧と、ドレイン信号線３０の電圧ＶＤＲとは反対極性でありそれらの電圧差は、偶数ラインの映像信号の出力期間の開始時における当該電圧差より大きい。そのため、ドレイン信号線３０がドレインドライバ２２の出力に応じた電圧に到達するまでの時間である立ち上がり遅延時間は偶数ラインより奇数ラインにて長くなる。この点、表示制御回路２６は上述のようにζＯ＞ζＥとなるように各ラインの出力期間を制御することで、奇数ラインにおいても偶数ラインと同様にドレイン信号線３０の電圧ＶＤＲを映像信号に応じたレベルに到達させることができる。なお、図７ではフレームごとの交流化信号Ｍの反転に対応して、ＶＤＲの両極性それぞれにおける電位変化を示している。
【００７８】
ゲートシフトクロックＣＬ３はＣＬ１と同じ周期で生成され、ゲートドライバ２４はＣＬ３の立ち上がりに同期して、走査対象行のゲート信号線３２へのゲートパルスを立ち上げ、また先行して走査された行のゲート信号線３２へのゲートパルスを立ち下げる。走査対象行の画素の画素電極は、ゲートパルスの印加によりＴＦＴがオンしている期間に、ドレイン信号線３０に接続されて映像信号に応じた電圧に充電され、ゲートパルスが立ち下がりＴＦＴがオフするとその時点の電圧を保持する。よって、ＣＬ３のＣＬ１に対する位相は、ＴＦＴのオン期間の終了タイミングが次の走査対象行の映像信号の出力期間の開始前になるようにＣＬ１に対する位相を設定される。
【００７９】
上述した液晶表示装置１０は、ζＯを（１Ｈ＋τＤＬ）とし、ζＥを（１Ｈ−τＤＬ）とすることで、２ライン反転駆動にて同じ極性で映像信号を書き込まれる２ラインの間での実質的な書き込み期間の差を補償し、横筋を解消又は軽減して画質の向上を図ることができる。映像信号の出力期間の調整時間であるτＤＬは当該効果が好適に得られるように設定される。例えば、ドレインドライバ２２からの映像信号電圧を切り換えたときにドレイン信号線３０の電位が安定するまでの時間は、ドレイン信号線３０の寄生容量や抵抗が大きいほど長くなり、一方、ドレインドライバ２２の電流駆動能力が大きいほど短くなる。よって、それらを考慮してドレイン信号線３０の電位変化の時定数を算出し、当該時定数に基づいてτＤＬを設計することができる。また、入力信号前処理回路４２を、ＰＣＬＫの周波数や遅延量ＤＬを可変な構成とすることで、画質が好適になるように適宜、τＤＬを調整することができる。
【００８０】
特に、本実施形態の液晶表示装置１０はドレインドライバ２２はドレイン信号線３０の一方端からのみ映像信号を供給する。そのため、ドレインドライバ２２の出力電圧の変化はドレイン信号線３０上にてドレインドライバ２２から離れた位置ほど鈍る。つまり、２ライン反転駆動における極性反転後の映像信号の立ち上がりの遅延は、ドレインドライバ２２から遠い画素行ほど大きくなり得る。
【００８１】
これに対処するために、入力信号前処理回路４２は、隣接し映像信号を同一極性で印加される先行走査行と後行走査行とからなる画素行対それぞれについて、ζＯの延長期間τＤＬをドレインドライバ２２から先行走査行までのドレイン信号線３０の距離に応じて増加させる構成とすることができる。例えば、走査をドレインドライバ２２に近い画素行から順番に行う場合には、入力信号前処理回路４２は、フレームの先頭からの走査ライン数を計数し、２ライン反転駆動で同じ極性で駆動される画素行対ごと、または予め定めた複数の画素行対ごとに、リード制御ブロック５８のレジスタに設定するＤＬを予め定めた自然数ずつインクリメントする構成とすることができる。また、入力信号前処理回路４２に１フレーム内で設定されるＤＬのテーブルを格納するメモリを備える構成とすることもできる。当該構成ではメモリにアドレス順に、走査ラインのドレインドライバ２２からの距離に応じて増加するＤＬを予め記憶させ、入力信号前処理回路４２は走査ライン数の計数値に応じたアドレスから読み出したＤＬを用いてＲＡＤＤ_Ｅを生成する。
【００８２】
上述した液晶表示装置１０はドライバ制御信号生成ブロック４０は従来と同様の構成としつつ、入力信号前処理回路４２を付加することで奇数行と偶数行とでの実質的な書き込み時間差を補償することができる。この構成では、従来のドライバ制御信号生成ブロックを利用できるので、表示制御回路２６全体の回路設計が容易である。また、ドライバ制御信号生成ブロック４を有する従来の表示制御回路２を搭載した液晶表示装置においても、画像信号源と表示制御回路２とのインターフェース回路として入力信号前処理回路４２を追加することで、上述の実質的な書き込み時間差の補償を行うことができる。
【００８３】
［変形例］
一方、従来のドライバ制御信号生成ブロックを利用せずに、上述の実質的な書き込み時間差の補償を行う表示制御回路を構成することもできる。以下にその例を述べる。
【００８４】
（１）上述の実施形態では、偶数ラインの表示データのラッチ部７４への短縮された書き込み期間の開始を遅延させ、これによりその書き込み完了に同期したデータラッチパルスＣＬ１のタイミングが設定された。この点について、偶数ラインのラッチ部７４への短縮された書き込み期間の開始は遅延させずに、その完了からデータラッチパルスＣＬ１までの遅延時間を設定する構成としても、奇数ラインへの映像信号の出力期間を１Ｈより長くすることができる。
【００８５】
（２）上述の実施形態では、表示データのラッチ部７４の書き込み期間を奇数ライン及び偶数ラインの両方について短縮した。この点について、奇数ラインについては上述の実施形態と同様、書き込み期間を短縮してデータラッチパルスＣＬ１のタイミングを早める一方、偶数ラインについては書き込み期間を短縮しない構成としても、奇数ラインへの映像信号の出力期間を１Ｈより長くすることができる。この構成において、偶数ラインの書き込み期間又はＣＬ１は遅延させなくてもよいし、水平走査期間ＰＢＬＫの時間長τＢＬＫまでの範囲で遅延させることもできる。
【符号の説明】
【００８６】
１０  液晶表示装置、２０  液晶パネル、２２  ドレインドライバ、２４  ゲートドライバ、２６  表示制御回路（ＴＣＯＮ）、２８  画像信号源、３０  ドレイン信号線、３２  ゲート信号線、３３〜３９  信号線、４０  ドライバ制御信号生成ブロック、４２  入力信号前処理回路、４４  メモリブロック、４６  メモリ制御ブロック、４８  位相同期回路（ＰＬＬ）、５０，５２  基準信号生成ブロック、５４  デコーダ、５６  ライト制御ブロック、５８  リード制御ブロック、６０〜６３  メモリ、６４〜６６  セレクタ、７０  クロック制御回路、７２  ラッチアドレスセレクタ、７４，７６  ラッチ部、７８  デコーダ部、８０  出力アンプ部、９０  ロジック回路、９２  シフトレジスタ、９４  レベルシフタ、９６  ゲート線駆動回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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