(57)【要約】【課題】空洞部の真空度が低下することを抑制できる電子装置を提供する。【解決手段】本発明に係る電子装置１００は、基板１０と、基板１０の上方に形成され、内部に機能素子２０が配置された空洞部４０と、空洞部４０の上面４２を画成する被覆層７０と、基板１０の上方に形成され、空洞部４０の周囲に形成された層間絶縁層５０，５４と、層間絶縁層５４の上方に形成された配線層８２と、を含み、配線層８２は、層間絶縁層５４の上方に、順に積層された第１層２、第２層４、第３層６、および第４層８を含んで構成され、被覆層７０は、第２層４および第４層８の少なくとも一方を含んで構成され、被覆層７０を構成する第２層４または第４層８は、空洞部４０を画成し、第１層２は、Ｔｉ層であり、第２層４および第４層８は、ＴｉＮ層である。【選択図】図１
2014037032.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に形成され、内部に機能素子が配置された空洞部と、
前記空洞部の上面を画成する被覆層と、
前記基板の上方に形成され、前記空洞部の周囲に形成された層間絶縁層と、
前記層間絶縁層の上方に形成された配線層と、
を含み、
前記配線層は、
前記層間絶縁層の上方に、順に積層された第１層、第２層、第３層、および第４層を含んで構成され、
前記被覆層は、前記第２層および前記第４層の少なくとも一方を含んで構成され、
前記被覆層を構成する前記第２層または前記第４層は、前記空洞部を画成し、
前記第１層は、Ｔｉ層であり、
前記第２層および前記第４層は、ＴｉＮ層である、電子装置。
【請求項２】
請求項１において、
前記被覆層は、前記第２層、前記第３層、および前記第４層によって構成されている、電子装置。
【請求項３】
請求項１において、
前記被覆層は、前記第４層によって構成されている、電子装置。
【請求項４】
請求項１ないし３のいずれか１項において、
前記第３層は、Ａｌ−Ｃｕ合金層である、電子装置。
【請求項５】
請求項１ないし４のいずれか１項において、
前記配線層は、前記機能素子を駆動させるための回路部と電気的に接続されている、電子装置。
【請求項６】
基板の上方に機能素子を形成する工程と、
前記機能素子を覆うように、前記基板の上方に層間絶縁層を形成する工程と、
前記層間絶縁層の上方に第１被覆層および配線層を形成する工程と、
前記第１被覆層に貫通孔を形成する工程と、
前記貫通孔を通して前記機能素子の上方の前記層間絶縁層を除去し、空洞部を形成する工程と、
前記貫通孔を塞ぐ第２被覆層を形成する工程と、
を含み、
前記第１被覆層および前記配線層を形成する工程は、
前記層間絶縁層の上方に第１層を成膜する工程と、
前記機能素子の上方の前記層間絶縁層を露出するように、前記第１層をパターニングする工程と、
露出された前記層間絶縁層の上方、およびパターニングされた前記第１層の上方に、第２層を成膜する工程と、
前記第２層の上方に、第３層および第４層を順に成膜する工程と、
を有し、
前記第１層は、Ｔｉ層であり、
前記第２層および前記第４層は、ＴｉＮ層である、電子装置の製造方法。
【請求項７】
基板の上方に機能素子を形成する工程と、
前記機能素子を覆うように、前記基板の上方に層間絶縁層を形成する工程と、
前記層間絶縁層の上方に第１被覆層および配線層を形成する工程と、
前記第１被覆層に貫通孔を形成する工程と、
前記貫通孔を通して前記機能素子の上方の前記層間絶縁層を除去し、空洞部を形成する工程と、
前記貫通孔を塞ぐ第２被覆層を形成する工程と、
を含み、
前記第１被覆層および前記配線層を形成する工程は、
前記層間絶縁層の上方に、第１層、第２層、および第３層を順に成膜する工程と、
前記機能素子の上方の前記層間絶縁層を露出するように、前記第１層、前記第２層、および前記第３層をパターニングする工程と、
露出された前記層間絶縁層の上方、およびパターニングされた前記第３層の上方に、第４層を成膜する工程と、
を有し、
前記第１層は、Ｔｉ層であり、
前記第２層および前記第４層は、ＴｉＮ層である、電子装置の製造方法。
【請求項８】
請求項６または７において、
前記第３層は、Ａｌ−Ｃｕ合金層である、電子装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）は、微小構造体形成技術の１つで、例えば、ミクロンオーダーの微細な電子機械システムを作る技術やその製品のことをいう。
【０００３】
例えば特許文献１には、上記のようなＭＥＭＳ等の機能素子を、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスター等の半導体素子と、同一基板に形成してなる電子装置が記載されている。ＭＥＭＳ等の機能素子は、基板上に設けられた空洞部に配置されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２２１４３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のような電子装置において、例えば温度変化によって層間絶縁層などからガスが発生し、空洞部の真空度が低下することがある。空洞部の真空度が低下すると、機能素子の特性、特にＱ値が低下する場合がある。
【０００６】
本発明のいくつかの態様に係る目的の１つは、空洞部の真空度が低下することを抑制できる電子装置を提供することにある。また、本発明のいくつかの態様に係る目的の１つは、空洞部の真空度が低下することを抑制できる電子装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係る電子装置は、
基板と、
前記基板の上方に形成され、内部に機能素子が配置された空洞部と、
前記空洞部の上面を画成する被覆層と、
前記基板の上方に形成され、前記空洞部の周囲に形成された層間絶縁層と、
前記層間絶縁層の上方に形成された配線層と、
を含み、
前記配線層は、
前記層間絶縁層の上方に、順に積層された第１層、第２層、第３層、および第４層を含んで構成され、
前記被覆層は、前記第２層および前記第４層の少なくとも一方を含んで構成され、
前記被覆層を構成する前記第２層または前記第４層は、前記空洞部を画成し、
前記第１層は、Ｔｉ層であり、
前記第２層および前記第４層は、ＴｉＮ層である。
【０００８】
このような電子装置によれば、被覆層の、空洞部を画成する層は、ＴｉＮ層である。したがって、このような電子装置では、空洞部を密閉した後に空洞部にガスが発生したとしても、発生したガスを吸着することができ、空洞部の真空度が低下することを抑制できる
。さらに、被覆層は、通常の配線を形成する工程によって、配線層と同時に形成されることができる。そのため、このような電子装置は、簡易な工程で形成されることができる。
【０００９】
なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの（以下、「Ａ」という）の「上方」に他の特定のもの（以下、「Ｂ」という）を形成する」などと用いる場合に、Ａ上に直接Ｂを形成するような場合と、Ａ上に他のものを介してＢを形成するような場合とが含まれるものとして、「上方」という文言を用いている。
【００１０】
本発明に係る電子装置において、
前記被覆層は、前記第２層、前記第３層、および前記第４層によって構成されていてもよい。
【００１１】
このような電子装置によれば、被覆層を構成する第２層によって、空洞部の真空度が低下することを抑制できる。
【００１２】
本発明に係る電子装置において、
前記被覆層は、前記第４層によって構成されていてもよい。
【００１３】
このような電子装置によれば、被覆層を構成する第４層によって、空洞部の真空度が低下することを抑制できる。
【００１４】
本発明に係る電子装置において、
前記第３層は、Ａｌ−Ｃｕ合金層であってもよい。
【００１５】
このような電子装置によれば、配線層は、高い導電性を有することができる。
【００１６】
本発明に係る電子装置において、
前記配線層は、前記機能素子を駆動させるための回路部と電気的に接続されていてもよい。
【００１７】
このような電子装置によれば、空洞部の真空度が低下することを抑制できる。
【００１８】
本発明に係る電子装置の製造方法は、
基板の上方に機能素子を形成する工程と、
前記機能素子を覆うように、前記基板の上方に層間絶縁層を形成する工程と、
前記層間絶縁層の上方に第１被覆層および配線層を形成する工程と、
前記第１被覆層に貫通孔を形成する工程と、
前記貫通孔を通して前記機能素子の上方の前記層間絶縁層を除去し、空洞部を形成する工程と、
前記貫通孔を塞ぐ第２被覆層を形成する工程と、
を含み、
前記第１被覆層および前記配線層を形成する工程は、
前記層間絶縁層の上方に第１層を成膜する工程と、
前記機能素子の上方の前記層間絶縁層を露出するように、前記第１層をパターニングする工程と、
露出された前記層間絶縁層の上方、およびパターニングされた前記第１層の上方に、第２層を成膜する工程と、
前記第２層の上方に、第３層および第４層を順に成膜する工程と、
を有し、
前記第１層は、Ｔｉ層であり、
前記第２層および前記第４層は、ＴｉＮ層である。
【００１９】
このような電子装置の製造方法によれば、空洞部の真空度が低下することを抑制できる電子装置を得ることができる。
【００２０】
本発明に係る電子装置の製造方法は、
基板の上方に機能素子を形成する工程と、
前記機能素子を覆うように、前記基板の上方に層間絶縁層を形成する工程と、
前記層間絶縁層の上方に第１被覆層および配線層を形成する工程と、
前記第１被覆層に貫通孔を形成する工程と、
前記貫通孔を通して前記機能素子の上方の前記層間絶縁層を除去し、空洞部を形成する工程と、
前記貫通孔を塞ぐ第２被覆層を形成する工程と、
を含み、
前記第１被覆層および前記配線層を形成する工程は、
前記層間絶縁層の上方に、第１層、第２層、および第３層を順に成膜する工程と、
前記機能素子の上方の前記層間絶縁層を露出するように、前記第１層、前記第２層、および前記第３層をパターニングする工程と、
露出された前記層間絶縁層の上方、およびパターニングされた前記第３層の上方に、第４層を成膜する工程と、
を有し、
前記第１層は、Ｔｉ層であり、
前記第２層および前記第４層は、ＴｉＮ層である。
【００２１】
このような電子装置の製造方法によれば、空洞部の真空度が低下することを抑制できる電子装置を得ることができる。
【００２２】
本発明に係る電子装置の製造方法において、
前記第３層は、Ａｌ−Ｃｕ合金層であってもよい。
【００２３】
このような電子装置の製造方法によれば、配線層は、高い導電性を有することができる。
【図面の簡単な説明】
【００２４】
【図１】第１の実施形態に係る電子装置を模式的に示す断面図。
【図２】第１の実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図３】第１の実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図４】第１の実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図５】第１の実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図６】第１の実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図７】第１の実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図８】第１の実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図９】第１の実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図１０】第１の実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図１１】第２の実施形態に係る電子装置を模式的に示す断面図。
【図１２】第２の実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図１３】第２の実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図１４】第２の実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図１５】第２の実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図１６】第３の実施形態に係る発振器を示す回路図。
【図１７】第３の実施形態の変形例に係る発振器を示す回路図。
【発明を実施するための形態】
【００２５】
以下、本発明の好適な実施形態について、図面を用いて詳細に説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２６】
１．  第１の実施形態
１．１．  電子装置
まず、第１の実施形態に係る電子装置について、図面を参照しながら説明する。図１は、第１の実施形態に係る電子装置１００を模式的に示す断面図である。
【００２７】
電子装置１００は、図１に示すように、基板１０と、機能素子２０と、層間絶縁層５０，５４と、被覆層（第１被覆層）７０と、配線層（第２配線層）８２と、を含む。さらに、電子装置１００は、第１下地層１２と、第２下地層１４と、トランジスター３０を含む回路部３と、包囲壁６０と、第２被覆層７２と、第１配線層８０と、パッシベーション層９０と、を含むことができる。
【００２８】
基板１０としては、例えば、シリコン基板等の半導体基板を用いる。基板１０として、セラミックス基板、ガラス基板、サファイア基板、ダイヤモンド基板、合成樹脂基板などの各種の基板を用いてもよい。
【００２９】
第１下地層１２は、基板１０上に形成されている。第１下地層１２は、トランジスター３０が形成される領域を避けて形成されている。第１下地層１２としては、例えば、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）絶縁層、セミリセスＬＯＣＯＳ絶縁層、トレンチ絶縁層を用いる。第１下地層１２は、機能素子２０と、トランジスター３０と、を電気的に分離することができる。
【００３０】
第２下地層１４は、第１下地層１２上に形成されている。第２下地層１４としては、例えば、窒化シリコン層を用いる。第２下地層１４は、後述するリリース工程において、エッチングストッパー層として機能することができる。
【００３１】
機能素子２０は、第２下地層１４上に（基板１０の上方に）形成され、空洞部４０に収容（配置）されている。機能素子２０は、例えば、片持ち梁型のＭＥＭＳ振動子である。図示の例では、機能素子２０は、第２下地層１４上に形成された第１電極２２と、第１電極２２と間隔を空けて形成された第２電極２４と、を有している。
【００３２】
第２電極２４は、第２下地層１４上に形成された支持部２４ａと、支持部２４ａから延出し第１電極２２に対向して配置された梁部２４ｂと、を有することできる。第１電極２２および第２電極２４の材質としては、例えば、所定の不純物（例えばボロン）をドーピングすることにより導電性が付与された多結晶シリコンが挙げられる。
【００３３】
機能素子２０では、第１電極２２および第２電極２４の間に電圧（交番電圧）が印加されると、梁部２４ｂは、電極２２，２４間に発生する静電力により、基板１０の厚み方向に振動することができる。これにより、例えば、第１電極２２から所定の周波数（梁部２４ｂの固有振動数に応じた周波数）の信号（出力信号）を出力することができる。
【００３４】
なお、機能素子２０は、図示の例に限定されず、例えば、梁部の両端部が固定された両持ち梁型の振動子でもよい。また、機能素子２０は、第２電極が、支持部と、支持部から
互い反対方向に延出する第１梁部および第２梁部と、を有し、第１梁部および第２梁部の各々に対向して、第１電極が形成された振動子であってもよい。また、機能素子２０は、例えば、ＭＥＭＳ振動子以外の、水晶振動子、ＳＡＷ（弾性表面波）素子、加速度センサー、ジャイロスコープ、マイクロアクチュエーターなどの各種の機能素子であってもよい。このように、電子装置１００は、空洞部４０に収容されうる任意の機能素子を備えることができる。
【００３５】
回路部３は、例えば、機能素子２０を駆動させるための回路を含んで構成されている。具体的には、回路部３は、発振回路を含み、その出力部の一方が機能素子２０の第１電極２２に電気的に接続され、出力部の他方が第２電極２４に電気的に接続されている。
【００３６】
回路部３は、トランジスター３０を含む。トランジスター３０は、基板１０に形成されている。より具体的には、トランジスター３０は、基板１０の、第１下地層１２が形成されていない領域に形成されている。トランジスター３０は、絶縁膜３２と、ゲート電極３４と、ソース領域３６と、ドレイン領域３７と、サイドウォール３８と、を有するＭＯＳトランジスターである。
【００３７】
絶縁膜３２は、基板１０上に形成されている。絶縁膜３２は、例えば、酸化シリコン層からなる。絶縁膜３２の一部は、基板１０とゲート電極３４とに挟まれており、トランジスター３０のゲート絶縁膜として機能する。ゲート電極３４は、絶縁膜３２上に形成されている。ゲート電極３４の材質は、例えば、所定の不純物をドーピングすることにより導電性が付与された多結晶シリコンである。ソース領域３６およびドレイン領域３７は、基板１０に形成されている。ソース領域３６およびドレイン領域３７は、基板１０に所定の不純物をドーピングすることにより形成される。サイドウォール３８は、ゲート電極３４の側方に形成されている。サイドウォール３８の材質は、例えば、酸化シリコンである。
【００３８】
第１配線層８０は、層間絶縁層５０上に形成されている。さらに、第１配線層８０は、層間絶縁層５０に設けられたコンタクトホール５１内に形成され、ソース領域３６またはドレイン領域３７に接続されている。第１配線層８０としては、例えば、アルミニウム層、チタン層、または、アルミニウム層およびチタン層の積層体を用いる。
【００３９】
第２配線層８２は、層間絶縁層５４上に形成されている。図示の例では、第２配線層８２は、トランジスター３０の上方に形成されている。さらに、第２配線層８２は、層間絶縁層５４に設けられたコンタクトホール５５内に形成され、第１配線層８０に接続されている。第２配線層８２は、層間絶縁層５４上に、順に積層された第１層２、第２層４、第３層６、および第４層８を含んで構成されている。
【００４０】
第２配線層８２を構成する第１層２は、層間絶縁層５４上に形成されている。第１層２は、チタン（Ｔｉ）層である。第１層２の厚さは、例えば、２０ｎｍ程度である。第１層２は、第２配線層８２の、層間絶縁層５４に対する被覆性（カバレッジ性）を向上させることができる。
【００４１】
第２配線層８２を構成する第２層４は、第１層２上に形成されている。第２層４は、窒化チタン（ＴｉＮ）層である。第２層４の厚さは、例えば、１００ｎｍ程度である。第２層４は、バリア層として機能することができる。より具体的には、第２層４は、層間絶縁層５４を構成するシリコン原子や不純物等が第３層６に侵入することを防止することができる。
【００４２】
第２配線層８２を構成する第３層６は、第２層４上に形成されている。第３層６は、アルミニウムと銅との合金（Ａｌ−Ｃｕ合金）層である。より具体的には、第３層６は、ア
ルミニウムに１ｗｔ％以下の銅を添加した合金層である。第３層６の厚さは、例えば、８００ｎｍ程度である。第３層６は、第２配線層８２の導電性を確保することができ、第２配線層８２は、高い導電性を有することができる。なお、第３層６の材質は、第２配線層８２の導電性を確保することができれば、特に限定されない。
【００４３】
第２配線層８２を構成する第４層８は、第３層６上に形成されている。第４層８は、窒化チタン（ＴｉＮ）層である。第４層８の厚さは、例えば、６００ｎｍ程度である。第４層８は、例えば第２配線８０をパターニングする際に、フォトプロセス用の反射防止膜として機能することができる。
【００４４】
配線８０，８２は、機能素子２０を駆動させるための回路部３と電気的に接続されている。より具体的には、配線８０，８２は、トランジスター３０と、回路部３を構成するその他の素子（図示せず）と、を電気的に接続することができる。回路部３は、キャパシター（図示せず）等のトランジスター３０以外の素子を含んでいてもよい。なお、図示はしないが、第１配線８０は、第２配線８２と同様に、第１層２、第２層４、第３層６、および第４層８によって構成されていてもよい。
【００４５】
空洞部４０は、機能素子２０を収容するための空間である。空洞部４０は、第２下地層１４上に（基板１０の上方に）形成され、内部に機能素子２０が配置されている。図示の例では、空洞部４０は、第２下地層１４、包囲壁６０、および被覆層７０，７２によって画成（規定）されている。空洞部４０内は、例えば、減圧状態である。これにより、機能素子２０の動作精度の向上を図ることができる。なお、図示はしないが、空洞部４０は、さらに層間絶縁層５０によって画成されていてもよい。
【００４６】
層間絶縁層５０は、第１下地層１２上、第２下地層１４上、および絶縁膜３２上に（基板１０の上方に）形成されている。層間絶縁層５４は、層間絶縁層５０上に形成されている。層間絶縁層５０，５４は、空洞部４０の周囲に形成されている。層間絶縁層５０，５４としては、例えば、酸化シリコン層を用いる。図示の例では、電子装置１００は、２層の層間絶縁層５０，５４を有しているが、その数は特に限定されない。
【００４７】
包囲壁６０は、空洞部４０を画成している。包囲壁６０は、図示はしないが平面視において、機能素子２０を囲む形状を有している。包囲壁６０の平面形状は、特に限定されず、例えば、円形状、多角形状などの任意の形状である。
【００４８】
包囲壁６０は、導電層６２と、第１金属層６４と、第２金属層６６と、を有している。図示の例では、基板１０側から、導電層６２、第１金属層６４、第２金属層６６の順で積層されている。なお、図示の例では、包囲壁６０は、２つの金属層６４，６６を有しているが、その数は特に限定されない。
【００４９】
導電層６２としては、例えば、所定の不純物をドーピングすることにより導電性が付与された多結晶シリコン層を用いる。第１金属層６４としては、例えば、アルミニウム層、チタン層、または、アルミニウム層およびチタン層の積層体を用いる。第２金属層６６は、第２配線８２と同様に、第１層２、第１層２上に形成された第２層４、第２層４上に形成された第３層６、および第３層６上に形成された第４層８によって構成されている。なお、図示はしないが、第１金属層６４についても、第２金属層６６と同様に、第１層２、第２層４、第３層６、および第４層８によって構成されていてもよい。
【００５０】
第１被覆層７０は、空洞部４０を上方から覆って形成されている。第１被覆層７０は、空洞部４０の上面４２を画成している。第１被覆層７０には、貫通孔７１が設けられている。図示の例では、貫通孔７１は、８つ設けられているが、その数は限定されない。後述
するように、空洞部４０を形成するリリース工程において、貫通孔７１を通して、エッチング液やエッチングガスを供給することができる。
【００５１】
第１被覆層７０は、第２層４、第２層上に形成された第３層６、および第３層６上に形成された第４層８によって構成されている。第１被覆層７０を構成する第２層４は、空洞部４０を画成している。第１被覆層７０を構成する第２層４、第３層６、および第４層８は、それぞれ、第２金属層６６を構成する第２層４、第３層６、および第４層８と一体的に（連続して）形成されている。
【００５２】
第２被覆層７２は、第１被覆層７０上に配置されている。第２被覆層７２は、第１被覆層７０に形成された貫通孔７１を塞いでいる。これにより、貫通孔７１を通じて、外部から気体等が空洞部４０に侵入することを防ぐことができる。第２被覆層７２としては、例えば、アルミニウム層、チタン層、または、アルミニウム層およびチタン層の積層体を用いる。第１被覆層７０および第２被覆層７２は、空洞部４０を上方から覆って、空洞部４０を封止する封止部材として機能することができる。
【００５３】
包囲壁６０および第１被覆層７０には、一定の電位（例えば接地電位）が与えられることが望ましい。これにより、包囲壁６０および第１被覆層７０を、電磁シールドとして機能させることができる。そのため、機能素子２０を、外部と電気的に遮蔽することができる。
【００５４】
パッシベーション層９０は、層間絶縁層５４、第２配線層８２、および第２金属層６６上に形成されている。パッシベーション層９０としては、例えば、窒化シリコン層を用いる。
【００５５】
第１の実施形態に係る電子装置１００によれば、例えば、以下の特徴を有する。
【００５６】
電子装置１００によれば、第１被覆層７０を構成する第２層４は、空洞部４０を画成し、第２層４は、ＴｉＮ層である。したがって、電子装置１００では、空洞部４０を密閉した後に空洞部４０にガスが発生したとしても、第２層４によって、発生したガスを吸着することができ、空洞部４０の真空度が低下することを抑制できる。さらに、第１被覆層７０は、通常の配線を形成する工程によって、第２配線層８２と同時に形成されることができる。そのため、電子装置１００は、簡易な工程で形成されることができる。
【００５７】
電子装置１００によれば、第３層６は、Ａｌ−Ｃｕ合金層である。そのため、第２配線層８２は、高い導電性を有することができる。
【００５８】
１．２．  電子装置の製造方法
次に、第１の実施形態に係る電子装置の製造方法について、図面を参照しながら説明する。図２〜図１０は、第１の実施形態に係る電子装置１００の製造工程を模式的に示す断面図である。
【００５９】
図２に示すように、基板１０上に第１下地層１２を形成する。図示の例では、第１下地層１２は、トランジスター３０が形成される領域を避けて形成される。第１絶縁層１２は、例えば、ＬＯＣＯＳ法、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）法により形成される。
【００６０】
次に、第１下地層１２上に第２下地層１４を形成する。第２下地層１４は、例えば、例えば、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法、スパッタ法により成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニ
ングされることにより形成される。
【００６１】
次に、第２下地層１４上に第１電極２２を形成する。第１電極２２は、ＣＶＤ法やスパッタ法などによって成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。第１電極２２が多結晶シリコンからなる場合は、導電性を付与するために所定の不純物をドーピングする。
【００６２】
図３に示すように、犠牲層５および絶縁膜３２を形成する。犠牲層５は、第１電極２２を覆って形成され、絶縁膜３２は、第１下地層１２が形成されていない基板１０上に形成される。被覆層５および絶縁膜３２は、例えば、酸化シリコン層である。被覆層５は、第１電極２２が熱酸化されることにより形成される。絶縁膜３２は、基板１０が熱酸化されることにより形成される。第１電極２２および絶縁膜３２の熱酸化処理は、例えば、８００℃以上１１００℃以下の温度で行われる。本工程において、被覆層５および絶縁膜３２を同一工程で形成することができる。被覆層５の膜厚および絶縁膜３２の膜厚は、第１電極２２および基板１０の結晶性や不純物濃度を調整することにより、制御することができる、なお、被覆層５および絶縁膜３２を、ＣＶＤ法やスパッタ法を用いて形成してもよい。
【００６３】
次に、第２電極２４、導電層６２、およびゲート電極３４を形成する。第２電極２４は、犠牲層５および第２下地層１４上に形成される。導電層６２は、第２下地層１４上に形成される。ゲート電極３４は、絶縁膜３２上に形成される。第２電極２４、導電層６２、およびゲート電極３４は、ＣＶＤ法やスパッタ法などによって成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。第２電極２４、導電層６２、およびゲート電極３４が多結晶シリコンからなる場合は、導電性を付与するために所定の不純物をドーピングする。本工程において、第２電極２４、導電層６２、およびゲート電極３４を同一工程で形成することができる。また、本工程において、第２下地層１４上に（基板１０の上方に）機能素子２０を形成することができる。なお、導電層６２は、第２電極２４およびゲート電極３４と同一工程で形成されずに、第１電極２２と同一工程で形成されてもよい。
【００６４】
次に、ゲート電極３４の側方にサイドウォール３８を形成する。サイドウォール３８は、公知の方法により形成される。次に、サイドウォール３８をマスクとして、所定の不純物を注入して、ソース領域３６およびドレイン領域３７を形成する。本工程によって、不純物が高濃度に添加される。これにより、ＬＤＤ（Ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）構造を形成することができる。本工程において、トランジスター３０を形成することができる。
【００６５】
図４に示すように、機能素子２０、導電層６２、およびトランジスター３０を覆うように、基板１０の上方に層間絶縁層５０を形成する。層間絶縁層５０は、例えば、ＣＶＤ法や塗付(スピンコート)法により形成される。層間絶縁層５０を形成した後に、層間絶縁層５０の表面を平坦化する処理を行ってもよい。
【００６６】
次に、層間絶縁層５０をパターニングして、コンタクトホール５１，５２を形成する。パターニングは、例えば、フォトリソグラフィー技術およびエッチング技術によって行われる。コンタクトホール５１は、ソース領域３６またはドレイン領域３７を露出するように形成される。コンタクトホール５２は、導電層６２を露出するように形成される。
【００６７】
次に、第１配線層８０および第１金属層６４を形成する。第１配線層８０は、層間絶縁層５０上およびコンタクトホール５１内に形成される。第１金属層６４は、層間絶縁層５０上およびコンタクトホール５２内に形成される。第１配線層８０および第１金属層６４
は、ＣＶＤ法やスパッタ法などによって成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。本工程において、第１配線層８０および第１金属層６４を同一工程で形成することができる。
【００６８】
次に、第１配線層８０および第１金属層６４を覆うように、層間絶縁層５０上に層間絶縁層５４を形成する。層間絶縁層５４は、例えば、ＣＶＤ法や塗付(スピンコート)法により形成される。層間絶縁層５４を形成した後に、層間絶縁層５４の表面を平坦化する処理を行ってもよい。
【００６９】
図５に示すように、層間絶縁層５４をパターニングして、コンタクトホール５５，５６を形成する。パターニングは、例えば、フォトリソグラフィー技術およびエッチング技術によって行われる。コンタクトホール５５は、第１配線層８０を露出するように形成される。コンタクトホール５６は、第１金属層６４を露出するように形成される。
【００７０】
図６に示すように、層間絶縁層５４上およびコンタクトホール５５，５６内に第１層２を成膜する。第１層２は、例えば、スパッタ法により成膜される。
【００７１】
図７に示すように、機能素子２０の上方の層間絶縁層５４を露出するように、第１層２をパターニングする。すなわち、層間絶縁層５４の、第１被覆層７０が形成される領域を露出するように、パターニングする。パターニングは、例えば、フォトリソグラフィー技術およびエッチング技術によって行われる。
【００７２】
図８に示すように、露出された層間絶縁層５４上、およびパターニングされた第１層２上に、第２層４を成膜する。第２層４は、例えば、スパッタ法により成膜される。次に、第２層４上に、第３層６および第４層８を順に成膜する。より具体的には、第２層４上に第３層６を成膜し、第３層６上に第４層８を成膜する。第３層６および第４層８は、例えば、スパッタ法により成膜される。
【００７３】
図９に示すように、第１層２、第２層４、第３層６、および第４層８をパターニングして、第１被覆層７０、第２金属層６６、および第２配線層８２を形成し、さらに第１被覆層７０に貫通孔７１を形成する。パターニングは、例えば、フォトリソグラフィー技術およびエッチング技術によって行われる。本工程において、貫通孔７１が形成された第１被覆層７０、第２金属層６６、および第２配線層８２を同一工程で形成することができる。なお、貫通孔７１は、第１被覆層７０等を形成した後に、別途第１被覆層７０をパターニングすることにより形成してもよいが、第１被覆層７０等と同時に形成することにより、工程の簡略化を図ることができる。
【００７４】
図１０に示すように、層間絶縁層５４上、第２金属層６６上、および第２配線層８２上に、パッシベーション層９０を形成する。パッシベーション層９０は、例えば、ＣＶＤ法やスパッタ法などによって成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。
【００７５】
次に、貫通孔７１にエッチング液またはエッチングガスを通して、機能素子２０の上方の層間絶縁層５０，５４および犠牲層５を除去し、空洞部４０を形成する（リリース工程）。リリース工程は、例えば、フッ化水素酸や緩衝フッ酸（フッ化水素酸とフッ化アンモニウムの混合液）などを用いたウェットエッチング、フッ化水素系のガスなどを用いたドライエッチングなどにより行われる。包囲壁６０および第１被覆層７０は、リリース工程においてエッチングされない材料で形成されることにより、空洞部４０が包囲壁６０の外側へ拡がることを防止することができる。より具体的には、Ｔｉ層である第１層、ＴｉＮ層である第２層４および第４層８は、フッ化水素酸を主体としたエッチング液に対して耐
性を有する（エッチング速度が小さい）。そのため、第１被覆層７０および第２金属層６６において、フッ化水素酸を主体としたエッチング液によって第３層６がエッチングされることを抑制できる。また、第２下地層１４は、エッチングストッパー層として機能することができる。
【００７６】
図１に示すように、第１被覆層７０およびパッシベーション層９０上に、貫通孔７１を塞ぐ第２被覆層７２を形成する。第２被覆層７２は、例えば、ＣＶＤ法やスパッタ法など気相成長法により成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。これにより、空洞部４０を減圧状態のまま封止することができる。
【００７７】
以上の工程により、電子装置１００を製造することができる。
【００７８】
電子装置１００の製造方法によれば、第１被覆層７０を構成する第２層が、空洞部４０を画成する電子装置１００を得ることができる。第２層４は、ＴｉＮ層である。したがって、空洞部４０を密閉した後に空洞部４０にガスが発生したとしても、第２層４によって、発生したガスを吸着することができ、空洞部４０の真空度が低下することを抑制できる電子装置１００を得ることができる。さらに、第１被覆層７０は、通常の配線を形成する工程によって、第２配線層８２と同時に形成されることができる。そのため、電子装置１００は、簡易な工程で形成されることができる。
【００７９】
２．  第２の実施形態
２．１．  電子装置
次に、第２の実施形態に係る電子装置について、図面を参照しながら説明する。図１１は、第２の実施形態に係る電子装置２００を模式的に示す断面図である。以下、第２の実施形態に係る電子装置２００において、第１の実施形態に係る電子装置１００の構成部材と同様の機能を有する部材については同一の符号を付し、その詳細な説明を省略する。
【００８０】
電子装置１００では、図１に示すように、第１被覆層７０は、第２層４、第３層６、および第４層８によって構成され、第２層４が空洞部４０を画成していた。
【００８１】
これに対し、電子装置２００では、図１１に示すように、第１被覆層７０は、第４層８によって構成され、第４層８が空洞部４０を画成している。
【００８２】
電子装置２００によれば、空洞部４０を密閉した後に空洞部４０にガスが発生したとしても、ＴｉＮ層である第４層８によって、発生したガスを吸着することができ、空洞部４０の真空度が低下することを抑制できる。さらに、第１被覆層７０は、通常の配線を形成する工程によって、第２配線層８２と同時に形成されることができる。そのため、電子装置２００では、簡易な工程で形成されることができる。
【００８３】
２．２．  電子装置の製造方法
次に、第２の実施形態に係る電子装置の製造方法について、図面を参照しながら説明する。図１２〜図１５は、第２の実施形態に係る電子装置２００の製造工程を模式的に示す断面図である。以下、第２の実施形態に係る電子装置２００において、第１の実施形態に係る電子装置１００の例と異なる点について説明し、同様の点については説明を省略する。
【００８４】
電子装置２００の製造方法において、層間絶縁層５４上およびコンタクトホール５５，５６内に第１層２を成膜するまでの工程（図６参照）は、上述した電子装置１００の製造方法と同様である。したがって、その説明を省略する。
【００８５】
図１２に示すように、第１層２上に第２層４を成膜し、第２層４上に第３層６を成膜する。すなわち、層間絶縁層５４上に、第１層２、第２層４、および第３層６を順に成膜する。第２層４および第３層６は、例えば、スパッタ法により形成される。
【００８６】
図１３に示すように、機能素子２０の上方の層間絶縁層５４を露出するように、第１層２、第２層４、および第３層６をパターニングする。すなわち、層間絶縁層５４の、第１被覆層７０が形成される領域を露出するように、パターニングする。図示の例では、さらに、層２，４，６の、第２配線層８２および第２金属層６６となる部分を残すように、パターニングをする。パターニングは、例えば、フォトリソグラフィー技術およびエッチング技術によって行われる。
【００８７】
図１４に示すように、露出された層間絶縁層５４、およびパターニングされた第３層６の上に、第４層８を成膜する。第４層８は、例えば、スパッタ法により成膜される。
【００８８】
図１５に示すように、第４層８をパターニングして、第１被覆層７０、第２金属層６６、および第２配線層８２を形成し、さらに第１被覆層７０に貫通孔７１を形成する。パターニングは、例えば、フォトリソグラフィー技術およびエッチング技術によって行われる。本工程において、貫通孔７１が形成された第１被覆層７０、第２金属層６６、および第２配線層８２を同一工程で形成することができる。なお、貫通孔７１は、第１被覆層７０等を形成した後に、別途第１被覆層７０をパターニングすることにより形成してもよいが、第１被覆層７０等と同時に形成することにより、工程の簡略化を図ることができる。
【００８９】
図１１に示すように、層間絶縁層５４、第２金属層６６、および第２配線層８２上に、パッシベーション層９０を形成する。パッシベーション層９０は、例えば、ＣＶＤ法やスパッタ法などによって成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。
【００９０】
以降の工程は、上述した電子装置１００の製造方法と同様である。したがって、その説明を省略する。
【００９１】
以上の工程により、電子装置２００を製造することができる。
【００９２】
電子装置２００の製造方法によれば、第１被覆層７０を構成する第４層８が、空洞部４０を画成する電子装置２００を得ることができる。第４層８は、ＴｉＮ層である。したがって、空洞部４０を密閉した後に空洞部４０にガスが発生したとしても、第４層８によって、発生したガスを吸着することができ、空洞部４０の真空度が低下することを抑制できる電子装置２００を得ることができる。さらに、第１被覆層７０は、通常の配線を形成する工程によって、第２配線層８２と同時に形成されることができる。そのため、電子装置２００は、簡易な工程で形成されることができる。
【００９３】
３．  第３の実施形態
次に、第３の実施形態として、本発明に係る電子装置が発振器である場合について、図面を参照しながら説明する。以下では、電子装置１００が発振器である場合について説明する。図１６は、第３の実施形態に係る電子装置（発振器）１００を示す回路図である。
【００９４】
電子装置１００は、図１６に示すように、例えば、機能素子（ＭＥＭＳ振動子）２０と、反転増幅回路１１０と、を含む。反転増幅回路１１０は、例えば、図１に示す回路部３に設けられている。
【００９５】
機能素子２０は、第１電極２２と電気的に接続された第１端子２０ａと、第２電極２４と電気的に接続された第２端子２０ｂと、を有している。機能素子２０の第１端子２０ａは、反転増幅回路１１０の入力端子１１０ａと少なくとも交流的に接続する。機能素子２０の第２端子２０ｂは、反転増幅回路１１０の出力端子１１０ｂと少なくとも交流的に接続する。
【００９６】
図示の例では、反転増幅回路１１０は、１つのインバーターから構成されているが、所望の発振条件が満たされるように、複数のインバーター（反転回路）や増幅回路を組み合わせて構成されていてもよい。
【００９７】
電子装置１００は、反転増幅回路１１０に対する帰還抵抗を含んで構成されていてもよい。図１６に示す例では、反転増幅回路１１０の入力端子と出力端子とが抵抗１２０を介して接続されている。
【００９８】
発振器１００は、反転増幅回路１１０の入力端子１１０ａと基準電位（接地電位）との間に接続された第１キャパシター１３０と、反転増幅回路１１０の出力端子１１０ｂと基準電位（接地電位）との間に接続された第２キャパシター１３２と、を含んで構成されている。これにより、機能素子２０とキャパシター１３０，１３２とで共振回路を構成する発振回路とすることができる。電子装置１００は、この発振回路で得られた発振信号ｆを出力する。
【００９９】
電子装置１００は、図１７に示すように、さらに、分周回路１４０を有していてもよい。分周回路１４０は、発振回路の出力信号Ｖoutを分周し、発振信号ｆを出力する。これにより、電子装置１００は、例えば、出力信号Ｖoutの周波数よりも低い周波数の出力信号を得ることができる。
【０１００】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０１０１】
２…第１層、３…回路部、４…第２層、６…第３層、８…第４層、１０…基板、１２…第１下地層、１４…第２下地層、２０…機能素子、２０ａ…第１端子、２０ｂ…第２端子、２２…第１電極、２４…第２電極、２４ａ…支持部、２４ｂ…梁部、３０…トランジスター、３２…絶縁膜、３４…ゲート電極、３６…ソース領域、３７…ドレイン領域、３８…サイドウォール、４０…空洞部、４２…上面、５０…層間絶縁層、５１，５２…コンタクトホール、５４…層間絶縁層、５５，５６…コンタクトホール、７０…第１被覆層、７１…貫通孔、７２…第２被覆層、８０…第１配線層、８２…第２配線層、９０…パッシベーション層、１００…電子装置、１１０…反転増幅回路、１１０ａ…入力端子、１１０ｂ…出力端子、１２０…抵抗、１３０…第１キャパシター、１３２…第２キャパシター、１４０…分周回路、２００…電子装置
【図１】
2014037032.tif 000003
【図２】
2014037032.tif 000004
【図３】
2014037032.tif 000005
【図４】
2014037032.tif 000006
【図５】
2014037032.tif 000007
【図６】
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【図７】
2014037032.tif 000009
【図８】
2014037032.tif 000010
【図９】
2014037032.tif 000011
【図１０】
2014037032.tif 000012
【図１１】
2014037032.tif 000013
【図１２】
2014037032.tif 000014
【図１３】
2014037032.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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