(57)【要約】【課題】設計される半導体装置の正常動作を保証することができるターゲットインピーダンスの決定方法を提供すること。【解決手段】ＰＤＮモデルにおける第１及び第２のパラメータの複数の組み合わせのそれぞれについて、動的ＩＲドロップを算出し、半導体チップが正常に動作するか否かを判定し、正常に動作するパラメータの組み合わせのそれぞれについてインピーダンスの周波数プロファイルを求めることにより、半導体チップの正常動作領域と異常動作領域との境界線を決定し、境界線に基づいて、境界線を超えないようにターゲットインピーダンスを決定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体チップとパッケージと実装基板とを含む半導体装置のＰＤＮを設計するためのターゲットインピーダンスを、コンピュータを用いて決定する、ターゲットインピーダンスの決定方法であって、
前記ＰＤＮをモデル化したＰＤＮモデルにおける第１及び第２のパラメータの複数の組み合わせのそれぞれについて、動的ＩＲドロップを算出し、前記半導体チップが正常に動作するか否かを判定し、
正常に動作する前記複数の組み合わせのそれぞれについてインピーダンスの周波数プロファイルを求めることにより、前記半導体チップの正常動作領域と異常動作領域との境界線を決定し、
前記境界線に基づいて、前記境界線を超えないようにターゲットインピーダンスを決定する、
ターゲットインピーダンスの決定方法。
【請求項２】
前記第１のパラメータは、前記ＰＤＮに設けられるデカップリング容量に起因する容量であり、
前記第２のパラメータは、前記ＰＤＮにおける電源配線に起因するインダクタンスである、
請求項１に記載のターゲットインピーダンスの決定方法。
【請求項３】
前記半導体チップが正常に動作するか否かを判定する際、
実現可能な前記ＰＤＮのレイアウトパタンを列挙し、前記第１及び第２のパラメータの前記複数の組み合わせを抽出する、
請求項１に記載のターゲットインピーダンスの決定方法。
【請求項４】
前記境界線を決定する際、
前記複数の組み合わせのそれぞれについて前記インピーダンスの周波数プロファイルを重ね書きし、各周波数における最大値を結ぶ、
請求項１に記載のターゲットインピーダンスの決定方法。
【請求項５】
前記境界線を決定する際、
ＳＰＩＣＥを用いたシミュレーションにより、前記インピーダンスの周波数プロファイルを求める、
請求項１に記載のターゲットインピーダンスの決定方法。
【請求項６】
前記半導体チップが正常に動作するか否かを判定する際、
ＳＰＩＣＥを用いたシミュレーションにより、前記動的ＩＲドロップを算出する、
請求項１に記載のターゲットインピーダンスの決定方法。
【請求項７】
前記半導体チップが正常に動作するか否かを判定する際、
算出された前記動的ＩＲドロップから、動作クロックの各周期における平均電圧値を求め、
前記平均電圧値の最小値が、最小基準電圧値を下回った場合、セットアップ時間違反により正常に動作しないと判断する、
請求項１に記載のターゲットインピーダンスの決定方法。
【請求項８】
電圧変動に応じて変化する遅延値をパラメータとして静的タイミング解析を行い、
前記静的タイミング解析においてセットアップ時間違反を生じない前記遅延値の許容限界から前記最小基準電圧値を算出する、
請求項７に記載のターゲットインピーダンスの決定方法。
【請求項９】
前記平均電圧値の最大値が、最大基準電圧値を上回った場合、ホールド時間違反により正常に動作しないと判断する、
請求項７に記載のターゲットインピーダンスの決定方法。
【請求項１０】
電圧変動に応じて変化する遅延値をパラメータとして静的タイミング解析を行い、
前記静的タイミング解析においてホールド時間違反を生じない前記遅延値の許容限界から前記最大基準電圧値を算出する、
請求項９に記載のターゲットインピーダンスの決定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ターゲットインピーダンスの決定方法に関する。
【背景技術】
【０００２】
近年、半導体プロセス技術の発展に伴って、半導体集積回路の微細化及び高速化（動作周波数の上昇）が進展している。その一方で、低消費電力化のために電源電圧は低下している。そのため、半導体チップに形成されたトランジスタのスイッチングによる電源電圧の変動すなわち電源ノイズの影響が無視できなくなってきた。この電源ノイズの発生を抑制するため、半導体装置における半導体チップから電源に及ぶ半導体チップ、パッケージ、プリント配線基板（チップ・パッケージ・ボード）の電源供給網（ＰＤＮ：Power Distribution Network）の設計が重要になってきた。
【０００３】
ＰＤＮの設計では、まずＰＤＮに対してターゲットインピーダンスを設定する。そして、インピーダンス低減手法を用いて、ＰＤＮのインピーダンスがターゲットインピーダンスを超えないようにＰＤＮを設計する。インピーダンス低減手法としては、電源・グランド間へのデカップリング容量の挿入、電源配線及びグランド配線の拡幅、電源配線層及びグランド配線層の多層化、電源ピン及びグランドピンの多ピン化、ボンディングワイヤの太径化や本数の増加などが知られている。従って、ＰＤＮの設計では、ＰＤＮのターゲットインピーダンスを適切に設定することが極めて重要となる。
【０００４】
非特許文献１〜４、特許文献１〜３には、ターゲットインピーダンスの決定方法が開示されている。なお、発明者らによる非特許文献５については、実施の形態において引用する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２０１２/０１４５９７号
【特許文献２】特表２００２−５１８７６号公報
【特許文献３】特開２０１１−２２８２２号公報
【非特許文献】
【０００６】
【非特許文献１】L. D. Smith, et al, “Power Distribution System Design Methodology and Capacitor Selection for Modern CMOS Technology”, IEEE trans. on Advanced Packaging,  Vol. 22, NO. 3, Aug. 1999, pp. 284-291, 1999.
【非特許文献２】R. Fizesan, et al., "Simulation for Power Integrity to Design a PCB for an Optimum Cost", in Proc. SIITEM, pp. 141-146, 2010.
【非特許文献３】O. P. Mandhana, "Design Oriented Analysis of Package Power Distribution System Considering Target Impedance for High Performance Microprocessors", in Proc. EPEPS, pp. 273-276, 2001.
【非特許文献４】J. Kim, et al, "Improved target impedance and IC transient current measurement for power distribution network design", in Proc. ISEMC, pp. 445-450, 2010.
【非特許文献５】M. S. Tanaka, et al, "Early Stage Chip/Package/Board Co-designTechniques for System-on-Chip", in Proc. EPEPS, pp. 21-24, 2011.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
発明者は以下の問題を見出した。
上記特許文献や非特許文献に開示された手法によって決定されたターゲットインピーダンスを用いた場合、半導体チップが正しく動作するか否かについては、保証できないという問題があった。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態に係るターゲットインピーダンスの決定方法は、ＰＤＮモデルにおける第１及び第２のパラメータの複数の組み合わせのそれぞれについて、動的ＩＲドロップを算出し、半導体チップが正常に動作するか否かを判定し、正常に動作するパラメータの組み合わせのそれぞれについてインピーダンスの周波数プロファイルを求めることにより、半導体チップの正常動作領域と異常動作領域との境界線を決定し、境界線に基づいて、境界線を超えないようにターゲットインピーダンスを決定するものである。
【発明の効果】
【００１０】
設計される半導体装置の正常動作を保証することができるターゲットインピーダンスの決定方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１に係るターゲットインピーダンスの決定方法のフローチャートである。
【図２】ＰＤＮモデルの一例を示す回路図である。
【図３】動的ＩＲドロップの計算結果の一例を示すグラフである。
【図４】正常動作と判定されたＰＤＮモデルのＰＤＮインピーダンスＺｐｄｎの周波数プロファイルを重ね書きし、正常動作領域と異常動作領域との境界線を描いたグラフである。
【図５】図４において破線円で囲んだ部分の模式的拡大図である。
【図６】境界線に基づいて決定されたターゲットインピーダンスＺｔの一例を示す図である。
【図７】電流波形のフーリエ変換結果を示すグラフである。
【図８】実施例でのパラメータ（チップ容量Ｃｃｈｉｐ、パッケージインダクタンスＬｐｋｇ）の全組み合わせの一覧表である。
【発明を実施するための形態】
【００１２】
以下、具体的な実施の形態について、図面を参照しながら詳細に説明する。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１３】
（実施の形態１）
図１を参照して第１の実施の形態に係るターゲットインピーダンスの決定方法について説明する。図１は、実施の形態１に係るターゲットインピーダンスの決定方法のフローチャートである。実施の形態１に係るターゲットインピーダンスの決定方法は、コンピュータ上において半導体装置の設計支援用のプログラムを実行することにより実施することができる。
【００１４】
ここで、ターゲットインピーダンスは、半導体装置における半導体チップから電源に及ぶ半導体チップ、パッケージ、プリント配線基板（チップ・パッケージ・ボード）の電源供給網（ＰＤＮ：Power Distribution Network）を設計するためのものである。
【００１５】
図１に示すように、実施の形態１に係るターゲットインピーダンスの決定方法では、まず、半導体チップ上に形成された集積回路の機能ブロック毎に、動作周波数及び消費電力の組み合わせから、電流波形を計算する（ステップＳＴ１）。具体的には、設計電源電圧及び消費電力から電流値が求まり、この電流値及び動作周波数から電流波形を計算することができる。ここで、機能ブロック毎の動作周波数及び消費電力は、ＲＴＬ（Register transfer level）ネットリストから取得することができる。
【００１６】
次に、レイアウト上の制約から実現可能なＰＤＮのレイアウトパタンを列挙し、パラメータ（容量Ｃ、インダクタンスＬ）の全組み合わせを抽出する（ステップＳＴ２）。ＰＤＮの設計では、電源・グランド間へのデカップリング容量の挿入、電源配線及びグランド配線の拡幅、電源配線層及びグランド配線層の多層化、電源ピン及びグランドピンの多ピン化、ボンディングワイヤの太径化や本数の増加などによりインピーダンスを低減する。いずれの手法でも、レイアウト上の制約があるため、これを考慮してＰＤＮのレイアウトパタンを列挙する。レイアウト上の制約から実現不可能なＰＤＮのレイアウトパタンを除外することにより、ターゲットインピーダンスを求めるまでに要する時間を短縮することができる。
【００１７】
ここで、インピーダンス低減に寄与する２つのパラメータ（容量Ｃ、インダクタンスＬ）を変化させる。例えば、半導体チップ上のデカップリング容量の個数により容量Ｃを変化させるとともに、ボンディングワイヤの本数によりインダクタンスＬを変化させる。
【００１８】
そして、列挙したＰＤＮのレイアウトパタンの全てについて、例えば非特許文献５に開示された手法のように、コンピュータ上で特性評価プログラムを用いることにより、２つのパラメータ（容量Ｃ、インダクタンスＬ）の特性値を求める。求めた特性値から、次のステップＳＴ３において作成するＰＤＮモデルにおけるパラメータ（容量Ｃ、インダクタンスＬ）の全組み合わせを抽出することができる。すなわち、パラメータ（容量Ｃ、インダクタンスＬ）の範囲が抽出される。
【００１９】
次に、ＰＤＮをモデル化し、ステップＳＴ２において抽出されたパラメータの全組み合わせについて、半導体チップでの動的ＩＲドロップを計算する（ステップＳＴ３）。まず、計算に要する時間を短縮するため、ＰＤＮをモデル化し、ＰＤＮモデルを作成する。
【００２０】
ここで、図２を用いてＰＤＮモデルについて説明する。図２は、ＰＤＮモデルの一例を示す回路図である。図２に示したＰＤＮモデルは、チップ部（ＣＨＩＰ）、パッケージ部（ＰＡＣＫＡＧＥ）、ボード部（ＢＯＡＲＤ）を備えている。ここで、半導体装置のＰＤＮは、半導体チップ、パッケージ基板、プリント配線基板、半導体チップとパッケージ基板とを接続するボンディングワイヤ（あるいはバンプ）、パッケージ基板とプリント配線基板とを接続するはんだボールを備えている。図２において、チップ部は半導体チップに相当し、パッケージ部はパッケージ基板とボンディングワイヤ（あるいはバンプ）とに相当し、ボード部はプリント配線基板とはんだボールとに相当する。
【００２１】
チップ部は、電流源Ｉ（ｔ）、オンチップデカップリング容量によるチップ容量Ｃｃｈｉｐ、及びチップ内電源配線によるチップ抵抗Ｒｃｈｉｐを備えている。電流源Ｉ（ｔ）には、ステップＳＴ１で求めた電流波形が入力される。チップ容量Ｃｃｈｉｐの第１端子は電流源Ｉ（ｔ）のグランド側端子に接続され、第２端子はチップ抵抗Ｒｃｈｉｐの第１端子に接続されている。チップ抵抗Ｒｃｈｉｐの第２端子は、電流源Ｉ（ｔ）の電源側端子に接続されている。すなわち、互いに直列接続されたチップ容量Ｃｃｈｉｐ及びチップ抵抗Ｒｃｈｉｐと電流源Ｉ（ｔ）とが並列接続されている。
【００２２】
パッケージ部は、パッケージ基板に形成された電源配線及び電源配線用のボンディングワイヤ（あるいはバンプ）によるパッケージ抵抗Ｒｐｋｇ及びパッケージインダクタンスＬｐｋｇを備えている。パッケージインダクタンスＬｐｋｇの第１端子は、チップ抵抗Ｒｃｈｉｐの第２端子及び電流源Ｉ（ｔ）の電源側端子に接続されている。パッケージインダクタンスＬｐｋｇの第２端子は、パッケージ抵抗Ｒｐｋｇの第１端子に接続されている。パッケージ抵抗Ｒｐｋｇの第２端子は、ボード部の第１ボードインダクタンスＬｐｗｂ１の第１端子に接続されている。
【００２３】
ボード部は、パッケージに近い側のプリント配線基板に形成された電源配線及びはんだボールによる第１ボード抵抗Ｒｐｗｂ１、第１ボードインダクタンスＬｐｗｂ１、パッケージから遠い側のプリント配線基板に形成された電源配線による第２ボード抵抗Ｒｐｗｂ２、第２ボードインダクタンスＬｐｗｂ２、プリント配線基板上に設けられるデカップリング容量による容量Ｃｃａｐ、容量抵抗Ｒｃａｐ、容量インダクタンスＬｃａｐ、直流電源Ｖｄｃを備えている。
【００２４】
第１ボードインダクタンスＬｐｗｂ１の第２端子は、第１ボード抵抗Ｒｐｗｂ１の第１端子に接続されている。第１ボード抵抗Ｒｐｗｂ１の第２端子は、第２ボードインダクタンスＬｐｗｂ２の第１端子に接続されている。第２ボードインダクタンスＬｐｗｂ２の第２端子は、第２ボード抵抗Ｒｐｗｂ２の第１端子に接続されている。第２ボード抵抗Ｒｐｗｂ２の第２端子は、直流電源Ｖｄｃの正極に接続されている。また、容量Ｃｃａｐの第１端子はグランドに接続されている。容量Ｃｃａｐの第２端子は容量インダクタンスＬｃａｐの第１端子に接続されている。容量インダクタンスＬｃａｐの第２端子は、容量抵抗Ｒｃａｐの第１端子に接続されている。容量抵抗Ｒｃａｐの第２端子は、第１ボード抵抗Ｒｐｗｂ１の第２端子及び第２ボードインダクタンスＬｐｗｂ２の第１端子に接続されている。
【００２５】
例えば図２に示したようなＰＤＮモデルを用いて、コンピュータ上でのＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）によるシミュレーション（過渡解析）を行い、半導体チップでの動的ＩＲドロップを求めることができる。例えば、動的ＩＲドロップが最大になり易い半導体チップ中央部での動的ＩＲドロップを計算する。また、ステップＳＴ１で求めた機能ブロック毎の電流波形の全てを足し合わせたものから、半導体チップでの動的ＩＲドロップを計算する。ここで、ステップＳＴ１で求めた全ての機能ブロック毎の動作周波数について動的ＩＲドロップ違反がなければ、正常動作と判定される。上述の通り、パラメータの全組み合わせについて、このような正常動作の判定を行う。
【００２６】
図３は、動的ＩＲドロップの計算結果の一例を示すグラフである。図３の横軸は時間、縦軸は電源電圧ＶＤＤを示している。図３に示すように、電源電圧ＶＤＤは時間に対して設計電源電圧ＶＤＤ０を中心にして変動している。ここで、動的ＩＲドロップの計算結果から、機能ブロックの動作周波数に対応した動作クロックの各周期における平均電圧を求める。これを全ての機能ブロックの動作周波数について実施する。図３では、動作クロックがクロックＣＬＫ１の場合のクロック周期が垂直方向に延設された複数の一点鎖線により示されている。そして、各周期における平均電圧が、水平方向の実線で示されている。他方、動作クロックがクロックＣＬＫ２の場合のクロック周期が垂直方向に延設された複数の二点鎖線により示されている。そして、各周期における平均電圧が、水平方向の破線で示されている。
【００２７】
そして、上記の平均電圧の最小値である最小平均値（MINIMUM AVERAGE）を求める。この最小平均値が最小基準電圧以上であれば、セットアップ時間違反が生じず、半導体チップが正常に動作する。一方、この最小平均値が最小基準電圧を下回ると、セットアップ時間違反が生じ、半導体チップが正常に動作しない。図３には、クロックＣＬＫ１の場合の最小平均値（MINIMUM AVERAGE）とクロックＣＬＫ２の場合の最小平均値（MINIMUM AVERAGE）とがそれぞれ示されている。
【００２８】
また、上記の平均電圧の最大値である最大平均値（MAXIMUM AVERAGE）が最大基準電圧を上回ると、ホールド時間違反が生じ、半導体チップが正常に動作しない。ここで、最小平均値のみにより正常動作を判定してもよいし、最小平均値及び最大平均値の両方により正常動作を判定してもよい。ここで、最小基準電圧及び最大基準電圧は、タイミング検証方法の一手法である静的タイミング解析（ＳＴＡ：Static Timing Analysis）において、パラメータとして設定する遅延値の許容限界から計算することができる。この遅延値は、電圧変動（つまりＩＲドロップ）に応じて変化する成分であり、その許容限界はＳＴＡによるセットアップ時間違反あるいはホールド時間違反の有無から定まる。具体的に、最小基準電圧は、セットアップ時間違反を生じない遅延値の許容限界から計算することができ、最大基準電圧は、ホールド時間違反を生じない遅延値の許容限界から計算することができる。
【００２９】
図１に戻り、次に、正常動作と判定された全ＰＤＮモデルについて、ＰＤＮインピーダンスＺｐｄｎを計算し、周波数プロファイルを重ね書きする（ステップＳＴ４）。インピーダンスの周波数プロファイルは、例えばコンピュータ上でのＳＰＩＣＥを用いたシミュレーション（ＡＣ解析）により、容易に求めることができる。
【００３０】
最後に、重ね書きされた全プロファイルから得られる境界線に基づいて、ターゲットインピーダンスを決定する（ステップＳＴ５）。ステップＳＴ４において重ね書きされたＰＤＮインピーダンスＺｐｄｎの周波数プロファイルの各周波数における最大値を結ぶことにより、正常動作領域と異常動作領域との境界線が得られる。この境界線に基づいて、ターゲットインピーダンスを求めることができる。
【００３１】
図４は、正常動作と判定されたＰＤＮモデルのＰＤＮインピーダンスＺｐｄｎの周波数プロファイルを重ね書きし、正常動作領域と異常動作領域との境界線を描いたグラフである。図４の横軸は周波数、縦軸はＰＤＮインピーダンスＺｐｄｎを示している。
【００３２】
図５は、図４において破線円で囲んだ部分の模式的拡大図である。従って、図５の横軸は周波数、縦軸はＰＤＮインピーダンスＺｐｄｎを示している。図５における破線Ｃ１〜Ｃ６は、例えばチップ容量Ｃｃｈｉｐの値を示しており、破線Ｌ１〜Ｌ７は、例えばパッケージインダクタンスＬｐｋｇの値を示している。ここで、インダクタンスは大きいほどＰＤＮインピーダンスＺｐｄｎも大きくなるため、パッケージインダクタンスＬｐｋｇの値は、Ｌ１が最も大きく、Ｌ７が最も小さい。一方、容量は大きいほどＰＤＮインピーダンスＺｐｄｎが小さくなるため、チップ容量Ｃｃｈｉｐの値は、Ｃ１が最も小さく、Ｃ６が最も大きい。
【００３３】
破線Ｃ１〜Ｃ６と破線Ｌ１〜Ｌ７との交点は取り得るパラメータの組み合わせである。正常動作と判定された箇所は○印、異常動作と判定された箇所は×印が付されている。例えば、チップ容量Ｃｃｈｉｐ＝Ｃ２、パッケージインダクタンスＬｐｋｇ＝Ｌ４の場合、図５に実線で示したように、ＰＤＮインピーダンスＺｐｄｎのピークプロファイルは、破線Ｌ４に沿って座標（Ｃ２、Ｌ４）まで上がり、座標（Ｃ２、Ｌ４）をピークとして、座標（Ｃ２、Ｌ４）から破線Ｃ２に沿って下がったものとなる。その他の場合も同様である。
【００３４】
つまり、図５は、この周波数域でのＰＤＮインピーダンスＺｐｄｎのピーク値が、この２つのパラメータ（チップ容量Ｃｃｈｉｐ、パッケージインダクタンスＬｐｋｇ）から決まることを視覚的に示している。図５から、ステップＳＴ４において重ね書きされたＰＤＮインピーダンスＺｐｄｎの周波数プロファイルの各周波数における最大値を結ぶことにより、正常動作領域と異常動作領域との境界線が得られることが分かる。
【００３５】
図６は、境界線に基づいて決定されたターゲットインピーダンスＺｔの一例を示す図である。図６に示すように、境界線の変化に応じつつ、境界線を超えないようにターゲットインピーダンスＺｔを決定する。図６には、比較例によるターゲットインピーダンスＺｔも併せて示した。
【００３６】
これまでの手法によって決定されたターゲットインピーダンスを用いた場合、半導体チップが正しく動作するか否かについては、保証できないという問題があった。本実施の形態に係るターゲットインピーダンスの決定方法では、半導体チップの正常動作を条件としてターゲットインピーダンスを決定しているため、半導体チップの正常動作を保証することができる。
【００３７】
他方、これまでの手法では、半導体チップが正しく動作する条件がわからないため、正常動作を得るためにターゲットインピーダンスの制約を闇雲に厳しくしていた（すなわち、ターゲットインピーダンスの値を小さく設定していた）。その結果、上述のデカップリング容量の挿入などのインピーダンス低減手法により、設計される半導体装置が大型化してしまうという問題があった。本実施の形態に係るターゲットインピーダンスの決定方法によれば、図６に示すように、ターゲットインピーダンスの制約を緩和することができるため、例えばデカップリング容量を減らすことができ、設計される半導体装置の大型化を抑制することができる。
【実施例】
【００３８】
次に、具体的な実施例について説明する。
設計対象の半導体装置はＴＥＧ（Test Element Group）とした。４５ｎｍプロセスチップを使用し、設計電源電圧は１．０Ｖとした。ＴＥＧのパッケージは、４層構造のパッケージ基板を備えたＦＢＧＡ（Fine pitch Ball Grid Array）とした。このＴＥＧパッケージが実装されるマザーボードは、４層構造のプリント配線基板とした。
【００３９】
まず、各機能ブロック（マクロ）の動作周波数と消費電力とから電流波形を計算した。図７は、電流波形のフーリエ変換結果を示すグラフである。図７の横軸は周波数、縦軸は大きさを示している。図７に示すように、複数の周波数が含まれていることが確認された。
【００４０】
次に、実現可能なレイアウトパタンを列挙した。本実施例では、図２に示したＰＤＮモデルにおけるチップ容量Ｃｃｈｉｐに寄与するオンチップデカップル容量の個数とパッケージインダクタンスＬｐｋｇに寄与するボンディングワイヤの本数とを変化させた。コンピュータ上で特性評価プログラムを用いることにより、列挙したレイアウトパタンからＰＤＮモデルにおけるパラメータ（チップ容量Ｃｃｈｉｐ、パッケージインダクタンスＬｐｋｇ）の全組み合わせを抽出した。
【００４１】
図８は、実施例でのパラメータ（チップ容量Ｃｃｈｉｐ、パッケージインダクタンスＬｐｋｇ）の全組み合わせの一覧表である。チップ容量Ｃｃｈｉｐは、Ｃ１１〜Ｃ１７までの７通り、パッケージインダクタンスＬｐｋｇはＬ１１〜Ｌ１６の６通りとし、組み合わせは７×６＝４２通りとした。チップ容量Ｃｃｈｉｐは、２０〜４０ｎＦの範囲で、パッケージインダクタンスＬｐｋｇは１〜５ｎＨの範囲で変化させた。
【００４２】
次に、抽出したパラメータ（チップ容量Ｃｃｈｉｐ、チップ容量Ｃｃｈｉｐ）の全組み合わせについて、図２に示したＰＤＮモデルを用いて、ＳＰＩＣＥによるシミュレーションを行い、半導体チップでの動的ＩＲドロップを求めた。そして、半導体チップが正常動作するか否かを判定した。図８の一覧表に、正常動作を○、異常動作を×として、その結果を示した。
【００４３】
次に、正常動作と判定された全ＰＤＮモデルについて、ＰＤＮインピーダンスＺｐｄｎを計算し、周波数プロファイルを重ね書きした。インピーダンスの周波数プロファイルは、ＳＰＩＣＥのＡＣ解析により求めた。そして、重ね書きされたＰＤＮインピーダンスＺｐｄｎの周波数プロファイルの各周波数における最大値を結ぶことにより、正常動作領域と異常動作領域との境界線が得られた。
【００４４】
図４は、正常動作と判定されたＰＤＮモデルのＰＤＮインピーダンスＺｐｄｎの周波数プロファイルを重ね書きし、正常動作領域と異常動作領域との境界線を描いたグラフである。図４の横軸は周波数、縦軸はＰＤＮインピーダンスＺｐｄｎを示している。
【００４５】
次に、境界線の変化に応じつつ、境界線を超えないようにターゲットインピーダンスＺｔを決定する。図６は、本実施例において、境界線に基づいて決定されたターゲットインピーダンスＺｔを示す図である。図６には、非特許文献１、２に開示された比較例に係るターゲットインピーダンスＺｔ（＝設計電源電圧×許容リップル率／電流）も併せて示した。ここで、許容リップル率は１０％である。
【００４６】
これまでの手法によって決定されたターゲットインピーダンスを用いた場合、半導体チップが正しく動作するか否かについては、保証できないという問題があった。本実施例に係るターゲットインピーダンスの決定方法では、半導体チップの正常動作を条件としてターゲットインピーダンスを決定したため、半導体チップの正常動作を保証することができた。
【００４７】
さらに、これまでの手法では、半導体チップが正しく動作する条件がわからないため、正常動作を得るためにターゲットインピーダンスの制約を闇雲に厳しくしていた（すなわち、ターゲットインピーダンスの値を小さく設定していた）。その結果、上述のデカップリング容量の挿入などのインピーダンス低減手法により、設計される半導体装置が大型化してしまうという問題があった。
【００４８】
本実施例に係るターゲットインピーダンスの決定方法によれば、図６に示すように、ターゲットインピーダンスの制約を緩和することができるため、例えばオンチップデカップリング容量の個数やボンディングワイヤの本数を減らすことができ、設計される半導体装置の大型化を抑制することができる。具体的には、本実施例では、ターゲットインピーダンスを用いない場合に比べ、パッケージサイズを２１．５％、チップサイズを１６．４％削減することができた。なお、比較例に係るターゲットインピーダンスＺｔは制約が厳しすぎるため、これを満足するレイアウトパタンを作成することはできなかった。
【００４９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
また、パラメータとして、容量、インダクタンンスを用いた例を説明したが、容量、抵抗もしくは、インダクタンス、抵抗を用いてもターゲットインピーダンスを同様の方法で作成することは可能である。
なお、上記のように、ボードについてのパラメータは固定しておき、チップ・パッケージの設計を最適化するためのターゲットインピーダンスを決定する。その後、上記の実施の形態と同様に、図２に示したボードについての２つのパラメータ（容量Ｃｃａｐ及び第１ボードインダクタンスＬｐｗｂ１又は第２ボードインダクタンスＬｐｗｂ２）を変化させることにより、ボードの設計を最適化するためのターゲットインピーダンスを別途決定するのが好ましい。
【符号の説明】
【００５０】
Ｃｃａｐ  容量
Ｃｃｈｉｐ  チップ容量
Ｉ（ｔ）  電流源
Ｌｃａｐ  容量インダクタンス
Ｌｐｋｇ  パッケージインダクタンス
Ｌｐｗｂ１  ボードインダクタンス
Ｌｐｗｂ２  ボードインダクタンス
Ｒｃａｐ  容量抵抗
Ｒｃｈｉｐ  チップ抵抗
Ｒｐｋｇ  パッケージ抵抗
Ｒｐｗｂ１  第１ボード抵抗
Ｒｐｗｂ２  第２ボード抵抗
Ｖｄｃ  直流電源
ＶＤＤ  電源電圧
ＶＤＤ０  設計電源電圧
Ｚｐｄｎ  ＰＤＮインピーダンス
Ｚｔ  ターゲットインピーダンス
【図１】
2014074974.tif 000003
【図２】
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【図３】
2014074974.tif 000005
【図４】
2014074974.tif 000006
【図５】
2014074974.tif 000007
【図６】
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【図７】
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【図８】
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