(57)【要約】      （修正有）【課題】オンチップおよびオフチップの両方に対応可能な劣化検知回路を提供する。【解決手段】入力信号６に応じた処理を行って出力信号７を出力する回路２に対して、回路２の経時的な劣化を検出する劣化検出装置１１であって、回路２の出力信号７が入力されるとともに、回路２の使用開始初期の出力信号に対する現在の出力信号の遅延を検出する遅延検出手段２１と、遅延検出手段２１で検出された遅延が、予め設定された遅延を超えた場合に、回路２が劣化したと判定する劣化判定手段２２と、を備えた回路の劣化検出装置１１。【選択図】図１
2014077697.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に応じた処理を行って出力信号を出力する回路に対して、前記回路の経時的な劣化を検出する劣化検出装置であって、
前記回路の出力信号が入力されるとともに、前記回路の使用開始初期の出力信号に対する現在の出力信号の遅延を検出する遅延検出手段と、
前記遅延検出手段で検出された遅延が、予め設定された遅延時間を超えた場合に、前記回路が劣化したと判定する劣化判定手段と、
を備えたことを特徴とする検査装置。
【請求項２】
前記予め設定された遅延時間を変更する手段、
を備えたことを特徴とする請求項１に記載の検査装置。
【請求項３】
入力信号に応じた処理を行って出力信号を出力する回路に対して、前記回路の出力信号の入力に基づいて、前記回路の使用開始初期の出力信号に対する現在の出力信号の遅延を検出する工程と、
前記遅延検出手段で検出された遅延が、予め設定された遅延時間を超えた場合に、前記回路が劣化したと判定する工程と、
を実行することを特徴とする検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路の劣化を検査する検査装置および検査方法に関する。
【背景技術】
【０００２】
トランジスタ等の半導体素子を使用した電気回路では、ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）の微細化に伴い、ＮＢＴＩ（Negative bias Temperature Instability）やＨＣ（Hot Carrier）等のトランジスタの特性劣化が問題となってきている。ＮＢＴＩはＰＭＯＳトランジスタの閾値の増加を引き起こし、ＨＣはＮＭＯＳトランジスタの閾値を増加させる。これらのトランジスタの劣化は、ゲート素子のスイッチング特性に影響を与えるので、回路の伝搬遅延速度の増加となって劣化現象が現れる。
そして、劣化が進行して遅延時間が大きくなると、回路やシステムのクロックを超えた遅延時間となり、最終的には機能を維持できなくなり、故障やシステムダウンに陥ってしまう（非特許文献１参照）。
【０００３】
このような劣化の検知に関連する技術として、下記の特許文献１、２および非特許文献２〜５が知られている。
特許文献１（特開平９−１２７１８６号公報）には、劣化測定対象のLSIの内部に、リング発振器を作成して、初期発振周波数とLSI使用中の発振周波数とを比較して対象LSIの劣化を検知する技術が記載されている。また、特許文献１には、劣化測定対象のLSIを発振器の構成に変換して、初期発振周波数とLSI使用中の発振周波数とを比較して対象LSIの劣化を検知する技術も記載されている。
【０００４】
特許文献２（国際公開２０１１／１１５０３８号公報）には、LSIの劣化を回路の伝搬遅延として観測する技術が記載されている。具体的には、LSIの使用中（運用中）に、定期的に遅延時間を観測し、遅延時間が増加することを検知して、LSIの故障もしくはシステムダウンに到る前に警告を発して突然の故障やシステムダウンを防止する技術が記載されている。
【０００５】
非特許文献２には、フリップフロップ回路（FF）を多重化（２重化、３重化）して、データ信号のノイズ対策を行う技術が記載されている。なお、非特許文献２には、故障を検出する方法に関する記載はない。
非特許文献３，４には、フリップフロップ回路（FF）を２つ使って、一方のFFのクロック信号もしくはデータ信号を遅延させて、データ信号の遅延時間増加（遅延故障）を検出する技術が記載されている。なお、非特許文献３，４に記載の技術では、回路構成は、非特許文献２と同一であり、目的が異なるだけである。
【０００６】
非特許文献５には、非特許文献３，４と同様の回路構成により、遅延時間の増加を検出して、LSIの劣化検知（遅延時間の増加検出）を行う技術が記載されている。非特許文献５では、劣化の検出精度や回路量等の評価がされており、非特許文献３，４の技術を劣化の検出に応用した技術が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平９−１２７１８６号公報
【特許文献２】国際公開２０１１／１１５０３８号公報
【非特許文献】
【０００８】
【非特許文献１】W.wang,他６名，“The Impact of NBTI Effect on Combinational Circuit : Modeling, Simulation, and Analysis”，IEEE Transactions on VLSI Systems , vol.18, no.2, pp.173-183,2010
【非特許文献２】M.Nicolaidis, “Time Redundancy Based Soft-Error Tolerance to Rescue Nanometer Technologies”，Proc. 17th IEEE VLSI symposium, pp.89-94, 1999
【非特許文献３】D.Ernst,他１０名，“Razor: a low-power pipeline based on circuit-level timing speculation”，Proceedings of 36th Annual IEEE/ACM International Symposium on Microarchitecture 2003 (MICRO-36), pp.7-18, 2003
【非特許文献４】T.Sato,他１名，“A Simple Flip-Flop Circuit for Typical-Case Designs for DFM”，Proceedings of the 8th International Symposium on Quality Electronic Design (ISQED‘07), pp.539-544, 2007
【非特許文献５】M.Agarwal,他８名，“Optimized Circuit Failure Prediction for Aging: Practically and Promise”，Proc. Intl. Test Conf., paper 26.1, 2008
【発明の概要】
【発明が解決しようとする課題】
【０００９】
(従来技術の問題点)
特許文献１に記載の構成において、リング発振器を使用した場合は、発振器自体の劣化検知となり、劣化測定対象のLSIの劣化検知とならない問題がある。また、劣化測定対象LSIを発振器の構成に変換した場合は、オフラインでの検知（実際の運用を一旦停止した状態またはLSIのアイドル動作中での検知）を行う必要がある。すなわち、実際の運用中に劣化の検知を行うことができず、LSIの運用中に、一旦LSIの運用を停止して劣化の検知を行い、LSIの運用を再開する必要があり、全体の処理能力が低下する問題がある。また、特許文献１に記載の構成では、いずれの場合でも、劣化測定対象のLSIの内部に検知回路を構成する必要があり、いわゆるオンチップ型の回路に構成が限定されるという問題がある。
特許文献２に記載の構成でも、遅延測定の対象パスの遅延を測定するには、LSIの運用中に、オフラインにして、テスト入力を入力したり可変クロック信号を使用して遅延時間の測定を行う必要がある問題がある。また、そのための回路をLSIの内部に組み込む必要があるという問題もある。
【００１０】
非特許文献２〜５に記載の技術では、FFの多重化を行っているため、回路の規模が大きくなると共に、対象のLSIの内部に遅延検出回路を組み込む必要があり、全体の回路規模が大きくなる問題がある。さらに、検出できる遅延はクロック信号もしくはデータ信号の遅延量に依存するため、劣化検知の範囲が固定されてしまう問題がある。
【００１１】
本発明は、オンチップおよびオフチップの両方に対応可能な劣化検知回路を提供することを第１の技術的課題とする。
また、本発明は、オンラインで劣化の検知が可能な劣化検知回路を提供することを第２の技術的課題とする。
さらに、本発明は、劣化の検知範囲を変更可能な劣化検知回路を提供することを第３の技術的課題とする。
【課題を解決するための手段】
【００１２】
前記技術的課題を解決するために、請求項１に記載の発明の検査装置は、
入力信号に応じた処理を行って出力信号を出力する回路に対して、前記回路の経時的な劣化を検出する劣化検出装置であって、
前記回路の出力信号が入力されるとともに、前記回路の使用開始初期の出力信号に対する現在の出力信号の遅延を検出する遅延検出手段と、
前記遅延検出手段で検出された遅延が、予め設定された遅延時間を超えた場合に、前記回路が劣化したと判定する劣化判定手段と、
を備えたことを特徴とする。
【００１３】
請求項２に記載の発明は、請求項１に記載の検査装置において、
前記予め設定された遅延時間を変更する手段、
を備えたことを特徴とする。
【００１４】
前記技術的課題を解決するために、請求項３に記載の発明の検査方法は、
入力信号に応じた処理を行って出力信号を出力する回路に対して、前記回路の出力信号の入力に基づいて、前記回路の使用開始初期の出力信号に対する現在の出力信号の遅延を検出する工程と、
前記遅延検出手段で検出された遅延が、予め設定された遅延時間を超えた場合に、前記回路が劣化したと判定する工程と、
を実行することを特徴とする。
【発明の効果】
【００１５】
請求項１、３に記載の発明によれば、回路から出力された出力信号に基づいて判定を行っているため、オンチップおよびオフチップの両方に対応できる。
また、請求項１、３に記載の発明によれば、回路から出力された出力信号に基づいているため、オンラインで劣化の検知ができる。
請求項２に記載の発明によれば、予め設定された遅延時間を変更することで、劣化の検知範囲を変更できる。
【図面の簡単な説明】
【００１６】
【図１】図１は本発明の実施例１のオンチップ型の劣化検出器を含む回路の全体構成の説明図である。
【図２】図２は実施例１のLSIにおける入力信号と出力信号の一例の説明図であり、横軸に時間を取り、上から順にシステムクロック（System clock）、入力信号（in）、初期状態の出力信号（out1）、劣化が少ない状態の出力信号（out2）、劣化が進んだ状態の出力信号（out3）、故障状態まで劣化が進んだ場合の出力信号（out4）、を示したグラフである。
【図３】図３は実施例１の劣化検出器を構成する遅延検出回路と劣化警告回路との説明図である。
【図４】図４は実施例１の遅延検出回路の動作の一例の説明図であり、横軸に時間を取り、上から順に、システムクロック（System clock）、比較信号（cs）、入力信号（in）、出力信号（初期状態）（out1）、出力信号（劣化が進んだ状態）（out2）、出力信号（劣化がさらに進んだ状態）（out3）、遅延検出信号（初期状態）（IC1）、遅延検出信号（劣化が進んだ状態）（IC2）、遅延検出信号（劣化がさらに進んだ状態）（IC3）、を示したグラフである。
【図５】図５は実施例１の劣化警告回路の動作の一例の説明図であり、横軸に時間を取り、上から順に、リセット信号、遅延検出回路からの出力（DD）、論理和ゲートからの出力（S1）、T-FFからの出力（S2）、否定ゲートからの出力（S3）、警告出力信号（WS）、を示したグラフである。
【図６】図６は実施例１の劣化検知器とは別の形態の説明図であり、オンチップ型の劣化検知システムの説明図である。
【図７】図７は実施例１の劣化検知器とは別の形態の説明図であり、複数のLSIが劣化検知器に対して直列に接続された構成における劣化検知システムの説明図である。
【図８】図８は実施例１の劣化検知器とは別の形態の説明図であり、複数のLSIが劣化検知器に対して並列に接続された構成における劣化検知システムの説明図である。
【発明を実施するための形態】
【００１７】
次に図面を参照しながら、本発明の実施の形態の具体例である実施例を説明するが、本発明は以下の実施例に限定されるものではない。
なお、以下の図面を使用した説明において、理解の容易のために説明に必要な構成要素以外の図示は適宜省略されている。
【実施例１】
【００１８】
図１は本発明の実施例１のオンチップ型の劣化検出器を含む回路の全体構成の説明図である。
図２は実施例１のLSIにおける入力信号と出力信号の一例の説明図であり、横軸に時間を取り、上から順にシステムクロック（System clock）、入力信号(in)、初期状態の出力信号(out1)、劣化が少ない状態の出力信号(out2)、劣化が進んだ状態の出力信号(out3)、故障状態まで劣化が進んだ場合の出力信号(out4)、を示したグラフである。
図１において、実施例１の情報処理装置１は、劣化の検査対象回路の一例としてのLSI２を有する。LSI２は、入力信号（in）に対して、予め設定された処理を行って、処理結果を出力信号（out）として出力する。
【００１９】
図２において、実施例１では、LSI２に対する入力信号（in）は、図示しないシステムクロックの発振器から発振されるクロック信号（システムクロック）に同期して入力されるように設定されている。なお、図２に示すように、システムクロックは、予め設定された周期で信号が出力される。
図２において、LSI２が劣化していない初期状態では、図２のout1に示すように、入力信号（in）に対して、データ処理に必要な時間が経過した後に、出力信号（out1）が出力される。LSI２の劣化が進んで、LSI２の内部の回路の伝搬遅延速度が増加すると、初期状態（out1）に比べて、出力信号（out2〜out4）の出力されるまでの時間が長くなる（遅延する）。
【００２０】
図３は実施例１の劣化検出器を構成する遅延検出回路と劣化警告回路との説明図である。
図１、図３において、LSI２の出力信号（out）は、本発明の劣化の検査装置の一例としての劣化検知器１１に入力される。図１において、実施例１の劣化検知器１１は、劣化検知回路１２と、告知部材の一例としての警告表示器１３とを有する。実施例１の警告表示器１３は、LSI２の劣化を告知する画像を表示するディスプレイにより構成されているが、これに限定されず、例えば、警報音を発するブザーや警告ランプ等の任意の告知部材により構成可能である。
図１、図３において、実施例１の劣化検知回路１２は、遅延検出手段の一例としての遅延検出回路２１と、劣化判定手段の一例としての劣化警告回路２２とを有する。
【００２１】
図４は実施例１の遅延検出回路２１の動作の一例の説明図であり、横軸に時間を取り、上から順に、システムクロック（System clock）、比較信号（CS）、入力信号（in）、出力信号（初期状態）（out1）、出力信号（劣化が進んだ状態）（out2）、出力信号（劣化がさらに進んだ状態）（out3）、遅延検出信号（初期状態）（IC1）、遅延検出信号（劣化が進んだ状態）（IC2）、遅延検出信号（劣化がさらに進んだ状態）（IC3）、を取ったグラフである。
図３において、実施例１の遅延検出回路２１は、検出回路本体３１と、比較信号の発振器３２とを有する。比較信号の発生器３２は、検出回路本体３１に対して比較信号を出力する。
実施例１の検出回路本体３１は、いわゆるデュアルエッジトリガフリップフロップ（DET-FF）を利用している。図３、図４において、DET-FF３１は、データ入力（D）として、LSI２からの出力信号（out）が入力され、比較信号（C）として比較信号の発生器３２からの比較用のクロック信号（CS）が入力される。そして、DET-FF３１は、クロック信号（CS）の１周期内の２個のエッジ（パルス信号の立ち上がりと立ち下がり）を使って、フリップフロップの入力信号をサンプリングする。
【００２２】
実施例１のDET-FF３１では、LSI２の劣化が少ない場合は、クロック信号（CS）のエッジの立ち上がりと立ち下がりの間隔を適切に設定することで、図４のLSI２からの出力信号（out１）に示すように、２個のエッジでの出力信号（out１）の値が、一致する。この場合、不一致出力（IC1）としては、一致（「０」）を出力する。
そして、劣化が進むと、図４の２つ目の出力信号（out2）に示すように、初期状態の出力信号（out1）よりも遅延している場合には、エッジの立ち上がりと立ち下がりで、値が不一致となる。このとき、DET-FF３１は、不一致出力（IC2）として、不一致（「１」）を出力する。
そして、さらに劣化が進んで、遅延が大きくなりすぎると、図４の３つ目の出力信号（out3）に示すように、エッジの立ち上がりと立ち下がりで再び値が一致する。したがって、このとき、DET-FF３１は、不一致出力（IC2）として、一致（「０」）を出力する。
【００２３】
したがって、実施例１では、クロック信号（CS）のエッジの立ち上がり時刻（t1）は、システムクロックの立ち上がり時刻（t0）に対して、遅延が少ない初期状態における最大の遅延時間（t01）よりも大きな値に設定されている。すなわち、t0＋t01＜t1に設定されている。また、クロック信号（CS）のエッジの立ち下がり時刻（t2）は、立ち上がり時刻（t1）よりも遅く、システムクロックの周期（T）よりも早い時期であれば良いが、劣化警告回路２２や警告表示器１３での処理時間やマージン（余裕）を含めた早い時期にすることが好適である。したがって、t1＜t2＜Tに設定されている。
図１、図３において、実施例１では、遅延検出回路２１の検出結果（DD）として、不一致信号（IC）が出力される。
なお、DET-FFの基本的な内容に関しては、例えば、特開２０１２−１６５２０９号公報等に記載されており、従来公知であるため、これ以上の詳細な説明は省略する。
【００２４】
図１、図３において、劣化警告回路２２は、遅延検出回路２１の検出結果（DD）が入力される論理和（OR）ゲート４１を有する。論理和ゲート４１の出力（S1）は、Toggle Flip-Flop（T-FF）４２の入力端子（T）に入力される。実施例１のT-FF４２には、リセット信号（R）も入力される。なお、実施例１のリセット信号（R）は、情報処理装置１に電源が投入された時にリセットされる信号、いわゆるパワーオンリセット信号が採用されている。
T-FF４２は、入力（T）が「０」から「１」に変化すると、出力端子（Q）からの出力信号（S2）が反転する（「０」→「１」または「１」→「０」になる）従来公知のフリップフロップの一種である。
【００２５】
T-FF４２の出力端子（Q）から出力された信号（S2）は、論理積（AND）ゲート４３の第１の入力端子に入力される。また、T-FF４２の出力端子（Q）から出力された信号（S2）は、論理和ゲート４１の第２の入力端子にも入力される。すなわち、論理和ゲート４１は、遅延検出回路２１の検出結果（DD）とT-FF４２から出力された信号（S2）の論理和（OR）を出力する。
論理積ゲート４３の第２の入力端子には、遅延検出回路２１の検出結果（DD）が否定（NOT）ゲート４４を通過した信号（S3）が入力される。
論理積ゲート４３は、T-FF４２から出力された信号（S2）と、否定ゲート４４から出力された信号（S3）との論理積（AND）を、警告出力信号（WS）として出力する。
【００２６】
図５は実施例１の劣化警告回路の動作の一例の説明図であり、横軸に時間を取り、上から順に、リセット信号、遅延検出回路からの出力（DD）、論理和ゲートからの出力（S1）、T-FFからの出力（S2）、否定ゲートからの出力（S3）、警告出力信号（WS）、を示したグラフである。
図５において、実施例１の劣化警告回路２２では、電源投入時にパワーオンリセット信号が入力され、出力（S2）が「０」に初期化され、警告出力信号（WS）は「０」となっている。そして、LSI２の劣化が少ない初期状態では、遅延検出回路２１からの出力（DD）は、「０」であるため、信号（S3）は「１」となる。このとき、信号（S1）は「０」のままであり、信号（S2）も「０」のままとなる。
【００２７】
LSI２の劣化が進み、図４のout2の状態となると、遅延検出回路21からの出力（DD）が「１」となる。これに伴って、信号（S1）が「１」となり、信号（S2）も「１」となる。しかしながら、否定ゲート４４からの出力（S3）が「０」となる。したがって、論理積ゲート４３からの出力（WS）は、「０」のままで保持される。
LSI２の劣化がさらに進み、図４のout3の状態となると、遅延検出回路21からの出力（DD）が「１」から「０」となる。このとき、信号（S2）が「１」であるため、信号（S1）も「１」のままとなる。一方、否定ゲート４４からの出力（S3）は「０」から「１」となる。したがって、論理積ゲート４３からの出力（WS）は、「１」となる。
【００２８】
したがって、実施例１の劣化警告回路２２では、LSI２の劣化が無い状態（out1の状態）や劣化が少ない状態（out2の状態）では、警告出力信号（WS）が「０」であるが、LSI２の劣化がout3の状態まで進むと、警告出力信号（WS）が「１」となる。
そして、図１において、実施例１の警告表示器１３は、劣化検知回路１２からの警告出力信号（WS）が「１」になると、LSI２が劣化した（遅延のマージンが減少した）ものと警告を表示する。
【００２９】
（実施例１の作用）
前記構成を備えた実施例１の情報処理装置１の劣化検知器１１では、LSI２の出力信号（out）が、経時的にLSI２の劣化に伴って遅延していくことに基づいて、劣化の検知および警告を行っている。すなわち、実施例１では、LSI２における通常の処理中（運用中）に、出力されてくる出力信号（out）を使用して、遅延を測定している。LSI２の処理では、短時間で可能な処理や、時間がかかる処理が混在しているが、実施例１では、処理の時間に関わらず、出力（out）の遅延が、図4のout3に示す状態のように、許容される遅延（t2）を超えると、LSI２の劣化と判定する。短時間で可能な処理では遅延が少ないため、そのままLSI２を継続して使用しても問題はないが、時間がかかる処理が行われた場合や短時間で可能な処理でも遅延が許容される遅延（t2）を超えるほど劣化した場合に、LSI２の劣化が判定される。
【００３０】
したがって、実施例１の劣化検知器１１では、情報処理装置１の運用中に、特別な劣化検知用の信号を入力しなくても、劣化の検知が可能になっている。すなわち、オンラインで劣化の検知が可能になっている。したがって、オフライン状態やアイドル状態でしか劣化の検知ができない従来の構成に比べて、実施例1の劣化検知器１１では、運用中に早期且つ的確に劣化の検知を行うことができる。
【００３１】
図６は実施例１の劣化検知器とは別の形態の説明図であり、オンチップ型の劣化検知システムの説明図である。
また、実施例１の劣化検知器１１では、LSI２の出力の信号（out）が得られれば劣化の検知が可能である。したがって、実施例１の劣化検知器１１のように、LSI２の外部に接続する形（オフチップ型）でも実現が可能であるし（図１の形態）、図６に示すように、LSI２の内部に劣化検知回路１２を組み込む形（オンチップ型）を採用することも可能である。よって、実施例１の劣化検知器１１は、オンチップおよびオフチップの両方に対応可能である。
【００３２】
さらに、実施例１の劣化検知器１１では、比較信号（CS）のエッジの立ち上がり時刻（t1）と立ち下がり時刻（t2）を調整することで、劣化の検知範囲を変更することができる。すなわち、立ち上がり時刻（t1）を短くする（時刻t0に近づける）ことで、劣化が進んだ状態（out2の状態）になったと判定される時期が早くなり、立ち下がり時刻（t2）を短くする（時刻t0に近づける）ことで、劣化の警告を出す状態（out3の状態）となったと判定される時期が早くなる。したがって、システムによっては、元々の遅延のマージンが少なく、より早期に劣化の警告を出したい場合には、例えば、立ち下がり時刻（t2）を短くすることが可能である。逆に、遅延があまりシビアではなく、できるだけ長い期間LSI２を使用したい等で、劣化の警告時期を遅くしたい場合には、立ち下がり時刻（t2）を長くするも可能である。具体的には、実施例１の劣化検知装置１１では、比較信号発生器３２を制御して、劣化の判定のために使用される遅延（予め設定された遅延時間）の一例としての時刻（t1，t2）を制御することで、劣化の検知範囲を変更することが可能である。よって、比較信号の発生器３２の時刻（t1，t2）を変更するための手段を設けておき、ユーザの入力等に応じて変更可能とすることで、劣化の検知範囲を任意に変更することが可能になる。
【００３３】
図７は実施例１の劣化検知器とは別の形態の説明図であり、複数のLSIが劣化検知器に対して直列に接続された構成における劣化検知システムの説明図である。
図７において、第１LSI２−１、第２LSI２−２、…、第ｎLSI２−ｎが直列に接続され、各LSIの出力が次のLSIの入力として使用されるシステムにおいて、劣化の検知を行いたい位置に、劣化検知器１１を直列に接続して、出力信号を入力することで、劣化の検知を行うことができる。このとき、入力（in）から劣化検知器１１までのLSI２−１〜２−ｎの全体としての遅延に基づいて、劣化検知器１１は劣化の検知を行う。したがって、LSI２−１〜２−ｎのいずれか１つまたは複数が著しく劣化したり故障したりして、遅延時間が大きくなった場合でも、各LSIが少しずつ劣化して全体の遅延時間が大きくなった場合でも、劣化検知器１１は劣化の検知を行うことができる。
【００３４】
図８は実施例１の劣化検知器とは別の形態の説明図であり、複数のLSIが劣化検知器に対して並列に接続された構成における劣化検知システムの説明図である。
図８において、第１LSI２−１、第２LSI２−２、…、第ｎLSI２−ｎが個別に配置されたシステムでは、各LSIからの出力を、論理積ゲート５１に入力して、論理積ゲート５１の出力を劣化検知器１１に入力する劣化検知システムとすることが可能である。この劣化検知システムでは、各LSIから出力された信号（out）の中で、最も遅延が大きい信号（out）が論理積ゲート５１から出力される。したがって、最も遅延が大きい信号（out）に基づいて、１つの劣化検知器１１で、最も劣化の進んだLSIの判定が行われる。したがって、１つの劣化検知器１１で、複数のLSIの劣化の検知を行うことも可能である。また、LSI毎に個別に劣化検知器１１を設ける場合に比べて、複数のLSIの劣化の検知を１つの劣化検知器１１で行う場合、全体の処理の負荷（オーバーヘッド）を減らすことも可能である。
【００３５】
なお、実施例１では、LSIから出力される信号が、劣化に伴って「０」から「１」となる構成を例示したが、劣化に伴って「１」から「０」となる構成の場合、図８に示す構成において、論理積に替えて論理和（OR）を使用することで、一番遅い（最も遅延が大きい）「１」から「０」の変化を検出可能である。
なお、図８に示す構成において、LSIから出力される信号に、劣化に伴って「０」から「１」となるものと、「１」から「０」になるものが混在している場合がある。この場合、「０」から「１」になるLSIの劣化検知器と、「１」から「０」になるLSIの劣化検知器と、を個別に設けることで対応可能である。また、他の方法として、例えば、「１」から「０」になる信号を反転（NOTゲート）させてから１つの劣化検知器に入力する方法も可能である。
【００３６】
（変更例）
以上、本発明の実施例を詳述したが、本発明は、前記実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内で、種々の変更を行うことが可能である。本発明の変更例（Ｈ01）〜（Ｈ07）を下記に例示する。
（Ｈ01）前記実施例において、out2からout3の状態になった場合に、劣化の警告を行う構成としたが、これに限定されず、例えば、out1からout2の状態になった場合に、劣化の警告を行う構成とすることも可能である。
【００３７】
（Ｈ02）前記実施例において、遅延検出回路２１および劣化警告回路２２を、フリップフロップや論理回路を組み合わせた回路で構成したものを例示したが、これに限定されず、CPUやメモリ等を有するマイクロコンピュータやその他のデジタル回路等で構成することも可能である。例えば、遅延検出回路２１として使用したDET-FFに替えて、非特許文献３に記載のRazor FFや、非特許文献４に記載のカナリアFFを採用することも可能である。
（Ｈ03）前記実施例において、劣化警告回路２２において、T-FFをリセットする信号としてパワーオンリセット信号を利用したがこれに限定されず、例えば、ユーザーが特定の期間の遅延時間の推移を観測したい等の場合、ユーザーの入力に応じてリセット信号を入力するように構成することも可能である。
【００３８】
（Ｈ04）前記実施例において、情報処理装置１としては、パーソナルコンピュータやワークステーション等の処理装置に限定されず、電気回路で情報処理が行われる任意の情報処理装置に適用可能である、例えば、各種電化製品や製造装置、生産機械や運輸機械、検査機械等、任意の構成に適用可能である。
（Ｈ05）前記実施例において、劣化の検知対象の回路の一例としてＬＳＩを例示したがこれに限定されず、ＩＣ等の集積規模の小さな任意の回路等、任意の電気回路に適用可能である。
【００３９】
（Ｈ06）前記実施例において、LSIから出力された信号に基づいて、劣化の検知を行う構成を例示したが、これに限定されない。例えば、LSI（チップ）の内部の複数の出力信号線に対して、図８の構成を適用することも可能である。また、LSIから複数の信号が出力されている構成において、図８に記載の構成を適用することも可能である。
（Ｈ07）前記実施例において、システムクロックやクロック信号は、個別に発生器を使用する構成に限定されず、１つの発生器で発生したクロック信号を分周して使用する構成とすることも可能である。
【符号の説明】
【００４０】
２…回路、
１１…劣化検出装置、
２１…遅延検出手段、
２２…劣化判定手段。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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