(57)【要約】【課題】ユーザ環境とテスター環境の試験結果の乖離を低減する。【解決手段】判定部２０は、ＤＵＴ１のパス／フェイルを判定する。電源回路１０は、その特性が変更可能に構成され、ＤＵＴ１に電源信号を供給する。条件設定部４０は、ＤＵＴ１の本試験に先立ってパイロット試験を行い、本試験における試験条件を取得する。条件設定部４０は、以下の処理を実行可能に構成される。  （ａ）電源回路１０の特性を、ＤＵＴ１が実際に使用されるユーザ環境の電源特性に近づけた状態で、ＤＵＴ１の複数のパイロットサンプルそれぞれについて、第１デバイス特性を測定する。  （ｂ）電源回路１０の特性を、本試験が行われるテスター環境の電源特性に近づけた状態で、複数のパイロットサンプルそれぞれについて、所定の第２デバイス特性を測定する。  （ｃ）第１デバイス特性および第２デバイス特性にもとづいて、試験条件を決定する。【選択図】図２
2014074622.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスのパス、フェイルを判定する判定部と、
その特性が変更可能に構成され、前記被試験デバイスに電源信号を供給する電源回路と、
前記被試験デバイスの本試験に先立ってパイロット試験を行い、前記本試験における試験条件を取得する条件取得部と、
を備え、
前記条件取得部は、
（ａ）前記電源回路の特性を、前記被試験デバイスが実際に使用されるユーザ環境の電源特性に近づけた状態で、前記被試験デバイスの複数のパイロットサンプルそれぞれについて、第１デバイス特性を測定するステップと、
（ｂ）前記電源回路の特性を、前記本試験が行われるテスター環境の電源特性に近づけた状態で、前記複数のパイロットサンプルそれぞれについて、所定の第２デバイス特性を測定するステップと、
（ｃ）前記第１デバイス特性および前記第２デバイス特性にもとづいて、試験条件を決定するステップと、
を実行可能に構成されることを特徴とする試験装置。
【請求項２】
前記条件取得部は、ステップ（ｃ）において、
（ｃ−１）前記第１デバイス特性と前記第２デバイス特性の対応関係を求め、
（ｃ−２）前記第１デバイス特性に対して規定されたスペック値に対応する前記第２デバイス特性の値を取得し、この第２デバイス特性の値にもとづいて、前記試験条件を決定することを特徴とする請求項１に記載の試験装置。
【請求項３】
前記第１デバイス特性および前記第２デバイス特性の少なくとも一方は、前記被試験デバイスを定格周波数で動作させたときに、前記被試験デバイスが正常に動作しうる電源信号の下限値であることを特徴とする請求項２に記載の試験装置。
【請求項４】
前記第１デバイス特性および前記第２デバイス特性の少なくとも一方は、前記被試験デバイスに定格の電源信号を供給したときの、前記被試験デバイスの所定の経路の伝搬遅延であることを特徴とする請求項２に記載の試験装置。
【請求項５】
前記第１デバイス特性および前記第２デバイス特性の少なくとも一方は、前記被試験デバイスに定格の電源信号を供給したときに、前記被試験デバイスが正常に動作しうる動作周波数の上限値であることを特徴とする請求項２に記載の試験装置。
【請求項６】
前記第１デバイス特性および前記第２デバイス特性の少なくとも一方は、前記被試験デバイスに定格の電源信号を供給し、かつ前記被試験デバイスを定格周波数で動作させたときに、前記被試験デバイスが正常に動作しうる温度の上限値または下限値であることを特徴とする請求項２に記載の試験装置。
【請求項７】
前記第１デバイス特性および前記第２デバイス特性は、前記被試験デバイスが正常に動作しうる電源信号の下限値であり、
前記スペック値ｘＳＰＥＣは、前記電源信号の定格値にもとづいて定められ、
前記第１デバイス特性を変数ｘとし、前記第２デバイス特性を、関数ｆ（ｘ）を用いてｙ＝ｆ（ｘ）と表すとき、本試験時の前記電源信号の値を、ｙＡＴＥ＝ｆ（ｘＳＰＥＣ）とすることを特徴とする請求項２に記載の試験装置。
【請求項８】
前記第１デバイス特性は、前記被試験デバイスの所定の経路の伝搬遅延であり、
前記第２デバイス特性は、前記被試験デバイスが正常に動作しうる電源信号の下限値であり、
前記スペック値ｘＳＰＥＣは、前記被試験デバイスが正常に動作しうる伝搬遅延の上限値にもとづいて定められ、
前記第１デバイス特性をｘとし、前記第２デバイス特性を関数ｆ（ｘ）を用いてｙ＝ｆ（ｘ）と表すとき、本試験時の前記電源信号の値を、ｙＡＴＥ＝ｆ（ｘＳＰＥＣ）とすることを特徴とする請求項２に記載の試験装置。
【請求項９】
前記第１デバイス特性および前記第２デバイス特性は、前記被試験デバイスが正常に動作しうる動作周波数の上限値であり、
前記スペック値ｘＳＰＥＣは、前記被試験デバイスの定格動作周波数にもとづいて定められ、
前記第１デバイス特性をｘとし、前記第２デバイス特性を関数ｆ（ｘ）を用いてｙ＝ｆ（ｘ）と表すとき、本試験時の前記被試験デバイスの動作周波数を、ｙＡＴＥ＝ｆ（ｘＳＰＥＣ）とすることを特徴とする請求項２に記載の試験装置。
【請求項１０】
前記第１デバイス特性は、前記被試験デバイスが正常に動作しうる電源信号の下限値であり、
前記第２デバイス特性は、前記被試験デバイスが正常に動作しうる動作周波数の上限値であり、
前記スペック値ｘＳＰＥＣは、前記電源信号の定格値にもとづいて定められ、
前記第１デバイス特性をｘとし、前記第２デバイス特性が関数ｆ（ｘ）を用いてｙ＝ｆ（ｘ）と表すとき、本試験時の前記被試験デバイスの動作周波数を、ｙＡＴＥ＝ｆ（ｘＳＰＥＣ）とすることを特徴とする請求項２に記載の試験装置。
【請求項１１】
前記第１デバイス特性は、前記被試験デバイスが正常に動作しうる動作周波数の上限値であり、
前記第２デバイス特性は、前記被試験デバイスが正常に動作しうる電源信号の下限値であり、
前記スペック値は、前記被試験デバイスの定格動作周波数にもとづいて定められ、
前記第１デバイス特性をｘとし、前記第２デバイス特性が関数ｆ（ｘ）を用いてｙ＝ｆ（ｘ）と表すとき、本試験時の前記電源信号の値を、ｙＡＴＥ＝ｆ（ｘＳＰＥＣ）とすることを特徴とする請求項２に記載の試験装置。
【請求項１２】
被試験デバイスを本試験する際の試験条件の取得方法であって、
（ａ）前記被試験デバイスに電源信号を供給する電源回路の特性を、前記被試験デバイスが実際に使用されるユーザ環境の電源特性に近づけた状態で、前記被試験デバイスの複数のパイロットサンプルそれぞれについて、第１デバイス特性を測定するステップと、
（ｂ）前記電源回路の特性を、前記本試験が行われるテスター環境の電源特性に近づけた状態で、前記複数のパイロットサンプルそれぞれについて、所定の第２デバイス特性を測定するステップと、
（ｃ）前記第１デバイス特性および前記第２デバイス特性にもとづいて、試験条件を取得するステップと、
を備えることを特徴とする方法。
【請求項１３】
被試験デバイスを本試験する際の試験条件の取得方法であって、
（ａ）前記被試験デバイスが実際に使用されるユーザ環境において、前記被試験デバイスの複数のパイロットサンプルそれぞれについて、第１デバイス特性を測定するステップと、
（ｂ）前記本試験が行われるテスター環境において、前記複数のパイロットサンプルそれぞれについて、所定の第２デバイス特性を測定するステップと、
（ｃ）前記第１デバイス特性および前記第２デバイス特性にもとづいて、試験条件を取得するステップと、
を備えることを特徴とする方法。
【請求項１４】
ステップ（ｃ）において、
（ｃ−１）前記第１デバイス特性と前記第２デバイス特性の対応関係を求め、
（ｃ−２）前記第１デバイス特性に対して規定されたスペック値に対応する前記第２デバイス特性の値を取得し、この第２デバイス特性の値にもとづいて前記試験条件を決定することを特徴とする請求項１２または１３に記載の方法。
【請求項１５】
被試験デバイスを試験する方法であって、
本試験を実行するステップと、
前記本試験に先立ち、パイロット試験を行うステップと、
を備え、
前記パイロット試験を行うステップは、
（ａ）前記被試験デバイスに電源信号を供給する電源回路の特性を、前記被試験デバイスが実際に使用されるユーザ環境の電源特性に近づけた状態で、前記被試験デバイスの複数のパイロットサンプルそれぞれについて、第１デバイス特性を測定するステップと、
（ｂ）前記電源回路の特性を、前記本試験が行われるテスター環境の電源特性に近づけた状態で、前記複数のパイロットサンプルそれぞれについて、所定の第２デバイス特性を測定するステップと、
（ｃ）前記第１デバイス特性および前記第２デバイス特性にもとづいて、試験条件を設定するステップと、
を備え、
前記本試験を実行するステップは、
（ｄ）前記パイロット試験において設定された試験条件にもとづいて前記被試験デバイスを試験するステップ
を備えることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験デバイスを試験する試験装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）テクノロジーを用いたＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、メモリなどの半導体集積回路（以下、ＤＵＴという）を試験する際、ＤＵＴ内のフリップフロップやラッチは、クロックが供給される動作中は電流が流れ、クロックが停止すると回路が静的な状態となって電流が減少する。したがって、ＤＵＴの動作電流（負荷電流）の合計は、試験の内容などに応じて時々刻々と変動する。こうした動作電流の変動は、アナログ回路、アナデジ混載回路においても生じる。
【０００３】
ＤＵＴに電力を供給する電源回路はたとえばレギュレータを用いて構成され、理想的には負荷電流にかかわらず一定の電力を供給可能である。しかしながら実際の電源回路は、無視できない出力インピーダンスを有し、また電源回路とＤＵＴの間にも無視できないインピーダンス成分が存在するため、負荷変動によって電源電圧が変動してしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２０５８１３号公報
【特許文献２】国際公開第２０１０／０２９７０９Ａ１号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般的に、試験装置に搭載される電源回路と、ＤＵＴが実際に使用される環境、すなわちＤＵＴが搭載されるセットの環境（実機環境あるいはユーザ環境という）で使用される電源回路の電源品質（パワーインテグリティ）が一致することは稀である。したがってユーザ環境と、試験時の環境（テスター環境という）において、ＤＵＴに供給される電源電圧の波形は異なる。したがって、テスター環境における良否（パス／フェイル）判定結果が、ユーザ環境における良否と一致しないという問題が生ずる。これを試験結果の乖離という。
【０００６】
図１（ａ）〜（ｃ）は、試験結果の乖離を説明する図である。図１（ａ）〜（ｃ）はそれぞれ、左図が、電源電圧波形を、右図が、ヒストグラムを示す。ヒストグラムは、横軸が、半導体回路のあるデバイス特性を示す。特性値としては伝搬遅延などが例示される。図１（ａ）はユーザ環境を示す。図１（ｂ）、（ｃ）はそれぞれ、ユーザよりも劣悪なテスター環境と、良好なテスター環境を示す。
【０００７】
図１（ａ）〜（ｃ）のリミット値ＬＭＴは、良否判定のしきい値に対応する。ここではリミット値より左側がパス、右側がフェイルと判定される。図１（ｂ）に示すように、ユーザ環境よりも劣悪なテスター環境では、本来パスと判定すべきＤＵＴをフェイルと判定し、好ましくない歩留まり低下（オーバーキル）を招く。
反対に、図１（ｃ）に示すようにユーザ環境よりも良好なテスター環境では、本来フェイルと判定すべきＤＵＴ、すなわちユーザ環境では正常に動作しえないＤＵＴをパスと誤判定するテストエスケープ（アンダーキル）の問題を生ずる。
【０００８】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、試験結果の乖離を低減可能な試験装置／方法の提供にある。
【課題を解決するための手段】
【０００９】
本発明のある態様は、被試験デバイスを試験する試験装置に関する。試験装置は、被試験デバイスのパス／フェイルを判定する判定部と、その特性が変更可能に構成され、被試験デバイスに電源信号を供給する電源回路と、被試験デバイスの本試験に先立ってパイロット試験を行い、本試験における試験条件を取得する条件取得部と、を備える。条件取得部は、（ａ）電源回路の特性を、被試験デバイスが実際に使用されるユーザ環境の電源特性に近づけた状態で、被試験デバイスの複数のパイロットサンプルそれぞれについて、第１デバイス特性を測定するステップと、（ｂ）電源回路の特性を、本試験が行われるテスター環境の電源特性に近づけた状態で、複数のパイロットサンプルそれぞれについて、所定の第２デバイス特性を測定するステップと、（ｃ）第１デバイス特性および第２デバイス特性にもとづいて、試験条件を決定するステップと、を実行可能に構成される。
【００１０】
この態様によれば、第１特性および第２特性を測定することにより、高精度で試験条件を決定することができ、条件設定部により決定された試験条件を用いて本試験を行うことにより、ユーザ環境とテスター環境の試験結果の乖離を低減できる。
【００１１】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１２】
本発明のある態様によれば、試験結果の乖離を低減できる。
【図面の簡単な説明】
【００１３】
【図１】図１（ａ）〜（ｃ）は、試験結果の乖離を説明する図である。
【図２】実施の形態に係る試験装置の構成を示すブロック図である。
【図３】図３（ａ）は、デジタル回路の構成を示す回路図であり、図３（ｂ）は、その動作を説明するタイムチャートである。
【図４】図４（ａ）は、１００個のサンプルについて、テスター環境下およびユーザ環境下それぞれで測定された伝搬遅延を示す図であり、図４（ｂ）は、テスター環境下の伝搬遅延と、ユーザ環境下の伝搬遅延の相関を示す図である。
【図５】図５（ａ）は、ユーザ環境下の伝搬遅延のヒストグラム（確率密度分布）（ｉ）であり、図５（ｂ）は、テスター環境下の伝搬遅延のヒストグラム（ii）である。
【図６】第１デバイス特性と第２デバイス特性の関係を示す図である。
【図７】図７（ａ）は、複数のパイロットサンプルについて測定した第１特性と第２特性を示す図であり、図７（ｂ）は、１００個のサンプルについて測定された伝搬遅延を示す図である。
【図８】第１の変形例における第１デバイス特性と第２デバイス特性の関係を示す図である。
【図９】第２の変形例における第１デバイス特性と第２デバイス特性の関係を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１５】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００１６】
図２は、実施の形態に係る試験装置２の構成を示すブロック図である。試験装置２は、電源回路１０、判定部２０、条件取得部４０を備える。
【００１７】
ＤＵＴ１は、複数のピンを備え、その中の少なくともひとつが電源電圧ＶＤＤを受けるための電源端子Ｐ１であり、別の少なくともひとつが接地端子Ｐ２である。複数の入出力（Ｉ／Ｏ）端子Ｐ３は、外部からのデータを受け、あるいは外部にデータを出力するために設けられており、試験時においては、試験装置２から出力される試験信号（テストパターン）ＳＴＥＳＴを受け、あるいは試験信号ＳＴＥＳＴに応じたデータを試験装置２に対して出力する。
【００１８】
判定部２０は、ＤＵＴ１に対して、テストパターンＳＴＥＳＴを供給し、それに応答してＤＵＴ１が出力するデータＳＯＵＴを受信し、受信したデータＳＯＵＴを期待値と比較することにより、ＤＵＴ１の良否を判定し、あるいは不良箇所の特定、故障モードの特定を行う。
【００１９】
判定部２０は、パターン発生器２２、タイミング発生器／フォーマットコントローラ２４、ドライバ２６、コンパレータ２８、ラッチ３０、デジタルコンパレータ３２、フェイルメモリ３４を備える。なお、図２には、１チャンネル分の構成のみが示されるが、実際の試験装置のチャンネル数は、数百〜数千のオーダーである。
【００２０】
パターン発生器２２は、ＤＵＴ１に供給すべきテストパターンＳＴＥＳＴを記述するパターン信号ＳＰＴＮと、期待値信号ＳＥＸＰを生成する。タイミング発生器２４はタイミング信号およびストローブ信号ＳＳＴＲＢを生成する。波形整形器２４は、パターン信号のエッジのタイミングを、タイミング信号に応じて調節するとともに、パターン信号の信号形式（ＲＺあるいはＮＲＺ）を制御する。ドライバ２６は、波形整形器２４により整形されたパターン信号を受け、テストパターンＳＴＥＳＴとして出力する。
【００２１】
コンパレータ２８は、ＤＵＴ１からの信号ＳＯＵＴをしきい値電圧ＶＴＨと比較し、信号ＳＯＵＴのレベルを判定する。ラッチ３０は、コンパレータ２８の出力を、ストローブ信号ＳＳＴＲＢのタイミングでラッチする。デジタルコンパレータ３２は、ラッチ３０の出力を、期待値信号ＳＥＸＰと比較する。デジタルコンパレータ３２は、２つの信号が一致したときにパス、不一致のときにフェイルを示すパス／フェイル信号を生成する。フェイルメモリ３４は、デジタルコンパレータ３２から出力されるパス／フェイルの結果を格納する。
【００２２】
なお判定部２０の構成は特に限定されず、その他の構成であってもよい。
【００２３】
電源回路１０は、ＤＵＴ１に対して電源信号を供給する。電源信号は、電圧レベルが安定化された直流電圧（電源電圧ＶＤＤ）、あるいは電流量が安定化された直流電流（電源電流ＩＤＤ）である。
【００２４】
ここまでの構成は、一般的な試験装置と同様である。
【００２５】
上述のように、ユーザ環境とテスター環境において、パワーインテグリティの不一致の問題が起こっており、これにより、試験結果の乖離、具体的には好ましくない歩留まり低下（オーバーキル）や、テストエスケープ（アンダーキル）が発生する。以下、試験結果の乖離の問題を解決するための試験装置２の構成を説明する。
【００２６】
試験結果の乖離の問題を解決するために、本試験と、それに先立つパイロット試験が行われる。本明細書において、本試験とは、量産時において、数千個あるいは数万個のオーダーのＤＵＴ１の良否を判定する試験をいう。
【００２７】
一方、パイロット試験は、ＤＵＴ１の本試験に先立ち、複数のＤＵＴ１のうち、無作為に抽出された数個〜数十個、あるいは数百個のサンプル（パイロットサンプルという）に対して行う試験である。
【００２８】
パイロット試験は、図２の試験装置２によって実行される。そこで、図２の試験装置２を、パイロット試験用テスターとも称する。一方で本試験は、図２の試験装置２と同一個体によって行う必要はなく、図２の試験装置２とは別の複数の試験装置によって行われる。本試験を行う試験装置を、本試験用テスターと称する。
【００２９】
条件取得部４０は、ＤＵＴ１の本試験に先立つパイロット試験により、本試験時に、本試験用テスターに設定すべき試験条件を取得する。条件設定部４０により取得された設定条件を本試験用テスターに設定してＤＵＴ１を試験することにより、試験結果の乖離の問題が解決される。
【００３０】
（原理）
ＤＵＴ１は、デバイス製造時のプロセスばらつき等によってデバイス特性がばらつくことが知られている。たとえばＣＭＯＳテクノロジーで製造された回路は、プロセスばらつきによって、回路内の伝搬遅延がばらつくことが知られている。あるいは、増幅器、ミキサーなどのアナログ回路では、プロセスばらつきによって、利得や歪み特性がばらつく。
【００３１】
このばらつきによって、一部のデバイスは、デバイス特性がリミット値（しきい値）を超えてしまい、正常に動作しなくなり、不良デバイスと判定されることになる。以下では、説明の簡略化と理解の容易化を目的として、伝搬遅延のばらつきに起因するデバイス不良を例に説明する。
【００３２】
図３（ａ）は、デジタル回路の構成を示す回路図であり、図３（ｂ）はその動作を説明するタイムチャートである。組み合わせ回路や順序回路などのデジタル回路は、フリップフロップＦＦと、論理ゲートＬＧの組み合わせである。タイミング上の制約が最も厳しい組み合わせを、クリティカルパスと称する。
【００３３】
あるフリップフロップ（もしくはラッチ）ＦＦ１から出力されたデジタル信号（１，０のビットストリーム）は、いくつかのゲート素子ＬＧを経由して、次のフリップフロップＦＦ２に到達する。フリップフロップＦＦ１、ＦＦ２は、所定の周波数のクロック信号ＣＬＫと同期して、入力信号をラッチする。
【００３４】
図３（ｂ）は、フリップフロップＦＦ１の出力信号Ｄ１、クロックＣＬＫ、フリップフロップＦＦ２の入力信号Ｄ２ＰＡＳＳ、Ｄ２ＦＡＩＬを示す。
フリップフロップＦＦ１の出力信号Ｄ１は、論理ゲートＬＧによる伝搬遅延τを受けてフリップフロップＦＦ２の入力端子に到達するところ、伝搬遅延τは、プロセスばらつきによってデバイスごとにばらつく。デバイスが正常に動作するためには、フリップフロップＦＦ２の入力信号Ｄ２の値が、クロックＣＬＫのエッジよりも、セットアップ時間ＴＳＥＴ以上前に確定していなければならない。これをタイミング条件という。
【００３５】
伝搬遅延τ１が短いデバイスでは、タイミング条件が満たされており、そのデバイスは正常に動作する。伝搬遅延τ２が長いデバイスでは、タイミング違反が発生し、正常に動作しない。
【００３６】
このように、デジタル回路の機能検証試験のパス／フェイルは、その内部の伝搬遅延と関連しており、伝搬遅延がある上限値ＬＭＴより大きいデバイスは、フェイルし、それより小さいデバイスはパスすることが理解される。
【００３７】
本発明者は、特性が異なる第１、第２の電源回路を用意し、それぞれにより複数のＤＵＴ１のサンプルに電源信号を供給したときの、デバイス内部の伝搬遅延を測定した。第１の電源回路は、テスター環境の電源回路（ＡＴＥ  ＰＳ）に相当し、第２の電源回路は、ユーザ環境の電源回路（ＵＳＲ＿ＰＳ）に相当する。
【００３８】
図４（ａ）は、１００個のサンプルについて、テスター環境下およびユーザ環境下それぞれで測定された伝搬遅延を示す図であり、図４（ｂ）は、テスター環境下の伝搬遅延と、ユーザ環境下の伝搬遅延の相関を示す図である。図４（ｂ）に示すように、電源回路の特性が異なっていても、言い換えれば、電源信号の変動波形が異なっていても、テスター環境下の伝搬遅延とユーザ環境下の伝搬遅延の間には、強い相関（相関係数ρ＝０．９９９８８７）がある。なお、かかる認識は当業者の技術常識ではなく、本発明者らがはじめて検討し、認識したものである。
【００３９】
図５（ａ）は、ユーザ環境下の伝搬遅延のヒストグラム（確率密度分布）（ｉ）であり、図５（ｂ）は、テスター環境下の伝搬遅延のヒストグラム（ii）である。ユーザ環境およびテスター環境で測定された伝搬遅延は、平均値μおよび分散σはそれぞれ異なっているが、２つの伝搬遅延が強い相関を有していることから、ヒストグラムの形状は互いに相似となる。
【００４０】
ユーザ環境において伝搬遅延が上限値ＬＭＴであるデバイスＸに着目する。テスター環境において測定されたこのデバイスＸの伝搬遅延をＬＭＴ’とすると、テスター環境において測定された伝搬遅延がＬＭＴ’よりも大きな複数のデバイスは、ユーザ環境において測定された伝搬遅延が上限値ＬＭＴよりも大きな複数のデバイスに対応し、相関が強ければ、それらの個数は一致する。
【００４１】
したがって図５（ｂ）に示すように、ヒストグラム（ii）を、その形状を保ったまま、言い換えればヒストグラム（i）との相似を維持しつつ、その平均値や分散を変化させることにより、ヒストグラム（iii）に示すように、デバイスＸの伝搬遅延ＬＭＴ’を、もとの上限値ＬＭＴにシフトさせることができれば、テスター環境下においても、ユーザ環境と同じ試験結果を得ることができる。
【００４２】
本実施の形態において、ヒストグラム（ii）を（iii）にシフトさせるために、本試験時の試験条件を最適化する。試験条件とは、本試験時にＤＵＴ１に供給すべき電源電圧や電源電流の設定値、デバイスの動作周波数、あるいはデバイス温度などが例示される。
【００４３】
以上が、試験結果の乖離の問題を解決する手段の原理である。続いて、試験条件の最適化について説明する。
【００４４】
図２に戻る。図２の電源回路１０は、その特性が変更可能に構成される。具体的には、任意の電源回路の特性をエミュレート可能に構成されている。電源回路１０としては、本出願人が提案した特許文献２に関連する技術を用いることができる。これにより、パイロット試験時に、ユーザ環境とテスター環境のパワーインテグリティを再現することが可能となる。
【００４５】
条件設定部４０は、パイロット試験を行い、本試験において使用すべき試験条件を取得する。条件取得部４０は、以下の処理（ａ）〜（ｃ）を実行可能に構成される。
【００４６】
（ａ）  条件設定部４０は、電源回路１０の特性（電源品質）を、ＤＵＴ１が実際に使用されるユーザ環境の電源特性に近づけた状態、言い換えればエミュレートした状態で、ＤＵＴ１の複数のパイロットサンプルそれぞれについて、第１デバイス特性を測定する。
【００４７】
本実施の形態において、第１デバイス特性は、ＤＵＴ１を定格周波数で動作させたときに、ＤＵＴ１が正常に動作しうる電源信号の下限値ＶＤＤ，ＭＩＮ＿ＵＳＲである。
ＤＵＴ１をある定格周波数で動作させ、電源信号（以下、電源電圧ＶＤＤとする）の設定値を変化させていくと、電源電圧ＶＤＤがあるしきい値（下限値）より低くなると、デバイスが正常に動作しなくなる。この電源信号の下限値は、プロセスばらつきに応じており、デバイスごとに異なった値が得られる。
【００４８】
具体的には条件設定部４０は、複数のパイロットサンプルそれぞれについて、動作周波数を固定した状態で、電源電圧ＶＤＤのレベルを変化させながら、各レベルごとにパス、フェイルを判定する。そして、パスとフェイルの境界から、下限値ＶＤＤ，ＭＩＮ＿ＵＳＲを測定する。
【００４９】
（ｂ）  条件設定部４０は、電源回路１０の特性を、本試験が行われるテスター環境の電源特性に近づけた状態で、ＤＵＴ１の複数のパイロットサンプルそれぞれについて、所定の第２デバイス特性を測定する。本実施の形態では、第２デバイス特性は、第１デバイス特性と同様に、ＤＵＴ１を定格周波数で動作させたときに、ＤＵＴ１が正常に動作しうる電源信号の下限値ＶＤＤ，ＭＩＮ＿ＡＴＥである。
【００５０】
（ｃ）  条件設定部４０は、複数のパイロットサンプルそれぞれについて測定された第１デバイス特性および第２デバイス特性にもとづいて、試験条件を決定する。
【００５１】
より具体的には、条件取得部４０は、ステップ（ｃ）において以下の処理（ｃ−１）、（ｃ−２）を実行してもよい。
【００５２】
（ｃ−１）  条件設定部４０は、第１デバイス特性ＶＤＤ，ＭＩＮ＿ＵＳＲと第２デバイス特性ＶＤＤ，ＭＩＮ＿ＡＴＥの対応関係を求める。
図６は、第１デバイス特性ＶＤＤ，ＭＩＮ＿ＵＳＲと第２デバイス特性ＶＤＤ，ＭＩＮ＿ＡＴＥの関係を示す図である。図６には、４個のパイロットサンプルを使用した例が示される。条件設定部４０は、ＶＤＤ，ＭＩＮ＿ＵＳＲを変数ｘ、ＶＤＤ，ＭＩＮ＿ＡＴＥを変数ｙとすると、変数ｘとｙの関係式ｙ＝ｆ（ｘ）を求めてもよい。関係式ｆ（ｘ）の算出には、多項式補間法、３次スプライン補間法、最小二乗による曲線フィッティングなどを利用できる。
【００５３】
（ｃ−２）  条件設定部４０は、第１デバイス特性ＶＤＤ，ＭＩＮ＿ＵＳＲに対してあらかじめ規定されたスペック値ＶＤＤ＿ＳＰＥＣから、それと対応する第２デバイス特性ＶＤＤ，ＭＩＮ＿ＡＴＥの値ＶＤＤ＿ＡＴＥを計算する。
具体的には、値ＶＤＤ＿ＡＴＥは、条件設定部４０により求められた関係式ｙ＝ｆ（ｘ）を用いて求めることができ、その値はｆ（ＶＤＤ＿ＳＰＥＣ）となる。
【００５４】
パイロットサンプルの個数が十分に多い場合、必ずしも関係式ｆ（ｘ）を求める必要はなく、第１特性がスペック値ＶＤＤ＿ＳＰＥＣに最近似するサンプルを選定し、そのサンプルの第２特性の値を、値ＶＤＤ＿ＡＴＥとしてもよい。
【００５５】
テスター環境における電源電圧ＶＤＤの設定値をユーザ環境のスペック値ＶＤＤ＿ＳＰＥＣから条件設定部４０により計算された値ＶＤＤ＿ＡＴＥに修正することにより、図５（ｂ）のヒストグラム（ii）を（iii）にシフトすることができる。これは、デバイスの電源電圧ＶＤＤを低下させると、ＣＭＯＳ回路のトランジスタの動作速度が低下し、結果として伝搬遅延が長くなることから説明される。
【００５６】
図７（ａ）は、複数のパイロットサンプルについて測定した第１特性ＶＤＤ，ＭＩＮ＿ＵＳＲと第２特性ＶＤＤ，ＭＩＮ＿ＡＴＥを示す図である。両者は強い相関を有することがわかる。
【００５７】
ここでＤＵＴ１が、電源電圧ＶＤＤ＝１．１Ｖ±２％で動作保証するように仕様が定められている場合、スペック値ＶＤＤ＿ＳＰＥＣは、１．１×０．９８≒１．０８Ｖとなる。このスペック値１．０８Ｖと対応する第２デバイス特性ＶＤＤ，ＭＩＮ＿ＡＴＥの値ＶＤＤ＿ＡＴＥは、１．００９７Ｖである。
【００５８】
条件設定部４０は、この値ＶＤＤ＿ＡＴＥにもとづいて試験条件を決定する。具体的には、本試験時に、電源電圧ＶＤＤの設定値（目標値）を、この値ＶＤＤ＿ＡＴＥ＝１．００９７Ｖとする。
【００５９】
図７（ｂ）は、１００個のサンプルについて測定された伝搬遅延を示す図である。図７（ｂ）には、ユーザ環境において電源電圧ＶＤＤの設定値をＶＤＤ＿ＳＰＥＣとした場合の伝搬遅延（実線）と、テスター環境において電源電圧の設定値をＶＤＤ＿ＡＴＥとした場合の伝搬遅延（破線）が示される。
【００６０】
図７（ｂ）において、上限値ＬＭＴよりも遅延量が小さなデバイスは丸で、大きなデバイスはＸで示している。図７（ｂ）から明らかなように、本試験時の試験条件を最適化することにより、具体的には、テスター環境における電源電圧ＶＤＤの設定値を条件設定部４０により計算された値ＶＤＤ＿ＡＴＥとすることにより、テスター環境とユーザ環境の伝搬遅延のヒストグラムの上限値ＬＭＴを一致させることができる。
【００６１】
以上が条件設定部４０による試験条件の取得である。
【００６２】
続いて本試験について説明する。本試験は、図２の試験装置２とは別の、本試験用テスターによって行われる。
本試験用テスターは、図２の試験装置２から、条件取得部４０を省略し、および／または、電源回路１０のエミュレート機能を省略したものでよい。
【００６３】
本試験時において、電源回路１０が生成する電源電圧ＶＤＤの設定値は、条件設定部４０により決定された値ＶＤＤ＿ＡＴＥに設定される。この状態で本試験用テスターは、大量のＤＵＴ１の良否判定を行う。なお、本試験においては、デバイス特性自体が測定されるものではなく、機能検証試験が行われることに留意されたい。
【００６４】
この試験装置２によれば、ユーザ環境とテスター環境の試験結果の乖離の問題を解決することができ、オーバーキルや歩留まりの低下を抑制することができる。
【００６５】
また量産時には、複数の本試験用テスターが利用されるが、それぞれの電源回路の特性は異なっていてもよい。この場合にも、電源特性が可変である電源回路を有するパイロット試験用テスターを１台、もしくは複数用意し、複数の本試験用テスターそれぞれの電源環境（テスター環境）をエミュレートして試験条件を決定すればよい。
【００６６】
実施の形態に係る試験装置２の別の利点は、比較技術との対比によって明確となる。
（比較技術１）
試験結果の乖離の問題を解決するために、テスター環境におけるパス／フェイル数と、ユーザ環境におけるパス／フェイル数を計数し、統計的に試験結果が一致するように、試験条件を推定するアプローチも考えられる。しかしながらこの比較技術１では、試験条件を高精度に決定するためには、数万個にも及ぶ膨大な量の被試験デバイスの良否判定結果を取得する必要があった。
この比較技術１に対して、実施の形態に係る試験装置２によれば、たかだか数個〜数百個のパイロットサンプルを測定することにより、試験条件を高精度に決定することができる。
【００６７】
比較技術１において、少数の被試験デバイスの良否判定結果にもとづいて試験条件を決定しようとすれば、その精度は低くなり、試験結果の乖離（オーバーキル、アンダーキル）を改善することはできない。この場合、不良品を出荷することはできないため、試験条件を決定されたものよりも厳しく設定せざるをえず、これによりオーバーキル（歩留まり低下）が助長される。実施の形態に係る試験装置２によれば、適切な試験条件を高精度で推定できるため、比較技術１と比べて、より試験結果の乖離を低減できる。
【００６８】
（比較技術２）
また、試験結果の乖離の問題を解決するために、本試験用テスターそれぞれに、電源特性が可変の電源回路を搭載し、電源回路によって、ユーザ環境の電源特性をエミュレートするアプローチも考えられる。しかしながら、現在広く普及するテスターは、そのような電源回路を搭載しておらず、すべての本試験用テスターの電源回路を乗せ変えることはコストの観点から現実的ではない。実施の形態によれば、任意の電源特性をエミュレート可能な電源回路を有するパイロット試験用テスターを最低１台用意すれば足りるため、低コストで試験結果の乖離を低減できる。
【００６９】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００７０】
（第１の変形例）
実施の形態では、パイロット試験時に、第１特性および第２特性として、電源電圧の下限値を利用したが、本発明はそれに限定されない。
【００７１】
第１の変形例において、第１特性は、ユーザ環境におけるＤＵＴ１内の所定の経路（たとえばクリティカルパス）の伝搬遅延τＵＳＲであり、第２特性は、テスター環境における電源信号の下限値ＶＤＤ，ＭＩＮ＿ＡＴＥである。
【００７２】
伝搬遅延τＵＳＲの測定手法は特に限定されない。たとえば、伝搬遅延は以下の手順で測定してもよい。
ＤＵＴ１の動作周波数をスイープさせ、各周波数においてＤＵＴ１の良否を判定する。そしてＤＵＴ１が動作可能な周波数の上限値を求める。動作周波数の上限値の逆数は、クリティカルパスの伝搬遅延τＵＳＲとほぼ一致すると考えてもよい。
【００７３】
図８は、第１の変形例における第１デバイス特性τＵＳＲと第２デバイス特性ＶＤＤ，ＭＩＮ＿ＡＴＥの関係を示す図である。第１デバイス特性τＵＳＲに対して定められるスペック値ｘＳＰＥＣは、ＤＵＴ１が正常に動作しうる伝搬遅延の上限値ＬＭＴである。
【００７４】
第１デバイス特性τＵＳＲをｘ、第２デバイス特性ＶＤＤ，ＭＩＮ＿ＡＴＥをｙとし、ｙ＝ｆ（ｘ）の関係が成り立つとき、条件設定部４０は、本試験時の電源電圧ＶＤＤの値を、ＶＤＤ＿ＡＴＥ＝ｆ（ＬＭＴ）とする。
【００７５】
この変形例によっても、試験結果の乖離を低減できる。
【００７６】
（第２の変形例）
第２の変形例において、第１デバイス特性および第２デバイス特性は、ＤＵＴ１に定格の電源信号を供給したときに、ＤＵＴ１が正常に動作しうる動作周波数の上限値である。
この場合、スペック値ｘＳＰＥＣは、ＤＵＴ１の定格動作周波数にもとづいて定められる。
たとえば１ＧＨｚの動作を保証するデバイスである場合、スペック値ｘＳＰＥＣは１ＧＨｚである。
【００７７】
図９は、第２の変形例における第１デバイス特性ｆＭＡＸ＿ＵＳＲと第２デバイス特性ｆＭＡＸ＿ＡＴＥの関係を示す図である。第１デバイス特性ｆＭＡＸ＿ＵＳＲをｘ、第２デバイス特性ｆＭＡＸ＿ＡＴＥをｙとし、ｙ＝ｆ（ｘ）の関係が成り立つとき、条件設定部４０は、本試験時のＤＵＴ１の動作周波数を、ｙＡＴＥ＝ｆ（ｘＳＰＥＣ）とする。
この変形例によっても、試験結果の乖離を低減できる。
【００７８】
（第３の変形例）
第１デバイス特性は、ＤＵＴ１を定格周波数で動作させたときに、ＤＵＴ１が正常に動作しうる電源信号の下限値ＶＤＤ，ＭＩＮ＿ＵＳＲである。第２デバイス特性は、ＤＵＴ１に定格の電源信号を与えたときに、ＤＵＴ１が正常に動作しうる動作周波数の上限値ｆＭＡＸ＿ＡＴＥである。スペック値ｘＳＰＥＣは、電源信号の定格値にもとづいて定められる。
第１デバイス特性ＶＤＤ，ＭＩＮ＿ＵＳＲをｘとし、第２デバイス特性ｆＭＡＸ＿ＡＴＥをｙとし、ｙ＝ｆ（ｘ）の関係が成り立つとき、条件設定部４０は、本試験時のＤＵＴ１の動作周波数を、ｙＡＴＥ＝ｆ（ｘＳＰＥＣ）とする。
この変形例によっても、試験結果の乖離を低減できる。
【００７９】
（第４の変形例）
第１デバイス特性は、ＤＵＴ１に定格の電源信号を供給したときに、ＤＵＴ１が正常に動作しうる動作周波数の上限値ｆＭＡＸ＿ＵＳＲである。第２デバイス特性は、ＤＵＴ１を定格周波数で動作させたときに、ＤＵＴ１が正常に動作しうる電源信号の下限値ＶＤＤ，ＭＩＮ＿ＡＴＥである。スペック値ｘＳＰＥＣは、ＤＵＴ１の定格動作周波数にもとづいて定められる。第１デバイス特性ｆＭＡＸ＿ＵＳＲをｘとし、第２デバイス特性ＶＤＤ，ＭＩＮ＿ＡＴＥをｙとし、ｙ＝ｆ（ｘ）の関係が成り立つとき、条件設定部４０は、本試験時のＤＵＴ１の電源信号の設定値をｙＡＴＥ＝ｆ（ｘＳＰＥＣ）とする。
【００８０】
実施の形態および第１から第４の変形例を包括すると、以下の技術思想を導くことができる。
第１特性および第２特性は、以下の特性（i）〜（iv）の任意の組み合わせとすることができる。
（i）ＤＵＴ１を定格周波数で動作させたときに、ＤＵＴ１が正常に動作しうる電源信号の下限値ＶＤＤ，ＭＩＮ
（ii）ＤＵＴ１に定格の電源信号を供給したときの、ＤＵＴ１の所定の経路の伝搬遅延τ
（iii）ＤＵＴ１に定格の電源信号を供給したときに、ＤＵＴ１が正常に動作しうる動作周波数の上限値ｆＭＡＸ
【００８１】
これまでは温度が一定との前提で説明をしたが、伝搬遅延τは、温度に応じても変化するため、第１、第２特性として、温度を選択することも可能である。
（iv）  ＤＵＴ１に定格の電源信号を供給し、かつＤＵＴ１を定格周波数で動作させたときに、ＤＵＴ１が正常に動作しうる温度の上限値または下限値
【００８２】
また、ここまでの説明では、伝搬遅延に起因する故障モードに着目したが、本発明はそれには限定されず、広く半導体デバイスの試験に利用することができる。
たとえばＤＵＴ１はアナログアンプやミキサーなどであってもよい。この場合も、第１特性、第２特性として、電源電圧、温度、トランジスタ素子の遮断周波数ｆｔや最大発振周波数ｆｍａｘ、入力電圧振幅、入力電圧範囲などを利用できる。
あるいはＤＵＴ１は、ＣＣＤ（Charge Coupled Device）やＣＭＯＳセンサなどの受光素子であってもよい。受光素子固有の特性として、入力光量を利用してもよい。
【００８３】
実施の形態では、第１特性、第２特性を測定する際に、電源回路１０によって、ユーザ環境、テスター環境それぞれの電源特性をエミュレートする場合を説明したが、本発明はそれには限定されない。たとえば、ユーザ環境において、複数のパイロットサンプルの第１特性を実測してもよい。それに加えて、またはそれに代えて、テスター環境において、複数のパイロットサンプルの第２特性を実測してもよい。この場合、電源回路１０の条件設定部４０は、処理（ｃ）を実行すればよい。
【００８４】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００８５】
１…ＤＵＴ、２…試験装置、１０…電源回路、２０…判定部、２２…パターン発生器、２４…タイミング発生器、２４…波形整形器、２６…ドライバ、２８…コンパレータ、３０…ラッチ、３２…デジタルコンパレータ、３４…フェイルメモリ、４０…条件設定部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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