(57)【要約】【課題】ホールと電子が同時に発生するアバランシェ効果を防止してスナップバックを抑止し、安定した高耐圧化を達成して性能向上及び歩留まり向上を可能とする信頼性の高い化合物半導体装置を実現する。【解決手段】化合物半導体層２と、化合物半導体層２の上方に形成されたゲート電極７と、化合物半導体層２においてゲート電極７の両側に形成されたソース電極５及びドレイン電極６とを含み、ソース電極５は、化合物半導体層２との接触面のうち、走行電子に沿った底面を複数有しており、複数の底面は、ゲート電極７に近いほど走行電子から離間するように、走行電子から異なる距離に位置する。【選択図】図３
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【特許請求の範囲】
【請求項１】
化合物半導体層と、
前記化合物半導体層の上方に形成された一対の電極と
を含み、
前記一対の電極の一方は、前記化合物半導体層との接触面のうち、走行電子に沿った底面を複数有しており、複数の前記底面は、前記一対の電極の他方に近いほど前記走行電子から離間するように、前記走行電子から異なる距離に位置することを特徴とする化合物半導体装置。
【請求項２】
前記一対の電極の一方は、前記接触面のうち、隣り合う所定の２つの前記底面を連結する側面が前記一対の電極の他方から離間するほど前記走行電子に近づくテーパ状とされていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記化合物半導体層を覆う保護絶縁膜を更に含み、
前記一対の電極の一方は、前記保護絶縁膜との接触側面のうち、前記一対の電極の他方に近い前記接触側面が前記底面と連結していることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記化合物半導体層は、前記走行電子が生成される電子走行層と、前記電子走行層の上方に形成された電子供給層とを有しており、
前記一対の電極は、前記電子供給層と接触し、前記電子走行層とは非接触とされることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
【請求項５】
前記化合物半導体層の上方で前記一対の電極間に形成された他の電極と、
前記化合物半導体層と前記他の電極との間に形成されたｐ型半導体層と
を更に含むことを特徴とする請求項１〜４のいずれか１項に記載の化合物半導体装置。
【請求項６】
化合物半導体層を形成する工程と、
前記化合物半導体層の上方に一対の電極を形成する工程と
を含み、
前記一対の電極の一方は、前記化合物半導体層との接触面のうち、走行電子に沿った底面を複数有しており、複数の前記底面は、前記一対の電極の他方に近いほど前記走行電子から離間するように、前記走行電子から異なる距離に位置することを特徴とする化合物半導体装置の製造方法。
【請求項７】
前記一対の電極の一方は、前記接触面のうち、隣り合う所定の２つの前記底面を連結する側面が前記一対の電極の他方から離間するほど前記走行電子に近づくテーパ状とされることを特徴とする請求項６に記載の化合物半導体装置の製造方法。
【請求項８】
前記化合物半導体層を覆う保護絶縁膜を形成する工程を更に含み、
前記一対の電極の一方は、前記保護絶縁膜との接触側面のうち、前記一対の電極の他方に近い前記接触側面が前記底面と連結することを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
【請求項９】
前記化合物半導体層は、前記走行電子が生成される電子走行層と、前記電子走行層の上方に形成された電子供給層とを有しており、
前記一対の電極は、前記電子供給層と接触し、前記電子走行層とは非接触とされることを特徴とする請求項６〜８のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項１０】
前記化合物半導体層の上方で前記一対の電極間に他の電極を形成する工程と、
前記化合物半導体層と前記他の電極との間にｐ型半導体層を形成する工程と
を更に含むことを特徴とする請求項６〜９のいずれか１項に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
【０００３】
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１３４３４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＧａＮ−ＨＥＭＴでは、例えば４００Ｖ以上の高耐圧が期待されている。従来より、ＧａＮ−ＨＥＭＴに上記のような高電圧を印加すると、ゲート電極の破壊が懸念されていた。近年では、窒化物半導体とオーミック接触するドレイン電極にも破壊が生じることが判ってきた。ドレイン電極の破壊は、ドレイン電極端に生じる電界集中に起因する。これにより、アバランシェ効果で電子とホールが同時に発生し、その電子とホールにより更に電子とホールが連続的に累積発生し、電流が急激に増えることでドレイン電極に破壊が生じる。このドレイン電極の破壊は、窒化物半導体にリセスを形成してドレイン電極をリセスに形成する場合でも、リセスを形成することなくドレイン電極を窒化物半導体上に形成する場合でも、発生することが確認されている。
【０００６】
本発明は、上記の課題に鑑みてなされたものであり、ホールと電子が同時に発生するアバランシェ効果を防止してスナップバックを抑止し、安定した高耐圧化を実現し、性能向上及び歩留まり向上を可能とする信頼性の高い化合物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
化合物半導体装置の一態様は、化合物半導体層と、前記化合物半導体層の上方に形成された一対の電極とを含み、前記一対の電極の一方は、前記化合物半導体層との接触面のうち、走行電子に沿った底面を複数有しており、複数の前記底面は、前記一対の電極の他方に近いほど前記走行電子から離間するように、前記走行電子から異なる距離に位置する。
【０００８】
化合物半導体装置の製造方法の一態様は、化合物半導体層を形成する工程と、前記化合物半導体層の上方に一対の電極を形成する工程とを含み、前記一対の電極の一方は、前記化合物半導体層との接触面のうち、走行電子に沿った底面を複数有しており、複数の前記底面は、前記一対の電極の他方に近いほど前記走行電子から離間するように、前記走行電子から異なる距離に位置する。
【発明の効果】
【０００９】
上記の諸態様によれば、ホールと電子が同時に発生するアバランシェ効果を防止してスナップバックを抑止し、安定した高耐圧化を達成して性能向上及び歩留まり向上を可能とする信頼性の高い化合物半導体装置が実現する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４】比較例１によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、高い動作電圧（ゲート−ドレイン間電圧）を印加した場合のドレイン電極の電位状態についてシミュレーションにより調べた結果を示す特性図である。
【図５】比較例２によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、高い動作電圧（ゲート−ドレイン間電圧）を印加した場合のドレイン電極の電位状態についてシミュレーションにより調べた結果を示す特性図である。
【図６】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、高い動作電圧（ゲート−ドレイン間電圧）を印加した場合のドレイン電極の電位状態についてシミュレーションにより調べた結果を示す特性図である。
【図７】第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図８】図７に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図９】図８に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１０】図９に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１１】第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１２】図１１に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１３】第１、第２、及び第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、ピンチオフ状態でドレイン電圧を変化させた場合のドレイン電流の変化について、比較例との比較に基づき、シミュレーションにより調べた結果を示す特性図である。
【図１４】第４の実施形態による電源装置の概略構成を示す結線図である。
【図１５】第５の実施形態による高周波増幅器の概略構成を示す結線図である。
【発明を実施するための形態】
【００１１】
（第１の実施形態）
本実施形態では、化合物半導体装置として、窒化物半導体のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図３は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００１２】
先ず、図１（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、化合物半導体積層構造２を形成する。成長用基板としては、Ｓｉ基板の代わりに、ＳｉＣ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅを有して構成される。
【００１３】
電子走行層２ｂの電子供給層２ｄ（正確には中間層２ｃ）との界面近傍には、走行電子である２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層２ｂの化合物半導体（ここではＧａＮ）と電子供給層２ｄの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。
【００１４】
詳細には、Ｓｉ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
Ｓｉ基板１上に、ＡｌＮを１００ｎｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）−ＧａＮを１μｍ程度の厚みに、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに、Ａｌ組成が例えば２０％程度のｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに、ｎ−ＧａＮを３ｎｍ程度の厚みに順次成長する。これにより、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅが形成される。バッファ層２ａとしては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。
【００１５】
ＡｌＮの成長条件としては、原料ガスとしてトリメチルアルミニウム（ＴＭＡ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＧａＮの成長条件としては、原料ガスとしてトリメチルガリウム（ＴＭＧ）ガス及びＮＨ3ガスの混合ガスを用いる。ＡｌＧａＮの成長条件としては、原料ガスとしてＴＭＡガス、ＴＭＧガス、及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるＴＭＡガス、Ｇａ源であるＴＭＧガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ3ガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
【００１６】
電子供給層２ｄのｎ−ＡｌＧａＮ、キャップ層２ｅのｎ−ＧａＮを成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮ及びＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００１７】
続いて、図１（ｂ）に示すように、素子分離構造３を形成する。
詳細には、先ず、化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、素子分離予定位置に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００１８】
このレジストマスクを用いて、電子走行層２ｂの表面が露出するまで、キャップ層２ｅ、電子供給層２ｄ、及び中間層２ｃの素子分離予定位置をドライエッチングして除去する。これにより、電子走行層２ｂの表面の素子分離予定位置を露出する素子分離用リセス２Ａが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用いる。
【００１９】
再びレジストマスクを用いて、開口から露出する電子走行層２ｂの素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、電子走行層２ｂに素子分離構造３が形成される。素子分離構造３により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
レジストマスクは、酸素プラズマを用いたアッシング処理、又は所定の薬液を用いたウェット処理により除去される。
【００２０】
続いて、図１（ｃ）に示すように、保護絶縁膜４を形成する。
詳細には、素子分離構造３上の素子分離用リセス２Ａを埋め込むように、化合物半導体積層構造２上に、プラズマＣＶＤ法又はスパッタ法等により、窒化珪素（ＳｉＮ）を３０ｎｍ程度〜５００ｎｍ程度、例えば６０ｎｍ程度の厚みに堆積する。これにより、保護絶縁膜４が形成される。
ＳｉＮは、化合物半導体積層構造２を覆うパッシベーション膜に用いることにより、電流コラプスを低減することができる。
【００２１】
続いて、図２（ａ）に示すように、保護絶縁膜４にソース電極及びドレイン電極の電極用リセス４Ａ１，４Ａ２を形成する。
詳細には、先ず、保護絶縁膜４の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ソース電極の形成予定領域及びドレイン電極の形成予定領域に相当する保護絶縁膜４の表面を露出する各開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００２２】
このレジストマスクを用いて、キャップ層２ｅの表面が露出するまで、保護絶縁膜４の各電極形成予定領域をドライエッチングして除去する。これにより、保護絶縁膜４には、キャップ層２ｅの表面のソース電極の形成予定領域を露出する電極用リセス４Ａ１と、キャップ層２ｅの表面のドレイン電極の形成予定領域を露出する電極用リセス４Ａ２とが形成される。ドライエッチングには、例えばＳＦ6等のフッ素系のエッチングガスを用いる。このドライエッチングには、キャップ層２ｅに及ぼすエッチングダメージが可及的に小さいことが要求されるところ、フッ素系ガスを用いたドライエッチングは、キャップ層２ｅへのエッチングダメージが小さい。
レジストマスクは、酸素プラズマを用いたアッシング処理、又は所定の薬液を用いたウェット処理により除去される。
【００２３】
続いて、図２（ｂ）に示すように、レジストマスク１１を形成する。
詳細には、全面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、キャップ層２ｅの表面のソース電極の電極用リセス４Ａ１を露出する開口１１ａと、キャップ層２ｅの表面のドレイン電極の電極用リセス４Ｂ２の一部を露出する開口１１ｂとを形成する。以上により、開口１１ａ，１１ｂを有するレジストマスク１１が形成される。
【００２４】
続いて、図２（ｃ）に示すように、化合物半導体積層構造２に電極用リセス２Ｂ１，２Ｂ２を形成する。
レジストマスク１１を用いて、電子供給層２ｄの下層部分が残存するように、キャップ層２ｅと電子供給層２ｄの上層部分とをドライエッチングして除去する。これにより、化合物半導体積層構造２には、電子供給層２ｄの下層部分のソース電極の形成予定領域を露出する電極用リセス２Ｂ１と、電子供給層２ｄの下層部分のドレイン電極の形成予定領域を露出する電極用リセス２Ｂ２とが形成される。ドライエッチングには、例えばＣｌ2等の塩素系のエッチングガスを用いる。
レジストマスク１１は、酸素プラズマを用いたアッシング処理、又は所定の薬液を用いたウェット処理により除去される。
【００２５】
続いて、図３（ａ）に示すように、ソース電極５及びドレイン電極６を形成する。
詳細には、保護絶縁膜４の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ソース電極の電極用リセス４Ａ１，２Ｂ１と、ドレイン電極の電極用リセス４Ａ２，２Ｂ２とを露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００２６】
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌを、例えば蒸着法により、電極用リセス４Ａ１，２Ｂ１と電極用リセス４Ａ２，２Ｂ２とを露出させる開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは３０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴｉ／Ａｌを化合物半導体積層構造２とオーミックコンタクトさせる。Ｔｉ／Ａｌの電子供給層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス４Ａ１，２Ｂ１を電極材料の一部で埋め込むソース電極５と、電極用リセス４Ａ２，２Ｂ２を電極材料の一部で埋め込むドレイン電極６とが形成される。
【００２７】
ソース電極５及びドレイン電極６は、電子供給層４ｄ及びキャップ層４ｅと接触し、電子走行層４ｂ（中間層４ｃ）とは非接触とされている。
ドレイン電極６は、その下面が段差構造とされており、化合物半導体積層構造２との接触面のうち、２ＤＥＧの走行方向に沿った底面を複数、ここでは２つの底面６ａ，６ｂを有している。複数の底面は、ソース電極５に近いほど２ＤＥＧから離間するように、２ＤＥＧから異なる距離に位置する。本実施形態では、底面６ａの方が底面６ｂよりも２ＤＥＧからの離間距離が大きい。
ドレイン電極６は、下面の段差構造、本実施形態では２段の段差構造を得るべく、保護絶縁膜４の電極用リセス４Ａ２内も埋め込み、保護絶縁膜４との接触側面のうち、ソース電極５に近い接触側面６ｃが底面６ａと連結している。
なお、ソース電極についても、その下面をドレイン電極６と同様の段差構造に形成しても良い。
【００２８】
続いて、図３（ｂ）に示すように、保護絶縁膜４にゲート電極の電極用リセス４Ｂを形成する。
詳細には、先ず、化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ゲート電極の形成予定位置（電極形成予定位置）に相当する保護絶縁膜４の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００２９】
このレジストマスクを用いて、電極形成予定位置における保護絶縁膜４の下部の２０ｎｍ程度が残存するように、保護絶縁膜４の上部の４０ｎｍ程度をドライエッチングして除去する。これにより、保護絶縁膜４にゲート電極の電極用リセス４Ｂが形成される。
レジストマスクは、酸素プラズマを用いたアッシング処理、又は所定の薬液を用いたウェット処理により除去される。
【００３０】
本実施形態では、保護絶縁膜４において、電極用リセス４Ｂの底部に残存する厚み２０ｎｍ程度の部分が、ゲート絶縁膜として機能する。
なお、ゲート電極の電極用リセスを化合物半導体積層構造２の表面を露出する貫通溝として形成し、当該表面を覆うように保護絶縁膜４上にゲート絶縁膜を別途形成するようにしても良い。この場合、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２ｎｍ〜２００ｎｍ程度、例えば１０ｎｍ程度にＡｌ2Ｏ3を堆積し、ゲート絶縁膜を形成する。Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
【００３１】
続いて、図３（ｃ）に示すように、ゲート電極７を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを保護絶縁膜４上に塗布し、保護絶縁膜４の電極用リセス４Ｂの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００３２】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、保護絶縁膜４の電極用リセス４Ｂの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、下部が電極用リセス４Ｂ内を電極材料で埋め込み、上部が保護絶縁膜４に乗り上げた、ゲート長に沿った断面が所謂オーバーハング形状にゲート電極７が形成される。ゲート電極７は、ゲート長が例えば０．５μｍ程度、ゲート幅が例えば４００μｍ程度とされる。
【００３３】
しかる後、層間絶縁膜の形成、ソース電極５、ドレイン電極６、ゲート電極７と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００３４】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、高い動作電圧（ゲート−ドレイン間電圧）を印加した場合のドレイン電極の電位状態について、比較例との比較に基づき、シミュレーションにより調べた。その結果を図４〜図６に示す。図４が比較例１、図５が比較例２、図６が本実施形態の図３（ｃ）に対応しており、それぞれドレイン電極及びその近傍を拡大して示す概略断面図である。具体的には、動作電圧を４００Ｖに設定し、４００Ｖ及び３００Ｖの各等電位線を図示する。
【００３５】
比較例１のＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、図４のように、本実施形態と同様にＳｉ基板１、化合物半導体積層構造２、保護絶縁膜４等を有し、ドレイン電極１０１（及びソース電極）が保護絶縁膜４に形成された電極用リセスを埋め込むように形成されている。ドレイン電極１０１はその下面に段差構造を有さず、キャップ層２ｅの表面とオーミック接触している。
【００３６】
比較例１では、２ＤＥＧの部位における４００Ｖの等電位線と３００Ｖの等電位線との間隔ｄ１が極めて狭い。このことは、ドレイン電極１０１の電極端１０１Ａに電界集中が生じていることを意味する。この電界集中により、アバランシェ効果で電子とホールが同時に発生し、その電子とホールにより更に電子とホールが連続的に累積発生し、電流が急激に増えることでドレイン電極１０１に破壊が生じる。
【００３７】
比較例２のＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、図５のように、本実施形態と同様にＳｉ基板１、化合物半導体積層構造２、保護絶縁膜４等を有し、ドレイン電極１０２（及びソース電極）が保護絶縁膜４、キャップ層２ｅ、及び電子供給層２ｄに形成された電極用リセスを埋め込むように形成されている。ドレイン電極１０２はその下面に段差構造を有さず、電子供給層２ｄとオーミック接触している。
【００３８】
比較例２でも、比較例１と同様に、２ＤＥＧの部位における４００Ｖの等電位線と３００Ｖの等電位線との間隔ｄ２が極めて狭い。このことは、ドレイン電極１０２の電極端１０２Ａに電界集中が生じていることを意味する。この電界集中により、アバランシェ効果で電子とホールが同時に発生し、その電子とホールにより更に電子とホールが連続的に累積発生し、電流が急激に増えることでドレイン電極１０２に破壊が生じる。
【００３９】
本実施形態では、図６に示すように、ＤＥＧの部位における４００Ｖの等電位線と３００Ｖの等電位線との間隔ｄ３が、間隔ｄ１，ｄ２に比べて大幅に広い。本実施形態におけるドレイン電極６は、その下面が２段の段差構造とされており、底面６ａの方が底面６ｂよりも２ＤＥＧからの離間距離が大きい構成を採る。この構成により、電界集中はドレイン電極６の２箇所の電極端６Ａ，６Ｂで生じる。電界集中は、２ＤＥＧの空乏化の度合いで決まるため、電界集中が２箇所の電極端６Ａ，６Ｂに分散されて緩和する。以上により、アバランシェ効果が抑止されてドレイン電極６の破壊が防止される。
【００４０】
以上説明したように、本実施形態によれば、ホールと電子が同時に発生するアバランシェ効果を防止してスナップバックを抑止し、安定した高耐圧化を達成して性能向上及び歩留まり向上を可能とする信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００４１】
（第２の実施形態）
本実施形態では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成及び製造方法を開示するが、ドレイン電極の段差構造が異なる点で第１の実施形態と相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図７〜図１０は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【００４２】
本実施形態では、第１の実施形態と同様に、先ず図１（ａ）〜図２（ａ）の諸工程を経る。このとき、保護絶縁膜４にソース電極及びドレイン電極の電極用リセス４Ａ１，４Ａ２が形成される。このときの様子を図７（ａ）に示す。
【００４３】
続いて、図７（ｂ）に示すように、レジストマスク２１を形成する。
詳細には、全面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、キャップ層２ｅの表面のソース電極の電極用リセス４Ａ１を露出する開口２１ａと、キャップ層２ｅの表面のドレイン電極の電極用リセス４Ｂ２の一部を露出する開口２１ｂとを形成する。以上により、開口２１ａ，２１ｂを有するレジストマスク２１が形成される。
【００４４】
続いて、図７（ｃ）に示すように、化合物半導体積層構造２に電極用リセス２Ｃ１，２Ｃ２を形成する。
レジストマスク３１を用いて、電子供給層２ｄの下層部分が残存するように、キャップ層２ｅと電子供給層２ｄの上層部分とをドライエッチングして除去する。これにより、化合物半導体積層構造２には、電子供給層２ｄの下層部分のソース電極の形成予定領域を露出する電極用リセス２Ｃ１と、電子供給層２ｄの下層部分のドレイン電極の形成予定領域を露出する電極用リセス２Ｃ２とが形成される。ドライエッチングには、例えばＣｌ2等の塩素系のエッチングガスを用いる。
レジストマスク２１は、酸素プラズマを用いたアッシング処理、又は所定の薬液を用いたウェット処理により除去される。
【００４５】
続いて、図８（ａ）に示すように、レジストマスク２２を形成する。
詳細には、全面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、キャップ層２ｅの表面のドレイン電極の電極用リセス４Ｂ２の一部を露出する開口２２ａを形成する。以上により、開口２２ａを有するレジストマスク２２が形成される。
【００４６】
続いて、図８（ｂ）に示すように、化合物半導体積層構造２に電極用リセス２Ｄを形成する。
レジストマスク２２を用いて、電子供給層２ｄの下層部分が残存するように、電子供給層２ｄの上層部分をドライエッチングして除去する。これにより、化合物半導体積層構造２には、電子供給層２ｄの下層部分のドレイン電極の形成予定領域を露出する電極用リセス２Ｄが形成される。ドライエッチングには、例えばＣｌ2等の塩素系のエッチングガスを用いる。
【００４７】
続いて、図８（ｃ）に示すように、化合物半導体積層構造２に電極用リセス２Ｅを形成する。
再びレジストマスク２２を用いて、電子供給層２ｄの電極用リセス２Ｄをウェットエッチングする。電極用リセス２Ｄの側面が所定角度（例えば４５°程度）の順テーパ状となり、電極用リセス２Ｅが形成される。ウェットエッチングの薬液には、例えば硫酸・過酸化水素を用いる。また、アルカリ現像液であるＮＭＤＷ（東京応化社製）等を用いても、同様に電子供給層２ｄに順テーパ状の側面が形成される。
【００４８】
続いて、図９（ａ）に示すように、レジストマスク２２を除去する。
レジストマスク２２は、酸素プラズマを用いたアッシング処理、又は所定の薬液を用いたウェット処理により除去される。
以上により、化合物半導体積層構造２には、電子供給層２ｄの下層部分のソース電極の形成予定領域を露出する電極用リセス２Ｃ１と、電子供給層２ｄの下層部分のドレイン電極の形成予定領域を露出する電極用リセス２Ｃ２，２Ｅとが形成される。
【００４９】
続いて、図９（ｂ）に示すように、ソース電極２３及びドレイン電極２４を形成する。
詳細には、保護絶縁膜４の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ソース電極の電極用リセス４Ａ１，２Ｃ１と、ドレイン電極の電極用リセス４Ａ２，２Ｃ２，２Ｅとを露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００５０】
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌを、例えば蒸着法により、電極用リセス４Ａ１，２Ｃ１と電極用リセス４Ａ２，２Ｃ２，２Ｅとを露出させる開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは３０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴｉ／Ａｌを化合物半導体積層構造２とオーミックコンタクトさせる。Ｔｉ／Ａｌの電子供給層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス４Ａ１，２Ｃ１を電極材料の一部で埋め込むソース電極２３と、電極用リセス４Ａ２，２Ｃ２，２Ｅを電極材料の一部で埋め込むドレイン電極２４とが形成される。
【００５１】
ソース電極２３及びドレイン電極２４は、電子供給層４ｄ及びキャップ層４ｅと接触し、電子走行層４ｂ（中間層４ｃ）とは非接触とされている。
ドレイン電極２４は、その下面が段差構造とされており、化合物半導体積層構造２との接触面のうち、２ＤＥＧの走行方向に沿った底面を複数、ここでは３つの底面２４ａ，２４ｂ，２４ｃを有している。複数の底面は、ソース電極２３に近いほど２ＤＥＧから離間するように、２ＤＥＧから異なる距離に位置する。本実施形態では、底面２４ａの方が底面２４ｂよりも２ＤＥＧからの離間距離が大きく、底面２４ｂの方が底面２４ｃよりも２ＤＥＧからの離間距離が大きい。
【００５２】
ドレイン電極２４では、化合物半導体積層構造２との接触面のうち、底面２４ｂ，２４ｃを連結する側面２４ｄが、ソース電極２３から離間するほど２ＤＥＧに近づくテーパ状とされている。
ドレイン電極２４は、下面の段差構造、本実施形態では３段の段差構造を得るべく、保護絶縁膜４の電極用リセス４Ａ２内も埋め込み、保護絶縁膜４との接触側面のうち、ソース電極２３に近い接触側面２４ｅが底面２４ａと連結している。
なお、ソース電極についても、その下面をドレイン電極２４と同様の段差構造に形成しても良い。
【００５３】
続いて、図１０（ａ）に示すように、保護絶縁膜４にゲート電極の電極用リセス４Ｂを形成する。
詳細には、先ず、保護絶縁膜４の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ゲート電極の形成予定位置（電極形成予定位置）に相当する保護絶縁膜４の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００５４】
このレジストマスクを用いて、電極形成予定位置における保護絶縁膜４の下部の２０ｎｍ程度が残存するように、保護絶縁膜４の上部の４０ｎｍ程度をドライエッチングして除去する。これにより、保護絶縁膜４にゲート電極の電極用リセス４Ｂが形成される。
レジストマスクは、酸素プラズマを用いたアッシング処理、又は所定の薬液を用いたウェット処理により除去される。
【００５５】
本実施形態では、保護絶縁膜４において、電極用リセス４Ｂの底部に残存する厚み２０ｎｍ程度の部分が、ゲート絶縁膜として機能する。
なお、ゲート電極の電極用リセスを化合物半導体積層構造２の表面を露出する貫通溝として形成し、当該表面を覆うように保護絶縁膜４上にゲート絶縁膜を別途形成するようにしても良い。この場合、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２ｎｍ〜２００ｎｍ程度、例えば１０ｎｍ程度にＡｌ2Ｏ3を堆積し、ゲート絶縁膜を形成する。Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
【００５６】
続いて、図１０（ｂ）に示すように、ゲート電極７を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを保護絶縁膜４上に塗布し、保護絶縁膜４の電極用リセス４Ｂの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００５７】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、保護絶縁膜４の電極用リセス４Ｂの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、下部が電極用リセス４Ｂ内を電極材料で埋め込み、上部が保護絶縁膜４に乗り上げた、ゲート長に沿った断面が所謂オーバーハング形状にゲート電極７が形成される。ゲート電極７は、ゲート長が例えば０．５μｍ程度、ゲート幅が例えば４００μｍ程度とされる。
【００５８】
しかる後、層間絶縁膜の形成、ソース電極２３、ドレイン電極２４、ゲート電極７と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００５９】
本実施形態では、ドレイン電極２４は、その下面が３段の段差構造とされており、底面２４ａの方が底面２４ｂよりも２ＤＥＧからの離間距離が大きく、底面２４ｂの方が底面２４ｃよりも２ＤＥＧからの離間距離が大きい構成を採る。この構成により、電界集中はドレイン電極２４の３箇所の電極端２４Ａ，２４Ｂ，２４Ｃで生じる。電界集中は、２ＤＥＧの空乏化の度合いで決まるため、電界集中が３箇所の電極端２４Ａ，２４Ｂ，２４Ｃに分散されて緩和する。更に、側面２４ｄがゲート電極７から離間するほど２ＤＥＧに近づくテーパ状とされており、電界集中がより緩和する。以上により、アバランシェ効果が確実に抑止されてドレイン電極２４の破壊が防止される。
【００６０】
以上説明したように、本実施形態によれば、ホールと電子が同時に発生するアバランシェ効果を防止してスナップバックを抑止し、安定した高耐圧化を達成して性能向上及び歩留まり向上を可能とする信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００６１】
（第３の実施形態）
本実施形態では、第２の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成及び製造方法を開示するが、ゲート電極及びその下層構造が異なる点で第２の実施形態と相違する。なお、第１及び第２の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図１１及び図１２は、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【００６２】
先ず、図１１（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、化合物半導体積層構造２を形成する。成長用基板としては、Ｓｉ基板の代わりに、ＳｉＣ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、キャップ層２ｅ、及びｐ型半導体層２ｆを有して構成される。
【００６３】
詳細には、Ｓｉ基板１上に、例えばＭＯＶＰＥ法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、ＭＢＥ法等を用いても良い。
Ｓｉ基板１上に、ＡｌＮを１００ｎｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）−ＧａＮを１μｍ程度の厚みに、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに、Ａｌ組成が例えば２０％程度のｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに、ｎ−ＧａＮを３ｎｍ程度の厚みに、ｐ−ＧａＮを所定の厚みに順次成長する。これにより、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、キャップ層２ｅ、及びｐ型半導体層２ｆが形成される。バッファ層２ａとしては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。
【００６４】
ＡｌＮの成長条件としては、原料ガスとしてトリメチルアルミニウム（ＴＭＡ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＧａＮの成長条件としては、原料ガスとしてトリメチルガリウム（ＴＭＧ）ガス及びＮＨ3ガスの混合ガスを用いる。ＡｌＧａＮの成長条件としては、原料ガスとしてＴＭＡガス、ＴＭＧガス、及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるＴＭＡガス、Ｇａ源であるＴＭＧガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ3ガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
【００６５】
電子供給層２ｄのｎ−ＡｌＧａＮ、キャップ層２ｅのｎ−ＧａＮを成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮ及びＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００６６】
ｐ型半導体層２ｆのｐ−ＧａＮを成長する際には、ｐ型不純物として例えばＭｇを含むＣｐ2Ｍｇガスを所定の流量で原料ガスに添加し、ＧａＮにＭｇを所定のドーピング濃度にドーピングする。
【００６７】
続いて、図１１（ｂ）に示すように、ｐ型半導体層２ｆを加工する。
詳細には、ｐ型半導体層２ｆ上にレジストを塗布し、リソグラフィーによりレジストを加工して、ゲート電極の形成予定領域を開口するレジストマスクを形成する。
このレジストマスクを用いて、キャップ層２ｅの表面が露出するまでｐ型半導体層２ｆをドライエッチングする。ドライエッチングには、例えばＣｌ2等の塩素系のエッチングガスを用いる。これにより、キャップ層２ｅ上のゲート電極の形成予定領域にｐ型半導体層２ｆが残存する。
レジストマスクは、酸素プラズマを用いたアッシング処理、又は所定の薬液を用いたウェット処理により除去される。
【００６８】
電子走行層２ｂの電子供給層２ｄ（正確には中間層２ｃ）との界面近傍には、ｐ型半導体層２ｆの下方に位置整合する領域を除き、走行電子である２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層２ｂの化合物半導体（ここではＧａＮ）と電子供給層２ｄの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。本実施形態では、ｐ型半導体層２ｆの存在により、ｐ型半導体層２ｆの下方に位置整合する領域では、オフ時には２ＤＥＧが消失する。これにより、いわゆるノーマリオフ動作が実現する。
【００６９】
続いて、第２の実施形態と同様に、第１の実施形態の図１（ｂ）と同様の工程により、素子分離構造３を形成する。
【００７０】
続いて、図１１（ｃ）に示すように、保護絶縁膜４を形成する。
詳細には、素子分離構造３上の素子分離用リセス２Ａを埋め込み、ｐ型半導体層２ｆを覆うように、化合物半導体積層構造２上に、プラズマＣＶＤ法又はスパッタ法等により、ＳｉＮを３０ｎｍ程度〜５００ｎｍ程度、例えば６０ｎｍ程度の厚みに堆積する。これにより、保護絶縁膜４が形成される。
【００７１】
続いて、第２の実施形態と同様に、図７（ａ）〜図９（ｂ）と同様の諸工程を実行する。このとき、電極用リセス４Ａ１，２Ｃ１を電極材料の一部で埋め込むソース電極２３と、電極用リセス４Ａ２，２Ｃ２，２Ｅを電極材料の一部で埋め込むドレイン電極２４とが形成される。
【００７２】
続いて、図１２（ａ）に示すように、保護絶縁膜４にゲート電極の電極用リセス４Ｃを形成する。
詳細には、先ず、保護絶縁膜４の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ｐ型半導体層２ｆ上に相当する保護絶縁膜４の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００７３】
このレジストマスクを用いて、ｐ型半導体層２ｆの表面が露出するまで、保護絶縁膜４をドライエッチングする。これにより、保護絶縁膜４にゲート電極の電極用リセス４Ｃが形成される。
レジストマスクは、酸素プラズマを用いたアッシング処理、又は所定の薬液を用いたウェット処理により除去される。
【００７４】
続いて、図１２（ｂ）に示すように、ゲート電極２５を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを保護絶縁膜４上に塗布し、保護絶縁膜４の電極用リセス４Ｃの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００７５】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、保護絶縁膜４の電極用リセス４Ｃの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、下部が電極用リセス４Ｂ内を電極材料で埋め込んでｐ型半導体層２ｆの表面と接触し、上部が保護絶縁膜４に乗り上げた、ゲート長に沿った断面が所謂オーバーハング形状にゲート電極２５が形成される。ゲート電極２５は、ゲート長が例えば０．５μｍ程度、ゲート幅が例えば４００μｍ程度とされる。
【００７６】
しかる後、層間絶縁膜の形成、ソース電極２３、ドレイン電極２４、ゲート電極２５と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００７７】
本実施形態では、ドレイン電極２４は、その下面が３段の段差構造とされており、底面２４ａの方が底面２４ｂよりも２ＤＥＧからの離間距離が大きく、底面２４ｂの方が底面２４ｃよりも２ＤＥＧからの離間距離が大きい構成を採る。この構成により、電界集中はドレイン電極２４の３箇所の電極端２４Ａ，２４Ｂ，２４Ｃで生じる。電界集中は、２ＤＥＧの空乏化の度合いで決まるため、電界集中が３箇所の電極端２４Ａ，２４Ｂ，２４Ｃに分散されて緩和する。更に、側面２４ｄがゲート電極２５から離間するほど２ＤＥＧに近づくテーパ状とされており、電界集中がより緩和する。以上により、アバランシェ効果が確実に抑止されてドレイン電極２４の破壊が防止される。
【００７８】
以上説明したように、本実施形態によれば、ホールと電子が同時に発生するアバランシェ効果を防止してスナップバックを抑止し、安定した高耐圧化を達成して性能向上及び歩留まり向上を可能とする信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００７９】
上述の第１、第２、及び第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、ピンチオフ状態でドレイン電圧を変化させた場合のドレイン電流の変化について、比較例との比較に基づき、シミュレーションにより調べた。その結果を図１３に示す。比較例１が図４のＡｌＧａＮ／ＧａＮ・ＨＥＭＴであり、比較例３が図５のＡｌＧａＮ／ＧａＮ・ＨＥＭＴである。
【００８０】
比較例１，２では、ホールと電子が同時に発生し、ドレイン電極の破壊直前に、ドレイン電圧が急激に低下するスナップバックが発生し、ドレイン電極の破壊が助長されることが判る。これに対して第１、第２、及び第３の実施形態では、ホールの発生が抑制されており、スナップバックの発生がなく、安定して６００Ｖを超える高耐圧化が可能であることが確認された。
【００８１】
（第４の実施形態）
本実施形態では、第１〜第３の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した電源装置を開示する。
図１４は、第４の実施形態による電源装置の概略構成を示す結線図である。
【００８２】
本実施形態による電源装置は、高圧の一次側回路３１及び低圧の二次側回路３２と、一次側回路３１と二次側回路３２との間に配設されるトランス３３とを備えて構成される。
一次側回路３１は、交流電源３４と、いわゆるブリッジ整流回路３５と、複数（ここでは４つ）のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄとを備えて構成される。また、ブリッジ整流回路３５は、スイッチング素子３６ｅを有している。
二次側回路３２は、複数（ここでは３つ）のスイッチング素子３７ａ，３７ｂ，３７ｃを備えて構成される。
【００８３】
本実施形態では、一次側回路３１のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅが、第１〜第３の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路３２のスイッチング素子３７ａ，３７ｂ，３７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
【００８４】
本実施形態では、ホールと電子が同時に発生するアバランシェ効果を防止してスナップバックを抑止し、安定した高耐圧化を達成して性能向上及び歩留まり向上を可能とする信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、電源回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
【００８５】
（第５の実施形態）
本実施形態では、第１〜第３の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した高周波増幅器を開示する。
図１５は、第５の実施形態による高周波増幅器の概略構成を示す結線図である。
【００８６】
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１〜第３の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１５では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。
【００８７】
本実施形態では、ホールと電子が同時に発生するアバランシェ効果を防止してスナップバックを抑止し、安定した高耐圧化を達成して性能向上及び歩留まり向上を可能とする信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
【００８８】
（他の実施形態）
第１〜第５の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
【００８９】
・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第５の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、キャップ層がｎ−ＧａＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
【００９０】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、ホールと電子が同時に発生するアバランシェ効果を防止してスナップバックを抑止し、安定した高耐圧化を達成して性能向上及び歩留まり向上を可能とする信頼性の高い高耐圧のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
【００９１】
・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１〜第５の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、キャップ層がｎ−ＧａＮで形成される。
【００９２】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、ホールと電子が同時に発生するアバランシェ効果を防止してスナップバックを抑止し、安定した高耐圧化を達成して性能向上及び歩留まり向上を可能とする信頼性の高い高耐圧のＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００９３】
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
【００９４】
（付記１）化合物半導体層と、
前記化合物半導体層の上方に形成された一対の電極と
を含み、
前記一対の電極の一方は、前記化合物半導体層との接触面のうち、走行電子に沿った底面を複数有しており、複数の前記底面は、前記一対の電極の他方に近いほど前記走行電子から離間するように、前記走行電子から異なる距離に位置することを特徴とする化合物半導体装置。
【００９５】
（付記２）前記一対の電極の一方は、前記接触面のうち、隣り合う所定の２つの前記底面を連結する側面が前記一対の電極の他方から離間するほど前記走行電子に近づくテーパ状とされていることを特徴とする付記１に記載の化合物半導体装置。
【００９６】
（付記３）前記化合物半導体層を覆う保護絶縁膜を更に含み、
前記一対の電極の一方は、前記保護絶縁膜との接触側面のうち、前記一対の電極の他方に近い前記接触側面が前記底面と連結していることを特徴とする付記１又は２に記載の化合物半導体装置。
【００９７】
（付記４）前記化合物半導体層は、前記走行電子が生成される電子走行層と、前記電子走行層の上方に形成された電子供給層とを有しており、
前記一対の電極は、前記電子供給層と接触し、前記電子走行層とは非接触とされることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
【００９８】
（付記５）前記化合物半導体層の上方で前記一対の電極間に形成された他の電極と、
前記化合物半導体層と前記他の電極との間に形成されたｐ型半導体層と
を更に含むことを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
【００９９】
（付記６）化合物半導体層を形成する工程と、
前記化合物半導体層の上方に一対の電極を形成する工程と
を含み、
前記一対の電極の一方は、前記化合物半導体層との接触面のうち、走行電子に沿った底面を複数有しており、複数の前記底面は、前記一対の電極の他方に近いほど前記走行電子から離間するように、前記走行電子から異なる距離に位置することを特徴とする化合物半導体装置の製造方法。
【０１００】
（付記７）前記一対の電極の一方は、前記接触面のうち、隣り合う所定の２つの前記底面を連結する側面が前記一対の電極の他方から離間するほど前記走行電子に近づくテーパ状とされることを特徴とする付記６に記載の化合物半導体装置の製造方法。
【０１０１】
（付記８）前記化合物半導体層を覆う保護絶縁膜を形成する工程を更に含み、
前記一対の電極の一方は、前記保護絶縁膜との接触側面のうち、前記一対の電極の他方に近い前記接触側面が前記底面と連結することを特徴とする付記６又は７に記載の化合物半導体装置の製造方法。
【０１０２】
（付記９）前記化合物半導体層は、前記走行電子が生成される電子走行層と、前記電子走行層の上方に形成された電子供給層とを有しており、
前記一対の電極は、前記電子供給層と接触し、前記電子走行層とは非接触とされることを特徴とする付記６〜８のいずれか１項に記載の化合物半導体装置の製造方法。
【０１０３】
（付記１０）前記化合物半導体層の上方で前記一対の電極間に他の電極を形成する工程と、
前記化合物半導体層と前記他の電極との間にｐ型半導体層を形成する工程と
を更に含むことを特徴とする付記６〜９のいずれか１項に記載の化合物半導体装置の製造方法。
【０１０４】
（付記１１）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
前記化合物半導体層の上方に形成された一対の電極と
を含み、
前記一対の電極の一方は、前記化合物半導体層との接触面のうち、走行電子に沿った底面を複数有しており、複数の前記底面は、前記一対の電極の他方に近いほど前記走行電子から離間するように、前記走行電子から異なる距離に位置することを特徴とする電源回路。
【０１０５】
（付記１２）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
前記化合物半導体層の上方に形成された一対の電極と
を含み、
前記一対の電極の一方は、前記化合物半導体層との接触面のうち、走行電子に沿った底面を複数有しており、複数の前記底面は、前記一対の電極の他方に近いほど前記走行電子から離間するように、前記走行電子から異なる距離に位置することを特徴とする高周波増幅器。
【符号の説明】
【０１０６】
１  Ｓｉ基板
２  化合物半導体積層構造
２ａ  バッファ層
２ｂ  電子走行層
２ｃ  中間層
２ｄ  電子供給層
２ｅ  キャップ層
２ｆ  ｐ型半導体層
２Ａ  素子分離用リセス
２Ｂ１，２Ｂ２，２Ｃ１，２Ｃ２，２Ｄ，２Ｅ，４Ａ１，４Ａ２，４Ｂ，４Ｃ  電極用リセス
３  素子分離構造
４  保護絶縁膜
１１，２１，２２  レジストマスク
１１ａ，１１ｂ，２１ａ，２１ｂ，２２ａ  開口
５，２３  ソース電極
６，２４，１０１，１０２  ドレイン電極
６ａ，６ｂ，２４ａ，２４ｂ，２４ｃ  底面
６ｃ，２４ｅ  接触側面
６Ａ，６Ｂ，２４Ａ，２４Ｂ，２４Ｃ，１０１Ａ，１０１Ｂ  電極端
７，２５  ゲート電極
２４ｄ  側面
３１  一次側回路
３２  二次側回路
３３  トランス
３４  交流電源
３５  ブリッジ整流回路
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３７ａ，３７ｂ，３７ｃ  スイッチング素子
４１  ディジタル・プレディストーション回路
４２ａ，４２ｂ  ミキサー
４３  パワーアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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