(57)【要約】【課題】半導体パッケージを提供する。【解決手段】不良を最小化し、信頼性を高めることができる半導体パッケージ及びその製造方法に係り、該半導体パッケージは、第１半導体チップ、第１半導体チップ上の第２半導体チップ、第２半導体チップ上の第３半導体チップ、及び第３半導体チップ上の第４半導体チップ；第２半導体チップと第１半導体チップとの間の第１アンダーフィル層、第３半導体チップと第２半導体チップとの間の第２アンダーフィル層、及び第４半導体チップと第３半導体チップとの間の第３アンダーフィル層；を含むが、第２アンダーフィル層は、第１アンダーフィル層及び第３アンダーフィル層と異なる物質からなる。【選択図】      図２０
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【特許請求の範囲】
【請求項１】
第１半導体チップ、前記第１半導体チップ上の第２半導体チップ、前記第２半導体チップ上の第３半導体チップ、並びに前記第３半導体チップ上の第４半導体チップと、
前記第２半導体チップと前記第１半導体チップとの間の第１アンダーフィル層、前記第３半導体チップと前記第２半導体チップとの間の第２アンダーフィル層、並びに前記第４半導体チップと、前記第３半導体チップとの間の第３アンダーフィル層と、を含むが、
前記第２アンダーフィル層は、前記第１アンダーフィル層及び第３アンダーフィル層と異なる物質からなることを特徴とする半導体パッケージ。
【請求項２】
前記第１半導体チップ及び第２半導体チップ、前記第２半導体チップ及び第３半導体チップ、並びに前記第３半導体チップ及び第４半導体チップが互いに接触するように、対応する複数のパッドをそれぞれ有することを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記第１半導体チップ、第２半導体チップ、第３半導体チップ及び第４半導体チップのうちの一つ、またはそれ以上の前記パッドは、チップの上面からチップの下面を通過する貫通電極と連結されることを特徴とする請求項２に記載の半導体パッケージ。
【請求項４】
前記第１半導体チップが有する第１水平幅は、前記第２半導体チップが有する第２水平幅よりさらに広く、
前記第３半導体チップが有する第３水平幅は、前記第４半導体チップが有する第４水平幅よりさらに広いことを特徴とする請求項１に記載の半導体パッケージ。
【請求項５】
前記第１半導体チップの前記第１水平幅は、前記第３半導体チップの前記第３水平幅と同じ広さであることを特徴とする請求項４に記載の半導体パッケージ。
【請求項６】
前記第１半導体チップの前記第１水平幅は、前記第３半導体チップの前記第３水平幅よりさらに広いことを特徴とする請求項４に記載の半導体パッケージ。
【請求項７】
前記第２アンダーフィル層は、前記第２半導体チップの側面を通過して突出することを特徴とする請求項１に記載の半導体パッケージ。
【請求項８】
前記第２半導体チップの側面と、前記第２半導体チップの上面の一部分との上に、モールド層をさらに含み、
前記第２アンダーフィル層は、前記第２半導体チップの上面の一部分上の前記モールド層と前記第２半導体チップとの間に位置することを特徴とする請求項１に記載の半導体パッケージ。
【請求項９】
前記第１半導体チップ、第２半導体チップ、第３半導体チップ及び第４半導体チップの側面にモールド層をさらに含み、
前記第２アンダーフィル層は、前記モールド層からなることを特徴とする請求項１に記載の半導体パッケージ。
【請求項１０】
前記第１アンダーフィル層、第２アンダーフィル層及び第３アンダーフィル層は、それぞれ接着物質、接着フィルムまたは可流性物質のうちの一つ、またはそれ以上からなることを特徴とする請求項１に記載の半導体パッケージ。
【請求項１１】
前記第１半導体チップが付着するベース基板と、
前記第１半導体チップと前記ベース基板との間の基板アンダーフィル層と、をさらに含み、
前記ベース基板と前記第１半導体チップは、それぞれ互いに接触するように、対応する複数の接触端子及び複数のパッドを有することを特徴とする請求項１に記載の半導体パッケージ。
【請求項１２】
前記基板アンダーフィル層は、接着フィルム、接着層またはモールド層のうちの一つ、またはそれ以上からなることを特徴とする請求項１１に記載の半導体パッケージ。
【請求項１３】
前記第１半導体チップは、その下面に複数の連結パッドを含み、
前記複数の連結パッドと連結される連結バンプをさらに含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項１４】
前記第１半導体チップ、第２半導体チップ、第３半導体チップ及び第４半導体チップの側面と、前記第４半導体チップの上面との上に、モールド層をさらに含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項１５】
第１半導体チップ、前記第１半導体チップ上に積層される第２半導体チップ、並びに前記第１半導体チップと前記第２半導体チップとの間に配置される第１アンダーフィル層を含む第１積層構造体と、
第３半導体チップ、前記第３半導体チップ上に積層される第４半導体チップ、並びに前記第３半導体チップと前記第４半導体チップとの間に配置される第２アンダーフィル層を含むが、前記第１積層構造体上に積層される第２積層構造体と、
前記第１積層構造体と前記第２積層構造体との間に配置される第３アンダーフィル層と、を含むが、
前記第１半導体チップと前記第３半導体チップは、同種の半導体チップであり、前記第２半導体チップと前記第４半導体チップは、同種の半導体チップであることを特徴とする半導体パッケージ。
【請求項１６】
前記第３アンダーフィル層は、前記第１アンダーフィル層及び前記第２アンダーフィル層と異なる物質からなることを特徴とする請求項１５に記載の半導体パッケージ。
【請求項１７】
前記第３アンダーフィル層は、前記第１アンダーフィル層及び前記第２アンダーフィル層と同じ物質からなることを特徴とする請求項１５に記載の半導体パッケージ。
【請求項１８】
前記第１積層構造体の前記第１半導体チップ及び前記第２半導体チップ、並びに前記第２積層構造体の前記第３半導体チップ及び前記第４半導体チップは、それぞれ互いに接触するように、対応する複数のパッドを有し、
前記第１積層構造体の前記第２半導体チップと、前記第２積層構造体の第３半導体チップは、互いに接触するように、対応する複数のパッドを有することを特徴とする請求項１５に記載の半導体パッケージ。
【請求項１９】
前記第１半導体チップないし第４半導体チップの少なくとも１つのチップの前記パッドは、そのチップの上面から下面を貫通する貫通電極と連結されることを特徴とする請求項１８に記載の半導体パッケージ。
【請求項２０】
前記第１半導体チップの水平幅は、前記第２半導体チップの水平幅より広いことを特徴とする請求項１５に記載の半導体パッケージ。
【請求項２１】
前記第３半導体チップの水平幅は、前記第４半導体チップの水平幅より広いことを特徴とする請求項１５に記載の半導体パッケージ。
【請求項２２】
前記第１半導体チップの水平幅は、前記第３半導体チップの水平幅と同じ広さであることを特徴とする請求項１５に記載の半導体パッケージ。
【請求項２３】
前記第１半導体チップの水平幅は、前記第３半導体チップの水平幅より広いことを特徴とする請求項１５に記載の半導体パッケージ。
【請求項２４】
前記第３アンダーフィル層は、前記第２半導体チップの側面に対して、凸状に突出する形状を有することを特徴とする請求項１５に記載の半導体パッケージ。
【請求項２５】
前記第２半導体チップの側面と、前記第２半導体チップの上面の一部分とに配置されるモールド層をさらに含み、
前記第２アンダーフィル層は、前記第２半導体チップの上面の一部分上の前記モールド層と、前記第３半導体チップとの間に配置されることを特徴とする請求項１５に記載の半導体パッケージ。
【請求項２６】
前記第１半導体チップないし第４半導体チップの側面に配置されるモールド層をさらに含むが、前記第３アンダーフィル層は、前記モールド層であることを特徴とする請求項１５に記載の半導体パッケージ。
【請求項２７】
前記第１半導体チップが付着するベース基板と、
前記第１半導体チップと前記ベース基板との間の基板アンダーフィル層と、をさらに含み、
前記ベース基板と前記第１半導体チップは、それぞれ互いに接触するように、対応する複数の接触端子及び複数のパッドを有することを特徴とする請求項１５に記載の半導体パッケージ。
【請求項２８】
前記基板アンダーフィル層は、接着フィルム、接着層またはモールド層のうちの一つ、またはそれ以上からなることを特徴とする請求項２７に記載の半導体パッケージ。
【請求項２９】
前記第１半導体チップは、その下面に複数の連結パッドを含み、
前記複数の連結パッドと連結される連結バンプをさらに含むことを特徴とする請求項１５に記載の半導体パッケージ。
【請求項３０】
前記第１半導体チップと前記第２半導体チップは、同種の半導体チップであることを特徴とする請求項１５に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージに係り、さらに詳細には、複数の半導体チップを含む半導体パッケージに関する。
【背景技術】
【０００２】
電子産業の飛躍的な発展及びユーザの要求によって、電子機器はさらに小型化、軽量化及び多機能化がなされている。
従って、電子機器に使用される半導体パッケージも、小型化、軽量化及び多機能化が要求されており、これにより、複数個の半導体チップを含む半導体パッケージが要求されている。しかし、複数個の半導体チップを１つの半導体パッケージに含める場合、不良が増加し、信頼性が低くなるという問題点が生じている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の技術的課題は、前記問題点を解決するために、不良を最小化し、信頼性を高めることができる半導体パッケージを提供するところにある。
【課題を解決するための手段】
【０００４】
前記技術的課題を達成するために、本発明は、次のような半導体パッケージを提供する。本発明による半導体パッケージは、第１半導体チップ、前記第１半導体チップ上の第２半導体チップ、前記第２半導体チップ上の第３半導体チップ、並びに前記第３半導体チップ上の第４半導体チップ；及び前記第２半導体チップと前記第１半導体チップとの間の第１アンダーフィル層、前記第３半導体チップと前記第２半導体チップとの間の第２アンダーフィル層、並びに前記第４半導体チップと前記第３半導体チップとの間の第３アンダーフィル層；を含むが、前記第２アンダーフィル層は、前記第１アンダーフィル層及び第３アンダーフィル層と異なる物質からなる。
【０００５】
前記第１半導体チップ及び第２半導体チップ、前記第２半導体チップ及び第３半導体チップ、並びに前記第３半導体チップ及び第４半導体チップは、互いに接触するように、対応する複数のパッドをそれぞれ有することができる。
前記第１半導体チップ、第２半導体チップ、第３半導体チップ及び第４半導体チップのうちの一つ、またはそれ以上の前記パッドは、チップの上面からチップの下面を通過する貫通電極と連結されてもよい。
【０００６】
前記第１半導体チップが有する第１水平幅は、前記第２半導体チップが有する第２水平幅よりさらに広く、前記第３半導体チップが有する第３水平幅は、前記第４半導体チップが有する第４水平幅よりさらに広くてもよい。
前記第１半導体チップの前記第１水平幅は、前記第３半導体チップの前記第３水平幅と同じであってもよい。
前記第１半導体チップの前記第１水平幅は、前記第３半導体チップの前記第３水平幅よりさらに広くてもよい。
【０００７】
前記第２アンダーフィル層は、前記第２半導体チップの側面を通過して突き出てもよい。
前記第２半導体チップの側面と、前記第２半導体チップの上面の一部分との上に、モールド層をさらに含み、前記第２アンダーフィル層は、前記第２半導体チップの上面の一部分上の前記モールド層と前記第２半導体チップとの間に位置することができる。
【０００８】
前記第１半導体チップ、第２半導体チップ、第３半導体チップ及び第４半導体チップの側面にモールド層をさらに含み、前記第２アンダーフィル層は、前記モールド層からなってもよい。
前記第１アンダーフィル層、第２アンダーフィル層及び第３アンダーフィル層は、それぞれ接着物質、接着フィルムまたは可流性物質のうちの一つ、またはそれ以上からなってもよい。
前記第１半導体チップが付着するベース基板；及び前記第１半導体チップと前記ベース基板との間の基板アンダーフィル層；をさらに含み、前記ベース基板と前記第１半導体チップは、それぞれ互いに接触するように、対応する複数の接触端子及び複数のパッドを有することができる。
【０００９】
前記基板アンダーフィル層は、接着フィルム、接着層またはモールド層のうちの一つ、またはそれ以上からなってもよい。
前記第１半導体チップは、その下面に複数の連結パッドを含み、前記複数の連結パッドと連結される連結バンプをさらに含んでもよい。
前記第１半導体チップ、第２半導体チップ、第３半導体チップ及び第４半導体チップの側面と、前記第４半導体チップの上面との上に、モールド層をさらに含んでもよい。
【００１０】
また、本発明による半導体パッケージは、第１半導体チップ、前記第１半導体チップ上に積層される第２半導体チップ、並びに前記第１半導体チップと前記第２半導体チップとの間に配置される第１アンダーフィル層を含む第１積層構造体；第３半導体チップ、前記第３半導体チップ上に積層される第４半導体チップ、並びに前記第３半導体チップと前記第４半導体チップとの間に配置される第２アンダーフィル層を含むが、前記第１積層構造体上に積層される第２積層構造体；及び前記第１積層構造体と前記第２積層構造体との間に配置される第３アンダーフィル層；を含むが、前記第１半導体チップと前記第３半導体チップは、同種の半導体チップであり、前記第２半導体チップと前記第４半導体チップは、同種の半導体チップでもある。
【００１１】
前記第３アンダーフィル層は、前記第１アンダーフィル層及び前記第２アンダーフィル層と異なる物質からなってもよい。
前記第３アンダーフィル層は、前記第１アンダーフィル層及び前記第２アンダーフィル層と同じ物質からなってもよい。
【００１２】
前記第１積層構造体の前記第１半導体チップ及び前記第２半導体チップ、並びに前記第２積層構造体の前記第３半導体チップ及び前記第４半導体チップは、それぞれ互いに接触するように、対応する複数のパッドを有し、前記第１積層構造体の前記第２半導体チップと、前記第２積層構造体の第３半導体チップは、互いに接触するように、対応する複数のパッドを有することができる。
前記第１半導体チップないし第４半導体チップの少なくとも１つのチップの前記パッドは、そのチップの上面から下面を貫く貫通電極と連結されてもよい。
【００１３】
前記第１半導体チップの水平幅は、前記第２半導体チップの水平幅より広くてもよい。
前記第３半導体チップの水平幅は、前記第４半導体チップの水平幅より広くてもよい。
前記第１半導体チップの水平幅は、前記第３半導体チップの水平幅と同じであってもよい。
前記第１半導体チップの水平幅は、前記第３半導体チップの水平幅より広くてもよい。
前記第３アンダーフィル層は、前記第２半導体チップの側面に対して凸状に突き出る形状を有することができる。
【００１４】
前記第２半導体チップの側面と、前記第２半導体チップの上面の一部分とに配置されるモールド層をさらに含み、前記第２アンダーフィル層は、前記第２半導体チップの上面の一部分上の前記モールド層と、前記第３半導体チップとの間に配置されてもよい。
前記第１半導体チップないし第４半導体チップの側面に配置されるモールド層をさらに含むが、前記第３アンダーフィル層は、前記モールド層でもある。
前記第１半導体チップが付着するベース基板；及び前記第１半導体チップと前記ベース基板との間の基板アンダーフィル層；をさらに含み、前記ベース基板と前記第１半導体チップは、それぞれ互いに接触するように、対応する複数の接触端子及び複数のパッドを有することができる。
【００１５】
前記基板アンダーフィル層は、接着フィルム、接着層またはモールド層のうちの一つ、またはそれ以上からなってもよい。
前記第１半導体チップは、その下面に複数の連結パッドを含み、前記複数の連結パッドと連結される連結バンプをさらに含んでもよい。
前記第１半導体チップと前記第２半導体チップは、同種の半導体チップでもある。
【発明の効果】
【００１６】
本発明による半導体パッケージは、少なくとも２個の半導体チップが積層された積層構造体を形成した後、また少なくとも２個の積層構造体をさらに積層して形成するので、半導体パッケージに含まれる半導体チップ間の接触力を高め、接触抵抗を低下させることができる。
また、積層構造体を形成する段階で、各積層構造体に含まれる半導体チップの不良いかんを評価するテストを行うことができる。従って、不良が発見された積層構造体は、半導体パッケージを製造に使用しない。従って、半導体パッケージの不良を最小化し、信頼性を高めることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態による半導体パッケージの製造方法の第１様相を示す断面図であり、該実施形態による第１半導体ウェーハを準備する段階を示す断面図。
【図２】本発明の一実施形態による半導体パッケージの製造方法の第１様相を示す断面図であり、該実施形態による、第１連結バンプを形成する段階を示す断面図。
【図３】本発明の一実施形態による半導体パッケージの製造方法の第１様相を示す断面図であり、該実施形態による、第１キャリア基板に第１半導体ウェーハを付着させる段階を示す断面図。
【図４】本発明の一実施形態による半導体パッケージの製造方法の第１様相を示す断面図であり、該実施形態による、第１貫通電極を露出させる段階を示す断面図。
【図５】本発明の一実施形態による半導体パッケージの製造方法の第１様相を示す断面図であり、該実施形態による、第１下面保護層を形成する段階を示す断面図。
【図６】本発明の一実施形態による半導体パッケージの製造方法の第１様相を示す断面図であり、該実施形態による、第１下面パッドを形成する段階を示す断面図。
【図７】本発明の一実施形態による半導体パッケージの製造方法の第１様相を示す断面図であり、該実施形態による、第２半導体チップを準備する段階を示す断面図。
【図８】本発明の一実施形態による半導体パッケージの製造方法の第１様相を示す断面図であり、該実施形態による、第１半導体チップ上に第２半導体チップを積層する段階を示す断面図。
【図９】本発明の一実施形態による半導体パッケージの製造方法の第１様相を示す断面図であり、該実施形態による第１アンダーフィル層を形成する段階を示す断面図。
【図１０】本発明の一実施形態による半導体パッケージの製造方法の第１様相を示す断面図であり、該実施形態による、第１モールド層を形成する段階を示す断面図。
【図１１】本発明の一実施形態による半導体パッケージの製造方法の第１様相を示す断面図であり、該実施形態による、第２貫通電極を露出させる段階を示す断面図。
【図１２】本発明の一実施形態による半導体パッケージの製造方法の第１様相を示す断面図であり、該実施形態による第１テストを行う段階を示す断面図。
【図１３】本発明の一実施形態による半導体パッケージの製造方法の第１様相を示す断面図であり、該実施形態による、第３半導体チップ上に第４半導体チップを積層する段階を示す断面図。
【図１４】本発明の一実施形態による半導体パッケージの製造方法の第１様相を示す断面図であり、該実施形態による、第２モールド層を形成する段階を示す断面図。
【図１５】本発明の一実施形態による半導体パッケージの製造方法の第１様相を示す断面図であり、該実施形態による第２テストを行う段階を示す断面図。
【図１６】本発明の一実施形態による半導体パッケージの製造方法の第１様相を示す断面図であり、該実施形態による、第１積層構造体を形成する段階を示す断面図。
【図１７】本発明の一実施形態による半導体パッケージの製造方法の第１様相を示す断面図であり、該実施形態による、第２積層構造体を形成する段階を示す断面図。
【図１８】本発明の一実施形態による半導体パッケージの製造方法の第１様相を示す断面図であり、該実施形態による、印刷回路基板上に第１積層構造体を装着する段階を示す断面図。
【図１９】本発明の一実施形態による半導体パッケージの製造方法の第１様相を示す断面図であり、該実施形態による、第１積層構造体上に第２積層構造体を積層する段階を示す断面図。
【図２０】本発明の一実施形態による半導体パッケージの製造方法の第１様相を示す断面図。
【図２１】本発明の一実施形態による半導体パッケージの製造方法の第２様相を示す断面図であり、該実施形態による、第３アンダーフィル層を形成する段階を示す断面図。
【図２２】本発明の一実施形態による半導体パッケージの製造方法の第２様相を示す断面図であり、該実施形態による、第３アンダーフィル層が付着された第２積層構造体を形成する段階を示す断面図。
【図２３】本発明の一実施形態による半導体パッケージの製造方法の第２様相を示す断面図であり、該実施形態による、第３アンダーフィル層を間に介在させ、第１積層構造体上に第２積層構造体を積層する段階を示す断面図。
【図２４】本発明の一実施形態による半導体パッケージの第２様相を示す断面図。
【図２５】本発明の一実施形態による半導体パッケージの製造方法の第３様相を示す断面図であり、該実施形態による、第１半導体ウェーハ上に積層された第２半導体チップ上に第２積層構造体を積層する段階を示す断面図。
【図２６】本発明の一実施形態による半導体パッケージの製造方法の第３様相を示す断面図。
【図２７】本発明の一実施形態による半導体パッケージの製造方法の第４様相を示す断面図であり、該実施形態による、第１半導体ウェーハ上に積層された第２半導体チップ上に第３アンダーフィル層を利用して第２積層構造体を積層する段階を示す断面図。
【図２８】本発明の一実施形態による半導体パッケージの第４様相を示す断面図。
【図２９】本発明の一実施形態による半導体パッケージの製造方法の第５様相を示す断面図であり、該実施形態による、毛細管アンダーフィル法によって、第３アンダーフィル層を形成する段階を示す断面図。
【図３０】本発明の一実施形態による半導体パッケージの第５様相を示す断面図。
【図３１】本発明の一実施形態による半導体パッケージの製造方法の第６様相を示す断面図であり、該実施形態による、第２半導体チップが積層された第１半導体ウェーハ上に、第４半導体チップが積層された第３半導体ウェーハを積層する段階を示す断面図。
【図３２】本発明の一実施形態による半導体パッケージの第６様相を示す断面図。
【図３３】本発明の一実施形態による半導体パッケージの製造方法の第７様相を示す断面図であり、該実施形態による、第２半導体チップが積層された第１半導体ウェーハ上に、第３アンダーフィル層を利用して、第４半導体チップが積層された第３半導体ウェーハを積層する段階を示す断面図である。
【図３４】本発明の一実施形態による半導体パッケージの第７様相を示す断面図。
【図３５】本発明の一実施形態による半導体パッケージの製造方法の第８様相を示す断面図であり、該実施形態による、第１キャリア基板に第１半導体ウェーハを付着させる段階を示す断面図。
【図３６】本発明の一実施形態による半導体パッケージの製造方法の第８様相を示す断面図であり、該実施形態による第１テストを行う段階を示す断面図。
【図３７】本発明の一実施形態による半導体パッケージの製造方法の第８様相を示す断面図であり、該実施形態による、第２半導体チップが積層された第１半導体ウェーハ上に、第４半導体チップが積層された第３半導体ウェーハを積層する段階を示す断面図。
【図３８】本発明の一実施形態による半導体パッケージの製造方法の第８様相を示す断面図であり、該実施形態による、予備キャリア基板に、図３７の結果物を付着させる段階を示す断面図。
【図３９】本発明の一実施形態による半導体パッケージの製造方法の第８様相を示す断面図であり、該実施形態による、外部連結バンプを形成する段階を示す断面図。
【図４０】本発明の一実施形態による半導体パッケージの第８様相を示す断面図。
【図４１】本発明の一実施形態による半導体パッケージの製造方法の第９様相を示す断面図であり、該実施形態による、第２キャリア基板に第２半導体ウェーハを付着させる段階を示す断面図。
【図４２】本発明の一実施形態による半導体パッケージの製造方法の第９様相を示す断面図であり、該実施形態による、第２半導体チップを準備する段階を示す断面図。
【図４３】本発明の一実施形態による半導体パッケージの製造方法の第９様相を示す断面図であり、該実施形態による、第１半導体ウェーハ上に第２半導体チップを積層する段階を示す断面図。
【図４４】本発明の一実施形態による半導体パッケージの製造方法の第９様相を示す断面図であり、該実施形態による、第１モールド層を形成する段階を示す断面図。
【図４５】本発明の一実施形態による半導体パッケージの製造方法の第９様相を示す断面図であり、該実施形態による、第２貫通電極を露出させる段階を示す断面図。
【図４６】本発明の一実施形態による半導体パッケージの製造方法の第９様相を示す断面図であり、該実施形態による、第２下面パッドを形成する段階を示す断面図。
【図４７】本発明の一実施形態による半導体パッケージの製造方法の第９様相を示す断面図であり、該実施形態による、第１積層構造体を形成する段階を示す断面図。
【図４８】本発明の一実施形態による半導体パッケージの第９様相を示す断面図。
【図４９】本発明の一実施形態による半導体パッケージの第１０様相を示す断面図。
【図５０】本発明の一実施形態による半導体パッケージの第１１様相を示す断面図。
【図５１】本発明の一実施形態による半導体パッケージの第１２様相を示す断面図。
【図５２】本発明の一実施形態による半導体パッケージの第１３様相を示す断面図。
【図５３】本発明の一実施形態による半導体パッケージの第１４様相を示す断面図。
【図５４】本発明の一実施形態による半導体パッケージの第１５様相を示す断面図。
【図５５】本発明の一実施形態による半導体パッケージの第１６様相を示す断面図。
【図５６】本発明の一実施形態による半導体パッケージの製造方法の第１７様相を示す断面図であり、該実施形態による、第１半導体ウェーハ上に第２半導体ウェーハを積層する段階を示す断面図。
【図５７】本発明の一実施形態による半導体パッケージの製造方法の第１７様相を示す断面図であり、該実施形態による、第２貫通電極を露出させる段階を示す断面図。
【図５８】本発明の一実施形態による半導体パッケージの製造方法の第１７様相を示す断面図であり、該実施形態による、第２下面パッドを形成する段階を示す断面図。
【図５９】本発明の一実施形態による半導体パッケージの製造方法の第１７様相を示す断面図であり、該実施形態による、第３半導体ウェーハ上に第４半導体ウェーハを積層する段階を示す断面図。
【図６０】本発明の一実施形態による半導体パッケージの第１７様相を示す断面図。
【図６１】本発明の一実施形態による半導体パッケージの第１８様相を示す断面図。
【図６２】本発明の一実施形態によるメモリ・モジュールを示す平面図。
【図６３】本発明の一実施形態による半導体パッケージを含むシステムを示す構成図。
【図６４】本発明の一実施形態による半導体パッケージを含むメモリカードを示す構成図。
【発明を実施するための形態】
【００１８】
本発明の構成及び効果を十分に理解するために、添付した図面を参照し、本発明の望ましい実施形態について説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、さまざまな形態で具現されてもよく、多様な変更を加えることができる。ただし、本実施形態に係わる説明は、本発明の開示を完全なものにし、本発明が属する技術分野の当業者に、発明の範疇を完全に知らせるために提供されるものである。添付された図面で構成要素は、説明の便宜のために、その大きさが実際より拡大して図示されており、各構成要素の比率は、誇張されていたり縮小されていたりもいる。
【００１９】
ある構成要素が他の構成要素の「上に」あるとしたり、あるいは「接して」いると記載した場合、他の構成要素の上に、直接当接していたり、あるいは連結されていてもよいが、中間に他の構成要素が存在することもあると理解されなければならない。一方、ある構成要素が他の構成要素の「真上に」あると記載したり、あるいは「直接接して」いると記載した場合には、中間に他の構成要素が存在しないと理解することができる。構成要素間の関係について説明する他の表現、例えば、「〜間に」や「直接〜間に」なども同様に解釈される。
【００２０】
第１、第２のような用語は、多様な構成要素について説明するのに使用されるが、前記構成要素は、前記用語によって限定されるものではない。前記用語は、１つの構成要素を他の構成要素から区別する目的のみに使用されるものである。例えば、本発明の権利範囲を外れずに、第１構成要素は、第２構成要素と命名されてもよく、同一に、第２構成要素も第１構成要素と命名されてもよい。
【００２１】
単数の表現は、文脈上取り立てて表現しない限り、複数の表現を含む。「含む」または「有する」などの用語は、明細書上に記載した特徴、数字、段階、動作、構成要素、部分品、またはそれらを組み合わせたものが存在するということを指定するためのものであり、一つ、またはそれ以上の他の特徴や数字、段階、動作、構成要素、部分品、またはそれらを組み合わせたものが付加されたりもすると解釈される。
【００２２】
本発明の実施形態で使用される用語は、取り立てて定義されない限り、当該技術分野で当業者に一般的に知られた意味に解釈される。
以下、添付した図面を参照し、本発明の望ましい実施例について説明することにより、本発明について詳細に説明する。
【００２３】
図１ないし図２０は、本発明の一実施形態による、半導体パッケージの製造方法の第１様相を示す断面図である。
図１は、本発明の一実施形態による、第１半導体ウェーハを準備する段階を示す断面図である。
【００２４】
図１を参照してみれば、第１半導体ウェーハＷ１を準備する。第１半導体ウェーハＷ１は、第１スクライブレーンＳＬ１で区分される複数の第１半導体チップＣ１からなる。第１半導体チップＣ１は、第１半導体基板１００、第１半導体素子１１０及び第１貫通電極１２０を含む。第１半導体基板１００は、互いに反対になる第１上面１０２及び第１下面１０４ａを有することができる。第１半導体素子１１０は、第１半導体基板１００の第１上面１０２に形成されてもよい。第１貫通電極１２０は、第１半導体基板１００の第１上面１０２から第１半導体素子１１０を貫通するように、第１半導体基板１００内に延長されるように形成される。
【００２５】
第１半導体基板１００は、例えば、シリコン（Ｓｉ）を含んでもよい。または、第１半導体基板１００は、ゲルマニウム（Ｇｅ）のような半導体元素、またはＳｉＣ（silicon carbide）、ＧａＡｓ（gallium arsenide）、ＩｎＡｓ（indium arsenide）及びＩｎＰ（indium phosphide）のような化合物半導体を含んでもよい。または、第１半導体基板１００は、ＳＯＩ（silicon on insulator）構造を有することができる。例えば、第１半導体基板１００は、ＢＯＸ層（buried oxide layer）を含んでもよい。第１半導体基板１００は、導電領域、例えば、不純物がドーピングされたウェル（well）、または不純物がドーピングされた構造物を含んでもよい。また、第１半導体基板１００は、ＳＴＩ（shallow trench isolation）構造のような多様な素子分離構造を有することができる。
【００２６】
第１半導体素子１１０は、システムＬＳＩ（large scale integration）、フラッシュメモリ、ＤＲＡＭ（dynamic random access memory）、ＳＲＡＭ（static random access memory）、ＥＥＰＲＯＭ（electrically erasable programmable read-only memory）、ＰＲＡＭ（phase change random access memory）、ＭＲＡＭ（magnetic random access memory）、またはＲＲＡＭ（登録商標）（resistive random access memory）を含んでもよい。具体的には、第１半導体素子１１０は、多種の複数の個別素子（individual devices）を含んでもよい。前記複数の個別素子は、多様な微細電子素子（microelectronic devices）、例えば、ＣＭＯＳトランジスタ（complementary metal-insulator-semiconductor transistor）のようなＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）、システムＬＳＩ、ＣＩＳ（ＣＭＯＳ imaging sensor）のようなイメージセンサ、ＭＥＭＳ（micro-electro-mechanical system）、能動素子、受動素子などを含んでもよい。前記複数の個別素子は、第１半導体基板１００の前記導電領域に電気的に連結されてもよい。第１半導体素子１１０は、前記複数の個別素子のうちの少なくとも２個、または前記複数の個別素子と、第１半導体基板１００の前記導電領域とを電気的に連結する導電性配線または導電性プラグをさらに含んでもよい。また、前記複数の個別素子は、それぞれ絶縁膜によって、隣接する他の個別素子と電気的に分離される。
【００２７】
第１半導体素子１１０は、前記複数の個別素子を、第１半導体基板１００に形成される他の配線と連結させるための複数の配線構造を含むように形成される。前記複数の配線構造は、金属配線層及びビアプラグを含んでもよい。前記金属配線層及び前記ビアプラグは、配線用バリア膜及び配線用金属層からなる。前記配線用バリア膜は、Ｔｉ、ＴｉＮ、ＴａまたはＴａＮのうちから選択される少なくとも１つの物質を含んでもよい。前記配線用金属層は、Ｗ、ＡｌまたはＣｕのうちから選択される少なくとも１つの金属を含んでもよい。前記金属配線層及び前記ビアプラグは、互いに同一の材料で構成されてもよい。または、前記金属配線層及び前記ビアプラグのうちの少なくとも一部が、互いに異なる材料を含むように構成されてもよい。前記金属配線層及び／または前記ビアプラグは、複数個が多層構造をなすことができる。すなわち、前記配線構造は、２層以上の前記金属配線層、または２個以上の前記ビアプラグが交互に積層される多層構造でもある。第１半導体素子１１０は、前記配線構造と、その下部の他の構造物とを外部衝撃や湿気から保護するための保護層（passivation layer）をさらに含むように形成される。
【００２８】
第１貫通電極１２０は、第１半導体基板１００の第１上面１０２から、第１半導体基板１００の内部に延長されてもよい。第１貫通電極１２０の少なくとも一部は、カラム状でもある。第１貫通電極１２０は、カラム状の表面に形成されるバリア膜、及び前記バリア膜内部を充填する埋め込み導電層からなる。前記バリア膜は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｒｕ、Ｃｏ、Ｍｎ、ＷＮ、Ｎｉ及びＮｉＢのうちから選択される少なくとも１つの物質を含んでもよく、前記埋め込み導電層は、Ｃｕ；ＣｕＳｎ、ＣｕＭｇ、ＣｕＮｉ、ＣｕＺｎ、ＣｕＰｄ、ＣｕＡｕ、ＣｕＲｅ、ＣｕＷなどのＣｕ合金；Ｗ；Ｗ合金；Ｎｉ；Ｒｕ及びＣｏのうちから選択される少なくとも１つの物質を含んでもよい。第１半導体基板１００と第１貫通電極１２０との間には、絶縁膜が介在される。前記絶縁膜は、酸化膜、窒化膜、炭化膜、ポリマ、またはそれらの組み合わせからなる。
【００２９】
第１貫通電極１２０は、後続工程で、第１半導体基板１００の一部を除去し、一部が除去された第１半導体基板１００を貫通する導電物質からなる。例えば、第１貫通電極１２０は、前記バリア膜、及び前記バリア膜内部を充填する埋め込み導電層からなる。または、例えば、第１貫通電極１２０は、前記バリア膜、前記バリア膜内部を充填する埋め込み導電層、及び前記金属配線層及び／またはビアプラグのうちの一部からなる。
【００３０】
図２は、本発明の一実施形態による、第１連結バンプを形成する段階を示す断面図である。
図２を参照すれば、第１半導体基板１００上に、第１貫通電極１２０と電気的に連結される第１連結バンプ１３４を形成する。第１連結バンプ１３４を形成する前に、第１貫通電極１２０と第１連結バンプ１３４との間に配置されるように、第１連結パッド１３２をさらに形成することができる。
【００３１】
図３は、本発明の一実施形態による、第１キャリア基板に第１半導体ウェーハを付着させる段階を示す断面図である。
図３を参照すれば、第１連結バンプ１３４が形成された第１半導体ウェーハＷ１を、第１キャリア基板１０に付着させる。第１キャリア基板１０は、第１支持基板１２及び第１接着物質層１４からなる。第１半導体ウェーハＷ１は、第１連結バンプ１３４が第１キャリア基板１０に向くように、第１キャリア基板１０に付着させることができる。第１連結バンプ１３４は、第１接着物質層１４によって覆い包まれる。第１半導体基板１００の第１上面１０２のうち、第１連結バンプ１３４によって露出される部分は、第１接着物質層１４と接する。
【００３２】
図４は、本発明の一実施形態による、第１貫通電極を露出させる段階を示す断面図である。
図４を参照すれば、第１半導体基板１００の一部分を除去し、第１貫通電極１２０を露出させる。第１半導体基板１００の第１下面１０４には、第１貫通電極１２０が露出される。第１貫通電極１２０が、第１半導体基板１００の第１下面１０４に露出されることにより、第１貫通電極１２０は、第１半導体基板１００を貫通した形状を有することができる。選択的には、第１貫通電極１２０が第１下面１０４より突出するように、第１半導体基板１００の一部分を除去する。
第１貫通電極１２０を露出させるために、ＣＭＰ（chemical mechanical polishing）工程、エッチバック（etch-back）工程、またはそれらの組み合わせを利用して、第１半導体基板１００の一部分を除去する。
【００３３】
図５は、本発明の一実施形態による、第１下面保護層を形成する段階を示す断面図である。
図５を参照すれば、第１半導体ウェーハＷ１の露出面、すなわち、第１半導体基板１００の第１下面１０４を覆う第１下面保護層１４２を形成する。第１下面保護層１４２は、例えば、スピンコーティング工程またはスプレー工程によって形成される。第１下面保護層１４２は、例えば、絶縁性ポリマからなってもよい。第１下面保護層１４２を形成するために、第１半導体基板１００の第１下面１０４と、露出した第１貫通電極１２０とを覆う絶縁性ポリマ膜を形成した後、前記絶縁性ポリマ膜を、エッチバック工程を介して一部除去し、第１貫通電極１２０を露出させる。
【００３４】
図６は、本発明の一実施形態による、第１下面パッドを形成する段階を示す断面図である。
図６を参照すれば、第１下面保護層１４２によって露出される第１貫通電極１２０の部分と電気的に連結される第１下面パッド１４４を形成する。選択的には、第１下面パッド１４４は、形成されないように省略されもする。
【００３５】
図７は、本発明の一実施形態による、第２半導体チップを準備する段階を示す断面図である。
図７を参照すれば、第２半導体チップＣ２を準備する。第２半導体チップＣ２を準備するために、図１ないし図４で示された第１半導体ウェーハＷ１と同様に、第２半導体ウェーハ（図示せず）を加工した後、前記第２半導体ウェーハを分離し、第２半導体チップＣ２を準備することができる。
【００３６】
前記第２半導体ウェーハは、第１半導体ウェーハＷ１と同一工程を介して形成された同種の個別素子を含む半導体ウェーハでもよい。すなわち、複数の第２半導体チップＣ２は、互いに連結された前記第２半導体ウェーハの形態で、第２キャリア基板２０に付着された後、切削されて第２半導体チップＣ２に分離される。第２半導体チップＣ２は、第２半導体基板２００、第２半導体素子２１０及び第２貫通電極２２０を含む。第２半導体基板２００は、互いに反対になる第２上面２０２及び第２下面２０４を有することができる。第２貫通電極２２０は、第２半導体基板２００を貫通することができる。
【００３７】
第２半導体チップＣ２は、第１半導体チップＣ１と同一の個別素子を含む同種の半導体チップでもよい。または、第２半導体チップＣ２は、第１半導体チップＣ１とは異なる個別素子を含む異種の半導体チップでもよい。
図７に図示された構成要素において、別途に言及されていない部分は、図１ないし図４に図示された構成要素の名称において、「第１」が「第２」に置き換えられ、部材番号において、「１×」または「１××」が、「２×」または「２××」に置き換えられることを除いては、同一であるので、説明は省略する。
【００３８】
図８は、本発明の一実施形態による、第１半導体チップ上に、第２半導体チップを積層する段階を示す断面図である。
図８を参照すれば、図７に示された第２キャリア基板２０から第２半導体チップＣ２を分離し、図６に示された第１半導体ウェーハＷ１上に積層する。複数の第２半導体チップＣ２は、第１半導体ウェーハＷ１が含む複数の第１半導体チップＣ１にそれぞれ対応するように、第１半導体ウェーハＷ１上に積層される。すなわち、複数の第２半導体チップＣ２は、複数の第１半導体チップＣ１上にそれぞれ対応するように積層される。
【００３９】
第２半導体チップＣ２は、第１貫通電極１２０と第２貫通電極２２０とが電気的に連結されるように、第１半導体チップＣ１上に積層される。第１貫通電極１２０と第２貫通電極２２０とを電気的に連結するために、第２半導体チップＣ２の第２連結バンプ２３４が、第１下面パッド１４４と接触するように、第２半導体チップＣ２を、第１半導体チップＣ１上に積層することができる。第１下面パッド１４４が形成されていない場合、第２連結バンプ２３４は、第１貫通電極１２０と接触することができる。
第２半導体チップＣ２を、第１半導体チップＣ１上に積層した後、リフロー工程を遂行し、第２連結バンプ２３４及び第１下面パッド１４４、または第２連結バンプ２３４及び第１貫通電極１２０の接触力を高め、接触抵抗を低下させることができる。
【００４０】
図９は、本発明の一実施形態による、第１アンダーフィル層を形成する段階を示す断面図である。
図９を参照すれば、第１半導体チップＣ１と第２半導体チップＣ２との間に、第１アンダーフィル層１５０を形成する。第１アンダーフィル層１５０は、第１半導体チップＣ１と第２半導体チップＣ２との間の空間を全て充たすように形成される。第１アンダーフィル層１５０は、第２連結バンプ２３４を全て覆い包むように形成される。第１アンダーフィル層１５０は、第２半導体チップＣ２の第２上面２０２のうち、第２連結バンプ２３４によって露出される部分を覆うように形成される。第１アンダーフィル層１５０は、第２半導体チップＣ２側から第１半導体チップＣ１側に近付くほど、広い水平断面積を有するように形成される。
【００４１】
第１アンダーフィル層１５０は、例えば、毛細管アンダーフィル（capillary under-fill）方法によって形成される。第１アンダーフィル層１５０は、例えば、エポキシ樹脂からなる。第１アンダーフィル層１５０は、フィラが混合されてもよい。前記フィラは、例えば、シリカからなる。前記フィラは、例えば、０．１μｍないし数μｍ以下の大きさを有することができ、平均約０．３ないし１μｍの大きさを有することができる。第１アンダーフィル層１５０は、例えば、約５５％ないし７５％前後の質量を有するフィラが混合されてもよい。すなわち、第１アンダーフィル層１５０に含まれたフィラの比率は、約５５ｗｔ％ないし７５ｗｔ％でもよい。
【００４２】
図１ないし図９を介して、第１半導体チップＣ１上に、１つの第２半導体チップＣ２が積層された場合について説明したが、それに限定されるものではなく、第１半導体チップＣ１上には、複数の第２半導体チップＣ２が順次に積層されてもよい。
【００４３】
図１０は、本発明の一実施形態による、第１モールド層を形成する段階を示す断面図である。
図１０を参照すれば、第１半導体ウェーハＷ１上に、第２半導体チップＣ２を覆う第１モールド層１６０を形成する。第１モールド層１６０は、第２半導体チップＣ２の第２下面２０４及び側面を覆うように形成される。第１モールド層１６０は、例えば、ＥＭＣ（epoxy mold compound）からなる。第１モールド層１６０は、フィラが混合されてもよい。前記フィラは、例えば、シリカからなる。前記フィラは、例えば、数ないし数十ｍ以下の大きさを有し、平均約２ないし１０μｍの大きさを有することができる。第１モールド層１６０は、例えば、約８０％ないし９０％前後の質量を有するフィラが混合されてもよい。すなわち、第１モールド層１６０に含まれたフィラの比率は、約８０ｗｔ％ないし９０ｗｔ％でもよい。フィラは、一般的に、球形のシリカ物質からなる。フィラの大きさと濃度が異なれば、他の接着特性を提供することができる。
【００４４】
図１１は、本発明の一実施形態による、第２貫通電極を露出させる段階を示す断面図である。
図１１を参照すれば、第１モールド層１６０の一部分を除去し、第２貫通電極２２０を露出させる第１ホール１６２を形成する。例えば、レーザ・ドリリング法によって第１モールド層１６０の一部分を除去し、第１ホール１６２を形成する。
【００４５】
図１２は、本発明の一実施形態による、第１テストを行う段階を示す断面図である。
図１２を参照すれば、第１モールド層１６０の一部分を除去し、第２半導体チップＣ２の第２下面２０４上に形成された第１モールド層１６０の厚みを薄くすることができる。第１モールド層１６０の一部分を除去するために、ＣＭＰ工程、エッチバック工程、またはそれらの組み合わせを利用することができる。
【００４６】
第１モールド層１６０の厚みを薄くする段階は、図１１に示された第１ホール１６２を形成する前に先に遂行される。または、図１０に示された、第１モールド層１６０を形成する段階で、第１モールド層１６０の厚みを調節し、第１モールド層１６０の厚みを薄くする段階を省略することもできる。
第１モールド層１６０の第１ホール１６２を介して露出された第２貫通電極２２０を利用して、第１半導体チップＣ１及び第２半導体チップＣ２に係わる不良いかんを評価する第１テストを行うことができる。
【００４７】
図１３は、本発明の一実施形態による、第３半導体チップ上に、第４半導体チップを積層する段階を示す断面図である。
図１３を参照すれば、複数の第３半導体チップＣ３を含む第３半導体ウェーハＷ３上に、第４半導体チップＣ４を積層する。第３半導体ウェーハＷ３は、図１ないし図６に示された第１半導体ウェーハＷ１と同一の工程を介して形成することができる。第４半導体チップＣ４は、図７に示された第２半導体チップＣ２と同一の工程を介して形成することができる。
【００４８】
第３半導体チップＣ３は、図１に示された第１半導体チップＣ１と同一の個別素子を含む同種の半導体チップでもよい。または、第３半導体チップＣ３は、第１半導体チップＣ１とは異なる個別素子を含む異種の半導体チップでもよい。第４半導体チップＣ４は、第１半導体チップＣ１と同一の個別素子を含む同種の半導体チップでもよい。または、第４半導体チップＣ４は、第１半導体チップＣ１とは異なる個別素子を含む異種の半導体チップでもよい。第４半導体チップＣ４は、第２半導体チップＣ２と同一の個別素子を含む同種の半導体チップでもよい。または、第４半導体チップＣ４は、第２半導体チップＣ２とは異なる個別素子を含む異種の半導体チップでもよい。
【００４９】
第４半導体チップＣ４には、第２半導体チップＣ２の第２貫通電極２２０に対応する貫通電極が形成されていないこともある。しかし、第４半導体チップＣ４もまた、第２半導体チップＣ２の第２貫通電極２２０に対応する貫通電極を形成してもよい。
複数の第４半導体チップＣ４は、第３半導体ウェーハＷ３に含まれる複数の第３半導体チップＣ３にそれぞれ対応するように、第３半導体ウェーハＷ３上に積層される。すなわち、第４半導体チップＣ４は、第３半導体チップＣ３上に積層される。第４半導体チップＣ４は、第３貫通電極３２０と電気的に連結されるように、第３半導体チップＣ３上に積層される。第４半導体チップＣ４を、第３半導体チップＣ３上に積層した後、リフロー工程を遂行し、第４連結バンプ４３４及び第３下面パッド３４４、または第４連結バンプ４３４及び第３貫通電極３２０の接触力を高め、接触抵抗を低下させることができる。
【００５０】
その後、第３半導体チップＣ３と第４半導体チップＣ４との間に、第２アンダーフィル層３５０を形成する。第２アンダーフィル層３５０は、第３半導体チップＣ３と第４半導体チップＣ４との間の空間を全て充たすように形成される。第２アンダーフィル層３５０は、第４連結バンプ４３４を全て覆い包むように形成される。第２アンダーフィル層３５０は、例えば、毛細管アンダーフィル法によって形成される。第２アンダーフィル層３５０は図９に示された第１アンダーフィル層１５０と同一であるか、あるいは類似した物理的特性を有することができる。
【００５１】
図１３で、第３半導体チップＣ３上に、１つの第４半導体チップＣ４が積層された場合について説明したが、それに限定されるものではなく、第３半導体チップＣ４上には、複数の第４半導体チップＣ４が順次に積層されてもよい。その場合、複数の第４半導体チップＣ４のうち、最上端の第４半導体チップＣ４を除いた残りの第４半導体チップＣ４には、図７に示された第２半導体チップＣ２の第２貫通電極２２０に対応する第４貫通電極（図示せず）が形成される。
図１３に図示された構成要素において、別途に言及されていない部分は、図１ないし図９に図示された構成要素の名称において、「第１」及び「第２」、がそれぞれ「第３」及び「第４」に置き換えられ、部材番号において、「１×／２×」または「１××／２××」が、それぞれ「３×／４×」または「３××／４××」に置き換えられることを除いては、同一であるので、説明は省略する。
【００５２】
図１４は、本発明の一実施形態による、第２モールド層を形成する段階を示す断面図である。
図１４を参照すれば、第３半導体ウェーハＷ３上に、第４半導体チップＣ４の間を充たす第２モールド層３６０を形成する。第２モールド層３６０は、第４半導体チップＣ４の側面を覆うように形成される。第２モールド層３６０は、第４半導体チップＣ４の第４下面４０４を露出させるように形成されているように図示したが、それに限定されるものではなく、第２モールド層３６０は、第４半導体チップＣ４の第４下面４０４を覆うように形成されてもよい。
または、第４半導体チップＣ４の第４下面４０４を覆うモールド物質層を形成した後、前記モールド物質層の一部を除去し、第４半導体チップＣ４の第４下面４０４を露出させる第２モールド層３６０を形成することができる。
【００５３】
第２モールド層３６０は、図１０に示された第１モールド層１６０と同一であるか、あるいは類似した物理的特性を有することができる。
図１５は、本発明の一実施形態による、第２テストを行う段階を示す断面図である。
図１５を参照すれば、第４半導体チップＣ４が積層された第３半導体ウェーハＷ３を、図１４に示された第３キャリア基板３０から分離し、第４キャリア基板４０に付着させる。第４半導体チップＣ４が積層された第３半導体ウェーハＷ３は、第３キャリア基板３０に付着されたときと比べ、上下面を逆さまにして第４キャリア基板４０に付着させる。従って、第４半導体チップＣ４が積層された第３半導体ウェーハＷ３は、第４半導体チップＣ４が第４キャリア基板４０に向くように、第４キャリア基板４０に付着させることができる。
【００５４】
その後、第３半導体チップＣ３の第３連結バンプ３３４を利用して、第３半導体チップＣ３及び第４半導体チップＣ４に係わる不良いかんを評価する第２テストを行うことができる。
図１６は、本発明の一実施形態による、第１積層構造体を形成する段階を示す断面図である。
図１６を参照すれば、図１２に示された第１テストを遂行した後、第１半導体ウェーハＷ１を第１スクライブレーンＳＬ１に沿って切削し、互いに対応する第１半導体チップＣ１及び第２半導体チップＣ２がなす第１積層構造体Ｍ１に分離する。
【００５５】
第１積層構造体Ｍ１は、第１貫通電極１２０を含む第１半導体チップＣ１、及び第１半導体チップＣ１上に、第１アンダーフィル層１５０を間に介在させて積層され、第２貫通電極２２０を含む少なくとも１つの第２半導体チップＣ２を含んでもよい。
第２半導体チップＣ２の水平幅は、第１半導体チップＣ１の水平幅より狭くてもよい。すなわち、第２半導体チップＣ２の水平断面積は、第１半導体チップＣ１の水平断面積より狭くてもよい。第１モールド層１６０は、第２半導体チップＣ２の側面を覆い包むように、第１半導体チップＣ１上の一部分に形成される。第１モールド層１６０は、第１積層構造体Ｍ１の上面一部を覆い包むように、第２半導体チップＣ２の第２下面２０４上の一部分に形成される。
【００５６】
第１半導体チップＣ１と第２半導体チップＣ２は、同種の半導体チップでもよい。その場合、第２半導体チップＣ２を、半導体ウェーハから分離するときに使用されるブレード（blade）のカーフ幅（Kerf width）は、第１半導体チップＣ１を、第１半導体ウェーハから分離するときに使用されるブレードのカーフ幅より大きい。その結果、分離された第２半導体チップＣ２は、分離された第１半導体チップＣ１より狭い水平幅を有する。すなわち、分離された第２半導体チップＣ２は、分離された第１半導体チップＣ１より狭い水平断面積を有する。
または、第１半導体チップＣ１と第２半導体チップＣ２は、異種の半導体チップでもよい。その場合、第２半導体チップＣ２は、第１半導体チップＣ１より狭い水平幅を有する。すなわち、第２半導体チップＣ２は、第１半導体チップＣ１より狭い水平断面積を有する。
【００５７】
図１７は、本発明の一実施形態による、第２積層構造体を形成する段階を示す断面図である。
図１７を参照すれば、図１５に示された第２テストを遂行した後、第３半導体ウェーハＷ３を、第３スクライブレーンＳＬ３に沿って切削し、互いに対応する第３半導体チップＣ３及び第４半導体チップＣ４がなす第２積層構造体Ｍ２に分離する。
第２積層構造体Ｍ２は、第３貫通電極３２０を含む第３半導体チップＣ３、及び第３半導体チップＣ３上に、第２アンダーフィル層３５０を間に介在させて積層される少なくとも１つの第４半導体チップＣ４を含んでもよい。
【００５８】
第４半導体チップＣ４の水平幅は、第３半導体チップＣ３の水平幅より狭くてもよい。すなわち、第４半導体チップＣ４の水平断面積は、第３半導体チップＣ３の水平断面積より狭くてもよい。第２モールド層３６０は、第４半導体チップＣ４の側面を覆い包むように、第３半導体チップＣ３上の一部分に形成される。第２モールド層３６０は、第２積層構造体Ｍ２の上面の一部、すなわち、第４半導体チップＣ４上の一部分に形成される。
【００５９】
第３半導体チップＣ３と第４半導体チップＣ４は、同種の半導体チップでもよい。その場合、第４半導体チップＣ４、を半導体ウェーハから分離する時の使用されるブレードのカーフ幅は、第３半導体チップＣ３を、第３半導体ウェーハから分離するときに使用されるブレードのカーフ幅より大きい。その結果、分離された第４半導体チップＣ４は、分離された第３半導体チップＣ３より狭い水平幅を有する。すなわち、分離された第４半導体チップＣ４は、分離された第３半導体チップＣ３より狭い水平断面積を有する。
または、第３半導体チップＣ３と第４半導体チップＣ４は、異種の半導体チップでもよい。その場合、第４半導体チップＣ４は、第３半導体チップＣ３より狭い水平幅を有する。すなわち、第４半導体チップＣ４は、第３半導体チップＣ３より狭い水平断面積を有する。
【００６０】
図１８は、本発明の一実施形態による、印刷回路基板上に第１積層構造体を装着する段階を示す断面図である。
図１８を参照すれば、第１積層構造体Ｍ１を、印刷回路基板５００上に装着する。印刷回路基板５００は、ベース基板５１０、及びベース基板５１０の上面／下面に、ソルダレジスト層５３０を介してそれぞれ露出される第１接触端子５２２及び第２接触端子５２４を含む。
【００６１】
ベース基板５１０は、フェノール樹脂、エポキシ樹脂、ポリイミドのうちから選択される少なくとも１つの物質からなる。例えば、ベース基板５１０は、ＦＲ４（flame retardant-4）、四官能性エポキシ（tetrafunctional epoxy）、ポリフェニレンエーテル（polyphenylene ether）、エポキシ／ポリフェニレンオキシド（epoxy/polyphenylene oxide）、ビスマレイミドトリアジン（bismaleimidetriazine）、サーマウント（Themount）、シアン酸エステル（cyanate ester）、ポリイミド（polyimide）及び液晶ポリマ（liquid crystal polymer）のうちから選択される少なくとも１つの物質を含んでもよい。第１接触端子５２２及び第２接触端子５２４は、銅、ニッケル、ステンレススチールまたはベリリウム銅（beryllium copper）からなってもよい。ベース基板５１０内には、第１接触端子５２２及び第２接触端子５２４と電気的に連結される内部接触端子（図示せず）が形成される。
【００６２】
第１接触端子５２２及び第２接触端子５２４は、ベース基板５１０に銅箔（Ｃｕ foil）を被せた後、パターニングされた回路配線において、ソルダレジスト層５３０によって露出された部分でもある。
第１接触端子５２２は、第１半導体チップＣ１の第１連結バンプ１３４と電気的に連結される。第１積層構造体Ｍ１は、第１連結バンプ１３４と第１接触端子５２２とが接触するように、印刷回路基板５００上に装着される。第２接触端子５２４上には、外部装置との連結のためのソルダボール、導電性バンプ、ＬＧＡ（lead grid array）などが形成される。
【００６３】
印刷回路基板５００と第１積層構造体Ｍ１との間には、基板アンダーフィル層５５０が形成される。基板アンダーフィル層５５０は、第１半導体チップＣ１と印刷回路基板５００との間の空間を全て充たすように形成される。基板アンダーフィル層５５０は、第１連結バンプ１３４を全て覆い包むように形成される。基板アンダーフィル層５５０は、例えば、毛細管アンダーフィル法によって形成される。基板アンダーフィル層５５０は、図９に示された第１アンダーフィル層１５０と同一であるか、あるいは類似した物理的特性を有する。または、基板アンダーフィル層５５０は、図９に示された第１アンダーフィル層１５０と異なる物理的特性を有する。
図１９は、本発明の一実施形態による、第１積層構造体上に第２積層構造体を積層する段階を示す断面図である。
【００６４】
図１９を参照すれば、印刷回路基板５００上に装着された第１積層構造体Ｍ１上に、第２積層構造体Ｍ２を積層する。第２積層構造体Ｍ２は、第３半導体チップＣ３の第３連結バンプ３３４が、第２半導体チップＣ２の第２貫通電極２２０と連結されるように、第１積層構造体Ｍ１上に積層される。それを介して、印刷回路基板５００上に、第１半導体チップＣ１ないし第４半導体チップＣ４が順次に積層された形状を有する。第１半導体チップＣ１の水平幅は、第２半導体チップＣ２の水平幅より大きい。すなわち、第１半導体チップＣ１の水平断面積は、第２半導体チップＣ２の水平断面積より大きい。また、第３半導体チップＣ３の水平幅は、第４半導体チップＣ４の水平幅より大きい。すなわち、第３半導体チップＣ３の水平断面積は、第４半導体チップＣ４の水平断面積より大きい。
【００６５】
第２積層構造体Ｍ２を、第１積層構造体Ｍ１上に積層した後、リフロー工程を遂行し、第３連結バンプ３３４と第２貫通電極２２０との接触力を高め、接触抵抗を低下させることができる。
図２０は、本発明の一実施形態による、半導体パッケージの第１様相を示す断面図である。
図２０を参照すれば、印刷回路基板５００上に、第１積層構造体Ｍ１及び第２積層構造体Ｍ２を覆う基板モールド層６００を形成し、半導体パッケージ１ａを形成する。基板モールド層６００のうちの一部分は、第１積層構造体Ｍ１と第２積層構造体Ｍ２との間を充たす第３アンダーフィル層２６０の機能を遂行することができる。
【００６６】
基板モールド層６００は、図１０に示された第１モールド層１６０、及び／または図１４に示された第２モールド層３６０と同一であるか、あるいは類似した物理的特性を有する。または、基板モールド層６００は、図１０に示された第１モールド層１６０、及び／または図１４に示された第２モールド層３６０と異なる物理的特性を有する。
【００６７】
半導体パッケージ１ａでは、印刷回路基板５００上に、第１半導体チップＣ１ないし第４半導体チップＣ４が順次に積層される。半導体パッケージ１ａでは、第１半導体チップＣ１ないし第４半導体チップＣ４が、それぞれ第１半導体素子１１０ないし第４半導体素子４１０が印刷回路基板５００に向くように、印刷回路基板５００上に順次に積層される。第１貫通電極１２０を含む第１半導体チップＣ１と、第２貫通電極２２０を含む第２半導体チップＣ２は、第１アンダーフィル層１５０を間に介在させて積層される。第３貫通電極３２０を含む第３半導体チップＣ３と、第４半導体チップＣ４は、第２アンダーフィル層３５０を間に介在させて積層される。
【００６８】
第４半導体チップＣ４は、第１貫通電極１２０ないし第３貫通電極３２０と連結され、第１貫通電極１２０ないし第３貫通電極３２０を介して、印刷回路基板５００と電気的に連結される。第１貫通電極１２０ないし第３貫通電極３２０は、順次に連結される。第４半導体チップＣ４が、順次に連結される第１貫通電極１２０ないし第３貫通電極３２０と電気的に連結されるように、第２積層構造体Ｍ２は、第１積層構造体Ｍ１上に積層される。
【００６９】
第１半導体チップＣ１と第３半導体チップＣ３は、互いに同一の方法で、半導体ウェーハから分離されて形成される。従って、第１半導体チップＣ１の水平幅と、第２半導体チップＣ２の水平幅は、実質的に同一である。すなわち、第１半導体チップＣ１の水平断面積と、第２半導体チップＣ２の水平断面積は、実質的に同一である。第２半導体チップＣ２と、第４半導体チップＣ４は、互いに同一の方法で、半導体ウェーハから分離されて形成される。第１半導体チップＣ１の水平幅は、第２半導体チップＣ２の水平幅より広くてもよい。第３半導体チップＣ３の水平幅は、第４半導体チップＣ４の水平幅より広くてもよい。従って、第３半導体チップＣ３の水平幅は、第２半導体チップＣ２の水平幅より広くてもよい。すなわち、第１半導体チップＣ１の水平断面積は、第２半導体チップＣ２の水平断面積より広くなってもよい。第３半導体チップＣ３の水平断面積は、第４半導体チップＣ４の水平断面積より広くなってもよい。従って、第３半導体チップＣ３の水平断面積は、第２半導体チップＣ２の水平断面積より広くなってもよい。
【００７０】
第１積層構造体Ｍ１と第２積層構造体Ｍ２は、基板モールド層６００の一部である第３アンダーフィル層２６０を間に介在させて積層される。すなわち、第２半導体チップＣ２と第３半導体チップＣ３は、第３アンダーフィル層２６０を間に介在させて積層される。
【００７１】
第３アンダーフィル層２６０は、第１アンダーフィル層１５０または第２アンダーフィル層３５０と構成分（component）の物理的特性が異なってもよい。例えば、第１アンダーフィル層１５０，第２アンダーフィル層３５０及び第３アンダーフィル層２６０は、それぞれフィラを含み、第３アンダーフィル層２６０に混合されたフィラの比率は、第１アンダーフィル層１５０または第２アンダーフィル層３５０に混合されたフィラの比率よりも高くてもよいし、あるいは低くてもよい。または、第３アンダーフィル層２６０に混合されたフィラの大きさは、第１アンダーフィル層１５０または第２アンダーフィル層３５０に混合されたフィラの大きさより大きくてもよいし、あるいは小さくてもよい。
【００７２】
第１モールド層１６０、第２モールド層３６０、基板モールド層６００は、構成分の物理的性質が同一であるか、あるいは類似しており、その場合、完成された半導体パッケージ１ａで、第１モールド層１６０、第２モールド層３６０、基板モールド層６００は、区分されずに一体をなすモールディング部材１６０，３６０，６００として認知される。
【００７３】
従って、モールディング部材１６０，３６０，６００が含むフィラの比率は、第１アンダーフィル層１５０または第２アンダーフィル層３５０に混合されたフィラの比率より高くてもよいし、あるいは低くてもよい。例えば、モールディング部材１６０，３６０，６００は、約８０％ないし９０％前後の質量を有するフィラが混合されてもよい。すなわち、モールディング部材１６０，３６０，６００に含まれたフィラの比率は、約８０ｗｔ％ないし９０ｗｔ％でもよい。例えば、モールディング部材１６０，３６０，６００は、数ないし数十μｍ以下の大きさを有し、平均約２ないし１０μｍの大きさを有するフィラを含んでもよい。
【００７４】
モールディング部材１６０，３６０，６００は、印刷回路基板５００上に形成され、第１積層構造体Ｍ１及び第２積層構造体Ｍ２を覆い包むことができる。モールディング部材１６０，３６０，６００の一部分である第１モールド層１６０は、第２半導体チップＣ２の側面を覆い包むように、第１半導体チップＣ１上の一部分に形成される。モールディング部材１６０，３６０，６００の一部分である第２モールド層３６０は、第４半導体チップＣ４の側面を覆い包むように、第３半導体チップＣ３上の一部分に形成される。
【００７５】
本明細書で、第１アンダーフィル層１６０，第２アンダーフィル層３６０及び第３アンダーフィル層６００、並びに基板アンダーフィル層５５０で使用されるアンダーフィル層という用語は、特定の製造方法によって形成されたり、あるいは特定の物質からなるものを指すのではなく、半導体チップ下部、例えば、半導体チップ間の空間、または半導体チップと印刷回路基板との間の空間を充たす物質層を意味する。または、アンダーフィル層という用語は、各チップの表面を互いにポンディングするための接着特性を有する層を意味する。本発明の実施形態で、アンダーフィル層は、隣接した２つのチップ間の領域または空間に流れ込むことができる可流性（flowable）物質、接着物質または接着フィルムからなる。
【００７６】
半導体パッケージ１ａは、モールディング部材１６０，３６０，６００の一部分が、第３アンダーフィル層２６０の機能を遂行するので、第３アンダーフィル層２６０は、モールディング部材１６０，３６０，６００と同一物質からなってもよい。
図２０に示された半導体パッケージ１ａは、２個の積層構造体Ｍ１，Ｍ２を積層したものとして図示したが、それに限定されるものではない。例えば、第１積層構造体Ｍ１と同一であるか、あるいは類似した２個以上の積層構造体を積層した後、第２積層構造体Ｍ２と同一であるか、あるいは類似した積層構造体を追加して積層し、３個以上の積層構造体が積層された半導体パッケージを形成することも可能である。
【００７７】
半導体パッケージ１ａは、少なくとも４個の半導体チップＣ１，Ｃ２，Ｃ３，Ｃ４を含むが、少なくとも４個の半導体チップを順次に積層せずに、少なくとも２個の半導体チップが積層された積層構造体Ｍ１，Ｍ２を形成した後、さらに少なくとも２個の積層構造体Ｍ１，Ｍ２を積層して形成する。
【００７８】
積層構造体Ｍ１，Ｍ２を形成する段階で、それぞれ２個の半導体チップＣ１／Ｃ２，Ｃ３／Ｃ４間のアンダーフィル層１５０，３５０を別途に形成し、また接触力を高めて接触抵抗を低下させるための別途のリフロー工程を遂行することができる。また、第１積層構造体Ｍ１上に、第２積層構造体Ｍ２を積層するとき、第３アンダーフィル層２６０を形成し、また接触力を高めて接触抵抗を低下させるための別途のリフロー工程を遂行することができる。従って、半導体パッケージ１ａが含む少なくとも４個の半導体チップＣ１，Ｃ２，Ｃ３，Ｃ４それぞれの間に、アンダーフィル層１５０，３５０，２６０を効果的に充填することができ、４個の半導体チップＣ１，Ｃ２，Ｃ３，Ｃ４それぞれの間の接触力を高めて接触抵抗を低下させることができる。
【００７９】
また、積層構造体Ｍ１，Ｍ２を形成する段階で、それぞれに含まれる半導体チップＣ１／Ｃ２，Ｃ３／Ｃ４の不良いかんを評価するテストを行うことができる。従って、不良が発見された積層構造体は、半導体パッケージ１ａの製造に使用しない。
従って、半導体パッケージ１ａの不良を最小化し、信頼性を高めることができる。
図２１ないし図２４は、本発明の一実施形態による、半導体パッケージの製造方法の第２様相を示す断面図である。
図２１は、本発明の一実施形態による、第３アンダーフィル層を形成する段階を示す断面図である。具体的には、図２１は、図１５以後の段階を示す断面図である。
【００８０】
図２１を参照すれば、第４半導体チップＣ４が積層された第３半導体ウェーハＷ３の第３上面３０２を覆う第３アンダーフィル層２７０を形成する。第３アンダーフィル層２７０は、第３連結バンプ３３４を全て覆い包むように形成される。第３アンダーフィル層２７０は、第３半導体ウェーハＷ３の第３上面３０２のうち、第３連結バンプ３３４によって露出される部分を覆うように形成される。
【００８１】
第３アンダーフィル層２７０は、非導電性フィルム（ＮＣＦ：non-conductive film）を付着させて形成することができる。第３アンダーフィル層２７０は、例えば、エポキシ樹脂からなる。第３アンダーフィル層２７０は、フィラが混合されてもよい。前記フィラは、例えば、シリカからなる。前記フィラは、例えば、０．０１μｍないし数μｍ以下の大きさを有し、平均約０．０５ないし０．２５μｍの大きさを有する。第３アンダーフィル層２７０は、例えば、約３０ないし５０％前後の質量を有するフィラが混合されてもよい。すなわち、第３アンダーフィル層２７０に含まれたフィラの比率は、約３０ｗｔ％ないし５０ｗｔ％でもよい。
【００８２】
図２２は、本発明の一実施形態による、第３アンダーフィル層が付着された第２積層構造体を形成する段階を示す断面図である。
図２１及び図２２を参照すれば、第３アンダーフィル層２７０を付着させた後、第３半導体ウェーハＷ３を、第３スクライブレーンＳＬ３に沿って切削し、互いに対応する第３半導体チップＣ３及び第４半導体チップＣ４がなす第２積層構造体Ｍ２に分離する。従って、第２積層構造体Ｍ２には、第３アンダーフィル層２７０が付着される。第３アンダーフィル層２７０は、第３半導体チップＣ３の第３上面３０２上に付着される。
【００８３】
図２３は、本発明の一実施形態による、第３アンダーフィル層を間に介在させ、第１積層構造体上に、第２積層構造体を積層する段階を示す断面図である。
図２３を参照すれば、第１積層構造体Ｍ１を、印刷回路基板５００上に装着する。印刷回路基板５００と第１積層構造体Ｍ１との間には、基板アンダーフィル層５５０が形成される。第１積層構造体Ｍ１は、図１６に示されたところと同一の方法で形成することができ、図１８に示されたところと同一の方法で、印刷回路基板５００上に付着させることができる。
【００８４】
その後、印刷回路基板５００上に装着された第１積層構造体Ｍ１上に、第２積層構造体Ｍ２を積層する。第２積層構造体Ｍ２は、第３半導体チップＣ３の第３連結バンプ３３４が、第２半導体チップＣ２の第２貫通電極２２０と連結されるように、第１積層構造体Ｍ１上に積層される。第３連結バンプ３３４が、第２半導体チップＣ２の第２貫通電極２２０と連結されるように、第２積層構造体Ｍ２を付着させるときに圧力が加えられる。圧力によって、第３連結バンプ３３４と第２貫通電極２２０とが、第３アンダーフィル層２７０を貫通して互いに連結される。第３アンダーフィル層２７０は、第１積層構造体Ｍ１と第２積層構造体Ｍ２との間の空間を充たすことができる。第３アンダーフィル層２７０の側面は、第２積層構造体Ｍ２を付着させるときに加えられる圧力によって、第２積層構造体Ｍ２の側面、すなわち、第３半導体チップＣ３の側面に対して、凸状に突出する形状を有する。
【００８５】
図２４は、本発明の一実施形態による、半導体パッケージの第２様相を示す断面図である。
図２４を参照すれば、第１積層構造体Ｍ１及び第２積層構造体Ｍ２を覆うように、印刷回路基板５００上に、基板モールド層６００を形成し、半導体パッケージ１ｂを形成する。
第３アンダーフィル層２７０は、第１アンダーフィル層１５０または第２アンダーフィル層３５０と、構成分の物理的特性が異なってもよい。例えば、第１アンダーフィル層１５０，第２アンダーフィル層３５０及び第３アンダーフィル層２７０は、それぞれフィラを含み、第３アンダーフィル層２７０に混合されたフィラの比率は、第１アンダーフィル層１５０または第２アンダーフィル層３５０に混合されたフィラの比率より低くもてもよい。または、第３アンダーフィル層２７０に混合されたフィラの大きさは、第１アンダーフィル層１５０または第３アンダーフィル層３５０に混合されたフィラの大きさより小さくてもよい。
【００８６】
図２５及び図２６は、本発明の一実施形態による、半導体パッケージの製造方法の第３様相を示す断面図である。
図２５は、本発明の一実施形態による、第１半導体ウェーハ上に積層された第２半導体チップ上に、第２積層構造体を積層する段階を示す断面図である。具体的には、図２５は、図１ないし図１５及び図１７に説明された工程を遂行した以後の段階を示す。
【００８７】
図２５を参照すれば、第２半導体チップＣ２が積層された第１半導体ウェーハＷ１上に、第２積層構造体Ｍ２を積層する。第２積層構造体Ｍ２は、第３半導体チップＣ３の第３連結バンプ３３４が、第２半導体チップＣ２の第２貫通電極２２０と連結されるように、第２半導体チップＣ２が積層された第１半導体ウェーハＷ１上に積層される。
図２６は、本発明の一実施形態による、半導体パッケージの第３様相を示す断面図である。
【００８８】
図２５及び図２６を共に参照すれば、第２半導体チップＣ２が積層された第１半導体ウェーハＷ１上に、第２積層構造体Ｍ２を積層した後、第１半導体ウェーハＷ１を、第１スクライブレーンＳＬ１に沿って切削し、互いに対応する第１半導体チップＣ１ないし第４半導体チップＣ４に分離する。従って、互いに対応する第１半導体チップＣ１及び第２半導体チップＣ２がなす第１積層構造体Ｍ１ａ上に、互いに対応する第３半導体チップＣ３及び第４半導体チップＣ４がなす第２積層構造体Ｍ２が積層された形状を得ることができる。
【００８９】
第１半導体ウェーハＷ１に対する切断は、図２５に示された隣接した第２積層構造体Ｍ２間の間隔を介して切断がなされるように、隣接した第２積層構造体Ｍ２間の間隔より狭いカーフ幅を有するブレードを使用して遂行される。従って、第１積層構造体Ｍ１ａの水平幅は、第２積層構造体Ｍ２の水平幅より大きく、第１半導体チップＣ１の水平幅は、第３半導体チップＣ３の水平幅より大きい。すなわち、第１積層構造体Ｍ１ａの水平断面積は、第２積層構造体Ｍ２の水平断面積より大きく、第１半導体チップＣ１の水平断面積は、第３半導体チップＣ３の水平断面積より大きい。
【００９０】
その後、第２積層構造体Ｍ２が積層された第１積層構造体Ｍ１ａを、印刷回路基板５００に装着した後、印刷回路基板５００上に、第１積層構造体Ｍ１ａ及び第２積層構造体Ｍ２を覆う基板モールド層６００を形成し、半導体パッケージ１ｃを形成する。基板モールド層６００のうちの一部分は、第１積層構造体Ｍ１ａと第２積層構造体Ｍ２との間を充たす第３アンダーフィル層２６０の機能を遂行することができる。
【００９１】
図２７及び図２８は、本発明の一実施形態による、半導体パッケージの製造方法の第４様相を示す断面図である。
図２７は、本発明の一実施形態による、第１半導体ウェーハ上に積層された第２半導体チップ上に,第３アンダーフィル層を利用して、第２積層構造体を積層する段階を示す断面図である。具体的には、図２７は,図１ないし図１５、図２１及び図２２に説明された工程を遂行した以後の段階を示す。
【００９２】
図２７を参照すれば、第２半導体チップＣ２が積層された第１半導体ウェーハＷ１上に、第３アンダーフィル層２７０が付着された第２積層構造体Ｍ２を積層する。第２積層構造体Ｍ２は、第３半導体チップＣ３の第３連結バンプ３３４が、第２半導体チップＣ２の第２貫通電極２２０と連結されるように、第２半導体チップＣ２上に積層される。第３連結バンプ３３４が、第２半導体チップＣ２の第２貫通電極２２０と連結されるように、第２積層構造体Ｍ２を付着させるときに圧力が加えられる。圧力によって、第３連結バンプ３３４と第２貫通電極２２０とが、第３アンダーフィル層２７０を貫通して互いに連結される。第２積層構造体Ｍ２を付着させるときに加えられる圧力によって、第３アンダーフィル層２７０の側面は、第２積層構造体Ｍ２の側面、すなわち、第３半導体チップＣ３の側面に対して、凸状に突出する形状を有する。
【００９３】
図２８は、本発明の一実施形態による、半導体パッケージの第４様相を示す断面図である。
図２８を参照すれば、第２半導体チップＣ２が積層された第１半導体ウェーハＷ１上に、第３アンダーフィル層２７０を利用して、第２積層構造体Ｍ２を積層した後、第１半導体ウェーハＷ１を、第１スクライブレーンＳＬ１に沿って切削し、互いに対応する第１半導体チップＣ１ないし第４半導体チップＣ４に分離する。従って、互いに対応する第１半導体チップＣ１及び第２半導体チップＣ２がなす第１積層構造体Ｍ１ａ上に、互いに対応する第３半導体チップＣ３及び第４半導体チップＣ４がなす第２積層構造体Ｍ２が積層された形状を得ることができる。
【００９４】
第１半導体ウェーハＷ１に対する切断は、図２７に示された隣接した第２積層構造体Ｍ２間の間隔を介して切断がなされるように、隣接した第２積層構造体Ｍ２間の間隔より狭いカーフ幅を有するブレードを使用して遂行される。従って、第１積層構造体Ｍ１ａの水平幅は、第２積層構造体Ｍ２の水平幅より大きく、第１半導体チップＣ１の水平幅は、第３半導体チップＣ３の水平幅より大きい。すなわち、第１積層構造体Ｍ１ａの水平断面積は、第２積層構造体Ｍ２の水平断面積より大きく、第１半導体チップＣ１の水平断面積は、第３半導体チップＣ３の水平断面積より大きい。
その後、第２積層構造体Ｍ２が積層された第１積層構造体Ｍ１ａを、印刷回路基板５００に装着した後、印刷回路基板５００上に、第１積層構造体Ｍ１ａ及び第２積層構造体Ｍ２を覆う基板モールド層６００を形成し、半導体パッケージ１ｄを形成する。
【００９５】
図２９及び図３０は、本発明の一実施形態による、半導体パッケージの製造方法の第５様相を示す断面図である。
図２９は、本発明の一実施形態による、毛細管アンダーフィル法によって、第３アンダーフィル層を形成する段階を示す断面図である。具体的には、図２９は、図２５以後の段階を示す断面図である。
【００９６】
図２９を参照すれば、図２５に示されたように、第２半導体チップＣ２が積層された第１半導体ウェーハＷ１上に、第２積層構造体Ｍ２を積層した後、第２積層構造体Ｍ２と第２半導体チップＣ２との間に、第３アンダーフィル層２５０を形成する。第３アンダーフィル層２５０は、第２積層構造体Ｍ２と第２半導体チップＣ２との間の空間を全て充たすように形成される。第３アンダーフィル層２５０は、第３連結バンプ３３４を全て覆い包むように形成される。第３アンダーフィル層２５０は、第２積層構造体Ｍ２側から第２半導体チップＣ２側に近付くほど、広い水平幅、すなわち、広い水平断面積を有するように形成される。第３アンダーフィル層２５０は、例えば、毛細管アンダーフィル方法によって形成される。第３アンダーフィル層２５０は、例えば、エポキシ樹脂からなる。第３アンダーフィル層２５０は、フィラが混合されてもよい。前記フィラは、例えば、シリカからなる。前記フィラは、例えば、０．１μｍないし数μｍ以下の大きさを有し、平均約０．３ないし１μｍの大きさを有する。第１アンダーフィル層１５０は、例えば、約５５％ないし７５％前後の質量を有するフィラが混合されてもよい。すなわち、第１アンダーフィル層１５０に含まれたフィラの比率は、約５５ｗｔ％ないし７５ｗｔ％でもよい。
【００９７】
図３０は、本発明の一実施形態による、半導体パッケージの第５様相を示す断面図である。
図３０を参照すれば、第２積層構造体Ｍ２と第２半導体チップＣ２との間に、第３アンダーフィル層２５０を形成した後、第１半導体ウェーハＷ１を、第１スクライブレーンＳＬ１に沿って切削し、互いに対応する第１半導体チップＣ１ないし第４半導体チップＣ４に分離する。従って、互いに対応する第１半導体チップＣ１及び第２半導体チップＣ２を含む第１積層構造体Ｍ１ａ上に、互いに対応する第３半導体チップＣ３及び第４半導体チップＣ４を含む第２積層構造体Ｍ２が積層された形状を得ることができる。
【００９８】
第１半導体ウェーハＷ１に対する切断は、図２９に示された隣接した第２積層構造体Ｍ２間の間隔を介して切断がなされるように、隣接した第２積層構造体Ｍ２間の間隔より狭いカーフ幅を有するブレードを使用して遂行される。従って、第１積層構造体Ｍ１ａの水平幅は、第２積層構造体Ｍ２の水平幅より大きく、第１半導体チップＣ１の水平幅は、第３半導体チップＣ３の水平幅より大きい。すなわち、第１積層構造体Ｍ１ａの水平断面積は、第２積層構造体Ｍ２の水平断面積より大きく、第１半導体チップＣ１の水平断面積は、第３半導体チップＣ３の水平断面積より大きい。
【００９９】
その後、第２積層構造体Ｍ２が積層された第１積層構造体Ｍ１ａを印刷回路基板５００に装着した後、印刷回路基板５００上に第１積層構造体Ｍ１ａ及び第２積層構造体Ｍ２を覆う基板モールド層６００を形成し、半導体パッケージ１ｅを形成する。
半導体パッケージ１ｅは、第１半導体チップＣ１と第２半導体チップＣ２との間の第１アンダーフィル層１５０；第３半導体チップＣ３と第４半導体チップＣ４との間の第２アンダーフィル層３５０；及び第１積層構造体Ｍ１ａと第２積層構造体Ｍ２との間、すなわち、第２半導体チップＣ２と第３半導体チップＣ３との間の第３アンダーフィル層２５０；を含む。
【０１００】
第１アンダーフィル層１５０，第２アンダーフィル層３５０及び第３アンダーフィル層２５０は、構成分が同一であるか、あるいは類似した物理的特性を有する。第１アンダーフィル層１５０及び第２アンダーフィル層３５０の水平幅は、下部の半導体チップ、すなわち、それぞれ第１半導体チップＣ１及び第３半導体チップＣ３の水平幅と同じであるか、あるいはそれよりも狭くてもよい。第１アンダーフィル層１５０及び第２アンダーフィル層３５０の水平幅の最大値は、下部の半導体チップ、すなわち、それぞれ第１半導体チップＣ１及び第３半導体チップＣ３の水平幅でもある。しかし、第３アンダーフィル層２５０の水平幅の最大値は、下部の半導体チップ、すなわち、第２半導体チップＣ２の水平幅より広くてもよい。
【０１０１】
すなわち、第１アンダーフィル層１５０及び第２アンダーフィル層３５０の水平断面積は、下部の半導体チップ、すなわち、それぞれ第１半導体チップＣ１及び第３半導体チップＣ３の水平断面積と同じであるか、あるいはそれよりも狭くてもよい。すなわち、第１アンダーフィル層１５０及び第２アンダーフィル層３５０の水平断面積の最大値は、下部の半導体チップ、すなわち、それぞれ第１半導体チップＣ１及び第３半導体チップＣ３の水平断面積と同じであってもよい。しかし、第３アンダーフィル層２５０の水平断面積の最大値は、下部の半導体チップ、すなわち、第２半導体チップＣ２の水平断面積より大きくなってもよい。
【０１０２】
また、第３アンダーフィル層２５０と第２半導体チップＣ２との間には、モールディング部材１６０，３６０，６００の一部分である第１モールド層１６０が共に配置されてもよい。
図３１及び図３２は、本発明の一実施形態による、半導体パッケージの製造方法の第６様相を示す断面図である。
【０１０３】
図３１は、本発明の一実施形態による、第２半導体チップが積層された第１半導体ウェーハ上に、第４半導体チップが積層された第３半導体ウェーハを積層する段階を示す断面図である。具体的には、図３１は、図１ないし図１５以後の段階を示す断面図である。
図３１を参照すれば、第２半導体チップＣ２が積層された第１半導体ウェーハＷ１上に、第４半導体チップＣ４が積層された第３半導体ウェーハＷ３を積層する。第４半導体チップＣ４が積層された第３半導体ウェーハＷ３は、第３半導体チップＣ３の第３連結バンプ３３４が、第２半導体チップＣ２の第２貫通電極２２０と連結されるように、第１半導体ウェーハＷ１上に積層される。
【０１０４】
第３半導体ウェーハＷ３は、第３スクライブレーンＳＬ３が、第１半導体ウェーハの第１ストライブレーンＳＬ１と、第１キャリア基板１０に対して垂直方向に重畳されるように、第１半導体ウェーハＷ１上に積層される。
図３２は、本発明の一実施形態による、半導体パッケージの第６様相を示す断面図である。
【０１０５】
図３１及び図３２を共に参照すれば、第２半導体チップＣ２が積層された第１半導体ウェーハＷ１上に、第４半導体チップＣ４が積層された第３半導体ウェーハＷ３を積層した後、第１スクライブレーンＳＬ１及び第３スクライブレーンＳＬ３に沿って、第１半導体ウェーハＷ１及び第３半導体ウェーハＷ３を切削し、互いに対応する第１半導体チップＣ１ないし第４半導体チップＣ４に分離する。従って、互いに対応する第１半導体チップＣ１及び第２半導体チップＣ２がなす第１積層構造体Ｍ１ａ上に、互いに対応する第３半導体チップＣ３及び第４半導体チップＣ４がなす第２積層構造体Ｍ２ａが積層された形状を得ることができる。
【０１０６】
第１半導体ウェーハＷ１及び第３半導体ウェーハＷ３に対する切断は、図３１に示された隣接した第４半導体チップＣ４間の間隔、及び隣接した第２半導体チップＣ２間の間隔を介して切断がなされるように、隣接した第４半導体チップＣ４間の間隔及び隣接した第２半導体チップＣ２間の間隔より狭いカーフ幅を有するブレードを使用して遂行される。
【０１０７】
その結果、第１半導体チップＣ１の水平幅は、第２半導体チップＣ２の水平幅より広い。第３半導体チップＣ３の水平幅は、第４半導体チップＣ４の水平幅より広くてもよい。従って、第３半導体チップＣ３の水平幅は、第２半導体チップＣ２の水平幅より広い。また、第１半導体チップＣ１の水平幅は、第３半導体チップＣ３の水平幅と同一であってもよい。すなわち、第１半導体チップＣ１の水平断面積は、第２半導体チップＣ２の水平断面積より広くなってもよい。第３半導体チップＣ３の水平断面積は、第４半導体チップＣ４の水平断面積より広くなってもよい。従って、第３半導体チップＣ３の水平断面積は、第２半導体チップＣ２の水平断面積より広い。また、第１半導体チップＣ１の水平断面積は、第３半導体チップＣ３の水平断面積と同一であってもよい。
【０１０８】
その後、第２積層構造体Ｍ２ａが積層された第１積層構造体Ｍ１ａを、印刷回路基板５００に装着した後、印刷回路基板５００上に、第１積層構造体Ｍ１ａ及び第２積層構造体Ｍ２ａを覆う基板モールド層６００を形成し、半導体パッケージ１ｆを形成する。基板モールド層６００のうち一部分は、第１積層構造体Ｍ１ａと第２積層構造体Ｍ２ａとの間を充たす第３アンダーフィル層２６０の機能を遂行することができる。
図３３及び図３４は、本発明の一実施形態による、半導体パッケージの製造方法の第７様相を示す断面図である。
【０１０９】
図３３は、本発明の一実施形態による、第２半導体チップが積層された第１半導体ウェーハ上に第３アンダーフィル層を利用して、第４半導体チップが積層された第３半導体ウェーハを積層する段階を示す断面図である。図３３は、図１ないし図１５及び図２１以後の段階を示す断面図である。
【０１１０】
図３３を参照すれば、第２半導体チップＣ２が積層された第１半導体ウェーハＷ１上に、第４半導体チップＣ４が積層され、第３アンダーフィル層２７０が形成された第３半導体ウェーハＷ３を積層する。第３連結バンプ３３４が、第２半導体チップＣ２の第２貫通電極２２０と連結されるように、第４半導体チップＣ４が積層され、第３アンダーフィル層２７０が付着された第３半導体ウェーハＷ３を付着させるときに物理的な圧力が加えられる。圧力によって、第３連結バンプ３３４と第２貫通電極２２０とが第３アンダーフィル層２７０を貫通して互いに連結される。第３アンダーフィル層２７０は、第２半導体チップＣ２と第３半導体ウェーハＷ３との間の空間を充たすことができる。
【０１１１】
図３４は、本発明の一実施形態による、半導体パッケージの第７様相を示す断面図である。
図３３及び図３４を共に参照すれば、第２半導体チップＣ２が積層された第１半導体ウェーハＷ１上に、第４半導体チップＣ４が積層され、第３アンダーフィル層２７０が付着された第３半導体ウェーハＷ３を積層した後、第１スクライブレーンＳＬ１及び第３スクライブレーンＳＬ３に沿って、第１半導体ウェーハＷ１及び第３半導体ウェーハＷ３を切削し、互いに対応する第１半導体チップＣ１ないし第４半導体チップＣ４に分離する。従って、互いに対応する第１半導体チップＣ１及び第２半導体チップＣ２を含む第１積層構造体Ｍ１ａ上に、互いに対応する第３半導体チップＣ３及び第４半導体チップＣ４を含む第２積層構造体Ｍ２ａが積層された形状を得ることができる。
【０１１２】
その後、第２積層構造体Ｍ２ａが積層された第１積層構造体Ｍ１ａを、印刷回路基板５００に装着した後、印刷回路基板５００上に第１積層構造体Ｍ１ａ及び第２積層構造体Ｍ２ａを覆う基板モールド層６００を形成し、半導体パッケージ１ｇを形成する。第３アンダーフィル層２７０は、第１積層構造体Ｍ１ａと第２積層構造体Ｍ２ａとの間を充たすことができる。
第３アンダーフィル層２７０は、第１ウェーハＷ１及び第３半導体ウェーハＷ３が切削されるときに共に切削されるので、第２積層構造体Ｍ２の側面、すなわち、第３半導体チップＣ３の側面に対して突出しない形状を有する。
【０１１３】
図３５ないし図４０は、本発明の一実施形態による、半導体パッケージの製造方法の第８様相を示す断面図である。
図３５は、本発明の一実施形態による、第１キャリア基板に第１半導体ウェーハを付着させる段階を示す断面図である。
図３５を参照すれば、第１貫通電極１２０が形成された第１半導体ウェーハＷ１を、第１キャリア基板１０に付着させる。第１キャリア基板１０は、第１支持基板１２及び第１接着物質層１４からなる。第１半導体ウェーハＷ１は、第１上面１０２が、第１キャリア基板１０に向くように、第１キャリア基板１０に付着させることができる。第１上面１０２は、第１接着物質層１４と接する。
【０１１４】
図３に示された第１半導体ウェーハＷ１と異なり、図３５に示された第１半導体ウェーハＷ１は、第１連結パッド１３２及び／または第１連結バンプ１３４を形成していない状態で設けることができる。
図３６は、本発明の一実施形態による、第１テストを行う段階を示す断面図である。具体的には、図３６は、図３５以後に、図４ないし図１１と類似した工程を遂行した以後を示す断面図である。
【０１１５】
図３６を参照すれば、複数の第１半導体チップＣ１を含む第１半導体ウェーハＷ１上に、複数の第１半導体チップＣ１にそれぞれ対応するように、第２半導体チップＣ２を積層する。その後、第１モールド層１６０の第１ホール１６２を介して露出された第２貫通電極２２０を利用して、第１半導体チップＣ１及び第２半導体チップＣ２に係わる不良いかんを評価する第１テストを行うことができる。
【０１１６】
図３７は、本発明の一実施形態による、第２半導体チップが積層された第１半導体ウェーハ上に、第４半導体チップが積層された第３半導体ウェーハを積層する段階を示す断面図である。
図３７を参照すれば、第２半導体チップＣ２が積層された第１半導体ウェーハＷ１上に、図２１に示された第４半導体チップＣ４が積層され、第３アンダーフィル層２７０が形成された第３半導体ウェーハＷ３を積層する。第３連結バンプ３３４が、第２半導体チップＣ２の第２貫通電極２２０と連結されるように、第４半導体チップＣ４が積層され、第３アンダーフィル層２７０が付着された第３半導体ウェーハＷ３を付着させるときに物理的な圧力が加えられる。圧力によって、第３連結バンプ３３４と第２貫通電極２２０とが、第３アンダーフィル層２７０を貫通して互いに連結される。第３アンダーフィル層２７０は、第２半導体チップＣ２と第３半導体ウェーハＷ３との間の空間を充たすことができる。
【０１１７】
図３８は、本発明の一実施形態による、予備キャリア基板に図３７の結果物を付着させる段階を示す断面図である。
図３７及び図３８を共に参照すれば、図３７の結果物から第１キャリア基板１０を除去した後、予備キャリア基板１５上に付着させる。第４半導体チップＣ４が積層され、第３アンダーフィル層２７０が付着された第３半導体ウェーハＷ３が積層されたところの、第２半導体チップＣ２が積層された第１半導体ウェーハＷ１を、第４半導体チップＣ４の第４下面４０４が、予備キャリア基板１５に向くように付着させる。従って、第１半導体ウェーハＷ１の第１上面１０２が露出される。
【０１１８】
図３９は、本発明の一実施形態による、外部連結バンプを形成する段階を示す断面図である。
図３９を参照すれば、第１半導体ウェーハＷ１の第１上面１０２上に、第１上面保護層１８４、及び第１上面保護層１８４によって露出され、第１貫通電極１２０と電気的に連結される再配線層１８２を形成する。その後、再配線層１８２上に、外部装置と電気的に連結するための外部連結バンプ１９０を形成する。
第１貫通電極１２０は、第１半導体チップＣ１内の個別素子が形成された部分を避けて形成される。従って、第１貫通電極１２０は、第１半導体チップＣ１の第１上面１０２において、限定された領域に形成される。再配線層１８２は、外部連結バンプ１９０が、第１半導体チップＣ１の第１上面１０２を最大限活用して付着されるように、第１貫通電極１２０と外部連結バンプ１９０とを電気的に連結することができる。
【０１１９】
図４０は、本発明の一実施形態による、半導体パッケージの第８様相を示す断面図である。
図４０を参照すれば、外部連結バンプ１９０が付着された後、第１半導体ウェーハＷ１と第３半導体ウェーハＷ３とを、第１スクライブレーンＳＬ１及び第３スクライブレーンＳＬ２に沿って切削し、互いに対応する第１半導体チップＣ１ないし第４半導体チップＣ４に分離された半導体パッケージ１ｈを形成する。
【０１２０】
半導体パッケージ１ｈは、互いに対応する第１半導体チップＣ１及び第２半導体チップＣ２を含む第１積層構造体Ｍ１ａ上に、互いに対応する第３半導体チップＣ３及び第４半導体チップＣ４を含む第２積層構造体Ｍ２ａが積層された形状に、第１貫通電極１２０ないし第３貫通電極３２０と電気的に連結される外部連結バンプ１９０をさらに含むウェーハレベル・パッケージ（ＷＬＰ：wafer-level package）でもある。図示されていないが、半導体パッケージ１ｈの側面、及び第４半導体チップＣ４側の面を覆い包む保護層（encapsulation layer）がさらに形成される。前記保護層は、半導体パッケージ１ｈの第１半導体チップＣ１側の面のうち、外部連結バンプ１９０が付着された部分を除いたところを共に覆い包むことができる。
【０１２１】
図４１ないし図４８は、本発明の一実施形態による、半導体パッケージの製造方法の第９様相を示す断面図である。
図４１は、本発明の一実施形態による、第２キャリア基板に第２半導体ウェーハを付着させる段階を示す断面図である。
図４１を参照すれば、第２連結バンプ２３４が形成された第２半導体ウェーハＷ２を第２キャリア基板２０に付着させる。第２半導体ウェーハＷ２は、第２連結バンプ２３４が、第２キャリア基板２０に向くように、第２キャリア基板２０に付着される。第２連結バンプ２３４は、第２接着物質層２４によって覆い包まれる。
【０１２２】
第２半導体ウェーハＷ２は、第２スクライブレーンＳＬ２によって区分される複数の第２半導体チップＣ２からなる。第２半導体チップＣ２は、第２半導体基板２００、第２半導体素子２１０及び第２貫通電極２２０を含む。第２半導体基板２００は、互いに反対になる第２上面２０２及び第２下面２０４ｂを有する。第２半導体ウェーハＷ２は、図３に示された第１半導体ウェーハＷ１のように、相対的に厚い状態で設けた後、第２半導体基板２００の一部分を除去し、第２貫通電極２２０が露出しない第２下面２０４ｂを有するようにする。しかし、それに限定されるものではなく、第２半導体基板２００の一部分を除去する工程は、省略されてもよい。
【０１２３】
図４２は、本発明の一実施形態による、第２半導体チップを準備する段階を示す断面図である。
図４１及び図４２を共に参照すれば、第２半導体ウェーハＷ２を、第２スクライブレーンＳＬ２に沿って切削し、複数の第２半導体チップＣ２に分離する。
図４３は、本発明の一実施形態による、第１半導体ウェーハ上に第２半導体チップを積層する段階を示す断面図である。
【０１２４】
図４３を参照すれば、図４２に示された第２キャリア基板２０から、第２半導体チップＣ２を分離し、図６に示された第１半導体ウェーハＷ１上に積層する。複数の第２半導体チップＣ２は、第１半導体ウェーハＷ１が含む複数の第１半導体チップＣ１にそれぞれ対応するように、第１半導体ウェーハＷ１上に積層される。すなわち、第２半導体チップＣ２は、第１半導体チップＣ１上に積層される。その後、第１半導体チップＣ１と第２半導体チップＣ２との間に、第１アンダーフィル層１５０を形成する。第１アンダーフィル層１５０は、第１半導体チップＣ１と第２半導体チップＣ２との間の空間を全て充たすように形成される。第１アンダーフィル層１５０は、第２連結バンプ２３４を全て覆い包むように形成される。第１アンダーフィル層１５０は、第２半導体チップＣ２の第２上面２０２のうち、第２連結バンプ２３４によって露出される部分を覆うように形成される。第１アンダーフィル層１５０は、第２半導体チップＣ２側から第１半導体チップＣ１側に近付くほど、広い幅を有するように形成される。すなわち、第１アンダーフィル層１５０は、第２半導体チップＣ２側から第１半導体チップＣ１側に近付くほど、広い水平断面積を有するように形成される。第１アンダーフィル層１５０は、例えば、毛細管アンダーフィル方法によって形成される。
【０１２５】
図４４は、本発明の一実施形態による、第１モールド層を形成する段階を示す断面図である。
図４４を参照すれば、第１半導体ウェーハＷ１上に、第２半導体チップＣ２を覆う第１モールド層１６２を形成する。第１モールド層１６２は、第２半導体チップＣ２の第２下面２０４ｂ及び側面を覆うように形成される。第１モールド層１６２は、例えば、ＥＭＣ（epoxy mold compound）からなる。
【０１２６】
図４５は、本発明の一実施形態による、第２貫通電極を露出させる段階を示す断面図である。
図４５を参照すれば、第１モールド層１６２及び第２半導体基板２００の一部分を除去し、第２貫通電極２２０を露出させる。一部分が除去された第２半導体基板２００の第２下面２０４には、第２貫通電極２２０が露出される。第２貫通電極２２０が第２下面２０４より突出するように、第２半導体基板２００の一部分及び第１モールド層１６２の一部分を除去する。第２貫通電極２２０が、第２半導体基板２００の第２下面２０４に露出されることにより、第２貫通電極２２０は、第２半導体基板２００を貫通した形状を有する。
【０１２７】
第２貫通電極２２０を露出させるために、ＣＭＰ工程、エッチバック工程、またはそれらの組み合わせを利用して、第２半導体基板２００の一部分及び第１モールド層１６２の一部分を除去する。
第２貫通電極２２０が露出されるように、第１モールド層１６２及び第２半導体基板２００の一部分を除去し、第１モールド層１６２は、隣接した第２半導体チップＣ２間の空間を充たしながら残留する。
【０１２８】
図４６は、本発明の一実施形態による、第２下面パッドを形成する段階を示す断面図である。
図４６を参照すれば、第２半導体チップＣ２の露出面である第２下面２０４を覆うが、第２貫通電極２２０を露出させる第２下面保護層２４２を形成する。第２下面保護層２４２は、例えば、スピンコーティング工程またはスプレー工程によって形成される。第２下面保護層２４２は、例えば、絶縁性ポリマからなる。
その後、第２下面保護層２４２によって露出される第２貫通電極２２０の部分と電気的に連結される第２下面パッド２４４を形成する。第２下面パッド２４４は、選択的には、形成されずに省略されてもよい。
【０１２９】
その後、第２下面パッド２４４または第２貫通電極２２０を利用して、図１５に示されたような、第１半導体チップＣ１及び第２半導体チップＣ２に係わる不良いかんを評価する第１テストを行うことができる。
図４７は、本発明の一実施形態による、第１積層構造体を形成する段階を示す断面図である。
図４６及び図４７を共に参照すれば、第１半導体ウェーハＷ１を、第１スクライブレーンＳＬ１に沿って切削し、互いに対応する第１半導体チップＣ１及び第２半導体チップＣ２を含む第１積層構造体Ｍ１ｂに分離する。
【０１３０】
図４８は、本発明の一実施形態による、半導体パッケージの第９様相を示す断面図である。
図４８を参照すれば、図４７に示された第１積層構造体Ｍ１ｂと、図１７に示された第２積層構造体Ｍ２とを利用して、半導体パッケージ１ｉを形成する。半導体パッケージ１ｉを形成するために、図１８ないし図２０に示されたところと類似した工程を遂行することができる。
すなわち、第１積層構造体Ｍ１ｂを印刷回路基板５００に装着した後、第１積層構造体Ｍ１ｂ上に、第２積層構造体Ｍ２を付着させる。その後、第１積層構造体Ｍ１ｂ及び第２積層構造体Ｍ１ｂを覆うように、印刷回路基板５００上に基板モールド層６００を形成し、半導体パッケージ１ｉを形成する。
【０１３１】
基板モールド層６００のうち一部分は、第１積層構造体Ｍ１ｂと第２積層構造体Ｍ２との間を充たす第３アンダーフィル層２６０の機能を遂行することができる。
図４９は、本発明の一実施形態による、半導体パッケージの第１０様相を示す断面図である。
図４９を参照すれば、図２１ないし図２４に示されたところと同様に、第３アンダーフィル層２７０を間に介在させ、第１積層構造体Ｍ１ｂ上に第２積層構造体Ｍ２を積層し、基板モールド層６００を形成し、半導体パッケージ１ｊを形成する。
第３アンダーフィル層２７０の側面は、第２積層構造体Ｍ２を付着させるときに加えられる圧力によって、第２積層構造体Ｍ２の側面、すなわち、第３半導体チップＣ３の側面に対して、凸状に突出する形状を有する。
【０１３２】
図５０は、本発明の一実施形態による、半導体パッケージの第１１様相を示す断面図である。
図５０を参照すれば、図２５及び図２６に示されたところと同様に、図４６に示された第２半導体チップＣ２が積層された第１半導体ウェーハＷ１上に、第２積層構造体Ｍ２を積層した後、第１半導体ウェーハＷ１を、第１スクライブレーンＳＬ１に沿って切削し、互いに対応する第１積層構造体Ｍ１ｃ及び第２積層構造体Ｍ２に分離する。その後、互いに対応する第１積層構造体Ｍ１ｃ及び第２積層構造体Ｍ２を、印刷回路基板５００に付着させ、基板モールド層６００を形成し、半導体パッケージ１ｋを形成する。
【０１３３】
図５１は、本発明の一実施形態による、半導体パッケージの第１２様相を示す断面図である。
図５１を参照すれば、図２７及び図２８に示されたところと同様に、図４６に示された第２半導体チップＣ２が積層された第１半導体ウェーハＷ１上に、第３アンダーフィル層２７０が付着された第２積層構造体Ｍ２を積層した後、第１半導体ウェーハＷ１を、第１スクライブレーンＳＬ１に沿って切削し、互いに対応する第１積層構造体Ｍ１ｃ及び第２積層構造体Ｍ２に分離する。その後、互いに対応する第１積層構造体Ｍ１ｃ及び第２積層構造体Ｍ２を、印刷回路基板５００に付着させ、基板モールド層６００を形成し、半導体パッケージ１ｌを形成する。
【０１３４】
第３アンダーフィル層２７０は、第１積層構造体Ｍ１ｃと第２積層構造体Ｍ２との間の空間を充たすことができる。第３アンダーフィル層２７０の側面は、第２積層構造体Ｍ２を付着させるときに加えられる圧力によって、第２積層構造体Ｍ２の側面、すなわち、第３半導体チップＣ３の側面に対して、凸状に突出する形状を有する。
【０１３５】
図５２は、本発明の一実施形態による、半導体パッケージの第１３様相を示す断面図である。
図５２を参照すれば、図２９及び図３０に示されたところと同様に、図４６に示された第２半導体チップＣ２が積層された第１半導体ウェーハＷ１上に、第２積層構造体Ｍ２を積層した後、第２半導体チップＣ２と第２積層構造体Ｍ２との間を充たす第３アンダーフィル層２５０を形成する。その後、第１半導体ウェーハＷ１を、第１スクライブレーンＳＬ１に沿って切削し、互いに対応する第１積層構造体Ｍ１ｃ及び第２積層構造体Ｍ２に分離し、印刷回路基板５００に付着させ、基板モールド層６００を形成し、半導体パッケージ１ｍを形成する。
【０１３６】
図５３は、本発明の一実施形態による、半導体パッケージの第１４様相を示す断面図である。
図５３を参照すれば、図３１及び図３２に示されたところと同様に、図４６に示された第２半導体チップＣ２が積層された第１半導体ウェーハＷ１上に、第４半導体チップＣ４が積層された第３半導体ウェーハＷ３を積層する。その後、第１ウェーハＷ１及び第３半導体ウェーハＷ３を、第１スクライブレーンＳＬ１及び第３スクライブレーンＳＬ３に沿って切削し、互いに対応する第１積層構造体Ｍ１ｃ及び第２積層構造体Ｍ２ａに分離し、印刷回路基板５００に付着させ、基板モールド層６００を形成し、半導体パッケージ１ｎを形成する。
【０１３７】
図５４は、本発明の一実施形態による、半導体パッケージの第１５様相を示す断面図である。
図５４を参照すれば、図３３及び図３４に示されたところと同様に、図４６に示された第２半導体チップＣ２が積層された第１半導体ウェーハＷ１上に、第４半導体チップＣ４が積層された第３半導体ウェーハＷ３を積層する。その後、第１ウェーハＷ１及び第３半導体ウェーハＷ３を、第１スクライブレーンＳＬ１及び第３スクライブレーンＳＬ３に沿って切削し、互いに対応する第１積層構造体Ｍ１ｃ及び第２積層構造体Ｍ２ａに分離し、印刷回路基板５００に付着させ、基板モールド層６００を形成し、半導体パッケージ１ｏを形成する。
第３アンダーフィル層２７０は、第１ウェーハＷ１及び第３半導体ウェーハＷ３が切削されるときに共に切削されるので、第２積層構造体Ｍ２の側面、すなわち、第３半導体チップＣ３の側面に対して突出しない形状を有する。
【０１３８】
図５５は、本発明の一実施形態による、半導体パッケージの第１６様相を示す断面図である。
図５５を参照すれば、図３７ないし図４０に示されたところと同様に、図４６に示された第２半導体チップＣ２が積層された第１半導体ウェーハＷ１上に、第４半導体チップＣ４が積層された第３半導体ウェーハＷ３を積層する。その後、再配線層１８２及び外部連結バンプ１９０を形成し、第１半導体ウェーハＷ１と第３半導体ウェーハＷ３とを、第１スクライブレーンＳＬ１及び第３スクライブレーンＳＬ２に沿って切削し、半導体パッケージ１ｐを形成する。
第３アンダーフィル層２７０は、第１ウェーハＷ１及び第３半導体ウェーハＷ３が切削されるときに共に切削されるので、第２積層構造体Ｍ２ａの側面、すなわち、第３半導体チップＣ３の側面に対して突出しない形状を有する。
【０１３９】
図４８ないし図５５で示された半導体パッケージ１ｉ，１ｊ，１ｋ，１ｌ，１ｍ，１ｎ，１ｏ，１ｐは、第２半導体チップＣ２の第２貫通電極２２０を露出させる方法において、違い（すなわち、図７ないし図１２で示された方法の代わりに、図４１ないし図４６で示された方法を使用する）があるのみで、それぞれ図２０、図２４、図２６、図２８、図３０、図３２、図３４、図４０で示された半導体パッケージ１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１ｈの製造方法と類似した方法で形成することができる。従って、重複内容は説明しないこととする。
図５６ないし図６１は、本発明の一実施形態による、半導体パッケージの製造方法の第１７様相を示す断面図である。
図５６は、本発明の一実施形態による、第１半導体ウェーハ上に、第２半導体ウェーハを積層する段階を示す断面図である。
【０１４０】
図５６を参照すれば、図６に示された第１半導体ウェーハＷ１上に、図４１に示された第２半導体ウェーハＷ２を、第１アンダーフィル層１７０を間に介在させて積層する。第２半導体ウェーハＷ２が含む第２半導体チップＣ２の第２連結バンプ２３４が、第１半導体ウェーハＷ１が含む第１下面パッド１４４または第１貫通電極１２０と接触し、第１貫通電極１２０と第２貫通電極２２０とが電気的に連結されるように、第１半導体ウェーハＷ１上に第２半導体ウェーハＷ２を、第１アンダーフィル層１７０を間に介在させて積層する。
【０１４１】
第１アンダーフィル層１７０は、図２１に示された第３アンダーフィル層２７０と同一であるか、あるいは類似した物理的特性を有する。または、第１アンダーフィル層１７０は、図２１に示された第３アンダーフィル層２７０と異なる特性を有する。
第２半導体ウェーハＷ２は、第２スクライブレーンＳＬ２が、第１半導体ウェーハの第１ストライブレーンＳＬ１と、第１キャリア基板１０に対して垂直方向に重畳されるように、第１半導体ウェーハＷ１上に積層される。
【０１４２】
図５７は、本発明の一実施形態による、第２貫通電極を露出させる段階を示す断面図である。
図５７を参照すれば、第２半導体基板２００の一部分を除去し、第２貫通電極２２０を露出させる。一部分が除去された第２半導体基板２００の第２下面２０４には、第２貫通電極２２０が露出される。
第２貫通電極２２０を露出させるために、ＣＭＰ工程、エッチバック工程、またはそれらの組み合わせを利用して、第２半導体基板２００の一部分を除去する。
【０１４３】
図５８は、本発明の一実施形態による、第２下面パッドを形成する段階を示す断面図である。
図５８を参照すれば、第２半導体チップＣ２の露出面である第２下面２０４を覆うが、第２貫通電極２２０を露出させる第２下面保護層２４２を形成する。第２下面保護層２４２は、例えば、スピンコーティング工程またはスプレー工程によって形成される。第２下面保護層２４２は、例えば、絶縁性ポリマからなる。
【０１４４】
その後、第２下面保護層２４２によって露出される第２貫通電極２２０の部分と電気的に連結される第２下面パッド２４４を形成する。第２下面パッド２４４は、選択的には、形成されないように省略されもする。
その後、第２下面パッド２４４または第２貫通電極２２０を利用して、図１５に示されたような第１半導体チップＣ１及び第２半導体チップＣ２に係わる不良いかんを評価する第１テストを行うことができる。
【０１４５】
図５９は、本発明の一実施形態による、第３半導体ウェーハＷ３上に、第４半導体ウェーハＷ４を積層する段階を示す断面図である。
図５９を参照すれば、第３半導体ウェーハＷ３上に第４半導体ウェーハＷ４を、第２アンダーフィル層３７０を間に介在させて積層する。第４半導体ウェーハＷ４が含む第４半導体チップＣ４の第４連結バンプ４３４が、第３半導体ウェーハＷ３が含む第３下面パッド３４４または第３貫通電極３２０と接触し、第３貫通電極１２０と第４半導体チップＣ４とが電気的に連結されるように、第３半導体ウェーハＷ３上に第４半導体ウェーハＷ４を、第２アンダーフィル層３７０を間に介在させて積層する。第２アンダーフィル層３７０は、図２１に示された第３アンダーフィル層２７０と同一であるか、あるいは類似した物理的特性を有する。
【０１４６】
第４半導体ウェーハＷ４は、第４スクライブレーンＳＬ４が、第３半導体ウェーハの第３ストライブレーンＳＬ３と、第３キャリア基板３０に対して垂直方向に重畳されるように、第３半導体ウェーハＷ３上に積層される。
第４半導体ウェーハＷ４は、図１３に示された第４半導体チップＣ４を分離する前の形状でもある。
【０１４７】
図６０は、本発明の一実施形態による、半導体パッケージの第１７様相を示す断面図である。
図５９及び図６０を共に参照すれば、第２半導体ウェーハＷ２が積層された第１半導体ウェーハＷ１上に、第４半導体ウェーハＷ４が積層された第３半導体ウェーハＷ３を積層した後、第１スクライブレーンＳＬ１ないし第４スクライブレーンＳＬ４に沿って、第１半導体ウェーハＷ１ないし第４半導体ウェーハＷ４を切削し、互いに対応する第１半導体チップＣ１ないし第４半導体チップＣ４に分離する。従って、互いに対応する第１半導体チップＣ１及び第２半導体チップＣ２がなす第１積層構造体Ｍ１ｄ上に、互いに対応する第３半導体チップＣ３及び第４半導体チップＣ４がなす第２積層構造体Ｍ２ｄが積層された形状を得ることができる。従って、第１半導体チップＣ１ないし第４半導体チップＣ４は、同一の水平幅を有してもよい。すなわち、第１半導体チップＣ１ないし第４半導体チップＣ４は、同一の水平断面積を有してもよい。
【０１４８】
その後、第２積層構造体Ｍ２ｄが積層された第１積層構造体Ｍ１ｄを、印刷回路基板５００に装着した後、印刷回路基板５００上に、第１積層構造体Ｍ１ｄ及び第２積層構造体Ｍ２ｄを覆う基板モールド層６００を形成し、半導体パッケージ１ｑを形成する。基板モールド層６００のうちの一部分は、第１積層構造体Ｍ１ｄと第２積層構造体Ｍ２ｄとの間を充たす第３アンダーフィル層２６０の機能を遂行することができる。
【０１４９】
図６１は、本発明の一実施形態による、半導体パッケージの第１８様相を示す断面図である。
図６１を参照すれば、第２半導体ウェーハＷ２が積層された第１半導体ウェーハＷ１上に、第４半導体ウェーハＷ４が積層され、図３３に示されたところと同様に、第３アンダーフィル層２７０が形成された第３半導体ウェーハＷ３を積層する。第３連結バンプ３３４が、第２半導体チップＣ２の第２貫通電極２２０と連結されるように、第４半導体ウェーハＷ４が積層され、第３アンダーフィル層２７０が付着された第３半導体ウェーハＷ３を付着させるときに圧力が加えられる。圧力によって、第３連結バンプ３３４と第２貫通電極２２０とが第３アンダーフィル層２７０を貫通して互いに連結される。第３アンダーフィル層２７０は、第２半導体ウェーハＷ２と第３半導体ウェーハＷ３との間の空間を充填することができる。
【０１５０】
その後、第１スクライブレーンＳＬ１ないし第４スクライブレーンＳＬ４に沿って、第１半導体ウェーハＷ１ないし第４半導体ウェーハＷ４を切削し、互いに対応する第１半導体チップＣ１ないし第４半導体チップＣ４に分離する。従って、互いに対応する第１半導体チップＣ１及び第２半導体チップＣ２を含む第１積層構造体Ｍ１ｄ上に、互いに対応する第３半導体チップＣ３及び第４半導体チップＣ４を含む第２積層構造体Ｍ２ｄが積層された形状を得ることができる。
【０１５１】
第３アンダーフィル層２７０は、第１半導体ウェーハＡ１ないし第４半導体ウェーハＷ４が切削されるときに共に切削されるので、第２積層構造体Ｍ２ｄの側面、すなわち、第３半導体チップＣ３の側面に対して突出しない形状を有する。
その後、第２積層構造体Ｍ２ｄが積層された第１積層構造体Ｍ１ｄを、印刷回路基板５００に装着した後、印刷回路基板５００上に、第１積層構造体Ｍ１ｄ及び第２積層構造体Ｍ２ｄを覆う基板モールド層６００を形成し、半導体パッケージ１ｒを形成する。第３アンダーフィル層２７０は、第１積層構造体Ｍ１ｄと第２積層構造体Ｍ２ｄとの間を充たすことができる。
【０１５２】
図６２は、本発明の一実施形態によるメモリ・モジュール１１００を示す平面図である。
メモリ・モジュール１１００は、モジュール基板１１１０と、前記モジュール基板１１１０に付着された複数の半導体チップ１１２０と、を含む。
半導体チップ１１２０は、本発明の一実施形態による半導体パッケージを含む。例えば、半導体チップ１１２０は、図２０、図２４、図２６、図２８、図３０、図３２、図３４、図４０、図４８ないし図５５、図６０及び図６１に例示した半導体パッケージ１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１ｈ，１ｉ，１ｊ，１ｋ，１ｌ，１ｍ，１ｎ，１ｏ，１ｐ，１ｑ，１ｒを含んでもよい。
【０１５３】
モジュール基板１１１０の一側には、マザーボードのソケットに差し込まれる接続部１１３０が配置される。モジュール基板１１１０上には、セラミックス・デデカップリング・キャパシタ１１４０が配置される。本発明によるメモリ・モジュール１１００は、図６２に例示された構成にのみ限定されるものではなく、多様な形態に製作される。
図６３は、本発明の一実施形態による半導体パッケージを含むシステム１２００を示す構成図である。
【０１５４】
システム１２００は、制御器１２１０、入出力装置１２２０、記憶装置１２３０及びインターフェース１２４０を含む。システム１２００は、モバイル・システムまたは情報を伝送したり伝送されるシステムでもある。一部実施形態で、前記モバイル・システムは、ＰＤＡ（personal digital assistant）、携帯用コンピュータ（portable computer）、ウェブタブレット（web tablet）、無線フォン（wireless phone）、モバイルフォン（mobile phone）、デジタル・ミュージックプレーヤ（digital music player）またはメモリカード（memory card）である。制御器１２１０は、システム１２００での実行プログラムを制御するためのものであり、マイクロプロセッサ（microprocessor）、デジタル信号処理器（digital signal processor）、マイクロ・コントローラ（microcontroller）、またはそれと類似した装置からなる。入出力装置１２２０は、システム１２００のデータを入力または出力するのに利用される。システム１２００は、入出力装置１２２０を利用して、外部装置、例えば、個人用コンピュータまたはネットワークに連結され、外部装置と互いにデータを交換することができる。入出力装置１２２０は、例えば、キーパッド（keypad）、キーボード（keyboard）または表示装置（display）でもある。
【０１５５】
記憶装置１２３０は、制御器１２１０の動作のためのコード及び／またはデータを保存したり、あるいは制御器１２１０で処理されたデータを保存することができる。記憶装置１２３０は、本発明の一実施形態による半導体パッケージを含む。例えば、記憶装置１２３０は、図２０、図２４、図２６、図２８、図３０、図３２、図３４、図４０、図４８ないし図５５、図６０及び図６１に例示した半導体パッケージ１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１ｈ，１ｉ，１ｊ，１ｋ，１ｌ，１ｍ，１ｎ，１ｏ，１ｐ，１ｑ，１ｒを含んでもよい。
【０１５６】
インターフェース１２４０は、システム１２００と外部の他装置とのデータ伝送経路でもある。制御器１２１０、入出力装置１２２０、記憶装置１２３０及びインターフェース１２４０は、バス１２５０を介して互いに通信することができる。システム１２００は、モバイルフォン、ＭＰ３プレーヤ、ナビゲーション（navigation）、携帯用マルチメディア再生機（ＰＭＰ：portable multimedia player）、固相ディスク（ＳＳＤ：solid state disk）または家電製品（household appliances）に利用される。
【０１５７】
図６４は、本発明の一実施形態による半導体パッケージを含むメモリカード１３００を示す構成図である。
メモリカード１３００は、記憶装置１３１０及びメモリ制御器１３２０を含む。
記憶装置１３１０は、データを保存することができる。一部実施形態で、記憶装置１３１０は、電源供給が中断されても、保存されたデータをそのまま維持することができる不揮発性特性を有する。記憶装置１３１０は、本発明の技術的思想による半導体パッケージを含む。例えば、記憶装置１３１０は、図２０、図２４、図２６、図２８、図３０、図３２、図３４、図４０、図４８ないし図５５、図６０及び図６１に例示した半導体パッケージ１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１ｈ，１ｉ，１ｊ，１ｋ，１ｌ，１ｍ，１ｎ，１ｏ，１ｐ，１ｑ，１ｒを含んでもよい。
【０１５８】
メモリ制御器１３２０は、ホスト１３３０の読み取り／書き込み要請に応答し、前記記憶装置１３１０に保存されたデータを読み取ったり、あるいは記憶装置１３１０のデータを保存することができる。
以上、本発明について、その望ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されるものではなく、本発明の技術的思想及び範囲内で、当分野の当業者によってさまざまな変形及び変更が可能である。
【産業上の利用可能性】
【０１５９】
本発明の半導体パッケージは、例えば、電子機器関連の技術分野に効果的に適用可能である。
【符号の説明】
【０１６０】
１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１ｈ，１ｉ，１ｊ，１ｋ，１ｌ，１ｍ，１ｎ，１ｏ，１ｐ，１ｑ，１ｒ    半導体パッケージ
１００    第１半導体基板
１１０    第１半導体素子
１２０    第１貫通電極
１３２    第１連結パッド
１３４    第１連結バンプ
１５０，１７０    第１アンダーフィル層
１６０    第１モールド層
２００    第２半導体基板
２１０    第２半導体素子
２２０    第２貫通電極
２５０，２６０，２７０    第３アンダーフィル層
３００    第３半導体基板
３１０    第３半導体素子
３２０    第３貫通電極
３５０，３７０    第２アンダーフィル層
３６０    第２モールド層
４００    第４半導体基板
４１０    第４半導体素子
５００    印刷回路基板
６００    基板モールド層
Ｃ１    第１半導体チップ
Ｃ２    第２半導体チップ
Ｃ３    第３半導体チップ
Ｃ４    第４半導体チップ
Ｍ１    第１積層構造体
Ｍ２    第２積層構造体
【図１】
2014072524.tif 000003
【図２】
2014072524.tif 000004
【図３】
2014072524.tif 000005
【図４】
2014072524.tif 000006
【図５】
2014072524.tif 000007
【図６】
2014072524.tif 000008
【図７】
2014072524.tif 000009
【図８】
2014072524.tif 000010
【図９】
2014072524.tif 000011
【図１０】
2014072524.tif 000012
【図１１】
2014072524.tif 000013
【図１２】
2014072524.tif 000014
【図１３】
2014072524.tif 000015
【図１４】
2014072524.tif 000016
【図１５】
2014072524.tif 000017
【図１６】
2014072524.tif 000018
【図１７】
2014072524.tif 000019
【図１８】
2014072524.tif 000020
【図１９】
2014072524.tif 000021
【図２０】
2014072524.tif 000022
【図２１】
2014072524.tif 000023
【図２２】
2014072524.tif 000024
【図２３】
2014072524.tif 000025
【図２４】
2014072524.tif 000026
【図２５】
2014072524.tif 000027
【図２６】
2014072524.tif 000028
【図２７】
2014072524.tif 000029
【図２８】
2014072524.tif 000030
【図２９】
2014072524.tif 000031
【図３０】
2014072524.tif 000032
【図３１】
2014072524.tif 000033
【図３２】
2014072524.tif 000034
【図３３】
2014072524.tif 000035
【図３４】
2014072524.tif 000036
【図３５】
2014072524.tif 000037
【図３６】
2014072524.tif 000038
【図３７】
2014072524.tif 000039
【図３８】
2014072524.tif 000040
【図３９】
2014072524.tif 000041
【図４０】
2014072524.tif 000042
【図４１】
2014072524.tif 000043
【図４２】
2014072524.tif 000044
【図４３】
2014072524.tif 000045
【図４４】
2014072524.tif 000046
【図４５】
2014072524.tif 000047
【図４６】
2014072524.tif 000048
【図４７】
2014072524.tif 000049
【図４８】
2014072524.tif 000050
【図４９】
2014072524.tif 000051
【図５０】
2014072524.tif 000052
【図５１】
2014072524.tif 000053
【図５２】
2014072524.tif 000054
【図５３】
2014072524.tif 000055
【図５４】
2014072524.tif 000056
【図５５】
2014072524.tif 000057
【図５６】
2014072524.tif 000058
【図５７】
2014072524.tif 000059
【図５８】
2014072524.tif 000060
【図５９】
2014072524.tif 000061
【図６０】
2014072524.tif 000062
【図６１】
2014072524.tif 000063
【図６２】
2014072524.tif 000064
【図６３】
2014072524.tif 000065
【図６４】
2014072524.tif 000066