(57)【要約】【課題】トランジスタのゲート絶縁膜が薄い場合でも、１／ｆノイズを低減できるようにした半導体装置の製造方法を提供する。【解決手段】シリコン基板１上に膜厚が６．５ｎｍ以下である第２のゲート酸化膜１１を形成する工程と、第２のゲート酸化膜１１上にゲート電極膜１３を堆積する工程と、ゲート電極膜１３を堆積した後でシリコン基板１に９６５℃以上の高温アニールを施す工程と、シリコン基板１に高温アニールを施した後で、ゲート電極膜１３をパターニングして該ゲート電極膜１３からなる第２のゲート電極１７を第２のゲート酸化膜１１上に形成する工程と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に膜厚が６．５ｎｍ以下のゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記ゲート電極膜を堆積する工程と、
前記ゲート電極膜を堆積した後で前記基板に９６５℃以上の高温アニールを施す工程と、
前記基板に前記高温アニールを施した後で、前記ゲート電極膜をパターニングして該ゲート電極膜からなるゲート電極を前記ゲート絶縁膜上に形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート絶縁膜を形成する工程と前記ゲート電極膜を形成する工程の間では、前記基板に９６５℃以上の熱を加えないことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極膜を堆積する工程では、該ゲート電極膜として、膜中の不純物濃度が１×１０１６ｃｍ−３以下であるノンドープポリシリコン膜を堆積し、
前記基板に前記高温アニールを施した後で前記ノンドープポリシリコン膜に不純物をドーピングする工程、をさらに備えることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記高温アニールの処理温度を９６５℃以上、１１２５℃以下とし、
前記高温アニールの処理時間を１５秒以上、６０秒以下とすることを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記高温アニールの処理雰囲気を、窒素と酸素とを含む混合ガスとすることを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、トランジスタのゲート絶縁膜が薄い場合でも、１／ｆノイズを低減できるようにした半導体装置の製造方法に関する。
【背景技術】
【０００２】
シリコン基板上に形成したＭＯＳＦＥＴにおいて、ゲート酸化膜／シリコン基板界面の状態は、ＭＯＳＦＥＴの１／ｆノイズ特性を左右する重要なものである。ゲート酸化膜／シリコン基板界面にキャリアトラップが存在すると、それらにキャリアが捕獲及び放出されることで、１／ｆノイズが増大してしまう。１／ｆノイズを低減するためには、できるだけキャリアトラップの少ないゲート酸化膜／シリコン基板界面を形成することが求められる。
【０００３】
キャリアトラップの代表的なものとして界面準位がある。界面準位とは、半導体の表面において禁制帯中に発生する準位であり、結晶原子の未結合手（即ち、ダングリングボンド）に起因して発生するものである。この界面準位の発生を抑制するために、特許文献１ではゲート酸化膜を形成した直後（即ち、ゲート酸化膜を形成した後であってゲート電極膜を形成する前）に高温アニールを行うことで、ゲート酸化膜／シリコン基板界面の未結合Ｓｉ−ＯボンドをＳｉＯ２結合とし、良好な界面特性を得る方法が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特公平７−７０５３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、本発明者は、特許文献１に記載されているように、ゲート酸化膜の形成直後に高温アニールを行う場合、１／ｆノイズの低減効果はゲート酸化膜厚に依存する、ということを見出した。
図９は、本発明者が行った実験の結果であり、ゲート酸化膜厚が３ｎｍのＰＭＯＳＦＥＴと、ゲート酸化膜厚が１２ｎｍのＰＭＯＳＦＥＴとについて、ゲート酸化膜の形成直後に行ったアニールの温度と、１／ｆノイズとの関係をそれぞれ調査した結果を示す図である。図９の横軸はアニール温度［℃］を示し、縦軸は１／ｆノイズ係数比［％］を示す。
なお、この実験では、Ｖｇ（ゲート電位）＝Ｖｄ（ドレイン電位）＝Ｖｔｈ（閾値電圧）−０．４Ｖ、Ｖｓ（ソース電位）＝Ｖｓｕｂ（基板電位）＝０Ｖの条件で、各ＰＭＯＳＦＥＴに電圧を印加した。１／ｆノイズは式（１）のように表される。
【０００６】
Ｓｖｇ＝Ｋｆ／（Ｃｏｘ＊Ｗ＊Ｌ＊ｆ）…（１）
式（１）において、Ｓｖｇは電圧換算ノイズ、Ｋｆは１／ｆノイズ係数、Ｃｏｘはゲート酸化膜容量、Ｗはゲート幅、Ｌはゲート長、ｆは周波数を表している。ノイズ係数Ｋｆはプロセス条件に依存する。このため、アニール温度毎のＫｆ値をアニール無しのときのＫｆ値と比較して１／ｆノイズ係数比［％］を算出し、算出した１／ｆノイズ係数比を各ＰＭＯＳＦＥＴ間やアニール温度間で比較することで、１／ｆノイズを評価した。
【０００７】
図９に示すように、ゲート酸化膜厚が１２ｎｍのＭＯＳＦＥＴでは、ゲート酸化膜の形成直後のアニール温度を上昇させると１／ｆノイズ係数比は減少する。しかしながら、ゲート酸化膜厚が３ｎｍのＭＯＳＦＥＴでは、ゲート酸化膜の形成直後のアニール温度を上昇させるとノイズ係数比は増大するということが分かった。これは、ゲート酸化膜厚が１２ｎｍの場合はアニール温度を上昇させることで１／ｆノイズは改善されるが、ゲート酸化膜厚が３ｎｍの場合はアニール温度を上昇させることで、逆に１／ｆノイズを増大させてしまうことを意味する。
【０００８】
そこで、本発明は、本発明者が見出した上記課題に鑑みてなされたものであって、トランジスタのゲート絶縁膜厚が薄い場合でも、１／ｆノイズを低減できるようにした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００９】
本発明者は、上記課題が生じる原因（メカニズム）は、ゲート酸化膜厚とアニール時のガス雰囲気とにあると考えている。詳しく説明すると、ゲート酸化膜の形成直後にアニールを行う場合、ゲート酸化膜厚が増加することを懸念して、アニールを窒素雰囲気中で行うことが一般的である。しかしながら、ゲート酸化膜厚が薄い場合は、アニール時の雰囲気である窒素がゲート酸化膜中に入りこみ、ゲート酸化膜中を拡散して、ゲート酸化膜／シリコン基板界面に到達してしまう。その結果、ゲート酸化膜／シリコン基板の界面準位を増大させ、１／ｆノイズを増大させてしまう。これが原因で、図９に示したように、ゲート酸化膜厚が３ｎｍの場合は、１２ｎｍの場合と異なり１／ｆノイズを低減することができない。本発明者は、このような考察に基づき、以下に示す半導体装置の製造方法を提案する。
【００１０】
即ち、本発明の一態様に係る半導体装置の製造方法は、基板上に膜厚が６．５ｎｍ以下のゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記ゲート電極膜を堆積する工程と、前記ゲート電極膜を堆積した後で前記基板に９６５℃以上の高温アニールを施す工程と、前記基板に前記高温アニールを施した後で、前記ゲート電極膜をパターニングして該ゲート電極膜からなるゲート電極を前記ゲート絶縁膜上に形成する工程と、を備えることを特徴とする。
【００１１】
また、上記の半導体装置の製造方法において、前記ゲート絶縁膜を形成する工程と前記ゲート電極膜を形成する工程の間では、前記基板に９６５℃以上の熱を加えないことを特徴としてもよい。
また、上記の半導体装置の製造方法において、前記ゲート電極膜を堆積する工程では、該ゲート電極膜として、膜中の不純物濃度が１×１０１６ｃｍ−３以下であるノンドープポリシリコン膜を堆積し、前記基板に前記高温アニールを施した後で前記ノンドープポリシリコン膜に不純物をドーピングする工程、をさらに備えることを特徴としてもよい。
【００１２】
また、上記の半導体装置の製造方法において、前記高温アニールの処理温度を９６５℃以上、１１２５℃以下とし、前記高温アニールの処理時間を１５秒以上、６０秒以下とすることを特徴としてもよい。
また、上記の半導体装置の製造方法において、前記高温アニールの処理雰囲気を、窒素と酸素とを含む混合ガスとすることを特徴としてもよい。
【発明の効果】
【００１３】
本発明の一態様によれば、ゲート電極膜を形成した後であって、該ゲート電極膜をパターニングする前に、高温アニールを行う。これにより、ゲート絶縁膜／基板界面の界面準位に悪影響を及ぼす窒素がゲート絶縁膜中に注入されることを抑制することができるので、トランジスタのゲート絶縁膜が薄い場合でも、高温アニールにより１／ｆノイズを低減することができる。
【図面の簡単な説明】
【００１４】
【図１】実施形態に係る半導体装置１００の製造方法の主要工程を示す図。
【図２】半導体装置１００の製造方法を工程順に示す図。
【図３】半導体装置１００の製造方法を工程順に示す図。
【図４】半導体装置１００の製造方法を工程順に示す図。
【図５】本発明者が行った実験の結果を示す図。
【図６】本発明者が行った実験の結果を示す図。
【図７】本発明者が行った実験の結果を示す図。
【図８】本発明者が行った実験の結果を示す図。
【図９】本発明者が行った実験の結果であり、課題を説明するための図。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態を図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（製造方法）
図１は、本発明の実施形態に係る半導体装置１００の製造方法の主要工程を示す図である。図１に示すように、半導体装置１００の製造方法は、ウエーハを用意する工程（ステップＳ１０）と、素子分離膜を形成／不純物を注入する工程（ステップＳ２０）と、ゲート酸化膜を形成する工程（ステップＳ３０）と、ゲート電極膜１３を形成する工程（ステップＳ４０）と、高温アニールを施す工程（ステップＳ５０）と、ゲート電極膜１３をパターニング／不純物を注入する工程（ステップＳ６０）と、通常のＣＭＯＳプロセスによりトランジスタを完成させる工程（ステップＳ７０）と、を備える。以下、各ステップについて、より具体的に説明する。
【００１６】
図２〜図４は、半導体装置１００の製造方法を工程順に示す断面図である。
図２（ａ）に示すように、ウエーハの一例として、例えば単結晶シリコンからなるシリコン基板１を用意する（ステップＳ１０）。なお、シリコン基板１の表面は、単結晶シリコンをエピタキシャル成長させたシリコンエピタキシャル層（図示せず）であってもよい。
次に、シリコン基板１の表面にフィールド酸化膜３を形成し、ＭＯＳＦＥＴを形成する領域間や、他の素子を形成する領域間などを電気的に分離する（ステップＳ２０）。フィールド酸化膜３は素子分離層として成り立てばその形態は問わず、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）でもＳＴＩ（Shallow Trench Isolation）でもよい。本実施形態では、例えばＳＴＩを図示する。このフィールド酸化膜３によって、例えば、ゲート酸化膜が厚いＭＯＳＦＥＴを形成する領域（以下、第１のＭＯＳ領域という）と、ゲート酸化膜が薄いＭＯＳＦＥＴを形成する領域（以下、第２のＭＯＳ領域という）との間を素子分離する。
【００１７】
次に、シリコン基板１の第１のＭＯＳ領域及び第２のＭＯＳ領域にそれぞれ、図示しないウェル（ＷＥＬＬ）層の形成又はＭＯＳＦＥＴの閾値調節のための不純物をイオン注入する（ステップＳ２０）。ここで、不純物は、例えば、リン（Ｐ）等のドナー元素又はボロン（Ｂ）等のアクセプター元素である。目的に応じて、ドナー元素或いはアクセプター元素を打ち分ける。
【００１８】
次に、図２（ｂ）に示すように、シリコン基板１の表面を熱酸化して、第１のＭＯＳ領域及び第２のＭＯＳ領域にそれぞれ第１のゲート酸化膜５を形成する。この第１のゲート酸化膜５の膜厚は、例えば１２ｎｍ程度である。なお、第１のゲート酸化膜５の膜質はシリコン酸化膜（ＳｉＯ２）に限定されず、シリコン酸化窒化膜（ＳｉＯＮ）でもよい。
次に、図２（ｃ）に示すように、第２のＭＯＳ領域から第１のゲート酸化膜５を除去して、シリコン基板１の表面を露出させる。この第１のゲート酸化膜５の部分的除去は、レジストパターンをマスクに用いたウェットエッチングで行う。
【００１９】
より具体的に説明すると、まず、シリコン基板１の上方全体に低圧ＣＶＤ酸化膜７を堆積させる。低圧ＣＶＤ酸化膜７の堆積後の膜厚は、例えば１０ｎｍ程度である。次に、この低圧ＣＶＤ酸化膜７上に、第２のＭＯＳ領域の上方を開口し、第１のＭＯＳ領域の上方を覆う形状のレジストパターン９を形成する。そして、このレジストパターン９をマスクに用いて、低圧ＣＶＤ酸化膜７と第１のゲート酸化膜５とをエッチングして除去する。このエッチングは、例えば、フッ酸（ＨＦ）などを用いたウェットエッチングである。これにより、第２のＭＯＳ領域から低圧ＣＶＤ酸化膜７と第１のゲート酸化膜５とを除去して、第２のＭＯＳ領域の表面を露出させる。その後、レジストパターン９を例えばアッシングして除去する。
【００２０】
次に、シリコン基板１の表面全体にウェットエッチング処理を施して、第１のＭＯＳ領域から低圧ＣＶＤ酸化膜７を除去する。このウェットエッチング処理では、第１のＭＯＳ領域に形成した第１のゲート酸化膜５をできるだけエッチングしないように、その処理条件（例えば、エッチャント中のフッ酸濃度や、エッチングの処理時間等）を調整する。
次に、図３（ａ）に示すように、シリコン基板１の表面を熱酸化して、第２のＭＯＳ領域に第２のゲート酸化膜１１を形成する（ステップＳ３０）。この第２のゲート酸化膜１１の膜厚は、６．５ｎｍ以下であり、例えば３ｎｍ程度である。
【００２１】
次に、図３（ｂ）に示すように、シリコン基板１の上方全体にゲート電極膜１３を堆積させる（ステップＳ４０）。ゲート電極膜１３の膜厚は、例えば２５０ｎｍ程度である。
なお、ゲート電極膜１３としてポリシリコン膜を堆積させる場合、ポリシリコン膜はドナー元素及びアクセプター元素の各濃度が検出限界値以下（例えば、各濃度が１×１０１６ｃｍ−３以下であり、理想的にはゼロ）である、ノンドープポリシリコン膜とすることが好ましい。その理由は、ポリシリコン中にアクセプター元素等が存在する場合、次工程の高温アニールを行うことで、ゲート電極膜１３中からゲート酸化膜やシリコン基板へ、アクセプター元素等が染み出してしまい、ＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）を変動させてしまう等の悪影響を及ぼす可能性があるからである。
【００２２】
次に、ゲート電極膜１３を形成した直後に、例えばＲＴＡ（Rapid Thermal Anneal）法によって、シリコン基板１に高温アニールを施す（ステップＳ５０）。この高温アニールは、例えば窒素（Ｎ２）と酸素（Ｏ２）とを含む混合ガス雰囲気下で行う。後述の実験結果が示すように、この工程では、アニール温度を９６５℃以上、アニール処理時間を１５秒以上に設定することにより、１／ｆノイズを効果的に低減することができる。
【００２３】
なお、アニール処理温度は高く、アニール処理時間を長くすることで、１／ｆノイズをさらに低減することができるが、これら各値を際限なく高めると、デメリット（例えば、熱履歴が変化する、トランジスタ特性が大きく変動する、処理装置への負荷が大きくなる、スループットが低下するなど）が顕著となる。それゆえ、デメリットを抑制しつつ１／ｆノイズを低減するためには、アニール処理温度とアニール処理時間にそれぞれ上限値を設定する必要がある。後述の実験結果から、アニール処理温度は１１２５℃を上限値とし、アニール処理時間は６０ｓｅｃを上限値とすることが好ましい。
【００２４】
また、この高温アニールする工程では、ゲート電極膜１３として堆積させたポリシリコン膜は、ノンドープポリシリコン膜である状態で、高温アニールすることが好ましい。高温アニール前に、ゲート電極膜１３に不純物イオンを注入しないことで、ゲート電極膜１３中からゲート酸化膜やシリコン基板へ、アクセプター元素等が染み出してＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）を変動させてしまう等の悪影響を低減できる。
【００２５】
ＭＯＳ特性を向上させるためにはＭＯＳ動作時のゲートの空乏化を抑制する必要がある。ゲートパターンを形成した後にアニールを実施すると、ゲート電極からＳｉ基板への不純物の染み出しが発生することがあるため、ＭＯＳ動作時のゲートの空乏化を抑制するためのゲートポリシリコン中への不純物注入を実施できないことがある。
しかしながら、本実施形態では、ゲートポリシリコンを堆積した直後に高温アニールを実施し、この高温アニール実施後にゲートポリシリコン中へ不純物を注入する。これにより、ゲート電極膜１３中からシリコン基板への不純物の染み出しを抑制しつつ、ＭＯＳ動作時のゲートの空乏化を抑制するためのゲートポリシリコン中への不純物導入を実施することが可能となる。そのため、１/ｆノイズだけでなく、より特性が向上したＭＯＳ特性を得ることができる。
【００２６】
次に、図３（ｃ）に示すように、ゲート電極膜１３に導電性を持たせるための（ＭＯＳ動作時のゲートの空乏化を抑制するための）不純物をイオン注入する（ステップＳ６０）。ここで、不純物は、例えば、リン（Ｐ）等のドナー元素又はボロン（Ｂ）等のアクセプター元素である。目的に応じて、ドナー元素或いはアクセプター元素を打ち分ける。なお、ステップＳ６０における不純物の注入工程は省いてもよい。後述するソース／ドレインの形成工程で、第１、第２のゲート電極をマスクに不純物をイオン注入することにより、該第１、第２のゲート電極にも不純物が高濃度にドーピングされるからである。
【００２７】
次に、図４（ａ）に示すように、ゲート電極膜１３をパターニングして、第１のＭＯＳ領域の第１のゲート酸化膜５上に第１のゲート電極１５を形成すると同時に、第２のＭＯＳ領域の第２のゲート酸化膜１１上に第２のゲート電極１７を形成する（ステップＳ６０）。
以降は、一般的な半導体製造プロセスを用いて、サイドウォールの形成工程、ソース／ドレインの形成工程、層間絶縁膜の形成工程、配線の形成工程等を経て、ＭＯＳＦＥＴを完成させる（ステップＳ７０）。例えば図４（ｂ）に示すように、第１のゲート電極１５の側面に絶縁層からなるサイドウォール１９を形成すると共に、第２のゲート電極１７の側面に絶縁層からなるサイドウォール２１を形成する。また、サイドウォール１９、２１の形成工程の前後で、不純物のイオン注入を２回行うことにより、第１のＭＯＳ領域にＬＤＤ構造のソース／ドレイン２３を形成すると共に、第２のＭＯＳ領域にＬＤＤ構造のソース／ドレイン２５を形成する。その後、図４（ｃ）に示すように、第１、第２のゲート電極１５、１７の各上面と、ソース／ドレイン２３、２５の各表面とにそれぞれシリサイド３１を形成する。その後、図示しない層間絶縁膜、配線等を形成する。
【００２８】
このような工程を経て、第１のＭＯＳ領域に厚膜の第１のゲート酸化膜５を有する第１のＭＯＳＦＥＴ１１０を完成させると共に、第２のＭＯＳ領域に薄膜の第２のゲート酸化膜１１を有する第２のＭＯＳＦＥＴ１２０を完成させる。
この実施形態では、シリコン基板１が本発明の「基板」に対応し、第２のゲート酸化膜１１が本発明の「ゲート絶縁膜」に対応し、第２のゲート電極１７が本発明の「ゲート電極」に対応している。
【００２９】
（実施形態の効果）
本発明の実施形態は、以下の効果を奏する。
（１）ゲート電極膜１３を形成した後であって、該ゲート電極膜１３をパターニングする前に高温アニール（ステップＳ５０）を行う。高温アニール時にゲート酸化膜５、１１はゲート電極膜１３で覆われているので、ゲート酸化膜／シリコン基板界面の界面準位に悪影響を及ぼす窒素がゲート酸化膜５、１１中に注入されることを抑制することができる。
これにより、ゲート酸化膜厚に依存することなく、１／ｆノイズ低減効果のあるアニール温度やアニール時間を選択することができる。例えば厚さが３ｎｍのゲート酸化膜１１のように、ＭＯＳＦＥＴのゲート酸化膜が薄い場合でも、高温アニールにより１／ｆノイズを十分に低減することができる。
【００３０】
（２）また、ゲート酸化膜５、１１を形成する工程とゲート電極膜１３を形成する工程の間では、アニール処理を行わない。これにより、ゲート酸化膜５、１１がゲート電極膜１３で覆われる前に、ゲート酸化膜５、１１中に窒素等が注入されることを防ぐことができる。
（３）また、ゲート電極膜１３として、ノンドープポリシリコン膜を形成することが好ましい。このノンドープポリシリコン膜への不純物（即ち、ドナー元素又はアクセプタ元素）のドーピングは、少なくとも高温アニール後に行う。これにより、ノンドープポリシリコン膜にドーピングされる不純物が、高温アニールによってゲート酸化膜５、１１中に注入されることを防ぐことができる。
【００３１】
（４）また、高温アニールの処理温度を９６５℃以上、１１２５℃以下とし、高温アニールの処理時間を１５秒以上、６０秒以下とすることが好ましい。後述の実験結果が示すように、高温アニールの処理温度、処理時間を上記範囲に設定することにより、ゲート酸化膜厚が６．５ｎｍ以下のＭＯＳＦＥＴ１２０においても、デメリット（例えば、熱履歴が変化する、トランジスタ特性が大きく変動する、処理装置への負荷が大きくなる、スループットが低下するなど）を抑えつつ、１／ｆノイズを効率良く低減することができる。
【００３２】
（５）また、ステップＳ５０の高温アニールは、窒素と酸素とを含む混合ガス雰囲気下で行うことが好ましい。これにより、ノンドープポリシリコン膜からなるゲート電極膜１３が、高温アニール中にエッチングされる（即ち、サーマルエッチングされる）ことを防ぐことができる。
（６）また、ＭＯＳ特性を向上させるためには、ＭＯＳ動作時のゲートの空乏化を抑制する必要がある。本実施形態では、ゲートポリシリコンを堆積した直後に高温アニールを実施し、この高温アニール実施後にゲートポリシリコン中へ不純物を注入する。これにより、ゲート電極膜１３中からシリコン基板への不純物の染み出しを抑制しつつ、ＭＯＳ動作時のゲートの空乏化を抑制するためのゲートポリシリコン中への不純物導入を実施することが可能となる。そのため、１/ｆノイズだけでなく、さらに特性のよいＭＯＳ特性を得ることができる。
【００３３】
（その他）
本発明は、以上に記載した実施形態に限定されうるものではない。当業者の知識に基づいて各実施形態に設計の変更等を加えることが可能であり、そのような変更等を加えた態様も本発明の範囲に含まれる。
また、高温アニール工程前後にフッ素イオン注入を行ってもよい。ゲート電極に注入されたフッ素は、その後の製造工程中の熱工程でゲート酸化膜とシリコン基板の界面付近に拡散し、界面に存在するダングリングボンドを終端することで１／ｆノイズ低減効果がある。ここで、フッ素イオン注入は、高温アニール工程の前と後のどちらで実施しても効果があるが、高温アニール工程の前に実施した方がより効果的である。高温アニール工程は、ゲート電極膜成膜後にかかる熱工程の中で、最も高いレベルの温度であるため、フッ素の活性化率に大きく寄与するためである。フッ素注入後の熱量が大きいほどダングリングボンド終端効果は大きくなり、その結果、１／ｆノイズ低減効果も大きくなる。
【実施例】
【００３４】
次に、本発明者が行った実験とその結果について説明する。なお、以下に説明する実験１〜４では、前述した図９の場合と同様、Ｖｇ＝Ｖｄ＝Ｖｔｈ−０．４Ｖ、Ｖｓ＝Ｖｓｕｂ＝０Ｖの条件で実験を行った。また、アニール温度毎のＫｆ値をアニール無しのときのＫｆ値と比較して１／ｆノイズ係数比を算出し、算出した１／ｆノイズ係数比を比較することで、１／ｆノイズを評価した。
【００３５】
（実験１）
図５は、本発明者が行った実験１の結果であり、ゲート酸化膜厚が３ｎｍのＰＭＯＳＦＥＴについて、ゲート酸化膜の形成直後にアニールを行った場合のアニール温度とノイズとの関係、及び、ゲート電極膜の形成直後にアニールを行った場合（本実施形態のＭＯＳＦＥＴ１２０に相当する。）のアニール温度と１／ｆノイズとの関係をそれぞれ調査した結果を示す図である。図５の横軸はアニール温度［℃］を示し、縦軸は１／ｆノイズ係数比［％］を示す。
【００３６】
図５に示すように、ゲート酸化膜の形成直後にアニールを行った場合は、アニール温度を上昇させるとノイズ係数比が増大する。これに対して、ゲート酸化膜の形成直後ではなく、ゲート電極膜の形成直後にアニールを行った場合は、アニール温度を上昇させるとノイズ係数比が低減することが分かった。特に、アニール温度が９６５℃以上では、両データ間で、ノイズ係数比の差が大きくなることが分かった。この結果から、ゲート酸化膜厚が３ｎｍで、ゲート電極膜の形成直後にアニールを行う場合は、アニール温度を９６５℃以上とすることが好ましいということが分かった。
【００３７】
（実験２）
図６は、本発明者が行った実験２の結果であり、ゲート酸化膜厚が３ｎｍのＰＭＯＳＦＥＴについて、ゲート電極膜の形成直後にアニールを行った場合の処理時間（即ち、アニール時間）と、１／ｆノイズとの関係を調査した結果を示す図である。図６の横軸はアニール時間［ｓ］を示し、縦軸は１／ｆノイズ係数比［％］を示す。なお、アニール温度は、１１００℃に設定した。
【００３８】
図６に示すように、アニール時間が長いほどノイズ係数比が低減することが分かった。また、ノイズ係数比の低減の度合いは０〜１５秒の間で大きく、１５秒以上では小さくなることが分かった。この結果から、ゲート酸化膜厚が３ｎｍで、ゲート電極膜の形成直後にアニールを行う場合は、アニール時間を１５秒以上に設定することが好ましいということが分かった。
【００３９】
（実験３）
図７は、発明者が行った実験３の結果であり、ゲート酸化膜厚が６．５ｎｍのＰＭＯＳＦＥＴについて、ゲート酸化膜の形成直後にアニールを行った場合のアニール温度とノイズとの関係、及び、ゲート電極膜の形成直後にアニールを行った場合のアニール温度と１／ｆノイズとの関係をそれぞれ調査した結果を示す図である。図７の横軸はアニール温度［℃］を示し、縦軸は１／ｆノイズ係数比［％］を示す。
【００４０】
図７に示すように、ゲート酸化膜の形成直後にアニールを行った場合は、アニール温度を上昇させるとノイズ係数比が増大する。これに対して、ゲート電極膜の形成直後にアニールを行った場合は、アニール温度を上昇させるとノイズ係数比が低減することが分かった。特に、アニール温度が９６５℃以上では、両データ間で、ノイズ係数比の差が大きくなることが分かった。この結果から、ゲート酸化膜厚が６．５ｎｍで、ゲート電極膜の形成直後にアニールを行う場合は、アニール温度を９６５℃以上とすることが好ましいということが分かった。
【００４１】
（実験４）
図８は、発明者が行った実験４の結果であり、ゲート酸化膜厚が１２ｎｍのＰＭＯＳＦＥＴについて、ゲート酸化膜の形成直後にアニールを行った場合のアニール温度とノイズとの関係、及び、ゲート電極膜の形成直後にアニールを行った場合（本実施形態のＭＯＳＦＥＴ１１０に相当する。）のアニール温度と１／ｆノイズとの関係をそれぞれ調査した結果を示す図である。図８の横軸はアニール温度［℃］を示し、縦軸は１／ｆノイズ係数比［％］を示す。
【００４２】
図８に示すように、ゲート酸化膜の形成直後にアニールを行った場合、及び、ゲート電極膜の形成直後にアニールを行った場合の何れも、アニール温度を上昇させるとノイズ係数比が低減することが分かった。以上、実験２〜４の結果から、ゲート酸化膜厚が６．５ｎｍ以下のＭＯＳＦＥＴでは、ゲート電極膜の形成直後に９６５℃以上の高温アニールを施すことによって、１／ｆノイズ低減効果を十分に得ることができるということが分かった。また、その効果は、１１２５℃の高温アニールにおいても顕著であることが分かった。
【符号の説明】
【００４３】
１  シリコン基板
３  フィールド酸化膜
５  第１のゲート酸化膜
７  低圧ＣＶＤ酸化膜
９  レジストパターン
１１  第２のゲート酸化膜
１３  ゲート電極膜
１５  第１のゲート電極
１７  第２のゲート電極
１９、２１  サイドウォール
２３、２５  ソース／ドレイン
３１  シリサイド
１００  半導体装置
１１０  第１のＭＯＳＦＥＴ
１２０  第２のＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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