(57)【要約】【課題】  任意の周波数仕様の逓倍回路を用いて、入力クロックから所望の周波数の出力クロックを生成する。【解決手段】  第１分周比を用いて入力クロックから第１クロックを生成する第１分周回路と、第１クロックから第２クロックを生成する逓倍回路と、第２分周比を用いて第２クロックから出力クロックを生成する第２分周回路とを含み、逓倍回路から出力可能な第２クロックの周波数の期待値を、第１クロックの周波数で除して、逓倍回路の逓倍数の期待値を求め、入力クロックの周波数に対する出力クロックの周波数の比である逓倍数の逆数と、求めた逓倍数の期待値との積を求め、求めた積を第１分周比で除して得られる整数値を第２分周比として求め、入力クロックの周波数に対する出力クロックの周波数の比である逓倍数と整数値と第１分周比との積を、逓倍回路に与える逓倍数として求める。【選択図】    図１
2014072847.tif 000002
【特許請求の範囲】
【請求項１】
入力クロックの周波数を第１分周比で分周して第１クロックを生成する第１分周回路と、
前記第１クロックの周波数を逓倍して第２クロックを生成する逓倍回路と、
前記第２クロックの周波数を第２分周比で分周して出力クロックを生成する第２分周回路と、
前記逓倍回路から出力可能な前記第２クロックの周波数の期待値を、前記第１クロックの周波数で除して、前記逓倍回路の逓倍数の期待値を求める第１算出回路と、
前記入力クロックの周波数に対する前記出力クロックの周波数の比である逓倍数の逆数と、前記第１算出回路により求めた逓倍数の期待値との積を求め、求めた積を前記第１分周比で除して得られる整数値を、前記第２分周比として求める第２算出回路と、
前記入力クロックの周波数に対する前記出力クロックの周波数の比である逓倍数と前記整数値と前記第１分周比との積を、前記逓倍回路に与える逓倍数として求める第３算出回路と
を備えていることを特徴とするクロック生成装置。
【請求項２】
前記第１クロックの周波数と、前記第３算出回路により求めた前記逓倍回路に与える逓倍数との積が、前記逓倍回路から出力可能な前記第２クロックの周波数の最小値より小さい場合に第１判定信号を前記第１算出回路に出力する判定回路を備え、
前記第１算出回路は、前記第１判定信号を受けている場合に、前記逓倍回路の逓倍数の期待値に所定値を加えた値を新たな逓倍数の期待値として前記第２算出回路に出力すること
を特徴とする請求項１に記載のクロック生成装置。
【請求項３】
前記逓倍回路に供給可能な周波数の前記第１クロックを生成する前記第１分周比を求める第４算出回路と、
前記第１クロックの周波数と、前記第３算出回路により求めた前記逓倍回路に与える逓倍数との積が、前記逓倍回路から出力可能な前記第２クロックの周波数の最小値以上の場合に第２判定信号を前記第４算出回路に出力する判定回路と
を備え、
前記第４算出回路は、前記第２判定信号を受けている場合に、求めた前記第１分周比に所定値を加えた値を新たな第１分周比として出力すること
を特徴とする請求項１または請求項２に記載のクロック生成装置。
【請求項４】
前記入力クロックの周波数を前記第１分周比で除して、前記第１クロックの周波数を求める第５算出回路を備え、
前記第１算出回路は、前記第５算出回路により求めた前記第１クロックの周波数を用いて、前記逓倍回路の逓倍数の期待値を求めること
を特徴とする請求項１ないし請求項３のいずれか１項に記載のクロック生成装置。
【請求項５】
入力クロックの周波数を第１分周比で分周して第１クロックを生成する第１分周回路と、前記第１クロックの周波数を逓倍して第２クロックを生成する逓倍回路と、前記第２クロックの周波数を第２分周比で分周して出力クロックを生成する第２分周回路とを備えているクロック生成装置の動作方法であって、
前記逓倍回路から出力可能な前記第２クロックの周波数の期待値を、前記第１クロックの周波数で除して、前記逓倍回路の逓倍数の期待値を求め、
前記入力クロックの周波数に対する前記出力クロックの周波数の比である逓倍数の逆数と、前記逓倍回路の逓倍数の期待値との積を求め、求めた積を前記第１分周比で除して得られる整数値を、前記第２分周比として求め、
前記入力クロックの周波数に対する前記出力クロックの周波数の比である逓倍数と前記整数値と前記第１分周比との積を、前記逓倍回路に与える逓倍数として求めること
を特徴とするクロック生成装置の動作方法。
【請求項６】
入力クロックの周波数を変換して出力クロックを生成するクロック生成装置と、
前記出力クロックに同期してデータを受信するデータ処理部と
を含むシステムであって、
前記クロック生成装置は、
前記入力クロックの周波数を第１分周比で分周して第１クロックを生成する第１分周回路と、
前記第１クロックの周波数を逓倍して第２クロックを生成する逓倍回路と、
前記第２クロックの周波数を第２分周比で分周して前記出力クロックを生成する第２分周回路と、
前記逓倍回路から出力可能な前記第２クロックの周波数の期待値を、前記第１クロックの周波数で除して、前記逓倍回路の逓倍数の期待値を求める第１算出回路と、
前記入力クロックの周波数に対する前記出力クロックの周波数の比である逓倍数の逆数と、前記第１算出回路により求めた逓倍数の期待値との積を求め、求めた積を前記第１分周比で除して得られる整数値を、前記第２分周比として求める第２算出回路と、
前記入力クロックの周波数に対する前記出力クロックの周波数の比である逓倍数と前記整数値と前記第１分周比との積を、前記逓倍回路に与える逓倍数として求める第３算出回路と
を備えていることを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック生成装置、クロック生成装置の動作方法およびクロック生成装置が搭載されるシステムに関する。
【背景技術】
【０００２】
ＰＬＬ（Phase-locked loop）回路等のクロック生成装置は、入力クロックの周波数と異なる周波数の出力クロックを生成する場合に使用される。例えば、ＰＬＬ回路の入力と出力とフィードック経路とに分周回路をそれぞれ配置し、これら分周回路の分周比の複数の組み合わせの中から消費電力が小さい組み合わせを選択する手法が提案されている（例えば、特許文献１参照。）。ＰＬＬ回路は、ＨＤＭＩ（登録商標；High-Definition Multimedia Interface）等のデジタルインタフェースを用いて伝送されたクロックからオーディオクロックを生成する場合にも使用される（例えば、特許文献２参照。）。例えば、ＨＤＭＩでは、伝送クロックと２つの整数Ｎ、ＣＴＳとを受信装置に出力する。受信装置は、伝送クロックの周波数を分周比ＣＴＳで分周し、分周したクロックをさらに逓倍数Ｎで逓倍（分周比Ｎで分周したクロックをフィードバック）することでオーディオクロックを生成する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００９−５３３９３１号公報
【特許文献２】ＷＯ２００９−０１３８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、例えば、ＨＤＭＩのインタフェースを用いたオーディオクロックの生成において、整数ＣＴＳまたは整数Ｎが、分周回路の分周比の最大値より大きい場合、オーディオクロックを生成できない。換言すれば、オーディオクロックを生成するためには、入力側の分周回路に設定可能な最大の分周比以下の整数ＣＴＳと、フィードバック経路の分周回路に設定可能な最大の分周比以下の整数Ｎとを用いる必要がある。したがって、生成可能なオーディオクロックの周波数は限定される。
【０００５】
１つの側面では、本発明の目的は、任意の周波数仕様の逓倍回路を用いて、入力クロックから所望の周波数の出力クロックを生成することである。
【課題を解決するための手段】
【０００６】
本発明の一形態では、クロック生成装置は、入力クロックの周波数を第１分周比で分周して第１クロックを生成する第１分周回路と、第１クロックの周波数を逓倍して第２クロックを生成する逓倍回路と、第２クロックの周波数を第２分周比で分周して出力クロックを生成する第２分周回路と、逓倍回路から出力可能な第２クロックの周波数の期待値を、第１クロックの周波数で除して、逓倍回路の逓倍数の期待値を求める第１算出回路と、入力クロックの周波数に対する出力クロックの周波数の比である逓倍数の逆数と、第１算出回路により求めた逓倍数の期待値との積を求め、求めた積を第１分周比で除して得られる整数値を、第２分周比として求める第２算出回路と、入力クロックの周波数に対する出力クロックの周波数の比である逓倍数と整数値と第１分周比との積を、逓倍回路に与える逓倍数として求める第３算出回路とを備えている。
【発明の効果】
【０００７】
任意の周波数仕様の逓倍回路を用いて、入力クロックから所望の周波数の出力クロックを生成できる。
【図面の簡単な説明】
【０００８】
【図１】一実施形態におけるクロック生成装置の例を示している。
【図２】別の実施形態におけるクロック生成装置の例を示している。
【図３】別の実施形態におけるクロック生成装置の例を示している。
【図４】別の実施形態におけるクロック生成装置の例を示している。
【図５】図４に示したクロック生成装置の動作の例を示している。
【図６】別の実施形態におけるクロック生成装置の例を示している。
【図７】別の実施形態におけるクロック生成装置の例を示している。
【図８】図４に示したクロック生成装置が搭載されるシステムの例を示している。
【図９】図１から図７に示したクロック生成装置に搭載される逓倍回路の例を示している。
【図１０】図９に示した位相比較器の入力に分周回路が接続された逓倍回路の例を示している。
【発明を実施するための形態】
【０００９】
以下、図面を用いて実施形態を説明する。
【００１０】
図１は、一実施形態におけるクロック生成装置ＣＬＫＧ１の例を示している。クロック生成装置ＣＬＫＧ１は、分周回路１０、逓倍回路１２、分周回路１４、検出回路１６、および算出回路１８、２０、２２、２４、２６を有している。例えば、算出回路１８、２０、２２、２４、２６は、ＲＴＬ（Register Transfer Level）により記述され、論理合成ツールによりネットリスト（論理回路）に変換されることで設計される。算出回路１８、２０、２２、２４、２６は、個別に設計されてもよく、１つの計算モジュールとして設計されてもよい。
【００１１】
クロック生成装置ＣＬＫＧ１は、入力クロックＣＬＫＩの周波数ＦＣＬＫＩを比ＦＯ／ＦＩに応じて逓倍して出力クロックＣＬＫＯを生成する。すなわち、出力クロックＣＬＫＯの周波数ＦＣＬＫＯは、式（１）で表される。
ＦＣＬＫＯ＝ＦＣＬＫＩ×（ＦＯ／ＦＩ）  ‥‥（１）
分周回路１０は、入力クロックＣＬＫＩの周波数ＦＣＬＫＩを分周比ＤＩＶＩで分周してクロックＦＩＮを生成する。クロックＦＩＮの周波数ＦＦＩＮは、式（２）で表される。
ＦＦＩＮ＝ＦＣＬＫＩ／ＤＩＶＩ  ‥‥（２）
逓倍回路１２は、例えば、ＰＬＬ回路であり、逓倍数ＭＬＴに基づいて、クロックＦＩＮの周波数ＦＦＩＮを逓倍して、クロックＦＯＵＴを生成する。クロックＦＯＵＴの周波数ＦＦＯＵＴは、式（３）で表される。逓倍回路１２に供給可能なクロックＦＩＮの周波数の範囲、逓倍回路１２が出力可能なクロックＦＯＵＴの周波数の範囲、および逓倍回路１２に設定可能な逓倍数ＭＬＴは、逓倍回路１２の種類毎に、入出力仕様（周波数仕様）として決まっている。
ＦＦＯＵＴ＝ＦＦＩＮ×ＭＬＴ  ‥‥（３）
分周回路１４は、クロックＦＯＵＴの周波数ＦＦＯＵＴを分周比ＤＩＶＯで分周して出力クロックＣＬＫＯを生成する。出力クロックＣＬＫＯの周波数ＦＣＬＫＯは、式（４）で表される。後述するように、分周比ＤＩＶＯは整数であるため、分周回路１４の回路規模は、分周比が小数に設定可能な分周回路に比べて小さくできる。
ＦＣＬＫＯ＝ＦＦＯＵＴ／ＤＩＶＯ  ‥‥（４）
検出回路１６は、入力クロックＣＬＫＩの周波数を検出し、検出した周波数を示す周波数情報ＦＩＩを出力する。例えば、検出回路１６は、入力クロックＣＬＫＩの立ち上がりエッジの数をカウントするカウンタを有している。そして、検出回路１６は、基準クロックの所定のクロックサイクル中に表れる入力クロックＣＬＫＩの立ち上がりエッジの数（カウンタ値）に応じて、入力クロックＣＬＫＩの周波数を検出する。
【００１２】
算出回路１８は、検出回路１６により検出された周波数情報ＦＩＩに基づいて、分周回路１０に与える分周比ＤＩＶＩを求める。算出回路１８により求められる分周比ＤＩＶＩは、クロックＦＩＮの周波数ＦＦＩＮが逓倍回路１２の周波数の入力仕様を満足するように設定される。例えば、逓倍回路１２に供給可能なクロックＦＩＮの周波数ＦＦＩＮが値Ｆ１の場合、分周比ＤＩＶＩは、入力クロックＣＬＫＩの周波数ＦＣＬＫＩを値Ｆ１で除することにより求められる。逓倍回路１２に供給可能なクロックＦＩＮの周波数値Ｆ１は、ＲＯＭ（Read Only Memory）やレジスタに設定され、算出回路１８に伝達される。
【００１３】
なお、算出回路１８は、クロックＦＩＮの周波数ＦＦＩＮの最小値および最大値を、逓倍回路１２の周波数の入力仕様として受け、クロックＦＩＮの周波数ＦＦＩＮが最小値と最大値の間に含まれるように、分周比ＤＩＶＩを設定してもよい。あるいは、算出回路１８は、入力クロックＣＬＫＩの周波数ＦＣＬＫＩとクロックＦＩＮの周波数ＦＦＩＮと分周比ＤＩＶＩとの関係を示す表を参照して、分周比ＤＩＶＩを求めてもよい。
【００１４】
算出回路２０は、周波数情報ＦＩＩと分周比ＤＩＶＩとに基づいて、逓倍回路１２に実際に供給されるクロックＦＩＮの周波数ＦＦＩＮを求める。例えば、算出回路２０は、式（１０）に示すように、周波数情報ＦＩＩを分周比ＤＩＶＩで除することにより周波数ＦＦＩＮを求める。周波数情報ＦＩＩと、分周回路１０に実際に供給される分周比ＤＩＶＩとを用いることで、クロックＦＩＮの周波数ＦＦＩＮは、正確に求められる。
ＦＦＩＮ＝ＦＩＩ／ＤＩＶＩ  ‥‥（１０）
なお、入力クロックＣＬＫＩの周波数が既知の場合、クロック生成装置ＣＬＫＧ１は、検出回路１６を持たなくてもよい。この場合、周波数情報ＦＩＩは、クロック生成装置ＣＬＫＧ１の外部から供給され、あるいは、クロック生成装置ＣＬＫＧ１の内部に予め保持されている。また、入力クロックＣＬＫＩの周波数が既知で、クロックＦＩＮの周波数ＦＦＩＮが固定値の場合、クロック生成装置ＣＬＫＧ１は、算出回路１８または算出回路２０を持たなくてもよい。この場合、分周比ＤＩＶＩまたは周波数ＦＦＩＮは、クロック生成装置ＣＬＫＧ１の外部から供給され、あるいは、クロック生成装置ＣＬＫＧ１の内部に予め保持されている。以降の実施形態に示すクロック生成装置ＣＬＫＧ２、ＣＬＫＧ３、ＣＬＫＧ４、ＣＬＫＧ５、ＣＬＫＧ６でも同様に、検出回路１６、算出回路１８、２０の１つまたは複数を持たなくてもよい。
【００１５】
算出回路２２は、逓倍回路１２から出力されるクロックＦＯＵＴの周波数ＦＦＯＵＴの期待値ＦＯｅを、クロックＦＩＮの周波数ＦＦＩＮで除して、逓倍回路１２の逓倍数の期待値ＭＬＴｅを求める。すなわち、期待値ＭＬＴｅは、式（１１）で表される。
ＭＬＴｅ＝ＦＯｅ／ＦＦＩＮ  ‥‥（１１）
例えば、期待値ＦＯｅは、逓倍回路１２が出力可能なクロックＦＯＵＴの周波数ＦＦＯＵＴの出力仕様の範囲のうち、最小値に近い値に設定される。期待値ＦＯｅは、ＲＯＭやレジスタに設定され、算出回路２２に伝達される。周波数ＦＦＩＮおよび期待値ＦＯｅは、逓倍回路１２の周波数の入出力仕様を満足するため、逓倍数の期待値ＭＬＴｅも逓倍回路１２の入力仕様を満足する。
【００１６】
算出回路２４は、比ＦＯ／ＦＩの逆数と逓倍数の期待値ＭＬＴｅとの積を求める。比ＦＯ／ＦＩは、入力クロックＣＬＫＩの周波数ＦＣＬＫＩに対する出力クロックＣＬＫＯの周波数ＦＣＬＫＯの比を示し、入力クロックＣＬＫＩから出力クロックＣＬＫＯを生成するための逓倍数を示す。算出回路２４は、求めた積（ＭＬＴｅ×ＦＩ／ＦＯ）を分周比ＤＩＶＩで除して得られる整数を分周比ＤＩＶＯとして求め、求めた分周比ＤＩＶＯを分周回路１４および算出回路２６に与える。分周比ＤＩＶＯは、式（１２）で表される。
ＤＩＶＯ≒（ＭＬＴｅ×ＦＩ／ＦＯ）／ＤＩＶＩ  ‥‥（１２）
分周比ＤＩＶＯは、小数点以下を切り捨てて求めてもよく、切り上げて求めてもよく、四捨五入して求めてもよい。分周比ＤＩＶＯを整数とすることで、式（１０）から式（１２）までに使用する乗算および除算の精度は、分周比ＤＩＶＯを小数点以下まで求める場合の精度に比べて低くできる。これにより、乗算および除算に用いるレジスタ等のビット数を抑制できるため、回路規模を小さくでき、演算速度を速くでき、消費電力を削減できる。
【００１７】
算出回路２６は、分周比ＤＩＶＯ、比ＦＯ／ＦＩおよび分周比ＤＩＶＩの積を求め、求めた積を逓倍数ＭＬＴとして逓倍回路１２に与える。逓倍数ＭＬＴは、式（１３）で表される。式（１３）の乗算および除算に用いるレジスタ等のビット数は、クロックＦＯＵＴの周波数ＦＦＯＵＴを所望の精度で生成可能な逓倍数ＭＬＴの精度に合わせて設定される。しかし、上述したように、式（１０）から式（１２）までに実行される乗算および除算の精度を低くできるため、算出回路１８、２０、２２、２４、２６全体として、回路規模を削減でき、演算速度を速くでき、消費電力を削減できる。
ＭＬＴ＝（ＤＩＶＯ×ＦＯ／ＦＩ）×ＤＩＶＩ  ‥‥（１３）
式（１２）を式（１３）に代入すると、式（１４）になる。すなわち、逓倍回路１２に与えられる逓倍数ＭＬＴは、逓倍数の期待値ＭＬＴｅとほぼ等しくなるため、逓倍回路１２の入力仕様を満足する。
ＭＬＴ≒（（ＭＬＴｅ×ＦＩ／ＦＯ）／ＤＩＶＩ）×（ＦＯ／ＦＩ）×ＤＩＶＩ＝ＭＬＴｅ  ‥‥（１４）
なお、式（１２）による概算により整数値として求められた分周比ＤＩＶＯは、”（ＭＬＴｅ×ＦＩ／ＦＯ）／ＤＩＶＩ”に対して所定の誤差を有する。分周比ＤＩＶＯが小さい側に振れる場合、式（１３）の逓倍数ＭＬＴは、期待値ＭＬＴｅより小さくなり、クロックＦＯＵＴの周波数ＦＦＯＵＴは、期待値ＭＬＴｅに対応する値より低くなる。期待値ＦＯｅは、逓倍回路１２の周波数の出力仕様の最小値より大きく設定されるため、クロックＦＯＵＴの周波数ＦＦＯＵＴは、分周比ＤＩＶＯが小さい側に振れたときにも、逓倍回路１２の周波数の出力仕様を満足する。換言すれば、期待値ＦＯｅは、分周比ＤＩＶＯが小さい側に振れたときにも、クロックＦＯＵＴの周波数ＦＦＯＵＴが逓倍回路１２の周波数の出力仕様を満足するように設定される。
【００１８】
このように、クロックＦＩＮの周波数、クロックＦＯＵＴの周波数および逓倍数ＭＬＴは、いずれも逓倍回路１２の入出力仕様を満足する。したがって、逓倍回路１２の入出力仕様に拘わらず、比ＦＯ／ＦＩを用いて入力クロックＣＬＫＩから出力クロックＣＬＫＯを生成できる。また、式（４）のＦＦＯＵＴを式（３）のＦＦＩＮ×ＭＬＴに置き換え、置き換えたＦＦＩＮを式（２）のＦＣＬＫＩ／ＤＩＶＩに置き換え、さらに、置き換えたＭＬＴを式（１３）の（ＤＩＶＯ×ＦＯ／ＦＩ）×ＤＩＶＩに置き換えると、式（１５）になる。式（１５）は、式（１）と等しくなり、クロック生成装置ＣＬＫＧ１は、入力クロックＣＬＫＩの周波数ＦＣＬＫＩを比ＦＯ／ＦＩに応じた値に変換して出力クロックＣＬＫＯを生成できることが分かる。
ＦＣＬＫＯ＝（ＦＣＬＫＩ／ＤＩＶＩ）×（（ＤＩＶＯ×ＦＯ／ＦＩ）×ＤＩＶＩ）／ＤＩＶＯ  ‥‥（１５）
検出回路１６は、クロック生成装置ＣＬＫＧ１が搭載されるシステムのイニシャライズ中にクロックＦＩＮの周波数ＦＦＩＮを検出する検出動作を実行し、検出した周波数ＦＦＩＮを周波数情報ＦＩＩとして、内蔵するレジスタやラッチに保持する。検出回路１６は、保持している周波数情報ＦＩＩを出力し、検出動作後に動作を停止する。検出回路１６のレジスタやラッチは、検出動作後も周波数情報ＦＩＩの保持を継続し、保持している周波数情報ＦＩＩを出力してもよい。クロック生成装置ＣＬＫＧ１が搭載されるシステムは、図１０で説明する。
【００１９】
算出回路１８、２０、２２、２４、２６は、クロック生成装置ＣＬＫＧ１が搭載されるシステムのイニシャライズ中に算出動作を実行する。算出回路１８は、求めた分周比ＤＩＶＩを、内蔵するレジスタやラッチに保持する。算出回路２４は、求めた分周比ＤＩＶＯを内蔵するレジスタやラッチに保持する。算出回路２６は求めた逓倍数ＭＬＴを、内蔵するレジスタやラッチに保持する。算出回路１８、２０、２２、２４、２６は、算出動作後に動作を停止する。算出回路１８、２４、２６は、算出動作後も分周比ＤＩＶＩ、ＤＩＶＯおよび逓倍数ＭＬＴの保持をそれぞれ継続し、保持している分周比ＤＩＶＩ、ＤＩＶＯおよび逓倍数ＭＬＴを出力する。
【００２０】
以上、この実施形態では、入力クロックＣＬＫＩの周波数ＦＣＬＫＩまた逓倍数を示す比ＦＯ／ＦＩが、逓倍回路１２の入出力仕様を満たさない場合にも、式（１）に示した周波数ＦＣＬＫＯのクロックＣＬＫＯを生成できる。換言すれば、任意の周波数仕様の逓倍回路１２を用いて、入力クロックＣＬＫＩから所望の周波数の出力クロックＣＬＫＯを生成できる。
【００２１】
算出回路２０、２２、２４が実行する演算（式（１０）、式（１１）、式（１２））は、整数で表される分周比ＤＩＶＯが求められる精度があればよいため、算出回路２０、２２、２４の回路規模を小さくできる。回路規模が小さいため、演算速度を速くでき、消費電力を削減できる。
【００２２】
図２は、別の実施形態におけるクロック生成装置ＣＬＫＧ２の例を示している。図１に示した要素と同様または同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。クロック生成装置ＣＬＫＧ２は、図１に示した算出回路２２の代わりに算出回路２２Ａを有し、判定回路２８Ａを新たに有している。クロック生成装置ＣＬＫＧ２のその他の構成は、図１に示したクロック生成装置ＣＬＫＧ１と同様である。
【００２３】
判定回路２８Ａは、算出回路２０により求めたクロックＦＩＮの周波数ＦＦＩＮに、算出回路２６により求めた逓倍数ＭＬＴを乗じて、逓倍回路１２が出力するクロックＦＯＵＴの周波数を求める。判定回路２８Ａは、求めた周波数がクロックＦＯＵＴの周波数ＦＦＯＵＴの最小値ＦＯｍｉｎより低いか否かを判定し、判定信号ＪＤＧ１を生成する。例えば、判定回路２８Ａは、求めた周波数が最小値ＦＯｍｉｎより低い場合に判定信号ＪＤＧ１をアクティブレベルに設定し、求めた周波数が最小値ＦＯｍｉｎ以上の場合に判定信号ＪＤＧ１をインアクティブレベルに設定する。すなわち、判定回路２８Ａは、周波数ＦＦＩＮと逓倍数ＭＬＴとの積が逓倍回路１２から出力可能なクロックＦＯＵＴの周波数の最小値ＦＯｍｉｎより小さい場合に判定信号ＪＤＧ１を算出回路２２Ａに出力する。ここで、最小値ＦＯｍｉｎは、逓倍回路１２の周波数の出力仕様におけるクロックＦＯＵＴの周波数ＦＦＯＵＴの最小値を示す情報である。
【００２４】
算出回路２２Ａは、クロックＦＯＵＴの周波数ＦＦＯＵＴの最小値ＦＯｍｉｎを受ける。算出回路２２Ａは、逓倍回路１２の逓倍数の期待値ＭＬＴｅを算出する初回の動作において、最小値ＦＯｍｉｎをクロックＦＩＮの周波数ＦＦＩＮで除して、期待値ＭＬＴｅを求め、算出回路２４に出力する。算出回路２２Ａは、初回の算出動作後に受ける判定信号ＪＤＧ１がインアクティブレベルの場合、初回の算出動作で求めた期待値ＭＬＴｅを保持し、保持している期待値ＭＬＴｅを算出回路２４に出力する。すなわち、判定回路２８Ａにより求めたクロックＦＯＵＴの周波数が最小値ＦＯｍｉｎ以上の場合、初回の算出動作により求めた期待値ＭＬＴｅに基づいて分周比ＤＩＶＯおよび逓倍数ＭＬＴが設定される。
【００２５】
一方、初回の算出動作により求められた逓倍数ＭＬＴを受ける判定回路２８Ａがアクティブレベルの判定信号ＪＤＧ１を出力する場合、算出回路２２Ａは、最小値ＦＯｍｉｎに所定値を加えた値をクロックＦＩＮの周波数ＦＦＩＮで除して、新たな期待値ＭＬＴｅを求める。新たな期待値ＭＬＴｅは、初回の算出動作により求められる期待値ＭＬＴｅより大きい。算出回路２２Ａは、新たに求めた期待値ＭＬＴｅを保持し、保持している新たな期待値ＭＬＴｅを算出回路２４に出力する。なお、算出回路２２Ａは、初回の算出動作後に受ける判定信号ＪＤＧ１がアクティブレベルの場合、保持している期待値ＭＬＴｅに所定値を加えて、新たに保持し、新たに保持している期待値ＭＬＴｅを算出回路２４に出力してもよい。
【００２６】
このように、判定回路２８Ａが、クロックＦＯＵＴの周波数ＦＦＯＵＴが最小値ＦＯｍｉｎより低いと判定する場合、増加された新たな期待値ＭＬＴｅに基づいて分周比ＤＩＶＯ（整数値）が再設定される。算出回路２６は、新たな分周比ＤＩＶＯに基づいて逓倍数ＭＬＴを求める。式（１２）より、再設定された分周比ＤＩＶＯは、初回の算出動作により求めた分周比ＤＩＶＯより大きくなる。式（１３）より、再設定された逓倍数ＭＬＴは、初回の算出動作により求めた逓倍数ＭＬＴより大きくなる。このため、逓倍回路１２から出力されるクロックＦＯＵＴの周波数は、初回の算出動作により得られた周波数より高くなる。
【００２７】
この後、周波数ＦＦＩＮに逓倍数ＭＬＴを乗じて得られるクロックＦＯＵＴの周波数が最小値ＦＯｍｉｎ以上になるまで（判定信号ＪＤＧ１がインアクティブレベルになるまで）、期待値ＭＬＴｅ、分周比ＤＩＶＯおよび逓倍数ＭＬＴが徐々に増加される。これにより、逓倍回路１２から出力されるクロックＦＯＵＴの周波数ＦＦＯＵＴを、逓倍回路１２の周波数の出力仕様の範囲内の最小値に設定可能になる。逓倍回路１２の消費電力は、クロックＦＯＵＴの周波数ＦＦＯＵＴが高いほど大きくなる。したがって、クロックＦＯＵＴの周波数ＦＦＯＵＴを最小値に設定することで、逓倍回路１２の消費電力を小さくできる。
【００２８】
以上、この実施形態においても、図１に示した実施形態と同様に、任意の周波数仕様の逓倍回路１２を用いて、入力クロックＣＬＫＩから所望の周波数の出力クロックＣＬＫＯを生成できる。さらに、式（１２）の演算で発生する誤差より、分周比ＤＩＶＯが小さい側に振れる場合にも、クロックＦＯＵＴの周波数ＦＦＯＵＴを逓倍回路１２の周波数の出力仕様を満足する最小値に設定できる。この結果、逓倍回路１２の消費電力を削減でき、クロック生成装置ＣＬＫＧ２の消費電力を削減できる。
【００２９】
図３は、別の実施形態におけるクロック生成装置ＣＬＫＧ３の例を示している。図１および図２に示した要素と同様または同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。クロック生成装置ＣＬＫＧ３は、図２に示した算出回路１８および判定回路２８Ａの代わりに算出回路１８Ｂおよび判定回路２８Ｂを有している。クロック生成装置ＣＬＫＧ３のその他の構成は、図２に示したクロック生成装置ＣＬＫＧ２と同様である。
【００３０】
判定回路２８Ｂは、図２に示した判定回路２８Ａに、判定信号ＪＤＧ２を生成する機能を追加している。すなわち、判定回路２８Ｂは、図２に示した判定回路２８Ａと同様に、周波数ＦＦＩＮおよび逓倍数ＭＬＴからクロックＦＯＵＴの周波数ＦＦＯＵＴを求める機能と、求めた周波数ＦＦＯＵＴと最小値ＦＯｍｉｎとの関係を示す判定信号ＪＤＧ１を生成する機能とを有している。
【００３１】
また、判定回路２８Ｂは、周波数ＦＦＯＵＴと最小値ＦＯｍｉｎとの大小関係を判定して判定信号ＪＤＧ１を出力する期間、判定信号ＪＤＧ２を例えばインアクティブレベルに設定する。さらに、判定回路２８Ｂは、判定結果に基づいて判定信号ＪＤＧ１をインアクティブレベルに設定した後、周波数ＦＦＯＵＴと最小値ＦＯｍｉｎとの大小関係の判定結果を判定信号ＪＤＧ２として出力する機能を有している。
【００３２】
判定結果を示す判定信号ＪＤＧ２のインアクティブレベルは、分周比ＤＩＶＩに応じて生成されるクロックＦＩＮの周波数ＦＦＩＮを逓倍したクロックＦＯＵＴの周波数ＦＦＯＵＴが最小値ＦＯｍｉｎ以上であることを示す。判定結果を示す判定信号ＪＤＧ２のアクティブレベルは、クロックＦＯＵＴの周波数ＦＦＯＵＴが最小値ＦＯｍｉｎより低いことを示す。
【００３３】
算出回路１８Ｂは、図１に示した算出回路１８の機能に加えて、判定信号ＪＤＧ２がインアクティブレベルの場合に、判定回路２８Ｂの動作毎に、分周比ＤＩＶＩを増加する機能を有している。分周比ＤＩＶＩの増加により、逓倍回路１２に供給されるクロックＦＩＮの周波数ＦＦＩＮは低くなる。例えば、算出回路１８Ｂは、判定回路２８Ｂの動作毎に、分周比ＤＩＶＩを２倍ずつ増加する。分周比ＤＩＶＩが増加される場合、算出回路２０、２２Ａ、２４、２６は、新たな分周比ＤＩＶＩに応じて、周波数ＦＦＩＮ、期待値ＭＬＴｅ、分周比ＤＩＶＯおよび逓倍数ＭＬＴを求め直す。
【００３４】
また、算出回路１８Ｂは、逓倍回路１２におけるクロックＦＩＮの周波数ＦＦＩＮの入力仕様の範囲を示す最小値ＦＩｍｉｎおよび最大値ＦＩｍａｘと、入力クロックＣＬＫＩの周波数を示す周波数情報ＦＩＩとを受ける。算出回路１８Ｂは、クロックＦＩＮの周波数が最小値ＦＩｍｉｎと最大値ＦＩｍａｘの間に含まれるように、分周比ＤＩＶＩを設定する。
【００３５】
判定回路２８Ｂは、判定結果を判定信号ＪＤＧ２として出力する期間において、増加された分周比ＤＩＶＩに応じて生成されるクロックＦＩＮの周波数ＦＦＩＮに、新たに設定される逓倍数ＭＬＴを乗じて、クロックＦＯＵＴの周波数ＦＦＯＵＴを求める。判定回路２８Ｂは、判定結果を判定信号ＪＤＧ２として出力する期間において、求めた周波数が最小値ＦＯｍｉｎ以上であり、かつ逓倍数ＭＬＴが逓倍回路１２の入力仕様を満足する場合に、判定信号ＪＤＧ２をインアクティブレベルに維持する。
【００３６】
一方、判定回路２８Ｂは、判定結果を判定信号ＪＤＧ２として出力する期間において、求めた周波数が最小値ＦＯｍｉｎより低い場合、または逓倍数ＭＬＴが逓倍回路１２の入力仕様を超えている場合に、判定信号ＪＤＧ２をアクティブレベルに設定する。なお、判定回路２８Ｂは、判定結果を判定信号ＪＤＧ２として出力する期間中、判定信号ＪＤＧ１をインアクティブレベルに維持する。
【００３７】
算出回路１８Ｂは、アクティブレベルの判定信号ＪＤＧ２に基づいて、分周比ＤＩＶＩを減少する（例えば、１つ前の設定値に戻す）。そして、減少された分周比ＤＩＶＩに基づいて、最終的な分周比ＤＩＶＯおよび逓倍数ＭＬＴが求まる。これにより、逓倍回路１２の入出力仕様を満足するクロックＦＩＮ、ＦＯＵＴの周波数ＦＦＩＮ、ＦＦＯＵＴおよび逓倍数ＭＬＴを用いて、クロックＦＩＮ、ＦＯＵＴの双方の周波数ＦＦＩＮ、ＦＦＯＵＴを低くする分周比ＤＩＶＩ、ＤＩＶＯを求めることができる。周波数ＦＦＩＮ、ＦＦＯＵＴを低くすることで、逓倍回路１２の消費電力を削減できる。
【００３８】
なお、図３に示す実施形態では、クロックＦＯＵＴの周波数ＦＦＯＵＴが設定可能な最小値に設定された後、分周比ＤＩＶＩが設定可能な最大値に設定され、クロックＦＩＮの周波数ＦＦＩＮが設定可能な最小値に設定される。しかしながら、判定回路２８Ｂが判定信号ＪＤＧ１、ＪＤＧ２を交互に出力することにより、クロックＦＯＵＴの周波数ＦＦＯＵＴと分周比ＤＩＶＩとが交互に設定されてもよい。あるいは、判定回路２８Ｂが判定信号ＪＤＧ２の出力後に判定信号ＪＤＧ１を出力することにより、分周比ＤＩＶＩが設定された後に、クロックＦＯＵＴの周波数ＦＦＯＵＴが設定されてもよい。
【００３９】
さらに、クロックＦＯＵＴの周波数ＦＦＯＵＴを変更することなく、分周比ＤＩＶＩが設定可能な最大値に設定されてもよい。この場合、判定回路２８Ｂは、判定信号ＪＤＧ１を判定結果に拘わらずインアクティブレベルに設定する。あるいは、判定回路２８Ｂは、判定信号ＪＤＧ１を出力する機能を持たず、クロック生成装置ＣＬＫＧ３は、算出回路２２Ａの代わりに、図１に示した算出回路２２を用いて期待値ＭＬＴｅを求める。
【００４０】
以上、この実施形態においても、図１に示した実施形態と同様に、任意の周波数仕様の逓倍回路１２を用いて、入力クロックＣＬＫＩから所望の周波数の出力クロックＣＬＫＯを生成できる。さらに、逓倍回路１２から出力されるクロックＦＯＵＴの周波数ＦＦＯＵＴおよび逓倍回路１２に入力されるクロックＦＩＮの周波数ＦＦＩＮの周波数を低くできる。この結果、逓倍回路１２の消費電力を削減でき、クロック生成装置ＣＬＫＧ２の消費電力を削減できる。
【００４１】
図４は、別の実施形態におけるクロック生成装置ＣＬＫＧ４の例を示している。図１に示した要素と同様または同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。クロック生成装置ＣＬＫＧ４は、図１に示した逓倍回路１２および算出回路１８、２４、２６の代わりに逓倍回路１２Ｃおよび算出回路１８Ｃ、２４Ｃ、２６Ｃを有し、保持回路３０Ｃ、３２Ｃを新たに有している。クロック生成装置ＣＬＫＧ４のその他の構成は、図１に示したクロック生成装置ＣＬＫＧ１と同様である。
【００４２】
クロック生成装置ＣＬＫＧ４は、分数型のＰＬＬ回路である逓倍回路１２Ｃを用いて、入力クロックＣＬＫＩから出力クロックＣＬＫＯを生成する。例えば、クロック生成装置ＣＬＫＧ４は、ＨＤＭＩ規格に基づいて、映像用のビデオクロックＴＭＤＳ（Transition Minimized Differential Signaling）である入力クロックＣＬＫＩから音声用のオーディオクロックである出力クロックＣＬＫＯを生成する。入力クロックＣＬＫＩの周波数ＦＣＬＫＩと出力クロックＣＬＫＯの周波数ＦＣＬＫＯとの関係は、式（２０）に示すように、整数ＣＴＳ、Ｎの比Ｎ／ＣＴＳで定義される。比Ｎ／ＣＴＳは、クロックの逓倍数を示しており、例えば、入力クロックＣＬＫＩをクロック生成装置ＣＬＫＧ４に供給するソースデバイスが出力する。
ＦＣＬＫＯ＝ＦＣＬＫＩ×（Ｎ／ＣＴＳ）  ‥‥（２０）
保持回路３０Ｃは、逓倍回路１２Ｃに供給されるクロックＦＩＮの周波数ＦＦＩＮの入力仕様の最小値ＦＩｍｉｎおよび最大値ＦＩｍａｘを保持する。例えば、保持回路３０Ｃは、最小値ＦＩｍｉｎおよび最大値ＦＩｍａｘを記憶するＲＯＭ、レジスタ、またはフラッシュメモリ等の書き換え可能な不揮発性のメモリセルを含んでいる。
【００４３】
保持回路３２Ｃは、逓倍回路１２Ｃから出力されるクロックＦＯＵＴの周波数ＦＦＯＵＴの期待値ＦＯｅを保持する。例えば、期待値ＦＯｅは、図１と同様に、逓倍回路１２Ｃが出力可能なクロックＦＯＵＴの周波数ＦＦＯＵＴの出力仕様の範囲のうち、最小値に近い値に設定される。例えば、保持回路３２Ｃは、期待値ＦＯｅを記憶するＲＯＭ、レジスタ、またはフラッシュメモリ等の書き換え可能な不揮発性のメモリセルを含んでいる。なお、保持回路３０Ｃ、３２Ｃは、クロック生成装置ＣＬＫＧ４の外部に配置されてもよい。
【００４４】
算出回路１８Ｃは、逓倍回路１２ＣにおけるクロックＦＩＮの周波数ＦＦＩＮの最小値ＦＩｍｉｎおよび最大値ＦＩｍａｘと、入力クロックＣＬＫＩの周波数ＦＣＬＫＩを示す周波数情報ＦＩＩとを受ける。算出回路１８Ｃは、分周回路１０により生成されるクロックＦＩＮの周波数ＦＦＩＮが最小値ＦＩｍｉｎと最大値ＦＩｍａｘの間に含まれるように、分周比ＤＩＶＩを設定する。
【００４５】
算出回路２４Ｃは、比Ｎ／ＣＴＳの逆数と逓倍数の期待値ＭＬＴｅとの積を求め、求めた積（ＭＬＴｅ×ＣＴＳ／Ｎ）を分周比ＤＩＶＩで除して得られる整数を分周比ＤＩＶＯとして求め、求めた分周比ＤＩＶＯを分周回路１４および算出回路２６に与える。分周比ＤＩＶＯは、式（１２）と同様に、式（２１）で表される。
ＤＩＶＯ≒（ＭＬＴｅ×ＣＴＳ／Ｎ）／ＤＩＶＩ  ‥‥（２１）
算出回路２６Ｃは、分周比ＤＩＶＯ、比Ｎ／ＣＴＳおよび分周比ＤＩＶＩの積を求め、求めた積を逓倍数ＭＬＴとして逓倍回路１２Ｃに与える。なお、この実施形態では、逓倍数ＭＬＴは、整数部ＩＤＩＶと、小数部ＦＮＵＭ／ＦＤＥＮとで表される。逓倍数ＭＬＴは、式（１３）と同様に、式（２２）で表される。
ＭＬＴ＝（ＤＩＶＯ×Ｎ／ＣＴＳ）×ＤＩＶＩ  ‥‥（２２）
式（２１）を式（２２）に代入すると、式（２３）になる。すなわち、逓倍回路１２Ｃに与えられる逓倍数ＭＬＴは、逓倍数の期待値ＭＬＴｅとほぼ等しくなるため、逓倍回路１２Ｃの入出力仕様を満足する。
ＭＬＴ≒（（ＭＬＴｅ×ＣＴＳ／Ｎ）／ＤＩＶＩ）×（Ｎ／ＣＴＳ）×ＤＩＶＩ＝ＭＬＴｅ  ‥‥（２３）
なお、図１と同様に、期待値ＦＯｅは、逓倍回路１２ＣにおけるクロックＦＯＵＴの周波数ＦＦＯＵＴの出力仕様の最小値より高く設定されるため、周波数ＦＦＯＵＴは、分周比ＤＩＶＯが小さい側に振れたときにも、逓倍回路１２の出力仕様を満足する。クロックＦＩＮの周波数ＦＦＩＮ、クロックＦＯＵＴの周波数ＦＦＯＵＴおよび逓倍数ＭＬＴは、いずれも逓倍回路１２Ｃの入出力仕様を満足する。したがって、逓倍回路１２Ｃの入出力仕様に拘わらず、比Ｎ／ＣＴＳを用いて入力クロックＣＬＫＩから出力クロックＣＬＫＯを生成できる。また、図１と同様に、式（１）、式（３）、式（４）と、式（２３）との関係から式（２４）が生成でき、式（２４）は式（１）と等しくなる。このため、クロック生成装置ＣＬＫＧ４は、入力クロックＣＬＫＩの周波数ＦＣＬＫＩを比Ｎ／ＣＴＳに応じた値に変換して出力クロックＣＬＫＯを生成できることが分かる。
ＦＣＬＫＯ＝（ＦＣＬＫＩ／ＤＩＶＩ）×（（ＤＩＶＯ×Ｎ／ＣＴＳ）×ＤＩＶＩ）／ＤＩＶＯ  ‥‥（２４）
図５は、図４に示したクロック生成装置ＣＬＫＧ４の動作の例を示している。例えば、入力クロックＣＬＫＩの周波数ＦＣＬＫＩの入力仕様は、２５ＭＨｚから３４０ＭＨｚであり、整数ＣＴＳの入力仕様は、５４６１から１０７１１４５であり、整数Ｎの入力仕様は、２７３０から１０４８５７５である。
【００４６】
例えば、逓倍回路１２ＣにおけるクロックＦＩＮの周波数ＦＦＩＮの入力仕様は、１０ＭＨｚから５０ＭＨｚであり、逓倍回路１２ＣにおけるクロックＦＯＵＴの周波数ＦＦＯＵＴの出力仕様は、１０００ＭＨｚから２０００ＭＨｚである。例えば、逓倍回路１２Ｃに供給される整数部ＩＤＩＶの入力仕様は、２０から１２０であり、小数部の整数ＦＮＵＭの入力仕様は、０から６５５３４であり、小数部の整数ＦＤＥＮの入力仕様は、ＦＮＵＭ＋１から６５５３５である。
【００４７】
３３１ＭＨｚの入力クロックＣＬＫＩから５．６４４８００ＭＨｚの出力クロックＣＬＫＯが生成される場合、クロック生成装置ＣＬＫＧ４は、整数Ｎ＝１７８３６および整数ＣＴＳ＝１０４５８６８を受ける。逓倍数を示す比Ｎ／ＣＴＳは、０．１７０５３７７７である。例えば、期待値ＦＯｅは、クロックＦＯＵＴの周波数ＦＦＯＵＴの最小値（１０００ＭＨｚ）より高い１２００ＭＨｚに設定されている。
【００４８】
図４に示した算出回路１８Ｃは、周波数ＦＦＩＮの入力仕様を満足する分周比ＤＩＶＩ（８、１６、３２のいずれか）を求める。算出回路２０は、式（１０）に示したように、入力クロックＣＬＫＩの周波数情報ＦＩＩを分周比ＤＩＶＩで除して、周波数ＦＦＩＮを求める。算出回路２２は、式（１１）に示したように、期待値ＦＯｅを周波数ＦＦＩＮで除して、逓倍数の期待値ＭＬＴｅを求める。
【００４９】
算出回路２４Ｃは、式（２１）に示したように、期待値ＭＬＴｅ、整数ＣＴＳ、Ｎおよび分周比ＤＩＶＩに基づいて分周比ＤＩＶＯ（整数）を求める。算出回路２６Ｃは、式（２２）に示したように、分周比ＤＩＶＯ、比Ｎ／ＣＴＳおよび分周比ＤＩＶＩを乗じて逓倍数ＭＬＴを求める。算出回路２６Ｃは、求めた逓倍数を満足する整数部ＩＤＩＶと小数部ＦＮＵＭ／ＦＤＥＮとを求め、求めた整数ＩＤＩＶ、ＦＮＵＭ、ＦＤＥＮを逓倍回路１２Ｃに出力する。
【００５０】
そして、逓倍回路１２Ｃは、クロックＦＩＮの周波数ＦＦＩＮを逓倍数ＭＬＴ（＝ＩＤＩＶ＋ＦＮＵＭ／ＦＤＥＮ）で逓倍して、クロックＦＯＵＴを生成する。分周回路１４は、クロックＦＯＵＴの周波数を分周比ＤＩＶＯで分周して、出力クロックＣＬＫＯを生成する。図５に示した例では、分周比ＤＩＶＩが８、１６、３２のいずれの場合でも、出力クロックＣＬＫＯを生成可能である。
【００５１】
一方、２５ＭＨｚの入力クロックＣＬＫＩから１４６５．９５０８８６ＭＨｚの出力クロックＣＬＫＯが生成される場合、クロック生成装置ＣＬＫＧ４は、例えば、整数Ｎ＝１０４５８６８および整数ＣＴＳ＝１７８３６を受ける。逓倍数を示す比Ｎ／ＣＴＳは、５８．６３０３５４３である。
【００５２】
算出回路１８Ｃは、逓倍回路１２Ｃに供給されるクロックＦＩＮの周波数ＦＦＩＮの入力仕様（１０ＭＨｚから５０ＭＨｚ）を満足させるために、分周比ＤＩＶＩを”１”に設定する。算出回路２４Ｃは、式（２１）に示したように、期待値ＭＬＴｅ、整数ＣＴＳ、Ｎおよび分周比ＤＩＶＩに基づいて分周比ＤＩＶＯ（整数）を求める。この例では、式（２１）の右辺は、０．８１８５８１３１２４になるため、分周比ＤＩＶＯは”１”に設定される。
【００５３】
以上、この実施形態では、逓倍数ＭＬＴを整数部ＩＤＩＶと小数部ＦＮＵＭ／ＦＤＥＶに分けて設定する任意の周波数仕様の逓倍回路１２Ｃを用いて、入力クロックＣＬＫＩから所望の周波数の出力クロックＣＬＫＯを生成できる。
【００５４】
図６は、別の実施形態におけるクロック生成装置ＣＬＫＧ５の例を示している。図１に示した要素と同様または同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５５】
クロック生成装置ＣＬＫＧ５は、図４に示した算出回路２２の代わりに図２に示した算出回路２２Ａを有し、判定回路２８Ｄを新たに有している。クロック生成装置ＣＬＫＧ５のその他の構成は、図４に示したクロック生成装置ＣＬＫＧ４と同様である。クロック生成装置ＣＬＫＧ５は、分数型のＰＬＬ回路である逓倍回路１２Ｃを用いて、入力クロックＣＬＫＩから出力クロックＣＬＫＯを生成する。
【００５６】
判定回路２８Ｄは、整数部ＩＤＩＶおよび小数部ＦＮＵＭ／ＦＤＥＮを逓倍数ＭＬＴとして受けることを除き、図２に示した判定回路２８Ａと同様の機能を有している。すなわち、判定回路２８Ｄは、クロックＦＩＮの周波数ＦＦＩＮに、逓倍数ＭＬＴ（＝ＩＤＩＶ＋ＦＮＵＭ／ＦＤＥＮ）を乗じてクロックＦＯＵＴの周波数ＦＦＯＵＴを求める。そして、判定回路２８Ｄは、求めた周波数ＦＦＯＵＴが最小値ＦＯｍｉｎより低い場合に判定信号ＪＤＧ１をアクティブレベルに設定し、求めた周波数ＦＦＯＵＴが最小値ＦＯｍｉｎ以上の場合に判定信号ＪＤＧ１をインアクティブレベルに設定する。クロック生成装置ＣＬＫＧ５は、逓倍数として比ＦＯ／ＦＩの代わりに整数ＣＴＳ、Ｎ（比Ｎ／ＣＴＳ）を受けて動作することを除き、図２に示したクロック生成装置ＣＬＫＧ２と同様に動作する。
【００５７】
以上、この実施形態においても、図４に示した実施形態と同様に、任意の周波数仕様の逓倍回路１２Ｃを用いて、入力クロックＣＬＫＩから所望の周波数の出力クロックＣＬＫＯを生成できる。さらに、図２に示した実施形態と同様に、クロックＦＯＵＴの周波数ＦＦＯＵＴを逓倍回路１２Ｃの出力仕様を満足する最小値に設定できる。この結果、逓倍回路１２Ｃの消費電力を削減でき、クロック生成装置ＣＬＫＧ５の消費電力を削減できる。
【００５８】
図７は、別の実施形態におけるクロック生成装置ＣＬＫＧ６の例を示している。図１、図３および図４に示した要素と同様または同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５９】
クロック生成装置ＣＬＫＧ６は、図４に示した算出回路１８Ｃ、２２の代わりに図３に示した算出回路１８Ｂ、２２Ａを有し、判定回路２８Ｅを新たに有している。クロック生成装置ＣＬＫＧ６のその他の構成は、図４に示したクロック生成装置ＣＬＫＧ４と同様である。クロック生成装置ＣＬＫＧ６は、分数型のＰＬＬ回路である逓倍回路１２Ｃを用いて、入力クロックＣＬＫＩから出力クロックＣＬＫＯを生成する。
【００６０】
判定回路２８Ｅは、整数部ＩＤＩＶおよび小数部ＦＮＵＭ／ＦＤＥＮを逓倍数ＭＬＴとして受けることを除き、図３に示した判定回路２８Ｂと同様の機能を有している。すなわち、判定回路２８Ｅは、周波数ＦＦＯＵＴと最小値ＦＯｍｉｎとの大小関係を判定して判定信号ＪＤＧ１を出力する期間、判定信号ＪＤＧ２をインアクティブレベルに設定する。この後、判定回路２８Ｅは、周波数ＦＦＯＵＴと最小値ＦＯｍｉｎとの大小関係を判定して判定信号ＪＤＧ２を出力する期間、判定信号ＪＤＧ１をインアクティブレベルに設定する。クロック生成装置ＣＬＫＧ６の動作は、比ＦＯ／ＦＩの代わりに、整数ＣＴＳ、Ｎ（比Ｎ／ＣＴＳ）が供給されることを除き、図３に示したクロック生成装置ＣＬＫＧ３と同様である。
【００６１】
以上、この実施形態においても、図４に示した実施形態と同様に、逓倍数ＭＬＴを整数部ＩＤＩＶと小数部ＦＮＵＭ／ＦＤＥＶに分けて設定する任意の周波数仕様の逓倍回路１２Ｃを用いて、入力クロックＣＬＫＩから所望の周波数の出力クロックＣＬＫＯを生成できる。さらに、図３に示した実施形態と同様に、逓倍回路１２Ｃから出力されるクロックＦＯＵＴの周波数とともに、逓倍回路１２Ｃに入力されるクロックＦＩＮの周波数の周波数を低くできる。この結果、逓倍回路１２Ｃの消費電力を削減でき、クロック生成装置ＣＬＫＧ６の消費電力を削減できる。
【００６２】
図８は、図４に示したクロック生成装置ＣＬＫＧ４が搭載されるシステムＳＹＳの例を示している。例えば、システムＳＹＳは、デジタルテレビである。例えば、システムＳＹＳは、半導体チップ１００、ディスプレイ２００、メモリ３００、ハードディスク４００、コネクタ５００およびカードスロット６００を有している。
【００６３】
半導体チップ１００は、受信部１１０、画像出力インタフェース１２０、音声出力インタフェース１３０、ロジック回路１４０、メモリインタフェース１５０、ハードディスクインタフェース１６０、シリアルバスインタフェース１７０およびメモリカードインタフェース１８０を有している。受信部１１０は、データ受信部１１２および図４に示したクロック生成装置ＣＬＫＧ４を有している。すなわち、受信部１１０は、ＨＤＭＩ規格に基づいて、入力クロックＣＬＫＩ（ビデオクロックＴＭＤＳに対応する）、整数ＣＴＳ、Ｎおよびデータを受け、入力クロックＣＬＫＩからオーディオクロックである出力クロックＣＬＫＯを生成する機能を有している。ロジック回路１４０は、ビデオデータ処理部１４２およびオーディオデータ処理部１４４を有している。
【００６４】
クロック生成装置ＣＬＫＧ４は、映像用のビデオクロックである入力クロックＣＬＫＩと整数ＣＴＳ、Ｎを受け、音声用のオーディオクロックである出力クロックＣＬＫＯを生成する。クロック生成装置ＣＬＫＧ４は、入力クロックＣＬＫＩの周波数が変更される毎、あるいは、整数ＣＴＳ、Ｎの比Ｎ／ＣＴＳで示される逓倍数が変更される毎に、イニシャライズを実行する。そして、イニシャライズの実行により、図４に示した分周比ＤＩＶＩ、ＤＩＶＯ、逓倍数ＭＬＴが求められ、出力クロックＣＬＫＯが出力される。
【００６５】
データ受信部１１２は、クロック生成装置ＣＬＫＧ４のイニシャライズ後の通常モード中に動作する。データ受信部１１２は、通常動作モード中、入力クロックＣＬＫＩに基づいて、データ中に含まれるビデオデータを抽出し、出力クロックＣＬＫＯに基づいてデータ中に含まれるオーディオデータを抽出し、制御信号ＣＮＴＬを生成する。すなわち、データ受信部１１２は、入力クロックＣＬＫＩに同期してビデオデータを受信し、出力クロックＣＬＫＯに同期してオーディオデータを受信する。データ受信部１１２は、抽出したビデオデータＶＤＴ、オーディオデータＡＤＴおよび生成した制御信号ＣＮＴＬをロジック回路１４０に出力する。
【００６６】
ロジック回路１４０のビデオデータ処理部１４２は、ビデオデータＶＤＴをディスプレイ２００が受信可能なデータに変換し、変換したデータを画像出力インタフェース１２０に出力する。ロジック回路１４０のオーディオデータ処理部１４４は、オーディオデータＡＤＴをディスプレイ２００が受信可能なデータに変換し、変換したデータを音声出力インタフェース１３０に出力する。
【００６７】
画像出力インタフェース１３０は、ビデオデータ処理部１４２からのビデオデータＶＤＴをディスプレイ２００に出力する。音声出力インタフェース１４０は、オーディオデータ処理部１４４からのオーディオデータＡＤＴをディスプレイ２００に出力する。例えば、ディスプレイ２００は、スピーカーが付いた液晶ディスプレイである。ディスプレイ２００は、ビデオデータＶＤＴに含まれる画像を液晶ディスプレイに表示し、オーディオデータＡＤＴに含まれる音声をスピーカーから出力する。
【００６８】
メモリインタフェース１５０は、ロジック回路１４０から供給される制御信号に応じて、ロジック回路１４０から供給されるデータをメモリ３００に書き込む。また、メモリインタフェース１５０は、ロジック回路１４０から供給される制御信号に応じて、メモリ３００からデータを読み出す。例えば、メモリ３００は、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）である。
【００６９】
ハードディスクインタフェース１６０は、ロジック回路１４０から供給される制御信号に応じて、ロジック回路１４０から供給されるデータをハードディスク４００に書き込む。また、ハードディスクインタフェース１６０は、ロジック回路１４０から供給される制御信号に応じて、ハードディスク４００からデータを読み出す。例えば、ハードディスクインタフェース１６０は、ＳＡＴＡ（Serial Advanced Technology Attachment）インタフェースである。
【００７０】
シリアルバスインタフェース１７０は、ロジック回路１４０から供給される制御信号およびデータを、コネクタ５００に出力し、コネクタ５００から供給される制御信号およびデータをロジック回路１４０に出力する。例えば、シリアルバスインタフェース１７０は、ＵＳＢ（Universal Serial Bus）インタフェースである。
【００７１】
メモリカードインタフェース１８０は、ロジック回路１４０から供給される制御信号およびデータを、カードスロット６００に出力し、カードスロット６００から供給される制御信号およびデータをロジック回路１４０に出力する。例えば、メモリカードインタフェース１８０は、ＳＤメモリカードのインタフェースであり、カードスロット６００には、ＳＤメモリカードが装着される。
【００７２】
なお、受信部１１０は、クロック生成装置ＣＬＫＧ４の代わりに、図６に示したクロック生成装置ＣＬＫＧ５または図７に示したクロック生成装置ＣＬＫＧ６を有していてもよい。また、半導体チップ１００が整数ＣＴＳ、Ｎの代わりに、比ＦＯ／ＦＩを受ける場合、受信部１１０は、クロック生成装置ＣＬＫＧ４の代わりに、図１に示したクロック生成装置ＣＬＫＧ１、図２に示したクロック生成装置ＣＬＫＧ２または図３に示したクロック生成装置ＣＬＫＧ３を有していてもよい。
【００７３】
図９は、図１から図７に示したクロック生成装置ＣＬＫＧ１−ＣＬＫＧ６に搭載される逓倍回路１２、１２Ｃの例を示している。各逓倍回路１２、１２Ｃは、位相比較器ＰＦＤ、チャージポンプＣＰ、ローパスフィルタＬＰＦ、電圧制御発振器ＶＣＯおよび分周回路ＰＤを有している。
【００７４】
位相比較器ＰＦＤは、クロックＦＩＮの位相と分周回路ＰＤからのクロックＤＦＩＮの位相とを比較することで、クロックＦＩＮ、ＤＦＩＮの位相差（周波数差）を検出する。位相比較器ＰＦＤは、検出した位相差に応じて制御信号ＶＵＰまたは制御信号ＶＤＷを生成し、生成した制御信号ＶＵＰまたは制御信号ＶＤＷをチャージポンプＣＰに出力する。
【００７５】
チャージポンプＣＰは、制御信号ＶＵＰ、ＶＤＷに応じて、クロックＦＩＮ、ＤＦＩＮの位相差を示す電流パルスＬＣＰを生成し、生成した電流パルスＬＣＰをローパスフィルタＬＰＦに出力する。ローパスフィルタＬＰＦは、電流パルスＬＣＰを制御電圧ＶＣＮＴＬに変換して電圧制御発振器ＶＣＯに出力する。電圧制御発振器ＶＣＯは、ローパスフィルタＬＰＦからの電圧に応じた周波数のクロックＦＯＵＴを出力する。
【００７６】
分周回路ＰＤは、クロックＦＯＵＴの周波数を、逓倍数ＭＬＴに応じて分周してクロックＤＦＩＮを生成し、生成したクロックＤＦＩＮを位相比較器ＰＦＤに出力する。分周回路ＰＤの分周比は、１／ＭＬＴである。分周回路ＰＤは、クロックＤＦＩＮの周波数を逓倍数ＭＬＴに応じて変更可能なプログラマブル分周回路である。図４、図６および図７に示した逓倍回路１２Ｃでは、分周回路ＰＤは、整数ＩＤＩＶ、ＦＮＵＭ、ＦＤＥＮを逓倍数ＭＬＴ（ＩＤＩＶ＋ＦＮＵＭ／ＦＤＥＮ）として受ける。
【００７７】
図１０は、図９に示した位相比較器ＰＦＤの入力に分周回路ＰＤ０が接続された逓倍回路の例を示している。例えば、図１０に示した逓倍回路は、入力クロックＣＬＫＩを逓倍数Ｎ／ＣＴＳで逓倍し、出力クロックＣＬＫＯを生成することを試みる。すなわち、例えば、図１から図４、図６、図７に示したクロック生成装置ＣＬＫＧ１−ＣＬＫＧ６の代わりに、図１０に示した逓倍回路の使用が試みられる。
【００７８】
逓倍数Ｎ／ＣＴＳを実現するために、整数ＣＴＳが分周回路ＰＤ０に供給され、整数Ｎが分周回路ＰＤに供給される。分周回路ＰＤ０は、出力するクロックの周波数を整数ＣＴＳに応じて変更可能なプログラマブル分周回路である。分周回路ＰＤは、出力するクロックの周波数を整数Ｎに応じて変更可能なプログラマブル分周回路である。上述したように、例えば、整数ＣＴＳは、５４６１から１０７１１４５の範囲に設定され、整数Ｎは、２７３０から８１９２０の範囲に設定される。
【００７９】
整数ＣＴＳの最小値は５４６１であるため、分周回路ＰＤ０は、クロックＣＬＫＩの周波数を少なくとも数千分の１に分周して位相比較器ＰＦＤに出力する。整数Ｎの最小値は、２７３０であるため、分周回路ＰＤは、クロックＣＬＫＯの周波数を少なくとも数千分の１に分周して位相比較器ＰＦＤに出力する。このため、位相比較器ＰＦＤで受けるクロックの周波数は元のクロックの周波数に対してかなり低くなる。
【００８０】
これにより、位相比較器ＰＦＤに供給されるクロックの位相差が、制御信号ＶＵＰ、ＶＤＷの出力範囲を超える場合、位相差に追従する制御信号ＶＵＰ、ＶＤＷが生成されず、逓倍数Ｎ／ＣＴＳに合った出力クロックＣＬＫＯは出力されない。また、制御信号ＶＵＰ、ＶＤＷが、チャージポンプＣＰの入力可能範囲を超える場合にも、位相差に追従する電流パルスＬＣＰは生成されず、逓倍数Ｎ／ＣＴＳに合った出力クロックＣＬＫＯは出力されない。
【００８１】
これに対して、図１から図４、図６、図７に示したクロック生成装置ＣＬＫＧ１−ＣＬＫＧ６では、入力仕様に適合する周波数のクロックＦＩＮおよび逓倍数ＭＬＴを逓倍回路１２（または１２Ｃ）に供給できる。これにより、出力仕様に適合する周波数のクロックＦＯＵＴを逓倍回路１２（または１２Ｃ）から出力でき、クロックＦＯＵＴを用いて所望の周波数の出力クロックＣＬＫＯを生成できる。
【００８２】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
入力クロックの周波数を第１分周比で分周して第１クロックを生成する第１分周回路と、
前記第１クロックの周波数を逓倍して第２クロックを生成する逓倍回路と、
前記第２クロックの周波数を第２分周比で分周して出力クロックを生成する第２分周回路と、
前記逓倍回路から出力可能な前記第２クロックの周波数の期待値を、前記第１クロックの周波数で除して、前記逓倍回路の逓倍数の期待値を求める第１算出回路と、
前記入力クロックの周波数に対する前記出力クロックの周波数の比である逓倍数の逆数と、前記第１算出回路により求めた逓倍数の期待値との積を求め、求めた積を前記第１分周比で除して得られる整数値を、前記第２分周比として求める第２算出回路と、
前記入力クロックの周波数に対する前記出力クロックの周波数の比である逓倍数と前記整数値と前記第１分周比との積を、前記逓倍回路に与える逓倍数として求める第３算出回路と
を備えていることを特徴とするクロック生成装置。
（付記２）
前記第１クロックの周波数と、前記第３算出回路により求めた前記逓倍回路に与える逓倍数との積が、前記逓倍回路から出力可能な前記第２クロックの周波数の最小値より小さい場合に第１判定信号を前記第１算出回路に出力する判定回路を備え、
前記第１算出回路は、前記第１判定信号を受けている場合に、前記逓倍回路の逓倍数の期待値に所定値を加えた値を新たな逓倍数の期待値として前記第２算出回路に出力すること
を特徴とする付記１に記載のクロック生成装置。
（付記３）
前記逓倍回路に供給可能な周波数の前記第１クロックを生成する前記第１分周比を求める第４算出回路と、
前記第１クロックの周波数と、前記第３算出回路により求めた前記逓倍回路に与える逓倍数との積が、前記逓倍回路から出力可能な前記第２クロックの周波数の最小値以上の場合に第２判定信号を前記第４算出回路に出力する判定回路と
を備え、
前記第４算出回路は、前記第２判定信号を受けている場合に、求めた前記第１分周比に所定値を加えた値を新たな第１分周比として出力すること
を特徴とする付記１または付記２に記載のクロック生成装置。
（付記４）
前記入力クロックの周波数を前記第１分周比で除して、前記第１クロックの周波数を求める第５算出回路を備え、
前記第１算出回路は、前記第５算出回路により求めた前記第１クロックの周波数を用いて、前記逓倍回路の逓倍数の期待値を求めること
を特徴とする付記１ないし付記３のいずれか１項に記載のクロック生成装置。
（付記５）
前記入力クロックの周波数を検出し、検出した周波数を前記第４算出回路および前記第５算出回路に出力する検出回路を備えていること
を特徴とする付記４に記載のクロック生成装置。
（付記６）
前記第３算出回路は、前記逓倍回路に与える逓倍数を整数部と小数部とに分けて、前記逓倍回路に出力すること
を特徴とする付記１ないし付記５のいずれか１項に記載のクロック生成装置。
（付記７）
入力クロックの周波数を第１分周比で分周して第１クロックを生成する第１分周回路と、前記第１クロックの周波数を逓倍して第２クロックを生成する逓倍回路と、前記第２クロックの周波数を第２分周比で分周して出力クロックを生成する第２分周回路とを備えているクロック生成装置の動作方法であって、
前記逓倍回路から出力可能な前記第２クロックの周波数の期待値を、前記第１クロックの周波数で除して、前記逓倍回路の逓倍数の期待値を求め、
前記入力クロックの周波数に対する前記出力クロックの周波数の比である逓倍数の逆数と、前記逓倍回路の逓倍数の期待値との積を求め、求めた積を前記第１分周比で除して得られる整数値を、前記第２分周比として求め、
前記入力クロックの周波数に対する前記出力クロックの周波数の比である逓倍数と前記整数値と前記第１分周比との積を、前記逓倍回路に与える逓倍数として求めること
を特徴とするクロック生成装置の動作方法。
（付記８）
前記第１クロックの周波数と前記逓倍回路に与える逓倍数との積が、前記逓倍回路から出力可能な前記第２クロックの周波数の最小値より小さい場合に第１判定信号を出力し、
前記第１判定信号が出力されている場合に、前記逓倍回路の逓倍数の期待値に所定値を加えた値を新たな逓倍数の期待値として出力すること
を特徴とする付記７に記載のクロック生成装置の動作方法。
（付記９）
前記逓倍回路に供給可能な周波数の前記第１クロックを生成する前記第１分周比を求め、
前記第１クロックの周波数と前記逓倍回路に与える逓倍数との積が、前記逓倍回路から出力可能な前記第２クロックの周波数の最小値以上の場合に第２判定信号を出力し、
前記第２判定信号が出力されている場合に、求めた前記第１分周比に所定値を加えた値を新たな第１分周比として出力すること
を特徴とする付記７または付記８に記載のクロック生成装置の動作方法。
（付記１０）
前記入力クロックの周波数を前記第１分周比で除して、前記第１クロックの周波数を求め、
求めた前記第１クロックの周波数を用いて、前記逓倍回路の逓倍数の期待値を求めること
を特徴とする付記７ないし付記９のいずれか１項に記載のクロック生成装置の動作方法。
（付記１１）
入力クロックの周波数を変換して出力クロックを生成するクロック生成装置と、
前記出力クロックに同期してデータを受信するデータ受信部と
を含むシステムであって、
前記クロック生成装置は、
前記入力クロックの周波数を第１分周比で分周して第１クロックを生成する第１分周回路と、
前記第１クロックの周波数を逓倍して第２クロックを生成する逓倍回路と、
前記第２クロックの周波数を第２分周比で分周して前記出力クロックを生成する第２分周回路と、
前記逓倍回路から出力可能な前記第２クロックの周波数の期待値を、前記第１クロックの周波数で除して、前記逓倍回路の逓倍数の期待値を求める第１算出回路と、
前記入力クロックの周波数に対する前記出力クロックの周波数の比である逓倍数の逆数と、前記第１算出回路により求めた逓倍数の期待値との積を求め、求めた積を前記第１分周比で除して得られる整数値を、前記第２分周比として求める第２算出回路と、
前記入力クロックの周波数に対する前記出力クロックの周波数の比である逓倍数と前記整数値と前記第１分周比との積を、前記逓倍回路に与える逓倍数として求める第３算出回路と
を備えていることを特徴とするシステム。
（付記１２）
前記クロック生成装置は、前記第１クロックの周波数と、前記第３算出回路により求めた前記逓倍回路に与える逓倍数との積が、前記逓倍回路から出力可能な前記第２クロックの周波数の最小値より小さい場合に第１判定信号を前記第１算出回路に出力する判定回路を備え、
前記第１算出回路は、前記第１判定信号を受けている場合に、前記逓倍回路の逓倍数の期待値に所定値を加えた値を新たな逓倍数の期待値として前記第２算出回路に出力すること
を特徴とする付記１１に記載のシステム。
（付記１３）
前記クロック生成装置は、
前記逓倍回路に供給可能な周波数の前記第１クロックを生成する前記第１分周比を求める第４算出回路と、
前記第１クロックの周波数と、前記第３算出回路により求めた前記逓倍回路に与える逓倍数との積が、前記逓倍回路から出力可能な前記第２クロックの周波数の最小値以上の場合に第２判定信号を前記第４算出回路に出力する判定回路と
を備え、
前記第４算出回路は、前記第２判定信号を受けている場合に、求めた前記第１分周比に所定値を加えた値を新たな第１分周比として出力すること
を特徴とする付記１１または付記１２に記載のシステム。
（付記１４）
前記クロック生成装置は、前記入力クロックの周波数を前記第１分周比で除して、前記第１クロックの周波数を求める第５算出回路を備え、
前記第１算出回路は、前記第５算出回路により求めた前記第１クロックの周波数を用いて、前記逓倍回路の逓倍数の期待値を求めること
を特徴とする付記１１ないし付記１３のいずれか１項に記載のシステム。
【００８３】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【００８４】
１０‥分周回路；１２、１２Ｃ‥逓倍回路；１４‥分周回路；１６‥検出回路；１８、１８Ｂ、１８Ｃ、２０、２２、２２Ａ、２４、２４Ｃ、２６、２６Ｃ‥算出回路；２８Ａ、２８Ｂ、２８Ｄ‥判定回路；３０Ｃ、３２Ｃ‥保持回路；１００‥半導体チップ；１１０‥受信部；１１２‥データ受信部；１２０‥画像出力インタフェース；１３０‥音声出力インタフェース；１４０‥ロジック回路；１４２‥ビデオデータ処理部；１４４‥オーディオデータ処理部；１５０‥メモリインタフェース；１６０‥ハードディスクインタフェース；１７０‥シリアルバスインタフェース；１８０‥メモリカードインタフェース；２００‥ディスプレイ；３００‥メモリ；４００‥ハードディスク；５００‥コネクタ；６００‥カードスロット；ＡＤＴ‥オーディオデータ；ＣＬＫＧ１、ＣＬＫＧ２、ＣＬＫＧ３、ＣＬＫＧ４、ＣＬＫＧ５、ＣＬＫＧ６‥クロック生成装置；ＣＬＫＩ‥入力クロック；ＣＬＫＯ‥出力クロック；ＣＮＴＬ‥制御信号；ＣＰ‥チャージポンプ；ＣＴＳ‥整数；ＤＩＶＩ‥分周比；ＤＩＶＯ‥分周比；ＦＣＬＫＩ‥周波数；ＦＤＥＮ‥整数；ＦＦＩＮ‥周波数；ＦＩＩ‥周波数情報；ＦＩｍｉｎ‥最小値；ＦＩｍａｘ‥最大値；ＦＩＮ‥クロック；ＦＦＯＵＴ‥周波数；ＦＮＵＭ‥整数；ＦＯｅ‥期待値；ＦＯｍｉｎ‥最小値；ＦＯＵＴ‥クロック；ＩＤＩＶ‥整数部；ＬＣＰ‥電流パルス；ＬＰＦ‥ローパスフィルタ；ＭＬＴ‥逓倍数；ＭＬＴｅ‥期待値；Ｎ‥整数；ＰＤ、ＰＤ０‥分周回路；ＰＦＤ‥位相比較器；ＳＹＳ‥システム；ＶＣＮＴＬ‥制御電圧；ＶＣＯ‥電圧制御発振器；ＶＤＴ‥ビデオデータ；ＶＤＷ、ＶＵＰ‥制御信号
【図１】
2014072847.tif 000003
【図２】
2014072847.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014072847.tif 000009
【図８】
2014072847.tif 000010
【図９】
2014072847.tif 000011
【図１０】
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