(57)【要約】【課題】従来の技術では、入力信号に基づき生成するクロック信号の周波数を入力信号の周波数の変化に追従させることが困難である問題がある。【解決手段】一実施の形態によれば、データ受信回路は、入力信号Ｓｉｎから内部クロック信号ｉＣＬＫを生成するクロック復元部１３と、内部クロック信号ｉＣＬＫの周波数に応じた周波数を有する復元クロック信号を出力するクロック生成部１４と、を有し、内部クロック信号ｉＣＬＫのパルス数と入力信号Ｓｉｎのパルス数とが不一致である場合にリセット信号ＲＥＳをイネーブル状態とし、リセット信号ＲＥＳがイネーブル状態となったことに応じて、内部クロック信号ｉＣＬＫとして入力信号Ｓｉｎを出力し、当該入力信号Ｓｉｎに基づき多相クロック信号ＳＣＬＫの周波数を更新する。【選択図】図２
2014062972.tif 000002
【特許請求の範囲】
【請求項１】
クロック成分がデータ信号に埋め込まれたエンベデッドクロック方式の入力信号から内部クロック信号を生成するクロック復元部と、
前記内部クロック信号の周波数に応じた周波数を有する多相クロック信号を生成し、前記多相クロック信号から選択した１つの信号を復元クロック信号として出力するクロック生成部と、
前記内部クロック信号のパルス数と前記入力信号のパルス数とを比較し、比較結果が不一致である場合に前記クロック復元部に出力するリセット信号をイネーブル状態とするロック判定回路と、を有し、
前記クロック復元部は、前記リセット信号がイネーブル状態となったことに応じて前記内部クロック信号として前記入力信号を前記クロック生成部に与えるデータ受信回路。
【請求項２】
前記多相クロック信号を用いて前記入力信号をパラレルデータからシリアルデータに変換して後段回路に対するデータ信号と制御信号とを生成するシリアルパラレル変換回路を有する請求項１に記載のデータ受信回路。
【請求項３】
前記ロック判定回路は、前記制御信号に含まれるデータイネーブル信号がイネーブル状態である期間は、前記比較結果によらず前記リセット信号をディスイネーブル状態とする請求項２に記載のデータ受信回路。
【請求項４】
前記ロック判定回路は、
前記入力信号のエッジを検出して抽出エッジ信号を生成する波形整形部と、
前記抽出エッジ信号のパルス数と前記内部クロック信号のパルス数とが異なる値を示す期間に不一致状態を示す値となる比較信号を出力するパルス数比較部と、
前記データイネーブル信号がイネーブル状態、かつ、前記比較信号が不一致状態を示す場合に前記リセット信号をイネーブル状態とするロック判定部とを有する請求項３に記載のデータ受信回路。
【請求項５】
前記クロック生成部は、
前記多相クロック信号を生成するＤＬＬ（Delay Locked Loop）回路と、
前記内部クロック信号と前記多相クロック信号とに基づき、前記入力信号のクロックエッジを抽出するためのマスク信号を生成するマスク信号生成部と、を有し、
前記クロック復元部は、前記マスク信号がマスク解除状態である期間に入力される前記入力信号を前記内部クロック信号として出力する請求項１に記載のデータ受信回路。
【請求項６】
前記ＤＬＬ回路は、前記多相クロック信号の周波数と前記内部クロック信号の周波数との差が一定の範囲内でロック状態となったことを通知するロック信号を生成し、
前記クロック復元部は、前記ロック信号が非ロック状態を示す期間は前記マスク信号による前記入力信号に対するマスク処理を停止する請求項５に記載のデータ受信回路。
【請求項７】
前記入力信号は、複数の前記データ受信回路に対して１つ設けられるタイミングコントローラから出力される請求項１に記載のデータ受信回路。
【請求項８】
前記入力信号は、前記タイミングコントローラによって周波数が整数倍の周波数となるように切り替えられる請求項７に記載のデータ受信回路。
【請求項９】
前記復元クロック信号に基づき前記データ信号を受信し、表示パネルの画素を駆動するドライバ回路を有する請求項２に記載のデータ受信回路。
【請求項１０】
クロック成分がデータ信号に埋め込まれたエンベデッドクロック方式の入力信号から内部クロック信号を生成するクロック復元部と、
前記内部クロック信号の周波数に応じた周波数を有する多相クロック信号を生成し、前記多相クロック信号から選択した１つの信号を復元クロック信号として出力するクロック生成部と、
を有するデータ受信回路のデータ受信方法であって、
前記内部クロック信号のパルス数と前記入力信号のパルス数とを比較し、
比較結果が不一致である場合に前記クロック復元部に出力するリセット信号をイネーブル状態とし、
前記リセット信号がイネーブル状態となったことに応じて前記内部クロック信号として前記入力信号を前記クロック生成部に与えるデータ受信方法。
【請求項１１】
クロック成分がデータ信号に埋め込まれたエンベデッドクロック方式の入力信号から内部クロック信号を生成するクロック復元部と、
前記内部クロック信号の周波数に応じた周波数を有する多相クロック信号を生成し、前記多相クロック信号から選択した１つの信号を復元クロック信号として出力するクロック生成部と、
前記内部クロック信号のパルス数と前記入力信号のパルス数とを比較し、比較結果が不一致である場合に前記クロック復元部に出力するリセット信号をイネーブル状態とするロック判定回路と、
前記多相クロック信号を用いて前記入力信号をパラレルデータからシリアルデータに変換して後段回路に対するデータ信号と制御信号とを生成するシリアルパラレル変換回路と、
前記復元クロック信号に基づき前記データ信号を受信し、表示パネルの画素を駆動するドライバ回路と、を有し、
前記クロック復元部は、前記リセット信号がイネーブル状態となったことに応じて前記内部クロック信号として前記入力信号を前記クロック生成部に与えるドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ受信回路、データ受信方法及びデータドライバ回路に関し、例えばエンベデッドクロック方式の入力信号を受信するデータ受信回路、データ受信方法及びデータドライバ回路に関する。
【背景技術】
【０００２】
液晶表示装置等の表示装置では、１つの表示パネルを複数の駆動回路を用いて駆動する。表示パネルに１つの画像を正しく表示するためには、これら複数の駆動回路を同一のタイミングで動作させる必要がある。そこで表示装置では、タイミングコントローラで生成したクロック信号に基づき複数の駆動回路を動作させる。また、近年、表示装置の画素数が増加したことから、エンベデッドクロック方式（自己同期方式）でデータを駆動回路に送信する。そして、複数の駆動回路は、エンベデッドクロック方式のデータを受信し、当該データから復元クロックを生成し、復元クロックに基づき動作を行う。
【０００３】
このエンベデッドクロック方式のデータを用いた技術が特許文献１〜３に開示されている。特許文献１では、エンベデッドクロック方式の入力信号から復元クロックを生成する際に、ＤＬＬ（Delay Locked Loop）回路を用いることで、ＰＬＬ（Phase Locked Loop）回路を用いた際に生じるジッタを低減する技術が開示されている。特許文献２では、キャプチャレンジが広く光ディスクや磁気ディスク等を用いたファイル装置でのクロックの抽出に際して応答性に優れたクロック抽出回路が開示されている。特許文献３には、タイミングコントローラに内蔵され、データ間に挿入クロックが挿入された伝送データと、挿入クロックを指示するクロックイネーブル信号とを伝送する送信部と、タイミングコントローラと接続された複数のデータ集積回路のそれぞれに内蔵され、クロックイネーブル信号に応答して伝送データから挿入クロックとデータを分離して検出する受信部と、を備える平板表示装置のデータインターフェース装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２０１１−５１４５６０号公報
【特許文献２】特開平９−２８４２６９号公報
【特許文献３】特開２００９−１６３２３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、動画特性の高画質化や３Ｄ表示を実現するために画像の更新間隔を１／２にする２倍速駆動や１／４にする４倍速駆動等の高速駆動技術が用いられている。この高速駆動技術では、駆動回路に従来の２倍や４倍の速度でデータを与える必要がある。そのため、２倍速や４倍速で駆動回路を動作させる場合、駆動回路への入力信号の周波数を２倍や４倍等の整数倍に設定する必要がある。
【０００６】
しかしながら、従来の技術では、入力信号の周波数が整数倍となるように切り替えられた場合、入力信号のエッジの取りこぼしが発生する。そして、この入力信号のエッジの取りこぼしに起因して復元クロック信号の周波数を入力信号の周波数の切り替わりに追従させることができない問題が発生する。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、データ受信回路、データ受信方法及びデータドライバ回路は、入力信号から内部クロック信号を生成するクロック復元部と、内部クロック信号の周波数に応じた周波数を有する復元クロック信号を出力するクロック生成部と、を有し、内部クロック信号のパルス数と入力信号のパルス数とが不一致である場合にリセット信号をイネーブル状態とし、リセット信号がイネーブル状態となったことに応じて、内部クロック信号として入力信号を出力し、当該入力信号に基づき多相クロック信号の周波数を更新する。
【発明の効果】
【０００８】
一実施の形態によれば、データ受信回路、データ受信方法及びデータドライバ回路は、入力信号の周波数の切り替わりに対応する復元クロック信号の周波数の切り替えを正確に行うことができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１にかかる表示装置のブロック図である。
【図２】実施の形態１にかかるデータ受信回路を含む駆動装置のブロック図である。
【図３】実施の形態１にかかるクロック復元回路のブロック図である。
【図４】実施の形態１にかかるクロック復元部の回路図である。
【図５】実施の形態１にかかる波形整形部の回路図である。
【図６】実施の形態１にかかるパルス数比較部のブロック図である。
【図７】実施の形態１にかかるロック判定部の回路図である。
【図８】実施の形態１にかかるデータ受信回路の動作を示すタイミングチャートである。
【図９】実施の形態１にかかるデータ受信回路のクロック訓練期間の詳細な動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１０】
実施の形態１
以下、図面を参照して実施の形態について説明する。以下の説明では、表示装置を構成する駆動回路に実施の形態１にかかるデータ受信回路を適用した例について説明する。しかし、実施の形態１にかかるデータ受信回路は、エンベデッドクロック方式（自己同期方式）の入力データを受信する他の装置においても適用できる。そこで、まず、図１に実施の形態１にかかる表示装置１のブロック図を示す。
【００１１】
図１に示すように、実施の形態１にかかる表示装置１は、表示パネル２、タイミングコントローラ３データドライバモジュール４ａ〜４ｃ、スキャンドライバモジュール６ａ、６ｂを有する。
【００１２】
表示パネル２は、ＴＦＴトランジスタＴｒと画素電極８との組み合わせた画素が格子状に多数配置される。また、ＴＦＴトランジスタＴｒのゲートにはスキャン線ＳＣＡＮが接続され、ＴＦＴトランジスタＴｒのソースには信号線ＳＩＧが接続される。
【００１３】
データドライバモジュール４ａ〜４ｃは、それぞれデータドライバ回路５ａ〜５ｃを有する。データドライバ回路５ａ〜５ｃは、それぞれ１チップ上に回路が形成される半導体装置である。また、データドライバ回路５ａ〜５ｃは、データ受信回路１０ａ〜１０ｃを有する。このデータ受信回路１０ａ〜１０ｃは、後述する実施の形態１にかかるデータ受信回路１０である。データドライバ回路５ａ〜５ｃは、データ受信回路１０ａ〜１０ｃが受信したデータに基づき信号線ＳＩＧを駆動する。
【００１４】
スキャンドライバモジュール６ａ、６ｂは、それぞれスキャンドライバ回路７ａ、７ｂを有する。スキャンドライバ回路７ａ、７ｂは、それぞれ１チップ上に回路が形成される半導体装置である。スキャンドライバ回路７ａ、７ｂは、タイミングコントローラ３から出力されるスキャン制御信号に基づきスキャン線ＳＣＡＮを駆動する。
【００１５】
タイミングコントローラ３は、データドライバ回路５ａ〜５ｃに対して画像を構成する画像データをエンベデッドクロック方式の伝送データ（例えば、入力信号）として出力する。また、タイミングコントローラ３は、スキャンドライバ回路７ａ、７ｂに対して画素情報を書き換えるスキャン線ＳＣＡＮを指定するデータを伝送データとして出力する。つまり、タイミングコントローラ３は、複数の駆動回路（データドライバ回路及びスキャンドライバ回路）に対して１つ設けられる。ここで、入力信号は、タイミングコントローラ３によって周波数が整数倍の周波数となるように切り替えられる。この入力信号の周波数の切り替えは、表示パネルの駆動速度の切り替え等に応じてなされるものである。
【００１６】
上記したように、データドライバ回路５ａ〜５ｃは、エンベデッドクロック方式の伝送データに基づき信号線ＳＩＧを駆動する。このとき、データドライバ回路５ａ〜５ｃは、伝送データから復元クロック信号を生成し、当該復元クロック信号に基づき動作する。これにより、データドライバ回路５ａ〜５ｃは、タイミングコントローラ３により指定される同一のタイミングで信号線ＳＩＧを駆動することができる。実施の形態１にかかるデータドライバ回路５ａ〜５ｃは、データ受信回路１０ａ〜１０ｃに特徴の１つを有するため、以下ではデータ受信回路１０ａ〜１０ｃについて詳細に説明する。なお、データ受信回路１０ａ〜１０ｃは同じ構成を有するため、以下の説明ではデータ受信回路１０と称す。
【００１７】
図２に実施の形態１にかかるデータ受信回路１０を含む駆動装置（例えば、データドライバ回路）のブロック図を示す。図２に示すように、データドライバ回路はデータ受信回路１０、ドライバ回路２０を有する。
【００１８】
データ受信回路１０は、伝送データ（以下、入力信号Ｓｉｎと称す）に基づき復元データ、制御信号（以下、復元制御信号と称す）及び復元クロック信号を生成して、生成した信号をドライバ回路２０に与える。そして、ドライバ回路２０は、復元クロック信号に基づき復元データを受信し、表示パネルの画素を駆動する。より具体的には、ドライバ回路２０は、レジスタ、データラッチ、デジタルアナログ変換回路（Digital Analog Converter：ＤＡＣ）及びアンプを有する。レジスタは、復元クロック信号に基づき復元データを順に保持する。データラッチは、復元制御信号により指示されたタイミング毎にレジスタに保持された復元データにより保持しているデータを更新する。デジタルアナログ変換回路は、データラッチに保持されているデータをデジタル値からアナログ値に変換してアンプに与える。アンプは、デジタルアナログ変換回路により出力されたアナログ値に基づき信号線ＳＩＧを駆動する。
【００１９】
また、図２に示すように、データ受信回路１０は、シリアルパラレル変換回路１１、クロック復元回路１２及びロック判定回路１５を有する。シリアルパラレル変換回路１１は、多相クロック信号ＳＣＬＫをサンプリングクロックとして用いて入力信号Ｓｉｎをパラレルデータからシリアルデータに変換して後段回路に対するデータ信号（例えば、復元データ）と制御信号（例えば、復元制御信号）とを生成する。ここで、復元制御信号には、後述するデータイネーブル信号ＤＥが含まれるものとする。このデータイネーブル信号ＤＥが、イネーブル状態である期間はタイミングコントローラ３がクロック訓練期間を指示する期間であって、ディスイネーブル状態である期間はタイミングコントローラ３がデータ期間を指示する期間である。クロック訓練期間においてタイミングコントローラ３は、入力信号Ｓｉｎとしてデータの送信周期に対応する周波数を有するクロック信号を出力する。データ期間においてタイミングコントローラ３は、入力信号Ｓｉｎとしてエンベデッドクロック方式のデータを出力する。なお、図２に示す例では、復元データは、Ｎ（Ｎは整数）ビットのパラレルデータであって、復元制御信号は、Ｍ（Ｍは整数）ビットのパラレルデータである。復元データと復元制御信号とは同じビット数である場合もある。
【００２０】
クロック復元回路１２は、入力信号Ｓｉｎに基づき多相クロックＳＣＬＫ及び復元クロック信号を生成する。また、クロック復元回路１２は、ロック判定回路１５が生成するリセット信号ＲＥＳがイネーブル状態である場合にサンプリングクロックＳＣＬＫと復元クロック信号の周波数を更新する。クロック復元回路１２は、クロック復元部１３とクロック生成部１４とを有する。
【００２１】
クロック復元部１３は、クロック成分がデータ信号に埋め込まれたエンベデッドクロック方式の入力信号Ｓｉｎから内部クロック信号ｉＣＬＫを生成する。そして、クロック復元部１３は、リセット信号ＲＥＳがイネーブル状態となったことに応じて内部クロック信号ｉＣＬＫとして入力信号Ｓｉｎをクロック生成部１４に与える。また、クロック復元部１３には、ＤＬＬロック信号ＬＯＣＫ及びマスク信号ＭＡＳＫが入力される。クロック復元部１３は、マスク信号ＭＡＳＫがマスク解除状態である期間に入力される入力信号Ｓｉｎを内部クロック信号ｉＣＬＫとして出力する。クロック復元部１３は、マスク信号ＭＡＳＫがマスク状態である期間は、入力信号Ｓｉｎによらず内部クロック信号ｉＣＬＫを一定の値（例えば、ロウレベル）で出力する。また、クロック復元部１３は、多相クロック信号ＳＣＬＫの周波数と内部クロック信号ｉＣＬＫの周波数との差が一定の範囲内に収束したことを通知するロック信号ＬＯＣＫが非ロック状態を示す期間はマスク信号ＭＡＳＫによる入力信号Ｓｉｎに対するマスク処理を停止する。
【００２２】
クロック生成部１４は、内部クロック信号ｉＣＬＫの周波数に応じた周波数を有する多相クロック信号ＳＣＬＫを生成し、多相クロック信号ＳＣＬＫから選択した１つの信号を復元クロック信号として出力する。また、クロック生成部１４は、多相クロック信号ＳＣＬＫの生成周期の切り替わりタイミングの前後にマスク状態を示す論理レベル（例えば、ハイレベル）となるマスク信号ＭＡＳＫを出力する。マスク信号は、多相クロック信号ＳＣＬＫの生成周期の切り替わりタイミングの前後に入力される前記入力信号以外をマスクするマスク処理をクロック復元部１３に指示するものである。また、クロック生成部１４は、多相クロック信号ＳＣＬＫの周波数と内部クロック信号ｉＣＬＫの周波数との差が一定の範囲内に収束したことを通知するロック信号ＬＯＣＫを出力する。ロック信号ＬＯＣＫは、ロック状態において第１の論理レベル（例えば、ハイレベル）となり、非ロック状態において第２の論理レベル（例えば、ロウレベル）となるものとする。
【００２３】
ロック判定回路１５は、内部クロック信号ｉＣＬＫのパルス数と入力信号Ｓｉｎのパルス数とを比較し、比較結果が不一致である場合にクロック復元部に出力するリセット信号ＲＥＳをイネーブル状態とする。また、ロック判定回路１５は、復元制御信号に含まれるデータイネーブル信号ＤＥがディスイネーブル状態である期間（例えば、クロック訓練期間）にパルス数の比較結果によらずリセット信号ＲＥＳをイネーブル状態とする。
【００２４】
また、ロック判定回路１５は、波形整形部１６、パルス数比較部１７及びロック判定部１８を有する。波形整形部１６は、入力信号Ｓｉｎのエッジを検出して抽出エッジ信号ＥＤを生成する。波形整形部１６は、入力信号Ｓｉｎの立ち上がりエッジと立ち下がりエッジとのいずれか一方に対してのみ抽出エッジ信号ＥＤを生成する。実施の形態１にかかる波形整形部１６では、入力信号Ｓｉｎの立ち上がりエッジに対して抽出エッジ信号ＥＤを生成するものとする。
【００２５】
パルス数比較部１７は、抽出エッジ信号ＥＤのパルス数と内部クロック信号ｉＣＬＫのパルス数とが異なる値を示す期間にディスイネーブル状態となる比較信号ＰＣＯＭＰを出力する。ロック判定部１８は、データイネーブル信号ＥＤがディスイネーブル状態、かつ、比較信号ＰＣＯＭＰが不一致状態である場合にリセット信号ＲＥＳをイネーブル状態とする
【００２６】
続いて、クロック復元回路１２及びロック判定回路１５内の詳細な回路について説明する。まず、図３にクロック復元回路１２の詳細なブロック図を示す。図３では特にクロック生成部１４について詳細なブロック図を示した。そこで、ここでは、クロック生成部１４について詳細に説明する。クロック生成部１４は、ＤＬＬ（Delay Locked Loop）回路１４１、マスク信号生成部１４２及び選択回路１４３を有する。
【００２７】
ＤＬＬ回路１４１は、内部クロック信号ｉＣＬＫに周期を合わせて（Delay Lock）、内部クロック信号ｉＣＬＫをＮまたはＮの整数倍に内分して内部多相クロック信号ｉＳＣＬＫを生成する。図３に示す例では、ＤＬＬ回路１４１は、Ｎの２倍の数のクロック信号を含む内部多相クロック信号ｉＳＣＬＫを生成する。
【００２８】
マスク信号生成部１４２は、内部クロック信号ｉＣＬＫと内部多相クロック信号ｉＳＣＬＫとに基づき、入力信号Ｓｉｎのクロックエッジを抽出するためのマスク信号ＭＡＳＫを生成する。マスク信号生成部１４２は、内部多相クロック信号ｉＳＣＬＫのクロックエッジのうちマスク信号ＭＡＳＫを生成するのに最適な期間を設定できる２つのクロックエッジを選択して、マスク信号ＭＡＳＫの論理レベルを選択した２つのクロックエッジの間の期間をマスク解除（例えばハイレベル）にする。具体的には、内部多相クロック信号ｉＳＣＬＫが多相クロック信号ＣＬＫ１〜ＣＬＫｎの２倍（例えば、２Ｎ個）の内分点を持つクロックの場合、内部クロック信号ｉＣＬＫのエッジの前後の内部多相クロック信号ｉＳＣＬＫをそれぞれマスク信号ＭＡＳＫの立ち上がりエッジと立ち下がりエッジとにする。これにより、クロック復元回路１２は、入力信号Ｓｉｎ中のクロック信号の±５０％以内の周期のジッタ（内部クロック信号ｉＣＬＫの揺れ）に追随することができる。
【００２９】
選択回路１４３は、内部多相クロック信号ｉＳＣＬＫから、Ｎビットのシリアルデータをサンプリングするのに最適なタイミングのＮ個のサンプリングクロックＣＬＫ１〜Ｎを選択して出力する。なお、ＤＬＬ回路の内分数がＮの場合は、内部多相クロックｉＳＣＬＫをそのまま多相クロックＳＣＬＫとして出力する。また、選択回路１４３は、内部多相クロック信号ｉＳＣＬＫから復元データの取り込みに最適なクロック信号を選択して、選択したクロック信号を復元クロック信号として出力する。なお、選択回路１４３がいずれのクロック信号を多相クロック信号ＳＣＬＫとするか、及び、復元クロック信号とするかは予め設定されていても良く、また、シリアルパラレル変換回路１１の変換結果をモニタして決定しても良い。
【００３０】
続いて、クロック復元部１３の詳細について説明する。図４に実施の形態１にかかるクロック復元部１３の回路図を示す。図４に示すように、クロック復元部１３は、ＡＮＤ回路１３１、セレクタ制御部１３２、インバータ１３４、セレクタ１３５を有する。
【００３１】
ＡＮＤ回路１３１は、一方の入力端子に入力される入力信号Ｓｉｎと、他方の入力端子に入力されるマスク信号ＭＡＳＫと、の論理和演算を行い、当該演算結果により出力信号の論理レベルを切り替える。より具体的には、ＡＮＤ回路１３１は、入力信号Ｓｉｎとマスク信号ＭＡＳＫがいずれもハイレベルとなった場合に出力信号をハイレベルとし、他の入力条件の場合には出力信号をロウレベルとする。つまり、ＡＮＤ回路１３１は、マスク信号ＭＡＳＫがハイレベル（マスク解除状態）である場合は入力信号Ｓｉｎをそのまま出力信号とする。
【００３２】
セレクタ制御部１３２は、ロック信号ＬＯＣＫとリセット信号ＲＥＳとに基づきセレクタ１３５が選択する信号を指定する選択信号を出力する。より具体的には、セレクタ制御部１３２には、反転入力付きＮＯＲ回路１３３が含まれる。そして、反転入力付きＮＯＲ回路１３３の反転入力端子にロック信号ＬＯＣＫが入力され、正転入力端子にリセット信号ＲＥＳが入力される。そして、反転入力付きＮＯＲ回路１３３は、リセット信号ＲＥＳがロウレベル（ディスイネーブル状態）である期間にロック信号ＬＯＣＫがハイレベル（ロック状態）となった場合に出力信号をハイレベルとする。一方、反転入力付きＮＯＲ回路１３３は、リセット信号ＲＥＳがハイレベル（イネーブル状態）である場合、及び、ロック信号ＬＯＣＫがロウレベル（非ロック状態）である場合は出力信号をロウレベルとする。
【００３３】
セレクタ１３５には、選択信号として反転入力付きＮＯＲ回路１３３の出力信号と、反転入力付きＮＯＲ回路１３３の出力信号をインバータ１３４により反転した信号と、が与えられる。セレクタ１３５は、スイッチＳＷ１、ＳＷ２を有する。スイッチＳＷ１は、反転入力付きＮＯＲ回路１３３の出力信号の反転信号に基づき開閉状態が制御される。スイッチＳＷ２は、反転入力付きＮＯＲ回路１３３の出力信号に基づき開閉状態が制御される。つまり、スイッチＳＷ１、ＳＷ２は、開状態と閉状態とが排他的に制御される。そして、スイッチＳＷ１は、入力信号Ｓｉｎを内部クロック信号ｉＣＬＫとして出力する場合に閉状態となる。スイッチＳＷ２は、ＡＮＤ回路１３１の出力信号を内部クロック信号ｉＳＣＬＫとして出力する場合に閉状態となる。
【００３４】
上記説明より、ＡＮＤ回路１３１は、マスク信号ＭＡＳＫがイネーブル状態である期間に入力される入力信号Ｓｉｎの立ち上がりエッジ成分のみを含む出力信号を出力する。この出力信号のパルス幅は、入力信号Ｓｉｎの立ち上がりからマスク信号ＭＡＳＫの立ち下がりまでの幅をとなる。そして、セレクタ制御部１３２及びセレクタ１３５は、リセット信号ＲＥＳがディスイネーブル状態、かつ、ロック信号ＬＯＣＫがロック状態を示す場合にはＡＮＤ回路１３１の出力信号を内部クロック信号ｉＣＬＫとして選択する。一方、セレクタ制御部１３２及びセレクタ１３５は、リセット信号ＲＥＳがイネーブル状態、又は、ロック信号ＬＯＣＫが非ロック状態を示す場合には入力信号Ｓｉｎを内部クロック信号ｉＣＬＫとして選択する。
【００３５】
続いて、波形整形部１６の詳細について説明する。図５に実施の形態１にかかる波形整形部１６の詳細な回路図を示す。図５に示すように、波形整形部１６は、インバータ１６１、遅延回路１６２、ＡＮＤ回路１６３を有する。インバータ１６１は、入力信号Ｓｉｎを反転して遅延回路１６２に与える。遅延回路１６２は、入力された信号を遅延させて出力する。ＡＮＤ回路１６３は、入力信号Ｓｉｎと遅延回路１６２の出力信号とがいずれもハイレベルとなった場合に抽出エッジ信号ＥＤをハイレベルとする。つまり、波形整形部１６は、入力信号Ｓｉｎがハイレベルとなったタイミングから、遅延回路１６２の出力がハイレベルからロウレベルに切り替わるタイミングまでの間にハイレベルとなるパルス信号を抽出エッジ信号ＥＤとして出力する。つまり、抽出エッジ信号ＥＤは、入力信号Ｓｉｎの立ち上がりエッジと同じエッジを有するパルス信号となる。
【００３６】
続いて、パルス数比較部１７の詳細について説明する。図６に実施の形態１にかかるパルス数比較部のブロック図を示す。図６に示すように、パルス数比較部１７は、パルス数比較器１７１及び遅延回路１７５を有する。また、パルス数比較器１７１は、カウンタ１７２、１７３、コンパレータ１７４を有する。カウンタ１７２は、抽出エッジ信号ＥＤのパルス数を係数して第１のカウント値を生成する。カウンタ１７３は、内部クロック信号ｉＣＬＫのパルス数を係数して第２のカウント値を生成する。コンパレータ１７４は、第１のカウント値と第２のカウント値とを比較し、２つのカウント値が一致している場合は比較予告信号ＰＲＥＣＯＭＰをロウレベル（一致状態）とし、不一致であった場合は比較予告信号ＰＲＥＣＯＭＰをハイレベル（不一致状態）とする。遅延回路１７５は、内部クロック信号ｉＣＬＫに同期して比較予告信号ＰＲＥＣＯＭＰを遅延させて比較信号ＰＣＯＭＰを出力する。この遅延回路１７５により、次のシリアルデータの先頭に合わせて比較信号ＰＣＯＭＰの値を変化させることができる。
【００３７】
なお、カウンタ１７２、１７３のカウント値のビット数は、入力信号Ｓｉｎの周波数が整数倍に変化したことを確認できる程度のビット数が確保されていればよい。また、カウンタ１７２、１７３は、同時にリセット処理がなされるが、リセット処理の周期は、２つのカウント値の不一致が検出された後にＤＬＬ回路１４１が非ロック状態となって入力信号Ｓｉｎに基づく周波数の調整を開始できるまでの時間が確保できる程度の長さに設定されればよい。
【００３８】
続いて、ロック判定部１８の詳細について説明する。図７に実施の形態１にかかるロック判定部の回路図を示す。図７に示すように、ロック判定部１８は、反転入力付きＮＯＲ回路１８１を有する。反転入力付きＮＯＲ回路１８１は、反転入力端子に比較信号ＰＣＯＭＰが入力され、正転入力端子にデータイネーブル信号ＤＥが入力される。そして、反転入力付きＮＯＲ回路１８１は、データイネーブル信号ＤＥがロウレベル（ディスイネーブル状態又はクロック訓練期間を示す状態）である期間に比較信号ＰＣＯＭＰがハイレベル（不一致状態）である場合にリセット信号をハイレベル（イネーブル状態）とする。また、反転入力付きＮＯＲ回路１８１は、データイネーブル信号ＤＥがハイレベル（イネーブル状態又はデータ期間を示す状態）である期間に比較信号ＰＣＯＭＰがハイレベル（不一致状態）となってもリセット信号をロウレベル（ディスイネーブル状態）とする。
【００３９】
ここで、実施の形態１にかかるデータ受信回路１０の動作について説明する。まず、クロック訓練期間のデータ受信回路１０の動作とデータ期間のデータ受信回路１０の動作について説明する。そこで、図８に実施の形態１にかかるデータ受信回路の動作を示すタイミングチャートを示す。
【００４０】
図８に示す例では、データイネーブル制御信号ＤＥがディスイネーブル状態（ロウレベル）の期間はクロック訓練期間であり、データイネーブル制御信号ＤＥがイネーブル状態（ハイレベル）の期間はデータ期間である。クロック訓練期間うちタイミングｔ１より前の期間では、入力信号Ｓｉｎは、入力信号Ｓｉｎに埋め込むシリアルデータＤａｔａの先頭のクロックエッジを含む（つまり、データを含まない）信号成分のみである。一方、タイミングｔ２以降のデータ期間の入力信号Ｓｉｎは、シリアルデータの先頭のクロックエッジに続いて実際のデータが含まれる。また、入力信号Ｓｉｎのプロトコルにより、データ期間になるタイミングｔ２の前のタイミングｔ１でに入力信号Ｓｉｎにはデータ期間に切り替わることを示すコード信号が含まれる。このコード信号を受けた後、データ受信回路１０は、プロトコルに定められた期間後から入力信号にシリアルデータが送られてくるため、シリアルデータが送信されるタイミングｔ３の前までに（例えばタイミングｔ２までに）データイネーブル信号ＤＥをイネーブル状態（ハイレベル）とする。そして、データ受信回路１０は、データイネーブル信号ＤＥがイネーブル状態とすることでシリアルデータの受信準備が完了する。また、このコード信号は、データイネーブル信号ＤＥだけでなく、プロトコルに定められた、そのコード信号の種類に応じた複数の復元制御信号を入力信号に含む。
【００４１】
また、タイミングｔ０より前の期間においては、リセット信号ＲＥＳがイネーブル状態（ハイレベル）の間は入力信号Ｓｉｎが内部クロック信号ｉＣＬＫとして出力される。一方、タイミングｔ０より後の期間は、リセット信号ＲＥＳがディスイネーブル状態（ロウレベル）となり、マスク信号ＭＡＳＫがマスク解除状態（ハイレベル）の期間に入力信号Ｓｉｎのアクティブエッジが入力され、入力信号Ｓｉｎとマスク信号ＭＡＳＫとがいずれもハイレベルになる期間にハイレベルとなる信号が内部クロック信号ｉＣＬＫとして生成される。
【００４２】
以上説明してきたように、入力信号Ｓｉｎがプロトコルに定められた規格の範囲内の安定した信号である場合、実施の形態１にかかるデータ受信回路１０は、データイネーブル信号ＤＥがディスイネーブル状態であるクロック訓練期間は、最初はＤＬＬ回路１４１がロックしていないためロック信号ＬＯＣＫが非ロック状態（ロウレベル）であり、内部クロックｉＣＬＫは入力信号Ｓｉｎがそのまま出力される。その後、ＤＬＬ回路１４１がロックしてロック信号ＬＯＣＫがロック状態（ハイレベル）になる時には、マスク信号ＭＡＳＫも同時に安定する。その時は、内部クロック信号ｉＣＬＫとして入力信号Ｓｉｎとマスク信号ＭＡＳＫの論理和をとった信号を出力する。これにより、データイネーブル信号ＤＥがハイレベルになって、シリアルデータが入力されるようになっても、データ受信回路１０は、ＤＬＬ回路１４１が多相クロック信号ＳＣＬＫを入力信号Ｓｉｎにロックさせる状態を維持することができる。なお、実際には、データイネーブル信号ＤＥをイネーブル状態（ハイレベル）にするためのコード信号Ｃｏｄｅが入力される前（図８のタイミングｔ１の前）までにこれらの処理が完了している必要がある。
【００４３】
仮に、データイネーブル信号ＤＥがディスイネーブル状態（ロウレベル）であるクロック訓練期間に、何らかの理由でＤＬＬ回路１４１のロックが外れたと認識された場合は、マスク信号ＭＡＳＫ信号も正しくなくなる。しかし、このような場合、ロック信号ＬＯＣＫが非ロック状態（ロウレベル）になることで、内部クロック信号ｉＣＬＫとして入力信号Ｓｉｎがそのまま出力される。これにより、データ期間においてもＤＬＬ回路１４１を再びロック状態とすることができる。
【００４４】
ここで、大きな問題となるのは、ＤＬＬ回路１４１がロックが外れたと認識できない入力信号Ｓｉｎの変化が生じた場合、従来の技術ではＤＬＬ回路１４１を再度ロック状態とすることができないことである。つまり、従来の技術では、入力信号Ｓｉｎに埋め込まれたクロックがそれまでのクロック周波数の整数倍に変化した場合のＤＬＬ回路１４１のロック外れを修正できないことが問題となる。しかし、実施の形態１にかかるデータ受信回路１０を用いることでこの問題を解決することができる。そこで、以下でデータ受信回路１０の動作についてさらに詳細に説明する。
【００４５】
図９に、実施の形態１にかかるデータ受信回路のクロック訓練期間の詳細な動作を示すタイミングチャートを示す。図９に示す例では期間Ｂにおいて入力信号Ｓｉｎの周波数が２倍に変化するものである。また、図９に示す例では、ＤＬＬ回路１４１は、２Ｎ個のクロック信号を含む内部多相クロック信号ｉＳＣＬＫを生成するが、図９では２Ｎ個の内部多相クロック信号ｉＳＣＬＫのうち奇数番目のクロック信号をクロック信号ＣＬＫ１〜ＣＬＫｎとして示した。さらに、図９に示す例では、データイネーブル信号ＤＥをディスイネーブル状態である。つまり、図９に示す例は、データ受信回路１０のクロック訓練期間の動作を示すものである。
【００４６】
図９に示す例では、期間Ａにおいてロック信号ＬＯＣＫがロック状態（ハイレベル）となっている。つまり、図９に示す例では、期間Ａの以前にＤＬＬ回路１４１がロック状態となっており、マスク信号ＭＡＳＫが入力信号Ｓｉｎの立ち上がりエッジを補足可能な期間にマスク解除状態（ハイレベル）となるように生成される。
【００４７】
このような場合において、実施の形態１にかかるデータ受信回路１０を用いない場合、期間Ａ以降に入力信号Ｓｉｎの周波数が２倍に変化してもＤＬＬ回路１４１のロック状態が解除されずＤＬＬ回路１４１の周波数を入力信号Ｓｉｎの周波数変化に対応できない問題が生じる。より具体的には、データ受信回路１０を用いない場合、期間Ｂで入力信号Ｓｉｎの周波数が２倍に変化した後、期間Ｃに入力される入力信号Ｓｉｎのクロックエッジがマスク信号ＭＡＳＫによりマスクされ、かつ、期間Ｄに入力される入力信号Ｓｉｎのクロックエッジはマスクされない。そのため、データ受信回路１０を用いない場合、期間Ｃに入力される入力信号Ｓｉｎのクロックエッジが内部クロック信号ｉＣＬＫとして出力されない。これにより、データ受信回路１０を用いない場合は、ＤＬＬ回路１４１がロック状態となった後で入力信号Ｓｉｎの周波数が切り替わってもＤＬＬ回路１４１がロック状態を維持し、多相クロック信号ＳＣＬＫ及び復元クロック信号の周波数が切り替わらない問題が生じる。
【００４８】
しかし、図９に示すように、実施の形態１にかかるデータ受信回路１０では、期間Ｃで波形整形部１６が入力信号Ｓｉｎのクロックエッジから抽出エッジ信号ＥＤのパルスを生成する。そのため、期間Ｃにおいて、パルス数比較部１７のカウンタ１７２、カウンタ１７３が生成する第１のカウント値と第２のカウント値との間で差が生じ、次に内部クロック信号ｉＣＬＫが入力される期間Ｄにおいて比較予告信号ＰＲＥＣＯＭＰが不一致状態（ハイレベル）となる。そして、内部クロック信号ｉＣＬＫが入力される期間Ｅにおいて、パルス数比較部１７が比較信号ＰＣＯＭＰを不一致状態（ハイレベル）としたことに応じて、ロック判定部１８がリセット信号ＲＥＳをイネーブル状態（ハイレベル）とする。
【００４９】
そして、期間Ｅにおいてリセット信号ＲＥＳがイネーブル状態となったことに応じて、クロック復元部１３は、内部クロック信号ｉＣＬＫとして入力信号Ｓｉｎを出力する。これにより、期間Ｆにおいて、期間Ｅ以前とは異なるタイミングでクロックエッジがＤＬＬ回路１４１に入力されるため、ＤＬＬ回路１４１はロック信号ＬＯＣＫを非ロック状態（ロウレベル）とし、再度ロック状態となるまで内部多相クロック信号ｉＳＣＬＫの周波数の調整を行う。その後、ＤＬＬ回路１４１は、内部多相クロック信号ｉＳＣＬＫの周波数が内部クロック信号ｉＣＬＫ（この期間は、入力信号Ｓｉｎと同じ信号）にロックしたと認識し、期間Ｈでロック信号ＬＯＣＫをロック状態とする。これにより、期間Ｈ以降は、マスク信号ＭＡＳＫによりマスク処理された入力信号Ｓｉｎのクロックエッジを有する内部クロック信号ｉＣＬＫが生成される。
【００５０】
なお、図９に示す例では、期間Ｆにおいて、パルス数比較部１７のカウンタ１７２、１７３がリセットされるため比較予告信号ＰＲＥＣＯＭＰが一致状態（ロウレベル）に切り替わる。また、期間Ｆの後の内部クロック信号ｉＣＬＫの入力タイミングである期間Ｇにおいて、パルス数比較部１７は比較信号ＰＣＯＭＰを一致状態（ロウレベル）に切り替えるため、ロック判定部１８も期間Ｇでリセット信号ＲＥＳをディスイネーブル状態とする。このとき、すでにＤＬＬ回路１４１がロック信号ＬＯＣＫを非ロック状態としているため、クロック復元部１３は、期間Ｇの後もロック信号ＬＯＣＫがロック状態となる期間Ｈまで内部クロック信号ｉＣＬＫとして入力信号Ｓｉｎを出力する。
【００５１】
上記説明より、実施の形態１にかかるデータ受信回路１０は、クロック復元部１３と、クロック生成部１４と、を有する。そして、クロック復元部１３は、クロック成分がデータ信号に埋め込まれたエンベデッドクロック方式の入力信号Ｓｉｎから内部クロック信号ｉＣＬＫを生成する。また、クロック生成部１４は、内部クロック信号ｉＣＬＫの周波数に応じた周波数を有する多相クロック信号ＳＣＬＫを生成し、多相クロック信号ＳＣＬＫから選択した１つの信号を復元クロック信号として出力する。そして、データ受信回路１０は、内部クロック信号ｉＣＬＫのパルス数と入力信号Ｓｉｎのパルス数とを比較し、比較結果が不一致である場合にクロック復元回路１３に出力するリセット信号ＲＥＳをイネーブル状態とする。そして、リセット信号ＲＥＳがイネーブル状態となったことに応じてクロック復元部１３が内部クロック信号ｉＣＬＫとして入力信号Ｓｉｎをクロック生成部１４に与える。これにより、実施の形態１にかかるデータ受信回路１０では、入力信号Ｓｉｎの周波数が整数倍に切り替わる等のＤＬＬ回路１４１が入力信号Ｓｉｎの周波数変化を認識できない場合であっても、強制的にＤＬＬ回路１４１のロック状態を解除し、ＤＬＬ回路１４１に生成するクロック信号の周波数の再調整を行わせることができる。
【００５２】
なお、マスク信号ＭＡＳＫを利用せずに入力信号Ｓｉｎを直接ＤＬＬ回路１４１に入力した場合、データ期間において入力信号Ｓｉｎの先頭のクロックエッジ以外のクロックエッジ（例えばデータのエッジ）が入力されてしまいＤＬＬ回路１４１が正しく動作しない問題が発生する。しかし、実施の形態１にかかるデータ受信回路１０では、少なくともデータイネーブル信号ＤＥがデータ期間を示す期間においては、ロック信号ＬＯＣＫがロック状態である限りマスク信号ＭＡＳＫにより先頭クロックエッジ以外がマスク処理されるため、前述した問題は発生しない。
【００５３】
また、実施の形態１にかかるデータ受信回路１０では、図５〜図７に示したようにロック判定回路１５を構成する回路が簡易な回路で構成できる。そのため、ロック判定回路１５を追加することによる回路面積の増加を少なくすることができる。
【００５４】
また、実施の形態１にかかるデータ受信回路１０は、表示装置のドライバ回路に適用可能なものである。表示装置では、映像の種類、或いは、ユーザーの指示に基づき表示パネルの駆動速度を変更する場合がある。このような駆動速度の変更が生じた場合、タイミングコントローラ３は、データイネーブル信号ＤＥによりデータ受信回路１０にクロック訓練期間を指示する。そして、すでにロック状態となっているＤＬＬ回路１４１が生成している多相クロック信号ＳＣＬＫ及び復元クロック信号の周波数を変更しなければならない。このとき、従来の方法では、入力信号Ｓｉｎの周波数が整数倍で切り替わった場合、多相クロック信号ＳＣＬＫ及び復元クロック信号の周波数を切り替わり後の入力信号Ｓｉｎの周波数に追従させることが困難である。しかしながら、実施の形態１にかかるデータ受信回路１０は、このような入力信号Ｓｉｎの周波数変更に精度良く追従させることができる。つまり、実施の形態１にかかるデータ受信回路１０を含むドライバ回路においてより顕著な効果を得られる。
【００５５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００５６】
１  表示装置
２  表示パネル
３  タイミングコントローラ
４ａ〜４ｃ  データドライバモジュール
５ａ〜５ｃ  データドライバ回路
６ａ、６ｂ  スキャンドライバモジュール
７ａ、７ｂ  スキャンドライバ回路
８  画素電極
１０、１０ａ〜１０ｃ  データ受信回路
１１  シリアルパラレル変換回路
１２  クロック復元回路
１３  クロック復元部
１４  クロック生成部
１５  ロック判定回路
１６  波形整形部
１７  パルス数比較部
１８  ロック判定部
１４１  ＤＬＬ回路
１４２  マスク信号生成部
１４３  選択回路
１３１  ＡＮＤ回路
１３２  セレクタ制御部
１３３、１８１  反転入力付きＮＯＲ回路
１３４、１６１  インバータ
１３５  セレクタ
１６２、１７５  遅延回路
１６３  ＡＮＤ回路
１７１  パルス数比較器
１７２、１７３  カウンタ
１７４  コンパレータ
ＳＷ１、ＳＷ２  スイッチ
２０  ドライバ回路
ＳＩＧ  信号線
ＳＣＡＮ  スキャン線
Ｔｒ  ＴＦＴトランジスタ
Ｓｉｎ  入力信号
ｉＳＣＬＫ  内部多相クロック信号
ＳＣＬＫ  多相クロック信号
ＬＯＣＫ  ＤＬＬロック信号
ＭＡＳＫ  マスク信号
ｉＣＬＫ  内部クロック信号
ＰＣＯＭＰ  比較信号
ＰＲＥＣＯＭＰ  比較予告信号
ＲＥＳ  リセット信号
ＥＤ  抽出エッジ信号
ＤＥ  データイネーブル信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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