(57)【要約】【課題】ゲート抵抗が小さく、かつ面積効率に優れた、トレンチゲート構造を有するＭＯＳ型半導体装置を提供すること【解決手段】トレンチゲートを備えるトランジスタにおいて、ゲートコンタクト孔を、トレンチ上に設ける。【選択図】図１
2014072412.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられたボディ層と、
前記ボディ層の表層部の周囲にソース領域が配置された複数のセル領域と、
前記複数のセル領域を互いに分離している一定の幅を有する第１のトレンチと、
前記複数のセル領域の最外周に設けられた前記第１のトレンチより幅の広い第２のトレンチと、
前記第１および第２のトレンチの内壁を覆うゲート絶縁膜と、
前記ゲート絶縁膜で覆われた前記第１および第２のトレンチの内部を充填しているゲート電極と、
前記第２のトレンチの外側を取り囲んで設けられたセル外周領域と、
前記複数のセル領域、前記第１のトレンチおよび前記第２のトレンチの上に設けられた層間絶縁膜と、
前記第２のトレンチの上に設けられた前記層間絶縁膜に設けられたゲートコンタクト孔と、
前記ゲートコンタクト孔を介して前記ゲート電極と接続されたゲート配線と、
を有する半導体装置。
【請求項２】
半導体基板と、
前記半導体基板に設けられたボディ層と、
前記ボディ層の表層部の周囲にソース領域が配置された複数のセル領域と、
前記複数のセル領域を互いに分離している一定の幅を有し、格子状に配置された第１のトレンチと、
前記複数のセル領域の最外周に設けられた第２のトレンチと、
前記第１および第２のトレンチの内壁を覆うゲート絶縁膜と、
前記ゲート絶縁膜で覆われた前記第１および第２のトレンチの内部を充填しているゲート電極と、
前記第２のトレンチの外側を取り囲んで設けられたセル外周領域と、
前記複数のセル領域、前記第１のトレンチおよび前記第２のトレンチの上に設けられた層間絶縁膜と、
前記格子状に配置された第１のトレンチの交点の上において前記層間絶縁膜に設けられたゲートコンタクト孔と、
前記ゲートコンタクト孔を介して前記ゲート電極と接続されたゲート配線と、
を有する半導体装置。
【請求項３】
半導体基板と、
前記半導体基板に設けられたボディ層と、
前記ボディ層の表層部の周囲にソース領域が配置された複数のセル領域と、
前記複数のセル領域を互いに分離している一定の幅を有し、段違い格子状に配置された第１のトレンチと、
前記複数のセル領域の最外周に設けられた第２のトレンチと、
前記第１および第２のトレンチの内壁を覆うゲート絶縁膜と、
前記ゲート絶縁膜で覆われた前記第１および第２のトレンチの内部を充填しているゲート電極と、
前記第２のトレンチの外側を取り囲んで設けられたセル外周領域と、
前記複数のセル領域、前記第１のトレンチおよび前記第２のトレンチの上に設けられた層間絶縁膜と、
前記段違い格子状に配置された第１のトレンチの交点の上において前記層間絶縁膜に設けられたゲートコンタクト孔と、
前記ゲートコンタクト孔を介して前記ゲート電極と接続されたゲート配線と、
を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に、トレンチゲート構造を有するＭＯＳ型半導体装置に関する。
【背景技術】
【０００２】
従来のトレンチゲート構造を有する縦型ＭＯＳＦＥＴ（以降トレンチＭＯＳＦＥＴと表記）の例を図６、７に示す。図６はトレンチＭＯＳＦＥＴの外周付近の概略平面図、図７は図６のＣ−Ｃ´間における概略断面図である。
【０００３】
図６、７に示すように、半導体基板１の表層部に、Ｐ型ウェル層２とＰ型ボディ層３が、それぞれセル外周領域１６とセル領域１５に形成され、Ｐ型ボディ層３の表層部にＮ型ソース領域９が形成されている。ソース領域９およびボディ層３を貫通する深さにトレンチ４が形成されている。そして、このトレンチ４の内壁に二酸化シリコン等のゲート絶縁膜５と、ポリシリコン等のゲート電極６とが順に形成され、これらからなるトレンチゲートが構成されている。トレンチゲートの最外周では、ポリシリコン等のゲート引き出し配線７が、ゲート電極６の上から、Ｐ型ウェル層２の表層部に形成された二酸化シリコン等のフィールド絶縁膜１３の上まで形成され、ゲート電極６と電気的に接続されている。ここで、最外周のトレンチ４の幅は、ゲート電極６とゲート引き出し電極７を電気的に接続するため、他のトレンチ幅よりも広く形成されている。さらに、ゲート引き出し配線７は、ゲート引き出し配線７の上に形成された層間絶縁膜１４を貫通して、フィールド絶縁膜１３の上に設けられたゲートコンタクト孔８によって、アルミニウム等のゲート配線１０と電気的に接続されている。また、セル部１５の周辺は、トレンチゲートの上を覆うように層間絶縁膜１４が形成され、その上にアルミニウム等のソース配線１１が形成され、ソース領域９とソース配線１１が電気的に接続されている。さらにドレイン電極１２が基板１の裏面に形成され、縦型の素子構造が構成されている。
【０００４】
図６、図７に示すように、特許文献１では、トレンチＭＯＳＦＥＴの最外周のトレンチゲートを環状に形成し、その電極６上に一端をオーバーラップ接続し、セル外周領域１６に向かって延在するゲート引き出し配線７を形成することにより、ゲート抵抗を下げる構造が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１８８２９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、図７において、ゲート引き出し配線７は、トレンチ４の側面と基板１の表面からなる角部にも形成される。ゲート酸化膜５をシリコンの熱酸化によって形成した場合、角部のゲート酸化膜５の膜厚は薄くなり易いため、ゲート電極６とＰ型ウェル層２との間のゲートリーク電流の増大や、ゲート絶縁耐圧の低下が問題となる。
【０００７】
本発明は、上記点に鑑み、ゲート酸化膜の信頼性に優れ、かつゲート抵抗の低いトレンチゲート構造を有するＭＯＳ型半導体装置を提供すること、を目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明は、半導体基板表面に形成されたトレンチと、前記トレンチの内壁面に設けられた第１の絶縁膜と、前記第１の絶縁膜を介して前記トレンチ内に充填された第１の導電層と、から成るトレンチゲートを備えるトランジスタと、前記トランジスタの上に形成された第２の絶縁膜と、前記第２の絶縁膜の一部が除去されることで形成されたゲートコンタクト孔と、前記ゲートコンタクト孔の中、及び前記第２の絶縁膜の上の一部に形成された第２の導電層と、を有し、前記ゲートコンタクト孔が、前記トレンチの上に形成されていること、を特徴とする半導体装置とした。
【０００９】
また、前記トレンチゲートが格子状に形成され、前記トレンチゲートに囲まれたソース領域を複数備えるトランジスタであって、前記ゲートコンタクト孔が、前記トレンチゲートの交差部に形成されていること、を特徴とする半導体装置とした。
【００１０】
あるいは、前記トレンチゲートが阿弥陀くじ状に形成され、前記トレンチゲートに囲まれたソース領域を複数備えるトランジスタであって、前記ゲートコンタクト孔が、前記トレンチゲートの交点部に形成されていること、を特徴とする半導体装置とした。
【発明の効果】
【００１１】
本発明によれば、ゲート酸化膜の信頼性に優れ、かつゲート抵抗の低いトレンチゲート構造を有するＭＯＳ型半導体装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係る、トレンチＭＯＳＦＥＴの一部平面図
【図２】図１のＡ−Ａ´における概略断面図
【図３】本発明の第２の実施形態に係る、トレンチＭＯＳＦＥＴの一部平面図
【図４】図３（ａ）のＢ−Ｂ´における概略断面図
【図５】本発明の他の実施形態に係る、トレンチＭＯＳＦＥＴの一部平面図
【図６】従来における、トレンチＭＯＳＦＥＴの一部平面図
【図７】従来における、図６のＣ−Ｃ´における概略断面図
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明に係る半導体装置を実施例に即して詳細に説明する。
（第１の実施形態）
図１は、本実施形態に係るトレンチＭＯＳＦＥＴを有する半導体装置の一部平面図であり、図２は図１のＡ−Ａ´における概略断面図である。
【００１４】
図１、２に示すように、半導体基板１の表層部には、Ｐ型ウェル層２とＰ型ボディ層３が、それぞれセル外周領域１６と縦横に整列した複数のセル領域１５に形成され、複数のセル領域１５のＰ型ボディ層３の表層部の周囲にはＮ型ソース領域９が形成されている。セル外周領域１６は整列した複数のセル領域の外側を取り囲んでいる。２つの向き合ったセル領域の間にはソース領域９およびボディ層３を貫通する深さにトレンチ４が形成されている。そして、このトレンチ４の内壁を覆う二酸化シリコン等からなるゲート絶縁膜５と、ゲート絶縁膜５が形成されたトレンチ内部を充填するポリシリコン等からなるゲート電極６とが順に形成され、これらからなるトレンチゲートが構成されている。さらに、基板上に形成された層間絶縁膜１４を貫通して、最外周のゲート電極６上に形成されたゲートコンタクト孔８によって、アルミニウム等のゲート配線１０と電気的に接続されている。複数のセル領域１５の間にあり、それぞれのセル領域を分離しているトレンチ４の幅は電流が均一に流れるように一定である。一方、ゲートコンタクト孔８がソース領域９やＰ型ウェル層２と接続されないようにするため、トレンチ４のうち最外周にあるトレンチの幅は、ゲートコンタクト孔８の幅よりも広く形成されており、幅広のトレンチとなっている。さらに、セル領域１５の間にあるトレンチ４の幅よりも広くなっている。前述のセル外周領域１６は最外周のトレンチの外側に設けられている。セル領域１５およびセル領域１５の周辺には、トレンチゲートの上を覆うように層間絶縁膜１４が形成され、その上にアルミニウム等のソース配線１１が形成され、ソース領域９とソース配線１１が電気的に接続されている。さらにドレイン電極１２が基板１の裏面に形成され、縦型の素子構造が構成されている。
【００１５】
図１、２に示すように、ゲートコンタクト孔８をゲート電極６の上に形成することにより、ゲート引き出し配線分の抵抗が無くなるため、ゲート抵抗を下げることができる。また、ゲート引き出し配線を用いていないため、トレンチ４上部の角部でゲート酸化膜５の薄膜化が起きても、ゲートリーク電流の増大や、ゲート絶縁耐圧の低下は起こらない。
【００１６】
（第２の実施形態）
本実施形態では、第１の実施形態と異なる部分についてのみ説明する。第１の実施形態では、最外周のゲート電極６上にゲートコンタクト孔８が形成されていたが、本実施形態では、格子状に形成されたトレンチ４の交点にゲートコンタクト孔８が形成されていることが特徴となっている。
【００１７】
図３（ａ）は本実施形態に係る半導体装置の一部平面図であり、図４は図３（ａ）のＢ−Ｂ´における概略断面図である。これらの図に示されるように、ゲートコンタクト孔８が格子状に形成されたトレンチ４の交点に形成されており、トレンチ４のうち最外周のトレンチ上には設けていない。そのためトレンチ４のうち最外周のトレンチの幅は、それ以外の場所にあるトレンチの幅と等しくなっている。
【００１８】
格子状に形成されたトレンチ４の交点において、セル領域１５間の距離がトレンチ４の幅の√２倍となるため、トレンチ４の幅を広げることなく、コンタクト孔８とセル領域１５間の距離を広げることができる。また、コンタクト孔８がセル領域１５に接近して形成されているため、コンタクト孔８を外周に形成した場合と比べてゲート抵抗を下げることができる。さらに、最外周のゲート電極６上にゲートコンタクト孔８を配置しないことにより、最外周のトレンチ４の幅を自由に設定することができる。
【００１９】
なお、本実施形態では、ゲート配線１０をソース配線１１ａに挟まれるように形成する必要があるため、アルミニウム等の配線を２層としている。具体的には、ゲート配線１０を覆うように第２の層間絶縁膜１４ｂが形成され、その上にアルミニウム等のソース配線１１ｂが形成され、ソース配線１１ａ、１１ｂが電気的に接続されている。
【００２０】
トレンチＭＯＳＦＥＴ、およびそのゲート絶縁膜を保護するためのダイオードのみを備えた、いわゆるディスクリートの半導体装置では、製造コストの面からアルミニウム等の配線は１層であることが望ましい。しかし、１つの基板に横型の相補型ＭＯＳＦＥＴとトレンチＭＯＳＦＥＴを集積した半導体集積回路装置では、相補型ＭＯＳＦＥＴ部で２層以上の配線が求められることがしばしばあるため、本実施形態は半導体集積回路装置において、製造コストの面で効果的である。
【００２１】
図３（ｂ）、（ｃ）、（ｄ）は、第２の実施形態の変形例であり、それぞれセル領域１５の平面が、八角形、角丸四角形、円形となっている。これらのように、セル領域１５の角を取ることにより、トレンチ４の交点におけるセル領域１５間の距離が広がるため、例えば、トレンチ４の幅とゲートコンタクト孔８の幅が同じであっても、トレンチ４の幅を広げることなくゲートコンタクト孔８をゲート電極６上に形成することができる。
【００２２】
（その他の変形例）
第２の実施形態においては、トレンチ４が正方の格子状に配置されていたが、図５（ａ）、（ｂ）、（ｃ）のように、セル領域１５を千鳥状に配置して、トレンチ４を１列ごとにずれている段違いのある格子状（段違い格子状）に形成してもよい。トレンチ４が格子状に形成されている場合と比べ、トレンチ４の交点におけるセル領域１５間の距離は短くなるが、トレンチ４が格子状に形成されている場合と同様の効果が得られる。
【００２３】
また、図３（ｂ）、（ｃ）では、全てのセル領域１５の角が取られているが、ゲートコンタクト孔８が形成されたトレンチ４の交点に隣接するセル領域１５の角が取られていればよい。
【００２４】
以上に説明したものは本発明の一実施の形態に過ぎないものであり、本発明の趣旨を逸脱することなく、この他にも種々の変形した実施の形態が考えられることは勿論のことである。
【符号の説明】
【００２５】
１    半導体基板
２    Ｐ型ウェル領域
３    Ｐ型ボディ領域
４    トレンチ
５    ゲート絶縁膜
６    ゲート電極
７    ゲート引き出し配線
８    ゲートコンタクト孔
９    ソース領域
１０  ゲート配線
１１、１１ａ、１１ｂ  ソース配線
１２  ドレイン電極
１３  フィールド絶縁膜
１４、１４ａ、１４ｂ  層間絶縁膜
１５  セル領域
１６  セル外周領域
【図１】
2014072412.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2014072412.tif 000008
【図７】
2014072412.tif 000009