(57)【要約】【課題】短いターンオフ時間と比較的低いオン電圧を実現し、且つ製造コストの増大が抑制された半導体装置及び半導体装置の製造方法を提供する。【解決手段】互いに対向する第１及び第２の主面を有し、第１の主面側よりも第２の主面側での第１導電型不純物の活性化率が高く且つ結晶欠陥が少ない、第１導電型のコレクタ領域と、コレクタ領域の第１の主面上に配置された第２導電型の半導体基体と、半導体基体上に配置された第１導電型のベース領域と、ベース領域上に配置された第２導電型のエミッタ領域と、少なくともドリフト領域とエミッタ領域間でベース領域上に配置されたゲート絶縁膜と、ゲート絶縁膜を介してベース領域に対向して配置されたゲート電極と、コレクタ領域の第２の主面上に配置されたコレクタ電極と、エミッタ領域と電気的に接続されたエミッタ電極とを備える。【選択図】図１
2014072306.tif 000002
【特許請求の範囲】
【請求項１】
互いに対向する第１及び第２の主面を有し、前記第１の主面側よりも前記第２の主面側での第１導電型不純物の活性化率が高く且つ結晶欠陥が少ない、第１導電型のコレクタ領域と、
前記コレクタ領域の前記第１の主面上に配置された第２導電型の半導体基体と、
前記半導体基体上に配置された第１導電型のベース領域と、
前記ベース領域上に配置された第２導電型のエミッタ領域と、
少なくとも前記半導体基体と前記エミッタ領域間で前記ベース領域上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ベース領域に対向して配置されたゲート電極と、
前記コレクタ領域の前記第２の主面上に配置されたコレクタ電極と、
前記エミッタ領域と電気的に接続されたエミッタ電極と
を備えることを特徴とする半導体装置。
【請求項２】
前記半導体基体が、
前記コレクタ領域に接するバッファ領域と、
前記バッファ領域と前記ベース領域間に配置された、前記バッファ領域よりも不純物濃度の低いドリフト領域と
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記コレクタ領域がシリコンからなり、
前記コレクタ領域中の前記第１導電型不純物がボロンである
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記コレクタ領域の膜厚が３μｍ以下であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記エミッタ領域の上面から延伸し、少なくとも前記エミッタ領域及び前記ベース領域を貫通する溝が形成され、
前記ゲート絶縁膜が前記溝の内壁上に配置され、
前記ゲート電極が前記ゲート絶縁膜を介して前記溝の内部に埋め込まれている
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
第１導電型のベース領域を第２導電型の半導体基体上に形成するステップと、
前記ベース領域上に第２導電型のエミッタ領域を形成するステップと、
前記半導体基体の前記上面に対向する下面から、前記半導体基体の下面側に第１導電型不純物を注入するステップと、
前記下面から離間した領域よりも前記下面近傍において前記第１導電型不純物の活性化率が高いように前記半導体基体を前記下面側から加熱して、第１導電型のコレクタ領域を前記半導体基体の前記下面側に形成するステップと
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記コレクタ領域を形成する前に、前記半導体基体の前記下側に第２導電型のバッファ領域を形成するステップを更に含み、
前記半導体基体の前記下側に前記バッファ領域が残存するように、前記バッファ領域の表面側に前記コレクタ領域を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記コレクタ領域の形成時に、１２００℃乃至１３００℃の温度で前記第１導電型不純物が注入された前記半導体基体を加熱することを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
レーザーアニール法又はフラッシュアニール法を用いて前記半導体基体を加熱して、前記コレクタ領域を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記エミッタ領域に開口部を有し、前記エミッタ領域と前記ベース領域を貫通して前記半導体基体に到達する溝を形成するステップと、
前記溝の内壁にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜が形成された前記溝の内部にゲート電極を形成するステップと
を更に含むことを特徴とする請求項６乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ構造を有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）は、高入力インピーダンス、低オン電圧を有することから、モータ駆動回路などで使用されている。しかし、制御電極（ゲート電極）にオフ信号を印加したとしても、Ｐ型コレクタ領域からＮ−型ドリフト領域へ注入されて残存する正孔がドリフト領域から排出されるまで、ＩＧＢＴはオフ状態にならない。更に、ドリフト領域に残存する電子はコレクタ領域を通り抜ける際に、コレクタ領域からドリフト領域への正孔の注入を誘起する。このため、ＩＧＢＴにはターンオフ時間が大きいという問題がある。
【０００３】
そこで、ＩＧＢＴのターンオフ時間を改善するために、低ライフタイム層によってキャリアライフを小さくする方法がある。具体的には、金・プラチナなどの重金属を拡散して低ライフタイム層を形成する方法や、電子線や中性子線などの放射線を照射して低ライフタイム層を形成する方法などがある。
【０００４】
しかし、低ライフタイム層を形成することによってキャリア・ライフタイムの低下を招き、ＩＧＢＴのメリットである伝導度や変調度を低下させ、オン電圧が上昇する問題がある。特に、ドリフト領域に低ライフタイム層を形成すると、耐圧劣化やターンオフ時に長いテール電流を引く問題、キャリア・ライフタイムの低下によるオン電圧の増大などの問題がある。
【０００５】
このため、高エネルギー粒子の照射によってコレクタ領域に形成され、少なくともコレクタ領域内に再結合のピークを有するような低ライフタイム層によって、短いターンオフ時間と低いオン電圧を実現しようとする方法などが提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平４−２６９８７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、高エネルギー粒子の照射による低ライフタイム層の形成は、コレクタ領域の形成後に行われる。したがって、低ライフタイム層を形成する工程が追加され、製造コストが増大する。更に、コレクタ領域の形成が終了した段階でのライトパンチスルー型ＩＧＢＴやフィールドストップ型ＩＧＢＴの厚みは１００μｍ以下であり、ノンパンチスルー型のＩＧＢＴに比べて薄い。このため、低ライフタイム層を形成前後の運搬時にウェハが割れるなどして加工歩留まりが低下しやすい。その結果、製造コストが増大する。
【０００８】
また、所望の深さに低ライフタイム層を形成するためには、高精度の位置合わせが必要である。しかし、例えば特許文献１のようにコレクタ層内に低ライフタイム層を形成する場合、低ライフタイム層を形成する製造装置のばらつきや半導体装置のコレクタ領域の深さばらつき等があるため、コレクタ領域と低ライフタイム層の位置関係に誤差が生じやすい。その結果、歩留まりが低下し、製造コストの増大を招く。
【０００９】
上記問題点に鑑み、本発明は、短いターンオフ時間と比較的低いオン電圧を実現し、且つ製造コストの増大が抑制された半導体装置及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、（イ）互いに対向する第１及び第２の主面を有し、第１の主面側よりも第２の主面側での第１導電型不純物の活性化率が高く且つ結晶欠陥が少ない、第１導電型のコレクタ領域と、（ロ）コレクタ領域の第１の主面上に配置された第２導電型の半導体基体と、（ハ）半導体基体上に配置された第１導電型のベース領域と、（ニ）ベース領域上に配置された第２導電型のエミッタ領域と、（ホ）少なくとも半導体基体とエミッタ領域間でベース領域上に配置されたゲート絶縁膜と、（ヘ）ゲート絶縁膜を介してベース領域に対向して配置されたゲート電極と、（ト）コレクタ領域の第２の主面上に配置されたコレクタ電極と、（チ）エミッタ領域と電気的に接続されたエミッタ電極とを備える半導体装置が提供される。
【００１１】
本発明の他の態様によれば、（イ）第１導電型のベース領域を第２導電型の半導体基体上に形成するステップと、（ロ）ベース領域上に第２導電型のエミッタ領域を形成するステップと、（ハ）半導体基体の上面に対向する下面から、半導体基体の下面側に第１導電型不純物を注入するステップと、（ニ）下面から離間した領域よりも下面近傍において第１導電型不純物の活性化率が高いように半導体基体を下面側から加熱して、第１導電型のコレクタ領域を半導体基体の下面側に形成するステップとを含む半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明によれば、短いターンオフ時間と比較的低いオン電圧を実現し、且つ製造コストの増大が抑制された半導体装置及び半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図２】ＩＧＢＴにおける活性化率の特性に及ぼす影響を示すグラフである。
【図３】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その１）。
【図４】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その２）。
【図５】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その３）。
【図６】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その４）。
【図７】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その５）。
【図８】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その６）。
【図９】本発明の実施形態の変形例に係る半導体装置の構造を示す模式的な断面図である。
【図１０】本発明のその他の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【発明を実施するための形態】
【００１４】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１５】
又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１６】
本発明の実施形態に係る半導体装置１は、図１に示すように、互いに対向する第１の主面１０１及び第２の主面１０２を有する第１導電型のコレクタ領域１０と、コレクタ領域１０の第１の主面１０１上に配置された第２導電型の半導体基体２０と、半導体基体２０上に配置された第１導電型のベース領域３０と、ベース領域３０の上面の一部に選択的に埋め込まれた第２導電型のエミッタ領域４０と、コレクタ領域１０の第２の主面１０２上に配置されたコレクタ電極９０と、エミッタ領域４０と電気的に接続されたエミッタ電極８０とを備える。
【００１７】
なお、第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がＮ型であれば、第２導電型はＰ型であり、第１導電型がＰ型であれば、第２導電型はＮ型である。以下では、第１導電型がＰ型、第２導電型がＮ型の場合を例示的に説明する。
【００１８】
半導体装置１では、第１の主面１０１側、即ち半導体基体側に比べて、コレクタ領域１０の第２の主面１０２側、即ちコレクタ電極側において、コレクタ領域１０に注入された不純物が活性化されている割合（以下において、「活性化率」という。）が高く、結晶欠陥が少ない。コレクタ領域１０はシリコン（Ｓｉ）からなり、コレクタ領域１０中の第１導電型不純物は例えばボロン（Ｂ）である。
【００１９】
半導体装置１は絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であり、少なくとも半導体基体２０とエミッタ領域４０間でベース領域３０上に配置されたゲート絶縁膜５０と、ゲート絶縁膜５０を介してベース領域３０に対向して配置されたゲート電極６０とを備える。図１に示した例は、トレンチゲート構造である。即ち、エミッタ領域４０の上面から延伸し、少なくともエミッタ領域４０及びベース領域３０を貫通する溝が形成されている。ゲート絶縁膜５０は溝の内壁上に配置され、ゲート電極６０はゲート絶縁膜５０を介して溝の内部に埋め込まれている。つまり、ゲート電極６０は、ゲート絶縁膜５０を介してベース領域３０と対向している。ゲート電極６０と対向するベース領域３０の表面がチャネル領域１００である。
【００２０】
図１の半導体装置１では、半導体基体２０が、コレクタ領域１０に接するＮ型のバッファ領域（フィールドストップ領域ともいう）２１と、バッファ領域２１とベース領域３０間に配置された、バッファ領域２１よりも不純物濃度の低いＮ−型のドリフト領域２２とを有する。また、ゲート電極６０の上面には層間絶縁膜７０が配置され、層間絶縁膜７０上にエミッタ領域４０とベース領域３０に接続するエミッタ電極８０が配置されている。
【００２１】
半導体装置１の動作について説明する。エミッタ電極８０とコレクタ電極９０間に所定のコレクタ電圧を印加し、エミッタ電極８０とゲート電極６０間に所定のゲート電圧を印加する。例えば、コレクタ電圧は３００Ｖ〜１６００Ｖ程度、ゲート電圧は１０Ｖ〜２０Ｖ程度である。このようにして半導体装置１をオン状態にすると、チャネル領域１００がＰ型からＮ型に反転してチャネルが形成される。形成されたチャネルを通過して、エミッタ電極８０から電子が半導体基体２０に注入される。この注入された電子により、コレクタ領域１０と半導体基体２０との間が順バイアスされ、コレクタ電極９０からコレクタ領域１０を経由して正孔（ホール）が半導体基体２０、ベース領域３０の順に移動する。更に電流を増やしていくと、コレクタ領域１０からの正孔が増加し、ベース領域３０の下方に正孔が蓄積される。この結果、伝導度変調によってオン抵抗が低下する。
【００２２】
半導体装置１をオン状態からオフ状態にする場合には、ゲート電圧をしきい値電圧よりも低くし、例えば、ゲート電圧をエミッタ電圧と同じ電位又は負電位となるように制御してチャネル領域１００を消滅させる。これにより、エミッタ電極８０から半導体基体２０への電子の注入が停止し、コレクタ領域１０から半導体基体２０への正孔の注入も停止する。コレクタ電極９０の電位がエミッタ電極８０よりも高いので、ベース領域３０と半導体基体２０との界面から空乏層が広がっていくと共に、半導体基体２０に蓄積された正孔はエミッタ電極８０に抜けていく。
【００２３】
一般的に高耐圧のＩＧＢＴでは、コレクタ電極にエミッタ電極よりも高い電圧、例えば６００Ｖを印加し、且つ、ゲート電極の電位（ゲート電圧）をしきい値電圧未満にしてＩＧＢＴをオフ状態にした時に、ベース領域とドリフト領域との境界のＰＮ接合から広がった空乏層がコレクタ領域に達する程度まで広がるように設計される。空乏層は電子を排出した状態である。
【００２４】
ＩＧＢＴにおいて、電子がＰ型のコレクタ領域に注入されると、電子の注入を打ち消すように、コレクタ領域から正孔がドリフト領域に注入される。ところで、コレクタ領域内に結晶欠陥層があると、コレクタ領域に移動してきた電子が結晶欠陥層に取り込まれる。その結果、電子がコレクタ領域に注入されなかった場合と同じような状態となり、正孔がコレクタ領域からドリフト領域に注入されないか、又は注入される量が非常に少ない。
【００２５】
しかし、図１に示した半導体装置１では、コレクタ領域１０のコレクタ電極側において半導体基体側に比べて活性化率が高く、結晶欠陥が少ない。つまり、コレクタ領域１０のドレイン領域側での結晶欠陥を多くしつつ、コレクタ領域１０全体での結晶欠陥が少ない。その結果、コレクタ領域１０全体での結晶欠陥におけるドリフト領域２２から注入される電子の捕獲をある一定量に制限しつつ、且つ、オン電圧の上昇を抑制できる。
【００２６】
一方、コレクタ領域１０の半導体基体側はコレクタ電極側に比べて多くの結晶欠陥を有することから、ターンオフ時に半導体基体２０から注入される電子がコレクタ領域１０の半導体基体側において有効に捕獲される。このため、オン電圧の上昇を抑制しながらも、コレクタ領域１０から半導体基体２０への正孔の注入量が容易に制御される。その結果、半導体装置１では、ターンオフ時間の短い、高速なスイッチング特性が得られる。
【００２７】
コレクタ領域１０を構成するために半導体基体２０に注入された第１導電型不純物が、活性化によって半導体基体２０を構成する原子と共有結合している割合は、全体で９０％以下であることが好ましい。図２に、ＩＧＢＴにおける活性化率が特性に及ぼす影響を調査した結果を示す。図２の横軸はターンオフ時間を示すスイッチング時間ｔｆ、縦軸はコレクタ・エミッタ間の飽和電圧ＶCESATである。図２において、活性化率が１００％の場合を特性Ａで示し、活性化率が９０％の場合を特性Ｂで示している。図２に示すように、活性化率が１００％の場合よりも、活性化率が９０％である場合のほうが、同様の飽和電圧ＶCESATでスイッチング時間ｔｆが短く、良好な特性を示している。
【００２８】
なお、本発明の実施形態において、「結晶欠陥」は、原子空孔やダングリングボンド、或いは導電型決定原子である不純物などの大きさが異なる粒子が格子間に保持されたことによる格子歪み（格子間歪み）が生じている結晶欠陥の状態をいう。
【００２９】
図３〜図８を用いて、本発明の実施形態に係る半導体装置１の製造方法を説明する。なお、以下に述べる製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００３０】
図３に示すように、Ｎ−型の半導体基体２０の上面２０１上にＰ型のベース領域３０を形成する。例えば、エピタキシャル成長法、又はイオン注入法と拡散を用いて、ベース領域３０が形成される。次いで、図４に示すように、ベース領域３０の上面の一部に、例えばイオン注入法と拡散を用いてＮ+型のエミッタ領域４０を選択的に形成する。
【００３１】
フォトリソグラフィ技術とエッチング技術を用いて、エミッタ領域４０上に開口部を有するマスクを用いて、エミッタ領域４０とベース領域３０を貫通して、半導体基体２０に先端が到達する溝を形成する。そして、溝の内壁にゲート絶縁膜５０を形成する。例えば、酸化シリコン（ＳｉＯ2）膜を熱酸化法で形成する。その後、不純物を添加したポリシリコン膜を溝の内部に埋め込む。更に、化学機械研磨（ＣＭＰ）などの研磨工程によって、図５に示すようにベース領域３０の表面を平坦化してゲート電極６０を形成する。
【００３２】
ゲート電極６０上に層間絶縁膜７０を形成した後、図６に示すようにエミッタ領域４０とベース領域３０に接続するエミッタ電極８０を層間絶縁膜７０上に形成する。
【００３３】
図７に矢印で示すように、半導体基体２０の下面２０２から半導体基体２０に第２導電型不純物を注入し、アニール処理を行う。これにより、半導体基体２０の下面側に第２導電型のバッファ領域２１が形成される。半導体基体２０のバッファ領域２１が形成された領域の残余の領域が、ドリフト領域２２である。バッファ領域２１の不純物濃度は、ドリフト領域２２よりも高く設定される。
【００３４】
次いで、コレクタ領域１０を形成するために、図８に矢印で示すように、半導体基体２０の下面２０２から半導体基体２０に第１導電型不純物を注入する。このとき注入される不純物のドーズ量は、例えば１×１０11〜１０14ｃｍ-2程度である。そして、下面２０２から離間したドリフト領域２２側の領域よりも下面２０２の近傍において第１導電型不純物の活性化率が高いように、半導体基体２０を下面２０２側から加熱する。これにより、第１の主面１０１側よりも第２の主面１０２側での第１導電型不純物の活性化率が高いコレクタ領域１０が形成される。したがってコレクタ領域１０では、第１の主面１０１側よりも第２の主面１０２側で結晶欠陥が少ない。
【００３５】
なお、上記のようにイオン注入と加熱処理を用いて半導体基体２０の下面側にコレクタ領域１０が形成されるため、半導体基体２０の下面２０２とコレクタ領域１０の第２の主面１０２とは一致する。
【００３６】
その後、コレクタ領域１０の第２の主面１０２上にコレクタ電極９０を形成することにより、図１に示した半導体装置１が完成する。
【００３７】
一般的にイオン注入しただけでは注入されたドーパントイオンは活性化していないために、イオン注入後の活性化処理は必要な工程である。本発明の実施形態において、「活性」とは、イオンが注入された母材の総キャリア濃度に寄与する注入イオンの割合を説明するために用いている。イオン注入中、母材の結晶格子に対するドーパントイオンによる衝撃が実質的に加えられ、イオンは結晶格子に衝突して結晶格子中に保持される。その後、アニール処理などの活性化処理によって、注入イオンと母材の結晶格子とがより規則正しい様式で再配置され、イオンが結晶格子中の位置に定着する。これにより、ドーパントイオンによって受けた母材の損傷が回復する。
【００３８】
本発明の実施形態においては、半導体基体２０の下面側から不純物注入を行い、更に下面側から半導体基体２０を加熱して不純物を活性化することにより、コレクタ領域１０を形成する。このとき、高温且つ短時間で加熱することにより、コレクタ電極９０側は良好に活性化された領域となり、半導体基体２０側はコレクタ電極９０側に比べて活性化されていない割合が多いコレクタ領域１０を実現できる。例えば、コレクタ領域１０のコレクタ電極９０側の活性化率を１００％とした場合に、コレクタ領域１０の半導体基体２０側の活性化率は８０％以下、好ましくは４０％以下にする。これにより、コレクタ領域１０の半導体基体２０側においてイオンが活性化されずに、多数の結晶欠陥を残すことができる。
【００３９】
上記のような構造のコレクタ領域１０を形成するために、コレクタ領域１０の形成時に、例えば１２００℃〜１３００℃の温度で半導体基体２０を数秒、或いは１秒以内で加熱する。このためには、レーザーアニール法やフラッシュアニール法などが好適に使用される。即ち、レーザーアニール法においてレーザーのパワーや照射時間を適切に設定したり、フラッシュアニール法において加熱温度や加熱時間を適切に設定したりすることにより、コレクタ領域１０のコレクタ電極９０側の不純物を十分に活性化しつつ、半導体基体２０側には結晶欠陥を多く残すことができる。
【００４０】
なお、半導体基体２０は、Ｓｉからなることが好ましい。例えば、炭化珪素（ＳｉＣ）などの化合物半導体からなる基板では、アニール処理を行っても注入された不純物が１００％は活性化されないことが知られている。ＳｉＣはシリコン（Ｓｉ）と炭素（Ｃ）の化合物であり、ＳｉとＣの原子の大きさも異なり、例えば窒素（Ｎ）などのドーパントイオンとも異なる。更に、結晶構造が最も硬いダイヤモンド構造である。このため、良好に活性化したくても、ドーパントイオンが母材の原子と十分に置き換わらない。
【００４１】
これに対し、シリコンからなる母材では、アニール処理によってドーパントイオンとＳｉとの置き換えが容易である。コレクタ領域１０を形成するために半導体基体２０に注入する不純物には、ボロン（Ｂ）などを採用可能である。
【００４２】
上記のように不純物の注入及びアニール処理により、コレクタ領域１０が形成される。コレクタ領域１０を形成するために半導体基体２０に第１導電型不純物が打ち込まれる深さは、半導体基体２０の下面２０２から数μｍ、例えば１〜３μｍ程度である。このため、エピタキシャル成長などによって形成される場合と異なり、コレクタ領域１０の膜厚は薄く、１〜３μｍ以下である。したがって、半導体装置１は、コレクタ領域１０の膜厚が薄いライトパンチスルー型ＩＧＢＴやフィールドストップ型ＩＧＢＴに好適である。
【００４３】
上記の製造方法では、半導体基体２０へのドーパントイオン注入時に生じたコレクタ領域１０の結晶欠陥を残した部分が、低ライフタイム層と同様に機能する。このため、低ライフタイム層を形成するための特別な工程を追加することなく、ドリフト領域２２に残存していた電子をターンオフ時に効果的に捕獲する半導体装置１を製造できる。このため、製造コストの増大を抑制できる。
【００４４】
また、高エネルギー粒子の照射によって形成された低ライフタイム層の再結合は一般的にガウス分布を有している。このため、ターンオフ時間を短くするためにコレクタ領域のドリフト領域側に低ライフタイム層のピークを形成すると、ドリフト領域にまで結晶欠陥が生じてしまい、耐圧劣化やターンオフ時に長いテール電流を引く問題、キャリア・ライフタイムの低下によるオン電圧の増大などの問題が生じる。
【００４５】
これに対し、高エネルギー粒子の照射を行わない本発明の実施形態に係る半導体装置の製造方法によれば、高エネルギー粒子の照射に起因する問題が発生しない。更に、所望の深さに低ライフタイム層を形成するために必要な高精合わせが不要である。このため、コレクタ領域と低ライフタイム層との誤差が生じやすい位置関係を考慮することなく、ターンオフ時間が短く且つ安価に半導体装置１を製造することができる。
【００４６】
以上に説明したように、本発明の実施形態に係る半導体装置の製造方法によれば、半導体基体側に比べてコレクタ電極側において活性化率が高く且つ結晶欠陥が少ないコレクタ領域１０が形成される。その結果、短いターンオフ時間と比較的低いオン電圧を実現し、且つ製造コストの増大が抑制された半導体装置１が得られる。
【００４７】
＜変形例＞
図１に示した半導体装置１は、バッファ領域２１がコレクタ領域１０とドリフト領域２２間に配置されている。しかし、図９に示すように、バッファ領域２１は配置しなくてもよい。
【００４８】
ただし、バッファ領域２１を配置することにより、ターンオフ時にドリフト領域２２内に残存する正孔の量を、ある程度制御することができる。このため、ターンオフ時間が抑制される。また、バッファ領域２１を配置することによって、半導体装置１のゲート・エミッタ間に接地電位又は逆バイアスが印加されてドリフト領域２２のベース領域３０側から広がる空乏層が生じたときに、空乏層がバッファ領域２１を超えてコレクタ領域１０に達することを防止することができる。
【００４９】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００５０】
既に述べた実施形態の説明においては、半導体装置１がトレンチゲート構造である例を示した。しかし、半導体装置１がプレーナ構造である場合にも、本発明は適用可能である。図１０に、プレーナ構造の半導体装置１の一例を示した。図１０に示した半導体装置１では、ゲート絶縁膜５０を介してゲート電極６０がベース領域３０上に配置されている。ゲート電極６０とエミッタ電極８０間には層間絶縁膜７０が配置されている。ゲート電極６０とゲート絶縁膜５０を介して対向するベース領域３０の表面がチャネル領域である。
【００５１】
図１０に示したプレーナ構造の半導体装置１の場合にも、コレクタ領域１０の半導体基体側に比べてコレクタ電極側において活性化率が高く且つ結晶欠陥が少ない。このため、短いターンオフ時間と比較的低いオン電圧を実現し、且つ製造コストの増大が抑制された半導体装置１が得られる。また、ベース領域３０とドリフト領域２２との間にドリフト領域２２よりも不純物濃度が高い第２導電型のキャリア蓄積領域を挟んでもよい。この場合、半導体基体２０はキャリア蓄積領域を含んでもよい。また、活性領域と活性領域を取り囲む外周領域との間でコレクタ領域１０の活性化率を変えてもよい。例えば、外周領域側を活性領域よりも活性化率を低くすることで、よりターンオフ時間が短く比較的オン電圧の低い半導体装置を提供できる。
【００５２】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００５３】
１…半導体装置
１０…コレクタ領域
２０…半導体基体
２１…バッファ領域
２２…ドリフト領域
３０…ベース領域
４０…エミッタ領域
５０…ゲート絶縁膜
６０…ゲート電極
７０…層間絶縁膜
８０…エミッタ電極
９０…コレクタ電極
１００…チャネル領域
１０１…第１の主面
１０２…第２の主面
２０１…上面
２０２…下面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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