(57)【要約】【課題】第１ＭＩＳＦＥＴのゲート電極と第２ＭＩＳＦＥＴのゲート電極とを別工程で形成する半導体装置の製造技術において、第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴの信頼性向上を図ることができる技術を提供する。【解決手段】半導体基板２０上にゲート絶縁膜２６、電荷蓄積膜２７、絶縁膜２８、ポリシリコン膜２９、酸化シリコン膜３０、窒化シリコン膜３１およびキャップ絶縁膜３２からなる積層膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用して、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域に形成されている積層膜を除去する。その後、半導体基板２０上にゲート絶縁膜３４、３６、ポリシリコン膜３７およびキャップ絶縁膜３８を形成する。そして、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域にゲート電極を形成した後、メモリセル形成領域にゲート電極を形成する。【選択図】図１１
2014140069.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１領域上に第１ＭＩＳＦＥＴを形成し、前記半導体基板の第２領域上に第２ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
（ａ）前記第１領域および前記第２領域を含む前記半導体基板上に第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜上に第１導体膜を形成する工程と、
（ｃ）前記第２領域上に形成されている前記第１導体膜および前記第１絶縁膜を除去する工程と、
（ｄ）前記（ｃ）工程後、前記第２領域を含む前記半導体基板上および前記第１領域を含む前記第１導体膜上に第２絶縁膜を形成する工程と、
（ｅ）前記第２絶縁膜上に第２導体膜を形成する工程と、
（ｆ）前記第２導体膜および前記第２絶縁膜をパターニングすることにより、前記第２領域に前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程と、
（ｇ）前記（ｆ）工程後、前記第１領域に形成されている前記第１導体膜および前記第１絶縁膜をパターニングすることにより、前記第１領域に前記第１ＭＩＳＦＥＴの第１ゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、第１ＭＩＳＦＥＴのゲート電極と第２ＭＩＳＦＥＴのゲート電極とを異なる工程で製造する技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００４−４００４１号公報（特許文献１）には、同一半導体基板上に低電圧で動作する低電圧系トランジスタと、高電圧で動作するＥＴＯＸ型と呼ばれる２層電極構造を有するフラッシュメモリとを形成する技術が開示されている。
【０００３】
具体的には、半導体基板上に低電圧系トランジスタ領域とフラッシュメモリ領域を作るものとして、素子分離のフィールド酸化膜を形成するとともに、イオン注入用の保護酸化膜を形成する。そして、リソグラフィによって、低電圧トランジスタ領域のみを開口する第１レジストパターンを形成し、低電圧系トランジスタの閾値電圧を制御するイオン注入を行なう。次に、第１レジストパターンを除去し、再度リソグラフィによってフラッシュメモリ領域のみ開口する第２レジストパターンを形成する。その後、フラッシュメモリ領域の保護酸化膜のみエッチングによって除去する。
【０００４】
続いて、第２レジストパターンを除去してから、フラッシュメモリのゲート酸化膜を形成し、さらにフラッシュメモリ領域上に１層目のゲート電極材料を形成する。次に、低電圧系トランジスタ領域の保護酸化膜をエッチングによって除去し、低電圧系トランジスタのゲート酸化膜を形成する。このとき、同時にフラッシュメモリの層間絶縁膜も形成される。そして、２層目のゲート電極材料を形成した後、リソグラフィおよびエッチングによって低電圧系トランジスタのゲート電極とフラッシュメモリのゲート電極を形成するとしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−４００４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電気的に書き換え可能な不揮発性半導体記憶装置（半導体装置）は、オンボードでプログラムの書き換えができることから、製品の開発期間の短縮、開発効率の向上が可能になるほか、少量多品種製品への対応、仕向け先別チューニングなどの用途に応用が広がっている。特に近年では、ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read  Only  Memory）内蔵マイコンへのニーズが大きい。
【０００７】
これまで、電気的に書き換え可能な不揮発性半導体記憶装置としては、ポリシリコン膜を電荷蓄積膜としたＥＥＰＲＯＭが主に使用されていた。
【０００８】
しかし、ポリシリコン膜を電荷蓄積膜としたＥＥＰＲＯＭでは、ポリシリコン膜を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積膜が導体であるため、異常リークにより電荷蓄積膜に貯えられた電子がすべて抜け出てしまう問題点を持っている。特に今後微細化が進み集積度が向上してくると、この問題がより顕著になってくると考えられる。
【０００９】
そこで、電荷蓄積膜としてポリシリコン膜ではなく窒化シリコン膜（Ｓｉ３Ｎ４）を電荷蓄積膜とするＭＮＯＳ（Metal  Nitride  Oxide  Semiconductor）構造およびＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）構造が提案されている。この構造の場合、電子は、絶縁体である窒化シリコン膜の離散的なトラップ準位中に蓄積されるため、電荷蓄積膜のどこか一部に欠陥が生じて異常リークが起きても、電荷蓄積膜に蓄積された電子がすべて抜け出てしまうことがない。このため、データ保持の信頼度を向上させることができる。
【００１０】
上述したような不揮発性半導体記憶装置には、ＭＯＮＯＳ構造をしたメモリセルを２次元状に複数配置したメモリセルアレイとこのメモリセルアレイを駆動する周辺回路が形成されている。周辺回路には、相対的に耐圧の高い高耐圧ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と相対的に耐圧の低い低耐圧ＭＩＳＦＥＴが含まれており、高耐圧ＭＩＳＦＥＴは、デコーダや昇圧回路などに使用されている。これらメモリセル、高耐圧ＭＩＳＦＥＴおよび低耐圧ＭＩＳＦＥＴは同一の半導体基板に形成される。すなわち、メモリセルを構成するＭＯＮＯＳ型トランジスタ（ＭＩＳＦＥＴの一種）と周辺回路を構成するＭＩＳＦＥＴは同一半導体基板上に形成される。このとき、ＭＯＮＯＳ型トランジスタのゲート電極と周辺回路用ＭＩＳＦＥＴのゲート電極とは別工程で形成される。以下に、メモリセルを構成するＭＯＮＯＳ型トランジスタのゲート電極と周辺回路を構成するＭＩＳＦＥＴのゲート電極を形成する工程について、図面を参照しながら説明する。周辺回路を構成するＭＩＳＦＥＴには、低耐圧ＭＩＳＦＥＴと高耐圧ＭＩＳＦＥＴがあるが、以下に説明する図面では、周辺回路を構成するＭＩＳＦＥＴとして、例えば低耐圧ＭＩＳＦＥＴを図示している。
【００１１】
まず第１技術として、ＭＯＮＯＳ型トランジスタのゲート電極を先に形成し、続いて周辺回路を構成するＭＩＳＦＥＴのゲート電極を形成する技術がある。
【００１２】
図３８に示すように、メモリセル形成領域および周辺回路形成領域を含む半導体基板２００上に、例えば熱酸化法を使用してゲート絶縁膜２０１を形成し、このゲート絶縁膜２０１上に、例えばＣＶＤ（Chemical Vapor Deposition）法を使用して電荷蓄積膜２０２を形成する。そして、例えばＣＶＤ法を使用して、電位障壁膜２０３を形成し、この電位障壁膜２０３上に、例えばＣＶＤ法を使用してポリシリコン膜２０４を形成する。ゲート絶縁膜２０１および電位障壁膜２０３は、例えば酸化シリコン膜から形成され、電荷蓄積膜２０２は、例えば窒化シリコン膜から形成される。
【００１３】
次に、図３９に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、メモリセル形成領域にＭＯＮＯＳ型トランジスタのゲート電極２０５を形成する。このとき、ゲート電極２０５と半導体基板２００の間には、ゲート絶縁膜（第１電位障壁膜）２０１、電荷蓄積膜２０２および電位障壁膜（第２電位障壁膜）２０３が形成されている。続いて、図４０に示すように、ゲート電極２０５を形成した半導体基板２００上に、例えば熱酸化法を用いてゲート絶縁膜２０６を形成し、このゲート絶縁膜２０６上にポリシリコン膜２０７を形成する。
【００１４】
そして、フォトリソグラフィ技術およびエッチング技術を用いてポリシリコン膜２０７およびゲート絶縁膜２０６を加工することにより、図４１に示すように、周辺回路形成領域にＭＩＳＦＥＴのゲート電極２０８を形成する。このゲート電極２０８と半導体基板２００との間には、ゲート絶縁膜２０６が形成されている。このとき、図４１に示すように、ＭＯＮＯＳ型トランジスタのゲート電極２０５の側壁にエッチング残渣２０９が残存する。
【００１５】
次に、図４２に示すように、レジストパターン２１０を形成する。レジストパターン２１０は、周辺回路形成領域を覆い、メモリセル形成領域を露出するようにパターニングされている。そして、レジストパターン２１０をマスクにしたエッチングにより、ゲート電極２０５の側壁に形成されているエッチング残渣２０９を除去する。続いて、図４３に示すように、レジストパターン２１０を除去することにより、メモリセル形成領域にＭＯＮＯＳ型トランジスタのゲート電極２０５を形成し、周辺回路形成領域にＭＩＳＦＥＴのゲート電極２０８を形成することができる。
【００１６】
この第１技術によれば、以下に示す問題点がある。すなわち、図４０に示すように、メモリセル形成領域にＭＯＮＯＳ型トランジスタのゲート電極２０５を形成した後、半導体基板２００上の全面にゲート絶縁膜２０６を形成している。このとき、ゲート電極２０５を構成するポリシリコン膜も酸化される。特に、電位障壁膜２０３と接する境界近傍領域であって、ゲート電極２０５の側壁端部において酸化が進行する。これにより、ゲート電極２０５の端部にバーズビーグが形成される。さらに、ゲート絶縁膜２０１と接する半導体基板２００にもバーズビークが生じ、端部におけるゲート絶縁膜２０１の膜厚が厚くなる。ゲート絶縁膜２０１は、電荷蓄積膜２０２への電子の注入および注出の際のトンネル絶縁膜として機能するものである。したがって、バーズビークの形成によってゲート絶縁膜２０１の膜厚が厚くなると、トンネル現象が起こりづらくなり、電荷蓄積膜２０２への電子の注入および注出が起きづらくなる。すると、情報の書き込みあるいは情報の消去が遅くなり、ＭＯＮＯＳ型トランジスタの特性が劣化する問題点が生じる。例えば、トンネル絶縁膜となるゲート絶縁膜２０１にバーズビークが生じると、バーズビークが生じた領域でゲート絶縁膜２０１の膜厚が厚くなるため、情報の消去がされにくくなる。このことから、消去動作によってしきい値電圧が所定レベルまで低下せず、書き換えを繰り返すことで読み出し電流が減少する問題点が生じる。さらに、ゲート電極２０５を微細化すると、ゲート電極２０５全体に対して、バーズビークが形成される領域の割合が増加するので、ゲート絶縁膜２０１の膜厚制御性が悪化する。このため、読み出し電流の低下や短チャネル特性の劣化が生じる。
【００１７】
また、第１技術では、図４１に示すように、ゲート電極２０５の側壁にエッチング残渣２０９が形成されるため、このエッチング残渣２０９を除去する必要がある。エッチング残渣２０９の除去は、例えばドライエッチングによって実施されるが、このドライエッチングにより、ゲート電極２０５の端部にエッチングダメージが発生するおそれがある。このエッチングダメージを緩和するため、例えば、ゲート電極２０５の表面を予め酸化するライト酸化工程などが必要となり、さらに、ゲート絶縁膜２０１の端部にバーズビークが生じやすくなる。
【００１８】
このように、ＭＯＮＯＳ型トランジスタのゲート電極２０５を、周辺回路を構成するＭＩＳＦＥＴのゲート電極２０８よりも先に形成すると、上述した問題点が発生する。そこで、第２技術として、周辺回路を構成するＭＩＳＦＥＴのゲート電極を先に形成し、続いてＭＯＮＯＳ型トランジスタのゲート電極を形成する技術がある。この技術について図面を参照しながら説明する。
【００１９】
図４４に示すように、メモリセル形成領域および周辺回路形成領域を含む半導体基板３００上に、例えば熱酸化法を使用して酸化シリコン膜よりなるゲート絶縁膜３０１を形成し、このゲート絶縁膜３０１上に、例えばＣＶＤ（Chemical Vapor Deposition）法を使用してポリシリコン膜３０２を形成する。
【００２０】
次に、図４５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜３０２を加工して、周辺回路形成領域にゲート電極３０３を形成する。
【００２１】
続いて、図４６に示すように、ゲート電極３０３を形成した半導体基板３００の全面にゲート絶縁膜３０４、電荷蓄積膜３０５および電位障壁膜３０６を形成する。そして、電位障壁膜３０６上にポリシリコン膜３０７を形成する。その後、図４７に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、メモリセル形成領域にゲート電極３０８を形成する。このとき、周辺回路形成領域に形成されているゲート電極３０３の側壁には、エッチング残渣３０９が残存する。
【００２２】
次に、図４８に示すように、レジストパターン３１０を形成する。このレジストパターン３１０は、メモリセル形成領域を覆い、周辺回路形成領域を露出するようにパターニングされている。そして、このレジストパターン３１０をマスクにしたエッチングにより、ゲート電極３０３の側壁に形成されているエッチング残渣３０９を除去する。その後、図４９に示すように、レジストパターン３１０を除去することにより、メモリセル形成領域にゲート電極３０８を形成し、周辺回路形成領域にゲート電極３０３を形成することができる。
【００２３】
この第２技術によれば、ＭＯＮＯＳ型トランジスタのゲート電極３０８を、周辺回路用ＭＩＳＦＥＴのゲート電極３０３よりも後の工程で形成するため、周辺回路用のゲート絶縁膜３０１を形成する際、ＭＯＮＯＳ型トランジスタのゲート絶縁膜３０４が酸化されることはなく、ＭＯＮＯＳ型トランジスタにおいて、バーズビークの問題は発生しない。
【００２４】
しかし、周辺回路用ＭＩＳＦＥＴのゲート電極３０３を、ＭＯＮＯＳ型トランジスタのゲート電極３０８よりも先に形成するため、以下に示す問題点が発生する。
【００２５】
図４６に示すように、周辺回路形成領域にＭＩＳＦＥＴのゲート電極３０３を形成した後、半導体基板３００上の全面にゲート絶縁膜３０４を形成している。このため、ゲート絶縁膜３０４を形成する際、ゲート電極３０３の端部が酸化され、ゲート絶縁膜３０１の端部でバーズビークが発生する。ゲート絶縁膜３０１の端部でバーズビークが発生すると、ゲート絶縁膜３０１の端部の膜厚が厚くなる。ゲート絶縁膜３０１の端部の膜厚が厚くなると、周辺回路用ＭＩＳＦＥＴのソース領域とドレイン領域との間を流れる電流が少なくなる。すなわち、この電流の大きさは、ゲート絶縁膜３０１の膜厚に反比例するため、ゲート絶縁膜３０１が厚くなると、ソース領域とドレイン領域との間を流れる電流を確保できなくなり、周辺回路用ＭＩＳＦＥＴの特性が劣化する。さらに、周辺回路用ＭＩＳＦＥＴ（特に低耐圧ＭＩＳＦＥＴ）を微細化すると、ゲート電極３０３のゲート長が短くなるため、しきい値電圧が低下する短チャネル特性が顕在化する。この短チャネル特性は、ゲート絶縁膜３０１が薄いほど改善されるが、バーズビークによってゲート絶縁膜３０１の膜厚が厚くなると、短チャネル特性がより顕在化することになり、周辺回路用ＭＩＳＦＥＴの特性が劣化する。
【００２６】
また、第２技術では、図４７に示すように、ゲート電極３０３の側壁にエッチング残渣３０９が形成されるため、このエッチング残渣３０９を除去する必要がある。エッチング残渣３０９の除去は、例えばドライエッチングによって実施されるが、このドライエッチングにより、ゲート電極３０３の端部にエッチングダメージが発生するおそれがある。
【００２７】
さらに、第２技術では、図４５に示すように、周辺回路用ＭＩＳＦＥＴ（低耐圧ＭＩＳＦＥＴ）のゲート絶縁膜３０１として、３ｎｍ程度の酸化シリコン膜を用いており、ゲート電極３０３加工後の周辺回路形成領域（低耐圧ＭＩＳＦＥＴ形成領域）には、３ｎｍ未満の酸化シリコン膜しか残存していない（図４５では図示せず）。ここで、図４７に示すように、ＭＯＮＯＳ型トランジスタのゲート電極３０８を加工する際、周辺回路形成領域に残存するポリシリコン膜３０７、電位障壁膜３０６、電荷蓄積膜３０５およびゲート絶縁膜３０４は除去される。このとき、窒化シリコン膜よりなる電荷蓄積膜３０５を除去する際、電荷蓄積膜３０５の下部に存在する酸化シリコン膜（３ｎｍ未満の酸化シリコン膜とゲート絶縁膜３０４を合わせた膜）の膜厚が薄く、窒化シリコン膜を除去する際に使用する熱リン酸にゲート電極３０３のエッジなどがさらされてゲート欠陥密度が増加する問題や半導体基板３００がえぐれることによる不良を招くおそれがある。
【００２８】
以上述べたように、第１技術あるいは第２技術のいずれを用いても、２種類のゲート電極のうち、先に形成するゲート電極に問題が生じることがわかる。
【００２９】
本発明の目的は、第１ＭＩＳＦＥＴのゲート電極と第２ＭＩＳＦＥＴのゲート電極とを別工程で形成する半導体装置の製造技術において、第１ＭＩＳＦＥＴおよび第２ＭＩＳＦＥＴの信頼性向上を図ることができる技術を提供することにある。
【００３０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００３１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００３２】
本発明による半導体装置の製造方法は、半導体基板の第１領域上に第１ＭＩＳＦＥＴを形成し、前記半導体基板の第２領域上に第２ＭＩＳＦＥＴを形成する半導体装置の製造方法に関するものである。そして、（ａ）前記第１領域および前記第２領域を含む前記半導体基板上に第１絶縁膜を形成する工程と、（ｂ）前記第１絶縁膜上に第１導体膜を形成する工程と、（ｃ）前記第２領域上に形成されている前記第１導体膜および前記第１絶縁膜を除去する工程とを備える。また、（ｄ）前記（ｃ）工程後、前記第２領域を含む前記半導体基板上および前記第１領域を含む前記第１導体膜上に第２絶縁膜を形成する工程と、
（ｅ）前記第２絶縁膜上に第２導体膜を形成する工程と、（ｆ）前記第２導体膜および前記第２絶縁膜をパターニングすることにより、前記第２領域に前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程とを備える。さらに、（ｇ）前記（ｆ）工程後、前記第１領域に形成されている前記第１導体膜および前記第１絶縁膜をパターニングすることにより、前記第１領域に前記第１ＭＩＳＦＥＴの第１ゲート電極を形成する工程とを備えるものである。
【発明の効果】
【００３３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３４】
第１ＭＩＳＦＥＴの第１ゲート電極と第２ＭＩＳＦＥＴの第２ゲート電極を加工する前に、第１ゲート電極を形成するための導体膜と第２ゲート電極を形成するための導体膜を形成する。そして、これらの導体膜を形成した後、第１ゲート電極および第２ゲート電極を加工するので、第１ＭＩＳＦＥＴおよび第２ＭＩＳＦＥＴの信頼性向上を図ることができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施の形態１において、チップに形成されたそれぞれの素子のレイアウト構成を示した上面図である。
【図２】図１に示したＥＥＰＲＯＭの内部構成の一例を示すブロック図である。
【図３】実施の形態１における半導体装置の断面を示す断面図である。
【図４】図１に示すＥＥＰＲＯＭのメモリアレイ構造と動作条件（１セル／１トランジスタ）の一例を示す説明図である。
【図５】実施の形態１における半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】変形例における半導体装置の製造工程を示す断面図である。
【図１６】変形例における半導体装置の製造工程を示す断面図である。
【図１７】図１４に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】実施の形態２における半導体装置の製造工程を示す断面図である。
【図２０】実施の形態３における半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】実施の形態４における半導体装置の製造工程を示す断面図である。
【図２６】実施の形態５における半導体装置の断面を示す断面図である。
【図２７】実施の形態５における半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】実施の形態６における半導体装置の断面を示す断面図である。
【図３３】実施の形態６における半導体装置の製造工程を示す断面図である。
【図３４】図３３に続く半導体装置の製造工程を示す断面図である。
【図３５】図３４に続く半導体装置の製造工程を示す断面図である。
【図３６】図３５に続く半導体装置の製造工程を示す断面図である。
【図３７】図３６に続く半導体装置の製造工程を示す断面図である。
【図３８】本発明者らが検討した半導体装置の製造工程を示す断面図である。
【図３９】図３８に続く半導体装置の製造工程を示す断面図である。
【図４０】図３９に続く半導体装置の製造工程を示す断面図である。
【図４１】図４０に続く半導体装置の製造工程を示す断面図である。
【図４２】図４１に続く半導体装置の製造工程を示す断面図である。
【図４３】図４２に続く半導体装置の製造工程を示す断面図である。
【図４４】本発明者らが検討した半導体装置の製造工程を示す断面図である。
【図４５】図４４に続く半導体装置の製造工程を示す断面図である。
【図４６】図４５に続く半導体装置の製造工程を示す断面図である。
【図４７】図４６に続く半導体装置の製造工程を示す断面図である。
【図４８】図４７に続く半導体装置の製造工程を示す断面図である。
【図４９】図４８に続く半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００３６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００３７】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００３８】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００３９】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００４０】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００４１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００４２】
（実施の形態１）
本実施の形態１は、相対的に低い電圧で駆動する低耐圧ＭＩＳＦＥＴ（Metal Insulator Semiconductor）と、高電圧駆動を可能とするために相対的に高い電圧で駆動する高耐圧ＭＩＳＦＥＴとを有する半導体装置であって、書き換え可能な不揮発性メモリセルを含む半導体装置およびその製造方法に本発明を適用したものである。ＭＩＳＦＥＴにおいて、耐圧とは、ＭＩＳＦＥＴを構成するソース領域と半導体基板（ウェル）やドレイン領域と半導体基板（ウェル）との境界に生じるｐｎ接合耐圧や、ゲート絶縁膜の絶縁耐圧をいい、本実施の形態１では、相対的に耐圧の高い高耐圧ＭＩＳＦＥＴと相対的に耐圧の低い低耐圧ＭＩＳＦＥＴが半導体基板に形成されている。
【００４３】
図１から図３を参照して実施の形態における半導体装置の構成について説明する。
【００４４】
図１は、チップ（半導体基板）１に形成されたそれぞれの素子のレイアウト構成を示した上面図である。図１において、チップ１は、ＣＰＵ（Central  Processing  Unit）２、ＲＯＭ（Read  Only  Memory）３、ＲＡＭ（Random  Access  Memory）４、ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read  Only  Memory）５、アナログ回路６、静電保護回路７ａ〜７ｇを有している。
【００４５】
ＣＰＵ（回路）２は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ２は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものであり、処理の高速性が要求される。したがって、ＣＰＵ２を構成しているＭＩＳＦＥＴには、チップ１に形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧ＭＩＳＦＥＴで形成される。
【００４６】
ＲＯＭ（回路）３は、記憶情報が固定され変更できないメモリで、読み出し専用メモリと呼ばれる。ＲＯＭ３の構成には、ＭＩＳＦＥＴを直列接続したＮＡＮＤ型と、ＭＩＳＦＥＴを並列接続したＮＯＲ型がある。ＮＡＮＤ型は、集積密度重視であるのに対し、ＮＯＲ型は、動作速度重視の目的で使用されることが多い。このＲＯＭ３も動作の高速性が要求されるため、ＲＯＭ３を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧ＭＩＳＦＥＴで形成される。
【００４７】
ＲＡＭ（回路）４は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic  RAM）とスタティック回路を用いたＳＲＡＭ（Static  RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。これらＲＡＭ３も動作の高速性が要求されるため、ＲＡＭ３を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされている。すなわち低耐圧ＭＩＳＦＥＴで形成される。
【００４８】
ＥＥＰＲＯＭ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）型トランジスタやＭＮＯＳ（Metal  Nitride  Oxide  Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ５の書き込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。
【００４９】
ＥＥＰＲＯＭ５の書き込み動作時などには、記憶用のＭＯＮＯＳ型トランジスタに高い電位差（１２Ｖ程度）が生じるため、記憶用のＭＯＮＯＳ型トランジスタとして、相対的に高耐圧のトランジスタが必要とされる。
【００５０】
アナログ回路６は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。これらアナログ回路６は、チップ１に形成された素子の中で、相対的に高耐圧の高耐圧ＭＩＳＦＥＴが使用される。
【００５１】
静電保護回路７ａ〜７ｇは、素子や絶縁膜などが帯電電荷の放電により生じた電圧や発熱で、内部回路が破壊されることを防止するために外部端子に設けられた回路である。帯電電荷としては、例えば人体、物体などに蓄積された静電気によるものがある。なお、静電保護回路７ａ、７ｃは、入出力端子に設けられ、静電保護回路７ｂは、モニタ端子に設けられている。また、静電保護回路７ｄは、Ｖｓｓ端子に設けられ、静電保護回路７ｅは、ＣＬＫ（クロック）端子に設けられている。さらに静電保護回路７ｆは、ＲＳＴ（リセット）端子に設けられ、静電保護回路７ｇは、Ｖｃｃ端子に設けられている。これら静電保護回路７ａ、７ｃ〜７ｇには、高電圧が印加されるため、チップ１に形成された素子の中で、相対的に高耐圧の高耐圧ＭＩＳＦＥＴが使用される。
【００５２】
次に、図１に示したＥＥＰＲＯＭ５の内部構成の一例を図２に示す。図２において、ＥＥＰＲＯＭ５は、メモリアレイ１０とメモリアレイを駆動するための駆動回路としてメモリアレイ１０の直接周辺回路部１１および間接周辺回路部１２を有している。
【００５３】
メモリアレイ１０は、ＥＥＰＲＯＭ５の記憶部にあたり、メモリセルが縦と横の２次元上に多数配置されている。メモリセルは、１ビットの単位情報を記憶するための回路であり、記憶部であるＭＯＮＯＳ型トランジスタより構成されている。
【００５４】
駆動回路は、メモリアレイ１０を駆動するための回路であり、直接周辺回路部１１としては、例えば電源電圧から数倍の電圧を生成する昇圧回路、昇圧用クロック発生回路、電圧クランプ回路、行や列を選択するカラムデコーダやロウデコーダ、カラムラッチ回路およびＷＥＬＬ制御回路などを有している。これら直接周辺回路部１１を構成するＭＩＳＦＥＴは、チップ１に形成されている素子の中で、相対的に高耐圧を必要とする高耐圧ＭＩＳＦＥＴより形成されている。
【００５５】
また、間接周辺回路部１２としてはメモリアレイの書き換え制御回路として形成されており、設定回路、通常用書き換えクロック生成回路、高速用書き換えクロック生成回路および書き換えタイミング制御回路等を有する回路からなる。これら間接周辺回路部１２を構成するＭＩＳＦＥＴは、チップ１に形成されている素子の中で、相対的に低い電圧で駆動し、高速動作が可能な低耐圧ＭＩＳＦＥＴより形成されている。
【００５６】
続いて、図３にチップ１上に形成されたＭＯＮＯＳ型トランジスタＱ１、低耐圧ＭＩＳＦＥＴＱ２、高耐圧ＭＩＳＦＥＴＱ３および容量素子Ｃの断面図を示す。図３において、メモリセル形成領域は、ＥＥＰＲＯＭ（書き換え可能な不揮発性メモリ）５内の複数のメモリセル形成領域を示しており、ＭＯＮＯＳ型トランジスタＱ１が形成されている。低耐圧ＭＩＳＦＥＴ形成領域は、高速動作を可能とするために大きな電流駆動力を必要とする低耐圧ＭＩＳＦＥＴＱ２が形成されている領域を示している。このような低耐圧ＭＩＳＦＥＴＱ２が形成される領域としては、例えばＣＰＵ２やＲＡＭ４の形成領域などが考えられる。この低耐圧ＭＩＳＦＥＴは、例えば、１．５Ｖ程度の電源電圧で動作する。また、高耐圧ＭＩＳＦＥＴ形成領域は、高耐圧ＭＩＳＦＥＴＱ３が形成されている領域を示しており、例えばアナログ回路６の形成領域、ＥＥＰＲＯＭ５内の駆動回路（デコーダなど）が形成されている領域などが考えられる。この高耐圧ＭＩＳＦＥＴＱ３は、例えば、５Ｖ程度の電源電圧で動作する。容量素子形成領域には、回路を構成する容量素子が形成されており、例えば、容量素子は、ＰＩＰ（Polysilicon Insulator Polysilicon）で形成されている。
【００５７】
図３に示すように、半導体基板２０には、素子を分離する素子分離領域２１が形成されており、素子分離領域２１によって分離された活性領域が、それぞれメモリセル形成領域低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域となっている。メモリセル形成領域、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域の半導体基板２０内には、ウェル分離層となるｎ型半導体領域２２が形成されており、このｎ型半導体領域２２上にウェルが形成されている。例えば、メモリセル形成領域においては、ｎ型半導体領域２２上にｐ型ウェル２３が形成されている。同様に、低耐圧ＭＩＳＦＥＴ形成領域には、ｎ型半導体領域２２上にｐ型ウェル２４が形成されており、高耐圧ＭＩＳＦＥＴ形成領域には、ｎ型半導体領域２２上にｐ型ウェル２５が形成されている。メモリセル形成領域に形成されているｐ型ウェル２３と高耐圧ＭＩＳＦＥＴ形成領域に形成されているｐ型ウェル２５とは同一工程で形成され、同様の不純物濃度を有している。これは、メモリセルと高耐圧ＭＩＳＦＥＴに印加される電圧などの条件が類似しているためである。これに対し、低耐圧ＭＩＳＦＥＴに印加される電圧などの条件は高耐圧ＭＩＳＦＥＴと異なるため、低耐圧ＭＩＳＦＥＴ形成領域に形成されるｐ型ウェル２４の不純物濃度は、ｐ型ウェル２３およびｐ型ウェル２５と異なっている。
【００５８】
なお、本実施の形態１では、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域に形成されているＭＩＳＦＥＴとしてｎチャネル型ＭＩＳＦＥＴを図示して説明するが、それぞれの領域にはｐチャネル型ＭＩＳＦＥＴも形成されている。
【００５９】
次に、図３に示すＭＯＮＯＳ型トランジスタＱ１の構成について説明する。
【００６０】
まず、メモリセル形成領域内に形成されたＭＯＮＯＳ型トランジスタＱ１は、以下に示す構成をしている。すなわち、半導体基板２０内に形成されたｐ型ウェル２３上にゲート絶縁膜２６が形成されており、このゲート絶縁膜２６上に電荷蓄積膜２７が形成されている。そして、この電荷蓄積膜２７上に絶縁膜（電位障壁膜）２８が形成され、絶縁膜２８上に導電膜からなるゲート電極４４が形成されている。ゲート電極４４は、低抵抗化を図るため、例えばポリシリコン膜２９とコバルトシリサイド膜５６の積層膜から構成されており、ゲート電極４４の両側の側壁にはＬＤＤ（Lightly  Doped  Drain）構造を形成するため、例えば絶縁膜からなるサイドウォール５１が形成されている。
【００６１】
サイドウォール５１下の半導体基板２０内には、半導体領域として、低濃度ｎ型不純物拡散領域４８および高濃度ｎ型不純物拡散領域５３が形成されている。また、ゲート絶縁膜２６の直下のｐ型ウェル２３内には、ｎ型半導体領域よりなるチャネル形成領域が形成されている。
【００６２】
上記のように構成されたＭＯＮＯＳ型トランジスタＱ１において、ゲート絶縁膜２６は、例えば酸化シリコン膜より形成されており、トンネル絶縁膜としての機能も有する。例えば、このＭＯＮＯＳ型トランジスタＱ１は、半導体基板２０からゲート絶縁膜２６を介して電荷蓄積膜２７に電子を注入したり、電荷蓄積膜２７に蓄積した電子を半導体基板２０へ放出したりしてデータの記憶や消去を行なうため、ゲート絶縁膜２６は、トンネル絶縁膜として機能する。
【００６３】
電荷蓄積膜２７は、データ記憶に寄与する電荷を蓄積するために設けられた膜であり、例えば窒化シリコン膜より形成されている。
【００６４】
従来、電荷蓄積膜２７としてポリシリコン膜が主に使用されてきたが、電荷蓄積膜２７としてポリシリコン膜を使用した場合、電荷蓄積膜２７を取り囲む酸化膜のどこか一部に欠陥があると、電荷蓄積膜２７が導体であるため、異常リークにより電荷蓄積膜２７に蓄積された電荷がすべて抜けてしまうことが起こりうる。
【００６５】
そこで、上述したように電荷蓄積膜２７として、絶縁体である窒化シリコン膜が使用されてきている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜２７を取り巻く酸化膜中の一部に欠陥が生じても、電荷は電荷蓄積膜２７の離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜２７から抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。
【００６６】
このような理由から、電荷蓄積膜２７として、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持の信頼性向上を図ることができる。
【００６７】
サイドウォール５１は、ＭＯＮＯＳ型トランジスタＱ１の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造にするために形成されたものである。すなわち、ＭＯＮＯＳ型トランジスタＱ１のソース領域およびドレイン領域は、低濃度ｎ型不純物拡散領域４８および高濃度ｎ型不純物拡散領域５３より形成されている。このとき、サイドウォール５１下のソース領域およびドレイン領域を低濃度ｎ型不純物拡散領域４８とすることで、ゲート電極４４の端部下における電界集中を抑制することができるようにしている。
【００６８】
次に、図３に示す低耐圧ＭＩＳＦＥＴＱ２の構成について説明する。低耐圧ＭＩＳＦＥＴＱ２は、半導体基板２０内に形成されたｐ型ウェル２４上にゲート絶縁膜３６が形成されており、このゲート絶縁膜３６上にゲート電極３９が形成されている。ゲート絶縁膜３６は、例えば酸化シリコン膜から形成され、ゲート電極３９は、低抵抗化のため、例えばポリシリコン膜３７およびコバルトシリサイド膜５６の積層膜から形成されている。
【００６９】
ゲート電極３９の両側の側壁には、サイドウォール５２が形成されており、このサイドウォール５２下の半導体基板２０内には、半導体領域として、低濃度ｎ型不純物拡散領域４９および高濃度ｎ型不純物拡散領域５４が形成されている。また、ゲート絶縁膜３６の直下のｐ型ウェル２４内には、ｐ型半導体領域よりなるチャネル形成領域が形成されている。
【００７０】
続いて、図３に示す高耐圧ＭＩＳＦＥＴＱ３の構成について説明する。高耐圧ＭＩＳＦＥＴＱ３は、半導体基板２０内に形成されたｐ型ウェル２５上にゲート絶縁膜３４が形成されており、このゲート絶縁膜３４上にゲート電極４０が形成されている。ゲート絶縁膜３４は、例えば酸化シリコン膜から形成され、ゲート電極４０は、低抵抗化のため、例えばポリシリコン膜３７とコバルトシリサイド膜５６との積層膜から形成されている。
【００７１】
ゲート電極４０の両側の側壁には、サイドウォール５１が形成されており、このサイドウォール５１下の半導体基板２０内には、半導体領域として、低濃度ｎ型不純物拡散領域５０および高濃度ｎ型不純物拡散領域５５が形成されている。また、ゲート絶縁膜３４直下のｐ型ウェル２５内には、ｐ型半導体領域よりなるチャネル形成領域が形成されている。
【００７２】
次に、低耐圧ＭＩＳＦＥＴＱ２と高耐圧ＭＩＳＦＥＴＱ３の相違点について説明する。まず、高耐圧ＭＩＳＦＥＴＱ３のサイドウォール５１の幅は、低耐圧ＭＩＳＦＥＴＱ２のサイドウォール５２の幅に比べて広くなっている。高耐圧ＭＩＳＦＥＴＱ３には、動作時に比較的高い電位差（５Ｖ程度）が印加されるため、サイドウォール５１の幅を相対的に広げてソース・ドレイン領域と半導体基板（ｐ型ウェル２５）間のｐｎ接合耐圧を向上させる必要があるからである。一方、低耐圧ＭＩＳＦＥＴＱ２には、動作時に比較的低い電位差（１．５Ｖ程度）しか印加されないため、サイドウォール５２の幅を相対的に狭くして動作の高速性向上を図っている。
【００７３】
また、高耐圧ＭＩＳＦＥＴＱ３におけるゲート電極４０のゲート長は、低耐圧ＭＩＳＦＥＴＱ２におけるゲート電極３９のゲート長に比べて長くなっている。低耐圧ＭＩＳＦＥＴＱ２では、ゲート電極３９のゲート長を短くすることにより、ソース領域とドレイン領域との間の抵抗を減らし、電流駆動力を向上させる必要があるからである。一方、高耐圧ＭＩＳＦＥＴＱ３では、比較的高い電位が印加されるため、ゲート長を短くすると、ソース領域とドレイン領域との間でパンチスルーが発生してしまうからである。
【００７４】
さらに、高耐圧ＭＩＳＦＥＴＱ３は、低耐圧ＭＩＳＦＥＴＱ２に比べて高い電圧が印加されるため、そのゲート絶縁膜３４は、低耐圧ＭＩＳＦＥＴＱ２のゲート絶縁膜３６に比べて厚くなっている。これにより、高耐圧ＭＩＳＦＥＴＱ３のゲート絶縁膜３４の絶縁耐性を向上させている。
【００７５】
続いて、図３に示す容量素子Ｃの構成について説明する。容量素子Ｃは、例えばポリシリコン膜から形成されている下部電極３３を有しており、この下部電極３３上に容量絶縁膜が形成されている。容量絶縁膜は、積層化された絶縁膜から形成され、例えば酸化シリコン膜３０、窒化シリコン膜３１および酸化シリコン膜４１の積層膜から形成されている。容量絶縁膜上には、例えばポリシリコン膜からなる上部電極４２が形成されている。この下部電極３３および上部電極４２の表面にはコバルトシリサイド膜５６が形成されている。容量絶縁膜の膜厚および上部電極４２と下部電極３３の面積を調整することにより、所望の容量値を有する容量素子Ｃが形成されている。
【００７６】
このように構成されたＭＯＮＯＳ型トランジスタＱ１、低耐圧ＭＩＳＦＥＴＱ２、高耐圧ＭＩＳＦＥＴＱ３および容量素子Ｃ上には、窒化シリコン膜５７および酸化シリコン膜５８よりなる層間絶縁膜が形成されている。そして、層間絶縁膜には、コンタクトホール５９が形成されており、このコンタクトホール５９を埋め込むようにプラグ６０が形成されている。プラグ６０は、例えばチタン／窒化チタン膜よりなるバリア膜とタングステン膜から形成されている。プラグ６０を形成した層間絶縁膜上には、例えばアルミニウム膜あるいはアルミニウム合金膜よりなる配線６１が形成されている。
【００７７】
本実施の形態１における半導体装置は上記のように構成されており、次に、本実施の形態１の特徴構成について説明する。図３において、本発明の特徴の１つは、ＭＯＮＯＳ型トランジスタＱ１、低耐圧ＭＩＳＦＥＴＱ２および高耐圧ＭＩＳＦＥＴＱ３において、バーズビークが抑制されている点である。
【００７８】
従来の製造方法では、ＭＯＮＯＳ型トランジスタのゲート電極と、周辺回路用ＭＩＳＦＥＴ（低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴ）のゲート電極は、いずれか一方のゲート電極を加工してから、ゲート絶縁膜および導体膜を堆積し、その後、もう一方のゲート電極を加工することにより形成されていた。したがって、先に加工されたゲート電極は、もう一方のゲート絶縁膜を形成する際、表面が酸化される。特に、先に加工されたゲート電極と半導体基板の間にバーズビークが生じ、端部におけるゲート絶縁膜の膜厚が厚くなる。例えば、先に形成されたゲート電極がＭＯＮＯＳ型トランジスタのものである場合、ＭＯＮＯＳ型トランジスタのゲート絶縁膜は、電荷蓄積膜への電子の注入および注出の際のトンネル絶縁膜として機能するものである。したがって、バーズビークの形成によってゲート絶縁膜の膜厚が厚くなると、トンネル現象が起こりづらくなり、電荷蓄積膜への電子の注入および注出が起きづらくなる。すると、情報の書き込みあるいは情報の消去が遅くなり、ＭＯＮＯＳ型トランジスタの特性が劣化する問題点が生じる。一方、先に形成されたゲート電極が周辺回路用ＭＩＳＦＥＴのものである場合も、バーズビークの発生により特性が劣化する。
【００７９】
そこで、本実施の形態１では、後述するような製造方法を採用することで、バーズビークの発生を抑制している。つまり、ＭＯＮＯＳ型トランジスタのゲート電極と周辺回路用ＭＩＳＦＥＴのゲート電極を加工する前に、ＭＯＮＯＳ型トランジスタのゲート電極を形成するための導体膜と周辺回路用ＭＩＳＦＥＴのゲート電極を形成するための導体膜を形成する。そして、これらの導体膜を形成した後、ＭＯＮＯＳ型トランジスタのゲート電極および周辺回路用ＭＩＳＦＥＴのゲート電極を加工するので、両方のトランジスタでバーズビークの発生を防止でき、半導体装置の信頼性向上を図ることができるのである。このような製造方法を使用すると、例えば、図３に示すように、メモリセル形成領域と周辺回路用ＭＩＳＦＥＴ形成領域（図３では低耐圧ＭＩＳＦＥＴ形成領域）との間の境界領域にダミーパターン４５が形成される。すなわち、本実施の形態１における製造方法を使用すると、その足跡として、境界領域にダミーパターン４５が形成されることになる。なお、レジストパターンのパターニングによって、ダミーパターン４５の形状は変わることもあるし、また、ダミーパターン４５を残存させないようにすることもできる。図３では、本実施の形態１における半導体装置の製造方法を使用した場合の一例として、ダミーパターン４５が形成されている例を示している。
【００８０】
本実施の形態１における半導体装置は上記のように構成されており、次に、この半導体装置に含まれるメモリセル（不揮発性メモリセル）の動作について図面を参照しながら説明する。
【００８１】
図４は、図１に示すＥＥＰＲＯＭ５のメモリアレイ構造と動作条件（１セル／１トランジスタ）の一例を示す説明図である。図４に示す各メモリセルは、電荷を蓄積するメモリ用のトランジスタのみで構成される場合の一例である。
【００８２】
メモリセルは、図３に示すＭＯＮＯＳ型トランジスタから構成され、それぞれ図４に示すように、セルトランジスタＣＴ１〜８を構成している。セルトランジスタＣＴ１〜８のゲート電極はワード線ＷＬ１〜２に接続され、ソース領域はソース線ＳＬ１〜４に接続されている。また、ドレイン領域はデータ線ＤＬ１〜４に接続されている。さらに、セルトランジスタＣＴ１〜２、ＣＴ５〜６のバックゲートは、ウェルＷＥ１に接続され、セルトランジスタＣＴ３〜４、ＣＴ７〜８のバックゲートは、ウェルＷＥ２に接続されている。
【００８３】
図４では、説明を簡単にするため、メモリセルが２行４列に配列されている場合を示しているが、これに限定されるわけでなく、実際は、さらに多くのメモリセルがマトリクス状に配置され、メモリアレイを構成している。また、同一ウェルおよび同一ワード線上のメモリセル配列は、図４において、例えばセルトランジスタＣＴ１〜２の２列構成であるが、８ビット（１バイト）構成の場合、同一ウェル上に８列のセルトランジスタが形成されている。この場合、メモリセルの消去および書き込みは、１バイト単位で行なわれる。
【００８４】
次に、図４を用いて、１セル１トランジスタ型のメモリセルの消去、書き込みおよび読み出し動作を説明する。
【００８５】
まず、消去動作から説明する。例えば、データを消去するメモリセル（選択メモリセル）として、セルトランジスタＣＴ１〜２に蓄積されたデータを消去する場合を考える。選択されたウェルＷＥ１の電位を１．５Ｖ、ワード線ＷＬ１の電位を−８．５Ｖ、ソース線ＳＬ１〜２の電位を１．５Ｖ、データ線ＤＬ１〜２をフローティングにする。すると、セルトランジスタＣＴ１〜２の電荷蓄積膜に蓄積された電荷が半導体基板側に引き抜かれ、データが消去される。また、消去を行なわない他のメモリセル（非選択メモリセル）ＣＴ３〜８については、選択しないウェルＷＥ２の電位を−８．５Ｖ、ワード線ＷＬ２の電位を１．５Ｖ、ソース線ＳＬ３〜４の電位を１．５Ｖ、データ線ＤＬ３〜４の電位をフローティングにする。これにより、セルトランジスタＣＴ３〜８の電荷蓄積膜に蓄積された電荷が逃げないようにして消去されないようにする。
【００８６】
次に、書き込み動作について説明する。例えば、データを書き込むメモリセル（選択メモリセル）として、セルトランジスタＣＴ１にデータを書き込む場合を考える。選択されたウェルＷＥ１の電位を−１０．５Ｖ、ワード線ＷＬ１の電位を１．５Ｖ、ソース線ＳＬ１の電位を−１０．５Ｖ、データ線ＤＬ１をフローティングにする。すると、セルトランジスタＣＴ１の電荷蓄積膜に電荷が注入され、データの書き込みが行なわれる。このとき、書き込みを行なわない他のセルトランジスタ（非選択メモリセル）ＣＴ２〜８については、選択しないウェルＷＥ２の電位を−１０．５Ｖ、ワード線ＷＬ２の電位を−１０．５Ｖ、ソース線ＳＬ２〜４の電位を１．５Ｖ、データ線ＤＬ２〜４の電位をフローティングにする。これにより、セルトランジスタＣＴ２〜８の電荷蓄積膜に電荷が注入されないようにする。
【００８７】
次に、読み出し動作について説明する。例えば、セルトランジスタＣＴ１にデータ“１”が書き込まれトランジスタのしきい値電圧が高くなっており、セルトランジスタＣＴ２にデータ“０”になってトランジスタのしきい値電圧が低くなっているとする。セルトランジスタＣＴ１〜２のデータを読み出す場合、選択されたウェルＷＥ１の電位を−２Ｖ、ワード線ＷＬ１の電位を０Ｖ、ソース線ＳＬ１〜２の電位を０Ｖ、データ線ＤＬ１〜２の電位を１Ｖにする。これにより、セルトランジスタＣＴ１〜２のデータを読み出す。この場合、セルトランジスタＣＴ１のしきい値電圧は高く、セルトランジスタＣＴ２のしきい値電圧は低くなっているので、データ線ＤＬ１の電位は変わらず、データ線ＤＬ２の電位は下がる。また、読み出しを行なわない他のメモリセルＣＴ３〜８については、選択しないウェルＷＥ２の電位を−２Ｖ、ワード線ＷＬ２の電位を−２Ｖ、ソース線ＳＬ３〜４の電位を０Ｖ、データ線ＤＬ３〜４の電位を０Ｖにして、セルトランジスタＣＴ３〜８がオンしないようにする。読み出し時に非選択メモリセルのバックゲート電位を下げることにより、メモリセルに選択トランジスタが不要となる。
【００８８】
次に、本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。本実施の形態１では、メモリセル形成領域が第１領域に対応し、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域が第２領域に対応している。つまり、ＭＯＮＯＳ型トランジスタが第１ＭＩＳＦＥＴに対応し、低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴが第２ＭＩＳＦＥＴに対応している。
【００８９】
まず、図５に示すように、例えば単結晶シリコンに例えばホウ素（Ｂ）などのＰ型不純物を導入した半導体基板２０を用意する。次に、半導体基板２０の主面上に素子分離領域２１を形成する。素子分離領域２１は、例えば酸化シリコン膜よりなり、ＳＴＩ（Shallow  Trench  Isolation）法やＬＯＣＯＳ（Local  Oxidization  Of  Silicon）などによって形成される。図５では、半導体基板２０に形成された溝に酸化シリコン膜を埋め込むＳＴＩ法によって形成された素子分離領域２１を示している。
【００９０】
続いて、フォトリソグラフィ技術およびイオン注入法を使用して、半導体基板２０内にウェル分離層となるｎ型半導体領域２２を形成する。ｎ型半導体領域２２は、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を半導体基板２０内に導入することによって形成される。
【００９１】
そして、フォトリソグラフィ技術およびイオン注入法を使用して、メモリセル形成領域にｐ型ウェル２３を形成し、高耐圧ＭＩＳＦＥＴ形成領域にｐ型ウェル２５を形成する。ｐ型ウェル２３およびｐ型ウェル２５は、例えばボロンなどのｐ型不純物を半導体基板２０に導入することにより形成でき、同一の不純物濃度を有している。その後、フォトリソグラフィ技術およびイオン注入法を使用して、メモリセル形成領域にチャネル形成領域を形成する。チャネル形成領域は、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入することにより形成できる。同様に、高耐圧ＭＩＳＦＥＴ形成領域にチャネル形成領域を形成する。チャネル形成領域は、例えばボロンなどのｐ型不純物を導入することにより形成されている。同様に、イオン注入法により、低耐圧ＭＩＳＦＥＴ形成領域にｐ型ウェル２４を形成する。ｐ型ウェル２４には、例えばホウ素などのｐ型不純物が導入され、低耐圧ＭＩＳＦＥＴの特性に合わせた不純物濃度になっている。すなわち、メモリセル形成領域に形成されているｐ型ウェル２３と高耐圧ＭＩＳＦＥＴ形成領域に形成されているｐ型ウェル２５とは同一の不純物濃度で形成されているが、低耐圧ＭＩＳＦＥＴ形成領域に形成されているｐ型ウェル２４は、ｐ型ウェル２３やｐ型ウェル２５とは異なる不純物濃度で形成されている。そして、ｐ型ウェル２４の表面にチャネル形成領域を形成する。このチャネル形成領域は、例えばボロンなどのｐ型不純物を導入することにより形成されている。
【００９２】
次に、図６に示すように、半導体基板２０の主面上にゲート絶縁膜（第１電位障壁膜）２６を形成する。ゲート絶縁膜２６は、例えば酸化シリコン膜からなり、熱酸化法を使用して形成することができる。そして、このゲート絶縁膜２６上に電荷蓄積膜２７を形成する。電荷蓄積膜２７は、例えば窒化シリコン膜よりなり、シランガス（ＳｉＨ４）とアンモニアガス（ＮＨ３）とを化学反応させるＣＶＤ（Chemical  Vapor  Deposition）法を使用して形成することができる。なお、電荷蓄積膜２７として、窒化シリコン膜を使用したがこれに限らず、例えば酸窒化シリコン膜（ＳｉＯＮ）等の膜中にトラップ準位を含む膜であってもよい。
【００９３】
次に、電荷蓄積膜２７上に絶縁膜（第２電位障壁膜）２８を形成する。絶縁膜２８は、例えば酸化シリコン膜よりなり、シランガスと酸素ガス（Ｏ２）とを化学反応させるＣＶＤ法によって形成することができる。このゲート絶縁膜２６、電荷蓄積膜２７および絶縁膜２８から積層化された絶縁膜（ＯＮＯ膜、第１絶縁膜）が形成される。
【００９４】
続いて、絶縁膜２８上にポリシリコン膜（第１導体膜）２９を形成する。ポリシリコン膜２９は、例えば、シランガスを窒素ガス（Ｎ２）中で熱分解させるＣＶＤ法によって形成することができる。ポリシリコン膜２９の成膜時には、リンなどの導電型不純物が添加される。なお、ポリシリコン膜２９の成膜が終了してから、イオン注入法を使用してポリシリコン膜に導電型不純物を注入してもよい。
【００９５】
その後、ポリシリコン膜２９上に、酸化シリコン膜３０、窒化シリコン膜３１およびキャップ絶縁膜３２からなる積層膜を形成する。キャップ絶縁膜３２は、例えば酸化シリコン膜よりなる。これら積層膜は、例えばＣＶＤ法を使用することによって形成することができる。キャップ絶縁膜３２は、その後の工程で形成するゲート電極４４を保護する機能を有する。
【００９６】
次に、図７に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、ゲート絶縁膜２６、電荷蓄積膜２７、絶縁膜２８、ポリシリコン膜２９、酸化シリコン膜３０、窒化シリコン膜３１およびキャップ絶縁膜３２をパターニングする。パターニングは、メモリセル形成領域と容量形成領域にこれらの積層膜が残り、低耐圧ＭＩＳＦＥＴ形成領域と高耐圧ＭＩＳＦＥＴ形成領域に形成されている積層膜が除去されるように行なわれる。このパターニングにより、容量形成領域には、ポリシリコン膜２９よりなる下部電極３３が形成される。ここでのパターニングは、メモリセル形成領域全体を覆うようになされており、メモリセル形成領域にＭＯＮＯＳ型トランジスタのゲート電極を形成する加工は行なわない。この点が本発明の特徴の１つである。ここでの工程で、メモリセル形成領域にＭＯＮＯＳ型トランジスタのゲート電極を形成すると、後述するようにこの後の工程で、低耐圧ＭＩＳＦＥＴ形成領域と高耐圧ＭＩＳＦＥＴ形成領域に、例えば酸化シリコン膜よりなるゲート絶縁膜を形成する工程が存在するので、ＭＯＮＯＳ型トランジスタにバーズビークが発生してしまう。そこで、本実施の形態１においては、ＭＯＮＯＳ型トランジスタに発生するバーズビークを防止するため、メモリセル形成領域全体に積層膜を残している。
【００９７】
続いて、図８に示すように、半導体基板２０の全面に、例えば熱酸化法を使用してゲート絶縁膜（第２絶縁膜）３４を形成する。このゲート絶縁膜３４は、例えば酸化シリコン膜から形成される。そして、図９に示すように、半導体基板２０上にレジストパターン３５を形成する。レジストパターン３５は、メモリセル形成領域、高耐圧ＭＩＳＦＥＴ形成領域および容量素子形成領域を覆い、低耐圧ＭＩＳＦＥＴ形成領域を露出するようにパターニングされている。その後、このレジストパターン３５をマスクにしたエッチングにより、低耐圧ＭＩＳＦＥＴ形成領域に形成されているゲート絶縁膜３４を除去する。
【００９８】
次に、図１０に示すように、半導体基板２０上にゲート絶縁膜（第２絶縁膜）３６を形成する。これにより、低耐圧ＭＩＳＦＥＴ形成領域には、ゲート絶縁膜３６が形成される。高耐圧ＭＩＳＦＥＴ形成領域に形成されているゲート絶縁膜３４は、ゲート絶縁膜３６を形成する工程でその膜厚が増加する。このようにして、低耐圧ＭＩＳＦＥＴ形成領域に相対的に膜厚の薄いゲート絶縁膜３６を形成し、高耐圧ＭＩＳＦＥＴ形成領域に相対的に膜厚の厚いゲート絶縁膜３４を形成することができる。
【００９９】
続いて、図１１に示すように、ゲート絶縁膜３４およびゲート絶縁膜３６上にポリシリコン膜（第２導体膜）３７を形成し、このポリシリコン膜３７上にキャップ絶縁膜３８を形成する。ポリシリコン膜３７は、例えばＣＶＤ法を使用して形成することができる。なた、キャップ絶縁膜３８は、例えば酸化シリコン膜から形成され、例えばＣＶＤ法を使用して形成することができる。
【０１００】
次に、図１２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、低耐圧ＭＩＳＦＥＴ形成領域に低耐圧ＭＩＳＦＥＴのゲート電極（第２ゲート電極）３９を形成し、高耐圧ＭＩＳＦＥＴ形成領域に高耐圧ＭＩＳＦＥＴのゲート電極（第２ゲート電極）４０を形成する。このエッチングの際、メモリセル形成領域上に形成されているゲート絶縁膜３４、ポリシリコン膜３７およびキャップ絶縁膜３８は除去される。また、容量形成領域においては、ゲート絶縁膜３４、ポリシリコン膜３７およびキャップ絶縁膜３８をパターニングすることにより、容量絶縁膜とこの容量絶縁膜上に形成される上部電極４２が形成される。容量絶縁膜は、酸化シリコン膜３０、窒化シリコン膜３１および酸化シリコン膜４１より形成されている。なお、このパターニングで、メモリセル形成領域と低耐圧ＭＩＳＦＥＴ形成領域との間の境界領域にダミーパターン４３が残存する。
【０１０１】
続いて、図１３に示すように、半導体基板２０上にレジストパターン４３ａを形成する。レジストパターン４３ａは、低耐圧ＭＩＳＦＥＴ形成領域、高耐圧ＭＩＳＦＥＴ形成領域、境界領域および容量素子形成領域を覆うようにパターニングされている。さらに、メモリセル形成領域のうちゲート電極形成領域にもレジストパターン４３ａが形成され、メモリセル形成領域のその他の領域を露出するようにパターニングされている。
【０１０２】
そして、図１４に示すように、レジストパターン４３ａをマスクにしたエッチングにより、メモリセル形成領域にＭＯＮＯＳ型トランジスタのゲート電極（第１ゲート電極）４４を形成する。このとき、メモリセル形成領域と低耐圧ＭＩＳＦＥＴ形成領域との間の境界領域には、ダミーパターン４５が形成される。
【０１０３】
このようにして、メモリセル形成領域にＭＯＮＯＳ型トランジスタのゲート電極４４を形成することができる。さらに、低耐圧ＭＩＳＦＥＴ形成領域に低耐圧ＭＩＳＦＥＴのゲート電極３９を形成し、高耐圧ＭＩＳＦＥＴ形成領域に高耐圧ＭＩＳＦＥＴのゲート電極４０を形成することができる。
【０１０４】
本実施の形態１によれば、図１１に示すように、いずれか一方のゲート電極を加工せずに、メモリセル形成領域にゲート絶縁膜２６、電荷蓄積膜２７、絶縁膜２８およびポリシリコン膜２９を形成し、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域にそれぞれゲート絶縁膜３６、３４およびポリシリコン膜３７を形成している。その後、まず、図１２に示すように、低耐圧ＭＩＳＦＥＴ形成領域にゲート電極３９を形成し、高耐圧ＭＩＳＦＥＴ形成領域にゲート電極４０を形成している。このとき、メモリセル形成領域には、既にゲート絶縁膜２６、電荷蓄積膜２７、絶縁膜２８およびポリシリコン膜２９などが形成されているので、ゲート電極３９、４０を加工した後にゲート絶縁膜２６を形成する必要がない。このため、ゲート電極３９、４０の端部が酸化されることはなく、バーズビークの発生を防止できるのである。その後、図１３に示すように、予めメモリセル形成領域に形成していたゲート絶縁膜２６、電荷蓄積膜２７、絶縁膜２８およびポリシリコン膜２９などを加工することにより、メモリセル形成領域にＭＯＮＯＳ型トランジスタのゲート電極４４を形成している。
【０１０５】
従来は、低耐圧ＭＩＳＦＥＴ形成領域にゲート電極を形成し、高耐圧ＭＩＳＦＥＴ形成領域にゲート電極を形成した後、半導体基板上の全面にＭＯＮＯＳ型トランジスタのゲート絶縁膜を形成している。このため、ＭＯＮＯＳ型トランジスタのゲート絶縁膜を形成する際、ゲート電極の端部が酸化され、低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴのゲート絶縁膜の端部でバーズビークが発生する。低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴのゲート絶縁膜の端部でバーズビークが発生すると、膜厚が厚くなる。低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴのゲート絶縁膜の膜厚が厚くなると、低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴのソース領域とドレイン領域との間を流れる電流が少なくなる。すなわち、この電流の大きさは、ゲート絶縁膜の膜厚に反比例するため、ゲート絶縁膜が厚くなると、ソース領域とドレイン領域との間を流れる電流を確保できなくなり、ＭＩＳＦＥＴの特性が劣化する。さらに、低耐圧ＭＩＳＦＥＴを微細化すると、ゲート電極のゲート長が短くなるため、しきい値電圧が低下する短チャネル特性が顕在化する。この短チャネル特性は、ゲート絶縁膜が薄いほど改善されるが、バーズビークによってゲート絶縁膜の膜厚が厚くなると、短チャネル特性がより顕在化することになり、低耐圧ＭＩＳＦＥＴの特性が劣化する。
【０１０６】
しかし、本実施の形態１では、ゲート電極３９、４０を加工した後にゲート絶縁膜２６を形成する必要がないので、低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴにおいてバーズビークの発生を防止でき、低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴの信頼性向上を実現することができる。
【０１０７】
また、本実施の形態１によれば、ＭＯＮＯＳ型トランジスタのゲート電極４４を加工する際、先に形成されている低耐圧ＭＩＳＦＥＴのゲート電極３９および高耐圧ＭＩＳＦＥＴのゲート電極４０上には、ゲート絶縁膜２６、電荷蓄積膜２７、絶縁膜２８およびポリシリコン膜２９などが堆積していないので、ゲート電極３９、４０の側壁にエッチング残渣が残存することはない。したがって、先に形成したゲート電極３９、４０の側壁からエッチング残渣を除去する工程を実施する必要がなく、ゲート電極３９、４０へのエッチングダメージを防止できる。すなわち、ゲート電極３９、４０の側壁にエッチング残渣が形成されている場合、このエッチング残渣を除去するため、例えばドライエッチングが実施される。このとき、エッチング残渣は除去されるが、エッチング残渣を除去する際、ゲート電極３９、４０の端部にもダメージが生じるおそれがある。しかし、本実施の形態１によれば、先に形成されたゲート電極３９、４０の側壁にエッチング残渣が生じないので、エッチング残渣を除去するドライエッチング工程を実施する必要がなく、ゲート電極３９、４０の損傷を防止することができる。なお、本実施の形態１では、図１４に示すように、メモリセル形成領域と低耐圧ＭＩＳＦＥＴ形成領域の間の境界領域にダミーパターン４５が残存するが、素子形成領域以外の領域に形成されているので、残存していても問題はない。すなわち、本実施の形態１では、ダミーパターン４５が形成されるが、このダミーパターン４５を除去する必要性はないので、ダミーパターン４５を除去する工程を追加する必要がなく、工程の追加による製造工程の複雑化および製造コストの上昇を防止することができる。ダミーパターン４５を除去する工程を実施すると、ダミーパターン４５が剥がれたりして、かえって異物の発生原因ともなる。これに対し、ダミーパターン４５を残しておいても大きさが大きいので、自然に剥がれることはなく、異物発生を抑制する観点からもダミーパターン４５を残存させておいた方が望ましい。
【０１０８】
このダミーパターン４５は、レジストパターンによるパターニングの仕方によって形状がかわるので、図１４に示すような形状のダミーパターン４５が残存する場合の他に、図１５に示すような形状のダミーパターン４６が残存する場合もある。さらに、レジストパターンを調整することにより、図１６に示すように、境界領域にダミーパターンを残さないようにすることも可能である。この場合、例えば、境界領域に形成されている素子分離領域２１の一部がエッチングされ、窪み４７が形成されることもある。
【０１０９】
さらに、従来、低耐圧ＭＩＳＦＥＴのゲート電極および高耐圧ＭＩＳＦＥＴのゲート電極を形成した後、メモリセル形成領域、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域には、ＭＯＮＯＳ型トランジスタを形成するためのゲート絶縁膜、電荷蓄積膜、絶縁膜およびポリシリコン膜などを堆積している。そして、ＭＯＮＯＳ型トランジスタのゲート電極を加工する際、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域に残存するポリシリコン膜、絶縁膜、電荷蓄積膜およびゲート絶縁膜を除去している。このとき、窒化シリコン膜よりなる電荷蓄積膜を除去する際、電荷蓄積膜の下部に存在する酸化シリコン膜の膜厚が薄い。このため、窒化シリコン膜を除去する際に使用する熱リン酸に、低耐圧ＭＩＳＦＥＴのゲート電極あるいは高耐圧ＭＩＳＦＥＴのゲート電極のエッジなどがさらされてゲート欠陥密度が増加する問題や低耐圧ＭＩＳＦＥＴ形成領域や高耐圧ＭＩＳＦＥＴ形成領域の半導体基板がえぐれることによる不良を招くおそれがある。
【０１１０】
しかし、本実施の形態１によれば、図１３に示すように、ＭＯＮＯＳ型トランジスタのゲート電極４４を加工する際、先に形成されている低耐圧ＭＩＳＦＥＴのゲート電極３９および高耐圧ＭＩＳＦＥＴのゲート電極４０上には、ゲート絶縁膜２６、電荷蓄積膜２７、絶縁膜２８およびポリシリコン膜２９などが堆積していない。そして、ＭＯＮＯＳ型トランジスタのゲート電極４４を加工する際、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域はレジストパターン４３ａで覆われている。したがって、熱リン酸に、低耐圧ＭＩＳＦＥＴのゲート電極あるいは高耐圧ＭＩＳＦＥＴのゲート電極のエッジなどがさらされてゲート欠陥密度が増加する問題や低耐圧ＭＩＳＦＥＴ形成領域や高耐圧ＭＩＳＦＥＴ形成領域の半導体基板２０がえぐれることを防止することができる。
【０１１１】
また、本実施の形態１によれば、ＭＯＮＯＳ型トランジスタのゲート電極４４を形成した後、他のトランジスタのゲート絶縁膜を形成する工程は存在しない。したがって、ＭＯＮＯＳ型トランジスタにバーズビークは発生しない。すなわち、バーズビークに起因するゲート絶縁膜２６の端部の厚膜化を防止できる。これにより、トンネル現象が起こりづらくなり、電荷蓄積膜への電子の注入および注出が起きづらくなるといった問題を解決することができる。すなわち、情報の書き込みあるいは情報の消去が遅くなり、ＭＯＮＯＳ型トランジスタの特性が劣化することを防止できる。
【０１１２】
このように本実施の形態１における半導体装置の製造方法によれば、メモリセル形成領域に形成されるＭＯＮＯＳ型トランジスタ、低耐圧ＭＩＳＦＥＴ形成領域に形成される低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴ形成領域に形成される高耐圧ＭＩＳＦＥＴのすべてにおいて、バーズビークの発生を抑制できるので、半導体装置の信頼性を向上させることができる。
【０１１３】
次に、図１７に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域に、ゲート電極４４に整合した低濃度ｎ型不純物拡散領域４８を形成する。低濃度ｎ型不純物拡散領域４８は、半導体基板２０内にリンや砒素などのｎ型不純物を導入し、その後導入したｎ型不純物の活性化のための熱処理を行なうことで形成することができる。同様にして、低耐圧ＭＩＳＦＥＴ形成領域にゲート電極３９に整合した低濃度ｎ型不純物拡散領域４９を形成し、高耐圧ＭＩＳＦＥＴ形成領域にゲート電極４０に整合した低濃度ｎ型不純物拡散領域５０を形成する。
【０１１４】
続いて、半導体基板２０上に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜よりなる積層膜を形成する。これらの積層膜は、例えばＣＶＤ法を使用して形成することができる。そして、異方性エッチングにより、最上層に形成されている酸化シリコン膜を除去する。このとき、ゲート電極３９、４０、４４の両側の側壁に最上層の酸化シリコン膜が残存する。
【０１１５】
次に、半導体基板２０上にレジストパターンを形成する。レジストパターンは、メモリセル形成領域および高耐圧ＭＩＳＦＥＴ形成領域を覆い、低耐圧ＭＩＳＦＥＴ形成領域を露出するようにパターニングされている。そして、このレジストパターンをマスクにしたエッチングにより、ゲート電極３９の側壁に形成されている最上層の酸化シリコン膜を除去する。
【０１１６】
その後、レジストパターンを除去した後、異方性エッチングすることにより、サイドウォール５１、５２を形成する。これらの工程により、メモリセル形成領域に形成されているゲート電極４４の側壁および高耐圧ＭＩＳＦＥＴ形成領域に形成されているゲート電極４０の側壁に相対的に幅の広いサイドウォール５１を形成することができる。一方、低耐圧ＭＩＳＦＥＴ形成領域に形成されているゲート電極３９の側壁には相対的に幅の狭いサイドウォール５２を形成することができる。
【０１１７】
続いて、フォトリソグラフィ技術およびイオン注入法を使用して、メモリセル形成領域に、高濃度ｎ型不純物拡散領域５３を形成する。高濃度ｎ型不純物拡散領域５３は、半導体基板２０内にリンや砒素などのｎ型不純物を導入し、その後導入したｎ型不純物の活性化のための熱処理を行なうことで形成することができる。同様にして、低耐圧ＭＩＳＦＥＴ形成領域に高濃度ｎ型不純物拡散領域５４を形成し、高耐圧ＭＩＳＦＥＴ形成領域に高濃度ｎ型不純物拡散領域５５を形成する。これら高濃度ｎ型不純物拡散領域５３〜５５には、それぞれ低濃度ｎ型不純物拡散領域４８〜５０に比べて高濃度にｎ型不純物が導入されている。
【０１１８】
その後、半導体基板２０の主面の全面に高融点金属膜として例えばコバルト膜を形成する。コバルト膜は、例えばスパッタ法またはＣＶＤ法を使用して形成することができる。そして、熱処理を施すことにより、ゲート電極３９、４０、４４および高濃度ｎ型不純物拡散領域５３〜５５にコバルトシリサイド膜５６を形成する。コバルトシリサイド膜５６は、低抵抗化のために形成される。すなわち、コバルト膜を堆積して熱処理を施した後、未反応のコバルトを除去することにより、ゲート電極３９、４０、４４および高濃度ｎ型不純物拡散領域５３〜５５にコバルトシリサイド膜５６を形成できる。なお、高融点金属膜としてコバルト膜のかわりにチタン膜またはニッケル膜を用いてことにより、チタンシリサイド膜またはニッケルシリサイド膜を形成できる。なお、容量素子形成領域に形成されている下部電極３３および上部電極４２の露出面にもコバルトシリサイド膜５６が形成される。
【０１１９】
以上のようにしてメモリセル形成領域にＭＯＮＯＳ型トランジスタＱ１を形成することができる。同様に、低耐圧ＭＩＳＦＥＴ形成領域に低耐圧ＭＩＳＦＥＴＱ２を形成し、高耐圧ＭＩＳＦＥＴ形成領域に高耐圧ＭＩＳＦＥＴＱ３を形成することができる。さらに、容量素子形成領域に容量素子Ｃを形成することができる。
【０１２０】
次に、配線工程について説明する。図３に示すように、半導体基板２０の主面上に窒化シリコン膜５７を形成する。窒化シリコン膜５７は、例えばＣＶＤ法によって形成することができる。そして、窒化シリコン膜５７上に酸化シリコン膜５８を形成する。この酸化シリコン膜５８も例えばＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜５８の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【０１２１】
次に、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜５８にコンタクトホール５９を形成する。続いて、コンタクトホール５９の底面および内壁を含む酸化シリコン膜５８上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１２２】
続いて、コンタクトホール５９を埋め込むように、半導体基板２０の主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜５８上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグ６０を形成することができる。
【０１２３】
次に、酸化シリコン膜５８およびプラグ６０上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線６１を形成する。さらに、配線６１の上層に配線を形成するが、ここでの説明は省略する。このようにして、本実施の形態１における半導体装置を形成することができる。
【０１２４】
（実施の形態２）
前記実施の形態１では、図１２に示すように、低耐圧ＭＩＳＦＥＴのゲート電極３９と高耐圧ＭＩＳＦＥＴのゲート電極４０を形成する際、メモリセル形成領域に形成されているゲート絶縁膜３４、ポリシリコン膜３７およびキャップ絶縁膜３８をすべて除去していた。本実施の形態２では、ゲート電極３９、４０を形成する際、メモリセル形成領域において、ＭＯＮＯＳ型トランジスタ形成領域に、ゲート絶縁膜３４、ポリシリコン膜３７およびキャップ絶縁膜３８を残す例について説明する。
【０１２５】
本実施の形態２における半導体装置の製造方法において、図５〜図１１までは、前記実施の形態１と同様である。次に、図１９に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、低耐圧ＭＩＳＦＥＴ形成領域にゲート電極３９を形成し、高耐圧ＭＩＳＦＥＴ形成領域にゲート電極４０を形成する。このとき、メモリセル形成領域において、ＭＯＮＯＳ型トランジスタのゲート電極形成領域にパターン６５を形成する。このパターン６５は、ゲート電極３９、４０を形成する際に同時に形成される。すなわち、前記実施の形態１では、ゲート電極３９、４０を形成する際、メモリセル形成領域には、ゲート絶縁膜３４、ポリシリコン膜３７およびキャップ絶縁膜３８が残らないようにパターニングされていた。しかし、本実施の形態２では、ＭＯＮＯＳ型トランジスタのゲート電極形成領域にもゲート絶縁膜３４、ポリシリコン膜３７およびキャップ絶縁膜３８からなるパターン６５が残るようにパターニングされている。
【０１２６】
続いて、低耐圧ＭＩＳＦＥＴ形成領域、高耐圧ＭＩＳＦＥＴ形成領域および境界領域を覆い、メモリセル形成領域を露出すレジストパターンを形成する。このとき、メモリセル形成領域においては、ゲート電極形成領域上にだけパターン６５からなるハードマスクが形成されている。その後、このレジストパターンをマスクにするとともに、パターン６５をハードマスクにして、図１４に示すように、メモリセル形成領域にＭＯＮＯＳ型トランジスタのゲート電極４４を形成する。この後の工程は、前記実施の形態１と同様である。このようにして、本実施の形態２における半導体装置を製造することができる。
【０１２７】
本実施の形態２によれば、前記実施の形態１と同様の効果を得ることができる他、以下に示す効果を得ることができる。すなわち、本実施の形態２では、低耐圧ＭＩＳＦＥＴ形成領域にゲート電極３９を形成し、高耐圧ＭＩＳＦＥＴ形成領域にゲート電極４０を形成している。このとき、同時に、メモリセル形成領域にパターン６５を形成している。つまり、ゲート電極３９、４０とパターン６５は１つのマスクによってパターニングされていることになる。そして、ＭＯＮＯＳ型トランジスタのゲート電極４４は、パターン６５をハードマスクにして形成されている。したがって、ゲート電極３９、４０とゲート電極４４とは、事実上１つのマスクで形成された場合と同様のパターンになっていることになる。つまり、ゲート電極３９、４０とゲート電極４４との間に位置ずれは少ないと考えられる。
【０１２８】
これに対し、パターン６５をハードマスクに使用しない場合を考える。このとき、ゲート電極４４の形成には、ゲート電極３９、４０を形成したときと異なるレジストパターンが使用される。すなわち、ゲート電極４４とゲート電極３９、４０とは別のマスクを使用することによって形成されることになる。このため、ゲート電極４４とゲート電極３９、４０との間には、位置ずれが生じやすい。
【０１２９】
ここで、半導体装置では、前記実施の形態１でも述べたように配線工程でコンタクトホール５９を形成する（図３参照）。このコンタクトホール５９はゲート電極を基準にして位置が決定されている。つまり、コンタクトホール５９を形成するマスクは、ゲート電極のパターンを基準層として位置合わせが行なわれている。このとき、例えば、ゲート電極３９、４０とゲート電極４４とを別マスクで形成した場合には、いずれか一方を形成したマスクを基準層として位置合わせが行なわれる。すると、ゲート電極３９、４０とゲート電極４４との間に位置ずれが生じていると、基準層として使用していないゲート電極とコンタクトホール５９が位置ずれを起こす可能性がある。すると、基準層として使用していないゲート電極とコンタクトホール５９との間でショート不良などが生じてしまうおそれがある。
【０１３０】
これに対し、本実施の形態２のようにゲート電極３９、４０と同時に形成したパターン６５をハードマスクにしてゲート電極４４を形成すれば、ゲート電極３９、４０とゲート電極４４とは、あたかも１つのマスクで形成したかのようになる。このため、ゲート電極３９、４０とゲート電極４４との間に生じる位置ずれは少ないと考えられる。このことから、ゲート電極３９、４０を形成してマスクを基準層として、コンタクトホール５９を形成する場合、ゲート電極４４とコンタクトホール５９の位置ずれを最小限に抑えることができる。このように本実施の形態２によれば、ゲート電極３９、４０、４４とコンタクトホール５９の位置ずれを最小限にすることができるので、半導体装置の製造歩留まりを向上させることができる。
【０１３１】
（実施の形態３）
前記実施の形態１では、低耐圧ＭＩＳＦＥＴのゲート電極３９および高耐圧ＭＩＳＦＥＴのゲート電極４０を先に形成し、ＭＯＮＯＳ型トランジスタのゲート電極４４を後に形成する例について説明した。本実施の形態３では、ＭＯＮＯＳ型トランジスタのゲート電極４４を先に形成し、低耐圧ＭＩＳＦＥＴのゲート電極３９および高耐圧ＭＩＳＦＥＴのゲート電極４０を後に形成する例について説明する。
【０１３２】
ここで、本実施の形態３では、メモリセル形成領域が第２領域に対応し、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域が第１領域に対応している。つまり、ＭＯＮＯＳ型トランジスタが第２ＭＩＳＦＥＴに対応し、低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴが第１ＭＩＳＦＥＴに対応している。
【０１３３】
本実施の形態３における半導体装置の製造方法において、図５に示す工程は、前記実施の形態１と同様である。続いて、図２０に示すように、低耐圧ＭＩＳＦＥＴ形成領域に相対的に膜厚の薄いゲート絶縁膜（第１絶縁膜）３６を形成し、高耐圧ＭＩＳＦＥＴ形成領域に相対的に膜厚の厚いゲート絶縁膜（第１絶縁膜）３４を形成する。相対的に膜厚の薄いゲート絶縁膜３６を形成し、相対的に膜厚の厚いゲート絶縁膜３４を形成する方法は、前記実施の形態１と同様である。ゲート絶縁膜３４、３６は例えば酸化シリコン膜から形成することができる。なお、メモリセル形成領域にも相対的に膜厚の厚いゲート絶縁膜３４が形成されている。次に、半導体基板２０上にポリシリコン膜（第１導体膜）３７を形成し、このポリシリコン膜３７上にキャップ絶縁膜３８を形成する。
【０１３４】
続いて、図２１に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、メモリセル形成領域に形成されているゲート絶縁膜３４、ポリシリコン膜３７およびキャップ絶縁膜３８を除去する。このとき、使用するレジストパターンは、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域を覆い、メモリセル形成領域を露出するようにパターニングされている。このレジストパターンの形成に使用するマスクは、メモリセル形成領域の半導体基板２０内にチャネル形成領域を形成する際に使用したマスクをそのまま使用できる。チャネル形成領域を形成するマスクも低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域を覆い、メモリセル形成領域を露出するようにパターニングされているからである。したがって、図２１に示す工程を追加してもマスクの数を増加させることなく実施することが可能となる。このことから、半導体装置の製造コストの削減を図ることができる。
【０１３５】
次に、図２２に示すように、半導体基板２０の主面上にゲート絶縁膜（第１電位障壁膜）２６を形成する。ゲート絶縁膜２６は、例えば酸化シリコン膜からなり、熱酸化法を使用して形成することができる。そして、このゲート絶縁膜２６上に電荷蓄積膜２７を形成する。電荷蓄積膜２７は、例えば窒化シリコン膜よりなり、シランガス（ＳｉＨ４）とアンモニアガス（ＮＨ３）とを化学反応させるＣＶＤ（Chemical  Vapor  Deposition）法を使用して形成することができる。なお、電荷蓄積膜２７として、窒化シリコン膜を使用したがこれに限らず、例えば酸窒化シリコン膜（ＳｉＯＮ）等の膜中にトラップ準位を含む膜であってもよい。
【０１３６】
次に、電荷蓄積膜２７上に絶縁膜（第２電位障壁膜）２８を形成する。絶縁膜２８は、例えば酸化シリコン膜よりなり、シランガスと酸素ガス（Ｏ２）とを化学反応させるＣＶＤ法によって形成することができる。このゲート絶縁膜２６、電荷蓄積膜２７および絶縁膜２８から積層化された絶縁膜（ＯＮＯ膜、第２絶縁膜）が形成される。
【０１３７】
続いて、絶縁膜２８上にポリシリコン膜（第２導体膜）２９を形成する。ポリシリコン膜２９は、例えば、シランガスを窒素ガス（Ｎ２）中で熱分解させるＣＶＤ法によって形成することができる。ポリシリコン膜２９の成膜時には、リンなどの導電型不純物が添加される。なお、ポリシリコン膜２９の成膜が終了してから、イオン注入法を使用してポリシリコン膜に導電型不純物を注入してもよい。
【０１３８】
その後、ポリシリコン膜２９上に、酸化シリコン膜３０、窒化シリコン膜３１およびキャップ絶縁膜３２からなる積層膜を形成する。キャップ絶縁膜３２は、例えば酸化シリコン膜よりなる。これら積層膜は、例えばＣＶＤ法を使用することによって形成することができる。キャップ絶縁膜３２は、その後の工程で形成するゲート電極４４を保護する機能を有する。
【０１３９】
次に、図２３に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、メモリセル形成領域にＭＯＮＯＳ型トランジスタのゲート電極（第２ゲート電極）４４を形成する。このエッチングの際、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域上に形成されているゲート絶縁膜２６、電荷蓄積膜２７、絶縁膜２８、ポリシリコン膜２９およびキャップ絶縁膜３２は除去される。また、このパターニングで、メモリセル形成領域と低耐圧ＭＩＳＦＥＴ形成領域との間の境界領域にダミーパターン６６が残存する。
【０１４０】
続いて、半導体基板２０上にレジストパターンを形成する。このレジストパターンは、メモリセル形成領域および境界領域を覆うようにパターニングされている。さらに、低耐圧ＭＩＳＦＥＴ形成領域のうちのゲート電極形成領域にもレジストパターンが形成され、高耐圧ＭＩＳＦＥＴ形成領域のうちのゲート電極形成領域にもレジストパターンが形成されている。それ以外の低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域は露出している。
【０１４１】
そして、図２４に示すように、上述したレジストパターンをマスクにしたエッチングにより、低耐圧ＭＩＳＦＥＴ形成領域にゲート電極（第１ゲート電極）３９を形成し、高耐圧ＭＩＳＦＥＴ形成領域にゲート電極（第１ゲート電極）４０を形成する。このとき、メモリセル形成領域と低耐圧ＭＩＳＦＥＴ形成領域との間の境界領域には、ダミーパターン６７が形成される。
【０１４２】
このようにして、メモリセル形成領域にＭＯＮＯＳ型トランジスタのゲート電極４４を形成することができる。さらに、低耐圧ＭＩＳＦＥＴ形成領域に低耐圧ＭＩＳＦＥＴのゲート電極３９を形成し、高耐圧ＭＩＳＦＥＴ形成領域に高耐圧ＭＩＳＦＥＴのゲート電極４０を形成することができる。この後の工程は前記実施の形態１と同様である。
【０１４３】
本実施の形態３によれば、前記実施の形態１と同様の効果を得ることができる。例えば、メモリセル形成領域に形成されるＭＯＮＯＳ型トランジスタ、低耐圧ＭＩＳＦＥＴ形成領域に形成される低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴ形成領域に形成される高耐圧ＭＩＳＦＥＴのすべてにおいて、バーズビークの発生を抑制できるので、半導体装置の信頼性を向上させることができる。
【０１４４】
（実施の形態４）
前記実施の形態３では、図２３に示すように、ＭＯＮＯＳ型トランジスタのゲート電極４４を形成する際、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域に形成されているゲート絶縁膜２６、電荷蓄積膜２７、絶縁膜２８、ポリシリコン膜２９およびキャップ絶縁膜３２をすべて除去していた。本実施の形態４では、ゲート電極４４を形成する際、低耐圧ＭＩＳＦＥＴ形成領域と高耐圧ＭＩＳＦＥＴ形成領域において、ゲート電極形成領域に、ゲート絶縁膜２６、電荷蓄積膜２７、絶縁膜２８、ポリシリコン膜２９およびキャップ絶縁膜３２を残す例について説明する。
【０１４５】
本実施の形態４における半導体装置の製造方法において、図２０〜図２２までは、前記実施の形態３と同様である。次に、図２５に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、メモリセル形成領域にゲート電極４４を形成する。このとき、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域において、それぞれのゲート電極形成領域にパターン６８、６９を形成する。このパターン６８、６９は、ゲート電極４４を形成する際に同時に形成される。
【０１４６】
続いて、メモリセル形成領域および境界領域を覆い、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域を露出するレジストパターンを形成する。このとき、低耐圧ＭＩＳＦＥＴ形成領域と高耐圧ＭＩＳＦＥＴ形成領域においては、それぞれのゲート電極形成領域上にだけパターン６８、６９からなるハードマスクが形成されている。その後、このレジストパターンをマスクにするとともに、パターン６８、６９をハードマスクにして、図２４に示すように、低耐圧ＭＩＳＦＥＴ形成領域にゲート電極３９を形成し、高耐圧ＭＩＳＦＥＴ形成領域にゲート電極４０を形成する。この後の工程は、前記実施の形態１と同様である。このようにして、本実施の形態４における半導体装置を製造することができる。
【０１４７】
本実施の形態４によれば、前記実施の形態１と同様の効果を得ることができる他、前記実施の形態２と同様の効果を得ることができる。つまり、本実施の形態４によれば、ゲート電極３９、４０を形成する際、ゲート電極４４と同時に形成したパターン６８、６９をハードマスクに使用しているので、ゲート電極３９、４０、４４とコンタクトホール５９の位置ずれを最小限にすることができる。したがって、半導体装置の製造歩留まりを向上させることができる。
【０１４８】
（実施の形態５）
本実施の形態５は、金属膜を使用したゲート電極を有するＭＩＳＦＥＴとポリシリコン膜を使用したゲート電極を有するＭＩＳＦＥＴを同一の半導体基板上に形成する例について説明する。
【０１４９】
図２６は、本実施の形態５における半導体装置を示す断面図である。図２６において、シリコン単結晶よりなる半導体基板２０上には素子分離領域２１が形成されており、この素子分離領域２１によって第１ＭＩＳＦＥＴ形成領域と第２ＭＩＳＦＥＴ形成領域が分離されている。
【０１５０】
半導体基板２０内の第１ＭＩＳＦＥＴ形成領域には、ｐ型ウェル７１が形成されており、このｐ型ウェル７１上に第１ＭＩＳＦＥＴＱ４が形成されている。以下に、この第１ＭＩＳＦＥＴＱ４の構成について説明する。まず、ｐ型ウェル７１上には、例えば酸化シリコン膜よりなるゲート絶縁膜７２が形成されており、このゲート絶縁膜７２上にはゲート電極８０が形成されている。ゲート電極８０は、例えばポリシリコン膜から形成されている。第１ＭＩＳＦＥＴＱ４のゲート絶縁膜７２は、後述する第２ＭＩＳＦＥＴＱ５のゲート絶縁膜７５に比べて膜厚が厚くなっている。つまり、第１ＭＩＳＦＥＴＱ４のゲート絶縁膜７２と第２ＭＩＳＦＥＴＱ５のゲート絶縁膜７５は膜厚が異なっており、ゲート絶縁膜７２の膜厚の方が相対的に厚くなっている。
【０１５１】
ゲート電極８０の側壁には、例えば酸化シリコン膜よりなるサイドウォール８３が形成されており、このサイドウォール８３直下の半導体基板２０内には、半導体領域である低濃度ｎ型不純物拡散領域８２が形成されている。低濃度ｎ型不純物拡散領域８２の外側には、高濃度ｎ型不純物拡散領域８５が形成されている。この高濃度ｎ型不純物拡散領域８５には、低濃度ｎ型不純物拡散領域８２に比べてリンや砒素などのｎ型不純物が高濃度に導入されている。低濃度ｎ型不純物拡散領域８２と高濃度ｎ型不純物拡散領域８５により、第１ＭＩＳＦＥＴＱ４のソース領域が形成されている。また、ドレイン領域についても同様に、低濃度ｎ型不純物拡散領域８２と高濃度ｎ型不純物拡散領域８５から構成されている。
【０１５２】
この第１ＭＩＳＦＥＴＱ４は、主に、第２ＭＩＳＦＥＴＱ５よりも高耐圧を目的に使用される素子であり、相対的に高い駆動電圧で動作する素子である。第２ＭＩＳＦＥＴＱ５は、主に、第１ＭＩＳＦＥＴＱ４よりも高速動作を目的に使用される素子であり、相対的に低い駆動電圧で動作する素子である。
【０１５３】
次に、第２ＭＩＳＦＥＴＱ５の構成について説明する。まず、半導体基板２０内の第２ＭＩＳＦＥＴ形成領域には、ｐ型ウェル７０が形成されており、このｐ型ウェル７０上にゲート絶縁膜７５が形成されている。このゲート絶縁膜７５は、第１ＭＩＳＦＥＴＱ４のゲート絶縁膜７２に比べて膜厚が薄くなっており、例えば酸化シリコン膜から形成されている。
【０１５４】
ゲート絶縁膜７５上にはゲート電極７７が形成されている。従来、ゲート電極７７の材料としてポリシリコン膜が使用されてきた。しかし、近年、ＭＩＳＦＥＴの微細化に伴いゲート絶縁膜７５の薄膜化が進み、ポリシリコン膜をゲート電極７７に使用した場合におけるゲート電極７７の空乏化が無視できなくなってきている。すなわち、微細化によって、酸化シリコン膜などよりなるゲート絶縁膜７５を薄膜化する必要がでてきたが、この場合、ゲート電極の空乏化によりゲート電極内に生ずる寄生容量が無視出来なくなってきているのである。このため、ゲート電極７５の材料としてポリシリコン膜ではなく金属膜が使用されている。金属膜を構成する金属としては、例えばタンタル、窒化タンタル、ジルコニウム、ハフニウム、プラチナ、ルテニウム、酸化ルテニウム、イリジウム、ニッケル、コバルトなどが使用される。
【０１５５】
ゲート電極７７の側壁には、例えば酸化シリコン膜よりなるサイドウォール８３が形成されており、このサイドウォール８３直下の半導体基板２０内には、半導体領域である低濃度ｎ型不純物拡散領域８１が形成されている。低濃度ｎ型不純物拡散領域８１の外側には、高濃度ｎ型不純物拡散領域８４が形成されている。この高濃度ｎ型不純物拡散領域８４には、低濃度ｎ型不純物拡散領域８１に比べてリンや砒素などのｎ型不純物が高濃度に導入されている。低濃度ｎ型不純物拡散領域８１と高濃度ｎ型不純物拡散領域８４により、第２ＭＩＳＦＥＴＱ５のソース領域が形成されている。また、ドレイン領域についても同様に、低濃度ｎ型不純物拡散領域８１と高濃度ｎ型不純物拡散領域８４から構成されている。
【０１５６】
このように、本実施の形態５における半導体装置では、ゲート絶縁膜７２の膜厚が相対的に厚く、ゲート電極８０がポリシリコン膜から構成されている第１ＭＩＳＦＥＴＱ４と、ゲート絶縁膜７５の膜厚が相対的に薄く、ゲート電極７７が金属膜から構成されている第２ＭＩＳＦＥＴＱ５とを有している。なお、第１ＭＩＳＦＥＴ形成領域と第２ＭＩＳＦＥＴ形成領域の境界領域には、本実施の形態５における製造方法の痕跡であるダミーパターン８６が形成されている。
【０１５７】
本実施の形態５における半導体装置は上記のように構成されており、以下に本発明の特徴である半導体装置の製造方法について図面を参照しながら説明する。
【０１５８】
図２７に示すように、周知の製造技術を使用して半導体基板２０に素子分離領域２１およびｐ型ウェル７０、７１を形成する。続いて、半導体基板の主面上にゲート絶縁膜（第１絶縁膜）７２を形成する。ゲート絶縁膜７２は例えば酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。そして、このゲート絶縁膜７２上にポリシリコン膜（第１導体膜）７３を形成し、ポリシリコン膜７３上にキャップ絶縁膜７４を形成する。キャップ絶縁膜７４は、例えば酸化シリコン膜から形成され、例えばＣＶＤ法を使用して形成することができる。
【０１５９】
続いて、図２８に示すように、フォトリソグラフィ技術およびエッチング技術を使用して第２ＭＩＳＦＥＴ形成領域に形成されているゲート絶縁膜７２、ポリシリコン膜７３およびキャップ絶縁膜７４を除去する。この工程において、第１ＭＩＳＦＥＴ形成領域ではゲート電極を加工する微細加工は行なわれず、第１ＭＩＳＦＥＴ形成領域の全域にゲート絶縁膜７２、ポリシリコン膜７３およびキャップ絶縁膜７４が残存している。この点が本発明の特徴の１つである。つまり、この工程で第１ＭＩＳＦＥＴのゲート電極を加工してしまうと、その後に行われる第２ＭＩＳＦＥＴのゲート絶縁膜形成工程で、第１ＭＩＳＦＥＴのゲート電極にバーズビークが発生してしまい、第１ＭＩＳＦＥＴの特性が劣化してしまう。そこで、本実施の形態５では、第２ＭＩＳＦＥＴのゲート絶縁膜形成前に、第１ＭＩＳＦＥＴのゲート電極を形成しないようにしている。
【０１６０】
次に、図２９に示すように、半導体基板２０の全面にゲート絶縁膜（第２絶縁膜）７５を形成する。ゲート絶縁膜７５は、例えば酸化シリコン膜から形成されており、先程形成したゲート絶縁膜７２よりも薄い膜厚を有している。その後、ゲート絶縁膜７５上に金属膜として、例えば、タンタル膜（第２導体膜）７６を形成する。タンタル膜７６は、例えばスパッタリング法を使用して形成することができる。
【０１６１】
続いて、図３０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、第２ＭＩＳＦＥＴ形成領域にゲート電極（第２ゲート電極）７７を形成する。このとき、第１ＭＩＳＦＥＴ形成領域において、ゲート電極形成領域にパターン７９を形成する。このパターン７９は、ゲート電極７７を形成する際に同時に形成される。なお、境界領域には、ダミーパターン７８が形成される。
【０１６２】
続いて、第２ＭＩＳＦＥＴ形成領域および境界領域を覆い、第１ＭＩＳＦＥＴ形成領域を露出するレジストパターンを形成する。このとき、第１ＭＩＳＦＥＴ形成領域においては、ゲート電極形成領域上にだけパターン７９からなるハードマスクが形成されている。その後、このレジストパターンをマスクにするとともに、パターン７９をハードマスクにして、図３１に示すように、第１ＭＩＳＦＥＴ形成領域にゲート電極（第１ゲート電極）８０を形成する。
【０１６３】
このようにして、第１ＭＩＳＦＥＴ形成領域にポリシリコン膜よりなるゲート電極８０を形成し、第２ＭＩＳＦＥＴ形成領域にタンタル膜よりなるゲート電極７７を形成することができる。なお、境界領域には、ダミーパターン８６が形成される。
【０１６４】
本実施の形態５によれば、前記実施の形態１と同様、第１ＭＩＳＦＥＴのゲート電極８０および第２ＭＩＳＦＥＴのゲート電極７７を微細加工する前に、両方のゲート電極材料を形成してしまい、２種類のゲート電極材料の形成が完了した後に、ゲート電極７７、８０の微細加工を行なっている。このため、ゲート電極７７、８０の両方で酸化工程によるバーズビークの発生を抑制することができ、半導体装置の信頼性を向上させることができる。
【０１６５】
また、前記実施の形態２、４と同様、ゲート電極８０を形成する際、ゲート電極７７と同時に形成したパターン７９をハードマスクに使用しているので、ゲート電極７７、８０とコンタクトホール５９の位置ずれを最小限にすることができる。したがって、半導体装置の製造歩留まりを向上させることができる。
【０１６６】
本実施の形態５では、ポリシリコン膜７３を先に形成し、その後タンタル膜７６を形成しているが、これに限定されるものではなく、タンタル膜７６を先に形成し、その後ポリシリコン膜７３を形成するように構成してもよい。
【０１６７】
（実施の形態６）
本実施の形態６では、金属膜を使用したゲート電極を有するｎチャネル型ＭＩＳＦＥＴと金属膜を使用したゲート電極を有するｐチャネル型ＭＩＳＦＥＴを同一半導体基板上に形成する例について説明する。第１ＭＩＳＦＥＴがｎチャネル型ＭＩＳＦＥＴに対応し、第２ＭＩＳＦＥＴがｐチャネルＭＩＳＦＥＴに対応している。
【０１６８】
図３２は、本実施の形態６における半導体装置を示す断面図である。図３２において、シリコン単結晶よりなる半導体基板２０上には素子分離領域２１が形成されており、この素子分離領域２１によってｎチャネル型ＭＩＳＦＥＴ形成領域とｐチャネル型ＭＩＳＦＥＴ形成領域が分離されている。
【０１６９】
半導体基板２０内のｎチャネル型ＭＩＳＦＥＴ形成領域には、ｐ型ウェル８７が形成されており、このｐ型ウェル８７上にｎチャネル型ＭＩＳＦＥＴＱ６が形成されている。以下に、このｎチャネル型ＭＩＳＦＥＴＱ６の構成について説明する。まず、ｐ型ウェル８７上には、ゲート絶縁膜８９が形成されており、このゲート絶縁膜８９上にはゲート電極９６が形成されている。ゲート電極９６は、例えば金属膜であるタンタル膜から形成されている。
【０１７０】
ゲート絶縁膜８９は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成されている。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜８９として酸化シリコン膜が使用されている。  しかし、素子の微細化に伴い、ゲート絶縁膜８９の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜８９として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【０１７１】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
【０１７２】
例えば、高誘電体膜として、ハフニウム酸化物の一つであるハフニウムアルミネート膜（ＨｆＡｌＯＮ膜）が使用されるが、ハフニウムアルミネート膜に代えて、酸化ハフニウム膜、ＨｆＯＮ膜、ＨｆＳｉＯ膜、ＨｆＳｉＯＮ膜、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、ハフニウムアルミネート膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、ハフニウムアルミネート膜を用いた場合と同様の効果が得られる。
【０１７３】
ゲート電極９６の側壁には、例えば酸化シリコン膜よりなるサイドウォール１００が形成されており、このサイドウォール１００直下の半導体基板２０内には、半導体領域である低濃度ｎ型不純物拡散領域９８が形成されている。低濃度ｎ型不純物拡散領域９８の外側には、高濃度ｎ型不純物拡散領域１０１が形成されている。この高濃度ｎ型不純物拡散領域１０１には、低濃度ｎ型不純物拡散領域９８に比べてリンや砒素などのｎ型不純物が高濃度に導入されている。低濃度ｎ型不純物拡散領域９８と高濃度ｎ型不純物拡散領域１０１により、ｎチャネルＭＩＳＦＥＴＱ６のソース領域が形成されている。また、ドレイン領域についても同様に、低濃度ｎ型不純物拡散領域９８と高濃度ｎ型不純物拡散領域１０１から構成されている。
【０１７４】
次に、ｐチャネル型ＭＩＳＦＥＴＱ７の構成について説明する。まず、半導体基板２０内のｐチャネル型ＭＩＳＦＥＴ形成領域には、ｎ型ウェル８８が形成されており、このｎ型ウェル８８上にゲート絶縁膜９１が形成されている。このゲート絶縁膜９１は、例えば酸化シリコン膜よりも誘電率が高い高誘電率膜から形成されている。そして、ゲート絶縁膜９１上にはゲート電極９３が形成されている。ゲート電極９３は、例えばプラチナ膜から形成されている。
【０１７５】
ゲート電極９３の側壁には、例えば酸化シリコン膜よりなるサイドウォール１００が形成されており、このサイドウォール１００直下の半導体基板２０内には、半導体領域である低濃度ｐ型不純物拡散領域９９が形成されている。低濃度ｐ型不純物拡散領域９９の外側には、高濃度ｐ型不純物拡散領域１０２が形成されている。この高濃度ｐ型不純物拡散領域１０２には、低濃度ｐ型不純物拡散領域９９に比べてホウ素などのｐ型不純物が高濃度に導入されている。低濃度ｐ型不純物拡散領域９９と高濃度ｐ型不純物拡散領域１０２により、ｐチャネル型ＭＩＳＦＥＴＱ７のソース領域が形成されている。また、ドレイン領域についても同様に、低濃度ｐ型不純物拡散領域９９と高濃度ｐ型不純物拡散領域１０２から構成されている。
【０１７６】
このように、本実施の形態６における半導体装置では、ゲート絶縁膜８９が高誘電率膜から形成され、ゲート電極９６がタンタル膜から構成されているｎチャネル型ＭＩＳＦＥＴＱ６と、ゲート絶縁膜９１が高誘電率膜から形成され、ゲート電極９３がプラチナ膜から構成されているｐチャネル型ＭＩＳＦＥＴＱ７とを有している。なお、ｎチャネル型ＭＩＳＦＥＴ形成領域とｐチャネル型ＭＩＳＦＥＴ形成領域の境界領域には、本実施の形態６における製造方法の痕跡であるダミーパターン９７が形成されている。
【０１７７】
本実施の形態６では、ｎチャネル型ＭＩＳＦＥＴＱ６とｐチャネル型ＭＩＳＦＥＴＱ７の両方において、ゲート電極材料として金属膜を使用している。しかし、ｎチャネル型ＭＩＳＦＥＴＱ６ではタンタル膜を使用し、ｐチャネル型ＭＩＳＦＥＴＱ７ではプラチナ膜を使用している。つまり、ｎチャネル型ＭＩＳＦＥＴＱ６とｐチャネル型ＭＩＳＦＥＴＱ７で異なる金属膜を使用している。これは以下に示す理由による。
【０１７８】
ゲート電極材料として金属膜を使用する場合、まず始めにｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方のゲート電極に同じ金属膜を使用することが考えられる。
【０１７９】
しかし、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方のゲート電極に同じ金属膜を使用した場合、使用した金属膜の仕事関数でＭＩＳＦＥＴのしきい値電圧が決まってしまうため、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのいずれか一方のしきい値電圧が高くなってしまう問題点がある。すなわち、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を下げる仕事関数値とｐチャネル型ＭＩＳＦＥＴのしきい値電圧を下げる仕事関数値とは相違するため、いずれか一方のＭＩＳＦＥＴのしきい値電圧を下げるような仕事関数の金属膜を選択すると、もう一方のＭＩＳＦＥＴでしきい値電圧が上昇してしまう問題点がある。
【０１８０】
ここで、ｎチャネル型ＭＩＳＦＥＴでは、ゲート電極材料の仕事関数がシリコンの伝導帯近傍の値を有していると、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を下げることができる。このことから、本実施の形態６では、シリコンの伝導帯近傍の値を仕事関数値として有するタンタル膜をゲート電極９６に使用している。なお、ｎチャネル型ＭＩＳＦＥＴのゲート電極材料として、タンタル膜を使用しているが、これに限定されることはなく、シリコンの伝導帯近傍の値を仕事関数値として有する他の金属膜を使用することもできる。例えば、ハフニウム膜などを使用してもよい。
【０１８１】
一方、ｐチャネル型ＭＩＳＦＥＴでは、ゲート電極材料の仕事関数がシリコンの価電子帯近傍の値を有していると、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を下げることができる。このことから、本実施の形態６では、シリコンの価電子帯近傍の値を仕事関数値として有するプラチナ膜をゲート電極９３に使用している。なお、ｐチャネル型ＭＩＳＦＥＴのゲート電極材料として、プラチナ膜を使用しているが、これに限定されることはなく、シリコンの価電子帯近傍の値を仕事関数値として有する他の金属膜を使用することもできる。例えば、酸化ルテニウムやルテニウムなどを使用してもよい。
【０１８２】
すなわち、本実施の形態６における半導体装置は上記のように、ｎチャネル型ＭＩＳＦＥＴのゲート電極の材料には、ｐチャネル型ＭＩＳＦＥＴのゲート電極の材料よりも、その仕事関数がシリコンの伝導帯近傍の値をする材料を使用する。言い換えれば、ｐチャネル型ＭＩＳＦＥＴのゲート電極の材料には、ｎチャネル型ＭＩＳＦＥＴのゲート電極の材料よりも、その仕事関数がシリコンの価電子帯近傍の値をする材料を使用する。
以下に本発明の特徴である半導体装置の製造方法について図面を参照しながら説明する。
【０１８３】
図３３に示すように、周知の製造技術を使用して半導体基板２０に素子分離領域２１お、ｐ型ウェル８７およびｎ型ウェル８８を形成する。続いて、半導体基板の主面上にゲート絶縁膜（第１絶縁膜）８９を形成する。ゲート絶縁膜８９は例えばハフニウムアルミネート膜から形成され、例えばＣＶＤ法やＡＬＤ（Atomic Layer Deposition）法を使用して形成することができる。そして、このゲート絶縁膜８９上にタンタル膜（第１導体膜）９０を形成する。タンタル膜９０は、例えばスパッタリング法を使用して形成することができる。
【０１８４】
続いて、図３４に示すように、フォトリソグラフィ技術およびエッチング技術を使用してｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているゲート絶縁膜８９およびタンタル膜９０を除去する。この工程において、ｎチャネル型ＭＩＳＦＥＴ形成領域ではゲート電極を加工する微細加工は行なわれず、ｎチャネル型ＭＩＳＦＥＴ形成領域の全域にゲート絶縁膜８９およびタンタル膜９０が残存している。この点が本発明の特徴の１つである。つまり、この工程でｎチャネル型ＭＩＳＦＥＴのゲート電極を加工してしまうと、その後に行われるｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜形成工程で、ｎチャネル型ＭＩＳＦＥＴにバーズビークが発生してしまい、ｎチャネル型ＭＩＳＦＥＴの特性が劣化してしまう。そこで、本実施の形態６では、ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜形成前に、ｎチャネル型ＭＩＳＦＥＴのゲート電極を形成しないようにしている。
【０１８５】
次に、図３５に示すように、半導体基板２０の全面にゲート絶縁膜（第２絶縁膜）９１を形成する。ゲート絶縁膜９１は、例えばハフニウムアルミネート膜から形成されている。その後、ゲート絶縁膜９１上に金属膜であるプラチナ膜（第２導体膜）９２を形成する。プラチナ膜７６は、例えばスパッタリング法あるいはＣＶＤ法を使用して形成することができる。
【０１８６】
続いて、図３６に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ｐチャネル型ＭＩＳＦＥＴ形成領域にゲート電極（第２ゲート電極）９３を形成する。このとき、ｎチャネル型ＭＩＳＦＥＴ形成領域において、ゲート電極形成領域にパターン９５を形成する。このパターン９５は、ゲート電極９３を形成する際に同時に形成される。なお、境界領域には、ダミーパターン９４が形成される。
【０１８７】
次に、ｐチャネル型ＭＩＳＦＥＴ形成領域および境界領域を覆い、ｎチャネル型ＭＩＳＦＥＴ形成領域を露出するレジストパターンを形成する。このとき、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、ゲート電極形成領域上にだけパターン９５からなるハードマスクが形成されている。その後、このレジストパターンをマスクにするとともに、パターン９５をハードマスクにして、図３７に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域にゲート電極（第１ゲート電極）９６を形成する。
【０１８８】
このようにして、ｎチャネル型ＭＩＳＦＥＴ形成領域にタンタル膜よりなるゲート電極９６を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域にプラチナ膜よりなるゲート電極９３を形成することができる。なお、境界領域には、ダミーパターン９７が形成される。
【０１８９】
本実施の形態６によれば、前記実施の形態１と同様、ｎチャネル型ＭＩＳＦＥＴのゲート電極９６およびｐチャネル型ＭＩＳＦＥＴのゲート電極９３を微細加工する前に、両方のゲート電極材料を形成してしまい、２種類のゲート電極材料の形成が完了した後に、ゲート電極９３、９６の微細加工を行なっている。このため、ゲート電極９３、９６の両方で酸化工程によるバーズビークの発生を抑制することができ、半導体装置の信頼性を向上させることができる。
【０１９０】
また、前記実施の形態２、４と同様、ゲート電極９６を形成する際、ゲート電極９３と同時に形成したパターン９５をハードマスクに使用しているので、ゲート電極９３、９６とコンタクトホール５９の位置ずれを最小限にすることができる。したがって、半導体装置の製造歩留まりを向上させることができる。
【０１９１】
なお、本実施の形態６では、タンタル膜９０を先に形成し、その後プラチナ膜９２を形成しているが、これに限定されるものではなく、プラチナ膜９２を先に形成し、その後タンタル膜９０を形成するように構成してもよい。
【０１９２】
また、前述の実施の形態５の第２ＭＩＳＦＥＴＱ５において、本実施の形態６のように、ｎチャネル型ＭＩＳＦＥＴのゲート電極およびｐチャネル型ＭＩＳＦＥＴのゲート電極をそれぞれ作り分けることも可能であり、その場合、前述に記した各々の効果を得ることができる。
【０１９３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１９４】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１９５】
１  半導体チップ
２  ＣＰＵ
３  ＲＯＭ
４  ＲＡＭ
５  ＥＥＰＲＯＭ
６  アナログ回路
７ａ〜７ｇ  静電保護回路
１０  メモリアレイ
１１  直接周辺回路部
１２  間接周辺回路部
２０  半導体基板
２１  素子分離領域
２２  ｎ型半導体領域
２３  ｐ型ウェル
２４  ｐ型ウェル
２５  ｐ型ウェル
２６  ゲート絶縁膜
２７  電荷蓄積膜
２８  絶縁膜
２９  ポリシリコン膜
３０  酸化シリコン膜
３１  窒化シリコン膜
３２  キャップ絶縁膜
３３  下部電極
３４  ゲート絶縁膜
３５  レジストパターン
３６  ゲート絶縁膜
３７  ポリシリコン膜
３８  キャップ絶縁膜
３９  ゲート電極
４０  ゲート電極
４１  酸化シリコン膜
４２  上部電極
４３  ダミーパターン
４３ａ  レジストパターン
４４  ゲート電極
４５  ダミーパターン
４６  ダミーパターン
４７  窪み
４８  低濃度ｎ型不純物拡散領域
４９  低濃度ｎ型不純物拡散領域
５０  低濃度ｎ型不純物拡散領域
５１  サイドウォール
５２  サイドウォール
５３  高濃度ｎ型不純物拡散領域
５４  高濃度ｎ型不純物拡散領域
５５  高濃度ｎ型不純物拡散領域
５６  コバルトシリサイド膜
５７  窒化シリコン膜
５８  酸化シリコン膜
５９  コンタクトホール
６０  プラグ
６１  配線
６５  パターン
６６  ダミーパターン
６７  ダミーパターン
６８  パターン
６９  パターン
７０  ｐ型ウェル
７１  ｐ型ウェル
７２  ゲート絶縁膜
７３  ポリシリコン膜
７４  キャップ絶縁膜
７５  ゲート絶縁膜
７６  タンタル膜
７７  ゲート電極
７８  ダミーパターン
７９  パターン
８０  ゲート電極
８１  低濃度ｎ型不純物拡散領域
８２  低濃度ｎ型不純物拡散領域
８３  サイドウォール
８４  高濃度ｎ型不純物拡散領域
８５  高濃度ｎ型不純物拡散領域
８６  ダミーパターン
８７  ｐ型ウェル
８８  ｎ型ウェル
８９  ゲート絶縁膜
９０  タンタル膜
９１  ゲート絶縁膜
９２  プラチナ膜
９３  ゲート電極
９４  ダミーパターン
９５  パターン
９６  ゲート電極
９７  ダミーパターン
９８  低濃度ｎ型不純物拡散領域
９９  低濃度ｐ型不純物拡散領域
１００  サイドウォール
１０１  高濃度ｎ型不純物拡散領域
１０２  高濃度ｐ型不純物拡散領域
２００  半導体基板
２０１  ゲート絶縁膜
２０２  電荷蓄積膜
２０３  電位障壁膜
２０４  ポリシリコン膜
２０５  ゲート電極
２０６  ゲート絶縁膜
２０７  ポリシリコン膜
２０８  ゲート電極
２０９  エッチング残渣
２１０  レジストパターン
３００  半導体基板
３０１  ゲート絶縁膜
３０２  ポリシリコン膜
３０３  ゲート電極
３０４  ゲート絶縁膜
３０５  電荷蓄積膜
３０６  電位障壁膜
３０７  ポリシリコン膜
３０８  ゲート電極
３０９  エッチング残渣
３１０  レジストパターン
Ｑ１  ＭＯＮＯＳ型トランジスタ
Ｑ２  低耐圧ＭＩＳＦＥＴ
Ｑ３  高耐圧ＭＩＳＦＥＴ
Ｑ４  第１ＭＩＳＦＥＴ
Ｑ５  第２ＭＩＳＦＥＴ
Ｑ６  ｎチャネル型ＭＩＳＦＥＴ
Ｑ７  ｐチャネル型ＭＩＳＦＥＴ
ＣＴ１〜８  セルトランジスタ
ＤＬ１〜４  データ線
ＳＬ１〜４  ソース線
ＷＥ１〜２  ウェル
【図１】
2014140069.tif 000003
【図２】
2014140069.tif 000004
【図３】
2014140069.tif 000005
【図４】
2014140069.tif 000006
【図５】
2014140069.tif 000007
【図６】
2014140069.tif 000008
【図７】
2014140069.tif 000009
【図８】
2014140069.tif 000010
【図９】
2014140069.tif 000011
【図１０】
2014140069.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2014140069.tif 000017
【図１６】
2014140069.tif 000018
【図１７】
2014140069.tif 000019
【図１８】
2014140069.tif 000020
【図１９】
2014140069.tif 000021
【図２０】
2014140069.tif 000022
【図２１】
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【図２２】
2014140069.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
2014140069.tif 000029
【図２８】
2014140069.tif 000030
【図２９】
2014140069.tif 000031
【図３０】
2014140069.tif 000032
【図３１】
2014140069.tif 000033
【図３２】
2014140069.tif 000034
【図３３】
2014140069.tif 000035
【図３４】
2014140069.tif 000036
【図３５】
2014140069.tif 000037
【図３６】
2014140069.tif 000038
【図３７】
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【図３８】
2014140069.tif 000040
【図３９】
2014140069.tif 000041
【図４０】
2014140069.tif 000042
【図４１】
2014140069.tif 000043
【図４２】
2014140069.tif 000044
【図４３】
2014140069.tif 000045
【図４４】
2014140069.tif 000046
【図４５】
2014140069.tif 000047
【図４６】
2014140069.tif 000048
【図４７】
2014140069.tif 000049
【図４８】
2014140069.tif 000050
【図４９】
2014140069.tif 000051
【手続補正書】
【提出日】平成26年5月14日(2014.5.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板のメモリセル形成領域上にメモリセルを形成し、前記半導体基板の周辺回路形成領域上にＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
（ａ）前記メモリセル形成領域および前記周辺回路形成領域を含む前記半導体基板上に電荷蓄積膜を含む第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜上に第１導体膜を形成する工程と、
（ｃ）前記メモリセル形成領域上に形成されている前記第１導電膜および前記第１絶縁膜を残し、前記周辺回路形成領域上に形成されている前記第１導体膜および前記第１絶縁膜を除去する工程と、
（ｄ）前記（ｃ）工程後、前記周辺回路形成領域を含む前記半導体基板上および前記メモリセル形成領域を含む前記第１導体膜上に第２絶縁膜を形成する工程と、
（ｅ）前記第２絶縁膜上に第２導体膜を形成する工程と、
（ｆ）前記第２導体膜および前記第２絶縁膜をパターニングすることにより、前記メモリセル形成領域上の前記第２導電膜および前記第２絶縁膜を除去し、前記周辺回路形成領域に前記ＭＩＳＦＥＴのゲート電極を形成する工程と、
（ｇ）前記（ｆ）工程後、前記メモリセル形成領域に形成されている前記第１導体膜および前記第１絶縁膜をパターニングすることにより、前記メモリセル形成領域に前記メモリセルのゲート電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１絶縁膜を形成する前記（ａ）工程は、
（ａ１）前記メモリセル形成領域および前記周辺回路形成領域を含む前記半導体基板上に第１酸化シリコン膜を形成する工程と、
（ａ２）前記第１酸化シリコン膜上に窒化シリコン膜を形成する工程と、
（ａ３）前記窒化シリコン膜上に、第２酸化シリコン膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記第１酸化シリコン膜の膜厚は３ｎｍ未満であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記第２絶縁膜の膜厚は前記第１絶縁膜の膜厚よりも薄いことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記第２絶縁膜は、酸化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記半導体基板上には、容量素子を形成する容量素子形成領域が形成されており、
前記（ａ）工程では、前記容量素子形成領域にも前記第１絶縁膜を形成し、
前記（ｂ）工程では、前記容量素子形成領域にも前記第１導体膜を形成し、
前記（ｂ）工程の後で前記（ｃ）工程の前に、前記メモリセル形成領域、前記周辺回路形成領域、及び、前記容量素子形成領域を含む前記半導体基板上の前記第１導体膜上に、第３酸化シリコン膜及び前記第３酸化シリコン膜上の第２窒化シリコン膜を形成し、
前記（ｃ）工程では、前記周辺回路形成領域上に形成されている前記第３酸化シリコン膜及び前記第２窒化シリコン膜を除去し、かつ、前記容量素子形成領域では、前記第１導電膜、前記第３酸化シリコン膜、及び、前記第２窒化シリコン膜をパターニングすることにより、前記容量素子の下部電極を形成し、
前記（ｄ）工程では、前記容量素子形成領域に形成された前記第２窒化シリコン膜上に前記第２絶縁膜を形成し、
前記（ｅ）工程では、前記容量素子形成領域に形成された前記第２絶縁膜上に前記第２導電膜を形成し、
前記（ｆ）工程では、前記容量素子形成領域に前記容量素子の上部電極を形成し、
前記容量素子の容量絶縁膜は、前記第３酸化シリコン膜、前記第２窒化シリコン膜、及び、前記第２絶縁膜からなることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記第２窒化シリコン膜を形成した後で、前記（ｃ）工程の前に、前記第２窒化シリコン膜上に第４酸化シリコン膜を形成し、
前記（ｄ）工程の前に、前記容量素子形成領域上の前記第４酸化シリコン膜が除去されることを特徴とする半導体装置の製造方法。
【請求項８】
請求項６に記載の半導体装置の製造方法において、
前記周辺回路形成領域には、高耐圧ＭＩＳＦＥＴと前記高耐圧ＭＩＳＦＥＴよりも耐圧の低い低耐圧ＭＩＳＦＥＴが形成されており、
前記ＭＩＳＦＥＴは、高耐圧ＭＩＳＦＥＴであり、
前記第２絶縁膜は、前記高耐圧ＭＩＳＦＥＴのゲート絶縁膜であることを特徴とする半導体装置の製造方法。