(57)【要約】【課題】ＴＦＥＴを使用し、かつ動作電圧の制約を緩和したパスゲートを提供する。【解決手段】一実施形態によれば、ＳＲＡＭセルのデータ保持部とビット線との間に設けられるパスゲートは、前記データ保持部と前記ビット線との間において直列に接続された第１トンネルトランジスタ及び第１ダイオードと、前記データ保持部と前記ビット線との間において直列に接続され、前記第１トンネルトランジスタ及び前記第１ダイオードと並列に接続された第２トンネルトランジスタ及び第２ダイオードと、を備える。前記第１トンネルトランジスタ及び第２トンネルトランジスタのゲート電極はワード線に接続され、前記第１ダイオードと前記第２ダイオードとは前記データ保持部と前記ビット線との間において逆方向の整流性を有する。【選択図】図２
2014072338.tif 000002
【特許請求の範囲】
【請求項１】
ＳＲＡＭセルのデータ保持部とビット線との間に設けられるパスゲートであって、
前記データ保持部と前記ビット線との間において直列に接続された第１トンネルトランジスタ及び第１ダイオードと、
前記データ保持部と前記ビット線との間において直列に接続され、前記第１トンネルトランジスタ及び前記第１ダイオードと並列に接続された第２トンネルトランジスタ及び第２ダイオードと、
を備え、
前記第１トンネルトランジスタ及び第２トンネルトランジスタのゲート電極はワード線に接続され、
前記第１トンネルトランジスタ及び第２トンネルトランジスタは、ｎ型ドレイン領域及びｐ型ソース領域を有するｎ型トンネルトランジスタであり、
前記第１ダイオードは、前記第１トンネルトランジスタのｎ型ドレイン領域と前記ビット線との間に設けられ、前記第１トンネルトランジスタの動作方向と同方向の整流性を有し、
前記第２ダイオードは、前記第２トンネルトランジスタのｎ型ドレイン領域と前記データ保持部との間に設けられ、前記第２トンネルトランジスタの動作方向と同方向かつ前記第１ダイオードとは逆方向の整流性を有し、
前記第１トンネルトランジスタ及び前記第１ダイオードは半導体基板の異なる領域に設けられており、前記第１トンネルトランジスタのｎ型ドレイン領域は、コンタクトプラグ及び配線層を介して前記第１ダイオードに接続されており、
前記第２トンネルトランジスタ及び前記第２ダイオードは半導体基板の異なる領域に設けられており、前記第２トンネルトランジスタのｎ型ドレイン領域は、コンタクトプラグ及び配線層を介して前記第２ダイオードに接続されていることを特徴とするパスゲート。
【請求項２】
ＳＲＡＭセルのデータ保持部とビット線との間に設けられるパスゲートであって、
前記データ保持部と前記ビット線との間において直列に接続された第１トンネルトランジスタ及び第１ダイオードと、
前記データ保持部と前記ビット線との間において直列に接続され、前記第１トンネルトランジスタ及び前記第１ダイオードと並列に接続された第２トンネルトランジスタ及び第２ダイオードと、
を備え、
前記第１トンネルトランジスタ及び第２トンネルトランジスタのゲート電極はワード線に接続され、
前記第１ダイオードと前記第２ダイオードとは前記データ保持部と前記ビット線との間において逆方向の整流性を有することを特徴とするパスゲート。
【請求項３】
前記第１トンネルトランジスタ及び前記第２トンネルトランジスタはｎ型ドレイン領域及びｐ型ソース領域を有するｎ型トンネルトランジスタであり、
前記第１ダイオードは、前記第１トンネルトランジスタのｎ型ドレイン領域と前記ビット線との間に設けられ、前記第１トンネルトランジスタの動作方向と同方向の整流性を有し、
前記第２ダイオードは、前記第２トンネルトランジスタのｎ型ドレイン領域と前記データ保持部との間に設けられ、前記第２トンネルトランジスタの動作方向と同方向の整流性を有することを特徴とする請求項２に記載のパスゲート。
【請求項４】
前記第１トンネルトランジスタ及び前記第１ダイオードは半導体基板の異なる領域に設けられており、
前記第１トンネルトランジスタのｎ型ドレイン領域は、コンタクトプラグ及び配線層を介して前記第１ダイオードに接続されていることを特徴とする請求項３に記載のパスゲート。
【請求項５】
半導体基板に前記第１トンネルトランジスタのｎ型ドレイン領域及びｐ型ソース領域が設けられており、
前記ｎ型ドレイン領域の表面部にｐ型不純物拡散層が形成されていることを特徴とする請求項３に記載のパスゲート。
【請求項６】
半導体基板に前記第１トンネルトランジスタのｎ型ドレイン領域及びｐ型ソース領域が設けられており、
前記ｎ型ドレイン領域の表面部に、前記ｎ型ドレイン領域より不純物濃度が低いｎ型不純物拡散層が形成されており、
前記ｎ型不純物拡散層の表面にシリサイド層が形成されていることを特徴とする請求項３に記載のパスゲート。
【請求項７】
前記第１トンネルトランジスタ及び前記第２トンネルトランジスタはｎ型ドレイン領域及びｐ型ソース領域を有するｎ型トンネルトランジスタであり、
前記第１ダイオードは、前記第１トンネルトランジスタのｐ型ソース領域と前記データ保持部との間に設けられ、前記第１トンネルトランジスタの動作方向と同方向の整流性を有し、
前記第２ダイオードは、前記第２トンネルトランジスタのｐ型ソース領域と前記ビット線との間に設けられ、前記第２トンネルトランジスタの動作方向と同方向の整流性を有することを特徴とする請求項２に記載のパスゲート。
【請求項８】
複数のビット線と、
前記複数のビット線と直交する方向に配設された複数のワード線と、
前記複数のビット線と前記複数のワード線との各交差部に設けられ、データ保持部及び前記データ保持部と前記ビット線との間に設けられるパスゲートを有するＳＲＡＭセルと、
を備え、
前記パスゲートは、
前記データ保持部と前記ビット線との間において直列に接続された第１トンネルトランジスタ及び第１ダイオードと、
前記データ保持部と前記ビット線との間において直列に接続され、前記第１トンネルトランジスタ及び前記第１ダイオードと並列に接続された第２トンネルトランジスタ及び第２ダイオードと、
を有し、
前記第１トンネルトランジスタ及び第２トンネルトランジスタのゲート電極は前記ワード線に接続され、
前記第１ダイオードと前記第２ダイオードとは前記データ保持部と前記ビット線との間において逆方向の整流性を有することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、パスゲート及び半導体記憶装置に関する。
【背景技術】
【０００２】
高速化及び大容量化を実現するＲＡＭとしてＳＲＡＭ（Static Random Access Memory）が用いられている。従来のＳＲＡＭセルは、交差接続された第１インバータ及び第２インバータからなる記憶セルと、記憶セルとビット線との間に設けられたパスゲートとを備えている。パスゲートは、例えば、第１インバータの入力端及び第２インバータの出力端と、ビット線との間に設けられたＭＯＳＦＥＴである。このＭＯＳＦＥＴを介して記憶セルをビット線に接続して、データの読み出しや書き込みが行われる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２２８１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、ＴＦＥＴを使用し、かつ動作電圧の制約を緩和したパスゲートを提供することを目的とする。
【課題を解決するための手段】
【０００５】
一実施形態によれば、ＳＲＡＭセルのデータ保持部とビット線との間に設けられるパスゲートは、前記データ保持部と前記ビット線との間において直列に接続された第１トンネルトランジスタ及び第１ダイオードと、前記データ保持部と前記ビット線との間において直列に接続され、前記第１トンネルトランジスタ及び前記第１ダイオードと並列に接続された第２トンネルトランジスタ及び第２ダイオードと、を備える。前記第１トンネルトランジスタ及び第２トンネルトランジスタのゲート電極はワード線に接続され、前記第１ダイオードと前記第２ダイオードとは前記データ保持部と前記ビット線との間において逆方向の整流性を有する。
【図面の簡単な説明】
【０００６】
【図１】トンネルトランジスタの印加電圧と電流との関係を示すグラフである。
【図２】第１の実施形態によるメモリセルの回路図である。
【図３Ａ】（ａ）〜（ｃ）は第１の実施形態によるＳＲＡＭパスゲートの製造方法を説明する工程断面図である。
【図３Ｂ】（ｄ）〜（ｆ）は第１の実施形態によるＳＲＡＭパスゲートの製造方法を説明する工程断面図である。
【図３Ｃ】（ｇ）、（ｈ）は第１の実施形態によるＳＲＡＭパスゲートの製造方法を説明する工程断面図である。
【図４】（ａ）、（ｂ）は第２の実施形態によるＳＲＡＭパスゲートの製造方法を説明する工程断面図である。
【図５】（ａ）、（ｂ）は第３の実施形態によるＳＲＡＭパスゲートの製造方法を説明する工程断面図である。
【図６】第１の実施形態の変形例によるメモリセルの回路図である。
【図７】第１の実施形態の変形例によるＳＲＡＭパスゲートの断面図である。
【図８】第２の実施形態の変形例によるＳＲＡＭパスゲートの断面図である。
【図９】第３の実施形態の変形例によるＳＲＡＭパスゲートの断面図である。
【発明を実施するための形態】
【０００７】
本発明の実施形態の説明に先立ち、発明者らが本発明をなすに至った経緯について説明する。
【０００８】
図１（ａ）はトンネルトランジスタの模式図であり、ｐ型拡散層１１及びｎ型拡散層１２が、ゲート電極１３を挟むように基板１０内に設けられている。図１（ｂ）は、ｐ型拡散層１１への印加電圧を０Ｖとし、ゲート電圧を１Ｖ又は０Ｖとした場合の、ｎ型拡散層１２への印加電圧とトンネルトランジスタを流れる電流との関係を示すグラフである。図１（ｂ）から、ゲート電圧によりトンネルトランジスタのオン／オフを制御できることが分かる。
【０００９】
図１（ｃ）は、ｎ型拡散層１２への印加電圧を０Ｖとし、ゲート電圧を１Ｖ又は０Ｖとした場合の、ｐ型拡散層１１への印加電圧とトンネルトランジスタを流れる電流との関係、すなわちｐｎ接合の順方向特性を示すグラフである。図１（ｃ）から、ゲート電圧によらず、ｐ型拡散層１１への印加電圧が０．５Ｖを超えるとトンネルトランジスタがオンする（電流が流れる）ことが分かる。すなわち、ｐｎ接合の順バイアス立ち上がり電圧が約０．５Ｖであった。また、この順バイアス立ち上がり電圧は温度依存性があり、高温時には０．４Ｖ程度まで下がる。
【００１０】
このようなＴＦＥＴをＳＲＡＭパスゲートに使用する場合、非選択セルへの書き込みや読み出し等の誤動作を防止するためには、ＳＲＡＭを順バイアス立ち上がり電圧（０．５Ｖ又は０．４Ｖ）以下と極めて低い電圧設定で動作させる必要があり、電圧設定に厳しい制約があった。
【００１１】
以下の実施形態では、上記のような課題を解決する。以下、本発明の実施の形態を図面に基づいて説明する。
【００１２】
（第１の実施形態）図２は、第１の実施形態によるＳＲＡＭのメモリセルの回路図である。メモリセルは１対のビット線対ＢＬ、／ＢＬ、及びビット線対ＢＬ、／ＢＬと直交する方向に配設されたワード線ＷＬに接続されている。ここでは１つのメモリセルを示しているが、ビット線対ＢＬ、／ＢＬ及びワード線ＷＬは複数設けられており、複数のビット線対ＢＬ、／ＢＬと複数のワード線ＷＬの各交差部にメモリセルが設けられている。
【００１３】
図２に示すように、メモリセルは、第１インバータＩＶ１、第２インバータＩＶ２、第１パスゲートＰＧ１、第２パスゲートＰＧ２を備えている。第１インバータＩＶ１及び第２インバータＩＶ２の出力と入力とが互いにクロスカップリングされることでフリップフロップＦＦ（データ保持部）が構成されている。
【００１４】
第１パスゲートＰＧ１はフリップフロップＦＦとビット線ＢＬとの間に設けられ、第２パスゲートＰＧ２はフリップフロップＦＦとビット線／ＢＬとの間に設けられている。第１パスゲートＰＧ１及び第２パスゲートＰＧ２を介してフリップフロップＦＦをビット線対ＢＬ、／ＢＬに接続して、データの読み出しや書き込みが行われる。
【００１５】
第１パスゲートＰＧ１は、ｎ型ＴＦＥＴであるトランジスタＴｒ１及びＴｒ２と、ダイオードＤ１及びＤ２とを有する。
【００１６】
トランジスタＴｒ１は、ゲート電極がワード線ＷＬに接続され、ｐ型のソース領域が第１インバータＩＶ１の出力及び第２インバータＩＶ２の入力に接続され、ｎ型のドレイン領域がダイオードＤ１のカソードに接続されている。ダイオードＤ１のアノードはビット線ＢＬに接続されている。ダイオードＤ１は、トランジスタＴｒ１の動作方向と同方向の整流性を有する。
【００１７】
また、トランジスタＴｒ２は、ゲート電極がワード線ＷＬに接続され、ｐ型のソース領域がビット線ＢＬに接続され、ｎ型のドレイン領域がダイオードＤ２のカソードに接続されている。ダイオードＤ２のアノードは第１インバータＩＶ１の出力及び第２インバータＩＶ２の入力に接続されている。ダイオードＤ２は、トランジスタＴｒ２の動作方向と同方向の整流性を有する。すなわち、フリップフロップＦＦとビット線ＢＬとの間において、ダイオードＤ１とダイオードＤ２とは逆方向の整流性を有する。
【００１８】
第２パスゲートＰＧ２は、ｎ型ＴＦＥＴであるトランジスタＴｒ３及びＴｒ４と、ダイオードＤ３及びＤ４とを有する。
【００１９】
トランジスタＴｒ３は、ゲート電極がワード線ＷＬに接続され、ｐ型のソース領域が第２インバータＩＶ２の出力及び第１インバータＩＶ１の入力に接続され、ｎ型のドレイン領域がダイオードＤ３のカソードに接続されている。ダイオードＤ３のアノードはビット線／ＢＬに接続されている。ダイオードＤ３は、トランジスタＴｒ３の動作方向と同方向の整流性を有する。
【００２０】
また、トランジスタＴｒ４は、ゲート電極がワード線ＷＬに接続され、ｐ型のソース領域がビット線／ＢＬに接続され、ｎ型のドレイン領域がダイオードＤ４のカソードに接続されている。ダイオードＤ４のアノードは第２インバータＩＶ２の出力及び第１インバータＩＶ１の入力に接続されている。ダイオードＤ４は、トランジスタＴｒ４の動作方向と同方向の整流性を有する。すなわち、フリップフロップＦＦとビット線／ＢＬとの間において、ダイオードＤ３とダイオードＤ４とは逆方向の整流性を有する。
【００２１】
ダイオードＤ１〜Ｄ４により、トランジスタＴｒ１〜Ｔｒ４の電流方向が規定され、逆流を防止することができる。
【００２２】
ダイオードＤ１〜Ｄ４を設けない場合、ワード線ＷＬの電位をロウレベルに設定し、メモリセルを非選択としても、ＴＦＥＴであるトランジスタＴｒ１〜Ｔｒ４にかかる電圧が高いと、トランジスタＴｒ１〜Ｔｒ４がオンし（図１参照）、誤ったデータの書き込みや読み出しが行われるおそれがある。ダイオードＤ１〜Ｄ４を設けない場合、誤動作を防止するためには、電源電圧ＶＤＤを極めて低くし、トランジスタＴｒ１〜Ｔｒ４にかかる電圧を低くする必要がある。
【００２３】
これに対し、本実施形態では、ダイオードＤ１〜Ｄ４を設け、トランジスタＴｒ１〜Ｔｒ４の電流方向を規定し、逆流を防止する。ＴＦＥＴであるトランジスタＴｒ１〜Ｔｒ４にかかる電圧は、ダイオードＤ１〜Ｄ４の内蔵電位分だけ下がる。言い換えれば、電源電圧ＶＤＤを上げることができる。従って、電源電圧ＶＤＤに対する制約を緩和しつつ、誤動作を防止できる。
【００２４】
次に、このようなＳＲＡＭパスゲートの製造方法を、図３Ａ（ａ）〜（ｃ）、図３Ｂ（ｄ）〜（ｆ）、図３Ｃ（ｇ）、（ｈ）に示す工程断面図を用いて説明する。なお、図３Ａ（ａ）〜（ｃ）、図３Ｂ（ｄ）〜（ｆ）、図３Ｃ（ｇ）、（ｈ）は、直列に接続されたトランジスタＴｒ３及びダイオードＤ３に対応する。トランジスタＴｒ１、Ｔｒ２、Ｔｒ４、ダイオードＤ１、Ｄ２、Ｄ４の製造方法はトランジスタＴｒ３及びダイオードＤ３と同様であるため、説明を省略する。
【００２５】
まず、図３Ａ（ａ）に示すように、シリコン基板１０１に、埋めこみ素子分離法により深さ２０００〜３０００Åの素子分離絶縁膜１０２を形成する。続いて、イオン注入及びＲＴＡ（Rapid Thermal Anneal）による活性化を行い、ウェル領域１０３及びチャネル領域１０４を形成する。例えば、ボロンを加速エネルギー２６０ｋｅＶ、ドーズ量２．０×１０１３／ｃｍ２で注入してｐ型のウェル領域１０３を形成する。また、ヒ素を加速エネルギー８０ｋｅＶ、ドーズ量１．０×１０１３／ｃｍ２で注入してチャネル領域１０４を形成する。ここでのチャネルイオン注入により、トンネル接合における閾値電圧を調整することができる。
【００２６】
続いて、熱酸化法又はＬＰＣＶＤ法によって形成された膜厚５〜６０Åのゲート絶縁膜１０５上に、膜厚５００〜２０００Åのポリシリコンゲート電極１０６を堆積し、ゲート電極１０６へのプリドーピングを行う。その後、光リソグラフィ法、Ｘ線リソグラフィ法、又は電子ビームリソグラフィ法によって、ゲートパターニングを行い、反応性イオンエッチング（ＲＩＥ）法により、ゲート電極１０６及びゲート絶縁膜１０５をエッチングする。ここで、ゲート絶縁膜１０５には、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜を用いてもよいし、ＨｆＳｉＯＮ等の高誘電体膜を用いてもよい。また、ゲート電極１０６をメタルゲートとしてもよい。
【００２７】
続いて、熱酸化法によって後酸化ＳｉＯ２（図示せず）を形成する。そして、シリコン窒化膜を形成し、ＲＩＥにより異方的にエッチングすることで、オフセットスペーサ（第１ゲート側壁膜）１０７を形成する。
【００２８】
次に、図３Ａ（ｂ）に示すように、レジスト１０８を塗布し、リソグラフィ処理によりソース側（図中左側）が露出されるようにレジスト１０８を加工する。このとき、ドレイン側（図中右側）はレジスト１０８で覆われている。
【００２９】
次に、図３Ａ（ｃ）に示すように、トンネル接合を形成するためのイオン注入を行い、レジスト１０８を剥離する。例えば、ヒ素を加速エネルギー４０ｋｅＶ、ドーズ量３．０×１０１３／ｃｍ２、所定の入射角度で注入して、ｎ型領域１０９を形成する。また、ＢＦ２を加速エネルギー２ｋｅＶ、ドーズ量１．０×１０１５／ｃｍ２で注入してｐ型領域１１０を形成する。
【００３０】
次に、図３Ｂ（ｄ）に示すように、膜厚５００ÅのＴＥＯＳ膜を形成し、ＲＩＥにより異方的にエッチングすることで、第２ゲート側壁膜１１１を形成する。
【００３１】
次に、図３Ｂ（ｅ）に示すように、ソース側を露出し、ドレイン側を覆うレジスト（図示せず）を形成し、イオン注入を行い、ｐ型の高濃度拡散層（ソース領域）１１２を形成する。例えば、ボロンを加速エネルギー３ｋｅＶ、ドーズ量２．０×１０１５／ｃｍ２で注入する。
【００３２】
レジストの剥離後、ドレイン側を露出し、ソース側を覆うレジスト（図示せず）を形成し、イオン注入を行い、ｎ型の高濃度拡散層（ドレイン領域）１１３を形成する。例えば、ヒ素を加速エネルギー２０ｋｅＶ、ドーズ量１．０×１０１５／ｃｍ２で注入する。この段階で、ｎ型のＴＦＥＴ（トランジスタＴｒ３）が実現される。
【００３３】
次に、図３Ｂ（ｆ）に示すように、膜厚５００Å程度のシリコン窒化膜を形成し、ＲＩＥにより異方的にエッチングすることで、第３ゲート側壁膜１１４を形成する。
【００３４】
次に、図３Ｃ（ｇ）に示すように、ドレイン側を露出し、ソース側を覆うレジスト（図示せず）を形成し、イオン注入を行い、ｐ型の高濃度拡散層１１５を形成する。例えば、ボロンを加速エネルギー１ｋｅＶ、ドーズ量１．５×１０１５／ｃｍ２で注入する。ここで、ｐ型の高濃度拡散層１１５は、ｎ型の高濃度拡散層（ソース領域）１１３に包まれるように、言い換えればウェル領域１０３と接続しないように形成する。ｐ型高濃度拡散層１１５とｎ型高濃度拡散層１１３とのｐｎ接合によりｐ型高濃度拡散層１１５がダイオード（ダイオードＤ３）として機能する。
【００３５】
次に、図３Ｃ（ｈ）に示すように、フッ酸処理を行って自然酸化膜を除去し、サリサイドプロセスによりシリサイド層１１６を形成する。シリサイド層１１６は例えばニッケルシリサイドである。シリサイド層１１６は、ソース領域、ドレイン領域、ゲート電極１０６の上面に形成される。
【００３６】
その後、ＴＦＥＴを覆う絶縁膜（例えば、ＴＥＯＳ、ＢＰＳＧ、ＳｉＮ）を堆積し、ＣＭＰによる平坦化処理を行う。そして、ソース領域及びドレイン領域に接続されるコンタクトプラグや配線層を形成することで、半導体デバイスが実現される。
【００３７】
このようにして、ＴＦＥＴのドレイン側に、ＴＦＥＴ特性の電流が流れる方向を制限するダイオードを形成することが出来る。このようなＴＦＥＴ及びダイオードをＳＲＡＭのパスゲートに適用することで、ダイオードの内蔵電位分だけＴＦＥＴにかかる電圧を下げられるため、ＳＲＡＭの電源電圧ＶＤＤに対する制約を緩和しつつ、誤動作を防止できる。また、ダイオードの内蔵電位は、ダイオードの特性に依存するものであり、図３Ｃ（ｇ）に示す工程におけるドーピング条件で調整することができる。
【００３８】
（第２の実施形態）上記第１の実施形態では、ＴＦＥＴ中にダイオードを形成したが、ＴＦＥＴとば別の領域にダイオードを形成してもよい。
【００３９】
例えば、図４（ａ）に示すように、ＴＦＥＴの近傍にダイオードを形成する。ダイオード形成領域における素子分離絶縁膜１０２Ａ、ウェル領域１０３Ａ、ｐ型高濃度拡散層１１２Ａ、ｎ型高濃度拡散層１１３Ａ、シリサイド層１１６Ａは、それぞれＴＦＥＴの素子分離絶縁膜１０２、ウェル領域１０３、ｐ型高濃度拡散層１１２、ｎ型高濃度拡散層１１３、シリサイド層１１６と同じ工程で形成することができる。
【００４０】
次に、図４（ｂ）に示すように、基板１０１上に絶縁膜１２０を形成する。そして、絶縁膜１２０を貫通し、ＴＦＥＴのソース領域、ドレイン領域、ゲート電極や、ダイオードに接続するコンタクトプラグ１１７を形成する。続いて、絶縁膜１２０上に金属配線１１８を形成する。
【００４１】
ＴＦＥＴとダイオードを異なる領域に形成することで、それぞれに最適な条件でＴＦＥＴ及びダイオードを作製することができる。
【００４２】
（第３の実施形態）第３の実施形態によるＳＲＡＭパスゲートの製造方法を図５（ａ）、（ｂ）に示す工程断面図を用いて説明する。
【００４３】
図３Ｂ（ｈ）に示す第３ゲート側壁膜１１４を形成する工程までは上記第１の実施形態と同様であるため、説明を省略する。
【００４４】
第３ゲート側壁膜１１４の形成後、図５（ａ）に示すように、ドレイン側を露出し、ソース側を覆うレジスト（図示せず）を形成し、イオン注入を行い、ｎ型の低濃度拡散層１３０を形成する。例えば、ｎ型高濃度拡散層１１３にボロンを加速エネルギー１ｋｅＶ、ドーズ量５．０×１０１４／ｃｍ２で注入し、ｎ型高濃度拡散層１１３の表面部をｎ型低濃度拡散層１３０にする。
【００４５】
次に、図５（ｂ）に示すように、フッ酸処理を行って自然酸化膜を除去し、サリサイドプロセスによりシリサイド層１１６を形成する。シリサイド層１１６は例えばニッケルシリサイドである。これにより、ショットキー接合でダイオードが形成され、シリサイド層１１６からｎ型低濃度拡散層１３０へ整流性を有するダイオードが実現される。
【００４６】
このようにして、ＴＦＥＴのドレイン側に、ＴＦＥＴ特性の電流が流れる方向を制限するダイオードを形成することが出来る。
【００４７】
（第１の実施形態の変形例）上記第１の実施形態では、ダイオードＤ１〜Ｄ４をトランジスタＴｒ１〜Ｔｒ４のドレイン側に設けていたが、図６に示すようにダイオードＤ１〜Ｄ４をトランジスタＴｒ１〜Ｔｒ４のソース側に設けてもよい。
【００４８】
例えば、図７に示すように、ドレイン側のｐ型高濃度拡散層１１５（図３Ｃ（ｈ）参照）を省略し、ソース側にｎ型高濃度拡散層１４０を形成する。ｎ型高濃度拡散層１４０とｐ型高濃度拡散層１１２とのｐｎ接合によりｎ型高濃度拡散層１４０がダイオード（ダイオードＤ３）として機能する。
【００４９】
例えば、ｐ型の高濃度拡散層１１２は、ボロンを加速エネルギー４ｋｅＶ、ドーズ量２．０×１０１５／ｃｍ２で注入して形成する。また、例えば、ｎ型高濃度拡散層１４０は、ヒ素を加速エネルギー５ｋｅＶ、ドーズ量２．０×１０１５／ｃｍ２で注入して形成する。
【００５０】
（第２の実施形態の変形例）上記第２の実施形態では、図４（ｂ）に示すようにＴＦＥＴのドレイン領域と結線されるダイオードを示したが、図８に示すようにダイオードはＴＦＥＴのソース領域と結線されてもよい。これにより、図６に示すように、トランジスタのソース側にダイオードを設けることができる。
【００５１】
（第３の実施形態の変形例）上記第３の実施形態では、図５（ｂ）に示すようにＴＦＥＴのドレイン領域にショットキー接合を形成していたが、図９に示すようにＴＦＥＴのソース領域にショットキー接合を形成してもよい。
【００５２】
図９に示すように、ｎ型低濃度拡散層１３０（図５（ｂ）参照）を省略し、ｐ型高濃度拡散層１１２の表面部にｐ型低濃度拡散層１５０が形成される。例えば、ボロンを加速エネルギー４ｋｅＶ、ドーズ量２．０×１０１５／ｃｍ２で注入してｐ型高濃度拡散層１１２を形成する。そして、ｐ型高濃度拡散層１１２の表面部に、ヒ素を加速エネルギー５ｋｅＶ、ドーズ量５．０×１０１４／ｃｍ２で注入してｐ型低濃度拡散層１５０を形成する。
【００５３】
これにより、ソース側に、シリサイド層１１６からｐ型低濃度拡散層１５０へ整流性を有するダイオードが実現される。
【００５４】
上記第１〜第３の実施形態では、ＳＲＡＭパスゲートにｎ型ＴＦＥＴを用いる例について説明したが、ｐ型ＴＦＥＴを用いてもよい。その場合、各部の極性が逆になる。例えば、図３Ａ（ａ）に示す工程では、リンを加速エネルギー５００ｋｅＶ、ドーズ量３．０×１０１３／ｃｍ２で注入してｎ型のウェル領域１０３を形成し、その後、ボロンを加速エネルギー１０ｋｅＶ、ドーズ量１．５×１０１３／ｃｍ２で注入してチャネル領域１０４を形成する。
【００５５】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００５６】
１０１  基板
１０２  素子分離絶縁膜
１０３  ウェル領域
１０４  チャネル領域
１０５  ゲート絶縁膜
１０６  ゲート電極
１０７  第１ゲート側壁膜
１０９  ｎ型領域
１１０  ｐ型領域
１１１  第２ゲート側壁膜
１１２  ｐ型高濃度拡散層
１１３  ｎ型高濃度拡散層
１１４  第３ゲート側壁膜
１１５  ｐ型高濃度拡散層
１１６  シリサイド層
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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