(57)【要約】【課題】より好適な感度で撮影する。【解決手段】固体撮像装置は、光電変換部と、光電変換部に蓄積された電荷を電荷電圧変換部に転送する転送ゲートとを少なくとも備える画素が２次元に配列された画素アレイ部と、画素の駆動を制御する駆動制御部とを備え、電荷電圧変換部は、複数の画素に共有され、駆動制御部は、電荷電圧変換部を共有する共有画素のうちの所定の画素の駆動を制御する。本技術は、例えば、CMOSイメージセンサに適用することができる。【選択図】図１
2014072788.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部と、前記光電変換部に蓄積された電荷を電荷電圧変換部に転送する転送ゲートとを少なくとも備える画素が２次元に配列された画素アレイ部と、
前記画素の駆動を制御する駆動制御部と
を備え、
前記電荷電圧変換部は、複数の前記画素に共有され、
前記駆動制御部は、前記電荷電圧変換部を共有する共有画素のうちの所定の画素の駆動を制御する
固体撮像装置。
【請求項２】
前記画素を駆動するための駆動信号の供給をオン／オフする画素駆動部をさらに備え、
前記駆動制御部は、前記画素駆動部の動作を制御することで、前記共有画素のうちの所定の画素の駆動を制御する
請求項1に記載の固体撮像装置。
【請求項３】
前記画素駆動部は、
前記共有画素の各画素へ前記駆動信号を供給するドライバと、
前記共有画素において、駆動する画素行を選択するアドレスデコーダと、
前記駆動制御部による書き込みに応じて、前記アドレスデコーダにより選択された前記画素行の画素を駆動する前記ドライバの動作を制御するラッチ回路と
を備える
請求項２に記載の固体撮像装置。
【請求項４】
前記画素駆動部は、前記画素行毎に、前記ラッチ回路それぞれの出力をデコードするラッチデコーダ回路をさらに備え、
前記ラッチデコーダ回路は、前記ラッチ回路それぞれの出力に対応する出力を、前記アドレスデコーダにより選択された前記画素行の画素を駆動する前記ドライバに供給する
請求項３に記載の固体撮像装置。
【請求項５】
前記画素は、前記画素を駆動するための駆動信号をオン／オフする論理回路をさらに備え、
前記駆動制御部は、前記論理回路の動作を制御することで、前記共有画素のうちの所定の画素の駆動を制御する
請求項１に記載の固体撮像装置。
【請求項６】
前記駆動制御部は、前記共有画素において駆動する画素数に応じて、前記画素の蓄積時間を制御する
請求項１に記載の固体撮像装置。
【請求項７】
前記駆動制御部は、前記共有画素に含まれる画素の読み出しが複数回に分けて行われるよう、前記共有画素の画素の駆動を制御する
請求項１に記載の固体撮像装置。
【請求項８】
前記画素は、前記光電変換部に蓄積された電荷を保持するメモリ部をさらに備え、
前記転送ゲートは、前記メモリ部に保持されている電荷を前記電荷電圧変換部に転送する
請求項1に記載の固体撮像装置。
【請求項９】
光電変換部と、前記光電変換部に蓄積された電荷を電荷電圧変換部に転送する転送ゲートとを少なくとも備える画素が２次元に配列された画素アレイ部と、
前記画素の駆動を制御する駆動制御部と
を備え、
前記電荷電圧変換部が、複数の前記画素に共有される固体撮像装置の駆動方法であって、
前記固体撮像装置が、
前記電荷電圧変換部を共有する共有画素のうちの所定の画素の駆動を制御する
ステップを含む固体撮像装置の駆動方法。
【請求項１０】
光電変換部と、前記光電変換部に蓄積された電荷を電荷電圧変換部に転送する転送ゲートとを少なくとも備える画素が２次元に配列された画素アレイ部と、
前記画素の駆動を制御する駆動制御部と
を備え、
前記電荷電圧変換部は、複数の前記画素に共有され、
前記駆動制御部は、前記電荷電圧変換部を共有する共有画素のうちの所定の画素の駆動を制御する固体撮像装置と、
被写体からの入射光を取り込んで前記固体撮像装置の撮像面上に結像する光学レンズと
を備える電子機器。
【請求項１１】
前記光学レンズの駆動を制御するレンズ制御部をさらに備え、
前記レンズ制御部は、前記共有画素において駆動する画素数に応じて、前記光学レンズのＦ値を制御する
請求項１０に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像装置および駆動方法、並びに電子機器に関し、特に、より好適な感度で撮影することができるようにする固体撮像装置および駆動方法、並びに電子機器に関する。
【背景技術】
【０００２】
従来、イメージセンサを備える撮像装置においては、滑らかな動きの動画像を撮影するために、蓄積時間を延ばすことが一般的に行われている。また、被写界深度の浅い画像を撮影するために、レンズのＦ値を下げる（絞りを開く）ことが行われている。
【０００３】
しかしながら、蓄積時間を延ばしたりレンズのＦ値を下げたりした場合、固体撮像装置を構成するフォトダイオードに蓄積される電荷量が、その飽和電荷量に達してしまうことがある。そこで、光量を調整するためのND（Neutral Density）フィルタをレンズに装着することで、固体撮像装置に入射される光量を減らし、フォトダイオードに蓄積される電荷量が飽和電荷量に達しないようにすることが行われている。
【０００４】
しかしながら、レンズ径に合わせたサイズのNDフィルタを用意したり、レンズに対するNDフィルタの着脱時には撮影を中断したりする等、利用者にとって面倒な点があった。
【０００５】
これに対して、１つの画素を複数の分割画素に分割し、分割画素毎に感度または蓄積時間を変えることで、各分割画素から異なる画素信号を読み出すようにした固体撮像装置が提案されている（例えば、特許文献１参照）。これにより、NDフィルタを用いなくとも、NDフィルタを用いた場合と同様に、低感度での撮影を行うことが可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２８４２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の技術においては、１つの画素を分割した分割画素それぞれから画素信号を読み出しているため、個々の分割画素の感度は低くなり、暗所での撮影には適していない。
【０００８】
本技術は、このような状況に鑑みてなされたものであり、より好適な感度で撮影することができるようにするものである。
【課題を解決するための手段】
【０００９】
本技術の一側面の固体撮像装置は、光電変換部と、前記光電変換部に蓄積された電荷を電荷電圧変換部に転送する転送ゲートとを少なくとも備える画素が２次元に配列された画素アレイ部と、前記画素の駆動を制御する駆動制御部とを備え、前記電荷電圧変換部は、複数の前記画素に共有され、前記駆動制御部は、前記電荷電圧変換部を共有する共有画素のうちの所定の画素の駆動を制御する。
【００１０】
前記固体撮像装置には、前記画素を駆動するための駆動信号の供給をオン／オフする画素駆動部をさらに設け、前記駆動制御部には、前記画素駆動部の動作を制御することで、前記共有画素のうちの所定の画素の駆動を制御させることができる。
【００１１】
前記画素駆動部には、前記共有画素の各画素へ前記駆動信号を供給するドライバと、前記共有画素において、駆動する画素行を選択するアドレスデコーダと、前記駆動制御部による書き込みに応じて、前記アドレスデコーダにより選択された前記画素行の画素を駆動する前記ドライバの動作を制御するラッチ回路とを設けることができる。
【００１２】
前記画素駆動部には、前記画素行毎に、前記ラッチ回路それぞれの出力をデコードするラッチデコーダ回路をさらに設け、前記ラッチデコーダ回路には、前記ラッチ回路それぞれの出力に対応する出力を、前記アドレスデコーダにより選択された前記画素行の画素を駆動する前記ドライバに供給させることができる。
【００１３】
前記画素には、前記画素を駆動するための駆動信号をオン／オフする論理回路をさらに設け、前記駆動制御部には、前記論理回路の動作を制御することで、前記共有画素のうちの所定の画素の駆動を制御させることができる。
【００１４】
前記駆動制御部には、前記共有画素において駆動する画素数に応じて、前記画素の蓄積時間を制御させることができる。
【００１５】
前記駆動制御部には、前記共有画素に含まれる画素の読み出しが複数回に分けて行われるよう、前記共有画素の画素の駆動を制御させることができる。
【００１６】
前記画素には、前記光電変換部に蓄積された電荷を保持するメモリ部をさらに設け、前記転送ゲートは、前記メモリ部に保持されている電荷を前記電荷電圧変換部に転送させることができる。
【００１７】
本技術の一側面の固体撮像装置の駆動方法は、光電変換部と、前記光電変換部に蓄積された電荷を電荷電圧変換部に転送する転送ゲートとを少なくとも備える画素が２次元に配列された画素アレイ部と、前記画素の駆動を制御する駆動制御部とを備え、前記電荷電圧変換部が、複数の前記画素に共有される固体撮像装置の駆動方法であって、前記固体撮像装置が、前記電荷電圧変換部を共有する共有画素のうちの所定の画素の駆動を制御するステップを含む。
【００１８】
本技術の一側面の電子機器は、光電変換部と、前記光電変換部に蓄積された電荷を電荷電圧変換部に転送する転送ゲートとを少なくとも備える画素が２次元に配列された画素アレイ部と、前記画素の駆動を制御する駆動制御部とを備え、前記電荷電圧変換部は、複数の前記画素に共有され、前記駆動制御部は、前記電荷電圧変換部を共有する共有画素のうちの所定の画素の駆動を制御する固体撮像装置と、被写体からの入射光を取り込んで前記固体撮像装置の撮像面上に結像する光学レンズとを備える。
【００１９】
前記電子機器には、前記光学レンズの駆動を制御するレンズ制御部をさらに設け、前記レンズ制御部には、前記共有画素において駆動する画素数に応じて、前記光学レンズのＦ値を制御させることができる。
【００２０】
本技術の一側面においては、電荷電圧変換部が、複数の画素に共有され、電荷電圧変換部を共有する共有画素のうちの所定の画素の駆動が制御される。
【発明の効果】
【００２１】
本技術の一側面によれば、より好適な感度で撮影することが可能となる。
【図面の簡単な説明】
【００２２】
【図１】本技術を適用した固体撮像装置の構成例を示すブロック図である。
【図２】固体撮像装置のより詳細な構成例を示す図である。
【図３】ラッチ回路の出力とドライバの駆動信号の関係を説明する図である。
【図４】駆動画素数と画素加算数の関係を説明する図である。
【図５】画素加算される画素のパターンを示す図である。
【図６】共有画素の構成例を示す図である。
【図７】画素の駆動例を説明する図である。
【図８】画素の駆動例を説明する図である。
【図９】画素の駆動例を説明する図である。
【図１０】画素の駆動例を説明する図である。
【図１１】蓄積時間と信号量の関係を説明する図である。
【図１２】蓄積時間と信号量の関係を説明する図である。
【図１３】レンズのＦ値と信号量の関係を説明する図である。
【図１４】広ダイナミックレンジ化について説明する図である。
【図１５】画素の駆動例を説明する図である。
【図１６】画素の駆動例を説明する図である。
【図１７】画素の駆動例を説明する図である。
【図１８】画素の駆動例を説明する図である。
【図１９】固体撮像装置の他の構成例を示す図である。
【図２０】共有画素の他の構成例を示す図である。
【図２１】共有画素のさらに他の構成例を示す図である。
【図２２】画素の駆動例を説明する図である。
【図２３】画素の駆動例を説明する図である。
【図２４】画素の駆動例を説明する図である。
【図２５】画素の駆動例を説明する図である。
【図２６】広ダイナミックレンジ化について説明する図である。
【図２７】画素の駆動例を説明する図である。
【図２８】画素の駆動例を説明する図である。
【図２９】画素の駆動例を説明する図である。
【図３０】画素の駆動例を説明する図である。
【図３１】カラーフィルタの配列の例を示す図である。
【図３２】本技術を適用した電子機器の一実施の形態の構成例を示す図である。
【発明を実施するための形態】
【００２３】
以下、本技術の実施の形態について図を参照して説明する。
［固体撮像装置の構成］
図１は、本技術が適用される固体撮像装置としてのCMOS（Complementary Metal Oxide Semiconductor）イメージセンサの構成例を示すブロック図である。
【００２４】
CMOSイメージセンサ３０は、画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５を含んで構成される。画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５は、図示せぬ半導体基板（チップ）上に形成されている。
【００２５】
画素アレイ部４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する画素が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述する場合もある。
【００２６】
画素アレイ部４１にはさらに、行列状の画素配列に対して行毎に画素駆動線４６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列毎に垂直信号線４７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線４６の一端は、垂直駆動部４２の各行に対応した出力端に接続されている。
【００２７】
CMOSイメージセンサ３０はさらに、信号処理部４８およびデータ格納部４９を備えている。信号処理部４８およびデータ格納部４９は、例えばDSP(Digital Signal Processor)回路として、CMOSイメージセンサ３０とは別の基板に設けられても構わないし、CMOSイメージセンサ３０と同じ基板上に搭載しても構わない。
【００２８】
垂直駆動部４２は、デコーダやドライバなどによって構成され、画素アレイ部４１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部４２は、その具体的な構成については後述するが、読み出し走査系と、掃き出し走査系あるいは、一括掃き出し、一括転送を有する構成となっている。
【００２９】
読み出し走査系は、画素から信号を読み出すために、画素アレイ部４１の画素を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃き出しについては、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査が行なわれる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃き出しが行なわれる。
【００３０】
この掃き出しにより、読み出し行の画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、不要電荷の掃き出し（リセット）により、いわゆるシャッタ動作が行われる。ここで、シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００３１】
読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作またはシャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読み出し動作による読み出しタイミングまたはシャッタ動作による掃き出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、画素における光電荷の蓄積時間（露光時間）となる。グローバル露光の場合は、一括掃き出しから一括転送までの時間が蓄積時間（露光時間）となる。
【００３２】
垂直駆動部４２によって選択走査された画素行の各画素から出力される画素信号は、垂直信号線４７の各々を通してカラム処理部４３に供給される。カラム処理部４３は、画素アレイ部４１の画素列ごとに、選択行の各画素から垂直信号線４７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。なお、カラム処理部４３に、A/D（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
【００３３】
水平駆動部４４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部４３の画素列に対応する単位回路を順番に選択する。この水平駆動部４４による選択走査により、カラム処理部４３で信号処理された画素信号が順番に信号処理部４８に出力される。
【００３４】
システム制御部４５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部４２、カラム処理部４３、および水平駆動部４４などの駆動制御を行うことで、画素の駆動を制御する。
【００３５】
信号処理部４８は、少なくとも加算処理機能を有し、カラム処理部４３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部４９は、信号処理部４８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
【００３６】
［固体撮像装置のより詳細な構成例］
次に、図２および図３を参照して、図１の垂直駆動部４２を構成するデコーダおよびドライバ、並びに画素アレイ部４１に行列状に配置されている画素の構成例について説明する。
【００３７】
まず、図２に示されるように、画素アレイ部４１に行列状に配置されている画素においては、縦２画素、横２画素の４画素（PD1乃至PD4）が、１つの電荷電圧変換部（いわゆるフローティングディフュージョン。以下、FDという）を共有している。すなわち、画素PD1乃至PD4は、画素加算（FD加算）される。以下においては、１つのFDを共有する画素を共有画素といい、その回路構成については、図３を参照して後述する。
【００３８】
図２に示されるデコーダ６１およびドライバ６２は、図１の垂直駆動部４２を構成する。
【００３９】
デコーダ６１は、アドレスデコーダ７１−１，７１−２、ラッチ回路７２−１乃至７２−４、ラッチデコーダ回路７３−１，７３−２、およびANDゲート７４−１，７４−２から構成される。また、ドライバ６２は、ドライバ回路７５−１乃至７５−４から構成される。なお、以下において、アドレスデコーダ７１−１，７１−２、ラッチ回路７２−１乃至７２−４、ラッチデコーダ回路７３−１，７３−２、ANDゲート７４−１，７４−２、およびドライバ回路７５−１乃至７５−４を個々に区別する必要がない場合、それぞれ単に、アドレスデコーダ７１、ラッチ回路７２、ラッチデコーダ回路７３、ANDゲート７４、およびドライバ回路７５という。
【００４０】
図２においては、アドレスデコーダ７１およびラッチデコーダ回路７３は、画素行毎に設けられ、ラッチ回路７２、ANDゲート７４、およびドライバ回路７５は、画素行に含まれる画素毎に設けられている。
【００４１】
アドレスデコーダ７１は、システム制御部４５からの制御信号Addressに基づいて、必要に応じて１行や全行等の画素行を選択する。
【００４２】
ラッチ回路７２は、システム制御部４５による書き込みに応じて、アドレスデコーダ７１により選択された画素行の画素を駆動するドライバ回路７５の動作を制御するための出力信号をラッチデコーダ回路７３に供給する。
【００４３】
例えば、ラッチ回路７２−１，７２−３は、システム制御部４５によって、A_LATCH_SETが書き込まれた場合、出力信号として１を出力し、A_LATCH_RESETが書き込まれた場合、出力信号として０を出力する。また、ラッチ回路７２−２，７２−４は、システム制御部４５によって、B_LATCH_SETが書き込まれた場合、出力信号として１を出力し、B_LATCH_RESETが書き込まれた場合、出力信号として０を出力する。
【００４４】
ラッチデコーダ回路７３は、画素行毎に、ラッチ回路７２それぞれからの出力信号をデコード処理し、ラッチ回路７２それぞれからの出力信号に対応する出力信号を、ANDゲート７４に供給する。
【００４５】
ANDゲート７４は、システム制御部４５からの駆動信号TRGと、ラッチデコーダ回路７３からの出力信号とに基づいて、ドライバ回路７５を動作させるための動作信号をドライバ回路７５に供給する。
【００４６】
ドライバ回路７５は、ANDゲート７４からの動作信号に応じて、画素アレイ部４１の共有画素の各画素へ、その画素を駆動するための駆動信号を供給する。
【００４７】
例えば、ラッチ回路７２により出力信号として１が出力され、ラッチデコーダ回路７３により、ラッチ回路７２からの出力信号１に対応する出力信号がANDゲート７４に供給された場合、ANDゲート７４は、システム制御部４５からの駆動信号TRGを通過させ、ドライバ回路７５は、Ｈ（High）レベルの駆動信号を出力する。また、ラッチ回路７２により出力信号として０が出力され、ラッチデコーダ回路７３により、ラッチ回路７２からの出力信号０に対応する出力信号がANDゲート７４に供給された場合、ANDゲート７４は、システム制御部４５からの駆動信号TRGを通過させず、ドライバ回路７５は、Ｌ（Low）レベルの駆動信号を出力する。
【００４８】
すなわち、図３に示されるように、ラッチ回路７２−１乃至７２−４の出力信号OUT1乃至OUT4によって、ドライバ回路７５−１乃至７５−４により出力される駆動信号TRG1乃至TRG4が制御されるようになる。
【００４９】
具体的には、例えば、ラッチ回路７２−１乃至７２−４の出力信号OUT1乃至OUT4がそれぞれ、１，１，１，１である場合、ドライバ回路７５−１乃至７５−４により出力される駆動信号TRG1乃至TRG4はそれぞれ、Ｈ，Ｈ，Ｈ，Ｈとなる。また、例えば、ラッチ回路７２−１乃至７２−４の出力信号OUT1乃至OUT4がそれぞれ、１，０，１，０である場合、ドライバ回路７５−１乃至７５−４により出力される駆動信号TRG1乃至TRG4はそれぞれ、Ｈ，Ｌ，Ｈ，Ｌとなる。
【００５０】
このように、ラッチ回路７２−１乃至７２−４への書き込み結果により、ドライバ回路７５−１乃至７５−４の駆動が制御される。結果として、図４に示されるように、共有画素において駆動される画素PD1乃至PD4の数が制御され、画素アレイ部４１の共有画素における画素加算数（FD加算数）が決定される。
【００５１】
すなわち、共有画素において駆動される画素数が０の場合、共有画素における画素加算数は０となり、共有画素において駆動される画素数が１の場合、共有画素における画素加算数は１となる。また、共有画素において駆動される画素数が２の場合、共有画素における画素加算数は２となり、共有画素において駆動される画素数が３の場合、共有画素における画素加算数は３となる。さらに、共有画素において駆動される画素数が４の場合、共有画素における画素加算数は４となる。
【００５２】
なお、図５に示されるように、共有画素において画素加算される画素のパターンは、Ａ乃至Ｐの１６パターン存在する。例えば、図５のＡは、共有画素における画素PD1乃至PD4の全てが画素加算（４画素加算）されることを示し、図５のＢは、共有画素における画素PD1乃至PD4のうち、画素PD1乃至PD3が画素加算（３画素加算）されることを示している。また、図５のＫは、共有画素における画素PD1乃至PD4のうち、画素PD2およびPD4が画素加算（２画素加算）されることを示し、図５のＮは、共有画素における画素PD1乃至PD4のうち、画素PD3が画素加算（１画素加算）されることを示している。
【００５３】
以上のようにして、FD９３を共有する共有画素のうちの所定の画素の駆動が制御される。
【００５４】
なお、図２の構成では、ラッチ回路７２とドライバ回路７５とがそれぞれ対応して設けられているので、ラッチデコーダ回路７３を省略することができる。ラッチデコーダ回路７３は、１つの画素行に同一の駆動を行う画素が含まれている場合に設けることで、ドライバ回路７５に対するラッチ回路７２の数を少なくすることができる。つまり、ラッチデコーダ回路７３によれば、１つの画素行において同一の駆動を行う画素に対して、１つのラッチ回路７２が設けられればよく、ラッチ回路７２を画素毎に設ける必要がないので、回路規模を抑えることが可能となる。
【００５５】
［共有画素の回路構成例］
次に、画素アレイ部４１に配置されている共有画素の回路構成例について説明する。
【００５６】
図６の共有画素８０は、フォトダイオード９１−１乃至９１−４（PD1乃至PD4）、転送ゲート９２−１乃至９２−４、FD９３、リセットトランジスタ９４、増幅トランジスタ９５、選択トランジスタ９６、および垂直信号線VSLから構成される。
【００５７】
フォトダイオード９１−１乃至９１−４のアノードは接地されており、フォトダイオード９１−１乃至９１−４のカソードはそれぞれ、転送ゲート９２−１乃至９２−４それぞれのソースに接続されている。転送ゲート９１−１乃至９１−４のドレインはそれぞれ、リセットトランジスタ９４のドレインおよび増幅トランジスタ６５のゲートに接続されており、この接続点が、電荷電圧変換部としてのFD９３を構成する。
【００５８】
リセットトランジスタ９４のソースおよび増幅トランジスタ９５のソースは、図示せぬ所定の電源に接続されている。増幅トランジスタ９５のドレインは、選択トランジスタ９６のソースに接続されており、選択トランジスタ９６のドレインは、垂直信号線VSLに接続されている。また、垂直信号線VSLは、図示せぬソースフォロア回路の一定電流源に接続されている。
【００５９】
転送ゲート９２−１乃至９２−４のゲート、リセットトランジスタ９４のゲート、および、選択トランジスタ９６のゲートは、制御線を介して、図１の垂直駆動部４２にそれぞれ接続されており、駆動信号としてのパルスがそれぞれ供給される。
【００６０】
以下、共有画素８０の各部の機能について説明する。
【００６１】
フォトダイオード９１−１乃至９１−４は、入射光を光電変換し、その光量に応じた電荷を生成し、蓄積する。
【００６２】
転送ゲート９２−１乃至９２−４はそれぞれ、垂直駆動部４２（ドライバ回路７５−１乃至７５−４）から供給される駆動信号TRG1乃至TRG4それぞれに従って、フォトダイオード９１−１乃至９１−４それぞれからFD９３への電荷の転送をオン／オフする。例えば、転送ゲート９２−１乃至９２−４はそれぞれ、Ｈレベルの駆動信号TRG1乃至TRG4が供給されると、フォトダイオード９１−１乃至９１−４それぞれに蓄積されている電荷を、FD９３に転送し、Ｌレベルの駆動信号TRG1乃至TRG4が供給されると、電荷の転送を停止する。なお、転送ゲート９２−１乃至９２−４が、FD９３への電荷の転送を停止している間、フォトダイオード９１−１乃至９１−４それぞれが光電変換した電荷は、フォトダイオード９１−１乃至９１−４に蓄積される。
【００６３】
FD９３は、フォトダイオード９１−１乃至９１−４から転送ゲート９２−１乃至９２−４を介して転送されてくる電荷を蓄積し、電圧に変換する。
【００６４】
リセットトランジスタ９４は、垂直駆動部４２から供給される駆動信号RSTに従って、FD９３に蓄積されている電荷の排出をオン／オフする。例えば、リセットトランジスタ９４は、Ｈレベルの駆動信号RSTが供給されると、FD９３を電源電圧にクランプし、FD９３に蓄積されている電荷を排出（リセット）する。また、リセットトランジスタ９４は、Ｌレベルの駆動信号RSTが供給されると、FD９３を電気的に浮遊状態にする。
【００６５】
増幅トランジスタ９５は、FD９３に蓄積されている電荷に応じた電圧を増幅する。増幅トランジスタ９５により増幅された電圧（電圧信号）は、選択トランジスタ９６を介して垂直信号線VSLに出力される。
【００６６】
選択トランジスタ９６は、垂直駆動部４２から供給される駆動信号SELに従って、増幅トランジスタ９５からの電圧信号の垂直信号線VSLへの出力をオン／オフする。例えば、選択トランジスタ９６は、Ｈレベルの駆動信号SELが供給されると、電圧信号を垂直信号線VSLに出力し、Ｌレベルの駆動信号SELが供給されると、電圧信号の出力を停止する。
【００６７】
このように、共有画素８０の各画素は、垂直駆動部４２から供給される駆動信号TRG1乃至TRG4、駆動信号RST、および駆動信号SELに従って駆動する。
【００６８】
［画素の駆動例（４画素加算）］
次に、図７のタイミングチャートを参照して、４画素加算時の共有画素８０における各画素の駆動例について説明する。
【００６９】
図７中のHsyncは水平同期信号を示しており、その周期は１行分の画素信号を出力する期間とされている。
【００７０】
まず、時刻t11乃至t12のシャッタ期間において、駆動信号RST，TRG1乃至TRG4がパルス状に印加されると、フォトダイオード９１−１乃至９１−４およびFD９３に蓄積されている電荷が排出される。
【００７１】
これにより、これまでフォトダイオード９１−１乃至９１−４に蓄積されていた電荷が掃き出され、新たに被写体からの光から得られた電荷がフォトダイオード９１−１乃至９１−４に蓄積されることになる。
【００７２】
次に、時刻t13乃至t15の読み出し期間においては、まず、時刻t13において、駆動信号SELがＬレベルからＨレベルとされるとともに、駆動信号RSTがパルス状に印加され、FD９３に蓄積されている電荷が排出される。
【００７３】
その後、時刻t14において、駆動信号TRG1乃至TRG4がパルス状に印加されると、フォトダイオード９１−１乃至９１−４に蓄積された電荷がそれぞれ転送ゲート９２−１乃至９２−４によってFD９３に転送される。これにより、FD９３に転送された４画素分の電荷に応じた電圧が信号レベルとして読み出される。
【００７４】
このようにして、共有画素における画素PD1乃至PD4の全てが画素加算される。
【００７５】
［画素の駆動例（３画素加算）］
次に、図８のタイミングチャートを参照して、３画素加算時の共有画素８０における各画素の駆動例について説明する。
【００７６】
なお、図８において、時刻t21乃至t24の期間に行われる動作は、図７における時刻t11乃至t14の期間に行われる動作と同様であるので、その説明は省略する。
【００７７】
すなわち、時刻t24において、駆動信号TRG1乃至TRG3がパルス状に印加されると、フォトダイオード９１−１乃至９１−３に蓄積された電荷がそれぞれ転送ゲート９２−１乃至９２−３によってFD９３に転送される。これにより、FD９３に転送された３画素分の電荷に応じた電圧が信号レベルとして読み出される。
【００７８】
このようにして、共有画素における画素PD1乃至PD4のうちの、画素PD1乃至PD3が画素加算される。
【００７９】
［画素の駆動例（２画素加算）］
次に、図９のタイミングチャートを参照して、２画素加算時の共有画素８０における各画素の駆動例について説明する。
【００８０】
なお、図９において、時刻t31乃至t34の期間に行われる動作は、図７における時刻t11乃至t14の期間に行われる動作と同様であるので、その説明は省略する。
【００８１】
すなわち、時刻t34において、駆動信号TRG2，TRG3がパルス状に印加されると、フォトダイオード９１−２，９１−３に蓄積された電荷がそれぞれ転送ゲート９２−２，９２−３によってFD９３に転送される。これにより、FD９３に転送された２画素分の電荷に応じた電圧が信号レベルとして読み出される。
【００８２】
このようにして、共有画素における画素PD1乃至PD4のうちの、画素PD2，PD3が画素加算される。
【００８３】
［画素の駆動例（１画素加算）］
次に、図１０のタイミングチャートを参照して、１画素加算時の共有画素８０における各画素の駆動例について説明する。
【００８４】
なお、図１０において、時刻t41乃至t44の期間に行われる動作は、図７における時刻t11乃至t14の期間に行われる動作と同様であるので、その説明は省略する。
【００８５】
すなわち、時刻t44において、駆動信号TRG3がパルス状に印加されると、フォトダイオード９１−３に蓄積された電荷が転送ゲート９２−３によってFD９３に転送される。これにより、FD９３に転送された１画素分の電荷に応じた電圧が信号レベルとして読み出される。
【００８６】
このようにして、共有画素における画素PD1乃至PD4のうちの、画素PD3が画素加算される。
【００８７】
以上の動作によれば、FD９３を共有する共有画素のうちの所定の画素の駆動が制御されるので、画素加算数を最大にして高感度の撮影を行ったり、画素加算数を少なくすることで、NDフィルタを用いなくとも、NDフィルタを用いたときと同様の低感度の撮影を行うなど、より好適な感度で撮影することが可能となる。
【００８８】
すなわち、従来の技術では、フォトダイオードに蓄積される電荷量（信号量）を減らす手法として、蓄積時間（シャッタスピード）を短くするか、または、レンズにNDフィルタを装着して、フォトダイオードに入射される光量を減少させる等する他なかった。
【００８９】
一方、本技術によれば、共有画素における画素加算数が制御されるようになるので、以下の式（１）に示されるように、信号量S'[e-]を制御することが可能となる。
【００９０】
【数１】
2014072788.tif 000003
【００９１】
式（１）において、FD共有している画素数ｍは、共有画素に含まれる画素数を表し、FD加算数ｎは、画素加算数を表している。また、信号量S[e-]は、共有画素に含まれる全ての画素駆動時の信号量を表している。
【００９２】
ここで、図１１を参照して、画素加算数毎の、蓄積時間と信号量との関係について説明する。
【００９３】
図１１において、横軸は、蓄積時間[s]（シャッタスピード）を表し、縦軸は信号量[e-]を表している。また、図１１において、直線ａは４画素加算時の、直線ｂは３画素加算時の、直線ｃは２画素加算時の、直線ｄは１画素加算時の信号量S'[e-]をそれぞれ示している。
【００９４】
図１１に示されるように、同一の蓄積時間であっても、直線ｂで示される３画素加算時の信号量S’[e-]は、４画素加算時（直線ａ）の3/4倍の信号量となり、直線ｃで示される２画素加算時の信号量S’[e-]は、４画素加算時（直線ａ）の2/4倍の信号量となる。また、直線ｄで示される１画素加算時の信号量S’[e-]は、４画素加算時（直線ａ）の1/4倍の信号量となる。すなわち、同一の蓄積時間（シャッタスピード）であっても、画素加算数によって信号量が制御されるようになる。
【００９５】
なお、上述では、同一の蓄積時間で、信号量を異ならせることについて説明したが、本技術によれば、異なる蓄積時間で、信号量を同一にするようにもできる。
【００９６】
［本技術の応用例１］
従来の技術では、図１２に示されるように、蓄積時間を延ばした場合、フォトダイオードの飽和信号量（飽和電荷量）を上限として、信号量が飽和してしまう恐れがあった（図中、実線）。
【００９７】
そこで、本技術においては、以下の式（２）に示されるように、共有画素における画素加算数（すなわち、共有画素において駆動する画素数）に応じて、蓄積時間T'[s]を制御するようにする。
【００９８】
【数２】
2014072788.tif 000004
【００９９】
式（２）において、FD共有している画素数ｍは、共有画素に含まれる画素数を表し、FD加算数ｎは、画素加算数を表している。また、蓄積時間T[s]は、共有画素に含まれる全ての画素駆動時にある一定の信号量が蓄積される蓄積時間を表している。
【０１００】
これにより、図１２に示されるように、同一の信号量であっても、直線ｂで示される３画素加算時の蓄積時間T’[e-]は、４画素加算時（直線ａ）の4/3倍の蓄積時間となり、直線ｃで示される２画素加算時の蓄積時間T’[e-]は、４画素加算時（直線ａ）の4/2倍の蓄積時間となる。また、直線ｄで示される１画素加算時の蓄積時間T’[e-]は、４画素加算時（直線ａ）の4/1倍の蓄積時間となる。このように、画素加算数に応じて蓄積時間が制御されるので、信号量を飽和させることなく、蓄積時間を延ばすことが可能となる。
【０１０１】
また、本技術によれば、信号量を同一にして、レンズのＦ値を制御するようにもできる。
【０１０２】
［本技術の応用例２］
従来の技術では、レンズのＦ値を下げた場合（すなわち、絞りを開いて明るくした場合）にも、フォトダイオードの飽和信号量を上限として、信号量が飽和してしまう恐れがあった。
【０１０３】
そこで、本技術においては、上述したCMOSイメージセンサ３０を備える撮像装置に、以下の式（３）に示されるように、共有画素における画素加算数（すなわち、共有画素において駆動する画素数）に応じて、レンズのＦ値F'を制御するレンズ制御部を設けるようにする。
【０１０４】
【数３】
2014072788.tif 000005
【０１０５】
式（３）において、FD共有している画素数ｍは、共有画素に含まれる画素数を表し、FD加算数ｎは、画素加算数を表している。また、Ｆ値“Ｆ”は、共有画素に含まれる全ての画素駆動時に設定されるＦ値を表している。
【０１０６】
これにより、図１３に示されるように、同一の信号量であっても、直線ｂで示される３画素加算時のＦ値F'は、４画素加算時（直線ａ）の√(4/3)分の１倍のＦ値となり、直線Ｃで示される２画素加算時のＦ値F'は、４画素加算時（直線ａ）の√(4/2)分の１倍のＦ値となる。また、直線ｄで示される１画素加算時のＦ値F'は、４画素加算時（直線ａ）の√(4/1)分の１倍のＦ値となる。このように、画素加算数に応じてレンズのＦ値F'が制御されるので、信号量を飽和させることなく、レンズのＦ値を下げることで（絞りを開くことで）被写界深度の浅い画像を撮影することが可能となる。
【０１０７】
さらに、本技術によれば、固体撮像装置の広ダイナミックレンジ化を図ることができるようにもできる。
【０１０８】
［広ダイナミックレンジ化について］
すなわち、共有画素に含まれる画素の読み出しを複数回に分けて行うようにする。具体的には、例えば、図１４に示されるように、まず、時刻T1において、共有画素８０に含まれる画素のうちの３画素について、シャッタ動作を行わせる。続いて、時刻T2において、共有画素８０に含まれる画素のうちの残りの１画素について、シャッタ動作を行わせる。
【０１０９】
そして、時刻T1から一定の蓄積時間経過後の時刻T3において、共有画素８０に含まれる画素のうちの３画素についての信号読み出し（１度目の信号読み出し）を行わせる。さらに、時刻T2から一定の蓄積時間経過後の時刻T4において、共有画素８０に含まれる画素のうちの残りの１画素についての信号読み出し（２度目の信号読み出し）を行わせる。
【０１１０】
これにより、１度目の信号読み出しにより、信号量３Ｓ[e-]の信号が読み出され、２度目の信号読み出しにより、信号量Ｓ[e-]の信号が読み出され、これらが後段で合成されるようになる。なお、共有画素８０に含まれる画素のうちの３画素についての蓄積時間（時刻T1乃至T3)と、共有画素８０に含まれる画素のうちの残りの１画素についての蓄積時間（時刻T2乃至T4)とは同一の時間とされるが、その開始のタイミングは異なる。
【０１１１】
このように、感度の異なる信号が複数回に分けて読み出され、後段で合成されることで、信号量のダイナミックレンジを拡大することが可能となる。
【０１１２】
以下においては、画素の読み出しが複数回に分けて行われる場合の、共有画素８０における各画素の駆動例について説明する。
【０１１３】
［画素の駆動例（３画素読み出しと１画素読み出し）］
まず、図１５のタイミングチャートを参照して、３画素の読み出しと１画素の読み出しの２回の読み出しが行われる場合の、共有画素８０における各画素の駆動例について説明する。
【０１１４】
図１５中のHsyncは水平同期信号を示しており、その周期は１行分の画素信号を出力する期間とされている。
【０１１５】
まず、時刻t111乃至t113のシャッタ期間において、時刻t111で駆動信号RST，TRG1乃至TRG3がパルス状に印加されると、フォトダイオード９１−１乃至９１−３およびFD９３に蓄積されている電荷が排出される。
【０１１６】
これにより、これまでフォトダイオード９１−１乃至９１−３に蓄積されていた電荷が掃き出され、新たに被写体からの光から得られた電荷がフォトダイオード９１−１乃至９１−３に蓄積されることになる。
【０１１７】
また、時刻t112で駆動信号RST，TRG4がパルス状に印加されると、フォトダイオード９１−４およびFD９３に蓄積されている電荷が排出される。
【０１１８】
これにより、これまでフォトダイオード９１−４に蓄積されていた電荷が掃き出され、新たに被写体からの光から得られた電荷がフォトダイオード９１−４に蓄積されることになる。
【０１１９】
次に、時刻t114乃至t118の読み出し期間においては、まず、時刻t114において、駆動信号SELがＬレベルからＨレベルとされるとともに、駆動信号RSTがパルス状に印加され、FD９３に蓄積されている電荷が排出される。
【０１２０】
その後、時刻t115において、駆動信号TRG1乃至TRG3がパルス状に印加されると、フォトダイオード９１−１乃至９１−３に蓄積された電荷がそれぞれ転送ゲート９２−１乃至９２−３によってFD９３に転送される。これにより、FD９３に転送された３画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０１２１】
また、時刻t116において、駆動信号RSTがパルス状に印加され、FD９３に蓄積されている電荷が排出される。
【０１２２】
その後、時刻t117において、駆動信号TRG4がパルス状に印加されると、フォトダイオード９１−４に蓄積された電荷が転送ゲート９２−４によってFD９３に転送される。これにより、FD９３に転送された１画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０１２３】
このようにして、共有画素において、画素PD1乃至PD3の読み出しと、画素PD4の読み出しの２回の読み出しが行われる。
【０１２４】
［画素の駆動例（２画素読み出しと２画素読み出し）］
次に、図１６のタイミングチャートを参照して、２画素の読み出しと２画素の読み出しの２回の読み出しが行われる場合の、共有画素８０における各画素の駆動例について説明する。
【０１２５】
まず、時刻t121乃至t123のシャッタ期間において、時刻t121で駆動信号RST，TRG2，TRG3がパルス状に印加されると、フォトダイオード９１−２，９１−３およびFD９３に蓄積されている電荷が排出される。
【０１２６】
これにより、これまでフォトダイオード９１−２，９１−３に蓄積されていた電荷が掃き出され、新たに被写体からの光から得られた電荷がフォトダイオード９１−２，９１−３に蓄積されることになる。
【０１２７】
また、時刻t122で駆動信号RST，TRG1，TRG4がパルス状に印加されると、フォトダイオード９１−１，９１−４およびFD９３に蓄積されている電荷が排出される。
【０１２８】
これにより、これまでフォトダイオード９１−１，９１−４に蓄積されていた電荷が掃き出され、新たに被写体からの光から得られた電荷がフォトダイオード９１−１，９１−４に蓄積されることになる。
【０１２９】
次に、時刻t124乃至t128の読み出し期間においては、まず、時刻t124において、駆動信号SELがＬレベルからＨレベルとされるとともに、駆動信号RSTがパルス状に印加され、FD９３に蓄積されている電荷が排出される。
【０１３０】
その後、時刻t125において、駆動信号TRG2，TRG3がパルス状に印加されると、フォトダイオード９１−２，９１−３に蓄積された電荷がそれぞれ転送ゲート９２−２，９２−３によってFD９３に転送される。これにより、FD９３に転送された２画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０１３１】
また、時刻t126において、駆動信号RSTがパルス状に印加され、FD９３に蓄積されている電荷が排出される。
【０１３２】
その後、時刻t127において、駆動信号TRG1，TRG4がパルス状に印加されると、フォトダイオード９１−１，９１−４に蓄積された電荷がそれぞれ転送ゲート９２−１，９２−４によってFD９３に転送される。これにより、FD９３に転送された２画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０１３３】
このようにして、共有画素において、画素PD2，PD3の読み出しと、画素PD1，PD4の読み出しの２回の読み出しが行われる。
【０１３４】
［画素の駆動例（２画素読み出し、１画素読み出し、および１画素読み出し）］
次に、図１７のタイミングチャートを参照して、２画素読み出し、１画素読み出し、および１画素読み出しの３回の読み出しが行われる場合の、共有画素８０における各画素の駆動例について説明する。
【０１３５】
まず、時刻t131乃至t134のシャッタ期間において、時刻t131で駆動信号RST，TRG2，TRG3がパルス状に印加されると、フォトダイオード９１−２，９１−３およびFD９３に蓄積されている電荷が排出される。
【０１３６】
これにより、これまでフォトダイオード９１−２，９１−３に蓄積されていた電荷が掃き出され、新たに被写体からの光から得られた電荷がフォトダイオード９１−２，９１−３に蓄積されることになる。
【０１３７】
また、時刻t132で駆動信号RST，TRG1がパルス状に印加されると、フォトダイオード９１−１およびFD９３に蓄積されている電荷が排出される。
【０１３８】
これにより、これまでフォトダイオード９１−１に蓄積されていた電荷が掃き出され、新たに被写体からの光から得られた電荷がフォトダイオード９１−１に蓄積されることになる。
【０１３９】
さらに、時刻t134で駆動信号RST，TRG4がパルス状に印加されると、フォトダイオード９１−４およびFD９３に蓄積されている電荷が排出される。
【０１４０】
これにより、これまでフォトダイオード９１−４に蓄積されていた電荷が掃き出され、新たに被写体からの光から得られた電荷がフォトダイオード９１−４に蓄積されることになる。
【０１４１】
次に、時刻t135乃至t141の読み出し期間においては、まず、時刻t135において、駆動信号SELがＬレベルからＨレベルとされるとともに、駆動信号RSTがパルス状に印加され、FD９３に蓄積されている電荷が排出される。
【０１４２】
その後、時刻t136において、駆動信号TRG2，TRG3がパルス状に印加されると、フォトダイオード９１−２，９１−３に蓄積された電荷がそれぞれ転送ゲート９２−２，９２−３によってFD９３に転送される。これにより、FD９３に転送された２画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０１４３】
また、時刻t137において、駆動信号RSTがパルス状に印加され、FD９３に蓄積されている電荷が排出される。
【０１４４】
その後、時刻t138において、駆動信号TRG1がパルス状に印加されると、フォトダイオード９１−１に蓄積された電荷が転送ゲート９２−１によってFD９３に転送される。これにより、FD９３に転送された１画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０１４５】
さらに、時刻t139において、駆動信号RSTがパルス状に印加され、FD９３に蓄積されている電荷が排出される。
【０１４６】
その後、時刻t140において、駆動信号TRG4がパルス状に印加されると、フォトダイオード９１−４に蓄積された電荷が転送ゲート９２−４によってFD９３に転送される。これにより、FD９３に転送された１画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０１４７】
このようにして、共有画素において、画素PD2，PD3の読み出し、画素PD1の読み出し、および画素PD4の読み出しの３回の読み出しが行われる。
【０１４８】
［画素の駆動例（１画素読み出し、１画素読み出し、１画素読み出し、および１画素読み出し）］
次に、図１８のタイミングチャートを参照して、１画素読み出し、１画素読み出し、１画素読み出し、および１画素読み出しの４回の読み出しが行われる場合の、共有画素８０における各画素の駆動例について説明する。
【０１４９】
まず、時刻t151乃至t155のシャッタ期間において、時刻t151で駆動信号RST，TRG3がパルス状に印加されると、フォトダイオード９１−３およびFD９３に蓄積されている電荷が排出される。
【０１５０】
これにより、これまでフォトダイオード９１−３に蓄積されていた電荷が掃き出され、新たに被写体からの光から得られた電荷がフォトダイオード９１−３に蓄積されることになる。
【０１５１】
また、時刻t152で駆動信号RST，TRG2がパルス状に印加されると、フォトダイオード９１−２およびFD９３に蓄積されている電荷が排出される。
【０１５２】
これにより、これまでフォトダイオード９１−２に蓄積されていた電荷が掃き出され、新たに被写体からの光から得られた電荷がフォトダイオード９１−２に蓄積されることになる。
【０１５３】
さらに、時刻t153で駆動信号RST，TRG1がパルス状に印加されると、フォトダイオード９１−１およびFD９３に蓄積されている電荷が排出される。
【０１５４】
これにより、これまでフォトダイオード９１−１に蓄積されていた電荷が掃き出され、新たに被写体からの光から得られた電荷がフォトダイオード９１−１に蓄積されることになる。
【０１５５】
さらにまた、時刻t154で駆動信号RST，TRG4がパルス状に印加されると、フォトダイオード９１−４およびFD９３に蓄積されている電荷が排出される。
【０１５６】
これにより、これまでフォトダイオード９１−４に蓄積されていた電荷が掃き出され、新たに被写体からの光から得られた電荷がフォトダイオード９１−４に蓄積されることになる。
【０１５７】
次に、時刻t156乃至t164の読み出し期間においては、まず、時刻t156において、駆動信号SELがＬレベルからＨレベルとされるとともに、駆動信号RSTがパルス状に印加され、FD９３に蓄積されている電荷が排出される。
【０１５８】
その後、時刻t157において、駆動信号TRG3がパルス状に印加されると、フォトダイオード９１−３に蓄積された電荷が転送ゲート９２−３によってFD９３に転送される。これにより、FD９３に転送された１画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０１５９】
また、時刻t158において、駆動信号RSTがパルス状に印加され、FD９３に蓄積されている電荷が排出される。
【０１６０】
その後、時刻t159において、駆動信号TRG2がパルス状に印加されると、フォトダイオード９１−２に蓄積された電荷が転送ゲート９２−２によってFD９３に転送される。これにより、FD９３に転送された１画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０１６１】
さらに、時刻t160において、駆動信号RSTがパルス状に印加され、FD９３に蓄積されている電荷が排出される。
【０１６２】
その後、時刻t161において、駆動信号TRG1がパルス状に印加されると、フォトダイオード９１−１に蓄積された電荷が転送ゲート９２−１によってFD９３に転送される。これにより、FD９３に転送された１画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０１６３】
さらにまた、時刻t162において、駆動信号RSTがパルス状に印加され、FD９３に蓄積されている電荷が排出される。
【０１６４】
その後、時刻t163において、駆動信号TRG4がパルス状に印加されると、フォトダイオード９１−４に蓄積された電荷が転送ゲート９２−４によってFD９３に転送される。これにより、FD９３に転送された１画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０１６５】
このようにして、共有画素において、画素PD3の読み出し、画素PD2の読み出し、画素PD1の読み出し、および画素PD4の読み出しの４回の読み出しが行われる。
【０１６６】
ところで、上述したCMOSイメージセンサ３０においては、ANDゲート７４およびドライバ回路７５を、画素行に含まれる画素毎に設けるようにすることで、共有画素内の同一行に含まれる画素が、個別に駆動されるようにした。
【０１６７】
しかしながら、共有画素内の同一行に含まれる画素全てが、個別に駆動される必要がなく、それらの画素のうちのいくつかが揃って駆動される場合、その揃って駆動される画素について、ANDゲート７４およびドライバ回路７５をそれぞれ１つずつ設けるようにすればよい。
【０１６８】
具体的には、例えば、図２の画素アレイ部４１において、共有画素内の同一行に含まれる画素PD1，PD2が揃って駆動される場合、図１９に示されるように、画素PD1，PD2について、ANDゲート７４−１およびドライバ回路７５−１のみを設けるようにし、ANDゲート７４−２およびドライバ回路７５−２を省くことができる。この場合、画素PD1，PD2は、制御信号TRG1により駆動される。
【０１６９】
また、上述した動作を行うイメージセンサを構成する共有画素の構造は、図６に示される共有画素以外の構造にも採用することができる。以下、本技術が適用可能なその他の共有画素の構造について説明する。また、以下の図において、図６と対応する部分には同一符号を付してあり、その説明は適宜省略する。
【０１７０】
［共有画素の他の回路構成例］
図２０は、本技術を適用したCMOSイメージセンサ３０における共有画素の他の回路構成例を示している。
【０１７１】
図２０の共有画素１１０では、図６の構成に加えて、ANDゲート１２１−１乃至１２１−４が設けられている。
【０１７２】
ANDゲート１２１−１乃至１２１−４は、システム制御部４５からの駆動信号ND1乃至ND4に基づいて、画素PD1乃至PD4それぞれを駆動するための駆動信号TRG1乃至TRG4をオン／オフする論理回路である。
【０１７３】
すなわち、システム制御部４５は、ANDゲート１２１−１乃至１２１−４の動作を制御する。
【０１７４】
具体的には、例えば、画素PD1に着目すると、垂直駆動部４２（ドライバ回路７５−１）からＨレベルの駆動信号TRG1が供給されたときに、システム制御部４５からＨレベルの駆動信号ND1が供給されると、ANDゲート１２１−１は、転送ゲート９２−１にＨレベルの駆動信号TRG1を供給する。この場合、転送ゲート９２−１は、フォトダイオード９１−１からFD９３への電荷の転送をオンする。
【０１７５】
また、垂直駆動部４２（ドライバ回路７５−１）からＨレベルの駆動信号TRG1が供給されたときに、システム制御部４５からＬレベルの駆動信号ND1が供給されている場合には、ANDゲート１２１−１は、転送ゲート９２−１にＬレベルの駆動信号TRG1を供給する。この場合、転送ゲート９２−１は、フォトダイオード９１−１からFD９３への電荷の転送をオフする。
【０１７６】
この動作は、PD2乃至PD4においても、同様にして行われる。これにより、共有画素１１０においても、上述した共有画素８０と同様の駆動が行われる。
【０１７７】
なお、共有画素が図２０の共有画素１１０の回路構成を有する場合、デコーダ６１（図２）においては、ラッチ回路７２、ラッチデコーダ回路７３、およびANDゲート７４は設けられず、アドレスデコーダ７１により選択された画素行に含まれる画素に対応するドライバ回路７５に、動作信号が直接供給されるようになる。
【０１７８】
また、上述した動作が実現できれば、共有画素１１０に設けられる論理回路は、ANDゲート１２１−１乃至１２１−４に限らず、他の論理回路であってもよい。
【０１７９】
［共有画素のさらに他の回路構成例］
図２１は、本技術を適用したCMOSイメージセンサ３０における共有画素のさらに他の回路構成例を示している。
【０１８０】
図２１の共有画素１４０では、図６の構成に加えて、フォトダイオード９１−１乃至９１−４それぞれと転送ゲート９２−１乃至９２−４それぞれとの間に、転送ゲート１５１−１乃至１５１−４とメモリ部１５２−１乃至１５２−４（MEM1乃至MEM4）がそれぞれ設けられている。
【０１８１】
なお、転送ゲート１５１−１乃至１５１−４、メモリ部１５２−１乃至１５２−４を個々に区別する必要がない場合、それぞれ単に、転送ゲート１５１、メモリ部１５２という。
【０１８２】
転送ゲート１５１は、フォトダイオード９１で光電変換され、フォトダイオード９１の内部に蓄積された電荷を、転送ゲート１５１のゲート電極に駆動信号TRX1乃至TRX4が印加されることによって転送する。メモリ部１５２は、転送ゲート１５１によってフォトダイオード９１から転送された電荷を蓄積する。
【０１８３】
また、転送ゲート９２は、転送ゲート９２のゲート電極に駆動信号TRGが印加されると、メモリ部１５２に蓄積された電荷をFD９３に転送する。
【０１８４】
このような構成により、CMOSイメージセンサ３０は、グローバル露光（グローバルシャッタ動作）を行うことが可能となる。そして、この構成においても、FD９３を共有する共有画素のうちの所定の画素の駆動が制御され、上述した共有画素８０と同様の駆動が行われる。
【０１８５】
［画素の駆動例（４画素加算）］
ここで、図２２のタイミングチャートを参照して、４画素加算時の共有画素１４０における各画素の駆動例について説明する。
【０１８６】
図２２中のHsyncは水平同期信号を示しており、その周期は１行分の画素信号を出力する期間とされている。
【０１８７】
まず、時刻t211乃至t212の期間において、駆動信号RST，TRG1乃至TRG4，TRX1乃至TRX4がパルス状に印加されると、フォトダイオード９１−１乃至９１−４，メモリ部１５２−１乃至１５２−４、およびFD９３に蓄積されている電荷が排出される。
【０１８８】
これにより、これまでフォトダイオード９１−１乃至９１−４に蓄積されていた電荷が掃き出され、時刻t212乃至t215の期間においては、新たに被写体からの光から得られた電荷がフォトダイオード９１−１乃至９１−４に蓄積されることになる。なお、時刻t213乃至t214の期間において、駆動信号RST，TRG1乃至TRG4がパルス状に印加されることで、メモリ部１５２−１乃至１５２−４およびFD９３に蓄積されている電荷が初期化（リセット）される。
【０１８９】
時刻t214乃至t215の期間において、駆動信号TRX1乃至TRX4がパルス状に印加されると、フォトダイオード９１−１乃至９１−４に蓄積された電荷がそれぞれ転送ゲート１５１−１乃至１５１−４によってメモリ部１５２−１乃至１５２−４に転送される。
【０１９０】
次に、時刻t216乃至t218の読み出し期間においては、まず、時刻t216において、駆動信号SELがＬレベルからＨレベルとされるとともに、駆動信号RSTがパルス状に印加され、FD９３に蓄積されている電荷が排出される。
【０１９１】
その後、時刻t217において、駆動信号TRG1乃至TRG4がパルス状に印加されると、メモリ部１５２−１乃至１５２−４に蓄積された電荷がそれぞれ転送ゲート９２−１乃至９２−４によってFD９３に転送される。これにより、FD９３に転送された４画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０１９２】
このようにして、共有画素における画素PD1乃至PD4の全てが画素加算される。
【０１９３】
［画素の駆動例（３画素加算）］
次に、図２３のタイミングチャートを参照して、３画素加算時の共有画素１４０における各画素の駆動例について説明する。
【０１９４】
なお、図２３において、時刻t221乃至t227の期間に行われる動作は、図２２における時刻t211乃至t217の期間に行われる動作と同様であるので、その説明は省略する。
【０１９５】
すなわち、時刻t227において、駆動信号TRG1乃至TRG3がパルス状に印加されると、メモリ部１５２−１乃至１５２−３に蓄積された電荷がそれぞれ転送ゲート９２−１乃至９２−３によってFD９３に転送される。これにより、FD９３に転送された３画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０１９６】
このようにして、共有画素における画素PD1乃至PD4のうちの、画素PD1乃至PD3が画素加算される。
【０１９７】
［画素の駆動例（２画素加算）］
次に、図２４のタイミングチャートを参照して、２画素加算時の共有画素１４０における各画素の駆動例について説明する。
【０１９８】
なお、図２４において、時刻t231乃至t237の期間に行われる動作は、図２２における時刻t211乃至t217の期間に行われる動作と同様であるので、その説明は省略する。
【０１９９】
すなわち、時刻t237において、駆動信号TRG2，TRG3がパルス状に印加されると、メモリ部１５２−２，１５２−３に蓄積された電荷がそれぞれ転送ゲート９２−２，９２−３によってFD９３に転送される。これにより、FD９３に転送された２画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０２００】
このようにして、共有画素における画素PD1乃至PD4のうちの、画素PD2，PD3が画素加算される。
【０２０１】
［画素の駆動例（１画素加算）］
次に、図２５のタイミングチャートを参照して、１画素加算時の共有画素１４０における各画素の駆動例について説明する。
【０２０２】
なお、図２５において、時刻t241乃至t247の期間に行われる動作は、図２２における時刻t211乃至t217の期間に行われる動作と同様であるので、その説明は省略する。
【０２０３】
すなわち、時刻t247において、駆動信号TRG3がパルス状に印加されると、メモリ部１５２−３に蓄積された電荷が転送ゲート９２−３によってFD９３に転送される。これにより、FD９３に転送された１画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０２０４】
このようにして、共有画素における画素PD1乃至PD4のうちの、画素PD3が画素加算される。
【０２０５】
以上の動作によれば、FD９３を共有する共有画素のうちの所定の画素の駆動が制御されるので、画素加算数を最大にして高感度の撮影を行ったり、画素加算数を少なくすることで、NDフィルタを用いなくとも、NDフィルタを用いたときと同様の低感度の撮影を行うなど、より好適な感度で撮影することが可能となる。
【０２０６】
また、図２１の構成によれば、グローバルシャッタ動作とグローバル転送とを行うことができるので、広ダイナミックレンジ化を図るために共有画素に含まれる画素の読み出しを複数回に分けて行う際に、各画素のシャッタ動作のタイミングを揃えることが可能となる。
【０２０７】
［広ダイナミックレンジ化について］
具体的には、図２６に示されるように、まず、時刻T11において、共有画素１４０に含まれる４画素について、シャッタ動作を行わせる。
【０２０８】
次に、時刻T11から一定の蓄積時間経過後の時刻T12において、共有画素１４０に含まれる４画素についてメモリ転送を行わせる。
【０２０９】
そして、時刻T13において、共有画素１４０に含まれる画素のうちの３画素についての信号読み出し（１度目の信号読み出し）を行わせる。さらに、時刻T14において、共有画素１４０に含まれる画素のうちの残りの１画素についての信号読み出し（２度目の信号読み出し）を行わせる。
【０２１０】
これにより、１度目の信号読み出しにより、信号量３Ｓ[e-]の信号が読み出され、２度目の信号読み出しにより、信号量Ｓ[e-]の信号が読み出され、これらが後段で合成されるようになる。なお、共有画素１４０に含まれる画素の４画素についての蓄積時間（時刻T11乃至T14)とその開始タイミングは同一とされる。
【０２１１】
このように、感度の異なる信号が複数回に分けて読み出され、後段で合成されることで、信号量のダイナミックレンジを拡大することが可能となる。
【０２１２】
また、図２６の動作においては、共有画素１４０に含まれる各画素についてのシャッタ動作開始のタイミングを揃えることができるので、図２１を参照して説明した動作のように、シャッタ動作開始のタイミングをずらす必要がなく、時間軸上の同一性を失うことはない。したがって、より精度良く信号量のダイナミックレンジを拡大することが可能となる。
【０２１３】
以下においては、画素の読み出しが複数回に分けて行われる場合の、共有画素１４０における各画素の駆動例について説明する。
【０２１４】
［画素の駆動例（３画素読み出しと１画素読み出し）］
まず、図２７のタイミングチャートを参照して、３画素の読み出しと１画素の読み出しの２回の読み出しが行われる場合の、共有画素１４０における各画素の駆動例について説明する。
【０２１５】
なお、図２７において、時刻t311乃至t317の期間に行われる動作は、図２２における時刻t211乃至t217の期間に行われる動作と同様であるので、その説明は省略する。
【０２１６】
すなわち、時刻t317において、駆動信号TRG1乃至TRG3がパルス状に印加されると、メモリ部１５２−１乃至１５２−３に蓄積された電荷がそれぞれ転送ゲート９２−１乃至９２−３によってFD９３に転送される。これにより、FD９３に転送された３画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０２１７】
また、時刻t318において、駆動信号RSTがパルス状に印加され、FD９３に蓄積されている電荷が排出される。
【０２１８】
その後、時刻t319において、駆動信号TRG4がパルス状に印加されると、メモリ部１５２−４に蓄積された電荷が転送ゲート９２−４によってFD９３に転送される。これにより、FD９３に転送された１画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０２１９】
このようにして、共有画素において、画素PD1乃至PD3の読み出しと、画素PD4の読み出しの２回の読み出しが行われる。
【０２２０】
［画素の駆動例（２画素読み出しと２画素読み出し）］
次に、図２８のタイミングチャートを参照して、２画素の読み出しと２画素の読み出しの２回の読み出しが行われる場合の、共有画素１４０における各画素の駆動例について説明する。
【０２２１】
なお、図２８において、時刻t321乃至t327の期間に行われる動作は、図２２における時刻t211乃至t217の期間に行われる動作と同様であるので、その説明は省略する。
【０２２２】
すなわち、時刻t327において、駆動信号TRG2，TRG3がパルス状に印加されると、メモリ部１５２−２，１５２−３に蓄積された電荷がそれぞれ転送ゲート９２−２，９２−３によってFD９３に転送される。これにより、FD９３に転送された２画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０２２３】
また、時刻t328において、駆動信号RSTがパルス状に印加され、FD９３に蓄積されている電荷が排出される。
【０２２４】
その後、時刻t329において、駆動信号TRG1，TRG4がパルス状に印加されると、メモリ部１５２−１，１５２−４に蓄積された電荷がそれぞれ転送ゲート９２−１，９２−４によってFD９３に転送される。これにより、FD９３に転送された２画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０２２５】
このようにして、共有画素において、画素PD2，PD3の読み出しと、画素PD1，PD4の読み出しの２回の読み出しが行われる。
【０２２６】
［画素の駆動例（２画素読み出し、１画素読み出し、および１画素読み出し）］
次に、図２９のタイミングチャートを参照して、２画素読み出し、１画素読み出し、および１画素読み出しの３回の読み出しが行われる場合の、共有画素１４０における各画素の駆動例について説明する。
【０２２７】
なお、図２９において、時刻t331乃至t337の期間に行われる動作は、図２２における時刻t211乃至t217の期間に行われる動作と同様であるので、その説明は省略する。
【０２２８】
すなわち、時刻t337において、駆動信号TRG2，TRG3がパルス状に印加されると、メモリ部１５２−２，１５２−３に蓄積された電荷がそれぞれ転送ゲート９２−２，９２−３によってFD９３に転送される。これにより、FD９３に転送された２画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０２２９】
また、時刻t338において、駆動信号RSTがパルス状に印加され、FD９３に蓄積されている電荷が排出される。
【０２３０】
その後、時刻t339において、駆動信号TRG1がパルス状に印加されると、メモリ部１５２−１に蓄積された電荷が転送ゲート９２−１によってFD９３に転送される。これにより、FD９３に転送された１画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０２３１】
さらに、時刻t340において、駆動信号RSTがパルス状に印加され、FD９３に蓄積されている電荷が排出される。
【０２３２】
その後、時刻t341において、駆動信号TRG4がパルス状に印加されると、メモリ部１５２−４に蓄積された電荷が転送ゲート９２−４によってFD９３に転送される。これにより、FD９３に転送された１画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０２３３】
このようにして、共有画素において、画素PD2，PD3の読み出し、画素PD1の読み出し、および画素PD4の読み出しの３回の読み出しが行われる。
【０２３４】
［画素の駆動例（１画素読み出し、１画素読み出し、１画素読み出し、および１画素読み出し）］
次に、図３０のタイミングチャートを参照して、１画素読み出し、１画素読み出し、１画素読み出し、および１画素読み出しの４回に分けて読み出しが行われる場合の、共有画素１４０における各画素の駆動例について説明する。
【０２３５】
なお、図３０において、時刻t351乃至t356の期間に行われる動作は、図２２における時刻t211乃至t216の期間に行われる動作と同様であるので、その説明は省略する。
【０２３６】
すなわち、時刻t357において、駆動信号TRG3がパルス状に印加されると、メモリ部１５２−３に蓄積された電荷が転送ゲート９２−３によってFD９３に転送される。これにより、FD９３に転送された１画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０２３７】
また、時刻t358において、駆動信号RSTがパルス状に印加され、FD９３に蓄積されている電荷が排出される。
【０２３８】
その後、時刻t359において、駆動信号TRG2がパルス状に印加されると、メモリ部１５２−２に蓄積された電荷が転送ゲート９２−２によってFD９３に転送される。これにより、FD９３に転送された１画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０２３９】
さらに、時刻t360において、駆動信号RSTがパルス状に印加され、FD９３に蓄積されている電荷が排出される。
【０２４０】
その後、時刻t361において、駆動信号TRG1がパルス状に印加されると、メモリ部１５２−１に蓄積された電荷が転送ゲート９２−１によってFD９３に転送される。これにより、FD９３に転送された１画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０２４１】
さらにまた、時刻t362において、駆動信号RSTがパルス状に印加され、FD９３に蓄積されている電荷が排出される。
【０２４２】
その後、時刻t363において、駆動信号TRG4がパルス状に印加されると、メモリ部１５２−４に蓄積された電荷が転送ゲート９２−４によってFD９３に転送される。これにより、FD９３に転送された１画素分の電荷に応じた電圧が信号レベルとして読み出される。
【０２４３】
このようにして、共有画素において、画素PD3の読み出し、画素PD2の読み出し、画素PD1の読み出し、および画素PD4の読み出しの４回の読み出しが行われる。
【０２４４】
［カラーフィルタの配列］
ところで、本技術を適用したCMOSイメージセンサ３０に対して用いられるカラーフィルタは、画素アレイ部４１を構成する共有画素を単位として配列される。
【０２４５】
具体的には、上述した説明において、共有画素は、縦２画素、横２画素の４画素から構成されるので、図３１に示されるような、共有画素の４画素をそれぞれＲ，Ｇｒ，Ｇｂ，Ｂの同一色としたベイヤ配列のカラーフィルタが、CMOSイメージセンサ３０に対して用いられる。
【０２４６】
なお、CMOSイメージセンサ３０に対して用いられるカラーフィルタの配列は、上述のベイヤ配列に限られるものではなく、その他の配列であってももちろんよい。
【０２４７】
また、以上においては、共有画素は、縦２画素、横２画素の４画素から構成されるものとしたが、複数の画素が１つのFDを共有している構成であればよく、本技術における共有画素の画素数や画素配列は上述したものに限るものではない。
【０２４８】
［本技術を適用した電子機器の構成例］
本技術は、固体撮像装置への適用に限られるものではない。すなわち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０２４９】
図３２は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【０２５０】
図３２の撮像装置６００は、レンズ群などからなる光学部６０１、上述した共有画素の各構成が採用される固体撮像装置（撮像デバイス）６０２、およびカメラ信号処理回路であるDSP回路６０３を備える。また、撮像装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。DSP回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。さらに、撮像装置６００は、レンズ制御部６１０も備える。
【０２５１】
光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像装置６０２の撮像面上に結像する。固体撮像装置６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置６０２として、上述した実施の形態に係るCMOSイメージセンサ３０を用いることができる。
【０２５２】
表示部６０５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像装置６０２で撮像された動画または静止画を、DVD(Digital Versatile Disk)等の記録媒体に記録する。
【０２５３】
操作部６０７は、ユーザによる操作の下に、撮像装置６００が持つ様々な機能について操作指令を発する。電源部６０８は、DSP回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０２５４】
レンズ制御部６１０は、光学レンズとしての光学部６０１の駆動を制御する他、固体撮像装置６０２を構成する共有画素において駆動する画素数に応じて、光学部６０１のＦ値（絞り）を制御する。このレンズ制御部６１０により、図１３を参照して説明した、共有画素における画素加算数に応じたＦ値の制御が実現される。なお、レンズ制御部６１０を固体撮像装置６０２内に設けるようにして、固体撮像装置６０２が、光学部６０１のＦ値を制御するようにしてもよい。
【０２５５】
上述したように、固体撮像装置６０２として、上述した実施の形態に係るCMOSイメージセンサ３０を用いることで、FDを共有する共有画素のうちの所定の画素の駆動が制御される。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置６００において、画素加算数を最大にして高感度の撮影を行ったり、画素加算数を少なくすることで、NDフィルタを用いることなく、NDフィルタを用いたときと同様の低感度の撮影を行うなど、より好適な感度で撮影することが可能となる。
【０２５６】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術
の要旨を逸脱しない範囲において種々の変更が可能である。
【０２５７】
さらに、本技術は以下のような構成をとることができる。
（１）
光電変換部と、前記光電変換部に蓄積された電荷を電荷電圧変換部に転送する転送ゲートとを少なくとも備える画素が２次元に配列された画素アレイ部と、
前記画素の駆動を制御する駆動制御部と
を備え、
前記電荷電圧変換部は、複数の前記画素に共有され、
前記駆動制御部は、前記電荷電圧変換部を共有する共有画素のうちの所定の画素の駆動を制御する
固体撮像装置。
（２）
前記画素を駆動するための駆動信号の供給をオン／オフする画素駆動部をさらに備え、
前記駆動制御部は、前記画素駆動部の動作を制御することで、前記共有画素のうちの所定の画素の駆動を制御する
（１）に記載の固体撮像装置。
（３）
前記画素駆動部は、
前記共有画素の各画素へ前記駆動信号を供給するドライバと、
前記共有画素において、駆動する画素行を選択するアドレスデコーダと、
前記駆動制御部による書き込みに応じて、前記アドレスデコーダにより選択された前記画素行の画素を駆動する前記ドライバの動作を制御するラッチ回路と
を備える
（２）に記載の固体撮像装置。
（４）
前記画素駆動部は、前記画素行毎に、前記ラッチ回路それぞれの出力をデコードするラッチデコーダ回路をさらに備え、
前記ラッチデコーダ回路は、前記ラッチ回路それぞれの出力に対応する出力を、前記アドレスデコーダにより選択された前記画素行の画素を駆動する前記ドライバに供給する
（３）に記載の固体撮像装置。
（５）
前記画素は、前記画素を駆動するための駆動信号をオン／オフする論理回路をさらに備え、
前記駆動制御部は、前記論理回路の動作を制御することで、前記共有画素のうちの所定の画素の駆動を制御する
（１）に記載の固体撮像装置。
（６）
前記駆動制御部は、前記共有画素において駆動する画素数に応じて、前記画素の蓄積時間を制御する
（１）乃至（５）のいずれかに記載の固体撮像装置。
（７）
前記駆動制御部は、前記共有画素に含まれる画素の読み出しが複数回に分けて行われるよう、前記共有画素の画素の駆動を制御する
（１）乃至（５）のいずれかにに記載の固体撮像装置。
（８）
前記画素は、前記光電変換部に蓄積された電荷を保持するメモリ部をさらに備え、
前記転送ゲートは、前記メモリ部に保持されている電荷を前記電荷電圧変換部に転送する
（１）乃至（７）のいずれかにに記載の固体撮像装置。
（９）
光電変換部と、前記光電変換部に蓄積された電荷を電荷電圧変換部に転送する転送ゲートとを少なくとも備える画素が２次元に配列された画素アレイ部と、
前記画素の駆動を制御する駆動制御部と
を備え、
前記電荷電圧変換部が、複数の前記画素に共有される固体撮像装置の駆動方法であって、
前記固体撮像装置が、
前記電荷電圧変換部を共有する共有画素のうちの所定の画素の駆動を制御する
ステップを含む固体撮像装置の駆動方法。
（１０）
光電変換部と、前記光電変換部に蓄積された電荷を電荷電圧変換部に転送する転送ゲートとを少なくとも備える画素が２次元に配列された画素アレイ部と、
前記画素の駆動を制御する駆動制御部と
を備え、
前記電荷電圧変換部は、複数の前記画素に共有され、
前記駆動制御部は、前記電荷電圧変換部を共有する共有画素のうちの所定の画素の駆動を制御する固体撮像装置と、
被写体からの入射光を取り込んで前記固体撮像装置の撮像面上に結像する光学レンズと
を備える電子機器。
（１１）
前記光学レンズの駆動を制御するレンズ制御部をさらに備え、
前記レンズ制御部は、前記共有画素において駆動する画素数に応じて、前記光学レンズのＦ値を制御する
（１０）に記載の電子機器。
【符号の説明】
【０２５８】
３０  CMOSイメージセンサ，  ４１  画素アレイ部，  ４２  垂直駆動部，  ４３  カラム処理部，  ４５  システム制御部，  ７１−１，７１−２，７１  アドレスデコーダ，  ７２−１乃至７２−４，７２  ラッチ回路，  ７３−１，７３−２，７３  ラッチデコーダ回路，  ７４−１乃至７４−４，７４  ANDゲート，  ７５−１乃至７５−４，７５  ドライバ回路，  ８０  共有画素，  ９１−１乃至９１−４，９１  フォトダイオード，  ９２−１乃至９２−４，９２  転送ゲート，  ９３  FD，  １２１−１乃至１２１−４  ANDゲート，  １５２−１乃至１５２−４，１５２  メモリ部，  ６００  撮像装置，  ６０２  固体撮像装置，  ６１０  レンズ制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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