(57)【要約】【課題】従来の演算増幅器の共有手段を用いた際に、電源電圧や製造上のばらつきなどの影響を最小限に抑えるように位相補償を行うようにした演算増幅器及びそれを備えたパイプライン型Ａ／Ｄコンバータを提供すること。【解決手段】入力段Ａ２Ａと出力段Ａ２Ｂの２段で構成され、入力段Ａ２Ａは、縦列接続された２つの差動対Ｍ１ｐ，Ｍ１ｎ，Ｍ２ｐ，Ｍ２ｎと、縦列接続された差動対間の正極ノードＶａｐと負極ノードＶａｎとを短絡するスイッチＳＷ１と、縦列接続された差動対間の正極ノードＶａｐと負極ノードＶａｎのそれぞれと出力段Ａ２Ｂとの間に接続される位相補償用のコンデンサＣ３，Ｃ４とを備えている。【選択図】図６
2014072553.tif 000002
【特許請求の範囲】
【請求項１】
入力段と出力段の２段で構成されている演算増幅器において、
前記入力段が、
縦列接続された２つの差動対と、
前記縦列接続された差動対間の正極ノードと負極ノードとを短絡するスイッチと、
前記縦列接続された差動対間の前記正極ノードと前記負極ノードのそれぞれと出力段との間に接続される位相補償用のコンデンサと
を備えていることを特徴とする演算増幅器。
【請求項２】
隣接する前後２つのステージが、請求項１に記載の演算増幅器と、２つのスイッチトキャパシタ回路を備え、
前記演算増幅器の前記２つの差動対のうち、下段の差動対のゲート電極に前ステージのスイッチトキャパシタ回路のサミングノードが接続され、
上段の差動対のゲート電極に後ステージのスイッチトキャパシタ回路のサミングノードが接続されることを特徴とするパイプライン型Ａ／Ｄコンバータ。
【請求項３】
前記２つのスイッチトキャパシタ回路が、動作する位相が反転の関係にあることを特徴とする請求項２に記載のパイプライン型Ａ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器及びそれを備えたパイプライン型Ａ／Ｄコンバータに関し、より詳細には、演算増幅回路を２つのステージで共有する時に、各ステージで最適な位相補償を行うようにした演算増幅器及びそれを備えたパイプライン型Ａ／Ｄコンバータに関する。
【背景技術】
【０００２】
従来から、各種画像センサや画像処理装置など、高速にアナログ信号をデジタル信号に変換することが必要な電子機器では、複数のＡ／Ｄコンバータを互いに縦列に接続して、複数のステージ構成とすることで、１クロックの間に複数のＡ／Ｄ変換処理を行うことのできるパイプライン型Ａ／Ｄコンバータが用いられている。
この種のパイプライン型Ａ／Ｄコンバータでは、各ステージに前段からの入力信号を増幅するための演算増幅器を内蔵する。各ステージの動作は、前段からのアナログ出力信号をサンプルするサンプル期間と、サンプルした信号を演算増幅器で増幅して次段に出力するホールド期間とから成り、隣り合うステージ間では、この期間は反転の位相関係にある。このうち、消費電力の大きい演算増幅器を実際に使用する期間はホールド期間のみである。そのため、消費電力の削減とチップ面積の削減の目的から、２つのステージで演算増幅器を共有する方法が知られている（例えば、非特許文献１参照）。
【０００３】
図１は、非特許文献１に開示されているパイプライン型Ａ／Ｄコンバータのブロック構成図で、Ｎステージから構成されるパイプライン型Ａ／ＤコンバータＡ１を示している。パイプライン型Ａ／ＤコンバータＡ１は、１．５ビット型のＡ／Ｄコンバータを内蔵するＳＴＡＧＥ１〜ＳＴＡＧＥＮまでのＮ段のステージが縦列に接続され、各ステージからのＡ／Ｄ変換されたデジタル出力信号ＤＯ＿１〜ＤＯ＿Ｎは、エンコーダＥ１に入力され、エンコーダＥ１はそれらを演算した出力値ＡＤＯを出力する。
【０００４】
図２は、図１に示したパイプライン型Ａ／Ｄコンバータ内のある隣り合う２つのステージのブロック構成図で、図１に示したパイプライン型Ａ／ＤコンバータＡ１内のある隣り合う２つのステージＳＴＡＧＥＩとＳＴＡＧＥＩ＋１の構成を示している。ＳＴＡＧＥＩとＳＴＡＧＥ（Ｉ＋１）（以下、「ＳＴＡＧＥＩ＋１」と記す）は、ＭＤＡＣＩとＭＤＡＣＩ＋１と、これらのＭＤＡＣ間で共有されている演算増幅器Ａ１とからなっている。
【０００５】
図示していない前ステージからのアナログ差動出力信号Ｖｉｐ＿ｉ、Ｖｉｎ＿ｉがＭＤＡＣＩのＶｉｐ、Ｖｉｎに入力され、ＭＤＡＣＩのアナログ差動出力信号Ｖｓｐ＿ｉ、Ｖｓｎ＿ｉが、演算増幅器Ａ１のＶ１ｐ、Ｖ１ｎに入力され、ＭＤＡＣＩ＋１のアナログ差動出力信号Ｖｓｐ＿ｉ＋１、Ｖｓｎ＿ｉ＋１が、演算増幅器Ａ１のＶ２ｐ、Ｖ２ｎに入力され、演算増幅器Ａ１のアナログ差動出力信号Ｖｏｐ、Ｖｏｎが、ＭＤＡＣＩとＭＤＡＣ（Ｉ＋１）（以下、「ＭＤＡＣＩ＋１」と記す）の帰還経路Ｖｆｂｐ、Ｖｆｂｎに入力され、さらに、ＭＤＡＣＩ＋１の入力Ｖｉｐ、Ｖｉｎと、図示していない次ステージのＭＤＡＣ（Ｉ＋２）（以下、「ＭＤＡＣＩ＋２」と記す）に入力されている。
【０００６】
図３は、図２に示したＭＤＡＣＩの回路構成図である。図３に示すＭＤＡＣＩは、コンデンサＣ１ｐ、Ｃ２ｐ、Ｃ１ｎ、Ｃ２ｎと、スイッチＳＷ１ｐ、ＳＷ２ｐ、ＳＷ３ｐ、ＳＷ１ｎ、ＳＷ２ｎ、ＳＷ３ｎと、Ａ／ＤコンバータＡ／Ｄ１と、Ｄ／ＡコンバータＤ／Ａ１とから構成されている。ＭＤＡＣＩ＋１も同様の構成であるが、動作するタイミングはすべてＭＤＡＣＩとは逆位相で動作する。
【０００７】
図４は、図２に示した演算増幅器の回路構成図である。図４に示す演算増幅器Ａ１は、入力段Ａ１Ａと出力段Ａ１Ｂとから構成されている。入力段Ａ１Ａは、ＭＤＡＣＩ、ＭＤＡＣＩ＋１のアナログ差動出力信号Ｖｓ１ｐ、Ｖｓ１ｎ、Ｖｓ２ｐ、Ｖｓ２ｎが、差動のそれぞれに直列に接続されたＮＭＯＳＭ１ｐ、Ｍ１ｎ、Ｍ２ｐ、Ｍ２ｎのゲートＶ１ｐ、Ｖ１ｎ、Ｖ２ｐ、Ｖ２ｎに入力され、Ｖａｐ、Ｖａｎのノード間には、差動間を短絡するスイッチＳＷ１が接続され、負荷となる抵抗Ｒ１、Ｒ２がそれぞれ入力段Ａ１Ａの出力Ｍｏｎ、Ｍｏｐと、電源間に接続されている。また、Ａ１Ａの出力Ｍｏｐ、ＭｏｎとＡ１Ｂの出力とＶｏｐ、Ｖｏｎとの間に、位相補償のためのコンデンサを、差動のそれぞれに２対ずつ接続しており、そのうち１対はスイッチＳＷ２ｐ、ＳＷ２ｎによって短絡、解放ができるようになっている。
【０００８】
図５は、図２に示したＭＤＡＣＩ及びＭＤＡＣＩ＋１の動作を説明するためのタイミング図である。
φ１がハイレベルとなると、図３に示したＭＤＡＣＩのスイッチＳＷ１ｐ、ＳＷ２ｐ、ＳＷ１ｎ、ＳＷ２ｎはそれぞれ図に示す１の側のノードに接続し、ＳＷ３ｐ、ＳＷ３ｎは短絡する。演算増幅器Ａ１の入力となるＶｓｐ＿ｉ、Ｖｓｎ＿ｉは、アナログコモン電圧ＶＩＣ＿ｉに短絡するため、Ｖｓｐ＿ｉ、Ｖｓｎ＿ｉもＶＩＣ＿ｉを出力する。前ステージからのアナログ差動出力信号Ｖｉｐ＿ｉ、Ｖｉｎ＿ｉは、コンデンサＣ１ｐ、Ｃ２ｐ、Ｃ２ｎ、Ｃ１ｎにサンプルされるとともに、Ａ／ＤコンバータＡ／Ｄ１に入力され、Ａ／Ｄ１は入力された信号をアナログ信号からデジタル信号ＤＯ＿ｉに変換し、エンコーダＥ１とＤ／ＡコンバータＤ／Ａ１に出力する。Ｄ／ＡコンバータＤ／Ａ１は、入力されたデジタル値に応じたアナログ値を出力する。
【０００９】
φ２がハイレベルとなると、図３に示したＭＤＡＣＩのスイッチＳＷ１ｐ、ＳＷ２ｐ、ＳＷ１ｎ、ＳＷ２ｎはそれぞれ図に示す２の側のノードに接続し、ＳＷ３ｐ、ＳＷ３ｎは解放となる。これにより、Ｃ２ｐ、Ｃ２ｎにはＤ／ＡコンバータＤ／Ａ１の出力がそれぞれ接続され、演算増幅器Ａ１のアナログ差動出力信号はコンデンサＣ１ｐ、Ｃ１ｎを通じて帰還が掛けられ、演算増幅器Ａ１は次式で表される出力を行う。
ＶＯＰ−ＶＯＮ＝２（Ｖｉｐ−Ｖｉｎ）−Ｖｄａｃ
ここで、Ｖｄａｃは、Ｄ／ＡコンバータＤＡ１の出力である。
【００１０】
ＭＤＡＣＩ＋１は、逆位相で動作するため、ＭＤＡＣＩのφ１がハイレベルの時と同様の動作をしている。そのため、ＭＤＡＣＩ＋１は、演算増幅器の出力ＶＯＰ、ＶＯＮをコンデンサＣ１ｐ、Ｃ２ｐ、Ｃ２ｎ、Ｃ１ｎにサンプルするとともに、Ａ／ＤコンバータＡ／Ｄ１でアナログ信号からデジタル信号ＤＯ＿ｉ＋１に変換し、エンコーダＥ１とＤ／ＡコンバータＤ／Ａ１に出力する。Ｄ／ＡコンバータＤ／Ａ１は、入力されたデジタル値に応じたアナログ値を出力する。演算増幅器Ａ１の入力となるＶｓｐ＿ｉ＋１、Ｖｓｎ＿ｉ＋１は、あるアナログコモン電圧ＶＩＣ＿ｉ＋１を出力する。
【００１１】
演算増幅器Ａ１は、ＳＷ１が解放し、ＳＷ２ｐ、ＳＷ２ｎが短絡している。Ａ１ＡのＶ１ｐ、Ｖ１ｎにはＭＤＡＣＩのアナログ差動出力Ｖｓｐ＿ｉ、Ｖｓｎ＿ｉが入力され、Ｖ２ｐ、Ｖ２ｎにはＭＤＡＣ＿ｉ＋１のアナログ差動出力Ｖｓｐ＿ｉ＋１、Ｖｓｎ＿ｉ＋１が入力されているが、Ｖｓｐ＿ｉ＋１、Ｖｓｎ＿ｉ＋１は固定値ＶＩＣ＿ｉ＋１であるため、ＮＭＯＳＭ２ｐ、Ｍ２ｎは、差動対のＮＭＯＳＭ１ｐ、Ｍ１ｎのカスコードとして働く。このため、カスコードがない場合に比べ、高い直流利得を得ることが出来る。また、ＭＤＡＣＩが増幅動作をする時には、コンデンサＣ１、Ｃ２、Ｃ３、Ｃ４を出力段の入出力間に接続することでミラー効果を利用して位相余裕を確保している。
【００１２】
再び、φ１がハイレベルとなると、ＭＤＡＣＩ＋１の、スイッチＳＷ１ｐ、ＳＷ２ｐ、ＳＷ１ｎ、ＳＷ２ｎはそれぞれ図に示す２の側のノードに接続し、ＳＷ３ｐ、ＳＷ３ｎは解放となる。これにより、Ｃ２ｐ、Ｃ２ｎにはＤ／ＡコンバータＤ／Ａ１の出力がそれぞれ接続され、演算増幅器Ａ１のアナログ差動出力信号はコンデンサＣ１ｐ、Ｃ１ｎを通じて帰還が掛けられ、演算増幅器Ａ１は次式で表される出力を行う。
ＶＯＰ−ＶＯＮ＝２（Ｖｉｐ−Ｖｉｎ）−Ｖｄａｃ
ここで、Ｖｄａｃは、Ｄ／ＡコンバータＤＡ１の出力である。
【００１３】
演算増幅器Ａ１は、ＳＷ１が短絡し、ＳＷ２ｐ、ＳＷ２ｎが解放される。Ａ１ＡのＶ１ｐ、Ｖ１ｎにはＭＤＡＣｉのアナログ差動出力Ｖｓｐ＿ｉ、Ｖｓｎ＿ｉが入力され、Ｖ２ｐ、Ｖ２ｎにはＭＤＡＣ＿ｉ＋１のアナログ差動出力Ｖｓｐ＿ｉ＋１、Ｖｓｎ＿ｉ＋１が入力されているが、Ｖｓｐ＿ｉ、Ｖｓｎ＿ｉは固定値ＶＩＣ＿ｉであるため、ＮＭＯＳＭ１ｐ、Ｍ１ｎは、電流源となるＭＯＳＭｃのカスコードとして動作する。この場合、差動対Ｍ２ｐ、Ｍ２ｎには、カスコードがないため、ＭＤＡＣＩが増幅動作をしている時と比べると直流利得は低い。しかし、通常、パイプライン型Ａ／Ｄコンバータでは、後段のステージほど、演算増幅器に必要とされる直流利得は緩和されるので問題とならない。また、カスコードによる新たな極の生成がないことや、後段のステージほどスイッチトキャパシタ回路の単位コンデンサ容量が小さく帰還率が減少するため、後段のステージでは前段のステージに比べ、位相補償用のコンデンサを小さくすることが出来る。そのため、ＭＤＡＣＩ＋１が増幅動作をする時には、コンデンサＣ１、Ｃ２のみを接続し、ミラー効果を利用して位相余裕を確保している。
【００１４】
このように、従来技術では、ＭＤＡＣＩ、ＭＤＡＣＩ＋１の電荷のサミングノードであるＶｓｐ＿ｉ、Ｖｓｎ＿ｉ，Ｖｓｐ＿ｉ＋１、Ｖｓｎ＿ｉ＋１が、演算増幅器の差動対に常に接続されているため、サミングノードにサンプルされた電荷のエラーが少なく、非常に高い精度で演算増幅器の共有が可能である。また、手前のＳＴＡＧＥＩが増幅期間時は、差動対に対しカスコード接続されるため、高い直流利得を得ることが出来る。
【００１５】
なお、演算増幅器としては、例えば、特許文献１のものがある。この特許文献１のものは、入力段と出力段とから構成され、入力段は、差動信号を入力する差動対のＰ型のＭＯＳトランジスタと、この差動対のＭＯＳトランジスタに定電流を供給する電流源として機能するＰ型のＭＯＳトランジスタとを備えている。また、出力段は、カスコード電流源部から出力される信号が、Ｎ型のＭＯＳトランジスタを能動負荷とするＰ型のＭＯＳトランジスタにより増幅され、出力されるようになっている。また、位相補償を行うための抵抗とキャパシタとを含んでいる。また、例えば、特許文献２には、演算増幅器とスイッチトキャパシタ回路とを備えたパイプライン型Ａ／Ｄコンバータが開示されている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００５−３３３６２４号公報
【特許文献２】特開２０１０−１１４５８７号公報
【非特許文献】
【００１７】
【非特許文献１】ＩＥＥＥ  ２００９  Ｃｕｓｔｏｍ  Ｉｎｔｅｒｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  “Ａ  １０ｂ  ５０ＭＳ／ｓ  Ｏｐａｍｐ−Ｓｈａｒｉｎｇ  Ｐｉｐｅｌｉｎｅ  Ａ／Ｄ  Ｗｉｔｈ  Ｃｕｒｒｅｎｔ−Ｒｅｕｓｅ  ＯＴＡｓ”
【発明の概要】
【発明が解決しようとする課題】
【００１８】
上述したように、従来の演算増幅器の共有手段では、共有する２つのステージのうち、前段のステージでより大きな位相補償容量を接続する必要がある。そのため、スイッチによって位相補償容量を短絡、解放することで実現している。しかしながら、ＭＯＳスイッチで切り替えると、スイッチの抵抗値が電源電圧や製造上のばらつきなどによって大きく影響を受けるため、位相余裕を確保しづらくなるという問題がある。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、従来の演算増幅器の共有手段を用いた際に、電源電圧や製造上のばらつきなどの影響を最小限に抑えるように位相補償を行うようにした演算増幅器及びそれを備えたパイプライン型Ａ／Ｄコンバータを提供することにある。
【課題を解決するための手段】
【００１９】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、入力段（Ａ２Ａ）と出力段（Ａ２Ｂ）の２段で構成されている演算増幅器（Ａ２）において、前記入力段（Ａ２Ａ）が、縦列接続された２つの差動対（Ｍ１ｐ，Ｍ１ｎ，Ｍ２ｐ，Ｍ２ｎ）と、前記縦列接続された差動対間の正極ノード（Ｖａｐ）と負極ノード（Ｖａｎ）とを短絡するスイッチ（ＳＷ１）と、前記縦列接続された差動対間の前記正極ノード（Ｖａｐ）と前記負極ノード（Ｖａｎ）のそれぞれと出力段（Ａ２Ｂ）との間に接続される位相補償用のコンデンサ（Ｃ３，Ｃ４）とを備えていることを特徴とする。（図６）
【００２０】
また、請求項２に記載の発明は、隣接する前後２つのステージ（ＳＴＡＧＥＩ、ＳＴＡＧＥＩ＋１）が、請求項１に記載の演算増幅器（Ａ２）と、２つのスイッチトキャパシタ回路（ＭＤＡＣＩ、ＭＤＡＣＩ＋１）を備え、前記演算増幅器（Ａ２）の前記２つの差動対（Ｍ１ｐ，Ｍ１ｎ，Ｍ２ｐ，Ｍ２ｎ）のうち、下段の差動対（Ｍ１ｐ，Ｍ１ｎ）のゲート電極に前ステージのスイッチトキャパシタ回路（ＭＤＡＣＩ）のサミングノード（図３のＶｓｐ，Ｖｓｎ）が接続され、上段の差動対（Ｍ２ｐ，Ｍ２ｎ）のゲート電極に後ステージのスイッチトキャパシタ回路（ＭＤＡＣＩ＋１）のサミングノード（図３のＶｓｐ，Ｖｓｎ）が接続されることを特徴とするパイプライン型Ａ／Ｄコンバータである。（図１乃至図３，図６）
また、請求項３に記載の発明は、請求項２に記載の発明において、前記２つのスイッチトキャパシタ回路が、動作する位相が反転の関係にあることを特徴とする。（図２及び図３，図６）
【発明の効果】
【００２１】
本発明によれば、従来の演算増幅器の共有手段を用いた際に、電源電圧や製造上のばらつきなどの影響を最小限に抑えるように位相補償を行いようにしたパイプライン型Ａ／Ｄコンバータを実現することができる。
【図面の簡単な説明】
【００２２】
【図１】非特許文献１に開示されているパイプライン型Ａ／Ｄコンバータのブロック構成図である。
【図２】図１に示したパイプライン型Ａ／Ｄコンバータ内のある隣り合う２つのステージのブロック構成図である。
【図３】図２に示したＭＤＡＣＩの回路構成図である。
【図４】図２に示した演算増幅器の回路構成図である。
【図５】図２に示したＭＤＡＣＩ及びＭＤＡＣＩ＋１の動作を説明するためのタイミング図である。
【図６】本発明に係る演算増幅器の実施例を説明するための回路構成図である。
【発明を実施するための形態】
【００２３】
以下、図面を参照して本発明の実施例について説明する。  
図６は、本発明に係る演算増幅器の実施例を説明するための回路構成図である。上述した従来技術との差異は、図２に示した演算増幅器Ａ１だけであるので、演算増幅器以外の図については割愛してある。
本実施例の演算増幅器は、入力段Ａ２Ａと出力段Ａ２Ｂの２段で構成されている。この入力段Ａ２Ａは、縦列接続された２つの差動対Ｍ１ｐ，Ｍ１ｎ，Ｍ２ｐ，Ｍ２ｎと、縦列接続された差動対間の正極ノードＶａｐと負極ノードＶａｎとを短絡するスイッチＳＷ１と、縦列接続された差動対間の正極ノードＶａｐと負極ノードＶａｎのそれぞれと出力段Ａ２Ｂとの間に接続される位相補償用のコンデンサＣ３，Ｃ４とを備えている。
【００２４】
つまり、本実施例における演算増幅器Ａ２は、入力段Ａ２Ａと出力段Ａ２Ｂとから構成されている。入力段Ａ２Ａは、ＭＤＡＣＩ、ＭＤＡＣＩ＋１のアナログ差動出力信号Ｖｓ１ｐ、Ｖｓ１ｎ、Ｖｓ２ｐ、Ｖｓ２ｎが、差動のそれぞれに直列に接続されたＮＭＯＳＭ１ｐ、Ｍ１ｎ、Ｍ２ｐ、Ｍ２ｎのゲートＶ１ｐ、Ｖ１ｎ、Ｖ２ｐ、Ｖ２ｎに入力され、Ｖａｐ、Ｖａｎのノード間には、差動間を短絡するスイッチＳＷ１が接続され、負荷となる抵抗Ｒ１、Ｒ２がそれぞれ入力段Ａ２Ａの出力Ｍｏｎ、Ｍｏｐと電源間に接続されている。
【００２５】
また、入力段Ａ２Ａの出力Ｍｏｐと出力段Ａ２Ｂの出力Ｖｏｐ間と、入力段Ａ２Ａの出力Ｍｏｎと出力段Ａ２Ｂの出力Ｖｏｎ間に、位相補償のためのコンデンサＣ１、Ｃ２が接続されており、さらに、ＶａｐとＶｏｐ間とＶａｎとＶｏｎ間に位相補償のためのコンデンサＣ３、Ｃ４が接続されている。
続いて、図５に示したタイミング図に基づいて、本実施例の動作を信号の流れに沿って説明する。
【００２６】
φ１がハイレベルとなると、図３のＭＤＡＣＩのスイッチＳＷ１ｐ、ＳＷ２ｐ、ＳＷ１ｎ、ＳＷ２ｎはそれぞれ図に示す１の側のノードに接続し、ＳＷ３ｐ、ＳＷ３ｎは短絡する。演算増幅器Ａ２の入力となるＶｓｐ＿ｉ、Ｖｓｎ＿ｉは、アナログコモン電圧ＶＩＣ＿ｉに短絡するため、Ｖｓｐ＿ｉ、Ｖｓｎ＿ｉもＶＩＣ＿ｉを出力する。前ステージからのアナログ差動出力信号Ｖｉｐ＿ｉ、Ｖｉｎ＿ｉは、コンデンサＣ１ｐ、Ｃ２ｐ、Ｃ２ｎ、Ｃ１ｎにサンプルされるとともに、Ａ／ＤコンバータＡ／Ｄ１に入力され、Ａ／Ｄ１は入力された信号をアナログ信号からデジタル信号ＤＯ＿ｉに変換し、エンコーダＥ１とＤ／ＡコンバータＤ／Ａ１に出力する。Ｄ／ＡコンバータＤ／Ａ１は、入力されたデジタル値に応じたアナログ値を出力する。
【００２７】
φ２がハイレベルとなると、図３のＭＤＡＣＩのスイッチＳＷ１ｐ、ＳＷ２ｐ、ＳＷ１ｎ、ＳＷ２ｎはそれぞれ図に示す２の側のノードに接続し、ＳＷ３ｐ、ＳＷ３ｎは解放となる。これにより、Ｃ２ｐ、Ｃ２ｎにはＤ／ＡコンバータＤ／Ａ１の出力がそれぞれ接続され、演算増幅器Ａ２のアナログ差動出力信号はコンデンサＣ１ｐ、Ｃ１ｎを通じて帰還が掛けられ、演算増幅器Ａ２は次式で表される出力を行う。
ＶＯＰ−ＶＯＮ＝２（Ｖｉｐ−Ｖｉｎ）−Ｖｄａｃ
ここで、Ｖｄａｃは、Ｄ／ＡコンバータＤＡ１の出力である。
【００２８】
ＭＤＡＣＩ＋１は、逆位相で動作するため、ＭＤＡＣＩのφ１がハイレベルの時と同様の動作をしている。そのため、ＭＤＡＣＩ＋１は、演算増幅器の出力ＶＯＰ、ＶＯＮをコンデンサＣ１ｐ、Ｃ２ｐ、Ｃ２ｎ、Ｃ１ｎにサンプルするとともに、Ａ／ＤコンバータＡ／Ｄ１でアナログ信号からデジタル信号ＤＯ＿ｉ＋１に変換し、エンコーダＥ１とＤ／ＡコンバータＤ／Ａ１に出力する。Ｄ／ＡコンバータＤ／Ａ１は、入力されたデジタル値に応じたアナログ値を出力する。演算増幅器Ａ２の入力となるＶｓｐ＿ｉ＋１、Ｖｓｎ＿ｉ＋１は、あるアナログコモン電圧ＶＩＣ＿ｉ＋１を出力する。
【００２９】
演算増幅器Ａ２は、ＳＷ１が解放する。Ａ２ＡのＶ１ｐ、Ｖ１ｎにはＭＤＡＣＩのアナログ差動出力Ｖｓｐ＿ｉ、Ｖｓｎ＿ｉが入力され、Ｖ２ｐ、Ｖ２ｎにはＭＤＡＣ＿ｉ＋１のアナログ差動出力Ｖｓｐ＿ｉ＋１、Ｖｓｎ＿ｉ＋１が入力されているが、Ｖｓｐ＿ｉ＋１、Ｖｓｎ＿ｉ＋１は固定値ＶＩＣ＿ｉ＋１であるため、ＮＭＯＳＭ２ｐ、Ｍ２ｎは、差動対のＮＭＯＳＭ１ｐ、Ｍ１ｎのカスコードとして働く。このため、カスコードがない場合に比べ、高い直流利得を得ることが出来る。また、コンデンサＣ１、Ｃ２、Ｃ３、Ｃ４はミラー効果が働き、位相余裕を確保している。
【００３０】
再び、φ１がハイレベルとなると、ＭＤＡＣＩ＋１の、スイッチＳＷ１ｐ、ＳＷ２ｐ、ＳＷ１ｎ、ＳＷ２ｎはそれぞれ図に示す２の側のノードに接続し、ＳＷ３ｐ、ＳＷ３ｎは解放となる。これにより、Ｃ２ｐ、Ｃ２ｎにはＤ／ＡコンバータＤ／Ａ１の出力がそれぞれ接続され、演算増幅器Ａ２のアナログ差動出力信号はコンデンサＣ１ｐ、Ｃ１ｎを通じて帰還が掛けられ、演算増幅器Ａ２は次式で表される出力を行う。
ＶＯＰ−ＶＯＮ＝２（Ｖｉｐ−Ｖｉｎ）−Ｖｄａｃ
ここで、Ｖｄａｃは、Ｄ／ＡコンバータＤＡ１の出力である。
【００３１】
演算増幅器Ａ２は、ＳＷ１が短絡し、ＳＷ２ｐ、ＳＷ２ｎが解放される。Ａ２ＡのＶ１ｐ、Ｖ１ｎにはＭＤＡＣｉのアナログ差動出力Ｖｓｐ＿ｉ、Ｖｓｎ＿ｉが入力され、Ｖ２ｐ、Ｖ２ｎにはＭＤＡＣ＿ｉ＋１のアナログ差動出力Ｖｓｐ＿ｉ＋１、Ｖｓｎ＿ｉ＋１が入力されているが、Ｖｓｐ＿ｉ、Ｖｓｎ＿ｉは固定値ＶＩＣ＿ｉであるため、ＮＭＯＳＭ１ｐ、Ｍ１ｎは、電流源となるＭＯＳＭｃのカスコードとして動作する。この場合、コンデンサＣ３、Ｃ４は、差動対を形成するＭ２ｐ、Ｍ２ｎの短絡されたソースノードに接続されているため、ミラー効果が生じない。そのため、コンデンサＣ１、Ｃ２のみミラー効果が働き、それによって位相余裕を確保している。
【００３２】
このように、本発明では、コンデンサＣ３、Ｃ４が常に接続されているにも関わらず、ＳＴＡＧＥＩで帰還を掛けている時と、ＳＴＡＧＥＩ＋１で帰還を掛けている時とで、位相補償用のコンデンサの容量が都合のよいように変化し、プロセスや電源電圧変動に対して位相余裕を取りやすく出来る。これにより、消費電力やエリアを最小限に抑えることが可能となる。
また、本実施例では、コンデンサＣ３、Ｃ４をそれぞれＶｏｎ、Ｖｏｐに接続しているが、コンデンサＣ１、Ｃ２による位相補償容量を打ち消すようにしたければ、Ｃ３、Ｃ４の接続先を入れ替えてもよい。
【００３３】
本発明は、上述した演算増幅器を備えたパイプライン型Ａ／Ｄコンバータを実現している。つまり、本発明のパイプライン型Ａ／Ｄコンバータは、隣接する前後２つのステージＳＴＡＧＥＩ、ＳＴＡＧＥＩ＋１が、上述した演算増幅器Ａ２と、２つのスイッチトキャパシタ回路ＭＤＡＣＩ、ＭＤＡＣＩ＋１を備え、演算増幅器Ａ２の２つの差動対Ｍ１ｐ，Ｍ１ｎ，Ｍ２ｐ，Ｍ２ｎのうち、下段の差動対Ｍ１ｐ，Ｍ１ｎのゲート電極に前ステージのスイッチトキャパシタ回路ＭＤＡＣＩのサミングノードＶｓｐ，Ｖｓｎが接続され、上段の差動対Ｍ２ｐ，Ｍ２ｎのゲート電極に後ステージのスイッチトキャパシタ回路ＭＤＡＣＩ＋１のサミングノードＶｓｐ，Ｖｓｎが接続されている。また、２つのスイッチトキャパシタ回路は、動作する位相が反転の関係にある。
このようにして、従来の演算増幅器の共有手段を用いた際に、電源電圧や製造上のばらつきなどの影響を最小限に抑えるように位相補償を行いようにしたパイプライン型Ａ／Ｄコンバータを実現することができる。
【符号の説明】
【００３４】
Ａ１，Ａ２  演算増幅器
Ａ１Ａ，Ａ２Ａ  入力段
Ａ１Ｂ，Ａ２Ｂ  出力段
Ａ１Ｂ１，Ａ２Ｂ２  差動増幅器
【図１】
2014072553.tif 000003
【図２】
2014072553.tif 000004
【図３】
2014072553.tif 000005
【図４】
2014072553.tif 000006
【図５】
2014072553.tif 000007
【図６】
2014072553.tif 000008