(57)【要約】【課題】低消費電力で、信頼性の高い半導体装置の実現。【解決手段】ＰＭＯＳおよびＮＭＯＳトランジスタを含み、クロック信号を発生するクロック回路部30と、ＰＭＯＳおよびＮＭＯＳトランジスタを含み、データ信号に応じた動作を行う論理回路部20と、を有し、クロック回路部および論理回路部は、共通の低電位側電源GNDに接続され、論理回路部には、第１電源電圧Vdd(data)が供給され、クロック回路部には、第１電源電圧より低い第２電源電圧Vdd(clock)が供給され、論理回路部は、ゲートにクロック信号が入力され、他の論理回路部から入力信号を受けるかまたは他の論理回路部に出力信号を出すクロック論理ゲート部TMG0-TMG4を含み、クロック論理ゲート部に含まれるＰＭＯＳトランジスタのバックゲート電圧Vbgは、他の論理回路部のＰＭＯＳトランジスタのバックゲート電圧Vdd(data)より高い。【選択図】図５
2014072719.tif 000002
【特許請求の範囲】
【請求項１】
ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含み、クロック信号を発生するクロック回路部と、
ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含み、データ信号に応じた動作を行う論理回路部と、を備え、
前記クロック回路部および前記論理回路部は、共通の低電位側電源に接続され、
前記論理回路部には、第１電源電圧が供給され、
前記クロック回路部には、前記第１電源電圧より低い第２電源電圧が供給され、
前記論理回路部は、ゲートに前記クロック信号が入力され、他の論理回路部から入力信号を受けるかまたは他の論理回路部に出力信号を出すクロック論理ゲート部を含み、
前記クロック論理ゲート部に含まれるＰＭＯＳトランジスタのバックゲート電圧は、前記他の論理回路部のＰＭＯＳトランジスタのバックゲート電圧より高いことを特徴とする半導体装置。
【請求項２】
前記クロック論理ゲート部は、フリップフロップ回路に含まれる請求項１記載の半導体装置。
【請求項３】
前記クロック論理ゲート部は、ＪＫフリップフロップ回路に含まれる請求項２記載の半導体装置。
【請求項４】
前記クロック論理ゲート部は、トランスミッションゲートを含む請求項１から３のいずれか１項記載の半導体装置。
【請求項５】
前記クロック論理ゲート部は、クロックドインバータを含む請求項１から３のいずれか１項記載の半導体装置。
【請求項６】
前記クロック論理ゲート部に含まれるＰＭＯＳトランジスタの前記バックゲート電圧を生成するバックゲート電源を備える請求項１から５のいずれか１項記載の半導体装置。
【請求項７】
前記バックゲート電圧の電圧値は可変である請求項６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号に応じて動作する半導体装置に関する。
【背景技術】
【０００２】
一般に、大規模な半導体装置（ＬＳＩ）は、クロック信号を発生および伝送するクロック回路部と、データ信号に応じて動作する論理回路部と、を有する。論理回路部は、フリップフロップ（ＦＦ）回路により複数段に分割され、各段は、クロック回路部から供給されるクロック信号に同期して動作する。クロック回路部は、発振回路を有し、半導体装置内でクロック信号を発生する場合と、半導体装置の外部から供給されるクロック信号から内部クロック信号を生成する場合などがある。
【０００３】
近年、半導体装置（ＬＳＩ）では、低消費電力化が求められており、回路は高電位側電源と低電位側電源の間にＰＭＯＳトランジスタとＮＭＯＳトランジスタを直列に接続するＣＭＯＳ回路を使用するのが一般的である。ＣＭＯＳ回路においては、消費電力は、主として、（１）負荷容量を充放電するための電流消費と、（２）トランジスタの微小なリーク電流による電流消費の２つの要素で決まる。
【０００４】
（１）の負荷を充放電する電流は、動作電圧の２乗および動作周波数に比例し、（２）のリーク電流は、動作周波数は関係なく、トランジスタサイズで決まる。そのため、一般的に周波数や動作率が低いか、待機状態が多いＬＳＩでは、（２）のリーク電流を抑制するのが効果的であり、トランジスタの閾値電圧Ｖｔｈを大きくし、リーク電流を減らして消費電力を抑える。一方、常に高周波数で動作するＬＳＩでは、（１）の負荷容量を充放電するための電流消費を抑制するのが効果的であり、閾値電圧Ｖｔｈを小さくし、電源電圧を下げて消費電力を抑える。
【０００５】
上記のように、論理回路部の各要素は、クロック信号に同期して動作するため、データ信号が切り替わるのは、クロック信号が立ち上がる（または立ち下がる）時だけとなる。つまり、クロック信号の周波数がＦ［Ｈｚ］であれば、データ信号はＦ／２［Ｈｚ］以上では動作しない。また、あるサイクルでデータ信号が切り替わらなければ、論理回路は動作しないので、充放電電流は流れない。言い換えれば、論理回路部の動作周波数は、必ずクロック信号の周波数の１／２以下であり、しかも通常の動作では１／１０程度になる場合も多い。
【０００６】
以上のような理由で、ＬＳＩの低電力化においては、論理回路部ではＣＭＯＳ回路の閾値電圧Ｖｔｈを高くしてリーク電流を抑える手法が効果的であり、クロック回路部ではＶｔｈを下げて電源電圧を下げる手法が効果的である。電源電圧を変える場合に、高電位側電源を異なる電圧の第１および第２電源とし、低電位側電源は共通にする、言い換えれば共にグランド（ＧＮＤ）レベルとするのが回路構成上容易である。そのため、以下の説明では、電源電圧を変える場合に、高電位側電源を異なる電圧の第１および第２電源とし、低電位側電源は共通にするものとして説明する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−０６８９９２号公報
【特許文献２】特開平１１−２９７９６９号公報
【特許文献３】特開平５−２５９８３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前述のように、論理回路部は、クロック信号に同期して動作するため、クロック信号を受ける回路を有している。ここでは、このような回路をクロック論理ゲート部と称する。クロック論理ゲート部は、論理回路部に含まれ、電源電圧は低くなっていないが、低い電源電圧のクロック回路部で生成されたクロック信号を受ける。具体的には、クロック論理ゲート部に含まれるＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲートには、低い電源電圧のクロック回路部で生成されたクロック信号が入力される。この場合、ＰＭＯＳトランジスタは、データを止めるために遮断（オフ）状態になるクロック信号が入力されても、完全に遮断状態にならず、データを次段に伝送するので、誤動作を発生する場合が起こり得る。
【０００９】
実施形態によれば、クロック回路部の電源電圧を、論理回路部の電源電圧より低くして低消費電力化を図った場合にも、誤動作の発生を低減した半導体装置が実現される。
【課題を解決するための手段】
【００１０】
実施形態によれば、半導体装置は、クロック回路部と、論理回路部と、を有する。クロック回路部は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含み、クロック信号を発生する。論理回路部は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含み、データ信号に応じた動作を行う。クロック回路部および論理回路部は、共通の低電位側電源に接続される。論理回路部には、第１電源電圧が供給され、クロック回路部には、第１電源電圧より低い第２電源電圧が供給される。論理回路部は、ゲートにクロック信号が入力され、他の論理回路部から入力信号を受けるかまたは他の論理回路部に出力信号を出すクロック論理ゲート部を含む。クロック論理ゲート部に含まれるＰＭＯＳトランジスタのバックゲート電圧は、他の論理回路部のＰＭＯＳトランジスタのバックゲート電圧より高い。
【発明の効果】
【００１１】
実施形態によれば、低消費電力で、信頼性の高い半導体装置が実現される。
【図面の簡単な説明】
【００１２】
【図１】図１は、ＣＭＯＳ回路の基本構成と、オン・オフ動作に伴う電流の変化を示す図である。
【図２】図２は、クロック信号に同期して動作する１段分の論理回路部の構成を示す図である。
【図３】図３は、図２の論理回路部の動作を示すタイムチャートである。
【図４】図４は、論理回路部で使用される代表的なフリップフロップ（ＦＦ）回路の回路例を示す図であり、（Ａ）がＦＦ回路を、（Ｂ）がクロック回路部を示す。
【図５】図５は、第１実施形態の半導体装置の概略構成を示す図である。
【図６】図６は、第１実施形態の半導体装置の論理回路部で使用される代表的なフリップフロップ（ＦＦ）回路の回路例を示す図であり、（Ａ）がＦＦ回路を、（Ｂ）がクロック回路部を示す。
【図７】図７は、第１実施形態の半導体装置のクロック論理ゲート部のトランスミッションゲートの構造および配線を示す図である。
【図８】図８は、第２実施形態の半導体装置の論理回路部で使用される代表的なフリップフロップ（ＦＦ）回路の回路例を示す図であり、（Ａ）がＦＦ回路を、（Ｂ）がクロック回路部を示す。
【図９】図９は、第２実施形態の半導体装置の変形例を示す図である。
【図１０】図１０は、第３実施形態の半導体装置の論理回路部で使用される代表的なＪＫフリップフロップ（ＪＫ−ＦＦ）回路の回路例を示す図であり、（Ａ）がＪＫ−ＦＦ回路を、（Ｂ）がクロックドＮＡＮＤゲートの回路図を示す。
【発明を実施するための形態】
【００１３】
実施形態を説明する前に、半導体装置において、クロック回路部の電源電圧を、論理回路部の電源電圧より低くして低消費電力化を図る場合の誤動作の発生について説明する。
【００１４】
図１は、ＣＭＯＳ回路の基本構成と、オン・オフ動作に伴う電流の変化を示す図であり、ここでは、広く使用されるインバータ回路を例として示している。
図１に示すように、ＣＭＯＳ回路によるインバータ回路は、高電位側電源Ｖｄｄと低電位側電源ＧＮＤの間に直列に接続したＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ２を有する。ＰＭＯＳトランジスタ１およびＮＭＯＳトランジスタ２のゲートに入力信号ＩＮが入力し、ＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ２の接続ノード（ドレイン）から出力信号ＯＵＴが出力される。図１の回路はインバータ回路であるから、出力信号ＯＵＴは、入力信号ＩＮの反転信号である。図１のインバータ回路は、出力に接続される素子を駆動する。駆動動作では、素子は負荷容量３とみなされ、インバータ回路の出力信号が、負荷容量３を充電または放電する動作を行う。
【００１５】
入力信号ＩＮが“低（Ｌ）”の時、ＰＭＯＳトランジスタ１がオン状態となって導通し、ＮＭＯＳトランジスタ２がオフ状態となって遮断し、Ｖｄｄから負荷容量３に充電電流Ｊが流れる。一方、入力信号ＩＮが“高（Ｈ）”の時、ＰＭＯＳトランジスタ１がオフ状態となって遮断し、ＮＭＯＳトランジスタ２がオン状態となって導通し、負荷容量３からＧＮＤに放電電流Ｄが流れる。
【００１６】
ＣＭＯＳ回路においては、消費電力は主に、（１）負荷容量を充放電するための電流消費、（２）トランジスタの微小なリーク電流、の２要素で決まる。
【００１７】
負荷容量の充放電では、１回の充放電に必要な電荷Ｑ［Ｃ］は、Ｑ＝ＣＶである。ここで、負荷容量３の容量値はＣ［Ｆ］であり、電源電圧はＶ［Ｖ］である。以下の説明では、ＧＮＤ＝０Ｖとして、電源電圧Ｖ［Ｖ］はＶｄｄの電圧値であるとして説明する。
【００１８】
充放電において、１秒間当たりに流れる電荷（＝電流）Ｉ［Ａ］と電力Ｐ［Ｗ］は、動作周波数をＦ［Ｈｚ］とすれば、
Ｉ［Ａ］＝Ｑ［Ｃ］×Ｆ［Ｈｚ］＝Ｃ［Ｆ］×Ｖ［Ｖ］×Ｆ［Ｈｚ］
Ｐ［Ｗ］＝Ｉ［Ａ］×Ｖ［Ｖ］＝Ｃ［Ｆ］×（Ｖ［Ｖ］）２×Ｆ［Ｈｚ］
である。
【００１９】
リーク電流は、定常的に流れるため、動作周波数Ｆ［Ｈｚ］は関係せず、トランジスタサイズで決まるリーク電流Ｉｌｅａｋが消費電力Ｐｌｅａｋを決定し、Ｐｌｅａｋ＝Ｉｌｅａｋ×Ｖ［Ｖ］となる。
【００２０】
このため、一般に、ＣＭＯＳ回路においては、消費電力を減らすために電源電圧ＶＤＤを下げるのが効果的であるが、そのためにはトランジスタのしきい値電圧Ｖｔｈを下げる必要がある。この時、Ｉｌｅａｋが指数関数的に増加する（Ｉｌｅａｋ∝ｅｘｐ（−Ｖｔｈ））。このために電力消費においてリーク電流による成分が大となり、動作周波数Ｆ「Ｈｚ」の値が小さいならば、電源を下げても消費電力が増えてしまう場合があった。
【００２１】
以上のような理由で、周波数や動作率が低い、言い換えれば待機状態が多いＬＳＩでは、リーク電流による消費電力を抑制するのが有利で、Ｖｔｈを大きくし、Ｉｌｅａｋを減らして消費電力を抑える。逆に、常に高周波数で動作するＬＳＩでは、電力消費において充放電による成分を抑制するために、Ｖｔｈを小さくし、電源電圧を下げて消費電力を抑える。
【００２２】
一般に、大規模な半導体装置（ＬＳＩ）は、クロック信号を発生および伝送するクロック回路部と、データ信号に応じて動作する論理回路部と、を有する。論理回路部は、フリップフロップ（ＦＦ）回路により複数段に分割され、各段は、ロック回路部から供給されるクロック信号に同期して動作する。これにより、論理回路部における各要素での遅延の影響を低減して大規模な回路を正常に動作させることができる。
【００２３】
図２は、クロック信号に同期して動作する１段分の論理回路部の構成を示す図である。
図２に示すように、論理回路部は、前段からのデータ信号Ｄａｔａを取り込むタイミングを制御するフリップフロップ（ＦＦ）１１と、後段へのデータ信号の出力タイミングを制御するＦＦ１２と、ＦＦ１１と１２の間に設けられた論理回路１５と、を有する。クロック回路部は、クロック生成部で生成され伝送されたクロック信号Ｃｌｏｃｋを受けるバッファ１２および１４を有する。バッファ１２の出力するクロック信号がＦＦ１１に印加され、バッファ１２の出力するクロック信号がＦＦ１２に印加される。
【００２４】
図３は、図２の論理回路部の動作を示すタイムチャートである。
クロック信号Ｃｌｏｃｋは、所定の周期で常時“Ｈ”と“Ｌ”の間で変化する。データ信号Ｄａｔａは、クロック信号Ｃｌｏｃｋが立ち上がった時に、前の状態から変化している場合に変化する。ＦＦ１１の出力Ｘは、クロック信号Ｃｌｏｃｋが立ち上がる時にデータ信号Ｄａｔａが “Ｈ”から“Ｌ”に変化しているので、Ｐで示す時には、“Ｈ”から“Ｌ”に変化する。図３の例では、ＦＦ１１の出力Ｘの“Ｈ”から“Ｌ”への変化に応じて、論理回路１５内の各部の状態が変化し、論理回路１５の出力Ｙは、ある遅延時間後に“Ｈ”から“Ｌ”に変化する。一方、次にクロック信号Ｃｌｏｃｋが立ち上がる時には、データ信号Ｄａｔａは“Ｌ”の状態を維持するので、Ｑで示す時には、ＦＦ１１の出力Ｘは、 “Ｌ”を維持し、変化しない。これは、論理回路１５の出力Ｙについても同様である。
【００２５】
このように、ＦＦ１１の出力Ｘは、クロック信号Ｃｌｏｃｋが立ち上がる時にのみ変化するので、最小の変化周期は、クロック信号Ｃｌｏｃｋの２倍である。これは、論理回路１５の出力Ｙについても同様である。言い換えれば、クロック信号Ｃｌｏｃｋの動作周波数がＦ［Ｈｚ］であれば、論理回路部の各部におけるデータ信号Ｄａｔａの動作周波数は、Ｆ／２［Ｈｚ］以下である。さらに、あるサイクルでデータ信号Ｄａｔａが変化しなければ、論理回路は動作しないので、この場合も充放電電流は流れない。すなわち、データ信号Ｄａｔａの動作周波数は、必ずクロック信号Ｃｌｏｃｋ１／２以下であり、１／１０程度になることもしばしば起こる。
【００２６】
以上説明したことを考慮して、ＬＳＩの低電力化を図るには、論理回路部は、トランジスタの閾値電圧Ｖｔｈを高くしてリーク電流を抑制する手法が適しており、クロック回路部は、Ｖｔｈを下げて電源電圧を下げ、充放電電流を抑制する手法が効果的である。しかしながら、単純にクロック回路部の電源電圧を下げただけでは、クロック信号とデータ信号の両方の信号が印加される論理回路部のＦＦで、誤動作が発生しやすくなるという問題がある。以下、この問題を説明する。
【００２７】
図４は、論理回路部で使用される代表的なフリップフロップ（ＦＦ）回路の回路例を示す図であり、（Ａ）がＦＦ回路を、（Ｂ）がクロック回路部を示す。
【００２８】
図４の（Ａ）において、インバータＩｎｖ０は、前段の出力用回路で、図示のように、“Ｈ”がＶｄｄであり、“Ｌ”がＧＮＤであるデータ信号Ｄａｔａを出力する。２個のインバータＩｎｖ１およびＩｎｖ２と、２個のトランスミッションゲートＴＭＧ０およびＴＭＧ１は、ＦＦの前半部を形成する。２個のインバータＩｎｖ３およびＩｎｖ４と、２個のトランスミッションゲートＴＭＧ１２よびＴＭＧ３は、ＦＦの後半部を形成する。図４の（Ｂ）のように、クロック回路部は、直列に接続されたインバータＩｎｖ１１およびＩｎｖ１２を有し、入力されるクロック信号Ｃｌｏｃｋから１８０度位相がずれたクロック信号ＣＬＫおよび／ＣＬＫを出力する。
【００２９】
ＴＭＧ０からＴＭＧ３は、トランスミッションゲートであり、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列に接続し、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの一方のゲートにＣＬＫが、他方のゲートに／ＣＬＫが印加される。図４では、ＴＭＧ０およびＴＭＧ３において、ＰＭＯＳトランジスタのゲートにＣＬＫが印加され、ＮＭＯＳトランジスタのゲートに／ＣＬＫが印加される。したがって、ＴＭＧ０およびＴＭＧ３は、クロック信号に対して同相で（同じタイミングで）動作する。また、ＴＭＧ１およびＴＭＧ２において、ＰＭＯＳトランジスタのゲートに／ＣＬＫが印加され、ＮＭＯＳトランジスタのゲートにＣＬＫが印加される。したがって、ＴＭＧ１およびＴＭＧ２は、クロック信号に対して同相で動作する。さらに、ＴＭＧ０およびＴＭＧ３と、ＴＭＧ１およびＴＭＧ２は、クロック信号に対して逆相で（１８０度ずれたタイミングで）動作する。ＴＭＧ０からＴＭＧ３は、ゲートにクロック信号ＣＬＫまたは／ＣＬＫが印加され、入力または出力が他の論理回路部の要素に接続される。ここでは、このような要素をクロック論理ゲート部と称する。
【００３０】
図４のフリップフロップ回路では、クロック信号の第１の半周期で、ＴＭＧ０が通過状態になり、ＦＦの前半部に前段のデータ信号Ｄａｔａを取り込む。この時、ＦＦの前半部に前段のデータ信号Ｄａｔａを取り込みやすくするために、ＴＭＧ１は遮断状態である。さらに、ＴＭＧ２も遮断状態であり、ＦＦの前半部の出力は後半部には転送されず、ＴＭＧ３は通過状態であり、ＦＦの後半部に前に転送されたデータ信号が保持される。
【００３１】
クロック信号の次の第２の半周期で、ＴＭＧ０が遮断状態になり、ＴＭＧ１が通過状態になり、ＦＦの前半部に取り込んだデータ信号Ｄａｔａが保持される。さらに、ＴＭＧ２が通過状態になり、ＦＦの前半部に保持されているデータ信号ＤａｔａがＦＦの後半部に転送される。この時、ＦＦの前半部のデータ信号Ｄａｔａを後半部に転送しやすくするために、ＴＭＧ３は遮断状態である。図４のフリップフロップ回路の動作は広く知られているので、これ以上の説明は省略する。
【００３２】
ここで、低電力化を図るため、論理回路部には、Ｖｄｄ（ｄａｔａ）として１Ｖを供給し、クロック回路部にはＶｄｄ（ｃｌｏｃｋ）として０．７Ｖを供給する場合を考える。なお、ＧＮＤは、論理回路部およびクロック回路部に共通に供給される。言い換えれば、論理回路部の電源電圧はＶｄｄ（ｄａｔａ）＝１Ｖであり、クロック回路部の電源電圧はＶｄｄ（ｃｌｏｃｋ）＝０．７Ｖである。この場合、論理回路部のＰＭＯＳトランジスタが形成されるウエルには、Ｖｄｄ（ｄａｔａ）＝１Ｖが供給され、ＮＭＯＳトランジスタが形成される基板には、ＧＮＤ＝０Ｖが供給される。言い換えれば、論理回路部のＰＭＯＳトランジスタのバックゲート電圧は、Ｖｄｄ（ｄａｔａ）＝１Ｖであり、論理回路部のＮＭＯＳトランジスタのバックゲート電圧は、ＧＮＤ＝０Ｖである。また、クロック回路部のＰＭＯＳトランジスタが形成されるウエルには、Ｖｄｄ（ｃｌｏｃｋ）＝０．７Ｖが供給され、ＮＭＯＳトランジスタが形成される基板には、ＧＮＤ＝０Ｖが供給される。言い換えれば、クロック回路部のＰＭＯＳトランジスタのバックゲート電圧は、Ｖｄｄ（ｃｌｏｃｋ）＝０．７Ｖであり、クロック回路部のＮＭＯＳトランジスタのバックゲート電圧は、ＧＮＤ＝０Ｖである。
【００３３】
クロック回路部の電源電圧を低くした回路で、ＴＭＧ０からＴＭＧ３のＰＭＯＳトランジスタのゲートには、ＣＬＫまたは／ＣＬＫが印加される。ＴＭＧ０からＴＭＧ３に入力するＤａｔａ信号が“Ｈ”（１Ｖ）で、ＣＬＫまたは／ＣＬＫが“Ｈ”（０．７Ｖ）の場合、これらのＰＭＯＳトランジスタでは、Ｖｇｓ＝Ｖｄ（ｃｌｏｃｋ）−Ｖｄｄ（ｄａｔａ）＝−０．３Ｖとなる。このため、これらのＰＭＯＳトランジスタは完全にオフせず、ＴＭＧ０からＴＭＧ３は、データ信号を完全には遮断しない状態になり、ＦＦとしての機能を十分に果たせず、誤動作を発生する場合が起こり得る。例えば、クロック回路部の電源電圧を低くせず、ＣＬＫまたは／ＣＬＫが“Ｈ”で１．０Ｖの場合、Ｖｇｓ＝０Ｖとなるので、ＴＭＧ０からＴＭＧ３は、データ信号を遮断する。このように、クロック回路部の電源電圧を低くしたために、誤動作を発生する可能性が高くなる。
【００３４】
以下に説明する実施形態の半導体装置は、クロック回路部の電源電圧を低くしても、誤動作の発生が低減される。
【００３５】
図５は、第１実施形態の半導体装置の概略構成を示す図である。
図５に示すように、第１実施形態の半導体装置は、クロック回路部３０と、論理回路部２０と、第１電源４１と、第２電源４２と、バックゲート電源４３と、を有する。クロック回路部３０は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含み、クロック信号を発生および伝送する。クロック回路部３０は、クロック信号を生成するクロック生成部３１と、クロック信号を半導体装置内に分配するクロック伝送部３２と、を有する。クロック生成部３１は、内部に発振回路を有し、クロック信号を発生しても、半導体装置の外部から供給されるクロック信号から内部で使用するクロック信号を生成してもよい。
【００３６】
論理回路部２０は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含み、データ信号に応じた動作を行う。第１電源４１は、電源Ｖｄｄ（Ｄａｔａ）を生成し、論理回路部２０に高電位側電源として供給する。第２電源４２は、電源Ｖｄｄ（ｃｌｏｃｋ）を生成し、クロック回路部３０に高電位側電源として供給する。なお、論理回路部２０およびクロック回路部３０の低電位側電源は、共にＧＮＤである。バックゲート電源４３は、バックゲート電源Ｖｂｇを生成し、後述する論理回路部２０のクロック論理ゲート部のＰＭＯＳトランジスタが形成されるウエルに供給する。第１実施形態では、例えば、Ｖｄｄ（Ｄａｔａ）の電圧は１Ｖで、Ｖｄｄ（ｃｌｏｃｋ）の電圧は０．７Ｖで、Ｖｂｇの電圧は２．０Ｖである。なお、電源Ｖｄｄ（Ｄａｔａ）の電圧をＶｄｄ（Ｄａｔａ）で、電源Ｖｄｄ（ｃｌｏｃｋ）の電圧をＶｄｄ（ｃｌｏｃｋ）で、バックゲート電源Ｖｂｇの電圧をＶｂｇで表す場合がある。したがって、Ｖｄｄ（Ｄａｔａ）＝１Ｖで、Ｖｄｄ（ｃｌｏｃｋ）＝０．７Ｖで、Ｖｂｇ＝２．０Ｖである。なお、バックゲート電源４３は、バックゲート電源電圧をＶｂｇを変化可能であることが望ましい。
【００３７】
論理回路部２０は、ゲートにクロック信号が印加され、他の論理回路部から入力信号を受けるかまたは他の論理回路部に出力信号を出すクロック論理ゲート部を含む。クロック論理ゲート部に含まれるＰＭＯＳトランジスタのバックゲート電圧は、バックゲート電源４３から供給されるバックゲート電源Ｖｂｇである。他の論理回路部のＰＭＯＳトランジスタのバックゲート電圧は１Ｖである。したがって、クロック論理ゲート部に含まれるＰＭＯＳトランジスタには、他の論理回路部のＰＭＯＳトランジスタより高いバックゲート電圧Ｖｂｇ＝２．０Ｖが供給される。
【００３８】
以上のような電源電圧およびバックゲート電圧に設定することにより、動作率の高いクロック回路部３０の回路素子は、低い電源電圧Ｖｄｄ（ｃｌｏｃｋ）＝０．７Ｖで動作するので、充放電に伴う電流消費を低減して、効果的に消費電力を低減できる。一方、動作率の低い論理回路部２０の回路素子は、高い電源電圧Ｖｄｄ（Ｄａｔａ）＝１Ｖが供給されるので、リーク電流を低減して、効果的に消費電力を低減できる。
【００３９】
さらに、クロック論理ゲート部に含まれるＰＭＯＳトランジスタのバックゲート電圧は、論理回路部２０の他の部分のＰＭＯＳトランジスタのバックゲート電圧より高い。そのため、クロック論理ゲート部に含まれるＰＭＯＳトランジスタの閾値電圧Ｖｔｈは、高くなり、クロック回路部３０から供給されるクロック信号が“Ｈ”＝０．７Ｖの場合、すなわち、Ｖｇｓ＝−０．３Ｖ≠０Ｖでも遮断状態になる。これにより、ＦＦは、データ信号を完全には遮断するので、ＦＦとしての機能を果たし、誤動作の発生を防止する。
【００４０】
図６は、第１実施形態の半導体装置の論理回路部で使用される代表的なフリップフロップ（ＦＦ）回路の回路例を示す図であり、（Ａ）がＦＦ回路を、（Ｂ）がクロック回路部を示す。言い換えれば、図６は、図４の回路において、クロック論理ゲート部に含まれるＰＭＯＳトランジスタのバックゲート電圧をＶｄｄ（ｄａｔａ）からＶｂｇに変更した構成を有する。
【００４１】
図６の回路では、低電力化を図るため、論理回路部には、Ｖｄｄ（ｄａｔａ）として１Ｖを供給し、クロック回路部にはＶｄｄ（ｃｌｏｃｋ）として０．７Ｖを供給し、ＧＮＤは、論理回路部およびクロック回路部に共通に供給される。言い換えれば、論理回路部の電源電圧はＶｄｄ（ｄａｔａ）＝１Ｖであり、クロック回路部の電源電圧はＶｄｄ（ｃｌｏｃｋ）＝０．７Ｖである。論理回路部のＮＭＯＳトランジスタが形成される基板には、ＧＮＤ＝０Ｖが供給され、クロック論理ゲート部以外のＰＭＯＳトランジスタが形成されるウエルには、Ｖｄｄ（ｄａｔａ）＝１Ｖが供給される。言い換えれば、論理回路部のクロック論理ゲート部以外のＰＭＯＳトランジスタのバックゲート電圧は、Ｖｄｄ（ｄａｔａ）＝１Ｖであり、論理回路部のＮＭＯＳトランジスタのバックゲート電圧は、ＧＮＤ＝０Ｖである。また、クロック回路部のＰＭＯＳトランジスタが形成されるウエルには、Ｖｄｄ（ｃｌｏｃｋ）＝０．７Ｖが供給され、ＮＭＯＳトランジスタが形成される基板には、ＧＮＤ＝０Ｖが供給される。言い換えれば、クロック回路部のＰＭＯＳトランジスタのバックゲート電圧は、Ｖｄｄ（ｃｌｏｃｋ）＝０．７Ｖであり、クロック回路部のＮＭＯＳトランジスタのバックゲート電圧は、ＧＮＤ＝０Ｖである。
【００４２】
図６では、トランスミッションゲートＴＭＧ０からＴＭＧ３が、クロック論理ゲート部に含まれる。論理回路部のほかの部分と同様に、クロック論理ゲート部の電源電圧も、Ｖｄｄ（ｄａｔａ）＝１Ｖであり、クロック論理ゲート部のＮＭＯＳトランジスタが形成される基板には、ＧＮＤ＝０Ｖが供給される。しかし、クロック論理ゲート部のＰＭＯＳトランジスタが形成されるウエルには、Ｖｂｇ＝２Ｖが供給される。言い換えれば、クロック論理ゲート部は、ＰＭＯＳトランジスタのバックゲート電圧がＶｂｇ＝２Ｖであることが、論理回路部のほかの部分と異なる。
【００４３】
クロック回路部の電源電圧はＶｄｄ（ｃｌｏｃｋ）＝０．７Ｖであるから、ＣＬＫおよび／ＣＬＫは、“Ｈ”＝０．７Ｖ、“Ｌ”＝０Ｖの信号である。ＴＭＧ０からＴＭＧ３に入力するＤａｔａ信号が“Ｈ”（１Ｖ）で、ＣＬＫまたは／ＣＬＫが“Ｈ”（０．７Ｖ）の場合、クロック論理ゲート部のこれらのＰＭＯＳトランジスタでは、Ｖｇｓ＝Ｖｄ（ｃｌｏｃｋ）−Ｖｄｄ（ｄａｔａ）＝−０．３Ｖとなる。しかし、第１実施形態では、クロック論理ゲート部のＰＭＯＳトランジスタのバックゲート電圧がＶｂｇ＝２Ｖであるため、この場合でもＰＭＯＳトランジスタを完全に遮断状態にすることができる。これにより、ＴＭＧ０からＴＭＧ３は、データ信号を完全には遮断し、ＦＦとしての機能を十分に果たすので、誤動作は発生しない。なお、バックゲート電源から供給する電流は、クロック論理ゲート部のＰＭＯＳトランジスタのソース・ドレインのＰＮジャンクションリークのみであり、その分のパワーは微少である。また、クロック信号ＣＬＫおよび／ＣＬＫの負荷は変わらないので、負荷の充放電電流は変わらない。
【００４４】
図７は、第１実施形態の半導体装置のクロック論理ゲート部のトランスミッションゲートの構造および配線を示す図である。
ＰＭＯＳトランジスタはＮ−ｗｅｌｌに形成され、ＮＭＯＳトランジスタはＰ−ｓｕｂに形成される。ＰＭＯＳトランジスタのゲートには“Ｈ”時に電圧Ｖｄｄ（ｃｌｏｃｋ）になるクロック信号／ＣＬＫが、ＮＭＯＳトランジスタのゲートには“Ｈ”時に電圧Ｖｄｄ（ｃｌｏｃｋ）になるクロック信号ＣＬＫが、それぞれ印加される。ＰＭＯＳトランジスタとＮＭＯＳトランジスタのソースおよびドレインはそれぞれ接続され、論理回路部のほかの要素に接続される。ＰＭＯＳトランジスタが形成されるＮ−ｗｅｌｌには、１Ｖより大きな（ここでは２Ｖ）のバックゲート電圧が印加され、ＮＭＯＳトランジスタが形成されるＰ−ｓｕｂには、ＧＮＤ＝０Ｖが印加される。
【００４５】
図８は、第２実施形態の半導体装置の論理回路部で使用される代表的なフリップフロップ（ＦＦ）回路の回路例を示す図であり、（Ａ）がＦＦ回路を、（Ｂ）がクロック回路部を示す。言い換えれば、第２実施形態は、第１実施形態において、クロック論理ゲート部に含まれるトランスミッションゲートを、クロックドインバータに置き換えた構成を有する。実際には、トランスミッションゲートとインバータを合わせてクロックドインバータに置き換えている。
【００４６】
図８に示すように、第２実施形態では、クロックドインバータのクロック信号ＣＬＫまたは／ＣＬＫがゲートに印加されるＰＭＯＳトランジスタのバックゲート電圧をＶｂｇ＝２Ｖに設定している。これにより、これらのＰＭＯＳトランジスタに入力するＤａｔａ信号が“Ｈ”（１Ｖ）で、ＣＬＫまたは／ＣＬＫが“Ｈ”（０．７Ｖ）の場合でも、ＰＭＯＳトランジスタを完全に遮断状態にすることができる。これにより、クロックドインバータは、データ信号を完全には遮断し、ＦＦとしての機能を十分に果たすので、誤動作は発生しない。
【００４７】
図９は、第２実施形態の半導体装置の変形例を示す図であり、クロックドインバータにおけるトランジスタの配置順を変更した例を示す。この場合も、クロックドインバータのクロック信号ＣＬＫまたは／ＣＬＫがゲートに印加されるＰＭＯＳトランジスタのバックゲート電圧をＶｂｇ＝２Ｖに設定している。
【００４８】
図１０は、第３実施形態の半導体装置の論理回路部で使用される代表的なＪＫフリップフロップ（ＪＫ−ＦＦ）回路の回路例を示す図であり、（Ａ）がＪＫ−ＦＦ回路を、（Ｂ）がクロックドＮＡＮＤゲートの回路図を示す。
【００４９】
ＪＫ−ＦＦは、広く知られているので説明は省略するが、入力段のＮＡＮＤゲートにクロック信号ＣＬＫを入力することにより、クロック信号ＣＬＫに応じて前段の出力を取り込んで保持するＦＦが実現できる。
【００５０】
第３実施形態において、入力段のＮＡＮＤゲートは、図１０の（Ｂ）の回路構成を有するクロックドＮＡＮＤゲートである。クロックドＮＡＮＤゲートについては広く知られているので詳しい説明は省略するが、クロック信号ＣＬＫがゲートに印加されるＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを有する。第３実施形態では、ＪＫ−ＦＦに電源電圧としてＶｄｄ（ｄａｔａ）が供給される。ＪＫ−ＦＦを形成するＮＭＯＳトランジスタのバックゲート電圧はＧＮＤであり、クロック信号ＣＬＫがゲートに印加されるＰＭＯＳトランジスタ以外のＰＭＯＳトランジスタのバックゲート電圧はＶｄｄ（ｄａｔａ）＝１Ｖである。これに対して、クロック信号ＣＬＫがゲートに印加されるＰＭＯＳトランジスタのバックゲート電圧はＶｂｇ＝２Ｖである。これにより、これらのＰＭＯＳトランジスタに入力するＤａｔａ信号が“Ｈ”（１Ｖ）で、ＣＬＫまたは／ＣＬＫが“Ｈ”（０．７Ｖ）の場合でも、ＰＭＯＳトランジスタを完全に遮断状態にすることができる。これにより、入力段のクロックドＮＡＮＤゲートは、データ信号を完全には遮断し、ＪＫ−ＦＦは機能を十分に果たすので、誤動作は発生しない。
【００５１】
以上説明したように、実施形態によれば、ＬＳＩ論理回路のデータ系（論理回路部）とクロック系（クロック回路部）の電源電圧を変えて低電力化を図った場合にも、誤動作の発生を低減したＬＳＩが実現される。
【００５２】
なお、各種の変形例が可能であるのはいうまでもなく、電源電圧およびバックゲート電圧は対象とする半導体装置のプロセスに合わせて適宜設定されるべきものである。
【００５３】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００５４】
１    ＰＭＯＳトランジスタ
２    ＮＭＯＳトランジスタ
３    負荷容量
２０    論理回路部
３０    クロック回路部
４１    第１電源
４２    第２電源
４３    バックゲート電源
Ｉｎｖ０−Ｉｎｖ４    インバータ
ＴＭＧ０−ＴＭＧ４    トランスミッションゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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