(57)【要約】【課題】抵抗を低減し、動作を安定化してデバイス性能を向上させ、確実なノーマリオフを実現する信頼性の高い化合物半導体装置を実現する。【解決手段】ＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、電子走行層３と、電子走行層３の上方に形成された電子供給層５と、電子供給層５の上方に形成されたゲート電極９とを備えており、電子走行層３のゲート電極９の下方領域に包含される部位のみにｐ型半導体領域１０ａが形成されている。【選択図】図２
2014072397.tif 000002
【特許請求の範囲】
【請求項１】
電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成された電極と
を含み、
前記電子走行層の前記電極の下方領域に包含される部位のみにｐ型半導体領域が形成されていることを特徴とする化合物半導体装置。
【請求項２】
前記ｐ型半導体領域は、前記電極よりも幅狭に形成されていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記ｐ型半導体領域は、その上面が、前記電子走行層の表面に形成されていることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記電子走行層と前記電子供給層との間にスペーサ層を有し、
前記ｐ型半導体領域は、前記電子走行層及び前記スペーサ層に形成されており、
前記ｐ型半導体領域の前記スペーサ層の部分は、前記ｐ型半導体領域の前記電子走行層の部分よりもｐ型不純物濃度が低いことを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
【請求項５】
前記ｐ型半導体領域は、その上面が、前記電子走行層の表面から深さ方向に離間した部位に形成されていることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項６】
電子走行層を形成する工程と、
前記電子走行層の電極の形成予定部位のみにｐ型半導体領域を形成する工程と、
前記電子走行層の上方に電子供給層を形成する工程と、
前記電子供給層の上方で前記ｐ型半導体領域を包含される部位に電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
【請求項７】
前記ｐ型半導体領域は、前記電極よりも幅狭に形成されることを特徴とする請求項６に記載の化合物半導体装置の製造方法。
【請求項８】
前記ｐ型半導体領域は、その上面が、前記電子走行層の表面に形成されることを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
【請求項９】
前記電子走行層と前記電子供給層との間にスペーサ層が形成され、
前記ｐ型半導体領域は、前記電子走行層及び前記スペーサ層に形成され、
前記ｐ型半導体領域の前記スペーサ層の部分は、前記ｐ型半導体領域の前記電子走行層の部分よりもｐ型不純物濃度が低いことを特徴とする請求項６〜８のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項１０】
前記ｐ型半導体領域は、その上面が、前記電子走行層の表面から深さ方向に離間した部位に形成されることを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
【０００３】
窒化物半導体を用いたデバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２９４５９８号公報
【特許文献２】特開２００９−７１２７０号公報
【特許文献３】特開２０１０−１９９４０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
窒化物半導体デバイスでは、２ＤＥＧの発生量を局所的に制御する技術が要求されている。例えばＨＥＭＴの場合には、いわゆるフェイルセーフの観点から、電圧のオフ時には電流が流れない、所謂ノーマリオフ動作が望まれる。そのためには、電圧のオフ時においてゲート電極の下方における２ＤＥＧの発生量を抑える工夫が必要である。
【０００６】
ノーマリオフ動作のＧａＮ・ＨＥＭＴを実現するための手法の一つとして、ｐ型ＧａＮ層を電子供給層上に形成し、ｐ型ＧａＮ層の下方に相当する部位の２ＤＥＧを打ち消してノーマリオフ動作を指向する手法が提案されている。この手法では、電子供給層となる例えばＡｌＧａＮ上の全面にｐ型ＧａＮを成長し、ｐ型ＧａＮをドライエッチングしてゲート電極の形成部位に残してｐ型ＧａＮ層を形成し、その上にゲート電極を形成する。
【０００７】
上記のように、ｐ型ＧａＮのパターニングにはドライエッチングが用いられる。このドライエッチングによりｐＧａＮ下に配置された電子供給層の表層がダメージを受け、このエッチングダメージがＧａＮ・ＨＥＭＴのアクセス部分に導入される。これにより、シート抵抗（Ｒsh）及び接触抵抗（ρc）が増加し、動作時の不安定性が惹起されるという問題がある。
【０００８】
本発明は、上記の課題に鑑みてなされたものであり、抵抗を低減し、動作を安定化してデバイス性能を向上させ、確実なノーマリオフを実現する信頼性の高い化合物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
化合物半導体装置の一態様は、電子走行層と、前記電子走行層の上方に形成された電子供給層と、前記電子供給層の上方に形成された電極とを含み、前記電子走行層の前記電極の下方領域に包含される部位のみにｐ型半導体領域が形成されている。
【００１０】
化合物半導体装置の製造方法の一態様は、電子走行層を形成する工程と、前記電子走行層の電極の形成予定部位のみにｐ型半導体領域を形成する工程と、前記電子走行層の上方に電子供給層を形成する工程と、前記電子供給層の上方で前記ｐ型半導体領域を包含される部位に電極を形成する工程とを含む。
【発明の効果】
【００１１】
上記の各態様によれば、抵抗を低減し、動作を安定化してデバイス性能を向上させ、確実なノーマリオフを実現する信頼性の高い化合物半導体装置が実現する。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３】第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図５】第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図８】第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図９】第５の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、第５の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図１１】第６の実施形態による電源装置の概略構成を示す結線図である。
【図１２】第７の実施形態による高周波増幅器の概略構成を示す結線図である。
【発明を実施するための形態】
【００１３】
以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置の構成について、その製造方法と共に説明する。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
【００１４】
（第１の実施形態）
本実施形態では、化合物半導体装置として、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図３は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００１５】
先ず、図１（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉ基板１上に、化合物半導体の各層として、バッファ層２、電子走行層３、及びスペーサ層４を順次形成する。成長用基板としては、Ｓｉ基板の代わりに、サファイア基板、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
【００１６】
詳細には、Ｓｉ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の化合物半導体の各層をエピタキシャル成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
【００１７】
バッファ層２は、Ｓｉ基板１上に、ＡｌＮを例えば１０ｎｍ〜２０００ｎｍ程度の厚みに成長することで形成される。電子走行層３は、ｉ（インテンショナリ・アンドープ）−ＧａＮを例えば１０００ｎｍ〜３０００ｎｍ程度の厚みに成長することで形成される。スペーサ層４は、ｉ−ＡｌＧａＮを５ｎｍ程度以下、例えば２ｎｍ程度の厚みに成長することで形成される。スペーサ層としては、ｉ−ＡｌＧａＮの代わりに、ｉ−ＩｎＡｌＮ、ｉ−ＩｎＡｌＧａＮを形成しても良い。また、スペーサ層４は形成しない場合もある。
【００１８】
ＡｌＮの成長には、原料ガスとしてＡｌ源であるトリメチルアルミニウム（ＴＭＡｌ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＧａＮの成長には、原料ガスとしてＧａ源であるトリメチルガリウム（ＴＭＧａ）ガス及びＮＨ3ガスの混合ガスを用いる。ＡｌＧａＮの成長には、原料ガスとしてＡｌ源であるＴＭＡｌガス、Ｇａ源であるＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体に応じて、ＴＭＡｌガス、ＴＭＧａガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ3ガスの流量は、１００ｓｃｃｍ〜１００ｓｌｍ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は８００℃〜１２００℃程度とする。
【００１９】
続いて、図１（ｂ）に示すように、電子走行層３及びスペーサ層４にｐ型半導体領域１０を形成する。
詳細には、先ず、電子走行層３上にレジストを塗布し、リソグラフィーにより加工して、開口１１ａを有するレジストマスク１１を形成する。レジストマスク１１の代わりに、ＳｉＮ等のハードマスクを形成しても良い。レジストマスク１１は、開口１１ａにおいて、電子走行層３におけるゲート電極の形成予定部位に該当する部位を露出する。ｐ型半導体領域は、後のアニール処理によりｐ型アクセプタ（ｐ型不純物）の範囲が拡大する。本実施形態では、この拡大されたｐ型半導体領域の幅がゲート電極の形成予定部位の幅（ゲート長）よりも狭くなるように、当該拡大分を見込んで、開口１１ａを形成する。開口１１ａは、ゲート電極の形成予定範囲に包含されるように、ゲート電極の形成予定範囲よりも適宜狭く形成される。
【００２０】
次に、レジストマスク１１を用いて、スペーサ層４及び電子走行層３にｐ型不純物、ここではＭｇをイオン注入する。Ｍｇのドーピング濃度は、１×１０19／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０19／ｃｍ3程度とする。ｐ型不純物としては、Ｍｇの代わりにＺｎ、Ｂｅ、Ｃｄ、Ｃ（炭素）等を用いても良い。このイオン注入により、開口１１ａからスペーサ層４及び電子走行層３内にＭｇが導入され、ｐ型半導体領域１０が形成される。ｐ型半導体領域１０のスペーサ層４の部分には、ｐ型半導体領域１０の電子走行層３の部分よりもＭｇが低濃度に導入されている。
その後、レジストマスク１１は、灰化処理又は薬液処理等により除去される。
【００２１】
続いて、図１（ｃ）に示すように、Ｓｉ基板１をアニール処理する。
詳細には、Ｓｉ基板１をＭＯＶＰＥのチャンバー内に設置し、比較的高温、例えば１０００℃程度に保持してアニール処理を行う。これにより、ｐ型半導体領域１０のイオン注入による結晶欠陥が回復し、導入されたＭｇが活性化される。それと共に、高温のアニール処理によりスペーサ層４のＡｌＧａＮからＧａＮ成分が熱脱離し、スペーサ層４が高Ａｌ組成のＡｌＧａＮとなる。アニール処理後のｐ型半導体領域を１０ａ、アニール処理後のスペーサ層を４ａとする。
【００２２】
ｐ型半導体領域１０ａは、上述のように、アニール処理によりｐ型不純物が拡散してその範囲がアニール処理前のｐ型半導体領域１０よりも拡大する。範囲拡大後においても、ｐ型半導体領域１０ａはゲート電極の形成予定範囲に包含され、当該形成予定範囲よりも適宜狭く形成される。これにより、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、２次元電子ガス（２ＤＥＧ）のうち、ゲート電極下に位置整合する部分のみの２ＤＥＧを確実に消失させることができる。
【００２３】
スペーサ層４を形成しない場合、電子走行層３の表面が露出した状態でｐ型半導体領域１０のアニール処理を行うと、電子走行層３のＧａＮが熱脱離する懸念がある。本実施形態では、電子走行層３をスペーサ層４で覆った状態でアニール処理を行うため、電子走行層３のＧａＮの熱脱離が抑止される。アニール処理により、スペーサ層が高Ａｌ組成のＡｌＧａＮのスペーサ層４ａとなるため、電子走行層３の表面近傍で発生する２ＤＥＧの濃度が増加する。また、高Ａｌ組成のＡｌＧａＮのスペーサ層４ａの存在により、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、ｐ型半導体領域１０ａのＭｇが上方へ拡散することが防止される。本実施形態では、ｐ型半導体領域１０ａのスペーサ層４ａの部分は、ｐ型半導体領域１０ａの電子走行層３の部分よりもＭｇ濃度が低い。これにより、ｐ型半導体領域１０ａのＭｇの上方拡散をより確実に抑止できる。なお仮に、ｐ型半導体領域１０ａのスペーサ層４ａの部分にＭｇのイオン注入による結晶欠陥が残存したとしても、ゲート空乏層に占めるスペーサ層４ａの体積比率が極めて小さいため、素子動作上の問題とはならない。
【００２４】
続いて、図２（ａ）に示すように、電子供給層５及び保護層６を順次成膜する。
詳細には、スペーサ層４上に、再度ＭＯＶＰＥ法により、以下の化合物半導体の電子供給層５及び保護層６を順次エピタキシャル成長（再成長）する。
電子供給層５は、スペーサ層４上に、ｎ−ＡｌＧａＮを例えば２０ｎｍ程度の厚みに成長することで形成される。電子供給層は、ｉ−ＡｌＧａＮを形成するようにしても良い。ＡｌＧａＮの成長には、原料ガスとしてＡｌ源であるＴＭＡｌガス、Ｇａ源であるＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。保護層６は、ｎ−ＧａＮを例えば２ｎｍ〜１０ｎｍ程度の厚みに成長することで形成される。ＧａＮの成長には、原料ガスとしてＧａ源であるＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。これらの化合物半導体の再成長温度は、８５０℃程度〜９５０℃程度とする。
【００２５】
ＡｌＧａＮをｎ型として成長する際、即ち電子供給層５（ｎ−ＡｌＧａＮ）の形成には、ｎ型不純物をＡｌＧａＮの原料ガスに添加する。ＧａＮをｎ型として成長する際、即ち保護層６（ｎ−ＧａＮ）の形成には、ｎ型不純物をＧａＮの原料ガスに添加する。ここでは、例えばＳｉを含む例えばシラン（ＳｉＨ4）ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば３×１０18／ｃｍ3程度とする。
【００２６】
電子走行層３の電子供給層５（正確にはスペーサ層４ａ）との界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層３及び電子供給層５の自発分極と相俟って、電子走行層３の化合物半導体（ここではＧａＮ）と電子供給層５の化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に起因した歪みによるピエゾ分極に基づいて生成される。本実施形態では、電子走行層３の当該界面近傍において、ｐ型半導体領域１０ａの部位のみで２ＤＥＧが消失し、他の部位で高濃度の２ＤＥＧが生成される。
【００２７】
続いて、素子分離構造を形成する。
詳細には、保護層６上の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、素子分離構造が形成される。素子分離構造により、保護層６上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法等既知の他の方法を用いて行っても良い。このとき、化合物半導体のドライエッチングには、例えば塩素系のエッチングガスを用いる。
【００２８】
続いて、図２（ｂ）に示すように、ソース電極７及びドレイン電極８を形成する。
詳細には、先ず、ソース電極及びドレイン電極の形成予定部位に電極用リセス７ａ，８ａを形成する。
保護層６の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ソース電極及びドレイン電極の形成予定部位に相当する保護層６の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを形成する代わりに、例えばＳｉＮのハードマスクを形成しても良い。
【００２９】
このレジストマスクを用いて、電子走行層３の表面が露出するまで、保護層６、電子供給層５、及びスペーサ層４ａのソース電極及びドレイン電極の形成予定部位をドライエッチングして除去する。これにより、電子走行層３のソース電極及びドレイン電極の形成予定部位を露出する電極用リセス７ａ，８ａが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。なお、電極用リセス７ａ，８ａは、電子走行層３の表面よりも若干深くエッチングして形成しても良い。
レジストマスクは、灰化処理又は薬液処理等により除去される。
【００３０】
次に、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを保護層６上に塗布し、電極用リセス７ａ，８ａを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、電極用リセス７ａ，８ａを露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴａ／Ａｌを電子走行層３とオーミックコンタクトさせる。Ｔａ／Ａｌの電子走行層３とのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス７ａ，８ａを電極材料の一部で埋め込むソース電極７及びドレイン電極８が形成される。
【００３１】
続いて、図２（ｃ）に示すように、ゲート電極９を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを保護層６上に塗布し、保護層６上のゲート電極の形成予定部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００３２】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、開口で露出する保護層６の表面の一部を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、保護層６上にゲート電極９が形成される。ゲート電極９は、保護層６にショットキー接触する。ｐ型半導体領域１０ａは、その幅がゲート電極９のゲート長よりも狭く、ゲート電極９の下方で当該ゲート電極９に位置整合している。
【００３３】
しかる後、ソース電極７、ドレイン電極８、ゲート電極９と接続される配線の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００３４】
本実施形態では、電子走行層３（及びスペーサ層４）のゲート電極９の下方に位置整合した部位のみにエネルギーバンドを持ち上げるｐ型半導体領域１０ａが配されている。ｐ型半導体領域１０ａは、電流導通方向にも、ＧａＮ結晶の積層方向にも、ｐ型不純物濃度（Ｍｇ濃度）が局所的に高い。
ｐ型半導体領域１０ａの形成に際して、電子走行層３のエッチングが不要であるため、シート抵抗及び接触抵抗が低減し、安定な動作が得られる。
【００３５】
本実施形態では、上記の構成により、ｐ型半導体領域１０ａの部位のみで２ＤＥＧが消失し、確実にノーマリオフが得られる。
電子走行層３は、ゲート電極９の下方領域に包含される部位のみにｐ型半導体領域１０ａが形成される。ゲート電極９の直下における保護層６及び電子供給層５はｐ型不純物を含有しないため、オン電圧を適正値に制御することができ、素子信頼性が大幅に向上する。
【００３６】
以上説明したように、本実施形態では、シート抵抗及び接触抵抗を低減し、動作を安定化してデバイス性能を向上させ、確実なノーマリオフが得られる信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００３７】
（第２の実施形態）
本実施形態では、第１の実施形態と同様に、化合物半導体装置として、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、ｐ型半導体領域の形成状況が若干異なる点で第１の実施形態と相違する。なお、第１の実施形態における構成部材等と同等のものについては、同符号を付して詳しい説明を省略する。
図３及び図４は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００３８】
先ず、図３（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉ基板１上に、化合物半導体の各層として、バッファ層２、及び電子走行層３を順次形成する。
詳細には、Ｓｉ基板１上に、例えばＭＯＶＰＥ法により、以下の化合物半導体の各層をエピタキシャル成長する。ＭＯＶＰＥ法の代わりに、ＭＢＥ法等を用いても良い。
【００３９】
バッファ層２は、Ｓｉ基板１上に、ＡｌＮを例えば１０ｎｍ〜２０００ｎｍ程度の厚みに成長することで形成される。電子走行層３は、ｉ（インテンショナリ・アンドープ）−ＧａＮを例えば１０００ｎｍ〜３０００ｎｍ程度の厚みに成長することで形成される。
ＡｌＮの成長には、原料ガスとしてＡｌ源であるＴＭＡｌガス及びＮＨ3ガスの混合ガスを用いる。ＧａＮの成長には、原料ガスとしてＧａ源であるＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体に応じて、ＴＭＡｌガス、ＴＭＧａガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ3ガスの流量は、１００ｓｃｃｍ〜１００ｓｌｍ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は８００℃〜１２００℃程度とする。
【００４０】
続いて、図３（ｂ）に示すように、電子走行層３にｐ型半導体領域２０を形成する。
詳細には、先ず、電子走行層３上にレジストを塗布し、リソグラフィーにより加工して、開口１１ａを有するレジストマスク１１を形成する。レジストマスク１１の代わりに、ＳｉＮ等のハードマスクを形成しても良い。レジストマスク１１は、開口１１ａにおいて、電子走行層３におけるゲート電極の形成予定部位に該当する部位を露出する。ｐ型半導体領域は、後のアニール処理によりｐ型不純物の範囲が拡大する。本実施形態では、この拡大されたｐ型半導体領域の幅がゲート電極の形成予定部位の幅（ゲート長）よりも狭くなるように、当該拡大分を見込んで、開口１１ａを形成する。開口１１ａは、ゲート電極の形成予定範囲に包含されるように、ゲート電極の形成予定範囲よりも適宜狭く形成される。
【００４１】
次に、レジストマスク１１を用いて、電子走行層３にｐ型不純物、ここではＭｇをイオン注入する。Ｍｇのドーピング濃度は、１×１０19／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０19／ｃｍ3程度とする。ｐ型不純物としては、Ｍｇの代わりにＺｎ、Ｂｅ、Ｃｄ、Ｃ（炭素）等を用いても良い。このイオン注入により、開口１１ａから電子走行層３内にＭｇが導入され、ｐ型半導体領域２０が形成される。
その後、レジストマスク１１は、灰化処理又は薬液処理等により除去される。
【００４２】
続いて、図３（ｃ）に示すように、Ｓｉ基板１をアニール処理する。
詳細には、Ｓｉ基板１をＭＯＶＰＥのチャンバー内に設置し、比較的高温、例えば１０００℃程度に保持してアニール処理を行う。これにより、ｐ型半導体領域２０のイオン注入による結晶欠陥が回復し、導入されたＭｇが活性化される。アニール処理後のｐ型半導体領域を２０ａとする。
【００４３】
ｐ型半導体領域２０ａは、上述のように、アニール処理によりｐ型不純物が拡散してその範囲がアニール処理前のｐ型半導体領域２０よりも拡大する。範囲拡大後においても、ｐ型半導体領域２０ａはゲート電極の形成予定範囲に包含され、当該形成予定範囲よりも適宜狭く形成される。これにより、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、２ＤＥＧのうち、ゲート電極下に位置整合する部分のみの２ＤＥＧを確実に消失させることができる。
【００４４】
続いて、図４（ａ）に示すように、スペーサ層２１、電子供給層５、及び保護層６を順次成膜する。
詳細には、電子走行層３上に、再度ＭＯＶＰＥ法により、以下の化合物半導体のスペーサ層２１、電子供給層５、及び保護層６を順次エピタキシャル成長（再成長）する。
スペーサ層２１は、電子走行層３上に、ｉ−ＡｌＧａＮを５ｎｍ程度以下、例えば２ｎｍ程度の厚みに成長することで形成される。スペーサ層２１のｉ−ＡｌＧａＮは、高Ａｌ組成、例えばＡｌ( )Ｇａ( )Ｎに形成することが好ましい。スペーサ層４のｉ−ＡｌＧａＮを高Ａｌ組成に形成することにより、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、ｐ型半導体領域２０ａのＭｇが上方へ拡散することが防止される。スペーサ層としては、ｉ−ＡｌＧａＮの代わりに、ｉ−ＩｎＡｌＮ、ｉ−ＩｎＡｌＧａＮを形成しても良い。
【００４５】
電子供給層５は、スペーサ層２１上に、ｎ−ＡｌＧａＮを例えば２０ｎｍ程度の厚みに成長することで形成される。電子供給層は、ｉ−ＡｌＧａＮを形成するようにしても良い。ＡｌＧａＮの成長には、原料ガスとしてＡｌ源であるＴＭＡｌガス、Ｇａ源であるＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。保護層６は、ｎ−ＧａＮを例えば２ｎｍ〜１０ｎｍ程度の厚みに成長することで形成される。ＧａＮの成長には、原料ガスとしてＧａ源であるＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。これらの化合物半導体の再成長温度は、８００℃程度〜９００℃程度とする。
【００４６】
ＡｌＧａＮをｎ型として成長する際、即ち電子供給層５（ｎ−ＡｌＧａＮ）の形成には、ｎ型不純物をＡｌＧａＮの原料ガスに添加する。ＧａＮをｎ型として成長する際、即ち保護層６（ｎ−ＧａＮ）の形成には、ｎ型不純物をＧａＮの原料ガスに添加する。ここでは、例えばＳｉを含む例えばシラン（ＳｉＨ4）ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば３×１０18／ｃｍ3程度とする。
【００４７】
電子走行層３の電子供給層５（正確にはスペーサ層２１）との界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層３及び電子供給層５の自発分極と相俟って、電子走行層３の化合物半導体（ここではＧａＮ）と電子供給層５の化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に起因した歪みによるピエゾ分極に基づいて生成される。本実施形態では、電子走行層３の当該界面近傍において、ｐ型半導体領域２０ａの部位のみで２ＤＥＧが消失し、他の部位で高濃度の２ＤＥＧが生成される。
【００４８】
続いて、素子分離構造を形成する。
詳細には、保護層６上の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、素子分離構造が形成される。素子分離構造により、保護層６上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ法等の既知の他の方法を用いて行っても良い。このとき、化合物半導体のドライエッチングには、例えば塩素系のエッチングガスを用いる。
【００４９】
続いて、図４（ｂ）に示すように、ソース電極７及びドレイン電極８を形成する。
詳細には、先ず、ソース電極及びドレイン電極の形成予定部位に電極用リセス７ａ，８ａを形成する。
保護層６の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ソース電極及びドレイン電極の形成予定部位に相当する保護層６の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを形成する代わりに、例えばＳｉＮのハードマスクを形成しても良い。
【００５０】
このレジストマスクを用いて、電子走行層３の表面が露出するまで、保護層６、電子供給層５、及びスペーサ層２１のソース電極及びドレイン電極の形成予定部位をドライエッチングして除去する。これにより、電子走行層３のソース電極及びドレイン電極の形成予定部位を露出する電極用リセス７ａ，８ａが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。なお、電極用リセス７ａ，８ａは、電子走行層３の表面よりも若干深くエッチングして形成しても良い。
レジストマスクは、灰化処理又は薬液処理等により除去される。
【００５１】
次に、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを保護層６上に塗布し、電極用リセス７ａ，８ａを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、電極用リセス７ａ，８ａを露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴａ／Ａｌを電子走行層３とオーミックコンタクトさせる。Ｔａ／Ａｌの電子走行層３とのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス７ａ，８ａを電極材料の一部で埋め込むソース電極７及びドレイン電極８が形成される。
【００５２】
続いて、図４（ｃ）に示すように、ゲート電極９を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを保護層６上に塗布し、保護層６上のゲート電極の形成予定部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００５３】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、開口で露出する保護層６の表面の一部を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、保護層６上にゲート電極９が形成される。ゲート電極９は、保護層６にショットキー接触する。ｐ型半導体領域２０ａは、その幅がゲート電極９のゲート長よりも狭く、ゲート電極９の下方で当該ゲート電極９に位置整合している。
【００５４】
しかる後、ソース電極７、ドレイン電極８、ゲート電極９と接続される配線の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００５５】
本実施形態では、電子走行層３のゲート電極９の下方に位置整合した部位のみにエネルギーバンドを持ち上げるｐ型半導体領域２０ａが配されている。ｐ型半導体領域２０ａは、電流導通方向にも、ＧａＮ結晶の積層方向にも、ｐ型不純物濃度（Ｍｇ濃度）が局所的に高い。
ｐ型半導体領域２０ａの形成に際して、電子走行層３のエッチングが不要であるため、シート抵抗及び接触抵抗が低減し、安定な動作が得られる。
【００５６】
本実施形態では、上記の構成により、ｐ型半導体領域２０ａの部位のみで２ＤＥＧが消失し、確実にノーマリオフが得られる。
電子走行層３は、ゲート電極９の下方領域に包含される部位のみにｐ型半導体領域２０ａが形成される。ゲート電極９の直下における保護層６及び電子供給層５はｐ型不純物を含有しないため、オン電圧を適正値に制御することができ、素子信頼性が大幅に向上する。
【００５７】
以上説明したように、本実施形態では、シート抵抗及び接触抵抗を低減し、動作を安定化してデバイス性能を向上させ、確実なノーマリオフが得られる信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００５８】
（第３の実施形態）
本実施形態では、第１の実施形態と同様に、化合物半導体装置として、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、ｐ型半導体領域の形成状況が若干異なる点で第１の実施形態と相違する。なお、第１の実施形態における構成部材等と同等のものについては、銅符号を付して詳しい説明を省略する。
図５〜図７は、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００５９】
先ず、図５（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉ基板１上に、化合物半導体の各層として、バッファ層２、及び電子走行層３を順次形成する。
詳細には、Ｓｉ基板１上に、例えばＭＯＶＰＥ法により、以下の化合物半導体の各層をエピタキシャル成長する。ＭＯＶＰＥ法の代わりに、ＭＢＥ法等を用いても良い。
【００６０】
バッファ層２は、Ｓｉ基板１上に、ＡｌＮを例えば１０ｎｍ〜２０００ｎｍ程度の厚みに成長することで形成される。電子走行層３は、ｉ（インテンショナリ・アンドープ）−ＧａＮを例えば１０００ｎｍ〜３０００ｎｍ程度の厚みに成長することで形成される。
ＡｌＮの成長には、原料ガスとしてＡｌ源であるＴＭＡｌガス及びＮＨ3ガスの混合ガスを用いる。ＧａＮの成長には、原料ガスとしてＧａ源であるＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体に応じて、ＴＭＡｌガス、ＴＭＧａガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ3ガスの流量は、１００ｓｃｃｍ〜１００ｓｌｍ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は８００℃〜１２００℃程度とする。
【００６１】
続いて、図５（ｂ）に示すように、電子走行層３にｐ型半導体領域３０を形成する。
詳細には、先ず、電子走行層３上にレジストを塗布し、リソグラフィーにより加工して、開口１１ａを有するレジストマスク１１を形成する。レジストマスク１１の代わりに、ＳｉＮ等のハードマスクを形成しても良い。レジストマスク１１は、開口１１ａにおいて、電子走行層３におけるゲート電極の形成予定部位に該当する部位を露出する。ｐ型半導体領域は、後のアニール処理によりｐ型不純物の範囲が拡大する。本実施形態では、この拡大されたｐ型半導体領域の幅がゲート電極の形成予定部位の幅（ゲート長）よりも狭くなるように、当該拡大分を見込んで、開口１１ａを形成する。開口１１ａは、ゲート電極の形成予定範囲に包含されるように、ゲート電極の形成予定範囲よりも適宜狭く形成される。
【００６２】
次に、レジストマスク１１を用いて、電子走行層３にｐ型不純物、ここではＭｇをイオン注入する。Ｍｇのドーピング濃度は、１×１０19／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０19／ｃｍ3程度とする。ｐ型不純物としては、Ｍｇの代わりにＺｎ、Ｂｅ、Ｃｄ、Ｃ（炭素）等を用いても良い。このイオン注入により、開口１１ａから電子走行層３内にＭｇが導入され、ｐ型半導体領域３０が形成される。
その後、レジストマスク１１は、灰化処理又は薬液処理等により除去される。
【００６３】
続いて、図５（ｃ）に示すように、Ｓｉ基板１をアニール処理する。
詳細には、Ｓｉ基板１をＭＯＶＰＥのチャンバー内に設置し、比較的高温、例えば１０００℃程度に保持してアニール処理を行う。これにより、ｐ型半導体領域３０のイオン注入による結晶欠陥が回復し、導入されたＭｇが活性化される。アニール処理後のｐ型半導体領域を３０ａとする。
【００６４】
ｐ型半導体領域３０ａは、上述のように、アニール処理によりｐ型不純物が拡散してその範囲がアニール処理前のｐ型半導体領域３０よりも拡大する。範囲拡大後においても、ｐ型半導体領域３０ａはゲート電極の形成予定範囲に包含され、当該形成予定範囲よりも適宜狭く形成される。これにより、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、２ＤＥＧのうち、ゲート電極下に位置整合する部分のみの２ＤＥＧを確実に消失させることができる。
【００６５】
続いて、図６（ａ）に示すように、再成長層３１を成膜し、引き続き、図６（ｂ）に示すように、スペーサ層３２、電子供給層５、及び保護層６を順次成膜する。
詳細には、電子走行層３上に、再度ＭＯＶＰＥ法により、以下の化合物半導体の再成長層３１、スペーサ層３２、電子供給層５、及び保護層６を順次エピタキシャル成長（再成長）する。
【００６６】
再成長層３１は、電子走行層３上に、当該電子走行層３の再成長層として、これと同じ材料であるｉ−ＧａＮを例えば１００ｎｍ程度の厚みに成長することで形成される。ｉ−ＧａＮの再成長層３１を形成することにより、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて移動度が向上する。電子走行層３と再成長層３１とが一体化して、実質的に電子走行層として機能することになる。ｐ型半導体領域３０ａは、その上面が、当該電子走行層の表面から深さ方向に離間（再成長層３１の厚み分だけ離間）した部位に位置する。
【００６７】
スペーサ層３２は、電子走行層３上に、ｉ−ＡｌＧａＮを５ｎｍ程度以下、例えば２ｎｍ程度の厚みに成長することで形成される。スペーサ層３２のｉ−ＡｌＧａＮは、ＡｌＮや高Ａｌ組成、例えばＡｌ0.8Ｇａ0.2Ｎに形成することが好ましい。スペーサ層３２のｉ−ＡｌＧａＮを高Ａｌ組成に形成することにより、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、ｐ型半導体領域３０ａのＭｇが上方へ拡散することが防止される。スペーサ層としては、ｉ−ＡｌＧａＮの代わりに、ｉ−ＩｎＡｌＮ、ｉ−ＩｎＡｌＧａＮを形成しても良い。スペーサ層は形成しない場合もある。
【００６８】
電子供給層５は、スペーサ層３２上に、ｎ−ＡｌＧａＮを例えば２０ｎｍ程度の厚みに成長することで形成される。電子供給層は、ｉ−ＡｌＧａＮを形成するようにしても良い。ＡｌＧａＮの成長には、原料ガスとしてＡｌ源であるＴＭＡｌガス、Ｇａ源であるＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。保護層６は、ｎ−ＧａＮを例えば２ｎｍ〜１０ｎｍ程度の厚みに成長することで形成される。ＧａＮの成長には、原料ガスとしてＧａ源であるＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。これらの化合物半導体の再成長温度は、８５０℃程度〜９５０℃程度とする。
【００６９】
ＡｌＧａＮをｎ型として成長する際、即ち電子供給層５（ｎ−ＡｌＧａＮ）の形成には、ｎ型不純物をＡｌＧａＮの原料ガスに添加する。ＧａＮをｎ型として成長する際、即ち保護層６（ｎ−ＧａＮ）の形成には、ｎ型不純物をＧａＮの原料ガスに添加する。ここでは、例えばＳｉを含む例えばシラン（ＳｉＨ4）ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば３×１０18／ｃｍ3程度とする。
【００７０】
電子走行層を構成する再成長層３１の電子供給層５（正確にはスペーサ層３２）との界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層及び電子供給層５の自発分極と相俟って、電子走行層の化合物半導体（ここではＧａＮ）と電子供給層５の化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に起因した歪みによるピエゾ分極に基づいて生成される。本実施形態では、電子走行層の当該界面近傍において、ｐ型半導体領域３０ａ上に位置整合する部位のみで２ＤＥＧが消失し、他の部位で高濃度の２ＤＥＧが生成される。
【００７１】
続いて、素子分離構造を形成する。
詳細には、保護層６上の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、素子分離構造が形成される。素子分離構造により、保護層６上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ法等の既知の他の方法を用いて行っても良い。このとき、化合物半導体のドライエッチングには、例えば塩素系のエッチングガスを用いる。
【００７２】
続いて、図７（ａ）に示すように、ソース電極７及びドレイン電極８を形成する。
詳細には、先ず、ソース電極及びドレイン電極の形成予定部位に電極用リセス７ａ，８ａを形成する。
保護層６の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ソース電極及びドレイン電極の形成予定部位に相当する保護層６の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを形成する代わりに、例えばＳｉＮのハードマスクを形成しても良い。
【００７３】
このレジストマスクを用いて、電子走行層３の表面が露出するまで、保護層６、電子供給層５、スペーサ層３２、及び再成長層３１のソース電極及びドレイン電極の形成予定部位をドライエッチングして除去する。これにより、電子走行層３のソース電極及びドレイン電極の形成予定部位を露出する電極用リセス７ａ，８ａが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。なお、電極用リセス７ａ，８ａは、電子走行層３の表面よりも若干深くエッチングして形成しても良い。
レジストマスクは、灰化処理又は薬液処理等により除去される。
【００７４】
次に、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを保護層６上に塗布し、電極用リセス７ａ，８ａを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、電極用リセス７ａ，８ａを露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴａ／Ａｌを電子走行層３とオーミックコンタクトさせる。Ｔａ／Ａｌの電子走行層３とのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス７ａ，８ａを電極材料の一部で埋め込むソース電極７及びドレイン電極８が形成される。
【００７５】
続いて、図７（ｂ）に示すように、ゲート電極９を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを保護層６上に塗布し、保護層６上のゲート電極の形成予定部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００７６】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、開口で露出する保護層６の表面の一部を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、保護層６上にゲート電極９が形成される。ゲート電極９は、保護層６にショットキー接触する。ｐ型半導体領域２０ａは、その幅がゲート電極９のゲート長よりも狭く、ゲート電極９の下方で当該ゲート電極９に位置整合している。
【００７７】
しかる後、ソース電極７、ドレイン電極８、ゲート電極９と接続される配線の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００７８】
本実施形態では、電子走行層３のゲート電極９の下方に位置整合した部位のみにエネルギーバンドを持ち上げるｐ型半導体領域３０ａが配されている。ｐ型半導体領域２０ａは、電流導通方向にも、ＧａＮ結晶の積層方向にも、ｐ型不純物濃度（Ｍｇ濃度）が局所的に高い。
ｐ型半導体領域３０ａの形成に際して、電子走行層３のエッチングが不要であるため、シート抵抗及び接触抵抗が低減し、安定な動作が得られる。
【００７９】
本実施形態では、上記の構成により、再成長層３１のｐ型半導体領域３０ａ上に位置整合する部位のみで２ＤＥＧが消失し、確実にノーマリオフが得られる。
電子走行層３は、ゲート電極９の下方領域に包含される部位のみにｐ型半導体領域３０ａが形成される。ゲート電極９の直下における保護層６及び電子供給層５はｐ型不純物を含有しないため、オン電圧を適正値に制御することができ、素子信頼性が大幅に向上する。
【００８０】
以上説明したように、本実施形態では、シート抵抗及び接触抵抗を低減し、動作を安定化してデバイス性能を向上させ、確実なノーマリオフが得られる信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００８１】
（第４の実施形態）
本実施形態では、第１の実施形態と同様に、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、第１の実施形態ではショットキー型であるのに対して、本実施形態ではいわゆるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示する。
図８は、第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【００８２】
本実施形態では、先ず、第１の実施形態の図１（ａ）〜図２（ａ）、及び素子分離構造の形成工程を順次実行する。
続いて、図８（ａ）に示すように、保護層６上にゲート絶縁膜４１を形成する。
詳細には、保護層６上に絶縁材料として例えばＡｌ2Ｏ3を堆積する。Ａｌ2Ｏ3は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２ｎｍ〜２００ｎｍ程度、ここでは１０ｎｍ程度に堆積する。これにより、ゲート絶縁膜４１が形成される。
【００８３】
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
【００８４】
続いて、図８（ｂ）に示すように、ソース電極７及びドレイン電極８を形成する。
詳細には、先ず、ソース電極及びドレイン電極の形成予定部位に電極用リセス７ａ，８ａを形成する。
ゲート絶縁膜４１の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ソース電極及びドレイン電極の形成予定部位に相当するゲート絶縁膜４１の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを形成する代わりに、例えばＳｉＮのハードマスクを形成しても良い。
【００８５】
このレジストマスクを用いて、電子走行層３の表面が露出するまで、ゲート絶縁膜４１、保護層６、電子供給層５、及びスペーサ層４ａのソース電極及びドレイン電極の形成予定部位をドライエッチングして除去する。これにより、電子走行層３のソース電極及びドレイン電極の形成予定部位を露出する電極用リセス７ａ，８ａが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。なお、電極用リセス７ａ，８ａは、電子走行層３の表面よりも若干深くエッチングして形成しても良い。
レジストマスクは、灰化処理又は薬液処理等により除去される。
【００８６】
次に、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをゲート絶縁膜４１上に塗布し、電極用リセス７ａ，８ａを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、電極用リセス７ａ，８ａを露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴａ／Ａｌを電子走行層３とオーミックコンタクトさせる。Ｔａ／Ａｌの電子走行層３とのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス７ａ，８ａを電極材料の一部で埋め込むソース電極７及びドレイン電極８が形成される。
【００８７】
続いて、図２（ｃ）に示すように、ゲート電極９を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをゲート絶縁膜４１上に塗布し、ゲート絶縁膜４１上のゲート電極の形成予定部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００８８】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、開口で露出するゲート絶縁膜４１の表面の一部を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ゲート絶縁膜４１上にゲート電極９が形成される。ｐ型半導体領域１０ａは、その幅がゲート電極９のゲート長よりも狭く、ゲート電極９の下方で当該ゲート電極９に位置整合している。
【００８９】
しかる後、ソース電極７、ドレイン電極８、ゲート電極９と接続される配線の形成等の諸工程を経て、本実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００９０】
本実施形態では、電子走行層３（及びスペーサ層４）のゲート電極９の下方に位置整合した部位のみにエネルギーバンドを持ち上げるｐ型半導体領域１０ａが配されている。ｐ型半導体領域１０ａは、電流導通方向にも、ＧａＮ結晶の積層方向にも、ｐ型不純物濃度（Ｍｇ濃度）が局所的に高い。
ｐ型半導体領域１０ａの形成に際して、電子走行層３のエッチングが不要であるため、シート抵抗及び接触抵抗が低減し、安定な動作が得られる。
【００９１】
本実施形態では、上記の構成により、ｐ型半導体領域１０ａの部位のみで２ＤＥＧが消失し、確実にノーマリオフが得られる。
電子走行層３は、ゲート電極９の下方領域に包含される部位のみにｐ型半導体領域１０ａが形成される。ゲート電極９の直下における保護層６及び電子供給層５はｐ型不純物を含有しないため、オン電圧を適正値に制御することができ、素子信頼性が大幅に向上する。
【００９２】
以上説明したように、本実施形態では、シート抵抗及び接触抵抗を低減し、動作を安定化してデバイス性能を向上させ、確実なノーマリオフが得られる信頼性の高いＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００９３】
（第５の実施形態）
本実施形態では、第１の実施形態と同様に、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、ｐ型半導体領域の形成方法が異なる点で第１の実施形態と相違する。
図９及び図１０は、第５の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【００９４】
先ず、図９（ａ）に示すように、Ｓｉ基板１上にバッファ層２、及び電子走行層３を順次形成し、更にＭｇＯ層５１を形成する。
詳細には、Ｓｉ基板１上に、例えばＭＯＶＰＥ法により、以下の化合物半導体の各層をエピタキシャル成長する。ＭＯＶＰＥ法の代わりに、ＭＢＥ法等を用いても良い。
【００９５】
バッファ層２は、Ｓｉ基板１上に、ＡｌＮを例えば１０ｎｍ〜２０００ｎｍ程度の厚みに成長することで形成される。電子走行層３は、ｉ（インテンショナリ・アンドープ）−ＧａＮを例えば１０００ｎｍ〜３０００ｎｍ程度の厚みに成長することで形成される。
ＡｌＮの成長には、原料ガスとしてＡｌ源であるＴＭＡｌガス及びＮＨ3ガスの混合ガスを用いる。ＧａＮの成長には、原料ガスとしてＧａ源であるＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体に応じて、ＴＭＡｌガス、ＴＭＧａガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ3ガスの流量は、１００ｓｃｃｍ〜１００ｓｌｍ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は８００℃〜１２００℃程度とする。
【００９６】
次に、電子走行層３上にｐ型不純物の化合物層、ここではＭｇＯ層５１を成膜する。
詳細には、電子走行層３上に、例えば蒸着法によりＭｇＯを５０ｎｍ程度の厚みに堆積する。これにより、電子走行層３上にＭｇＯ層５１が形成される。
【００９７】
続いて、図９（ｂ）に示すように、ＭｇＯ層５１を加工する。
詳細には、ＭｇＯ層３上にシリコン酸化物（ＳｉＯ2）を形成し、リソグラフィーによりＳｉＯ2を加工して、ＭｇＯ層５１のゲート電極の形成予定部位に相当する部分のうち、ゲート長よりも狭い所定部位を覆い、他の部分を開口するＳｉＯ2マスクを形成する。このＳｉＯ2マスクを用いて、ＭｇＯ層５１をウェットエッチングする。ウェットエッチングは、硫酸に浸漬させて行う。このウェットエッチングにより、ＭｇＯ層５１のＳｉＯ2マスクの開口から露出する部分がエッチング除去され、電子走行層３上の上記の所定部位にＭｇＯ層５１が残存する。残存したＭｇＯ層５１を５１ａとして図示する。このＭｇＯ層５１ａが後述するｐ型不純物であるＭｇの拡散源となる。
ＳｉＯ2マスクは、ウェット処理等により除去される。
【００９８】
ＭｇＯは、ウェットエッチングにより所望の加工が可能な材料である。本実施形態では、ドライエッチングを用いることなくウェットエッチングでＭｇＯ層５１を加工する。そのため、電子走行層３にエッチングダメージを与えることなく、所望形状のＭｇＯ層５１ａを得ることができる。なお、電子走行層３のＧａＮ表面を保護するため、ＭｇＯ層５１ａを覆うように、電子走行層３上にＳｉＯ2等の保護膜を形成しても良い。
【００９９】
続いて、図１０（ａ）に示すように、電子走行層３にｐ型半導体領域４０を形成する。
詳細には、保護膜４を介してＭｇＯ層５１ａを熱処理する。処理温度は１０００℃程度であり、処理時間は１時間程度である。この熱処理により、ＭｇＯ層５１ａからｐ型不純物であるＭｇが下方の電子走行層３に拡散する。この時、同時に酸素（Ｏ）も拡散する。Ｍｇ及びＯは、電子走行層３のＭｇＯ層５１ａに位置整合した範囲で、電子走行層３の表面から下方へ拡散する。これにより、電子走行層３にｐ型半導体領域４０が形成される。
ＭｇＯ層５１ａは、ウェット処理等により除去される。
【０１００】
ｐ型半導体領域４０は、ゲート電極の形成予定範囲に包含され、当該形成予定範囲よりも適宜狭く形成される。これにより、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、２次元電子ガス（２ＤＥＧ）のうち、ゲート電極下に位置整合する部分のみの２ＤＥＧを確実に消失させることができる。
【０１０１】
続いて、例えば第２の実施形態の図４（ａ）〜（ｃ）の形成工程を順次実行する。本実施形態の図４（ｃ）に相当する状態を図１０（ｂ）に示す。図４（ａ）における再成長工程の熱処理により、ｐ型半導体領域４０のＭｇの活性化が促進される。
しかる後、ソース電極７、ドレイン電極８、ゲート電極９と接続される配線の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【０１０２】
本実施形態では、電子走行層３のゲート電極９の下方に位置整合した部位のみにエネルギーバンドを持ち上げるｐ型半導体領域４０が配されている。ｐ型半導体領域４０は、電流導通方向にも、ＧａＮ結晶の積層方向にも、ｐ型不純物濃度（Ｍｇ濃度）が局所的に高い。
ｐ型半導体領域４０の形成に際して、電子走行層３のエッチングが不要であるため、シート抵抗及び接触抵抗が低減し、安定な動作が得られる。
【０１０３】
本実施形態では、上記の構成により、ｐ型半導体領域４０の部位のみで２ＤＥＧが消失し、確実にノーマリオフが得られる。
電子走行層３は、ゲート電極９の下方領域に包含される部位のみにｐ型半導体領域４０が形成される。ゲート電極９の直下における保護層６及び電子供給層５はｐ型不純物を含有しないため、オン電圧を適正値に制御することができ、素子信頼性が大幅に向上する。
【０１０４】
以上説明したように、本実施形態では、シート抵抗及び接触抵抗を低減し、動作を安定化してデバイス性能を向上させ、確実なノーマリオフが得られる信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【０１０５】
（第６の実施形態）
本実施形態では、第１〜第５の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した電源装置を開示する。
図１１は、第６の実施形態による電源装置の概略構成を示す結線図である。
【０１０６】
本実施形態による電源装置は、高圧の一次側回路６１及び低圧の二次側回路６２と、一次側回路６１と二次側回路６２との間に配設されるトランス６３とを備えて構成される。
一次側回路６１は、交流電源６４と、いわゆるブリッジ整流回路６５と、複数（ここでは４つ）のスイッチング素子６６ａ，６６ｂ，６６ｃ，６６ｄとを備えて構成される。また、ブリッジ整流回路６５は、スイッチング素子６６ｅを有している。
二次側回路６２は、複数（ここでは３つ）のスイッチング素子６７ａ，６７ｂ，６７ｃを備えて構成される。
【０１０７】
本実施形態では、一次側回路６１のスイッチング素子６６ａ，６６ｂ，６６ｃ，６６ｄ，６６ｅが、第１〜第５の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路６２のスイッチング素子６７ａ，６７ｂ，６７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
【０１０８】
本実施形態では、シート抵抗及び接触抵抗を低減し、動作を安定化してデバイス性能を向上させ、確実なノーマリオフが得られる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
【０１０９】
（第７の実施形態）
本実施形態では、第１〜第５の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した高周波増幅器を開示する。
図１２は、第７の実施形態による高周波増幅器の概略構成を示す結線図である。
【０１１０】
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路７１と、ミキサー７２ａ，７２ｂと、パワーアンプ７３とを備えて構成される。
ディジタル・プレディストーション回路７１は、入力信号の非線形歪みを補償するものである。ミキサー７２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ７３は、交流信号とミキシングされた入力信号を増幅するものであり、第１〜第５の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１２では、例えばスイッチの切り替えにより、出力側の信号をミキサー７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路７１に送出できる構成とされている。
【０１１１】
本実施形態では、シート抵抗及び接触抵抗を低減し、動作を安定化してデバイス性能を向上させ、確実なノーマリオフが得られる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
【０１１２】
（他の実施形態）
第１〜第７の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
【０１１３】
・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第７の実施形態では、電子走行層がｉ−ＧａＮ、電子供給層がｎ−ＩｎＡｌＮ、保護層がｎ−ＧａＮで形成される。スペーサ層は、下層が薄いｉ−ＡｌＧａＮで上層がｉ−ＩｎＡｌＮである積層構造、或いはＡｌＮの単層で形成される。ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴでは、ピエゾ分極が殆ど発生しないため、２ＤＥＧは主にＩｎＡｌＮの自発分極により発生する。
【０１１４】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、動作を安定化してデバイス性能を向上させ、確実なノーマリオフが得られる信頼性の高い高耐圧のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
【０１１５】
・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１〜第７の実施形態では、電子走行層がｉ−ＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、保護層がｎ−ＧａＮで形成される。スペーサ層は、下層が薄いｉ−ＡｌＧａＮで上層がｉ−ＩｎＡｌＧａＮである積層構造、或いはＡｌＮの単層で形成される。
【０１１６】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、動作を安定化してデバイス性能を向上させ、確実なノーマリオフが得られる信頼性の高い高耐圧のＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【０１１７】
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
【０１１８】
（付記１）電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成された電極と
を含み、
前記電子走行層の前記電極の下方領域に包含される部位のみにｐ型半導体領域が形成されていることを特徴とする化合物半導体装置。
【０１１９】
（付記２）前記ｐ型半導体領域は、前記電極よりも幅狭に形成されていることを特徴とする付記１に記載の化合物半導体装置。
【０１２０】
（付記３）前記ｐ型半導体領域は、その上面が、前記電子走行層の表面に形成されていることを特徴とする付記１又は２に記載の化合物半導体装置。
【０１２１】
（付記４）前記電子走行層と前記電子供給層との間にスペーサ層を有することを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
【０１２２】
（付記５）前記ｐ型半導体領域は、前記電子走行層及び前記スペーサ層に形成されており、
前記ｐ型半導体領域の前記スペーサ層の部分は、前記ｐ型半導体領域の前記電子走行層の部分よりもｐ型不純物濃度が低いことを特徴とする付記４に記載の化合物半導体装置。
【０１２３】
（付記６）前記ｐ型半導体領域は、その上面が、前記電子走行層の表面から深さ方向に離間した部位に形成されていることを特徴とする付記１又は２に記載の化合物半導体装置。
【０１２４】
（付記７）前記電子供給層の前記電極との間に保護層を有することを特徴とする付記１〜６のいずれか１項に記載の化合物半導体装置。
【０１２５】
（付記８）電子走行層を形成する工程と、
前記電子走行層の電極の形成予定部位のみにｐ型半導体領域を形成する工程と、
前記電子走行層の上方に電子供給層を形成する工程と、
前記電子供給層の上方で前記ｐ型半導体領域を包含される部位に電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
【０１２６】
（付記９）前記ｐ型半導体領域は、前記電極よりも幅狭に形成されることを特徴とする付記８に記載の化合物半導体装置の製造方法。
【０１２７】
（付記１０）前記ｐ型半導体領域は、その上面が、前記電子走行層の表面に形成されることを特徴とする付記８又は９に記載の化合物半導体装置の製造方法。
【０１２８】
（付記１１）前記電子走行層と前記電子供給層との間にスペーサ層が形成されることを特徴とする付記８〜１０のいずれか１項に記載の化合物半導体装置の製造方法。
【０１２９】
（付記１２）前記ｐ型半導体領域は、前記電子走行層及び前記スペーサ層に形成され、
前記ｐ型半導体領域の前記スペーサ層の部分は、前記ｐ型半導体領域の前記電子走行層の部分よりもｐ型不純物濃度が低いことを特徴とする付記１１に記載の化合物半導体装置の製造方法。
【０１３０】
（付記１３）前記ｐ型半導体領域は、その上面が、前記電子走行層の表面から深さ方向に離間した部位に形成されることを特徴とする付記８又は９に記載の化合物半導体装置の製造方法。
【０１３１】
（付記１４）前記電子供給層の前記電極との間に保護層が形成されることを特徴とする付記８〜１３のいずれか１項に記載の化合物半導体装置の製造方法。
【０１３２】
（付記１５）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源装置であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成された電極と
を含み、
前記電子走行層の前記電極の下方領域に包含される部位のみにｐ型半導体領域が形成されていることを特徴とする電源装置。
【０１３３】
（付記１６）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成された電極と
を含み、
前記電子走行層の前記電極の下方領域に包含される部位のみにｐ型半導体領域が形成されていることを特徴とする高周波増幅器。
【符号の説明】
【０１３４】
１  Ｓｉ基板
２  バッファ層
３  電子走行層
４，４ａ，２１，３２  スペーサ層
５  電子供給層
６  保護層
７  ソース電極
７ａ，８ａ  電極用リセス
８  ドレイン電極
９  ゲート電極
１０，１０ａ，２０，２０ａ，３０，３０ａ，４０  ｐ型半導体領域
１１  レジストマスク
１１ａ  開口
３１  再成長層
４１  ゲート絶縁膜
５１，５１ａ  ＭｇＯ層
６１  一次側回路
６２  二次側回路
６３  トランス
６４  交流電源
６５  ブリッジ整流回路
６６ａ，６６ｂ，６６ｃ，６６ｄ，６６ｅ，６７ａ，６７ｂ，６７ｃ  スイッチング素子
７１  ディジタル・プレディストーション回路
７２ａ，７２ｂ  ミキサー
７３  パワーアンプ
【図１】
2014072397.tif 000003
【図２】
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【図３】
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【図４】
2014072397.tif 000006
【図５】
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【図６】
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【図７】
2014072397.tif 000009
【図８】
2014072397.tif 000010
【図９】
2014072397.tif 000011
【図１０】
2014072397.tif 000012
【図１１】
2014072397.tif 000013
【図１２】
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