(57)【要約】【課題】プロセス安定性に優れた、トレンチゲート構造を有する縦型ＭＯＳトランジスタを含む半導体集積回路装置を提供すること。【解決手段】複数の縦型ＭＯＳトランジスタにより構成されるセル部１、および複数の相補型の横型ＭＯＳトランジスタによって構成されるセル部２からなる半導体集積回路装置において、縦型ＭＯＳトランジスタのトレンチゲートと同じ構造の縦型ダミートランジスタを、セル部１およびセル部２を囲むように形成されたガードリング領域３に形成する。【選択図】図１
2014072413.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に形成された、第１のトレンチ内のゲート電極が前記半導体基板の表面と同じ高さである、同一の寸法を有する、複数のトレンチゲート型ＭＯＳトランジスタを有する第１のセル部と、
前記半導体基板の表面に形成された複数のプレーナ型ＭＯＳトランジスタを有する第２のセル部と、
前記第１および第２のセル部の周囲を囲んでそれぞれ設けられた第１および第２のガードリング領域と、
前記第１および第２のガードリング領域のなかにそれぞれ切れ目なく設けられた、第２のトレンチ、前記第２のトレンチの内壁を覆う絶縁膜および前記絶縁膜で覆われた前記トレンチ内部を充填する導電体を有する縦型ダミートランジスタと、
を備えた半導体集積回路装置。
【請求項２】
半導体基板表面に形成された第１のトレンチと、前記第１のトレンチの内壁面に設けられた第１の絶縁膜と、前記第１の絶縁膜を介して前記第１のトレンチ内に充填され、上部が前記半導体基板表面と同一の高さである第１の導電体と、から成るトレンチゲートを備えるトランジスタを複数有する第１の半導体装置と、
前記半導体基板表面に形成された第３の絶縁膜と、前記第３の絶縁膜の上方に形成された第３の導電体と、から成るプレーナゲートを備えるトランジスタを複数有する第２の半導体装置と、
前記半導体基板表面に形成された第２のトレンチと、前記第２のトレンチの内壁面に設けられた第２の絶縁膜と、前記第２の絶縁膜を介して前記第２のトレンチ内に充填され、上部が前記半導体基板表面と同一の高さである第２の導電体と、から成る前記トレンチゲートと同構造を有する縦型ダミートランジスタと、
前記第１の半導体装置、及び前記第２の半導体装置を囲んで設けられており、高濃度不純物領域である電位固定層を前記半導体基板表面に有するガードリング領域と、
を有する半導体集積回路装置であって、
前記縦型ダミートランジスタは、前記第１の半導体装置、及び前記第２の半導体装置を囲んで環状に形成されており、
前記縦型ダミートランジスタは、前記ガードリング領域内に形成され、かつ前記第２の導電体が前記電位固定層と電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項３】
前記縦型ダミートランジスタが、格子状に複数形成されていることを特徴とする請求項２に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置、特に、トレンチゲート構造を有するＭＯＳ型半導体装置を含む半導体集積回路装置に関する。
【背景技術】
【０００２】
縦型ＭＯＳトランジスタは、いわゆるプレーナ型とトレンチ型があるが、トレンチ内にゲート電極を埋め込んだ構造のトレンチ型は、構造的に低オン抵抗特性を得やすい特徴を持っている。このようなトレンチ型構造を有する縦型ＭＯＳトランジスタとともに、横型ＭＯＳトランジスタを同一基板上に集積した半導体集積回路装置の構造や製造方法は、例えば特許文献１で開示されている。
【０００３】
従来の縦型ＭＯＳトランジスタの構造を説明する。以下の説明でＮのあとに記載された−、＋等の記号は含有される不純物の相対的な濃度の大きさを表し、−、＋の順で濃度が高くなる。図２に示す構造は、Ｐ型半導体基板６に埋め込まれたＮ＋型ドレイン層７の表層部にＮ−型ドリフト層８が形成され、このＮ−型ドリフト層８の表層部にチャネル領域を設定するＰ型ボディ層９が形成され、Ｐ型ボディ層９の表層部にＮ＋型ソース領域１３が形成されている。Ｎ＋型ソース領域１３およびＰ型ボディ層９を貫通してＮ−型ドリフト層８に達するようにトレンチ１０ａが形成されている。そして、このトレンチ１０ａの内壁に二酸化シリコン等のゲート絶縁膜１１ａとポリシリコン等のゲート電極１２ａとが順に形成され、これらからなるトレンチゲートが構成されている。そして、トレンチゲート、Ｎ−型ドリフト層８によって縦型の素子構造が構成されている。
【０００４】
次に、縦型ＭＯＳトランジスタの製造方法の概略について、図２の場合で説明する。まずＰ型シリコン基板６を準備し、縦型ＭＯＳトランジスタの領域となる部分にＮ＋型ドレイン層７を例えばイオン注入等により基板６表層内部に形成し、さらにＭＯＳトランジスタの領域となる部分にＮ−型ドリフト層８、およびＮ−型ドリフト層８の表層部にＰ型ボディ層９を、それぞれイオン注入法や熱拡散により形成する。次に、ゲート電極の領域となる部分に、Ｐ型ボディ層９からＮ−型ドリフト層８の深さに達するトレンチ１０ａを形成する。そしてトレンチ１０ａの内部にゲート絶縁膜１１ａを形成し、多結晶シリコン膜を全面に被着して、エッチバックすることにより表面はソース領域１３が形成されるシリコン基板６と同じで、トレンチ１０ａに埋設されたゲート電極１２ａを形成する。そして、ホトリソグラフィによって、Ｐ型ボディ層９とトレンチ１０ａに隣接する部分を開口し、Ｎ型不純物をイオン注入するなどして、Ｎ＋ソース領域１３を形成する。そして、基板６上に層間絶縁膜を堆積し、ソース領域１３およびゲート電極１０ａ上にコンタクトホールを設け、さらにコンタクトホール上に金属電極を設け、縦型ＭＯＳトランジスタの主要な構造が出来上がる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３５９２９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、図２で示した構造の縦型ＭＯＳトランジスタを、横型ＭＯＳトランジスタとともに集積して半導体集積回路装置を構成した場合、半導体集積回路装置に占めるトレンチ１０ａの割合が、横型ＭＯＳトランジスタが無い半導体装置と比べて減少するため、トレンチ１０ａの疎密が顕著となる。ここで、トレンチ１０ａは反応性イオンエッチングによって形成されるが、この際、トレンチ１０ａの密度が高い領域ではエッチャントの消耗が激しく、エッチング速度が遅くなることが知られており、この現象はローディング効果と呼ばれている。このローディング効果により、セル部１の外周部にあるトレンチ１０ａが、内部よりも深く形成され、均一な深さのトレンチ１０ａが形成されない問題がある。
【０００７】
また、ゲート電極１２ａは、多結晶シリコン膜を全面に被着して、エッチバックすることにより形成されるが、多結晶シリコン膜を被着した際、トレンチ１０ａの上部における、基板６表面から見た多結晶シリコン膜の膜厚は、横型ＭＯＳトランジスタ領域における基板６表面の上部と比べ薄くなる。多結晶シリコンのエッチバックは反応性イオンエッチングによって行われるため、前述のローディング効果により、縦型ＭＯＳトランジスタ内の内部にあるゲート電極１２ａの表面部の深さが、外周部よりも深く形成される。また、横型ＭＯＳトランジスタ部にはトレンチ１０ａがないため、横型ＭＯＳトランジスタが無い半導体装置と比べてエッチバック量を増やす必要があり、ゲート電極１２ａの表面部の深さがさらに深くなる。これにより、ゲート電極１２ａの表面部の深さがＮ＋ソース領域１３よりも深くなり、縦型ＭＯＳトランジスタが動作しなくなる問題がある。
【０００８】
本発明は、上記点に鑑み、プロセス安定性に優れた、トレンチゲート構造を有する縦型ＭＯＳトランジスタを含む半導体集積回路装置を提供すること、を目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明は、半導体基板表面に形成された第１のトレンチと、前記第１のトレンチの内壁面に設けられた第１の絶縁膜と、前記第１の絶縁膜を介して前記第１のトレンチ内に充填され、上部が前記半導体基板表面と同一の高さである第１の導電体と、から成るトレンチゲートを備えるトランジスタを複数有する第１の半導体装置と、
前記半導体基板表面に形成された第３の絶縁膜と、前記第３の絶縁膜の上方に形成された第３の導電体と、から成るプレーナゲートを備えるトランジスタを複数有する第２の半導体装置と、
前記半導体基板表面に形成された第２のトレンチと、前記第２のトレンチの内壁面に設けられた第２の絶縁膜と、前記第２の絶縁膜を介して前記第２のトレンチ内に充填され、上部が前記半導体基板表面と同一の高さである第２の導電体と、から成る前記トレンチゲートと同構造を有する縦型ダミートランジスタと、
前記第１の半導体装置、及び前記第２の半導体装置を囲んで設けられており、高濃度不純物領域である電位固定層を前記半導体基板表面に有するガードリング領域と、
を有する半導体集積回路装置であって、
前記縦型ダミートランジスタは、前記第１の半導体装置、及び前記第２の半導体装置を囲んで環状に形成されており、
前記縦型ダミートランジスタは、前記ガードリング領域内に形成され、かつ前記第２の導電体が前記電位固定層と電気的に接続されていることを特徴とする半導体集積回路装置とした。
【００１０】
また、前記縦型ダミートランジスタが、格子状に複数形成されていることを特徴とする半導体集積回路装置とした。
【発明の効果】
【００１１】
本発明によれば、プロセス安定性に優れた、トレンチゲート構造を有する縦型ＭＯＳトランジスタを含む半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明に係る半導体集積回路装置の概略上面図
【図２】トレンチゲート型ＭＯＳトランジスタの概略断面図
【図３】プレーナ型ＭＯＳトランジスタの概略断面図
【図４】本発明に係る図１におけるＡ部の拡大図
【図５】本発明に係る図４（ａ）のＢ−Ｂ´の概略断面図
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明に係る半導体集積回路装置を実施例に即して説明する。
図１は本発明に係る半導体集積回路装置の概略上面図であり、半導体素子が形成されたセル部１および２と、セル部１および２以外の領域に形成された素子分離層４と、ガードリング領域３とを備えており、各セル部１、２を囲むように、素子分離層４を介して各セル部１，２の外周にガードリング領域３が設けられている。
【００１４】
セル部１には、例えば多数の同じ寸法を有するトレンチゲート型ＭＯＳトランジスタが形成されている。具体的には、前述した図２の構造と同様であり、各ゲート電極１２ａ、および各Ｎ＋型ソース領域１３のそれぞれは、半導体基板の表面の上に形成された図示しない配線によって互いに接続されることにより、半導体集積回路の出力部が構成されている。
【００１５】
セル部２には例えば多数のプレーナ型ＭＯＳトランジスタが形成されている。具体的には、図３のプレーナ型ＭＯＳトランジスタの概略断面図で示すように、Ｐ型半導体基板６の表層部にＰ型ウェル層１５が形成され、Ｐ型ウェル層１５の表層部に二酸化シリコン等のゲート絶縁膜１１ｃとポリシリコン等のゲート電極１２ｃとが順に形成され、さらにＰ型ウェル層１５の表層部に、ゲート絶縁膜１１ｃに接するようにＮ＋型不純物領域１３が形成されたＮ型のプレーナ型ＭＯＳトランジスタと、Ｐ型半導体基板６の表層部にＮ型ウェル層１６が形成され、Ｎ型ウェル層１６の表層部に二酸化シリコン等のゲート絶縁膜１１ｄとポリシリコン等のゲート電極１２ｄとが順に形成され、さらにＮ型ウェル層１６の表層部に、ゲート絶縁膜１１ｄに接するようにＰ＋型不純物領域１４が形成されたＰ型のプレーナ型ＭＯＳトランジスタが形成されている。それぞれのプレーナ型ＭＯＳトランジスタは、素子分離層４により電気的に分離されている。さらに、それぞれのプレーナ型ＭＯＳトランジスタの不純物領域１３、１４とゲート電極１２ｃ、ｄを、図示しない配線によって意図する機能を持たせるように電気的に接続することにより、半導体集積回路の制御部が構成されている。
【００１６】
図４（ａ）および（ｂ）は図１におけるガードリング領域３のＡの部分拡大図である。図４（ａ）に示す実施例においては、ガードリング領域３の中の全ての領域に、かつ各セル部の外周に対し水平に縦型ダミートランジスタ５が切れ目なく形成されている。図５は図４（ａ）におけるＢ−Ｂ´間の概略断面図である。図５に示されるように、ガードリング領域３には、半導体基板の表層部にＰ＋型不純物領域１４が形成され、このＰ＋型不純物領域１４を貫通するようにトレンチ１０ｂが形成されている。このトレンチ１０ｂの内壁を覆う二酸化シリコン等の絶縁膜１１ｂと内壁が絶縁膜１１ｂで覆われたトレンチ１０ｂ内部を充填するポリシリコン等の導電体１２ｂとが順に形成され、これらからなる縦型ダミートランジスタ５が構成されている。この縦型ダミートランジスタ５は、上述したセル部１におけるトレンチゲート構造と同様の構造となっており、同じトレンチ幅、トレンチ深さを有している。ここで、ガードリング領域３のＰ＋型不純物領域１４は基板の電位をとるための基板電極であり、縦型ダミートランジスタ５の導電体１２ｂは、Ｐ＋型不純物領域１４と図示しない配線により、電気的に接続されている。
【００１７】
以上説明したように本実施例に係る半導体集積回路装置は構成されている。トレンチゲート構造を有する縦型ＭＯＳトランジスタの製造方法は、概略を前述した縦型ＭＯＳトランジスタの製造方法により形成され、プレーナ型ＭＯＳトランジスタは、周知の半導体プロセスにより形成される。この場合、セル部１におけるトレンチゲート型ＭＯＳトランジスタと、ガードリング領域３の縦型ダミートランジスタ５は、同じ工程で形成される。
【００１８】
本実施例では、セル部１の外側に縦型ダミートランジスタ５が配置されている。これにより、セル部１内の外周部のトレンチ１０ａに対して、周辺のトレンチの配置密度が高くなるため、ローディング効果によってセル部１内の外周部のトレンチ１０ａが深くなること、及びゲート電極１２ａの表面部の深さが不均一になることを防止できる。これに対し、縦型ダミートランジスタ５のトレンチ１０ｂの深さが深くなり、導電体１２ｂの表面部の深さが浅くなるが、縦型ダミートランジスタ５はゲート電極としては用いておらず、さらに縦型ダミートランジスタ５内の導電体１２ｂは、ガードリング領域３の表明に設けられたＰ＋型不純物領域である電位固定層１４と同電位であるため、問題にはならない。
【００１９】
また、縦型ダミートランジスタ５は、セル部１とセル部２との間にも形成されているため、セル部１を電気的に動作させた際に発生するノイズが、セル部２に到達することを防ぐ２次的な効果がある。
【００２０】
また、セル部２の外周部のガードリング領域３にも縦型ダミートランジスタ５を配置することにより、半導体集積回路装置におけるトレンチの疎密の程度が緩和されている。これにより、多結晶シリコンをエッチバックする際のエッチバック量を減らすことができるため、ゲート電極１２ａの表面部の深さがＮ＋ソース領域１３よりも深くなり、縦型ＭＯＳトランジスタが動作しなくなることを防ぐことができる。
【００２１】
さらに、縦型ダミートランジスタ５をガードリング領域３に配置することにより、縦型ダミートランジスタ５を配置する領域を新たに設ける必要がない。このため、縦型ダミートランジスタ５を配置することによる半導体集積回路装置の面積の増大を防ぐことができる。
【００２２】
本実施例においては、ガードリング領域３に設けられる縦型ダミートランジスタ５は環状になっているが、ガードリング領域３内であれば、例えば図４（ｂ）のように、格子状の縦型ダミートランジスタ５が複数設けられていても良い。
【００２３】
ガードリング領域３がセル部１、および２に対し１重に設けられているが、２重、３重であっても良い。また、セル部を複数に分割し、それぞれのセル部の外周にガードリング領域３を設け、ガードリング領域３を増加させても良い。
【００２４】
以上に説明したものは本発明の一実施の形態に過ぎないものであり、本発明の趣旨を逸脱することなく、この他にも種々の変形した実施の形態が考えられることは勿論のことである。
【符号の説明】
【００２５】
１  半導体集積回路装置の出力部（セル部）
２  半導体集積回路装置の制御部（セル部）
３  半導体集積回路装置のガードリング領域
４  素子分離層
５  縦型ダミートランジスタ
６  Ｐ型半導体基板
７  Ｎ＋型ドレイン領域
８  Ｎ−型ドリフト層
９  Ｐ型ボディ層
１０ａ、１０ｂ  トレンチ
１１ａ、１１ｂ、１１ｃ、１１ｄ  絶縁膜
１２ａ、１２ｃ、１２ｄ  ゲート電極
１２ｂ  導電体
１３  Ｎ＋型不純物領域
１４  電位固定層（Ｐ＋型不純物領域）
１５  Ｐ型ウェル層
１６  Ｎ型ウェル層
【図２】
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【図３】
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【図４】
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【図５】
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【図１】
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