(57)【要約】【課題】画質を高めることができる表示装置を得る。【解決手段】表示素子と、ゲートおよびソースを有し、表示素子に電流を供給する第１のトランジスタと、第１のトランジスタのゲートとソースとの間に挿設された容量素子とを含む画素回路と、画素回路を駆動する駆動部とを備える。上記駆動部は、第１のトランジスタのゲートおよびソースのうちの一方に表示素子の輝度を画定する画素電圧を印加するとともに、他方の電圧が第１の電圧になるように第１の駆動を行い、第１の駆動の後に、一方に画素電圧を印加するとともに第１のトランジスタに電流を流すことにより、他方の電圧を第２の電圧に変化させる第２の駆動を行う。【選択図】図３
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【特許請求の範囲】
【請求項１】
表示素子と、ゲートおよびソースを有し、前記表示素子に電流を供給する第１のトランジスタと、前記第１のトランジスタのゲートとソースとの間に挿設された容量素子とを含む画素回路と、
前記画素回路を駆動する駆動部と
を備え、
前記駆動部は、
前記第１のトランジスタのゲートおよびソースのうちの一方に前記表示素子の輝度を画定する画素電圧を印加するとともに、他方の電圧が第１の電圧になるように第１の駆動を行い、
前記第１の駆動の後に、前記一方に前記画素電圧を印加するとともに前記第１のトランジスタに電流を流すことにより、前記他方の電圧を第２の電圧に変化させる第２の駆動を行う
表示装置。
【請求項２】
前記駆動部は、
前記第２の駆動の後に、前記画素電圧の印加を停止した状態で、前記第１のトランジスタのゲートおよびソースの電圧を、ゲート・ソース間電圧を維持したまま変化させる第３の駆動を行い、
その後に前記表示素子を発光させる
請求項１に記載の表示装置。
【請求項３】
前記画素回路は、オン状態になることにより前記第１のトランジスタのゲートに前記画素電圧を印加する第２のトランジスタをさらに含み、
前記第１のトランジスタのソースは前記表示素子に接続され、
前記駆動部は、前記第１の駆動および前記第２の駆動において前記第２のトランジスタをオン状態にする
請求項１に記載の表示装置。
【請求項４】
前記駆動部は、前記画素電圧のレベルに応じて前記第２のトランジスタの実効的なオン期間を変化させる
請求項３に記載の表示装置。
【請求項５】
前記第２のトランジスタは、前記駆動部に接続されたゲートを有し、
前記駆動部は、パルスの終端部分において電圧が徐々に変化するゲートパルスを前記第２のトランジスタのゲートに印加する
請求項４に記載の表示装置。
【請求項６】
前記第１のトランジスタは、前記駆動部に接続されるドレインを有し、
前記駆動部は、
前記第１の駆動において、前記第１のトランジスタのドレインを介してソースに前記第１の電圧を印加し、
前記第２の駆動において、前記第１のトランジスタのドレインに第３の電圧を印加することにより前記第１のトランジスタに電流を流す
請求項３に記載の表示装置。
【請求項７】
前記画素回路は、オン状態になることにより前記第１のトランジスタのドレインと前記駆動部とを接続する第３のトランジスタをさらに含み、
前記駆動部は、
前記第１の駆動および前記第２の駆動において、前記第３のトランジスタをオン状態にすることにより、前記第３のトランジスタを介して前記第１のトランジスタに電圧を印加し、
前記第１の駆動の後、前記第２の駆動の前の期間において、前記第３のトランジスタをオフ状態にし、かつ前記第３のトランジスタに印加する電圧を前記第１の電圧から前記第３の電圧に変化させる
請求項６に記載の表示装置。
【請求項８】
前記第１のトランジスタは、前記駆動部に接続されるドレインを有し、
前記画素回路は、オン状態になることにより前記第１のトランジスタのドレインに第３の電圧を印加する第３のトランジスタをさらに含み、
前記駆動部は、
前記第１の駆動において、前記第３のトランジスタをオフ状態にし、
前記第２の駆動において、前記第３のトランジスタをオン状態にすることにより前記第１のトランジスタに電流を流す
請求項３に記載の表示装置。
【請求項９】
前記画素回路は、オン状態になることにより前記第１のトランジスタのソースに前記第１の電圧を印加する第４のトランジスタをさらに含み、
前記駆動部は、前記第１の駆動において前記第４のトランジスタをオン状態にし、前記第２の駆動において前記第４のトランジスタをオフ状態にする
請求項８に記載の表示装置。
【請求項１０】
前記画素回路は、オン状態になることにより前記第１のトランジスタのソースと前記表示素子とを接続する第５のトランジスタをさらに含み、
前記駆動部は、
前記第１の駆動において、前記第５のトランジスタをオン状態にすることにより、前記第１のトランジスタに電流を流して、前記第１のトランジスタのソースを前記第１の電圧に設定し、
前記第２の駆動において、前記第５のトランジスタをオフ状態にする
請求項３に記載の表示装置。
【請求項１１】
前記画素回路は、オン状態になることにより前記第１のトランジスタのソースに前記画素電圧を印加する第６のトランジスタをさらに含み、
前記第１のトランジスタは、前記表示素子に接続されるドレインを有し、
前記駆動部は、前記第１の駆動および前記第２の駆動において前記第６のトランジスタをオン状態にする
請求項１に記載の表示装置。
【請求項１２】
前記画素回路は、オン状態になることにより前記第１のトランジスタのゲートとドレインとを接続する第７のトランジスタをさらに含み、
前記駆動部は、前記第１の駆動において前記第７のトランジスタをオフ状態にし、前記第２の駆動において前記第７のトランジスタをオン状態にする
請求項１１に記載の表示装置。
【請求項１３】
前記画素回路は、オン状態になることにより前記第１のトランジスタのゲートに前記第１の電圧を印加する第８のトランジスタをさらに含み、
前記駆動部は、前記第１の駆動において前記第８のトランジスタをオン状態にし、前記第２の駆動において前記第８のトランジスタをオフ状態にする
請求項１１に記載の表示装置。
【請求項１４】
前記画素回路は、
オン状態になることにより前記第１のトランジスタのドレインと前記表示素子とを接続する第９のトランジスタと、
オン状態になることにより前記第１のトランジスタのソースに第３の電圧を印加する第１０のトランジスタと
をさらに含み、
前記駆動部は、前記第１の駆動および前記第２の駆動において、前記第９のトランジスタおよび前記第１０のトランジスタをともにオフ状態にする
請求項１１に記載の表示装置。
【請求項１５】
前記画素回路は、オン状態になることにより前記第１のトランジスタのゲートに前記画素電圧を印加する第１１のトランジスタをさらに含み、
前記第１のトランジスタは、前記表示素子に接続されるドレインを有し、
前記駆動部は、前記第１の駆動および前記第２の駆動において前記第１１のトランジスタをオン状態にする
請求項１に記載の表示装置。
【請求項１６】
前記画素回路は、オン状態になることにより前記第１のトランジスタのゲートとドレインとを接続する第１２のトランジスタをさらに含み、
前記駆動部は、
前記第１の駆動において、前記第１のトランジスタのソースに前記第１の電圧を印加するとともに、前記第１２のトランジスタをオフ状態にし
前記第２の駆動において、前記第１２のトランジスタをオン状態にすることにより前記第１のトランジスタに電流を流す
請求項１５に記載の表示装置。
【請求項１７】
前記画素回路は、オン状態になることにより、前記第１のトランジスタのソースと前記駆動部とを接続する第１３のトランジスタをさらに含み、
前記駆動部は、
前記第１の駆動において、前記第１３のトランジスタをオン状態にすることにより、前記第１３のトランジスタを介して前記第１のトランジスタのソースに前記第１の電圧を印加し、
前記第１の駆動の後において、前記第１３のトランジスタをオフ状態にし、かつ前記第１３のトランジスタに印加する電圧を前記第１の電圧から第３の電圧に変化させる
請求項１５に記載の表示装置。
【請求項１８】
前記画素回路は、オン状態になることにより前記第１のトランジスタのドレインと前記表示素子とを接続する第１４のトランジスタをさらに含み、
前記駆動部は、前記第１の駆動および前記第２の駆動において、前記第１４のトランジスタをオフ状態にする
請求項１７に記載の表示装置。
【請求項１９】
前記駆動部は、前記画素電圧のレベルに応じて前記第１１のトランジスタの実効的なオン期間を変化させる
請求項１５に記載の表示装置。
【請求項２０】
前記画素回路は、オン状態になることにより前記第１のトランジスタのソースに前記第１の電圧を印加する第１５のトランジスタをさらに含み、
前記駆動部は、
前記第１の駆動において、前記第１５のトランジスタをオン状態にし、
前記第２の駆動において、前記第１５のトランジスタをオフ状態にする
請求項１５に記載の表示装置。
【請求項２１】
前記画素回路は、オン状態になることにより前記第１のトランジスタのソースに前記画素電圧を印加する第１６のトランジスタをさらに含み、
前記第１のトランジスタのソースは前記表示素子に接続され、
前記駆動部は、前記第１の駆動および前記第２の駆動において前記第１６のトランジスタをオン状態にする
請求項１に記載の表示装置。
【請求項２２】
前記第１のトランジスタは、前記駆動部に接続されるドレインを有し、
前記画素回路は、オン状態になることにより前記第１のトランジスタのゲートとドレインとを接続する第１７のトランジスタをさらに含み、
前記駆動部は、
前記第１の駆動において、前記第１のトランジスタのゲートに前記第１の電圧を印加するとともに、前記第１７のトランジスタをオフ状態にし、
前記第２の駆動において、前記第１７のトランジスタをオン状態にすることにより前記第１のトランジスタに電流を流す
請求項２１に記載の表示装置。
【請求項２３】
前記画素回路は、オン状態になることにより、前記第１のトランジスタのドレインと前記駆動部とを接続する第１８のトランジスタをさらに含み、
前記駆動部は、
前記第１の駆動において、前記第１７のトランジスタおよび前記第１８のトランジスタをオン状態にすることにより、前記第１７のトランジスタおよび前記第１８のトランジスタを介して前記第１のトランジスタのゲートに前記第１の電圧を印加し、
前記第２の駆動において、前記第１７のトランジスタをオン状態にするとともに、前記第１８のトランジスタをオフ状態にする
請求項２２に記載の表示装置。
【請求項２４】
前記画素電圧と前記第１の電圧との差の絶対値は、前記第１のトランジスタのしきい値電圧の絶対値よりも大きい
請求項１に記載の表示装置。
【請求項２５】
複数の前記画素回路と、
前記画素電圧を伝える複数の信号線と
を備え、
走査方向と交差する方向に互いに隣り合う２つの画素回路が、１本の信号線に接続されている。
請求項１に記載の表示装置。
【請求項２６】
前記駆動部は、各水平期間において、前記２つの画素回路を時分割的に駆動する
請求項２５に記載の表示装置。
【請求項２７】
表示素子に電流を供給する、ゲートとソースとの間に容量素子が挿設された第１のトランジスタのゲートおよびソースのうちの一方に前記表示素子の輝度を画定する画素電圧を印加するとともに、他方の電圧が第１の電圧になるように第１の駆動を行い、前記第１の駆動の後に、前記一方に前記画素電圧を印加するとともに前記第１のトランジスタに電流を流すことにより、前記他方の電圧を第２の電圧に変化させる第２の駆動を行う駆動部を備えた
駆動回路。
【請求項２８】
表示素子に電流を供給する、ゲートとソースとの間に容量素子が挿設された第１のトランジスタのゲートおよびソースのうちの一方に前記表示素子の輝度を画定する画素電圧を印加するとともに、他方の電圧が第１の電圧になるように第１の駆動を行い、
前記第１の駆動の後に、前記一方に前記画素電圧を印加するとともに前記第１のトランジスタに電流を流すことにより、前記他方の電圧を第２の電圧に変化させる第２の駆動を行う
駆動方法。
【請求項２９】
表示装置と
前記表示装置に対して動作制御を行う制御部と
を備え、
前記表示装置は、
表示素子と、ゲートおよびソースを有し、前記表示素子に電流を供給する第１のトランジスタと、前記第１のトランジスタのゲートとソースとの間に挿設された容量素子とを含む画素回路と、
前記画素回路を駆動する駆動部と
を有し、
前記駆動部は、
前記第１のトランジスタのゲートおよびソースのうちの一方に前記表示素子の輝度を画定する画素電圧を印加するとともに、他方の電圧が第１の電圧になるように第１の駆動を行い、
前記第１の駆動の後に、前記一方に前記画素電圧を印加するとともに前記第１のトランジスタに電流を流すことにより、前記他方の電圧を第２の電圧に変化させる第２の駆動を行う
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電流駆動型の表示素子を有する表示装置、そのような表示装置に用いられる駆動回路および駆動方法、ならびにそのような表示装置を備えた電子機器に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ（Electro Luminescence）素子を用いた表示装置（有機ＥＬ表示装置）が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子であり、光源（バックライト）が必要ない。そのため、有機ＥＬ表示装置は、光源を必要とする液晶表示装置と比べて画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速いなどの特徴を有する。
【０００３】
このような表示装置では、各画素の駆動トランジスタが電流源として機能し、表示素子に電流を供給することにより、表示素子が発光する。その際、駆動トランジスタや有機ＥＬ素子などの素子ばらつきに起因して、画質が低下するおそれがある。このような画質の低下を抑えるため、様々な技術が開発されている。例えば、特許文献１には、駆動トランジスタや有機ＥＬ素子等の素子ばらつきが画質に与える影響を抑えるための補正動作を行う表示装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１７１８２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このように、表示装置では、素子ばらつきが画質に与える影響を抑え、画質を高めることが望まれており、シンプルな補正動作で画質を高めることが期待されている。
【０００６】
本開示はかかる問題点に鑑みてなされたもので、その目的は、画質を高めることができる表示装置、駆動回路、駆動方法、および電子機器を提供することにある。
【課題を解決するための手段】
【０００７】
本開示の表示装置は、画素回路と、駆動部とを備えている。画素回路は、表示素子と、ゲートおよびソースを有し、表示素子に電流を供給する第１のトランジスタと、第１のトランジスタのゲートとソースとの間に挿設された容量素子とを含んでいる。駆動部は、画素回路を駆動するものである。上記駆動部は、第１のトランジスタのゲートおよびソースのうちの一方に表示素子の輝度を画定する画素電圧を印加するとともに、他方の電圧が第１の電圧になるように第１の駆動を行い、第１の駆動の後に、一方に画素電圧を印加するとともに第１のトランジスタに電流を流すことにより、他方の電圧を第２の電圧に変化させる第２の駆動を行うものである。
【０００８】
本開示の駆動回路は、表示素子に電流を供給する、ゲートとソースとの間に容量素子が挿設された第１のトランジスタのゲートおよびソースのうちの一方に表示素子の輝度を画定する画素電圧を印加するとともに、他方の電圧が第１の電圧になるように第１の駆動を行い、第１の駆動の後に、一方に前記画素電圧を印加するとともに第１のトランジスタに電流を流すことにより、他方の電圧を第２の電圧に変化させる第２の駆動を行う駆動部を備えている。
【０００９】
本開示の駆動方法は、表示素子に電流を供給する、ゲートとソースとの間に容量素子が挿設された第１のトランジスタのゲートおよびソースのうちの一方に表示素子の輝度を画定する画素電圧を印加するとともに、他方の電圧が第１の電圧になるように第１の駆動を行い、第１の駆動の後に、前記一方に前記画素電圧を印加するとともに第１のトランジスタに電流を流すことにより、他方の電圧を第２の電圧に変化させる第２の駆動を行うものである。
【００１０】
本開示の電子機器は、上記表示装置を備えたものであり、例えば、テレビジョン装置、デジタルカメラ、パーソナルコンピュータ、ビデオカメラあるいは携帯電話等の携帯端末装置などが該当する。
【００１１】
本開示の表示装置、駆動回路、駆動方法、および電子機器では、第１の駆動および第２の駆動が行われ、第１のトランジスタから表示素子に電流が供給される。その際、第１の駆動では、第１のトランジスタのゲートおよびソースのうちの一方に画素電圧が印加されるとともに、他方の電圧が第１の電圧になるように駆動され、第２の駆動では、一方に画素電圧が印加されるとともに第１のトランジスタに電流が流れることにより、他方の電圧が第２の電圧に変化する。
【発明の効果】
【００１２】
本開示の表示装置、駆動回路、駆動方法、および電子機器によれば、第１のトランジスタのゲートおよびソースのうちの一方に画素電圧を印加するとともに、他方の電圧が第１の電圧になるように駆動し、その後に、一方に前記画素電圧を印加するとともに第１のトランジスタに電流を流すことにより、他方の電圧を第２の電圧に変化させるようにしたので、画質を高めることができる。
【図面の簡単な説明】
【００１３】
【図１】本開示の第１の実施の形態に係る表示装置の一構成例を表すブロック図である。
【図２】図１に示したサブ画素の一構成例を表す回路図である。
【図３】図１に示した表示装置の一動作例を表すタイミング波形図である。
【図４】図１に示した表示装置の動作を説明するための説明図である。
【図５】図１に示した表示装置の動作を説明するための他の説明図である。
【図６】第１の実施の形態の変形例に係る表示装置の一構成例を表すブロック図である。
【図７】図６に示したサブ画素の一構成例を表す回路図である。
【図８】図６に示した表示装置の一動作例を表すタイミング波形図である。
【図９】第１の実施の形態の他の変形例に係る表示装置の一構成例を表すブロック図である。
【図１０】図９に示したサブ画素の一構成例を表す回路図である。
【図１１】図９に示した表示装置の一動作例を表すタイミング波形図である。
【図１２】第１の実施の形態の他の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図１３】第１の実施の形態の他の変形例に係る表示装置の一構成例を表すブロック図である。
【図１４】図１３に示したサブ画素の一構成例を表す回路図である。
【図１５】図１３に示した表示装置の一動作例を表すタイミング波形図である。
【図１６】第１の実施の形態の他の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図１７】第１の実施の形態の他の変形例に係る表示装置の一構成例を表すブロック図である。
【図１８】図１７に示したサブ画素の一構成例を表す回路図である。
【図１９】図１７に示した表示装置の一動作例を表すタイミング波形図である。
【図２０】第１の実施の形態の他の変形例に係る表示部の一構成例を表す回路図である。
【図２１】図２０に示した表示装置の一動作例を表すタイミング波形図である。
【図２２Ａ】図２０に示した表示装置の動作を説明するための説明図である。
【図２２Ｂ】図２０に示した表示装置の動作を説明するための他の説明図である。
【図２３】第１の実施の形態の他の変形例に係る表示部の一構成例を表す回路図である。
【図２４Ａ】図２３に示した表示装置の動作を説明するための説明図である。
【図２４Ｂ】図２３に示した表示装置の動作を説明するための他の説明図である。
【図２５】第１の実施の形態の他の変形例に係る表示部の一構成例を表す回路図である。
【図２６】図２５に示した表示装置の一動作例を表すタイミング波形図である。
【図２７】第２の実施の形態に係る表示装置の一動作例を表すタイミング波形図である。
【図２８】図２７に示した表示装置の動作を説明するための説明図である。
【図２９】図２７に示した表示装置の動作を説明するための他の説明図である。
【図３０】第３の実施の形態に係る表示装置の一構成例を表すブロック図である。
【図３１】図３０に示したサブ画素の一構成例を表す回路図である。
【図３２】図３０に示した表示装置の一動作例を表すタイミング波形図である。
【図３３】第４の実施の形態に係る表示装置の一動作例を表すタイミング波形図である。
【図３４】第４の実施の形態の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図３５】第４の実施の形態の他の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図３６】第４の実施の形態の他の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図３７】第４の実施の形態の他の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図３８】第５の実施の形態に係る表示装置の一動作例を表すタイミング波形図である。
【図３９】第５の実施の形態の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図４０】第５の実施の形態の他の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図４１】第５の実施の形態の他の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図４２】第６の実施の形態に係る表示装置の一動作例を表すタイミング波形図である。
【図４３】第６の実施の形態の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図４４】第６の実施の形態の他の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図４５】第６の実施の形態の他の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図４６】第６の実施の形態の他の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図４７】第７の実施の形態に係る表示装置の一動作例を表すタイミング波形図である。
【図４８】第７の実施の形態の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図４９】第７の実施の形態の他の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図５０】第７の実施の形態の他の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図５１】第７の実施の形態の他の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図５２】第８の実施の形態に係る表示装置の一構成例を表すブロック図である。
【図５３】図５２に示したサブ画素の一構成例を表す回路図である。
【図５４】図５２に示した表示装置の一動作例を表すタイミング波形図である。
【図５５】第８の実施の形態の変形例に係る表示装置の一構成例を表すブロック図である。
【図５６】図５５に示したサブ画素の一構成例を表す回路図である。
【図５７】図５５に示した表示装置の一動作例を表すタイミング波形図である。
【図５８】第８の実施の形態の他の変形例に係る表示装置の一構成例を表すブロック図である。
【図５９】図５８に示したサブ画素の一構成例を表す回路図である。
【図６０】図５８に示した表示装置の一動作例を表すタイミング波形図である。
【図６１】第８の実施の形態の他の変形例に係る表示装置の一構成例を表すブロック図である。
【図６２】図６１に示したサブ画素の一構成例を表す回路図である。
【図６３】図６１に示した表示装置の一動作例を表すタイミング波形図である。
【図６４】第８の実施の形態の他の変形例に係る表示装置の一構成例を表すブロック図である。
【図６５】図５８に示したサブ画素の一構成例を表す回路図である。
【図６６】図５８に示した表示装置の一動作例を表すタイミング波形図である。
【図６７】第９の実施の形態に係るサブ画素の一構成例を表す回路図である。
【図６８】第９の実施の形態に係る表示装置の一動作例を表すタイミング波形図である。
【図６９】第９の実施の形態の変形例に係るサブ画素の一構成例を表す回路図である。
【図７０】第９の実施の形態の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図７１】第９の実施の形態の他の変形例に係る表示装置の一構成例を表すブロック図である。
【図７２】図７１に示したサブ画素の一構成例を表す回路図である。
【図７３】図７１に示した表示装置の一動作例を表すタイミング波形図である。
【図７４】第９の実施の形態の他の変形例に係る表示装置の一構成例を表すブロック図である。
【図７５】図７４に示したサブ画素の一構成例を表す回路図である。
【図７６】図７４に示した表示装置の一動作例を表すタイミング波形図である。
【図７７】第１０の実施の形態に係る表示装置の一動作例を表すタイミング波形図である。
【図７８】第１０の実施の形態の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図７９】第１０の実施の形態の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図８０】第１０の実施の形態の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図８１】第１０の実施の形態の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図８２】第１１の実施の形態に係る表示装置の一動作例を表すタイミング波形図である。
【図８３】第１１の実施の形態の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図８４】第１１の実施の形態の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図８５】第１１の実施の形態の変形例に係るサブ画素の一構成例を表す回路図である。波形図である。
【図８６】第１１の実施の形態の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図８７】第１１の実施の形態の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図８８】第１２の実施の形態に係る表示装置の一構成例を表すブロック図である。
【図８９】図８８に示したサブ画素の一構成例を表す回路図である。
【図９０】図８８に示した表示装置の一動作例を表すタイミング波形図である。
【図９１】第１２の実施の形態の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図９２】第１３の実施の形態に係るサブ画素の一構成例を表す回路図である。
【図９３】第１３の実施の形態に係る表示装置の一動作例を表すタイミング波形図である。
【図９４】第１３の実施の形態の変形例に係る表示装置の一動作例を表すタイミング波形図である。
【図９５Ａ】第４の実施の形態に係る表示装置の一特性例を表す特性図である。
【図９５Ｂ】第４の実施の形態に係る表示装置の一特性例を表す他の特性図である。
【図９６Ａ】第２の実施の形態に係る表示装置の一特性例を表す特性図である。
【図９６Ｂ】第２の実施の形態に係る表示装置の一特性例を表す他の特性図である。
【図９７Ａ】第５の実施の形態に係る表示装置の一特性例を表す特性図である。
【図９７Ｂ】第５の実施の形態に係る表示装置の一特性例を表す他の特性図である。
【図９８】第７の実施の形態に係る表示装置の一特性例を表す特性図である。
【図９９】実施の形態に係る表示装置が適用されたテレビジョン装置の外観構成を表す斜視図である。
【発明を実施するための形態】
【００１４】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（Ｉds補正の例）
２．第２の実施の形態（Ｉds補正の例）
３．第３の実施の形態（Ｉds補正の例）
４．第４の実施の形態（Ｖth補正＋μ補正の例）
５．第５の実施の形態（Ｖth補正の例）
６．第６の実施の形態（補正をしない例）
７．第７の実施の形態（補正をしない例）
８．第８の実施の形態（Ｉds補正の例）
９．第９の実施の形態（Ｉds補正の例）
１０．第１０の実施の形態（Ｖth補正の例）
１１．第１１の実施の形態（Ｖth補正の例）
１２．第１２の実施の形態（Ｉds補正の例）
１３．第１３の実施の形態（Ｉds補正の例）
１４．各方式の比較について
１５．適用例
【００１５】
＜１．第１の実施の形態＞
［構成例］
図１は、第１の実施の形態に係る表示装置の一構成例を表すものである。表示装置１は、有機ＥＬ素子を用いた、アクティブマトリックス方式の表示装置である。なお、本開示の実施の形態に係る駆動回路、駆動方法は、本実施の形態により具現化されるので、併せて説明する。この表示装置１は、表示部１０および駆動部２０を備えている。
【００１６】
表示部１０は、複数の画素Ｐixがマトリックス状に配置されたものである。各画素Ｐixは、赤色、緑色、青色のサブ画素１１を有している。また、表示部１０は、行方向に延伸する複数の走査線ＷＳＬおよび複数の電源線ＰＬと、列方向に延伸する複数のデータ線ＤＴＬとを有している。これらの走査線ＷＳＬ、電源線ＰＬ、およびデータ線ＤＴＬの一端は、駆動部２０に接続されている。上記した各サブ画素１１は、走査線ＷＳＬとデータ線ＤＴＬとの交差部に配置されている。
【００１７】
図２は、サブ画素１１の回路構成の一例を表すものである。サブ画素１１は、書込トランジスタＷＳＴｒと、駆動トランジスタＤＲＴｒと、有機ＥＬ素子ＯＬＥＤと、容量素子Ｃｓとを備えている。すなわち、この例では、サブ画素１１は、２つのトランジスタ（書込トランジスタＷＳＴｒ、駆動トランジスタＤＲＴｒ）および１つの容量素子Ｃｓを用いて構成される、いわゆる「２Ｔｒ１Ｃ」の構成を有するものである。
【００１８】
書込トランジスタＷＳＴｒおよび駆動トランジスタＤＲＴｒは、例えば、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴ（Thin Film Transistor；薄膜トランジスタ）により構成されるものである。書込トランジスタＷＳＴｒは、ゲートが走査線ＷＳＬに接続され、ソースがデータ線ＤＴＬに接続され、ドレインが駆動トランジスタＤＲＴｒのゲートおよび容量素子Ｃｓの一端に接続されている。駆動トランジスタＤＲＴｒは、ゲートが書込トランジスタＷＳＴｒのドレインおよび容量素子Ｃｓの一端に接続され、ドレインが電源線ＰＬに接続され、ソースが容量素子Ｃｓの他端および有機ＥＬ素子ＯＬＥＤのアノードに接続されている。なお、ＴＦＴの種類は特に限定されるものではなく、例えば、逆スタガー構造（いわゆるボトムゲート型）であってもよいし、スタガー構造（いわゆるトップゲート型）であってもよい。
【００１９】
容量素子Ｃｓは、一端が駆動トランジスタＤＲＴｒのゲート等に接続され、他端は駆動トランジスタＤＲＴｒのソース等に接続されている。有機ＥＬ素子ＯＬＥＤは、各サブ画素１１に対応する色（赤色、緑色、青色）の光を射出する発光素子であり、アノードが駆動トランジスタＤＲＴｒのソースおよび容量素子Ｃｓの他端に接続され、カソードには、駆動部２０によりカソード電圧Ｖcathが供給されている。
【００２０】
駆動部２０は、外部から供給される映像信号Ｓdispおよび同期信号Ｓsyncに基づいて、表示部１０を駆動するものである。この駆動部２０は、図１に示したように、映像信号処理部２１と、タイミング生成部２２と、走査線駆動部２３と、電源線駆動部２６と、データ線駆動部２７とを備えている。
【００２１】
映像信号処理部２１は、外部から供給される映像信号Ｓdispに対して所定の信号処理を行い、映像信号Ｓdisp2を生成するものである。この所定の信号処理としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【００２２】
タイミング生成部２２は、外部から供給される同期信号Ｓsyncに基づいて、走査線駆動部２３、電源線駆動部２６およびデータ線駆動部２７に対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御する回路である。
【００２３】
走査線駆動部２３は、タイミング生成部２２から供給された制御信号に従って、複数の走査線ＷＳＬに対して走査信号ＷＳを順次印加することにより、行ごとにサブ画素１１を順次選択するものである。
【００２４】
電源線駆動部２６は、タイミング生成部２２から供給された制御信号に従って、複数の電源線ＰＬに対して電源信号ＤＳ２を順次印加することにより、行ごとにサブ画素１１の発光動作および消光動作の制御を行うものである。電源信号ＤＳ２は、電圧Ｖccpと電圧Ｖiniとの間で遷移するものである。後述するように、電圧Ｖiniは、サブ画素１１を初期化するための電圧であり、電圧Ｖccpは、駆動トランジスタＤＲＴｒに電流Ｉdsを流して有機ＥＬ素子ＯＬＥＤを発光させるための電圧である。
【００２５】
データ線駆動部２７は、映像信号処理部２１から供給された映像信号Ｓdisp2およびタイミング生成部２２から供給された制御信号に従って、各サブ画素１１の発光輝度を指示する画素電圧Ｖsigを含む信号Ｓigを生成し、各データ線ＤＴＬに印加するものである。
【００２６】
この構成により、駆動部２０は、後述するように、１水平期間内において、サブ画素１１に対して画素電圧Ｖsigの書込みを行うとともに、駆動トランジスタＤＲＴｒの素子ばらつきが画質に与える影響を抑えるための補正（Ｉds補正）を行う。そして、その後に、サブ画素１１の有機ＥＬ素子ＯＬＥＤが、書き込まれた画素電圧Ｖsigに応じた輝度で発光するようになっている。
【００２７】
ここで、サブ画素１１は、本開示における「画素回路」の一具体例に対応する。有機ＥＬ素子ＯＬＥＤは、本開示における「表示素子」の一具体例に対応する。駆動トランジスタＤＲＴｒは、本開示における「第１のトランジスタ」の一具体例に対応する。書込トランジスタＷＳＴｒは、本開示における「第２のトランジスタ」の一具体例に対応する。書込期間Ｐ１における駆動は、本開示における「第１の駆動」の一具体例に対応する。Ｉds補正期間Ｐ２における駆動は、本開示における「第２の駆動」の一具体例に対応する。電圧Ｖiniは、本開示における「第１の電圧」の一具体例に対応する。電圧Ｖccpは、本開示における「第３の電圧」の一具体例に対応する。
【００２８】
［動作および作用］
続いて、本実施の形態の表示装置１の動作および作用について説明する。
【００２９】
（全体動作概要）
まず、図１を参照して、表示装置１の全体動作概要を説明する。映像信号処理部２１は、外部から供給される映像信号Ｓdispに対して所定の信号処理を行い、映像信号Ｓdisp2を生成する。タイミング生成部２２は、外部から供給される同期信号Ｓsyncに基づいて、走査線駆動部２３、電源線駆動部２６およびデータ線駆動部２７に対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御する。走査線駆動部２３は、タイミング生成部２２から供給された制御信号に従って、複数の走査線ＷＳＬに対して走査信号ＷＳを順次印加することにより、行ごとにサブ画素１１を順次選択する。電源線駆動部２６は、タイミング生成部２２から供給された制御信号に従って、複数の電源線ＰＬに対して電源信号ＤＳ２を順次印加することにより、行ごとにサブ画素１１の発光動作および消光動作の制御を行う。データ線駆動部２７は、映像信号処理部２１から供給された映像信号Ｓdisp2およびタイミング生成部２２から供給された制御信号に従って、各サブ画素１１の輝度に対応する画素電圧Ｖsigを含む信号Ｓigを生成し、各データ線ＤＴＬに印加する。表示部１０は、駆動部２０から供給された走査信号ＷＳ、電源信号ＤＳ２、および信号Ｓigに基づいて、表示を行う。
【００３０】
（詳細動作）
次に、表示装置１の詳細動作を説明する。
【００３１】
図３は、表示装置１における表示動作のタイミング図を表すものである。この図は、着目した１つのサブ画素１１に対する表示駆動の動作例を表すものである。図３において、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は電源信号ＤＳ２の波形を示し、（Ｃ）は信号Ｓigの波形を示し、（Ｄ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｅ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。図３（Ｂ）〜（Ｅ）では、同じ電圧軸を用いて各波形を示している。
【００３２】
駆動部２０は、１水平期間（１Ｈ）内において、サブ画素１１に対して画素電圧Ｖsigの書込みを行うとともにサブ画素１１の初期化を行い（書込期間Ｐ１）、駆動トランジスタＤＲＴｒの素子ばらつきが画質に与える影響を抑えるためのＩds補正を行う（Ｉds補正期間Ｐ２）。そして、その後に、サブ画素１１の有機ＥＬ素子ＯＬＥＤが、書き込まれた画素電圧Ｖsigに応じた輝度で発光する（発光期間Ｐ３）。以下に、その詳細を説明する。
【００３３】
まず、駆動部２０は、タイミングｔ１〜ｔ２の期間（書込期間Ｐ１）において、サブ画素１１に対して画素電圧Ｖsigの書込みを行うとともに、サブ画素１１の初期化を行う。具体的には、まず、タイミングｔ１において、データ線駆動部２７が、信号Ｓigを画素電圧Ｖsigに設定し（図３（Ｃ））、走査線駆動部２３が、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図３（Ａ））。これにより、書込トランジスタＷＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが画素電圧Ｖsigに設定される（図３（Ｄ））。なお、この電圧Ｖsigは、電圧が高いほど有機ＥＬ素子ＯＬＥＤを高輝度で発光させ、低いほど低輝度で発光させるものである。また、これと同時に、電源線駆動部２６が、電源信号ＤＳ２を電圧Ｖccpから電圧Ｖiniに変化させる（図３（Ｂ））。これにより、駆動トランジスタＤＲＴｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖiniに設定される（図３（Ｅ））。これにより、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgs（＝Ｖsig−Ｖini）は、駆動トランジスタＤＲＴｒの閾値電圧Ｖthよりも大きい電圧に設定され、サブ画素１１が初期化される。
【００３４】
次に、駆動部２０は、タイミングｔ２〜ｔ３の期間（Ｉds補正期間Ｐ２）において、サブ画素１１に対してＩds補正を行う。具体的には、タイミングｔ２において、電源線駆動部２６が、電源信号ＤＳ２を電圧Ｖiniから電圧Ｖccpに変化させる（図３（Ｂ））。これにより、駆動トランジスタＤＲＴｒは飽和領域で動作するようになり、ドレインからソースに電流Ｉdsが流れ、ソース電圧Ｖｓが上昇する（図３（Ｅ））。その際、ソース電圧Ｖｓは有機ＥＬ素子ＯＬＥＤのカソードの電圧Ｖcathよりも低いため、有機ＥＬ素子ＯＬＥＤは逆バイアス状態を維持し、有機ＥＬ素子ＯＬＥＤには電流は流れない。なお、このときの有機ＥＬ素子ＯＬＥＤの状態は逆バイアス状態に限定されるものではなく、これに代えて、例えば、有機ＥＬ素子ＯＬＥＤの動作点を閾値電圧Ｖel以下に設定することにより電流が流れないようにしてもよい。このようにソース電圧Ｖｓが上昇することにより、ゲート・ソース間電圧Ｖgsが低下するため、電流Ｉdsは低下する。この負帰還動作により、ゲート電圧Ｖｓは、時間が経つにつれ、よりゆっくりと上昇するようになる。このＩds補正を行う時間の長さ（タイミングｔ２〜ｔ３）は、後述するように、タイミングｔ３における電流Ｉdsのばらつきを抑えるために定められている。
【００３５】
次に、駆動部２０は、タイミングｔ３以降の期間（発光期間Ｐ３）において、サブ画素１１を発光させる。具体的には、タイミングｔ３において、走査線駆動部２３は、走査信号ＷＳの電圧を高レベルから低レベルに変化させる（図３（Ａ））。これにより、書込トランジスタＷＳＴｒがオフ状態になり、駆動トランジスタＤＲＴｒのゲートがフローティングとなるため、これ以後、容量素子Ｃｓの端子間電圧、すなわち、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは維持される。そして、駆動トランジスタＤＲＴｒに電流Ｉdsが流れるにつれ、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが上昇し（図３（Ｅ））、これに伴って駆動トランジスタＤＲＴｒのゲート電圧Ｖｇも上昇する（図３（Ｄ））。そして、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが、有機ＥＬ素子ＯＬＥＤの閾値電圧Ｖelと電圧Ｖcathの和（Ｖel＋Ｖcath）よりも大きくなると、有機ＥＬ素子ＯＬＥＤのアノード・カソード間に電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。すなわち、有機ＥＬ素子ＯＬＥＤの素子ばらつきに応じた分だけソース電圧Ｖｓが上昇し、有機ＥＬ素子ＯＬＥＤが発光する。
【００３６】
その後、表示装置１では、所定の期間（１フレーム期間）が経過したのち、発光期間Ｐ３から書込期間Ｐ１に移行する。駆動部２０は、この一連の動作を繰り返すように駆動する。
【００３７】
（Ｉds補正について）
上述したように、Ｉds補正期間Ｐ２では、駆動トランジスタＤＲＴｒのドレインからソースに電流Ｉdsが流れ、ソース電圧Ｖｓが上昇し、ゲート・ソース間電圧Ｖgsが徐々に低下する。以下に、この動作について詳細に説明する。
【００３８】
駆動トランジスタＤＲＴｒのドレインからソースに流れる電流Ｉdsは、次式で表すことができる。
【数１】
2014074873.tif 000003
ここで、ｔは、Ｉds補正が開始したタイミングｔ２（図３）を基準とした時間を示し、Ｖthは駆動トランジスタＤＲＴｒの閾値電圧を示す。また、Ｗは駆動トランジスタＤＲＴｒのゲート幅を示し、Ｌはゲート長を示し、Ｃoxは酸化膜容量を示し、μは移動度を示す。
【００３９】
また、この電流Ｉdsは、容量素子Ｃｓの他端に供給され、容量素子Ｃｓの両端間の電圧（＝Ｖgs）が変化する。この振る舞いは、次式で表すことができる。
【数２】
2014074873.tif 000004
【００４０】
式（１），（２）を用いて、ゲート・ソース間電圧Ｖgsの時間変化についての次式を得る。
【数３】
2014074873.tif 000005
ここで、Ｖgs(0)は、タイミングｔ２におけるゲート・ソース間電圧Ｖgs（＝Ｖsig−Ｖini）である。
【００４１】
このようにして、Ｉds補正期間Ｐ２では、ゲート・ソース間電圧Ｖgsは、式（３）に示したように、時間が経つとともに徐々に低下する。これにより、駆動トランジスタＤＲＴｒのドレインからソースに流れる電流Ｉdsも徐々に低下する。
【００４２】
図４は、ある画素電圧Ｖsigを与えたときの電流Ｉdsの時間変化を表すものである。この図４は、互いに異なる複数のプロセス条件でトランジスタを製造した場合を想定したシミュレーション結果を示している。図４に示したように、電流Ｉdsは、時間が経過するとともに徐々に低下する。その際、電流Ｉdsの時間変化は、プロセス条件に依存して互いに異なったものとなる。具体的には、例えば、電流値Ｉdsが大きい場合（移動度μが高く閾値Ｖthが低い場合）にはより早く低下し、電流値Ｉdsが小さい場合（移動度μが低く閾値Ｖthが高い場合）にはより遅く低下する。
【００４３】
図５は、図４に示した電流Ｉdsのばらつきの時間依存性を表すものである。特性Ｗ１は、標準偏差を平均値で割ったもの（σ／ave.）を示し、特性Ｗ２は、ばらつき幅を平均値で割ったもの（Range／ave.）を示す。このように、電流Ｉdsのばらつきは、ある時間ｔ（例えば特性Ｗ２では時間ｔｗ）において極小値をとる。つまり、Ｉds補正を時間ｔｗの長さで行うと、電流Ｉdsのばらつき幅を最も小さくすることができる。
【００４４】
表示装置１では、このように、Ｉds補正期間Ｐ２の長さ（図３において、タイミングｔ２〜ｔ３）を、電流Ｉdsのばらつきが小さくなる長さ（例えば時間ｔｗ）に設定している。これにより、タイミングｔ３における電流Ｉdsのばらつきを抑えることができるため、画質の低下を抑えることができる。
【００４５】
また、表示装置１では、Ｉds補正において、電流Ｉdsが“０”（ゼロ）に収束する前に補正を終えるため、後述する補正方法（例えば第４の実施の形態に示したＶth補正）に比べて、補正動作の為の期間（Ｉds補正期間Ｐ２）の長さを短くすることができる。これにより、表示装置１の設計自由度を高めることができる。具体的には、例えば、表示装置１を用いて、高精細な表示装置を実現することができる。すなわち、高精細な表示装置では、ライン数の増加に伴い、１水平期間（１Ｈ）の時間の長さが短くなるため、より短い時間で補正動作を行う必要がある。表示装置１では、短い時間で補正動作を行うことができるので、高精細な表示装置を実現することができる。
【００４６】
［効果］
以上のように本実施の形態では、Ｉds補正を行うようにしたので、駆動トランジスタの素子ばらつきに起因する画質の低下を抑えることができる。
【００４７】
また、本実施の形態では、Ｉds補正期間において、電流Ｉdsが“０”（ゼロ）に収束する前に補正が終了するようにしたので、補正動作の為の期間を短くすることができ、高精細な表示装置を実現することができるなど、設計自由度を高めることができる。
【００４８】
また、本実施の形態では、発光期間において、有機ＥＬ素子の素子ばらつきに応じた分だけソース電圧が上昇するようにしたので、有機ＥＬ素子の素子ばらつきに起因する画質の低下を抑えることができる。
【００４９】
［変形例１−１］
上記実施の形態では、サブ画素１１を、２つのトランジスタおよび１つの容量素子Ｃｓを用いて構成したが、これに限定されるものではなく、これに代えて、例えば、３つのトランジスタおよび１つの容量素子Ｃｓを用いて構成してもよい。以下に、本変形例について詳細に説明する。
【００５０】
図６は、本変形例に係る表示装置１Ａの一構成例を表すものである。表示装置１Ａは、表示部１０Ａおよび駆動部２０Ａを備えている。表示部１０Ａは、複数のサブ画素１１Ａ、および行方向に延伸する複数の電源制御線ＤＳＬを有している。電源制御線ＤＳＬの一端は、駆動部２０Ａに接続されている。
【００５１】
図７は、サブ画素１１Ａの回路構成の一例を表すものである。サブ画素１１Ａは、電源トランジスタＤＳＴｒを備えている。すなわち、この例では、サブ画素１１Ａは、３つのトランジスタ（書込トランジスタＷＳＴｒ、駆動トランジスタＤＲＴｒ、電源トランジスタＤＳＴｒ）および１つの容量素子Ｃｓを用いて構成される、いわゆる「３Ｔｒ１Ｃ」の構成を有するものである。電源トランジスタＤＳＴｒは、ＰチャネルＭＯＳ型のＴＦＴにより構成されるものである。この電源トランジスタＤＳＴｒは、ゲートが電源制御線ＤＳＬに接続され、ソースが電源線ＰＬに接続され、ドレインが駆動トランジスタＤＲＴｒのドレインに接続されている。
【００５２】
ここで、電源トランジスタＤＳＴｒは、本開示における「第３のトランジスタ」の一具体例に対応する。
【００５３】
駆動部２０Ａは、タイミング生成部２２Ａと、走査線駆動部２３Ａと、電源制御線駆動部２５Ａと、電源線駆動部２６Ａと、データ線駆動部２７Ａとを備えている。タイミング生成部２２Ａは、外部から供給される同期信号Ｓsyncに基づいて、走査線駆動部２３Ａ、電源制御線駆動部２５Ａ、電源線駆動部２６Ａ、およびデータ線駆動部２７Ａに対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御する回路である。電源制御線駆動部２５Ａは、タイミング生成部２２Ａから供給された制御信号に従って、複数の電源制御線ＤＳＬに対して電源制御信号ＤＳを順次印加することにより、行ごとにサブ画素１１の発光動作および消光動作の制御を行うものである。走査線駆動部２３Ａ、電源線駆動部２６Ａ、およびデータ線駆動部２７Ａは、それぞれ、上記実施の形態に係る走査線駆動部２３、電源線駆動部２６、およびデータ線駆動部２７と同様の機能を有するものである。
【００５４】
図８は、表示装置１Ａにおける表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は電源制御信号ＤＳの波形を示し、（Ｃ）は電源信号ＤＳ２の波形を示し、（Ｄ）は信号Ｓigの波形を示し、（Ｅ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｆ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【００５５】
まず、駆動部２０Ａは、タイミングｔ１〜ｔ６の期間（書込期間Ｐ１）において、上記実施の形態の場合と同様に、サブ画素１１Ａに対して画素電圧Ｖsigの書込みを行うとともに、サブ画素１１Ａを初期化する。
【００５６】
次に、電源制御線駆動部２５Ａは、タイミングｔ６において、電源制御信号ＤＳを低レベルから高レベルにする（図８（Ｂ））。これにより、電源トランジスタＤＳＴｒがオフ状態になり、駆動トランジスタＤＲＴｒのソースに対する電圧Ｖiniの供給が終了する。そして、電源線駆動部２６Ａは、タイミングｔ２において、上記実施の形態の場合と同様に、電源信号ＤＳ２を電圧Ｖiniから電圧Ｖccpに変化させる（図８（Ｃ））。その後、電源制御線駆動部２５Ａは、タイミングｔ７において、電源制御信号ＤＳを高レベルから低レベルにする（図８（Ｂ））。これにより、電源トランジスタＤＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのドレインに電圧Ｖccpが供給される。
【００５７】
次に、駆動部２０Ａは、タイミングｔ７〜ｔ３の期間（Ｉds補正期間Ｐ２）において、サブ画素１１Ａに対して、上記第１の実施の形態の場合と同様にＩds補正を行う。
【００５８】
このような構成でも、上記実施の形態と同様の効果を得ることができる。
【００５９】
［変形例１−２］
上記実施の形態では、電源線駆動部２６が電圧Ｖiniを供給することによりサブ画素１１を初期化したが、これに限定されるものではなく、これに代えて、例えば、電圧Ｖiniを供給するための専用のトランジスタを設けてもよい。以下に、本変形例について詳細に説明する。
【００６０】
図９は、本変形例に係る表示装置１Ｂの一構成例を表すものである。表示装置１Ｂは、表示部１０Ｂおよび駆動部２０Ｂを備えている。表示部１０Ｂは、複数のサブ画素１１Ｂ、および行方向に延伸する複数の制御線ＡＺ１Ｌを有している。制御線ＡＺ１Ｌの一端は、駆動部２０Ｂに接続されている。
【００６１】
図１０は、サブ画素１１Ｂの回路構成の一例を表すものである。サブ画素１１Ｂは、制御トランジスタＡＺ１Ｔｒを備えている。すなわち、この例では、サブ画素１１Ｂは、４つのトランジスタ（書込トランジスタＷＳＴｒ、駆動トランジスタＤＲＴｒ、電源トランジスタＤＳＴｒ、および制御トランジスタＡＺ１Ｔｒ）および１つの容量素子Ｃｓを用いて構成される、いわゆる「４Ｔｒ１Ｃ」の構成を有するものである。制御トランジスタＡＺ１Ｔｒは、ＮチャネルＭＯＳ型のＴＦＴにより構成されるものである。この制御トランジスタＡＺ１Ｔｒは、ゲートが制御線ＡＺ１Ｌに接続され、ドレインが駆動トランジスタＤＲＴｒのソースおよび容量素子Ｃｓの他端に接続され、ソースには、駆動部２０Ｂにより電圧Ｖiniが供給されている。また、電源トランジスタＤＳＴｒのソースには、駆動部２０Ｂにより電圧Ｖccpが供給されている。
【００６２】
ここで、制御トランジスタＡＺ１Ｔｒは、本開示における「第４のトランジスタ」の一具体例に対応する。
【００６３】
駆動部２０Ｂは、タイミング生成部２２Ｂと、走査線駆動部２３Ｂと、制御線駆動部２４Ｂと、電源制御線駆動部２５Ｂと、データ線駆動部２７Ｂとを備えている。タイミング生成部２２Ｂは、外部から供給される同期信号Ｓsyncに基づいて、走査線駆動部２３Ｂ、制御線駆動部２４Ｂ、電源制御線駆動部２５Ｂ、およびデータ線駆動部２７Ｂに対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御する回路である。制御線駆動部２４Ｂは、タイミング生成部２２Ｂから供給された制御信号に従って、複数の制御線ＡＺ１Ｌに対して制御信号ＡＺ１を順次印加することにより、行ごとにサブ画素１１Ｂの初期化動作を制御するものである。走査線駆動部２３Ｂ、電源制御線駆動部２５Ｂ、およびデータ線駆動部２７Ｂは、それぞれ、走査線駆動部２３、電源制御線駆動部２５Ａ、データ線駆動部２７と同様の機能を有するものである。
【００６４】
図１１は、表示装置１Ｂにおける表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は制御信号ＡＺ１の波形を示し、（Ｃ）は電源制御信号ＤＳの波形を示し、（Ｄ）は信号Ｓigの波形を示し、（Ｅ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｆ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【００６５】
まず、電源制御線駆動部２５Ｂは、書込期間Ｐ１に先立つタイミングｔ１１において、電源制御信号ＤＳの電圧を低レベルから高レベルに変化させる（図１１（Ｃ））。これにより、電源トランジスタＤＳＴｒはオフ状態になる。
【００６６】
次に、駆動部２０Ｂは、タイミングｔ１２〜ｔ１３の期間（書込期間Ｐ１）において、上記第１の実施の形態の場合と同様に、サブ画素１１Ｂに対して画素電圧Ｖsigの書込みを行う。また、タイミングｔ１２において、制御線駆動部２４Ｂは、制御信号ＡＺ１の電圧を低レベルから高レベルに変化させる（図１１（Ｂ））。これにより、制御トランジスタＡＺ１Ｔｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖiniに設定される（図１１（Ｆ））。このようにして、サブ画素１１Ｂが初期化される。
【００６７】
次に、制御線駆動部２４Ｂは、タイミングｔ１３において、制御信号ＡＺ１の電圧を高レベルから低レベルに変化させる（図１１（Ｂ））。これにより、制御トランジスタＡＺ１Ｔｒがオフ状態になり、駆動トランジスタＤＲＴｒのソースに対する電圧Ｖiniの供給が終了する。
【００６８】
次に、駆動部２０Ｂは、タイミングｔ１４〜ｔ１５の期間（Ｉds補正期間Ｐ２）において、サブ画素１１Ｂに対してＩds補正を行う。具体的には、タイミングｔ１４において、電源制御線駆動部２５Ｂは、電源制御信号ＤＳの電圧を高レベルから低レベルに変化させる（図１１（Ｃ））。これにより、電源トランジスタＤＳＴｒがオン状態になり、上記第１の実施の形態の場合と同様にＩds補正が行われる。
【００６９】
このような構成でも、上記実施の形態と同様の効果を得ることができる。
【００７０】
［変形例１−３］
上記実施の形態では、２つのトランジスタを用いてサブ画素１１を構成したが、これに限定されるものではなく、これに代えて、例えば、他のトランジスタをさらに含んで構成してもよい。
【００７１】
例えば、「２Ｔｒ１Ｃ」構成のサブ画素１１を有する表示部１０（図１，２）に対する駆動方法（図３）を、そのまま「３Ｔｒ１Ｃ」構成のサブ画素１１Ａを有する表示部１０Ａ（図６，７）に適用することができる。この場合、図１２に示したように、電源制御信号ＤＳを常に低レベル（Ｌ）にし（図１２（Ｂ））、電源トランジスタＤＳＴｒを常にオン状態することにより、図３に示した駆動方法と同じ方法を実現することができる。
【００７２】
また、例えば「２Ｔｒ１Ｃ」構成のサブ画素１１を有する表示部１０（図１，２）に対する駆動方法（図３）を、そのまま「４Ｔｒ１Ｃ」構成のサブ画素を有する表示部に適用することもできる。以下にその詳細を説明する。
【００７３】
図１３は、本変形例に係る表示装置１Ｃの一構成例を表すものである。表示装置１Ｃは、表示部１０Ｃおよび駆動部２０Ｃを備えている。表示部１０Ｃは、複数のサブ画素１１Ｃ、および行方向に延伸する複数の制御線ＡＺ２Ｌを有している。制御線ＡＺ２Ｌの一端は、駆動部２０Ｃに接続されている。
【００７４】
図１４は、サブ画素１１Ｃの回路構成の一例を表すものである。サブ画素１１Ｃは、制御トランジスタＡＺ２Ｔｒを備えている。すなわち、この例では、サブ画素１１Ｃは、４つのトランジスタ（書込トランジスタＷＳＴｒ、駆動トランジスタＤＲＴｒ、電源トランジスタＤＳＴｒ、および制御トランジスタＡＺ２Ｔｒ）および１つの容量素子Ｃｓを用いて構成される、いわゆる「４Ｔｒ１Ｃ」の構成を有するものである。制御トランジスタＡＺ２Ｔｒは、ＮチャネルＭＯＳ型のＴＦＴにより構成されるものである。この制御トランジスタＡＺ２Ｔｒは、ゲートが制御線ＡＺ２Ｌに接続され、ドレインが駆動トランジスタＤＲＴｒのゲートおよび容量素子Ｃｓの一端に接続され、ソースには、駆動部２０Ｃにより電圧Ｖofsが供給されている。また、電源トランジスタＤＳＴｒのソースは、電源線ＰＬに接続されている。
【００７５】
駆動部２０Ｃは、タイミング生成部２２Ｃと、走査線駆動部２３Ｃと、制御線駆動部２４Ｃと、電源制御線駆動部２５Ｃと、電源線駆動部２６Ｃと、データ線駆動部２７Ｃとを備えている。タイミング生成部２２Ｃは、外部から供給される同期信号Ｓsyncに基づいて、走査線駆動部２３Ｃ、制御線駆動部２４Ｃ、電源制御線駆動部２５Ｃ、電源線駆動部２６Ｃ、およびデータ線駆動部２７Ｃに対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御する回路である。制御線駆動部２４Ｃは、タイミング生成部２２Ｃから供給された制御信号に従って、複数の制御線ＡＺ２Ｌに対して制御信号ＡＺ２を順次印加するものである。走査線駆動部２３Ｃ、電源制御線駆動部２５Ｃ、電源線駆動部２６Ｃ、およびデータ線駆動部２７Ｃは、それぞれ、走査線駆動部２３、電源制御線駆動部２５Ａ、電源線駆動部２６、およびデータ線駆動部２７と同様の機能を有するものである。
【００７６】
このような構成でも、図１５に示したように、制御信号ＡＺ２を常に低レベル（Ｌ）にし（図１５（Ｂ））、制御トランジスタＡＺ２Ｔｒを常にオフ状態にするとともに、電源制御信号ＤＳを常に低レベル（Ｌ）にし（図１５（Ｃ））、電源トランジスタＤＳＴｒを常にオン状態することにより、図３に示した駆動方法と同じ方法を実現することができる。
【００７７】
また、例えば、「３Ｔｒ１Ｃ」構成のサブ画素１１Ａを有する表示部１０Ａ（図６，７）に対する駆動方法（図８）を、そのまま「４Ｔｒ１Ｃ」構成のサブ画素１１Ｃを有する表示部１０Ｃ（図１３，１４）に適用することもできる。この場合、図１６に示したように、制御信号ＡＺ２を常に低レベル（Ｌ）にし（図１６（Ｂ））、制御トランジスタＡＺ２Ｔｒを常にオフ状態することにより、図８に示した駆動方法と同じ方法を実現することができる。
【００７８】
また、例えば「４Ｔｒ１Ｃ」構成のサブ画素１１Ｂを有する表示部１０Ｂ（図９，１０）に対する駆動方法（図１１）を、そのまま「５Ｔｒ１Ｃ」構成のサブ画素を有する表示部に適用することもできる。以下にその詳細を説明する。
【００７９】
図１７は、本変形例に係る表示装置１Ｄの一構成例を表すものである。表示装置１Ｄは、表示部１０Ｄおよび駆動部２０Ｄを備えている。表示部１０Ｄは、複数のサブ画素１１Ｄ、および行方向に延伸する複数の制御線ＡＺ１Ｌ，ＡＺ２Ｌを有している。制御線ＡＺ１Ｌ，ＡＺ２Ｌの一端は、駆動部２０Ｄに接続されている。
【００８０】
図１８は、サブ画素１１Ｄの回路構成の一例を表すものである。サブ画素１１Ｄは、制御トランジスタＡＺ１Ｔｒ，ＡＺ２Ｔｒを備えている。すなわち、この例では、サブ画素１１Ｄは、５つのトランジスタ（書込トランジスタＷＳＴｒ、駆動トランジスタＤＲＴｒ、電源トランジスタＤＳＴｒ、および制御トランジスタＡＺ１Ｔｒ，ＡＺ２Ｔｒ）および１つの容量素子Ｃｓを用いて構成される、いわゆる「５Ｔｒ１Ｃ」の構成を有するものである。
【００８１】
駆動部２０Ｄは、タイミング生成部２２Ｄと、走査線駆動部２３Ｄと、走査線駆動部制御線駆動部２４Ｄと、電源制御線駆動部２５Ｄと、データン線駆動部２７Ｄとを備えている。タイミング生成部２２Ｄは、外部から供給される同期信号Ｓsyncに基づいて、走査線駆動部２３Ｄ、制御線駆動部２４Ｄ、電源制御線駆動部２５Ｄ、およびデータ線駆動部２７Ｄに対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御する回路である。制御線駆動部２４Ｄは、タイミング生成部２２Ｄから供給された制御信号に従って、複数の制御線ＡＺ１Ｌに対して制御信号ＡＺ１を順次印加するとともに、複数の制御線ＡＺ２Ｌに対して制御信号ＡＺ２を順次印加するものである。走査線駆動部２３Ｄ、電源制御線駆動部２５Ｄ、およびデータ線駆動部２７Ｄは、それぞれ、走査線駆動部２３、電源制御線駆動部２５Ａ、およびデータ線駆動部２７と同様の機能を有するものである。
【００８２】
このような構成でも、図１９に示したように、制御信号ＡＺ２を常に低レベル（Ｌ）にし（図１９（Ｃ））、制御トランジスタＡＺ２Ｔｒを常にオフ状態にすることにより、図１１に示した駆動方法と同じ方法を実現することができる。
【００８３】
［変形例１−４］
上記実施の形態では、行方向に隣り合うサブ画素１１が、互いに異なるデータ線ＤＴＬに接続されるようにしたが、これに限定されるものではなく、これに代えて、例えば、隣り合うサブ画素１１が、１本のデータ線ＤＴＬを共用するように構成してもよい。以下に、本変形例に係る表示装置１Ｅおよび表示装置１Ｆについて詳細に説明する。
【００８４】
図２０は、表示装置１Ｅの表示部１０Ｅの一構成例を表すものである。表示部１０Ｅでは、行方向に隣り合うサブ画素１１が、１本のデータ線ＤＴＬに接続されている。また、表示部１０Ｅは、行ごとに、２本の走査線ＷＳＬおよび２本の電源線ＰＬを有している。
【００８５】
図２１は、表示装置１Ｅにおける表示動作のタイミング図を表すものである。この図は、行方向に隣り合う２つのサブ画素１１に対する表示駆動の動作例を表すものである。図２１において、（Ａ）〜（Ｅ）はその２つのサブ画素１１のうちの一方における動作例を示し、（Ｆ）〜（Ｊ）は他方における動作例を示している。（Ａ），（Ｆ）は走査信号ＷＳの波形を示し、（Ｂ），（Ｇ）は電源信号ＤＳ２の波形を示し、（Ｃ），（Ｈ）は信号Ｓigの波形を示し、（Ｄ），（Ｉ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｅ），（Ｊ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【００８６】
表示装置１Ｅでは、１水平期間（１Ｈ）において、行方向に隣り合う２つのサブ画素１１に対して、画素電圧Ｖsigの書込みを行うとともに、Ｉds補正を行う。具体的には、１水平期間（１Ｈ）の前半において、２つのサブ画素１１のうちの一方に対して、書込動作（書込期間Ｐ１）およびＩds補正動作（Ｉds補正期間Ｐ２）を行い、後半において、２つのサブ画素１１のうちの他方に対して、書込動作（書込期間Ｐ１）およびＩds補正動作（Ｉds補正期間Ｐ２）を行う。
【００８７】
図２２Ａは、１水平期間（１Ｈ）の前半における各サブ画素１１の動作を表すものであり、図２２Ｂは、１水平期間（１Ｈ）の後半における各サブ画素１１の動作を表すものである。図２２Ａ，２２Ｂにおいて、網掛けで表されたサブ画素１１は、書込動作およびＩds補正が行われるサブ画素１１を示している。この例では、１水平期間（１Ｈ）の前半および後半のそれぞれにおいて、１列おきにサブ画素１１が駆動される。
【００８８】
このように、表示装置１Ｅでは、上述したようにＩds補正期間が短いため、１水平期間（１Ｈ）において、時分割的に複数のサブ画素１１に対して書込動作およびＩds補正動作を行うことができる。
【００８９】
以上の例では、走査線ＷＳＬおよび電源線ＰＬとサブ画素１１とを、各行において同じように接続したが、これに限定されるものではなく、これに代えて、例えば図２３に示したように、行ごとに異なるように接続してもよい。この場合には、図２４Ａ，図２４Ｂに示したように、１水平期間（１Ｈ）の前半および後半のそれぞれにおいて、市松模様状にサブ画素１１が駆動される。
【００９０】
また、以上の例では、行ごとに２本の電源線ＰＬを有するようにしたが、これに限定されるものではなく、例えば図２５に示したように、行ごとに１本の電源線ＰＬを有するようにしてもよい。この場合には、行方向に隣り合う２つのサブ画素１１は、図２６に示したように、共通の電源信号ＤＳ２（図２６（Ｂ），（Ｇ））に基づいて動作する。この電源信号ＤＳ２は、１水平期間（１Ｈ）のうちの、これら２つのサブ画素１１における書込期間Ｐ１のそれぞれにおいて、電圧が電圧Ｖiniになる信号である。
【００９１】
＜２．第２の実施の形態＞
次に、第２の実施の形態に係る表示装置２について説明する。本実施の形態は、走査信号ＷＳの波形の立ち下がり部分の電圧が徐々に下がるようにしたものである。なお、上記第１の実施の形態に係る表示装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【００９２】
図１に示したように、表示装置２は、駆動部３０を備えている。駆動部３０は、走査線駆動部３３を有している。走査線駆動部３３は、上記第１の実施の形態に係る走査線駆動部２３と同様に、タイミング生成部２２から供給された制御信号に従って、複数の走査線ＷＳＬに対して走査信号ＷＳを順次印加することにより、行ごとにサブ画素１１を順次選択するものである。その際、走査線駆動部３３は、走査線ＷＳＬに対して、波形の立ち下がり部分の電圧が徐々に下がる走査信号ＷＳを印加するようになっている。
【００９３】
図２７は、表示装置２における表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は電源信号ＤＳ２の波形を示し、（Ｃ）は信号Ｓigの波形を示し、（Ｄ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｅ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【００９４】
まず、駆動部３０は、タイミングｔ１〜ｔ２の期間（書込期間Ｐ１）において、上記第１の実施の形態の場合と同様に、サブ画素１１に対して画素電圧Ｖsigの書込みを行うとともに、サブ画素１１を初期化する。
【００９５】
次に、駆動部３０は、タイミングｔ２〜ｔ９の期間（Ｉds補正期間Ｐ２）において、上記第１の実施の形態に係る表示部２０と同様に、サブ画素１１に対してＩds補正を行う。その際、走査駆動部３３は、波形の立ち下がり部分の電圧が徐々に下がる走査信号ＷＳを生成する（図２７（Ａ））。これにより、画素電圧Ｖsigのレベルにより、Ｉds補正期間Ｐ２の時間の長さ（タイミングｔ２〜ｔ９）が異なるように動作する。
【００９６】
図２８は、Ｉds補正動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は電源信号ＤＳ２の波形を示す。書込トランジスタＷＳＴｒは、走査信号ＷＳの電圧が、（画素電圧Ｖsig＋閾値電圧Ｖth）よりも高い場合にはオン状態になり、（画素電圧Ｖsig＋閾値電圧Ｖth）よりも低い場合にはオフ状態になる。走査信号ＷＳは、立ち下がりの際、図２８（Ａ）に示したように、電圧が徐々に低下する。よって、この書込トランジスタＷＳＴｒがオン状態からオフ状態に変化するタイミングｔ９は、画素電圧Ｖsigのレベルに依存する。言い換えれば、Ｉds補正期間Ｐ２の時間の長さは、画素電圧Ｖsigのレベルに依存する。具体的には、Ｉds補正期間Ｐ２の時間は、画素電圧Ｖsigのレベルが高いほど短く、画素電圧Ｖsigのレベルが低いほど長くなる。
【００９７】
そして、Ｉds補正が終了した後、駆動部３０は、タイミングｔ９以降の期間（発光期間Ｐ３）において、上記第１の実施の形態の場合と同様に、サブ画素１１を発光させる。
【００９８】
このように、表示装置２では、走査信号ＷＳの波形の立ち下がり部分の電圧が徐々に下がるようにしている。これにより、以下に示すように、画質を高めることができる。
【００９９】
図４，５に示したように、電流Ｉdsのばらつきは、ある時間ｔ（例えば特性Ｗ２では時間ｔｗ）において極小値をとる。この、電流Ｉdsのばらつきが極小値になる時間は、画素電圧Ｖsigに応じて変化する。
【０１００】
図２９は、電流Ｉdsのばらつきが極小値になる時間と、画素電圧Ｖsigとの関係を表すものである。このように、電流Ｉdsのばらつきが極小値になる時間は、画素電圧Ｖsigの電圧が高いほど短くなり、画素電圧Ｖsigの電圧が低いほど長くなる。すなわち、Ｉds補正期間Ｐ２の時間を、画素電圧Ｖsigの電圧が高いほど短くし、画素電圧Ｖsigの電圧が低いほど長くすれば、画素電圧Ｖsigによらず、タイミングｔ９における電流Ｉdsのばらつきを抑えることができる。
【０１０１】
表示装置２では、このように画素電圧ＶsigによってＩds補正期間Ｐ２の時間の長さを変化させるために、走査信号ＷＳの立ち下がり部分の電圧を徐々に下げるようにしている。具体的には、図２９に示した特性を実現できるように、走査信号ＷＳの立ち下がり部分の波形を生成している。これにより、画素電圧Ｖsigの電圧によらず、電流Ｉdsのばらつきを抑えることができ、画質の低下を抑えることができる。
【０１０２】
なお、このような走査信号ＷＳの波形を生成する方法については、例えば、特開２００８−９１９８に記載がある。
【０１０３】
以上のように本実施の形態では、走査信号の立ち下がり部分の電圧を徐々に下げるようにしたので、画質の低下を抑えることができる。その他の効果は、上記第１の実施の形態の場合と同様である。
【０１０４】
［変形例２−１］
上記実施の形態では、第１の実施の形態に係る表示装置１に、走査信号ＷＳの立ち下がり部分の電圧を徐々に下げる走査線駆動部３３を適用したが、これに限定されるものではなく、これに代えて、例えば、第１の実施の形態の変形例１−１〜１−４に係る各表示装置に、この走査線駆動部３３を適用してもよい。
【０１０５】
＜３．第３の実施の形態＞
次に、第３の実施の形態に係る表示装置３について説明する。本実施の形態は、上記第１の実施の形態に係る表示装置１等とＩds補正の具体的方法が異なるものである。すなわち、表示装置１では、駆動トランジスタＤＲＴｒのゲートに画素電圧Ｖsigを印加し、Ｉds補正によりソース電圧を変化させるようにしたが、本実施の形態に係る表示装置３では、駆動トランジスタのソースに画素電圧Ｖsigを印加し、Ｉds補正によりゲート電圧を変化させるようにしたものである。なお、上記第１の実施の形態に係る表示装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【０１０６】
図３０は、本実施の形態に係る表示装置３の一構成例を表すものである。表示装置３は、表示部４０および駆動部５０を備えている。
【０１０７】
表示部４０は、複数のサブ画素４１と、行方向に延伸する走査線ＷＳＬ、電源制御線ＤＳＬ、制御線ＩＮＩＳＬ，ＡＺＬと、列方向に延伸するデータ線ＤＴＬとを有している。これらの走査線ＷＳＬ、電源制御線ＤＳＬ、制御線ＩＮＩＳＬ，ＡＺＬ、およびデータ線ＤＴＬの一端は、駆動部５０に接続されている。
【０１０８】
図３１は、サブ画素４１の回路構成の一例を表すものである。サブ画素４１は、書込トランジスタＴｒ１と、駆動トランジスタＴｒ２と、制御トランジスタＴｒ３，Ｔｒ４と、電源トランジスタＴｒ５，Ｔｒ６と、有機ＥＬ素子ＯＬＥＤと、容量素子Ｃｓとを備えている。すなわち、この例では、サブ画素４１は、６つのトランジスタ（書込トランジスタＴｒ１、駆動トランジスタＴｒ２、制御トランジスタＴｒ３，Ｔｒ４、電源トランジスタＴｒ５，Ｔｒ６）および１つの容量素子Ｃｓを用いて構成される、いわゆる「６Ｔｒ１Ｃ」の構成を有するものである。
【０１０９】
書込トランジスタＴｒ１、駆動トランジスタＴｒ２、制御トランジスタＴｒ３，Ｔｒ４、および電源トランジスタＴｒ５，Ｔｒ６は、例えば、ＰチャネルＭＯＳ型のＴＦＴにより構成されるものである。書込トランジスタＴｒ１は、ゲートが走査線ＷＳＬに接続され、ソースがデータ線ＤＴＬに接続され、ドレインが駆動トランジスタＴｒ２のソースおよび容量素子Ｃｓの一端等に接続されている。駆動トランジスタＴｒ２は、ゲートが容量素子Ｃｓの他端等に接続され、ソースが書込トランジスタＴｒ１のドレインおよび容量素子Ｃｓの一端等に接続され、ドレインが制御トランジスタＴｒ３のドレインおよび電源トランジスタＴｒ５のソースに接続されている。制御トランジスタＴｒ３は、ゲートが制御線ＡＺＬに接続され、ソースが容量素子Ｃｓの他端および駆動トランジスタＴｒ２のゲート等に接続され、ドレインが駆動トランジスタＴｒ２のドレインおよび電源トランジスタＴｒ５のソースに接続されている。制御トランジスタＴｒ４は、ゲートが制御線ＩＮＩＳＬに接続され、ソースが容量素子Ｃｓの他端および駆動トランジスタＴｒ２のゲート等に接続され、ドレインには駆動部５０により電圧Ｖiniが供給されている。電源トランジスタＴｒ５は、ゲートが電源制御線ＤＳＬに接続され、ソースが駆動トランジスタＴｒ２のドレインおよび制御トランジスタＴｒ３のドレインに接続され、ドレインが有機ＥＬ素子ＯＬＥＤのアノードに接続されている。電源トランジスタＴｒ６は、ゲートが電源制御線ＤＳＬに接続され、ソースには駆動部５０により電圧Ｖccpが供給され、ドレインは容量素子Ｃｓの一端および駆動トランジスタＴｒ２のソース等に接続されている。
【０１１０】
容量素子Ｃｓは、一端が駆動トランジスタＴｒ２のソース等に接続され、他端は駆動トランジスタＴｒ２のゲート等に接続されている。有機ＥＬ素子ＯＬＥＤは、アノードが電源トランジスタＴｒ５のドレインに接続され、カソードには駆動部５０によりカソード電圧Ｖcathが供給されている。
【０１１１】
ここで、駆動トランジスタＴｒ２は、本開示における「第１のトランジスタ」の一具体例に対応する。書込トランジスタＴｒ１は、本開示における「第６のトランジスタ」の一具体例に対応する。制御トランジスタＴｒ３は、本開示における「第７のトランジスタ」の一具体例に対応する。制御トランジスタＴｒ４は、本開示における「第８のトランジスタ」の一具体例に対応する。電源トランジスタＴｒ５は、本開示における「第９のトランジスタ」の一具体例に対応する。電源トランジスタＴｒ６は、本開示における「第１０のトランジスタ」の一具体例に対応する。
【０１１２】
駆動部５０は、上記第１の実施の形態に係る駆動部２０と同様に、外部から供給される映像信号Ｓdispおよび同期信号Ｓsyncに基づいて、表示部４０を駆動するものである。この駆動部５０は、映像信号処理部５１と、タイミング生成部５２と、走査線駆動部５３と、制御線駆動部５４と、電源制御線駆動部５５と、データ線駆動部５７とを備えている。制御線駆動部５４は、タイミング生成部５２から供給された制御信号に従って、複数の制御線ＩＮＩＳＬに対して制御信号ＩＮＩＳを順次印加することにより、行ごとにサブ画素４１の初期化動作を制御するとともに、複数の制御線ＡＺＬに対して制御信号ＡＺを順次印加することにより、行ごとにサブ画素４１のＩds補正動作を制御するものである。
【０１１３】
図３２は、表示装置３における表示動作のタイミング図を表すものであり、（Ａ）は制御信号ＩＮＩＳの波形を示し、（Ｂ）は走査信号ＷＳの波形を示し、（Ｃ）は電源制御信号ＤＳの波形を示し、（Ｄ）は制御信号ＡＺの波形を示し、（Ｅ）は信号Ｓigの波形を示し、（Ｆ）は駆動トランジスタＴｒ２のゲート電圧Ｖｇの波形を示し、（Ｇ）は駆動トランジスタＴｒ２のソース電圧Ｖｓの波形を示す。
【０１１４】
まず、駆動部５０は、タイミングｔ２１〜ｔ２２の期間（書込期間Ｐ１）において、サブ画素４１に対して画素電圧Ｖsigの書込みを行うとともに、サブ画素４１の初期化を行う。具体的には、まず、タイミングｔ１１において、データ線駆動部５７が、信号Ｓigを画素電圧Ｖsigに設定し（図３２（Ｅ））、走査線駆動部５３が、走査信号ＷＳの電圧を高レベルから低レベルに変化させる（図３２（Ｂ））。これにより、書込トランジスタＴｒ１がオン状態になり、駆動トランジスタＴｒ２のソース電圧Ｖｓが画素電圧Ｖsigに設定される（図３２（Ｇ））。これと同時に、制御線駆動部５４が、制御信号ＩＮＩＳの電圧を高レベルから低レベルに変化させる（図３２（Ａ））。これにより、制御トランジスタＴｒ４がオン状態になり、駆動トランジスタＴｒ２のゲート電圧Ｖｇが電圧Ｖiniに設定される（図３２（Ｆ））。このようにして、サブ画素４１が初期化される。
【０１１５】
次に、駆動部５０は、タイミングｔ２２〜ｔ２３の期間（Ｉds補正期間Ｐ２）において、サブ画素４１に対してＩds補正を行う。具体的には、まず、タイミングｔ２２において、制御線駆動部５４は、制御信号ＩＮＩＳの電圧を低レベルから高レベルに変化させる（図３２（Ａ））。これにより、制御トランジスタＴｒ４がオフ状態になる。また、これと同時に、制御線駆動部５４は、制御信号ＡＺの電圧を高レベルから低レベルに変化させる（図３２（Ｄ））。これにより、制御トランジスタＴｒ３がオン状態になる。つまり、駆動トランジスタＴｒ２は、ドレインとゲートが制御トランジスタＴｒ３を介して接続された状態（いわゆるダイオード接続）になる。これにより、駆動トランジスタＴｒ２のソースからドレインに電流が流れ、ゲート電圧Ｖｇが上昇する（図３２（Ｆ））。このようにゲート電圧Ｖｇが上昇することにより、駆動トランジスタＴｒ２のソースからドレインに電流は低下する。この負帰還動作により、ゲート電圧Ｖｇは、時間が経つにつれ、よりゆっくりと上昇するようになる。このＩds補正を行う時間の長さ（タイミングｔ２２〜ｔ２３）は、上記第１の実施の形態に記載したように、タイミングｔ２３における駆動トランジスタＴｒ２を流れる電流のばらつきを抑えるために定められるものである。
【０１１６】
次に、制御線駆動部５４は、タイミングｔ２３において、制御信号ＡＺの電圧を低レベルから高レベルに変化させる（図３２（Ｄ））。これにより、制御トランジスタＴｒ３はオフ状態になり、駆動トランジスタＴｒ２のゲートがフローティング状態になる。これ以後、容量素子Ｃｓの端子間電圧、すなわち、駆動トランジスタＴｒ２のゲート・ソース間電圧Ｖgsは維持される。
【０１１７】
次に、走査線駆動部５３は、タイミングｔ２４において、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図３２（Ｂ））。これにより、書込トランジスタＴｒ１はオフ状態になる。
【０１１８】
次に、駆動部５０は、タイミングｔ２５以降の期間（発光期間Ｐ３）において、サブ画素４１を発光させる。具体的には、タイミングｔ２５において、電源制御線駆動部５５は、電源制御信号ＤＳの電圧を高レベルから低レベルに変化させる（図３２（Ｃ））。これにより、電源トランジスタＴｒ５，Ｔｒ６がオン状態になり、駆動トランジスタＴｒ２のソース電圧Ｖｓが電圧Ｖccpに向かって上昇し（図３２（Ｇ））、駆動トランジスタＴｒ２のゲート電圧Ｖｇもまた上昇する（図３２（Ｆ））。このようにして、駆動トランジスタＴｒ２は飽和領域で動作するようになり、電源トランジスタＴｒ６、駆動トランジスタＴｒ２、電源トランジスタＴｒ５、有機ＥＬ素子ＯＬＥＤの経路で電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。
【０１１９】
その後、表示装置３では、所定の期間（１フレーム期間）が経過したのち、発光期間Ｐ３から書込期間Ｐ１に移行する。駆動部５０は、この一連の動作を繰り返すように駆動する。
【０１２０】
以上のように、駆動トランジスタのソースに画素電圧を印加し、Ｉds補正によりゲート電圧を変化させるようにしても、上記実施の形態等と同様の効果を得ることができる。
【０１２１】
また、本実施の形態では、ＮＭＯＳトランジスタを用いずＰＭＯＳトランジスタのみを用いて表示部４０を構成したので、例えば、有機ＴＦＴ（Ｏ−ＴＦＴ）プロセスのように、ＮＭＯＳトランジスタを製造できないプロセスでも表示部４０を製造することができる。
【０１２２】
［変形例３−１］
例えば、上記実施の形態に係る表示装置３に対して、第１の実施の形態に係る変形例１−４を適用してもよい。
【０１２３】
＜４．第４の実施の形態＞
次に、第４の実施の形態に係る表示装置６について説明する。本実施の形態は、上記第１の実施の形態に係る表示装置１等と補正の方法が異なるものである。なお、上記第１の実施の形態に係る表示装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【０１２４】
表示装置６は、図１，２に示したように、「２Ｔｒ１Ｃ」構成のサブ画素１１を有する表示部１０と、駆動部６０とを備えたものである。駆動部６０は、走査線駆動部６３と、電源線駆動部６６と、データ線駆動部６７とを有している。
【０１２５】
図３３は、表示装置６における表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は電源信号ＤＳ２の波形を示し、（Ｃ）は信号Ｓigの波形を示し、（Ｄ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｅ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０１２６】
駆動部６０は、１水平期間（１Ｈ）内において、サブ画素１１の初期化を行い（初期化期間Ｐ１１）、駆動トランジスタＤＲＴｒの素子ばらつきが画質に与える影響を抑えるためのＶth補正を行い（Ｖth補正期間Ｐ１２）、サブ画素１１に対して画素電圧Ｖsigの書込みを行うとともに、上述したＶth補正とは異なるμ（移動度）補正を行う（書込・μ補正期間Ｐ１３）。そして、その後に、サブ画素１１の有機ＥＬ素子ＯＬＥＤが、書き込まれた画素電圧Ｖsigに応じた輝度で発光する（発光期間Ｐ１６）。以下に、その詳細を説明する。
【０１２７】
まず、電源線駆動部６６は、初期化期間Ｐ１１に先立つタイミングｔ３１において、電源信号ＤＳ２を電圧Ｖccpから電圧Ｖiniに変化させる（図３３（Ｂ））。これにより、駆動トランジスタＤＲＴｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが、電圧Ｖiniに設定される（図３３（Ｅ））。
【０１２８】
次に、駆動部６０は、タイミングｔ３２〜ｔ３３の期間（初期化期間Ｐ１１）において、サブ画素１１を初期化する。具体的には、タイミングｔ３２において、データ線駆動部６７が、信号Ｓigを電圧Ｖofsに設定し（図３３（Ｃ））、走査線駆動部６３が、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図３３（Ａ））。これにより、書込トランジスタＷＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが電圧Ｖofsに設定される（図３３（Ｄ））。このようにして、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgs（＝Ｖofs−Ｖini）は、駆動トランジスタＤＲＴｒの閾値電圧Ｖthよりも大きい電圧に設定され、サブ画素１１が初期化される。
【０１２９】
次に、駆動部６０は、タイミングｔ３３〜ｔ３４の期間（Ｖth補正期間Ｐ１２）において、Ｖth補正を行う。具体的には、電源線駆動部６６が、タイミングｔ３３において、電源信号ＤＳ２を電圧Ｖiniから電圧Ｖccpに変化させる（図３３（Ｂ））。これにより、駆動トランジスタＤＲＴｒは飽和領域で動作するようになり、ドレインからソースに電流Ｉdsが流れ、ソース電圧Ｖｓが上昇する（図３３（Ｅ））。その際、ソース電圧Ｖｓは有機ＥＬ素子ＯＬＥＤのカソードの電圧Ｖcathよりも低いため、有機ＥＬ素子ＯＬＥＤは逆バイアス状態を維持し、有機ＥＬ素子ＯＬＥＤには電流は流れない。このようにソース電圧Ｖｓが上昇することにより、ゲート・ソース間電圧Ｖgsが低下するため、電流Ｉdsは低下する。この負帰還動作により、電流Ｉdsは“０”（ゼロ）に向かって収束していく。言い換えれば、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは、駆動トランジスタＤＲＴｒの閾値電圧Ｖthと等しくなる（Ｖgs＝Ｖth）ように収束していく。
【０１３０】
このＶth補正期間Ｐ１２における基本的な動作は、上記第１の実施の形態に係るＩds補正期間Ｐ２における動作と同様であり、ゲート・ソース間電圧Ｖgsは、式（３）に示したように、時間が経つとともに徐々に低下する。その際、Ｖth補正期間Ｐ１２では、上記第１の実施の形態に係るＩds補正期間Ｐ２とは異なり、ゲート・ソース間電圧Ｖgsがほぼ収束するまで負帰還動作が行われる。すなわち、Ｖth補正期間Ｐ１２の時間の長さは、Ｉds補正期間Ｐ２よりも長く設定される。
【０１３１】
次に、走査線駆動部６３は、タイミングｔ３４において、走査信号ＷＳの電圧を高レベルから低レベルに変化させる（図３３（Ａ））。これにより、書込トランジスタＷＳＴｒはオフ状態になる。そして、データ線駆動部６７は、タイミングｔ３５において、信号Ｓigを画素電圧Ｖsigに設定する（図３３（Ｃ））。
【０１３２】
次に、駆動部６０は、タイミングｔ３６〜ｔ３７の期間（書込・μ補正期間Ｐ１３）において、サブ画素１１に対して画素電圧Ｖsigの書込みを行うとともにμ補正を行う。具体的には、走査線駆動部６３が、タイミングｔ３６において、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図３３（Ａ））。これにより、書込トランジスタＷＳＴｒはオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが、電圧Ｖofsから画素電圧Ｖsigに上昇する（図３３（Ｄ））。このとき、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsが閾値電圧Ｖthより大きくなり（Ｖgs＞Ｖth）、ドレインからソースへ電流Ｉdsが流れるため、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが上昇する（図３３（Ｅ））。このような負帰還動作により、駆動トランジスタＤＲＴｒの素子ばらつきの影響が抑えられ（μ補正）、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは、画素電圧Ｖsigに応じた電圧Ｖemiに設定される。
【０１３３】
なお、このようなμ補正の方法については、例えば、特開２００６−２１５２１３に記載がある。
【０１３４】
次に、駆動部６０は、タイミングｔ３７以降の期間（発光期間Ｐ１６）において、サブ画素１１を発光させる。具体的には、タイミングｔ３７において、走査線駆動部６３は、走査信号ＷＳの電圧を高レベルから低レベルに変化させる（図３３（Ａ））。これにより、上記第１の実施の形態に係る発光期間Ｐ３と同様に、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇおよびソース電圧Ｖｓが上昇し（図３３（Ｄ），（Ｅ））、有機ＥＬ素子ＯＬＥＤが発光する。
【０１３５】
以上のように本実施の形態では、Ｖth補正およびμ補正の両方を行うようにしたので、駆動トランジスタの素子ばらつきに起因する画質の低下を抑えることができる。
【０１３６】
また、本実施の形態では、発光期間において、有機ＥＬ素子の素子ばらつきに応じた分だけソース電圧が上昇するようにしたので、有機ＥＬ素子の素子ばらつきに起因する画質の低下を抑えることができる。
【０１３７】
［変形例４−１］
上記実施の形態では、「２Ｔｒ１Ｃ」構成のサブ画素１１を有する表示部１０（図１，２）に対して、Ｖth補正およびμ補正の両方を行うようにしたが、これに限定されるものではなく、これに代えて、「３Ｔｒ１Ｃ」構成のサブ画素１１を有する表示部１０（図６，７）に対して、Ｖth補正およびμ補正の両方を行うようにしてもよい。以下に、本変形例に係る表示装置６Ａについて詳細に説明する。
【０１３８】
表示装置６Ａは、図６，７に示したように、「３Ｔｒ１Ｃ」構成のサブ画素１１Ａを有する表示部１０Ａと、駆動部６０Ａとを備えたものである。駆動部６０Ａは、走査線駆動部６３Ａと、電源制御線駆動部６５Ａと、電源線駆動部６６Ａと、データ線駆動部６７Ａとを有している。
【０１３９】
図３４は、表示装置６Ａにおける表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は電源制御信号ＤＳの波形を示し、（Ｃ）は電源信号ＤＳ２の波形を示し、（Ｄ）は信号Ｓigの波形を示し、（Ｅ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｆ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０１４０】
まず、駆動部６０Ａは、タイミングｔ４１〜ｔ４２の期間（初期化期間Ｐ１１）において、サブ画素１１Ａを初期化する。具体的には、まず、タイミングｔ４１において、データ線駆動部６７Ａが、信号Ｓigを電圧Ｖofsに設定し（図３４（Ｄ））、走査線駆動部６３Ａが、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図３４（Ａ））。また、これと同時に、電源線駆動部６６Ａが、電源信号ＤＳ２を電圧Ｖccpから電圧Ｖiniに変化させる（図３４（Ｃ））。これにより、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが電圧Ｖofsに設定されるとともに（図３４（Ｅ））、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖiniに設定され（図３４（Ｆ））、サブ画素１１Ａは初期化される。
【０１４１】
次に、駆動部６０Ａは、タイミングｔ４２〜ｔ４３の期間（Ｖth補正期間Ｐ１２）において、上記実施の形態の場合と同様にＶth補正を行う。
【０１４２】
次に、電源制御線駆動部６５Ａは、タイミングｔ４３において、電源制御信号ＤＳの電圧を低レベルから高レベルに変化させる（図３４（Ｂ））。これにより、電源トランジスタＤＳＴｒはオフ状態になる。
【０１４３】
次に、駆動部６０Ａは、タイミングｔ４４〜ｔ４５の期間（書込期間Ｐ１４）において、サブ画素１１Ａに対して画素電圧Ｖsigの書込みを行う。具体的には、タイミングｔ４４において、データ線駆動部６７Ａは、信号Ｓigを画素電圧Ｖsigに設定する（図３４（Ｄ））。これにより、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが、電圧Ｖofsから画素電圧Ｖsigに上昇する（図３４（Ｅ））。これにより、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsが閾値電圧Ｖthより大きくなる（Ｖgs＞Ｖth）。
【０１４４】
次に、駆動部６０Ａは、タイミングｔ４５〜ｔ４６の期間（μ補正期間Ｐ１５）において、μ補正を行う。具体的には、タイミングｔ４５において、電源制御線駆動部６５Ａは、電源制御信号ＤＳの電圧を高レベルから低レベルに変化させる（図３４（Ｂ））。これにより、電源トランジスタＤＳＴｒはオン状態になり、ドレインからソースへ電流Ｉdsが流れるため、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが上昇する（図３４（Ｆ））。以上の動作によりμ補正が行われる。
【０１４５】
このように構成しても、上記実施の形態と同様の効果を得ることができる。
【０１４６】
［変形例４−２］
また、例えば、「４Ｔｒ１Ｃ」構成のサブ画素１１Ｂを有する表示部１０Ｂ（図９，１０）に対して、Ｖth補正およびμ補正の両方を行うようにしてもよい。以下に、本変形例に係る表示装置６Ｂについて詳細に説明する。
【０１４７】
表示装置６Ｂは、図９，１０に示したように、「４Ｔｒ１Ｃ」構成のサブ画素１１Ｂを有する表示部１０Ｂと、駆動部６０Ｂとを備えたものである。駆動部６０Ｂは、走査線駆動部６３Ｂと、制御線駆動部６４Ｂと、電源制御線駆動部６５Ｂと、データ線駆動部６７Ｂとを有している。
【０１４８】
図３５は、表示装置６Ｂにおける表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は制御信号ＡＺ１の波形を示し、（Ｃ）は電源制御信号ＤＳの波形を示し、（Ｄ）は信号Ｓigの波形を示し、（Ｅ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｆ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０１４９】
まず、駆動部６０Ｂは、タイミングｔ５１〜ｔ５２の期間（初期化期間Ｐ１１）において、サブ画素１１Ｂを初期化する。具体的には、まず、タイミングｔ５１において、データ線駆動部６７Ｂが、信号Ｓigを電圧Ｖofsに設定し（図３５（Ｄ））、走査線駆動部６３Ｂが、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図３５（Ａ））。また、これと同時に、制御線駆動部６４Ｂは、制御信号ＡＺ１の電圧を低レベルから高レベルに変化させ（図３５（Ｂ））、電源制御線駆動部６５Ｂは、電源制御信号ＤＳの電圧を低レベルから高レベルに変化させる（図３５（Ｃ））。これにより、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが電圧Ｖofsに設定されるとともに（図３５（Ｅ））、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖiniに設定され（図３５（Ｆ））、サブ画素１１Ｂが初期化される。
【０１５０】
次に、駆動部６０Ｂは、タイミングｔ５２〜ｔ５３の期間（Ｖth補正期間Ｐ１２）において、Ｖth補正を行う。具体的には、制御線駆動部６４Ｂが、制御信号ＡＺ１の電圧を高レベルから低レベルに変化させ（図３５（Ｂ））、電源制御線駆動部６５Ｂが、電源制御信号ＤＳの電圧を高レベルから低レベルに変化させる（図３５（Ｃ））。これにより、制御トランジスタＡＺ１がオフ状態になるとともに、電源トランジスタＤＳＴｒがオン状態になり、上記実施の形態の場合と同様にＶth補正が行われる。
【０１５１】
次に、電源制御線駆動部６５Ｂは、タイミングｔ５４において、電源制御信号ＤＳの電圧を低レベルから高レベルに変化させる（図３５（Ｃ））。これにより、電源トランジスタＤＳＴｒはオフ状態になる。
【０１５２】
次に、駆動部６０Ｂは、上記変形例４−１の場合と同様に、タイミングｔ５４〜ｔ５５の期間（書込期間Ｐ１４）において、サブ画素１１Ｂに対して画素電圧Ｖsigの書込みを行い、タイミングｔ５４〜ｔ５５の期間（μ補正期間Ｐ１５）において、μ補正を行う。
【０１５３】
このように構成しても、上記実施の形態と同様の効果を得ることができる。
【０１５４】
［変形例４−３］
また、例えば、「４Ｔｒ１Ｃ」構成のサブ画素１１Ｃを有する表示部１０Ｃ（図１３，１４）に対して、Ｖth補正およびμ補正の両方を行うようにしてもよい。以下に、本変形例に係る表示装置６Ｃについて詳細に説明する。
【０１５５】
表示装置６Ｃは、図１３，１４に示したように、「４Ｔｒ１Ｃ」構成のサブ画素１１Ｃを有する表示部１０Ｃと、駆動部６０Ｃとを備えたものである。駆動部６０Ｃは、走査線駆動部６３Ｃと、制御線駆動部６４Ｃと、電源制御線駆動部６５Ｃと、電源線駆動部６６Ｃと、データ線駆動部６７Ｃとを有している。
【０１５６】
図３６は、表示装置６Ｃにおける表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は制御信号ＡＺ２の波形を示し、（Ｃ）は電源制御信号ＤＳの波形を示し、（Ｄ）は電源信号ＤＳ２の波形を示し、（Ｅ）は信号Ｓigの波形を示し、（Ｆ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｇ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０１５７】
まず、駆動部６０Ｃは、タイミングｔ６１〜ｔ６２の期間（初期化期間Ｐ１１）において、サブ画素１１Ｃを初期化する。具体的には、まず、タイミングｔ６１において、制御線駆動部６４Ｃは、制御信号ＡＺ２の電圧を低レベルから高レベルに変化させる（図３６（Ｂ））。これにより、制御トランジスタＡＺ２Ｔｒがオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが電圧Ｖofsに設定される（図３６（Ｆ））。また、これと同時に、電源線駆動部６６Ｃは、電源信号ＤＳ２を電圧Ｖccpから電圧Ｖiniに変化させる（図３６（Ｄ））。これにより、駆動トランジスタＤＲＴｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖiniに設定される（図３６（Ｇ））。このようにして、サブ画素１１Ｃは初期化される。
【０１５８】
次に、駆動部６０Ｃは、タイミングｔ６２〜ｔ６３の期間（Ｖth補正期間Ｐ１２）において、上記実施の形態の場合と同様に、Ｖth補正を行う。
【０１５９】
次に、制御線駆動部６４Ｃが、タイミングｔ６３において、制御信号ＡＺ２の電圧を高レベルから低レベルに変化させるとともに（図３６（Ｂ））、電源制御線駆動部６５Ｃが、電源制御信号ＤＳの電圧を低レベルから高レベルに変化させる（図３６（Ｃ））。これにより、制御トランジスタＡＺ２Ｔｒがオフ状態になるとともに、電源トランジスタＤＳＴｒがオフ状態になる。
【０１６０】
次に、駆動部６０Ｃは、タイミングｔ６４〜ｔ６５の期間（書込期間Ｐ１４）において、サブ画素１１Ｃに対して画素電圧Ｖsigの書込みを行う。具体的には、タイミングｔ６４において、データ線駆動部６７Ｃが、信号Ｓigを画素電圧Ｖsigに設定し（図３６（Ｅ））、走査線駆動部６３Ｃが、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図３６（Ａ））。これにより、書込トランジスタＷＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが、電圧Ｖofsから画素電圧Ｖsigに上昇する（図３６（Ｆ））。これにより、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsが閾値電圧Ｖthより大きくなる（Ｖgs＞Ｖth）。
【０１６１】
次に、駆動部６０Ｃは、タイミングｔ６５〜ｔ６６の期間（μ補正期間Ｐ１５）において、上記変形例４−１と同様にμ補正を行う。
【０１６２】
このように構成しても、上記実施の形態と同様の効果を得ることができる。
【０１６３】
［変形例４−４］
また、例えば、「５Ｔｒ１Ｃ」構成のサブ画素１１Ｄを有する表示部１０Ｄ（図１７，１８）に対して、Ｖth補正およびμ補正の両方を行うようにしてもよい。以下に、本変形例に係る表示装置６Ｄについて詳細に説明する。
【０１６４】
表示装置６Ｄは、図１７，１８に示したように、「５Ｔｒ１Ｃ」構成のサブ画素１１Ｄを有する表示部１０Ｄと、駆動部６０Ｄとを備えたものである。駆動部６０Ｄは、走査線駆動部６３Ｄと、制御線駆動部６４Ｄと、電源制御線駆動部６５Ｄと、データ線駆動部６７Ｄとを有している。
【０１６５】
図３７は、表示装置６Ｄにおける表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は制御信号ＡＺ１の波形を示し、（Ｃ）は制御信号ＡＺ２の波形を示し、（Ｄ）は電源制御信号ＤＳの波形を示し、（Ｅ）は信号Ｓigの波形を示し、（Ｆ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｇ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０１６６】
まず、電源制御線駆動部６５Ｄは、初期化期間Ｐ１１に先立つタイミングｔ７１において、電源制御信号ＤＳの電圧を低レベルから高レベルに変化させる（図３７（Ｄ））。これにより、電源トランジスタＤＳＴｒはオフ状態になる。
【０１６７】
次に、駆動部６０Ｄは、タイミングｔ７２〜ｔ７３の期間（初期化期間Ｐ１１）において、サブ画素１１Ｄを初期化する。具体的には、まず、タイミングｔ７２において、制御線駆動部６４Ｄは、制御信号ＡＺ１の電圧を低レベルから高レベルに変化させるとともに（図３７（Ｂ））、制御信号ＡＺ２の電圧を低レベルから高レベルに変化させる（図３７（Ｃ））。これにより、制御トランジスタＡＺ１Ｔｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖiniに設定されるとともに（図３７（Ｇ））、制御トランジスタＡＺ２Ｔｒがオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが電圧Ｖofsに設定される（図３７（Ｆ））。このようにして、サブ画素１１Ｄは初期化される。
【０１６８】
次に、制御線駆動部６４Ｄは、タイミングｔ７３において、制御信号ＡＺ１の電圧を高レベルから低レベルに変化させる（図３７（Ｂ））。これにより、制御トランジスタＡＺ１Ｔｒがオフ状態になる。
【０１６９】
次に、駆動部６０Ｄは、タイミングｔ７４〜ｔ７５の期間（Ｖth補正期間Ｐ１２）において、Ｖth補正を行う。具体的には、タイミングｔ７４において、電源制御線駆動部６５Ｄが、電源制御信号ＤＳの電圧を高レベルから低レベルに変化させる（図３７（Ｄ））。これにより、上記実施の形態の場合と同様にＶth補正が行われる。
【０１７０】
次に、電源制御線駆動部６５Ｄは、タイミングｔ７５において、電源制御信号ＤＳの電圧を低レベルから高レベルに変化させる（図３７（Ｄ））。そして、制御線駆動部６４Ｄは、タイミングｔ７６において、制御信号ＡＺ２の電圧を高レベルから低レベルに変化させる（図３７（Ｃ））。
【０１７１】
次に、駆動部６０Ｄは、タイミングｔ７７〜ｔ７８の期間（書込期間Ｐ１４）において、サブ画素１１Ｄに対して画素電圧Ｖsigの書込みを行う。具体的には、タイミングｔ７７において、データ線駆動部６７Ｄが、信号Ｓigを画素電圧Ｖsigに設定し（図３７（Ｅ））、走査線駆動部６３Ｄが、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図３７（Ａ））。これにより、書込トランジスタＷＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが、電圧Ｖofsから画素電圧Ｖsigに上昇する（図３７（Ｆ））。これにより、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsが閾値電圧Ｖthより大きくなる（Ｖgs＞Ｖth）。
【０１７２】
次に、駆動部６０Ｄは、タイミングｔ７８〜ｔ７９の期間（μ補正期間Ｐ１５）において、上記変形例４−１と同様にμ補正を行う。
【０１７３】
このように構成しても、上記実施の形態と同様の効果を得ることができる。
【０１７４】
＜５．第５の実施の形態＞
次に、第５の実施の形態に係る表示装置７Ａについて説明する。本実施の形態は、上記第４の実施の形態に係る表示装置６において、μ補正を省き、Ｖth補正のみを行うようにしたものである。なお、上記第４の実施の形態に係る表示装置６等と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【０１７５】
表示装置７Ａは、図６，７に示したように、「３Ｔｒ１Ｃ」構成のサブ画素１１を有する表示部１０Ａと、駆動部７０Ａとを備えたものである。駆動部７０Ａは、走査線駆動部７３Ａと、電源制御線駆動部７５Ａと、電源線駆動部７６Ａと、データ線駆動部７７Ａとを有している。
【０１７６】
図３８は、表示装置７Ａにおける表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は電源信号ＤＳ２の波形を示し、（Ｃ）は信号Ｓigの波形を示し、（Ｄ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｅ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０１７７】
駆動部７０Ａは、１水平期間（１Ｈ）内において、サブ画素１１Ａの初期化を行い（初期化期間Ｐ１１）、駆動トランジスタＤＲＴｒの素子ばらつきが画質に与える影響を抑えるためのＶth補正を行い（Ｖth補正期間Ｐ１２）、サブ画素１１Ａに対して画素電圧Ｖsigの書込みを行う（書込期間Ｐ１４）。そして、その後に、サブ画素１１Ａの有機ＥＬ素子ＯＬＥＤが、書き込まれた画素電圧Ｖsigに応じた輝度で発光する（発光期間Ｐ１６）。以下に、その詳細を説明する。
【０１７８】
まず、駆動部７０Ａは、上記第４の実施の形態に係る駆動部６０Ａ（図３４）と同様に、タイミングｔ４１〜ｔ４２の期間（初期化期間Ｐ１１）においてサブ画素１１Ａの初期化を行い、タイミングｔ４２〜ｔ４３の期間（Ｖth補正期間Ｐ１２）においてＶth補正を行い、タイミングｔ４４〜ｔ４７の期間（書込期間Ｐ１４）において、サブ画素１１Ａに対して画素電圧Ｖsigの書込みを行う。
【０１７９】
次に、走査線駆動部７３Ａは、タイミングｔ４７において、走査信号ＷＳを高レベルから低レベルに変化させる（図３８（Ａ））。これにより、書込トランジスタＷＳＴｒがオフ状態になる。
【０１８０】
次に、駆動部７０Ａは、タイミングｔ４８以降の期間（発光期間Ｐ１６）において、サブ画素１１Ａを発光させる。具体的には、タイミングｔ４８において、電源制御線駆動部７５Ａが、電源制御信号ＤＳを高レベルから低レベルに変化させる（図３８（Ｂ））。これにより、上記第４の実施の形態に係る発光期間Ｐ１６と同様に、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇおよびソース電圧Ｖｓが上昇し（図３８（Ｅ），（Ｆ））、有機ＥＬ素子ＯＬＥＤが発光する。
【０１８１】
以上のように本実施の形態では、Ｖth補正のみを行うようにしたので、駆動トランジスタの素子ばらつきに起因する画質の低下を抑えつつ、よりシンプルな動作を実現することができる。
【０１８２】
また、本実施の形態では、発光期間において、有機ＥＬ素子の素子ばらつきに応じた分だけソース電圧が上昇するようにしたので、有機ＥＬ素子の素子ばらつきに起因する画質の低下を抑えることができる。
【０１８３】
［変形例５−１］
上記実施の形態では、「３Ｔｒ１Ｃ」構成のサブ画素１１Ａを有する表示部１０Ａ（図６，７）に対して、Ｖth補正を行うようにしたが、これに限定されるものではなく、これに代えて、「４Ｔｒ１Ｃ」構成のサブ画素１１Ｂを有する表示部１０Ｂ（図９，１０）に対して、Ｖth補正を行うようにしてもよい。以下に、本変形例に係る表示装置７Ｂについて詳細に説明する。
【０１８４】
表示装置７Ｂは、図９，１０に示したように、「４Ｔｒ１Ｃ」構成のサブ画素１１Ｂを有する表示部１０Ｂと、駆動部７０Ｂとを備えたものである。駆動部７０Ｂは、走査線駆動部７３Ｂと、制御線駆動部７４Ｂと、電源制御線駆動部７５Ｂと、データ線駆動部７７Ｂとを有している。
【０１８５】
図３９は、表示装置７Ｂにおける表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は制御信号ＡＺ１の波形を示し、（Ｃ）は電源制御信号ＤＳの波形を示し、（Ｄ）は信号Ｓigの波形を示し、（Ｅ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｆ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０１８６】
まず、駆動部７０Ｂは、上記第４の実施の形態に係る駆動部６０Ｂ（図３５）と同様に、タイミングｔ５１〜ｔ５２の期間（初期化期間Ｐ１１）においてサブ画素１１Ｂの初期化を行い、タイミングｔ５２〜ｔ５３の期間（Ｖth補正期間Ｐ１２）においてＶth補正を行い、タイミングｔ５４〜ｔ５７の期間（書込期間Ｐ１４）において、サブ画素１１Ｂに対して画素電圧Ｖsigの書込みを行う。
【０１８７】
次に、走査線駆動部７３Ｂは、タイミングｔ５７において、走査信号ＷＳを高レベルから低レベルに変化させる（図３９（Ａ））。これにより、書込トランジスタＷＳＴｒがオフ状態になる。
【０１８８】
次に、駆動部７０Ｂは、タイミングｔ５８以降の期間（発光期間Ｐ１６）において、サブ画素１１Ｂを発光させる。具体的には、タイミングｔ５８において、電源制御線駆動部７５Ｂが、電源制御信号ＤＳを高レベルから低レベルに変化させる（図３９（Ｃ））。これにより、上記第４の実施の形態に係る発光期間Ｐ１６と同様に、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇおよびソース電圧Ｖｓが上昇し（図３９（Ｅ），（Ｆ））、有機ＥＬ素子ＯＬＥＤが発光する。
【０１８９】
このように構成しても、上記実施の形態と同様の効果を得ることができる。
【０１９０】
［変形例５−２］
また、例えば、「４Ｔｒ１Ｃ」構成のサブ画素１１Ｃを有する表示部１０Ｃ（図１３，１４）に対して、Ｖth補正を行うようにしてもよい。以下に、本変形例に係る表示装置７Ｃについて詳細に説明する。
【０１９１】
表示装置７Ｃは、図１３，１４に示したように、「４Ｔｒ１Ｃ」構成のサブ画素１１Ｃを有する表示部１０Ｃと、駆動部７０Ｃとを備えたものである。駆動部７０Ｃは、走査線駆動部７３Ｃと、制御線駆動部７４Ｃと、電源制御線駆動部７５Ｃと、電源線駆動部７６Ｃと、データ線駆動部７７Ｃとを有している。
【０１９２】
図４０は、表示装置７Ｃにおける表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は制御信号ＡＺ２の波形を示し、（Ｃ）は電源制御信号ＤＳの波形を示し、（Ｄ）は電源信号ＤＳ２の波形を示し、（Ｅ）は信号Ｓigの波形を示し、（Ｆ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｇ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０１９３】
まず、駆動部７０Ｃは、上記第４の実施の形態に係る駆動部６０Ｃ（図３６）と同様に、タイミングｔ６１〜ｔ６２の期間（初期化期間Ｐ１１）においてサブ画素１１Ｃの初期化を行い、タイミングｔ６２〜ｔ６３の期間（Ｖth補正期間Ｐ１２）においてＶth補正を行い、タイミングｔ６４〜ｔ６７の期間（書込期間Ｐ１４）において、サブ画素１１Ｃに対して画素電圧Ｖsigの書込みを行う。
【０１９４】
次に、走査線駆動部７３Ｃは、タイミングｔ６７において、走査信号ＷＳを高レベルから低レベルに変化させる（図４０（Ａ））。これにより、書込トランジスタＷＳＴｒがオフ状態になる。
【０１９５】
次に、駆動部７０Ｃは、タイミングｔ６８以降の期間（発光期間Ｐ１６）において、サブ画素１１Ｃを発光させる。具体的には、タイミングｔ６８において、電源制御線駆動部７５Ｃが、電源制御信号ＤＳを高レベルから低レベルに変化させる（図４０（Ｃ））。これにより、上記第４の実施の形態に係る発光期間Ｐ１６と同様に、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇおよびソース電圧Ｖｓが上昇し（図４０（Ｆ），（Ｇ））、有機ＥＬ素子ＯＬＥＤが発光する。
【０１９６】
このように構成しても、上記実施の形態と同様の効果を得ることができる。
【０１９７】
［変形例５−３］
また、例えば、「５Ｔｒ１Ｃ」構成のサブ画素１１Ｄを有する表示部１０Ｄ（図１７，１８）に対して、Ｖth補正を行うようにしてもよい。以下に、本変形例に係る表示装置７Ｄについて詳細に説明する。
【０１９８】
表示装置７Ｄは、図１７，１８に示したように、「５Ｔｒ１Ｃ」構成のサブ画素１１Ｄを有する表示部１０Ｄと、駆動部７０Ｄとを備えたものである。駆動部７０Ｄは、走査線駆動部７３Ｄと、制御線駆動部７４Ｄと、電源制御線駆動部７５Ｄと、データ線駆動部７７Ｄとを有している。
【０１９９】
図４１は、表示装置７Ｄにおける表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は制御信号ＡＺ１の波形を示し、（Ｃ）は制御信号ＡＺ２の波形を示し、（Ｄ）は電源制御信号ＤＳの波形を示し、（Ｅ）は信号Ｓigの波形を示し、（Ｆ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｇ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０２００】
まず、駆動部７０Ｄは、上記第４の実施の形態に係る駆動部６０Ｄ（図３７）と同様に、タイミングｔ７２〜ｔ７３の期間（初期化期間Ｐ１１）においてサブ画素１１Ｄの初期化を行い、タイミングｔ７４〜ｔ７５の期間（Ｖth補正期間Ｐ１２）においてＶth補正を行い、タイミングｔ７７〜ｔ８０の期間（書込期間Ｐ１４）において、サブ画素１１Ｄに対して画素電圧Ｖsigの書込みを行う。
【０２０１】
次に、走査線駆動部７３Ｄは、タイミングｔ８０において、走査信号ＷＳを高レベルから低レベルに変化させる（図４１（Ａ））。これにより、書込トランジスタＷＳＴｒがオフ状態になる。
【０２０２】
次に、駆動部７０Ｄは、タイミングｔ８１以降の期間（発光期間Ｐ１６）において、サブ画素１１Ｄを発光させる。具体的には、タイミングｔ８１において、電源制御線駆動部７５Ｄが、電源制御信号ＤＳを高レベルから低レベルに変化させる（図４１（Ｄ））。これにより、上記第４の実施の形態に係る発光期間Ｐ１６と同様に、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇおよびソース電圧Ｖｓが上昇し（図４１（Ｆ），（Ｇ））、有機ＥＬ素子ＯＬＥＤが発光する。
【０２０３】
このように構成しても、上記実施の形態と同様の効果を得ることができる。
【０２０４】
＜６．第６の実施の形態＞
次に、第６の実施の形態に係る表示装置８について説明する。本実施の形態は、駆動トランジスタＤＲＴｒの素子ばらつきが画質に与える影響を抑えるための補正を行わないものである。なお、上記第１の実施の形態に係る表示装置１等と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【０２０５】
表示装置８は、図１，２に示したように、「２Ｔｒ１Ｃ」構成のサブ画素１１を有する表示部１０と、駆動部８０とを備えたものである。駆動部８０は、走査線駆動部８３と、電源線駆動部８６と、データ線駆動部８７とを有している。
【０２０６】
図４２は、表示装置８における表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は電源信号ＤＳ２の波形を示し、（Ｃ）は信号Ｓigの波形を示し、（Ｄ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｅ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０２０７】
駆動部８０は、１水平期間（１Ｈ）内において、サブ画素１１に対して画素電圧Ｖsigの書込みを行う（書込期間Ｐ２１）。そして、その後に、サブ画素１１の有機ＥＬ素子ＯＬＥＤが、書き込まれた画素電圧Ｖsigに応じた輝度で発光する（発光期間Ｐ２２）。以下に、その詳細を説明する。
【０２０８】
まず、駆動部８０は、タイミングｔ９１〜ｔ９２の期間（書込期間Ｐ２１）において、サブ画素１１に対する画素電圧Ｖsigの書込みを行う。具体的には、まず、データ線駆動部９７が、タイミングｔ９１において、信号Ｓsigを画素電圧Ｖsigに設定し（図４２（Ｃ））、走査線駆動部８３が、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図４２（Ａ））。これにより、書込トランジスタＷＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが電圧Ｖsigに設定される（図４２（Ｄ））。また、これと同時に、電源線駆動部８６が、電源信号ＤＳ２を電圧Ｖccpから電圧Ｖiniに変化させる（図４２（Ｂ））。これにより、駆動トランジスタＤＲＴｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖiniに設定される（図４２（Ｅ））。
【０２０９】
次に、走査線駆動部８３は、タイミングｔ９２において、走査信号ＷＳの電圧を高レベルから低レベルに変化させる（図４２（Ａ））。これにより、書込トランジスタＷＳＴｒはオフ状態になり、駆動トランジスタＤＲＴｒのゲートがフローティングとなり、これ以後、容量素子Ｃｓの端子間電圧、すなわち、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは維持される。
【０２１０】
次に、駆動部８０は、タイミングｔ９３以降の期間（発光期間Ｐ２２）において、サブ画素１１を発光させる。具体的には、タイミングｔ９３において、電源線駆動部８６が、電源信号ＤＳ２を電圧Ｖiniから電圧Ｖccpに変化させる（図４２（Ｂ））。これにより、駆動トランジスタＤＲＴｒに電流Ｉdsが流れ、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが上昇し（図４２（Ｅ））、これに伴って駆動トランジスタＤＲＴｒのゲート電圧Ｖｇも上昇する（図４２（Ｄ））。そして、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが、有機ＥＬ素子ＯＬＥＤの閾値電圧Ｖelと電圧Ｖcathの和（Ｖel＋Ｖcath）よりも大きくなると、有機ＥＬ素子ＯＬＥＤのアノード・カソード間に電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。すなわち、有機ＥＬ素子ＯＬＥＤの素子ばらつきに応じた分だけソース電圧Ｖｓが上昇し、有機ＥＬ素子ＯＬＥＤが発光する。
【０２１１】
以上のように本実施の形態では、駆動トランジスタの素子ばらつきが画質に与える影響を抑えるための補正を行わないようにしたので、よりシンプルな動作を実現することができる。
【０２１２】
また、本実施の形態では、発光期間において、有機ＥＬ素子の素子ばらつきに応じた分だけソース電圧が上昇するようにしたので、有機ＥＬ素子の素子ばらつきに起因する画質の低下を抑えることができる。
【０２１３】
［変形例６−１］
上記実施の形態では、「２Ｔｒ１Ｃ」構成のサブ画素１１を有する表示部１０（図１，２）に対して、駆動トランジスタＤＲＴｒの素子ばらつきが画質に与える影響を抑えるための補正を行わないようにしたが、これに限定されるものではなく、これに代えて、「４Ｔｒ１Ｃ」構成のサブ画素１１Ｂを有する表示部１０Ｂ（図９，１０）に対して、同様の補正を行わないようにしてもよい。以下に、本変形例に係る表示装置８Ｂについて詳細に説明する。
【０２１４】
表示装置８Ｂは、図９，１０に示したように、「４Ｔｒ１Ｃ」構成のサブ画素１１Ｂを有する表示部１０Ｂと、駆動部８０Ｂとを備えたものである。駆動部８０Ｂは、走査線駆動部８３Ｂと、制御線駆動部８４Ｂと、電源制御線駆動部８５Ｂと、データ線駆動部８７Ｂとを有している。
【０２１５】
図４３は、表示装置８Ｂにおける表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は制御信号ＡＺ１の波形を示し、（Ｃ）は電源制御信号ＤＳの波形を示し、（Ｄ）は信号Ｓigの波形を示し、（Ｅ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｆ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０２１６】
まず、電源制御線駆動部８５Ｂは、書込期間Ｐ２１に先立つタイミングｔ１０１において、電源制御信号ＤＳの電圧を低レベルから高レベルに変化させる（図４３（Ｃ））。これにより、電源トランジスタＤＳＴｒはオフ状態になる。
【０２１７】
次に、駆動部８０Ｂは、タイミングｔ１０２〜ｔ１０３の期間（書込期間Ｐ２１）において、上記実施の形態の場合と同様に、サブ画素１１Ｂに対して画素電圧Ｖsigの書込みを行う。また、タイミングｔ１０２において、制御線駆動部８４Ｂは、制御信号ＡＺ１の電圧を低レベルから高レベルに変化させる（図４３（Ｂ））。これにより、制御トランジスタＡＺ１Ｔｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖiniに設定される（図４３（Ｆ））。
【０２１８】
次に、タイミングｔ１０３において、走査線駆動部８３Ｂは、走査信号ＷＳの電圧を高レベルから低レベルに変化させるとともに（図４３（Ａ））、制御線駆動部２４Ｂは、制御信号ＡＺ１の電圧を高レベルから低レベルに変化させる（図４３（Ｂ））。これにより、書込トランジスタＷＳＴｒがオフ状態になるとともに、制御トランジスタＡＺ１Ｔｒがオフ状態になる。
【０２１９】
次に、駆動部８０Ｂは、タイミングｔ１０４以降の期間（発光期間Ｐ２２）において、サブ画素１１Ｂを発光させる。具体的には、タイミングｔ１０４において、電源制御線駆動部８５Ｂが、電源制御信号ＤＳの電圧を高レベルから低レベルに変化させる（図４２（Ｃ））。これにより、上記実施の形態の場合と同様に、有機ＥＬ素子ＯＬＥＤが発光する。
【０２２０】
このような構成でも、上記実施の形態と同様の効果を得ることができる。
【０２２１】
［変形例６−２］
上記実施の形態では、２つのトランジスタを用いてサブ画素１１を構成したが、これに限定されるものではなく、これに代えて、例えば、他のトランジスタをさらに含んで構成してもよい。
【０２２２】
例えば、「２Ｔｒ１Ｃ」構成のサブ画素１１を有する表示部１０（図１，２）に対する駆動方法（図４２）を、そのまま「３Ｔｒ１Ｃ」構成のサブ画素１１Ａを有する表示部１０Ａ（図６，７）に適用することができる。この場合、図４４に示したように、電源制御信号ＤＳを常に低レベル（Ｌ）にし（図４４（Ｂ））、電源トランジスタＤＳＴｒを常にオン状態することにより、図４２に示した駆動方法と同じ方法を実現することができる。
【０２２３】
また、例えば「２Ｔｒ１Ｃ」構成のサブ画素１１を有する表示部１０（図１，２）に対する駆動方法（図４２）を、そのまま「４Ｔｒ１Ｃ」構成のサブ画素１１Ｃを有する表示部１０Ｃ（図１３，１４）に適用することもできる。この場合、図４５に示したように、制御信号ＡＺ２を常に低レベル（Ｌ）にして（図４５（Ｂ））、制御トランジスタＡＺ２Ｔｒを常にオフ状態にするとともに、電源制御信号ＤＳを常に低レベル（Ｌ）にして（図４５（Ｃ））、電源トランジスタＤＳＴｒを常にオン状態することにより、図４２に示した駆動方法と同じ方法を実現することができる。
【０２２４】
また、例えば「４Ｔｒ１Ｃ」構成のサブ画素１１Ｂを有する表示部１０Ｂ（図９，１０）に対する駆動方法（図４３）を、そのまま「５Ｔｒ１Ｃ」構成のサブ画素１１Ｄを有する表示部１０Ｄ（図１７，１８）に適用することもできる。この場合、図４６に示したように、制御信号ＡＺ２を常に低レベル（Ｌ）にし（図４６（Ｃ））、制御トランジスタＡＺ２Ｔｒを常にオフ状態することにより、図４３に示した駆動方法と同じ方法を実現することができる。
【０２２５】
＜７．第７の実施の形態＞
次に、第７の実施の形態に係る表示装置９について説明する。本実施の形態は、サブ画素１１への書込動作時においてサブ画素１１が発光を開始するように構成したものである。なお、上記第１の実施の形態に係る表示装置１等と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【０２２６】
表示装置９は、図１，２に示したように、「２Ｔｒ１Ｃ」構成のサブ画素１１を有する表示部１０と、駆動部９０とを備えたものである。駆動部９０は、走査線駆動部９３と、電源線駆動部９６と、データ線駆動部９７とを有している。
【０２２７】
図４７は、表示装置９における表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は信号Ｓigの波形を示し、（Ｃ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｄ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０２２８】
駆動部９０は、タイミングｔ１１１〜ｔ１１２の期間（書込期間Ｐ３１）において、サブ画素１１に対する画素電圧Ｖsigの書込みを行う。具体的には、まず、データ線駆動部９７が、タイミングｔ１１１において、信号Ｓsigを画素電圧Ｖsigに設定し（図４７（Ｂ））、走査線駆動部９３が、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図４７（Ａ））。これにより、書込トランジスタＷＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが電圧Ｖsigに設定される（図４７（Ｃ））。そして、駆動トランジスタＤＲＴｒの電流Ｉdsが有機ＥＬ素子ＯＬＥＤに流れて、ソース電圧Ｖｓが定まる（図４７（Ｄ））。このようにして、有機ＥＬ素子ＯＬＥＤは、タイミングｔ１１１以降の期間（発光期間Ｐ３２）において発光する。
【０２２９】
以上のように本実施の形態では、サブ画素への書込動作時においてサブ画素が発光を開始するように構成したので、よりシンプルな動作を実現することができる。
【０２３０】
［変形例７−１］
上記実施の形態では、２つのトランジスタを用いてサブ画素１１を構成したが、これに限定されるものではなく、これに代えて、例えば、他のトランジスタをさらに含んで構成してもよい。
【０２３１】
例えば、「２Ｔｒ１Ｃ」構成のサブ画素１１を有する表示部１０（図１，２）に対する駆動方法（図４７）を、そのまま「３Ｔｒ１Ｃ」構成のサブ画素１１Ａを有する表示部１０Ａ（図６，７）に適用することができる。この場合、図４８に示したように、電源制御信号ＤＳを常に低レベル（Ｌ）にし（図４８（Ｂ））、電源トランジスタＤＳＴｒを常にオン状態することにより、図４７に示した駆動方法と同じ方法を実現することができる。
【０２３２】
また、上記駆動方法（図４７）を、そのまま「４Ｔｒ１Ｃ」構成のサブ画素１１Ｂを有する表示部１０Ｂ（図９，１０）に適用することもできる。この場合、図４９に示したように、制御信号ＡＺ１を常に低レベル（Ｌ）にして（図４９（Ｂ））、制御トランジスタＡＺ１Ｔｒを常にオフ状態にするとともに、電源制御信号ＤＳを常に低レベル（Ｌ）にして（図４９（Ｃ））、電源トランジスタＤＳＴｒを常にオン状態することにより、図４７に示した駆動方法と同じ方法を実現することができる。
【０２３３】
また、上記駆動方法（図４７）を、そのまま「４Ｔｒ１Ｃ」構成のサブ画素１１Ｃを有する表示部１０Ｃ（図１３，１４）に適用することもできる。この場合、図５０に示したように、制御信号ＡＺ２を常に低レベル（Ｌ）にして（図５０（Ｂ））、制御トランジスタＡＺ２Ｔｒを常にオフ状態にするとともに、電源制御信号ＤＳを常に低レベル（Ｌ）にして（図５０（Ｃ））、電源トランジスタＤＳＴｒを常にオン状態することにより、図４７に示した駆動方法と同じ方法を実現することができる。
【０２３４】
また、上記駆動方法（図４７）を、そのまま「５Ｔｒ１Ｃ」構成のサブ画素１１Ｄを有する表示部１０Ｄ（図１７，１８）に適用することもできる。この場合、図５１に示したように、制御信号ＡＺ１を常に低レベル（Ｌ）にして（図５１（Ｂ））、制御トランジスタＡＺ１Ｔｒを常にオフ状態にし、制御信号ＡＺ２を常に低レベル（Ｌ）にして（図５１（Ｃ））、制御トランジスタＡＺ２Ｔｒを常にオフ状態にし、電源制御信号ＤＳを常に低レベル（Ｌ）にして（図５１（Ｄ））、電源トランジスタＤＳＴｒを常にオン状態することにより、図４７に示した駆動方法と同じ方法を実現することができる。
【０２３５】
＜８．第８の実施の形態＞
次に、第８の実施の形態に係る表示装置１００について説明する。本実施の形態は、駆動トランジスタＤＲＴｒのゲートに画素電圧Ｖsigを印加し、Ｉds補正によりソース電圧を変化させる表示装置における表示部を、ＰＭＯＳトランジスタのみを用いて構成したものである。なお、上記第１の実施の形態に係る表示装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【０２３６】
図５２は、本実施の形態に係る表示装置１００の一構成例を表すものである。表示装置１００は、表示部１１０および駆動部１２０を備えている。
【０２３７】
表示部１１０は、複数のサブ画素１１１と、行方向に延伸する複数の走査線ＷＳＬ、電源制御線ＤＳＬ、制御線ＡＺ１Ｌ，ＡＺ３Ｌとを有している。これらの走査線ＷＳＬ、電源制御線ＤＳＬ、制御線ＡＺ１Ｌ，ＡＺ３Ｌの一端は、駆動部１２０に接続されている。
【０２３８】
図５３は、サブ画素１１１の回路構成の一例を表すものである。サブ画素１１１は、書込トランジスタＷＳＴｒと、駆動トランジスタＤＲＴｒと、制御トランジスタＡＺ１Ｔｒ，ＡＺ３Ｔｒと、電源トランジスタＤＳＴｒと、容量素子Ｃsubとを備えている。
【０２３９】
書込トランジスタＷＳＴｒと、駆動トランジスタＤＲＴｒと、制御トランジスタＡＺ１Ｔｒ，ＡＺ３Ｔｒと、電源トランジスタＤＳＴｒは、例えば、ＰチャネルＭＯＳ型のＴＦＴにより構成されるものである。書込トランジスタＷＳＴｒは、ゲートが走査線ＷＳＬに接続され、ソースがデータ線ＤＴＬに接続され、ドレインが駆動トランジスタＤＲＴｒのゲートおよび容量素子Ｃｓの一端等に接続されている。駆動トランジスタＤＲＴｒは、ゲートが書込トランジスタＷＳＴｒのドレインおよび容量素子Ｃｓの一端等に接続され、ソースが電源トランジスタＤＳＴｒのドレインおよび容量素子Ｃｓの他端等に接続され、ドレインが有機ＥＬ素子ＯＬＥＤのアノード等に接続されている。制御トランジスタＡＺ１Ｔｒは、ゲートが制御線ＡＺ１Ｌに接続され、ソースには駆動部１２０により電圧Ｖiniが供給され、ドレインは駆動トランジスタＤＲＴｒのソースおよび容量素子Ｃｓの他端等に接続されている。制御トランジスタＡＺ３Ｔｒは、ゲートが制御線ＡＺ３Ｌに接続され、ソースまたはドレインの一方が駆動トランジスタＤＲＴｒのゲートおよび容量素子Ｃｓの一端等に接続されるとともに、他方が駆動トランジスタＤＲＴｒのドレイン等に接続されている。電源トランジスタＤＳＴｒは、ゲートが電源制御線ＤＳＬに接続され、ソースには駆動部１２０により電圧Ｖccpが供給され、ドレインは駆動トランジスタＤＲＴｒのソースおよび容量素子Ｃｓの他端等に接続されている。
【０２４０】
容量素子Ｃsubは、一端が駆動トランジスタＤＲＴｒのソースおよび容量素子Ｃｓの他端等に接続され、他端には駆動部１２０により電圧Ｖ１が供給されている。この電圧Ｖ１は、直流電圧であればどのようなものでもよく、例えば、電圧Ｖccp，Ｖini，Ｖofs，Ｖcathが使用可能である。
【０２４１】
ここで、書込トランジスタＷＳＴｒは、本開示における「第１１のトランジスタ」の一具体例に対応する。制御トランジスタＡＺ３Ｔｒは、本開示における「第１２のトランジスタ」の一具体例に対応する。
【０２４２】
駆動部１２０は、タイミング生成部１２２と、走査線駆動部１２３と、制御線駆動部１２４と、電源制御線駆動部１２５と、データ線駆動部１２７とを備えている。タイミング生成部１２２は、外部から供給される同期信号Ｓsyncに基づいて、走査線駆動部１２３、制御線駆動部１２４、電源制御線駆動部１２５、およびデータ線駆動部１２７に対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御する回路である。制御線駆動部１２４は、タイミング生成部１２２から供給された制御信号に従って、複数の制御線ＡＺ１Ｌに対して制御信号ＡＺ１を順次印加し、複数の制御線ＡＺ３Ｌに対して制御信号ＡＺ３を順次印加するものである。走査線駆動部１２３、電源制御線駆動部１２５、およびデータ線駆動部１２７は、それぞれ、走査線駆動部２３、電源制御線駆動部２５Ａ、およびデータ線駆動部２７と同様の機能を有するものである。
【０２４３】
図５４は、表示装置１００における表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は制御信号ＡＺ１の波形を示し、（Ｃ）は制御信号ＡＺ３の波形を示し、（Ｄ）は電源制御信号ＤＳの波形を示し、（Ｅ）は信号Ｓigの波形を示し、（Ｆ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｇ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０２４４】
まず、駆動部１２０は、タイミングｔ１２１〜ｔ１２２の期間（書込期間Ｐ１）において、サブ画素１１１に対して画素電圧Ｖsigの書込みを行うとともに、サブ画素１１１の初期化を行う。具体的には、まず、タイミングｔ１２１において、データ線駆動部１２７が、信号Ｓigを画素電圧Ｖsigに設定し（図５４（Ｅ））、走査線駆動部１２３が、走査信号ＷＳの電圧を高レベルから低レベルに変化させる（図５４（Ａ））。これにより、書込トランジスタＷＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが画素電圧Ｖsigに設定される（図５４（Ｆ））。また、これと同時に、制御線駆動部１２４が、制御信号ＡＺ１の電圧を高レベルから低レベルに変化させる（図５４（Ｂ））。これにより、制御トランジスタＡＺ１Ｔｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖiniに設定される（図５４（Ｇ））。このようにして、サブ画素１１１が初期化される。
【０２４５】
次に、制御線駆動部１２４は、タイミングｔ１２２において、制御信号ＡＺ１の電圧を低レベルから高レベルに変化させる（図５４（Ｂ））。これにより、制御トランジスタＡＺ１Ｔｒがオフ状態になり、駆動トランジスタＤＲＴｒのソースへの電圧Ｖiniの供給が停止する。
【０２４６】
次に、駆動部１２０は、タイミングｔ１２３〜ｔ１２４の期間（Ｉds補正期間Ｐ２）において、サブ画素１１１に対してＩds補正を行う。具体的には、タイミングｔ１２３において、制御線駆動部１２４が、制御信号ＡＺ３の電圧を高レベルから低レベルに変化させる（図５４（Ｃ））。これにより、制御トランジスタＡＺ３Ｔｒがオン状態になり、駆動トランジスタＤＲＴｒは、ドレインとゲートが制御トランジスタＡＺ３Ｔｒを介して接続された状態（いわゆるダイオード接続）になる。これにより、駆動トランジスタＤＲＴｒのソースからドレインを介してゲートに電流が流れ、ソース電圧Ｖｓが低下する（図５４（Ｇ））。このようにソース電圧Ｖｓが低下することにより、駆動トランジスタＤＲＴｒのソースからドレインへの電流が低下する。この負帰還動作により、ソース電圧Ｖｓは、時間が経つにつれ、よりゆっくりと低下するようになる。このＩds補正を行う時間の長さ（タイミングｔ１２３〜ｔ１２４）は、上記第１の実施の形態に記載したように、タイミングｔ１２４における駆動トランジスタＤＲＴｒを流れる電流のばらつきを抑えるために定められるものである。
【０２４７】
次に、制御線駆動部１２４は、タイミングｔ１２４において、制御信号ＡＺ３の電圧を低レベルから高レベルに変化させる（図５４（Ｃ））。これにより、制御トランジスタＡＺ３Ｔｒはオフ状態になり、これ以後、容量素子Ｃｓの端子間電圧、すなわち、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは維持される。
【０２４８】
次に、走査線駆動部１２３は、タイミングｔ１２５において、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図５４（Ａ））。これにより、書込トランジスタＷＳＴｒはオフ状態になる。
【０２４９】
次に、駆動部１２０は、タイミングｔ１２６以降の期間（発光期間Ｐ３）において、サブ画素１１１を発光させる。具体的には、タイミングｔ１２６において、電源制御線駆動部１２５は、電源制御信号ＤＳの電圧を高レベルから低レベルに変化させる（図５４（Ｄ））。これにより、電源トランジスタＤＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖccpに向かって上昇し（図５４（Ｇ））、これに応じて駆動トランジスタＤＲＴｒのゲート電圧Ｖｇもまた上昇する（図５４（Ｆ））。このようにして、駆動トランジスタＤＲＴｒは飽和領域で動作するようになり、電源トランジスタＤＳＴｒ、駆動トランジスタＤＲＴｒ、有機ＥＬ素子ＯＬＥＤの経路で電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。
【０２５０】
その後、表示装置１００では、所定の期間（１フレーム期間）が経過したのち、発光期間Ｐ３から書込期間Ｐ１に移行する。駆動部１２０は、この一連の動作を繰り返すように駆動する。
【０２５１】
以上のように、本実施の形態では、ＮＭＯＳトランジスタを用いずＰＭＯＳトランジスタのみを用いて表示部を構成したので、例えば、有機ＴＦＴ（Ｏ−ＴＦＴ）プロセスのように、ＮＭＯＳトランジスタを製造できないプロセスでも表示部を製造することができる。
【０２５２】
［変形例８−１］
上記実施の形態では、５つのトランジスタを用いてサブ画素１１１を構成したが、これに限定されるものではなく、これに代えて、例えば、他のトランジスタをさらに含んで構成してもよい。以下に、一例を以下に示す。
【０２５３】
図５５は、本変形例に係る表示装置１００Ａの一構成例を表すものである。表示装置１００Ａは、表示部１１０Ａおよび駆動部１２０Ａを備えている。表示部１１０Ａは、複数のサブ画素１１１Ａと、行方向に延伸する複数の制御線ＡＺ２Ｌとを有している。制御線ＡＺ２Ｌの一端は、駆動部１２０Ａに接続されている。
【０２５４】
図５６は、サブ画素１１１Ａの回路構成の一例を表すものである。サブ画素１１１Ａは、制御トランジスタＡＺ２Ｔｒを備えている。制御トランジスタＡＺ２Ｔｒは、ＰチャネルＭＯＳ型のＴＦＴにより構成されるものである。この制御トランジスタＡＺ２Ｔｒは、ゲートが制御線ＡＺ２Ｌに接続され、ソースには駆動部１２０Ａにより電圧Ｖofsが供給され、ドレインが駆動トランジスタＤＲＴｒのゲートおよび容量素子Ｃｓの一端等に接続されている。
【０２５５】
このような構成でも、図５７に示したように、制御信号ＡＺ２を常に高レベル（Ｈ）にして（図５７（Ｃ））、制御トランジスタＡＺ２Ｔｒを常にオフ状態にすることにより、図５４に示した駆動方法と同じ方法を実現することができる。
【０２５６】
［変形例８−２］
上記実施の形態では、書込期間Ｐ１において、制御トランジスタＡＺ１Ｔｒをオン状態にすることにより、駆動トランジスタＤＲＴｒのソースに電圧Ｖiniを供給したが、これに限定されるものではなく、これに代えて、例えば電源トランジスタＤＳＴｒをオン状態にすることにより、駆動トランジスタＤＲＴｒのソースに電圧Ｖiniを供給してもよい。以下に、本変形例について詳細に説明する。
【０２５７】
図５８は、本変形例に係る表示装置１００Ｂの一構成例を表すものである。表示装置１００Ｂは、表示部１１０Ｂおよび駆動部１２０Ｂを備えている。表示部１１０Ｂは、複数のサブ画素１１１Ｂと、行方向に延伸する複数の電源線ＰＬ、制御線ＡＺ３Ｌとを有している。電源線ＰＬおよび制御線ＡＺ３Ｌの一端は、駆動部１２０Ｂに接続されている。
【０２５８】
図５９は、サブ画素１１１Ｂの回路構成の一例を表すものである。サブ画素１１１Ｂにおいて、電源トランジスタＤＳＴｒのソースは電源線ＰＬに接続されている。ここで、電源トランジスタＤＳＴｒは、本開示における「第１３のトランジスタ」の一具体例に対応する。
【０２５９】
駆動部１２０Ｂは、タイミング生成部１２２Ｂと、走査線駆動部１２３Ｂと、制御線駆動部１２４Ｂと、電源制御線駆動部１２５Ｂと、電源線駆動部１２６Ｂと、データ線駆動部１２７Ｂとを備えている。タイミング生成部１２２Ｂは、外部から供給される同期信号Ｓsyncに基づいて、走査線駆動部１２３Ｂ、制御線駆動部１２４Ｂ、電源制御線駆動部１２５Ｂ、電源線駆動部１２６Ｂ、およびデータ線駆動部１２７Ｂに対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御する回路である。制御線駆動部１２４Ｂは、タイミング生成部１２２Ｂから供給された制御信号に従って、複数の制御線ＡＺ３Ｌに対して制御信号ＡＺ３を順次印加するものである。走査線駆動部１２３Ｂ、電源制御線駆動部１２５Ｂ、電源線駆動部１２６Ｂ、およびデータ線駆動部１２７Ｂは、それぞれ、走査線駆動部２３、電源制御線駆動部２５Ａ、電源線駆動部２６、およびデータ線駆動部２７と同様の機能を有するものである。
【０２６０】
図６０は、表示装置１００Ｂにおける表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は制御信号ＡＺ３の波形を示し、（Ｃ）は電源制御信号ＤＳの波形を示し、（Ｄ）は電源信号ＤＳ２の波形を示し、（Ｅ）は信号Ｓigの波形を示し、（Ｆ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｇ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０２６１】
まず、電源線駆動部１２６Ｂは、書込期間Ｐ１に先立つタイミングｔ１３１において、電源信号ＤＳ２を電圧Ｖccpから電圧Ｖiniに変化させる（図６０（Ｄ））。
【０２６２】
次に、駆動部１２０Ｂは、タイミングｔ１３２〜ｔ１３３の期間（書込期間Ｐ１）において、上記実施の形態の場合と同様に、サブ画素１１１Ｂに対して画素電圧Ｖsigの書込みを行う。また、タイミングｔ１３２において、電源制御線駆動部１２５Ｂは、電源制御信号ＤＳの電圧を高レベルから低レベルに変化させる（図６０（Ｃ））。これにより、電源トランジスタＤＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖiniに設定される（図６０（Ｇ））。このようにして、サブ画素１１１Ｂが初期化される。
【０２６３】
次に、電源制御線駆動部１２５Ｂは、タイミングｔ１３３において、電源制御信号ＤＳの電圧を低レベルから高レベルに変化させる（図６０（Ｃ））。これにより、電源トランジスタＤＳＴｒがオフ状態になり、駆動トランジスタＤＲＴｒのソースへの電圧Ｖiniへの供給が停止する。
【０２６４】
次に、駆動部１２０Ｂは、タイミングｔ１３４〜ｔ１３５の期間（Ｉds補正期間Ｐ２）において、上記実施の形態の場合と同様にＩds補正を行う。
【０２６５】
そして、電源線駆動部１２６Ｂは、タイミングｔ１３６において、電源信号ＤＳ２を電圧Ｖiniから電圧Ｖccpに変化させる（図６０（Ｄ））。
【０２６６】
このような構成でも、上記実施の形態と同様の効果を得ることができる。
【０２６７】
［変形例８−３］
上記実施の形態では、書込期間Ｐ１において、制御トランジスタＡＺ１Ｔｒをオン状態にすることにより、駆動トランジスタＤＲＴｒのソースに電圧Ｖiniを供給したが、これに限定されるものではなく、これに代えて、例えば電源トランジスタＤＳＴｒをオン状態にすることにより、駆動トランジスタＤＲＴｒのソースに電圧Ｖccpを供給してもよい。以下に、本変形例について詳細に説明する。
【０２６８】
図６１は、本変形例に係る表示装置１００Ｃの一構成例を表すものである。表示装置１００Ｃは、表示部１１０Ｃおよび駆動部１２０Ｃを備えている。表示部１１０Ｃは、複数のサブ画素１１１Ｃと、行方向に延伸する複数の電源制御線ＤＳＡＬ，ＤＳＢＬと、制御線ＡＺ３Ｌとを有している。電源制御線ＤＳＡＬ，ＤＳＢＬおよび制御線ＡＺ３Ｌの一端は、駆動部１２０Ｃに接続されている。
【０２６９】
図６２は、サブ画素１１１Ｃの回路構成の一例を表すものである。サブ画素１１１Ｃは、電源トランジスタＤＳＡＴｒ，ＤＳＢＴｒを備えている。電源トランジスタＤＳＡＴｒ，ＤＳＢＴｒは、ＰチャネルＭＯＳ型のＴＦＴにより構成されるものである。電源トランジスタＤＳＡＴｒは、ゲートが電源制御線ＤＳＡＬに接続され、ソースには駆動部１２０Ｃにより電圧Ｖccpが供給され、ドレインは駆動トランジスタＤＲＴｒのソースおよび容量素子Ｃｓの他端などに接続されている。電源トランジスタＤＳＢＴｒは、ゲートが電源制御線ＤＳＢＬに接続され、ソースは駆動トランジスタＤＲＴｒのドレイン等に接続され、ドレインは有機ＥＬ素子ＯＬＥＤのアノードに接続されている。ここで、電源トランジスタＤＳＢＴｒは、本開示における「第１４のトランジスタ」の一具体例に対応する。
【０２７０】
駆動部１２０Ｃは、タイミング生成部１２２Ｃと、走査線駆動部１２３Ｃと、制御線駆動部１２４Ｃと、電源制御線駆動部１２５Ｃと、データ線駆動部１２７Ｃとを備えている。タイミング生成部１２２Ｃは、外部から供給される同期信号Ｓsyncに基づいて、走査線駆動部１２３Ｃ、制御線駆動部１２４Ｃ、電源制御線駆動部１２５Ｃ、およびデータ線駆動部１２７Ｃに対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御する回路である。電源制御線駆動部１２５Ｃは、タイミング生成部１２２Ｃから供給された制御信号に従って、複数の電源制御線ＤＳＡＬに対して電源制御信号ＤＳＡを順次印加するとともに、複数の電源制御線ＤＳＢＬに対して電源制御信号ＤＳＢを順次印加するものである。走査線駆動部１２３Ｃ、制御線駆動部１２４Ｃ、およびデータ線駆動部１２７Ｃは、それぞれ、走査線駆動部２３、制御線駆動部１２４Ｂ、およびデータ線駆動部２７と同様の機能を有するものである。
【０２７１】
図６３は、表示装置１００Ｃにおける表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は制御信号ＡＺ３の波形を示し、（Ｃ）は電源制御信号ＤＳＡの波形を示し、（Ｄ）は電源制御信号ＤＳＢの波形を示し、（Ｅ）は信号Ｓigの波形を示し、（Ｆ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｇ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０２７２】
まず、電源線制御線駆動部１２５Ｃは、書込期間Ｐ１に先立つタイミングｔ１４１において、電源制御信号ＤＳＢの電圧を低レベルから高レベルに変化させる（図６３（Ｄ））。これにより、電源トランジスタＤＳＢＴｒがオフ状態になる。
【０２７３】
次に、駆動部１２０Ｃは、タイミングｔ１４２〜ｔ１４３の期間（書込期間Ｐ１）において、上記実施の形態の場合と同様に、サブ画素１１１Ｃに対して画素電圧Ｖsigの書込みを行う。また、タイミングｔ１４２において、電源制御線駆動部１２５Ｃは、電源制御信号ＤＳＡの電圧を高レベルから低レベルに変化させる（図６３（Ｃ））。これにより、電源トランジスタＤＳＡＴｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖccpに設定される（図６３（Ｇ））。その際、電源トランジスタＤＳＢＴｒはオフ状態であるため、有機ＥＬ素子ＯＬＥＤに電流が流れることはない。このようにして、サブ画素１１１Ｃが初期化される。
【０２７４】
次に、電源制御線駆動部１２５Ｃは、タイミングｔ１４３において、電源制御信号ＤＳＡの電圧を低レベルから高レベルに変化させる（図６３（Ｃ））。これにより、電源トランジスタＤＳＡＴｒがオフ状態になり、駆動トランジスタＤＲＴｒのソースへの電圧Ｖccpの供給が停止する。
【０２７５】
次に、駆動部１２０Ｃは、タイミングｔ１４４〜ｔ１４５の期間（Ｉds補正期間Ｐ２）において、上記実施の形態の場合と同様にＩds補正を行う。
【０２７６】
次に、走査線駆動部１２３Ｃは、タイミングｔ１４６において、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図６３（Ａ））。これにより、書込トランジスタＷＳＴｒはオフ状態になる。
【０２７７】
次に、電源制御線駆動部１２５Ｃは、タイミングｔ１４７において、電源制御信号ＤＳＡの電圧を高レベルから低レベルに変化させる（図６３（Ｃ））。これにより、電源トランジスタＤＳＡＴｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖccpに向かって上昇し（図６３（Ｇ））、これに応じて駆動トランジスタＤＲＴｒのゲート電圧Ｖｇもまた上昇する（図６３（Ｆ））。
【０２７８】
次に、駆動部１２０Ｃは、タイミングｔ１４９以降の期間（発光期間Ｐ３）において、サブ画素１１１Ｃを発光させる。具体的には、電源制御線駆動部１２５Ｃが、タイミングｔ１４９において、電源制御信号ＤＳＢの電圧を高レベルから低レベルに変化させる（図６３（Ｄ））。これにより、電源トランジスタＤＳＢＴｒがオン状態になり、電源トランジスタＤＳＡＴｒ、駆動トランジスタＤＲＴｒ、電源トランジスタＤＳＢＴｒ、有機ＥＬ素子ＯＬＥＤの経路で電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。
【０２７９】
このような構成でも、上記実施の形態と同様の効果を得ることができる。
【０２８０】
また、本変形例の場合においても、例えば、以下に示すように、他のトランジスタをさらに含んで構成してもよい。
【０２８１】
図６４は、本変形例に係る表示装置１００Ｄの一構成例を表すものである。表示装置１００Ｄは、表示部１１０Ｄおよび駆動部１２０Ｄを備えている。表示部１１０Ｄは、複数のサブ画素１１１Ｄと、行方向に延伸する複数の制御線ＡＺ２Ｌを有している。制御線ＡＺ２Ｌの一端は、駆動部１２０Ｄに接続されている。
【０２８２】
図６５は、サブ画素１１１Ｄの回路構成の一例を表すものである。サブ画素１１１Ｄは、制御トランジスタＡＺ２Ｔｒを備えている。この制御トランジスタＡＺ２Ｔｒは、ゲートが制御線ＡＺ２Ｌに接続され、ソースには駆動部１２０Ｄにより電圧Ｖofsが供給され、ドレインが駆動トランジスタＤＲＴｒのゲートおよび容量素子Ｃｓの一端等に接続されている。
【０２８３】
このような構成でも、図６６に示したように、制御信号ＡＺ２を常に高レベル（Ｈ）にして（図６６（Ｂ））、制御トランジスタＡＺ２Ｔｒを常にオフ状態にすることにより、図６３に示した駆動方法と同じ方法を実現することができる。
【０２８４】
＜９．第９の実施の形態＞
次に、第９の実施の形態に係る表示装置３００について説明する。本実施の形態は、駆動トランジスタＤＲＴｒをＮＭＯＳトランジスタで構成する場合において、その駆動トランジスタＤＲＴｒのソースに画素電圧Ｖsigを印加し、Ｉds補正によりゲート電圧を変化させるようにしたものである。なお、上記第１の実施の形態に係る表示装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【０２８５】
表示装置３００は、図５５に示したように、表示部３１０と、駆動部３２０とを備えている。表示部３１０は、サブ画素３１１を有している。駆動部３２０は、タイミング生成部３２２と、走査線駆動部３２３と、制御線駆動部３２４と、電源制御線駆動部３２５と、データ線駆動部３２７とを備えている。
【０２８６】
図６７は、サブ画素３１１の回路構成の一例を表すものである。サブ画素３１１は、書込トランジスタＷＳＴｒと、駆動トランジスタＤＲＴｒと、制御トランジスタＡＺ１Ｔｒ，ＡＺ２Ｔｒ，ＡＺ３Ｔｒと、電源トランジスタＤＳＴｒと、容量素子Ｃsubとを備えている。
【０２８７】
書込トランジスタＷＳＴｒと、駆動トランジスタＤＲＴｒおよび制御トランジスタＡＺ２Ｔｒ，ＡＺ３Ｔｒは、例えば、ＮチャネルＭＯＳ型のＴＦＴにより構成されるものであり、制御トランジスタＡＺ１Ｔｒおよび電源トランジスタＤＳＴｒは、ＰチャネルＭＯＳ型のＴＦＴにより構成されるものである。書込トランジスタＷＳＴｒは、ゲートが走査線ＷＳＬに接続され、ソースがデータ線ＤＴＬに接続され、ドレインが駆動トランジスタＤＲＴｒのソースおよび容量素子Ｃｓの一端に接続されている。駆動トランジスタＤＲＴｒは、ゲートが容量素子Ｃｓの他端等に接続され、ドレインが電源トランジスタＤＳＴｒのドレイン等に接続され、ソースが書込トランジスタＷＳＴｒのドレイン、容量素子Ｃｓの一端および有機ＥＬ素子ＯＬＥＤのアノード等に接続されている。制御トランジスタＡＺ１Ｔｒは、ゲートが制御線ＡＺ１Ｌに接続され、ソースには駆動部３２０により電圧Ｖiniが供給され、ドレインは駆動トランジスタＤＲＴｒのゲートおよび容量素子Ｃｓの他端等に接続されている。制御トランジスタＡＺ２Ｔｒは、ゲートが制御線ＡＺ２Ｌに接続され、ソースには駆動部３２０により電圧Ｖofsが供給され、ドレインは書込トランジスタＷＳＴｒのドレイン、駆動トランジスタＤＲＴｒのソース、および容量素子Ｃｓの一端等に接続されている。制御トランジスタＡＺ３Ｔｒは、ゲートが制御線ＡＺ３Ｌに接続され、ソースまたはドレインの一方が駆動トランジスタＤＲＴｒのゲートおよび容量素子Ｃｓの他端等に接続されるとともに、他方が駆動トランジスタＤＲＴｒのドレイン等に接続されている。電源トランジスタＤＳＴｒは、ゲートが電源制御線ＤＳＬに接続され、ソースには駆動部３２０により電圧Ｖccpが供給され、ドレインは駆動トランジスタＤＲＴｒのドレイン等に接続されている。
【０２８８】
容量素子Ｃsubは、一端が駆動トランジスタＤＲＴｒのソースおよび容量素子Ｃｓの他端等に接続され、他端には駆動部１２０により電圧Ｖ１が供給されている。この電圧Ｖ１は、直流電圧であればどのようなものでもよく、例えば、電圧Ｖccp，Ｖini，Ｖofs，Ｖcathが使用可能である。
【０２８９】
ここで、書込トランジスタＷＳＴｒは、本開示における「第１６のトランジスタ」の一具体例に対応する。制御トランジスタＡＺ３Ｔｒは、本開示における「第１７のトランジスタ」の一具体例に対応する。
【０２９０】
図６８は、表示装置３００における表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は制御信号ＡＺ１の波形を示し、（Ｃ）は制御信号ＡＺ２の波形を示し、（Ｄ）は制御信号ＡＺ３の波形を示し、（Ｅ）は電源制御信号ＤＳの波形を示し、（Ｆ）は信号Ｓigの波形を示し、（Ｇ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｈ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０２９１】
まず、駆動部３２０は、タイミングｔ１５１〜ｔ１５２の期間（書込期間Ｐ１）において、サブ画素３１１に対して画素電圧Ｖsigの書込みを行うとともに、サブ画素３１１の初期化を行う。具体的には、まず、タイミングｔ１５１において、データ線駆動部３２７が、信号Ｓigを画素電圧Ｖsigに設定し（図６８（Ｆ））、走査線駆動部３２３が、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図６８（Ａ））。これにより、書込トランジスタＷＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが画素電圧Ｖsigに設定される（図６８（Ｈ））。また、これと同時に、制御線駆動部３２４が、制御信号ＡＺ１の電圧を高レベルから低レベルに変化させる（図６６（Ｂ））。これにより、制御トランジスタＡＺ１Ｔｒがオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが電圧Ｖiniに設定される（図６８（Ｇ））。このようにして、サブ画素３１１が初期化される。
【０２９２】
次に、制御線駆動部３２４は、タイミングｔ１５２において、制御信号ＡＺ１の電圧を低レベルから高レベルに変化させる（図６８（Ｂ））。これにより、制御トランジスタＡＺ１Ｔｒがオフ状態になり、駆動トランジスタＤＲＴｒのゲートへの電圧Ｖiniの供給が停止する。
【０２９３】
次に、駆動部３２０は、タイミングｔ１５３〜ｔ１５４の期間（Ｉds補正期間Ｐ２）において、サブ画素３１１に対してＩds補正を行う。具体的には、タイミングｔ１５３において、制御線駆動部３２４が、制御信号ＡＺ３の電圧を低レベルから高レベルに変化させる（図６８（Ｄ））。これにより、制御トランジスタＡＺ３Ｔｒがオン状態になり、駆動トランジスタＤＲＴｒは、ドレインとゲートが制御トランジスタＡＺ３Ｔｒを介して接続された状態（いわゆるダイオード接続）になる。これにより、駆動トランジスタＤＲＴｒのゲートからドレインを介してソースに電流が流れ、ゲート電圧Ｖｇが低下する（図６８（Ｇ））。このようにゲート電圧Ｖｇが低下することにより、駆動トランジスタＤＲＴｒのドレインからソースへの電流が低下する。この負帰還動作により、ゲート電圧Ｖｇは、時間が経つにつれ、よりゆっくりと低下するようになる。このＩds補正を行う時間の長さ（タイミングｔ１５３〜ｔ１５４）は、上記第１の実施の形態に記載したように、タイミングｔ１５４における駆動トランジスタＤＲＴｒを流れる電流のばらつきを抑えるために定められるものである。
【０２９４】
次に、制御線駆動部３２４は、タイミングｔ１５４において、制御信号ＡＺ３の電圧を高レベルから低レベルに変化させる（図６８（Ｄ））。これにより、制御トランジスタＡＺ３Ｔｒはオフ状態になり、これ以後、容量素子Ｃｓの端子間電圧、すなわち、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは維持される。
【０２９５】
次に、走査線駆動部３２３は、タイミングｔ１５５において、走査信号ＷＳの電圧を高レベルから低レベルに変化させる（図６８（Ａ））。これにより、書込トランジスタＷＳＴｒはオフ状態になる。
【０２９６】
次に、駆動部３２０は、タイミングｔ１５６以降の期間（発光期間Ｐ３）において、サブ画素３１１を発光させる。具体的には、タイミングｔ１５６において、電源制御線駆動部３２５は、電源制御信号ＤＳの電圧を高レベルから低レベルに変化させる（図６８（Ｄ））。これにより、電源トランジスタＤＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒに電流Ｉdsが流れ、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが上昇し（図６８（Ｈ））、これに伴って駆動トランジスタＤＲＴｒのゲート電圧Ｖｇも上昇する（図６８（Ｇ））。この例では、ソース電圧Ｖｓがドレイン電圧（電圧Ｖcath＋有機ＥＬ素子のオン電圧Ｖon）より高くなるまで上昇する。そして、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが、有機ＥＬ素子ＯＬＥＤの閾値電圧Ｖelと電圧Ｖcathの和（Ｖel＋Ｖcath）よりも大きくなると、有機ＥＬ素子ＯＬＥＤのアノード・カソード間に電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。すなわち、有機ＥＬ素子ＯＬＥＤの素子ばらつきに応じた分だけソース電圧Ｖｓが上昇し、有機ＥＬ素子ＯＬＥＤが発光する。
【０２９７】
その後、表示装置３００では、所定の期間（１フレーム期間）が経過したのち、発光期間Ｐ３から書込期間Ｐ１に移行する。駆動部３２０は、この一連の動作を繰り返すように駆動する。
【０２９８】
このように構成しても、上記第１の実施の形態等と同様の効果を得ることができる。
【０２９９】
［変形例９−１］
上記実施の形態では、書込期間Ｐ１において、制御トランジスタＡＺ１Ｔｒをオン状態にすることにより、駆動トランジスタＤＲＴｒのゲートに電圧Ｖiniを供給したが、これに限定されるものではなく、これに代えて、例えば、図６９，７０に示したように、制御トランジスタＡＺ１Ｔｒをオン状態にすることにより、ゲートに電圧Ｖccpを供給してもよい。
【０３００】
［変形例９−２］
上記実施の形態では、サブ画素３１１に制御トランジスタＡＺ２Ｔｒを設けたが、これに限定されるものではなく、これに代えて、例えば、制御トランジスタＡＺ２Ｔｒを設けなくてもよい。
【０３０１】
［変形例９−３］
上記実施の形態では、書込期間Ｐ１において、制御トランジスタＡＺ１Ｔｒをオン状態にすることにより、駆動トランジスタＤＲＴｒのゲートに電圧Ｖiniを供給したが、これに限定されるものではなく、これに代えて、例えば電源トランジスタＤＳＴｒをオン状態にすることにより、駆動トランジスタＤＲＴｒのゲートに電圧Ｖccpを供給してもよい。以下に、本変形例について詳細に説明する。
【０３０２】
図７１は、本変形例に係る表示装置３００Ｃの一構成例を表すものである。表示装置３００Ｃは、表示部３１０Ｃおよび駆動部３２０Ｃを備えている。表示部３１０Ｃは、複数のサブ画素３１１Ｃと、行方向に延伸する複数の制御線ＡＺ３Ｌを有している。制御線ＡＺ３Ｌの一端は、駆動部３２０Ｃに接続されている。
【０３０３】
図７２は、サブ画素３１１Ｃの回路構成の一例を表すものである。このサブ画素３１１Ｃは、上記実施の形態に係るサブ画素３１１と比べ、制御トランジスタＡＺ１Ｔｒ，ＡＺ２Ｔｒを省いて構成したものである。ここで、電源トランジスタＤＳＴｒは、本開示における「第１８のトランジスタ」の一具体例に対応する。
【０３０４】
駆動部３２０Ｃは、タイミング生成部３２２Ｃと、走査線駆動部３２３Ｃと、制御線駆動部３２４Ｃと、電源制御線駆動部３２５Ｃと、データ線駆動部３２７Ｃとを備えている。タイミング生成部３２２Ｃは、外部から供給される同期信号Ｓsyncに基づいて、走査線駆動部３２３Ｃ、制御線駆動部３２４Ｃ、電源制御線駆動部３２５Ｃ、およびデータ線駆動部３２７Ｃに対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御する回路である。制御線駆動部３２４Ｃは、タイミング生成部３２２Ｃから供給された制御信号に従って、複数の制御線ＡＺ３Ｌに対して制御信号ＡＺ３を順次印加するものである。走査線駆動部３２３Ｃ、電源制御線駆動部３２５Ｃ、およびデータ線駆動部３２７Ｃは、それぞれ、走査線駆動部２３、電源制御線駆動部２５Ａ、およびデータ線駆動部２７と同様の機能を有するものである。
【０３０５】
図７３は、表示装置３００Ｃにおける表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は制御信号ＡＺ３の波形を示し、（Ｃ）は電源制御信号ＤＳの波形を示し、（Ｄ）は信号Ｓigの波形を示し、（Ｅ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｆ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０３０６】
まず、駆動部３２０Ｃは、タイミングｔ１６１〜ｔ１６２の期間（書込期間Ｐ１）において、サブ画素３１１Ｃに対して画素電圧Ｖsigの書込みを行うとともに、サブ画素３１１Ｃの初期化を行う。具体的には、まず、タイミングｔ１６１において、データ線駆動部３２７Ｃが、信号Ｓigを画素電圧Ｖsigに設定し（図７３（Ｄ））、走査線駆動部３２３Ｃが、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図７３（Ａ））。これにより、書込トランジスタＷＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが画素電圧Ｖsigに設定される（図７３（Ｆ））。これと同時に、制御線駆動部３２４Ｃが、制御信号ＡＺ３の電圧を低レベルから高レベルに変化させる（図７３（Ｂ））。これにより、制御トランジスタＡＺ３Ｔｒがオン状態になり、駆動トランジスタＤＲＴｒは、ドレインとゲートが制御トランジスタＡＺ３Ｔｒを介して接続された状態（いわゆるダイオード接続）になる。そして、電源制御線駆動部３２５Ｃが、電源制御信号ＤＳの電圧を高レベルから低レベルに変化させる（図７３（Ｃ））。これにより、電源トランジスタＤＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが電圧Ｖccpに設定される（図７３（Ｅ））。このようにして、サブ画素３１１Ｃが初期化される。
【０３０７】
次に、駆動部３２０Ｃは、タイミングｔ１６２〜ｔ１６３の期間（Ｉds補正期間Ｐ２）において、サブ画素３１１Ｃに対してＩds補正を行う。具体的には、タイミングｔ１６２において、電源制御線駆動部３２５Ｃが、電源制御信号ＤＳの電圧を低レベルから高レベルに変化させる（図７３（Ｃ））。これにより、電源トランジスタＤＳＴｒがオフ状態になり、駆動トランジスタＤＲＴｒのゲートからドレインを介してソースに電流が流れ、ゲート電圧Ｖｇが低下する（図７３（Ｅ））。このようにして、駆動部３２０Ｃは、上記実施の形態の場合と同様にＩds補正を行う。
【０３０８】
次に、制御線駆動部３２４Ｃは、タイミングｔ１６３において、制御信号ＡＺ３の電圧を高レベルから低レベルに変化させる（図７３（Ｂ））。これにより、制御トランジスタＡＺ３Ｔｒはオフ状態になる。
【０３０９】
次に、走査線駆動部３２３Ｃは、タイミングｔ１６４において、走査信号ＷＳの電圧を高レベルから低レベルに変化させる（図７３（Ａ））。これにより、書込トランジスタＷＳＴｒはオフ状態になる。
【０３１０】
そして、Ｉds補正が終了した後、駆動部３２０Ｃは、タイミングｔ１６５以降の期間（発光期間Ｐ３）において、上記実施の形態の場合と同様に、サブ画素３１１Ｃを発光させる。
【０３１１】
このような構成でも、上記実施の形態と同様の効果を得ることができる。
【０３１２】
また、本変形例の場合においても、以下に示すように、例えば、他のトランジスタをさらに含んで構成してもよい。
【０３１３】
図７４は、本変形例に係る表示装置３００Ｄの一構成例を表すものである。表示装置３００Ｄは、表示部３１０Ｄおよび駆動部３２０Ｄを備えている。表示部３１０Ｄは、複数のサブ画素３１１Ｄ、および行方向に延伸する複数の制御線ＡＺ２Ｌを有している。制御線ＡＺ２Ｌの一端は、駆動部３２０Ｄに接続されている。
【０３１４】
図７５は、サブ画素３１１Ｄの回路構成の一例を表すものである。サブ画素３１１Ｄは、制御トランジスタＡＺ２Ｔｒを備えている。この制御トランジスタＡＺ２Ｔｒは、ゲートが制御線ＡＺ２Ｌに接続され、ソースには駆動部３２０Ｄにより電圧Ｖofsが供給され、ドレインが駆動トランジスタＤＲＴｒのソースおよび容量素子Ｃｓの一端等に接続されている。
【０３１５】
このような構成でも、図７６に示したように、制御信号ＡＺ２を常に低レベル（Ｌ）にして（図７６（Ｂ））、制御トランジスタＡＺ２Ｔｒを常にオフ状態にすることにより、図７３に示した駆動方法と同じ方法を実現することができる。
【０３１６】
＜１０．第１０の実施の形態＞
次に、第１０の実施の形態に係る表示装置７００Ａについて説明する。本実施の形態は、上記第８の実施の形態に係る表示装置１００等と同様の構成を用いて、第５の実施の形態に記載したＶth補正を行うものである。なお、上記第５および第８の実施の形態に係る表示装置等と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【０３１７】
表示装置７００Ａは、図５５，５６に示したように、サブ画素１１１Ａを有する表示部１１０Ａと、駆動部７２０Ａとを備えたものである。駆動部７２０Ａは、走査線駆動部７２３Ａと、制御線駆動部７２４Ａと、電源制御線駆動部７２５Ａと、データ線駆動部７２７Ａとを有している。
【０３１８】
図７７は、表示装置７００Ａにおける表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は制御信号ＡＺ１の波形を示し、（Ｃ）は制御信号ＡＺ２の波形を示し、（Ｄ）は制御信号ＡＺ３の波形を示し、（Ｅ）は電源制御信号ＤＳの波形を示し、（Ｆ）は信号Ｓigの波形を示し、（Ｇ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｈ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０３１９】
まず、駆動部７２０Ａは、タイミングｔ１７１〜ｔ１７２の期間（初期化期間Ｐ１１）において、サブ画素１１１Ａを初期化する。具体的には、タイミングｔ１７１において、制御線駆動部７２４Ａが、制御信号ＡＺ１の電圧を高レベルから低レベルに変化させ（図７７（Ｂ））、制御信号ＡＺ２の電圧を高レベルから低レベルに変化させる（図７７（Ｃ））。これにより、制御トランジスタＡＺ１Ｔｒ，ＡＺ２Ｔｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖiniに設定されるとともに（図７７（Ｈ））、ゲート電圧Ｖｇが電圧Ｖofsに設定される（図７７（Ｇ））。このようにして、サブ画素１１１Ａが初期化される。
【０３２０】
次に、制御線駆動部７２４Ａは、制御信号ＡＺ１の電圧を低レベルから高レベルに変化させる（図７７（Ｂ））。これにより、制御トランジスタＡＺ１Ｔｒがオフ状態になり、駆動トランジスタＤＲＴｒのソースへの電圧Ｖiniの供給が停止する。
【０３２１】
次に、駆動部７２０Ａは、タイミングｔ１７３〜ｔ１７４の期間（Ｖth補正期間Ｐ１２）において、Ｖth補正を行う。具体的には、タイミングｔ１７３において、制御線駆動部７２４Ａが、制御信号ＡＺ３の電圧を高レベルから低レベルに変化させる（図７７（Ｄ））。これにより、制御トランジスタＡＺ３Ｔｒがオン状態になり、駆動トランジスタＤＲＴｒは、ドレインとゲートが制御トランジスタＡＺ３Ｔｒを介して接続された状態（いわゆるダイオード接続）になる。よって、駆動トランジスタＤＲＴｒのソースからドレインを介してゲートに電流が流れ、ソース電圧Ｖｓが低下する（図７７（Ｈ））。このようにして、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは、駆動トランジスタＤＲＴｒの閾値電圧Ｖthと等しくなる（Ｖgs＝Ｖth）ように収束していく。
【０３２２】
次に、制御線駆動部７２４Ａは、制御信号ＡＺ３の電圧を低レベルから高レベルに変化させる（図７７（Ｄ））。これにより、制御トランジスタＡＺ３Ｔｒがオフ状態になる。
【０３２３】
次に、駆動部７２０Ａは、タイミングｔ１７６〜ｔ１７７の期間（書込期間Ｐ１４）において、サブ画素１１１Ａに対して画素電圧Ｖsigの書込みを行う。具体的には、走査線駆動部７２３Ａが、タイミングｔ１７６において、走査信号ＷＳの電圧を高レベルから低レベルに変化させる（図７７（Ａ））。これにより、書込トランジスタＷＳＴｒはオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが、電圧Ｖofsから画素電圧Ｖsigに低下する（図７７（Ｇ））。
【０３２４】
次に、走査線駆動部７２３Ａが、タイミングｔ１７７において、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図７７（Ａ））。これにより、書込トランジスタＷＳＴｒはオフ状態になる。
【０３２５】
そして、駆動部７２０Ａは、上記第５の実施の形態に係る駆動部７０Ａ（図３８）と同様に、タイミングｔ１７８以降の期間（発光期間Ｐ１６）において、サブ画素１１１Ａを発光させる。
【０３２６】
このように構成しても、上記第５の実施の形態等と同様の効果を得ることができる。
【０３２７】
［変形例１０−１］
上記実施の形態では、初期化期間Ｐ１１において、制御トランジスタＡＺ２Ｔｒをオン状態にすることにより、駆動トランジスタＤＲＴｒのゲートに電圧Ｖofsを供給したが、これに限定されるものではなく、書込トランジスタＷＳＴｒをオン状態にすることにより、駆動トランジスタＤＲＴｒのゲートに電圧Ｖofsを供給してもよい。以下に、本変形例について詳細に説明する。
【０３２８】
本変形例に係る表示装置７００Ｂは、図５２，５３に示したように、サブ画素１１１を有する表示部１１０と、駆動部７２０Ｂとを備えたものである。駆動部７２０Ｂは、走査線駆動部７２３Ｂと、制御線駆動部７２４Ｂと、電源制御線駆動部７２５Ｂと、データ線駆動部７２７Ｂとを有している。
【０３２９】
図７８は、表示装置７００Ｂにおける表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は制御信号ＡＺ１の波形を示し、（Ｃ）は制御信号ＡＺ３の波形を示し、（Ｄ）は電源制御信号ＤＳの波形を示し、（Ｅ）は信号Ｓigの波形を示し、（Ｆ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｇ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０３３０】
まず、駆動部７２０Ｂは、タイミングｔ１８１〜ｔ１８２の期間（初期化期間Ｐ１１）において、サブ画素１１１を初期化する。具体的には、タイミングｔ１８１において、データ線駆動部７２７Ｂが、信号Ｓigを電圧Ｖofsに設定し（図７８（Ｅ））、走査線駆動部７２３Ｂが、走査信号ＷＳの電圧を高レベルから低レベルに変化させる（図７８（Ａ））。これにより、書込トランジスタＷＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが電圧Ｖofsに設定される（図７８（Ｆ））。これと同時に、制御線駆動部７２４Ｂが、制御信号ＡＺ１の電圧を高レベルから低レベルに変化させる（図７８（Ｂ））。これにより、制御トランジスタＡＺ１Ｔｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖiniに設定される（図７８（Ｇ））。このようにして、サブ画素１１１が初期化される。
【０３３１】
次に、制御線駆動部７２４Ａは、タイミングｔ１８２において、制御信号ＡＺ１の電圧を低レベルから高レベルに変化させる（図７８（Ｂ））。これにより、制御トランジスタＡＺ１Ｔｒがオフ状態になり、駆動トランジスタＤＲＴｒのソースへの電圧Ｖiniの供給が停止する。
【０３３２】
次に、駆動部７２０Ｂは、上記実施の形態に係る駆動部７２０Ａ（図７７）と同様に、タイミングｔ１８３〜ｔ１８４の期間（Ｖth補正期間Ｐ１２）において、Ｖth補正を行う。
【０３３３】
次に、駆動部７２０Ｂは、タイミングｔ１８５〜ｔ１８６の期間（書込期間Ｐ１４）において、サブ画素１１１に対して画素電圧Ｖsigの書込みを行う。具体的には、タイミングｔ１８５において、データ線駆動部７２７Ｂが、信号Ｓigを電圧Ｖofsから画素電圧Ｖsigに変化させる（図７８（Ｅ））。これにより、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが、電圧Ｖofsから画素電圧Ｖsigに低下する（図７８（Ｆ））。
【０３３４】
次に、走査線駆動部７２３Ｂが、タイミングｔ１８６において、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図７８（Ａ））。これにより、書込トランジスタＷＳＴｒはオフ状態になる。
【０３３５】
そして、駆動部７２０Ｂは、上記実施の形態に係る駆動部７２０Ａ（図７７）と同様に、タイミングｔ１８７以降の期間（発光期間Ｐ１６）において、サブ画素１１１を発光させる。
【０３３６】
このような構成でも、上記実施の形態と同様の効果を得ることができる。
【０３３７】
また、この表示装置７００Ｂにおいて、以下に示すように、さらに、電源トランジスタＤＳＴｒをオン状態にすることにより、駆動トランジスタＤＲＴｒのソースに電圧Ｖiniを供給してもよい。
【０３３８】
本変形例に係る表示装置７００Ｃは、図５８，５９に示したように、サブ画素１１１Ｂを有する表示部１１０Ｂと、駆動部７２０Ｃとを備えたものである。駆動部７２０Ｃは、走査線駆動部７２３Ｃと、制御線駆動部７２４Ｃと、電源制御線駆動部７２５Ｃと、電源線駆動部７２６Ｃと、データ線駆動部７２７Ｃとを有している。
【０３３９】
図７９は、表示装置７００Ｃにおける表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は制御信号ＡＺ３の波形を示し、（Ｃ）は電源制御信号ＤＳの波形を示し、（Ｄ）は電源信号ＤＳ２の波形を示し、（Ｅ）は信号Ｓigの波形を示し、（Ｆ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｇ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０３４０】
まず、電源線駆動部７２６Ｃは、初期化期間Ｐ１１に先立つタイミングｔ１９１において、電源信号ＤＳ２を電圧Ｖccpから電圧Ｖiniに変化させる（図７９（Ｄ））。
【０３４１】
次に、駆動部７２０Ｃは、タイミングｔ１９２〜ｔ１９３の期間（初期化期間Ｐ１１）において、サブ画素１１１Ｂを初期化する。具体的には、タイミングｔ１９２において、データ線駆動部７２７Ｃが、信号Ｓigを電圧Ｖofsに設定し（図７９（Ｅ））、走査線駆動部７２３Ｃが、走査信号ＷＳの電圧を高レベルから低レベルに変化させる（図７９（Ａ））。これにより、書込トランジスタＷＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが電圧Ｖofsに設定される（図７９（Ｆ））。これと同時に、電源制御線駆動部７２５Ｃが、電源制御信号ＤＳの電圧を高レベルから低レベルに変化させる（図７９（Ｃ））。これにより、電源トランジスタＤＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖiniに設定される（図７９（Ｇ））。このようにして、サブ画素１１１Ｂが初期化される。
【０３４２】
次に、電源制御線駆動部７２５Ｃは、タイミングｔ１９３において、電源制御信号ＤＳの電圧を低レベルから高レベルに変化させる（図７９（Ｃ））。これにより、電源トランジスタＤＳＴｒがオフ状態になり、駆動トランジスタＤＲＴｒのソースへの電圧Ｖiniの供給が停止する。
【０３４３】
次に、駆動部７２０Ｃは、上記変形例に係る駆動部７２０Ｂ（図７８）と同様に、タイミングｔ１９４〜ｔ１９５の期間（Ｖth補正期間Ｐ１２）において、Ｖth補正を行う。
【０３４４】
次に、電源線駆動部７２６Ｃは、タイミングｔ１９６において、電源信号ＤＳ２を電圧Ｖiniから電圧Ｖccpに変化させる（図７９（Ｄ））。
【０３４５】
そして、駆動部７２０Ｃは、上記変形例に係る駆動部７２０Ｂ（図７８）と同様に、タイミングｔ１９７〜ｔ１９８の期間（書込期間Ｐ１４）において、サブ画素１１１Ｂに対して画素電圧Ｖsigの書込みを行い、タイミングｔ１９９以降の期間（発光期間Ｐ１６）において、サブ画素１１１Ｂを発光させる。
【０３４６】
このような構成でも、上記実施の形態と同様の効果を得ることができる。
【０３４７】
また、表示装置７００Ｂにおいて、以下に示すように、さらに、電源トランジスタＤＳＴｒをオン状態にすることにより、駆動トランジスタＤＲＴｒのソースに電圧Ｖccpを供給してもよい。
【０３４８】
本変形例に係る表示装置７００Ｄは、図６１，６２に示したように、サブ画素１１１Ｃを有する表示部１１０Ｃと、駆動部７２０Ｄとを備えたものである。駆動部７２０Ｄは、走査線駆動部７２３Ｄと、制御線駆動部７２４Ｄと、電源制御線駆動部７２５Ｄと、データ線駆動部７２７Ｄとを有している。
【０３４９】
図８０は、表示装置７００Ｄにおける表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は制御信号ＡＺ３の波形を示し、（Ｃ）は電源制御信号ＤＳＡの波形を示し、（Ｄ）は電源制御信号ＤＳＢの波形を示し、（Ｅ）は信号Ｓigの波形を示し、（Ｆ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｇ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０３５０】
まず、電源線制御線駆動部７２５Ｄは、初期化期間Ｐ１１に先立つタイミングｔ２０１において、電源制御信号ＤＳＢの電圧を低レベルから高レベルに変化させる（図８０（Ｄ））。これにより、電源トランジスタＤＳＢＴｒがオフ状態になる。
【０３５１】
次に、駆動部７２０Ｄは、タイミングｔ２０２〜ｔ２０３の期間（初期化期間Ｐ１１）において、サブ画素１１１Ｃを初期化する。具体的には、タイミングｔ２０２において、データ線駆動部７２７Ｄが、信号Ｓigを電圧Ｖofsに設定し（図８０（Ｅ））、走査線駆動部７２３Ｄが、走査信号ＷＳの電圧を高レベルから低レベルに変化させる（図８０（Ａ））。これにより、書込トランジスタＷＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが電圧Ｖofsに設定される（図８０（Ｆ））。これと同時に、電源制御線駆動部７２５Ｄが、電源制御信号ＤＳＡの電圧を高レベルから低レベルに変化させる（図８０（Ｃ））。これにより、電源トランジスタＤＳＡＴｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖccpに設定される（図８０（Ｇ））。このようにして、サブ画素１１１Ｃが初期化される。
【０３５２】
次に、電源制御線駆動部７２５Ｄは、タイミングｔ２０３において、電源制御信号ＤＳＡの電圧を低レベルから高レベルに変化させる（図８０（Ｃ））。これにより、電源トランジスタＤＳＡＴｒがオフ状態になり、駆動トランジスタＤＲＴｒのソースへの電圧Ｖccpの供給が停止する。
【０３５３】
次に、駆動部７２０Ｄは、上記変形例に係る駆動部７２０Ｂ（図７８）と同様に、タイミングｔ２０４〜ｔ２０５の期間（Ｖth補正期間Ｐ１２）においてＶth補正を行い、タイミングｔ２０６〜ｔ２０７の期間（書込期間Ｐ１４）において、サブ画素１１１Ｃに対して画素電圧Ｖsigの書込みを行う。
【０３５４】
次に、電源制御線駆動部７２５Ｄは、タイミングｔ２０８において、電源制御信号ＤＳＡの電圧を高レベルから低レベルに変化させる（図８０（Ｃ））。これにより、電源トランジスタＤＳＡＴｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖccpに向かって上昇し（図８０（Ｇ））、これに応じて駆動トランジスタＤＲＴｒのゲート電圧Ｖｇもまた上昇する（図８０（Ｆ））。
【０３５５】
そして、駆動部７２０Ｄは、タイミングｔ２１０以降の期間（発光期間Ｐ１６）において、サブ画素１１１Ｄを発光させる。具体的には、電源制御線駆動部７２５Ｄが、タイミングｔ２１０において、電源制御信号ＤＳＢの電圧を高レベルから低レベルに変化させる（図８０（Ｄ））。これにより、電源トランジスタＤＳＢＴｒがオン状態になり、電源トランジスタＤＳＡＴｒ、駆動トランジスタＤＲＴｒ、電源トランジスタＤＳＢＴｒ、有機ＥＬ素子ＯＬＥＤの経路で電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。
【０３５６】
このような構成でも、上記実施の形態と同様の効果を得ることができる。
【０３５７】
［変形例１０−２］
上記実施の形態では、初期化期間Ｐ１１において、制御トランジスタＡＺ１Ｔｒをオン状態にすることにより、駆動トランジスタＤＲＴｒのソースに電圧Ｖiniを供給したが、これに限定されるものではなく、これに代えて、例えば電源トランジスタＤＳＴｒをオン状態にすることにより、駆動トランジスタＤＲＴｒのソースに電圧Ｖccpを供給してもよい。以下に、本変形例について詳細に説明する。
【０３５８】
本変形例に係る表示装置７００Ｅは、図６４，６５に示したように、サブ画素１１１Ｄを有する表示部１１０Ｄと、駆動部７２０Ｅとを備えたものである。駆動部７２０Ｅは、走査線駆動部７２３Ｅと、制御線駆動部７２４Ｅと、電源制御線駆動部７２５Ｅと、データ線駆動部７２７Ｅとを有している。
【０３５９】
図８１は、表示装置７００Ｅにおける表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は制御信号ＡＺ２の波形を示し、（Ｃ）は制御信号ＡＺ３の波形を示し、（Ｄ）は電源制御信号ＤＳＡの波形を示し、（Ｅ）は電源制御信号ＤＳＢの波形を示し、（Ｆ）は信号Ｓigの波形を示し、（Ｇ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｈ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０３６０】
まず、電源線制御線駆動部７２５Ｅは、初期化期間Ｐ１１に先立つタイミングｔ２１１において、電源制御信号ＤＳＢの電圧を低レベルから高レベルに変化させる（図８１（Ｅ））。これにより、電源トランジスタＤＳＢＴｒがオフ状態になる。
【０３６１】
次に、駆動部７２０Ｅは、タイミングｔ２１２〜ｔ２１３の期間（初期化期間Ｐ１１）において、サブ画素１１１Ｄを初期化する。具体的には、タイミングｔ２１２において、電源制御線駆動部７２５Ｅが、電源制御信号ＤＳＡの電圧を高レベルから低レベルに変化させる（図８１（Ｄ））。これにより、電源トランジスタＤＳＡＴｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖccpに設定される（図８１（Ｈ））。これと同時に、制御線駆動部７２４Ｅが、制御信号ＡＺ２の電圧を高レベルから低レベルに変化させる（図８１（Ｂ））。これにより、制御トランジスタＡＺ２Ｔｒがオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが電圧Ｖofsに設定される（図８１（Ｇ））。このようにして、サブ画素１１１Ｄが初期化される。
【０３６２】
次に、電源制御線駆動部７２５Ｅは、タイミングｔ２１３において、電源制御信号ＤＳＡの電圧を低レベルから高レベルに変化させる（図８１（Ｄ））。これにより、電源トランジスタＤＳＡＴｒがオフ状態になり、駆動トランジスタＤＲＴｒのソースへの電圧Ｖccpの供給が停止する。
【０３６３】
次に、駆動部７２０Ｅは、上記実施の形態に係る駆動部７２０Ａ（図７７）と同様に、タイミングｔ２１４〜ｔ２１５の期間（Ｖth補正期間Ｐ１２）において、Ｖth補正を行う。
【０３６４】
次に、制御線駆動部７２４Ｅは、タイミングｔ２１６において、制御信号ＡＺ２の電圧を低レベルから高レベルに変化させる（図８１（Ｂ））。これにより、制御トランジスタＡＺ２Ｔｒがオフ状態になり、駆動トランジスタＤＲＴｒのゲートへの電圧Ｖofsの供給が停止する。
【０３６５】
次に、駆動部７２０Ｅは、上記実施の形態に係る駆動部７２０Ａ（図７７）と同様に、タイミングｔ２１７〜ｔ２１８の期間（書込期間Ｐ１４）において、サブ画素１１１Ｄに対して画素電圧Ｖsigの書込みを行う。
【０３６６】
次に、電源制御線駆動部７２５Ｅは、タイミングｔ２１９において、電源制御信号ＤＳＡの電圧を高レベルから低レベルに変化させる（図８１（Ｄ））。これにより、電源トランジスタＤＳＡＴｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖccpに向かって上昇し（図８１（Ｈ））、これに応じて駆動トランジスタＤＲＴｒのゲート電圧Ｖｇもまた上昇する（図８１（Ｇ））。
【０３６７】
そして、駆動部７２０Ｅは、タイミングｔ２２０以降の期間（発光期間Ｐ１６）において、サブ画素１１１Ｅを発光させる。具体的には、電源制御線駆動部７２５Ｅが、タイミングｔ２２０において、電源制御信号ＤＳＢの電圧を高レベルから低レベルに変化させる（図８１（Ｅ））。これにより、電源トランジスタＤＳＢＴｒがオン状態になり、電源トランジスタＤＳＡＴｒ、駆動トランジスタＤＲＴｒ、電源トランジスタＤＳＢＴｒ、有機ＥＬ素子ＯＬＥＤの経路で電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。
【０３６８】
このような構成でも、上記実施の形態と同様の効果を得ることができる。
【０３６９】
＜１１．第１１の実施の形態＞
次に、第１１の実施の形態に係る表示装置８００について説明する。本実施の形態は、上記第９の実施の形態に係る表示装置３００と同様の構成を用いて、第５の実施の形態に記載したＶth補正を行うものである。なお、上記第５および第９の実施の形態に係る表示装置等と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【０３７０】
表示装置８００は、図５５，６７に示したように、サブ画素３１１を有する表示部３１０と、駆動部８２０とを備えたものである。駆動部８２０は、走査線駆動部８２３と、制御線駆動部８２４と、電源制御線駆動部８２５と、データ線駆動部８２７とを有している。
【０３７１】
図８２は、表示装置８００における表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は制御信号ＡＺ１の波形を示し、（Ｃ）は制御信号ＡＺ２の波形を示し、（Ｄ）は制御信号ＡＺ３の波形を示し、（Ｅ）は電源制御信号ＤＳの波形を示し、（Ｆ）は信号Ｓigの波形を示し、（Ｇ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｈ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０３７２】
まず、駆動部８２０は、タイミングｔ２２１〜ｔ２２２の期間（初期化期間Ｐ１１）において、サブ画素３１１を初期化する。具体的には、タイミングｔ２２１において、制御線駆動部８２４が、制御信号ＡＺ１の電圧を高レベルから低レベルに変化させるとともに（図８２（Ｂ））、制御信号ＡＺ２の電圧を低レベルから高レベルに変化させる（図８２（Ｃ））。これにより、制御トランジスタＡＺ１Ｔｒ，ＡＺ２Ｔｒがともにオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが電圧Ｖiniに設定されるとともに（図８２（Ｇ））、ソース電圧Ｖｓが電圧Ｖofsに設定される（図８２（Ｈ））。このようにして、サブ画素３１１が初期化される。
【０３７３】
次に、制御線駆動部８２４は、タイミングｔ２２２において、制御信号ＡＺ１の電圧を低レベルから高レベルに変化させる（図８２（Ｂ））。これにより、制御トランジスタＡＺ１Ｔｒはオフ状態になり、駆動トランジスタＤＲＴｒのゲートへの電圧Ｖiniの供給が停止する。
【０３７４】
次に、駆動部８２０は、タイミングｔ２２３〜ｔ２２４の期間（Ｖth補正期間Ｐ１２）において、Ｖth補正を行う。具体的には、タイミングｔ２２３において、制御線駆動部８２４が、制御信号ＡＺ３の電圧を低レベルから高レベルに変化させる（図８２（Ｄ））。これにより、制御トランジスタＡＺ３Ｔｒがオン状態になり、駆動トランジスタＤＲＴｒは、ドレインとゲートが制御トランジスタＡＺ３Ｔｒを介して接続された状態（いわゆるダイオード接続）になる。よって、駆動トランジスタＤＲＴｒのゲートからドレインを介してソースに電流が流れ、ゲート電圧Ｖｇが低下する（図８２（Ｇ））。このようにして、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは、駆動トランジスタＤＲＴｒの閾値電圧Ｖthと等しくなる（Ｖgs＝Ｖth）ように収束していく。
【０３７５】
次に、制御線駆動部８２４は、タイミングｔ２２４において、制御信号ＡＺ３の電圧を高レベルから低レベルに変化させる（図８２（Ｄ））。これにより、制御トランジスタＡＺ３Ｔｒがオフ状態になる。そして、制御線駆動部８２４は、タイミングｔ２２５において、制御信号ＡＺ２の電圧を高レベルから低レベルに変化させる（図８２（Ｃ））。これにより、制御トランジスタＡＺ２Ｔｒがオフ状態になり、駆動トランジスタＤＲＴｒのソースへの電圧Ｖofsの供給が停止する。
【０３７６】
次に、駆動部８２０は、タイミングｔ２２６〜ｔ２２７の期間（書込期間Ｐ１４）において、サブ画素３１１に対して画素電圧Ｖsigの書込みを行う。具体的には、走査線駆動部８２３が、タイミングｔ２２６において、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図８２（Ａ））。これにより、書込トランジスタＷＳＴｒはオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが、電圧Ｖofsから画素電圧Ｖsigに低下する（図８２（Ｈ））。
【０３７７】
次に、走査線駆動部８２３が、タイミングｔ２２７において、走査信号ＷＳの電圧を高レベルから低レベルに変化させる（図８２（Ａ））。これにより、書込トランジスタＷＳＴｒはオフ状態になる。
【０３７８】
そして、駆動部８２０は、上記第５の実施の形態に係る駆動部７０Ａ（図３８）と同様に、タイミングｔ２２８以降の期間（発光期間Ｐ１６）において、サブ画素３１１を発光させる。
【０３７９】
このように構成しても、上記第５の実施の形態等と同様の効果を得ることができる。
【０３８０】
［変形例１１−１］
上記実施の形態では、初期化期間Ｐ１１において、制御トランジスタＡＺ１Ｔｒをオン状態にすることにより、駆動トランジスタＤＲＴｒのゲートに電圧Ｖiniを供給したが、これに限定されるものではなく、これに代えて、例えば、図５５，６９，８３に示したように、制御トランジスタＡＺ１Ｔｒをオン状態にすることにより、ゲートに電圧Ｖccpを供給してもよい。
【０３８１】
［変形例１１−２］
上記実施の形態では、初期化期間Ｐ１１において、制御トランジスタＡＺ１Ｔｒをオン状態にすることにより、駆動トランジスタＤＲＴｒのゲートに電圧Ｖiniを供給したが、これに限定されるものではなく、これに代えて、例えば電源トランジスタＤＳＴｒをオン状態にすることにより、駆動トランジスタＤＲＴｒのゲートに電圧Ｖccpを供給してもよい。以下に、本変形例について詳細に説明する。
【０３８２】
本変形例に係る表示装置８００Ｂは、図７４，７５に示したように、サブ画素３１１Ｄを有する表示部３１０Ｄと、駆動部８２０Ｂとを備えたものである。駆動部８２０Ｂは、走査線駆動部８２３Ｂと、制御線駆動部８２４Ｂと、電源制御線駆動部８２５Ｂと、データ線駆動部８２７Ｂとを有している。
【０３８３】
図８４は、表示装置８００Ｂにおける表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は制御信号ＡＺ２の波形を示し、（Ｃ）は制御信号ＡＺ３の波形を示し、（Ｄ）は電源制御信号ＤＳの波形を示し、（Ｅ）は信号Ｓigの波形を示し、（Ｆ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｇ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０３８４】
まず、駆動部８２０Ｂは、タイミングｔ２３１〜ｔ２３２の期間（初期化期間Ｐ１１）において、サブ画素３１１Ｄを初期化する。具体的には、タイミングｔ２３１において、制御線駆動部８２４Ｂが、制御信号ＡＺ２の電圧を低レベルから高レベルに変化させる（図８４（Ｂ））。これにより、制御トランジスタＡＺ２Ｔｒはオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖofsに設定される（図８４（Ｇ））。これと同時に、制御線駆動部８２４Ｂが、制御信号ＡＺ３の電圧を低レベルから高レベルに変化させる（図８４（Ｃ））。これにより、制御トランジスタＡＺ３Ｔｒがオン状態になり、駆動トランジスタＤＲＴｒは、ドレインとゲートが制御トランジスタＡＺ３Ｔｒを介して接続された状態（いわゆるダイオード接続）になる。そして、電源制御線駆動部８２５Ｂは、電源制御信号ＤＳの電圧を高レベルから低レベルに変化させる（図８４（Ｄ））。これにより、電源トランジスタＤＳＴｒはオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが電圧Ｖccpに設定される（図８４（Ｆ））。このようにして、サブ画素３１１Ｄが初期化される。
【０３８５】
次に、駆動部８２０Ｂは、タイミングｔ２３２〜ｔ２３３の期間（Ｖth補正期間Ｐ１２）において、Ｖth補正を行う。具体的には、タイミングｔ２３２において、電源制御線駆動部８２５Ｂが、電源制御信号ＤＳの電圧を低レベルから高レベルに変化させる（図８４（Ｄ））。これにより、電源トランジスタＤＳＴｒがオフ状態になり、駆動トランジスタＤＲＴｒのゲートからドレインを介してソースに電流が流れ、ゲート電圧Ｖｇが低下する（図８４（Ｆ））。このようにして、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは、駆動トランジスタＤＲＴｒの閾値電圧Ｖthと等しくなる（Ｖgs＝Ｖth）ように収束していく。
【０３８６】
次に、制御線駆動部８２４Ｂは、タイミングｔ２３３において、制御信号ＡＺ３の電圧を高レベルから低レベルに変化させる（図８４（Ｃ））。これにより、制御トランジスタＡＺ３Ｔｒがオフ状態になる。次に、制御線駆動部８２４Ｂは、タイミングｔ２３４において、制御信号ＡＺ２の電圧を高レベルから低レベルに変化させる（図８４（Ｂ））。これにより、制御トランジスタＡＺ２Ｔｒはオフ状態になり、駆動トランジスタＤＲＴｒのソースへの電圧Ｖofsの供給が停止する。
【０３８７】
そして、駆動部８２０Ｂは、上記実施の形態に係る駆動部８２０（図８２）と同様に、タイミングｔ２３５〜ｔ２３６の期間（書込期間Ｐ１４）において、サブ画素３１１Ｄに対して画素電圧Ｖsigの書込みを行い、タイミングｔ２３７以降の期間（発光期間Ｐ１６）において、サブ画素３１１Ｄを発光させる。
【０３８８】
このような構成でも、上記実施の形態と同様の効果を得ることができる。
【０３８９】
また、表示装置８００Ｂにおいて、以下に示すように、制御信号ＡＺ２と制御信号ＡＺ３を共用するように構成してもよい。
【０３９０】
本変形例に係る表示装置８００Ｃは、図７１に示したように、サブ画素８１１Ｃを有する表示部８１０Ｃと、駆動部８２０Ｃとを備えたものである。表示部８１０Ｃは、表示装置８００Ｂに係るサブ画素３１０Ｄと比べ、制御信号線ＡＺ２Ｌを省いたものである。駆動部８２０Ｃは、走査線駆動部８２３Ｃと、制御線駆動部８２４Ｃと、電源制御線駆動部８２５Ｃと、データ線駆動部８２７Ｃとを有している。
【０３９１】
図８５は、サブ画素８１１Ｃの回路構成の一例を表すものである。サブ画素８１１Ｃは、表示装置８００Ｂに係るサブ画素３１１Ｄにおいて、制御トランジスタＡＺ２Ｔｒのゲートを制御信号線ＡＺ３Ｌに接続したものである。
【０３９２】
図８６は、表示装置８００Ｃにおける表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は制御信号ＡＺ３の波形を示し、（Ｃ）は電源制御信号ＤＳの波形を示し、（Ｄ）は信号Ｓigの波形を示し、（Ｅ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｆ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０３９３】
制御線駆動部８２４Ｃは、Ｖth補正期間Ｐ１２におけるＶth補正の後、タイミングｔ２３３において、制御信号ＡＺ３の電圧を高レベルから低レベルに変化させる（図８６（Ｂ））。これにより、制御トランジスタＡＺ２Ｔｒ，ＡＺ３Ｔｒが同時にオフ状態になる。
【０３９４】
このような構成でも、上記実施の形態と同様の効果を得ることができる。
【０３９５】
［変形例１１−３］
上記実施の形態では、初期化期間Ｐ１１において、制御トランジスタＡＺ２Ｔｒをオン状態にすることにより、駆動トランジスタＤＲＴｒのソースに電圧Ｖofsを供給したが、これに限定されるものではなく、これに代えて、例えば書込トランジスタＷＳＴｒをオン状態にすることにより、駆動トランジスタＤＲＴｒのソースに電圧Ｖofsを供給してもよい。以下に、本変形例について詳細に説明する。
【０３９６】
本変形例に係る表示装置８００Ｄは、図７１，７２に示したように、サブ画素３１１Ｃを有する表示部３１０Ｃと、駆動部８２０Ｄとを備えたものである。駆動部８２０Ｄは、走査線駆動部８２３Ｄと、制御線駆動部８２４Ｄと、電源制御線駆動部８２５Ｄと、データ線駆動部８２７Ｄとを有している。
【０３９７】
図８７は、表示装置８００Ｄにおける表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は制御信号ＡＺ３の波形を示し、（Ｃ）は電源制御信号ＤＳの波形を示し、（Ｄ）は信号Ｓigの波形を示し、（Ｅ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｆ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０３９８】
まず、駆動部８２０Ｄは、タイミングｔ２４１〜ｔ２４２の期間（初期化期間Ｐ１１）において、サブ画素３１１Ｃを初期化する。具体的には、タイミングｔ２４１において、データ線駆動部８２７Ｄが、信号Ｓigを電圧Ｖofsに設定し（図８７（Ｄ））、走査線駆動部８２３Ｄが、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図８７（Ａ））。これにより、書込トランジスタＷＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖofsに設定される（図８７（Ｆ））。これと同時に、制御線駆動部８２４Ｄが、制御信号ＡＺ３の電圧を低レベルから高レベルに変化させる（図８７（Ｂ））。これにより、制御トランジスタＡＺ３Ｔｒがオン状態になり、駆動トランジスタＤＲＴｒは、ドレインとゲートが制御トランジスタＡＺ３Ｔｒを介して接続された状態（いわゆるダイオード接続）になる。そして、電源制御線駆動部８２５Ｄが、電源制御信号ＤＳの電圧を高レベルから低レベルに変化させる（図８７（Ｃ））。これにより、電源トランジスタＤＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが電圧Ｖccpに設定される（図８７（Ｅ））。このようにして、サブ画素３１１Ｃが初期化される。
【０３９９】
次に、駆動部８２０Ｄは、タイミングｔ２４２〜ｔ２４３の期間（Ｖth補正期間Ｐ１２）において、Ｖth補正を行う。具体的には、タイミングｔ２４２において、電源制御線駆動部８２５Ｄが、電源制御信号ＤＳの電圧を低レベルから高レベルに変化させる（図８７（Ｃ））。これにより、電源トランジスタＤＳＴｒがオフ状態になり、駆動トランジスタＤＲＴｒのゲートからドレインを介してソースに電流が流れ、ゲート電圧Ｖｇが低下する（図８７（Ｅ））。このようにして、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは、駆動トランジスタＤＲＴｒの閾値電圧Ｖthと等しくなる（Ｖgs＝Ｖth）ように収束していく。
【０４００】
次に、制御線駆動部８２４Ｄは、タイミングｔ２４３において、制御信号ＡＺ３の電圧を高レベルから低レベルに変化させる（図８７（Ｂ））。これにより、制御トランジスタＡＺ３Ｔｒはオフ状態になる。
【０４０１】
次に、駆動部８２０Ｄは、タイミングｔ２４４〜ｔ２４５の期間（書込期間Ｐ１４）において、サブ画素３１１Ｃに対して画素電圧Ｖsigの書込みを行う。具体的には、タイミングｔ２４４において、データ線駆動部８２７Ｄが、信号Ｓigを電圧Ｖofsから画素電圧Ｖsigに変化させる（図８７（Ｄ））。これにより、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが、電圧Ｖofsから画素電圧Ｖsigに低下する（図８７（Ｆ））。
【０４０２】
次に、走査線駆動部８２３Ｄが、タイミングｔ２４５において、走査信号ＷＳの電圧を高レベルから低レベルに変化させる（図８７（Ａ））。これにより、書込トランジスタＷＳＴｒはオフ状態になる。
【０４０３】
そして、駆動部８２０Ｄは、上記実施の形態に係る駆動部８００（図８２）と同様に、タイミングｔ２４６以降の期間（発光期間Ｐ１６）において、サブ画素３１１Ｃを発光させる。
【０４０４】
このような構成でも、上記実施の形態と同様の効果を得ることができる。
【０４０５】
＜１２．第１２の実施の形態＞
次に、第１２の実施の形態に係る表示装置４００について説明する。本実施の形態は、サブ画素を、３つのＰチャネルＭＯＳ型のＴＦＴ、および１つの容量素子Ｃｓを用いて構成したものである。なお、上記第１の実施の形態に係る表示装置等と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【０４０６】
図８８は、本実施の形態に係る表示装置４００の一構成例を表すものである。表示装置４００は、表示部４１０および駆動部４２０を備えている。
【０４０７】
表示部４１０は、複数のサブ画素４１１と、行方向に延伸する複数の走査線ＷＳＬおよび電源制御線ＤＳＬとを有している。これらの走査線ＷＳＬ、電源制御線ＤＳＬの一端は、駆動部４２０に接続されている。
【０４０８】
図８９は、サブ画素４１１の回路構成の一例を表すものである。書込トランジスタＷＳＴｒ、駆動トランジスタＤＲＴｒ、電源トランジスタＤＳＴｒは、ＰチャネルＭＯＳ型のＴＦＴにより構成されるものである。書込トランジスタＷＳＴｒは、ゲートが走査線ＷＳＬに接続され、ソースがデータ線ＤＴＬに接続され、ドレインが駆動トランジスタＤＲＴｒのゲートおよび容量素子Ｃｓの一端に接続されている。駆動トランジスタＤＲＴｒは、ゲートが書込トランジスタＷＳＴｒのドレインおよび容量素子Ｃｓの一端に接続され、ソースが電源トランジスタＤＳＴｒのドレインおよび容量素子Ｃｓの他端に接続され、ドレインが有機ＥＬ素子ＯＬＥＤのアノードに接続されている。電源トランジスタＤＳＴｒは、ゲートが電源制御線ＤＳＬに接続され、ソースには駆動部４２０により電圧Ｖccpが供給され、ドレインが駆動トランジスタＤＲＴｒのソースおよび容量素子Ｃｓの他端に接続されている。
【０４０９】
ここで、書込トランジスタＷＳＴｒは、本開示における「第１１のトランジスタ」の一具体例に対応する。電源トランジスタＤＳＴｒは、本開示における「第１５のトランジスタ」の一具体例に対応する。
【０４１０】
駆動部４２０は、タイミング生成部４２２と、走査線駆動部４２３と、電源制御線駆動部４２５と、データ線駆動部４２７とを備えている。タイミング生成部４２２は、外部から供給される同期信号Ｓsyncに基づいて、走査線駆動部４２３、電源制御線駆動部４２５、およびデータ線駆動部４２７に対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御する回路である。走査線駆動部４２３、電源制御線駆動部４２５、およびデータ線駆動部４２７は、それぞれ、走査線駆動部２３、電源制御線駆動部２５Ａ、およびデータ線駆動部２７と同様の機能を有するものである。
【０４１１】
図９０は、表示装置４００における表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は電源制御信号ＤＳの波形を示し、（Ｃ）は信号Ｓigの波形を示し、（Ｄ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｅ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０４１２】
まず、駆動部４２０は、タイミングｔ２５１〜ｔ２５２の期間（書込期間Ｐ１）において、サブ画素４１１に対して画素電圧Ｖsigの書込みを行うとともに、サブ画素４１１の初期化を行う。具体的には、まず、タイミングｔ２５１において、データ線駆動部４２７が、信号Ｓigを画素電圧Ｖsigに設定し（図９０（Ｃ））、走査線駆動部４２３が、走査信号ＷＳの電圧を高レベルから低レベルに変化させる（図９０（Ａ））。これにより、書込トランジスタＷＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが画素電圧Ｖsigに設定される（図９０（Ｄ））。また、これと同時に、電源制御線駆動部４２５が、電源制御信号ＤＳの電圧を高レベルから低レベルに変化させる（図９０（Ｂ））。これにより、電源トランジスタＤＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖccpに設定される（図９０（Ｅ））。このようにして、サブ画素４１１が初期化される。
【０４１３】
次に、駆動部４２０は、タイミングｔ２５２〜ｔ２５３の期間（Ｉds補正期間Ｐ２）において、サブ画素４１１に対してＩds補正を行う。具体的には、タイミングｔ２５２において、電源制御線駆動部４２５が、電源制御信号ＤＳの電圧を低レベルから高レベルに変化させる（図９０（Ｂ））。これにより、電源制御トランジスタＤＳＴｒがオフ状態になり、駆動トランジスタＤＲＴｒのソースからドレインに電流が流れ、ソース電圧Ｖｓが低下する（図９０（Ｅ））。このようにソース電圧Ｖｓが低下することにより、駆動トランジスタＤＲＴｒのソースからドレインへの電流が低下する。この負帰還動作により、ソース電圧Ｖｓは、時間が経つにつれ、よりゆっくりと低下するようになる。このＩds補正を行う時間の長さ（タイミングｔ２５２〜ｔ２５３）は、上記第１の実施の形態に記載したように、タイミングｔ２５３における駆動トランジスタＤＲＴｒを流れる電流のばらつきを抑えるために定められるものである。
【０４１４】
なお、書込期間Ｐ１およびＩds補正期間Ｐ２（タイミングｔ２５１〜ｔ２５３の期間）には、有機ＥＬ素子ＯＬＥＤに画素電圧Ｖsigに応じた電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。しかしながら、その期間は１フレーム期間（１Ｆ）に比べて十分に短いため、このような発光の画質への影響は小さい。また、例えばそのサブ画素４１１が黒色を表示する場合には、初期化の時点で駆動トランジスタＤｒＴrに電流が流れないようにゲート・ソース間電圧Ｖgsを設定するため、このような発光が生じない。よって、十分な黒色を表示することができ、高いコントラストを得ることができる。
【０４１５】
次に、走査線駆動部４２３は、タイミングｔ２５３において、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図９０（Ａ））。これにより、書込トランジスタＷＳＴｒがオフ状態になり、駆動トランジスタＤＲＴｒのゲートへの画素電圧Ｖsigの供給が停止し、これ以後、容量素子Ｃｓの端子間電圧、すなわち、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは維持される。そして、駆動トランジスタＤＲＴｒのソースからドレインに電流が流れることにより、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが低下する（図９０（Ｅ））。このソース電圧Ｖｓは、電圧Ｖcathと有機ＥＬ素子ＯＬＥＤの閾値電圧Ｖelの和（Ｖcath＋Ｖel）に相当する電圧にまで低下していき、有機ＥＬ素子ＯＬＥＤは消灯する。また、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇは、ソース電圧Ｖｓの低下に応じて同様に低下する（図９０（Ｄ））。
【０４１６】
次に、電源制御線駆動部４２５は、タイミングｔ２５５において、電源制御信号ＤＳの電圧を高レベルから低レベルに変化させる（図９０（Ｂ））。これにより、電源トランジスタＤＳＴｒはオン状態になり、駆動トランジスタＤＲＴｒのソースからドレインに電流が流れる。そして、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが上昇し（図９０（Ｅ））、これに伴って駆動トランジスタＤＲＴｒのゲート電圧Ｖｇも上昇する（図９０（Ｄ））。そして、駆動トランジスタＤＲＴｒは、飽和領域で動作するようになり、有機ＥＬ素子ＯＬＥＤのアノード・カソード間に電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。
【０４１７】
その後、表示装置４００では、所定の期間（１フレーム期間）が経過したのち、発光期間Ｐ３から書込期間Ｐ１に移行する。駆動部４２０は、この一連の動作を繰り返すように駆動する。
【０４１８】
以上のように、本実施の形態では、ＮＭＯＳトランジスタを用いずＰＭＯＳトランジスタのみを用いて表示部を構成したので、例えば、有機ＴＦＴ（Ｏ−ＴＦＴ）プロセスのように、ＮＭＯＳトランジスタを製造できないプロセスでも表示部を製造することができる。その他の効果は、上記第１の実施の形態の場合と同様である。
【０４１９】
［変形例１２−１］
上記実施の形態では、書込トランジスタＷＳＴｒおよび電源トランジスタＤＳＴｒをＰＭＯＳトランジスタにより構成したが、これに限定されるものではなく、これに代えて、例えば、ＮＭＯＳトランジスタにより構成してもよい。
【０４２０】
［変形例１２−２］
上記実施の形態では、走査信号ＷＳの電圧は、タイミングｔ２５３において、低レベルから高レベルに短時間で遷移したが、これに限定されるものではなく、これに代えて、図９１に示したように、例えば、走査信号ＷＳの電圧が低レベルから高レベルに徐々に変化するようにしてもよい。これにより、第２の実施の形態に係る表示装置２の場合と同様に、画素電圧Ｖsigに応じてＩds補正期間Ｐ２の長さを変化させることができるため、画質を高めることができる。
【０４２１】
＜１３．第１３の実施の形態＞
次に、第１３の実施の形態に係る表示装置５００について説明する。本実施の形態は、３つのＮチャネルＭＯＳ型のＴＦＴ、および１つの容量素子Ｃｓを有するサブ画素を用いて、第１２の実施の形態に係る表示装置４００と同様の動作を実現するものである。なお、上記第１２の実施の形態に係る表示装置等と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【０４２２】
表示装置５００は、図８８に示したように、表示部５１０と、駆動部５２０とを備えている。表示部５１０は、サブ画素５１１を有している。駆動部５２０は、走査線駆動部５２３と、電源制御線駆動部５２５と、データ線駆動部５２７とを備えている。
【０４２３】
図９２は、サブ画素５１１の回路構成の一例を表すものである。書込トランジスタＷＳＴｒ、駆動トランジスタＤＲＴｒ、および電源トランジスタＤＳＴｒは、ＮチャネルＭＯＳ型のＴＦＴにより構成されるものである。書込トランジスタＷＳＴｒは、ゲートが走査線ＷＳＬに接続され、ソースがデータ線ＤＴＬに接続され、ドレインが駆動トランジスタＤＲＴｒのゲートおよび容量素子Ｃｓの一端に接続されている。駆動トランジスタＤＲＴｒは、ゲートが書込トランジスタＷＳＴｒのドレインおよび容量素子Ｃｓの一端に接続され、ソースが電源トランジスタＤＳＴｒのドレインおよび容量素子Ｃｓの他端に接続され、ドレインには駆動部５２０により電圧Ｖccpが供給されている。電源トランジスタＤＳＴｒは、ゲートが電源制御線ＤＳＬに接続され、ソースが有機ＥＬ素子ＯＬＥＤのアノードに接続され、ドレインは駆動トランジスタＤＲＴｒのソースおよび容量素子Ｃｓの他端に接続されている。
【０４２４】
ここで、書込トランジスタＷＳＴｒは、本開示における「第２のトランジスタ」の一具体例に対応する。電源トランジスタＤＳＴｒは、本開示における「第５のトランジスタ」の一具体例に対応する。
【０４２５】
図９３は、表示装置５００における表示動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は電源制御信号ＤＳの波形を示し、（Ｃ）は信号Ｓigの波形を示し、（Ｄ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｅ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。
【０４２６】
まず、駆動部５２０は、タイミングｔ２６１〜ｔ２６２の期間（書込期間Ｐ１）において、サブ画素５１１に対して画素電圧Ｖsigの書込みを行うとともに、サブ画素４１１の初期化を行う。具体的には、まず、タイミングｔ２６１において、データ線駆動部５２７が、信号Ｓigを画素電圧Ｖsigに設定し（図９３（Ｃ））、走査線駆動部５２３が、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図９３（Ａ））。これにより、書込トランジスタＷＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが画素電圧Ｖsigに設定される（図９３（Ｄ））。また、これと同時に、電源制御線駆動部５２５が、電源制御信号ＤＳの電圧を低レベルから高レベルに変化させる（図９３（Ｂ））。これにより、電源トランジスタＤＳＴｒがオン状態になり、電流が、駆動トランジスタＤＲＴｒから、電源トランジスタＤＳＴｒを介して有機ＥＬ素子ＯＬＥＤに流れる。これにより、駆動トランジスタＤＲＴｒのソース電圧Ｖｓは、所定の電圧（電圧Ｖcath＋有機ＥＬ素子ＯＬＥＤのオン電圧Ｖoled1）に設定される（図９３（Ｅ））。このようにして、サブ画素５１１が初期化される。ここで、この所定の電圧は、本開示における「第１の電圧」の一具体例に対応する。
【０４２７】
なお、書込期間Ｐ１（タイミングｔ２６１〜ｔ２６２の期間）には、有機ＥＬ素子ＯＬＥＤに画素電圧Ｖsigに応じた電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。しかしながら、その期間は１フレーム期間（１Ｆ）に比べて十分に短く、また、例えばそのサブ画素４１１が黒色を表示する場合には電流量も十分に小さいため、コントラストを悪化させるおそれは殆どないと考えられる。
【０４２８】
次に、駆動部５２０は、タイミングｔ２６２〜ｔ２６３の期間（Ｉds補正期間Ｐ２）において、サブ画素５１１に対してＩds補正を行う。具体的には、タイミングｔ２６２において、電源制御線駆動部５２５が、電源制御信号ＤＳの電圧を高レベルから低レベルに変化させる（図９３（Ｂ））。これにより、電源制御トランジスタＤＳＴｒがオフ状態になり、有機ＥＬ素子ＯＬＥＤは消灯する。。そして、駆動トランジスタＤＲＴｒのドレインからソースに電流が流れ、ソース電圧Ｖｓが上昇する（図９３（Ｅ））。このようにソース電圧Ｖｓが上昇することにより、駆動トランジスタＤＲＴｒのドレインからソースへの電流が低下する。この負帰還動作により、ソース電圧Ｖｓは、時間が経つにつれ、よりゆっくりと上昇するようになる。このＩds補正を行う時間の長さ（タイミングｔ２６２〜ｔ２６３）は、上記第１の実施の形態に記載したように、タイミングｔ２６３における駆動トランジスタＤＲＴｒを流れる電流のばらつきを抑えるために定められるものである。
【０４２９】
次に、走査線駆動部５２３は、タイミングｔ２６３において、走査信号ＷＳの電圧を高レベルから低レベルに変化させる（図９３（Ａ））。これにより、書込トランジスタＷＳＴｒがオフ状態になり、駆動トランジスタＤＲＴｒのゲートへの画素電圧Ｖsigの供給が停止し、これ以後、容量素子Ｃｓの端子間電圧、すなわち、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは維持される。そして、電流が駆動トランジスタＤＲＴｒのドレインからソースへ流れることにより、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが上昇する（図９３（Ｅ））。このソース電圧Ｖｓは、駆動トランジスタＤＲＴｒのドレインに印加されている電圧Ｖccpと同程度の電圧に向かって上昇していく。また、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇは、ソース電圧Ｖｓの上昇に応じて同様に上昇する（図９３（Ｄ））。
【０４３０】
次に、電源制御線駆動部５２５は、タイミングｔ２６５において、電源制御信号ＤＳの電圧を低レベルから高レベルに変化させる（図９３（Ｂ））。これにより、電源トランジスタＤＳＴｒはオン状態になり、駆動トランジスタＤＲＴｒに電流Ｉdsが流れ、駆動トランジスタＤＲＴｒのソース電圧Ｖｓは、所定の電圧（電圧Ｖcath＋有機ＥＬ素子ＯＬＥＤのオン電圧Ｖoled2）に向かって低下し（図９３（Ｅ））、これに伴って駆動トランジスタＤＲＴｒのゲート電圧Ｖｇも低下する（図９３（Ｄ））。そして、駆動トランジスタＤＲＴｒは、飽和領域で動作するようになり、有機ＥＬ素子ＯＬＥＤのアノード・カソード間に電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。
【０４３１】
その後、表示装置５００では、所定の期間（１フレーム期間）が経過したのち、発光期間Ｐ３から書込期間Ｐ１に移行する。駆動部５２０は、この一連の動作を繰り返すように駆動する。
ＮＭＯＳトランジスタを用いずＰＭＯＳトランジスタのみを用いて表示部４０を構成したので、例えば、有機ＴＦＴ（Ｏ−ＴＦＴ）プロセスのように、ＮＭＯＳトランジスタを製造できないプロセスでも表示部４０を製造することができる。
【０４３２】
以上のように、本実施の形態では、ＰＭＯＳトランジスタを用いずＮＭＯＳトランジスタのみを用いて表示部を構成したので、例えば、酸化物ＴＦＴ（ＴＯＳＴＦＴ）プロセスのように、ＰＭＯＳトランジスタを製造できないプロセスでも表示部を製造することができる。その他の効果は、上記第１の実施の形態の場合と同様である。
【０４３３】
［変形例１３−１］
上記実施の形態では、書込トランジスタＷＳＴｒおよび電源トランジスタＤＳＴｒをＮＭＯＳトランジスタにより構成したが、これに限定されるものではなく、これに代えて、例えば、ＰＭＯＳトランジスタにより構成してもよい。
【０４３４】
［変形例１３−２］
上記実施の形態では、走査信号ＷＳの電圧は、タイミングｔ２６３において、高レベルから低レベルに短時間で遷移したが、これに限定されるものではなく、これに代えて、図９４に示したように、例えば、走査信号ＷＳの電圧が高レベルから低レベルに徐々に変化するようにしてもよい。これにより、第２の実施の形態に係る表示装置２の場合と同様に、画素電圧Ｖsigに応じてＩds補正期間Ｐ２の長さを変化させることができるため、画質を高めることができる。
【０４３５】
＜１４．各方式の比較について＞
次に、上述した表示装置のいくつかを例に、特性を比較する。
【０４３６】
図９５Ａは、第４の実施の形態に係る表示装置６における電流Ｉdsの画素電圧Ｖsig依存性を表すものである。この図９５Ａは、互いに異なる複数のプロセス条件でトランジスタを製造した場合を想定したシミュレーション結果を示している。図９５Ｂは、図９５Ａで示した電流Ｉdsのばらつきの画素電圧Ｖsig依存性を表すものである。
【０４３７】
図９６Ａは、第２の実施の形態に係る表示装置２における電流Ｉdsの画素電圧Ｖsig依存性を表すものである。図９６Ｂは、図９６Ａで示した電流Ｉdsのばらつきの画素電圧Ｖsig依存性を表すものである。
【０４３８】
図９７Ａは、第５の実施の形態に係る表示装置７における電流Ｉdsの画素電圧Ｖsig依存性を表すものである。図９７Ｂは、図９７Ａで示した電流Ｉdsのばらつきの画素電圧Ｖsig依存性を表すものである。
【０４３９】
図９８は、第７の実施の形態に係る表示装置９における電流Ｉdsの電圧Ｖgs依存性を表すものである。
【０４４０】
図９５Ｂ，９６Ｂ，９７Ｂにおいて、特性Ｗ３，Ｗ５，Ｗ７は、標準偏差を平均値で割ったもの（σ／ave.）を示し、特性Ｗ４，Ｗ６，Ｗ８は、ばらつき幅を平均値で割ったもの（Range／ave.）を示す。
【０４４１】
このように、表示装置６（図９５Ａ，９５Ｂ），２（図９５Ａ，９５Ｂ），７（図９７Ａ，９７Ｂ）では、駆動トランジスタＤＲＴｒの素子ばらつきが画質に与える影響を抑えるための補正をなんら行っていない表示装置９（図９８）に比べ、電流Ｉdsのばらつきを抑えることができる。特に、表示装置６（図９５Ａ，９５Ｂ）では、電流Ｉdsのばらつきを最も抑えることができ、次いで表示装置２（図９６Ａ，９６Ｂ）、そして表示装置７（図９７Ａ，９７Ｂ）でも、このばらつきを抑えることができる。
【０４４２】
一方、駆動方法は、以上で説明してきたとおり、表示装置９が一番シンプルであり、表示装置７，２，６の順でより複雑なものになる。ロバスト性や設計の自由度の観点からは、駆動方法はシンプルな方が望ましい。
【０４４３】
また、図９５Ａ，９５Ｂ，９６Ａ，９６Ｂ，９７Ａ，９７Ｂに示したように、同じ電流Ｉdsを得るための画素電圧Ｖsigは、表示装置６（図９５Ａ，９５Ｂ）が一番大きく、表示装置２（図９６Ａ，９６Ｂ）、表示装置７（図９７Ａ，９７Ｂ）の順で小さくなる。すなわち、表示装置６では、高い電圧で動作させる必要があり、消費電力が高くなるおそれがある。また、サブ画素を構成するトランジスタに要求される耐圧が高くなってしまうおそれがある。
【０４４４】
このように、これらの表示装置は、例えば、電流Ｉdsのばらつき、駆動方法のシンプルさ、動作電圧の観点から、トレードオフの関係にある。よって、例えば、製造プロセスの素子ばらつきに応じて、最適な構成を選択するのが望ましい。具体的には、素子ばらつきが小さい製造プロセスを用いる場合には、例えば、表示装置９，７など、よりシンプルな駆動方法が用いられるものを選択することができる。また、素子ばらつきが大きい製造プロセスを用いる場合には、例えば、表示装置６，２など、より電流Ｉdsのばらつきを抑えることができるものを選択することができる。
【０４４５】
＜１５．適用例＞
次に、上記実施の形態および変形例で説明した表示装置の適用例について説明する。
【０４４６】
図９９は、上記実施の形態等の表示装置が適用されるテレビジョン装置の外観を表すものである。このテレビジョン装置は、例えば、フロントパネル５１１およびフィルターガラス５１２を含む映像表示画面部５１０を有している。このテレビジョン装置は、上記実施の形態等に係る表示装置により構成されている。
【０４４７】
上記実施の形態等の表示装置は、このようなテレビジョン装置の他、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、携帯型ゲーム機、あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、上記実施の形態等の表示装置は、映像を表示するあらゆる分野の電子機器に適用することが可能である。
【０４４８】
以上、いくつかの実施の形態および変形例、ならびに電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
【０４４９】
例えば、上記の各実施の形態では、表示装置は、有機ＥＬ表示素子を有するものとしたが、これに限定されるものではなく、電流駆動型の表示素子を有するものであれば、どのような表示装置であってもよい。
【０４５０】
なお、本技術は以下のような構成とすることができる。
【０４５１】
（１）表示素子と、ゲートおよびソースを有し、前記表示素子に電流を供給する第１のトランジスタと、前記第１のトランジスタのゲートとソースとの間に挿設された容量素子とを含む画素回路と、
前記画素回路を駆動する駆動部と
を備え、
前記駆動部は、
前記第１のトランジスタのゲートおよびソースのうちの一方に前記表示素子の輝度を画定する画素電圧を印加するとともに、他方の電圧が第１の電圧になるように第１の駆動を行い、
前記第１の駆動の後に、前記一方に前記画素電圧を印加するとともに前記第１のトランジスタに電流を流すことにより、前記他方の電圧を第２の電圧に変化させる第２の駆動を行う
表示装置。
【０４５２】
（２）前記駆動部は、
前記第２の駆動の後に、前記画素電圧の印加を停止した状態で、前記第１のトランジスタのゲートおよびソースの電圧を、ゲート・ソース間電圧を維持したまま変化させる第３の駆動を行い、
その後に前記表示素子を発光させる
前記（１）に記載の表示装置。
【０４５３】
（３）前記画素回路は、オン状態になることにより前記第１のトランジスタのゲートに前記画素電圧を印加する第２のトランジスタをさらに含み、
前記第１のトランジスタのソースは前記表示素子に接続され、
前記駆動部は、前記第１の駆動および前記第２の駆動において前記第２のトランジスタをオン状態にする
前記（１）または（２）に記載の表示装置。
【０４５４】
（４）前記駆動部は、前記画素電圧のレベルに応じて前記第２のトランジスタの実効的なオン期間を変化させる
前記（３）に記載の表示装置。
【０４５５】
（５）前記第２のトランジスタは、前記駆動部に接続されたゲートを有し、
前記駆動部は、パルスの終端部分において電圧が徐々に変化するゲートパルスを前記第２のトランジスタのゲートに印加する
前記（４）に記載の表示装置。
【０４５６】
（６）前記第１のトランジスタは、前記駆動部に接続されるドレインを有し、
前記駆動部は、
前記第１の駆動において、前記第１のトランジスタのドレインを介してソースに前記第１の電圧を印加し、
前記第２の駆動において、前記第１のトランジスタのドレインに第３の電圧を印加することにより前記第１のトランジスタに電流を流す
前記（３）から（５）のいずれかに記載の表示装置。
【０４５７】
（７）前記画素回路は、オン状態になることにより前記第１のトランジスタのドレインと前記駆動部とを接続する第３のトランジスタをさらに含み、
前記駆動部は、
前記第１の駆動および前記第２の駆動において、前記第３のトランジスタをオン状態にすることにより、前記第３のトランジスタを介して前記第１のトランジスタに電圧を印加し、
前記第１の駆動の後、前記第２の駆動の前の期間において、前記第３のトランジスタをオフ状態にし、かつ前記第３のトランジスタに印加する電圧を前記第１の電圧から前記第３の電圧に変化させる
前記（６）に記載の表示装置。
【０４５８】
（８）前記第１のトランジスタは、前記駆動部に接続されるドレインを有し、
前記画素回路は、オン状態になることにより前記第１のトランジスタのドレインに第３の電圧を印加する第３のトランジスタをさらに含み、
前記駆動部は、
前記第１の駆動において、前記第３のトランジスタをオフ状態にし、
前記第２の駆動において、前記第３のトランジスタをオン状態にすることにより前記第１のトランジスタに電流を流す
前記（３）から（５）のいずれかに記載の表示装置。
【０４５９】
（９）前記画素回路は、オン状態になることにより前記第１のトランジスタのソースに前記第１の電圧を印加する第４のトランジスタをさらに含み、
前記駆動部は、前記第１の駆動において前記第４のトランジスタをオン状態にし、前記第２の駆動において前記第４のトランジスタをオフ状態にする
前記（８）に記載の表示装置。
【０４６０】
（１０）前記画素回路は、オン状態になることにより前記第１のトランジスタのソースと前記表示素子とを接続する第５のトランジスタをさらに含み、
前記駆動部は、
前記第１の駆動において、前記第５のトランジスタをオン状態にすることにより、前記第１のトランジスタに電流を流して、前記第１のトランジスタのソースを前記第１の電圧に設定し、
前記第２の駆動において、前記第５のトランジスタをオフ状態にする
前記（３）から（５）のいずれかに記載の表示装置。
【０４６１】
（１１）前記画素回路は、オン状態になることにより前記第１のトランジスタのソースに前記画素電圧を印加する第６のトランジスタをさらに含み、
前記第１のトランジスタは、前記表示素子に接続されるドレインを有し、
前記駆動部は、前記第１の駆動および前記第２の駆動において前記第６のトランジスタをオン状態にする
前記（１）または（２）に記載の表示装置。
【０４６２】
（１２）前記画素回路は、オン状態になることにより前記第１のトランジスタのゲートとドレインとを接続する第７のトランジスタをさらに含み、
前記駆動部は、前記第１の駆動において前記第７のトランジスタをオフ状態にし、前記第２の駆動において前記第７のトランジスタをオン状態にする
前記（１１）に記載の表示装置。
【０４６３】
（１３）前記画素回路は、オン状態になることにより前記第１のトランジスタのゲートに前記第１の電圧を印加する第８のトランジスタをさらに含み、
前記駆動部は、前記第１の駆動において前記第８のトランジスタをオン状態にし、前記第２の駆動において前記第８のトランジスタをオフ状態にする
前記（１１）または（１２）に記載の表示装置。
【０４６４】
（１４）前記画素回路は、
オン状態になることにより前記第１のトランジスタのドレインと前記表示素子とを接続する第９のトランジスタと、
オン状態になることにより前記第１のトランジスタのソースに第３の電圧を印加する第１０のトランジスタと
をさらに含み、
前記駆動部は、前記第１の駆動および前記第２の駆動において、前記第９のトランジスタおよび前記第１０のトランジスタをともにオフ状態にする
前記（１１）から（１３）のいずれかに記載の表示装置。
【０４６５】
（１５）前記画素回路は、オン状態になることにより前記第１のトランジスタのゲートに前記画素電圧を印加する第１１のトランジスタをさらに含み、
前記第１のトランジスタは、前記表示素子に接続されるドレインを有し、
前記駆動部は、前記第１の駆動および前記第２の駆動において前記第１１のトランジスタをオン状態にする
前記（１）または（２）に記載の表示装置。
【０４６６】
（１６）前記画素回路は、オン状態になることにより前記第１のトランジスタのゲートとドレインとを接続する第１２のトランジスタをさらに含み、
前記駆動部は、
前記第１の駆動において、前記第１のトランジスタのソースに前記第１の電圧を印加するとともに、前記第１２のトランジスタをオフ状態にし
前記第２の駆動において、前記第１２のトランジスタをオン状態にすることにより前記第１のトランジスタに電流を流す
前記（１５）に記載の表示装置。
【０４６７】
（１７）前記画素回路は、オン状態になることにより、前記第１のトランジスタのソースと前記駆動部とを接続する第１３のトランジスタをさらに含み、
前記駆動部は、
前記第１の駆動において、前記第１３のトランジスタをオン状態にすることにより、前記第１３のトランジスタを介して前記第１のトランジスタのソースに前記第１の電圧を印加し、
前記第１の駆動の後において、前記第１３のトランジスタをオフ状態にし、かつ前記第１３のトランジスタに印加する電圧を前記第１の電圧から第３の電圧に変化させる
前記（１５）または（１６）に記載の表示装置。
【０４６８】
（１８）前記画素回路は、オン状態になることにより前記第１のトランジスタのドレインと前記表示素子とを接続する第１４のトランジスタをさらに含み、
前記駆動部は、前記第１の駆動および前記第２の駆動において、前記第１４のトランジスタをオフ状態にする
前記（１７）に記載の表示装置。
【０４６９】
（１９）前記駆動部は、前記画素電圧のレベルに応じて前記第１１のトランジスタの実効的なオン期間を変化させる
前記（１５）に記載の表示装置。
【０４７０】
（２０）前記画素回路は、オン状態になることにより前記第１のトランジスタのソースに前記第１の電圧を印加する第１５のトランジスタをさらに含み、
前記駆動部は、
前記第１の駆動において、前記第１５のトランジスタをオン状態にし、
前記第２の駆動において、前記第１５のトランジスタをオフ状態にする
前記（１５）または（１９）に記載の表示装置。
【０４７１】
（２１）前記画素回路は、オン状態になることにより前記第１のトランジスタのソースに前記画素電圧を印加する第１６のトランジスタをさらに含み、
前記第１のトランジスタのソースは前記表示素子に接続され、
前記駆動部は、前記第１の駆動および前記第２の駆動において前記第１６のトランジスタをオン状態にする
前記（１）または（２）に記載の表示装置。
【０４７２】
（２２）前記第１のトランジスタは、前記駆動部に接続されるドレインを有し、
前記画素回路は、オン状態になることにより前記第１のトランジスタのゲートとドレインとを接続する第１７のトランジスタをさらに含み、
前記駆動部は、
前記第１の駆動において、前記第１のトランジスタのゲートに前記第１の電圧を印加するとともに、前記第１７のトランジスタをオフ状態にし、
前記第２の駆動において、前記第１７のトランジスタをオン状態にすることにより前記第１のトランジスタに電流を流す
前記（２１）に記載の表示装置。
【０４７３】
（２３）前記画素回路は、オン状態になることにより、前記第１のトランジスタのドレインと前記駆動部とを接続する第１８のトランジスタをさらに含み、
前記駆動部は、
前記第１の駆動において、前記第１７のトランジスタおよび前記第１８のトランジスタをオン状態にすることにより、前記第１７のトランジスタおよび前記第１８のトランジスタを介して前記第１のトランジスタのゲートに前記第１の電圧を印加し、
前記第２の駆動において、前記第１７のトランジスタをオン状態にするとともに、前記第１８のトランジスタをオフ状態にする
前記（２２）に記載の表示装置。
【０４７４】
（２４）前記画素電圧と前記第１の電圧との差の絶対値は、前記第１のトランジスタのしきい値電圧の絶対値よりも大きい
前記（１）から（２３）のいずれかに記載の表示装置。
【０４７５】
（２５）複数の前記画素回路と、
前記画素電圧を伝える複数の信号線と
を備え、
走査方向と交差する方向に互いに隣り合う２つの画素回路が、１本の信号線に接続されている。
前記（１）から（２４）のいずれかに記載の表示装置。
【０４７６】
（２６）前記駆動部は、各水平期間において、前記２つの画素回路を時分割的に駆動する
前記（２５）に記載の表示装置。
【０４７７】
（２７）表示素子に電流を供給する、ゲートとソースとの間に容量素子が挿設された第１のトランジスタのゲートおよびソースのうちの一方に前記表示素子の輝度を画定する画素電圧を印加するとともに、他方の電圧が第１の電圧になるように第１の駆動を行い、前記第１の駆動の後に、前記一方に前記画素電圧を印加するとともに前記第１のトランジスタに電流を流すことにより、前記他方の電圧を第２の電圧に変化させる第２の駆動を行う駆動部を備えた
駆動回路。
【０４７８】
（２８）表示素子に電流を供給する、ゲートとソースとの間に容量素子が挿設された第１のトランジスタのゲートおよびソースのうちの一方に前記表示素子の輝度を画定する画素電圧を印加するとともに、他方の電圧が第１の電圧になるように第１の駆動を行い、
前記第１の駆動の後に、前記一方に前記画素電圧を印加するとともに前記第１のトランジスタに電流を流すことにより、前記他方の電圧を第２の電圧に変化させる第２の駆動を行う
駆動方法。
【０４７９】
（２９）表示装置と
前記表示装置に対して動作制御を行う制御部と
を備え、
前記表示装置は、
表示素子と、ゲートおよびソースを有し、前記表示素子に電流を供給する第１のトランジスタと、前記第１のトランジスタのゲートとソースとの間に挿設された容量素子とを含む画素回路と、
前記画素回路を駆動する駆動部と
を有し、
前記駆動部は、
前記第１のトランジスタのゲートおよびソースのうちの一方に前記表示素子の輝度を画定する画素電圧を印加するとともに、他方の電圧が第１の電圧になるように第１の駆動を行い、
前記第１の駆動の後に、前記一方に前記画素電圧を印加するとともに前記第１のトランジスタに電流を流すことにより、前記他方の電圧を第２の電圧に変化させる第２の駆動を行う
電子機器。
【符号の説明】
【０４８０】
１，１Ａ〜１Ｅ，２，３，６，６Ａ〜６Ｄ，７Ａ〜７Ｄ，８，８Ｂ，９，１００，１００Ａ〜１００Ｄ，３００Ｃ，３００Ｄ，４００，５００，７００Ａ〜７００Ｅ，８００，８００Ｂ〜８００Ｄ…表示装置、１０，１０Ａ〜１０Ｆ，４０，１１０，１１０Ａ〜１１０Ｄ，３１０，３１０Ａ，３１０Ｃ，３１０Ｄ，４１０，５１０，８１０Ｃ…表示部、１１，１１Ａ〜１１Ｄ，１１１，１１１Ａ〜１１１Ｄ，３１１，３１１Ａ，３１１Ｃ，３１１Ｄ，４１１，５１１，８１１Ｃ…サブ画素、２０，２０Ａ〜２０Ｄ，３０，５０，６０，６０Ａ〜６０Ｄ，７０Ａ〜７０Ｄ，８０，８０Ｂ，９０，１２０，１２０Ａ〜１２０Ｄ，３２０Ｃ，３２０Ｄ，４２０，５２０，７２０Ａ〜７２０Ｅ，８２０，８２０Ｂ〜８２０Ｄ…駆動部、２１，５１…映像信号処理部、２２，２２Ａ〜２２Ｄ，５２，１２２，１２２Ａ〜１２２Ｄ，３２２，３２２Ｃ，３２２Ｄ，４２２，７２２Ｂ…タイミング制御部、２３，２３Ａ〜２３Ｄ，３３，５３，６３，６３Ａ〜６３Ｄ，７３Ａ〜７３Ｄ，８３，８３Ｂ，９３，１２３，１２３Ａ〜１２３Ｄ，３２３，３２３Ｃ，３２３Ｄ，４２３，５２３，７２３Ａ〜７２３Ｅ，８２３，８２３Ｂ〜８２３Ｄ…走査線駆動部、２４Ｂ〜２４Ｄ，５４，６４Ｂ〜６４Ｄ，７４Ｂ〜７４Ｄ，８４Ｂ，１２４，１２４Ａ〜１２４Ｄ，３２４Ｃ，３２４Ｄ，７２４Ａ〜７２４Ｅ，８２４，８２４Ｂ〜８２４Ｄ…制御線駆動部、２５Ａ〜２５Ｄ，５５，６５Ａ〜６５Ｄ，７５Ａ〜７５Ｄ，８５Ｂ，１２５，１２５Ａ〜１２５Ｄ，３２５，３２５Ｃ，３２５Ｄ，４２５，５２５，７２５Ａ〜７２５Ｅ，８２５，８２５Ｂ〜８２５Ｄ…電源制御線駆動部、２６，２６Ａ，２６Ｃ，６６，６６Ａ，７６Ａ，７６Ｃ，８６，８６Ｃ，９６，１２６Ｂ，７２６Ｃ…電源線駆動部、２７，２７Ａ〜２７Ｄ，５７，６７，６７Ａ〜６７Ｄ，７７Ａ〜７７Ｄ，８７，８７Ｂ，９７，１２７，１２７Ａ〜１２７Ｄ，３２７，３２７Ｃ，３２７Ｄ，４２７，５２７，７２７Ａ〜７２７Ｅ，８２７，８２７Ｂ〜８２７Ｄ…データ線駆動部、ＡＺ１〜ＡＺ３，ＩＮＩＳ…制御信号、ＡＺ１Ｌ〜ＡＺ３Ｌ，ＩＮＩＳＬ…制御信号線、ＡＺ１Ｔｒ〜ＡＺ３Ｔｒ，Ｔｒ３，Ｔｒ４…制御トランジスタ、Ｃｓ…容量素子、ＤＲＴｒ，Ｔｒ２…駆動トランジスタ、ＤＳ，ＤＳＡ，ＤＳＢ…電源制御信号、ＤＳＬ，ＤＳＡＬ，ＤＳＢＬ…電源制御線、ＤＳＴｒ，ＤＳＡＴｒ，ＤＳＢＴｒ，Ｔｒ５，Ｔｒ６…電源トランジスタ、ＤＳ２…電源信号、ＤＴＬ…データ線、Ｉds…電流、ＯＬＥＤ…有機ＥＬ素子、Ｐix…画素、ＰＬ…電源線、Ｐ１…書込期間、Ｐ２…Ｉds補正期間、Ｐ３…発光期間、Ｐ１１…初期化期間、Ｐ１２…Ｖth補正期間、Ｐ１３…書込・μ補正期間、Ｐ１４…書込期間、Ｐ１５…μ補正期間、Ｐ１６…発光期間、Ｐ２１…書込期間、Ｐ２２…発光期間、Ｐ３１…書込期間、Ｐ３２…発光期間、Ｓdisp，Ｓdisp2…映像信号、Ｓig…信号、Ｓsync…同期信号、Ｖcath，Ｖemi，Ｖini，Ｖ１…電圧、Ｖsig…画素電圧、ＷＳ…走査信号、ＷＳＬ…走査線、ＷＳＴｒ，Ｔｒ１…書込トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３】
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【図２４Ａ】
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【図２４Ｂ】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５Ａ】
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【図９５Ｂ】
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【図９６Ａ】
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【図９６Ｂ】
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【図９７Ａ】
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【図９７Ｂ】
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【図９８】
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【図９９】
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