(57)【要約】【課題】  半導体集積回路装置及びその製造方法に関し、ノンドープチャネル層を用いたトランジスタからなる半導体装置に対して、Ｉｏｆｆレベルが広範囲に異なる複数のトランジスタを混載する。【解決手段】  実効チャネル長を制御することによって、ノンドープチャネル層とノンドープチャネル層の直下にスクリーン層を設けたトランジスタの不純物濃度分布を変えることなくリーク電流Ｉｏｆｆを制御する。【選択図】  図１
2014072512.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランジスタと、
前記第１のトランジスタに比べて閾値電圧が高く、リーク電流が小さい第２のトランジスタと
を有し、
前記第１のトランジスタは、ノンドープの第１のチャネル領域と、前記第１のチャネル領域の直下に前記第１のチャネル領域に接する第１のスクリーン領域とを有し、
前記第２のトランジスタは、ノンドープの第２のチャネル領域と、前記第２のチャネル領域の直下に前記第２のチャネル領域に接する第２のスクリーン領域とを有し、
前記第１のチャネル領域と前記第１のスクリーン領域の第１の不純物濃度分布と前記第２のチャネル領域と前記第２のスクリーン領域の第２の不純物濃度分布が等しく、且つ、前記第１のトランジスタの第１の実効チャネル長が、前記第２のトランジスタの第２の実効チャネル長より小さい
ことを特徴とする半導体集積回路装置。
【請求項２】
前記第１のトランジスタの第１のゲート長が、前記第２のトランジスタの第２のゲート長より小さい
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１のゲート長が、前記第２のゲート長と等しく、且つ、前記第２のチャネル領域に接する第２のソース領域及び第２のドレイン領域の第２の不純物濃度が、前記第１のチャネル領域に接する第１のソース領域及び第１のドレイン領域の第１の不純物濃度より低い
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記第２の実効チャネル長より大きな第３の実効チャネル長を有する第３のトランジスタを含み、且つ、前記第２の回路より閾値電圧が高く、且つ、リーク電流の小さな第３の回路をさらに有する
ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体集積回路装置。
【請求項５】
前記第３のトランジスタは第３のチャネル領域と、前記第３のチャネル領域の直下に前記第３のチャネル領域に接する第３のスクリーン領域とを有し、前記第３のチャネル領域と前記第３のスクリーン領域の第３の不純物濃度分布は、前記第１の不純物濃度分布及び第２の不純物濃度分布と等しく、
前記第２のゲート長は、前記第１のゲート長より大きく、且つ、前記第２のソース領域及び第２のドレイン領域の前記第２の不純物濃度と前記第１のソース領域及び第１のドレイン領域の前記第１の不純物濃度が等しく、
前記第３のトランジスタの第３のゲート長は、第２のゲート長と等しいか或いは大きく、且つ、第３のトランジスタの第３のソース領域及び第３のドレイン領域の第３の不純物濃度は前記第２の不純物濃度よりも小さい
ことを特徴とする請求項４に記載の半導体集積回路装置。
【請求項６】
前記第３のソース領域及び第３のドレイン領域の第３の不純物が、前記第２のソース領域及び第２のドレイン領域の第２の不純物と同じ不純物であり、且つ、前記第３のトランジスタが前記第２のトランジスタより高電圧駆動用のトランジスタである
ことを特徴とする請求項４に記載の半導体集積回路装置。
【請求項７】
半導体基板に第１導電型の第１のウエル領域を形成するとともに、前記第１のウエル領域の表面に前記第１のウエル領域より高不純物濃度の第１のスクリーン層を形成する工程と、
前記半導体基板上にノンドープ層を形成する工程と、
前記第１のウエル領域を前記第１導電型の第２のウエル領域と前記第１導電型の第３のウエル領域に分割する第１の分離領域を形成する工程と、
前記第２のウエル領域にゲート絶縁膜を介して第１のゲート電極を形成するとともに、前記第３のウエル領域にゲート絶縁膜を介して前記第１のゲート電極よりゲート長の大きな第２ゲート電極を形成する工程と、
前記第１のゲート電極をマスクとして前記第２のウエル領域に前記第１導電型と反対導電型の第２導電型不純物を導入して、第１のソース領域及び第１のドレイン領域を形成する工程と、
前記第２のゲート電極をマスクとして前記第３のウエル領域に前記第２導電型不純物を導入して、前記第１のソース領域及び第１のドレイン領域より低不純物濃度の第２のソース領域及び第２のドレイン領域を形成する工程と
を有する
ことを特徴とする半導体集積回路装置の製造方法。
【請求項８】
前記半導体基板に前記第２導電型の第４のウエル領域を形成するとともに、前記第４のウエル領域の表面に前記第４のウエル領域より高不純物濃度の第２のスクリーン層を形成する工程と、
前記第４のウエル領域を第５のウエル領域と第６のウエル領域に分割する第２の分離領域を形成する工程と、
前記第５のウエル領域にゲート絶縁膜を介して前記第１のゲート電極と同じゲート長の第３のゲート電極を形成するとともに、前記第６のウエル領域にゲート絶縁膜を介して前記第２のゲート電極と同じゲート長の第４ゲート電極を形成する工程と、
前記第３のゲート電極をマスクとして前記第５のウエル領域に前記第１導電型の第１の不純物を導入して、前記第１導電型の第３のソース領域及び第３のドレイン領域を形成する工程と、
前記第４のゲート電極をマスクとして前記第６のウエル領域に前記第１導電型の第２の不純物を導入して、前記第３のソース領域及び第３のドレイン領域より低不純物濃度の前記第１導電型の第４のソース領域及び第４のドレイン領域を形成する工程と
を更に有する
ことを特徴とする請求項７に記載の半導体集積回路装置の製造方法。
【請求項９】
前記ノンドープ層を形成した後に、前記第１のウエル領域及び前記第４のウエル領域を形成しなかった領域に、前記第１導電型の第７のウエル領域と前記第２導電型の第８のウエル領域を形成する工程と、
前記第７のウエル領域に前記第２のゲート電極とゲート長が等しいか或いは大きな第５のゲート電極を形成する工程と、
前記第５のゲート電極をマスクとして前記第２導電型の第３の不純物を導入して第５のソース領域及び第５のドレイン領域を形成する工程と、
前記第８のウエル領域に前記第４のゲート電極とゲート長が等しいか或いは大きな第６のゲート電極を形成する工程と、
前記第６のゲート電極をマスクとして前記第１導電型の第４の不純物を導入して第６のソース領域及び第６のドレイン領域を形成する工程と
を更に有する
ことを特徴とする請求項８に記載の半導体集積回路装置の製造方法。
【請求項１０】
前記第１導電型がｐ型であり、
前記第４のソース領域及び第４のドレイン領域の形成工程と、前記第６のソース領域及び第６のドレイン領域の形成工程が、同時である
ことを特徴とする請求項７乃至請求項９のいずれか１項に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及びその製造方法に関し、閾値電圧、オン電流或いはオフ電流が異なるトランジスタを集積した半導体集積回路装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置においては、低い閾値電圧Ｖｔｈでオン電流Ｉｏｎの大きなトランジスタ（低Ｖｔｈ）と、高い閾値電圧Ｖｔｈでオフ電流Ｉｏｆｆの小さなトランジスタ（高Ｖｔｈ）を混載することが多く、Ｍｕｌｔｉ-Ｔｈｒｅｓｈｏｌｄ  ＣＭＯＳが知られている。
【０００３】
このようなＭＴ-ＣＭＯＳ等の高Ｖｔｈトランジスタと低Ｖｔｈトランジスタを混載して半導体集積回路装置を実現するためには、高Ｖｔｈのトランジスタのチャネルドープ濃度を高くしたり、或いは、高Ｖｔｈのトランジスタのゲート長を大きくしたりすれば良い。
【０００４】
前者の方法では、低Ｖｔｈのトランジスタと高Ｖｔｈのトランジスタの両方を最小ゲート長で実現でき、回路面積を小さくできるという利点がある。一方、後者は、回路面積は大きくなるが、低Ｖｔｈのトランジスタと高Ｖｔｈのトランジスタのチャネルドープ量が共通であるので、製造工程数を削減できるという利点がある。
【０００５】
図４１は、各トランジスタのゲート幅を同じにしてチャネルドープ濃度を制御した半導体集積回路装置の概略的要部断面図である。半導体基板２０１にゲート絶縁膜２０２を介してゲート電極２０３１，２０３２を設け、ゲート電極２０３１,２０３２の両側にソース・ドレイン領域２０４１，２０４２を設けている。
【０００６】
この時、チャネルドープ領域２０５１,２０５２の不純物濃度を変えることによって、各トランジスタの閾値電圧Ｖｔｈを制御しており、低濃度のチャネルドープ領域２０５１を備えたトランジスタが低Ｖｔｈでオン電流Ｉｏｎの大きなトランジスタとなる。一方、高濃度のチャネルドープ領域２０５２を備えたトランジスタが高Ｖｔｈでリーク電流Ｉｏｆｆの小さなトランジスタとなる。
【０００７】
回路面積を縮小するのを優先するのか、或いは、製造工程数を削減するのを優先するのかによって、いずれを選択するのか決定されるのであるが、従来のトランジスタ構造において、実際に後者を選択した例は少ない。 
【０００８】
このようなチャネルドープは、チップ内の閾値電圧Ｖｔｈのばらつき（ＲＤＦ：ｒａｎｄｏｍ  ｄｏｐａｎｔ  ｆｌｕｃｔｕａｔｉｏｎ）の原因になるので、チャネル領域をノンドープエピタキシャル層で形成することが提案されている（非特許文献１参照）。
【０００９】
図４２は、ノンドープ層をチャネル領域とした従来のトランジスタの概略的断面図であり、半導体基板２１１と厚さが２０ｎｍ〜２５ｎｍ程度のノンドープチャネル層２１３との間に高不純物濃度のスクリーン層２１２を設けている。なお、符号２１４，２１５，２１６はそれぞれ、ゲート絶縁膜、ゲート電極及びソース・ドレイン領域である。
【００１０】
この場合のスクリーン層２１２は、閾値電圧Ｖｔｈの制御やソース−ドレイン間のパンチスルーを防止するために設けている。この時、ノンドープチャネル層２１３の厚さ分だけゲート電極２１５直下から離間した状態で閾値電圧Ｖｔｈを制御するので、１×１０１９ｃｍ−３程度の高濃度にしている。
【００１１】
このようなノンドープチャネル層を設けることによって、チップ内の閾値電圧Ｖｔｈのばらつきを低減することができ、低電圧動作が可能になる。なお、チップ間の閾値電圧Ｖｔｈのばらつきを補正するために、チップ毎の平均的な閾値電圧ＶｔｈをＶｂｂ（ｂｏｄｙ  ｂｉａｓ）によって矯正するＡＢＢ（ａｄａｐｔｉｖｅ ｂｏｄｙ ｂｉａｓ ｃｏｎｔｒｏｌ）と併用するのが望ましい。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特許第３８６３２６７号
【非特許文献】
【００１３】
【非特許文献１】Ａ.Ａｓｅｎｏｖ ｅｔ.ａｌ., ＩＥＥＥ ｔｒａｎｓ Ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ, Ｖｏｌ.４６,Ｎｏ.８,Ａｕｇ.１９９９，ＵＳＰ ６４８２７１４
【発明の概要】
【発明が解決しようとする課題】
【００１４】
チャネルドープを用いて低Ｖｔｈ高Ｉｏｎのトランジスタと高Ｖｔｈ低Ｉｏｆｆのトランジスタを混載する場合、チャネルドープ量をそれほど大きくしなくても高Ｖｔｈを実現できるので、接合リーク電流が大きな問題になることはなかった。
【００１５】
一方、ノンドープチャネル層を用いたトランジスタ構造で、低Ｖｔｈ高Ｉｏｎのトランジスタと高Ｖｔｈ低Ｉｏｆｆのトランジスタを混載する場合、ノンドープチャネル層を用いたトランジスタからなる半導体装置に対して、Ｉｏｆｆレベルが広範囲に異なる複数のトランジスタをどのように混載するかは従来報告されていなかった。
【００１６】
したがって、半導体集積回路装置において、ノンドープチャネル層を用いたトランジスタからなる半導体装置に対して、Ｉｏｆｆレベルが広範囲に異なる複数のトランジスタを混載する方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
開示する一観点からは、第１のトランジスタと、前記第１のトランジスタに比べて閾値電圧が高く、リーク電流が小さい第２のトランジスタとを有し、前記第１のトランジスタは、ノンドープの第１のチャネル領域と、前記第１のチャネル領域の直下に前記第１のチャネル領域に接する第１のスクリーン領域とを有し、前記第２のトランジスタは、ノンドープの第２のチャネル領域と、前記第２のチャネル領域の直下に前記第２のチャネル領域に接する第２のスクリーン領域とを有し、前記第１のチャネル領域と前記第１のスクリーン領域の第１の不純物濃度分布と前記第２のチャネル領域と前記第２のスクリーン領域の第２の不純物濃度分布が等しく、且つ、前記第１のトランジスタの第１の実効チャネル長が、前記第２のトランジスタの第２の実効チャネル長より小さいことを特徴とする半導体集積回路装置が提供される。
【００１８】
また、開示する別の観点からは、半導体基板に第１導電型の第１のウエル領域を形成するとともに、前記第１のウエル領域の表面に前記第１のウエル領域より高不純物濃度の第１のスクリーン層を形成する工程と、前記半導体基板上にノンドープ層を形成する工程と、前記第１のウエル領域を前記第１導電型の第２のウエル領域と前記第１導電型の第３のウエル領域に分割する第１の分離領域を形成する工程と、前記第２のウエル領域にゲート絶縁膜を介して第１のゲート電極を形成するとともに、前記第３のウエル領域にゲート絶縁膜を介して前記第１のゲート電極よりゲート長の大きな第２ゲート電極を形成する工程と、前記第１のゲート電極をマスクとして前記第２のウエル領域に前記第１導電型と反対導電型の第２導電型不純物を導入して、第１のソース領域及び第１のドレイン領域を形成する工程と、前記第２のゲート電極をマスクとして前記第３のウエル領域に前記第２導電型不純物を導入して、前記第１のソース領域及び第１のドレイン領域より低不純物濃度の第２のソース領域及び第２のドレイン領域を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法が提供される。
【発明の効果】
【００１９】
開示の半導体集積回路装置及びその製造方法によれば、ノンドープチャネル層を用いたトランジスタからなる半導体装置に対して、Ｉｏｆｆレベルが広範囲に異なる複数のトランジスタを混載することが可能になる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態の半導体集積回路装置の基本構成図である。
【図２】一般的なトランジスタのＩｏｎ-Ｉｏｆｆグラフである。
【図３】スクリーン層を高不純物濃度にした場合のＩｏｎ-Ｉｏｆｆグラフである。
【図４】実際のＮＭＯＳの測定結果である。
【図５】本発明の実施の形態におけるＶｔｈ制御方法の説明図である。
【図６】本発明の実施例１の低Ｖｔｈ高Ｉｏｎトランジスタと高Ｖｔｈ低Ｉｏｆｆトランジスタを混載した半導体集積回路装置の概略的要部断面図である。
【図７】本発明の実施例１のトランジスタのＩｏｎ−Ｉｏｆｆ特性の定性的説明図である。
【図８】実際の測定結果の説明図である。
【図９】従来のチャネルドープを採用したトランジスタのＩｏｎ−Ｉｏｆｆ特性曲線である。
【図１０】本発明の実施例２の低Ｖｔｈ高Ｉｏｎトランジスタと高Ｖｔｈ低Ｉｏｆｆトランジスタを混載した半導体集積回路装置の概略的要部断面図である。
【図１１】実際の測定結果の説明図である。
【図１２】本発明の実施例３の３種類のＩｏｆｆのトランジスタを混載した半導体集積回路装置の概略的要部断面図である。
【図１３】本発明の実施例３のトランジスタのＩｏｎ−Ｉｏｆｆ特性の定性的説明図である。
【図１４】実際の測定結果の説明図である。
【図１５】本発明の実施例４の新規に加えた第４のトランジスタの概略的要部断面図である。
【図１６】本発明の実施例４のトランジスタのＩｏｎ−Ｉｏｆｆ特性の定性的説明図である。
【図１７】実際の測定結果の説明図である。
【図１８】本発明の実施例５における各ＩＰマクロにおけるＩｏｎ−Ｉｏｆｆ曲線の説明図である。
【図１９】本発明の実施例６の半導体集積回路装置の概念的平面図である。
【図２０】低電圧動作マクロセルに含まれる回路の一部の構成例である。
【図２１】本発明の実施例６の半導体集積回路装置の製造工程の途中までの説明図である。
【図２２】本発明の実施例６の半導体集積回路装置の製造工程の図２１以降の途中までの説明図である。
【図２３】本発明の実施例６の半導体集積回路装置の製造工程の図２２以降の途中までの説明図である。
【図２４】本発明の実施例６の半導体集積回路装置の製造工程の図２３以降の途中までの説明図である。
【図２５】本発明の実施例６の半導体集積回路装置の製造工程の図２４以降の途中までの説明図である。
【図２６】本発明の実施例６の半導体集積回路装置の製造工程の図２５以降の途中までの説明図である。
【図２７】本発明の実施例６の半導体集積回路装置の製造工程の図２６以降の途中までの説明図である。
【図２８】本発明の実施例６の半導体集積回路装置の製造工程の図２７以降の途中までの説明図である。
【図２９】本発明の実施例６の半導体集積回路装置の製造工程の図２８以降の途中までの説明図である。
【図３０】本発明の実施例６の半導体集積回路装置の製造工程の図２９以降の途中までの説明図である。
【図３１】本発明の実施例６の半導体集積回路装置の製造工程の図３０以降の途中までの説明図である。
【図３２】本発明の実施例６の半導体集積回路装置の製造工程の図３１以降の途中までの説明図である。
【図３３】本発明の実施例６の半導体集積回路装置の製造工程の図３２以降の説明図である。
【図３４】本発明の実施例７の半導体集積回路装置の製造工程の途中までの説明図である。
【図３５】本発明の実施例７の半導体集積回路装置の製造工程の図３４以降の途中までの説明図である。
【図３６】本発明の実施例７の半導体集積回路装置の製造工程の図３５以降の途中までの説明図である。
【図３７】本発明の実施例７の半導体集積回路装置の製造工程の図３６以降の途中までの説明図である。
【図３８】本発明の実施例７の半導体集積回路装置の製造工程の図３７以降の途中までの説明図である。
【図３９】本発明の実施例７の半導体集積回路装置の製造工程の図３８以降の途中までの説明図である。
【図４０】本発明の実施例７の半導体集積回路装置の製造工程の図３９以降の説明図である。
【図４１】各トランジスタのゲート幅を同じにしてチャネルドープ濃度を制御した半導体集積回路装置の概略的要部断面図である。
【図４２】ノンドープ層をチャネル領域とした従来のトランジスタの概略的断面図である。
【発明を実施するための形態】
【００２１】
ここで、図１乃至図５を参照して、本発明の実施の形態の半導体集積回路装置を説明する。図１は、本発明の実施の形態の半導体集積回路装置の基本構成図であり、図１（ａ）は、全体構成の一例を示す平面図であり、図１（ｂ）は、トランジスタの基本構造である。  
【００２２】
図１（ａ）に示すように、半導体集積回路装置１は、複数のマクロセルから構成される。複数のマクロセルには、高電圧で動作する高電圧動作マクロセル２と、低電圧で動作する低電圧動作マクロセル３，４，５がある。低電圧で動作する低電圧動作マクロセル３，４，５には、高Ｖｔｈトランジスタと低Ｖｔｈトランジスタを組み合わせた回路が含まれている。
【００２３】
図１（ｂ）は、各トランジスタ領域に形成されるトランジスタの基本構造を示す概略的断面図である。半導体基板１１の表面にはノンドープエピタキシャル成長層からなるノンドープチャネル領域１２とその直下に閾値電圧Ｖｔｈを制御するとともにパンチスルーを防止する高不純物濃度のスクリーン領域１３が形成される。ノンドープチャネル領域１２の表面にはゲート絶縁膜１４を介してゲート電極１５が設けられ、ゲート電極１５の直下のノンドープチャネル領域１２を挟んで、相対的に低不純物濃度で浅い第１のソース領域１６及び第１のドレイン領域１７が設けられる。また、その外側に相対的に高不純物濃度で深い第２のソース領域１８及び第２のドレイン領域１９が設けられる。
【００２４】
この場合、ゲート電極１５は、多結晶シリコンを用いても良いし、ＴｉＮ等の金属を用いても良いし、或いは、多結晶シリコンとＴｉＮ等の金属の積層構造を用いても良い。また、第１のソース領域１６及び第１のドレイン領域１７は、ＬＤＤ(Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ)領域或いはエクステンション領域となるが、必須ではなく、第２のソース領域１８及び第２のドレイン領域１９のみでも良い。
【００２５】
ここで、本発明に至った事情を説明する。ノンドープチャネル層を用いたトランジスタ構造で、低Ｖｔｈ高Ｉｏｎのトランジスタと高Ｖｔｈ低Ｉｏｆｆのトランジスタを混載する場合、スクリーン層の不純物濃度で閾値電圧Ｖｔｈを制御することになる。本願発明者は、スクリーン層の不純物濃度で閾値電圧Ｖｔｈを制御する場合、チャネルドープを用いた場合に比べて接合リーク電流が非常に大きな問題となり、高Ｖｔｈトランジスタの形成に関して重大な影響を与えることを新たに見出した。
【００２６】
この事情を説明するために、まず、一般的なトランジスタのＩｏｎ-Ｉｏｆｆグラフを説明する。図２は、一般的なトランジスタのＩｏｎ-Ｉｏｆｆグラフであり、縦軸のＩｏｆｆは対数で示している。トランジスタのリーク電流Ｉｏｆｆは、図に示すように、ドレインからソースに流れるサブスレッシュホールド電流と、ドレインから基板に流れる接合リーク電流の和となる。
【００２７】
この内、サブスレッシュホールド電流は、基板に逆方向電圧を印加する等の手段でＶｔｈを大きくすることによって減少する。これに対して、接合リーク電流は、基板に逆方向電圧を印加する等の手段でＶｔｈを大きくすることによって増大する。Ｉｏｎは、Ｖｔｈが大きくなると減少する単調関数であるので、Ｉｏｎ-Ｉｏｆｆグラフは極小値を有することになる。
【００２８】
チャネルドープを用いた場合には、チャネルドープ量をそれほど大きくしなくても高Ｖｔｈを実現できるので、接合リーク電流が大きな問題になることはなかった。しかし、ノンドープチャネル層を用いた場合には、スクリーン層によってＶｔｈを制御することになり、もともと高不純物濃度のスクリーン層をさらに高不純物濃度にする必要がある。
【００２９】
図３は、スクリーン層を高不純物濃度にした場合のＩｏｎ-Ｉｏｆｆグラフである。図４２に示すように、スクリーン層を高濃度にすると、接合リーク電流が増大してしまい、Ｉｏｎ-Ｉｏｆｆグラフの極小値が極めて大きくなってしまうことから、必要なレベルまでＩｏｆｆを減少させることが困難であるという問題が新たに判明した。なお、図における丸印は、Ｖｂｂの設定値におけるＩｏｆｆである。
【００３０】
図４は、実際のＮＭＯＳの測定結果である。ここでは、Ｖｂｂを変化させることによってＶｔｈを変化させてＩｏｎ-Ｉｏｆｆ曲線を取得した。破線はゲート長を４５ｎｍとし、スクリーン層を形成する際のＢのドーズ量を２×１０１３ｃｍ−２とした場合であり、実線は、ゲート長を４５ｎｍとし、スクリーン層を形成する際のＢのドーズ量を３×１０１３ｃｍ−２とした場合である。いずれの場合も実効チャネル長Ｌｅｆｆは３０ｎｍ程度である。なお、図における丸印は、実際にデバイスとして駆動させる場合のＶｂｂの設定値におけるＩｏｆｆである。
【００３１】
図から明らかなように、スクリーン層の形成する際のドーズ量を増加することによって、設定したＶｂｂにおけるリーク電流Ｉｏｆｆを減らすことはできた。しかし、低ドーズ量トランジスタに対してＶｂｂを変化させた場合に比べて、Ｉｏｎ−Ｉｏｆｆ比が悪化してしまい、また、最も小さくできるＩｏｆｆの値も１ｎＡ以上と大きな値になってしまった。
【００３２】
このような問題を解決するためには、高Ｖｔｈ低ＩｏｆｆのトランジスタのＶｔｈをＶｂｂによって制御すれば良いが、低Ｖｔｈトランジスタと高ＶｔｈトランジスタのＶｂｂを別々に印加するには、ウエル領域を別々に形成する等、複雑なレイアウトが必要となり現実的ではない。また、ＶｂｂでＶｔｈを制御した場合であっても、最も小さくできるＩｏｆｆの値を１ｎＡ以下とすることはできない。
【００３３】
また、ノンドープチャネル層を用いたトランジスタは、上述のＡＢＢと併用するのが良いが、その際、逆Ｖｂｂ印加時に接合リーク電流がさらに大きくなる。接合リーク電流が大きくなると、Ｖｂｂバイアス源の能力を大きくする必要が生じ、電源回路の面積が大きくなり、その結果、チップサイズを大きくしてしまうという問題も生ずることが新たに判明した。 
【００３４】
さらに、閾値電圧Ｖｔｈの異なる２種類のトランジスタを混載するのではなく、Ｉｏｆｆの極めて小さなトランジスタも含む３種類のトランジスタを混載するにはどうしたら良いのか、といった問題もある。
【００３５】
また、チャネルドープを前提とした回路群（ＩＰ：Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）とノンドープチャネル層を前提とした回路群（ＩＰ）とを共用できれば、設計コストの低減と製品開発期間の短縮が可能となる。なお、ＩＰとは、ＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やメモリのようなシステムに特定の機能を実現する機能ブロックをＬＳＩの設計資産として捉えた概念であり、ソフトウエアにおけるライブラリーと同様の概念である。
【００３６】
しかし、チャネルドープを用いたトランジスタの高Ｖｔｈが高チャネルドープによって実現されている場合に、ノンドープチャネル層を用いたトランジスタを用いた回路との共用を如何にして実現するのか、という課題も新たに生じた。 
【００３７】
しかし、上述のように、本発明の実施の形態においては、各トランジスタ領域に形成するトランジスタの閾値電圧Ｖｔｈを、ノンドープチャネル領域１２とスクリーン領域１３の不純物濃度分布は同じにして、実効チャネル長Ｌｅｆｆで制御することにより決定している。実効チャネル長Ｌｅｆｆを制御するためには、ゲート長を制御する、ゲート長は同じにして第１のソース領域１６及び第１のドレイン領域１７の不純物濃度を制御する、或いは、その両方を制御する。
【００３８】
図５は、本発明の実施の形態におけるＶｔｈ制御方法の説明図であり、図５（ａ）は図１（ｂ）に示した基本構造に対してゲート長を大きくして、他の条件は同じにしたものである。ここでは、ゲート長を大きくしているので、実効チャネル長Ｌｅｆｆは当然大きくなって、高Ｖｔｈで低リーク電流のトランジスタとなる。
【００３９】
図５（ｂ）は、図１（ｂ）に示した基本構造に対して、ゲート長を同じにして第１のソース領域１６及び第１のドレイン領域１７の不純物濃度を小さくしたものであり、他の条件は同じである。ここでは、第１のソース領域１６及び第１のドレイン領域１７の不純物濃度を小さくしているので、注入した不純物の横方向拡散が少ないので、実効チャネル長Ｌｅｆｆは大きくなり、高Ｖｔｈで低リーク電流のトランジスタとなる。
【００４０】
図５（ｃ）は、図１（ｂ）に示した基本構造に対して、ゲート長を大きくするとともに、第１のソース領域１６及び第１のドレイン領域１７の不純物濃度を小さくしたものであり、他の条件は同じである。ここでは、ゲート長を大きくするとともに、第１のソース領域１６及び第１のドレイン領域１７の不純物濃度を小さくしているので、両方の相乗効果で実効チャネル長Ｌｅｆｆはさらに大きくなり、より高Ｖｔｈでより低リーク電流のトランジスタとなる。
【００４１】
このように、ノンドープチャネル領域１２及びスクリーン領域１３の不純物分布を変えることなく、実効チャネルＬｅｆｆを制御することによって、リーク電流Ｉｏｆｆの小さな高閾値電圧Ｖｔｈを達成することができる。なお、図１（ａ）に示した高電圧動作マクロセル２に設けるトランジスタは、通常のチャネルドープにより閾値電圧Ｖｔｈを制御するトランジスタにより形成すれば良い。
【実施例１】
【００４２】
次に、図６乃至図１２を参照して、本発明の実施例１の半導体集積回路装置を説明する。図６は本発明の実施例１の低Ｖｔｈ高Ｉｏｎトランジスタと高Ｖｔｈ低Ｉｏｆｆトランジスタを混載した半導体集積回路装置の概略的要部断面図であり、左側が低Ｖｔｈ高Ｉｏｎトランジスタであり、右側が高Ｖｔｈ低Ｉｏｆｆトランジスタである。
【００４３】
図６に示すように、半導体基板２１の表面に６×１０１８ｃｍ−３の濃度のスクリーン層２２を形成し、その上にノンドープ層をエピタキシャル成長させてチャネル層２３とする。このノンドープ層にはオートドープを除いては意図的に不純物を添加しないものであり、１×１０１７ｃｍ−３以下の極低濃度となる。また、半導体基板２１は、実際にはウエル領域である。
【００４４】
次いで、ゲート絶縁膜２４を形成したのち、その上にゲート電極２５１，２５２を形成する。この時、左側の低Ｖｔｈ高Ｉｏｎトランジスタのゲート電極２５１のゲート長を４５ｎｍとし、右側の高Ｖｔｈ低Ｉｏｆｆトランジスタのゲート電極２５２のゲート長を５５ｎｍとする。
【００４５】
次いで、ゲート電極２５１，２５２をマスクとして不純物を浅くイオン注入することによって、ＬＤＤ領域２６１，２６２を形成する。次いで、サイドウォール絶縁膜（図示は省略）を形成した後に、深くイオン注入することによってソース・ドレイン領域２７１，２７２を形成したのち、活性化のための熱処理を行う。この時、注入された不純物の横方向拡散は左右のトランジスタにおいて同程度であるので、実効チャネル長Ｌｅｆｆは、それぞれ、３０ｎｍと４０ｎｍ程度になる。
【００４６】
図７は、本発明の実施例１のトランジスタのＩｏｎ−Ｉｏｆｆ特性の定性的説明図であり、細い実線は低Ｖｔｈ高Ｉｏｎトランジスタの特性曲線であり、太い実線は高Ｖｔｈ低Ｉｏｆｆトランジスタの特性曲線である。なお、破線はチャネル長を変えることなくスクリーン層のドーズ量を大きくした場合の高Ｖｔｈ低Ｉｏｆｆトランジスタの特性曲線を参考のため示したものである。
【００４７】
図において破線で示すように、チャネル長を変えることなくスクリーン層のドーズ量を大きくして高Ｖｔｈ化した場合には、接合リーク電流が増加するためにリーク電流Ｉｏｆｆはあまり減らない。一方、太い実線で示すように、ドーズ量を変えることなくチャネル長を大きくして高Ｖｔｈ化した場合には、リーク電流Ｉｏｆｆが大幅に低減する。
【００４８】
この本発明の実施例１のトランジスタ構造は、ショートチャネル効果に強く、また、低電圧動作を主な目的とすることから、低Ｖｔｈ高Ｉｏｎトランジスタのゲート長を従来より小さく設定することが可能である。また、高Ｖｔｈトランジスタのゲート長は従来と同等または若干の増加にとどめることができ、回路面積の増大を防止または抑えることができる。
【００４９】
図８は、実際の測定結果の説明図であり、図８（ａ）はＮＭＯＳの測定結果であり、図８（ｂ）はＰＭＯＳの測定結果である。各図における細い実線は、チャネル長を４５ｎｍとし、実効チャネル長を３０ｎｍ程度にした場合の特性曲線であり、太い実線は、チャネル長を５５ｎｍとし実効チャネル長を４０ｎｍ程度とした場合の特性曲線である。なお、破線はチャネル長を４５ｎｍのままとし、スクリーン層の不純物濃度を１．５倍にした場合の特性曲線であり、この場合の実効チャネル長は４５ｎｍである。なお、ここでは、ＮＭＯＳの場合、Ｖｄｄを０．９Ｖとし、Ｖｂｂを変化させて特性を調べたが、ＰＭＯＳの場合にはＶｄｄを−０．９Ｖとした。また、図における丸印は実際の回路に印加するＶｂｂ、即ち、ターゲットＶｂｂである０．３Ｖ或いは−０．３Ｖにおける値である。
【００５０】
図から明らかなように、スクリーン層のドーズ量を増すことなく、チャネル長により高Ｖｔｈ化することにより、高Ｖｔｈ低ＩｏｆｆトランジスタのＩｏｎ−Ｉｏｆｆ比を改善しつつ、ターゲットＶｂｂにおけるリーク電流Ｉｏｆｆを低減することが可能になる。また、最も小さくできるＩｏｆｆの値も１ｎＡより、ＮＭＯＳで数分の一に、ＰＭＯＳで一桁近く小さくできた。
【００５１】
図９は、従来のチャネルドープを採用したトランジスタのＩｏｎ−Ｉｏｆｆ特性曲線である。この構造のトランジスタはＶｂｂ依存が小さいので、チャネルドープ量を変えてＶｔｈを変化させてＩｏｎ−Ｉｏｆｆ特性曲線を取得した。なお、実線はチャネル長を５０ｎｍとし実効チャネル長を３５ｎｍ程度とし、破線はチャネル長を６０ｎｍとし、実効チャネル長を４５ｎｍ程度とした場合の測定結果である。図から明らかなように、チャネルドープ量でＶｔｈを制御した場合には、Ｉｏｎ−Ｉｏｆｆ比が、本発明の実施例１のように、大幅に改善するという現象は顕著には見られなかった。
【００５２】
このように、本発明の実施例１においては、トランジスタの閾値電圧Ｖｔｈをドーズ量を変えることなくゲート長で制御しているので、Ｉｏｎ−Ｉｏｆｆ比の改善と、低Ｉｏｆｆ化が可能になる。また、チャネル領域はノンドープであるので、チップ内の閾値電圧ＶｔｈのばらつきであるＲＤＦを大幅に低減することができる。
【実施例２】
【００５３】
次に、図１０及び図１１を参照して、本発明の実施例２の半導体集積回路装置を説明する。
図１０は、本発明の実施例２の低Ｖｔｈ高Ｉｏｎトランジスタと高Ｖｔｈ低Ｉｏｆｆトランジスタを混載した半導体集積回路装置の概略的要部断面図であり、左側が低Ｖｔｈ高Ｉｏｎトランジスタであり、右側が高Ｖｔｈ低Ｉｏｆｆトランジスタである。
【００５４】
図１０に示すように、半導体基板２１の表面にＢを２×１０１３ｃｍ−２のドーズ量でイオン注入しての濃度のスクリーン層２２を形成し、その上にノンドープ層をエピタキシャル成長させてチャネル層２３とする。このノンドープ層にはオートドープを除いては意図的に不純物を添加しないものであり、１×１０１７ｃｍ−３以下の極低濃度となる。また、半導体基板２１は、実際にはウエル領域である。
【００５５】
次いで、ゲート絶縁膜２４を形成したのち、その上にゲート電極２５１，２５３を形成する。この時、左側の低Ｖｔｈ高Ｉｏｎトランジスタのゲート電極２５１のゲート長と右側の高Ｖｔｈ低Ｉｏｆｆトランジスタのゲート電極２５３のゲート長を４５ｎｍとする。
【００５６】
次いで、ゲート電極２５１，２５３をマスクとして不純物を浅くイオン注入することによって、ＬＤＤ領域２６１，２６３を形成する。この時、ＬＤＤ領域２６１を形成するためにＡｓを１ｋｅＶの加速エネルギーで８×１０１４ｃｍ−２のドーズ量で注入し、ＬＤＤ領域２６３を形成するために、Ａｓを１ｋｅＶで４×１０１４ｃｍ−２のドーズ量で注入する。なお、ＰＭＯＳの場合には、Ｂを０．３ｋｅＶで３．６×１０１４ｃｍ−２と０．３ｋｅＶで２×１０１４ｃｍ−２とする。
【００５７】
次いで、サイドウォール（図示は省略）を形成した後に、深くイオン注入することによってソース・ドレイン領域２７１，２７３を形成し、次いで、活性化のための熱処理を行う。この時、ＬＤＤ領域２６３の不純物濃度はＬＤＤ領域２６１より低濃度であるので、結果として実効チャネル長が大きくなり、高Ｖｔｈとなる。
【００５８】
図１１は、実際の測定結果の説明図であり、図１１（ａ）はＮＭＯＳの測定結果であり、図１１（ｂ）はＰＭＯＳの測定結果である。各図における細い実線は、低Ｖｔｈ高Ｉｏｎトランジスタの特性曲線であり、太い実線は、高Ｖｔｈ低Ｉｏｆｆトランジスタの特性曲線である。図に示すように、ターゲットＶｂｂにおけるリーク電流Ｉｏｆｆを一桁小さくすることができた。また、最も小さくできるＩｏｆｆも、１ｎＡより、ＮＭＯＳでもＰＭＯＳでも一桁近く、小さくすることができた。
【００５９】
このように、本発明の実施例２においては、チャネル長を変えることなく、ＬＤＤ領域の不純物濃度でＶｔｈを制御しているので、単位面積当りに集積できるトランジスタの数が少なくなることはなく、集積度を高く保つことができる。
【実施例３】
【００６０】
次に、図１２乃至図１４を参照して、本発明の実施例３の半導体集積回路装置を説明する。図１２は、本発明の実施例３の３種類のＩｏｆｆのトランジスタを混載した半導体集積回路装置の概略的要部断面図であり、左側が低Ｖｔｈ高Ｉｏｎトランジスタであり、真中が高Ｖｔｈ低Ｉｏｆｆトランジスタ、右側が極高Ｖｔｈ極低Ｉｏｆｆトランジスタである。
【００６１】
図１２に示すように、半導体基板２１の表面にＢを２×１０１３ｃｍ−２のドーズ量でイオン注入しての濃度のスクリーン層２２を形成し、その上にノンドープ層をエピタキシャル成長させてチャネル層２３とする。このノンドープ層にはオートドープを除いては意図的に不純物を添加しないものであり、１×１０１７ｃｍ−３以下の極低濃度となる。また、半導体基板２１は、実際にはウエル領域である。
【００６２】
次いで、ゲート絶縁膜２４を形成したのち、その上にゲート電極２５１，２５２，２５４を形成する。この時、左側の低Ｖｔｈ高Ｉｏｎトランジスタのゲート電極２５１のゲート長を４５ｎｍとし、真中の高Ｖｔｈ低Ｉｏｆｆトランジスタのゲート電極２５２のゲート長を５５ｎｍとする。また、右側の極高Ｖｔｈ極低Ｉｏｆｆトランジスタのゲート電極２５４のゲート長を６５ｎｍとする。
【００６３】
次いで、ゲート電極２５１，２５２，２５４をマスクとして不純物を浅くイオン注入することによって、ＬＤＤ領域２６１，２６２，２６４を形成する。この時、ＬＤＤ領域２６１，２６２を形成するためにＡｓを１ｋｅＶの加速エネルギーで８×１０１４ｃｍ−２のドーズ量で注入し、ＬＤＤ領域２６４を形成するために、Ａｓを１ｋｅＶで４×１０１４ｃｍ−２のドーズ量で注入する。なお、ＰＭＯＳの場合には、Ｂを０．３ｋｅＶで３．６×１０１４ｃｍ−２と０．３ｋｅＶで２×１０１４ｃｍ−２とする。
【００６４】
次いで、サイドウォール（図示は省略）を形成した後に、深くイオン注入することによってソース・ドレイン領域２７１，２７２，２７４を形成し、次いで、活性化のための熱処理を行う。この時、ＬＤＤ領域２６４の不純物濃度はＬＤＤ領域２６１，２６２より低濃度であるので、結果として実効チャネル長が大きくなり、高Ｖｔｈとなる。因みに、低Ｖｔｈ高Ｉｏｎトランジスタの実効チャネル長は３０ｎｍ程度、高Ｖｔｈ低Ｉｏｆｆトランジスタの実効チャネル長は４０ｎｍ程度、極高Ｖｔｈ極低Ｉｏｆｆトランジスタの実効チャネル長は５５ｎｍ程度となる。
【００６５】
図１３は、本発明の実施例３のトランジスタのＩｏｎ−Ｉｏｆｆ特性の定性的説明図であり、細い実線は低Ｖｔｈ高Ｉｏｎトランジスタの特性曲線であり、太い実線は高Ｖｔｈ低Ｉｏｆｆトランジスタの特性曲線である。また、一点鎖線は、極高Ｖｔｈ極低Ｉｏｆｆトランジスタの特性曲線である。図に示すように互いに異なったＶｔｈを有する、３種類のトランジスタを実現する際に、極高Ｖｔｈのトランジスタのリーク電流Ｉｏｆｆを大幅に低減することができる。
【００６６】
図１４は、実際の測定結果の説明図であり、図１４（ａ）はＮＭＯＳの測定結果であり、図１４（ｂ）はＰＭＯＳの測定結果である。各図における細い実線は低Ｖｔｈ高Ｉｏｎトランジスタの特性曲線であり、太い実線は高Ｖｔｈ低Ｉｏｆｆトランジスタの特性曲線であり、一点鎖線は、極高Ｖｔｈ極低Ｉｏｆｆトランジスタの特性曲線である。
【００６７】
このように、本発明の実施例３においては、チャネル長とＬＤＤ領域の不純物濃度を組み合わせて変化させることによって、ドーズ量を変えることなく、３つの異なった閾値電圧Ｖｔｈを実現することができる。
【実施例４】
【００６８】
次に、図１５乃至図１７を参照して、本発明の実施例４の半導体集積回路装置を説明するが、この実施例４においては、上記の実施例４にさらにリーク電流Ｉｏｆｆの小さな第４のトランジスタを形成したものである。図１５は、本発明の実施例４の新規に加えた第４のトランジスタの概略的要部断面図であり、ゲート長を１１５ｎｍとして、ＬＤＤ領域２６５を２段階のイオン注入により、不純物濃度分布をグレーデッドにして接合リーク電流を小さくしてリーク電流Ｉｏｆｆをより小さくしたものである。なお、実効チャネル長は１００ｎｍ程度となる。
【００６９】
具体的には、Ａｓを１ｋｅＶで２×１０１４ｃｍ−２のドーズ量で注入するとともに、Ｐを１ｋｅＶで２×１０１４ｃｍ−２のドーズ量で注入する。ＰはＡｓに比べて拡散が速いので、スクリーン層との間に形成されるｐｎ接合近傍の不純物濃度勾配が緩くなり、接合リーク電流が小さくなる。なお、ＰＭＯＳの場合には、Ｂを０．３ｋｅＶで２×１０１４ｃｍ−２で注入した場合の接合リーク電流は小さいので、ゲート長だけでリーク電流Ｉｏｆｆを十分小さくすることができる。
【００７０】
図１６は、本発明の実施例４のトランジスタのＩｏｎ−Ｉｏｆｆ特性の定性的説明図であり、細い実線は低Ｖｔｈ高Ｉｏｎトランジスタの特性曲線であり、太い実線は高Ｖｔｈ低Ｉｏｆｆトランジスタの特性曲線である。また、一点鎖線は、高Ｖｔｈ極低Ｉｏｆｆトランジスタの特性曲線であり、二点鎖線は新たに加えた高Ｖｔｈ極低Ｉｏｆｆトランジスタの特性曲線である。図に示すように、ＬＤＤ領域の不純物濃度分布を緩くすることによって、リーク電流Ｉｏｆｆをさらに小さくすることができる。
【００７１】
図１７は、実際の測定結果の説明図であり、図１７（ａ）はＮＭＯＳの測定結果であり、図１７（ｂ）はＰＭＯＳの測定結果である。各図における細い実線は低Ｖｔｈ高Ｉｏｎトランジスタの特性曲線であり、太い実線は高Ｖｔｈ低Ｉｏｆｆトランジスタの特性曲線である。また、一点鎖線は、極高Ｖｔｈ極低Ｉｏｆｆトランジスタの特性曲線であり、二点鎖線は新たに加えた極高Ｖｔｈ極低Ｉｏｆｆトランジスタの特性曲線である。
【００７２】
このように、本発明の実施例４においては、チャネル長とＬＤＤ領域の不純物濃度とその濃度分布を組み合わせて変化させることによって、スクリーンドーズ量を変えることなく、４つの異なった閾値電圧Ｖｔｈと異なったリーク電流Ｉｏｆｆを実現することができる。必要に応じて、例えば、Ｐを２ｋｅＶで１×１０１４ｃｍ−２をＮＭＯＳに、Ｂを０．６ｋｅＶで５×１０１３ｃｍ−３をＰＭＯＳに適用とすれば、ｐｎ接合にける不純物濃度勾配はさらに緩やかな傾斜となり、リーク電流Ｉｏｆｆをさらに小さくすることができる。
【実施例５】
【００７３】
次に、図１８を参照して、本発明の実施例５の半導体集積回路装置を説明するが、この実施例５は、従来のチャネルドープ型のトランジスタと上記の実施例１乃至実施例４のトランジスタとでＩＰマクロを共用する場合の措置に関する。
【００７４】
従来のチャネルドープトランジスタを前提としたＩＰマクロは、同じゲート長とし、チャネルドープ量で閾値電圧Ｖｔｈを制御する。一方、上記の実施例１乃至実施例４のトランジスタを全体としたＩＰマクロは、ゲート長、ＬＤＤ領域の不純物濃度により閾値電圧Ｖｔｈを制御する。
【００７５】
図１８は、本発明の実施例５における各ＩＰマクロにおけるＩｏｎ−Ｉｏｆｆ曲線の説明図であり、図１８（ａ）は従来のトランジスタを使ったＩＰマクロにおけるＩｏｎ−Ｉｏｆｆ曲線であり、ここでは、ゲート長を５０ｎｍとし、チャネルドープ量でＶｔｈを制御した例として示している。
【００７６】
図１８（ｂ）は、本発明の実施例のトランジスタを使ったＩＰマクロにおけるＩｏｎ−Ｉｏｆｆ曲線であり、ここでは、低Ｖｔｈ高Ｉｏｎトランジスタのゲート長を４５ｎｍとし、高Ｖｔｈ低Ｉｏｆｆトランジスタのゲート長を５５ｎｍにした例を示している。この構成は、従来のトランジスタを使ったＩＰマクロの設計データから低Ｖｔｈ高Ｉｏｎトランジスタ、高Ｖｔｈ低Ｉｏｆｆトランジスタを各々抽出してゲート長を５ｎｍ縮小または拡張することで実現できる。この操作は自動で行なうことができ、実質的にＩＰマクロの共用が可能となる。
【実施例６】
【００７７】
次に、図１９乃至図３３を参照して、本発明の実施例６の半導体集積回路装置を説明する。なお、図１９乃至図３３は、実施例１乃至実施例５までの半導体装置を包含した製造方法を説明するものでもある。
【００７８】
図１９は、本発明の実施例６の半導体集積回路装置の概念的平面図であり、半導体集積回路装置は、複数のマクロセルから構成される。複数のマクロセルには、高電圧で動作する高電圧動作マクロセル３１と、低電圧で動作する低電圧動作マクロセル３２，３３，３４がある。低電圧で動作する低電圧動作マクロセル３２，３３，３４には、高Ｖｔｈトランジスタと低Ｖｔｈトランジスタを組み合わせた回路が含まれている。
【００７９】
図２０は、低電圧動作マクロセルに含まれる回路の一部の構成例である。図において、ドットで示した回路は高Ｖｔｈトランジスタで構成され、図において、白抜きで示した回路は低Ｖｔｈトランジスタで構成される。
【００８０】
次に、図２１乃至図３３を参照して、本発明の実施例６の半導体集積回路装置の製造工程を説明する。まず、図２１（ａ）に示すように、シリコン基板５１の製品形成領域外にマスクアライメント用のマーク５２を形成したのち、全面にシリコン基板５１の表面を保護する厚さが０．５ｎｍのＳｉＯ２膜５３を形成する。
【００８１】
次いで、図２０（ｂ）に示すように、ＮＭＯＳ形成領域を開口するフォトレジストマスク５４を形成したのち、深いｐ型ウエル領域５５を形成するために、Ｂを１５０ｋｅＶの加速エネルギーで、７．５×１０１２ｃｍ−２のドーズ量で４方向からイオン注入する。なお、合計のドーズ量は３×１０１３ｃｍ−２となる。
【００８２】
引き続いて、図２２（ｃ）に示すように、Ｇｅを３０ｋｅＶの加速エネルギーで３×１０１４ｃｍ−２のドーズ量で、Ｃを５ｋｅＶの加速エネルギーで５×１０１４ｃｍ−２のドーズ量でイオン注入する。なお、Ｇｅは、注入箇所を非結晶質化して注入されたＣが格子位置に配置される確率を高め、格子位置に配置されたＣは注入されたＢの固相拡散を抑制する。次いで、チャネル領域直下の高濃度のスクリーン層５６を形成するために、Ｂを２０ｋｅＶの加速エネルギーで０．９×１０１３ｃｍ−２、１０ｋｅＶの加速エネルギーで１．０×１０１３ｃｍ−２、ＢＦ２を１０ｋｅＶの加速エネルギーで１．０×１０１３ｃｍ−２のドーズ量でイオン注入する。
【００８３】
次いで、フォトレジストマスク５４を除去する。次いで、全面にシリコン基板５１の表面を保護する厚さが３ｎｍのＳｉＯ２膜５３を新たに形成した後、図２２（ｄ）に示すように、ＰＭＯＳ形成領域を開口する新たなフォトレジストマスク５７を設け、Ｐを３６０ｋｅＶの加速エネルギーで７．５×１０１２ｃｍ−２の濃度で４方向からイオン注入して深いｎ型ウエル領域５８を形成する。
【００８４】
引き続いて、図２３（ｅ）に示すように、Ｓｂを１３０ｋｅＶの加速エネルギーで０.９×１０１３ｃｍ−２、８０ｋｅＶの加速エネルギーで０．９×１０１３ｃｍ−２、２０ｋｅＶの加速エネルギーで１.５×１０１３ｃｍ−２のドーズ量でイオン注入してチャネル直下の高濃度のスクリーン層５９を形成する。
【００８５】
次いで、フォトレジストマスク５７を除去したのち、６００℃で１５０秒間のアニール処理を行って再結晶化したのち、１０００℃で０秒間（即ち、数μ秒間）のラピッドサーマルアニールを行って、注入した各イオンを活性化する。次いで、図２３（ｆ）に示すように、ＳｉＯ２膜５３を除去し、全面を酸化して３ｎｍのＳｉＯ２膜を成長し、このＳｉＯ２膜を除去する。こうすることにより、シリコン基板表面に注入されたノックオン酸素を除去することができる。次いで、厚さが２５ｎｍのノンドープのシリコン層６０をエピタキシャル成長させる。この、シリコン層６０がチャネル領域となる。
【００８６】
次いで、図２４（ｇ）に示すように、８１０℃で２０秒間のＩＳＳＧ（ｉｎ-ｓｉｔｕ  ｓｔｅａｍ  ｇｅｎｅｒａｔｉｏｎ）プロセスにより、シリコン層６０の表面に厚さが３ｎｍのＳｉＯ２膜６１を形成する。次いで、７７５℃で６０分間の減圧ＣＶＤプロセスにより厚さが９０ｎｍのＳｉＮ膜６２を形成する。
【００８７】
次いで、図２４（ｈ）に示すように、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）用の分離溝６３を形成しのち、再び、８１０℃で２０秒間のＩＳＳＧプロセスにより、分離溝６３の表面にライナー酸化膜６４を形成する。次いで、全面に、ＨＤＰ（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）‐ＣＶＤ法を用いて４５０℃でＳｉＯ２膜６５を成長させて分離溝６３を完全に埋め込む。次いで、ＣＭＰ（化学機械研磨）法を用いて、ＳｉＮ膜６２をストッパとして、余剰のＳｉＯ２膜６５を研磨により除去する。
【００８８】
次いで、図２５（ｉ）に示すように、ＨＦ溶液を用いて、ＳｉＯ２膜６５の表面を５０ｎｍの厚さだけ除去したのち、リン酸を用いてＳｉＮ膜６２を除去する。
【００８９】
次いで、図２５（ｊ）示すように、高電圧動作ＮＭＯＳ形成領域を開口するフォトレジストマスク６６を設けて、Ｂを１５０ｋｅＶの加速エネルギーで７．５×１０１２ｃｍ−２のドーズ量で４方向からイオン注入して深いｐ型ウエル領域６７を形成する。引き続いて、Ｂを２ｋｅＶの加速エネルギーで５×１０１２ｃｍ−２のドーズ量で注入してチャネルドープ領域６８を形成する。
【００９０】
次いで、図２６（ｋ）に示すように、フォトレジストマスク６６を除去したのち、高電圧動作ＰＭＯＳ形成領域を開口するフォトレジストマスク６９を新たに設ける。次いで、このフォトレジストマスク６９をマスクとして、Ｐを３６０ｋｅＶの加速エネルギーで７．５×１０１２ｃｍ−２のドーズ量で４方向からイオン注入して深いｎ型ウエル領域７０を形成する。引き続いて、Ｐを２ｋｅＶの加速エネルギーで５×１０１２ｃｍ−２のドーズ量で注入してチャネルドープ領域７１を形成する。
【００９１】
次いで、図２６（ｌ）に示すように、フォトレジストマスク６９を除去したのち、ＳｉＯ２膜６１を除去し、７５０℃で５２分間酸化処理を行うことによって、厚さが７ｎｍのゲート酸化膜７２を形成する。次いで、低電圧動作ＭＯＳ形成領域表面のゲート酸化膜７２を選択的に除去したのち、８１０℃で８秒間のＩＳＳＧプロセスにより厚さが２ｎｍのＳｉＯ２膜を形成してゲート酸化膜７３とする。
【００９２】
次いで、図２７（ｍ）に示すように、減圧ＣＶＤ法により、６０５℃で、厚さが、１００ｎｍのノンドープの多結晶シリコン層を形成したのち、パターニングを行うことによりゲート電極７５１〜７５６を形成する。ここでは、低電圧動作高速ＭＯＳ形成領域のゲート電極７５１，７５３のゲート長は４５ｎｍとし、低電圧動作低リーク電流ＭＯＳ形成領域のゲート電極７５２，７５４のゲート長は５５ｎｍとする。また、高電圧動作ＭＯＳ形成領域のゲート電極７５５，７５６のゲート長は３４０ｎｍとする。
【００９３】
次いで、図２７（ｎ）に示すように、高電圧動作ＮＭＯＳ形成領域を開口するフォトレジストマスク７６を設けて、Ｐを３５ｋｅＶの加速エネルギーで２×１０１３ｃｍ−２のドーズ量でイオン注入してｎ型ＬＤＤ領域７７を形成する。
【００９４】
次いで、図２８（ｏ）に示すように、フォトレジストマスク７６を除去したのち、高電圧動作ＰＭＯＳ形成領域及び低電圧動作低リーク電流ＰＭＯＳ形成領域を開口するフォトレジストマスク７８を設ける。次いで、このフォトレジストマスク７８をマスクとして、Ｂを０．３ｋｅＶの加速エネルギーで２×１０１４ｃｍ−２のドーズ量でイオン注入し、ｐ型ＬＤＤ領域７９，８０を同時に形成する。
【００９５】
次いで、図２８（ｐ）に示すように、フォトレジストマスク７８を除去したのち、低電圧動作低リーク電流ＮＭＯＳ形成領域を開口するフォトレジストマスク８１を設ける。次いで、このフォトレジストマスク８１をマスクとして、Ａｓを１ｋｅＶの加速エネルギーで４×１０１４ｃｍ−２のドーズ量でイオン注入し、ｎ型エクステンション領域８２を形成する。
【００９６】
次いで、図２９（ｑ）に示すように、フォトレジストマスク８１を除去したのち、低電圧動作高速ＮＭＯＳ形成領域を開口するフォトレジストマスク８３を設ける。次いで、このフォトレジストマスク８３をマスクとして、Ａｓを１ｋｅＶの加速エネルギーで８×１０１４ｃｍ−２のドーズ量でイオン注入し、ｎ型エクステンション領域８４を形成する。
【００９７】
次いで、図２９（ｒ）に示すように、フォトレジストマスク８３を除去したのち、低電圧動作高速ＰＭＯＳ形成領域を開口するフォトレジストマスク８５を設ける。次いで、このフォトレジストマスク８５をマスクとして、Ｂを０．３ｋｅＶの加速エネルギーで３．６×１０１４ｃｍ−２のドーズ量でイオン注入し、ｐ型エクステンション領域８６を形成する。
【００９８】
次いで、図３０（ｓ）に示すように、フォトレジストマスク８５を除去したのち、ＣＶＤ法により５２０℃において、全面に厚さが８０ｎｍのＳｉＯ２膜を形成したのち、反応性イオンエッチングによりエッチングしてサイドウォール８７を形成する。
【００９９】
次いで、図３１（ｔ）に示すように、ＮＭＯＳ形成領域を開口するフォトレジストマスク８８を形成し、Ｐを８ｋｅＶの加速エネルギーで１．２×１０１６ｃｍ−２のドーズ量でイオン注入し、ｎ型ソース・ドレイン領域８９１〜８９３を形成する。この時同時に、ゲート電極７５３，７５４，７５６にゲートドーピングを行う。
【０１００】
次いで、図３２（ｕ）に示すように、フォトレジストマスク８８を除去したのち、ＰＭＯＳ形成領域を開口するフォトレジストマスク９０を形成する。このフォトレジストマスク９０をマスクとして、Ｂを４ｋｅＶの加速エネルギーで６×１０１５ｃｍ−２のドーズ量でイオン注入し、ｐ型ソース・ドレイン領域９１１〜９１３を形成する。この時同時に、ゲート電極７５１，７５２，７５５にゲートドーピングを行う。
【０１０１】
次いで、フォトレジストマスク９０を除去したのち、１０２５℃で０秒（数μ秒間）のラピッドサーマルアニールを行って、注入したイオンを活性化するとともに、ゲート電極７５１〜７５６中での不純物拡散を行う。なお、１０２５℃で０秒のラピッドサーマルアニールは、ゲート電極７５１，７５２，７５５の最下部のゲート酸化膜界面まで不純物拡散するのに十分である。一方、ＮＭＯＳのチャネル領域においては、注入したＣがＢの拡散を抑制し、ＰＭＯＳのチャネル領域においては、Ｓｂの拡散が遅いので、急峻な不純物分布が保持される
【０１０２】
以降は、図示は省略するが、Ｃｏのスパッタ工程、シリサイド化のための熱処理工程、未反応のＣｏの除去工程、厚さ５０ｎｍのＳｉＮストッパ膜の形成工程を順次行う。
【０１０３】
次いで、図３３（ｖ）に示すように、ＨＤＰ−ＣＶＤ法により、厚さが５００ｎｍのＳｉＯ２からなる層間絶縁膜９２を形成したのち、ＣＭＰ法により平坦化し、ソース・ドレイン領域に達するビアホールを形成し、プラグ９３を形成する。
【０１０４】
次いで、ＳｉＮストッパ膜（図示は省略）及び第２層間絶縁膜９４を形成し、プラグ９３を露出する配線用溝を形成し、バリアメタル（図示は省略）を介して、Ｃｕを埋め込み、ＣＭＰ法で研磨することによって埋込配線９５を形成する。以降は、図示を省略するが、層間絶縁膜の形成、プラグの形成、層間絶縁膜の形成、埋込配線の形成工程を必要とする多層配線数に応じて行うことによって半導体集積回路装置の基本構成が完成する。
【０１０５】
このように、本発明の実施例６においては、高電圧駆動部は従来のマクロセルで構成し、低電圧駆動部は、本発明のマクロセルで構成し、低電圧駆動部においてはチャネル長とＬＤＤ領域の不純物濃度によりＶｔｈを制御し、低Ｉｏｆｆ化を実現している。また、高電圧動作ＰＭＯＳのＬＤＤと低電圧動作低ＩｏｆｆのＰＭＯＳのＬＤＤを同一の工程で兼用し、工程の省略と高電圧動作ＰＭＯの接合リークの低減を両立している。
【実施例７】
【０１０６】
次に、図３４乃至図７０を参照して、本発明の実施例７の半導体集積回路装置を説明するが、全体構成は上記の実施例６と同じであるので、製造工程を説明する。なお、この本発明の実施例７は、ゲート電極として多結晶シリコンの代わりにＴｉＮを用いたものであり、それ以外の基本的な工程は上記の実施例と同様である。
【０１０７】
まず、図３４（ａ）に示すように、上記の図２１（ａ）乃至図２６（ｌ）と全く同じ工程で、６種類のウエル領域を形成する。次いで、スパッタ法により厚さが１００ｎｍのＴｉＮ膜を形成したのち、パターニングを行うことによりゲート電極１００１〜１００６を形成する。ここでは、低電圧動作高速ＭＯＳ形成領域のゲート電極１００１，１００３のゲート長は４５ｎｍとし、低電圧動作低リーク電流ＭＯＳ形成領域のゲート電極１００２，１００４のゲート長は５５ｎｍとする。また、高電圧動作ＭＯＳ形成領域のゲート電極１００５，１００６のゲート長は３４０ｎｍとする。なお、ＴｉＮの組成比はＴｉ：Ｎ＝１：１である。
【０１０８】
次いで、図３４（ｂ）に示すように、高電圧動作ＮＭＯＳ形成領域を開口するフォトレジストマスク１０１を設けて、Ｐを３５ｋｅＶの加速エネルギーで２×１０１３ｃｍ−２のドーズ量でイオン注入してｎ型ＬＤＤ領域１０２を形成する。
【０１０９】
次いで、図３５（ｃ）に示すように、フォトレジストマスク１０１を除去したのち、高電圧動作ＰＭＯＳ形成領域及び低電圧動作低リーク電流ＰＭＯＳ形成領域を開口するフォトレジストマスク１０３を設ける。次いで、このフォトレジストマスク１０３をマスクとして、Ｂを０．３ｋｅＶの加速エネルギーで２×１０１４ｃｍ−２のドーズ量でイオン注入し、ｐ型ＬＤＤ領域１０４，１０５を同時に形成する。
【０１１０】
次いで、図３５（ｄ）に示すように、フォトレジストマスク１０３を除去したのち、低電圧動作低リーク電流ＮＭＯＳ形成領域を開口するフォトレジストマスク１０６を設ける。次いで、このフォトレジストマスク１０６をマスクとして、Ａｓを１ｋｅＶの加速エネルギーで４×１０１４ｃｍ−２のドーズ量でイオン注入し、ｎ型エクステンション領域１０７を形成する。
【０１１１】
次いで、図３６（ｅ）に示すように、フォトレジストマスク１０６を除去したのち、低電圧動作高速ＮＭＯＳ形成領域を開口するフォトレジストマスク１０８を設ける。次いで、このフォトレジストマスク１０８をマスクとして、Ａｓを１ｋｅＶの加速エネルギーで８×１０１４ｃｍ−２のドーズ量でイオン注入し、ｎ型エクステンション領域１０９を形成する。
【０１１２】
次いで、図３６（ｆ）に示すように、フォトレジストマスク１０８を除去したのち、低電圧動作高速ＰＭＯＳ形成領域を開口するフォトレジストマスク１１０を設ける。次いで、このフォトレジストマスク１１０をマスクとして、Ｂを０．３ｋｅＶの加速エネルギーで３．６×１０１４ｃｍ−２のドーズ量でイオン注入し、ｐ型エクステンション領域１１１を形成する。
【０１１３】
次いで、図３７（ｇ）に示すように、フォトレジストマスク１１０を除去したのち、ＣＶＤ法により５２０℃において、全面に厚さが８０ｎｍのＳｉＯ２膜を形成したのち、反応性イオンエッチングによりエッチングしてサイドウォール１１２を形成する。
【０１１４】
次いで、図３８（ｈ）に示すように、ＮＭＯＳ形成領域を開口するフォトレジストマスク１１３を形成し、Ｐを８ｋｅＶの加速エネルギーで４×１０１５ｃｍ−２のドーズ量でイオン注入し、ｎ型ソース・ドレイン領域１１４１〜１１４３を形成する。
【０１１５】
次いで、図３９（ｉ）に示すように、フォトレジストマスク１１３を除去したのち、ＰＭＯＳ形成領域を開口するフォトレジストマスク１１５を形成する。このフォトレジストマスク１１５をマスクとして、Ｂを４ｋｅＶの加速エネルギーで４×１０１５ｃｍ−２のドーズ量でイオン注入し、ｐ型ソース・ドレイン領域１１６１〜１１６３を形成する。
【０１１６】
次いで、フォトレジストマスク１１５を除去したのち、９５０℃で０秒（数μ秒間）のラピッドサーマルアニールを行って、注入したイオンを活性化する。
【０１１７】
以降は、図示は省略するが、Ｃｏのスパッタ工程、シリサイド化のための熱処理工程、未反応のＣｏの除去工程、ＳｉＮストッパ膜の形成工程を順次行う。
【０１１８】
次いで、図４０（ｊ）に示すように、ＨＤＰ−ＣＶＤ法により、厚さが５００ｎｍのＳｉＯ２からなる層間絶縁膜１１７を形成したのち、ＣＭＰ法により平坦化し、ソース・ドレイン領域に達するビアホールを形成し、プラグ１１８を形成する。
【０１１９】
次いで、ＳｉＮストッパ膜（図示は省略）及び第２層間絶縁膜１１９を形成し、プラグ１１８を露出する配線用溝を形成し、バリアメタル（図示は省略）を介して、Ｃｕを埋め込み、ＣＭＰ法で研磨することによって埋込配線１２０を形成する。以降は、図示を省略するが、層間絶縁膜の形成、プラグの形成、層間絶縁膜の形成、埋込配線の形成工程を必要とする多層配線数に応じて行うことによって本発明の実施例７の半導体集積回路装置の基本構成が完成する。
【０１２０】
本発明の実施例７においては、ゲート電極としてＴｉＮを用いているので、仕事関数はＮ濃度によって制御することによって、Ｓｉのバンドギャップの中間付近に設定することができる。こうすることにより、ＮＭＯＳにｎ型多結晶シリコンを用い、ＰＭＯＳにｐ型多結晶シリコンを用いた場合に比べて、同じ閾値電圧Ｖｔｈを実現するために必要なチャネル不純物濃度を小さくすることができ、結果として、接合リークを小さくすることができる。
【０１２１】
また、ＴｉＮはそのままで金属であるので、多結晶シリコンゲート電極の場合のようにゲート電極に不純物を拡散させる必要がないので、熱処理温度を低くすることができ、短チャネル効果による閾値電圧Ｖｔｈの低下を抑制することができる。この点からも、チャネル不純物濃度を小さくすることができ、結果として、接合リークを小さくすることができる。
【０１２２】
また、ＴｉＮに不純物をドープする必要がないので、ソース・ドレイン領域を形成する際に不純物濃度を低減することができ、ここでは、ＮＭＯＳでは１／３に、ＰＭＯＳでは、２／３に減らした。
【０１２３】
なお、多結晶シリコンをゲート電極として用い、多結晶シリコンへのドーピングとソース・ドレイン形成を同時に行なう場合には、多結晶シリコンゲート電極が空乏化するのを抑制のために、非常に高濃度化する必要がある。その結果、短チャネル効果による閾値電圧Ｖｔｈの低下が顕著になり、チャネル不純物濃度を大きくする必要が生じ、接合リークが大きくなる。多結晶シリコンへのドーピングとソース・ドレイン領域の形成を別工程で行えば問題は解決するが、工程数が増加する。
【０１２４】
ここで、実施例１乃至実施例７を含む本発明の実施の形態に関して、以下の付記を付す。
（付記１）第１のトランジスタと、前記第１のトランジスタに比べて閾値電圧が高く、リーク電流が小さい第２のトランジスタとを有し、前記第１のトランジスタは、ノンドープの第１のチャネル領域と、前記第１のチャネル領域の直下に前記第１のチャネル領域に接する第１のスクリーン領域とを有し、前記第２のトランジスタは、ノンドープの第２のチャネル領域と、前記第２のチャネル領域の直下に前記第２のチャネル領域に接する第２のスクリーン領域とを有し、前記第１のチャネル領域と前記第１のスクリーン領域の第１の不純物濃度分布と前記第２のチャネル領域と前記第２のスクリーン領域の第２の不純物濃度分布が等しく、且つ、前記第１のトランジスタの第１の実効チャネル長が、前記第２のトランジスタの第２の実効チャネル長より小さいことを特徴とする半導体集積回路装置。
（付記２）前記第１のトランジスタの第１のゲート長が、前記第２のトランジスタの第２のゲート長より小さいことを特徴とする付記１に記載の半導体集積回路装置。
（付記３）前記第１のゲート長が、前記第２のゲート長と等しく、且つ、前記第２のチャネル領域に接する第２のソース領域及び第２のドレイン領域の第２の不純物濃度が、前記第１のチャネル領域に接する第１のソース領域及び第１のドレイン領域の第１の不純物濃度より低いことを特徴とする付記１に記載の半導体集積回路装置。
（付記４）前記第２のソース領域及び第２のドレイン領域の第２の不純物濃度勾配が、前記第１のソース領域及び第１のドレイン領域の第１の不純物濃度勾配より緩やかであることを特徴とする付記３に記載の半導体集積回路装置。
（付記５）前記第１のトランジスタ及び前記第２のトランジスタにボディーバイアスが印加されていることを特徴とする付記１乃至付記４のいずれか１に記載の半導体集積回路装置。
（付記６）前記第２の実効チャネル長より大きな第３の実効チャネル長を有する第３のトランジスタを含み、且つ、前記第２の回路より閾値電圧が高く、且つ、リーク電流の小さな第３の回路をさらに有することを特徴とする付記１乃至付記５のいずれか１に記載の半導体集積回路装置。
（付記７）前記第３のトランジスタは第３のチャネル領域と、前記第３のチャネル領域の直下に前記第３のチャネル領域に接する第３のスクリーン領域とを有し、前記第３のチャネル領域と前記第３のスクリーン領域の第３の不純物濃度分布は、前記第１の不純物濃度分布及び第２の不純物濃度分布と等しく、前記第２のゲート長は、前記第１のゲート長より大きく、且つ、前記第２のソース領域及び第２のドレイン領域の前記第２の不純物濃度と前記第１のソース領域及び第１のドレイン領域の前記第１の不純物濃度が等しく、前記第３のトランジスタの第３のゲート長は、第２のゲート長と等しいか或いは大きく、且つ、第３のトランジスタの第３のソース領域及び第３のドレイン領域の第３の不純物濃度は前記第２の不純物濃度よりも小さいことを特徴とする付記６に記載の半導体集積回路装置。
（付記８）前記第３のソース領域及び第３のドレイン領域の第３の不純物が、前記第２のソース領域及び第２のドレイン領域の第２の不純物と同じ不純物であり、且つ、前記第３のトランジスタが前記第２のトランジスタより高電圧駆動用のトランジスタである
ことを特徴とする付記６に記載の半導体集積回路装置。
（付記９）前記第１及び第２及び第３のトランジスタのゲート電極が、金属ゲートである
ことを特徴とする付記１乃至付記８のいずれか１に記載の半導体集積回路装置。
（付記１０）第１のトランジスタを含む第１の回路と、第２のトランジスタを含み前記第１の回路に比べて閾値電圧が高く、リーク電流が小さい第２の回路が、第１の製品群と第２の製品群の各々に共通して使用される回路マクロを形成し、前記第１の製品群に使用する場合には前記第１のトランジスタの第１のチャネル領域と前記第２のトランジスタの第２のチャネル領域の不純物濃度の差によって前記第１のトランジスタの第１の閾値電圧を前記第２のトランジスタの第２の閾値電圧より低くし、前記第２の製品群に使用する場合には前記第１のトランジスタの第１のゲート長と前記第２のトランジスタの第２のゲート長の差によって前記第１の閾値電圧を前記第２の閾値電圧より低くし、且つ、前記第２の製品群の前記第１及び第２のトランジスタにおける最小ゲート長を前記第１の製品群の前記第１及び第２のトランジスタにおける最小ゲート長より小さくすることを特徴とする半導体集積回路装置。
（付記１１）前記第１の製品群と前記第２の製品群は、前記第２のトランジスタの第２の実効チャネル長より大きな第３のトランジスタを含み、前記第２の回路より動作スピードが遅く且つリーク電流の小さな第３の回路をさらに含み、前記第１の製品群に使用する場合にはチャネル領域の不純物濃度によって、前記第３のトランジスタの第３の閾値電圧を前記第２のトランジスタの第２の閾値電圧より高くし、前記第２の製品群に使用する場合にはゲート長によって前記第３の閾値電圧を前記第２の閾値電圧より高くすることを特徴とする付記１０に記載の半導体集積回路装置。
（付記１２）半導体基板に第１導電型の第１のウエル領域を形成するとともに、前記第１のウエル領域の表面に前記第１のウエル領域より高不純物濃度の第１のスクリーン層を形成する工程と、前記半導体基板上にノンドープ層を形成する工程と、前記第１のウエル領域を前記第１導電型の第２のウエル領域と前記第１導電型の第３のウエル領域に分割する第１の分離領域を形成する工程と、前記第２のウエル領域にゲート絶縁膜を介して第１のゲート電極を形成するとともに、前記第３のウエル領域にゲート絶縁膜を介して前記第１のゲート電極よりゲート長の大きな第２ゲート電極を形成する工程と、前記第１のゲート電極をマスクとして前記第２のウエル領域に前記第１導電型と反対導電型の第２導電型不純物を導入して、第１のソース領域及び第１のドレイン領域を形成する工程と、前記第２のゲート電極をマスクとして前記第３のウエル領域に前記第２導電型不純物を導入して、前記第１のソース領域及び第１のドレイン領域より低不純物濃度の第２のソース領域及び第２のドレイン領域を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
（付記１３）前記半導体基板に前記第２導電型の第４のウエル領域を形成するとともに、前記第４のウエル領域の表面に前記第４のウエル領域より高不純物濃度の第２のスクリーン層を形成する工程と、前記第４のウエル領域を第５のウエル領域と第６のウエル領域に分割する第２の分離領域を形成する工程と、前記第５のウエル領域にゲート絶縁膜を介して前記第１のゲート電極と同じゲート長の第３のゲート電極を形成するとともに、前記第６のウエル領域にゲート絶縁膜を介して前記第２のゲート電極と同じゲート長の第４ゲート電極を形成する工程と、前記第３のゲート電極をマスクとして前記第５のウエル領域に前記第１導電型の第１の不純物を導入して、前記第１導電型の第３のソース領域及び第３のドレイン領域を形成する工程と、前記第４のゲート電極をマスクとして前記第６のウエル領域に前記第１導電型の第２の不純物を導入して、前記第３のソース領域及び第３のドレイン領域より低不純物濃度の前記第１導電型の第４のソース領域及び第４のドレイン領域を形成する工程とを更に有することを特徴とする付記１２に記載の半導体集積回路装置の製造方法。
（付記１４）前記ノンドープ層を形成した後に、前記第１のウエル領域及び前記第４のウエル領域を形成しなかった領域に、前記第１導電型の第７のウエル領域と前記第２導電型の第８のウエル領域を形成する工程と、前記第７のウエル領域に前記第２のゲート電極とゲート長が等しいか或いは大きな第５のゲート電極を形成する工程と、前記第５のゲート電極をマスクとして前記第２導電型の第３の不純物を導入して第５のソース領域及び第５のドレイン領域を形成する工程と、前記第８のウエル領域に前記第４のゲート電極とゲート長が等しいか或いは大きな第６のゲート電極を形成する工程と、前記第６のゲート電極をマスクとして前記第１導電型の第４の不純物を導入して第６のソース領域及び第６のドレイン領域を形成する工程とを更に有することを特徴とする付記１３に記載の半導体集積回路装置の製造方法。
（付記１５）前記各ソース領域及び前記各ドレイン領域の外側に高濃度のソース領域及びドレイン領域を形成する工程を更に有することを特徴とする付記１２乃至付記１４のいずれか１に記載の半導体集積回路装置の製造方法。
（付記１６）前記第１導電型がｐ型であり、前記第４のソース領域及び第４のドレイン領域の形成工程と、前記第６のソース領域及び第６のドレイン領域の形成工程が、同時であることを特徴とする付記１２乃至付記１５のいずれか１に記載の半導体集積回路装置の製造方法。
（付記１７）前記各ゲート電極が、ＴｉＮゲート電極であることを特徴とする付記１２乃至付記１６のいずれか１に記載の半導体集積回路装置の製造方法。
【符号の説明】
【０１２５】
１  半導体集積回路装置
２  高電圧動作マクロセル
３〜５  低電圧動作マクロセル
１１  半導体基板
１２  ノンドープチャネル領域
１３  スクリーン領域
１４  ゲート絶縁膜
１５，１５１〜１５３  ゲート電極
１６，１６１〜１６３  第１のソース領域
１７，１７１〜１７３  第１のドレイン領域
１８  第２のソース領域
１９  第２のドレイン領域
２１  半導体基板
２２  スクリーン層
２３  チャネル層
２４  ゲート絶縁膜
２５１〜２５５  ゲート電極
２６１〜２６５  ＬＤＤ領域
２７１〜２７５  ソース・ドレイン領域
３１  高電圧動作マクロセル
３２〜３４  低電圧動作マクロセル
５１  シリコン基板
５２  マーク
５３  ＳｉＯ２膜
５４，５７，６６，６９，７６，７８，８１，８３，８５，８８，９０，１０１，１０３，１０６，１０８，１１０，１１３，１１５  フォトレジストマスク
５５  ｐ型ウエル領域
５６  スクリーン層
５８  ｎ型ウエル領域
５９  スクリーン層
６０  シリコン層
６１，６５  ＳｉＯ２膜
６２  ＳｉＮ膜
６３  分離溝
６４  ライナー酸化膜
６７  ｐ型ウエル領域
６８  チャネルドープ領域
７０  ｎ型ウエル領域
７１  チャネルドープ領域
７２  ゲート酸化膜
７３  ゲート絶縁膜
７５１〜７５６，１００１〜１００６  ゲート電極
７７，１０２  ｎ型ＬＤＤ領域
７９，８０，１０４，１０５  ｐ型ＬＤＤ領域
８２，８４，１０７，１０９  ｎ型エクステンション領域
８６，１１１  ｐ型エクステンション領域
８７，１１２  サイドウォール
８９１〜８９３，１１４１〜１１４３  ｎ型ソース・ドレイン領域
９１１〜９１３，１１６１〜１１６３  ｐ型ソース・ドレイン領域
９２，１１７  層間絶縁膜
９３，１１８  プラグ
９４，１１９  第２層間絶縁膜
９５，１２０  埋込配線
２０１，２１１  半導体基板
２０２，２１４  ゲート絶縁膜
２０３１，２０３２，２１５ゲート電極
２０４１，２０４２，２１６ソース・ドレイン領域
２０５１,２０５２  チャネルドープ領域
２１２  スクリーン層
２１３  ノンドープチャネル層
【図１】
2014072512.tif 000003
【図２】
2014072512.tif 000004
【図３】
2014072512.tif 000005
【図４】
2014072512.tif 000006
【図５】
2014072512.tif 000007
【図６】
2014072512.tif 000008
【図７】
2014072512.tif 000009
【図８】
2014072512.tif 000010
【図９】
2014072512.tif 000011
【図１０】
2014072512.tif 000012
【図１１】
2014072512.tif 000013
【図１２】
2014072512.tif 000014
【図１３】
2014072512.tif 000015
【図１４】
2014072512.tif 000016
【図１５】
2014072512.tif 000017
【図１６】
2014072512.tif 000018
【図１７】
2014072512.tif 000019
【図１８】
2014072512.tif 000020
【図１９】
2014072512.tif 000021
【図２０】
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【図２１】
2014072512.tif 000023
【図２２】
2014072512.tif 000024
【図２３】
2014072512.tif 000025
【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
2014072512.tif 000031
【図３０】
2014072512.tif 000032
【図３１】
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【図３２】
2014072512.tif 000034
【図３３】
2014072512.tif 000035
【図３４】
2014072512.tif 000036
【図３５】
2014072512.tif 000037
【図３６】
2014072512.tif 000038
【図３７】
2014072512.tif 000039
【図３８】
2014072512.tif 000040
【図３９】
2014072512.tif 000041
【図４０】
2014072512.tif 000042
【図４１】
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【図４２】
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