(57)【要約】      （修正有）【課題】オン抵抗が低く、ノーマリーオフとなる半導体装置を提供する。【解決手段】基板１１の上に形成された第１の半導体層２１と、前記第１の半導体層の上に形成された第２の半導体層２２と、前記第２の半導体層の上に形成された第３の半導体層２３及び第４の半導体層２４と、前記第３の半導体層の上に形成されたゲート電極３１と、前記第４の半導体層に接して形成されたソース電極３２及びドレイン電極３３と、を有し、前記第３の半導体層は、ｐ型となる半導体材料により、前記ゲート電極の直下となる領域に形成されており、前記第４の半導体層は、前記第２の半導体層よりも、シリコンの濃度が高いことを特徴とする半導体装置により上記課題を解決する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成された第３の半導体層及び第４の半導体層と、
前記第３の半導体層の上に形成されたゲート電極と、
前記第４の半導体層に接して形成されたソース電極及びドレイン電極と、
を有し、
前記第３の半導体層は、ｐ型となる半導体材料により、前記ゲート電極の直下となる領域に形成されており、
前記第４の半導体層は、前記第２の半導体層よりも、シリコンの濃度が高いことを特徴とする半導体装置。
【請求項２】
前記第４の半導体層には、２×１０１７ｃｍ−３以上、１×１０１９ｃｍ−３以下の濃度のシリコンがドープされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第４の半導体層は、ＡｌＧａＮを含む材料、または、ＩｎＡｌＮを含む材料により形成されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
基板の上に、第１の半導体層、第２の半導体層、第３の半導体層を順次積層形成する工程と、
前記第３の半導体層において、ゲート電極が形成される領域を除く領域の前記第３の半導体層を除去する工程と、
前記第３の半導体層が除去されている前記第２の半導体層の上に、第４の半導体層を形成する工程と、
前記第３の半導体層の上に、前記ゲート電極を形成する工程と、
前記第４の半導体層に接し、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記第３の半導体層は、ｐ型となる不純物元素がドープされた半導体材料により形成されており、
前記第４の半導体層を形成する際に、不純物元素としてシリコンがドープされるものであることを特徴とする半導体装置の製造方法。
【請求項６】
前記第４の半導体層は、前記第２の半導体層よりも、シリコンの濃度が高いことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１の半導体層、前記第２の半導体層、前記第３の半導体層及び前記第４の半導体層は、ＭＯＶＰＥにより形成されるものであることを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記第４の半導体層を形成する際の前記基板の温度は、前記第２の半導体層を形成する際の基板温度よりも低いことを特徴とする請求項５から７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする請求項５から８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記第４の半導体層は、ＡｌＧａＮを含む材料、または、ＩｎＡｌＮを含む材料により形成されていることを特徴とする請求項５から９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、高い飽和電子速度や広いバンドギャップを有しており、高耐圧・高出力電子デバイスとしての検討がなされている。このような高耐圧・高出力電子デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている。
【０００３】
窒化物半導体を用いたＨＥＭＴとしては、ＧａＮにより電子走行層、ＡｌＧａＮにより電子供給層を形成した構造のものがある。この構造のＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因して生じる歪み、所謂ピエゾ分極により高濃度の２次元電子ガス（２ＤＥＧ：２ dimensional electron gas）が生じるため、高効率・高出力な半導体装置を得ることができる。
【０００４】
ところで、ＧａＮにより電子走行層、ＡｌＧａＮにより電子供給層が形成されている構造のＨＥＭＴにおいては、電子走行層において高濃度の２ＤＥＧが発生することから、ノーマリーオフにすることが困難であるという問題点を有していた。このため、この問題点を解決するため、ゲート電極と電子供給層との間に、ｐ−ＧａＮ層を形成して、ゲート電極直下における２ＤＥＧの発生を抑制することにより、ノーマリーオフにする方法が開示されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１９３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、電子供給層とゲート電極との間に形成されるｐ−ＧａＮ層は、一般的には、電子供給層の上に全面にｐ−ＧａＮ層を形成し、この後、ゲート電極が形成される領域を除く領域のｐ−ＧａＮ層をドライエッチングにより除去することにより形成される。しかしながら、ドライエッチングにおいては、エッチングにおける面内分布が生じるため、ｐ−ＧａＮ層をすべて除去した場合、電子供給層の一部まで除去されてしまう場合がある。このように、電子供給層の一部が除去され電子供給層が薄くなると、２ＤＥＧの密度が低くなるため、オン抵抗が高くなってしまう。尚、このドライエッチングは、例えば、塩素成分を含むガスを用いたＲＩＥ（Reactive Ion Etching）等により行われる。
【０００７】
よって、ノーマリーオフとなるものであって、オン抵抗の低い半導体装置及び半導体装置の製造方法が求められている。
【課題を解決するための手段】
【０００８】
本実施の形態の一観点によれば、基板の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、前記第２の半導体層の上に形成された第３の半導体層及び第４の半導体層と、前記第３の半導体層の上に形成されたゲート電極と、前記第４の半導体層に接して形成されたソース電極及びドレイン電極と、を有し、前記第３の半導体層は、ｐ型となる半導体材料により、前記ゲート電極の直下となる領域に形成されており、前記第４の半導体層は、前記第２の半導体層よりも、シリコンの濃度が高いことを特徴とする。
【０００９】
また、本実施の形態の他の一観点によれば、基板の上に、第１の半導体層、第２の半導体層、第３の半導体層を順次積層形成する工程と、前記第３の半導体層において、ゲート電極が形成される領域を除く領域の前記第３の半導体層を除去する工程と、前記第３の半導体層が除去されている前記第２の半導体層の上に、第４の半導体層を形成する工程と、前記第３の半導体層の上に、前記ゲート電極を形成する工程と、前記第４の半導体層に接し、ソース電極及びドレイン電極を形成する工程と、を有し、前記第３の半導体層は、ｐ型となる不純物元素がドープされた半導体材料により形成されており、前記第４の半導体層を形成する際に、不純物元素としてシリコンがドープされるものであることを特徴とする。
【発明の効果】
【００１０】
開示の半導体装置及び半導体装置の製造方法によれば、ノーマリーオフとなるものであって、オン抵抗の低い半導体装置を得ることができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施の形態における半導体装置の構造図
【図２】第１の実施の形態における半導体装置の製造工程図（１）
【図３】第１の実施の形態における半導体装置の製造工程図（２）
【図４】半導体装置の特性を説明するために作製した試料の構造図（１）
【図５】第１の実施の形態における半導体装置の窒化物半導体層においてＳＩＭＳにより得られた濃度分布図
【図６】半導体装置の特性を説明するために作製した試料の構造図（２）
【図７】シリコンがドープされていない窒化物半導体層においてＳＩＭＳにより得られた濃度分布図
【図８】第２の実施の形態における半導体装置の構造図
【図９】第３の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図
【図１０】第３の実施の形態における電源装置の回路図
【図１１】第３の実施の形態における高出力増幅器の構造図
【発明を実施するための形態】
【００１２】
発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１３】
〔第１の実施の形態〕
（半導体装置）
第１の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図１に示される構造のＨＥＭＴである。
【００１４】
具体的には、半導体等からなる基板１１上に、核形成層１２、バッファ層１３、電子走行層２１、電子供給層２２が形成されている。これにより、電子走行層２１と電子供給層２２の界面近傍における電子走行層２１には、２ＤＥＧ２１ａが発生する。また、電子供給層２２の上において、ゲート電極３１が形成される領域には、ｐ−ＧａＮ層２３が形成されており、ゲート電極３１が形成される領域を除く領域には、再成長電子供給層２４が形成されている。また、再成長電子供給層２４の上には、ソース電極３２及びドレイン電極３３が形成されており、ゲート電極３１は、ｐ−ＧａＮ層２３の上に形成されている。尚、本願においては、電子走行層２１を第１の半導体層と、電子供給層２２を第２の半導体層と、ｐ−ＧａＮ層２３を第３の半導体層と、再成長電子供給層２４を第４の半導体層と記載する場合がある。
【００１５】
基板１１にはシリコン基板が用いられており、電子走行層２１はＧａＮ層により形成されており、電子供給層２２はＡｌＧａＮ層により形成されており、再成長電子供給層２４はＡｌＧａＮ層により形成されている。尚、本実施の形態においては、後述するように、再成長電子供給層２４には、電子供給層２２よりも多くシリコンがドープされている。
【００１６】
本実施の形態における半導体装置は、ゲート電極３１が形成される領域においては、電子供給層２２が薄く形成されており、また、ｐ−ＧａＮ層２３が形成されているため、ゲート電極３１直下における２ＤＥＧ２１ａを消失させることができる。これにより、ノーマリーオフにすることができる。また、ゲート電極３１が形成される領域を除く領域においては、電子供給層２２の上に再成長電子供給層２４が形成されており、実質的に、電子供給層が厚く形成されている。よって、ゲート電極３１の直下を除く領域においては、２ＤＥＧ２１ａの密度を高くすることができ、これにより、オン抵抗を低くすることができる。
【００１７】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について説明する。
【００１８】
最初に、図２（ａ）に示されるように、基板１１の上に、核形成層１２、バッファ層１３、電子走行層２１、電子供給層２２、ｐ−ＧａＮ膜２３ｔをＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）によるエピタキシャル成長により順次積層形成する。
【００１９】
具体的には、核形成層１２は、Ａｌを含む有機金属材料であるトリメチルアルミニウム（ＴＭＡ）とアンモニア（ＮＨ３）を原料ガスとして供給し、基板温度１０００℃、成長圧力２０ｋＰａの条件で、ＡｌＮを厚さ約２００ｎｍ成長させることにより形成する。
【００２０】
バッファ層１３は、Ｇａを含む有機金属材料であるトリメチルガリウム（ＴＭＧ）、ＴＭＡ、ＮＨ３を原料ガスとして供給し、基板温度１０００℃、成長圧力４０ｋＰａの条件で、ＡｌＧａＮを厚さ約５００ｎｍ成長させることにより形成する。尚、本実施の形態においては、バッファ層１３は、組成比の異なる３層により形成されており、核形成層１２が形成されている側から順に、Ａｌ０．８Ｇａ０．２Ｎ層、Ａｌ０．５Ｇａ０．５Ｎ層、Ａｌ０．２Ｇａ０．８Ｎ層となるように形成されている。このような組成比の異なる層により形成されるバッファ層１３は、ＴＭＧとＴＭＡの供給量の比を変えることにより形成することができる。
【００２１】
電子走行層２１は、ＴＭＧとＮＨ３を原料ガスとして供給し、基板温度１０００℃、成長圧力６０ｋＰａの条件で、ＧａＮを厚さ約１０００ｎｍ成長させることにより形成する。
【００２２】
電子供給層２２は、ＴＭＧ、ＴＭＡ、ＮＨ３を原料ガスとして供給し、基板温度１０００℃、成長圧力４０ｋＰａの条件で、Ａｌ０．２Ｇａ０．８Ｎを厚さ約１０ｎｍ成長させることにより形成する。
【００２３】
ｐ−ＧａＮ膜２３ｔは、ＴＭＧとＮＨ３を原料ガスとして供給し、基板温度１０００℃、成長圧力６０ｋＰａの条件で、ＧａＮを厚さ約５０ｎｍ成長させることにより形成する。尚、ｐ−ＧａＮ膜２３ｔを形成する際には、原料ガスとともに、シクロペンタンジエニルマグネシウム（ＣＰ２Ｍｇ）を供給することにより、ｐ型となる不純物元素であるＭｇをドープする。この際、ドープされるＭｇの濃度は、約４×１０１９ｃｍ−３である。
【００２４】
次に、図２（ｂ）に示されるように、ゲート電極３１の直下となる領域にｐ−ＧａＮ層２３を形成する。具体的には、ｐ−ＧａＮ膜２３ｔの上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ｐ−ＧａＮ層２３が形成される領域に、不図示のレジストパターンを形成する。この後、ＲＩＥ等によるドライエッチングにより、レジストパターンの形成されていない領域のｐ−ＧａＮ膜２３ｔを除去し、電子供給層２２を露出させることにより、ゲート電極３１が形成される領域に、ｐ−ＧａＮ層２３を形成する。この後、レジストパターンは有機溶剤等により除去する。
【００２５】
次に、図３（ａ）に示すように、電子供給層２２の上に、ＭＯＶＰＥにより再成長電子供給層２４を形成する。再成長電子供給層２４は、ＴＭＧ、ＴＭＡ、ＮＨ３を原料ガスとして供給し、基板温度９２０℃、成長圧力４０ｋＰａの条件で、Ａｌ０．２Ｇａ０．８Ｎを厚さ約１０ｎｍ成長させることにより形成する。尚、再成長電子供給層２４を形成する際には、ＴＭＧ、ＴＭＡ、ＮＨ３とともに、シラン（ＳｉＨ４）を供給することによりＳｉをドープする。この際、ドープされるＳｉの濃度は、２×１０１７ｃｍ−３以上、１×１０１９ｃｍ−３以下である。また、電子供給層２２におけるＡｌの組成比と、再成長電子供給層２４における組成比とは、結晶性の観点等から、同じであることが好ましいが、異なっていてもよい。
【００２６】
また、本実施の形態においては、再成長電子供給層２４は、電子供給層２２を形成する際の温度よりも低い温度で形成されている。これは、再成長電子供給層２４を形成する際の温度が高いと、ｐ−ＧａＮ層２３において欠陥が生じてしまい、ノーマリーオフとならなくなるからである。このため、再成長電子供給層２４は、ｐ−ＧａＮ層２３にダメージを与えない温度、即ち、９００℃以上、１０００℃未満の温度で形成されていることが好ましい。尚、低温でＡｌＧａＮ層を形成した場合、ＡｌＧａＮ層に含まれるＣの濃度は高くなるが、本実施の形態においては、再成長電子供給層２４にはＳｉがドープされているため、Ｃの濃度が高くなることによる影響を防ぐことができる。即ち、ＡｌＧａＮ層において、Ｃはアクセプタとして機能するが、ドナーとして機能するＳｉをドープすることにより、Ｃのアクセプタとしての機能を相殺することができる。よって、本実施の形態においては、再成長電子供給層２４におけるＳｉの濃度は、電子供給層２２におけるＳｉの濃度よりも高くなるように形成されている。
【００２７】
次に、図３（ｂ）に示すように、ｐ−ＧａＮ層２３の上にゲート電極３１を形成し、再成長電子供給層２４の上にソース電極３２及びドレイン電極３３を形成する。これにより、本実施の形態における半導体装置を作製することができる。尚、ゲート電極３１は、Ｎｉ／Ａｕによる金属積層膜により形成されており、ソース電極３２及びドレイン電極３３は、Ｔｉ／Ａｌによる金属積層膜により形成されている。本実施の形態においては、半導体装置を製造する際、ゲート電極の直下における電子供給層２２はドライエッチングが行われていないため、この領域においては、電子供給層２２はドライエッチングによるダメージを受けていない。
【００２８】
（半導体装置の特性）
上述した本実施の形態における半導体装置の製造方法により半導体装置を作製したところ、良好なノーマリーオフ特性を示すことが確認された。また、上記の工程により図２（ａ）に示されるｐ−ＧａＮ膜２３ｔまで形成した後、ドライエッチングによりｐ−ＧａＮ膜２３ｔをすべて除去し、この後、電子供給層２２の上に、再成長電子供給層２４を形成することにより図４に示される構造の試料を作製した。このように作製された試料におけるシート抵抗を測定したところ、シート抵抗は４２４Ω／□であった。尚、この試料は、本実施の形態における半導体装置であるＨＥＭＴにおいて、ゲート電極３１が形成されていない領域の構造と同様の構造のものである。図５には、このように作製された試料のＳＩＭＳ（Secondary Ion Mass Spectrometry）による測定結果を示す。図５に示されるように、再成長電子供給層２４は、電子供給層２２よりも低い温度で形成されているため、再成長電子供給層２４に含まれるＣの濃度は、電子供給層２２に含まれるＣの濃度よりも高くなっている。また、電子供給層２２におけるＳｉの濃度は、略１×１０１７／ｃｍ３以下であるのに対し、再成長電子供給層２４におけるＳｉの濃度は、平均で１×１０１８／ｃｍ３以上であり、電子供給層２２よりもＳｉが多く含まれている。このように、再成長電子供給層２４では、電子供給層２２よりもＣが多く含まれているが、これに対応して、Ｃのアクセプタとしての機能を相殺するＳｉも多く含まれている。よって、電子走行層２１において、２ＤＥＧが減少することはなく、シート抵抗も比較的低いシート抵抗の値が得られる。
【００２９】
次に、比較のため本実施の形態とは異なり、Ｓｉをドープすることなく基板温度１０００℃で再成長電子供給層に相当するＡｌＧａＮ層を形成した場合と、基板温度９２０℃で再成長電子供給層に相当するＡｌＧａＮ層を形成した場合について説明する。
【００３０】
最初に、Ｓｉをドープすることなく基板温度１０００℃で再成長電子供給層に相当するＡｌＧａＮ層を形成した場合について説明する。この場合に形成される再成長電子供給層に相当する層は、ＴＭＧ、ＴＭＡ、ＮＨ３を原料ガスとして供給し、基板温度１０００℃、成長圧力４０ｋＰａの条件で、ＡｌＧａＮ層を厚さ約１０ｎｍ成長させることにより形成する。この再成長電子供給層に相当する層が形成されている半導体装置は、ノーマリーオフ特性を示さなかった。これは、再成長電子供給層に相当する層となるＡｌＧａＮ層を形成する温度が高いため、ｐ−ＧａＮ層２３がダメージを受けてしまい、ゲート電極の直下において、２ＤＥＧの発生を抑制することができなくなっているものと考えられる。また、この再成長電子供給層に相当する層を用いて、上記と同様の工程により図６に示される試料を作製した。具体的には、上記の工程により図２（ａ）に示されるｐ−ＧａＮ膜２３ｔまで形成した後、ドライエッチングによりｐ−ＧａＮ膜２３ｔをすべて除去し、更に、電子供給層２２の上に、上述した再成長電子供給層に相当する層９２４を形成した試料を作製した。このように作製された試料のシート抵抗を測定したところ、シート抵抗は４５６Ω／□であった。図７には、このように作製された試料のＳＩＭＳによる測定結果を示す。図７に示されるように、再成長電子供給層に相当する層９２４は、電子供給層２２と同じ温度で形成されているため、再成長電子供給層に相当する層９２４に含まれるＣの濃度は、電子供給層２２に含まれるＣの濃度と略同じである。また、電子供給層２２におけるＳｉの濃度と、再成長電子供給層に相当する層９２４におけるＳｉの濃度は、ともに略１×１０１７／ｃｍ３であり略同程度である。このように、再成長電子供給層に相当する層９２４に含まれているＣの濃度は、電子供給層２２と同程度であり比較的低濃度である。よって、Ｓｉをドープしなくとも電子走行層２１における２ＤＥＧが減少することはなく、比較的低いシート抵抗の値が得られる。尚、図７において、基板側でＳｉ及びＣの濃度が高くなっているのは、外部からのよる影響によるものである。
【００３１】
次に、Ｓｉをドープすることなく基板温度９２０℃で再成長電子供給層に相当するＡｌＧａＮ層を形成した場合について説明する。この場合に形成される再成長電子供給層に相当する層は、ＴＭＧ、ＴＭＡ、ＮＨ３を原料ガスとして供給し、基板温度９２０℃、成長圧力４０ｋＰａの条件で、ＡｌＧａＮ層を厚さ約１０ｎｍ成長させることにより形成する。この再成長電子供給層に相当する層が形成されている半導体装置は、良好なノーマリーオフ特性を示すことが確認された。これは、再成長電子供給層に相当する層となるＡｌＧａＮ層を形成する際の温度が低いため、ｐ−ＧａＮ層２３がダメージを受けておらず、ゲート電極直下における２ＤＥＧの消失が維持されているためと考えられる。また、このＡｌＧａＮ層を用いて、上記と同様の工程により図４または図６に示される試料と同様のものを作製した。具体的には、また、上記の工程により図２（ａ）に示されるｐ−ＧａＮ膜２３ｔまで形成した後、ドライエッチングによりｐ−ＧａＮ膜２３ｔをすべて除去し、更に、電子走行層２２の上に、再成長電子供給層に相当する層を形成した試料を作製した。このように作製された試料のシート抵抗を測定したところ、シート抵抗は６２８Ω／□であった。これは、ＡｌＧａＮ層を形成する際の基板温度が９２０℃と低温であるため、形成されたＡｌＧａＮ層にはＣが多く含まれており、また、相殺するＳｉも存在しないため、電子走行層における２ＤＥＧが減少したためと考えられる。
【００３２】
このように、本実施の形態における半導体装置においては、ノーマリーオフにすることができ、かつ、オン抵抗を低くすることができる。
【００３３】
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態は、再成長電子供給層をＩｎＡｌＮにより形成した半導体装置である。具体的には、図８に示されるように、電子供給層２２の上に、ＩｎＡｌＮにより再成長電子供給層１２４が形成されている。この再成長電子供給層１２４にドープされているＳｉの濃度は、電子供給層２２におけるＳｉの濃度よりも高い。例えば、電子供給層２２におけるＳｉの濃度は、略１×１０１７／ｃｍ３以下であるのに対し、再成長電子供給層１２４におけるＳｉの濃度は、平均で１×１０１８／ｃｍ３以上であり、電子供給層２２よりもＳｉが多く含まれている。
【００３４】
本実施の形態における半導体装置の製造方法においては、再成長電子供給層１２４を形成する際、基板温度は７００℃であり、ＴＭＩ（トリメチルインジウム）、ＴＭＡ、ＮＨ３を原料ガスとしてＭＯＶＰＥにより形成する。このように再成長電子供給層１２４は、厚さが約１０ｎｍのＩｎ０．１７Ａｌ０．８３Ｎ層により形成されている。尚、再成長電子供給層１２４を形成する際には、原料ガスとともに、シラン（ＳｉＨ４）を供給することによりＳｉをドープする。この際、ドープされるＳｉの濃度は、２×１０１７ｃｍ−３以上、１×１０１９ｃｍ−３以下である。尚、上記以外の内容については、第１の実施の形態と同様である。
【００３５】
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
【００３６】
本実施の形態における半導体デバイスは、第１または第２の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図９に基づき説明する。尚、図９は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１または第２の実施の形態に示されているものとは、異なっている。
【００３７】
最初に、第１または第２の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。
【００３８】
次に、ゲート電極４４１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４４２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４４３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態におけるゲート電極４４１はゲート電極パッドであり、第１または第２の実施の形態におけるゲート電極３１と接続されている。同様に、ソース電極４４２はソース電極パッドでありソース電極３２と接続されており、ドレイン電極４４３はドレイン電極パッドでありドレイン電極３３と接続されている。
【００３９】
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
【００４０】
また、本実施の形態における電源装置及び高周波増幅器は、第１または第２の実施の形態における半導体装置のいずれかを用いた電源装置及び高周波増幅器である。
【００４１】
図１０に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図１０に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図１０に示す例では３つ）４６８を備えている。図１０に示す例では、第１または第２の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
【００４２】
次に、図１１に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図１１に示す例では、パワーアンプ４７３は、第１または第２の実施の形態における半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図１１に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
【００４３】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００４４】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成された第３の半導体層及び第４の半導体層と、
前記第３の半導体層の上に形成されたゲート電極と、
前記第４の半導体層に接して形成されたソース電極及びドレイン電極と、
を有し、
前記第３の半導体層は、ｐ型となる半導体材料により、前記ゲート電極の直下となる領域に形成されており、
前記第４の半導体層は、前記第２の半導体層よりも、シリコンの濃度が高いことを特徴とする半導体装置。
（付記２）
前記第４の半導体層には、２×１０１７ｃｍ−３以上、１×１０１９ｃｍ−３以下の濃度のシリコンがドープされていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記第３の半導体層は、ＧａＮを含む材料にｐ型となる不純物元素がドープされていることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記ｐ型となる不純物元素は、Ｍｇであることを特徴とする付記５に記載の半導体装置。
（付記６）
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記７）
前記第４の半導体層は、ＡｌＧａＮを含む材料、または、ＩｎＡｌＮを含む材料により形成されていることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記第４の半導体層は、ＡｌＧａＮを含む材料により形成されており、
前記第２の半導体層におけるＡｌの組成比と、前記第４の半導体層におけるＡｌの組成比とは、略等しいことを特徴とする付記６に記載の半導体装置。
（付記９）
前記基板は、シリコン基板であることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
前記基板と前記第１の半導体層との間には、ＡｌＧａＮを含む材料によりバッファ層が形成されていることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
付記１から１０のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記１２）
付記１から１０のいずれかに記載の半導体装置を有することを特徴とする増幅器。
（付記１３）
基板の上に、第１の半導体層、第２の半導体層、第３の半導体層を順次積層形成する工程と、
前記第３の半導体層において、ゲート電極が形成される領域を除く領域の前記第３の半導体層を除去する工程と、
前記第３の半導体層が除去されている前記第２の半導体層の上に、第４の半導体層を形成する工程と、
前記第３の半導体層の上に、前記ゲート電極を形成する工程と、
前記第４の半導体層に接し、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記第３の半導体層は、ｐ型となる不純物元素がドープされた半導体材料により形成されており、
前記第４の半導体層を形成する際に、不純物元素としてシリコンがドープされるものであることを特徴とする半導体装置の製造方法。
（付記１４）
前記第４の半導体層は、前記第２の半導体層よりも、シリコンの濃度が高いことを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）
前記第１の半導体層、前記第２の半導体層、前記第３の半導体層及び前記第４の半導体層は、ＭＯＶＰＥにより形成されるものであることを特徴とする付記１３または１４に記載の半導体装置の製造方法。
（付記１６）
前記第４の半導体層を形成する際の前記基板の温度は、前記第２の半導体層を形成する際の基板温度よりも低いことを特徴とする付記１３から１５のいずれかに記載の半導体装置の製造方法。
（付記１７）
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１３から１６のいずれかに記載の半導体装置の製造方法。
（付記１８）
前記第４の半導体層は、ＡｌＧａＮを含む材料、または、ＩｎＡｌＮを含む材料により形成されていることを特徴とする付記１３から１７のいずれかに記載の半導体装置の製造方法。
（付記１９）
前記第４の半導体層を形成する際には、シランを供給するものであることを特徴とする付記１３から１８のいずれかに記載の半導体装置の製造方法。
（付記２０）
前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１３から１９のいずれかに記載の半導体装置の製造方法。
【符号の説明】
【００４５】
１１        基板
１２        核形成層
１３        バッファ層
２１        電子走行層（第１の半導体層）
２１ａ      ２ＤＥＧ
２２        電子供給層（第２の半導体層）
２３        ｐ−ＧａＮ層（第３の半導体層）
２４        再成長電子供給層（第４の半導体層）
３１        ゲート電極
３２        ソース電極
３３        ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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