(57)【要約】【課題】オン抵抗が低く、ノーマリーオフとなる半導体装置を提供する。【解決手段】基板の上に形成された電子走行層と、前記電子走行層の上に形成された電子供給層と、前記電子供給層の上に、ｐ型となる不純物元素と、Ｃとがドープされている窒化物半導体により形成されたドーピング層と、前記ドーピング層の上に、ｐ型となる不純物元素がドープされている窒化物半導体により形成されたｐ型層と、前記ｐ型層の上に形成されたゲート電極と、前記ドーピング層または前記電子供給層の上に形成されたソース電極及びドレイン電極と、を有し、前記ｐ型層は、前記ゲート電極直下の領域に形成されており、前記ドーピング層にドープされているＣの濃度は、１×１０１７ｃｍ−３以上、１×１０１９ｃｍ−３以下であることを特徴とする半導体装置により上記課題を解決する。【選択図】  図１
2014072426.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に形成された電子走行層と、
前記電子走行層の上に形成された電子供給層と、
前記電子供給層の上に、ｐ型となる不純物元素と、Ｃとがドープされている窒化物半導体により形成されたドーピング層と、
前記ドーピング層の上に、ｐ型となる不純物元素がドープされている窒化物半導体により形成されたｐ型層と、
前記ｐ型層の上に形成されたゲート電極と、
前記ドーピング層または前記電子供給層の上に形成されたソース電極及びドレイン電極と、
を有し、
前記ｐ型層は、前記ゲート電極直下の領域に形成されており、
前記ドーピング層にドープされているＣの濃度は、１×１０１７ｃｍ−３以上、１×１０１９ｃｍ−３以下であることを特徴とする半導体装置。
【請求項２】
前記ｐ型となる不純物元素は、ＭｇまたはＢｅであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ドーピング層及び前記ｐ型層において、ドープされている前記ｐ型となる不純物元素の濃度は、１×１０１８ｃｍ−３以上であることを特徴とする請求項１または２に半導体装置。
【請求項４】
前記ｐ型層は、ＧａＮを含む材料により形成されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記ドーピング層は、ＧａＮを含む材料により形成されていることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記ドーピング層は、厚さが５ｎｍ以上、１５ｎｍ以下であることを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
基板の上に、窒化物半導体により電子走行層、電子供給層、ドーピング層、ｐ型膜を順次積層して形成する工程と、
ゲート電極が形成される領域を除く領域における前記ｐ型膜をドライエッチングにより除去し、前記ゲート電極が形成される領域にｐ型層を形成する工程と、
前記ｐ型層の上に、前記ゲート電極を形成する工程と、
を有し、
前記ｐ型膜は、ｐ型となる不純物元素がドープされており、
前記ドーピング層は、ｐ型となる不純物元素と、Ｃとがドープされており、
前記ドーピング層にドープされているＣの濃度は、１×１０１７ｃｍ−３以上、１×１０１９ｃｍ−３以下であることを特徴とする半導体装置の製造方法。
【請求項８】
基板の上に、ＭＯＶＰＥにより、窒化物半導体により電子走行層、電子供給層、ドーピング層、ｐ型膜を順次積層して形成する工程と、
ゲート電極が形成される領域を除く領域における前記ｐ型膜をドライエッチングにより除去し、前記ゲート電極が形成される領域にｐ型層を形成する工程と、
前記ｐ型層の上に、前記ゲート電極を形成する工程と、
を有し、
前記ｐ型膜は、ｐ型となる不純物元素がドープされており、
前記ドーピング層は、ｐ型となる不純物元素がドープされているものであって、前記ドーピング層を形成する際の圧力は、前記電子走行層を形成する際の圧力よりも低い圧力であることを特徴とする半導体装置の製造方法。
【請求項９】
基板の上に、ＭＯＶＰＥにより、窒化物半導体により電子走行層、電子供給層、ドーピング層、ｐ型膜を順次積層して形成する工程と、
ゲート電極が形成される領域を除く領域における前記ｐ型膜をドライエッチングにより除去し、前記ゲート電極が形成される領域にｐ型層を形成する工程と、
前記ｐ型層の上に、前記ゲート電極を形成する工程と、
を有し、
前記ｐ型膜は、ｐ型となる不純物元素がドープされており、
前記ドーピング層は、ｐ型となる不純物元素がドープされているものであって、前記ドーピング層を形成する際のＶ族／III族の供給比は、前記電子走行層を形成する際のＶ族／III族の供給比よりも低いことを特徴とする半導体装置の製造方法。
【請求項１０】
前記エッチングストップ層または電子供給層の上に、ソース電極及びドレイン電極を形成する工程を有することを特徴とする請求項７から９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、高い飽和電子速度や広いバンドギャップを有しており、高耐圧・高出力電子デバイスとしての検討がなされている。高耐圧・高出力電子デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている。
【０００３】
窒化物半導体を用いたＨＥＭＴとしては、電子走行層がＧａＮにより形成され、電子供給層がＡｌＧａＮにより形成されている構造のものがある。この構造のＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因して生じる歪み、所謂ピエゾ分極により高濃度の２次元電子ガス（２ＤＥＧ：２ dimensional electron gas）が生じるため、高効率・高出力な半導体装置を得ることができる。
【０００４】
ところで、電子走行層がＧａＮにより形成され、電子供給層がＡｌＧａＮにより形成されている構造のＨＥＭＴにおいては、高濃度の２ＤＥＧが発生することから、ノーマリーオフにすることが困難であるという問題点を有している。この問題点を解決するため、ゲート電極が形成される領域の電子供給層を一部除去することによりリセスを形成し、ゲート電極直下における２ＤＥＧを消失させる方法が開示されている（例えば、特許文献１）。また、ゲート電極と電子供給層との間に、ｐ−ＧａＮ層を形成して、ゲート電極直下における２ＤＥＧの発生を抑制することにより、ノーマリーオフにする方法が開示されている（例えば、特許文献２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−７６８４５号公報
【特許文献２】特開２００７−１９３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、リセスを形成する方法では、リセスを形成する際のエッチングによるダメージが電子走行層の近傍まで加わるため、これにより、オン抵抗の増加やリーク電流の増加する等により、ＨＥＭＴの特性が低下してしまう。
【０００７】
また、電子供給層とゲート電極との間にｐ−ＧａＮ層を形成する場合、一般的に、ｐ−ＧａＮ層は、電子供給層の上に全面にｐ−ＧａＮ膜を形成した後、ゲート電極が形成される領域を除く領域のｐ−ＧａＮ膜をドライエッチングにより除去することにより形成される。しかしながら、ＧａＮはドライエッチングが非常に難しい材料であり、また、ＡｌＧａＮとＧａＮとの間では選択比の高いエッチングをすることができないため、ｐ−ＧａＮ層のみを除去することは困難である。このため、ｐ−ＧａＮ層が除去されるべき領域において、ｐ−ＧａＮ層が一部残ってしまう場合や、ｐ−ＧａＮ層が除去されるべき領域における電子供給層を一部除去してしまう場合がある。これらの場合には、いずれもオン抵抗が高くなるため、ＨＥＭＴにおける特性が低下してしまう。また、ドライエッチングによるエッチングのバラツキにより、電子供給層の厚さにバラツキ等が生じてしまうと、ＨＥＭＴの特性にもバラツキが生じるため、歩留りが低下してしまう。
【０００８】
ＨＥＭＴにおいては、電子供給層が一部でも除去されると、特性の劣化が著しいため、電子供給層にダメージを与えることのないように、エッチングはｐ−ＧａＮ層の一部が残っている状態で停止させている。しかしながら、ｐ−ＧａＮ層が除去される領域において、ｐ−ＧａＮ層が一部残ってしまうと、上記の問題の他、電子供給層とｐ−ＧａＮ層との間におけるバンド間が不連続となる部分においてホールが発生し、ソース・ドレイン間等においてリーク電流が生じる。
【０００９】
よって、ノーマリーオフとなるものであって、リーク電流が抑制された半導体装置及び半導体装置の製造方法が求められている。
【課題を解決するための手段】
【００１０】
本実施の形態の一観点によれば、基板の上に形成された電子走行層と、前記電子走行層の上に形成された電子供給層と、前記電子供給層の上に、ｐ型となる不純物元素と、Ｃとがドープされている窒化物半導体により形成されたドーピング層と、前記ドーピング層の上に、ｐ型となる不純物元素がドープされている窒化物半導体により形成されたｐ型層と、前記ｐ型層の上に形成されたゲート電極と、前記ドーピング層または前記電子供給層の上に形成されたソース電極及びドレイン電極と、を有し、前記ｐ型層は、前記ゲート電極直下の領域に形成されており、前記ドーピング層にドープされているＣの濃度は、１×１０１７ｃｍ−３以上、１×１０１９ｃｍ−３以下であることを特徴とする。
【００１１】
また、本実施の形態の他の一観点によれば、基板の上に、窒化物半導体により電子走行層、電子供給層、ドーピング層、ｐ型膜を順次積層して形成する工程と、ゲート電極が形成される領域を除く領域における前記ｐ型膜をドライエッチングにより除去し、前記ゲート電極が形成される領域にｐ型層を形成する工程と、前記ｐ型層の上に、前記ゲート電極を形成する工程と、を有し、前記ｐ型膜は、ｐ型となる不純物元素がドープされており、前記ドーピング層は、ｐ型となる不純物元素と、Ｃとがドープされており、前記ドーピング層にドープされているＣの濃度は、１×１０１７ｃｍ−３以上、１×１０１９ｃｍ−３以下であることを特徴とする。
【００１２】
また、本実施の形態の他の一観点によれば、基板の上に、ＭＯＶＰＥにより、窒化物半導体により電子走行層、電子供給層、ドーピング層、ｐ型膜を順次積層して形成する工程と、ゲート電極が形成される領域を除く領域における前記ｐ型膜をドライエッチングにより除去し、前記ゲート電極が形成される領域にｐ型層を形成する工程と、前記ｐ型層の上に、前記ゲート電極を形成する工程と、を有し、前記ｐ型膜は、ｐ型となる不純物元素がドープされており、前記ドーピング層は、ｐ型となる不純物元素がドープされているものであって、前記ドーピング層を形成する際の圧力は、前記電子走行層を形成する際の圧力よりも低い圧力であることを特徴とする。
【００１３】
また、本実施の形態の他の一観点によれば、基板の上に、ＭＯＶＰＥにより、窒化物半導体により電子走行層、電子供給層、ドーピング層、ｐ型膜を順次積層して形成する工程と、ゲート電極が形成される領域を除く領域における前記ｐ型膜をドライエッチングにより除去し、前記ゲート電極が形成される領域にｐ型層を形成する工程と、前記ｐ型層の上に、前記ゲート電極を形成する工程と、を有し、前記ｐ型膜は、ｐ型となる不純物元素がドープされており、前記ドーピング層は、ｐ型となる不純物元素がドープされているものであって、前記ドーピング層を形成する際のＶ族／III族の供給比は、前記電子走行層を形成する際のＶ族／III族の供給比よりも低いことを特徴とする。
【発明の効果】
【００１４】
開示の半導体装置の製造方法及び半導体装置によれば、ノーマリーオフとなる半導体装置において、リーク電流を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施の形態における半導体装置の構造図
【図２】第１の実施の形態における半導体装置の製造工程図（１）
【図３】第１の実施の形態における半導体装置の製造工程図（２）
【図４】第２の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図
【図５】第２の実施の形態におけるＰＦＣ回路の回路図
【図６】第２の実施の形態における電源装置の回路図
【図７】第２の実施の形態における高出力増幅器の構造図
【発明を実施するための形態】
【００１６】
発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１７】
〔第１の実施の形態〕
（半導体装置）
第１の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図１に示される構造のＨＥＭＴである。
【００１８】
具体的には、半導体等からなる基板１１上に、窒化物半導体材料により、核形成層１２、バッファ層１３、電子走行層２１、スペーサ層２２、電子供給層２３、ドーピング層２４が形成されている。また、ドーピング層２４の上には、ゲート電極３１が形成される領域には、ｐ型層２５が形成されており、ゲート電極３１は、ｐ型層２５の上に形成されている。また、ドーピング層２４の上には、ソース電極３２及びドレイン電極３３が形成されている。尚、ソース電極３２及びドレイン電極３３は、ソース電極３２及びドレイン電極３３が形成される領域のドーピング層２４を除去し、電子供給層２３と接するように形成してもよい。
【００１９】
本実施の形態においては、基板１１にはＳｉＣ基板が用いられているが、Ｓｉ（シリコン）基板、サファイア基板、ＧａＮ基板等を用いてもよく、導電性、半絶縁性、絶縁性のいずれの基板も用いることが可能である。核形成層１２はＡｌＮにより形成されており、バッファ層１３はＡｌＧａＮにより形成されている。電子走行層２１は厚さが約３μｍのｉ−ＧａＮにより形成されており、スペーサ層２２は厚さが約５ｎｍのｉ−ＡｌＧａＮにより形成されている。電子供給層２３は厚さが約３０ｎｍのｎ−ＡｌＧａＮにより形成されており、ｎ型となる不純物元素としてＳｉが約５×１０１８ｃｍ−３の濃度でドープされている。これにより、電子走行層２１とスペーサ層２２の界面近傍における電子走行層２１には、２ＤＥＧ２１ａが発生する。
【００２０】
ドーピング層２４は厚さが約５ｎｍのＧａＮにより形成されており、約４×１０１９ｃｍ−３の濃度のｐ型の不純物元素となるＭｇと、約１×１０１９ｃｍ−３の濃度のＣとがドープされている。ドーピング層２４となるＧａＮにＣをドープすることにより、ドーピング層２４にドープされているＭｇのアクセプタとしての機能を相殺することができ、ホールの発生を抑制することができる。一般的に、ＧａＮにドープされたＭｇの活性化率は、１〜２％程度であるため、Ｍｇのドーピング濃度を１×１０１９〜４×１０１９ｃｍ−３とした場合、活性化しているＭｇの濃度は、１×１０１７〜８×１０１７ｃｍ−３程度である。よって、Ｃのドーピング濃度は、この濃度と同程度か、または、これよりも多くドープすることにより、ホールの発生を抑制することができるため、１×１０１７ｃｍ−３以上、１×１０１９ｃｍ−３以下であることが好ましい。ｐ型層２５は厚さが約５０ｎｍのｐ−ＧａＮにより形成されており、ｐ型となる不純物元素としてＭｇが約４×１０１９ｃｍ−３の濃度でドープされている。また、ｐ型層２５において、ｐ型として機能させるためには、Ｍｇ等のｐ型となる不純物元素は、１×１０１８ｃｍ−３以上の濃度でドープされていることが好ましい。
【００２１】
尚、スペーサ層２２及電子供給層２３は、ＩｎＡｌＮにより形成してもよく、例えば、スペーサ層２２をｉ−Ｉｎ０．１７Ａｌ０．８３Ｎにより形成し、電子供給層２３をｎ−Ｉｎ０．１７Ａｌ０．８３Ｎにより形成してもよい。また、ｐ型となる不純物元素としては、Ｍｇ以外にもＢｅを用いてもよい。
【００２２】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図２及び図３に基づき説明する。
【００２３】
最初に、図２（ａ）に示されるように、基板１１の上に、核形成層１２、バッファ層１３、電子走行層２１、スペーサ層２２、電子供給層２３、ドーピング層２４、ｐ型膜２５ｔ等の窒化物半導体層を順次積層形成する。本実施の形態においては、これら窒化物半導体層は、ＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）によるエピタキシャル成長により形成する。
【００２４】
窒化物半導体層をＭＯＶＰＥによりエピタキシャル成長させる際には、Ｇａの原料ガスにはＴＭＧ（トリメチルガリウム）が用いられ、Ａｌの原料ガスにはＴＭＡ（トリメチルアルミニウム）が用いられ、Ｎの原料ガスにはＮＨ３（アンモニア）が用いられる。また、ｎ型の不純物元素としてドープされるＳｉの原料ガスにはシラン（ＳｉＨ４）が用いられ、ｐ型の不純物元素としてドープされるＭｇの原料ガスにはシクロペンタンジエニルマグネシウム（ＣＰ２Ｍｇ）が用いられる。これらの原料ガスのチャンバ内に供給される供給量を調節することにより、所望の組成比の窒化物半導体層を形成することができる。また、これらの原料ガスは、水素（Ｈ２）をキャリアガスとしてＭＯＶＰＥ装置のチャンバに供給される。尚、これら窒化物半導体層を形成する際の基板温度は、約１０００℃である。また、本願においては、チャンバ内に供給されるＶ族の原料ガスであるＮＨ３の分子の数対するＴＭＡやＴＭＡのIII族の原料ガスの分子の数の比率をＶ族／III族の供給比と記載する場合がある。
【００２５】
具体的には、核形成層１２となるＡｌＮは、ＴＭＡとＮＨ３を供給することにより形成される。バッファ層１３となるＡｌＧａＮは、ＴＭＡ、ＴＭＧ、ＮＨ３を供給することにより形成される。この際チャンバ内に供給されるＶ族／III族の供給比は１００以上であり、チャンバ内の圧力は１０ｋＰａ以下である。
【００２６】
電子走行層２１となる厚さが約３μｍのｉ−ＧａＮは、ＴＭＧとＮＨ３を供給することにより形成される。この際チャンバ内に供給されるＶ族／III族の供給比は１００００以上であり、チャンバ内の圧力は３０ｋＰａ以上である。
【００２７】
スペーサ層２２となる厚さが約５ｎｍのｉ−Ａｌ０．３Ｇａ０．７Ｎは、ＴＭＡ、ＴＭＧ、ＮＨ３を供給することにより形成される。この際チャンバ内に供給されるＶ族／III族の供給比は１００以上であり、チャンバ内の圧力は１０ｋＰａ以下である。
【００２８】
電子供給層２３となる厚さが約３０ｎｍのｎ−Ａｌ０．３Ｇａ０．７Ｎは、ＴＭＡ、ＴＭＧ、ＮＨ３を供給するとともに、Ｓｉの原料ガスとして所定量のＳｉＨ４を供給することにより形成される。これにより、電子供給層２３には、ｎ型となる不純物元素としてＳｉが約５×１０１８ｃｍ−３の濃度でドープされる。この際チャンバ内に供給されるＶ族／III族の供給比は１００以上であり、チャンバ内の圧力は１０ｋＰａ以下である。
【００２９】
ドーピング層２４となる厚さが約５ｎｍのＧａＮは、ＴＭＧとＮＨ３を供給するとともに、所定量のＣＰ２Ｍｇを供給することにより形成される。これにより、ドーピング層２４には、ｐ型の不純物元素となるＭｇが約４×１０１９ｃｍ−３の濃度でドープされる。この際チャンバ内に供給されるＶ族／III族の供給比は１０００以下、具体的には、約１０００であり、チャンバ内の圧力は１０ｋＰａ以下である。このような条件によりドーピング層２４を形成した場合、ＴＭＧに含まれているＣがドーピング層２４に取り込まれるため、ドーピング層２４には、Ｃが約１×１０１９ｃｍ−３の濃度でドープされる。従って、本実施の形態においては、ドーピング層２４には、ｐ型となるＭｇとｐ型の機能を相殺するＣの２種類の不純物元素がドーピングされる。
【００３０】
即ち、ＭＯＶＰＥによりＴＭＧとＮＨ３を供給しＧａＮ層を形成する際においては、チャンバ内の圧力が低くなると、ＧａＮ層にはＴＭＧに含まれるＣが多く取り込まれる。また、ＧａＮ層を形成する際、Ｖ族／III族の供給比が低くなると、ＧａＮ層にはＴＭＧに含まれるＣが多く取り込まれる。本実施の形態は、このような知見に基づくものであり、ドーピング層２４を形成する際、ｉ−ＧａＮにより形成される電子走行層２１等を形成する場合よりも、チャンバ内の圧力が低い条件、また、Ｖ族／III族の供給比が低い条件で形成する。このような条件でＧａＮ層を形成することにより、ドーピング層２４におけるＧａＮにＣをドープすることができる。これにより、ドーピング層２４を形成する際に、Ｃをドープするための不純物原料ガス等を供給しなくとも、ドーピング層２４にはＣがドープされるため、低コストで効率的にＣをドープすることができる。尚、ドーピング層２４にドープされるＣの濃度は、チャンバ内の圧力及びＶ族／III族の供給比を調整することにより所望の濃度とすることができる。
【００３１】
よって、ドーピング層２４を形成する際、電子走行層２１を形成する場合よりも、チャンバ内の圧力が低い条件、かつ、Ｖ族／III族の供給比が低い条件で形成することがより好ましい。また、製造上の観点からが、ドーピング層２４は、電子供給層２２を形成する際の圧力と略同じ圧力において形成することが好ましい。
【００３２】
ｐ型膜２５ｔとなる厚さが約５０ｎｍのｐ−ＧａＮは、ＴＭＧとＮＨ３を供給するとともに、所定量のＣＰ２Ｍｇを供給することにより形成される。これにより、ｐ型膜２５ｔには、ｐ型の不純物元素となるＭｇが約４×１０１９ｃｍ−３の濃度でドープされる。この際チャンバ内に供給されるＶ族／III族の供給比は約１００００以上であり、チャンバ内の圧力は３０ｋＰａ以上である。よって、ＴＭＧに含まれるＣは、ｐ型膜２５ｔには、殆ど取り込まれることはない。
【００３３】
この後、ｐ型膜２５ｔの上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、素子分離領域が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域における窒化物半導体層において、塩素系ガスを用いたドライエッチングまたはイオン注入を行うことにより不図示の素子分離領域を形成する。この後、レジストパターンは有機溶剤等により除去する。
【００３４】
次に、図２（ｂ）に示すように、ｐ型層２５が形成される領域のｐ型膜２５ｔの上に、レジストパターン５１を形成する。具体的には、ｐ型膜２５ｔの表面にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ｐ型層２５が形成される領域、即ち、ゲート電極３１が形成される領域にレジストパターン５１を形成する。
【００３５】
次に、図２（ｃ）に示すように、レジストパターン５１の形成されていない領域のｐ型膜２５ｔをドライエッチングにより除去することにより、レジストパターン５１が形成されている領域にｐ型層２５を形成する。
【００３６】
この際、ゲート電極３１が形成される領域を除く領域のｐ型膜２５ｔは完全に除去されるまでエッチングを行う。これにより、ドーピング層２４の一部がドライエッチングにより除去されるが、ドーピング層２４の下に形成されている、電子供給層２３が露出しない状態でドライエッチングを停止する。このように、電子供給層２３が露出しない状態でドライエッチングを停止するためには、ドーピング層２４は、厚さが５ｎｍ以上、１５ｎｍ以下で形成されていることが好ましい。本実施の形態においては、このようなドライエッチングとしては、例えば、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）等が挙げられる。
【００３７】
このように、本実施の形態においては、ｐ型層２５が形成されていない領域の直下における２ＤＥＧ２１ａを減らすことなく、ｐ型層２５が形成されている領域の直下における２ＤＥＧ２１ａを消失させることができる。従って、ノーマリーオフであって、オン抵抗の低いＨＥＭＴを得ることができる。
【００３８】
尚、上述したように、ドーピング層２４の膜厚は、５ｎｍ以上、１５ｎｍ以下であることが好ましい。ドーピング層２４の膜厚が５ｎｍ未満では、エッチングむら等により、レジストパターン５１が形成されていない領域においてｐ型膜２５ｔが完全に除去される前に、ドーピング層２４が除去され、電子供給層２３の一部も除去される場合がある。また、ドーピング層２４が厚いと、ｐ型層２５を形成した効果が弱まり、ノーマリーオフになりにくくなるため、ドーピング層２４の膜厚は１５ｎｍ以下であることが好ましい。また、ドーピング層２４については、必要に応じてオーバーエッチングを行ってもよい。また、レジストパターン５１が形成されていない領域において、ドーピング層２４が一部残っても、ＨＥＭＴの特性には影響を与えることはない。
【００３９】
この後、レジストパターン５１を有機溶剤等により除去することにより、図２（ｃ）に示される構造のものを得ることができる。
【００４０】
次に、図３（ａ）に示すように、ドーピング層２４の上に、ソース電極３２及びドレイン電極３３を形成する。具体的には、ｐ型層２５及びドーピング層２４の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口を有するレジストパターンを形成する。この後、Ｔａ／Ａｌ（膜厚、Ｔａ：２００ｎｍ、Ａｌ：２００ｎｍ）により形成される金属積層膜を真空蒸着により成膜した後、有機溶剤に浸漬させて、レジストパターンの上に形成された金属積層膜をレジストパターンとともにリフトオフにより除去する。これにより、残った金属積層膜によりソース電極３２及びドレイン電極３３が形成される。この後、窒素雰囲気中において、４００℃〜１０００℃の温度、例えば、５５０℃の温度で熱処理を行うことによりオーミックコンタクトさせる。尚、熱処理を行わなくともオーミックコンタクトさせることができる場合には、熱処理は行わなくともよい。
【００４１】
また、Ｔａ／Ａｌの記載は、Ｔａが下層で、Ａｌが上層となる２層の金属積層膜を意味するものである。また、ソース電極３２及びドレイン電極３３を形成する際には、ソース電極３２及びドレイン電極３３が形成される領域のドーピング層２４及び電子供給層２３の一部を除去した後、ソース電極３２及びドレイン電極３３を形成してもよい。
【００４２】
次に、図３（ｂ）に示すように、ｐ型層２５の上に、ゲート電極３１を形成する。具体的には、ｐ型層２５及びドーピング層２４の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極３１が形成される領域に開口を有するレジストパターンを形成する。この後、Ｎｉ／Ａｕ（膜厚、Ｎｉ：３０ｎｍ、Ａｕ：４００ｎｍ）により形成される金属積層膜を真空蒸着により成膜した後、有機溶剤に浸漬させて、レジストパターンの上に形成された金属積層膜をレジストパターンとともにリフトオフにより除去する。これにより、ｐ型層２５の上には、残った金属積層膜によりゲート電極３１が形成される。この後、必要に応じて熱処理を行ってもよい。
【００４３】
ゲート電極３１、ソース電極３２及びドレイン電極３３は、上記以外の金属材料を組み合わせたものであってもよく、また、上記以外の構造のものであってもよく、単層の金属膜により形成したものであってもよい。また、ゲート電極３１、ソース電極３２及びドレイン電極３３の形成方法は、上記以外の方法により形成してもよい。
【００４４】
以上により、本実施の形態における半導体装置を作製することができる。
【００４５】
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
【００４６】
本実施の形態における半導体デバイスは、第１の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図４に基づき説明する。尚、図４は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１の実施の形態に示されているものとは、異なっている。
【００４７】
最初に、第１の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。
【００４８】
次に、ゲート電極４４１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４４２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４４３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態におけるゲート電極４４１はゲート電極パッドであり、第１の実施の形態におけるゲート電極３１と接続されている。同様に、ソース電極４４２はソース電極パッドでありソース電極３２と接続されており、ドレイン電極４４３はドレイン電極パッドでありドレイン電極３３と接続されている。
【００４９】
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
【００５０】
（ＰＦＣ回路、電源装置及び高周波増幅器）
次に、本実施の形態におけるＰＦＣ回路、電源装置及び高周波増幅器について説明する。本実施の形態におけるＰＦＣ回路、電源装置及び高周波増幅器は、第１の実施の形態における半導体装置を用いたＰＦＣ回路、電源装置及び高周波増幅器である。
【００５１】
（ＰＦＣ回路）
次に、本実施の形態におけるＰＦＣ（Power Factor Correction）回路について説明する。本実施の形態におけるＰＦＣ回路は、第１の実施の形態における半導体装置を有するものである。
【００５２】
図５に基づき、本実施の形態におけるＰＦＣ回路について説明する。本実施の形態におけるＰＦＣ回路４５０は、スイッチ素子（トランジスタ）４５１と、ダイオード４５２と、チョークコイル４５３と、コンデンサ４５４、４５５と、ダイオードブリッジ４５６と、不図示の交流電源とを有している。スイッチ素子４５１には、第１の実施の形態における半導体装置であるＨＥＭＴが用いられている。
【００５３】
ＰＦＣ回路４５０では、スイッチ素子４５１のドレイン電極とダイオード４５２のアノード端子及びチョークコイル４５３の一方の端子とが接続されている。また、スイッチ素子４５１のソース電極とコンデンサ４５４の一方の端子及びコンデンサ４５５の一方の端子とが接続されおり、コンデンサ４５４の他方の端子とチョークコイル４５３の他方の端子とが接続されている。コンデンサ４５５の他方の端子とダイオード４５２のカソード端子とが接続されており、コンデンサ４５４の双方の端子間にはダイオードブリッジ４５６を介して不図示の交流電源が接続されている。このようなＰＦＣ回路４５０においては、コンデンサ４５５の双方端子間より、直流（ＤＣ）が出力される。
【００５４】
（電源装置）
図６に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図６に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図６に示す例では３つ）４６８を備えている。図６に示す例では、第１の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
【００５５】
（高周波増幅器）
また、図７に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図７に示す例では、パワーアンプ４７３は、第１の実施の形態における半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図７に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
【００５６】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００５７】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に形成された電子走行層と、
前記電子走行層の上に形成された電子供給層と、
前記電子供給層の上に、ｐ型となる不純物元素と、Ｃとがドープされている窒化物半導体により形成されたドーピング層と、
前記ドーピング層の上に、ｐ型となる不純物元素がドープされている窒化物半導体により形成されたｐ型層と、
前記ｐ型層の上に形成されたゲート電極と、
前記ドーピング層または前記電子供給層の上に形成されたソース電極及びドレイン電極と、
を有し、
前記ｐ型層は、前記ゲート電極直下の領域に形成されており、
前記ドーピング層にドープされているＣの濃度は、１×１０１７ｃｍ−３以上、１×１０１９ｃｍ−３以下であることを特徴とする半導体装置。
（付記２）
前記ｐ型となる不純物元素は、ＭｇまたはＢｅであることを特徴とする付記１に記載の半導体装置。
（付記３）
前記ドーピング層及び前記ｐ型層において、ドープされている前記ｐ型となる不純物元素の濃度は、１×１０１８ｃｍ−３以上であることを特徴とする付記１または２に半導体装置。
（付記４）
前記ｐ型層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記ドーピング層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
前記ドーピング層は、厚さが５ｎｍ以上、１５ｎｍ以下であることを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記７）
前記電子走行層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記電子供給層は、ＡｌＧａＮまたはＩｎＡｌＮを含む材料により形成されていることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
基板の上に、窒化物半導体により電子走行層、電子供給層、ドーピング層、ｐ型膜を順次積層して形成する工程と、
ゲート電極が形成される領域を除く領域における前記ｐ型膜をドライエッチングにより除去し、前記ゲート電極が形成される領域にｐ型層を形成する工程と、
前記ｐ型層の上に、前記ゲート電極を形成する工程と、
を有し、
前記ｐ型膜は、ｐ型となる不純物元素がドープされており、
前記ドーピング層は、ｐ型となる不純物元素と、Ｃとがドープされており、
前記ドーピング層にドープされているＣの濃度は、１×１０１７ｃｍ−３以上、１×１０１９ｃｍ−３以下であることを特徴とする半導体装置の製造方法。
（付記１０）
前記電子走行層、電子供給層、ドーピング層、ｐ型膜は、ＭＯＶＰＥにより形成されているものであることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）
前記ドーピング層を形成する際の圧力は、前記電子走行層を形成する際の圧力よりも低く、
前記ドーピング層を形成する際のＶ族／III族の供給比は、前記電子走行層を形成する際のＶ族／III族の供給比よりも低いことを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）
基板の上に、ＭＯＶＰＥにより、窒化物半導体により電子走行層、電子供給層、ドーピング層、ｐ型膜を順次積層して形成する工程と、
ゲート電極が形成される領域を除く領域における前記ｐ型膜をドライエッチングにより除去し、前記ゲート電極が形成される領域にｐ型層を形成する工程と、
前記ｐ型層の上に、前記ゲート電極を形成する工程と、
を有し、
前記ｐ型膜は、ｐ型となる不純物元素がドープされており、
前記ドーピング層は、ｐ型となる不純物元素がドープされているものであって、前記ドーピング層を形成する際の圧力は、前記電子走行層を形成する際の圧力よりも低い圧力であることを特徴とする半導体装置の製造方法。
（付記１３）
前記ドーピング層を形成する際の圧力は、前記電子供給層を形成する際の圧力と略同じであることを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４）
基板の上に、ＭＯＶＰＥにより、窒化物半導体により電子走行層、電子供給層、ドーピング層、ｐ型膜を順次積層して形成する工程と、
ゲート電極が形成される領域を除く領域における前記ｐ型膜をドライエッチングにより除去し、前記ゲート電極が形成される領域にｐ型層を形成する工程と、
前記ｐ型層の上に、前記ゲート電極を形成する工程と、
を有し、
前記ｐ型膜は、ｐ型となる不純物元素がドープされており、
前記ドーピング層は、ｐ型となる不純物元素がドープされているものであって、前記ドーピング層を形成する際のＶ族／III族の供給比は、前記電子走行層を形成する際のＶ族／III族の供給比よりも低いことを特徴とする半導体装置の製造方法。
（付記１５）
前記ドーピング層を形成する際のＶ族／III族の供給比は、前記電子供給層を形成する際のＶ族／III族の供給比と略同じであることを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６）
前記ドーピング層を形成する際の圧力は、前記電子走行層を形成する際の圧力よりも低い圧力であることを特徴とする付記１４または１５に記載の半導体装置の製造方法。
（付記１７）
前記ｐ型層は、ＧａＮを含む材料により形成されており、
前記ドーピング層は、ＧａＮを含む材料により形成されていることを特徴とする付記９から１６のいずれかに記載の半導体装置の製造方法。
（付記１８）
前記エッチングストップ層または電子供給層の上に、ソース電極及びドレイン電極を形成する工程を有することを特徴とする付記９から１７のいずれかに記載の半導体装置の製造方法。
（付記１９）
付記１から８のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記２０）
付記１から８のいずれかに記載の半導体装置を有することを特徴とする増幅器。
【符号の説明】
【００５８】
１１        基板
１２        核形成層
１３        バッファ層
２１        電子走行層
２１ａ      ２ＤＥＧ
２２        スペーサ層
２３        電子供給層
２４        エッチングストップ層
２５        ｐ型層
２５ｔ      ｐ型膜
３１        ゲート電極
３２        ソース電極
３３        ドレイン電極
５１        レジストパターン
２２５      第１のｐ型層
２２５ｔ    第１のｐ型膜
２２６      第２のｐ型層
２２６ｔ    第２のｐ型膜
２５１      レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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