(57)【要約】【課題】  振動子出力接続端子に高電圧を印加しても電圧降下によってテスト不能になる等の問題が減少し、テスト回路の閾値電圧が高い電源電圧によってテストモードが機能しなくなることの少ない小型化された発振器を提供する。【解決手段】発振回路２の被テスト回路（出力バッファ２５）のテストにおいて、テスト回路１と、Enable/Disable制御端子ＯＥと、振動子入力接続端子ＸＩＮと、テスト電圧が入力される振動子出力接続端子ＸＯＵＴと、第１及び第２の出力端子ＯＵＴ、ＯＵＴＮとを備え、ＯＥ端子をＬ電圧、ＸＩＮ端子をＨ電圧としてテストモードを作り、ＸＯＵＴ端子にＨ、Ｌの電圧を加えて被テスト回路の状態をテストする。テスト回路１におけるＸＯＵＴ端子からの入力信号が入力する初段のインバータ１２はこのインバータの閾値電圧を電源電圧の１／２より小さくする。インバータ１２は抵抗負荷型にする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
発振回路と、前記発振回路を構成する被テスト回路をテストするテスト回路と、テストモード時にその起動信号が入力され振動子の出力端が接続される前記発振回路の入力端子と、前記テストモード時にテスト電圧が入力され当該振動子の入力端が接続される前記発振回路の出力端子と、前記テスト電圧に応じた前記被テスト回路の出力信号が出力される第１及び第２の出力端子とを具備し、前記テスト回路は、前記出力端子からの入力信号が入力する初段のインバータと、通常動作時に前記インバータの入力端の電位を固定しその貫通電流を防ぐ入力電位固定手段とを有し、当該インバータは、前記インバータの閾値電圧を電源電圧の１／２より小さくすることを特徴とする発振器。
【請求項２】
前記インバータは、抵抗とＮＭＯＳトランジスタを有する抵抗負荷型インバータであることを特徴とする請求項１に記載の発振器。
【請求項３】
前記ＮＭＯＳトランジスタのゲートには前記入力電位固定手段として一端が接地された負荷抵抗を設けていることを特徴とする請求項２に記載の発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テストモード専用の端子を使用しない発振器に関するものである。
【背景技術】
【０００２】
水晶振動子、ＳＡＷ共振子等を用いた発振器の小型化やコストダウンに伴って、発振器を形成したＩＣチップも小型化が求められている。このような発振器は、通常、出荷前に製品試験を行って不良品を排除している。
発振器に対して、出荷試験を行う際にのみ動作させるテストモード動作を行う為には、テストモード専用の端子を用意し、テストモード制御信号を入力して出荷テストを行うのが一般的である。しかしながら、発振器用のＩＣチップのチップサイズ縮小化により、チップサイズに対するパッド（ＰＡＤ）サイズの比率が高くなってしまい、その結果、テストモード専用端子の存在はチップサイズ縮小を著しく阻害してしまうことになる。さらに、高周波信号に用いられる差動出力(例：ＬＶ−ＰＥＣＬ、ＬＶＤＳ等)は、出力端子が２つ必要であるので、チップサイズに対しＰＡＤの占める割合がより大きくなってしまう。
ここで、テストモードを使ってテストする主な項目は、出力信号のHigh出力電圧（ＶＯＨ）、Low出力電圧（ＶＯＬ）であり、テスト対象回路（被テスト回路）には、例えば、レベル調整回路（出力バッファ）がある。
【０００３】
以上、テストモード専用端子を用いた場合を説明したが、テストモード専用端子を使わない試験方法としては以下のような例がある。
（１）ＩＣチップに取付けられた振動子入力接続端子（ＸＩＮ）及び振動子出力端子（ＸＯＵＴ）よりＡＣ信号を入力し、オシロスコープなどの計測器で出力波形を直接モニターする方法である。これは通常差動出力発振器で用いられる。
（２）出力信号のLow出力電圧ＶＯＬは、発振器（ＩＣ）起動直後のLow出力電圧を測定し、High出力電圧ＶＯＨは、振動子入力接続端子（ＸＩＮ）又は振動子出力接続端子（ＸＯＵＴ）よりＡＣ信号を入力し、出力信号を平滑化して測定した電圧と、実際のＶＯＨの相関をとる方法である。これは主としてＣＭＯＳ出力発振器で用いられている。
（３）Enable/Disable制御端子（ＯＥ端子）に電源電圧Ｖｄｄ以上の電圧を印加することで、テストモードが動作し、ＤＣ出力で出力されるＶＯＨ、ＶＯＬをモニタする方法である。これは通常差動出力発振器、ＣＭＯＳ出力発振器の両方で用いられる。
【０００４】
しかし、これらの方式には、次の様な問題点がある。
（１）の方法において、ＡＣ出力で出力される差動信号は、電源ノイズに対する感度が高い為、テスタやテストボード、プローブの針など評価系の寄生成分の影響を受け易すく、テスト環境の構築と維持の難易度が高い。また、高精度のオシロスコープが必要になる為、テスタ本体のコストや、同時測定によるテスト時間短縮といったコストダウンが難しい。
（２）の方法においては、平滑化した電圧をマルチメーターでＤＣ的に測定するので、（１）のような測定系の難易度は高くなく同時測定は可能だが、差動出力の場合、ＶＯＨ、ＶＯＬが信号規格固有の電圧の為、平滑化による測定を行うことはできない。ＣＭＯＳ出力発振器の出力はＶＯＨがＶｄｄレベル、ＶＯＬがＶｓｓ（０Ｖ）レベルなので、平滑電圧と実際のＶＯＨとの相関をとることでテストが可能になる。
【０００５】
（３）の方法において、出力信号規格に依らず、テストモードを動作させることが可能だが、ＯＥ端子にＶｄｄ以上の電圧を印加する為、耐圧が低い微細プロセスを使った、より小型で低消費電力(電源電圧)動作に適した製品では使えなくなる場合がある。
発明者等は、この問題を解決する手段として、ＯＥ端子、振動子入力接続端子（ＸＩＮ）をＮＡＮＤ（もしくはＡＮＤ）論理回路への入力にすることよってテストモードが起動するテスト回路方式を提案した。
【０００６】
このテスト方法は、ＯＥ端子をDisable状態にし、発振回路の入力端子（ＸＩＮ）にHigh電圧が入力した時にテストモードになるように構成する。そして、発振回路の出力端子（ＸＯＵＴ）に、HighもしくはLow(OPEN)電圧を印加することで、発振器の出力端子ＯＵＴ、ＯＵＴＮからのＤＣ出力のHigh-Lowを切り替えてＶＯＨ、ＶＯＬのテストを行う構成である。
このテスト方法では、ＤＣ測定によるテストにおいて、ＯＥ端子、ＸＩＮ端子に電源電圧（Ｖｄｄ）以上の電圧を印加せずに済むので、出力信号規格に依らず、耐圧の低い微細プロセスを使った製品でも、テストモードを起動することが可能となり、同時測定環境の構築も容易に行うことができる。
【０００７】
しかし、このテスト方法ではテストモード時に発振アンプのＮＭＯＳトランジスタがオンしてしまい、その後ＸＯＵＴ端子にHigh電圧を印加すると、ＩＣチップ内部に過電流が流れ、ＩＣチップの故障、電圧降下によって所望のテストが行えなくなる等の問題が発生する。また、そのテスト方法で用いるテスト信号入力回路の閾値Ｖｔｈが電源電圧によって変動するので、電源電圧が高くなるとテストモードを機能させるためには大きな電流が必要になってしまうという問題も存在する。この問題は、主に、帰還抵抗が小さい３倍波向けの高周波発振回路又は小型、高周波、低電圧動作の為閾値Ｖｔｈが低いＮＭＯＳトランジスタを発振アンプに使っている場合に発生する。
【０００８】
特許文献１には振幅が安定した動作クロックを供給することを可能にする半導体集積回路が開示されている。半導体集積回路は、発振回路と、振幅補正回路と、テストイネーブル信号発生回路と、を備えた構成である。振幅補正回路は、第２のトランスミッション回路と、第３のトランスミッション回路と、高速動作クロック駆動用インバータ回路と、通常動作クロック駆動用インバータ回路と、電源電圧供給回路から構成される。クロック駆動用インバータ回路には、電源電圧供給回路から一定電圧の電源電圧が供給されるので、入力されたクロック信号は、クロック駆動用インバータ回路によって、その振幅を所定値に維持される。
【０００９】
特許文献２にはＭＯＳトランジスタの製造バラツキに対して動作モードを切り換えるための高電圧のバラツキが少なく高電圧を微調整できる半導体集積回路装置が開示されている。この半導体集積回路装置は、モード切換信号を制御する制御電圧に通常使用電圧よりも大きな高電圧を用いる。動作モード切換回路は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを備えている。ＮＭＯＳトランジスタのゲート及びドレインは外部入力端子に接続されている。ＰＭＯＳトランジスタのソースはＮＭＯＳトランジスタのソースに接続され、ＰＭＯＳトランジスタはゲートに印加される制御電圧に基づいてドレインからモード切換信号を出力する。そして、ＰＭＯＳトランジスタのゲートには外部入力端子に通常使用電圧よりも大きな高電圧が印加されているとＮＭＯＳ及びＰＭＯＳトランジスタがオン状態となる制御電圧を印加する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−２８２８３３号公報
【００１１】
【特許文献２】特開平０７−０７３０６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
従来の（３）に記載されたＤＣ出力を用いたテスト方法は、前述のような問題があり、さらに、この問題を解決する手段として発明者等が提案したテスト方法は、前述のように、ＤＣ測定によるテストにおいて、ＯＥ端子、ＸＩＮ端子に電源電圧（Ｖｄｄ）以上の電圧を印加せずに済むので、出力信号規格に依らず、耐圧の低い微細プロセスを使った製品でも、テストモードを起動することが可能となり、同時測定環境の構築も容易に行うことができる。しかし、このような方法では、前述のような諸問題が発生する。
本発明は、このような事情によりなされたものであり、発振回路の出力端子（ＸＯＵＴ端子）にHigh電圧を印加しても、接触抵抗の影響などによる電圧降下によって所望のテストが行えなくなる等の問題が減少し、また、テスト回路の閾値Ｖｔｈが電源電圧によって変動するため高い電源電圧によってテストモード自体が機能しなくなることが減少する小型化が可能な発振器を提供する。
【課題を解決するための手段】
【００１３】
本発明の発振器の一態様は、発振回路と、前記発振回路を構成する被テスト回路をテストするテスト回路と、テストモード時にその起動信号が入力され振動子の出力端が接続される前記発振回路の入力端子と、前記テストモード時にテスト電圧が入力され当該振動子の入力端が接続される前記発振回路の出力端子と、前記テスト電圧に応じた前記被テスト回路の出力信号が出力される第１及び第２の出力端子とを具備し、前記テスト回路は、前記振動子出力端子からの入力信号が入力する初段のインバータと、通常動作時に前記インバータの入力端の電位を固定しその貫通電流を防ぐ入力電位固定手段とを有し、当該インバータは、前記インバータの閾値電圧を電源電圧の１／２より小さくすることを特徴としている。前記インバータは、抵抗とＮＭＯＳトランジスタを有するようにしても良い。前記ＮＭＯＳトランジスタのゲートには前記入力電位固定手段として一端が接地された負荷抵抗を付設するようにしても良い。
【発明の効果】
【００１４】
本発明の発振器は、振動子出力接続端子（ＸＯＵＴ端子）にHigh電圧を印加しても、電圧降下によって所望のテストが行えなくなる等の問題が減少すると共にテスト専用の端子が不要になって、ＩＣチップの小型化が可能になる。また、  電源電圧に対するパーセンテージで閾値が決まるＣＭＯＳインバータを、トランジスタの閾値(固定値)で決まる抵抗負荷型インバータにすることで、閾値電圧を低くし、かつ、電源電圧による閾値電圧の変動をなくすことで、ＸＯＵＴ端子より入力するHigh電圧を低くすることができ、過電流の緩和やテストモードの機能不良の危険性を低くすることができる。
【図面の簡単な説明】
【００１５】
【図１】実施例１に係る発振器の回路図。
【図２】図１に示す端子の動作を説明する図。
【図３】実施例１におけるテスト時のＩＣチップとプローブとの関わりを説明する特性図（a）及び回路図（ｂ）。
【図４】実施例１におけるテストの状態を説明する特性図。
【発明を実施するための形態】
【００１６】
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【００１７】
図１乃至図４を参照して実施例１を説明する。
図１は、実施例１に係る発振器の回路構成が示されている。発振器は、シリコンなどの半導体チップ１０に形成された発振回路２と、半導体チップ上に形成された振動子入力接続端子ＸＩＮに出力端が接続され、振動子出力接続端子ＸＯＵＴに入力端が接続された水晶などの圧電振動子（図示しない）とを含んでいる。
半導体チップ１０には、前記した端子（ＸＩＮ端子、ＸＯＵＴ端子）以外に、発振器をテストするテスト回路と、テストモードを起動するEnable/Disable制御端子ＯＥ（以下、ＯＥ端子）と、第１の出力端子（以下、ＯＵＴ端子）と、第２の出力端子（以下、ＯＵＴＮ端子）とが設けられている。半導体チップ１０には、更に、発振回路２からの信号を出力端子に伝える出力回路を設けている。図１に示す半導体チップ１０には出力回路として、発振検出回路２１、分周回路もしくは波形整形回路２３、Single-Differential変換回路２４、出力バッファ２５等が設けられている。
【００１８】
この発振器において、ＯＥ端子及びＸＩＮ端子は、テストモードを起動するＮＡＮＤなどの論理回路への入力にする。発振器に対するテスト方法は、ＯＥ端子をDisable状態にし、ＸＩＮ端子にHigh電圧（Ｈ）が入力した時にテストモードになるように構成する。そして、ＸＯＵＴ端子に、HighもしくはLow(OPEN)電圧（Ｈ、Ｌ）を印加することにより、ＯＵＴ、ＯＵＴＮ端子から出力されるＤＣ電圧のHigh-Lowを切り換えてその出力のＨ、Ｌのテストを行う。
【００１９】
図４は、テスト方法における出力の良否を説明する特性図である。縦軸は、出力（Ｖ）であり、横軸は、時間（ｔ）を表す。Ａは、正常な出力信号線を表す。正常な出力信号線Ａは、High電圧部分（ＶＯＨ）及びLow電圧部分（ＶＯＬ）を有している。点線で囲まれたａ領域は、この範囲にＶＯＨが入っていれば正常であることを示し、点線で囲まれたｂ領域は、この範囲にＶＯＬが入っていれば正常であることを示している。出力信号線Ｘ、Ｙ、Ｚはどの領域にも入らない不良品である。
【００２０】
半導体チップ１０に形成された発振回路２は、入力端がＸＩＮ端子に、出力端がＸＯＵＴ端子にそれぞれ接続された発振アンプ２０と、前記発振アンプ２０の前記入力端に一端が接続され、前記出力端に他端が接続された帰還抵抗Ｒｆと、発振アンプ２０を構成しソースが電源電圧Ｖｄｄに接続されたＰＭＯＳトランジスタＰ１のゲートに接続された容量Ｃと、一端が接地され他端がＸＩＮ端子に接続された容量Ｃｇと、一端が接地され他端がＸＯＵＴ端子に接続された容量Ｃｄとを有している。
【００２１】
発振回路２の出力（発振アンプ２０の出力）は、最終的にレベル調整回路（出力バッファ）２５を介してＯＵＴ端子、ＯＵＴＮ端子から出力する。発振回路から出力端子（ＯＵＴ端子、ＯＵＴＮ端子）までの間には、発振検出回路２１、論理回路（ＮＡＮＤ）２２、分周回路もしくは波形整形回路２３、Single-Differential変換回路２４及び出力バッファ２５が出力回路として介在されている。
発振検出回路２１は、発振アンプ２０の出力を入力し、出力をＮＡＮＤ回路２２の第１の入力端に入力する。ＮＡＮＤ回路２２は、第２の入力端にＯＥ端子からの信号をインバータ１１で反転された信号が入力され、その出力は、分周回路もしくは波形整形回路２３及びSingle-Differential変換回路２４に入力される。分周回路もしくは波形整形回路２３は、ＮＡＮＤ回路２２の出力及びＸＯＵＴ端子からの信号が入力され、Single-Differential変換回路２４に出力される。Single-Differential変換回路２４は、分周回路もしくは波形整形回路２３の出力と共にＮＡＮＤ回路２２の出力を入力して出力バッファ２５に出力信号及び反転信号を入力する。
【００２２】
つぎに、テスト回路について説明する。
テスト回路１は、インバータ１２、論理回路（ＮＡＮＤ）１３、論理回路（ＮＡＮＤ）１４を有している。ＮＡＮＤ回路１３は、ＯＥ端子から送られるテスト信号がインバータ１１で反転して第１の入力端に入力され、ＸＩＮ端子から送られるテスト信号が第２の入力端に入力され、出力はＮＡＮＤ回路１４の第２の入力端に入力される。インバータ１２は、ＸＯＵＴ端子からのテスト信号が入力され、出力端はSingle-Differential変換回路２４の出力端及び反転出力端に接続される。インバータ１２の出力は、出力バッファ２５に入力される。ＮＡＮＤ回路１４は、第１の入力端に発振検出回路２１の出力を入力し、第２の入力端にＮＡＮＤ回路１３の出力が入力される。ＮＡＮＤ回路の出力信号は、被テスト回路である出力バッファ２５に入力される。
【００２３】
ＸＩＮ端子とＮＡＮＤ回路１３の第２の入力端との間にはトランスミッションゲート(Transmission
Gate)からなるスイッチＳＷ１が設けられている。スイッチＳＷ１は、ＯＥ端子からの信号がインバータ１１で反転された信号を制御信号として用いる。この制御信号とインバータ１５によって反転された制御信号が両ゲートに入力されてスイッチＳＷ１をオン／オフ制御する。また、スイッチＳＷ１とＮＡＮＤ回路１３の第２の入力端との間には、一端が接地された抵抗Ｒ１が接続されている。更に、抵抗Ｒ１とＮＡＮＤ回路１３の第２の入力端との間には一端がＮＭＯＳトランジスタＮ２のドレインに接続された抵抗Ｒ２が接続されている。ＮＭＯＳトランジスタＮ２は、ソースが接地され、ゲートがＮＡＮＤ回路１３の出力側に接続されている。
ＸＯＵＴ端子とインバータ１２との間にはトランスミッションゲートからなるスイッチＳＷ２が設けられている。スイッチＳＷ２は、ＮＡＮＤ回路１３からの出力信号を制御信号として用いる。この制御信号とインバータ１６によって反転された制御信号が両ゲートに入力されてスイッチＳＷ２をオン／オフ制御する。
【００２４】
インバータ１２と、Single-Differential変換回路２４の出力端及び出力バッファ２５の入力端との間にはトランスミッションゲートからなるスイッチＳＷ３が設けられている。スイッチＳＷ３は、ＮＡＮＤ回路１３からの出力信号を制御信号として用いる。この制御信号とインバータ１８によって反転された制御信号が両ゲートに入力されてスイッチＳＷ３をオン／オフ制御する。
インバータ１２と、Single-Differential変換回路２４の反転出力端及び出力バッファ２５の入力端との間にはトランスミッションゲートからなるスイッチＳＷ４が設けられている。インバータ１２の出力信号は、インバータ１７で反転されてＳＷ４に入力される。スイッチＳＷ４は、ＮＡＮＤ回路１３からの出力信号を制御信号として用いる。この制御信号とインバータ１９によって反転された制御信号が両ゲートに入力されてスイッチＳＷ４をオン／オフ制御する。
【００２５】
つぎに、テスト回路の動作について説明する。
このテスト方法は、ＯＥ端子にLow電圧（Ｌ）を印加してこの端子をDisable状態にし、ＸＩＮ端子にHigh電圧（Ｈ）を入力してテストモードにする。このモードで、ＸＯＵＴ端子に、HighもしくはLow(OPEN)電圧を印加することによりＯＵＴ端子、ＯＵＴＮ端子からのＤＣ電圧出力のHigh-Lowを切り替えて、ＶＯＨ、ＶＯＬのテストを行う（図２参照）。図２は、テストモード時（ＴＥＳＴ）、Enable状態、Disable状態の各端子の電圧の高さを示している。
まず、ＯＥ端子にLow電圧（Ｌ）を印加してＯＥ端子をDisable状態にする。テスト回路１をテストモードにするスイッチＳＷ１は、ＯＥ端子からのテスト信号（Ｌ）がインバータ１１で反転された信号を制御信号（Ｈ）を用いてオン（ＯＮ）にする。これにより、ＸＩＮ端子に印加されたテスト信号（Ｈ）は、スイッチＳＷ１を通過してＮＡＮＤ回路１３の第２の入力端に入力し、インバータ１１で反転されたＯＥ端子からのテスト信号は（Ｈ）、ＮＡＮＤ回路１３の第１の入力端に入力する。ＮＡＮＤ回路１３の入力がいずれもHigh電圧（Ｈ）であるので、その出力端にはLow電圧（Ｌ）が出力する。
【００２６】
ＮＡＮＤ回路１３の出力信号（Ｌ）は、ＮＡＮＤ回路１４の第２の入力端に入力する。一方、第１の入力端には、発振検出回路から信号（Ｈ）が入力される。この発振検出回路は、通常動作での発振検出時以外は信号（Ｈ）を出力している。このとき、ＮＡＮＤ回路１４の出力信号（Ｈ）は、出力バッファ２５のEnable／Disableを制御する入力端に入力する。この入力端にHigh電圧（Ｈ）が入力すると、出力バッファ２５は、Enable状態になってテスト可能になるが、入力端にLow電圧（Ｌ）が入力すると、Disable状態になって、テストができない。
しかしながら、ＯＥ端子がＬでＸＩＮ端子がＨの場合、ＮＡＮＤ回路１４の第２の入力端には常にＬ信号が入力しているので、第１の入力端にHigh電圧（Ｈ）が入力しても、Low電圧（Ｌ）が入力しても、その出力は、High電圧（Ｈ）であり、常にテストモードになっている。
【００２７】
このテストモード時において、出力回路を構成する分周回路もしくは波形整形回路２３、Single-Differential変換回路２４等は論理回路（ＮＡＮＤ）２２によって制御される。ＮＡＮＤ回路２２は、発振検出回路２１の出力信号（Ｈ）を第１の入力端に入力し、ＯＥ端子の出力信号の反転信号（Ｈ）を第２の入力端に入力して出力信号（Ｌ）を得る。この出力信号が出力回路を構成する回路２３、２４等のEnable／Disableを制御する入力端に入力してこれら回路をDisable状態にする。
【００２８】
このとき、テスト回路１では、ＸＯＵＴ端子からのテスト信号（Ｈ）は、オン状態のスイッチＳＷ２を通って、インバータ１２に入力し、ここで反転され、一方の信号（Ｌ）は、オン状態のスイッチＳＷ３を通って、出力バッファ２５の第１の入力端に入力する。他方の信号は、インバータ１７で反転され、反転信号（Ｈ）として出力バッファ２５の第２の入力端に入力する。
テスト回路１は、この出力バッファ２５に入力した信号の出力バッファ２５の第１及び第２の入力端から発振回路２の出力端子ＯＵＴ、ＯＵＴＮまでの形状をテストするものである。具体的なテスト方法は、図４において説明した通りである。
【００２９】
つぎに、テスト回路１のインバータ１２について説明する。
前述のように、このテスト方法では、ＤＣ測定によるテストにおいて、ＯＥ端子、ＸＩＮ端子に電源電圧（Ｖｄｄ）以上の電圧を印加せずに済むので、出力信号規格に依らず、耐圧の低い微細プロセスを使った製品でも、テストモードを起動することが可能となり、同時測定環境の構築も容易に行うことができる。
しかし、このテスト方法ではテストモード時に発振アンプのＮＭＯＳトランジスタがオンしてしまい、その後ＸＯＵＴ端子にHigh電圧を印加すると、ＩＣチップ内部に過電流が流れ、ＩＣチップの故障、電圧降下によって所望のテストが行えなくなる等の問題が発生する。また、テスト方法で用いるテスト回路の閾値Ｖｔｈが電源電圧によって変動するので、電源電圧が高くなるとテストモード自体が機能しなくなってしまうという問題も存在する。
【００３０】
図３は、テスト時のＩＣチップとプローブとの関わりを説明する特性図及び回路図である。テスト回路、発振回路が形成されたＩＣチップ上には、ＯＥ端子、ＸＩＮ端子、ＸＯＵＴ端子などのパッド（ＰＡＤ）が形成されている。テスタでＩＣチップをプロービングして特性を測定する場合、プローブをＰＡＤに当てて行う（図３（ａ））。このとき、プローブとＰＡＤの接触抵抗が付き易くプローブ針のＬ成分も付いてしまう（図３（ｂ））。このようなＬ成分、Ｒ成分によって電圧降下が生じ、所望のテストが行えなくなる等の問題が発生する。
【００３１】
このような問題を解決する手段として、この実施例では、まず、従来使用していたＣＭＯＳインバータを抵抗負荷型のインバータに代える。
この実施例で用いるインバータ１２は、一端が電源電圧Ｖｄｄに接続された抵抗Ｒ４と、ドレインが抵抗Ｒ４の他端に接続され、ソースが接地されたＮＭＯＳトランジスタＮ３とを有し、Enable／Disable時は入力をプルダウンして消費／スタンバイ電流が流れないようにするために、ＮＭＯＳトランジスタＮ３のゲートに一端が接地された抵抗Ｒ３を接続することもできる。このとき、インバータの閾値電圧Ｖｔｈを電源電圧Ｖｄｄの１／２より小さくしている。
【００３２】
電源電圧Ｖｄｄに対するパーセンテージで閾値電圧Ｖｔｈが決まるＣＭＯＳインバータをトランジスタの閾値電圧Ｖｔｈ(固定値)で決まる抵抗負荷型のインバータにすることにより閾値電圧Ｖｔｈを低くし、かつ、電源電圧Ｖｄｄによる閾値電圧Ｖｔｈの変動をなくすことによって、ＸＯＵＴ端子より入力する入力High電圧を低くすることができ、過電流の緩和やテストモードの機能不良の危険性を低くすることができる。
この実施例では抵抗負荷型インバータを用いたが、ＣＭＯＳインバータを用いることも可能である。しかしながら、この方法では、ＰＭＯＳ、ＮＭＯＳトランジスタを、インバータの閾値電圧を電源電圧の１／２より小さくするように両者の構造を変える必要があって、製造工程が複雑になる。
【００３３】
この実施例で説明したテスト方法では、ＤＣ測定によるテストにおいて、ＯＥ端子、ＸＩＮ端子に電源電圧（Ｖｄｄ）以上の電圧を印加せずに済むので、出力信号規格に依らず、耐圧の低い微細プロセスを使った製品でも、テストモードを起動することが可能となり、同時測定環境の構築も容易に行うことができる。また、テスト専用端子が用いられないので、ＩＣチップの小型化が可能になる。
【符号の説明】
【００３４】
１・・・テスト回路
２・・・発振回路
１０・・・ＩＣチップ
１１、１２、１５，１６、１７、１８、１９・・・インバータ
１３、１４、２２・・・論理回路（ＮＡＮＤ）
２０・・・発振アンプ
２１・・・発振検出回路
２３・・・分周回路もしくは波形整形回路
２４・・・Single-Differential変換回路
２５・・・被テスト回路、レベル調整回路（出力バッファ）
【図１】
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【図２】
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【図３】
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【図４】
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