(57)【要約】【課題】遅延素子が持つ遅延時間のばらつきや変動を考慮して信号パルスのパルス幅を高精度に計測可能にする。【解決手段】複数の遅延素子が直列接続され、第１レベルから第２レベルに遷移した後に第１レベルに遷移する信号パルスが伝播される遅延回路を設ける。前記信号パルスの前記第２レベルへの遷移から前記クロック信号の次のサイクルが開始するまでに当該信号パルスの遷移が伝播する前記遅延素子の第１段数を計測すると共に、前記クロック信号の前記次のサイクルから前記信号パルスが前記第１レベルに遷移するまで前記クロック信号のクロックサイクル数を計数する。且つ、前記信号パルスの前記第１レベルへの遷移から前記クロック信号の次のサイクルが開始するまでに当該信号パルスの遷移が伝播する前記遅延素子の第２段数を計測する。【選択図】図３
2014140107.tif 000002
【特許請求の範囲】
【請求項１】
外部から供給され第１レベルから第２レベルに遷移した後に第１レベルに遷移する信号パルスをクロック信号を用いて測定するパルス測定回路であって、
複数の遅延素子が直列接続され前記信号パルスが伝播される遅延回路と、
前記信号パルスの前記第２レベルへの遷移から前記クロック信号の次のサイクルが開始するまでに当該信号パルスの前記第２レベルへの遷移が伝播する前記遅延素子の第１段数を計測する第１遅延計測回路と、
前記クロック信号の前記次のサイクルから前記信号パルスが前記第１レベルに遷移するまで前記クロック信号のクロックサイクル数を計数するカウンタと、
前記信号パルスの前記第１レベルへの遷移から前記クロック信号の次のサイクルが開始するまでに当該信号パルスの前記第１レベルへの遷移が伝播する前記遅延素子の第２段数を計測する第２遅延計測回路と、
前記遅延回路に前記信号パルスを供給可能にする第１モード、前記遅延回路に前記信号パルスに代えて前記クロック信号のサイクルに同期して前記第２レベルに遷移する第１評価パルスを供給可能にする第２モード、又は前記遅延回路に前記信号パルスに代えて前記クロック信号の後半の半サイクルに同期して第１レベルに遷移する第２評価パルスを供給可能にする第３モードを選択する選択回路と、を有するパルス測定回路。
【請求項２】
請求項１において、夫々の前記遅延素子は偶数段のインバータが直列接続されて成り、
前記第１遅延計測回路は、夫々の遅延素子の入力段に前記第１レベルをリセットイネーブルレベルとするリセット端子が接続されて配置されたリセット端子付きの複数個の第１エッジトリガ型Ｄラッチを有し、夫々の第１エッジトリガ型Ｄラッチは、リセットイネーブルでデータ出力端子に前記第１レベル又は第２レベルのいずれか一方のレベルを出力し、クロック端子に前記クロック信号が供給され、データ入力端子に前記第１レベル又は第２レベルのいずれか他方のレベルが供給され、
前記第２遅延計測回路は、夫々の遅延素子の入力段に前記第２レベルをリセットイネーブルレベルとするリセット端子が接続されて配置されたリセット端子付きの複数個の第２エッジトリガ型Ｄラッチを有し、夫々の第２エッジトリガ型Ｄラッチは、リセットイネーブルでデータ出力端子に前記第１レベル又は第２レベルのいずれか一方のレベルを出力し、クロック端子に前記クロック信号が供給され、データ入力端子に前記第１レベル又は第２レベルのいずれか他方のレベルが供給される、パルス測定回路。
【請求項３】
請求項１において、夫々の前記遅延素子は奇数段のインバータから成り、
前記第１遅延計測回路は、奇数段目の夫々の遅延素子の入力段に前記第１レベルをリセットイネーブルレベルとするリセット端子が接続されて配置されたリセット端子付きの第１エッジトリガ型Ｄラッチと、偶数段目の夫々の遅延素子の入力段に前記第２レベルをリセットイネーブルレベルとするリセット端子が接続されて配置されたリセット端子付きの第２エッジトリガ型Ｄラッチとを有し、夫々の第１エッジトリガ型Ｄラッチ及び第２エッジトリガ型Ｄラッチは、クロック端子に前記クロック信号が供給され、リセットイネーブルでデータ出力端子に前記第１レベル又は第２レベルのいずれか一方のレベルを出力し、データ入力端子に前記第１レベル又は第２レベルのいずれか他方のレベルが供給され、
前記第２遅延計測回路は、奇数段目の夫々の遅延素子の入力段に前記第２レベルをリセットイネーブルレベルとするリセット端子が接続されて配置されたリセット端子付きの第２エッジトリガ型Ｄラッチと、偶数段目の夫々の遅延素子の入力段に前記第１レベルをリセットイネーブルレベルとするリセット端子が接続されて配置されたリセット端子付きの第１エッジトリガ型Ｄラッチと、を有し、夫々の第２エッジトリガ型Ｄラッチ及び第１エッジトリガ型Ｄラッチは、クロック端子に前記クロック信号が供給され、リセットイネーブルでデータ出力端子に前記第１レベル又は第２レベルのいずれか一方のレベルを出力し、データ入力端子に前記第１レベル又は第２レベルのいずれか他方のレベルが供給される、パルス測定回路。
【請求項４】
請求項１乃至３の何れかにおいて、前記第１レベルはローレベル、前記第２レベルはハイレベルである、パルス測定回路。
【請求項５】
請求項１乃至３の何れかにおいて、前記演算処理回路を実現する中央処理装置及びプログラメモリを有し、１個の半導体基板に形成された、パルス測定回路。
【請求項６】
請求項１の前記パルス測定回路と、前記パルス測定回路で得られた測定データに基づいて前記パルス幅を演算する演算処理回路とを有するデータ処理装置であって、
前記演算処理回路は、前記第２モードで取得した前記第１段数と前記クロック信号の周期に基づいて前記遅延素子１段当たりの第１遅延時間を演算する第１演算処理と、前記第３モードで取得した前記第２段数と前記クロック信号の半周期に基づいて前記遅延素子１段当たりの第２遅延時間を演算する第２演算処理と、前記カウンタで計数されたクロックサイクル数に１を加算した値に前記クロック信号の周期を乗算し、これに前記第１段数と前記第１遅延時間との積の時間を加算し、更に前記第２段数と前記第２遅延時間との積の時間を減算して得られる時間を、前記信号パルスのパルス幅とする演算処理を行う、データ処理装置。
【請求項７】
請求項６において、１個の半導体基板にマイクロコンピュータとして形成された、データ処理装置。
【請求項８】
信号パルスをクロック信号を用いて測定するパルス測定回路と、前記パルス測定回路で得られた測定データに基づいて前記パルス幅を演算する演算処理回路とを有する、データ処理装置であって、
前記パルス測定回路は、複数の遅延素子が直列接続され前記信号パルスが伝播される遅延回路と、
前記信号パルスの立ち上がりから前記クロック信号が次に立ち上がるまでに当該信号パルスの立ち上がる変化が伝播する前記遅延素子の第１段数を計測する第１遅延計測回路と、
前記クロック信号の前記次の立ち上がりから前記信号パルスの立ち下がりまで前記クロック信号のクロックサイクル数を計数するカウンタと、
前記信号パルスの立ち下がりから前記クロック信号が次に立ち上がるまでに当該信号パルスの立ち下がり変化が伝播する前記遅延素子の第２段数を計測する第２遅延計測回路と、
前記遅延回路に前記信号パルスを供給可能にする第１モード、前記遅延回路に前記信号パルスに代えて前記クロック信号の立ち上がりに同期して立ち上がる第１評価パルスを供給可能にする第２モード、又は前記遅延回路に前記信号パルスに代えて前記クロック信号の立ち下がりに同期して立ち下がる第２評価パルスを供給可能にする第３モードを選択する選択回路と、を有し、
前記演算処理回路は、前記第２モードで取得した前記第１段数と前記クロック信号の周期に基づいて前記遅延素子１段当たりの第１遅延時間を演算する第１演算処理と、前記第３モードで取得した前記第２段数と前記クロック信号の半周期に基づいて前記遅延素子１段当たりの第２遅延時間を演算する第２演算処理と、前記カウンタで計数されたクロック数に１を加算した倍数に前記クロック信号の周期を乗算し、これに前記第１段数と前記第１遅延時間との積の時間を加算し、更に前記第２段数と前記第２遅延時間との積の時間を減算して得られる時間を、前記信号パルスのパルス幅とする演算処理を行う、データ処理装置。
【請求項９】
請求項８において、夫々の前記遅延素子は偶数段のインバータが直列接続されて成り、
前記第１遅延計測回路は、夫々の遅延素子の入力段にローイネーブルのリセット端子が接続されて配置されたリセット端子付きの複数個の第１エッジトリガ型Ｄラッチを有し、夫々の第１エッジトリガ型Ｄラッチは、リセットイネーブルでデータ出力端子にローレベル又はハイレベルのいずれか一方のレベルを出力し、クロック端子に前記クロック信号が供給され、データ入力端子にローレベル又はハイレベルのいずれか他方のレベルが供給され、
前記第２遅延計測回路は、夫々の遅延素子の入力段にハイイネーブルのリセット端子が接続されて配置されたリセット端子付きの複数個の第２エッジトリガ型Ｄラッチを有し、夫々の第２エッジトリガ型Ｄラッチは、リセットイネーブルでデータ出力端子にローレベル又はハイレベルのいずれか一方のレベルを出力し、クロック端子に前記クロック信号が供給され、データ入力端子にローレベル又はハイレベルのいずれか他方のレベルが供給される、データ処理装置。
【請求項１０】
請求項８において、夫々の前記遅延素子は奇数段のインバータから成り、
前記第１遅延計測回路は、奇数段目の夫々の遅延素子の入力段にローイネーブルのリセット端子が接続されて配置されたリセット端子付きの第１エッジトリガ型Ｄラッチと、偶数段目の夫々の遅延素子の入力段にハイイネーブルのリセット端子が接続されて配置されたリセット端子付きの第２エッジトリガ型Ｄラッチとを有し、夫々の第１エッジトリガ型Ｄラッチ及び第２エッジトリガ型Ｄラッチは、リセットイネーブルでデータ出力端子にローレベル又はハイレベルのいずれか一方のレベルを出力し、クロック端子に前記クロック信号が供給され、データ入力端子にローレベル又はハイレベルのいずれか他方のレベルが供給され、
前記第２遅延計測回路は、奇数段目の夫々の遅延素子の入力段にハイイネーブルのリセット端子が接続されて配置されたリセット端子付きの第２エッジトリガ型Ｄラッチと、偶数段目の夫々の遅延素子の入力段にローイネーブルのリセット端子が接続されて配置されたリセット端子付きの第１エッジトリガ型Ｄラッチと、を有し、夫々の第２エッジトリガ型Ｄラッチ及び第１エッジトリガ型Ｄラッチは、リセットイネーブルでデータ出力端子にローレベル又はハイレベルのいずれか一方のレベルを出力し、クロック端子に前記クロック信号が供給され、データ入力端子にローレベル又はハイレベルのいずれか他方のレベルが供給される、データ処理装置。
【請求項１１】
請求項８において、前記信号パルスを出力するセンサを更に有する、データ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号と非同期の信号パルスのパルス幅を計測するためのパルス測定回路、更には前記パルス測定回路による計測データを用いてパルス幅を演算可能なデータ処理装置に関し、例えばマイクロコンピュータなどの半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
クロック信号と非同期の信号パルスのパルス幅を計測するパルス幅計測技術について特許文献１に記載がある。同文献によれば、単位遅延素子とフリップフロップとで構成する複数の単位遅延検出部を直列に接続し、直列接続した複数の単位遅延検出部に、被測定時間間隔のスタートからストップまでのレベル信号が通過する単位遅延素子の出力端のレベル信号を周期Ｔｔのクロック信号に同期してラッチさせる。そして、複数の単位遅延検出部にラッチされたラッチ信号の並列データ（順列データ）をエンコーダに供給し、エンコーダは並列データに基づいて前記レベル信号の遷移位置をエンコードする。これと共に、クロック信号をカウンタでカウントし、エンコードされたエンコードデータの並びから、周期Ｔt未満の時間を演算すると共に、周期Ｔｔにカウンタによるカウント値を乗算して周期の複数倍の時間を演算し、それらを加算して、加算して被測定時間間隔の時間を得るようにしたものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−５４４８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の技術において、周期Ｔt未満の時間を演算する場合に、単位遅延素子による遅延時間が必要であるが、その遅延時間いついては設計値としての遅延時間を利用しなければならない。即ち、特許文献１では単位遅延素子の遅延時間を実測して用いることについて全く考慮されていない。斯く遅延時間はパルス計測を行う回路の製造過程におけるプロセスばらつきや、温度環境などの影響を受けて少なからず変動することが予想される。遅延素子が持つ遅延時間のばらつきや変動を考慮しなければ信号パルスのパルス幅計測精度は著しく低下すると考えられる。
【０００５】
上記並びにその他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００７】
すなわち、複数の遅延素子が直列接続され、第１レベルから第２レベルに遷移した後に第１レベルに遷移する信号パルスが伝播される遅延回路を設ける。前記信号パルスの前記第２レベルへの遷移から前記クロック信号の次のサイクルが開始するまでに当該信号パルスの遷移が伝播する前記遅延素子の第１段数を計測する。前記クロック信号の前記次のサイクルから前記信号パルスが前記第１レベルに遷移するまで前記クロック信号のクロックサイクル数を計数する。前記信号パルスの前記第１レベルへの遷移から前記クロック信号の次のサイクルが開始するまでに当該信号パルスの遷移が伝播する前記遅延素子の第２段数を計測する。そのような論理構成を採用する。この論理構成に対して、計測された第１段数の1段あたりの遅延時間を実測するために、前記遅延回路に前記信号パルスに代えて前記クロック信号のサイクルに同期して前記第２レベルに遷移する第１評価パルスを供給可能にする動作モードを持つ。また、上記論理構成に対して、計測された第２段数の１段あたりの遅延時間を実測するために、前記遅延回路に前記信号パルスに代えて前記クロック信号の後半の半サイクルに同期して第１レベルに遷移する第２評価パルスを供給可能にする動作モードを持つ。前記遅延回路に前記信号パルスを供給して得られた第１段数と第２段数に対して上記動作モードでそれぞれ実測された遅延時間を乗算した時間、及び計数したクロックサイクル数にクロック信号の周期を乗算した時間を用いて、信号パルスのパルス幅を演算することができる。
【発明の効果】
【０００８】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【０００９】
すなわち、遅延素子が持つ遅延時間のばらつきや変動を考慮して信号パルスのパルス幅を高精度に計測することが可能になる。
【図面の簡単な説明】
【００１０】
【図１】図１は一実施の形態に係るマルチチップのデータ処理装置を例示するブロック図である。
【図２】図２は図１のデータ処理装置による信号パルスのパルス幅計測手法が原理的に例示する説明図である。
【図３】図３はパルス測定回路の具体例を示す論理回路図である。
【図４】図４は第１モードによりパルス測定回路で信号パルスを測定する動作を例示するタイミングチャートである。
【図５】図５は第１遅延計測回路における遅延素子１段当たりの遅延時間を計測するための第２モードによる校正計測動作を例示するタイミングチャートである。
【図６】図６は第２遅延計測回路における遅延素子１段当たりの遅延時間を計測するための第３モードによる校正計測動作を例示するタイミングチャートである。
【図７】図７は別の実施の形態に係るシングルチップのデータ処理装置を例示するブロック図である。
【図８】図８はパルス測定回路の別の具体例を示す論理回路図である。
【発明を実施するための形態】
【００１１】
１．実施の形態の概要
先ず、本願において開示される実施の形態について概要を説明する。実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１２】
〔１〕＜パルス測定回路＞
パルス測定回路（１１）は、外部から供給され第１レベルから第２レベルに遷移した後に第１レベルに遷移する信号パルス（ＳＩＧ）をクロック信号（ＣＬＫ）を用いて測定するものである。このパルス測定回路は、遅延回路（２１，２１Ａ）、第１遅延計測回路（２２，２２Ａ）、カウンタ（２３）、第２遅延計測回路（２４，２４Ａ）、及び選択回路（２５）を有する。遅延回路は、複数の遅延素子（３０，３０Ａ）が直列接続され前記信号パルスが伝播される。第１遅延計測回路は、前記信号パルスの前記第２レベルへの遷移から前記クロック信号の次のサイクルが開始するまでに当該信号パルスの前記第２レベルへの遷移が伝播する前記遅延素子の第１段数を計測する。カウンタは、前記クロック信号の前記次のサイクルから前記信号パルスが前記第１レベルに遷移するまで前記クロック信号のクロックサイクル数を計数する。第２遅延計測回路は、前記信号パルスの前記第１レベルへの遷移から前記クロック信号の次のサイクルが開始するまでに当該信号パルスの前記第１レベルへの遷移が伝播する前記遅延素子の第２段数を計測する。選択回路は、第１モード、第２モード又は第３モードを選択する。第１モードは、前記遅延回路に前記信号パルスを供給可能にする。第２モードは、前記遅延回路に前記信号パルスに代えて前記クロック信号のサイクルに同期して前記第２レベルに遷移する第１評価パルス（ＳＩＧＴｐ）を供給可能にする。第３モードは、前記遅延回路に前記信号パルスに代えて前記クロック信号の後半の半サイクルに同期して第１レベルに遷移する第２評価パルス（ＳＩＧＴｎ）を供給可能にする。
【００１３】
これによれば、前記遅延回路に前記信号パルスに代えて前記クロック信号のサイクルに同期して前記第２レベルに遷移する第１評価パルスを供給可能にする第２モードにより前記第１遅延計測回路で計測された前記第１段数と、前記クロック信号の既知の周期とに基づいて、計測された第１段数の１段あたりの遅延時間（第１遅延時間）を実測することができる。また、前記遅延回路に前記信号パルスに代えて前記クロック信号の後半の半サイクルに同期して第１レベルに遷移する第２評価パルスを供給可能にする第３モードにより前記第２遅延計測回路で計測された前記第２段数と、前記クロック信号の既知の周期とに基づいて、計測された第２段数の１段あたりの遅延時間（第２遅延時間）を実測することができる。前記遅延回路に前記信号パルスを供給可能にする第１モードによって得られた第１段数と第２段数に対して上記第２モード及び第３モードでそれぞれ実測された遅延時間を乗算した時間、前記カウンタで計数したクロックサイクル数、及びクロック信号の周期に基づいて、前期信号パルスのパルス幅を演算することができる。例えば、前記カウンタで計数されたクロックサイクル数に１を加算した値に前記クロック信号の周期を乗算し、これに前記第１段数と前記第１遅延時間との積の時間を加算し、更に前記第２段数と前記第２遅延時間との積の時間を減算して得られる時間を、前記信号パルスのパルス幅とする。したがって、遅延素子が持つ遅延時間のばらつきや変動を考慮して信号パルスのパルス幅を高精度に計測することが可能になる。
【００１４】
〔２〕＜偶数段インバータによる遅延素子の入力段にゲーテッドＤラッチのリセット端子を接続＞
項１において、夫々の前記遅延素子は偶数段のインバータが直列接続されて成る（図３）。前記第１遅延計測回路（２２）は、夫々の遅延素子の入力段に前記第１レベルをリセットイネーブルレベルとするリセット端子が接続されて配置されたリセット端子付きの複数個の第１エッジトリガ型Ｄラッチ（４１）を有する。夫々の第１エッジトリガ型Ｄラッチは、リセットイネーブルでデータ出力端子に前記第１レベル又は第２レベルのいずれか一方のレベルを出力し、クロック端子に前記クロック信号が供給され、データ入力端子に前記第１レベル又は第２レベルのいずれか他方のレベルが供給される。前記第２遅延計測回路（２４）は、夫々の遅延素子の入力段に前記第２レベルをリセットイネーブルレベルとするリセット端子が接続されて配置されたリセット端子付きの複数個の第２エッジトリガ型Ｄラッチ（５１）を有する。夫々の第２エッジトリガ型Ｄラッチは、リセットイネーブルでデータ出力端子に前記第１レベル又は第２レベルのいずれか一方のレベルを出力し、クロック端子に前記クロック信号が供給され、データ入力端子に前記第１レベル又は第２レベルのいずれか他方のレベルが供給される。
【００１５】
これによれば、信号パルスの第１レベルでデータ出力端子にリセット出力を形成する第１エッジトリガ型Ｄラッチのリセット端子には順次第２レベルに変化されたパルスが伝播される。その伝播途上でクロック信号に次サイクルのエッジ変化があると、そこまでの間に上記パルス変化が伝播された第１エッジトリガ型Ｄラッチのデータ出力端子の出力がリセット解除され、その後段ではリセット出力状態が維持される。前記第１段数はリセット解除された出力の数に応ずる。特に、信号パルスを第１エッジトリガ型Ｄラッチのリセット信号に用いる構成を採用するので、所謂メタステーブルによる出力の不定問題を容易に解消することができる。例えば、一段の第１エッジトリガ型Ｄラッチに代えて、相互に非同期関係にある前記信号パルスと前記クロック信号とのそれぞれに同期してラッチ動作するラッチ回路を直列接続した回路を採用すれば、前段から後段への信号伝達が完了する前に信号入力が閉じられて出力が中間レベルになって不定になる虞を生ずる。また、信号パルスの第２レベルでデータ出力端子にリセット出力を形成する第２エッジトリガ型Ｄラッチのリセット端子には順次第１レベルに変化されたパルスが伝播される。その伝播途上でクロック信号に次サイクルのエッジ変化があると、そこまでの間に上記パルス変化が伝播された第２エッジトリガ型Ｄラッチのデータ出力端子の出力がリセット解除され、その後段ではリセット出力状態が維持される。前記第２段数はリセット解除された出力の数に応ずる。特に、信号パルスを第２エッジトリガ型Ｄラッチのリセット信号に用いる構成を採用するので、上記同様に、所謂メタステーブルによる出力の不定問題を容易に解消することができる。
【００１６】
〔３〕＜奇数段インバータによる遅延素子にゲーテッドＤラッチのリセット端子を接続＞
項１において、夫々の前記遅延素子は奇数段のインバータから成る（図８）。前記第１遅延計測回路（２２Ａ）は、奇数段目の夫々の遅延素子の入力段に前記第１レベルをリセットイネーブルレベルとするリセット端子が接続されて配置されたリセット端子付きの第１エッジトリガ型Ｄラッチ（４１）を有する。更に、偶数段目の夫々の遅延素子の入力段に前記第２レベルをリセットイネーブルレベルとするリセット端子が接続されて配置されたリセット端子付きの第２エッジトリガ型Ｄラッチ（５１）を有する。夫々の第１エッジトリガ型Ｄラッチ及び第２エッジトリガ型Ｄラッチは、クロック端子に前記クロック信号が供給され、リセットイネーブルでデータ出力端子に前記第１レベル又は第２レベルのいずれか一方のレベルを出力し、データ入力端子に前記第１レベル又は第２レベルのいずれか他方のレベルが供給される。前記第２遅延計測回路（２４Ａ）は、奇数段目の夫々の遅延素子の入力段に前記第２レベルをリセットイネーブルレベルとするリセット端子が接続されて配置されたリセット端子付きの第２エッジトリガ型Ｄラッチ（５１）を有する。更に、偶数段目の夫々の遅延素子の入力段に前記第１レベルをリセットイネーブルレベルとするリセット端子が接続されて配置されたリセット端子付きの第１エッジトリガ型Ｄラッチ（４１）を有する。夫々の第２エッジトリガ型Ｄラッチ及び第１エッジトリガ型Ｄラッチは、クロック端子に前記クロック信号が供給され、リセットイネーブルでデータ出力端子に前記第１レベル又は第２レベルのいずれか一方のレベルを出力し、データ入力端子に前記第１レベル又は第２レベルのいずれか他方のレベルが供給される。
【００１７】
これによれば、夫々の前記遅延素子が奇数段のインバータであるので、動作論理を整合させるという意味で、第１エッジトリガ型Ｄラッチと第２エッジトリガ型Ｄラッチを交互に配置して、第１遅延計測回路及び第２遅延計測回路を構成した点が相違され、基本的な動作原理は項２と同様である。項２との相違は、遅延素子１段あたりの最小論理構成がインバータ１段であることから、計測可能な遅延時間の単位を項２の場合よりも小さくでき、パルス幅の計測精度を高くすることが可能になる。
【００１８】
〔４〕＜第１レベル：ハイベル、第２レベル：ローレベル＞
項１乃至３の何れかにおいて、前記第１レベルはローレベル、前記第２レベルはハイレベルである。逆も可である。
【００１９】
これによれば、ハイレベルの信号パルスだけでなく、ローレベルの信号パルスの計測にも適用可能である。
【００２０】
〔５〕＜1チップの半導体装置にオンチップされたパルス測定回路＞
項１乃至３の何れかにおいて、パルス測定回路は１個の半導体基板に形成される。
【００２１】
これによればパルス測定回路を半導体集積回路に搭載することができる。
【００２２】
〔６〕＜データ処理装置＞
項１の前記パルス測定回路は、前記パルス測定回路で得られた測定データに基づいて前記パルス幅を演算する演算処理回路（１２，１３及び１４、１８）と共にデータ処理装置（１）を構成することが可能である。このとき、前記演算処理回路は第１演算処理、第２演算処理、及び第３演算処理を行う。第１演算処理は、前記第２モードで取得した前記第１段数と前記クロック信号の周期に基づいて前記遅延素子１段当たりの第１遅延時間を演算する演算処理である。第２演算処理は、前記第３モードで取得した前記第２段数と前記クロック信号の半周期に基づいて前記遅延素子１段当たりの第２遅延時間を演算する処理である。第３演算処理は、前記カウンタで計数されたクロックサイクル数に１を加算した値に前記クロック信号の周期を乗算し、これに前記第１段数と前記第１遅延時間との積の時間を加算し、更に前記第２段数と前記第２遅延時間との積の時間を減算して得られる時間を、前記信号パルスのパルス幅とする処理である。
【００２３】
これによれば、データ処理装置自らで前記パルス測定回路による測定データを用いて信号パルスのパルス幅計測が可能になる。
【００２４】
〔７〕＜1チップのマイクロコンピュータにオンチップされたパルス測定回路＞
項６において前記データ処理装置は前記演算処理回路を実現する中央処理装置（１２）及びプログラメモリ（１４）を有し、１個の半導体基板にマイクロコンピュータ（１，１Ａ）として形成される。
【００２５】
これによれば、中央処理装置にとって周辺回路とされる前記パルス測定回路の測定データに対する演算処理をプログラム処理で行う事が可能になる。
【００２６】
〔８〕＜データ処理装置＞
データ処理装置は、信号パルスをクロック信号を用いて測定するパルス測定回路と、前記パルス測定回路で得られた測定データに基づいて前記パルス幅を演算する演算処理回路とを有する。前記パルス測定回路は、遅延回路、第１遅延計測回路、カウンタ、第２遅延計測回路、及び選択回路を有する。遅延回路は複数の遅延素子が直列接続され前記信号パルスが伝播される。第１遅延計測回路は、前記信号パルスの立ち上がりから前記クロック信号が次に立ち上がるまでに当該信号パルスの立ち上がる変化が伝播する前記遅延素子の第１段数を計測する。カウンタは前記クロック信号の前記次の立ち上がりから前記信号パルスの立ち下がりまで前記クロック信号のクロックサイクル数を計数する。第２遅延計測回路は前記信号パルスの立ち下がりから前記クロック信号が次に立ち上がるまでに当該信号パルスの立ち下がり変化が伝播する前記遅延素子の第２段数を計測する。選択回路は、前記遅延回路に前記信号パルスを供給可能にする第１モード、前記遅延回路に前記信号パルスに代えて前記クロック信号の立ち上がりに同期して立ち上がる第１評価パルスを供給可能にする第２モード、又は前記遅延回路に前記信号パルスに代えて前記クロック信号の立ち下がりに同期して立ち下がる第２評価パルスを供給可能にする第３モードを選択する。前記演算処理回路は第１演算処理、第２演算処理、及び第３演算処理を行う。第１演算処理は、前記第２モードで取得した前記第１段数と前記クロック信号の周期に基づいて前記遅延素子１段当たりの第１遅延時間を演算する処理である。第２演算処理は、前記第３モードで取得した前記第２段数と前記クロック信号の半周期に基づいて前記遅延素子１段当たりの第２遅延時間を演算する処理である。第３演算処理は、前記カウンタで計数されたクロック数に１を加算した倍数に前記クロック信号の周期を乗算し、これに前記第１段数と前記第１遅延時間との積の時間を加算し、更に前記第２段数と前記第２遅延時間との積の時間を減算して得られる時間を、前記信号パルスのパルス幅とする演算処理である。
【００２７】
これによれば、項１及び項６と同様の作用効果を得る。
【００２８】
〔９〕＜偶数段インバータによる遅延素子の入力段にゲーテッドＤラッチのリセット端子を接続＞
項８において、夫々の前記遅延素子は偶数段のインバータが直列接続されて成る。前記第１遅延計測回路は、夫々の遅延素子の入力段にローイネーブルのリセット端子が接続されて配置されたリセット端子付きの複数個の第１エッジトリガ型Ｄラッチを有する。夫々の第１エッジトリガ型Ｄラッチは、リセットイネーブルでデータ出力端子にローレベル又はハイレベルのいずれか一方のレベルを出力し、クロック端子に前記クロック信号が供給され、データ入力端子にローレベル又はハイレベルのいずれか他方のレベルが供給される。前記第２遅延計測回路は、夫々の遅延素子の入力段にハイイネーブルのリセット端子が接続されて配置されたリセット端子付きの複数個の第２エッジトリガ型Ｄラッチを有する。夫々の第２エッジトリガ型Ｄラッチは、リセットイネーブルでデータ出力端子にローレベル又はハイレベルのいずれか一方のレベルを出力し、クロック端子に前記クロック信号が供給され、データ入力端子にローレベル又はハイレベルのいずれか他方のレベルが供給される。
【００２９】
これによれば、項２と同様の作用効果を得る。
【００３０】
〔１０〕＜奇数段インバータによる遅延素子にゲーテッドＤラッチのリセット端子を接続＞
項８において、夫々の前記遅延素子は奇数段のインバータから成る。前記第１遅延計測回路は、奇数段目の夫々の遅延素子の入力段にローイネーブルのリセット端子が接続されて配置されたリセット端子付きの第１エッジトリガ型Ｄラッチと、偶数段目の夫々の遅延素子の入力段にハイイネーブルのリセット端子が接続されて配置されたリセット端子付きの第２エッジトリガ型Ｄラッチとを有する。夫々の第１エッジトリガ型Ｄラッチ及び第２エッジトリガ型Ｄラッチは、リセットイネーブルでデータ出力端子にローレベル又はハイレベルのいずれか一方のレベルを出力し、クロック端子に前記クロック信号が供給され、データ入力端子にローレベル又はハイレベルのいずれか他方のレベルが供給される。前記第２遅延計測回路は、奇数段目の夫々の遅延素子の入力段にハイイネーブルのリセット端子が接続されて配置されたリセット端子付きの第２エッジトリガ型Ｄラッチと、偶数段目の夫々の遅延素子の入力段にローイネーブルのリセット端子が接続されて配置されたリセット端子付きの第１エッジトリガ型Ｄラッチと、を有する。夫々の第２エッジトリガ型Ｄラッチ及び第１エッジトリガ型Ｄラッチは、リセットイネーブルでデータ出力端子にローレベル又はハイレベルのいずれか一方のレベルを出力し、クロック端子に前記クロック信号が供給され、データ入力端子にローレベル又はハイレベルのいずれか他方のレベルが供給される。
【００３１】
これによれば、項３と同様の作用効果を得る。
【００３２】
〔１１〕＜センサからの信号パルス＞
項８において、前記信号パルスを出力するセンサ（１０）を更に有する。
【００３３】
これによれば、センサとそれによって検出された信号パルスの幅を測定する回路を併せ持つ装置を提供することができる。
【００３４】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００３５】
《実施の形態１》
図１には一実施の形態に係るマルチチップのデータ処理装置が例示される。同図に示されるデータ処理装置１はそれぞれ別々に半導体集積回路化されたセンサデバイス（ＳＮＳＲＤＶ)２とマイクロコンピュータ（ＭＣＵ）３を有する。センサデバイス２とマイクロコンピュータ３は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）集積回路製造技術などによって単結晶シリコンのような半導体基板にそれぞれ個別に形成されている。
【００３６】
センサデバイス２は、特に制限されないが、検出回路１０とパルス測定回路１１を備え、例えば特定用途向けのＡＳＩＣ（Application Specific Integrated Circuit））として所要のセンサ機能が搭載されている。ここでは検出回路１０によるセンサ機能については特徴ではなく、その構成及び機能については制限されないが、検出信号として第１レベルから第２レベルに遷移した後に第１レベルに遷移する信号パルスＳＩＧを出力する機能を備える。一例として第１レベルをローレベル、第２レベルをハイレベルとして説明する。
【００３７】
パルス測定回路１１は検出回路１０から出力される信号パルスＳＩＧをクロック信号ＣＬＫを用いて測定する回路である。信号パルスＳＩＧとクロック信号ＣＬＫは非同期である。
【００３８】
マイクロコンピュータ３は、それぞれ内部バス１７に接続された中央処理装置（ＣＰＵ）１２、ＲＡＭ１３、不揮発性メモリ（ＥＥＰＲＯＭ）１４、割り込みコントローラ（ＩＮＴＣ）１５、及び外部インタフェース回路（ＥＸＴＩＯ）１６などを有する。ＣＰＵ１２はプログラムから命令をフェッチして実行する。ＲＡＭ１３はＣＰＵ１２のワーク領域などに利用される。ＥＥＰＲＯＭ14はＣＰＵ１２が実行するプログラム及びデータを保有する電気的に書き換え可能な不揮発性メモリである。ＩＮＴＣ１５は割り込み要求に対する優先制御などを行って割り込み信号ＩＮＴをＣＰＵ１２に供給する。ＥＸＴＩＯ１６は検出回路２に代表される外部回路に接続される。
【００３９】
ＥＸＴＩＯ１６は前記クロック信号ＣＬＫと共に、ＣＰＵ12の制御に基づいてパルス測定のモード信号Ｔｐ、Ｔｎ、及び測定動作の開始信号ＳＴＲをパルス測定回路１１に供給する。パルス測定回路１１によるパルス測定動作の終了は測定終了信号ＥｎｄによってＥＸＩＯ１６に通知される。例えば測定終了信号ＥｎｄはＩＮＴＣ１５に所定の外部割込み要求信号として伝達され、これに応答する割り込み信号ＩＮＴをＣＰＵ１２が受け取ると、ＣＰＵ１２は対応する割り込み処理に分岐する。これにより、ＣＰＵ１２はその測定終了に係るパルス測定データＤｑａ，Ｄｑｂ，Ｄｃｖをパルス測定回路１１から取り込み、取り込んだパルス測定データＤｑａ，Ｄｑｂ，Ｄｃｖに基づいて、信号パルスＳＩＧのパルス幅を算出する演算処理を行う。ＣＰＵ１２、ＲＡＭ１３及びＥＥＰＲＯＭ１４は信号パルスＳＩＧのパルス幅を演算する演算処理回路の一例とされる。
【００４０】
図２には図１のデータ処理装置による信号パルスＳＩＧのパルス幅計測手法が原理的に例示される。図２において上向き矢印はクロック信号ＣＬＫの立ち上がりエッジのタイミングを示す。したがって上向き矢印の間隔がクロック信号ＣＬＫの周期に対応する。特に制限されないが、ここでは、信号パルスＳＩＧの計測動作はクロック信号ＣＬＫの立ち上がりエッジに同期して行われるものとする。信号パルスＳＩＧのパルス幅を時間ａ、時間ｂ、及び時間ｃの総和として求める（計測時間＝ａ＋ｂ＋ｃ）。時間ａは、信号パルスＳＩＧの立ち上がり（時刻ｔ０）からクロック信号ＣＬＫの次の立ち上がりエッジ（時刻ｔ１）までの時間である。時間ｂは、上記クロック信号ＣＬＫの立ち上がり（時刻ｔ１）から信号パルスＳＩＧが立ち下がるまで（時刻ｔ２）に含まれるクロック信号ＣＬＫの整数サイクル数分の時間である。時間ｃは、クロック信号ＣＬＫの立ち下がり（時刻ｔ２）からクロック信号ＣＬＫの次の立ち上がりエッジ（時刻ｔ３）までの時間ｄをクロック信号ＣＬＫの周期から差し引いた時間である。尚、前記クロック信号ＣＬＫの整数サイクル数分の時間ｂと、クロック信号ＣＬＫの立ち下がり（時刻ｔ２）からクロック信号ＣＬＫの次の立ち上がりエッジ（時刻ｔ３）までの時間ｄをクロック信号ＣＬＫの周期から差し引いた時間ｃに関しては、信号パルスＳＩＧが立ち上がってから立ち下がるまでの間に現れる立ちあがりエッジの数を計数してもよい。この場合、その計数値にクロック信号ＣＬＫの周期を乗算し、乗算した値から時間ｄを減算して得ることが可能である。
【００４１】
図３にはパルス測定回路１１の具体例が示される。前記パルス測定回路１１は、遅延回路２１、第１遅延計測回路２２、カウンタ２３、第２遅延計測回路２４、及び選択回路２５を有する。その他に、入力スイッチ（ＳＷ）２６、及びフェーズロックループ回路（ＰＬＬ）２７を有する。
【００４２】
入力スイッチ２６はスタート信号ＳＴＲの活性化に応答して信号パルスＳＯＩＧを入力する。入力した信号パルスＳＩＧは選択回路２５及びカウンタ２３に供給される。ＰＬＬ２７はクロック信号ＣＬＫの入出力の位相時と共に周波数逓倍を行うが、ここでは便宜上、ＰＬＬ２７の出力も入力と同じクロック信号ＣＬＫとして説明する。
【００４３】
遅延回路２１は複数の遅延素子３０が直列接続され前記信号パルスＳＩＧが伝播される。ここでは遅延素子３０はインバータを偶数段例えば２段直列接続して構成される。遅延回路２１の最終段の遅延信号は出力ラッチ３１に与えられ、その最終段遅延信号の立ち下がりエッジに同期してハイレベルの測定終了信号Ｅｎｄを出力する。
【００４４】
第１遅延計測回路２２は、前記信号パルスＳＩＧの立ち上がりから前記クロック信号ＣＬＫが次に立ち上がるまでに当該信号パルスの立ち上がる変化が伝播する前記遅延素子３０の第１段数を示す複数ビットの測定データｑ＿ａ０〜ｑ＿ａｎを生成することによって第１段数を計測する。特に制限されないが、計測された測定データｑ＿ａ０〜ｑ＿ａｎは信号パルスＳＩＧの立ち下がりに同期して出力ラッチ４０にラッチされ、ラッチされた第１段数の測定データｑ＿ａ０〜ｑ＿ａｎはパルス測定データＤｑａとしてＭＣＵ３に取り込み可能にされる。さらに詳しくは第１遅延計測回路２２は、夫々の遅延素子３０の入力段に前記第１レベル例えばローレベル（Ｌ）をリセットイネーブルレベルとするリセット端子ｒｂ＿ｉ（ｉ＝０〜ｎ）が接続されて配置されたリセット端子付きの複数個の第１エッジトリガ型Ｄラッチ４１を有する。夫々の第１エッジトリガ型Ｄラッチ４１は、リセットイネーブルでデータ出力端子（ｑ＿ａｉ）に第１レベル又は第２レベルのいずれか一方例えばローレベルを出力し、クロック端子Ｃに前記クロック信号ＣＬＫが供給され、データ入力端子Ｄに前記第１レベル又は第２レベルのいずれか他方例えばハイレベル（Ｈ）が供給される。例えば図４に例示されるように信号パルスＳＩＧのローレベルにおいて全ての第１エッジトリガ型Ｄラッチ４１はリセットイネーブル状態にされ、出力データｑ＿ａ０〜ｑ＿ａｎは全ビットがローレベルにされる。時刻ｔ０で信号パルスＳＩＧが立ち上がると、その変化が遅延回路２１を順次伝播し、それに従って第１エッジトリガ型Ｄラッチ４１のリセット端子ｒｂ＿０〜ｒｂ＿ｎは先頭から順次リセットディスエーブルレベルであるハイレベルにされる。時刻ｔ１でクロック信号ＣＬＫがハイレベルに変化されると、時刻ｔ１以前にリセット端子ｒｂ＿ｉがリセットディスエーブルレベルにされている第１エッジトリガ型Ｄラッチ４１の出力データｑ＿ａｉはラッチ動作を行ってハイレベルに反転される。時刻ｔ１までにリセット端子ｒｂ＿ｉがリセットディスエーブルレベルにされていない第１エッジトリガ型Ｄラッチ４１はリセット状態を維持し、その出力データｑ＿ａｉはローレベルのままにされる。斯様に、第１遅延計測回路２２は、遅延回路２１を伝播する信号パルスＳＩＧのハイレベル変化にクロック信号ＣＬＫのハイレベル変化が追いついた場所（追いついた場所の遅延段数）を特定する回路として位置付けられる。特に、信号パルスＳＩＧを第１エッジトリガ型Ｄラッチ４１のリセット信号に用いる構成を採用するので、所謂メタステーブルによる出力の不定問題を容易に解消することができる。メタステーブルによる出力の不定問題とは、Ｄラッチに代表されるフリップフロップのスタティックラッチは一般的に２個のインバータを使ったループ回路でデータを保持するから、データがそのループを１周する前に入力信号が閉じられると出力信号が中間電位になることがあり、それによって出力が不定になるという問題である。例えば、一段の第１エッジトリガ型Ｄラッチ４１に代えて、相互に非同期関係にある前記信号パルスと前記クロック信号とのそれぞれに同期してラッチ動作するラッチ回路を直列接続した回路を採用すれば、前段から後段への信号伝達が完了する前に信号入力が閉じられて出力が中間レベルになって不定になる虞を生ずる。
【００４５】
前記第２遅延計測回路２４は、前記信号パルスＳＩＧの第１レベル例えばローレベルへの遷移から前記クロック信号ＣＬＫの次のサイクルが開始するまでに当該信号パルスＳＩＧの前記ローレベルへの遷移が伝播する前記遅延素子３０の第２段数を示す複数ビットの測定データｑ＿ｂ０〜ｑ＿ｂｎを生成することによって第２段数を計測する。特に制限されないが、計測した測定データｑ＿ｂ０〜ｑ＿ｂｎは遅延回路２１の最終段から出力される遅延信号パルスの立ち下がりに同期して出力ラッチ５０にラッチされ、ラッチされた第２段数の測定データｑ＿ｂ０〜ｑ＿ｂｎはパルス測定データＤｑｂとしてＭＣＵ３に取り込み可能にされる。さらに詳しくは第２遅延計測回路２４は、夫々の遅延素子３０の入力段に前記第２レベル例えばハイレベル（Ｈ）をリセットイネーブルレベルとするリセット端子ｒ＿ｉ（ｉ＝０〜ｎ）が接続されて配置されたリセット端子付きの複数個の第２エッジトリガ型Ｄラッチ５１を有する。夫々の第２エッジトリガ型Ｄラッチ５１は、リセットイネーブルでデータ出力端子（ｑ＿ｂｉ）に第１レベル又は第２レベルのいずれか一方例えばローレベルを出力し、クロック端子Ｃに前記クロック信号ＣＬＫが供給され、データ入力端子Ｄに前記第１レベル又は第２レベルのいずれか他方例えばハイレベル（Ｈ）が供給される。例えば図４に例示されるように信号パルスＳＩＧのハイベルにおいて全ての第２エッジトリガ型Ｄラッチ５１はリセットイネーブル状態にされ、出力データｑ＿ｂ０〜ｑ＿ｂｎは全ビットがローレベルにされる。時刻ｔ２で信号パルスＳＩＧが立ち下がると、その変化が遅延回路２１を順次伝播し、それに従って第２エッジトリガ型Ｄラッチ５１のリセット端子ｒ＿０〜ｒ＿ｎは先頭から順次リセットディスエーブルレベルであるローレベルにされる。時刻ｔ３でクロック信号ＣＬＫがハイレベルに変化されると、時刻ｔ３以前にリセット端子ｒ＿ｉがリセットディスエーブルレベルにされている第２エッジトリガ型Ｄラッチ５１の出力データｑ＿ｂｉはラッチ動作を行ってハイレベルに反転される。時刻ｔ３までにリセット端子ｒ＿ｉがリセットディスエーブルレベルにされていない第２エッジトリガ型Ｄラッチ５１はリセット状態を維持し、その出力データｑ＿ｂｉはローレベルのままにされる。斯様に、第２遅延計測回路２４は、遅延回路２１を伝播する信号パルスＳＩＧのローレベル変化にクロック信号ＣＬＫのハイレベル変化が追いついた場所（追いついた場所の遅延段数）を特定する回路として位置付けられる。特に、信号パルスＳＩＧを第２エッジトリガ型Ｄラッチ５１のリセット信号に用いる構成を採用するので、上記同様に、所謂メタステーブルによる出力の不定問題を容易に解消することができる。
【００４６】
カウンタ２３は信号パルスＳＩＧの立ち上がりから立ち下がりまでの間における前記クロック信号のクロックサイクル数（整数サイクル数）を計数する。例えば、カウンタ２３は、Ｄラッチ６０、カウンタ回路６１、および出力ラッチ６２を有する。Ｄラッチ６０はスタート信号ＳＴＲのローレベルをリセットイネーブルとするリセット端子を有し、スタート信号ＳＴＲが立ち上がりかつ信号パルスＳＩＧの立ち上がりに同期してハイレベルのイネーブル信号を出力する。カウンタ回路６１はＤラッチ６０から出力されるハイレベルのイネーブル信号によって活性化されているとき、クロック信号ＣＬＫの立ち上がりエッジの数を計数する。それによる計数値は、信号パルスＳＩＧの立ち下がりに同期して出力ラッチ６２にラッチされ、ラッチされた計数値がパルス測定データＤｃｖとしてＭＣＵ３に参照可能にされる。
【００４７】
選択回路２５は、信号生成ラッチ７１，７２とセレクタ７０を有する。信号生成ラッチ７１はスタート信号ＳＴＲのハイレベルでリセット解除され、図５に例示されるようにクロック信号ＣＬＫの立ち上がりエッジに同期して立ち上がる第１評価パルスＳＩＧＴｐを生成する。信号生成ラッチ７１はスタート信号ＳＴＲのハイレベルでリセット解除され、図６に例示されるようにクロック信号ＣＬＫの立ち下がりエッジに同期して立ち下がる第２評価パルスＳＩＧＴｎを生成する。セレクタ７０は、前記遅延回路２１に前記信号パルスＳＩＧを供給可能にする第１モード、前記遅延回路２１に前記信号パルスＳＩＧに代えて第１評価パルスＳＩＧＴｐを供給可能にする第２モード、又は前記遅延回路２１に前記信号パルスＳＩＧに代えて前記第２評価パルスＳＩＧＴｎを供給可能にする第３モードを選択する。特に制限されないが、セレクタ７０は選択信号Ｔｐ，Ｔｎの双方がローレベルのとき第１モードを選択し、一方の選択信号Ｔｐがハイレベルのとき第２モードを選択し、他方の選択信号Ｔｎがハイレベルのとき第３モードを選択する。
【００４８】
第１モードを選択したときの第１遅延計測回路２２及び第２遅延計測回路２４の作用は上述の如く図４に示される通りである。
【００４９】
第２モードを選択したときは第１遅延計測回路２２及び第２遅延計測回路２４の作用は図４の信号パルスＳＩＧの立ち上がり変化のときと同様であるが、特に第２モードでは、図５に例示されるように、第１評価パルスＳＩＧＴｐの立ち上がりはクロック信号ＣＬＫの立ち上がりに同期する点が相違する。したがって、図５のように、クロック信号ＣＬＫの１サイクルの期間で第１評価パルスＳＩＧＴｐの立ち上がり変化が伝播する遅延素子３０の位置（第１段数）を測定データｑ＿ａ０〜ｑ＿ａｎで得ることができる。クロック信号ＣＬＫの周期は既知であるから、これと第１段数とに基づけば、計測された第１段数の１段あたりの遅延時間（第１遅延時間）を実測することができる。第１モードで測定データｑ＿ａ０〜ｑ＿ａｎから得られた第１段数に第１遅延時間を乗算すれば測定時間ａを得ることができる。
【００５０】
第３モードを選択したときは第１遅延計測回路２２及び第２遅延計測回路２４の作用は図４の信号パルスＳＩＧの立ち下がり変化のときと同様であるが、特に第３モードでは、図６に例示されるように、第２評価パルスＳＩＧＴｎの立ち下がりはクロック信号ＣＬＫの立ち下がりに同期する点が相違する。したがって、図６のように、クロック信号ＣＬＫの１／２サイクルの期間で第２評価パルスＳＩＧＴｎの立ち下がり変化が伝播する遅延素子３０の位置（第２段数）を測定データｑ＿ｂ０〜ｑ＿ｂｎで得ることができる。クロック信号ＣＬＫの周期は既知であるから、これと第２段数とに基づけば、計測された第２段数の１段あたりの遅延時間（第２遅延時間）を実測することができる。第１モードで測定データｑ＿ａ０〜ｑ＿ａｎから得られた第２段数に第２遅延時間を乗算すれば測定時間ｄを得ることができる。
【００５１】
ＭＣＵ３はパワーオンリセット直後に、所定時間間隔毎に、又は所定の温度変化幅を検出する毎に、第２モードと第３モードによる計測を行って、遅延素子３０の遅延時間が環境に応じて変化するときにも、その影響による誤差を最小限とする。ＭＣＵ３は第１モードによる信号パルスＳＩＧのパルス幅の演算に際して、更新された第１遅延時間及び第２遅延時間を用いる。ＭＣＵ３によるそれらの演算処理として、第１演算処理、第２演算処理、及び第３演算処理を行う。
【００５２】
第１演算処理は、前記第２モードで取得した前記第１段数と前記クロック信号ＣＬＫの周期に基づいて前記遅延素子３０の１段当たりの第１遅延時間を演算する処理である。第２演算処理は、前記第３モードで取得した前記第２段数と前記クロック信号ＣＬＫの半周期に基づいて前記遅延素子３０の１段当たりの第２遅延時間を演算する処理である。第３演算処理は、前記カウンタ２３で得られたクロック数の測定データＤｃｖに前記クロック信号ＣＬＫの周期を乗算して時間ｂ＋ｃ＋ｄを演算し、これに前記第１段数と前記第１遅延時間との積の時間ａを加算し、更に前記第２段数と前記第２遅延時間との積の時間ｄを減算する。これによって得られる時間ａ＋ｂ＋ｃを、前記信号パルスＳＩＧのパルス幅とするものである。したがって、遅延素子３０が持つ遅延時間のばらつきや変動を考慮して信号パルスＳＩＧのパルス幅を高精度に計測することができる。
【００５３】
《実施の形態２》
図７には別の実施の形態に係るシングルチップのデータ処理装置が例示される。同図に示されるデータ処理装置１Ａは１個の半導体基板に形成されたシングルチップの構成を有する点が図１と相違する。同図ではデータ処理装置１Ａをマイクロコンピュータ（ＭＣＵ）として構成し、センサユニット２Ａを一つの周辺回路としてオンチップする。センサユニット２Ａはバス７を介してＣＰＵ１２などとインタフェースされる。センサユニット２Ａは、特に制限されないが、上記同様の検出回路１０とパルス測定回路１１を備えており、その詳細な説明は省略する。外部インタフェース回路１６Ａにはその他の回路が外部に接続されることになる。ＣＰＵ１２、ＲＡＭ１３、及びＥＥＰＲＯＭ１４はパルス測定回路１１で得られた測定データに基づいて信号パルスＳＩＧのパルス幅を演算する演算処理回路（ＰＲＣＳＣＲ）１８として位置付けられる。その他、実施の形態１と同じ回路構成にはそれと同じ参照符号を付してその詳細な説明を省略する。
【００５４】
《実施の形態３》
実施の形態１では遅延回路２１の遅延素子３０を直列２段のインバーとして、その入力と出力が非反転となるように考慮した。遅延素子はこれに限定されず、図８に例示されるように、奇数段例えば１段のインバータで遅延素子３０Ａ構成することも可能である。この場合はその入力と出力が反転状態になるので、第１遅延計測回路及び第２遅延計測回路は以下のようにすることが必要になる。
【００５５】
即ち、遅延回路２１Ａの遅延素子３０Ａを奇数段のインバータで構成するとき、前記第１遅延計測回路２２Ａは、奇数段目の夫々の遅延素子３０Ａの入力段に前記第１レベル例えばローレベルをリセットイネーブルレベルとするリセット端子が接続されて配置されたリセット端子付きの第１エッジトリガ型Ｄラッチ４１を有する。更に、偶数段目の夫々の遅延素子３０Ａの入力段に前記第２レベル例えばハイレベルをリセットイネーブルレベルとするリセット端子が接続されて配置されたリセット端子付きの第２エッジトリガ型Ｄラッチ５１を有する。夫々の第１エッジトリガ型Ｄラッチ４１及び第２エッジトリガ型Ｄラッチ５１は、クロック端子Ｃに前記クロック信号ＣＬＫが供給され、リセットイネーブルでデータ出力端子に前記第１レベル又は第２レベルのいずれか一方のレベル例えばローレベルを出力し、データ入力端子に前記第１レベル又は第２レベルのいずれか他方のレベル例えばハイレベルが供給される。前記第２遅延計測回路２４Ａは、奇数段目の夫々の遅延素子３０Ａの入力段に前記第２レベル例えばハイレベルをリセットイネーブルレベルとするリセット端子が接続されて配置されたリセット端子付きの第２エッジトリガ型Ｄラッチ５１を有する。更に、偶数段目の夫々の遅延素子３０Ａの入力段に前記第１レベル例えばローレベルをリセットイネーブルレベルとするリセット端子が接続されて配置されたリセット端子付きの第１エッジトリガ型Ｄラッチ４１を有する。夫々の第２エッジトリガ型Ｄラッチ５１及び第１エッジトリガ型Ｄラッチ４１は、クロック端子Ｃに前記クロック信号ＣＬＫが供給され、リセットイネーブルでデータ出力端子に前記第１レベル又は第２レベルのいずれか一方のレベル例えばローレベルを出力し、データ入力端子Ｄに前記第１レベル又は第２レベルのいずれか他方のレベル例えばハイレベルが供給される。
【００５６】
これによれば、夫々の前記遅延素子３０Ａが奇数段のインバータであるので、動作論理を整合させるという意味で、第１エッジトリガ型Ｄラッチ４１と第２エッジトリガ型Ｄラッチ５１を交互に配置して、第１遅延計測回路２２Ａ及び第２遅延計測回路２４Ａを構成した点が相違され、基本的な動作原理は図３の実施の形態１と同様である。相違は、遅延素子３０Ａ１段あたりの最小論理構成がインバータ１段であることから、計測可能な遅延時間の単位を図３の実施の形態１の場合よりも小さくでき、パルス幅の計測精度を更に高くすることが可能になる。
【００５７】
本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５８】
例えば、計測対象とするパルス幅はローレベルのパルス幅であってもよい。第１レベルをハイレベル、第２レベルをローレベルとして適用すればよい。第１エッジトリガ型Ｄラッチ４１及び第２エッジトリガ型Ｄラッチ５１は、リセットイネーブルでハイレベルを出力し、データ入力端子の入力データをローレベルとしてもよい。その他、正論理と不論理を入れ替えて論理構成してもよい。本発明はＡＳＩＣやマイクロコンピュータ以外の半導体集積回路や適宜のデータ処理システムに広く適用することができる。
【符号の説明】
【００５９】
１  データ処理装置
１Ａ  マイクロコンピュータ
２  センサデバイス（ＳＮＳＲＤＶ)
２Ａ  センサユニット
３  マイクロコンピュータ（ＭＣＵ）
１０  検出回路
１１  パルス測定回路
ＳＩＧ  信号パルス
ＣＬＫ  クロック信号
１７  内部バス
１２  中央処理装置（ＣＰＵ）
１３  ＲＡＭ
１４  不揮発性メモリ（ＥＥＰＲＯＭ）
１５  割り込みコントローラ（ＩＮＴＣ）
１６，１６Ａ  外部インタフェース回路（ＥＸＴＩＯ）
Ｔｐ、Ｔｎ  測定のモード信号
ＳＴＲ  測定動作の開始信号
Ｅｎｄ  測定終了信号
Ｄｑａ，Ｄｑｂ，Ｄｃｖ  パルス測定データ
２１，２１Ａ  遅延回路
２２，２２Ａ  第１遅延計測回路
２３  カウンタ
２４，２４Ａ  第２遅延計測回路
２５選択回路
２６  入力スイッチ（ＳＷ）
２７  フェーズロックループ回路（ＰＬＬ）
３０，３０Ａ  遅延素子
３１  出力ラッチ
４１  第１エッジトリガ型Ｄラッチ
５１  第２エッジトリガ型Ｄラッチ
６０  Ｄラッチ
６１  カウンタ回路
６２  出力ラッチ
７０  セレクタ
７１，７２  信号生成ラッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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