(57)【要約】【課題】オペアンプが動作していない状況でも、負荷回路に仕様上の動作電圧を超える電圧が印加されることのない電圧レギュレータを提供する。【解決手段】フィードバック電圧と参照電圧を比較し、その比較結果に基く信号で出力トランジスタの導通を制御するオペアンプを備える。オペアンプの動作状態を、検知回路で監視し、オペアンプが動作していない場合には、検知回路の出力により、出力トランジスタをオフにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力電圧が印加される第１の電源端子と、
基準電圧が印加される第２の電源端子と、
出力電圧を出力する出力端子と、
ソースが前記第１の電源端子に接続される第２のＰＭＯＳトランジスタと、ソースが前記第２のＰＭＯＳトランジスタのドレインに接続され、ゲートに所定の参照電圧が供給される第３のＰＭＯＳトランジスタと、ソースが前記第２のＰＭＯＳトランジスタのドレインに接続され、ゲートに前記出力電圧に比例した電圧が供給される第４のＰＭＯＳトランジスタと、前記第３のＰＭＯＳトランジスタのドレインにドレインが接続され、ソースが前記第２の電源端子に接続される第１のＮＭＯＳトランジスタと、前記第４のＰＭＯＳトランジスタのドレインにドレインが接続され、ソースが前記第２の電源端子に接続され、ゲートが前記第１のＮＭＯＳトランジスタのゲートに接続される第２のＮＭＯＳトランジスタとを有する差動増幅器を具備するオペアンプと、
前記オペアンプの動作状態を監視する検知回路と、
ソースが前記第１の電源端子に接続され、ドレインが前記出力端子に接続され、ゲートに前記検知回路の出力が供給される第１のＰＭＯＳトランジスタと、
を具備し、
前記検知回路は、前記入力電圧が前記第１の電源端子に印加されている状態で前記第３のＰＭＯＳトランジスタのドレイン電流が出力されていない場合に、前記出力トランジスタをオフにすることを特徴とする電圧レギュレータ。
【請求項２】
入力電圧が印加される第１の電源端子と、
基準電圧が印加される第２の電源端子と、
出力電圧を出力する出力端子と、
前記出力電圧に比例した電圧と、所定の参照電圧を比較し、その比較結果に応じた出力信号を出力するオペアンプと、
前記第１の電源端子と前記出力端子間に接続され、前記オペアンプの出力信号により動作状態が制御される出力トランジスタと、
前記オペアンプの動作状態を監視する検知回路と、
を具備し、
前記検知回路は、前記入力電圧が前記第１の電源端子に印加されている状態で前記オペアンプが動作していない場合に、前記出力トランジスタをオフにすることを特徴とする電圧レギュレータ。
【請求項３】
前記出力トランジスタは、そのソースが前記第１の電源端子に接続され、そのドレインが前記出力端子に接続され、そのゲートに前記検知回路の出力が供給される第１のＰＭＯＳトランジスタを具備することを特徴とする請求項２に記載の電圧レギュレータ。
【請求項４】
前記オペアンプは、
ソースが前記第１の電源端子に接続される第２のＰＭＯＳトランジスタと、
ソースが前記第２のＰＭＯＳトランジスタのドレインに接続され、ゲートに前記参照電圧が供給される第３のＰＭＯＳトランジスタと、
ソースが前記第２のＰＭＯＳトランジスタのドレインに接続され、ゲートに前記出力電圧に比例した電圧が供給される第４のＰＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタのドレインにドレインが接続され、ソースが前記第２の電源端子に接続される第１のＮＭＯＳトランジスタと、
前記第４のＰＭＯＳトランジスタのドレインにドレインが接続され、ソースが前記第２の電源端子に接続され、ゲートが前記第１のＮＭＯＳトランジスタのゲートに接続される第２のＮＭＯＳトランジスタとを有する差動増幅器を具備することを特徴とする請求項２または３に記載の電圧レギュレータ。
【請求項５】
前記検知回路の出力により前記オペアンプの出力を制御し、これにより前記出力トランジスタをオフにすることを特徴とする請求項１乃至４のいずれか一項に記載の電圧レギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、負荷回路の保護機能を備えた電圧レギュレータに関する。
【背景技術】
【０００２】
従来、電圧レギュレータとしては、出力電圧を安定化させるために、出力電圧に比例したフィードバック電圧と参照電圧をオペアンプで比較し、その比較結果に応じて出力トランジスタの導通状態を制御する構成が知られている。また、電圧レギュレータは通常の動作電源電圧範囲以外に、電源投入時など電源電圧が動作範囲より低い時にも、仕様を満足する安定した出力電圧を負荷回路に供給する必要がある。この為、電源電圧を電源電圧監視回路で監視し、電源電圧が十分に立ち上がった後に、電圧レギュレータを起動する構成も知られている。
【０００３】
しかしながら、電圧レギュレータが十分に起動する電源電圧になるまで電源電圧を待ち電圧レギュレータを起動する方法では、電源投入から電圧レギュレータが起動し始めるまでの起動時間が長くなってしまう。また電源電圧監視回路を組み込む為、電圧レギュレータを構成する半導体デバイスのサイズが大きくなる問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２０４０１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、負荷回路が仕様上の動作電圧より高い電圧に晒されることを抑制する電圧レギュレータを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、入力電圧が印加される第１の電源端子を備える。基準電圧が印加される第２の電源端子を備える。出力電圧を出力する出力端子を備える。前記出力電圧に比例した電圧と、所定の参照電圧を比較し、その比較結果に応じた出力信号を出力するオペアンプを備える。前記第１の電源端子と前記出力端子間に接続され、前記オペアンプの出力信号により動作状態が制御される出力トランジスタを備える。前記オペアンプの動作状態を監視する検知回路を備える。前記検出回路は、前記入力電圧が前記第１の電源端子に印加されている状態で前記オペアンプが動作していない場合に、前記出力トランジスタをオフにすることを特徴とする電圧レギュレータが提供される。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態を示す図である。
【図２】図２は、第２の実施形態を示す図である。
【図３】図３は、第３の実施形態を示す図である。
【図４】図４は、第４の実施形態を示す図である。
【図５】図５は、第５の実施形態を示す図である。
【図６】図６は、第６の実施形態を示す図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる電圧レギュレータを詳細に説明する。なお、これら実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態の電圧レギュレータの構成を示す図である。入力電圧(ＶＩＮ)が、第１の電源端子（１）に供給される。第２の電源端子（２）には、基準電圧として接地電位が供給される。出力端子（３）から出力電圧(ＶＯＵＴ)が得られる。出力端子（３）と第２の電源端子（２）間には、抵抗（８）と抵抗（９）を有する分圧回路（７）が接続される。その抵抗の接続部には、出力電圧(ＶＯＵＴ)に比例したフィードバック電圧（ＶＦＢ）が得られる。端子（１１）には、所定の参照電圧（ＶＲＥＦ）が供給され、オペアンプ（４）の反転入力端子（−）に供給される。オペアンプ（４）の非反転入力端子（＋）には、分圧回路（７）からのフィードバック電圧(ＶＦＢ)が供給される。第１の電源端子（１）にソースが接続され、ドレインが出力端子（３）に接続された出力トランジスタ（５）のゲートに、オペアンプ（４）の出力が供給される。出力端子（３）から得られた出力電圧（ＶＯＵＴ）が、出力端子（３）と第２の電源端子（２）間に接続された負荷回路（１０）に供給される。
【００１０】
オペアンプ（４）は、参照電圧（ＶＲＥＦ）とフィードバック電圧(ＶＦＢ)とを比較し、その比較結果に応じた出力信号を出力する。その比較結果に応じた出力信号が出力トランジスタ（５）のゲートに供給され、分圧回路（７）からのフィードバック電圧(ＶＦＢ)と参照電圧(ＶＲＥＦ)が等しくなるようにフィードバック動作が行われる。
【００１１】
オペアンプ（４）には、検知回路（６）が接続される。検知回路（６）は、オペアンプ（４）の動作状態を監視する回路である。入力電圧（ＶＩＮ）が、第１の電源端子（１）に供給されている状態で、オペアンプ（４）が動作していない場合に、出力トランジスタ（５）をオフにする信号を出力する。
【００１２】
本実施形態では、入力電圧（ＶＩＮ）が、第１の電源端子（１）に供給されているにも拘わらず、オペアンプ（４）が動作していない場合に、出力トランジスタ（５）をオフさせる。これにより、出力端子（３）の出力電圧(ＶＯＵＴ)は、０Ｖとなり、出力端子（３）から、負荷回路（１０）の仕様を超えた、意図しない高い電圧が出力されるといった事態を回避することが出来る。
【００１３】
例えば、入力電圧(ＶＩＮ)が１．８Ｖ±０．１５Ｖの時に、出力電圧(ＶＯＵＴ)が１．２Ｖ±０．１Ｖという仕様がある場合、入力電圧(ＶＩＮ)が、１．５Ｖ程度の時にオペアンプ（４）が動作しない状況が発生し得る。この時、ＰＭＯＳトランジスタである出力トランジスタ（５）にＬｏｗレベルの信号が供給されて、出力トランジスタ（５）がオンとなり、出力電圧(ＶＯＵＴ)が仕様上の電圧を超えて、入力電圧である１．５Ｖ程度の電圧となることが起こりうる。本実施形態では、オペアンプ（４）が動作していない場合には、出力トランジスタ（５）をオフさせる為、出力電圧(ＶＯＵＴ)は０Ｖとなる。従って、仕様上の電圧を越える出力電圧(ＶＯＵＴ)が出力される事態が回避される。特に、負荷回路（１０）に薄膜トランジスタの様な、耐圧制限の厳しい素子が使用されている場合、仕様を超える高い電圧の印加がないことが保証される電圧レギュレータは重要である。
【００１４】
本実施形態は、オペアンプ（４）が動作していない状況を、検知回路（６）が検知し、その検知結果で、出力トランジスタ（５）の導通状態を制御する構成である。電源電圧を監視し、電源電圧が十分立ち上がるまで電圧レギュレータの動作を遅らせる必要がない為、本実施形態の電圧レギュレータの動作の立ち上がりが早い。
【００１５】
（第２の実施形態）
図２は、第２の実施形態を示す図で、検知回路（６）の構成と、オペアンプ（４）の構成の一部を具体的にした実施形態を示す図である。図１の実施形態と同一の構成要素については、同一の符号を付し、説明を省略する。オペアンプ（４）は、下記の構成の差動増幅器を含む。ＰＭＯＳトランジスタ（４０）は、ソースが第１の電源端子（１）に接続され、ゲートにバイアス電圧（ＶＢ）が供給される。ＰＭＯＳトランジスタ（４０）のドレインには、ＰＭＯＳトランジスタ（４１）と（４２）のソースが接続される。ＰＭＯＳトランジスタ（４１）のドレインには、ＮＭＯＳトランジスタ（４３）のドレインが接続される。ＮＭＯＳトランジスタ（４３）のソースは、第２の電源端子（２）に接続される。ＰＭＯＳトランジスタ（４２）のドレインは、ＮＭＯＳトランジスタ（４４）のドレインに接続される。ＮＭＯＳトランジスタ（４４）のソースは、第２の電源端子（２）に接続される。ＮＭＯＳトランジスタ（４３）と（４４）のゲートは共通接続され、ＰＭＯＳトランジスタ（４１）のドレインに接続される。ＰＭＯＳトランジスタ（４０）が、差動増幅器の電流源を構成し、ＰＭＯＳトランジスタ（４１）と（４２）が、差動増幅器の差動対を構成する。ＮＭＯＳトランジスタ（４３）と（４４）が、差動増幅器の負荷回路を構成する。
【００１６】
差動増幅器の差動対を構成するＰＭＯＳトランジスタ（４１）のゲートには、参照電圧（ＶＲＥＦ）が印加される。差動対のもう一方のＰＭＯＳトランジスタ（４２）のゲートには、分圧回路（７）からのフィードバック電圧(ＶＦＢ)が印加される。
【００１７】
検知回路（６）は、差動増幅器の電流源を構成するＰＭＯＳトランジスタ（４０）とゲートが共通接続されたＰＭＯＳトランジスタ（６１）を含む。ＰＭＯＳトランジスタ（６１）のソースは、第１の電源端子（１）に接続される。共通接続されたＰＭＯＳトランジスタ（４０）と（６１）のゲートには、バイアス電圧（ＶＢ）が印加される。
【００１８】
検知回路（６）は、差動増幅器の差動対を構成するＰＭＯＳトランジスタ（４１）とゲートが共通接続されたＰＭＯＳトランジスタ（６２）を含む。ＰＭＯＳトランジスタ（６２）のソースは、ＰＭＯＳトランジスタ（６１）のドレインに接続される。ドレインは、抵抗（６４）を介して、第２の電源端子（２）に接続される。共通接続されたＰＭＯＳトランジスタ（４１）と（６２）のゲートには、参照電圧（ＶＲＥＦ）が印加される。
【００１９】
検知回路（６）は、更に増幅回路（６５）及びＰＭＯＳトランジスタ（６３）を含む。増幅回路（６５）の入力は、ＰＭＯＳトランジスタ（６２）と抵抗（６４）の接続部の入力と接続される。増幅回路（６５）の出力は、ＰＭＯＳトランジスタ（６３）のゲートに供給される。ＰＭＯＳトランジスタ（６３）のソースは第１の電源端子（１）に接続され、ドレインは、出力トランジスタ（５）のゲートに接続される。
【００２０】
オペアンプ（４）の出力は、出力トランジスタ（５）のゲートに供給される。オペアンプ（４）は、上記の差動増幅器の出力を受け、最終の出力を出力トランジスタ（５）に供給する構成を更に備えるが、これらの構成は省略する。
【００２１】
検知回路（６）を構成するＰＭＯＳトランジスタ（６１）のゲートは、オペアンプ（４）の差動増幅器を構成するＰＭＯＳトランジスタ（４０）のゲートと接続される。ＰＭＯＳトランジスタ（６２）のゲートは、オペアンプ（４）の差動増幅器を構成するＰＭＯＳトランジスタ（４１）のゲートに接続される。ＰＭＯＳトランジスタ（４０）と（６１）、並びに、ＰＭＯＳトランジスタ（４１）と（６２）の寸法を同一にすることにより、検知回路（６）のＰＭＯＳトランジスタ（６１）と（６２）には、オペアンプ（４）の差動増幅器を構成するＰＭＯＳトランジスタ（４０）及び（４１）と同じ電流が流れる。出力電圧に応じて変動するフィードバック電圧（ＶＦＢ）ではなく、一定電圧である参照電圧（ＶＲＥＦ）が印加されるＰＭＯＳトランジスタ（４１）の動作状態を検知回路（６）により検知することで、オペアンプ（４）の動作状態を確実に検知することが出来る。すなわち、入力電圧（ＶＩＮ）が低い場合には、フィードバック電圧（ＶＦＢ）も低くなる。この為、フィードバック電圧（ＶＦＢ）がゲートに印加されるＰＭＯＳトランジスタ（４２）は、オンし易い状態となる。これに対し、一定電圧である参照電圧（ＶＲＥＦ）を、ゲートに受けるＰＭＯＳトランジスタ（４１）は、オンし難い。入力電圧（ＶＩＮ）が低い状態の時に、オンし難いＰＭＯＳトランジスタ（４１）の動作状態を検知することにより、差動増幅器の動作状態、従って、オペアンプ（４）の動作状態を確実に検知することが出来る。
【００２２】
オペアンプ（４）が、動作していない状態、すなわち、検知回路（６）のＰＭＯＳトランジスタ（６２）のドレイン電流が出力されていない状態では、ＰＭＯＳトランジスタ（６２）のドレインと抵抗（６４）の接続部の電位はＬｏｗレベルとなる。この信号が増幅回路（６５）により増幅されてＰＭＯＳトランジスタ（６３）のゲートに供給される。この結果、ＰＭＯＳトランジスタ（６３）は、オンとなる。その結果、出力トランジスタ（５）のゲートに、入力電圧（ＶＩＮ）に略等しい電圧が印加される。これにより、出力トランジスタ（５）はオフし、出力端子（３）の出力電圧（ＶＯＵＴ）は、０Ｖとなる。従って、オペアンプ（４）が動作していない状態の時、出力端子（３）の出力電圧(ＶＯＵＴ)は、０Ｖとなり、負荷回路（１０）に、仕様を超えた、意図しない高い電圧が印加されるといった事態を回避することができる。また、電源電圧を監視し、電源電圧が十分立ち上がるまで電圧レギュレータの動作を遅らせる必要がない為、本実施形態の電圧レギュレータの動作の立ち上がりが早い。
【００２３】
（第３の実施形態）
図３は、第３の実施形態を示す図である。図２の実施形態の構成要素と同一の構成要素については、同一の符号を付し、説明を省略する。本実施形態においては、検知回路（６）を構成するＰＭＯＳトランジスタ（６２）のドレインに定電流源（６６）が接続される。オペアンプ（４）を構成する差動増幅器のＰＭＯＳトランジスタ（４０）と（４１）の電流に応じた電流を流すＰＭＯＳトランジスタ（６１）と（６２）の電流が流れていない場合、すなわち、オペアンプ（４）が動作していない場合には、ＰＭＯＳトランジスタ（６２）と定電流源（６６）の接続部の電位がＬｏｗレベルとなる。この信号が、増幅回路（６５）により増幅されて、ＰＭＯＳトランジスタ（６３）のゲートに印加される。これにより、ＰＭＯＳトランジスタ（６３）がオンし、出力トランジスタ（５）のゲートに、入力電圧（ＶＩＮ）に略等しい電圧が供給され、出力トランジスタ（５）がオフになる。これにより、出力端子（３）の出力電圧(ＶＯＵＴ)は、０Ｖとなる。この為、オペアンプ（４）が動作していないときに、負荷回路（１０）に、仕様を超えた、意図しない高い電圧が印加されるといった事態を回避することができる。また、電源電圧を監視し、電源電圧が十分立ち上がるまで電圧レギュレータの動作を遅らせる必要がない為、本実施形態の電圧レギュレータの動作の立ち上がりが早い。
【００２４】
（第４の実施形態）
図４は、第４の実施形態を示す図である。図３の第３の実施形態と同一の構成要素については、同一の符号を付し、説明を省略する。本実施形態においては、検知回路（６）はオペアンプ（４）の差動増幅器の差動対と接続された負荷回路のトランジスタに流れる電流を監視することにより、オペアンプ（４）の動作状態を監視する実施形態である。検知回路（６）は、ＮＭＯＳトランジスタ（６７）を備える。ＮＭＯＳトランジスタ（６７）のゲートは、オペアンプ（４）の差動増幅器の負荷回路を構成するＮＭＯＳトランジスタ（４３）と（４４）のゲートに接続される。ＮＭＯＳトランジスタ（６７）とＮＭＯＳトランジスタ（４３）は、各々のゲートが共通接続され、各々のドレインが第２の電源端子（２）に共通接続される為、ＮＭＯＳトランジスタ（４３）と（６７）は、カレントミラー回路を構成する。従って、ＮＭＯＳトランジスタ（４３）とＮＭＯＳトランジスタ（６７）の寸法を同一にすることにより、ＮＭＯＳトランジスタ（６７）には、ＮＭＯＳトランジスタ（４３）と同じ値のドレイン電流が流れる。ＮＭＯＳトランジスタ（４３）のドレイン電流は、オペアンプ（４）の差動増幅器の差動対を構成するＰＭＯＳトランジスタ（４１）のドレイン電流に等しい。したがって、ＰＭＯＳトランジスタ（６７）ドレインには、ＰＭＯＳトランジスタ（４１）のドレイン電流に等しい電流が流れる。すなわち、ＮＭＯＳトランジスタ（６７）のドレイン電流を検知することにより、オペアンプ（４）の動作状態を検知することが出来る。
【００２５】
オペアンプ（４）の差動増幅器の差動対を構成するＰＭＯＳトランジスタ（４１）に電流が流れていない場合、検知回路（６）のＮＭＯＳトランジスタ（６７）のドレインにも電流が流れない。この為、ＮＭＯＳトランジスタ（６７）と抵抗（６９）の接続部の電位は、Ｈｉｇｈレベルとなる。この信号が、インバータ（６８）で反転され、ＰＭＯＳトランジスタ（６３）のゲートに供給される。これにより、ＰＭＯＳトランジスタ（６３）は、オン状態となり、出力トランジスタ（５）のゲートに、入力電圧（ＶＩＮ）に略等しい電圧が印加される。この為、出力トランジスタ（５）は、オフする。これにより、出力端子（３）の出力電圧(ＶＯＵＴ)は、０Ｖとなる。かかる動作により、オペアンプ（４）が、動作していないときに、負荷回路（１０）に、仕様を超えた、意図しない高い電圧が印加されるといった事態を回避することができる。また、電源電圧を監視し、電源電圧が十分立ち上がるまで電圧レギュレータの動作を遅らせる必要がない為、本実施形態の電圧レギュレータの動作の立ち上がりが早い。
【００２６】
（第５の実施形態）
図５は、第５の実施形態を示す図である。図４の第４の実施形態と同一の構成要素については、同一の符号を付し、説明を省略する。本実施形態においては、検知回路（６）を構成するＮＭＯＳトランジスタ（６７）のドレインに定電流源（７０）が接続される。オペアンプ（４）の差動増幅器の負荷回路を構成するＮＭＯＳトランジスタ（４３）のドレインに電流が流れていない場合、ＮＭＯＳトランジスタ（６７）のドレインにも電流が流れない。この為、ＮＭＯＳトランジスタ（６７）のドレインと定電流源（７０）の接続部の電位がＨｉｇｈレベルとなる。この信号が、インバータ（６８）により反転されて、ＰＭＯＳトランジスタ（６３）のゲートに印加される。これにより、ＰＭＯＳトランジスタ（６３）がオンし、出力トランジスタ（５）のゲートに、入力電圧（ＶＩＮ）に略等しい電圧が供給され、出力トランジスタ（５）がオフになる。この為、出力端子（３）の出力電圧(ＶＯＵＴ)は、０Ｖとなり、オペアンプ（４）が、動作していないときに、負荷回路（１０）に、仕様を超えた、意図しない高い電圧が印加されるといった事態を回避することができる。また、電源電圧を監視し、電源電圧が十分立ち上がるまで電圧レギュレータの動作を遅らせる必要がない為、本実施形態の電圧レギュレータの動作の立ち上がりが早い。
【００２７】
（第６の実施形態）
図６は、第６の実施形態を示す図である。図５の第５の実施形態と同一の構成要素については同一の符号を付し、説明を省略する。本実施形態においては、オペアンプ（４）の動作を検知する検知回路（６）の検知結果を、オペアンプ（４）にフィードバックする構成としている。出力トランジスタ（５）のゲートと第２の電源端子（２）間には、ＮＭＯＳトランジスタ（８２）と（８３）のソース・ドレイン路が接続される。すなわち、ＮＭＯＳトランジスタ（８２）のドレインは、出力トランジスタ（５）のゲートに接続される。ＮＭＯＳトランジスタ（８２）のソースは、ＮＭＯＳトランジスタ（８３）のドレインに接続される。ＮＭＯＳトランジスタ（８３）のソースは、第２の電源端子（２）に接続される。ＮＭＯＳトランジスタ（８２）のゲートは、オペアンプ（４）の差動増幅器の差動対を構成するＰＭＯＳトランジスタ（４２）のドレインに接続される。ＮＭＯＳトランジスタ（８２）と（８３）が、オペアンプ（４）の出力段を構成する。すなわち、差動増幅器による、参照電圧（ＶＲＥＦ）とフィードバック電圧（ＶＦＢ）の比較結果に応じた信号がＮＭＯＳトランジスタ（８２）のドレインから出力トランジスタ（５）に供給される。ＮＭＯＳトランジスタ（８２）のドレインと第１の電源端子（１）間には、定電流源（８０）が接続される。検知回路（６）の出力信号は、ＮＭＯＳトランジスタ（８３）のゲートに供給される。
【００２８】
オペアンプ（４）の差動増幅器の差動対を構成するＰＭＯＳトランジスタ（４１）のドレイン電流が流れていない場合、検知回路（６）のＮＭＯＳトランジスタ（６７）のドレイン電流も流れないため、ＮＭＯＳトランジスタ（６７）と定電流源（７０）の接続部の電位は、Ｈｉｇｈレベルとなる。この信号が、インバータ（６８）で反転され、ＮＭＯＳトランジスタ（８３）のゲートに供給される。これにより、ＮＭＯＳトランジスタ（８３）には、Ｌｏｗレベルの信号が印加される為、オフ状態となる。ＮＭＯＳトランジスタ（８３）がオフすることにより、ＮＭＯＳトランジスタ（８２）のドレイン電流も流れない。この為、ＮＭＯＳトランジスタ（８２）のドレインと定電流源（８０）の接続部の電位はＨｉｇｈレベルとなり、出力トランジスタ（５）は、オフする。これにより、出力端子（３）の出力電圧(ＶＯＵＴ)は、０Ｖとなる。この動作により、オペアンプ（４）が、動作していないときに、負荷回路（１０）に、仕様を超えた、意図しない高い電圧が印加されるといった事態を回避することができる。また、電源電圧を監視し、電源電圧が十分立ち上がるまで電圧レギュレータの動作を遅らせる必要がない為、本実施形態の電圧レギュレータの動作の立ち上がりが早い。
【００２９】
図２乃至図５の実施形態で説明した回路構成、すなわち、出力トランジスタ（５）のソース・ゲート間にソース・ドレインが接続されたＰＭＯＳトランジスタ（６３）のゲートに検知回路（６）の制御信号を供給する構成と、図６に示す実施形態で説明した回路構成、すなわち、オペアンプ（４）に検知回路（６）の出力をフィードバックし、オペアンプ（４）の出力信号で出力トランジスタ（５）をオフさせる構成を併設させる構成とすることも出来る。この構成においても、検知回路（６）の出力により出力トランジスタ（５）の導通が制御される構成となる。
【００３０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３１】
１  第１の電源端子、２  第２の電源端子、３  出力端子、４  オペアンプ、５  出力トランジスタ、６  検知回路、７  分圧回路、８及び９  抵抗、１０  負荷回路、４０乃至４２  ＰＭＯＳトランジスタ、４３及び４４  ＮＭＯＳトランジスタ、６１乃至６３  ＰＭＯＳトランジスタ、６４  抵抗、６５  増幅回路、６６  定電流源、６７  ＮＭＯＳトランジスタ、６８  インバータ、６９  抵抗、７０及び８０  定電流源、８２及び８３  ＮＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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