(57)【要約】【課題】複雑な回路を追加することなく、ホール素子のオフセットドリフトを相殺するようにした磁界測定装置及び磁界測定方法を提供すること。【解決手段】本発明の磁界測定装置は、複数のホール素子の出力電圧に含まれるオフセット電圧のドリフト成分をキャンセルするように構成されたものである。Ｐ型半導体基板層の表面にＮ型不純物領域を設け、このＮ型不純物領域が感磁部として機能するホール素子を少なくとも２個備え、このホール素子の各々のオフセット電圧の極性が互いに異なるように構成されている。地磁気程度の磁場を測定する磁界測定装置のホール素子に加わるオフセットドリフトを低減することができる電子コンパスに適用可能である。【選択図】図１０
2014077730.tif 000002
【特許請求の範囲】
【請求項１】
複数のホール素子の出力電圧に含まれるオフセット電圧のドリフト成分をキャンセルするように構成された磁界測定装置において、
Ｐ型半導体基板層の表面にＮ型不純物領域を設け、該Ｎ型不純物領域が感磁部として機能するホール素子を少なくとも２個備え、該ホール素子の各々のオフセット電圧の極性が互いに異なることを特徴とする磁界測定装置。
【請求項２】
前記ホール素子のブリッジ抵抗の１つが１％以上異なるようにレイアウトされた一方のホール素子と、該ホール素子とはオフセット電圧の極性が異なるように、前記ブリッジ抵抗の１つが１％以上異なるようにレイアウトされた他方のホール素子を有していることを特徴とする請求項１に記載の磁界測定装置。
【請求項３】
前記ホール素子の一対の入力端子である第１の電極と第３の電極３との間に入力電圧を印加して、出力端子である第２の電極と第４の電極との間に出力電圧を発生する第１のフェーズにおける第１及び第２のホール素子の出力電圧を取得する第１及び第２のホール素子出力電圧取得部と、
前記第１のフェーズ及び第２乃至第４のフェーズの４フェーズにおける前記第１及び第２のホール素子の出力電圧からホール起電力信号及び４Ｐｈａｓｅオフセットを得る第１及び第２の４Ｐｈａｓｅ出力電圧演算部と、
該第１及び第２の４Ｐｈａｓｅ出力電圧演算部による演算された前記第１及び第２の出力信号を加算する加算部と
を備えていることを特徴とする請求項１又は２に記載の磁界測定装置。
【請求項４】
前記ホール素子出力電圧取得部が、前記第１及び第２のホール素子を４フェーズチョッパ駆動するためのスイッチ群であるチョッパスイッチ部であり、
前記４Ｐｈａｓｅ出力電圧演算部が積分器であり、
前記加算部が、ホール素子１とホール素子２の出力を加算して増幅する差動増幅器であることを特徴とする請求項３に記載の磁界測定装置。
【請求項５】
前記ホール素子が、偶数個又は奇数個であることを特徴とする請求項１乃至４のいずれかに記載の磁界測定装置。
【請求項６】
請求項１乃至５のいずれかに記載の磁界測定装置を用いたことを特徴とする電子コンパス。
【請求項７】
複数のホール素子の出力電圧に含まれるオフセット電圧のドリフト成分をキャンセルするようにした磁界測定方法において、
Ｐ型半導体基板層の表面にＮ型不純物領域を設け、該Ｎ型不純物領域が感磁部として機能するホール素子を少なくとも２個備え、該ホール素子の各々のオフセット電圧の極性が互いに異なるようにすることを特徴とする磁界測定方法。
【請求項８】
前記ホール素子のブリッジ抵抗の１つが１％以上異なるようにレイアウトされた一方のホール素子と、該ホール素子とはオフセット電圧の極性が異なるように、前記ブリッジ抵抗の１つが１％以上異なるようにレイアウトされた他方のホール素子を有していることを特徴とする請求項７に記載の磁界測定方法。
【請求項９】
前記ホール素子の一対の入力端子である第１の電極と第３の電極３との間に入力電圧を印加して、出力端子である第２の電極と第４の電極との間に出力電圧を発生する第１のフェーズにおける第１及び第２のホール素子の出力電圧を第１及び第２のホール素子出力電圧取得部により取得するステップと、
前記第１のフェーズ及び第２乃至第４のフェーズの４フェーズにおける各ホール素子の出力電圧から前記第１及び第２のホール素子のホール起電力信号及び４Ｐｈａｓｅオフセットを演算して出力信号を第１及び第２の４Ｐｈａｓｅ出力電圧演算部により得るステップと、
該第１及び第２の４Ｐｈａｓｅ出力電圧演算部による演算された前記第１及び第２の出力信号を加算部により加算するステップと
を有することを特徴とする請求項７又は８に記載の磁界測定方法。
【請求項１０】
前記ホール素子出力電圧取得部によるステップが、前記第１及び第２のホール素子を４フェーズチョッパ駆動するためのスイッチ群であるチョッパスイッチ部によるステップであり、
前記４Ｐｈａｓｅ出力電圧演算部によるステップが、積分器により各フェーズのホール素子の出力電圧からホール起電力信号及び４Ｐｈａｓｅオフセット電圧を得るステップであり、
前記加算部によるステップが、ホール素子１とホール素子２の出力を加算して増幅する差動増幅器によるステップである
ことを特徴とする請求項９に記載の磁界測定方法。
【請求項１１】
前記ホール素子が、偶数個又は奇数個であることを特徴とする請求項７乃至１０のいずれかに記載の磁界測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁界測定装置及び磁界測定方法に関し、より詳細には、ホール素子のオフセットドリフトを相殺する磁界測定装置及び磁界測定方法に関する。特に、地磁気程度の磁場を測定する磁界測定装置のホール素子に加わるオフセットドリフトを低減することができ、電子コンパスに適用可能である。
【背景技術】
【０００２】
従来から、ホール素子を内蔵した磁気センサ半導体集積回路（磁界測定装置）として、電流が発生させる磁場を検出する電流センサや、磁石の回転を検出する回転角センサ、磁石の移動を検出するポジションセンサなどが知られている。
ホール素子は、磁界を与えた際に生じるホール効果を利用したものであり、その出力電圧に基づいて磁界の強さや電流を計測するものである。ホール素子を用いて磁界の強さを出力電圧として取り出す場合は、磁界の強さと出力電圧との関係がほぼ線形に現れるが、磁界がゼロであっても、その出力電圧はゼロ値とはならず、オフセット電圧が発生する。
【０００３】
つまり、このようなホール素子の出力は、磁場に比例して増加するホール起電力信号（ＶＨ）と、磁場によらないオフセット電圧（Ｏｆｆｓｅｔ；Ｖｏｆｆ）に分類することができる。このホール素子のオフセット電圧は、磁気センサ半導体集積回路（磁界測定装置）の出力誤差となるため、可能な限り小さくすることが望まれている。
図１は、ホール素子の駆動回路例を示す図である。ホール素子の出力がホール起電力信号とオフセット電圧の和の形で得られることがわかる。
また、ホール素子のオフセット電圧は、応力によって変化する（ピエゾホール効果）ことが知られている。
【０００４】
図２は、磁気センサ半導体集積回路がパッケージ封止された断面構成図である。リードフレーム１上に、ホール素子２が組み込まれた磁気センサ半導体集積回路３があり、その周りにモールド樹脂４を設けた構造になっている。この構造では、シリコンとリードフレーム１とモールド樹脂４などの熱膨張係数が異なるため、シリコン表面上を含め各場所に応力が発生する。さらに、使用環境の湿度が変化することによっても、パッケージの収縮が発生し、シリコン表面上の応力は変化する。そのため、使用環境によってホール素子のオフセット電圧が変化してしまうという問題が生じていた。
【０００５】
このようなホール素子のオフセット電圧の発生に対して、ホール素子のチョッパ駆動により動的にオフセット電圧をキャンセルするという方法が、例えば、非特許文献１及び特許文献１に開示されている。
また、複数のホール素子のオフセットを平滑化処理してオフセットを低減する方法が、例えば、特許文献２に開示されている。センサの製造にＣＭＯＳ工程を使用することにより、デバイスのパッケージング工程及び製造工程に基づいて、センサのオフセット電圧が生じる。この特許文献２のものは、低コストパッケージング技術やプラスチックパッケージにおいて制御されないチップに対する機械適応力の結果として生じるピエゾ抵抗効果の影響を考慮して、ＣＭＯＳセンサの精度の向上を図るようにしたものである。前記のＣＭＯＳセンサとして、ホール素子が含まれている。
【０００６】
また、例えば、特許文献３に記載のものは、ホール素子自体が持つ初期オフセット電圧の極性の如何に拘らずオフセット電圧を除去するために、ホール素子の活性層上に複数のゲート電極を形成し、ホール素子のオフセット電圧の値に応じて、いずれかのゲート電極にオフセット電圧を除去するようなオフセット消去用電圧を印加し、他のいずれかのゲート電極にゲート電極と活性層間が順バイアス状態になることを抑えるバイアス電圧を印加することにより、オフセット電圧を低減する方法である。
【０００７】
また、例えば、特許文献４に記載のものは、Ｐ型のシリコンからなる半導体層と、この表面にＮ型の導電型不純物が導入されて拡散層として形成されたＮ型の半導体領域（Ｎウェル）とを有する縦型ホール素子のオフセット電圧の好適な補正を可能としたものである。
また、例えば、特許文献５に記載のものは、漏洩磁場が存在する環境下であっても磁気センサに加わるオフセット電圧を補正して正確に磁気検出を行うことができる電子コンパスに関するものである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２４８３８９号公報
【特許文献２】特開２０１０−１５６６８６号公報
【特許文献３】特開平８−３３５７３０号公報
【特許文献４】特開２００８−２８４１２号公報
【特許文献５】特開２００７−２７１５９９号公報
【非特許文献】
【０００９】
【非特許文献１】ＨＡＬＬ  ＥＦＦＥＣＴ  ＤＥＶＩＣＥＳ  Ｓｅｃｏｎｄ  Ｅｄｉｔｉｏｎ  ，  Ｐｏｐｏｖｉｃ著  ｐｐ２８６−２８９，２００４年
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した非特許文献１及び特許文献１に記載された方法によるオフセット出力は、応力を印加した際にオフセット出力が変化（オフセットドリフト）することが実験的に分かっている。
さらに、上述した特許文献２に記載された方法では、複数のホール素子に一様な応力が印加された場合、オフセット電圧が同じようにドリフトするために、オフセット低減効果が小さいという課題が生じる。
【００１１】
また、上述した特許文献３に記載のものは、ホール素子自体が持つ初期オフセット電圧の極性の如何に拘らずオフセット電圧を除去することが開示されているものの、各ホール素子のオフセット電圧を測定し、そのオフセット電圧に応じた２種類のゲート電圧を生成し、ホール素子に印加させる必要がある。そのため、製品出荷前のテスト時間の増加及び高精度にゲート電圧を制御できる回路が必要という課題が生じる。
【００１２】
さらに、上述した特許文献４に記載のものは、基板表面（チップ面）に対して平行な磁界成分を検出する縦型ホール素子のオフセットを改善する方法であり、本発明に記載の基板表面（チップ面）に対して垂直な磁界成分を検出するホール素子とは素子構造から異なる。
また、上述した特許文献５に記載のものは、オフセットを検出するために極性を反転させた磁場を発生させる必要があり、ホール素子に加えて磁場発生機構が必要となる。
【００１３】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは複雑な回路やオフセットを検出するための磁場発生機構等を追加することなく、ホール素子のオフセットドリフトを相殺するようにした磁界測定装置及び磁界測定方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、複数のホール素子の出力電圧に含まれるオフセット電圧のドリフト成分をキャンセルするように構成された磁界測定装置において、Ｐ型半導体基板層の表面にＮ型不純物領域を設け、該Ｎ型不純物領域が感磁部として機能するホール素子を少なくとも２個備え、該ホール素子の各々のオフセット電圧の極性が互いに異なることを特徴とする。
【００１５】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記ホール素子のブリッジ抵抗の１つが１％以上異なるようにレイアウトされた一方のホール素子と、該ホール素子とはオフセット電圧の極性が異なるように、前記ブリッジ抵抗の１つが１％以上異なるようにレイアウトされた他方のホール素子を有していることを特徴とする。
【００１６】
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記ホール素子の一対の入力端子である第１の電極と第３の電極３との間に入力電圧を印加して、出力端子である第２の電極と第４の電極との間に出力電圧（ＶＨ＋ＶOFFSET1，ＶＨ＋ＶOFFSET2）を取得する第１及び第２のホール素子出力電圧取得部（２１，２２）と、前記第１のフェーズ及び第２乃至第４のフェーズの４フェーズにおける前記第１及び第２のホール素子の出力電圧からホール起電力信号及び４Ｐｈａｓｅオフセットを得る第１及び第２の４Ｐｈａｓｅ出力電圧演算部（３１，３２）と、該第１及び第２の４Ｐｈａｓｅ出力電圧演算部（３１，３２）により演算された前記第１及び第２の出力信号（ホール起電力信号、４ＰｈａｓｅＯｆｆｓｅｔ１，４ＰｈａｓｅＯｆｆｓｅｔ２）を加算（ホール起電力信号＋４ＰｈａｓｅＯｆｆｓｅｔ１＋４ＰｈａｓｅＯｆｆｓｅｔ２）する加算部（４１）とを備えていることを特徴とする。
【００１７】
また、請求項４に記載の発明は、請求項３に記載の発明において、前記ホール素子出力電圧取得部（２１，２２）が、前記第１及び第２のホール素子（５１，５２）を４フェーズチョッパ駆動するためのスイッチ群であるチョッパスイッチ部（５３）であり、前記４Ｐｈａｓｅ出力電圧演算部（３１，３２）が積分器（５５）であり、前記加算部（４１）が、ホール素子１とホール素子２の出力を加算して増幅する差動増幅器（５４）であることを特徴とする。
【００１８】
また、請求項５に記載の発明は、請求項１乃至４のいずれかに記載の発明において、前記ホール素子が、偶数個又は奇数個であることを特徴とする。
また、請求項６に記載の発明は、請求項１乃至５のいずれかに記載の磁界測定装置を用いたことを特徴とする電子コンパスである。
また、請求項７に記載の発明は、複数のホール素子の出力電圧に含まれるオフセット電圧のドリフト成分をキャンセルするようにした磁界測定方法において、Ｐ型半導体基板層の表面にＮ型不純物領域を設け、該Ｎ型不純物領域が感磁部として機能するホール素子を少なくとも２個備え、該ホール素子の各々のオフセット電圧の極性が互いに異なるようにすることを特徴とする。
【００１９】
また、請求項８に記載の発明は、請求項７に記載の発明において、前記ホール素子のブリッジ抵抗の１つが１％以上異なるようにレイアウトされた一方のホール素子と、該ホール素子とはオフセット電圧の極性が異なるように、前記ブリッジ抵抗の１つが１％以上異なるようにレイアウトされた他方のホール素子を有していることを特徴とする。
【００２０】
また、請求項９に記載の発明は、請求項７又は８に記載の発明において、前記ホール素子の一対の入力端子である第１の電極と第３の電極３との間に入力電圧を印加して、出力端子である第２の電極と第４の電極との間に出力電圧（ＶＨ＋ＶOFFSET1，ＶＨ＋ＶOFFSET2）を第１及び第２のホール素子出力電圧取得部（２１，２２）により取得するステップと、前記第１のフェーズ及び第２乃至第４のフェーズの４フェーズにおける各ホール素子出力電圧から前記第１及び第２のホール素子のホール起電力信号及び４Ｐｈａｓｅオフセットを演算して出力信号（ホール起電力信号、４ＰｈａｓｅＯｆｆｓｅｔ１，４ＰｈａｓｅＯｆｆｓｅｔ２）を第１及び第２の４Ｐｈａｓｅ出力電圧演算部（３１，３２）により得るステップと、該第１及び第２の４Ｐｈａｓｅ出力電圧演算部（３１，３２）による演算された前記第１及び第２の出力信号（ホール起電力信号、４ＰｈａｓｅＯｆｆｓｅｔ１，４ＰｈａｓｅＯｆｆｓｅｔ２）を加算部（４１）により加算（ホール起電力信号＋４ＰｈａｓｅＯｆｆｓｅｔ１＋４ＰｈａｓｅＯｆｆｓｅｔ２）するステップとを有することを特徴とする。
【００２１】
また、請求項１０に記載の発明は、請求項９に記載の発明において、前記ホール素子出力電圧取得部（２１，２２）によるステップが、前記第１及び第２のホール素子（５１，５２）を４フェーズチョッパ駆動するためのスイッチ群であるチョッパスイッチ部（５３）によるステップであり、前記４Ｐｈａｓｅ出力電圧演算部（３１，３２）によるステップが、積分器（５５）により各フェーズのホール素子出力電圧からホール起電力信号及び４Ｐｈａｓｅオフセット電圧を得るステップであり、前記加算部（４１）によるステップが、ホール素子１とホール素子２の出力を加算して増幅する差動増幅器（５４）によるステップであることを特徴とする。
【００２２】
また、請求項１１に記載の発明は、請求項７乃至１０のいずれかに記載の発明において、前記ホール素子が、偶数個又は奇数個であることを特徴とする。
【発明の効果】
【００２３】
本発明によれば、オフセット電圧のドリフトの極性が互いに異なるホール素子を有するので、複雑な回路を追加することなく、ホール素子のオフセットドリフトを相殺するようにした磁界測定装置及び磁界測定方法を実現することができる。特に、地磁気程度の磁場を測定する磁界測定装置のホール素子に加わるオフセットドリフトを低減することができ、電子コンパスに適用可能である。
【図面の簡単な説明】
【００２４】
【図１】ホール素子の駆動回路の例である。
【図２】磁気センサ半導体集積回路がパッケージ封止された断面構成図である。
【図３】（ａ），（ｂ）は、本発明の磁界測定装置に用いられるホール素子の平面図（レイアウト）と断面図である。
【図４】（ａ）乃至（ｄ）は、ホール素子の各フェーズにおけるチョッパ駆動を説明するための図である。
【図５】ホール素子のオフセット電圧とオフセットドリフト量の関係を説明するための図である。
【図６】（ａ），（ｂ）は、本発明に係る磁界測定装置の実施形態を説明するためのブロック構成図である。
【図７】ホール素子をブリッジ抵抗モデルで示した図である。
【図８】半導体のチップ上に近接配置された２個のホール素子を示す図である。
【図９】本発明に係る磁界測定装置の実施例１を説明するためのブロック構成図である。
【図１０】本発明に係る磁界測定装置の実施例２を説明するための構成図である。
【図１１】図１０に示したレイアウトにしたときのホール素子の駆動方向（矢印の方向）をブリッジ抵抗モデルで示した図である。
【図１２】本発明に係る磁界測定装置の実施例３を説明するための構成図である。
【図１３】ホール素子におけるインプラの打ち込み方向（角度）を変える場合を示す図である。
【図１４】電子コンパスのレイアウト例及びＸ・Ｙ・Ｚ方向の定義を示す図である。
【図１５】本発明の実施例７に係る磁界測定装置を用いた電子コンパスを説明するためのブロック構成図である。
【発明を実施するための形態】
【００２５】
以下、図面を参照して本発明の実施の形態について説明する。  
まず、本発明の実施形態を説明する前に、本発明の磁界測定装置を導き出すためのホール素子の断面構造及び４フェーズ（Ｐｈａｓｅ）におけるチョッパ駆動及びホール素子のオフセット電圧とオフセットドリフト量の関係について以下に説明する。
図３（ａ），（ｂ）は、本発明の磁界測定装置に用いられるホール素子の平面図（レイアウト）と断面図で、図３（ａ）は平面図、図３（ｂ）は断面図を示している。このホール素子は、シリコンのＰ型半導体基板層の表面にＮ型不純物領域を設け、そのＮ型不純物領域が磁場を感知する感磁部として機能するものである。さらに、Ｎ型不純物領域中の４箇所に電極部としてＮ＋領域を生成している。本発明のホール素子は、基板表面（チップ面）に対して垂直な磁界成分を検出するものである。
【００２６】
図４（ａ）乃至（ｄ）は、ホール素子の各Ｐｈａｓｅにおけるチョッパ駆動を説明するための図である。図４（ａ）に示すように、Ｐｈａｓｅ１においては、一対の入力端子である電極１と電極３との間に入力電圧を印加すると、出力端子である電極２と電極４との間には出力電圧ＶＨ＋ＶOFFSET1が発生する。次に、図４（ｂ）に示すように、Ｐｈａｓｅ２においては、入力端子である電極２と電極４との間に入力電圧を印加すると、出力端子である電極３と電極１との間には出力電圧ＶＨ＋ＶOFFSET2が発生する。次に、図４（ｃ）に示すように、Ｐｈａｓｅ３においては、一対の入力端子である電極１と電極３との間に入力電圧を印加すると、出力端子である電極４と電極２との間には出力電圧ＶＨ＋ＶOFFSET3が発生する。次に、図４（ｄ）に示すように、Ｐｈａｓｅ４においては、入力端子である電極２と電極４との間に入力電圧を印加すると、出力端子である電極１と電極３との間には出力電圧ＶＨ＋ＶOFFSET4が発生する。数式（１）において、各Ｐｈａｓｅにおけるオフセット電圧と、各Ｐｈａｓｅにおけるオフセット電圧から算出される４Ｐｈａｓｅオフセット電圧を示す。
【００２７】
図５は、ホール素子のオフセット電圧とオフセットドリフト量の関係を説明するための図である。つまり、図５は、ホール素子に応力を印加しながら、図４（ａ）乃至（ｄ）に示すようにホール素子を４Ｐｈａｓｅにおけるようなチョッパ駆動を行って、オフセット電圧を測定した結果である（Ｎ＝２４）。図４における横軸はＰｈａｓｅ１のオフセット電圧、縦軸は４Ｐｈａｓｅにおけるオフセット電圧の応力印加前後のオフセットドリフト量を示している。図５中の縦軸・横軸を数式（１）及び数式（２）に示す。
【００２８】
【数１】
2014077730.tif 000003
【００２９】
【数２】
2014077730.tif 000004
【００３０】
＜実施形態＞
図６（ａ），（ｂ）は、本発明に係る磁界測定装置の実施形態を説明するためのブロック構成図である。図６（ａ）は、本発明に係る磁界測定装置の実施形態の一例を説明するためのブロック構成図である。図中符号１１は第１のホール素子（Ｈａｌｌ１）、１２は第２のホール素子（Ｈａｌｌ２）、２１は第１のホール素子出力電圧取得部、２２は第２のホール素子出力電圧取得部、３１は第１の４Ｐｈａｓｅ出力電圧演算部、３２は第２の４Ｐｈａｓｅ出力電圧演算部、４１は加算部を示している。
【００３１】
第１及び第２のホール素子出力電圧取得部２１，２２は、ホール素子の一対の入力端子である第１の電極と第３の電極３との間に入力電圧を印加して、出力端子である第２の電極と第４の電極との間に出力電圧ＶＨ＋ＶOFFSET1，ＶＨ＋ＶOFFSET2を取得するとともに、第２乃至第４の各Ｐｈａｓｅにおける第１及び第２のホール素子の出力電圧を取得するものである。
【００３２】
また、第１及び第２の４Ｐｈａｓｅ出力電圧演算部３１，３２は、第１のＰｈａｓｅ及び第２乃至第４のＰｈａｓｅの各Ｐｈａｓｅにおける第１及び第２のホール素子の出力電圧を演算してホール起電力信号、４ＰｈａｓｅＯｆｆｓｅｔ１，４ＰｈａｓｅＯｆｆｓｅｔ２を得るものである。
また、加算部４１は、第１及び第２の４Ｐｈａｓｅ出力電圧演算部３１，３２により演算された第１及び第２のホール起電力信号、４ＰｈａｓｅＯｆｆｓｅｔ１，４ＰｈａｓｅＯｆｆｓｅｔ２を加算するものである。
【００３３】
図６（ｂ）は、図６（ａ）の４Ｐｈａｓｅ出力電圧演算部と加算部の順序を入れ替えたものである。この図６（ｂ）のように、ホール素子１の出力とホール素子２の出力を加算してから、４Ｐｈａｓｅオフセットを演算してもよい。
本発明による効果を式に示すと以下の数式（３）のようになる。  
【００３４】
４Ｐｈａｓｅオフセット（ホール素子１）＝４Ｐｈａｓｅオフセット１（初期）＋４Ｐｈａｓｅオフセットドリフト（ホール素子１）
４Ｐｈａｓｅオフセット（ホール素子２）＝４Ｐｈａｓｅオフセット２（初期）＋４Ｐｈａｓｅオフセットドリフト（ホール素子２）
４Ｐｈａｓｅオフセット（ホール素子１）＋４Ｐｈａｓｅオフセット（ホール素子２）＝４Ｐｈａｓｅオフセット１（初期）＋４Ｐｈａｓｅオフセット２（初期）＋４Ｐｈａｓｅオフセットドリフト（ホール素子１）＋４Ｐｈａｓｅオフセットドリフト（ホール素子２）
４Ｐｈａｓｅオフセットドリフト（ホール１）＋４Ｐｈａｓｅオフセットドリフト（ホール２）≒０  ・・・（３）
【００３５】
上述した図５から明らかなように、Ｐｈａｓｅ１のオフセット（Ｏｆｆｓｅｔ１）と４Ｐｈａｓｅオフセットの応力印加前後のドリフト量は相関していることがわかる（相関係数＝０．７４）。つまり、Ｏｆｆｓｅｔ１を制御することによって４Ｐｈａｓｅオフセットの応力印加前後のドリフト量を制御することが可能なことを意味している。
このことを利用して、Ｏｆｆｓｅｔ１の極性が異なる２個のホール素子を組み合わせると数式（４）のように４Ｐｈａｓｅオフセットのドリフト量を低減することが出来る。
【００３６】
【数３】
2014077730.tif 000005
【００３７】
通常、同一チップ内において複数のホール素子を配置する場合、近接位置に同一のレイアウト形状のホール素子を配置する。この場合、各ホール素子間では、製造条件（インプラ等）が非常に近いものとなる。そのため、各ホール素子のオフセット（Ｏｆｆｓｅｔ１）は近い値で、同一の極性となる。そのため、本発明のように、Ｏｆｆｓｅｔ１の極性が異なる２個のホール素子を組み合わせるためには、ホール素子のレイアウトや製造条件の工夫が必要となる。
【００３８】
ここでホール素子のオフセットの極性がどのようなパラメータによって決定されるかについて説明する。  
図７は、ホール素子をブリッジ抵抗モデルで示した図である。図７中の矢印の向きにホール素子を駆動したとき、Ｏｆｆｓｅｔ１は、数式（５）で表される。
【００３９】
【数４】
2014077730.tif 000006
【００４０】
数式（５）において、Ｒｂ１乃至Ｒｂ４が同じ値であれば、Ｏｆｆｓｅｔ１の値は０となる。ここで仮に、Ｒｂ１もしくはＲｂ３の値が、他のブリッジ抵抗に対して小さい場合、Ｏｆｆｓｅｔ１の値は正の値をとる。逆に、Ｒｂ２もしくはＲｂ４の値が、他のブリッジ抵抗に対して小さい場合、Ｏｆｆｓｅｔ１の値は負の値をとる。
【００４１】
つまり、本発明のように、Ｏｆｆｓｅｔ１の極性が異なる２個のホール素子を組み合わせるためには、Ｒｂ１もしくはＲｂ３の値が他のブリッジ抵抗に対して小さいホール素子と、Ｒｂ２もしくはＲｂ４の値が他のブリッジ抵抗に対して小さいホール素子とを組み合わせる必要がある。
また、ブリッジ抵抗は、製造バラつきによってＲｂ１乃至Ｒｂ４は全て異なる値を示す。ただし、Ｒｂのバラつきの大きさは、ホール素子のサイズ（〜２００μｍ）の中でのバラつきのため非常に小さい（Ｒｂ間の差：１％以下）。そのため、Ｏｆｆｓｅｔ１の極性をコントロールするためには、システマティックなＲｂ間の差を１％以上にしておけばよい。
【００４２】
以下の実施例１において、２個のホール素子が近接配置された磁界測定装置の実施例について説明する。また、実施例２及び３において、Ｏｆｆｓｅｔ１の極性が異なる２個のホール素子を同一チップ内に実現するための実施例について説明する。また、実施例４及び５において、３個以上の場合にも本発明が有効であることについて説明する。さらに、実施例６において、本発明は駆動方法（定電流駆動方式・定電圧駆動方式）によらないことについて説明する。最後に実施例７として、ホール素子を４個用いた電子コンパスの実施例について説明する。
【実施例１】
【００４３】
図８は、半導体のチップ上に近接配置された２個のホール素子を示す図である。シリコン上のＮＷｅｌｌ層で形成されたホール素子で作製された磁界測定装置では、Ｓ／Ｎ向上のために、図８に示すように、複数個のホール素子を近接配置して用いる場合が一般的である。
図９は、本発明に係る磁界測定装置の実施例１を説明するためのブロック構成図で、図中符号５１は第１のホール素子、５２は第２のホール素子、５３はチョッパスイッチ部、５４は差動増幅器、５５は積分器を示している。
【００４４】
チョッパスイッチ部５３は、ホール素子５１，５２を４Ｐｈａｓｅチョッパ駆動するためのスイッチ群である。差動増幅器５４は、ホール素子５１，５２の出力の差分を増幅するものである。この差増増幅器５４は、第１のホール素子５１の差分と第２のホール素子５２の差分を増幅するものである。積分器５５は、４Ｐｈａｓｅチョッパ駆動に同期して動く積分器であり、４Ｐｈａｓｅの差増増幅器の出力を加算するものである。
【００４５】
ホール素子出力電圧取得部２１，２２は、第１及び第２のホール素子５１，５２を４Ｐｈａｓｅチョッパ駆動するためのスイッチ群であるチョッパスイッチ部５３であり、４Ｐｈａｓｅ出力電圧演算部３１，３２が積分器５５であり、加算部４１がホール素子１とホール素子２の出力電圧を加算して増幅する差増増幅器５４である。本実施例のように、図６（ａ），（ｂ）中の加算部４１と４Ｐｈａｓｅ出力電圧演算部３１，３２の順番を逆にすることもできる。
【００４６】
各Ｐｈａｓｅにおける信号出力をまとめると、以下の数式（６）乃至数式（９）となる。磁気センサ半導体集積回路の出力は、Ｐｈａｓｅ４の積分器５５の出力である。数式（１０）は、Ｐｈａｓｅ４の積分器５５の出力を、ホール起電力信号に比例した成分（Ｓｉｇｎａｌ）とオフセット成分（Ｏｆｆｓｅｔ）に分離したものである。数式（１０）のオフセットは、数式（４）で示したオフセットと同じであるため、Ｏｆｆｓｅｔ１の極性が異なる２個のホール素子を組み合わせると、応力がホール素子に印加されたとしても、オフセットドリフトが相殺される。
【００４７】
【数５】
2014077730.tif 000007
【００４８】
【数６】
2014077730.tif 000008
【００４９】
【数７】
2014077730.tif 000009
【００５０】
【数８】
2014077730.tif 000010
【００５１】
【数９】
2014077730.tif 000011
【実施例２】
【００５２】
図１０は、本発明に係る磁界測定装置の実施例２を説明するための構成図で、Ｏｆｆｓｅｔ１の極性が異なる２個のホール素子のレイアウトを示している。図１０に示すように、２個のホール素子のレイアウトをそれぞれ異なる非対称形にすることでも実現できる。
図１１は、図１０に示したレイアウトにしたときのホール素子の駆動方向（矢印の方向）をブリッジ抵抗モデルで示した図である。図１１のように駆動方向をしたとき、ブリッジ抵抗の成分のうちの１つが小さくなる傾向が、数式（１１）のように得られる。
【００５３】
【数１０】
2014077730.tif 000012
【００５４】
Ｏｆｆｓｅｔ１は、数式（１２）で表されるため、数式（１１）を代入すると異なる極性となる。
【００５５】
【数１１】
2014077730.tif 000013
【００５６】
このように、ホール素子のレイアウトを異なる２つの非対称形で描くことで、Ｏｆｆｓｅｔ１の極性が異なる２個のホール素子を実現することが出来る。
【実施例３】
【００５７】
図１２は、本発明に係る磁界測定装置の実施例３を説明するための構成図である。本実施例３は、上述した実施例１のように、レイアウトを変えるのではなく、複数のホール素子のマスクをわけ、異なる方向からインプラを打ち込んだ２つのホール素子を示している。
図１３は、ホール素子におけるインプラの打ち込み方向（角度）を変える場合を示す図である。このように、２つのホール素子を異なる製造方法でつくることでもＯｆｆｓｅｔ１の極性が異なる２個のホール素子は実現できる。図１３の場合のブリッジ抵抗モデルは、数式（１３）の傾向となるため、ホール素子１及びホール素子２のオフセットは、数式（１４）のようになり、Ｏｆｆｓｅｔ１の極性が異なる２個のホール素子となる。
【００５８】
【数１２】
2014077730.tif 000014
【００５９】
【数１３】
2014077730.tif 000015
【実施例４】
【００６０】
上述した実施例１乃至３では、Ｏｆｆｓｅｔ１の極性が異なる２個のホール素子を同一チップ内に実現するための実施例について説明した。本実施例４では、３個以上の場合にも本発明が有効であることについて説明する。
ホール素子の個数は、偶数個であれば、数式（１５）のようにオフセットのドリフトを相殺することが出来る。数式（１５）は４個の場合だが、（２ｎ）個への拡張は容易である。
【００６１】
【数１４】
2014077730.tif 000016
【実施例５】
【００６２】
上述したように実施例４では、オフセットのドリフトは（２ｎ）個において相殺することが出来るが、数式（１６）のように奇数個であっても相殺の効果を得ることが出来る。
【００６３】
【数１５】
2014077730.tif 000017
【実施例６】
【００６４】
上述した実施例では、定電圧駆動方式の例について説明した。しかしながら、本発明の駆動方式は、図１に示すホール駆動電圧・ホール駆動電流のどちらを固定しても同じことが成り立つ。つまり、ホール駆動電圧固定＝定電圧駆動方式と、ホール駆動電流固定＝定電流駆動方式である。
次に、本発明に係る磁界測定方法について以下に説明する。  
【００６５】
本発明の磁界測定方法は、複数のホール素子の出力電圧に含まれるオフセット電圧のドリフト成分をキャンセルするようにした磁界測定方法で、Ｐ型半導体基板層の表面にＮ型不純物領域を設け、このＮ型不純物領域が感磁部として機能するホール素子を少なくとも２個備え、このホール素子の各々のオフセット電圧の極性が互いに異なるようにする磁界測定方法である。
【００６６】
また、本発明の磁界測定方法は、ホール素子の一対の入力端子である第１の電極と第３の電極３との間に入力電圧を印加して、出力端子である第２の電極と第４の電極との間に出力電圧ＶＨ＋ＶOFFSET1，ＶＨ＋ＶOFFSET2を第１及び第２のホール素子出力電圧取得部２１，２２により取得するステップと、第１のＰｈａｓｅ及び第２乃至第４の各Ｐｈａｓｅのホール素子出力電圧からホール起電力信号及び４Ｐｈａｓｅオフセット電圧を第１及び第２の４Ｐｈａｓｅ出力電圧演算部３１，３２により得るステップと、この第１及び第２の４Ｐｈａｓｅ出力電圧演算部３１，３２による演算された第１及び第２のホール起電力信号、４ＰｈａｓｅＯｆｆｓｅｔ１，４ＰｈａｓｅＯｆｆｓｅｔ２を加算部４１により加算ステップとを有している。
【００６７】
また、ホール素子出力電圧取得部２１，２２によるステップが、第１及び第２のホール素子５１，５２を４Ｐｈａｓｅチョッパ駆動するためのスイッチ群であるチョッパスイッチ部５３によるステップであり、４Ｐｈａｓｅ出力電圧演算部３１，３２によるステップが、第１のホール素子５１のホール起電力信号及び４Ｐｈａｓｅオフセットと第２のホール素子５２のホール起電力信号及び４Ｐｈａｓｅオフセットを演算する積分器５５によるステップであり、加算部４１によるステップが、ホール素子１とホール素子２の出力を加算して増幅する差動増幅器５４によるステップである。
【実施例７】
【００６８】
本実施例７においては、ホール素子を４個用いた電子コンパスの実施例について説明する。電子コンパスは、地磁気を測定する磁界測定装置である。本発明の課題である４Ｐｈａｓｅオフセットのドリフトは地磁気〜地磁気の数倍程度の現象であり、電子コンパスのような小さな磁場を測定する磁界測定装置において特に有効なものである。
図１４は、電子コンパスのレイアウト例及びＸ・Ｙ・Ｚ方向の定義を示す図である。チップ表面に対して平行な方向の磁場を、ホール素子が感知できる方向である、チップ表面に対して垂直な方向に曲げる磁気集束板と、Ｘ方向の磁場を感知するホール素子Ｘ１及びホール素子Ｘ２と、Ｙ方向の磁場を感知するホール素子Ｙ１とホール素子Ｙ２を備えている。
【００６９】
図１５は、本発明の実施例７に係る磁界測定装置を用いた電子コンパスを説明するためのブロック構成図である。図中符号６１ａ乃至６１ｄはホール素子、６２がチョッパスイッチ部、６３ａ乃至６３ｄは差動増幅器、６４ａ乃至６４ｄは積分器、６５はデジタル演算回路を示している。
チョッパスイッチ部６２は、ホール素子６１ａ乃至６１ｄを４Ｐｈａｓｅチョッパ駆動するためのスイッチ群である。差動増幅器６３ａ乃至６３ｄは、ホール素子６１ａ乃至６１ｄの出力の差分を増幅するものである。積分器６４ａ乃至６４ｄは、４Ｐｈａｓｅチョッパ駆動に同期して動く積分器であり、４Ｐｈａｓｅの差増増幅器６３ａ乃至６３ｄの出力を加算するものである。各ホール素子６１ａ乃至６１ｄに対して差動増幅器６３ａ乃至６３ｄと積分器６４ａ乃至６４ｄを設けているが、ホール素子を時分割駆動して差動増幅器や積分器を１個にする方法や、図９に示した複数のホール素子出力の差分を加算してから増幅する差動増幅器を用いても良い。
【００７０】
４個のホール素子の出力を数式（１７）に、図１５に示したデジタル演算回路６５における演算を数式（１８）に示す。数式（１７）及び数式（１８）中のａ及びｂは、磁場強度をホール素子の電圧出力に変換する変換係数であり、αは図１５中の差動増幅回路の増幅率である。数式（１７）及び数式（１８）では、オフセットを理想的に０としたときの結果となっている。
【００７１】
数式（１８）に示すとおり、Ｘ方向の磁場強度は、Ｘ１とＸ２のホール素子出力の差分で計算することができる。同様に、Ｙ方向の磁場強度は、Ｙ１とＹ２のホール素子出力の差分で計算することができる。Ｚ方向の磁場強度は、Ｘ１・Ｘ２・Ｙ１・Ｙ２のホール素子出力の和で計算することができる。
【００７２】
【数１６】
2014077730.tif 000018
【００７３】
【数１７】
2014077730.tif 000019
【００７４】
ホール素子のオフセットも数式（１８）と同様の演算によって処理されている。数式（１９）では、オフセットのみを抽出した。
【００７５】
【数１８】
2014077730.tif 000020
【００７６】
ここでホール素子Ｘ１とホール素子Ｘ２のＯｆｆｓｅｔ１を同極性、ホール素子Ｙ１とホール素子Ｙ２のＯｆｆｓｅｔ１を同極性、ホール素子Ｘ１とホール素子Ｙ１のＯｆｆｓｅｔ１を異なる極性にすることで、Ｘ・Ｙ・Ｚすべてのオフセットドリフトを低減することができる。
具体的には、例えば、ホール素子Ｘ１とホール素子Ｘ２のＯｆｆｓｅｔ１を正、ホール素子Ｙ１とホール素子Ｙ２のＯｆｆｓｅｔ１を負とする。この時の各ホール素子における４Ｐｈａｓｅオフセットおよび４Ｐｈａｓｅオフセットドリフトを数式（２０）乃至数式（２３）に示す。
【００７７】
【数１９】
2014077730.tif 000021
【００７８】
【数２０】
2014077730.tif 000022
【００７９】
【数２１】
2014077730.tif 000023
【００８０】
【数２２】
2014077730.tif 000024
【００８１】
上述した４Ｐｈａｓｅオフセットドリフトの結果を、数式（１９）に代入すると、数式（２４）に示されるとおり、Ｘ・Ｙ・Ｚすべてのオフセットドリフトが相殺して低減されることがわかる。
【００８２】
【数２３】
2014077730.tif 000025
【００８３】
このように、本発明によれば、オフセット電圧の極性が互いに異なるホール素子を有すと、オフセット電圧のドリフトの極性が互いに異なるホール素子を有することになるため、複雑な回路を追加することなく、ホール素子のオフセットドリフトを相殺するようにした磁界測定装置及び磁界測定方法を実現することができる。特に、地磁気程度の磁場を測定する磁界測定装置のホール素子に加わるオフセットドリフトを低減することができる電子コンパスに適用可能である。
【符号の説明】
【００８４】
１  リードフレーム
２  ホール素子
３  磁気センサ半導体集積回路
４  モールド樹脂
１１  第１のホール素子（Ｈａｌｌ１）
１２  第２のホール素子（Ｈａｌｌ２）
２１  第１のホール素子出力電圧取得部
２２  第１のホール素子出力電圧取得部
３１  第１の４Ｐｈａｓｅ出力電圧演算部
３２  第２の４Ｐｈａｓｅ出力電圧演算部
４１  加算部
５１  第１のホール素子
５２  第２のホール素子
５３  チョッパスイッチ部
５４  差動増幅器
５５  積分器
６１ａ乃至６１ｄ  ホール素子
６２  チョッパスイッチ部
６３ａ乃至６３ｄ  差動増幅器
６４ａ乃至６４ｄ  積分器
６５  デジタル演算回路
【図１】
2014077730.tif 000026
【図２】
2014077730.tif 000027
【図３】
2014077730.tif 000028
【図４】
2014077730.tif 000029
【図５】
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【図６】
2014077730.tif 000031
【図７】
2014077730.tif 000032
【図８】
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【図９】
2014077730.tif 000034
【図１０】
2014077730.tif 000035
【図１１】
2014077730.tif 000036
【図１２】
2014077730.tif 000037
【図１３】
2014077730.tif 000038
【図１４】
2014077730.tif 000039
【図１５】
2014077730.tif 000040