(57)【要約】【課題】ドライバ回路等の、半導体層に高い負荷がかかる使い方をしても発熱が抑えられる電界効果型トランジスタを提供する。【解決手段】基板上に、少なくとも半導体層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有し、前記ソース電極とドレイン電極が、半導体層を介して接続してあり、ゲート電極と半導体層の間にゲート絶縁膜を有する電界効果型トランジスタであって、前記ソース電極とドレイン電極の、少なくとも前記半導体層と接触する部分の２５℃における酸化還元電位が、標準電極電位に対して−１．７Ｖ以上０．４Ｖ以下であり、かつ、０．１μｍ以上５μｍ以下の範囲内のオフセット領域を有することを特徴とする電界効果型トランジスタ。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に、少なくとも半導体層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有し、前記ソース電極とドレイン電極が、半導体層を介して接続してあり、ゲート電極と半導体層の間にゲート絶縁膜を有する電界効果型トランジスタであって、
前記ソース電極とドレイン電極の、少なくとも前記半導体層と接触する部分の２５℃における酸化還元電位が、標準電極電位に対して−１．７Ｖ以上０．４Ｖ以下であり、かつ、
０．１μｍ以上５μｍ以下の範囲内のオフセット領域を有することを特徴とする電界効果型トランジスタ。
【請求項２】
前記ソース電極及びドレイン電極の、前記半導体層と接する部分の膜厚が、５ｎｍ以上５０ｎｍ以下であることを特徴とする請求項１に記載の電界効果型トランジスタ。
【請求項３】
前記ソース電極及びドレイン電極の、少なくとも前記半導体層と接触する部分が、少なくともＴｉ及びＭｏから選ばれる１種以上を含む金属もしくは合金からなることを特徴とする請求項１又は２に記載の電界効果型トランジスタ。
【請求項４】
前記半導体層が、Ｉｎ，Ｇａ、Ｓｎ、及びＺｎから選ばれる１種以上の元素を含むことを特徴とする請求項１〜３のいずれかに記載の電界効果型トランジスタ。
【請求項５】
請求項１〜４のいずれかに記載の電界効果型トランジスタを備える半導体装置。
【請求項６】
基板上に、少なくとも半導体層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有し、前記ソース電極とドレイン電極が、半導体層を介して接続してあり、ゲート電極と半導体層の間にゲート絶縁膜を有する電界効果型トランジスタの製造方法であって、
前記ソース電極及びドレイン電極の、少なくとも前記半導体層に接触する部分を、２５℃における酸化還元電位が、標準電極電位に対して−１．７Ｖ以上０．４Ｖ以下の金属を用いて形成する工程、
オフセット領域を、０．１μｍ以上５μｍ以下の範囲内で形成する工程、及び
前記半導体層とソース電極及びドレイン電極が積層された後に実施するアニール工程
を含むことを特徴とする電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果型トランジスタ、それを備える半導体装置及び電界効果型トランジスタの製造方法に関する。
【背景技術】
【０００２】
近年、酸化物半導体を用いて液晶や有機ＥＬを駆動させる技術が広まっている。また、酸化物半導体はその移動度の高さを利用して、低温ポリシリコン（ＬＴＰＳ）と同様に、パネル表示だけでなく、映像信号を制御する回路（ゲートドライバ、デマルチプレクサ、シグナルドライバ）、あるいはタッチセンサー等のドライバに適用し、パネルの軽量化や生産工程の簡略化を図ることができる。
【０００３】
ところで、酸化物半導体を上記のようなドライバに使用すると、より速い周波数、駆動電圧で動作させるため、電界が集中する部分が発熱し、劣化を招くことがある。発熱によってＯｎ電流の減少や、Ｏｆｆ電流の上昇によるリーク等が発生する。特に酸化物半導体は低温プロセスを活かして軽量な樹脂基板やフレキシブル基板で使用する例が多く、このような発熱の問題はガラス基板上の場合と比較してより顕著に現れる。
また、有機ＥＬ素子の駆動に使用した場合も、発熱の現象は輝度ムラの原因となる。
【０００４】
このような現象を防止する方法として、従来より、イオン注入によるライトリィ・ドープト・ドレイン（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ；ＬＤＤ）構造（特許文献１）や、チャネル長を長めに設計し、ドレイン電界の集中を緩和する方法（非特許文献１）等がある。
しかしながら、酸化物半導体の場合には、イオン注入技術を適用するのは困難であった。また、チャネル長を長めに設計する方法は、材料本来の高移動度の特性を損なう短所があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０５−０２９３３８号公報
【非特許文献】
【０００６】
【非特許文献１】ルネサスＲｅｖ．１．００  ２００６．０６．１２  ４−１１  半導体デバイスの故障メカニズム
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は上記問題点に鑑みて為されたものであり、本発明は、ドライバ回路等の、半導体層に高い負荷がかかる使い方をしても発熱が抑えられる電界効果型トランジスタを提供することを目的とする。また、本発明はこのような電界効果型トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明者らは、電界効果型トランジスタにおいて、２５℃における酸化還元電位が、標準電極電位に対して−１．７Ｖ以上０．４Ｖ以下の金属を用いてソース電極とドレイン電極を形成し、かつ、ゲート電極のオフセット領域を０．１μｍ以上５μｍ以下の範囲内とすることにより、上記目的を達成できることを見出し、本発明を完成させた。
【０００９】
本発明によれば、以下の電界効果型トランジスタ、それを備える半導体装置、及び電界効果型トランジスタの製造方法が提供される。
１．基板上に、少なくとも半導体層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有し、前記ソース電極とドレイン電極が、半導体層を介して接続してあり、ゲート電極と半導体層の間にゲート絶縁膜を有する電界効果型トランジスタであって、
前記ソース電極とドレイン電極の、少なくとも前記半導体層と接触する部分の２５℃における酸化還元電位が、標準電極電位に対して−１．７Ｖ以上０．４Ｖ以下であり、かつ、
０．１μｍ以上５μｍ以下の範囲内のオフセット領域を有することを特徴とする電界効果型トランジスタ。
２．前記ソース電極及びドレイン電極の、前記半導体層と接する部分の膜厚が、５ｎｍ以上５０ｎｍ以下であることを特徴とする１に記載の電界効果型トランジスタ。
３．前記ソース電極及びドレイン電極の、少なくとも前記半導体層と接触する部分が、少なくともＴｉ及びＭｏから選ばれる１種以上を含む金属もしくは合金からなることを特徴とする１又は２に記載の電界効果型トランジスタ。
４．前記半導体層が、Ｉｎ，Ｇａ、Ｓｎ、及びＺｎから選ばれる１種以上の元素を含むことを特徴とする１〜３のいずれかに記載の電界効果型トランジスタ。
５．１〜４のいずれかに記載の電界効果型トランジスタを備える半導体装置。
６．基板上に、少なくとも半導体層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有し、前記ソース電極とドレイン電極が、半導体層を介して接続してあり、ゲート電極と半導体層の間にゲート絶縁膜を有する電界効果型トランジスタの製造方法であって、
前記ソース電極及びドレイン電極の、少なくとも前記半導体層に接触する部分を、２５℃における酸化還元電位が、標準電極電位に対して−１．７Ｖ以上０．４Ｖ以下の金属を用いて形成する工程、
オフセット領域を、０．１μｍ以上５μｍ以下の範囲内で形成する工程、及び
前記半導体層とソース電極及びドレイン電極が積層された後に実施するアニール工程
を含むことを特徴とする電界効果型トランジスタの製造方法。
【発明の効果】
【００１０】
本発明によれば、ドライバ回路等の半導体層に高い負荷がかかる使い方をしても発熱が抑えられる電界効果型トランジスタ、及び半導体装置を提供することができる。
本発明によれば、上記特性を有する電界効果型トランジスタの製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】実施例１で作製した薄膜トランジスタのゲート電圧（Ｖｇ）の変化に伴うドレイン電流（Ｉｄ）の大きさを測定した結果を示す図である。
【図２】トップゲート・ボトムコンタクト型トランジスタのオフセット領域の位置を示す模式図である。
【図３】ボトムゲート・トップコンタクト型トランジスタのオフセット領域の位置を示す模式図である。
【発明を実施するための形態】
【００１２】
本発明の電界効果型トランジスタは、基板上に、少なくとも半導体層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有し、前記ソース電極とドレイン電極が、半導体層を介して接続してあり、ゲート電極と半導体層の間にゲート絶縁膜を有する電界効果型トランジスタであって、
前記ソース電極とドレイン電極の、少なくとも前記半導体層と接触する部分の２５℃における酸化還元電位が、標準電極電位に対して−１．７Ｖ以上０．４Ｖ以下であり、かつ、
０．１μｍ以上５μｍ以下の範囲内のオフセット領域を有することを特徴とする。
【００１３】
ソース電極及びドレイン電極に標準電極電位に対して−１．７Ｖ以上０．４Ｖの金属を用いる理由は、後述するアニールによって半導体層との界面が適度に酸化され、シリコン半導体で表記されるようなｎ−層が実現するからである。通常、電極と半導体層との界面が酸化されると、しばしばハンプと呼ばれる寄生トランジスタが発生しやすくなる。ソース電極及びドレイン電極を、酸化還元電位が標準電極電位に対して−１．７Ｖ未満の金属（例えば、Ｍｇ）で形成した場合、酸化物半導体層との接触によって容易に酸化され、接触抵抗の増加を招く。それらを酸化還元電位が０．４Ｖを超える金属（例えばＡｇ，Ａｕ，Ｐｔ等）で形成した場合は、酸化アニール処理等によっても何ら酸化反応が起こらない。このためオフセット領域がそのまま絶縁層として残り、寄生抵抗となるため、Ｏｎ電流が十分に流れなくなる。
【００１４】
本発明では、標準電極電位に対して−１．７Ｖ以上０．４Ｖ以下の酸化還元電位を有する金属の性質を積極的に利用し、ゲート電極領域とのオフセットを所定の距離で設けることで、Ｏｎ−Ｏｆｆ比の優れた電界効果型トランジスタを得ることができる。
【００１５】
オフセット領域を有するトランジスタは一般に、オン電流の大幅な低下を生じるため、そのようオフセット領域が形成されないように設計するのが通常である。ここで「オフセット領域」とは、ゲートバイアスが有効な領域とソース電極及びドレイン電極との間隔、即ち、ゲートの効果が効かない（ゲート電圧が印加されない）領域をいう。トランジスタ積層体の上面から見ると、半導体層（チャネル層）が存在する領域であって、ソース電極、ドレイン電極、及びゲート電極のいずれとも重畳しない領域である。トップゲート・ボトムコンタクト型トランジスタの断面から見たオフセット領域の位置を示す模式図を図１に示し、ボトムゲート・トップコンタクト型トランジスタの断面から見たオフセット領域の位置を示す模式図を図２に示す。
【００１６】
一般的には、ゲート電極と、ソース電極及びドレイン電極との位置関係は、重なりもオフセット領域も無い方がよいと考えられている。フォトリソ工程でのアライメントやリソグラフの精度が重なりやオフセット領域の形成に影響するため、精度の高いレジストを用いるか、ゲート電極等をマスクにした自己整合型のプロセスが用いられている。
【００１７】
一方、本発明は、多少オフセット領域があっても、所定範囲の酸化還元電位を有するソース電極及びドレイン電極を使用すれば、ソース電極及びドレイン電極と半導体層との界面を適度に酸化することで、チャネル層（半導体層）との導通が保持されることを積極的に利用したものである。その結果、シリコン半導体と同様にｎ−層が実現され、Ｏｎ−Ｏｆｆ比に優れたトランジスタを得ることができる。
【００１８】
現象としては、ＴｉやＭｏ等の金属をソース電極及びドレイン電極に用いることにより、ソース電極及びドレイン電極と半導体層との間に、薄いＴｉＯｘ層やＭｏＯｘ層が生成する。これらの層は適度な導電性を有するため、界面の電界強度を緩和し、発熱の原因となるホットキャリアの生成を抑制することができる。ＴｉやＭｏを酸化物薄膜と積層することで界面酸化膜が生成されることは従来公知であるが、このＴｉやＭｏの膜厚を制御することでＴｉＯｘやＭｏＯｘ等の亜酸化物層の膜厚を制御できることは知られていなかった。
【００１９】
また、アニールの条件を適切に設定することで、上記亜酸化物層の電気抵抗を深さ方向に連続的に変化させることができる。
さらに、本発明では、０．１μｍ以上５μｍ以下のオフセット領域を設けることで、寄生トランジスタによるハンプやＯｆｆ電流の浮き上がりを防止することができ、発熱も抑制されるため、長期の動作によっても安定したＴＦＴ特性を示すことが可能となる。
【００２０】
以下、電界効果型トランジスタの構成要素別に本発明の電界効果型トランジスタの好ましい形態を説明する。
（１）半導体層（チャネル層）
半導体層は、ＩＧＺＯ，ＩＴＺＯ，ＩＺＯ、ＧＺＯ，ＺＴＯ、ＳｎＯ等のアモルファス酸化物半導体、ＩＺＯ，ＩＧＯ，Ｉｎ２Ｏ３、ＺｎＯ等の結晶半導体等からなることが好ましい。尚、本発明はドレイン電極近傍のホットキャリアを抑制するものであり、半導体層が高い移動度を有する材料から形成されているほど、効果が大きい。
半導体層は、Ｉｎ，Ｇａ、Ｓｎ、及びＺｎから選ばれる１種以上の元素を含むことが好ましい。
【００２１】
半導体層の膜厚は、通常０．５〜５００ｎｍ、好ましくは１〜１５０ｎｍ、より好ましくは３〜８０ｎｍ、特に好ましくは１０〜６０ｎｍである。０．５ｎｍ以上であれば工業的に均一に成膜することができ、また、５００ｎｍ未満であれば成膜時間が長くなり過ぎることもなく、工業的に採用可能である。また、３〜８０ｎｍの範囲内にあると、移動度やオンオフ比等ＴＦＴ特性が特に良好である。
【００２２】
（２）ソース電極及びドレイン電極
本発明においては、ソース電極及びドレイン電極の、少なくとも前記半導体層と接触する部分は、その２５℃における酸化還元電位が、標準電極電位に対して−１．７Ｖ以上０．４Ｖ以下であることを必須とする。半導体層と接触する部分の酸化還元電位が−１．７Ｖ以上であれば、電極自体が安定し、酸素の引き抜きが適度となり界面が絶縁化することも無く、また、０．４Ｖ以下であれば、酸化物半導体層との界面での酸化反応が十分に進行し、低キャリア濃度の範囲を積極的に作ることができる。
【００２３】
尚、ソース電極及びドレイン電極の半導体層と接触する部分が上記酸化還元電位を有する材料からなっていればよく、半導体層と接触しない部分は上記酸化還元電位を有しない材料からなっていてもよい。
【００２４】
上記酸化還元電位を有する具体的材料としては、Ｃｒ、Ｔｉ、Ｉｎ，Ｖ，Ｍｏ，Ｓｎ、Ｐｂ，Ｃｕ等が挙げられるが、加工性、量産性、導電性等を考慮するとＴｉ、Ｍｏ，及びＣｕが好ましい。
ソース電極及びドレイン電極は、例えばＴｉ／ＡｌやＭｏ／Ａｇ／Ｍｏ等のような積層構造であっても構わない。
また、半導体層と接触する部分の金属は、その酸化還元電位が、標準電極電位に対して−１．７Ｖ以上０．４Ｖ以下を満たす範囲で微量の他の元素を含有していても構わないし、合金でも構わない。合金の具体例としては、ＡｌＮｄ、ＭｏＷ、ＣｕＭｎ、ＭｏＴａ、ＭｏＴｉ等が挙げられる。
ソース電極及びドレイン電極の、少なくとも前記半導体層と接触する部分は、少なくともＴｉ及びＭｏから選ばれる１種以上を含む金属もしくは合金からなることがより好ましい。
【００２５】
金属や合金の標準電位電極に対する酸化還元電位は、次のようにして測定できる。
（１）電解液
純水にＬｉＦやＬｉＣｌＯ４等の水溶性支持電解質０．１ｍｏｌ／Ｌを溶解させ電解液とする。電解液は恒温槽等を用いて２５℃に保持し、窒素等の不活性ガスを３０分程度バブリングさせて、電解液中の溶存酸素を除去する。
【００２６】
（２）測定
ポテンショスタット（ＢＡＳ社製Ｒ６００，北斗電工製ＨＡ−１５１等）を用意し、カウンター電極に白金、参照電極に水素電極、作用電極に本発明に用いる金属材料と同質の小片を接続し、上記電解液に浸漬する。各電極をポテンショスタットを介して電気的に接続すると、参照電極に対する作用電極の電位が表示される。この作用電極の電位が、２５℃における、標準電極電位に対する上記金属材料の酸化還元電位である。
尚、水素電極の代わりに銀／塩化銀電極や飽和カロメル電極を用いてもよい。この場合、２５℃において水素電極に対して、それぞれ０．１９９Ｖ及び０．２４４Ｖの値だけ低く表示されるので、その値を加えて水素電極を基準とした電極電位となる。
【００２７】
また、金属や合金の、２５℃における、標準電極電位に対する酸化還元電位は、例えば、電気化学便覧（電気化学協会編、丸善）等に記載されている。
【００２８】
また、ソース電極及びドレイン電極における、半導体層に接する、所定の酸化還元電位を有する部分の膜厚は、５ｎｍ以上５０ｎｍ以下であることが好ましい。ソース電極及びドレイン電極の半導体層に接する部分の膜厚が５ｎｍ以上であれば、酸化物からの酸素の引抜が十分となり、低キャリア濃度の領域を適切に形成でき、また、５０ｎｍ以下であれば、酸素の引抜きが適度に行われるため、チャネルのリーク等が生じない。半導体に接する部分のより好ましい膜厚は７ｎｍ以上３０ｎｍ以下である。
尚、ソース電極及びドレイン電極の全体の膜厚は、適宜選択すればよいが、例えば、５〜３００ｎｍの範囲が好ましく、７〜２００ｎｍの範囲がより好ましく、２０〜１５０ｎｍの範囲がさらに好ましい。
【００２９】
（３）オフセット領域
本発明においては、オフセット領域は、０．１μｍ以上５μｍ以下の範囲内であることが必須である。オフセット領域にはＯｆｆ電流を低減させる効果があるため適切な範囲（オフセット間隔）がある。オフセット領域が０．１μｍ以上であれば、Ｏｆｆ電流が増大したり、ハンプ等の寄生トランジスタが発生することがない。また、オフセット領域が５μｍ以下であれば、ソース抵抗、ドレイン抵抗が大きくなり過ぎることがなく、Ｏｎ電流の低下が生じにくい。オフセット領域は、０．５μｍ以上３μｍ以下であることがさらに好ましい。
【００３０】
本発明の電界効果型トランジスタは、上記（１）〜（３）の構成を有していれば、それ以外の素子構成は特に限定されず、公知の各種の素子構成を採用することができる。
本発明の電界効果型トランジスタは、ボトムゲート、ボトムコンタクト、トップコンタクト等公知の構成を制限なく採用することができる。
【００３１】
本発明の電界効果型トランジスタを構成する基板、ゲート電極、及びゲート絶縁膜としては特に制限はなく、公知の材料を用いることができ、厚さ、形状等も、適宜選択すればよい。
【００３２】
ゲート絶縁膜を形成する材料としては、例えば、ＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，ＭｇＯ，ＺｒＯ２，ＣｅＯ２，Ｋ２Ｏ，Ｌｉ２Ｏ，Ｎａ２Ｏ，Ｒｂ２Ｏ，Ｓｃ２Ｏ３，Ｙ２Ｏ３，ＨｆＯ２，ＣａＨｆＯ３，ＰｂＴｉ３，ＢａＴａ２Ｏ６，ＳｒＴｉＯ３，Ｓｍ２Ｏ３，ＡｌＮ等の化合物を用いることができる。これらのなかでも、好ましくはＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｙ２Ｏ３，ＨｆＯ２，ＣａＨｆＯ３であり、より好ましくはＳｉＯ２，ＳｉＮｘ，ＨｆＯ２，Ａｌ２Ｏ３である。
【００３３】
ゲート絶縁膜は、例えばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学気相成長）法により形成することができる。
尚、上記の酸化物の酸素数は、必ずしも化学量論比と一致していなくともよく、例えば、ＳｉＯ２でもＳｉＯｘでもよい。
ゲート絶縁膜は、異なる材料からなる２層以上の絶縁膜を積層した構造でもよい。また、ゲート絶縁膜は、結晶質、多結晶質、非晶質のいずれであってもよいが、工業的に製造しやすい多結晶質又は非晶質であることが好ましい。
【００３４】
ゲート電極を形成する材料としては、例えば、ＩＴＯ，ＩＺＯ，ＺｎＯ，ＳｎＯ２等の透明電極や、Ａｌ，Ａｇ，Ｃｕ，Ｃｒ，Ｎｉ，Ｍｏ，Ａｕ，Ｔｉ，Ｔａ等の金属電極、又はこれらを含む合金の金属電極を用いることができる。
【００３５】
本発明の電界効果型トランジスタは、上記構成要素以外の要素を有していてもよく、例えば、半導体層の保護層、エッチストッパー層等が挙げられる。これらの膜厚、サイズ等は、適宜選択すればよい。
【００３６】
本発明の電界効果型トランジスタは、半導体層上に保護層を備えることが好ましい。半導体層の保護層は、少なくともＳｉＮｘを含有することが好ましい。ＳｉＮｘはＳｉＯ２と比較して緻密な膜を形成できるため、ＴＦＴの劣化抑制効果が高いという利点を有する。
【００３７】
保護層は、ＳｉＮｘの他に例えばＳｉＯ２，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，ＭｇＯ，ＺｒＯ２，ＣｅＯ２，Ｋ２Ｏ，Ｌｉ２Ｏ，Ｎａ２Ｏ，Ｒｂ２Ｏ，Ｓｃ２Ｏ３，Ｙ２Ｏ３，ＨｆＯ２，ＣａＨｆＯ３，ＰｂＴｉ３，ＢａＴａ２Ｏ６，Ｓｍ２Ｏ３，ＳｒＴｉＯ３又はＡｌＮ等の酸化物等を含むことができる。
【００３８】
本発明の半導体装置は、上記本発明の電界効果型トランジスタを備えることにより、ドライバ回路等の酸化物半導層に高い負荷がかかる使い方をしても発熱が抑えられ、耐久性が高い。
本発明の半導体装置は、上記本発明の電界効果型トランジスタを備えていればよく、それ以外の装置構成は特に限定されず、公知の各種の装置構成を採用することができる。
【００３９】
本発明の電界効果型トランジスタの製造方法（以下、本発明の方法という）は、基板上に、少なくとも半導体層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有し、前記ソース電極とドレイン電極が、半導体層を介して接続してあり、ゲート電極と半導体層の間にゲート絶縁膜を有する電界効果型トランジスタの製造方法であって、
前記ソース電極及びドレイン電極の、少なくとも前記半導体層に接触する部分を、２５℃における酸化還元電位が、標準電極電位に対して−１．７Ｖ以上０．４Ｖ以下の金属を用いて形成する工程、
オフセット領域を、０．１μｍ以上５μｍ以下の範囲内で形成する工程、及び
前記半導体層とソース電極及びドレイン電極が積層された後に実施するアニール工程
を含むことを特徴とする。
【００４０】
本発明の方法において、半導体層、ソース電極、ドレイン電極、ゲート絶縁膜、ゲート電極等の作製方法は特に限定されず、公知の方法を使用することができる。
【００４１】
（ａ）オフセット領域の形成
オフセット領域を、０．１μｍ以上５μｍ以下の範囲内で形成するには、オフセット領域を反映させたフォトマスクを使用する方法や、ゲート電極やソース電極及びドレイン電極自体をマスクとし（自己整合）、露光量の調整やオーバーエッチングにより所定範囲のオフセット領域とする方法が挙げられる。
【００４２】
（ｂ）アニール処理
半導体層とソース電極及びドレイン電極が積層された後に行うアニール工程は、低キャリア濃度領域、即ち、半導体層とソース電極及びドレイン電極との界面に酸化膜を形成するために行う。アニール温度は２５０℃以上４００℃以下であることが好ましい。アニール温度が２５０℃以上であれば、半導体からの酸素の引き抜きが十分に行われ、低キャリア濃度領域を適切に形成でき、また、アニール温度が４００℃以下であれば、電極材料自体の劣化を招くことがない。アニール温度のより好ましい範囲は２５０℃以上３５０℃以下である。
また、アニール雰囲気は空気の他、窒素やアルゴン等不活性ガスの雰囲気でもよいし、水蒸気や２０％以上の酸素を含む雰囲気等、酸化性の条件で行ってもよい。
【実施例】
【００４３】
実施例１
［薄膜トランジスタの作製］
下記材料・条件で薄膜トランジスタを作製した。
尚、ここで用いたチャネル用マスクとソース・ドレイン用マスクは、それぞれが２μｍのギャップを有するように設計した。
【００４４】
（１）ゲート電極の形成
無アルカリガラス（基板）としてｅａｇｌｅ２０００を使用し、Ｃｒをスパッタ成膜した。次にフォトレジストを塗布し、露光、現像、エッチングを行い、最後にレジストを剥離して、ゲート電極とした。
【００４５】
（２）ゲート絶縁膜の形成
上記ゲート電極が形成された基板をＣＶＤ装置にセットし、ＳｉＯ２の成膜を行った。ＳｉＯ２はＳｉＨ４＋Ｎ２Ｏ＋Ｎ２ガスを用いたプラズマ化学気相成長（ＰＣＶＤ）にて行い、膜厚５０ｎｍのゲート絶縁膜とした。
【００４６】
（３）チャネル層（半導体層）の成膜
上記ゲート絶縁膜付き基板をスパッタ装置にセットし、以下の条件で上記絶縁膜付き基板上にチャネル層（半導体層）を成膜した。
ターゲット：ＩＴＺＯ（Ｉｎ：Ｚｎ：Ｓｎ原子比＝０．３６５：０．１５：０．４８５）
ターゲット−基板間距離：８８ｍｍ
基板温度：１５０℃
ガス流量：Ａｒ／Ｏ２＝１５／１５ｓｃｃｍ
成膜圧力：１Ｐａ
スパッタパワー：ＤＣ  １００Ｗ／ｃｍ２
膜厚：４５ｎｍ
【００４７】
（４）チャネル層のパターニング
成膜されたチャネル層上にフォトレジストを塗布し、露光、現像、ドライエッチングを行い、最後にレジストを剥離して、パターン化したチャネル層（半導体層）を得た。
【００４８】
（５）エッチストッパー膜の形成
上記パターン化したチャネル層を形成した基板をＣＶＤ装置にセットし、膜厚を２００ｎｍに設定した以外はゲート絶縁膜作製と同条件でＳｉＯ２を成膜し、エッチストッパー膜とした。
【００４９】
（６）エッチストッパー膜のパターニング
上記エッチストッパー膜上にフォトレジストを塗布し、露光、現像、ドライエッチングを行い、最後にレジストを剥離して、パターン化したエッチストッパー膜を得た。
【００５０】
（７）ソース電極及びドレイン電極の形成
上記パターニングされた基板上にＴｉ／Ａｌ／Ｔｉを、それぞれ２０ｎｍ、５０ｎｍ、２０ｎｍの順でスパッタ成膜した後、フォトレジストを塗布し、露光、現像、エッチングを行い、最後にレジストを剥離して、ソース電極及びドレイン電極とした。
ソース電極とドレイン電極の上記チャネル層と接触する部分の、２５℃における標準電極電位に対する酸化還元電位（Ｖ  ｖｓ．  ＮＨＥ）を表１に示す。
【００５１】
（８）保護層の成膜、及びコンタクトホールの作製
さらに上記ソース電極及びドレイン電極が形成された基板をＣＶＤ装置にセットし、エッチストッパーの成膜と同条件でＳｉＯ２の成膜を行いチャネル層（半導体層）の保護層とした。次に上記保護層上にフォトレジストを塗布し、露光、現像、ドライエッチングを行い、最後にレジストを剥離して、ソース電極、ドレイン電極、及びゲート電極用のコンタクトホールを作製した。
【００５２】
（９）アニール工程
このようにして得た薄膜トランジスタをオーブンに入れ、窒素中、３５０℃、１時間の条件でアニールした。
【００５３】
［薄膜トランジスタの特性評価］
このようにして得た薄膜トランジスタを用い、ゲート電圧（Ｖｇ）の変化に伴うドレイン電流（Ｉｄ）の大きさを測定することにより、その伝達特性の評価を行った。ドレイン電圧は２０Ｖに設定し、ゲート電圧は−１５Ｖから２０Ｖまで変化させた。結果を図１に示した。
また、得られた薄膜トランジスタの電界効果移動度とオフ電流（Ｉｏｆｆ）を下記の方法で測定し、信頼性評価を行った。結果を表１に示す。
【００５４】
・電界効果移動度（ｃｍ２／Ｖｓ）
以下の公式に従って飽和領域移動度を導出し、ゲート電圧が−１５Ｖから２０Ｖの範囲での最大値を選択し、電界効果移動度とした。
【数１】
2014072408.tif 000003
【００５５】
・Ｉｏｆｆ（オフ電流）（Ａ＠Ｖｇｓ＝−５Ｖ）
ゲート電圧（Ｖｇ）＝−５Ｖのときのドレイン電流（Ｉｄ）をオフ電流（Ｉｏｆｆ）とした。
【００５６】
［信頼性評価］
ゲート電圧（Ｖｇ）＝２０Ｖ、ドレイン電圧（Ｖｄ）＝２０Ｖに設定し、空気中５０℃の条件で、トランジスタを１万秒動作し続け、ドレイン領域の温度を温度測定機能付き赤外線カメラで評価した。次に、伝達特性評価を再度行い、ドレイン電流がターンオンするゲート電圧を、信頼性試験前後で比較し、その差をΔＶｔｈ（Ｖ）と定義した。ドレイン領域の温度（℃）測定結果、並びにΔＶｔｈを表１に示す。
【００５７】
表１に示したように、この薄膜トランジスタの電界効果移動度（飽和領域移動度）は４８ｃｍ２／Ｖｓ、Ｉｏｆｆ（オフ電流）は１０−１２以下と良好な値を示した。さらに信頼性を行った際のドレイン領域の温度は５３℃であり、温度上昇はほとんど認められなかった。また、ΔＶｔｈは０．１Ｖであり、信頼性試験により劣化していないことがわかった。
【００５８】
実施例２
半導体層のスパッタ条件として、２×１０−３Ｐａの水を導入し、ソース・ドレイン電極としてＴｉ／Ａｌ／Ｔｉの膜厚をそれぞれ５０ｎｍ、１００ｎｍ、５０ｎｍとした以外は実施例１と同様にして薄膜トランジスタを作製した。結果を表１に示す。
【００５９】
実施例３
半導体層の組成をＩｎ：Ｚｎ：Ｓｎ＝０．３６５：０．３：０．３３５（原子比）とし、半導体層のスパッタ条件として、スパッタ圧力を０．２Ｐａとし、ソース・ドレイン電極としてＴｉ／Ａｌ／Ｔｉの膜厚をそれぞれ５ｎｍ、５０ｎｍ、５ｎｍとした以外は実施例１と同様にして薄膜トランジスタを作製した。結果を表１に示す。
【００６０】
実施例４
半導体層の組成をＩｎ：Ｚｎ：Ｇａ＝０．５：０．１：０．４（原子比）とし、ソース・ドレイン電極とゲート電極のオフセット領域を４μｍに設定した後、アニール条件を４００℃とした他は実施例１と同様にして薄膜トランジスタを作製した。結果を表１に示す。
【００６１】
実施例５
半導体層の組成をＩｎ：Ｚｎ：Ｇａ＝０．５５：０．２５：０．２（原子比）とし、保護膜としてＡｌ２Ｏ３をＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて２００ｎｍ成膜した。さらに、ゲート絶縁膜の材質をＡｌ２Ｏ３とし、ソース電極及びドレイン電極の材質をＡｌＮｄ、膜厚を３０ｎｍとし、ソース・ドレイン電極とゲート電極とのオフセット領域を３μｍに設定し、アニール条件を３００℃とした他は実施例１と同様にして薄膜トランジスタを作製した。結果を表１に示す。
【００６２】
実施例６〜１１
以下、半導体膜の組成、スパッタ条件、ゲート絶縁膜の組成、ソース・ドレイン電極の材質及び膜厚、オフセット領域設定、アニール温度等を適宜変化させてＴＦＴ特性と信頼性を評価した。それぞれの条件と評価結果を表１に示す。
【００６３】
比較例１
オフセット領域を０μｍとした他は実施例１と同様にして薄膜トランジスタを作製した。結果を表１に示す。オフセット領域がない場合、半導体領域からの酸素引き抜き部分がチャネルの内部にまで進行するため、その部分が寄生トランジスタとして作用してしまった。この結果、伝達特性を評価した結果、ＶｔｈがＶｇ＝−５Ｖから立ち上がってしまう、ハンプとして観測された。よって、このような薄膜トランジスタは信頼性評価を行なわなかった。
【００６４】
比較例２
オフセット領域を１０μｍに設定した他は実施例１と同様にして薄膜トランジスタを作製した。結果を表１に示す。オフセット領域を大きく取りすぎた場合、低キャリア領域がチャネルに到達しないため、ゲートバイアスを印加してもドレイン電流が流れなかった。
【００６５】
比較例３
ソース・ドレイン電極にＡｕを使用した他は、実施例１と同様にして薄膜トランジスタを形成した。結果を表１に示す。Ａｕは酸化還元電位が＋１．５Ｖあるため半導体層からの酸素の引き抜きが行われない。このため、低キャリア濃度領域が形成されず、オフセットが高抵抗層となり、トランジスタとして動作しなかった。
【００６６】
比較例４
オフセット領域を０μｍとした他は比較例３と同様にして薄膜トランジスタを形成した。その結果、トランジスタとして動作するようになったが、低キャリア濃度領域がないため、信頼性試験ではドレイン近傍に高電界領域が発生し、トランジスタの劣化を招いた。この状況を温度測定機能付きの赤外線顕微鏡で観察したところ、ドレイン領域が１５０℃にも達していることがわかった。
【００６７】
【表１】
2014072408.tif 000004
2014072408.tif 000005
【産業上の利用可能性】
【００６８】
本発明の電界効果型トランジスタは、パネル表示や、映像信号を制御する回路（ゲートドライバ、デマルチプレクサ、シグナルドライバ）、あるいはタッチセンサー等のドライバとして特に有用である。
【符号の説明】
【００６９】
１０  基板
１２  ソース電極
１４  ドレイン電極
１６  半導体層
１８  ゲート電極
【図１】
2014072408.tif 000006
【図２】
2014072408.tif 000007
【図３】
2014072408.tif 000008