(57)【要約】【課題】信頼性および動作性能の高い半導体装置を作製工程を増加させることなく実現することを目的とする。【解決手段】ゲート電極を第１の導電膜と第２の導電膜との積層構造とし、ドレイン領域側では第１の導電膜の端部が第２の導電膜の端部を越えて外側に形成され、ソース領域側では第１の導電膜と第２の導電膜が接する端部は概略一致していることにより、信頼性および動作性能の高い半導体装置を実現する。【選択図】図３９
2014140052.tif 000002
【特許請求の範囲】
【請求項１】
基板上方の半導体層と、
前記半導体層上方のゲート絶縁膜と、
前記ゲート絶縁膜上方のゲート電極と、
を有し、
前記ゲート電極は、第１の導電膜と、前記第１の導電膜上方にあり前記第１の導電膜と接する第２の導電膜と、を有し、
前記第１導電膜の第１の端部は、前記第１導電膜の第２の端部よりも長く延びて設けられ、
前記第１導電膜の第１の端部は、前記第２導電膜の端部を越えて延びて設けられ、
前記第１の導電膜及び前記第２の導電膜は、それぞれ傾斜した側面を有することを特徴とする半導体装置。
【請求項２】
基板上方の半導体層と、
前記半導体層上方のゲート絶縁膜と、
前記ゲート絶縁膜上方のゲート電極と、
を有し、
前記ゲート電極は、第１の導電膜と、前記第１の導電膜上方にあり前記第１の導電膜と接する第２の導電膜と、を有し、
前記第１導電膜の第１の端部は、前記第２導電膜の第１の端部を越えて延びて設けられ、
前記第１導電膜の第２の端部は、前記第２導電膜の第２の端部と接する部分を有し、
前記第１の１導電膜及び前記第２の導電膜は、それぞれ傾斜した側面を有することを特徴とする半導体装置。
【請求項３】
基板上方の半導体層と、
前記半導体層上方のゲート絶縁膜と、
前記ゲート絶縁膜上方のゲート電極と、
を有し、
前記ゲート電極は、第１の導電膜と、前記第１の導電膜上方にあり前記第１の導電膜と接する第２の導電膜と、を有し、
前記第１導電膜の第１の端部は、前記第２導電膜の第１の端部を越えて延びて設けられ、
前記第１導電膜の第２の端部は、前記第２導電膜の第２の端部と接する部分を有し、
前記ゲート絶縁膜は、前記第１導電膜の第２の端部を越えて延びて設けられ、
前記第１の導電膜及び前記第２の導電膜は、それぞれ傾斜した側面を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に形成された結晶質半導体膜を用いた薄膜トランジスタ（Thin Film 
Transistor :TFT）で構成された回路を有する半導体装置（特に、液晶表示装置）および
その作製方法に関する。また、特に本発明により作製される半導体装置は画素部と、その
周辺に駆動回路とを同一基板上に設けたアクティブマトリクス型液晶表示装置に代表され
る液晶表示装置、またその表示装置を表示部に用いた電気器具に関する。
【背景技術】
【０００２】
現在、絶縁表面上に設けられた結晶質半導体膜（代表的には、ポリシリコン膜）を半導
体素子として、ＴＦＴが各集積回路に用いられており、特に表示装置のスイッチング素子
として用いられている。更に、非晶質半導体膜よりも移動度の高い結晶質半導体膜を活性
層（チャネル形成領域、ソース領域およびドレイン領域を含めた半導体層）に用いたＴＦ
Ｔは、駆動能力が高く、駆動回路の素子としても用いられている。そのため、例えば、ア
クティブマトリクス型液晶表示装置では、画像表示を行う画像回路や、画像回路を制御す
るための駆動回路が一枚の基板上に形成されている。
【０００３】
例えば、アクティブマトリクス型液晶表示装置には、機能ブロック毎に画像表示を行う
画素回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッフ
ァ回路、サンプリング回路などの集積回路が一枚の基板上に形成される。このような液晶
表示装置は、薄型、小型、軽量、低消費電力等の優れた特徴を有しており、例えば、パー
ソナルコンピュータの表示部に用いて省スペース化をしたり、携帯用情報機器の表示部に
用い、いつでもどこでも最新の情報が得ることができたり、と様々な場面で使用されるよ
うになってきた。
【０００４】
液晶表示装置の中で、スイッチ素子として機能する画素部に形成されたＴＦＴ（画素Ｔ
ＦＴともいう）と保持容量を有する画素部は、液晶に電圧を印加して駆動させている。液
晶は交流で駆動させる必要があり、フレーム反転駆動と呼ばれる方式が多く採用されてい
る。要求されるＴＦＴの特性はオフ電流（Ｉoff：ＴＦＴがオフ動作時に流れるドレイン
電流値）が十分低いというものである。しかし、ポリシリコン膜を用いたＴＦＴは、オフ
電流が高くなりやすいという問題があった。そこで、この問題を解決するための手段とし
て低濃度不純物領域（LDD：Lightly Doped Drain）を設けるＬＤＤ構造（チャネル形成領
域と高濃度に不純物元素が添加されたソース領域またはドレイン領域との間に低濃度の不
純物領域を設けた構造）が知られている。
【０００５】
逆に、バッファ回路は、高い駆動電圧が印加されるため、高電圧がかかっても壊れない
程度にまで耐圧を高める必要があり、さらに電流駆動能力を高めるためにオン電流値（Ｉ
on：ＴＦＴがオン動作時に流れるドレイン電流値）を十分確保する必要がある。ホットキ
ャリアによるオン電流値の劣化を防ぐのに有効である構造として、ゲート電極が（ゲート
絶縁膜を介して）ＬＤＤ領域の一部分に重なるように形成されたＧＯＬＤ構造（Gate-dra
in Over lapped LDD）が知られている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
要求される性能を満たす半導体装置を得るためには、それぞれの回路においてＴＦＴを
作りわける必要がある。しかし、ＬＤＤ構造ＴＦＴやＧＯＬＤ構造ＴＦＴを作製しようと
すると、マスク枚数を増やさなければならなかった。使用するマスク枚数の増加は、製造
工程数の増加、複雑化、歩留まりの低下を招いてしまっていた。そこで、本発明は、アク
ティブマトリクス型液晶表示装置に代表される半導体装置において、画素部のＴＦＴのオ
フ電流を下げ、駆動回路のＴＦＴの信頼性の向上（ホットキャリアによる劣化が少ない）
をマスク数を増やさずに実現することを目的とする。
【０００７】
また、液晶表示装置は、光の有効利用率が低いため、視認性をあげるために、フロント
ライトやバックライトを用いて表示を行う場合も多い。液晶表示装置自体は消費電力が低
いにもかかわらず、フロントライトやバックライトを用いるために、表示部での消費電力
が上がってしまうという問題もあった。そこで、作製工程を増やさずに、視認性のよい表
示装置を実現することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、画素部に形成されたＴＦＴと、該画素部周辺に形成された駆動回路にｎチャ
ネル型ＴＦＴ及びｐチャネル型ＴＦＴを同一基板上に備えた半導体装置であって、前記ｎ
チャネル型ＴＦＴの第２の濃度の不純物領域は、一部がゲート電極と重なり、前記ｐチャ
ネル型ＴＦＴおよび前記画素部に形成されたＴＦＴの第２の濃度の不純物領域は、ゲート
電極と重ならないことを特徴とする半導体装置である。
【０００９】
また、本発明は、画素部に形成されたＴＦＴと、該画素部周辺に形成された駆動回路に
ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴを同一基板上に備えた半導体装置であって、
前記ｎチャネル型ＴＦＴのゲート電極は、ゲート絶縁膜上に接した第１の導電膜と、前記
第１の導電膜上に接した第２の導電膜からなり、且つ、前記第１の導電膜のチャネル長方
向の長さは、前記第２の導電膜のチャネル長方向の長さより長く、第２の濃度の不純物領
域は、一部が前記第１の導電膜と重なり、前記ｐチャネル型ＴＦＴおよび前記画素部に形
成されたＴＦＴのゲート電極は、前記ゲート絶縁膜上に接した前記第１の導電膜と前記第
１の導電膜上に接した前記第２の導電膜からなり、且つ、前記第１の導電膜のチャネル長
方向の長さは、前記第２の導電膜のチャネル長方向の長さと同じであって、第２の濃度の
不純物領域は、ゲート電極と重ならないことを特徴とする半導体装置である。
【００１０】
また、本発明は、ｎチャネル型ＴＦＴ、第１のｐチャネル型ＴＦＴおよび第２のｐチャ
ネル型ＴＦＴを有する駆動回路を含む半導体装置において、前記ｎチャネル型ＴＦＴは、
チャネル形成領域、ソース領域、ドレイン領域および第２の濃度の不純物領域を含む半導
体層、該半導体層上のゲート絶縁膜および該ゲート絶縁膜上のゲート電極を有し、該ゲー
ト電極は、前記ゲート絶縁膜上に接した第１の導電膜と、前記第１の導電膜上に接した第
２の導電膜からなり、前記第２の濃度の不純物領域は、前記ゲート絶縁膜を介して前記第
１の導電膜と重なっており、  前記第１のｐチャネル型ＴＦＴは、チャネル形成領域、ソ
ース領域、ドレイン領域および第５の濃度の不純物領域を含む半導体層、該半導体層上の
ゲート絶縁膜および該ゲート絶縁膜上のゲート電極を有し、前記チャネル形成領域と前記
ゲート電極とはチャネル長方向の長さが概略一致しており、前記第２のｐチャネル型ＴＦ
Ｔは、チャネル形成領域、ソース領域、ドレイン領域および第５の濃度の不純物領域を含
む半導体層、該半導体層上のゲート絶縁膜および該ゲート絶縁膜上のゲート電極を有し、
該ゲート電極は、前記ゲート絶縁膜上に接した第１の導電膜と、前記第１の導電膜上に接
した第２の導電膜からなり、前記第５の濃度の不純物領域は、前記ゲート絶縁膜を介して
前記第１の導電膜と重なっていることを特徴とする半導体装置である。
【００１１】
また、本発明は、ｎチャネル型ＴＦＴ、第１のｐチャネル型ＴＦＴおよび第２のｐチャ
ネル型ＴＦＴを有する駆動回路を含む半導体装置において、前記ｎチャネル型ＴＦＴは、
チャネル形成領域、ソース領域、ドレイン領域および第２の濃度の不純物領域を含む半導
体層、該半導体層上のゲート絶縁膜および該ゲート絶縁膜上のゲート電極を有し、前記ゲ
ート電極は、前記ゲート絶縁膜上に接した第１の導電膜と、前記第１の導電膜上に接した
第２の導電膜からなり、前記第２の濃度の不純物領域は、前記ゲート絶縁膜を介して前記
第１の導電膜と重なっており、前記第１のｐチャネル型ＴＦＴは、チャネル形成領域、ソ
ース領域、ドレイン領域、第５の濃度の不純物領域およびオフセット領域を含む半導体層
を有し、  前記第２のｐチャネル型ＴＦＴは、チャネル形成領域、ソース領域、ドレイン
領域および第５の濃度の不純物領域を含む半導体層、該半導体層上のゲート絶縁膜および
該ゲート絶縁膜上のゲート電極を有し、該ゲート電極は、前記ゲート絶縁膜上に接した第
１の導電膜と、前記第１の導電膜上に接した第２の導電膜からなり、前記第５の濃度の不
純物領域は、ゲート絶縁膜を介して前記第１の導電膜と重なっていることを特徴とする半
導体装置である。
【００１２】
また、本発明は、ｎチャネル型ＴＦＴ、第１のｐチャネル型ＴＦＴおよび第２のｐチャ
ネル型ＴＦＴを有する駆動回路ならびにＴＦＴおよび保持容量を有する画素部を含む半導
体装置において、前記ｎチャネル型ＴＦＴは、チャネル形成領域、ソース領域、ドレイン
領域および第２の濃度の不純物領域を含む半導体層、該半導体層上のゲート絶縁膜および
該ゲート絶縁膜上のゲート電極を有し、該ゲート電極は、前記ゲート絶縁膜上に接した第
１の導電膜と、前記第１の導電膜上に接した第２の導電膜からなり、前記第２の濃度の不
純物領域は、ゲート絶縁膜を介して前記第１の導電膜と重なっており、前記第１のｐチャ
ネル型ＴＦＴは、チャネル形成領域、ソース領域、ドレイン領域、第５の濃度の不純物領
域およびオフセット領域を含む半導体層、該半導体層上のゲート絶縁膜および該ゲート絶
縁膜上のゲート電極を有し、前記第２のｐチャネル型ＴＦＴは、チャネル形成領域、ソー
ス領域、ドレイン領域および第５の濃度の不純物領域を含む半導体層、該半導体層上のゲ
ート絶縁膜および該ゲート絶縁膜上のゲート電極を有し、該ゲート電極は、前記ゲート絶
縁膜上に接した第１の導電膜と、前記第１の導電膜上に接した第２の導電膜からなり、前
記第５の濃度の不純物領域は、ゲート絶縁膜を介して前記第１の導電膜と重なっており、
前記画素部に形成されたＴＦＴは、チャネル形成領域、ソース領域、ドレイン領域、第２
の濃度の不純物領域およびオフセット領域を含む半導体層を有していることを特徴とする
半導体装置である。
【００１３】
また、本発明は、ｎチャネル型ＴＦＴ、第１のｐチャネル型ＴＦＴおよび第２のｐチャ
ネル型ＴＦＴを有する駆動回路を含む半導体装置において、前記ｎチャネル型ＴＦＴは、
チャネル形成領域、ソース領域、ドレイン領域および第２の濃度の不純物領域を含む半導
体層、該半導体層上のゲート絶縁膜および該ゲート絶縁膜上にゲート電極を有し、該ゲー
ト電極は、前記ゲート絶縁膜上に接した第１の導電膜と、前記第１の導電膜上に接した第
２の導電膜からなり、前記第２の濃度の不純物領域は、ゲート絶縁膜を介して前記第１の
導電膜と重なる領域（Ｌov領域）と重ならない領域（Ｌoff領域）を有しており、前記第
１のｐチャネル型ＴＦＴおよび前記第２のｐチャネル型ＴＦＴは、チャネル形成領域、ソ
ース領域、ドレイン領域および第５の濃度の不純物領域を含む半導体層を有していること
を特徴とする半導体装置である。
【００１４】
上記発明において、前記ｎチャネル型ＴＦＴ、前記ｐチャネル型ＴＦＴまたは前記画素
ＴＦＴのゲート電極は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、前記元素
を主成分とする合金材料もしくは化合物材料からなることを特徴とする半導体装置である
。
【００１５】
上記発明において、画素部には、複数の凸部が形成されており、前記画素部に形成され
たＴＦＴと電気的に接続されている画素電極は、凹凸であり、前記画素電極の凹凸の曲率
半径は、０．１〜０．４μｍであり、前記画素電極の凹凸の高さは、０．３〜３μｍであ
ることを特徴とする半導体装置である。
【発明の効果】
【００１６】
本発明を用いることにより、工程数を増加させずに同一基板上に、要求される特性を有
するＴＦＴを作りわけて作製することができる。作製工程を増加させないため、製造コス
トや歩留まりの低下を抑えることができる。また信頼性の高い半導体装置を実現すること
ができる。
【００１７】
さらに、凹凸を有する画素電極を形成することにより、視認性のよい半導体装置を実現
することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態を示す図。
【図２】本発明の実施の形態を示す図。
【図３】本発明の半導体装置の作製工程を示す図。
【図４】本発明の半導体装置の作製工程を示す図。
【図５】本発明の半導体装置の作製工程を示す図。
【図６】本発明の半導体装置の構造を示す図。
【図７】本発明の半導体装置の作製工程を示す図。
【図８】本発明の半導体装置の作製工程を示す図。
【図９】本発明の半導体装置の作製工程を示す図。
【図１０】本発明の半導体装置の上面を示す図。
【図１１】本発明の半導体装置の断面を示す図。
【図１２】本発明の半導体装置の作製工程を示す図。
【図１３】本発明の半導体装置の作製工程を示す図。
【図１４】本発明の半導体装置の作製工程を示す図。
【図１５】本発明の半導体装置の作製工程を示す図。
【図１６】本発明の半導体装置の作製工程を示す図。
【図１７】本発明の半導体装置の作製工程を示す図。
【図１８】本発明の半導体装置の作製工程を示す図。
【図１９】本発明の半導体装置の作製工程を示す図。
【図２０】本発明の半導体装置の作製工程を示す図。
【図２１】本発明の半導体装置の作製工程を示す図。
【図２２】本発明の半導体装置の断面を示す図。
【図２３】アクティブマトリクス型液晶表示装置の回路ブロック図。
【図２４】アクティブマトリクス型液晶表示装置の回路ブロック図。
【図２５】半導体膜の結晶化方法の一例を示す図。
【図２６】半導体膜の結晶化方法の一例を示す図。
【図２７】本発明の半導体装置の作製工程を示す図。
【図２８】本発明の半導体装置の作製工程を示す図。
【図２９】本発明の半導体装置の作製工程を示す図。
【図３０】本発明の半導体装置の上面図。
【図３１】ＥＥＭＯＳ回路およびＥＤＭＯＳ回路の構成を示す図。
【図３２】本発明を用いて作製されたＴＦＴの信頼性の測定結果を示す図。
【図３３】本発明を用いて作製されたＴＦＴの信頼性の測定結果を示す図。
【図３４】電気器具の一例を示す図。
【図３５】電気器具の一例を示す図。
【図３６】電気器具の一例を示す図。
【図３７】本発明を用いて作製されたＴＦＴのＩｄ−Ｖｇ曲線を示す図。
【図３８】本発明を用いて作製されたＴＦＴのＩｄ−Ｖｇ曲線を示す図。
【図３９】本発明を用いて作製されたインバータ回路の断面図。
【図４０】本発明を用いて作製されたＴＦＴのＩｄ−Ｖｇ曲線を示す図。
【図４１】本発明を用いて作製されたＴＦＴのＩｄ−Ｖｇ曲線を示す図。
【図４２】本発明を用いて作製されたＴＦＴの信頼性の測定結果を示す図。
【図４３】本発明を用いて作製されたＴＦＴの信頼性の測定結果を示す図。
【図４４】本発明を用いて作製されたＴＦＴの信頼性の測定結果を示す図。
【図４５】本発明を用いて作製されたＴＦＴの信頼性の測定結果を示す図。
【図４６】本発明の実施の一例を示す図。
【図４７】本発明の実施の一例を示す図。
【発明を実施するための形態】
【００１９】
（実施形態１）
本発明の実施の形態について、以下に図１及び図２を用いて説明する。
【００２０】
基板１０上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜等の絶縁膜か
ら成る下地絶縁膜１１を形成する。本実施形態では下地絶縁膜１１として２層構造１１ａ
、１１ｂを用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い
。
【００２１】
次いで、下地絶縁膜１１上に非晶質半導体膜を３０〜６０ｎｍの厚さで形成する。非晶
質半導体膜の材料に限定はないが、好ましくは、シリコンまたはシリコンゲルマニウム（
ＳｉxＧｅ1-x；０＜ｘ＜１、代表的には、ｘ＝０．００１〜０．０５）合金などで形成す
ると良い。次いで、前記非晶質半導体膜に公知の結晶化処理（レーザー結晶化法、熱結晶
化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体
膜を所望の形状にパターニングし、半導体層１２〜１４を形成する。
【００２２】
また、半導体層１２〜１４を形成した後、ｎチャネル型ＴＦＴのしきい値（Ｖｔｈ）を制
御するためにｐ型を付与する不純物元素を添加してもよい。半導体に対してｐ型を付与す
る不純物元素には、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期表
の１３族に属する元素が知られている。
【００２３】
次いで、島状半導体層１２〜１４を覆うゲート絶縁膜１５を形成する。ゲート絶縁膜１
５は、プラズマＣＶＤ法やスパッタ法で形成し、その厚さを４０〜１５０ｎｍとしてシリ
コンを含む絶縁膜で形成する。勿論、このゲート絶縁膜は、シリコンを含む絶縁膜を単層
或いは積層構造として用いることができる。
【００２４】
次いで、ゲート絶縁膜１５上に膜厚２０〜１００ｎｍの第１の導電膜（ＴａＮ）１６ａ
と、膜厚１００〜４００ｎｍの第２の導電膜（Ｗ）１６ｂとを積層形成する。導電膜１６
は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とす
る合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピン
グした多結晶シリコン膜に代表される半導体膜を用いてもよい。
【００２５】
次に、フォトリソグラフィ法を用いてレジストからなるマスク１７〜１９を形成し、電
極及び配線を形成するため、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ
）エッチング法等を用いて第１のエッチング処理を行う。まず、第１のエッチング条件に
よりＷ膜２０ｂ〜２２ｂをエッチングして第１の導電膜を端部にテーパーを有する形状と
し、続けて第２のエッチング条件によりＷ膜とＴａＮ膜２０ａ〜２２ａを同時にエッチン
グし、第１の形状の導電層２０〜２２を形成する。２６はゲート絶縁膜で、第１の形状の
導電層２０〜２２に覆われていない領域も同時にエッチングされて薄くなっている。
【００２６】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層
にｎ型を付与する不純物元素を添加する。ドーピング処理はイオンドープ法、もしくはイ
オン注入法で行えば良い。この場合、第１の形状の導電層２０〜２２がｎ型を付与する不
純物元素に対するマスクとなり、自己整合的に第１の濃度の不純物領域２３〜２５が形成
される。
【００２７】
次に、レジストからなるマスクを除去せずに図１（Ｃ）に示すように第２のエッチング
処理を行う。このエッチング条件により異方性エッチングし、第２の形状の第２の導電膜
２７ｂ〜２９ｂを形成する。ここで、第１の導電層やゲート絶縁膜もわずかにエッチング
されて、第２の形状の第１の導電膜２７ａ〜２９ａが形成され、第２の形状の導電層２７
〜２９（第１の導電膜２７ａ〜２９ａ、第２の導電膜２７ｂ〜２９ｂ）とゲート絶縁膜３
９が形成される。
【００２８】
次いで、レジストからなるマスクを除去せずに第２のドーピング処理を行う。この場合
、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与す
る不純物元素をドーピングし、図１（Ｂ）で形成された第１の濃度の不純物領域より内側
の半導体層に新たな第２の濃度の不純物領域３３〜３５、３６〜３８を形成する。ドーピ
ングは、第２の形状の導電層２７〜２９を不純物元素に対するマスクとして用い、第２の
形状の第１の導電膜２７ａ〜２９ａの下部における半導体層にも不純物元素が添加される
ようにドーピングする。
【００２９】
こうして、第２の形状の第１の導電膜２７ａ〜２９ａと重なる第３の濃度の不純物領域
３６〜３８と、第１の濃度の不純物領域３０〜３２と第３の濃度の不純物領域との間の第
２の濃度の不純物領域３３〜３５とを形成する。
【００３０】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク４０を駆
動回路部のｎチャネル型ＴＦＴを覆うように形成して、図２（Ａ）に示すように、第３の
エッチング処理を行う。これによりｐチャネル型ＴＦＴ及び画素部のＴＦＴの第１の導電
層をエッチングして第３の形状の導電層４１、４２を形成する。ここで、マスク４０に覆
われていないゲート絶縁膜４３は、わずかにエッチングされ薄くなっている。
【００３１】
このゲート絶縁膜の膜厚差によるばらつきをなくすために、レジストからなるマスクを
除去した後、図２（Ｂ）に示すように、ゲート絶縁膜のエッチングを行う。導電層がマス
クとなってエッチングされない領域が残り、ゲート絶縁層４４〜４６が形成される。
【００３２】
次いで、新たにレジストからなるマスク４７、４８を形成して図２（Ｂ）に示すように
、第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴ
の活性層となる半導体層にｐ型を付与する不純物元素を添加して、第３の形状の導電層４
１を不純物元素に対するマスクとして用い、自己整合的に第４の濃度の不純物領域４９〜
５１を形成する。
【００３３】
このようにして、図２（Ｃ）に示すようなＴＦＴを作製することができる。駆動回路７
３のｎチャネル型ＴＦＴ７１は、ゲート電極を形成する第２の形状の導電層２７と重なる
第３の濃度の不純物領域３６（本明細書中ではＧＯＬＤ領域と呼ぶ）、ゲート電極の外側
に形成される第２の濃度の不純物領域３３（本明細書中ではＬＤＤ領域ともいう）とソー
ス領域またはドレイン領域として機能する第１の濃度の不純物領域３０を有している。ま
た、画素部の画素ＴＦＴ７４には、ゲート電極の外側に形成される第３の濃度の不純物領
域３８と第２の濃度の不純物領域３５（本明細書中では共にＬＤＤ領域と呼ぶ）とソース
領域またはドレイン領域として機能する第１の濃度の不純物領域３２を有している。
【００３４】
（実施形態２）
本実施形態では、画素部にＴＦＴを作製する工程と同一の工程で凸部を形成し、凹凸を
有する画素電極を形成する方法について説明する。
【００３５】
ガラス基板、石英基板、シリコン基板、金属基板、ステンレス基板の表面に絶縁膜を形
成したもの、または本実施例の処理温度に耐えうる耐熱性を有したプラスチック基板のう
ちのいずれかの基板上に、下地絶縁膜を形成しその上に半導体層を形成する。
【００３６】
凸部は、フォトマスクを用いて作製すると再現性の高いものが得られるため、画素ＴＦ
Ｔ１２０３の作製工程にしたがって作製すればよい。画素ＴＦＴ１２０３の作製と同様に
積層される半導体層、ゲート絶縁膜および導電膜を積層して凸部を形成している例を図３
〜図５で示している。
【００３７】
凸部の作製方法は特に限定されることなく、上記の膜の単層、またはいずれかの組み合
わせの積層を用いることもできる。例えば、半導体層および絶縁膜の積層からなる凸部や
導電膜の単層からなる凸部を形成することもできる。すなわち、半導体装置作製のための
工程数を増加させることなく、複数の凸部を形成することができる。
【００３８】
こうして形成された凸部および同一工程で形成された画素ＴＦＴ、駆動回路に含まれる
ＴＦＴを覆うように層間絶縁膜を形成する。絶縁膜の材料によって画素電極の凹凸の曲率
を調節することは可能であり、この画素電極の凹凸の曲率半径は、０．１〜０．４μm（
好ましくは０．２〜２μm）である。また、有機樹脂膜からなる絶縁膜を形成する場合は
、粘度が１０〜１０００ｃｐ（好ましくは４０〜２００ｃｐ）の有機樹脂膜（例えば、ポ
リイミド、アクリル樹脂といった材料）を用い、十分に凹凸領域の影響をうけて表面に凹
凸があらわれる有機樹脂材料を用いる。
【００３９】
凹凸を有する層間絶縁膜が形成されたら、その上に画素電極を形成する。画素電極の表
面も絶縁膜の凹凸の影響を受け表面が凹凸化する。この凹凸の高さは０．３〜３μmであ
る。この画素電極の表面に形成された凹凸によって、図６に示すように入射光が反射され
る際に効果的に光を散乱させることができる。
【００４０】
本発明の実施形態では、画素ＴＦＴが作製される工程に準じて半導体層、ゲート絶縁膜
、第１の導電膜および第２の導電膜を積層した凸部を示しているが、特に限定されること
はなく、いずれかの層、膜の単層または、組み合わせの積層を用いればよい。工程数を増
やさずに、必要な高さを有する凸部を形成することができる。なお、相互に近接する凸部
はそれぞれ０．１μm以上、好ましくは１μm隔離されている。
【００４１】
特に限定されることはないが、凸部の大きさはランダムである方がより反射光を散乱さ
せるためには望ましい。また、凸部の形状および配置は不規則であっても規則的であって
もよい。さらに、凸部は、画素部の表示領域となる画素電極の下方にあたる領域であれば
特に限定されることはない。
上面から観察したときの凸部の大きさは、１００〜４００μm2の範囲内、好ましくは２
５〜１００μm2であるとよい。
【００４２】
以上のようにして、作製工程を増やすことなく、凹凸形状の画素電極を作製することが
できる。
【実施例１】
【００４３】
本発明の実施例を図７〜図１１により説明する。ここでは、同一基板上に画素部と、画
素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を
同時に作製する方法について詳細に説明する。
【００４４】
基板１００は、ガラス基板、石英基板、セラミック基板などを用いることができる。ま
た、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用い
ても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用い
てもよい。
【００４５】
次いで、図７（Ａ）に示すように、基板１００上に酸化シリコン膜、窒化シリコン膜ま
たは酸化窒化シリコン膜等の絶縁膜から成る下地絶縁膜１０１を形成する。本実施例では
下地絶縁膜１０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層さ
せた構造を用いても良い。下地絶縁膜１０１の一層目１０１ａとしては、ＳｉＨ4、ＮＨ3
、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜１０１ａを５０〜１００ｎ
ｍ形成する。次いで、下地絶縁膜１０１のニ層目１０１ｂとしては、ＳｉＨ4、及びＮ2Ｏ
を反応ガスとして成膜される酸化窒化シリコン膜１０１ｂを１００〜１５０ｎｍの厚さに
積層形成する。
【００４６】
次いで、下地絶縁膜１０１上に非晶質半導体膜を形成する。非晶質半導体膜は、３０〜
６０ｎｍの厚さで形成する。非晶質半導体膜の材料に限定はないが、好ましくはシリコン
またはシリコンゲルマニウム（ＳｉxＧｅ1-x；０＜ｘ＜１、代表的には、ｘ＝０．００１
〜０．０５）合金などで形成すると良い。本実施例では、プラズマＣＶＤ法により、Ｓｉ
Ｈ4ガスを用いて、非晶質シリコン膜を形成する。
【００４７】
また、下地絶縁膜と非晶質半導体膜とは同じ成膜方法で形成可能であるため、下地絶縁
膜１０１と非晶質半導体膜を連続形成することも可能である。
【００４８】
次いで、非晶質半導体膜に公知の結晶化処理（レーザー結晶化法、熱結晶化法、または
ニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形
状にパターニングする。本実施例では、ニッケルを含有する溶液を非晶質シリコン膜上に
保持させた後、脱水素化（５００℃、１時間）続けて熱結晶化（５５０℃、４時間）を行
い、更に結晶化を改善するためのレーザーアニール処理を行って、結晶質シリコン膜を形
成する。そして、この結晶質シリコン膜にフォトリソグラフィ法を用いたパターニング処
理を行い、半導体層１０２〜１０６を形成する。
【００４９】
また、半導体層１０２〜１０６を形成した後、ｎチャネル型ＴＦＴのしきい値（Ｖｔｈ
）を制御するためにｐ型を付与する不純物元素を添加してもよい。半導体に対してｐ型を
付与する不純物元素には、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など
周期律第１３族元素が知られている。本実施例では、ボロン（Ｂ）を添加する。
【００５０】
また、レーザー結晶化法で結晶質半導体膜を作成する場合には、パルス発振型または連
続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる
。これらのレーザーを用いる場合には、レーザー発振器から放出されたレーザー光を光学
系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は、実施者が適
宜選択すればよい。
【００５１】
次いで、島状半導体層１０２〜１０６を覆うゲート絶縁膜１０７を形成する。ゲート絶
縁膜１０７は、プラズマＣＶＤ法やスパッタ法で形成し、その厚さを４０〜１５０ｎｍと
してシリコンを含む絶縁膜で形成する。勿論、このゲート絶縁膜は、シリコンを含む絶縁
膜を単層或いは積層構造として用いることができる。
【００５２】
酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho S
ilicate）とＯ2を混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（
１３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ／ｃｍ2で放電させて形成することができ
る。このようにして作製される酸化シリコン膜は、形成後４００〜５００℃の熱アニール
によりゲート絶縁膜として良好な特性を得ることができる。
【００５３】
次いで、ゲート絶縁膜１０７上に膜厚２０〜１００ｎｍの第１の導電膜（ＴａＮ）１０
８と、膜厚１００〜４００ｎｍの第２の導電膜（Ｗ）１０９とを積層形成する。ゲート電
極を形成する導電膜は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前
記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不
純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また
、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、
第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合
わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする
組み合わせとしてもよい。
【００５４】
次に、フォトリソグラフィ法を用いてレジストからなるマスク１１０〜１１５を形成し
、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（In
ductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガ
スにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ
）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投
入してプラズマを生成してエッチングを行う。基板側（試料ステージ）にも１５０ＷのＲ
Ｆ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この
第１のエッチング条件によりＷ膜をエッチングして端部にテーパーを有する第１の形状の
第１の導電膜を形成する。
【００５５】
この後、レジストからなるマスク１１０〜１１５を除去せずに第２のエッチング条件に
変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（
ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）
電力を投入してプラズマを生成して約３０秒程度のエッチングを行う。基板側（試料ステ
ージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス
電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜と
も同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングす
るためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００５６】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとするこ
とにより、基板側に印加するバイアス電圧の効果により端部がテーパー形状の第１の形状
の導電層が形成される。このテーパー部の角度は１５〜４５°となる。こうして、第１の
エッチング処理により第１の形状の導電層１１７〜１２２（第１の導電層１１７ａ〜１２
２ａと第２の導電層１１７ｂ〜１２２ｂ）を形成する。１１６はゲート絶縁膜であり、第
１の形状の導電層１１７〜１２２で覆われない領域は２０〜５０ｎｍ程度エッチングされ
薄くなった領域が形成される。
【００５７】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層
にｎ型を付与する不純物元素を添加する（図７（Ｂ））。ドーピング処理はイオンドープ
法、もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１．５×１
０15／cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素
として周期表の１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる
。この場合、導電層１１７〜１２１がｎ型を付与する不純物元素に対するマスクとなり、
自己整合的に第１の濃度の不純物領域１２３〜１２７が形成される。第１の濃度の不純物
領域１２３〜１２７には１×１０20〜１×１０21／cm3の濃度範囲でｎ型を付与する不純
物元素を添加する。
【００５８】
次に、レジストからなるマスクを除去せずに図７（Ｃ）に示すように第２のエッチング
処理を行う。エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を
２０／２０／２０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（
１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行う。基板側（試料
ステージ）には２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチング処理
に比べ低い自己バイアス電圧を印加する。この第３のエッチング条件によりＷ膜をエッチ
ングする。こうして、上記第３のエッチング条件によりＷ膜を異方性エッチングして第２
の形状の導電層１２９〜１３４を形成する。
【００５９】
Ｗ膜やＴａＮ膜に対するＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成される
ラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａＮの
フッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その
他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスで
はＷ膜及びＴａＮ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加す
るとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する
。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａＮは
Ｆが増大しても相対的にエッチング速度の増加は少ない。また、ＴａＮはＷに比較して酸
化されやすいので、Ｏ2を添加することでＴａＮの表面が多少酸化される。ＴａＮの酸化
物はフッ素や塩素と反応しないため、さらにＴａＮ膜のエッチング速度は低下する。従っ
て、Ｗ膜とＴａＮ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速
度をＴａＮ膜よりも大きくすることが可能となる。
【００６０】
次いで、レジストからなるマスクを除去せずに図８（Ａ）に示すように第２のドーピン
グ処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の
条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２
０ｋｅＶ、本実施例では９０ｋｅＶの加速電圧とし、１．５×１０14atoms/cm2のドーズ
量で行い、図８（Ｂ）で形成された第１の濃度の不純物領域より内側の半導体層に新たな
不純物領域を形成する。ドーピングは、第２の形状の導電層１２９〜１３３を不純物元素
に対するマスクとして用い、第２の形状の第１の導電層１２９ａ〜１３３ａの下部におけ
る半導体層にも不純物元素が添加されるようにドーピングする。
【００６１】
こうして、第２の形状の第１の導電層１２９ａ〜１３３ａと重なる第３の濃度の不純物
領域１４０〜１４４と、第１の濃度の不純物領域１４５〜１４９と第３の濃度の不純物領
域との間の第２の濃度の不純物領域１３５〜１３９とを形成する。
【００６２】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク１５０
、１５１を形成して、図８（Ｂ）に示すように、第３のエッチング処理を行う。エッチン
グ用ガスにＳＦ6とＣｌ2とを用い、それぞれのガス流量比を５０／１０（ｓｃｃｍ）とし
、１．３Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入
してプラズマを生成して約３０秒のエッチングを行う。基板側（試料ステージ）には１０
ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する
。こうして、前記第３のエッチング条件により後のｐチャネル型ＴＦＴ及び後の画素部の
ＴＦＴのＴａＮ膜をエッチングして第３の形状の導電層１５２〜１５５を形成する。
【００６３】
なお、本明細書において、例えば後のｐチャネル型ＴＦＴとは、作製工程中のＴＦＴで
あって完成後にｐチャネル型ＴＦＴとして機能するＴＦＴのことを指す。いずれのＴＦＴ
にも適応する。
【００６４】
そして、レジストからなるマスクを除去した後、図８（Ｃ）に示すように、ゲート絶縁
膜のエッチングを行う。エッチング用ガスとしてＣＨＦ3を用い、ガス流量を３５ｓｃｃ
ｍ、８００ＷのＲＦ電力を投入してプラズマを生成してエッチングを行った。ここでは、
第２の形状の導電層１２９、１３１と第３の形状の導電層１５２〜１５５がマスクの役割
をし、ＴＦＴ毎にゲート絶縁膜は切断される（１５７〜１６２）。
【００６５】
次いで、新たにレジストからなるマスク１６４〜１６６を形成して図９（Ａ）に示すよ
うに、第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型Ｔ
ＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加
された第４の濃度の不純物領域１６７〜１７２を形成する。第３の形状の導電層１５２、
１５４を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自
己整合的に第４の濃度の不純物領域を形成する。本実施例では、第４の濃度の不純物領域
１６７〜１７２はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。この第３のド
ーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマス
ク１６４〜１６６で覆われている。第１のドーピング処理及び第２のドーピング処理によ
って、第４の濃度の不純物領域１６７〜１７２にはそれぞれ異なる濃度でリンが添加され
ているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度の方が高くなる
ようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン
領域として機能するために何ら問題は生じない。
【００６６】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。本実施例において、
全ての不純物領域が、導電層をマスクとして自己整合的に形成された。半導体層と重なる
第３の形状の導電層１２９、１３０、１５２及び１５３がゲート電極として機能する。ま
た、１５５はソース配線、１５４は保持容量の一方の電極となる容量配線として機能する
。
【００６７】
次いで、レジストからなるマスク１６４〜１６６を除去し、全面を覆う第１層間絶縁膜
１７３を形成する。この第１層間絶縁膜１７３としては、プラズマＣＶＤ法またはスパッ
タ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。本実施
例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。勿論
、第１層間絶縁膜１７３は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを
含む絶縁膜を単層または積層構造として用いても良い。
【００６８】
次いで、図９（Ｂ）に示すように、それぞれの半導体層に添加された不純物元素を活性
化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で
行う。熱アニール法としては、酸素濃度が１００ｐｐｍ以下、好ましくは０．１ｐｐｍ以
下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよい。なお
、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴ
Ａ法）を適用することができる。
【００６９】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッ
ケルが、高濃度にリンを含む領域１４５〜１４９、１６７、１７０にゲッタリングされ、
主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作
製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高
い電界効果移動度が得られ、良好な特性を達成することができる。
【００７０】
次いで、第１の層間絶縁膜１７３上に有機絶縁物材料から成る第２の層間絶縁膜１７４
を形成する。次いで、ソース配線１５５に達するコンタクトホールと各不純物領域１４５
、１４７、１４８ａ、１６７、１７０に達するコンタクトホールを形成するためのパター
ニングを行う。
【００７１】
そして、駆動回路１４０６において、第１の濃度の不純物領域または第４の濃度の不純
物領域とそれぞれ電気的に接続する配線１７５〜１８０を形成する。なお、これらの配線
は、膜厚５０〜２５０ｎｍのＴｉ膜と、膜厚３００〜５００ｎｍの合金膜（ＡｌとＴｉと
の合金膜）との積層膜をパターニングして形成する。
【００７２】
また、画素部１４０７においては、画素電極１８３、ゲート線１８２、接続電極１８１
を形成する（図９（Ｃ））。この接続電極１８１によりソース線１５５は、画素ＴＦＴ１
４０４と電気的な接続が形成される。また、ゲート線１８２は、第３の形状の導電層（画
素ＴＦＴのゲート電極）１５３と電気的な接続が形成される。また、画素電極１８３は、
画素ＴＦＴのドレイン領域と電気的な接続が形成され、さらに保持容量を形成する一方の
電極として機能する半導体層と電気的な接続が形成される。また、画素電極１８３として
は、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等、反射性の優れた材料を
用いることが望ましい。
【００７３】
以上の様にして、ｎチャネル型ＴＦＴ１４０１、ｐチャネル型ＴＦＴ１４０２、ｎチャ
ネル型ＴＦＴ１４０３を有する駆動回路１４０６と、画素ＴＦＴ１４０４、保持容量１４
０５とを有する画素部１４０７を同一基板上に形成することができる。本明細書中ではこ
のような基板を便宜上アクティブマトリクス基板と呼ぶ。
【００７４】
駆動回路１４０６のｎチャネル型ＴＦＴ１４０１はチャネル形成領域１８４、ゲート電
極を形成する第３の形状の導電層１２９と重なる第３の濃度の不純物領域１４０（ＧＯＬ
Ｄ領域）、ゲート電極の外側に形成される第２の濃度の不純物領域１３５（ＬＤＤ領域）
とソース領域またはドレイン領域として機能する第１の濃度の不純物領域１４５を有して
いる。ｐチャネル型ＴＦＴ１４０２にはチャネル形成領域１８５、ゲート電極の外側に形
成される第４の濃度の不純物領域１６８、１６９、ソース領域またはドレイン領域として
機能する第４の濃度の不純物領域１６７を有している。ｎチャネル型ＴＦＴ１４０３には
チャネル形成領域１８６、ゲート電極を形成する第３の形状の導電層１３１と重なる第３
の濃度の不純物領域１４２（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の濃度
の不純物領域１３７（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１
の濃度の不純物領域１４７を有している。
【００７５】
画素部の画素ＴＦＴ１４０４にはチャネル形成領域１８７、ゲート電極の外側に形成さ
れる第３の濃度の不純物領域１４３と第２の濃度の不純物領域１３８（共にＬＤＤ領域）
とソース領域またはドレイン領域として機能する第１の濃度の不純物領域１４８ａを有し
ている。また、保持容量１４０５の一方の電極として機能する半導体層１７０〜１７２に
は第４の濃度の不純物領域と同じ濃度で、それぞれｐ型を付与する不純物元素が添加され
ている。保持容量１４０５は、絶縁膜（ゲート絶縁膜と同一膜）を誘電体として、容量配
線１５４と、半導体層１７０〜１７２とで形成している。
【００７６】
本実施例では、画素部及び駆動回路が要求する回路仕様に応じて各回路を形成するＴＦ
Ｔの構造を最適化し、半導体装置の動作性能及び信頼性を向上させることができる。具体
的には、ｎチャネル型ＴＦＴは回路仕様に応じてＬＤＤ構造或いはＧＯＬＤ構造を使い分
けることによって、同一基板上に高速動作またはホットキャリア対策を重視したＴＦＴ構
造と、低オフ電流動作を重視したＴＦＴ構造とを実現できる。
【００７７】
例えば、アクティブマトリクス型液晶表示装置の場合、ｎチャネル型ＴＦＴ１４０１、
１４０３は高速動作を重視するシフトレジスタ、分周波回路、信号分割回路、レベルシフ
タ、バッファなどの駆動回路に適している。すなわち、ＧＯＬＤ領域を形成することで、
ホットキャリア対策を重視した構造となっている。
【００７８】
また、画素ＴＦＴ１４０４は、ｎチャネル型ＴＦＴであり、低オフ電流動作を重視した
構造になっている。そのため、画素部の他にサンプリング回路にも適している。すなわち
、オフ電流値を増加させる要因となりうるＧＯＬＤ領域を配置せず、ＬＤＤ領域とオフセ
ット領域を配置することで低オフ電流動作を実現している。また、第１の濃度の不純物領
域１４８ｂはオフ電流値を低減する上で非常に有効であることが確認されている。
【００７９】
本実施例で作製するアクティブマトリクス基板の画素部の上面図を図１０に示す。なお
、図７〜図９に対応する部分には同じ符号を用いている。図１０中の鎖線Ａ−Ａ’は図９
中の鎖線Ａ―Ａ’で切断した断面図に対応している。また、図１０中の鎖線Ｂ−Ｂ’は図
９中の鎖線Ｂ―Ｂ’で切断した断面図に対応している。
【００８０】
このように、本実施例の画素構造を有するアクティブマトリクス基板は、一部が画素Ｔ
ＦＴのゲート電極１５３とゲート線１８２とを異なる層に形成し、ゲート線１８２で半導
体層を遮光することを特徴としている。
【００８１】
また、本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙
間が遮光されるように、画素電極の端部をソース配線と重なるように配置形成する。
【００８２】
また、本実施例の画素電極の表面を公知の方法、例えばサンドブラスト法やエッチング
法等により凹凸化させて、鏡面反射を防ぎ、反射光を散乱させることによって白色度を増
加させることが望ましい。
【００８３】
上述の画素構造とすることにより大きな面積を有する画素電極を配置でき、開口率を向
上させることができる。
【００８４】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォト
マスクの数を６枚（半導体層パターンマスク、第１配線パターンマスク（画素ＴＦＴのゲ
ート電極１５３、容量配線１５４、ソース線１５５を含む）、ｐチャネル型ＴＦＴ及び画
素部ＴＦＴの導電層形成のパターンマスク、ｐチャネル型ＴＦＴのソース領域及びドレイ
ン領域形成のパターンマスク、コンタクトホール形成のパターンマスク、第２配線パター
ンマスク（画素電極１８３、接続電極１８１、ゲート線１８２を含む））とすることがで
きる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが
できる。
【００８５】
図１１には透過型の液晶表示装置に適したアクティブマトリクス基板の断面図を示す。
第２の層間膜形成までは、上記の反射型のものと同じである。第２の層間膜上に透明導電
膜を形成する。そして、透明導電膜層１９１を形成するためにパターニングを行う。透明
導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化
合物を用いることができる。
【００８６】
そして、駆動回路１４０６において第１の濃度の不純物領域又は第４の濃度の不純物領
域とそれぞれで電気的に接続する配線１７５〜１８０を形成する。なお、これらの配線は
、膜厚５０〜２５０ｎｍのＴｉ膜と、膜厚３００〜５００ｎｍの合金（ＡｌとＴｉとの合
金膜）との積層膜をパターニングして形成する。また、画素部１４０７においては、画素
電極１９１、ゲート線１８２、接続電極１９２、１９３を形成する。接続電極１９２、１
９３は、画素電極１９１に重なるように形成する。このように、マスク枚数を１枚増やし
て透過型の液晶表示装置に適したアクティブマトリクス基板を作製することができる。
【００８７】
また、本実施例により得られたＴＦＴの特性は、良好な値を示した。そのうち、画素Ｔ
ＦＴのＴＦＴ特性（Ｖ−Ｉ特性）を図３７に示す。なお、ゲートリークも図中に示したが
、十分に抑えられている。特に本発明の画素ＴＦＴ構造は、オフ電流を抑える構造であり
、移動度も優れた値を示している。オフ電流とは、ＴＦＴがオフ状態にある時、流れるド
レイン電流である。
【００８８】
また、図３７はサンプル１〜８のＶ−Ｉ特性グラフを示したものであるが、そのうち、
サンプル３のＴＦＴ特性を図３８に示す。
【００８９】
本発明の構造とすることによって、Ｖ−Ｉ特性グラフにおける立ち上がり点での電圧値
を示すしきい値（Ｖｔｈ）は、０．２６３Ｖとなっており、非常に小さく良好な値を示し
ている。この差が小さければ小さいほど短チャネル効果が抑えられていると言える。また
、キャリアの移動しやすさを示すパラメータである移動度（μFE）は、１１９．２（ｃｍ
2／Ｖｓ）と優れたものとなっている。また、Ｉ―Ｖカーブの立ち上がり部分における最
大傾きの逆数を示すＳ値（サブスレッシュルド係数）は、０．１９６（Ｖ／decade）とな
った。また、ＶＤ＝５Ｖの時のオフ電流（ＩOFF2）は、０．３９ｐＡであり、オン電流（
ＩON2）は、７０μＡを示している。オン電流とは、ＴＦＴがオン状態にある時、流れる
ドレイン電流である。なお、Shift-1は、Ｉ―Ｖカーブの立ち上がりの電圧値を示してい
る。
以上に示すように、本発明を用いることにより、良好な特性を有する半導体装置を実現
することができる。
【実施例２】
【００９０】
図３９は本発明を用いて作製されるインバーター回路のｐチャネル型ＴＦＴ２１００と
ｎチャネル型ＴＦＴ２２００を示している。これらのＴＦＴは下地絶縁膜２００２が形成
された基板２００１上に形成されている。
【００９１】
ｐチャネル型ＴＦＴ２１００は、半導体層２００３、ゲート絶縁膜２０２１、第１の導
電層２００５aと第２の導電層２００５ｂから成るゲート電極を有している。半導体層２
００３にはチャネル形成領域２０１２、ソース領域２０１３、ドレイン領域２０１４、及
び該ドレイン領域とチャネル形成領域との間のＬＤＤ領域２０１５が形成されている。
【００９２】
ゲート電極は、ソース領域側において第１の導電膜２００５aと第２の導電膜２００５
ｂが接する端部は概略一致しているが、ドレイン領域側では第１の導電層２００５aの端
部が外側に形成されている。このような構造は図８（Ｂ）の第３のエッチング処理におい
て形成するレジストによるマスクをゲート電極の片側のみを覆うように形成することで実
現することができる。
【００９３】
ｐチャネル型ＴＦＴでは、その後、ｐ型の不純物元素がイオンドーピング法などで添加
され、半導体層２００３に不純物領域が形成される。ＬＤＤ領域２０１５は第１の導電層
２００５aをマスクとして形成することが可能である。これは、イオンドーピング法にお
いて、加速電圧の制御により１回のドーピング処理でソース領域及びドレイン領域と、Ｌ
ＤＤ領域の両方を形成することも可能であるが、加速電圧を最適化して、２回のドーピン
グ処理で形成しても良い。
【００９４】
一方、ｎチャネル型ＴＦＴ２２００には、半導体層２００４、ゲート絶縁膜２０２２、
第１の導電膜２００６aと第２の導電膜２００６ｂから成るゲート電極を有している。半
導体層２００４にはチャネル形成領域２０１６、ソース領域２０１７、ドレイン領域２０
１８、及びＬＤＤ領域２０１９、２０２０が形成されている。
【００９５】
ｎチャネル型ＴＦＴ２２００のゲート電極も同様に、ソース領域側において第１の導電
膜２００６aと第２の導電膜２００６ｂが接する端部は概略一致し、ドレイン領域側では
第１の導電膜２００６aの端部が外側に形成されている。ソース領域側のＬＤＤ領域２０
１９はゲート電極とオーバーラップしないＬＤＤであり、ドレイン側のＬＤＤ領域２０２
０はゲート電極とオーバーラップしている。
【００９６】
このように、ｐチャネル型ＴＦＴとｎチャネル型ＴＦＴにおいてゲート電極とオーバー
ラップするＬＤＤをドレイン側に形成することにより、ドレイン近傍の電界強度を緩和し
て、ホットキャリア効果によるＴＦＴの劣化を防ぐことができる。特に、チャネル長がサ
ブミクロンサイズになるとその効果はｐチャネル型ＴＦＴにも要求されてくる。
【００９７】
しかし、ゲート電極とオーバーラップするLDD領域はゲート電極にかかる寄生容量を増
大させるので、電界を緩和する必要にないソース側に設ける必要は必ずしもない。
【００９８】
本発明によれば、図３９に示すように、ＬＤＤ領域をドレイン側にのみ形成することが
可能である。また、これらソース領域及びドレイン領域、ＬＤＤ領域は全て自己整合的に
形成することが可能であるので、デザインルールの微細化にも容易に対応することができ
る。
【００９９】
本実施例で示すＴＦＴの構成は、インバーター回路のようにドレイン領域の位置が予め
決定されているＴＦＴに対して特に効果的に活用することができる。また、このようなＴ
ＦＴの構成は、レジストによるマスクパターンの変更のみで、実施例１に示す工程に自由
に組み入れることができる。
【実施例３】
【０１００】
実施例２で示すインバーター回路のｐチャネル型ＴＦＴとｎチャネル型ＴＦＴにおいて
、駆動電圧が１０Ｖ以下である場合には、ホットキャリア効果による劣化が顕著に現れな
いため、ゲート電極とオーバーラップするＬＤＤ領域を必ずしも形成しなくても良い。そ
の場合、ｐチャネル型ＴＦＴは図１１で示すｐチャネル型ＴＦＴ４０２と同じ構成となる
。また、ｎチャネル型ＴＦＴは図１１で示すｎチャネル型ＴＦＴ４０４と同じ構成となり
、シングルゲート構造で形成すれば良い。
【実施例４】
【０１０１】
実施例１に記載のアクティブマトリクス基板において、チャネル長を０．６μm以下と
する場合には、ｐチャネル型ＴＦＴにもゲート電極とオーバーラップするＬＤＤ領域を形
成することが望ましい。その場合、当該ＬＤＤ領域は、図１１で示すｎチャネル型ＴＦＴ
１４０１と同様にして作製し、添加する不純物元素にｐ型の不純物を適用すれば同様な構
造で形成することができる。また、当該ＬＤＤ領域は、シフトレジスタ回路やバッファ回
路のように予めソース及びドレインの方向が確定している場合には実施例２で示すように
、ドレイン側の片側に設ければ良い。
【実施例５】
【０１０２】
本実施例では実施例１と異なる工程順序でＴＦＴを作製する場合について図１２を用い
て説明する。なお、実施例１とは途中の工程が異なるだけでその他は同様であるので、同
じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施例１
と同じ不純物元素を用いる。
【０１０３】
まず、実施例１に示す作製工程に従い、第１のエッチング処理および第１のドーピング
処理を行って、図７（Ｂ）の状態まで形成する。
【０１０４】
この後、レジストからなるマスク１１０〜１１５を除去せずに第２のエッチング条件に
変え、エッチング用ガスにＣＦ4およびＣｌ2を用い、それぞれのガス流量比を３０／３０
（SCCM）とし、１Paの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６MHz）電力を
投入してプラズマを生成して約３０秒程度のエッチングを行う。基板側（試料ステージ）
にも２０ＷのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印
加する。ＣＦ4およびＣｌ2を混合した第２のエッチング条件では、導電膜（Ａ）ＴａＮ膜
および導電膜（Ｂ）Ｗ膜が同程度にエッチングされ、第１の形状の第１の導電膜２１７ａ
〜２２３ａおよび第１の形状の第２の導電膜２１７ｂ〜２２３ｂからなる第１の形状のゲ
ート電極および配線２１７〜２２３が形成される。
【０１０５】
レジストからなるマスク１１０〜１１５を除去せずに第２のドーピング処理を行う。半
導体層１０２〜１０６に、ｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を
添加する。ドーピング処理は、イオンドープ法、もしくはイオン注入法で行えばよい。ｎ
型不純物元素としては、周期律表の第１５族に属する元素、典型的にはリン（Ｐ）または
ヒ素（Ａｓ）といった元素を用いる。この場合、第１の形状のゲート電極および容量配線
２１７〜２２１がマスクとなって自己整合的に第１の濃度の不純物領域２２４ａ〜２２４
ｅが形成される（図１２（Ａ））。
【０１０６】
次に、レジストからなるマスク１１０〜１１５をそのままに第３のエッチング処理を行
う。エッチングガスにＣＦ4、Ｃｌ2およびＯ2を用い、それぞれのガス流量比を２０／２
０／２０（SCCM）とし、１．０Paの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６
MHz）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）に
は、２０ＷのＲＦ（１３．５６MHz）電力を投入して約８０秒のエッチング処理を行う。
これにより第２の形状の第１の導電膜２２５ａ〜２３１ａおよび第２の形状の第２の導電
膜２２５ｂ〜２３１ｂからなる第２の形状のゲート電極および配線２２５〜２３１が形成
される。
【０１０７】
次いで、レジストからなるマスク１１０〜１１５をそのままに、第２の形状の導電層お
よび容量配線２２５〜２２９をマスクとして用い、第２の形状の第１の導電膜（ＴａＮ膜
）の下部にもｎ型不純物元素が添加されるように第３のドーピング処理を行う。この処理
により、第１の濃度の不純物領域とチャネル形成領域との間にｎ型不純物元素濃度が１×
１０18〜１×１０19atoms/cm3の第２の濃度の不純物領域２３２ａ〜２３２ｅが形成され
る。また、第１の濃度の不純物領域２２４ａ〜２２４ｅのｎ型不純物元素濃度は１×１０
20〜１×１０21atoms/cm3となる（図１２（Ｂ））。
【０１０８】
次いで、レジストからなるマスク１１０〜１１５を除去し、後のｎチャネル型ＴＦＴお
よび後の画素ＴＦＴを覆うレジストからなるマスク２３３、２３４を形成し、第４のドー
ピング処理を行う。第２の形状の導電層２２６、２２７、容量配線２２９をマスクにして
後の第１のｐチャネル型ＴＦＴおよび後の第２のｐチャネル型ＴＦＴの半導体層にｐ型不
純物元素を添加して、自己整合的に第４の濃度の不純物領域２３５ａ〜２３５ｃおよび第
５の濃度の不純物領域２３５ｄ〜２３５ｆを形成する。本実施形態では、ｐ型不純物領域
はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。第４の濃度の不純物領域（ｐ
+）２３５ａ〜２３５ｃのｐ型不純物元素濃度は、２×１０20〜２×１０21 atoms/cm3、
第５の濃度の不純物領域２３５ｄ〜２３５ｆのｐ型不純物元素濃度は、２×１０17〜２×
１０19 atoms/cm3となる。なお、あらかじめｐチャネル型ＴＦＴの半導体層には、ｎ型不
純物元素が添加されているが、第４のドーピング処理の際に添加されるｐ型不純物元素の
濃度の方が高くなるようにドーピング処理することにより、後のｐチャネル型ＴＦＴのソ
ース領域およびドレイン領域として機能するために何ら問題は生じない（図１３（Ａ））
。
【０１０９】
次いで、レジストからなるマスク２３６、２３７で駆動回路のｎチャネル型ＴＦＴおよ
び第１のｐチャネル型ＴＦＴを覆い、第４のエッチング処理を行う。エッチングガスには
、Ｃｌ2を用い、ガスの流量は８０（SCCM）とし、１．２Paの圧力でコイル型の電極に３
５０ＷのＲＦ（１３．５６MHz）電力を投入してプラズマを生成して約３０秒エッチング
を行う。基板側（試料ステージ）、には５０ＷのＲＦ（１３．５６MHz）電力を投入し、
実質的に負の自己バイアス電圧を印加する。こうして駆動回路の第２のｐチャネル型ＴＦ
Ｔおよび画素部の画素ＴＦＴに第３の形状の導電層（第３の形状の第１の導電膜２３８ａ
〜２３９ａおよび第３の形状の第２の導電膜２３８ｂ〜２３９ｂからなる）２３８、２３
９、容量配線２４０、配線２４１、２４２が形成される（図１３（Ｂ））。なお、ここま
での処理により、ゲ−ト絶縁膜の第３の形状の導電層が形成されていない露出された領域
は、画素部が３０ｎｍ程度、駆動回路が４０ｎｍ程度の膜厚となる。
【０１１０】
以上までの工程で、それぞれの半導体層に不純物領域が形成される。この後は、実施例
１で開示された無機層間絶縁膜を形成する工程以降にしたがってアクティブマトリクス基
板の作製を行えばよい。
【０１１１】
本実施例は、実施例１で開示した作製工程にしたがってＴＦＴを作製することによって
、容易に実現することができる。また、本実施例では画素ＴＦＴと制御回路の構成のみ示
しているが、実施例１の作製工程にしたがえば、その他にも信号分割回路、分周波回路、
Ｄ／Ａコンバータ回路、オペアンプ回路、γ補正回路、さらには、メモリ回路やマイクロ
プロセッサ回路などの信号処理回路（論理回路といってもよい）を同一基板上に設けるこ
ともできる。
【実施例６】
【０１１２】
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図１４を
用いて説明する。なお、実施例１とは途中の工程が異なるだけでその他は同様であるので
、同じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施
例１と同じ不純物元素を用いる。
【０１１３】
まず、実施例１に示す作製工程にしたがい、第１のエッチング処理および第１のドーピ
ング処理を行って、図７（Ｂ）の状態まで形成する。次いで、第２のエッチング処理を行
う。エッチング用ガスにＣＦ4、Ｃｌ2およびＯ2を用い、それぞれのガス流量比を２０／
２０／２０（SCCM）とし、１．０Paの圧力でコイル型の電極に５００ＷのＲＦ（１３．５
６MHz）電力を投入してプラズマを生成して約６０秒程度のエッチングを行う。基板側（
試料ステージ）にも２０ＷのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バ
イアスを印加する。第２のエッチング処理により、図１４（Ａ）に示すような第２の形状
の導電層３０１〜３０４および配線３０５〜３０７が形成される。
【０１１４】
次いで、第２の形状の第２の導電膜をマスクとして自己整合的に、第２の形状の第１の
導電膜を介して半導体層にｎ型不純物元素を添加する。これによりチャネル形成領域と第
１の濃度の不純物領域３０８ａ〜３０８ｅとの間にｎ型不純物元素の濃度が１×１０18〜
１×１０19atoms/cm3の第２の濃度の不純物領域３０８ｆ〜３０８ｊが形成される。この
とき、第１の濃度の不純物領域３０８ａ〜ｅのｎ型不純物元素の濃度は、１×１０20〜１
×１０21atoms/cm3となる。
【０１１５】
次に、レジストからなるマスク１１０〜１１６を除去し、新たにｎチャネル型ＴＦＴお
よび画素ＴＦＴを覆うレジストからなるマスク３０９、３１０を形成して第３のドーピン
グ処理を行う。この第３のドーピング処理により、第２の形状の導電層をマスクとして自
己整合的にｐチャネル型ＴＦＴの半導体層にｐ型不純物元素が添加され、第４の濃度の不
純物領域３１１ａ〜３１１ｃおよび第５の濃度の不純物領域３１１ｄ〜３１１ｆが形成さ
れる（図１４（Ｂ））。
【０１１６】
次いで、レジストからなるマスク３０９、３１０を除去し、新たにレジストからなるマ
スク３１２、３１３を形成して、ｎチャネル型ＴＦＴおよび第２のｐチャネル型ＴＦＴを
覆う。エッチング用ガスとして、Ｃｌ2を用い、ガスの流量を８０（SCCM）とし、１．２P
aの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６MHz）電力を投入して、プラズマ
を生成して約４０秒のエッチングを行う。基板側（試料ステージ）には１０ＷのＲＦ（１
３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。こうして、第
１のｐチャネル型ＴＦＴおよび画素ＴＦＴにおいて第３の形状の導電層（第３の形状の第
１の導電膜３１４ａ〜３１５ａおよび第３の形状の第２の導電膜３１４ｂ〜３１５ｂから
なる）３１４、３１５および配線３１６〜３１８が形成される（図１４（Ｃ））。
【０１１７】
第３のエッチング処理により、第１のｐチャネル型ＴＦＴおよび画素ＴＦＴの半導体層
にオフセット領域３１１ｇ、３１１ｈが形成される。なお、本明細書において、オフセッ
ト領域とは、チャネル形成領域と同一組成の半導体層（含まれる不純物元素がチャネル形
成領域と同一であるという意味）で、ゲート電極と重ならない領域を指す。このオフセッ
ト領域３１１ｇ、３１１ｈは単なる抵抗として機能し、オフ電流値を低減する上で非常に
効果がある。
【０１１８】
この後は、実施例１で開示された無機層間絶縁膜を形成する工程以降にしたがってアク
ティブマトリクス基板の作製を行えばよい。
【０１１９】
本実施例は、実施例１で開示した作製工程にしたがってＴＦＴを作製することによって
、容易に実現することができる。また、本実施例では画素ＴＦＴと制御回路の構成のみ示
しているが、実施例１の作製工程にしたがえば、その他にも信号分割回路、分周波回路、
Ｄ／Ａコンバータ回路、オペアンプ回路、γ補正回路、さらには、メモリ回路やマイクロ
プロセッサ回路などの信号処理回路（論理回路といってもよい）を同一基板上に設けるこ
ともできる。
【実施例７】
【０１２０】
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図１５を
用いて説明する。なお、実施例１とは途中の工程が異なるだけでその他は同様であるので
、同じ工程については同一の符号を用いることとする。
【０１２１】
まず、実施例１に示す作製工程にしたがって、第１のエッチング処理および第１のドー
ピング処理を行って、図７（Ｂ）の状態まで形成する。次いで、第２のエッチング処理を
行う。第２のエッチング処理は、エッチング用ガスにＣＦ4、Ｃｌ2およびＯ2を用いてそ
れぞれのガス流量比は２０／２０／２０（SCCM）とし、１．０Paの圧力でコイル型の電極
に５００ＷのＲＦ（１３．５６MHz）電力を投入してプラズマを生成して約８０秒のエッ
チングを行う。基板側（試料ステージ）には２０ＷのＲＦ（１３．５６MHz）電力を投入
し、実質的に負の自己バイアスを印加する。こうして第２の形状の導電層および配線が形
成される。
【０１２２】
次いで、ｎチャネル型ＴＦＴおよび画素ＴＦＴをレジストからなるマスク４０１、４０
２で覆って第２のドーピング処理を行う。この第２のドーピング処理により、ｐ型不純物
元素がｐチャネル型ＴＦＴの半導体層に添加される。第２の形状の第２の導電膜をマスク
として自己整合的に、第２の形状の第１の導電膜を介してｐ型不純物元素を添加し、第４
の濃度の不純物領域４０３ａ〜ｃおよび第５の濃度の不純物領域４０３ｄ〜ｆが形成され
る（図１５（Ａ））。
【０１２３】
次いで、レジストからなるマスク４０４、４０５でｎチャネル型ＴＦＴおよび第２のｐ
チャネル型ＴＦＴを覆って、第３のエッチング処理を行う。エッチング用ガスにＣｌ2を
用い、ガスの流量を８０（SCCM）とし、１．２Paの圧力でコイル型の電極に５００ＷのＲ
Ｆ（１３．５６MHz）電力を投入してプラズマを生成して約４０秒エッチング処理を行っ
た。基板側（試料ステージ）には２０ＷのＲＦ（１３．５６MHz）電力を投入し、実質的
に負の自己バイアスを印加する。こうして第３の形状の導電層４０６、４０７および配線
４０８〜４１０が形成される（図１５（Ｂ））。
【０１２４】
続いて、レジストからなるマスク４０４、４０５を除去し、第３のドーピング処理を行
う。第３のドーピング処理では、ｎ型不純物元素を添加する。なお、ｐチャネル型ＴＦＴ
の半導体層にはｐ型不純物元素が、ｎ型不純物元素の濃度より高い濃度で添加されている
ため、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するのになんら問
題は生じない（図１５（Ｃ））。
【０１２５】
ここまでの工程が終了したら、実施例１で開示された無機層間絶縁膜を形成する工程以
降にしたがってアクティブマトリクス基板の作製を行えばよい。
【０１２６】
本実施例は、実施例１で開示した作製工程にしたがってＴＦＴを作製することによって
、容易に実現することができる。また、本実施例では画素ＴＦＴと制御回路の構成のみ示
しているが、実施例１の作製工程にしたがえば、その他にも信号分割回路、分周波回路、
Ｄ／Ａコンバータ回路、オペアンプ回路、γ補正回路、さらには、メモリ回路やマイクロ
プロセッサ回路などの信号処理回路（論理回路といってもよい）を同一基板上に設けるこ
ともできる。
【実施例８】
【０１２７】
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図１６を
用いて説明する。なお、実施例１とは途中の工程が異なるだけでその他は同様であるので
、同じ工程については同一の符号を用いることとする。
【０１２８】
まず、実施例１に示す作製工程にしたがって、第２のエッチング処理および第２のドー
ピング処理を行って、図７（Ｃ）の状態まで形成する。
【０１２９】
次いで、レジストからなるマスク５０１を形成し、ｎチャネル型ＴＦＴを覆い、第３の
エッチング処理を行う。第３のエッチング処理は、エッチング用ガスとしてＣｌ2を用い
、ガスの流量は８０（SCCM）とし、１．２Paの圧力でコイル型の電極に３５０ＷのＲＦ（
１３．５６MHz）電力を投入してプラズマを生成して約４０秒のエッチングを行う。基板
側（試料ステージ）には５０ＷのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自
己バイアス電圧を印加する。こうして第３の形状の導電層および配線５０２〜５０７が形
成される（図１６（Ｂ））。
【０１３０】
レジストからなるマスクを除去した後、ゲート絶縁膜のエッチングを行う。エッチング
用ガスＣＨＦ3を用い、ガスの流量を３５（SCCM）とし８００ＷのＲＦ（１３．５６MHz）
電力を投入してプラズマを生成してエッチングを行う。ここでは、ｎチャネル型ＴＦＴは
第２の形状のゲート電極、その他は第３の形状の導電層および容量配線がマスクとなって
おり、ＴＦＴ毎にゲート絶縁膜は切断されゲート絶縁膜５０８〜５１４が形成される（図
１６（Ｃ））。
【０１３１】
次いで、新たにレジストからなるマスク５１５、５１６を形成して第３のドーピング処
理を行う。第３のドーピング処理により、ｐチャネル型ＴＦＴの半導体層にｐ型不純物元
素を添加して、第３の形状のゲート電極および容量配線をマスクとして、自己整合的に第
４の濃度の不純物領域５１７ａ〜５１７ｃおよび第５の濃度の不純物領域５１７ｄ〜５１
７ｆが形成される（図１７）。
【０１３２】
ここまでの工程が終了したら、実施例１で開示された無機層間絶縁膜を形成する工程以
降にしたがってアクティブマトリクス基板の作製を行えばよい。  本実施例は、実施例１
で開示した作製工程にしたがってＴＦＴを作製することによって、容易に実現することが
できる。また、本実施例では画素ＴＦＴと制御回路の構成のみ示しているが、実施例１の
作製工程にしたがえば、その他にも信号分割回路、分周波回路、Ｄ／Ａコンバータ回路、
オペアンプ回路、γ補正回路、さらには、メモリ回路やマイクロプロセッサ回路などの信
号処理回路（論理回路といってもよい）を同一基板上に設けることもできる。
【実施例９】
【０１３３】
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図１８を
用いて説明する。なお、実施例１とは途中の工程が異なるだけでその他は同様であるので
、同じ工程については同一の符号を用いることとする。
【０１３４】
まず、実施例１で示す作製工程にしたがって、第２のエッチング処理および第２のドー
ピング処理を行って、図７（Ｃ）の第２の形状の導電層および配線が形成される工程まで
行う。
【０１３５】
次いで、レジストからなるマスク６０１でｎチャネル型ＴＦＴを覆い、第３のエッチン
グ処理を行う。エッチング用ガスとしてＣｌ2を用い、ガスの流量は８０（SCCM）とし、
１．２Paの圧力でコイル型の電極に３５０ＷのＲＦ（１３．５６MHz）電力を投入してプ
ラズマを生成して約４０秒のエッチングを行う。基板側（試料ステージ）には５０ＷのＲ
Ｆ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。こうし
て第３の形状の導電層および配線６０２〜６０７が形成される（図１８（Ｂ））。
【０１３６】
次いで、レジストからなるマスク６０１を除去し、新たにレジストからなるマスク６０
８、６０９を形成してｎチャネル型ＴＦＴおよび画素ＴＦＴを覆い、第３のドーピング処
理を行う。ｐ型不純物元素を添加し、第４の濃度のｐ型不純物領域６１０ａ〜６１０ｃ、
第５の濃度の不純物領域６１０ｄ〜６１０ｆを形成する（図１８（Ｃ））。
【０１３７】
ここまでの工程が終了したら、実施例１で開示された無機層間絶縁膜を形成する工程以
降にしたがってアクティブマトリクス基板の作製を行えばよい。
【０１３８】
本実施例は、実施例１で開示した作製工程に従って、ＴＦＴを作製することによって、
容易に実現することができる。また、本実施例では画素ＴＦＴと制御回路の構成のみ示し
ているが、実施例１の作製工程にしたがえば、その他にも信号分割回路、分周波回路、Ｄ
／Ａコンバータ回路、オペアンプ回路、γ補正回路、さらには、メモリ回路やマイクロプ
ロセッサ回路などの信号処理回路（論理回路といってもよい）を同一基板上に設けること
もできる。
【実施例１０】
【０１３９】
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図１９を
用いて説明する。なお、実施例１とは途中の工程が異なるだけでその他は同様であるので
、同じ工程については同一の符号を用いることとする。
【０１４０】
まず、実施例１に示す作製工程にしたがって、第１のエッチング処理および第１のドー
ピング処理を行って、図７（Ｂ）の状態まで形成する。次いで、第２のエッチング処理を
行う。第２のエッチング処理は、第１のエッチング条件として、エッチング用ガスにＣＦ
4、Ｃｌ2を用い、それぞれのガスの流量比を３０／３０（SCCM）とし、１．０Paの圧力で
コイル型の電極に５００ＷのＲＦ（１３．５６MHz）電力を投入してプラズマを生成して
約３０秒のエッチングを行う。基板側（試料ステージ）には２０ＷのＲＦ（１３．５６MH
z）電力を投入し、実質的に負の自己バイアスを印加する（図１９（Ｂ））。続いて、第
２のエッチング条件としてエッチング用ガスにＣＦ4、Ｃｌ2およびＯ2を用い、それぞれ
のガスの流量比を２０／２０／２０（SCCM）とし、１．０Paの圧力でコイル型の電極に５
００ＷのＲＦ（１３．５６MHz）電力を投入してプラズマを生成して約６０秒のエッチン
グを行う。基板側（試料ステージ）には２０ＷのＲＦ（１３．５６MHz）電力を投入し、
実質的に負の自己バイアスを印加する。こうして第２の形状の導電層および配線７０１〜
７０７が形成される（図１９（Ｃ））。
【０１４１】
次いで、第２のドーピング処理を行う。ｎ型不純物元素を添加して、第２の形状のゲー
ト電極および容量配線をマスクとして用い、ｎ型不純物元素濃度が１×１０18〜１×１０
19atoms/cm3の第２の濃度の不純物領域７０８ａ〜７０８ｅを自己整合的に形成する。ま
た、このとき、第１の濃度の不純物領域のｎ型不純物元素濃度は１×１０20〜１×１０21
atoms/cm3となる（図２０（Ａ））。
【０１４２】
本実施例では、第２のエッチング処理で、２段階に導電膜をエッチングしており、第１
の導電膜が第１の条件のエッチング処理において後退するため、ゲート電極がゲート絶縁
膜を介して第２の濃度の不純物領域と重なるＬov領域および第２の濃度の不純物領域と重
ならないＬoff領域７１９が形成されている。
【０１４３】
次いで、レジストからなるマスク７０９を形成し、ｎチャネル型ＴＦＴを覆い、第３の
エッチング処理を行う。第３のエッチング処理は、エッチング用ガスとしてＣｌ2を用い
、ガスの流量は８０（SCCM）とし、１．２Paの圧力でコイル型の電極に３５０ＷのＲＦ（
１３．５６MHz）電力を投入してプラズマを生成して約４０秒のエッチングを行う。基板
側（試料ステージ）には５０ＷのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自
己バイアス電圧を印加する。こうして第３の形状の導電層および配線７１０〜７１５が形
成される（図２０（Ｂ））。
【０１４４】
次いで、新たにレジストからなるマスク７１６、７１７を形成してｎチャネル型ＴＦＴ
および画素ＴＦＴを覆い、第３のドーピング処理を行う。第３のドーピング処理により、
ｐチャネル型ＴＦＴの半導体層にｐ型不純物元素を添加して、第３の形状の導電層および
容量配線をマスクとして、自己整合的に第４の濃度の不純物領域７１８ａ〜７１８ｃおよ
び第５の濃度の不純物領域７１８ｄ〜７１８ｆが形成される（図２０（Ｃ））。
【０１４５】
ここまでの工程が終了したら、実施例１で開示する無機層間絶縁膜を形成する工程以降
にしたがってアクティブマトリクス基板の作製を行えばよい。
【０１４６】
本実施例は、実施例１で開示する作製工程に従って、ＴＦＴを作製することによって、
容易に実現することができる。また、本実施例では画素ＴＦＴと制御回路の構成のみ示し
ているが、実施例１の作製工程にしたがえば、その他にも信号分割回路、分周波回路、Ｄ
／Ａコンバータ回路、オペアンプ回路、γ補正回路、さらには、メモリ回路やマイクロプ
ロセッサ回路などの信号処理回路（論理回路といってもよい）を同一基板上に設けること
もできる。
【実施例１１】
【０１４７】
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図２１を
用いて説明する。なお、実施例１とは途中の工程が異なるだけでその他は同様であるので
、同じ工程については同一の符号を用いることとする。
【０１４８】
まず、実施例１に示す作製工程にしたがって、第２のエッチング処理および第２のドー
ピング処理を行って、図７（Ｃ）の第２の形状の導電層および配線が形成された状態にす
る。
【０１４９】
次いで、レジストからなるマスク８０１、８０２を形成し、後のｎチャネル型ＴＦＴお
よび後の第２のｐチャネル型ＴＦＴを覆い、第３のエッチング処理を行う。第３のエッチ
ング処理は、エッチング用ガスとしてＣｌ2を用い、ガスの流量は８０（SCCM）とし、１
．２Paの圧力でコイル型の電極に３５０ＷのＲＦ（１３．５６MHz）電力を投入してプラ
ズマを生成して約４０秒のエッチングを行う。基板側（試料ステージ）には５０ＷのＲＦ
（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。こうして
第３の形状の導電層および配線８０３〜８０７が形成される（図２１（Ｂ））。
【０１５０】
レジストからなるマスク８０１、８０２を除去したら、新たにレジストからなるマスク
８０８、８０９を形成してｎチャネル型ＴＦＴおよび画素ＴＦＴを覆い、第３のドーピン
グ処理を行う。第３のドーピング処理により、ｐチャネル型ＴＦＴの半導体層にｐ型不純
物元素を添加して、第３の形状の導電層および容量配線をマスクとして、自己整合的に第
４の濃度の不純物領域８１０ａ〜ｃおよび第５の濃度の不純物領域８１０ｄ〜ｆが形成さ
れる（図２１（Ｃ））。
【０１５１】
ここまでの工程が終了したら、実施例１で開示された無機層間絶縁膜を形成する工程以
降にしたがってアクティブマトリクス基板の作製を行えばよい。
【実施例１２】
【０１５２】
本実施形態では、本明細書において開示した作製方法にしたがって作製されたＴＦＴの
特性を測定した結果を示す。
【０１５３】
まず、実施例５に記載された作製方法にしたがって作製された画素ＴＦＴ（ｎチャネル
型ＴＦＴ）のドレイン電流（Ｉd）とゲート電圧（Ｖg）との関係を示すグラフ（以下、Ｉ
d−Ｖg曲線という）を図４０に示す。測定は、ソース電圧（Ｖs）は０Ｖ、ドレイン電圧
（Ｖd）は、１Ｖまたは１４Ｖとした。実測値は、チャネル長（Ｌ）が６μｍ、チャネル
幅（Ｗ）が４μｍである。
【０１５４】
Ｖd＝１４Ｖ時のオフ電流（Ｉoff）は、０．５pAであった。
【０１５５】
次に、実施例８で示した作製方法により得られた画素ＴＦＴおよび駆動回路の第１のｐ
チャネル型ＴＦＴのＩd−Ｖg曲線を図４１に示す。
測定は、ソース電圧（Ｖs）は０Ｖ、ドレイン電圧（Ｖd）は、１Ｖまたは１４Ｖとした
。実測値は、画素ＴＦＴはチャネル長（Ｌ）が６μｍ、チャネル幅（Ｗ）が４μｍ、第１
のｐチャネル型ＴＦＴはチャネル長（Ｌ）が７μｍ、チャネル幅（Ｗ）が８μｍである。
【０１５６】
画素ＴＦＴは、Ｖd＝１４Ｖ時のオフ電流（Ｉoff）は０．３pAで、第１のｐチャネル型
ＴＦＴは、２pAであった。オフセット領域がないｐチャネル型ＴＦＴと比較すると、Ｖg
が高い時のＩoffの跳ね上がりが抑えられていた。
【０１５７】
なお、その他の実施形態にしたがって作製されたｎチャネル型ＴＦＴについて、Ｉoff
＝１０〜３０（pA）、電界効果移動度１３０〜１８０（cm2/Vs）、Ｓ値０．１９〜０．２
６（Ｖ/dec）、ｐチャネル型ＴＦＴについて、Ｉoff＝２〜１０（pA）、電界効果移動度
７０〜１１０（cm2/Vs）、Ｓ値０．１９〜０．２５（Ｖ/dec）、画素ＴＦＴについて、Ｉ
off＝２〜１０（pA）、電界効果移動度７０〜１５０（cm2/Vs）、Ｓ値０．１６〜０．２
４（Ｖ/dec）という良好な特性が得られた。
【０１５８】
次に、信頼性に関する測定を行った結果を示す。
【０１５９】
信頼性の評価は、１０年保証電圧を調べることで評価している。なお、１０年保証電圧
とは、ＴＦＴの移動度の最大値（μFE(max)）が１０％変動するまでの時間を寿命とした
とき、ストレス電圧の逆数を片対数グラフにプロットして、得られる直線的な関係より、
寿命が１０年であるストレス電圧を推定して求めている。実施形態１の作製方法にしたが
って作製されたＴＦＴ（駆動回路）に関して測定を行ったところ、図４２で示すように、
１０年保証電圧は２０Ｖ以上と非常に高い信頼性を示した。
【０１６０】
次に、オンストレスによる１０００時間寿命温度を調べるため、Ｖg＝＋２０Ｖ（ｐチ
ャネル型ＴＦＴは逆の符号）、Ｖd＝０Ｖにおいて、ＴＦＴ特性（Shift＿1）が０．１Ｖ
変動するまでの時間を１０００／Ｔ（Ｔ：絶対温度（Ｋ））に対してプロットし、１００
０時間で０．１Ｖ変動する温度（寿命温度）の推定を行った。図４３で示すように、ｎチ
ャネル型ＴＦＴおよびｐチャネル型ＴＦＴともに１０００時間での寿命温度は８０℃以上
が得られた。
【０１６１】
次いで、オフストレスによる１０００時間寿命温度を調べるため、Ｖg＝０Ｖ、Ｖd＝＋
２０Ｖ（ｐチャネル型ＴＦＴは逆の符号）において、ＴＦＴ特性（Shift＿1）が０．１Ｖ
変動するまでの時間を１０００／Ｔ（Ｔ：絶対温度（Ｋ））に対してプロットし、１００
０時間で０．１Ｖ変動する温度（寿命温度）の推定を行った。図４４で示すように、ｎチ
ャネル型ＴＦＴおよびｐチャネル型ＴＦＴともに１０００時間での寿命温度は８０℃以上
が得られた。
【０１６２】
次いで、トランジェントストレスによるｎチャネル型ＴＦＴの特性変動およびｐチャネ
ル型ＴＦＴの特性変動を調べるため、Ｖd＝＋２０Ｖ（ｐチャネル型ＴＦＴは逆の符号）
、Ｖg＝２〜６Ｖ（ｐチャネル型ＴＦＴは逆の符号）において、２０時間（室温）後のオ
ン特性変動を見ている。（ここで、トランジェントストレスとは、ドレイン電圧をある値
に設定し、ゲート電圧をある値にし、ストレスをかけたときのこのストレスのことを指し
ている。）
図４５（Ａ）、（Ｂ）より、２０時間後の電界効果移動度最大値の変動は、ｎチャネル
型ＴＦＴおよびｐチャネル型ＴＦＴともに１０％以下に抑えられていることが確認された
。
【０１６３】
これらの結果により、本発明で開示した作製方法によれば、作製工程を増やさずに、信
頼性が高く、求められる性能が得られるＴＦＴを工程数を増やさずに作りわけることがで
きることがわかった。
【実施例１３】
【０１６４】
本実施例では、実施例１、５〜１１に示す工程のいずれかにしたがって作製されたアク
ティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を図２
２を用いて説明する。
【０１６５】
まず、実施例１〜８のいずれかの工程を用いて、図９（Ｃ）に示すようなアクティブマ
トリクス基板を得た後、アクティブマトリクス基板上に配向膜１１８１を形成し、ラビン
グ処理を行う。なお、本実施例では、配向膜１１８１を形成する前に、アクリル樹脂膜等
の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ
１１８０を所望の位置に形成した。また、柱状のスペーサにかえて、球状のスペーサを基
板全面に散布してもよい。
【０１６６】
次いで、対向基板１１８２を用意する。対向基板１１８２上に着色層１１８３および１
１８４、平坦化膜１１８５を形成する。赤色の着色層１１８３および青色の着色層１１８
４を一部重ねて第２遮光部を形成する。なお、図２２では図示しないが、赤色の着色層お
よび緑色の着色層を一部重ねて、第１遮光部を形成する。
【０１６７】
次いで、対向電極１１８６を画素部に形成し、対向基板１１８２の全面に配向膜１１８
７を形成し、ラビング処理を施した。
【０１６８】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシー
ル材で貼り合わせる。シール材には、フィラーが混入されていて、このフィラーと柱状ス
ペーサによって均一な間隔を保って２枚の基板が貼り合わされる。その後、両基板の間に
液晶材料１１８８を注入し、封止剤（図示せず）によって完全に封止する。液晶材料１１
８８には公知の液晶材料を用いればよく、このようにして図２２に示すアクティブマトリ
クス型液晶表示装置が完成する。
【０１６９】
本実施例で開示するように着色層を設けることにより、ブラックマスクを形成すること
なく、各画素間の隙間を第１遮光部もしくは第２遮光部で遮光することによって工程数の
低減を可能とした。
【実施例１４】
【０１７０】
本発明を用いて作製された半導体装置におけるブロック図を図２３に示す。本実施例は
、ソース側駆動回路９０、画素部９１およびゲート側駆動回路９２を有している半導体装
置について示している。なお、本明細書中において、駆動回路とはソース側駆動回路およ
びゲート側駆動回路を含めた総称を指している。
【０１７１】
ソース側駆動回路９０は、シフトレジスタ９０ａ、バッファ９０ｂ、サンプリング回路
（トランスファゲート）９０ｃを設けている。また、ゲート側駆動回路９２は、シフトレ
ジスタ９２ａ、レベルシフタ９２ｂ、バッファ９２ｃを設けている。また、必要であれば
サンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。
【０１７２】
また、本実施例において、画素部９１は複数の画素からなり、その複数の画素各々がＴ
ＦＴ素子を含んでいる。
【０１７３】
なお、図示していないが、画素部９１を挟んでゲート側駆動回路９２の反対側にさらに
ゲート側駆動回路を設けても良い。
【０１７４】
また、デジタル駆動させる場合は、図２４に示すように、サンプリング回路の代わりに
ラッチ（Ａ）９３ｂ、ラッチ（Ｂ）９３ｃを設ければよい。ソース側駆動回路９３は、シ
フトレジスタ９３ａ、ラッチ（Ａ）９３ｂ、ラッチ（Ｂ）９３ｃ、Ｄ／Ａコンバータ９３
ｄ、バッファ９３ｅを設けている。また、ゲート側駆動回路９５は、シフトレジスタ９５
ａ、レベルシフタ９５ｂ、バッファ９５ｃを設けている。また、必要であればラッチ（Ｂ
）９３ｃとＤ／Ａコンバータ９３ｄとの間にレベルシフタ回路を設けてもよい。９４は画
素部である。
【０１７５】
なお、上記構成は、実施例１〜８に示した製造工程を用いることで実現することができ
る。また、本実施例では画素部と駆動回路の構成のみ示しているが、本発明の製造工程に
従えば、メモリやマイクロプロセッサをも形成しうる。
【実施例１５】
【０１７６】
本実施例ではＴＦＴの活性層となる半導体膜を形成する工程について図２５を用いて説
明する。なお、本実施例の結晶化手段は特開平７−１３０６５２号公報の実施形態１に記
載された技術である。
【０１７７】
まず、基板（本実施例ではガラス基板）１４０１上に２００ｎｍ厚の窒化酸化シリコン
膜でなる下地絶縁膜１４０２と２００ｎｍ厚の非晶質半導体膜（本実施例では非晶質シリ
コン膜）１４０３を形成する。この工程は下地絶縁膜と非晶質半導体膜を大気解放しない
で連続的に形成しても構わない。
【０１７８】
次に、重量換算で１０ｐｐｍの触媒元素（本実施例ではニッケル）を含む水溶液（酢酸
ニッケル水溶液）をスピンコート法で塗布して、触媒元素含有層１４０４を非晶質半導体
膜１４０３の全面に形成する。ここで使用可能な触媒元素は、ニッケル（Ｎｉ）以外にも
、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白
金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素がある（図２５（Ａ））。
【０１７９】
また、本実施例ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やス
パッタ法などにより触媒元素でなる薄膜（本実施例の場合はニッケル膜）を非晶質半導体
膜上に形成する手段をとっても良い。
【０１８０】
次に、結晶化の工程に先立って４００〜５００℃で１時間程度の加熱処理工程を行い、
水素を膜中から脱離させた後、５００〜６５０℃（好ましくは５５０〜５７０℃）で４〜
１２時間（好ましくは４〜６時間）の加熱処理を行う。本実施形態では、５５０℃で４時
間の加熱処理を行い、結晶質半導体膜（本実施例では結晶質シリコン膜）１４０５を形成
する (図２５（Ｂ）) 。
【０１８１】
なお、ここでレーザ光照射工程を行って、結晶質半導体膜１４０５の結晶性を改善して
も良い。
【０１８２】
次に、結晶化の工程で用いたニッケルを結晶質シリコン膜から除去するゲッタリング工
程を行う。まず、結晶質半導体膜１４０５の表面にマスク絶縁膜１４０６を１５０ｎｍの
厚さに形成し、パターニングにより開口部１４０７を形成する。そして、露出した結晶質
半導体膜に対して１５族に属する元素（本実施形態ではリン）を添加する工程を行う。こ
の工程により１×１０19〜１×１０ 20atoms/cm 3の濃度でリンを含むゲッタリング領域
１４０８が形成される（図２５（Ｃ））。
【０１８３】
次に、窒素雰囲気中で４５０〜６５０℃（好ましくは５００〜５５０℃）、４〜２４時
間（好ましくは６〜１２時間）の加熱処理工程を行う。この加熱処理工程により結晶質半
導体膜中のニッケルは矢印の方向に移動し、リンのゲッタリング作用によってゲッタリン
グ領域１４０８に捕獲される。即ち、結晶質半導体膜中からニッケルが除去されるため、
結晶質半導体膜１４０９に含まれるニッケル濃度は、１×１０17atoms/cm3以下、好まし
くは１×１０16atoms/cm3にまで低減する。
【０１８４】
以上のようにして形成された結晶質半導体膜１４０９は、結晶化を助長する触媒元素を
用いることにより、非常に結晶性のよい半導体膜が形成されている。また、結晶化のあと
に触媒元素をゲッタリング作用により除去しており、結晶質半導体膜１４０９中（ゲッタ
リング領域以外）に残存する触媒元素濃度は１×１０17atoms/cm3以下、好ましくは１×
１０16atoms/cm3になっている。
【０１８５】
なお、実施例１で示す作製工程において無機層間絶縁膜を形成してから、半導体膜に添
加された不純物元素を活性化する工程において、ｎ型不純物元素としてソース領域または
ドレイン領域に添加されたリン（P）を用いて触媒元素をゲッタリングすることもできる
。
【０１８６】
本実施例の構成は、実施形態１、実施例１〜８に示したいずれの構成とも自由に組み合
わせることが可能である。
【実施例１６】
【０１８７】
本実施例ではＴＦＴの活性層となる半導体膜を形成する工程について図２６を用いて説
明する。具体的には特開平１０−２４７７３５号公報（ＵＳＰ６１６５８２４）に記載さ
れた技術を用いる。
【０１８８】
まず、基板（本実施例ではガラス基板）１５０１上に２００ｎｍ厚の窒化酸化シリコン
膜でなる下地絶縁膜１５０２と２００ｎｍ厚の非晶質半導体膜（本実施例では非晶質シリ
コン膜）１５０３を形成する。この工程は下地絶縁膜と非晶質半導体膜を大気解放しない
で連続的に形成しても構わない。
【０１８９】
次に、酸化シリコン膜でなるマスク絶縁膜１５０４を２００ｎｍの厚さに形成し、開口
部１５０５を形成する。
【０１９０】
次に、重量換算で１００ｐｐｍの触媒元素（本実施形態ではニッケル）を含む水溶液（
酢酸ニッケル水溶液）をスピンコート法で塗布して、触媒元素含有層１５０６を形成する
。この時、触媒元素含有層１５０６は、開口部１５０５が形成された領域において、選択
的に非晶質半導体膜１５０３に接触する。ここで使用可能な触媒元素は、ニッケル（Ｎｉ
）以外にも、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（
Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素がある（図２６（Ａ））
。
【０１９１】
また、本実施例ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やス
パッタ法などにより触媒元素でなる薄膜（本実施例の場合はニッケル膜）を非晶質半導体
膜上に形成する手段をとっても良い。
【０１９２】
次に、結晶化の工程に先立って４００〜５００℃で１時間程度の加熱処理工程を行い、
水素を膜中から脱離させた後、５００〜６５０℃（好ましくは５５０〜６００℃）で６〜
１６時間（好ましくは８〜１４時間）の加熱処理を行う。本実施例では、５７０℃で１４
時間の加熱処理を行う。その結果、開口部１５０５を起点として概略基板と平行な方向（
矢印で示した方向）に結晶化が進行し、巨視的な結晶成長方向が揃った結晶質半導体膜（
本実施例では結晶質シリコン膜）１５０７が形成される(図２６（Ｂ）)。
【０１９３】
次に、結晶化の工程で用いたニッケルを結晶質シリコン膜から除去するゲッタリング工
程を行う。本実施例では、先ほど形成したマスク絶縁膜１５０４をそのままマスクとして
１５族に属する元素（本実施例ではリン）を添加する工程を行い、開口部１５０５で露出
した結晶質半導体膜に１×１０19〜１×１０20atoms/cm3の濃度でリンを含むゲッタリン
グ領域１５０８を形成する（図２６（Ｃ））。
【０１９４】
次に、窒素雰囲気中で４５０〜６５０℃（好ましくは５００〜５５０℃）、４〜２４時
間（好ましくは６〜１２時間）の加熱処理工程を行う。この加熱処理工程により結晶質半
導体膜中のニッケルは矢印の方向に移動し、リンのゲッタリング作用によってゲッタリン
グ領域１５０８に捕獲される。即ち、結晶質半導体膜中からニッケルが除去されるため、
結晶質半導体膜１５０９に含まれるニッケル濃度は、１×１０17atoms/cm3以下、好まし
くは１×１０16atoms/cm3にまで低減することができる（図２６（Ｄ））。
【０１９５】
以上のようにして形成された結晶質半導体膜１５０９は、結晶化を助長する触媒元素（
ここではニッケル）を選択的に添加して結晶化することによって、非常に結晶性の良い結
晶質半導体膜で形成されている。具体的には、棒状または柱状の結晶が、特定の方向性を
持って並んだ結晶構造を有している。
【０１９６】
なお、実施例１で示す作製工程において無機層間絶縁膜を形成してから、半導体膜に添
加された不純物元素を活性化する工程において、ｎ型不純物元素としてソース領域または
ドレイン領域に添加されたリン（P）を用いて触媒元素をゲッタリングすることもできる
。
【０１９７】
本実施例の構成は、実施形態１、実施例１〜８に示したいずれの構成とも自由に組み合
わせることが可能である。
【実施例１７】
【０１９８】
同一基板上に画素部と画素部の周辺に駆動回路のＴＦＴが設けられ、ＴＦＴの作製工程
と同一の工程で画素部に凹凸領域を形成し、該凹凸領域の影響により凹凸形状の画素電極
を有する半導体装置の作製方法について説明する。
【０１９９】
本実施例では、コーニング社＃７０５９ガラスや＃１７３７ガラスなどに代表されるバ
リウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板２
１００を用いる。なお、基板２１００としては石英基板、シリコン基板、金属基板、ステ
ンレス基板の表面に絶縁膜を形成したもの、または本実施例の処理温度に耐えうる耐熱性
を有したプラスチック基板を用いてもよい。
【０２００】
ついで、基板２１００表面に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン
膜などの絶縁膜からなる下地絶縁膜２１０１を形成する。下地絶縁膜２１０１の１層目と
して本実施例では、ＳｉＨ4、ＮＨ3、およびＮ2Ｏを反応ガスとして、プラズマＣＶＤ法
にて酸化窒化シリコン膜（組成比：Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％
）２１０１ａを１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成する。さらにその
上に、２層目の下地絶縁膜としてＳｉＨ4およびＮ2Ｏを反応ガスとして、プラズマＣＶＤ
法にて酸化窒化シリコン膜（組成比：Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）
２１０１ｂを１０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する
。
【０２０１】
次いで、下地絶縁膜上に非晶質半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法また
はプラズマＣＶＤ法など）により形成する。その後、公知の結晶化処理（レーザー結晶化
、熱結晶化法、またはＮｉ等の触媒元素を用いた熱結晶化法等）を行って得られた結晶質
半導体膜を所望の形状にパターニングして島状の半導体層２１０２〜２１０５および画素
部における凸部を形成する島状の半導体層２３０１（図３（Ａ）参照）を形成する。なお
、本実施例では、以下の工程において、凸部は画素ＴＦＴを作製する工程にしたがって形
成していく。
【０２０２】
結晶質半導体膜の材料に限定はないが、シリコンまたはシリコンゲルマニウム（Ｓｉx
Ｇｅ1-x；０＜x＜１、代表的には、x＝０．００１〜０．０５）合金などで形成するのが
好ましい。
【０２０３】
本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質シリコン膜を成膜した後、
シリコン膜にレーザー照射を行い、結晶性シリコン膜を形成する。レーザー処理による結
晶化処理を行う場合は、結晶化の工程に先立ち、４００〜５００℃で１時間程度の熱処理
を行い、半導体膜の含有水素量を５atom％以下にしてから結晶化させることが望ましい。
【０２０４】
また、結晶化の方法として、Ｎｉを含む溶液を非晶質シリコン膜上に塗布し、熱結晶化
処理（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニール処理
を行って結晶質シリコン膜を形成する方法を採用してもよい。なお、この時使用するレー
ザーとしては、パルス発信型または連続発光型のＫｒＦエキシマレーザー、ＸｅＣｌエキ
シマレーザー、ＹＡＧレーザーまたはＹＶＯ4レーザーを用いることができる。これらの
レーザーを用いる場合には、レーザー発信器から放出されたレーザー光を光学系で線状に
集光し、半導体膜に照射する方法を用いるとよい。結晶化の条件は、実施者が適宜選択す
ればよい。
【０２０５】
触媒元素を添加して加熱し結晶化を行う以外にも、触媒元素を添加せずに加熱して結晶
化を行ってもよい。また、加熱をＲＴＡ（Rapid Thermal Anneal）法で行ってもよい（結
晶化の温度は、５００〜７００℃程度になる）。ＲＴＡ法による結晶化の後、レーザーア
ニール処理を行えば、さらに半導体膜の結晶性を高めることができる。
【０２０６】
半導体層にＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン：
本実施例ではボロン）のドーピングを行ってもよい。
【０２０７】
次いで、半導体層２１０２〜２１０５および凸部を形成する島状の半導体層２３０１を
覆うゲート絶縁膜２１０６を形成する。ゲート絶縁膜２１０６はプラズマＣＶＤ法または
スパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本
実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化シリコン膜（組成比：
Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。無論、ゲート絶縁膜は酸
化窒化シリコン膜に限定されるものではなく、他のシリコンを含む単層または積層構造と
して用いてもよい。
【０２０８】
また、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl O
rthosilicate）とＯ2とを混合して、反応圧力４０Ｐａ、基板温度３００〜４００℃とし
て高周波（１３．５６ＭＨｚ）、電力密度０．５〜０．８W/cm2で放電させて形成するこ
とができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱
アニールによりゲート絶縁膜として良好な特性が得られる。
【０２０９】
次いで、ゲート絶縁膜２１０６上に膜厚２０〜１００ｎｍの第１の導電膜２１０７と膜
厚１００〜４００ｎｍの第２の導電膜２１０８とを成膜する。本実施例では、膜厚３０ｎ
ｍのＴａＮ膜２１０７と膜厚３７０ｎｍのＷ膜２１０８を成膜した。ＴａＮ膜は、Ｔａの
ターゲットを用い、窒素を含む雰囲気下でスパッタ法で成膜した。Ｗ膜は、Ｗのターゲッ
トを用いてスパッタ法で成膜した。その他、６フッ化タングステン（ＷＦ6）を用いる熱
ＣＶＤ法で成膜してもよい。
【０２１０】
いずれにしても、ゲート電極として使用するために低抵抗化である必要があり、Ｗ膜の
抵抗率は２０μΩcm以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗
率化を測ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害
され高抵抗化してしまう。そこで、本実施例では、高純度のＷ（純度９９．９９９９％）
のターゲットを用いたスパッタ法によって、また成膜中に気相からの不純物の混入がない
ように十分配慮してＷ膜を成膜していることにより、抵抗率９〜２０μΩcmを実現するこ
とができた。
【０２１１】
なお、本実施例では第１の導電膜：ＴａＮ膜２１０７、第２の導電膜：Ｗ膜２１０８と
しているが、特に限定されることはなく、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕか
ら選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成すれ
ばよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導
体膜を用いてもよい。また、第１の導電膜２１０７をＴａ膜、第２の導電膜２１０８をＷ
膜とする組み合わせ、第１の導電膜２１０７をＴａＮ膜、第２の導電膜２１０８をＡｌ膜
とする組み合わせ、または第１の導電膜２１０７をＴａＮ膜、第２の導電膜２１０８をＣ
ｕ膜とする組み合わせなど様々な導電膜による組み合わせを考えることができる（図２７
（Ａ））。
【０２１２】
次に、フォトリソグラフィー法を用いてレジストからなるマスク２１０９〜２１１３お
よび凸部を形成するためのマスク２３０２を形成し、電極および容量配線を形成するため
の第１のエッチング処理を行う。本実施例では、ＩＣＰ（Inductively Coupled Plasma：
誘導結合型プラズマ）エッチング法を用い、エッチングガスにＣＦ4、Ｃｌ2およびＯ2を
用い、それぞれのガス流量比が２５／２５／１０（SCCM）となるようにし、１Ｐａの圧力
でコイル型の電極に５００ＷのＲＦ（１３．５６MHz）電力を投入してプラズマを生成し
エッチングを行った。基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６MHz）電
力を投入し、実質的に負の自己バイアス電圧を印加する。
【０２１３】
この後、レジストからなるマスク２１０９〜２１１３を除去せずに第２のエッチング条
件にかえ、エッチング用ガスにＣＦ4およびＣｌ2を用い、それぞれのガス流量比を３０／
３０（SCCM）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６MHz）
電力を投入してプラズマを生成して約３０秒程度のエッチングを行う。基板側（試料ステ
ージ）にも２０ＷのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電
圧を印加する。ＣＦ4およびＣｌ2を混合した本エッチング条件では、Ｗ膜およびＴａＮ膜
とも同程度にエッチングされる。ここまでで、第１の形状の導電層２１１４〜２１１８、
また凸部を形成する導電膜２３０３が形成される。
【０２１４】
次いで、レジストからなるマスク２１０９〜２１１３をそのまま除去せずに第１のドー
ピング処理を行う。第１のドーピング処理では、第１の形状の導電層をマスクとして用い
て自己整合的に、半導体層にｎ型を付与する不純物元素（以下、ｎ型不純物元素という）
をイオンドープ法もしくはイオン注入法により、半導体層に添加する。なお、ｎ型不純物
元素として１５族に属する元素、典型的にはリン（Ｐ）またはヒ素（Ａｓ）を用いる。不
純物領域には、１×１０20〜１×１０21atoms/cm3の濃度範囲で第１の濃度の不純物領域
２１２０が形成される（図３（Ｂ）、図２７（Ｂ））。
【０２１５】
次に、レジストからなるマスク２１０９〜２１１３をそのまま除去せずに第２のエッチ
ング処理を行う。エッチング用ガスにＣＦ4、Ｃｌ2およびＯ2を用い、それぞれのガス流
量比を２０／２０／２０（SCCM）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ
（１３．５６MHz）電力を投入してプラズマを生成してエッチングを行う。基板側（試料
ステージ）には２０ＷのＲＦ（１３．５６MHz）電力を投入し、第１のエッチング処理に
比べ低い自己バイアス電圧を印加する。この第２のエッチング条件によりＷ膜がエッチン
グされる。こうして第２の形状の導電層２１２１〜２１２５、凸部を形成する導電膜２３
０４が形成される（図３（Ｃ））。
【０２１６】
次いで、第２のドーピング処理を行う。第１のドーピング処理によって形成された第２
の形状の第１の導電膜をマスクとしてｎ型不純物領域より内側（チャネル形成領域側）に
、不純物濃度が１×１０18〜１×１０19atoms/cm3の濃度範囲の第２の濃度の不純物領域
２１２６ｂ〜２１２９ｂを形成する。
【０２１７】
次に、レジストからなるマスク２１０９〜２１１３を除去した後、新たにレジストから
なるマスク２１３０を形成し、第３のエッチング処理を行う。エッチング用ガスとしてＣ
ｌ2を用い、それぞれのガス流量比を８０（SCCM）とし、１．２Ｐａの圧力でコイル型の
電極に３５０ＷのＲＦ（１３．５６MHz）電力を投入してプラズマを生成して約４０秒の
エッチングを行う。基板側（試料ステージ）には５０ＷのＲＦ（１３．５６MHz）電力を
投入し、実質的に負の自己バイアスを印加する。こうして、後の駆動回路のｐチャネル型
ＴＦＴおよび後の画素ＴＦＴの第２の形状のゲート電極をエッチングして、後の第３の形
状のｐチャネル型ＴＦＴおよび後の画素ＴＦＴのゲート電極２１３１、２１３２、凸部を
形成する導電膜２３０５が形成される（図４（Ｂ）、図２８（Ｂ））。なお、本明細書に
おいて、後の画素ＴＦＴとは、作製工程途中にある画素ＴＦＴのことを指す。いずれのＴ
ＦＴにおいても適応する。
【０２１８】
新たにレジストからなるマスク２１３３を形成し、後の画素ＴＦＴおよび凹凸領域を覆
う。後の駆動回路のｎチャネル型ＴＦＴは、マスク２１３０で覆われている。そして、ｐ
チャネル型ＴＦＴおよび保持容量の半導体層にｐ型を付与する不純物（以下、ｐ型不純物
元素という）を添加する第３のドーピング処理を行う。本実施例では、第３の形状の導電
層をマスクにして自己整合的にｐ型不純物元素を添加し、第４の濃度の不純物領域を形成
する。本実施例では、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で第４の濃度の不純物
領域２１３４〜２１３７を形成した。
【０２１９】
第４の濃度の不純物領域にはそれぞれ異なる濃度でｎ型不純物元素（本実施例ではリン
（Ｐ））が添加されているが、そのいずれの領域にもｐ型不純物元素の濃度の方がｎ型不
純物元素の濃度より高くなるようにドーピング処理の際に不純物が添加されるため、ｐチ
ャネル型ＴＦＴのソース領域およびドレイン領域として機能するためになんら問題は生じ
ない。
【０２２０】
以上までの工程で、それぞれの半導体層にそれぞれの導電型を付与するための不純物元
素が添加された。また、すべての不純物領域がゲート電極をマスクにして自己整合的に形
成された。
【０２２１】
なお、画素部に設けられた複数の凸部は、画素ＴＦＴを形成する工程と同じ工程で形成
すればよい。
【０２２２】
次いで、レジストからなるマスク２１３０、２１３３、２１３４を除去し、全面を覆う
第１層間絶縁膜２１３８を形成する。画素部に形成された凹凸領域１２０７の影響をうけ
た絶縁膜にするため、第１の層間絶縁膜２１３８は、シリコンを含む絶縁膜でプラズマＣ
ＶＤ法またはスパッタ法を用いて厚さ２００〜４００ｎｍで形成すればよい。なお、本実
施例ではプラズマＣＶＤ法により膜厚４００ｎｍの酸化窒化シリコン膜を形成した。絶縁
膜の材料は、酸化窒化シリコン膜に限定されるものではなく、他のシリコンを含む絶縁膜
を単層または積層で用いてもよい。
【０２２３】
次いで、それぞれの半導体層に添加された不純物元素を活性化処理するための熱処理工
程を行う。この活性化のための熱処理工程は、炉を用いる熱処理（ファーネスアニール法
）で行う。熱処理の条件は、酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲
気中で３００〜５００℃、代表的には４００〜４５０℃で行えばよく、本実施例では４５
０℃、４時間の熱処理で活性化を行った。なお、ファーネスアニール法の他に、レーザー
アニール法、ＲＴＡ法または熱アニール法を適応することもできる。
【０２２４】
なお、結晶化の際に触媒元素を使用した場合には、触媒として使用したＮｉのチャネル
形成領域における濃度を低減させる必要があるので、活性化のための熱処理と同時に高濃
度のリン（Ｐ）を含むｎ型不純物領域にゲッタリングさせる。この時の熱処理温度は、３
００〜７００℃、代表的には５００〜５５０℃で行えばよい。主にチャネル形成領域とな
る半導体層中のニッケル濃度を低減することができる。このようにして作製したチャネル
形成領域を有するＴＦＴはオフ電流値が下がり、結晶性がよいことから高い電界効果移動
度が得られ良好な特性を達成することができる。
【０２２５】
本実施例では、第１層間絶縁膜２１３８を形成した後に活性化のための熱処理を行った
が、熱処理を行ってから第１層間絶縁膜２１３８を形成してもよいが、導電膜に用いられ
ている材料が熱に弱い場合には、本実施例のように導電膜を保護するための層間絶縁膜を
形成した後に熱処理工程を行うのが好ましい。
【０２２６】
さらに、３〜１００％の水素を含む雰囲気中で３００〜５５０℃で１〜１２時間の熱処
理を行い、半導体層を水素化する工程を行う。本実施例では、水素を約３％含む窒素雰囲
気中で４１０℃、１時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により
半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズ
マ水素化（プラズマにより励起された水素を用いる）を行ってもよい。
【０２２７】
また、活性化処理をレーザーアニール法で行う場合には、上記水素化を行った後、エキ
シマレーザー、ＹＡＧレーザ−等のレーザーを照射することが望ましい。
【０２２８】
第１層間絶縁膜２１３８を５０〜１００ｎｍの厚さで酸化窒化シリコン膜を成膜して、
半導体膜に添加された不純物元素の活性化処理として３００〜７００℃（代表的には５５
０℃）で、４時間程度の熱処理を行った後、１００〜３００ｎｍの厚さで窒化シリコン膜
を成膜して水素を含む窒素雰囲気中で３００〜５５０℃、１〜１２時間の熱処理を行って
もよい。
【０２２９】
次いで、第１層間絶縁膜２１３８上に第２層間絶縁膜２１３９を形成する。本実施例で
は、膜厚０．８〜１．２μmのアクリル樹脂膜を形成した。画素部に形成された凹凸領域
の影響が表面にあらわれ、表面に凹凸を有する第２層間絶縁膜２１３９が形成される。な
お、凸部の影響をはっきりさせるために、凸部を形成する際に用いられたレジストからな
るマスクを除去せずに層間絶縁膜を形成してもよい。
【０２３０】
次いで、ソース線および各ＴＦＴの半導体層（不純物領域）に達するコンタクトホール
を第１層間絶縁膜２１３８および第２層間絶縁膜２１３９に形成した。
【０２３１】
そして、各ＴＦＴを電気的に接続する配線２１４０〜２１４５を形成する。これらの配
線２１４１〜２１４５は、膜厚５０〜２５０ｎｍのＴｉ膜と、膜厚３００〜５００の合金
膜（ＡｌおよびＴｉの合金膜）との積層膜をパターニングして形成する。また、画素部に
おいては、画素電極２１４４を形成する。画素電極２１４４としては、ＡｌまたはＡｇを
主成分とする膜、またはそれらを積層した膜など反射性に優れた材料を用いることが望ま
しい。画素部１２０６に形成された複数の凹凸領域１２０７の影響をうけて、凹凸な画素
電極が形成される。
【０２３２】
また、本実施例では、画素電極２１４４の端部がソース線と第１層間絶縁膜２１３８お
よび第２層間絶縁膜２１３９を介して重なるように形成されているため、ブラックマトリ
クスを用いることなく画素電極間の隙間が遮光されるようになっている。
【０２３３】
以上のようにして、ｎチャネル型ＴＦＴ１２０１およびｐチャネル型ＴＦＴ１２０２を
有する駆動回路１２０５、画素ＴＦＴ１２０３、保持容量１２０４および凹凸領域１２０
７を有する画素部１２０６が同一基板上に形成される。本明細書中では、このような基板
をアクティブマトリクス基板という。
【０２３４】
図３０に、本実施例により作製されたアクティブマトリクス基板の上面図を示す。本実
施例では、ソース線２１２５とゲート電極とを同一の導電膜を用いて、同一の層（ゲート
絶縁膜２１１９）に形成した例を示している。また、画素部には、凹凸領域１２０７が設
けられた様子を示している。
【０２３５】
本実施例に示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスク
の数を６枚（半導体層パターンマスク、ゲート電極形成のためのマスク、不要なＬOV領域
をエッチングするためのマスク、Ｐチャネル型ＴＦＴのソース領域およびドレイン領域形
成のためのマスク、コンタクトホール形成のためのマスク、配線および画素電極形成のた
めのマスク）とすることができる。その結果、画素部に複数の凸部からなる凹凸領域が形
成され凹凸な画素電極を有する反射型アクティブマトリクス基板を作製工程を複雑化する
ことなく作製することができ、製造コストの低減および歩留まりの向上に寄与することが
できる。
【実施例１８】
【０２３６】
本発明を用いて作製された電気光学装置と光源、リフレクタおよび導光板を組み合わせ
た反射型液晶表示装置について説明する。
【０２３７】
光源には、ＬＥＤまたは冷陰極管が用いられる。光源は、導光板の側面に沿って配置さ
れ、光源の背後にはリフレクタが設けられている。なお、本明細書中で導光板の上面とは
、使用者に対面する側の平面を指し、導光板の下面とは上面の対面側の面を指す。
【０２３８】
図４６に示すように、光源から照射された光はリフレクタによって効率よく導光板の側
面から内部に入射すると、表面に設けられたプリズム加工面にて反射され、半導体装置に
入射および透過し、半導体装置の下面に設けられた反射膜で反射した後、再び電気光学装
置と導光板とを透過した光が使用者の眼に達している。
【０２３９】
導光板の材料としては、石英やホウケイ酸ガラス等の無機ガラス（屈折率１．４２〜１
．７、透明率８０〜９１％）や、プラスチック材料（樹脂材料）を用いることができる。
プラスチックとしては、メタクリル樹脂、代表的にはアクリルで知られるポリメチルメタ
クリレート（屈折率１．４９、透過率９２〜９３％）、ポリカーボネート（屈折率１．５
９、透過率８８〜９０％）、ポリアリレート（屈折率１．６１、透過率８５％）、ポリー
４−メチルベンテン−１（屈折率１．４６、透過率９０％）、ＡＳ樹脂［アクリロニトリ
ル・スチレン重合体］（屈折率１．５７、透過率９０％）、ＭＳ樹脂［メチルメタクリレ
ート・スチレン重合体］（屈折率１．５６、透過率９０％）といった樹脂を混合した材料
を用いることができる。
【０２４０】
本実施例には、実施例１〜１１のいずれかを用いて作製された半導体装置を適応するこ
とができる。
【実施例１９】
【０２４１】
図４７（Ａ）で示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線
板：Flexible Printed Circuit）を貼り付ける外部入力端子２２１０、外部入力端子と各
回路の入力部までを接続する接続配線２２１１などが形成されたアクティブマトリクス基
板と、カラーフィルタなどが設けられた対向基板２１５１とがシール材を介して貼り合わ
されている。
【０２４２】
また、外部入力端子にはベースフィルム２２１３と配線２２１４から成るＦＰＣが異方
性導電性樹脂２２１５で貼り合わされている。さらに補強板で機械的強度を高めている。
【０２４３】
図４７（Ｂ）は図４７（Ａ）で示す外部入力端子２２１０のｅ−ｅ'線に対する断面図
を示している。２２１７は、画素電極２１４４を形成するために成膜した導電膜からなる
配線である。導電性粒子２２１６の外径は配線２２１７のピッチよりも小さいので、接着
剤２２１５中に分散する量を適当なものとすると隣接する配線と短絡することなく対応す
るＦＰＣ側の配線と電気的な接続を形成することができる。
【０２４４】
以上のようにして作製される液晶表示パネルは各種電気器具の表示部として用いること
ができる。
【実施例２０】
【０２４５】
本実施例では、図３１に示すように、本実施例で開示する半導体装置は、画素部に用い
る画素ＴＦＴおよび駆動回路に用いるＴＦＴをすべて一導電型ＴＦＴ（ここでは、ｐチャ
ネル型ＴＦＴもしくはｎチャネル型ＴＦＴのいずれか一方を指す。）からなる例を示す。
【０２４６】
一般的な駆動回路は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に組み合わ
せたＣＭＯＳ回路を基本に設計されるが、本実施例では一導電型のＴＦＴ（ｐチャネル型
ＴＦＴ）だけで駆動回路を形成しているため、ＴＦＴの製造工程において、導電型を制御
する不純物をドーピングするときに用いるマスク数を１枚減らすことができる。その結果
、製造工程の短縮と製造コストの削減が可能となる。
【０２４７】
また、ＰＭＯＳ回路において、エンハンスメント型ＴＦＴで形成するＥＥＭＯＳ回路と
、エンハンスメント型とデプレッション型とを組み合わせて形成するＥＤＭＯＳ回路があ
る。
【０２４８】
ここでＥＥＭＯＳ回路の例を図３１（Ａ）に、ＥＤＭＯＳ回路の例を図３１（Ｂ）に示
す。図３１（Ａ）において、１８０１、１８０２はどちらもエンハンスメント型のｐチャ
ネル型ＴＦＴ（以下、Ｅ型ＰＴＦＴという）である。また、図３１（Ｂ）において、１８
０３はＥ型ＰＴＦＴ、１８０４はデプレッション型のｐチャネル型ＴＦＴ（以下、Ｄ型Ｐ
ＴＦＴという）である。
【０２４９】
なお、図３１（Ａ）、（Ｂ）において、ＶDHは正の電圧が印加される電源線（正電源線
）であり、ＶDLは負の電圧が印加される電源線（負電源線）である。負電源線は接地電位
の電源線（接地電源線）としても良い。
【０２５０】
以上のように、全てのＴＦＴをｐチャネル型ＴＦＴとすることによりｎチャネル型ＴＦ
Ｔを形成する工程が削減されるため、アクティブマトリクス型表示装置の製造工程を簡略
化することができる。また、それに伴って製造工程の歩留まりが向上し、アクティブマト
リクス型表示装置の製造コストを下げることができる。
【０２５１】
また、回路毎にＴＦＴに要求される特性が異なるが、実施例１〜８と組み合わせて用い
ることにより、作製工程を増やさずに回路毎に異なる構造のＴＦＴを作りわけることがで
きる。
【実施例２１】
【０２５２】
実施例１〜８を適応して作製された半導体装置は、駆動回路のＴＦＴにおいて、信頼性
を確保するため、ホットキャリアによるオン電流値の劣化を防ぐのに有効とされるＧＯＬ
Ｄ構造を採用している。
【０２５３】
本発明者らは、このＧＯＬＤ構造において、ゲート電極と低濃度不純物領域との重なる
領域のチャネル長方向の長さ（以下、Ｌov領域の長さという。）の最適値を求めるため、
３種類のＬov長条件を設け、信頼性に関する試験を行った。
【０２５４】
トランジェントストレスによるｎチャネル型ＴＦＴの特性変動を調べるため、Ｖd＝＋
２０Ｖ、Ｖg＝２〜６において、２０時間（室温）後のオン特性変動を測定した。ここで
、トランジェントストレスとは、ドレイン電圧をある値に設定し、ゲート電圧をある値に
し、ストレスをかけたときのこのストレスのことを指し、本発明者らはＴＦＴの信頼性を
評価する際にこの値を用いている。
【０２５５】
異なるＬov長を有する試料に対して、トランジェントストレスを測定した結果を図３２
に示す。図３２の結果より、Ｌov長が１μｍ以上のとき、２０時間後の電界効果移動度最
大値の変動が１０％以下に抑えられていることが確認された。
【０２５６】
続いて、電流劣化率が１０％になる時間をドレイン電圧の逆数に対しプロットした。１
０年保証電圧とは、ＴＦＴの移動度の最大値（μFE(max)）が１０％変動するまでの時間
を寿命としたとき、ストレス電圧の逆数を片対数グラフにプロットして、得られる直線的
な関係より、寿命が１０年であるストレス電圧を推定して求めている値であり、本発明者
らはＴＦＴの信頼性を評価する際にこの値を用いている。
【０２５７】
Ｌov領域の長さを変えたときの１０年保証電圧を求めた結果を図３３に示す。図３３の
結果から、Ｌov領域の長さを１μｍ以上、好ましくは１．５μｍとすれば信頼性の高い半
導体装置を実現することができることがわかる。
【実施例２２】
【０２５８】
本発明を実施して形成されたＣＭＯＳ回路や画素部はアクティブマトリクス型液晶表示
装置に用いることができる。即ち、それら半導体装置（液晶表示装置）を表示部に組み込
んだ電気器具全てに本発明を実施できる。
【０２５９】
その様な電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型
またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、パーソ
ナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）
などが挙げられる。それらの一例を図３４、図３５及び図３６に示す。
【０２６０】
図３４（Ａ）はパーソナルコンピュータであり、本体５００１、画像入力部５００２、
表示部５００３、キーボード５００４等を含む。本発明を画像入力部５００２、表示部５
００３やその他の信号制御回路に適用することができる。
【０２６１】
図３４（Ｂ）はビデオカメラであり、本体５１０１、表示部５１０２、音声入力部５１
０３、操作スイッチ５１０４、バッテリー５１０５、受像部５１０６等を含む。本発明を
表示部５１０２やその他の信号制御回路に適用することができる。
【０２６２】
図３４（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体
５２０１、カメラ部５２０２、受像部５２０３、操作スイッチ５２０４、表示部５２０５
等を含む。本発明は表示部５２０５やその他の信号制御回路に適用できる。
【０２６３】
図３４（Ｄ）はゴーグル型ディスプレイであり、本体５３０１、表示部５３０２、アー
ム部５３０３等を含む。本発明は表示部５３０２やその他の信号制御回路に適用すること
ができる。
【０２６４】
図３４（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレ
ーヤーであり、本体５４０１、表示部５４０２、スピーカ部５４０３、記録媒体５４０４
、操作スイッチ５４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉ
ｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲ
ームやインターネットを行うことができる。本発明は表示部５４０２やその他の信号制御
回路に適用することができる。
【０２６５】
図３４（Ｆ）はデジタルカメラであり、本体５５０１、表示部５５０２、接眼部５５０
３、操作スイッチ５５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２
やその他の信号制御回路に適用することができる。
【０２６６】
図３５（Ａ）はフロント型プロジェクターであり、投射装置５６０１、スクリーン５６
０２等を含む。本発明は投射装置５６０１の一部を構成する液晶表示装置５８０８やその
他の信号制御回路に適用することができる。
【０２６７】
図３５（Ｂ）はリア型プロジェクターであり、本体５７０１、投射装置５７０２、ミラ
ー５７０３、スクリーン５７０４等を含む。本発明は投射装置５７０２の一部を構成する
液晶表示装置５８０８やその他の信号制御回路に適用することができる。
【０２６８】
なお、図３５（Ｃ）は、図３５（Ａ）及び図３５（Ｂ）中における投射装置５６０１、
５７０２の構造の一例を示した図である。投射装置５６０１、５７０２は、光源光学系５
８０１、ミラー５８０２、５８０４〜５８０６、ダイクロイックミラー５８０３、プリズ
ム５８０７、液晶表示装置５８０８、位相差板５８０９、投射光学系５８１０で構成され
る。投射光学系５８１０は、投射レンズを含む光学系で構成される。本実施形態は三板式
の例を示したが、特に限定されず、例えば単板式であってもよい。また、図３５（Ｃ）中
において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや
、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２６９】
また、図３５（Ｄ）は、図３５（Ｃ）中における光源光学系５８０１の構造の一例を示
した図である。本実施形態では、光源光学系５８０１は、リフレクター５８１１、光源５
８１２、レンズアレイ５８１３、５８１４、偏光変換素子５８１５、集光レンズ５８１６
で構成される。なお、図３５（Ｄ）に示した光源光学系は一例であって特に限定されない
。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位
相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２７０】
ただし、図３５に示したプロジェクターにおいては、透過型の電気光学装置を用いた場
合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０２７１】
図３６（Ａ）は携帯電話であり、３００１は表示用パネル、３００２は操作用パネルで
ある。表示用パネル３００１と操作用パネル３００２とは接続部３００３において接続さ
れている。接続部３００３における、表示用パネル３００１の表示部３００４が設けられ
ている面と操作用パネル３００２の操作キー３００６が設けられている面との角度θは、
任意に変えることができる。
さらに、音声出力部３００５、操作キー３００６、電源スイッチ３００７、音声入力部
３００８を有している。本発明は、表示部３００４に適用することができる。
【０２７２】
図３６（Ｂ）は携帯書籍（電子書籍）であり、本体３１０１、表示部３１０２、３１０
３、記憶媒体３１０４、操作スイッチ３１０５、アンテナ３１０６等を含む。本発明は表
示部３１０２、３１０３やその他の信号回路に適用することができる。
【０２７３】
図３６（Ｃ）はディスプレイであり、本体３２０１、支持台３２０２、表示部３２０３
等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特
に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。
【０２７４】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用すること
が可能である。また、本実施形態の電気器具は実施例１〜１４のいずれかを組み合わせて
作製された半導体装置を用いても実現することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【手続補正書】
【提出日】平成26年3月19日(2014.3.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上方の半導体層と、
前記半導体層上方のゲート絶縁膜と、
前記ゲート絶縁膜上方のゲート電極と、
を有し、
前記ゲート電極は、第１の導電膜と、前記第１の導電膜上方にあり前記第１の導電膜と接する第２の導電膜と、を有し、
前記第１導電膜の第１の端部は、前記第１導電膜の第２の端部よりも長く延びて設けられ、
前記第１導電膜の第１の端部は、前記第２導電膜の端部を越えて延びて設けられ、
前記第１の導電膜及び前記第２の導電膜は、それぞれ傾斜した側面を有することを特徴とする半導体装置。
【請求項２】
基板上方の半導体層と、
前記半導体層上方のゲート絶縁膜と、
前記ゲート絶縁膜上方のゲート電極と、
を有し、
前記ゲート電極は、第１の導電膜と、前記第１の導電膜上方にあり前記第１の導電膜と接する第２の導電膜と、を有し、
前記第１導電膜の第１の端部は、前記第２導電膜の第１の端部を越えて延びて設けられ、
前記第１導電膜の第２の端部は、前記第２導電膜の第２の端部と接する部分を有し、
前記第１の導電膜及び前記第２の導電膜は、それぞれ傾斜した側面を有することを特徴とする半導体装置。
【請求項３】
基板上方の半導体層と、
前記半導体層上方のゲート絶縁膜と、
前記ゲート絶縁膜上方のゲート電極と、
を有し、
前記ゲート電極は、第１の導電膜と、前記第１の導電膜上方にあり前記第１の導電膜と接する第２の導電膜と、を有し、
前記第１導電膜の第１の端部は、前記第２導電膜の第１の端部を越えて延びて設けられ、
前記第１導電膜の第２の端部は、前記第２導電膜の第２の端部と接する部分を有し、
前記ゲート絶縁膜は、前記第１導電膜の第２の端部を越えて延びて設けられ、
前記第１の導電膜及び前記第２の導電膜は、それぞれ傾斜した側面を有することを特徴とする半導体装置。