(57)【要約】【課題】最小限の回路の追加、かつレーダシステムの休止を回避し、ＦＭＣＷシステムの周波数キャリブレーションを行うＦＭＣＷ信号発生器を提供すること。【解決手段】所定の基準周波数を有する基準信号からＦＭＣＷ信号を生成する第１のＰＬＬ回路１１と、ＦＭＣＷ信号をダウンコンバートした第１の信号から周波数測定データを生成し、第１のＰＬＬ回路にフィードバックする周波数検出器１２と、所定の基準周波数を有する基準信号から基準周波数よりも高い周波数を有する第２の信号を生成する第２のＰＬＬ回路１３と、基準周波数を発生する基準周波数発生器１４とを備え、第１のＰＬＬ回路は、フィードバックされた信号に基づきＦＭＣＷ信号をキャリブレーションする。第２のＰＬＬ回路は安定した周波数ｆｒｅｆをｆ２まで周波数を跳ね上げる。【選択図】図５
2014062824.tif 000002
【特許請求の範囲】
【請求項１】
所定の基準周波数を有する基準信号からＦＭＣＷ信号を生成する第１のＰＬＬ回路と、
前記ＦＭＣＷ信号をダウンコンバートした第１の信号から周波数測定データを生成し、前記第１のＰＬＬ回路にフィードバックする周波数検出器と、
所定の基準周波数を有する基準信号から前記基準周波数よりも高い周波数を有する第２の信号を生成する第２のＰＬＬ回路とを備え、
前記第１のＰＬＬ回路は、前記フィードバックされた信号に基づき、前記ＦＭＣＷ信号をキャリブレーションすることを特徴とするＦＭＣＷ信号発生器。
【請求項２】
前記第１のＰＬＬ回路は、前記ＦＭＣＷ信号を前記第２の信号によりダウンコンバートして前記第１の信号を生成するミキサ部を備えることを特徴とする請求項１に記載のＦＭＣＷ信号発生器。
【請求項３】
前記第１のＰＬＬ回路は、前記フィードバックされた信号に基づき、前記基準信号の前記基準周波数を補正する補正部を備えることを特徴とする請求項１又は２に記載のＦＭＣＷ信号発生器。
【請求項４】
前記第１のＰＬＬ回路は、前記ＦＭＣＷ信号を前記ＦＭＣＷ信号の周波数よりも低い周波数を有する第３の信号に変換する分周器を備えることを特徴とする請求項１，２又は３に記載のＦＭＣＷ信号発生器。
【請求項５】
前記周波数検出器は、前記第１のＰＬＬ回路に含むループフィルタの出力信号と前記ＦＭＣＷ信号をダウンコンバートした第１の信号から前記周波数測定データを生成することを特徴とする請求項１乃至４のいずれかに記載のＦＭＣＷ信号発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＭＣＷ信号発生器に関し、より詳細には、周波数変調信号の発生回路であるＦＭＣＷ信号発生器に関する。
【背景技術】
【０００２】
従来から、無線信号を用いるレーダ装置の一つに、ＦＭＣＷ（周波数変調連続波；Ｆｒｅｑｕｅｎｃｙ  Ｍｏｄｕｌａｔｅｄ  Ｃｏｎｔｉｎｕｏｕｓ  Ｗａｖｅ）信号を用いるＦＭＣＷレーダ装置がある。ＦＭＣＷレーダ装置では、レーダ装置の送信機から送信されたＦＭＣＷ信号が対象物により反射され、その反射波がレーダ装置の受信機によって受信される。受信機では、反射波の受信信号と受信時に送信機から送信されている送信信号（ＦＭＣＷ信号）との乗算を行うことにより、乗算器からの出力信号の周波数が受信信号と送信信号の時間差により決定されることを利用して、対象物との距離や相対速度などの測定を行う。このようなレーダ用途のＦＭＣＷ信号は、時間に対しほぼ直線的に周波数が掃引（ｓｗｅｅｐ）されることが要求される。
【０００３】
一般に、このような周波数掃引を可能とするＦＭＣＷ信号生成器は、ＦＭＣＭ信号の離散的な周波数を表すデジタル値を生成するデジタル信号処理器（ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｏｒ：ＤＳＰ）と、当該デジタル値をアナログ信号に変換するデジタル−アナログ変換器（ｄｉｇｉｔａｌ−ｔｏ−ａｎａｌｏｇ  ｃｏｎｖｅｒｔｅｒ：ＤＡＣ）及びアンチエイリアシングフィルタを含むダイレクトデジタル周波数シンセサイザ（ｄｉｒｅｃｔ  ｄｉｇｉｔａｌ  ｆｒｅｑｕｅｎｃｙ  ｓｙｎｔｈｅｓｉｚｅｒ：ＤＤＦＳ）によって実現される。実際にレーダで使用する周波数帯域のＦＭＣＷ信号を生成するには、ＤＤＦＳの出力信号とキャリア周波数の信号とをミキシングする手法や、ＤＤＦＳの出力信号を位相の基準信号とした、分周器をループに含むＰＬＬを用いる手法が知られている。
【０００４】
例えば、特許文献１に記載のものは、ＦＭＣＷレーダにおいて、チャープ信号の生成に用いる電圧制御発振器（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ；ＶＣＯ）の周波数非線形性や周波数偏差を補正するレーダシステムに関するもので、ミキシング手段が、電圧制御発振器により生成されたチャープ信号を所定の単一周波数の信号でミキシングして、電圧制御発振器の中心周波数をキャンセルし、Ａ／Ｄ変換手段が、ミキシング手段により得られた信号に対してアナログ−デジタル変換を行って、デジタルサンプル値を生成し、誤差検出手段が、Ａ／Ｄ変換手段により生成されたデジタルサンプル値について理想的なチャープ信号との誤差を検出し、制御手段が、誤差検出手段により検出される誤差が０に近づくように、電圧制御発振器に対する周波数制御信号を制御するものである。このような構成により、ＦＭＣＷレーダにおいて、チャープ信号の生成に用いる電圧制御発振器（ＶＣＯ）の周波数非線形性や周波数偏差を補正することができる。
【０００５】
また、非特許文献１のものは、ランプ波とランプ波との間に存在する一定周波数期間の周波数を測定して、ＲＡＭデータを変更するものである。また、ＤＲＯ（誘電体共振器）とダウンコンバータを用いて低周波に変換するものであり、基準周波数が温度変動してしまうものである。
図１は、従来のＦＭＣＷシステムのブロック図で、ＦＭＣＷ変調方式を示す図である。ＦＭＣＷ方式の実現には、のこぎり波発生回路１と、こののこぎり波発生回路１で発生したのこぎり波を変調波として動作する電圧制御発振器（ＶＣＯ）２と、このＶＣＯ２の出力をアンテナ７から放射できるように増幅する電力増幅器（Ｐｏｗｅｒ  Ａｍｐｌｉｆｉｅｒ；ＰＡ）３と、このＰＡ３の信号をアンテナ７に伝えつつ、このアンテナ７からの信号はＬＮＡ（低ノイズ・プリアンプ）５に伝える交通整理をしてくれるデュプレクサ（分波器；Ｄｕｐｌｅｘｅｒ）４と、電波を放射、受信するアンテナ７と、デュプレクサ４から受信信号を増幅するＬＮＡ５と、ＶＣＯ２からの信号とＬＮＡ５の出力を掛け合わせてその周波数差分（Δｆ）を生成するミキサ（Ｍｉｘｅｒ）６とから構成されている。
【０００６】
しかしながら、正確な周波数差分（Δｆ）の検出のためにＶＣＯ出力周波数ｆｏｕｔの精度は非常に高精度であることが要求され、温度変動や経年変化などの影響を緩和するためにキャリブレーションが必須である。
図２は、理想的なＦＭＣＷ（Ｖ−Ｆ）特性と非理想効果を示す図で、図１に示したＦＭＣＷシステムの問題点を説明するための図ある。ＦＭＣＷシステムにおいては、１）周波数が時間に対して線形に変化すること、２）周波数変化の傾きが時間・温度によって変化しないこと、が求められる。例えば、いつでも図２のｏｒｇのように実線の時間対周波数特性を保つことが要求される。しかし、実際には、“ａ”の一点鎖線のように、経年変化によって時間対周波数の傾きが変わったり、“ｂ”の一点鎖線のように周波数オフセットが加わったりする。そのため、“ａ”，“ｂ”の線をｏｒｇの線に戻すようなキャリブレーションが必要になる。
【０００７】
図３は、図２で説明したＦＭＣＷシステムの問題点を解決するための回路構成図である。ＶＣＯの出力を結合器（カプラ）で分配し、周波数精度の高いＤＲＯ（誘電体共振器；Ｄｉ−Ｅｌｅｃｔｒｉｃ  Ｒｅｓｏｎａｔｏｒ  Ｏｓｃｉｌｌａｔｏｒ）とミクサ（Ｍｉｘｅｒ）を用いて低周波に周波数変換し、カウンタで計測する方式が取られていた。しかしながら、この場合、１）結合器で信号を取り出すことで信号パスの信号対雑音比（ＳＮＲ）が劣化する。２）ＤＲＯの温度特性が変動し、正確な周波数測定ができない。３）結合器、ＤＲＯ、ミキサなどの回路が吹かされるのでコストや電力消費が増大するなどの欠点を有している。
【０００８】
図４は、図２で説明したＦＭＣＷシステムの問題点を解決するための回路構成図における必要な信号を示す図である。図２で示した従来の方式では、上述した電気的・物理的な欠点だけでなく、レーダ計測に使える時間がキャリブレーションのために制限されるというシステム的な問題も内在する。
【０００９】
本キャリブレーションは、送信信号周波数が、システムの意図している周波数と同じになるようにすることが目的である。そのために送信信号は既知である必要があり、高精度な測定を行うためには、送信信号周波数は一定であることが好ましい。他方、ＦＭＣＷ方式においては、周波数一定の期間は存在しない。
したがって、キャリブレーション信号は、図４に示すように、ＦＭＣＷ信号間に埋め込む必要が生じる。図４から明らかなように、送信信号周波数のｆ１とｆ２の期間は、レーダシステムは、レーダとして動作することができないという欠点を有する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１１−１２７９２３号公報
【非特許文献】
【００１１】
【非特許文献１】“Ｎｏｖｅｌ  ＦＭ  Ｎｏｎｌｉｎｅａｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｍｅｔｈｏｄ  Ｂａｓｗｄ  ｏｎ  Ｐｅｒｉｏｄｉｃ  Ｍｏｎｉｔｏｒｉｎｇ  ａｎｄ  Ａｄａｐｔｉｖｅ  Ａｄｊｕｓｔｉｎｇ  ｏｆ  ＦＭＣＷ  Ｓｏｕｒｃｅ”  ＬＩ  ＹＡＮＧ  他４名  ｐｐ.４６５−４６６  ＩＥＥＥ  ２０００
【発明の概要】
【発明が解決しようとする課題】
【００１２】
以上のように、上述した従来技術のものは、温度変動による周波数誤差の発生、経年変化による周波数誤差の発生、周波数測定のための特殊信号を付加することによる性能の劣化、１０Ｇ以上の信号周波数を直接計数することは困難であるという問題点がある。
また、正確な周波数差分（Δｆ）の検出のためにＶＣＯ出力周波数ｆｏｕｔの精度は非常に高精度であることが要求され、温度変動や経年変化などの影響を緩和するためにキャリブレーションが必須である。
【００１３】
本発明は、このような状況に鑑みてなされたもので、その目的とするところは、最小限の回路の追加、かつレーダシステムの休止を回避しつつ、ＦＭＣＷシステムの周波数キャリブレーションを行うようにしたＦＭＣＷ信号発生器を提供することにある。
【課題を解決するための手段】
【００１４】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、所定の基準周波数を有する基準信号からＦＭＣＷ信号を生成する第１のＰＬＬ回路と、前記ＦＭＣＷ信号をダウンコンバートした第１の信号から周波数測定データを生成し、前記第１のＰＬＬ回路にフィードバックする周波数検出器と、所定の基準周波数を有する基準信号から前記基準周波数よりも高い周波数を有する第２の信号を生成する第２のＰＬＬ回路とを備え、前記第１のＰＬＬ回路は、前記フィードバックされた信号に基づき、前記ＦＭＣＷ信号をキャリブレーションすることを特徴とする。
【００１５】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記第１のＰＬＬ回路は、前記ＦＭＣＷ信号を前記第２の信号によりダウンコンバートして前記第１の信号を生成するミキサ部を備えることを特徴とする。
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記第１のＰＬＬ回路は、前記フィードバックされた信号に基づき、前記基準信号の前記基準周波数を補正する補正部を備えることを特徴とする。
【００１６】
また、請求項４に記載の発明は、請求項１，２又は３に記載の発明において、前記第１のＰＬＬ回路は、前記ＦＭＣＷ信号を前記ＦＭＣＷ信号の周波数よりも低い周波数を有する第３の信号に変換する分周器を備えることを特徴とする。
また、請求項５に記載の発明は、請求項１乃至４のいずれかに記載の発明において、前記周波数検出器は、前記第１のＰＬＬ回路に含むループフィルタの出力信号と前記ＦＭＣＷ信号をダウンコンバートした第１の信号から前記周波数測定データを生成することを特徴とする。
【発明の効果】
【００１７】
本発明によれば、最小限の回路の追加、かつレーダシステムの休止を回避しつつ、ＦＭＣＷシステムの周波数キャリブレーションを行うようにしたＦＭＣＷ信号発生器を実現することができる。
また、温度変動による周波数誤差の発生、経年変化による周波数誤差の発生、周波数測定のための特殊信号を付加することによる性能の劣化、１０ＧＨｚ以上の信号周波数を直接計数することが困難であるという従来の問題点を解決することができる。
【図面の簡単な説明】
【００１８】
【図１】従来のＦＭＣＷシステムのブロック図で、ＦＭＣＷ変調方式を示す図である。
【図２】理想的なＦＭＣＷ（Ｖ−Ｆ）特性と非理想効果を示す図である。
【図３】図２で説明したＦＭＣＷシステムの問題点を解決するための回路構成図である。
【図４】図２で説明したＦＭＣＷシステムの問題点を解決するための回路構成図における必要な信号を示す図である。
【図５】本発明に係るＦＭＣＷ信号発生器の実施形態を説明するための回路構成図である。
【図６】図５に示した本発明に係るＦＭＣＷ信号発生器の具体的な実施例を説明するための回路構成図である。
【図７】図６に示した周波数検出器の回路構成図である。
【図８】電圧制御発振器（ＶＣＯ）の周波数（Ｆ）対電圧（Ｖ）特性例を示す図である。
【図９】（ａ）乃至（ｇ）は、図７に示した周波数検出器の回路の各部の時間軸上の電圧波形を参照して周波数検出器の動作を説明するための図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して本発明の実施の形態について説明する。  
図５は、本発明に係るＦＭＣＷ信号発生器の実施形態を説明するための回路構成図で、２重ループＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ；位相同期）の回路構成図である。図中符号１１は第１のＰＬＬ回路（メインループ）、１２は周波数検出器、１３は第２のＰＬＬ回路（２ｎｄループ）、１４は基準周波数発生器を示している。なお、ｆ０は出力信号周波数、ｆ２は第２のＰＬＬ回路の出力周波数、ｆ３は周波数検出器の入力周波数＜＜ｆ０，ｆ２、ｆｒｅｆは基準信号周波数＜＜ｆ２を示している。
【００２０】
レーダシステムは、一般に１０ＧＨｚ近傍より高い周波数が利用される。ＰＬＬ方式を用いてこのような高周波を生成する場合、基準クロック（通常、水晶発振器＜５０ＭＨｚ）が低いので、基準クロックの位相ノイズに対する要求が厳しくなる。したがって、本発明では、基準クロックへの位相ノイズ要求を緩和するため、ＰＬＬのメインループの他に基準クロックを跳ね上げるためのロープを有する２重ループ方式のＰＬＬを用いることを前提にしている。
【００２１】
本実施形態のＦＭＣＷ信号発生器は、所定の基準周波数を有する基準信号からＦＭＣＷ信号を生成する第１のＰＬＬ回路１１と、ＦＭＣＷ信号をダウンコンバートした第１の信号から周波数測定データを生成し、第１のＰＬＬ回路１１にフィードバックする周波数検出器１２と、所定の基準周波数を有する基準信号から基準周波数よりも高い周波数を有する第２の信号を生成する第２のＰＬＬ回路１３と、基準周波数を発生する基準周波数発生器１４とを備え、第１のＰＬＬ回路１１は、フィードバックされた信号に基づき、ＦＭＣＷ信号をキャリブレーションするものである。第２のＰＬＬ回路１３は、安定した周波数ｆｒｅｆをｆ２まで周波数を跳ね上げるためのものである。
【実施例】
【００２２】
図６は、図５に示した本発明に係るＦＭＣＷ信号発生器の具体的な実施例を説明するための回路構成図である。図中符号１１１はルックアップテ−ブル（Ｌｏｏｋ  Ｕｐ  Ｔａｂｌｅ；ＬＵＴ／補正部）、１１２はデジタル−アナログ変換器（ＤＡＣ）、１１３は第１の位相周波数検出器（Ｐｈａｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｄｅｔｅｃｔｏｒ；ＰＦＤ１）、１１４は第１のチャージポンプ（Ｃｈａｒｇｅ  Ｐｕｍｐ；ＣＰ１）、１１５は第１のループフィルタ（Ｌｏｏｐ  Ｆｉｌｔｅｒ；ＬＦ１）、１１６は第１の電圧制御発振器（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ；ＶＣＯ１）、１１７は第１の分周器（Ｄｉｖｉｄｅｒ；Ｄｉｖ１）、１１８はミキサ部（周波数変換器）（Ｍｉｘｅｒ／Ｆｒｅｑｕｅｎｃｙ  Ｃｏｎｖｅｒｔｏｒ）、１１９は低域通過フィルタ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ；ＬＰＦ）、１３１は第２の分周器（Ｄｉｖ２）、１３２は第２の位相周波数検出器（ＰＦＤ２）、１３２は第２のループフィルタ（ＬＰ２）、１３３は第２のチャージポンプ（ＣＰ２）、１３４は第２のループフィルタ（ＬＦ２）、１３５は第２の電圧制御発振器（ＶＣＯ２）を示している。なお、図５と同じ機能を有する構成要素には同一の符号を付してある。
【００２３】
ランプ波を止めることなく、Ｖ／Ｆ特性の補正を行うため、周波数検出器を付加した２重ループ構成のＰＬＬを開発した。１０ＧＨｚを超えるｆ０を有するＰＬＬの周波数を直接カウントすることができないので、オフセットループ（２重ループ）ＰＬＬを利用する。第１の分周器１１７を挿入することで、ｆ２＝Ｎ×ｆ１＋ｆ３⇒ｆ２＜＜ｆ０となる。２つの電圧制御発振器（ＶＣＯ）１１６，１３５の発振周波数が離れる。非整数倍となるので、周波数の跳ね上げの問題が緩和する。第２の電圧制御発振器（ＶＣＯ）１３５が低電力化しやすくなり、全体が低電力になる。
【００２４】
第１のＰＬＬ回路１１は、ＦＭＣＷ信号を第２の信号によりダウンコンバートして第１の信号を生成するミキサ部１１８を備えている。このミキサ部１１８は、ｆ１×ｆ２＝（ｆ１＋ｆ２）＋（ｆ１−ｆ２）、ｆ１−ｆ２＝ｆ３を抽出する回路として利用する。
また、第１のＰＬＬ回路１１は、フィードバックされた信号に基づき、基準信号の基準周波数を補正する補正部（ＬＵＴ）１１１を備えている。また、第１のＰＬＬ回路１１は、ＦＭＣＷ信号をＦＭＣＷ信号の周波数よりも低い周波数を有する第３の信号に変換する分周器１１７を備えている。
【００２５】
また、周波数検出器１２は、第１のＰＬＬ回路１１に含むループフィルタ１１５の出力信号とＦＭＣＷ信号をダウンコンバートした第１の信号から周波数測定データを生成する。
２ｎｄループによって、ｆｒｅｆをｆ２＝Ｄｉｖ２×ｆｒｅｆ倍に周波数を跳ね上げることができた。他方、基準周波数ｆｒｅｆで動作するＤＡＣが周波数ｆ４の信号を発生したとすると、ｆ１＝ｆ０／Ｄｉｖ１  ｆ３＝ｆ１−ｆ２＝ｆ４の関係から、ｆ４＝（ｆ０／Ｄｉｖ１）−ｆ２の入力・出力周波数の関係を得る。ただし、ｆ４は周波数スイープされている信号なので、ＦＭＣＷの出力であるｆ０も同様の周波数変調を得る。このときの周波数検出器に入力されるｆ３は、ｆ３＝ｆ０／Ｄｉｖ１−Ｄｉｖ２×ｆｒｅｆで表され、Ｄｉｖ１とＤｉｖ２を適切に選ぶことによって十分にデジタル回路で測定可能な周波数（例えば、ｆｒｅｆ程度）まで下げることが可能である。このときのメインループの分周の値は、Ｄｉｖ１のままなのでＤＡＣが発生する基準信号の位相雑音への要求値は大きく緩和されることになる。
【００２６】
図７は、図６に示した周波数検出器の回路構成図である。図中符号１２１は上側ピークホールド回路（Ｕｐｐｅｒ  Ｐｅａｋ  Ｈｏｌｄ）、１２２は平均値回路（Ａｖｅｒａｇｉｎｇ）、１２３は下側ピークホールド回路（Ｂｏｔｔｏｍ  Ｐｅａｋ  Ｈｏｌｄ）、１２４は最大周波数（Ｍａｘ  ｆｒｅｑｕｅｎｃｙ）回路、１２５は平均周波数（Ｍｅａｎ  ｆｒｅｑｕｅｎｃｙ）回路、１２６は最小周波数（Ｍｉｎ  ｆｒｅｑｕｅｎｃｙ）回路、１２７は周波数カウンタ、１２８はＤＳＰ（デジタルシグナルプロセッサ；Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ）を示している。
【００２７】
周波数検出器１２は、メインループ１１中のｆ３の周波数を数える周波数カウンタ１２７と、ループフィルタ電圧ＶＬＦ１の上側のピーク電圧を捉える上側ピークホールド回路１２１と、下側のピーク電圧を捉える下側ピークホールド回路１２３と、平均値を捉える平均値回路１２２を備えている。
周波数カウンタ１２７が計算した周波数最大値データＭａｘと、上側ピークホールド電圧ＶＵとから最高周波数の誤差ＤＵを計算する最大周波数回路１２４と、周波数カウンタ１２７が計算した周波数最小値データＭｉｎと、下側ピークホールド電圧ＶＢとから最低周波数の誤差ＤＢを計算する最小周波数回路１２６と、周波数カウンタ１２７が計算した周波数平均値データＭｅａｎと、平均値電圧ＶＡとから平均周波数の誤差ＤＡを計算する平均周波数回路１２５と、仕様として与えられている最高・最低・平均の各周波数情報と、最高周波数の誤差ＤＵ，最低周波数の誤差ＤＢ，平均周波数の誤差ＤＡとのデータから参照すべきＬＵＴを作成するＤＳＰ１２８とで構成されている。
【００２８】
図８は、電圧制御発振器（ＶＣＯ）の周波数（Ｆ）対電圧（Ｖ）特性例を示す図である。ＤＳＰ１２８では、予め電圧制御発振器（ＶＣＯ）Ｖ−Ｆ特性の典型的特性を取得し、それと最新の測定値である最高周波数の誤差ＤＵ，最低周波数の誤差ＤＢ，平均周波数の誤差ＤＡとを用いてＬＵＴが参照すべきデータを決定する。
仕様として与えられている発振周波数の最大値、最小値をそれぞれｆ１（ｍａｘ）、ｆ１（ｍｉｎ）とする。このとき、発振周波数の平均値ｆ１（ｍｉｄ）は、以下の式で求められる。
【００２９】
ｆ１（ｍｉｄ）＝（ｆ１（ｍａｘ）−ｆ１（ｍｉｎ））／２
＝（ｆ３（ｍａｘ）−ｆ３（ｍｉｎ））／２
ただし、ｆ３＝ｆ１−ｆ２、ｆ２は固定周波数である。
【００３０】
他方、上側ピークホールド電圧ＶＵ、下側ピークホールド電圧ＶＢ、平均値電圧ＶＡの方は、電圧制御発振器（ＶＣＯ）のＶ−Ｆ特性の非線形のため、ＶＡ≠ＶＢ＋ＶＵ／２であり、平均値電圧ＶＡは、電圧制御発振器（ＶＣＯ）の非線形性を最小化するためのパラメータとして利用される。
【００３１】
また、電圧制御発振器（ＶＣＯ）のＶ−Ｆ特性が、非常に大きな非線形を有している場合は、レーダ測定をしていない時間を利用して、ｆ１（ｍａｘ）、ｆ１（ｍｉｎ）時間を小さなサブセクタに分割してキャリブレーションすることで補正の精度を上げることができる。
図９（ａ）乃至（ｇ）は、図７に示した周波数検出器の回路の各部の時間軸上の電圧波形を参照して周波数検出器の動作を説明するための図で、各ノードの電圧例を示している。
【００３２】
図９（ａ）は、メインループ中のｆ１、ｆ２の時間対周波数変動の様子を示している。図中ｆ１は第１の電圧制御発振器（ＶＣＯ１）１１６の発振周波数で、時間に対して線形に周波数が変動することを期待している。ｆ２は固定周波数である。ｆ３はｆ１−ｆ２で、周波数カウンタで測定できる周波数を想定している。図９（ｂ）は、ダウンコンバータされたｆ３を示している。周波数検出器の入力である。
【００３３】
図９（ｃ）は、周波数検出器中の上側ピークホールド回路の出力を示している。図中の破線はＶＬＦ１の波形で、上側ピークホールド回路の出力は、リークなどで減衰し、この減衰はＶＵになった点から入力ＶＬＦ１信号に追従する。図９（ｄ）は、下側ピークホールド回路の出力を示している。図９（ｅ）は、平均値回路の出力を示している。
図９（ｆ）は、ＶＬＦ１の期待値で、このＶＬＦ１をチャージポンプが出力するようなｆ４をＬＵＴ＋ＤＡＣのペアで生成する。このＶＬＦ１のテント型の波形は、ＶＣＯ１のＶ−Ｆ特性を補正するため、ＬＵＴで発生した信号によって発生したループフィルタ出力である。
【００３４】
図９（ｇ）は、図９（ｆ）におけるＶＬＦ１がテント型の波形をしている理由を説明するための図である。ＶＬＦ１＋ＶＣＯ１のＶ−Ｆ特性は、ｆ１（時間対周波数）が直線的に増減する。
なお、図中ＶＵ（ｍａｘ）は発振最高周波数を示す電圧で、ＶＵ（ｍａｘ）のタイミングはｆ１が最高となるタイミングである。ＶＢ（ｍｉｎ）は発振最低周波数を示す電圧で、ＶＢ（ｍｉｎ）のタイミングはｆ１が最低となるタイミングである。ＶＡ（ｍｅａｎ）は発振周波数の中心を表示している。
【００３５】
また、図９（ｃ）及び（ｄ）における点線は、図７中の最大周波数回路１２４及び最小周波数回路１２６のブロックがピークホールド動作を行わない時の入力ＶＬＦ１波形を示している。したがって、この点線の波形は、図９（ｂ）と相似形である。また、図９（ｅ）における点線は、図９（ｃ）及び（ｄ）とは異なり、ＶＡ波形の平均値を示している。ＶＡ波形の平均値は、図６におけるＶＣＯ１の発振周波数ｆ０の中心周波数を示す値である。
【００３６】
また、図９（ｃ）中の実線と点線は、ＶＬＦ１波形が上側ピークホールド出力と等しくなった点で交差し、その瞬間以降は最大値を示すまで上側ピークホールド出力は最大周波数回路１２４の出力に追従する。これと同様に、図９（ｄ）における実線と点線は、ＶＬＦ１波形が下側ピークホールド出力と等しくなった点で交差し、その瞬間以降は最小値を示すまで下側ピークホールド出力は最小周波数回路１２６の出力に追従する。他方、図９（ｅ）における点線は、実線の平均値でありその平坦性は主として平均周波数回路１２５の積分時間に依存する。
【符号の説明】
【００３７】
１  のこぎり波発生回路
２  電圧制御発振器（ＶＣＯ）
３  電力増幅器（Ｐｏｗｅｒ  Ａｍｐｌｉｆｉｅｒ；ＰＡ）
４  デュプレクサ（分波器；Ｄｕｐｌｅｘｅｒ）
５  ＬＮＡ（低ノイズ・プリアンプ）
６  ミキサ（Ｍｉｘｅｒ）
７  アンテナ
１１  第１のＰＬＬ回路（メインループ）
１２  周波数検出器
１３  第２のＰＬＬ回路（２ｎｄループ）
１４  基準周波数発生器
１１１  ルックアップテ−ブル（Ｌｏｏｋ  Ｕｐ  Ｔａｂｌｅ；ＬＵＴ）
１１２  デジタル−アナログ変換器（ＤＡＣ）
１１３  第１の位相周波数検出器（Ｐｈａｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｄｅｔｅｃｔｏｒ；ＰＦＤ１）
１１４  第１のチャージポンプ（Ｃｈａｒｇｅ  Ｐｕｍｐ；ＣＰ１）
１１５  第１のループフィルタ（Ｌｏｏｐ  Ｆｉｌｔｅｒ；ＬＦ１）
１１６  第１の電圧制御発振器（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ；ＶＣＯ１）
１１７  第１の分周器（Ｄｉｖｉｄｅｒ；Ｄｉｖ１）
１１８  ミキサ部（周波数変換器）（Ｍｉｘｅｒ／Ｆｒｅｑｕｅｎｃｙ  Ｃｏｎｖｅｒｔｏｒ）
１１９  低域通過フィルタ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ；ＬＰＦ）
１２１  上側ピークホールド回路（Ｕｐｐｅｒ  Ｐｅａｋ  Ｈｏｌｄ）
１２２  平均値回路（Ａｖｅｒａｇｉｎｇ）
１２３  下側ピークホールド回路（Ｂｏｔｔｏｍ  Ｐｅａｋ  Ｈｏｌｄ）
１２４  最大周波数（Ｍａｘ  ｆｒｅｑｕｅｎｃｙ）回路
１２５  平均周波数（Ｍｅａｎ  ｆｒｅｑｕｅｎｃｙ）回路
１２６  最小周波数（Ｍｉｎ  ｆｒｅｑｕｅｎｃｙ）回路
１２７  周波数カウンタ
１２８  ＤＳＰ（デジタルシグナルプロセッサ；Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ）
１３１  第２の分周器（Ｄｉｖ２）
１３２  第２の位相周波数検出器（ＰＦＤ２）
１３２  第２のループフィルタ（ＬＰ２）
１３３  第２のチャージポンプ（ＣＰ２）
１３４  第２のループフィルタ（ＬＦ２）
１３５  第２の電圧制御発振器（ＶＣＯ２）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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