(57)【要約】【課題】  研磨による集積回路の物理的な損傷や電気的な不良の発生を防止する半導体素子の製造方法を提供する。【解決手段】  半導体素子の製造方法では、最初に、基板１００上に研磨停止膜を形成する。研磨停止膜は、集積回路１０３を覆う第１の層間絶縁膜１０４上に形成される第１の研磨停止膜１９１と、第１の研磨停止膜１９１上に形成され第１の研磨停止膜１９１をキャッピングする第２の研磨停止膜１９２とから構成されている。次に、基板１００にビアホール１０１を形成した後、第２の研磨停止膜１９２上に形成されているマスクをアッシング工程及び一次洗浄工程において除去し、フッ化水素酸を洗浄液として二次洗浄を行う。これにより、第２の研磨停止膜１９２は、一次洗浄工程における洗浄液であるＤＳＰと第１の研磨停止膜１９１との反応を防ぐことができるため、第１の研磨停止膜１９１の厚みを均一とすることができる。【選択図】  図２Ｄ
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【特許請求の範囲】
【請求項１】
基板上に多重膜構造を有する研磨停止膜を形成する研磨停止膜形成段階と、
前記基板の一部を貫通するビアホールを形成するビアホール形成段階と、
第１の洗浄液で前記基板を洗浄する第１洗浄段階と、
前記第１の洗浄液と異なる第２の洗浄液で前記基板を洗浄する第２洗浄段階と、
前記ビアホール内に貫通電極を形成する貫通電極形成段階と、
を含む半導体素子の製造方法。
【請求項２】
前記研磨停止膜形成段階は、
前記基板上に第１の絶縁膜を形成する第１絶縁膜形成段階と、
前記第１の絶縁膜上に前記第２の絶縁膜を形成する第２絶縁膜形成段階と、
を含み、
前記第２の絶縁膜は、前記第１の絶縁膜と異なる絶縁材料を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第１の絶縁膜は、シリコン窒化膜を含み、
前記第２の絶縁膜は、シリコン酸化膜を含むことを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記研磨停止膜形成段階は、
前記基板上に第１の絶縁膜を形成する第１絶縁膜形成段階と、
前記第１の絶縁膜上に前記第２の絶縁膜を形成する第２絶縁膜形成段階と、
を含み、
前記第２の絶縁膜は、前記第１の絶縁膜と同じ絶縁材料であって成分含有量が異なることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記第１の絶縁膜及び前記第２の絶縁膜は、シリコン窒化膜を含み、
前記第２の絶縁膜は、前記第１の絶縁膜に比べて水素含有量が少ないことを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記ビアホール形成段階は、
前記研磨停止膜上に有機物でマスクを形成するマスク形成段階と、
前記マスクを利用するエッチングによって前記基板をパターニングし、前記基板の上面に開口を有する前記ビアホールを形成する段階と、
を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記第１洗浄段階は、
有機物を除去可能な硫酸及び過酸化水素の溶解液を含む前記第１の洗浄液を前記基板に提供することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記第２洗浄段階は、
フッ化水素の溶解液を含む前記第２の洗浄液を前記基板に提供することを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記貫通電極形成段階は、
前記ビアホールの内面に沿って延長されるビア絶縁膜を形成するビア絶縁膜形成段階と、
前記基板上に前記ビアホールを満たす導電膜を形成する導電膜形成段階と、
前記導電膜を研磨して前記ビアホールを満たす前記貫通電極を形成する段階と、
を含み、
前記ビア絶縁膜によって前記貫通電極と前記基板とを電気的に絶縁させることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１０】
前記導電膜を研磨した後、前記研磨停止膜を除去する研磨停止膜除去段階を含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明半導体に関し、より具体的には貫通電極を有する半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子を他の半導体素子やプリント回路基板と電気的に接続するため、基板を貫通する貫通電極が使用される。貫通電極は３次元構造を形成するのに使用され、既存のソルダボールやソルダバンプに比べて速い伝送速度を提供することができる。貫通電極を形成するためには基板上に研磨停止膜を形成し、貫通電極が満たされるホールを形成する方法が一般的である。しかしながら、研磨停止膜厚みの均一性を維持することができないため、電気的な不良をもたらす。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８３６７５５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、研磨による集積回路の物理的な損傷や電気的な不良の発生を半導体素子の製造方法を提供することにある。また、本発明の他の目的は、貫通電極の形成における不良の発生を低減する半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の半導体素子の製造方法は、研磨停止膜の酸化を防止する酸化防止膜を研磨停止膜上に形成することを特徴とする。また、本発明による半導体素子の製造方法は、研磨停止膜厚みの均一性を確保することを特徴とする。また、本発明による半導体素子の製造方法は、研磨停止膜を多重膜で形成することを特徴とする。
【０００６】
本発明の半導体素子の製造方法は、基板上に多重膜構造を有する研磨停止膜を形成する研磨停止膜形成段階と、基板の一部を貫通するビアホールを形成するビアホール形成段階と、第１の洗浄液で基板を洗浄する第１洗浄段階と、第１の洗浄液と異なる第２の洗浄液で基板を洗浄する第２洗浄段階と、ビアホール内に貫通電極を形成する貫通電極形成段階と、を包含することができる。
【０００７】
本発明の半導体素子の製造方法では、研磨停止膜形成段階は、基板上に第１の絶縁膜を形成する第１絶縁膜形成段階と、第１の絶縁膜上に第２の絶縁膜を形成する第２絶縁膜形成段階と、を含み、第２の絶縁膜は第１の絶縁膜と異なる絶縁材料を包含することができる。
【０００８】
本発明の半導体素子の製造方法では、第１の絶縁膜は、シリコン窒化膜を含み、第２の絶縁膜は、シリコン酸化膜を包含することができる。
【０００９】
本発明の半導体素子の製造方法では、研磨停止膜形成段階は、基板上に第１の絶縁膜を形成する第１絶縁膜形成段階と、第１の絶縁膜上に第２の絶縁膜を形成する第２絶縁膜形成段階と、を含み、第２の絶縁膜は、第１の絶縁膜と同一な絶縁材料であって成分含有量が異なる。
【００１０】
本発明の半導体素子の製造方法では、第１の絶縁膜及び第２の絶縁膜は、シリコン窒化膜を含み、第２の絶縁膜は、第１の絶縁膜に比べて水素含有量が少ないことがあり得る。
【００１１】
本発明の半導体素子の製造方法では、ビアホール形成段階は、研磨停止膜上に有機物でマスクを形成するマスク形成段階と、マスクを利用するエッチングによって基板をパターニングし、基板の上面に開口を有するビアホールを形成する段階を包含することができる。
【００１２】
本発明の半導体素子の製造方法では、第１洗浄段階は、有機物を除去可能な硫酸と過酸化水素の溶解液とを含む第１の洗浄液を基板に提供することを包含することができる。
【００１３】
本発明の半導体素子の製造方法では、第２洗浄段階は、フッ化水素の溶解液を含む第２の洗浄液を基板に提供することを包含することができる．
【００１４】
本発明の半導体素子の製造方法では、貫通電極形成段階は、ビアホールの内面に沿って延長されるビア絶縁膜を形成するビア絶縁膜形成段階と、基板上にビアホールを満たす導電膜を形成する導電膜形成段階と、導電膜を研磨してビアホールを満たす貫通電極を形成する段階と、を含み、ビア絶縁膜によって貫通電極と基板とを電気的に絶縁させることができる。
【００１５】
本発明の半導体素子の製造方法では、導電膜を研磨した後、研磨停止膜を除去する研磨停止膜除去段階をさらに包含することができる。
【発明の効果】
【００１６】
本発明によれば、研磨停止膜をキャッピングする酸化防止膜によって研磨停止膜の酸化を防止することによって、研磨停止膜厚みの均一性を確保することができる。研磨停止膜厚みの均一性を確保することによって、研磨工程の不良を無くすことができるので、収率を向上させる効果がある。さらに、研磨工程の不良を無くすことによって、貫通電極の露出による集積回路の電気的な不良を無くすことができ、半導体素子の電気的な特性を向上させる効果を得ることができる。
【図面の簡単な説明】
【００１７】
【図１Ａ】本発明の一実施形態による半導体素子を示した断面図である。
【図１Ｂ】本発明の一実施形態による半導体素子をパッケイジングした半導体パッケージを示した断面図である。
【図２Ａ】本発明の一実施形態による半導体素子の製造方法を示した断面図である。
【図２Ｂ】本発明の一実施形態による半導体素子の製造方法を示した断面図である。
【図２Ｃ】本発明の一実施形態による半導体素子の製造方法を示した断面図である。
【図２Ｄ】本発明の一実施形態による半導体素子の製造方法を示した断面図である。
【図２Ｅ】本発明の一実施形態による半導体素子の製造方法を示した断面図である。
【図２Ｆ】本発明の一実施形態による半導体素子の製造方法を示した断面図である。
【図２Ｇ】本発明の一実施形態による半導体素子の製造方法を示した断面図である。
【図２Ｈ】本発明の一実施形態による半導体素子の製造方法を示した断面図である。
【図２Ｉ】本発明の一実施形態による半導体素子の製造方法を示した断面図である。
【図２Ｊ】本発明の一実施形態による半導体素子の製造方法を示した断面図である。
【図２Ｋ】本発明の一実施形態による半導体素子の製造方法を示した断面図である。
【図３Ａ】本発明の一実施形態による半導体素子の製造方法と異なる比較例を示した断面図である。
【図３Ｂ】本発明の一実施形態による半導体素子の製造方法と異なる比較例を示した断面図である。
【図４Ａ】図２Ｋの変形例を示した断面図である。
【図４Ｂ】図２Ｋの変形例を示した断面図である。
【図４Ｃ】図２Ｋの変形例を示した断面図である。
【図５Ａ】本発明の一実施形態による半導体装置を具備するメモリカードを示したブロック図である。
【図５Ｂ】本発明の一実施形態による半導体装置を応用した情報処理システムを示したブロック図である。
【発明を実施するための形態】
【００１８】
（一実施形態）
以下、本発明の一実施形態による半導体素子の製造方法を添付した図面を参照して詳細に説明する。
【００１９】
本発明と従来技術と比較した長所は添付された図面を参照した詳細な説明と特許請求の範囲とを通じて明確になり得る。特に、本発明は特許請求の範囲で明確に請求される。しかし、本発明は添付された図面と関連して次の詳細な説明を参照することによって最も良く理解することができる。図面において、同一の参照符号は多様な図面を通じて同一の構成要素を示す。
【００２０】
＜半導体素子の構成＞
図１Ａは、本発明の一実施形態による半導体素子を示した断面図である。
図１Ａを参照すれば半導体素子１は、電気的な信号を基板１００を垂直貫通して伝達する電気的な連結部１０を包含することができる。電気的な連結部１０は、基板１００を実質的に垂直貫通する貫通電極１３０を包含することができる。貫通電極１３０と基板１００との間には貫通電極１３０を基板１００から絶縁させるビア絶縁膜１１０が提供され得る。貫通電極１３０とビア絶縁膜１１０との間に貫通電極１３０の構成成分、例えば、銅が基板１００に拡散することを阻止できるバリア膜１２０がさらに提供され得る。
【００２１】
半導体素子１は、貫通電極１３０と電気的に連結される上部端子１６０と下部端子１７０との中で少なくともいずれか１つをさらに包含することができる。上部端子１６０は、基板１００の活性面１００ａ上に、下部端子１７０は基板１００の非活性面１００ｄ上に配置され得る。上部端子１６０と下部端子１７０とは、ソルダボール、ソルダバンプ、再配線、パッド等を包含することができる。一例として、上部端子１６０はソルダボールを、下部端子１７０はパッドを包含することができる。
【００２２】
基板１００の活性面１００ａの上には集積回路１０３、集積回路１０３と電気的に連結される単層或いは複層構造の金属配線１５２、及び集積回路１０３と金属配線１５２とを覆う層間絶縁膜１０２が配置され得る。層間絶縁膜１０２の上にはボンディングパッド１５４を露出させた上部絶縁膜１０７が配置され得る。ボンディングパッド１５４は、上部端子１６０と電気的に連結され得る。金属配線１５２と貫通電極１３０とが電気的に連結されることによって集積回路１０３と貫通電極１３０とが電気的に連結され得る。貫通電極１３０は集積回路１０３の周りに或いは集積回路１０３内に配置され得る。基板１００の非活性面１００ｄの上には下部絶縁膜１０８が配置され得る。電気的な連結部１０は以下で後述するように多様な構造を包含することができる。
【００２３】
＜半導体パッケージの構成＞
図１Ｂは、図１Ａの半導体素子を組み合わせた半導体パッケージを示した断面図である。
図１Ｂを参照すれば、半導体パッケージ９０はパッケージ基板８０と、パッケージ基板８０上に実装された１つ或いはその以上の図１Ａの半導体素子１を包含することができる。半導体パッケージ９０は、半導体素子１をモールディングするモールディング膜８５をさらに包含することができる。パッケージ基板８０は、上面８０ａとその反対面である下面８０ｂとを包含することができる。パッケージ基板８０は、電気的な連結配線８２が含まれた印刷回路基板ＰＣＢであり得る。半導体素子１は、例えば、活性面１００ａがパッケージ基板８０を見えるフェイスダウン状態にパッケージ基板８０の上面８０ａ上に実装され得る。他の例として、半導体素子１は、その活性面１００ａが上に向かうフェイスアップ状態にパッケージ基板８０の上面８０ａ上に実装され得る。半導体パッケージ９０は、パッケージ基板８０の下面８０ｂに設けられ、電気的な連結配線８２に接続される１つ或いはそれ以上のソルダボール８４をさらに包含することができる。本実施形態では、複数の半導体素子１の間、及び、半導体素子１とパッケージ基板８０との電気的な連結は貫通電極１３０によって具現され得る。半導体素子１の電気的な連結部１０は、図２Ｋ、図４Ａ、図４Ｂ、及び、図４Ｃを各々参照して、後述する電気的な連結部１１、１２、１３、１４の中でいずれか１つであり得る。
【００２４】
＜半導体素子の製造方法＞
図２Ａから図２Ｋは、本発明の実施形態による半導体素子の製造方法を示した断面図である。図３Ａ及び図３Ｂは、本発明の一実施形態による半導体素子の製造方法と異なる比較例を示した断面図である。
【００２５】
図２Ａを参照すれば、基板１００上に研磨停止膜１９０を形成する。基板１００は集積回路１０３が形成された上面１００ａとその反対面である第１の下面１００ｂとを有する半導体基板、例えば、ウエハーレベル或いはチップレベルのシリコン基板であり得る。基板１００の上面１００ａの上には集積回路１０３を覆う第１の層間絶縁膜１０４が形成され得る。集積回路１０３は、メモリ回路ロジック回路或いはこれらの組み合わせであり得る。第１の層間絶縁膜１０４は、シリコン酸化膜やシリコン窒化膜を蒸着して形成することができる。
【００２６】
研磨停止膜１９０は、図２Ｇで後述する研磨、例えば、ＣＭＰ工程で基板１００の上面１００ａ及び集積回路１０３を保護する。研磨停止膜１９０は、第１の層間絶縁膜１０４上に形成されて集積回路１０３を覆う第１の研磨停止膜１９１と、第１の研磨停止膜１９１上に形成されて第１の研磨停止膜１９１をキャッピングする第２の研磨停止膜１９２と、を含む多重膜構造を有することができる。第１の研磨停止膜１９１は、図２Ｇで後述する研磨工程で実質的に研磨工程の停止点の役割を果たし、第２の研磨停止膜１９２は、図２Ｄで後述するように第１の研磨停止膜１９１の酸化を防止する酸化防止膜の役割を果たす。さらに、第２の研磨停止膜１９２は、図２Ｄで後述する洗浄工程で第１の研磨停止膜１９１の不均一な酸化を抑制することができる。
【００２７】
一例によれば、第１研磨停止膜１９１と第２の研磨停止膜１９２とは異種の絶縁材料から形成することができる。例えば、第１の研磨停止膜１９１はシリコン窒化膜、例えば、ＳｉＮを蒸着して形成し、第２の研磨停止膜１９２はシリコン酸化膜、例えば、ＳｉＯ2やＨＡＲＰ酸化膜を蒸着して形成することができる。第１の研磨停止膜１９１を構成するシリコン窒化膜は、水素を含有することができる。しかしながら、本発明の半導体素子の製造方法では、これに限定されず、一例として、ＳｉＨ4／ＮＨ3／Ｈ2ガスを利用する化学気相蒸着や、プラズマ化学気相蒸着ＰＥＣＶＤ工程でシリコン窒化膜を蒸着して、第１の研磨停止膜１９１を形成するとき、シリコン窒化膜内に水素が含有され得る。
また、他の例によれば、第１の研磨停止膜１９１と第２の研磨停止膜１９２とは、物理的或いは化学的な特性が異なる同種の絶縁材料で形成することができる。例えば、第１の研磨停止膜１９１と第２の研磨停止膜１９２とは、シリコン窒化膜、例えば、ＳｉＮで形成するが、第２の研磨停止膜１９２は、第１の研磨停止膜１９１と異なる水素含有量を有し得る。一例として、第２の研磨停止膜１９２は、第１の研磨停止膜１９１に比べて少ない水素含有量を有し得る。
【００２８】
水素含有量の差異によって第２の研磨停止膜１９２は、第１の研磨停止膜１９１と異なる化学機械研磨における除去率（ＣＭＰ  Ｒｅｍｏｖａｌ  Ｒａｔｅ）を有し得る。例えば、第２の研磨停止膜１９２は、第１の研磨停止膜１９１に比べて少ない水素含有量と低い化学機械研磨における除去率を有するシリコン窒化膜であり得る。
【００２９】
第１の研磨停止膜１９１は、化学機械研磨に良く耐えられることが重要であり得る。したがって、化学機械研磨工程の後、厚みの均一性が良く、低い化学機械研磨における除去率を有する水素含有量が比較的少ないシリコン窒化膜を蒸着して第１の研磨停止膜１９１を形成することが望ましい。しかし、シリコン窒化膜が少ない水素含有量を有すれば、高周波ＲＦパワー（ＨＦ  ＲＦ  Ｐｏｗｅｒ）が高いので、集積回路１０３に損傷を与えて、閾値電圧Ｖｔｈが変動される問題点が発生することがあり得る。このような集積回路１０３の閾値電圧変動を避けるためにＨＦＲＦパワーを低くして水素含有量が高いシリコン窒化膜を蒸着して第１の研磨停止膜１９１を形成することができる。しかし、水素含有量が高いシリコン窒化膜で構成された第１の研磨停止膜１９１は、化学機械研磨工程の後、厚みの均一性が低下し、化学機械研磨における除去率が大きく、不均一な酸化が発生され得る。本実施形態では、水素含有量が比較的に高いシリコン窒化膜を蒸着して第１の研磨停止膜１９１を形成することによって、集積回路１０３の閾値電圧変動を防ぎ、第１の研磨停止膜１９１の厚みの均一性の確保及び不均一な酸化の抑制のためにシリコン酸化膜を蒸着するか、或いは、第１の研磨停止膜１９１に比べて水素含有量が比較的に少ないシリコン窒化膜を蒸着して第２の研磨停止膜１９２を形成することを包含することができる。
【００３０】
図２Ｂを参照すれば、基板１００にビアホール１０１を形成することができる。ビアホール１０１は、基板１００の上面１００ａに開口を有し第１の下面１００ｂに開口を有しない中空の柱状（ｈｏｌｌｏｗ  ｐｉｌｌａｒ）形態で形成することができる。ビアホール１０１は、基板１００の上面１００ａから第１の下面１００ｂに向かって実質的に垂直であり得る。ビアホール１０１は、集積回路１０３の周囲、例えば、スクライブレーンやこれに隣接する領域或いは集積回路１０３が形成された領域に形成され得る。一例として、第２の研磨停止膜１９２上にフォトレジストの塗布及びパターニングでマスク６０を形成し、そのマスク６０を利用する乾式エッチング工程でビアホール１０１を形成することができる。
【００３１】
図２Ｃを参照すれば、マスク６０をアッシング工程で実質的に除去することができる。アッシング工程の後、一次洗浄工程をさらに進行してマスク残留物を除去することができる。一次洗浄工程はマスク６０を形成するのに使用されたフォトレジストのような有機物を除去できる洗浄液を採択することができる。一例として、一次洗浄は、硫酸Ｈ2ＳＯ4と過酸化水素Ｈ2Ｏ2の溶解液との混合物であるＤＳＰ（ｄｉｌｕｔｅｄ  ｓｕｌｆｕｒｉｃ  ｐｅｒｏｘｉｄｅ  ｍｉｘｔｕｒｅ）を利用することができる。一次洗浄が進行されて下記の化学式（１）で示されたように有機物、例えば、ＰＲが除去され得る。
Ｈ2ＳＯ4＋Ｈ2Ｏ2＋有機物（ＰＲ）→ＣＯ2＋Ｈ2Ｏ＋ＮＯ2＋ＳＯ2・・・（１）
【００３２】
ピラニア（Ｐｉｒａｎｈａ）或いはＤＳＰ洗浄として知られている一次洗浄は、基板１００を回転させながら、進行することができる。
【００３３】
本実施形態によれば、第２の研磨停止膜１９２は、第１の研磨停止膜１９１とＤＳＰ洗浄液との反応を阻止することによって、第１の研磨停止膜１９１の酸化を防止することができる。これについて、図２Ｄの段階で詳細に説明される。
【００３４】
図２Ｄを参照すれば、二次洗浄工程を進行することができる。二次洗浄工程は、基板１００を洗浄することによって、後続工程でのウェッティング条件を改善させるためのことであり得る。二次洗浄工程は、例えばフッ化水素の溶解液であるフッ化水素酸を洗浄液として採択することができる。第２の研磨停止膜１９２がシリコン酸化膜、例えば、ＳｉＯ2である場合、フッ化水素酸による洗浄によって第２の研磨停止膜１９２は一部或いは全部が除去され得る。他の例として、第２の研磨停止膜１９２がシリコン窒化膜、例えば、ＳｉＮである場合、第２の研磨停止膜１９２はフッ化水素酸による洗浄によって除去されることなく、残留することができる。
【００３５】
本実施形態と異なり、第２の研磨停止膜１９２が形成されない場合、ＤＳＰ洗浄のとき、下記の化学式（２）から分かるように第１の研磨停止膜１９１を構成するＳｉＮは、過酸化水素Ｈ2Ｏ2と反応してＳｉＮｘＯｙが生成され得る。言い換えれば、第１の研磨停止膜１９１の一部がＳｉＮｘＯｙに酸化され得る。水素含有量が多いシリコン窒化膜を蒸着して第１の研磨停止膜１９１を形成した場合、酸化された部分が比較的に多くなり得る。
ＳｉＮ＋Ｈ2Ｏ2→Ｈ2Ｏ＋Ｈ2＋ＳｉＮｘＯｙ・・・（２）
第１の研磨停止膜１９１の酸化された部分ＳｉＮｘＯｙは、フッ化水素酸による洗浄のとき、フッ化水素と反応して下記の化学式（３）、（４）で示したように除去され得る。
ＳｉＮｘＯｙ＋ｚＨＦ→ａＳｉＦ4＋ｂＨ2Ｏ＋ｃＮ2・・・（３）
ＳｉＦ4＋２ＨＦ→Ｈ2ＳｉＦ6・・・（４）
即ち、ＳｉＮｘＯｙとＨＦとが反応して、例えば液相のＨ2ＳｉＦ6として生成されることによって、第１の研磨停止膜１９１の一部が除去される。
【００３６】
このように、第２の研磨停止膜１９２が形成されなければ、図３Ａに図示したように第１の研磨停止膜１９１の一部１９１ａがＤＳＰ洗浄のとき一部が酸化され、図３Ｂに示すようにその酸化された部分１９１ａがフッ化水素酸による洗浄のとき除去されることによって、厚みが変化し、第１の研磨停止膜１９１の厚みの均一性（ｕｎｉｆｏｒｍｉｔｙ）が悪化する。
【００３７】
特に、基板１００を回転させながら、ＤＳＰ洗浄を進行すれば、基板１００のエッジ部分上に酸化された部分１９１ａが集中し、第１の研磨停止膜１９１の厚みの均一性がさらに悪化され得る。厚みの均一性が悪化すると、図２Ｇで後述する化学機械研磨工程のとき、第１の研磨停止膜１９１がその機能を果たすことできなくなり、研磨工程の不良に至ることがあり、さらに集積回路１０３の物理的な損傷や電気的な不良をもたらす。
【００３８】
しかし、本実施形態によれば、第２の研磨停止膜１９２が第１の研磨停止膜１９１とＤＳＰとの反応を防ぐので、上述したような第１の研磨停止膜１９１の酸化を防止し、また、厚みが不均一となることを防止する。第２の研磨停止膜１９２は、酸化防止膜と称され、第１の研磨停止膜１９１を覆うことができる。
【００３９】
図２Ｅを参照すればビアホール１０１の内面に沿って延長される絶縁膜１１０ａを形成し、ビアホール１０１が満たされるように基板１００上に導電膜１３０ａを形成することができる。絶縁膜１１０ａはシリコン酸化膜やシリコン窒化膜を蒸着して形成することができる。導電膜１３０ａは、ポリシリコン、銅、タングステン、アルミニウム等を蒸着するか、或いは鍍金して形成することができる。導電膜１３０ａを銅、或いは銅を含む導電体で形成する場合、銅の拡散を阻止できる金属膜１２０ａを絶縁膜１１０ａ上にさらに形成することができる。金属膜１２２ａはチタンＴｉ、窒化チタンＴｉＮ、クロムＣｒ、タンタルＴａ、窒化タンタルＴａＮ、ニッケルＮｉ、タングステンＷ、窒化タングステンＷＮ、或いはこれらの組み合わせを含む金属を蒸着して絶縁膜１１０ａに沿って延長される形態に形成することができる。選択的に、鍍金で導電膜１３０ａを形成した以後にアニーリング処理することができる。
【００４０】
第２の研磨停止膜１９２がシリコン酸化膜である場合、第２の研磨停止膜１９２は、フッ化水素酸による洗浄によって除去され得る。これによって、導電膜１３０ａと基板１００の上面１００ａとの間には第１の研磨停止膜１９１のみが残る。
【００４１】
他の例として、第２の研磨停止膜１９２がシリコン窒化膜である場合、第２の研磨停止膜１９２は、フッ化水素酸による洗浄で除去されないことがあり得る。この場合、図２Ｆに図示したように、第１の研磨停止膜１９１は、第２の研磨停止膜１９２でキャッピングされ得る。絶縁膜１１０ａは第２の研磨停止膜１９２を覆い、金属膜１２０ａは絶縁膜１１０ａを覆い、導電膜１３０ａは金属膜１２０ａを覆う。
【００４２】
図２Ｇを参照すれば、導電膜１３０ａを平坦化することができる。一例として、化学機械研磨工程で第１の研磨停止膜１９１が露出されるときまで導電膜１３０ａを研磨することができる。研磨によって導電膜１３０ａは基板１００と第１の層間絶縁膜１０４とを大体に垂直貫通する柱状の貫通電極１３０で形成され得る。絶縁膜１１０ａは貫通電極１３０を基板１００から電気的に絶縁させるビア絶縁膜１１０で形成され得る。金属膜１２０ａをさらに形成した場合、平坦化によって金属膜１２０ａは貫通電極１３０を成す成分、例えば、銅が基板１００や集積回路１０３に拡散することを防止するバリア膜１２０として形成され得る。図２Ｆのように第２の研磨停止膜１９２が残っている場合、第２の研磨停止膜１９２は導電膜１３０ａと共に平坦化されて除去され得る。
【００４３】
本実施形態によれば、第１の研磨停止膜１９１は第２の研磨停止膜１９２によってキャッピングされることによって、図２Ｃ及び図２Ｄで前述したように厚みの均一性を確保することができるので、集積回路１０３を研磨工程から保護することができる。さらに、第１の研磨停止膜１９１は研磨によって貫通電極１３０を成す成分、例えば、銅が集積回路１０３へ移動されることを防ぐ。選択的に一次研磨工程の以後にアニーリング処理し、二次研磨工程を進行して貫通電極１３０を形成することができる。アニーリング処理によって貫通電極１３０の一部が膨脹されて第１の研磨停止膜１９１の上へ突出される突出部１３０ｅが生成され得る。貫通電極１３０の突出部１３０ｅは二次研磨工程によって除去され得る。
【００４４】
図２Ｈを参照すれば、エッチバック工程で第１の研磨停止膜１９１を除去して第１の層間絶縁膜１０４を露出させることができる。貫通電極１３０の突出部１３０ｅが残っている場合、エッチバック工程の時、貫通電極１３０の突出部１３０ｅが第１の研磨停止膜１９１と共に除去され得る。
【００４５】
図２Ｉを参照すれば、バックエンド（Ｂａｃｋ  Ｅｎｄ）工程を進行することができる。一例として、第１の層間絶縁膜１０４上に貫通電極１３０と接続する単層或いは複層の金属配線１５２と、金属配線１５２と電気的に連結されるボンディングパッド１５４と、金属配線１５２とボンディングパッド１５４とを覆う第２の層間絶縁膜１０６とを形成することができる。金属配線１５２とボンディングパッド１５４とは銅やアルミニウム等のような金属を蒸着し、パターニングして形成することができる。第２の層間絶縁膜１０６は、第１の層間絶縁膜１０４と同一であるか、或いは類似な絶縁体、例えばシリコン酸化膜やシリコン窒化膜を蒸着して形成することができる。第２の層間絶縁膜１０６上に上部絶縁膜１０７を形成することができる。上部絶縁膜１０７は、シリコン酸化膜、シリコン窒化膜、或いはポリマー等を蒸着した後、パターニングして形成することができる。上部絶縁膜１０７はボンディングパッド１５４を露出させるように形成され得る。選択的にバンプ工程をさらに進行してボンディングパッド１５４と接続されるソルダボールやソルダバンプのような上部端子１６０をさらに形成することができる。第１の層間絶縁膜１０４と第２の層間絶縁膜１０６とは基板１００と上部絶縁膜１０７との間の層間絶縁膜１０２を構成する。
【００４６】
図２Ｊを参照すれば、基板１００をリセスして貫通電極１３０を突出させることがあり得る。例えば、基板１００を構成する物質、例えば、シリコンを選択的に除去することができるエッチャントやスラリーを利用するエッチング化学機械研磨グラインディング、或いはこれらの組合で基板１００の第１の下面１００ｂをリセスすることができる。リセス工程は第１の下面１００ｂに比べて上面１００ａにさらに隣接して貫通電極１３０の下端部１３０ｐを突出させる第３３の下面１００ｄが露出される時まで進行することができる。一例として、貫通電極１３０を露出させない第２の下面１００ｃが見えるように基板１００の第１の下面１００ｂを化学機械研磨（ＣＭＰ）することができる。第２の下面１００ｃを乾式エッチングして第３の下面１００ｄまで基板１００をさらにリセスすることができる。基板１００の上面１００ａ上に接着膜７２の介在の下にキャリヤ７０が付着され得る。貫通電極１３０の突出工程は基板１００の上面１００ａが上に向かった状態、或いは基板１００を覆して上面１００ａが下に向かった状態で進行され得る。基板１００の上面１００ａは活性面であり得る。第３の下面１００ｄは非活性面であり得る。
【００４７】
図２Ｋを参照すれば、基板１００の非活性面１００ｄ上に下部絶縁膜１０８を形成することができる。一例として、非活性面１００ｄ上に貫通電極１３０を覆うシリコン酸化膜やシリコン窒化膜を蒸着した後、化学機械研磨によって平坦化された下部絶縁膜１０８を形成することができる。貫通電極１３０は下部絶縁膜１０８を通じて露出され得る。そして、下部絶縁膜１０８上に貫通電極１３０と電気的に連結される下部端子１７０を形成することができる。下部端子１７０と貫通電極１３０との間に金属膜１７２をさらに形成し、下部端子１７０を覆う鍍金膜１７４をさらに形成することができる。一連の工程を通じてビアミドル（Ｖｉａ  Ｍｉｄｄｌｅ）構造の電気的な連結部１１を有する図１の半導体素子１を形成することができる。
【００４８】
図４Ａから図４Ｃは、図２Ｋの変形例を示した断面図である。以下では図２Ｋと異なる点に対して詳細に説明し、同一な点に対しては省略する。
【００４９】
図４Ａを参照すれば、電気的な連結部１２は、集積回路１０３と金属配線１５２とが形成された後に形成された貫通電極１３０を含むビアラスト（Ｖｉａ  Ｌａｓｔ）構造であり得る。貫通電極１３０は、層間絶縁膜１０２と基板１００とを貫通する柱状形態であり得る。上部絶縁膜１０７の上には貫通電極１３０とボンディングパッド１５４とを電気的に連結する上部配線１５３がさらに配置され得る。貫通電極１３０は、上部絶縁膜１０７をさらに貫通して上部配線１５３と接続され得る。
【００５０】
図４Ｂを参照すれば、電気的な連結部１３は、集積回路１０３と金属配線１５２とが形成される前に形成された貫通電極１３０を含むビアファースト（Ｖｉａ  Ｆｉｒｓｔ）構造であり得る。基板１００の活性面１００ａ上に基板１００とは電気的に絶縁され、貫通電極１３０とは電気的に連結される連結配線１５６がさらに提供され得る。貫通電極１３０は、実質的に基板１００を貫通する柱状形態であり得る。貫通電極１３０は、連結配線１５６と金属配線１５２とを連結する連結ビア１５８を通じて金属配線１５２及び集積回路１０３の少なくとも一方と電気的に連結され得る。
【００５１】
図４Ｃを参照すれば、電気的な連結部１４は、集積回路１０３と金属配線１５２とが先ず形成されている基板１００をリセスした後に形成された貫通電極１３０を含むビアラスト（Ｖｉａ  Ｌａｓｔ）構造であり得る。バリア膜１２０は、連結配線１５６に接する部分は閉じ、下部端子１７０に接する部分は開けたカップ形態を有し得る。
【００５２】
図４Ａから図４Ｃで、貫通電極１３０は、図２Ａから図２Ｈで説明したことと同一或いは類似な工程を利用して形成することができる。
【００５３】
図５Ａは、本発明の一実施形態による半導体装置を具備するメモリカードを示したブロック図である。図５Ｂは、本発明の実施形態による半導体装置を応用した情報処理システムを示したブロック図である。
【００５４】
図５Ａを参照すれば、半導体メモリ１２１０は、上述した一実施形態による図１Ａの半導体素子１及び図１Ｂの半導体パッケージ９０のような半導体装置を少なくとも１つを包含することができる。半導体メモリ１２１０は、メモリカード１２００に応用され得る。一例として、メモリカード１２００は、ホスト１２３０とメモリ１２１０との間の諸般データ交換を制御するメモリコントローラ１２２０を包含することができる。ＳＲＡＭ１２２１は、中央処理装置１２２２の動作メモリとして使用され得る。ホストインターフェイス１２２３はメモリカード１２００と接続されるホスト１２３０とのデータ交換プロトコルを具備することができる。誤謬訂正コード１２２４はメモリ１２１０から読み出されたデータに含まれた誤謬を検出及び訂正することができる。メモリインターフェイス１２２５は半導体メモリ１２１０とインターフェイシングすることができる。中央処理装置１２２２はメモリコントローラ１２２０のデータを交換するための諸般制御動作を遂行する。
【００５５】
図５Ｂを参照すれば、情報処理システム１３００は、本発明の実施形態による図１Ａの半導体素子１及び図１Ｂの半導体パッケージ９０のような半導体装置を少なくとも１つを具備するメモリシステム１３１０を包含することができる。情報処理システム１３００は、モバイル機器やコンピューター等を包含することができる。一例として、情報処理システム１３００はメモリシステム１３１０と各々のシステムバス１３６０に電気的に連結されたモデム１３２０、中央処理装置１３３０、ＲＡＭ１３４０、ユーザーインターフェイス１３５０を包含することができる。メモリシステム１３１０はメモリ１３１１とメモリコントローラ１３１２とを含み、図５Ａのメモリカード１２００と実質的に同様に構成され得る。このようなメモリシステム１３１０には中央処理装置１３３０によって処理されたデータ又は外部から入力されたデータが格納され得る。情報処理システム１３００はメモリカード、半導体ディスク装置（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ）及びその他の応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）で提供され得る。一例として、メモリシステム１３１０は、半導体ディスク装置ＳＳＤで構成され得る。この場合、情報処理システム１３００は、大容量のデータをメモリシステム１３１０に安定的にかつ信頼性あるように格納することができる。
【００５６】
以上の発明の詳細な説明は、開示された実施状態に本発明を制限しようとする意図ではばく、本発明の要旨を逸脱しない範囲内で多様な他の組合、変更及び環境で使用することができる。特許請求の範囲は他の実施状態も含むことと解釈しなければならない。
【符号の説明】
【００５７】
１    ・・・半導体素子、
１０  ・・・連結部、
１００・・・基板、
１０２・・・層間絶縁膜、
１０３・・・集積回路、
１０７・・・上部絶縁膜、
１１０・・・ビア絶縁膜、
１２０・・・バリア膜、
１３０・・・貫通電極、
１５２・・・金属配線、
１５４・・・ボンディングパッド、
１６０・・・上部端子、
１７０・・・下部端子、
１９０・・・研磨停止膜。
【図１Ａ】
2014232875.tif 000003
【図１Ｂ】
2014232875.tif 000004
【図２Ａ】
2014232875.tif 000005
【図２Ｂ】
2014232875.tif 000006
【図２Ｃ】
2014232875.tif 000007
【図２Ｄ】
2014232875.tif 000008
【図２Ｅ】
2014232875.tif 000009
【図２Ｆ】
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【図２Ｇ】
2014232875.tif 000011
【図２Ｈ】
2014232875.tif 000012
【図２Ｉ】
2014232875.tif 000013
【図２Ｊ】
2014232875.tif 000014
【図２Ｋ】
2014232875.tif 000015
【図３Ａ】
2014232875.tif 000016
【図３Ｂ】
2014232875.tif 000017
【図４Ａ】
2014232875.tif 000018
【図４Ｂ】
2014232875.tif 000019
【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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