(57)【要約】【課題】低いオン電流の領域ではサイリスタ動作を行い、高いオン電流の領域ではトランジスタと同様の動作を行うことで、従来のサイリスタが有していた問題を解消させることができる半導体装置を提供する。【解決手段】半導体基板１２と、該半導体基板１２の一方の表面に形成され、少なくともカソード領域２２を含むエピタキシャル層１４と、半導体基板１２の他方の表面に形成されたアノード領域２４と、カソード領域２２とアノード領域２４とで挟まれた領域であって、且つ、カソード領域２２寄りの位置に形成された複数の埋め込みゲート領域２６とを有し、エピタキシャル層１４の厚みＤａが０．５μｍ以上５．０μｍ以下である。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の一方の表面に形成され、少なくとも第１導電型のカソード領域を含むエピタキシャル層と、
前記半導体基板の他方の表面に形成された第２導電型のアノード領域と、
前記カソード領域と前記アノード領域とで挟まれた領域であって、且つ、前記カソード領域寄りの位置に形成された第２導電型の複数の埋め込みゲート領域とを有し、
前記エピタキシャル層の厚みが０．５μｍ以上５．０μｍ以下であることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記エピタキシャル層の厚みが０．５μｍ以上２．０μｍ以下であることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記エピタキシャル層の厚みが１．０μｍ以上２．０μｍ以下であることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記エピタキシャル層の厚みが１．５μｍ以上２．０μｍ以下であることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記エピタキシャル層の厚みが２．０μｍ以上５．０μｍ以下であることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記エピタキシャル層の厚みが２．０μｍ以上４．０μｍ以下であることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記エピタキシャル層の厚みが２．０μｍ以上３．０μｍ以下であることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記カソード領域の厚みは、前記エピタキシャル層の厚みの１／１０以上であることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記カソード領域の厚みは、前記エピタキシャル層の厚みの１／１０以上５／１０以下であることを特徴とする半導体装置。
【請求項１０】
請求項８記載の半導体装置において、
前記カソード領域の厚みは、前記エピタキシャル層の厚みの５／１０以上であることを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の半導体装置において、
隣接する前記埋め込みゲート領域の最大幅が０．５μｍ以上３．０μｍ以下であることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
隣接する前記埋め込みゲート領域の最大幅が０．５μｍ以上１．０μｍ以下であることを特徴とする半導体装置。
【請求項１３】
請求項１１記載の半導体装置において、
隣接する前記埋め込みゲート領域の最大幅が１．０μｍ以上３．０μｍ以下であることを特徴とする半導体装置。
【請求項１４】
請求項１１記載の半導体装置において、
隣接する前記埋め込みゲート領域の最大幅が１．０μｍ以上２．０μｍ以下であることを特徴とする半導体装置。
【請求項１５】
請求項１〜１４のいずれか１項に記載の半導体装置において、
前記カソード領域の不純物濃度が最も高い部位の不純物濃度が１０18［ａｔｍ／ｃｍ3］オーダー〜１０20［ａｔｍ／ｃｍ3］オーダーであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば静電誘導形サイリスタ（以下、ＳＩサイリスタと記す）やＧＴＯサイリスタ等に用いて好適な半導体装置に関する。
【背景技術】
【０００２】
一般に、ＳＩサイリスタやＧＴＯサイリスタ等は、シリコン基板の裏面にアノード電極を形成し、シリコン基板の表面に多数のカソードセグメントを配置するようにしている。各カソードセグメントの周囲にはゲート領域が形成され、該ゲート領域上にゲート電極が配線される（特許文献１〜３参照）。
【０００３】
そして、例えばＳＩサイリスタを利用した装置として、負荷にパルスを印加するパルス発生回路（例えば特許文献４及び５参照）が挙げられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１１９０１４号公報
【特許文献２】特開平９−８２８０号公報
【特許文献３】特開２０００−５８８１４号公報
【特許文献４】特開２００４−７２９９４号公報
【特許文献５】特開２００７−２５９３０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、従来のサイリスタは、トランジスタのような電流飽和特性を有しない。すなわち、ゲート電圧を印加しなければ、アノード−カソード間に流れる電流は無視できるほど小さいが、ゲート電圧がトリガ電圧を超えてサイリスタがオンとなったとき、アノード−カソード間に電流（オン電流）が流れる。このオン電流は、その後にゲート電流を零にしても流れ続けることになる。
【０００６】
そのため、負荷の急変（例えば負荷にアーク放電が発生して急激に短絡状態が発生する）等によって、意図しない大電流が流れる条件となった場合に、サイリスタ等を含む素子が破壊するおそれがあり、これを防止するために、負荷の異常を瞬時に検知して素子を保護するための保護回路が必要であった。
【０００７】
また、特許文献４及び５等のパルス発生回路において、コイルに流す電流を増加させる、すなわち、電流容量を増やすために、複数のサイリスタを並列に接続することが考えられる。しかし、各サイリスタのオン電圧に対するオン電流のばらつきから、電流の流れ易いサイリスタに電流が集中するため、複数のサイリスタの並列化で電流容量を増やすことが困難であった。これを解決する方法として、特性がほぼ同じである複数のサイリスタを厳密に選別して並列に接続することが考えられるが、それでも２つのサイリスタを並列に接続するのが限界であった。
【０００８】
また、プレーナゲート型の場合、ｐ形ベース層とｎ形エミッタ層との隣接が必須なため、ゲート耐圧を安定的に得ることと、ｎ形エミッタ層を幅広く設けるのが難しく、オン特性向上が困難である。また、ノーマリオフ型を作製する際に真のゲートのビーンベース化が必要となり、オン特性が向上し難いという問題がある。
【０００９】
本発明はこのような課題を考慮してなされたものであり、低いオン電流の領域ではサイリスタ動作を行い、高いオン電流の領域ではトランジスタと同様の動作を行うことで、従来のサイリスタが有していた上述のような問題を解消させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
［１］  第１の本発明に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板の一方の表面に形成され、少なくとも第１導電型のカソード領域を含むエピタキシャル層と、前記半導体基板の他方の表面に形成された第２導電型のアノード領域と、前記カソード領域と前記アノード領域とで挟まれた領域であって、且つ、前記カソード領域寄りの位置に形成された第２導電型の複数の埋め込みゲート領域とを有し、前記エピタキシャル層の厚みが０．５μｍ以上５．０μｍ以下であることを特徴とする。
【００１１】
これにより、少なくともカソード領域を含むエピタキシャル層の厚みを上述のように設定することで、オン電圧−オン電流の特性において、低いオン電流の領域ではサイリスタ動作を行い、高いオン電流の領域ではトランジスタと同様の動作を行うこととなる。すなわち、この半導体装置は電流飽和特性を有する。
【００１２】
そのため、この半導体装置においては、一旦、オンになった後に、ゲート電流の供給を停止するとオフになる。従って、負荷の急変（例えば負荷にアーク放電が発生して急激に短絡状態が発生する）等によって、意図しない大電流が流れそうになっても、半導体装置単独で、電流の流れを制限することができ、半導体装置を安全に動作することが可能となる。
【００１３】
あるいは、意図しない大電流が流れそうになっても、半導体装置単独で、電流の流れを制限することができるため、半導体装置が破壊に至るまでの熱的尤度（熱的余裕）、時間的尤度（時間的余裕）が長くなる。そのため、保護回路を設置する場合においても、負荷の異常を瞬時に検知する特別な検出回路等は必要なくなり、市販の安価な検出回路を具備させればよく、保護回路のコスト低減につながる。
【００１４】
また、負荷に高電圧パルスを印加するパルス発生回路のスイッチとして半導体装置を適用する際に、電流容量を増やすために、複数の半導体装置を並列に接続した場合、各半導体装置の特性のばらつきに起因して、ある１つの半導体装置にオン電流が多く流れようとすると、該１つの半導体装置のオン電圧が高くなり、これにより、該１つの半導体装置のオン電流の上昇が制限され、他の半導体装置へもオン電流が流れるようになる。すなわち、並列に接続された複数の半導体装置に対するオン電流の流れが、自動的にバランスされ、各半導体装置において飽和電流が流れることになる。従って、特性がほぼ同じである複数の半導体装置を厳密に選別することが必要なくなり、３つ以上の半導体装置を並列に接続することも可能になる。
【００１５】
［２］  本発明において、前記エピタキシャル層の厚みを薄くすることで、オン電流の上昇をより制限することができ、意図しない大電流が流れそうになっても、半導体装置単独で、電流の流れを制限することができ、半導体装置を安全に動作可能となる。この場合、エピタキシャル層の厚みは、０．５μｍ以上２．０μｍ以下であることが好ましい。
【００１６】
［３］  本発明において、前記エピタキシャル層の厚みが１．０μｍ以上２．０μｍ以下であってもよい。
【００１７】
［４］  本発明において、前記エピタキシャル層の厚みが１．５μｍ以上２．０μｍ以下であってもよい。
【００１８】
［５］  本発明において、エピタキシャル層の厚みを厚くすることで、オン電流の制限度合いを緩めることができ、オン抵抗の低減を図ることができる。これは、複数の半導体装置を並列に接続して１つのスイッチを構成して、電流容量を増やしたい場合に有利となる。この場合、エピタキシャル層の厚みは、２．０μｍ以上５．０μｍ以下であることが好ましい。
【００１９】
［６］  本発明において、前記エピタキシャル層の厚みが２．０μｍ以上４．０μｍ以下であってもよい。
【００２０】
［７］  本発明において、前記エピタキシャル層の厚みが２．０μｍ以上３．０μｍ以下であってもよい。
【００２１】
［８］  本発明において、前記カソード領域の厚みは、前記エピタキシャル層の厚みの１／１０以上であることが好ましい。
【００２２】
［９］  本発明において、カソード領域の厚みを薄くすることで、オン電流の上昇をより制限することができ、意図しない大電流が流れそうになっても、半導体装置単独で、電流の流れを制限することができ、半導体装置を安全に動作可能となる。この場合、カソード領域の厚みは、エピタキシャル層の厚みの１／１０以上５／１０以下であることが好ましい。
【００２３】
［１０］  本発明において、カソード領域の厚みを厚くすることで、オン電流の制限度合いを緩めることができ、オン抵抗の低減を図ることができる。これは、複数の半導体装置を並列に接続して１つのスイッチを構成して、電流容量を増やしたい場合に有利となる。この場合、カソード領域の厚みは、エピタキシャル層の厚みの５／１０以上（１０／１０以下）であることが好ましい。
【００２４】
［１１］  本発明において、隣接する前記埋め込みゲート領域の最大幅（真のゲート幅）が０．５μｍ以上３．０μｍ以下であることが好ましい。
【００２５】
［１２］  本発明において、真のゲート幅を小さくすることで、オン電流の上昇をより制限することができ、意図しない大電流が流れそうになっても、半導体装置単独で、電流の流れを制限することができ、半導体装置を安全に動作可能となる。この場合、真のゲート幅が０．５μｍ以上１．０μｍ以下であることが好ましい。
【００２６】
［１３］  本発明において、真のゲート幅を大きくすることで、オン電流の制限度合いを緩めることができ、オン抵抗の低減を図ることができる。これは、複数の半導体装置を並列に接続して１つのスイッチを構成して、電流容量を増やしたい場合に有利となる。この場合、真のゲート幅が１．０μｍ以上３．０μｍ以下であることが好ましい。
【００２７】
［１４］  もちろん、隣接する前記埋め込みゲート領域の最大幅が１．０μｍ以上２．０μｍ以下であってもよい。
【００２８】
［１５］  本発明において、前記カソード領域の不純物濃度が最も高い部位の不純物濃度が１０18［ａｔｍ／ｃｍ3］オーダー〜１０20［ａｔｍ／ｃｍ3］オーダーであることが好ましい。
【発明の効果】
【００２９】
本発明に係る半導体装置によれば、低いオン電流の領域ではサイリスタ動作を行い、高いオン電流の領域ではトランジスタと同様の動作を行うことで、従来のサイリスタが有していた問題を解消させることができる。
【図面の簡単な説明】
【００３０】
【図１】本実施の形態に係る半導体装置の要部を一部省略して示す断面図である。
【図２】本実施の形態に係る半導体装置のオン電圧−オン電流特性（電流飽和特性）を示すグラフである。
【図３】パルス発生回路の一例を一部省略して示す回路図である。
【図４】本実施の形態に係る半導体装置の製造方法を示すフローチャートである。
【図５】比較例に係る半導体装置の要部を一部省略して示す断面図である。
【図６】第１実施例のうち、代表的に実施例１、３、５、６及び比較例のオン電圧−オン電流特性を示すグラフである。
【図７】第２実施例のうち、代表的に実施例１５及び２０のオン電圧−オン電流特性を示すグラフである。
【図８】第３実施例のうち、代表的に実施例２３、２４及び２５のオン電圧−オン電流特性を示すグラフである。
【図９】第４実施例（実施例３１、３２及び３３）のオン電圧−オン電流特性を示すグラフである。
【発明を実施するための形態】
【００３１】
以下、本発明に係る半導体装置を例えばノーマリオフ形の埋め込みゲート型静電誘導形サイリスタに適用した実施の形態例を図１〜図９を参照しながら説明する。
【００３２】
本実施の形態に係る半導体装置１０は、図１に示すように、第１導電型（例えばｎ型）の半導体基板１２と、半導体基板１２上に形成されたエピタキシャル層１４と、エピタキシャル層１４の表面１４ａに形成された例えば金属層による１以上のカソード電極１６と、半導体基板１２の裏面１２ａに形成された例えば金属層による１以上のアノード電極１８と、エピタキシャル層１４の表面１４ａに、カソード電極１６と電気的に絶縁して形成され、カソード電極１６とアノード電極１８間に流れる電流の導通を制御する例えば金属層による１以上のゲート電極２０とを有する。
【００３３】
さらに、この半導体装置１０は、エピタキシャル層１４の表面１４ａのうち、少なくともカソード電極１６に対応した部分に第１導電型（例えばｎ型）のカソード領域２２が形成され、半導体基板１２の裏面１２ａのうち、アノード電極１８に対応した部分に第２導電型（例えばｐ型）のアノード領域２４が形成されている。
【００３４】
また、半導体基板１２のうち、カソード領域２２とアノード領域２４とで挟まれた領域であって、且つ、カソード領域２２寄りの位置に、ゲート電極２０に電気的に接続された第２導電型の複数の埋め込みゲート領域２６が形成されている。複数の埋め込みゲート領域２６はほぼ同一の配列ピッチにて形成されている。隣接する埋め込みゲート領域２６間の第１導電型の領域がチャネル領域を構成している。ゲート電極２０と埋め込みゲート領域２６との電気的接続は、埋め込みゲート領域２６とゲート電極２０との間に形成された第２導電型の取出し領域２８にて行われる。ゲート電極２０とカソード領域２２間には第１絶縁層３０が介在され、ゲート電極２０とカソード電極１６間には第２絶縁層３２が介在されている。なお、埋め込みゲート領域２６と取出し領域２８との間には、第１導電型の領域が介在しているが、埋め込みゲート領域２６と取出し領域２８間の距離は、埋め込みゲート領域２６と取出し領域２８との間で導通が図れる程度に設定されている。また、複数のカソード電極１６上には、これらカソード電極１６を電気的に接続するカソード配線層３４が形成されている。
【００３５】
さらに、埋め込みゲート領域２６とカソード領域２２間、より詳しくは、隣接する埋め込みゲート領域２６のうち、半導体基板１２とエピタキシャル層１４との境界と、カソード領域２２のアノード領域２４側の端部との間に、高抵抗の真性半導体領域３６が形成されている。
【００３６】
この半導体装置１０では、上述した埋め込みゲート領域２６の上部２６ａ、カソード領域２２、取出し領域２８、並びに真性半導体領域３６を、エピタキシャル成長法による上述したエピタキシャル層１４に形成するようにしている。換言すれば、この半導体装置１０は、半導体基板１２上にエピタキシャル層１４を有し、該エピタキシャル層１４は、埋め込みゲート領域２６の一部（上部２６ａ）、取出し領域２８、カソード領域２２及び真性半導体領域３６を含み、特に、真性半導体領域３６は、隣接する埋め込みゲート領域２６間の領域のうち、半導体基板１２とエピタキシャル層１４との境界と、カソード領域２２のアノード領域２４側の端部との間の領域に形成される。
【００３７】
また、埋め込みゲート領域２６の上部２６ａがエピタキシャル層１４にて形成されることから、埋め込みゲート領域２６のうち、不純物密度が最も高い部位は、半導体基板１２とエピタキシャル層１４との境界であって、且つ、埋め込みゲート領域２６の中央部分が対応する。
【００３８】
そして、この半導体装置１０は、エピタキシャル層１４の厚みＤａが０．５μｍ以上５．０μｍ以下である。
【００３９】
この半導体装置１０は、少なくともカソード領域２２を含むエピタキシャル層１４の厚みＤａを上述のように設定することで、図２に示すように、オン電圧−オン電流特性において、低いオン電流の領域Ｚ１ではサイリスタ動作を行い、高いオン電流の領域Ｚ２ではトランジスタと同様の動作を行うこととなる。すなわち、この半導体装置１０は電流飽和特性を有する。
【００４０】
そのため、この半導体装置１０においては、一旦、オンになった後に、ゲート電流の供給を停止するとオフになる。従って、負荷の急変（例えば負荷にアーク放電が発生して急激に短絡状態が発生する）等によって、意図しない大電流が流れそうになっても、半導体装置１０単独で、電流の流れを制限することができ、半導体装置１０を安全に動作することが可能となる。
【００４１】
あるいは、意図しない大電流が流れそうになっても、半導体装置１０単独で、電流の流れを制限することができるため、半導体装置１０が破壊に至るまでの熱的尤度（熱的余裕）、時間的尤度（時間的余裕）が長くなる。そのため、保護回路を設置する場合においても、負荷の異常を瞬時に検知する特別な検出回路等は必要なくなり、市販の安価な検出回路を具備させればよく、保護回路のコスト低減につながる。
【００４２】
また、図３に概略的に示すように、負荷４０に高電圧パルスを印加するパルス発生回路４２のスイッチ４４として半導体装置１０を適用する際に、電流容量を増やすために、複数の半導体装置１０を並列に接続した場合、各半導体装置１０の特性のばらつきに起因して、ある１つの半導体装置１０にオン電流が多く流れようとすると、図２のオン電圧−オン電流特性からもわかるように、該１つの半導体装置１０のオン電圧が高くなり、これにより、該１つの半導体装置１０のオン電流の上昇が制限され、他の半導体装置１０へもオン電流が流れるようになる。すなわち、並列に接続された複数の半導体装置１０に対するオン電流の流れが、自動的にバランスされ、各半導体装置１０において飽和電流が流れることになる。従って、特性がほぼ同じである複数の半導体装置１０を厳密に選別することが必要なくなり、３つ以上の半導体装置１０を並列に接続することも可能になる。
【００４３】
ところで、通常のＳＩサイリスタでは、高速化のために電子線照射等によるライフタイム制御が行われるが、温度特性が悪くなり、環境温度が高くなるに従って、リーク電流が増加し、環境温度が例えば１５０℃になると、動作しなくなる場合もある。しかし、半導体装置１０は、オン電流の上昇を制限することができるため、ライフタイム制御を行わなくても、高速化させることができ、温度特性も良好となる。
【００４４】
そして、本実施の形態に係る半導体装置１０において、エピタキシャル層１４の厚みＤａを薄くすることで、オン電流の上昇をより制限することができ、意図しない大電流が流れそうになっても、半導体装置１０単独で、電流の流れを制限することができ、半導体装置１０を安全に動作可能となる。この場合、エピタキシャル層１４の厚みＤａは、０．５μｍ以上２．０μｍ以下であることが好ましい。もちろん、１．０μｍ以上２．０μｍ以下であってもよいし、１．５μｍ以上２．０μｍ以下であってもよい。
【００４５】
一方、エピタキシャル層１４の厚みＤａを厚くすることで、オン電流の制限度合いを緩めることができ、オン抵抗の低減を図ることができる。これは、複数の半導体装置１０を並列に接続して１つのスイッチ４４を構成して、電流容量を増やしたい場合に有利となる。この場合、エピタキシャル層１４の厚みＤａは、２．０μｍ以上５．０μｍ以下であることが好ましい。もちろん、２．０μｍ以上４．０μｍ以下であってもよいし、２．０μｍ以上３．０μｍ以下であってもよい。
【００４６】
また、カソード領域２２の厚みＤｂ（図１参照）は、エピタキシャル層１４の厚みＤａの１／１０以上（１０／１０以下）であることが好ましい。カソード領域２２の厚みＤｂを薄くすることで、オン電流の上昇をより制限することができ、意図しない大電流が流れそうになっても、半導体装置１０単独で、電流の流れを制限することができ、半導体装置１０を安全に動作可能となる。この場合、カソード領域２２の厚みＤｂは、エピタキシャル層１４の厚みＤａの１／１０以上５／１０以下であることが好ましい。
【００４７】
一方、カソード領域２２の厚みＤｂを厚くすることで、オン電流の制限度合いを緩めることができ、オン抵抗の低減を図ることができる。これは、複数の半導体装置１０を並列に接続して１つのスイッチを構成して、電流容量を増やしたい場合に有利となる。この場合、カソード領域２２の厚みＤｂは、エピタキシャル層１４の厚みＤａの５／１０以上（１０／１０以下）であることが好ましい。但し、カソード領域２２の厚みＤｂを厚くしすぎると、オン電流が多く流れるようになるため、保護回路を接続する必要となるおそれがあるが、上述したように、市販の安価な検出回路を具備した保護回路で十分である。
【００４８】
また、隣接する埋め込みゲート領域２６の最大幅（真のゲート幅Ｗａ：図１参照）が０．５μｍ以上３．０μｍ以下であることが好ましい。真のゲート幅Ｗａを小さくすることで、オン電流の上昇をより制限することができ、意図しない大電流が流れそうになっても、半導体装置１０単独で、電流の流れを制限することができ、半導体装置１０を安全に動作可能となる。この場合、真のゲート幅Ｗａが０．５μｍ以上１．０μｍ以下であることが好ましい。
【００４９】
一方、真のゲート幅Ｗａを大きくすることで、オン電流の制限度合いを緩めることができ、オン抵抗の低減を図ることができる。これは、複数の半導体装置１０を並列に接続して１つのスイッチ４４を構成して、電流容量を増やしたい場合に有利となる。この場合、真のゲート幅Ｗａが１．０μｍ以上３．０μｍ以下であることが好ましい。もちろん、１．０μｍ以上２．０μｍ以下であってもよい。但し、真のゲート幅Ｗａを厚くしすぎると、オン電流が多く流れるようになるため、保護回路を接続する必要となるおそれがあるが、上述したように、市販の安価な検出回路を具備した保護回路で十分である。
【００５０】
また、カソード領域２２の不純物濃度が最も高い部位の不純物濃度（単に、カソード領域２２の不純物濃度と記す）が１０18［ａｔｍ／ｃｍ3］オーダー〜１０20［ａｔｍ／ｃｍ3］オーダーであることが好ましい。カソード領域２２の不純物濃度を少なくすることで、オン電流の上昇をより制限することができ、意図しない大電流が流れそうになっても、半導体装置１０単独で、電流の流れを制限することができ、半導体装置１０を安全に動作可能となる。
【００５１】
一方、カソード領域２２の不純物濃度を多くすることで、オン電流の制限度合いを緩めることができ、オン抵抗の低減を図ることができる。これは、複数の半導体装置１０を並列に接続して１つのスイッチ４４を構成して、電流容量を増やしたい場合に有利となる。但し、カソード領域２２の不純物濃度を多くしすぎると、オン電流が多く流れるようになるため、保護回路を接続する必要となるおそれがあるが、上述したように、市販の安価な検出回路を具備した保護回路で十分である。
【００５２】
このように、エピタキシャル層１４の厚みＤａ、カソード領域２２の厚みＤｂ、真のゲート幅Ｗａ、カソード領域２２の不純物濃度（最も高い部位の不純物濃度）を適宜変更することで、飽和電流の制限の度合いを自由に設定することができるため、使用用途に応じた適切な飽和電流を流す半導体装置１０の設計の自由度を向上させることができる。
【００５３】
ここで、本実施の形態に係る半導体装置１０の製造方法の一例を図４も参照しながら簡単に説明する。
【００５４】
先ず、図４のステップＳ１において、半導体基板１２の表面に複数の開口を有するフォトマスクを形成する。開口は、半導体基板１２の表面のうち、後に埋め込みゲート領域２６の中心部分となる位置に形成される。従って、後に真性半導体領域３６となる部分がフォトマスクによって保護され、該部分への傷の発生を防止することができる。
【００５５】
その後、ステップＳ２において、半導体基板１２のうち、少なくともフォトマスクの開口から露出する部分に第２導電型の不純物（例えばボロン）を付着させて、フォトマスクの開口から露出する部分に不純物層（例えば金属ボロン層）を形成する。不純物層の不純物密度は１０19から１０20［ａｔｍ／ｃｍ3］オーダーである。
【００５６】
その後、ステップＳ３において、不純物層（金属ボロン層）から半導体基板１２に対して不純物（ボロン）の拡散を行って埋め込みゲート領域２６の一部（下部２６ｂ：図１参照）を形成する。この拡散処理の温度は１１００℃〜１２００℃の範囲のうち、いずれかの温度、例えば１１５０℃が挙げられる。
【００５７】
その後、ステップＳ４において、少なくとも第１導電型の不純物（例えばリン）とシリコンを含む気相エピタキシャル成長を行って半導体基板１２上に、少なくとも埋め込みゲート領域２６の一部（上部２６ａ：図１参照）と、真性半導体領域３６とを有する第１エピタキシャル層１４Ａ（エピタキシャル層１４の下層部分：図１参照）を形成する。この第１エピタキシャル層１４Ａの形成は、温度１０００℃〜１１００℃の範囲のうち、いずれかの温度、例えば１０５０℃にて行われる。この段階で、埋め込みゲート領域２６が完成する。
【００５８】
その後、ステップＳ５において、エピタキシャル成長によって、第１エピタキシャル層１４Ａ上に第２エピタキシャル層１４Ｂ（エピタキシャル層１４の上層部分：図１参照）を形成する。
【００５９】
その後、ステップＳ６において、第２エピタキシャル層１４Ｂのうち、埋め込みゲート領域２６に対応する箇所に取出し領域２８を形成し、真性半導体領域３６に対応する箇所にカソード領域２２を形成する。これによって、第１エピタキシャル層１４Ａ上にカソード領域２２及び取出し領域２８を含む第２エピタキシャル層１４Ｂが形成されることになる。
【００６０】
その後、ステップＳ７において、エピタキシャル層１４上に、第１絶縁層３０、ゲート電極２０、カソード電極１６、第２絶縁層３２及びカソード配線層３４を形成して、半導体装置１０が完成する。
【実施例１】
【００６１】
［第１実施例］
第１実施例は、実施例１〜６及び比較例について、エピタキシャル層１４の厚みＤａを変化させた場合のオン電圧とオン電流との関係を確認した。
【００６２】
（実施例１）
実施例１に係る半導体装置は、図１に示す半導体装置１０において、エピタキシャル層１４の厚みＤａを１．０μｍ、カソード領域２２の厚みＤｂを１．０μｍ、隣接する埋め込みゲート領域の最大幅（真のゲート幅Ｗａ）を１．０μｍ、カソード領域２２の不純物濃度を２×１０18［ａｔｍ／ｃｍ3］とした。
【００６３】
（実施例２〜６）
実施例２、３、４、５、６に係る半導体装置は、エピタキシャル層１４の厚みＤａをそれぞれ１．５μｍ、２．０μｍ、２．５μｍ、３．０μｍ、４．０μｍとしたこと以外は、実施例１と同様にして作製した。
【００６４】
（比較例）
この比較例に係る半導体装置１００は、図５に示すように、埋め込みゲート領域２６にまで到達するメサエッチング溝３８を有し、該メサエッチング溝３８（グルーブ）内にゲート電極２０が形成され、ランド（エピタキシャル層１４）上にカソード電極１６が形成されている。そして、エピタキシャル層１４の厚みＤａを１３．０μｍ、カソード領域２２の厚みＤｂを６μｍ、隣接する埋め込みゲート領域２６の最大幅（真のゲート幅）Ｗａを１．５μｍ、カソード領域２２の不純物濃度を２×１０19［ａｔｍ／ｃｍ3］とした。
【００６５】
（評価結果）
実施例１〜６及び比較例におけるオン電圧とオン電流との関係を下記表１に示し、特に、実施例３と比較例の結果を図６に示す。図６において、実施例１、３、５及び６の結果を実線Ｌａ、Ｌｂ、Ｌｃ及びＬｄで示し、比較例の結果を実線Ｌｅで示す。
【００６６】
【表１】
2014175445.tif 000003
【００６７】
比較例は、図６の実線Ｌｅからもわかるように、オン電圧の増加に従ってオン電流の値が急峻に増加し、オン電圧５Ｖの段階では、ほぼ無限大となっている。
【００６８】
一方、代表的に実施例３は、図６の実線Ｌｂに示すように、電流飽和特性を有し、オン電流０Ａ〜６００Ａにかけての領域では、比較例よりは緩やかではあるが、急峻に立ち上がり、ほぼサイリスタ動作に近い動作が行われていることがわかる。そして、オン電流６００Ａ以上の領域では、オン電流の上昇率がオン電圧の増加に従って徐々に低下し、トランジスタの電流飽和特性に似た特性になっていることがわかる。オン電圧４０Ｖに対するオン電流の値は１０２４Ａであった。
【００６９】
その他、実施例１、２、４及び５についても、上述した実施例３と同様の電流飽和特性を有していた。そして、表１の実施例１〜３の結果から、エピタキシャル層１４の厚みＤａが薄くなるにつれて、オン電圧４０Ｖに対するオン電流の値が下がっており、オン電流の上昇がより制限されていることがわかる。同様に、実施例４及び５の結果から、エピタキシャル層１４の厚みＤａが厚くなるにつれて、オン電圧４０Ｖに対するオン電流の値が上昇しており、オン電流の制限度合いが緩和されていることがわかる。
【００７０】
すなわち、エピタキシャル層１４の厚みＤａを増加させると、オン電圧は低減し、バイポーラ特性を示すようになり、実施例６に示す特性からもわかるように、ｐｉｎダイオード並みに一定になると考えられる。反対に、エピタキシャル層１４の厚みＤａを減少させると、有効なチャネル上のｎ形エミッタ領域が形成されなくなり、極端なトランジスタ特性を示すようになる。
【００７１】
［第２実施例］
第２実施例は、実施例１１〜２０について、カソード領域２２の厚みＤｂを変化させた場合のオン電圧とオン電流との関係を確認した。
【００７２】
（実施例１１）
実施例１１に係る半導体装置は、図１に示す半導体装置１０において、エピタキシャル層１４の厚みＤａを２．０μｍ、カソード領域２２の厚みＤｂを０．２μｍ、真のゲート幅Ｗａを１μｍ、カソード領域２２の不純物濃度を２×１０18［ａｔｍ／ｃｍ3］とした。
【００７３】
（実施例１２〜２０）
実施例１２、１３、１４、１５、１６、１７、１８、１９、２０に係る半導体装置は、カソード領域２２の厚みＤｂをそれぞれ０．４μｍ、０．６μｍ、０．８μｍ、１．０μｍ、１．２μｍ、１．４μｍ、１．６μｍ、１．８μｍ、２．０μｍとしたこと以外は、実施例１１と同様にして作製した。なお、実施例１５と上述した実施例４とは同じ半導体装置である。
【００７４】
（評価結果）
実施例１１〜２０におけるオン電圧とオン電流との関係を下記表２に示し、特に、実施例１５と２０の結果を図７に示す。図７において、実施例１５の結果を実線Ｌｆで示し、実施例２０の結果を実線Ｌｇで示す。
【００７５】
【表２】
2014175445.tif 000004
【００７６】
代表的に実施例１５及び２０は、図７に示すように、共に電流飽和特性を有し、オン電流０Ａ〜６００Ａにかけての領域では、図６の比較例（実線Ｌｅ参照）よりは緩やかではあるが、急峻に立ち上がり、ほぼサイリスタ動作に近い動作が行われていることがわかる。そして、オン電流６００Ａ以上の領域では、オン電流の上昇率がオン電圧の増加に従って徐々に低下し、トランジスタの電流飽和特性に似た特性になっていることがわかる。オン電圧４０Ｖに対するオン電流の値は１０２４Ａ及び１０８８Ａであった。
【００７７】
その他、実施例１１〜１４、１６〜１９についても、上述した実施例１５及び２０と同様の電流飽和特性を有していた。そして、表２の実施例１１〜１５の結果から、カソード領域２２の厚みＤｂが薄くなるにつれて、オン電圧４０Ｖに対するオン電流の値が下がっており、オン電流の上昇がより制限されていることがわかる。同様に、実施例１５〜２０の結果から、カソード領域２２の厚みＤｂが厚くなるにつれて、オン電圧４０Ｖに対するオン電流の値が上昇しており、オン電流の制限度合いが緩和されていることがわかる。
【００７８】
［第３実施例］
第３実施例は、実施例２１〜２７について、真のゲート幅Ｗａを変化させた場合のオン電圧とオン電流との関係を確認した。
【００７９】
（実施例２１）
実施例２１に係る半導体装置は、図１に示す半導体装置１０において、エピタキシャル層１４の厚みＤａを２．０μｍ、カソード領域２２の厚みＤｂを１．０μｍ、真のゲート幅Ｗａを０．５μｍ、カソード領域２２の不純物濃度を２×１０18［ａｔｍ／ｃｍ3］とした。
【００８０】
（実施例２２〜２７）
実施例２２、２３、２４、２５、２６、２７に係る半導体装置は、真のゲート幅Ｗａをそれぞれ０．８μｍ、１．０μｍ、１．５μｍ、２．０μｍ、２．５μｍ、３．０μｍとしたこと以外は、実施例２１と同様にして作製した。なお、実施例２３と上述した実施例４とは同じ半導体装置である。
【００８１】
（評価結果）
実施例２１〜２７におけるオン電圧とオン電流との関係を下記表３に示し、特に、実施例２３、２４及び２５の結果を図８に示す。図８において、実施例２３の結果を実線Ｌｈで示し、実施例２４の結果を実線Ｌｉで示し、実施例２５の結果を実線Ｌｊで示す。
【００８２】
【表３】
2014175445.tif 000005
【００８３】
代表的に実施例２３、２４及び２５は、図８に示すように、共に電流飽和特性を有し、オン電流０Ａ〜６００Ａにかけての領域では、図６の比較例（実線Ｌｅ参照）よりは緩やかではあるが、急峻に立ち上がり、ほぼサイリスタ動作に近い動作が行われていることがわかる。そして、オン電流６００Ａ以上の領域では、オン電流の上昇率がオン電圧の増加に従って徐々に低下し、トランジスタの電流飽和特性に似た特性になっていることがわかる。オン電圧４０Ｖに対するオン電流の値は１０２４Ａ、１２２４Ａ及び１４２５Ａであった。
【００８４】
その他、実施例２１、２２、２６及び２７についても、上述した実施例２３、２４及び２５と同様の電流飽和特性を有していた。そして、表３の実施例２１〜２３の結果から、真のゲート幅Ｗａが小さくなるにつれて、オン電圧４０Ｖに対するオン電流の値が下がっており、オン電流の上昇がより制限されていることがわかる。同様に、実施例２３〜２７の結果から、真のゲート幅Ｗａが大きくなるにつれて、オン電圧４０Ｖに対するオン電流の値が上昇しており、オン電流の制限度合いが緩和されていることがわかる。
【００８５】
［第４実施例］
第４実施例は、実施例３１〜３３について、カソード領域２２の不純物濃度を変化させた場合のオン電圧とオン電流との関係を確認した。
【００８６】
（実施例３１）
実施例３１に係る半導体装置は、図１に示す半導体装置１０において、エピタキシャル層１４の厚みＤａを２．０μｍ、カソード領域２２の厚みＤｂを１．０μｍ、真のゲート幅Ｗａを１．０μｍ、カソード領域２２の不純物濃度を１×１０18［ａｔｍ／ｃｍ3］とした。
【００８７】
（実施例３２、３３）
実施例３２、３３に係る半導体装置は、カソード領域２２の不純物濃度をそれぞれ２×１０18［ａｔｍ／ｃｍ3］、４×１０18［ａｔｍ／ｃｍ3］としたこと以外は、実施例３１と同様にして作製した。なお、実施例３２と上述した実施例４とは同じ半導体装置である。
【００８８】
（評価結果）
実施例３１〜３３におけるオン電圧とオン電流との関係を下記表４及び図９に示す。図９において、実施例３１の結果を実線Ｌｋで示し、実施例３２の結果を実線Ｌｌで示し、実施例３３の結果を実線Ｌｍで示す。
【００８９】
【表４】
2014175445.tif 000006
【００９０】
実施例３１、３２及び３３は、図９に示すように、共に電流飽和特性を有し、オン電流０Ａ〜６００Ａにかけての領域では、図６の比較例（実線Ｌｅ参照）よりは緩やかではあるが、急峻に立ち上がり、ほぼサイリスタ動作に近い動作が行われていることがわかる。そして、オン電流６００Ａ以上の領域では、オン電流の上昇率がオン電圧の増加に従って徐々に低下し、トランジスタの電流飽和特性に似た特性になっていることがわかる。オン電圧４０Ｖに対するオン電流の値は９０４Ａ、１０２４Ａ及び１１６８Ａであった。
【００９１】
そして、実施例３１及び３２の結果から、カソード領域２２の不純物濃度が薄くなるにつれて、オン電圧４０Ｖに対するオン電流の値が下がっており、オン電流の上昇がより制限されていることがわかる。同様に、実施例３２及び３３の結果から、カソード領域２２の不純物濃度が濃くなるにつれて、オン電圧４０Ｖに対するオン電流の値が上昇しており、オン電流の制限度合いが緩和されていることがわかる。
【００９２】
なお、本発明に係る半導体装置は、上述の実施の形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【符号の説明】
【００９３】
１０…半導体装置                      １２…半導体基板
１４…エピタキシャル層                １６…カソード電極
１８…アノード電極                    ２０…ゲート電極
２２…カソード領域                    ２４…アノード領域
２６…埋め込みゲート領域              ２８…取出し領域
３０…第１絶縁層                      ３２…第２絶縁層
３４…カソード配線層                  ３６…真性半導体領域
４０…負荷                            ４２…パルス発生回路
４４…スイッチ                        Ｚ１…低いオン電流の領域
Ｚ２…高いオン電流の領域
【図１】
2014175445.tif 000007
【図２】
2014175445.tif 000008
【図３】
2014175445.tif 000009
【図４】
2014175445.tif 000010
【図５】
2014175445.tif 000011
【図６】
2014175445.tif 000012
【図７】
2014175445.tif 000013
【図８】
2014175445.tif 000014
【図９】
2014175445.tif 000015