(57)【要約】【課題】整数項と整数項を設定し、オフセット周波数設定が可能なデルタシグマ変調回路を用いたＰＬＬにおける周波数グリッジ発生を抑制するフラクショナルＮシンセサイザを提供すること。【解決手段】本発明のフラクショナルＮシンセサイザは、整数項と小数項を設定することで所定の周波数をＰＬＬで生成するようにＮ分周生成部７を備えている。Ｎ分周生成部７は、整数項と小数項を設定することで所定の周波数をＰＬＬで生成するフラクショナルＮシンセサイザにおいて、整数項の設定経路Ｂと小数項の設定経路Ａのうち、整数項の設定経路Ｂ側に遅延調整のための遅延素子２５を備えている。【選択図】図５
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【特許請求の範囲】
【請求項１】
整数項と小数項を設定することで所定の周波数をＰＬＬで生成するようにＮ分周生成部を備えたフラクショナルＮシンセサイザにおいて、
前記Ｎ分周生成部は、前記整数項の設定経路と前記小数項の設定経路のうち、前記整数項の設定経路側に遅延調整のための遅延素子を備えていることを特徴とするフラクショナルＮシンセサイザ。
【請求項２】
前記整数項の設定経路と前記小数項の設定経路との伝達の遅延差が、略ゼロであることを特徴とする請求項１に記載のフラクショナルＮシンセサイザ。
【請求項３】
前記整数項の設定経路と前記小数項の設定経路との伝達の遅延時間差が、位相比較動作のクロックの１クロック分の時間より小さいことを特徴とする請求項１に記載のフラクショナルＮシンセサイザ。
【請求項４】
前記小数項の設定を連続的に変更することによって、前記ＰＬＬで生成される周波数を連続的に変更することを特徴とする請求項１，２又は３に記載のフラクショナルＮシンセサイザ。
【請求項５】
前記Ｎ分周生成部が、
前記整数項と前記小数項とオフセット項の設定を保持するレジスタと、
該レジスタに接続され、前記整数項と前記小数項と前記オフセット項を基に前記小数項及び前記整数項に分離する再演算部と、
該再演算部に接続され、再計算後の前記小数項を入力するように、前記小数項の設定経路を構成するデルタシグマ回路と、
前記再演算部に接続され、再計算後の前記整数項を入力するように、前記整数項の設定経路を構成する遅延調整のための遅延素子と、
前記デルタシグマ回路に接続され、所望のＮ分周を出力するルックアップテーブル回路と
を備えていることを特徴とする請求項１乃至４のいずれかに記載のフラクショナルＮシンセサイザ。
【請求項６】
前記Ｎ分周生成部が、
前記整数項と前記小数項の設定を保持するレジスタと、
該レジスタに接続され、前記小数項を入力するように、前記小数項の設定経路を構成するデルタシグマ回路と、
前記レジスタに接続され、前記整数項を入力するように、前記整数項の設定経路を構成する遅延調整のための遅延素子と、
前記デルタシグマ回路及び前記遅延素子に接続され、所望のＮ分周を出力するルックアップテーブル回路と
を備えていることを特徴とする請求項１乃至４のいずれかに記載のフラクショナルＮシンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラクショナルＮシンセサイザに関し、より詳細には、整数項と整数項を設定し、オフセット周波数設定が可能なデルタシグマ変調回路を用いたＰＬＬにおける周波数グリッジ発生を抑制するフラクショナルＮシンセサイザに関する。
【背景技術】
【０００２】
近年、移動体通信技術や半導体製造技術の発達によって、携帯電話やパーソナルハンディフォン（ＰＨＳ：Ｐｅｒｓｏｎａｌ  Ｈａｎｄｙ  Ｐｈｏｎｅ）、コードレス電話などの移動無線端末が先進国だけでなく発展途上国においても爆発的に普及するようになってきている。このような移動体通信技術分野に必要不可欠な技術要素として、ＰＬＬ周波数シンセサイザがある。
【０００３】
ＰＬＬ周波数シンセサイザは、その内部にＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）を備えており、このＰＬＬの一つの構成要素である発振器の出力をコントロールして各種周波数の信号を生成するものである。ＰＬＬ周波数シンセサイザは、一般的に水晶発振器の出力に基づいた周波数の信号を基準信号として入力し、この基準信号の周波数間隔で出力信号の周波数を切り換えることができる。
【０００４】
一方、上述したように、移動無線端末の数が急激に増大すると、これに比例して確保すべきチャンネル数も急激に増大することになる。ところが、チャンネルを識別するための周波数は、無線を利用する分野毎に使用可能な周波数帯域が決められた有限な資源であるので、上述したＰＬＬ周波数シンセサイザにおいてもより細かい周波数間隔で出力周波数を切り換えることができるようにして、より多くのチャンネルを確保するが要求されている。このような要求に応えるために、フラクショナルＮ（Ｆｒａｃｔｉｏｎａｌ−Ｎ）周波数シンセサイザが提案されている。
【０００５】
図１は、従来のフラクショナルＮシンセサイザを説明するための回路構成図で、フラクショナルシンセサイザを用いたＰＬＬの構成図である。図１において、ＰＬＬは、基準信号を発生する水晶基準発振器１と、この水晶基準発振器１の出力を１／Ｒに分周するＲ分周器２と、このＲ分周器２からの信号と帰還信号との位相差を検出する位相比較器３と、この位相比較器３に接続されたループフィルタ４と、このループフィルタ４に接続された電圧制御発振器（ＶＣＯ）５と、このＶＣＯ５の出力を１／Ｎに分周するＮ分周器６と、このＮ分周器６に接続されたデルタシグマ変調器７ａを含むＮ分周生成部７とを備えている。
【０００６】
フラクショナルＮシンセサイザにおいて、一般に周波数設定を行う際、整数項と小数項を設定することで任意の周波数を出力する。また、設定した周波数を中心に、周波数変調をかけたりする用途で、別途小数項を設定できるオフセット周波数設定を行うことができる。
図２は、図１に示した従来のＮ分周生成部の具体的なブロック構成図で、従来の周波数オフセット機構を備えたフラクショナルＮシンセサイザに内在するＮ分周生成部を示した図である。つまり、周波数設定として整数項設定と小数項設定を持ち、また、小数項のみを変更できるオフセット周波数設定及び小数項再演算機構を有する構成、すなわち、周波数オフセット機構を備えたＮ分周生成部を示した図である。
【０００７】
図２において、Ｎ分周生成部７は、整数項と小数項とオフセット項の設定を保持するレジスタ１１と、このレジスタ１１に接続され、整数項と小数項とオフセット項を基に小数項及び整数項に分離する再演算部１２と、この再演算部１２に接続され、再計算後の小数項を入力として用いるデルタシグマ回路１３と、このデルタシグマ回路１３に接続され、所望のＮ分周を出力するルックアップテーブル回路１４を備えている。
【０００８】
このような構成において、所望の周波数設定として整数項と小数項がレジスタ１１に設定される。再演算部１２では、オフセット項が設定された場合、すでに設定されてある整数項と小数項とオフセット項の値から再計算が行われ、再計算された結果として新たに再計算後の整数項及び小数項を出力する。
【０００９】
次に、図２の再演算部における再演算処理について説明する。  
小数項及びオフセット項の設定範囲は、それぞれ−０．５≦小数項＜０．５、−０．５≦オフセット項＜０．５とし、演算としては小数項＋オフセット項の加算処理が行われる。この加算結果が−０．５≦加算結果＜０．５の範囲である場合はそのままの加算結果を再計算後の小数項として出力する。整数項は特に変化せずそのまま出力する。しかし、加算結果が０．５以上の場合には、
再計算後の小数項＝小数項＋オフセット項−１
再計算後の整数項＝整数項＋１
の処理が行われる。また、加算結果が−０．５未満である場合には、
再計算後の小数項＝小数項＋オフセット項＋１
再計算後の整数項＝整数項−１
の処理が行われる。
【００１０】
この再計算後の小数項の値は、デルタシグマ回路１３の入力として使用され、このデルタシグマ回路１３の出力がルックアップテーブル回路１４に接続される（経路Ａ）。また、再計算後の整数項の値はそのままルックアップテーブル回路１４に接続される（経路Ｂ）。ルックアップテーブル回路１４でシンセサイザとしての回路構成に応じた整数項と小数項の加算処理が行われその出力がＮ分周回路に渡される。
【００１１】
図３（ａ）乃至（ｈ）は、図２に示したＮ分周生成部の動作を説明するための波形図で、オフセット項を変更した際の小数項と整数項のデータ遅延差がある場合の様子を示した図である。
図３（ａ）乃至（ｈ）の例では、整数項として３３４、小数項として−０．５を周波数設定とし、オフセット項をオフセット設定Ａ，オフセット設定Ｂ，オフセット設定Ｃのタイミングでそれぞれ０．１，−０．１，−０．２とオフセット項を変更した場合の例である。また、デルタシグマ回路１３の出力及びルックアップテーブル回路１４の出力は、時々刻々と変わるＮ分周の平均値を概念的に示したものである。
【００１２】
また、例えば、特許文献１は、デルタシグマ変調器を備えた分数分周ＰＬＬ周波数シンセサイザに関するもので、ＰＬＬ回路のループ帯域内に発生するスプリアスを低減することが開示されている。
また、例えば、特許文献２は、無線通信における送信周波数変調を行う周波数シンセサイザに関するもので、回路面積の増大を抑制しつつ、複数ビッドの送信データを有する多値周波数変調への対応を可能にしたものである。
【００１３】
また、例えば、特許文献３は、フラクショナル分周器の分周数を周期的に切り替えることに起因するフラクショナルスプリアスを抑制したアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザに関するもので、参照信号入力側の位相検出器の前段にアキュムレータからの誤差信号によって参照信号に対して位相調整を行う位相調整回路を介挿して構成し、出力段のＶＣＯの出力を前段側にフィードバックするフラクショナル分周器の出力である帰還信号と、位相調整された参照信号との両信号の位相差が生じないようにして、両信号の位相差に応じた出力を得る位相検出器の出力によってチャージポンプが駆動されないようにすることによって、フラクショナル分周器の分周数を周期的に切り替えることに起因するフラクショナルスプリアスを抑制するように構成したものである。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】国際公開第２０１２／０９３４２４号明細書（Ａ１）
【特許文献２】国際公開第２００７／１０２４７８号明細書（Ａ１）
【特許文献３】特開２０１２−２０４８８３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、図２に示したデルタシグマ回路１３は、一般的にデータ遅延が存在し、この遅延があると、図３（ｅ）乃至（ｈ）のデータ遅延区間がオフセット設定Ａを行った際に上述した再計算が行われ、再計算後の小数項＝−０．５−０．１＋１＝０．４、再計算後の整数項＝３３４−１＝３３３となり、ルックアップテーブル回路１４に入る経路Ａと経路Ｂでのデータ遅延差が生じてしまう。このデータ遅延区間では、意図しないＮ分周値がＮ分周回路７へ伝搬してしまい、周波数グリッジを発生させる原因になる。
【００１６】
図４は、オフセット周波数設定を変えた際、周波数グリッジが発生する場合の周波数変化の様子を示した図で、整数項と小数項に遅延差がある場合を示している。図４から明らかなように、オフセット周波数グリッジが発生していることが理解できる。
このように、このオフセット周波数設定である小数項の値と、すでに設定されてある中心周波数設定の小数項の和を小数項再演算部で演算し、演算結果が整数項側に桁上がりする際、及び桁下がりする際に周波数グリッジが発生し、周波数変調を行う際に信号品質劣化を起こすという問題がある。
【００１７】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、整数項と整数項を設定し、オフセット周波数設定が可能なデルタシグマ変調回路を用いたＰＬＬにおける周波数グリッジ発生を抑制するフラクショナルＮシンセサイザを提供することにある。
【課題を解決するための手段】
【００１８】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、整数項と小数項を設定することで所定の周波数をＰＬＬで生成するようにＮ分周生成部（７）を備えたフラクショナルＮシンセサイザにおいて、前記Ｎ分周生成部（７）は、前記整数項の設定経路（Ｂ）と前記小数項の設定経路（Ａ）のうち、前記整数項の設定経路（Ｂ）側に遅延調整のための遅延素子（２５）を備えていることを特徴とする。（図５，図８；実施例１，２）
また、請求項２に記載の発明は、請求項１に記載の発明において、前記整数項の設定経路（Ｂ）と前記小数項の設定経路（Ａ）との伝達の遅延差が、略ゼロであることを特徴とする。
【００１９】
また、請求項３に記載の発明は、請求項１に記載の発明において、前記整数項の設定経路（Ｂ）と前記小数項の設定経路（Ａ）との伝達の遅延時間差が、位相比較動作のクロックの１クロック分の時間より小さいことを特徴とする。
また、請求項４に記載の発明は、請求項１，２又は３に記載の発明において、前記小数項の設定を連続的に変更することによって、前記ＰＬＬで生成される周波数を連続的に変更することを特徴とする。
【００２０】
また、請求項５に記載の発明は、請求項１乃至４のいずれかに記載の発明において、前記Ｎ分周生成部（７）が、前記整数項と前記小数項とオフセット項の設定を保持するレジスタ（２１）と、該レジスタ（１１）に接続され、前記整数項と前記小数項と前記オフセット項を基に前記小数項及び前記整数項に分離する再演算部（２２）と、該再演算部（２２）に接続され、再計算後の前記小数項を入力するように、前記小数項の設定経路（Ａ）を構成するデルタシグマ回路（２３）と、前記再演算部（２２）に接続され、再計算後の前記整数項を入力するように、前記整数項の設定経路（Ｂ）を構成する遅延調整のための遅延素子（２５）と、前記デルタシグマ回路（２３）に接続され、所望のＮ分周を出力するルックアップテーブル回路（２４）とを備えていることを特徴とする。（図５；実施例１）
また、請求項６に記載の発明は、請求項１乃至４のいずれかに記載の発明において、前記Ｎ分周生成部（７）が、前記整数項と前記小数項の設定を保持するレジスタ（２１）と、該レジスタ（２１）に接続され、前記小数項を入力するように、前記小数項の設定経路（Ａ）を構成するデルタシグマ回路（２３）と、前記レジスタ（２１）に接続され、前記整数項を入力するように、前記整数項の設定経路（Ｂ）を構成する遅延調整のための遅延素子（２５）と、前記デルタシグマ回路（２３）及び前記遅延素子（２５）に接続され、所望のＮ分周を出力するルックアップテーブル回路（２４）とを備えていることを特徴とする。（図８；実施例２）
【発明の効果】
【００２１】
本発明によれば、中心周波数設定に対してオフセット周波数設定を行っても、周波数グリッジを発生させることなく、周波数を変更することができ、時々刻々とオフセット周波数を変更することで、信号品質劣化することなく周波数変調を行うことが可能になる。
【図面の簡単な説明】
【００２２】
【図１】従来のフラクショナルＮシンセサイザを説明するための回路構成図である。
【図２】図１に示した従来のＮ分周生成部の具体的なブロック構成図である。
【図３】（ａ）乃至（ｈ）は、図２に示したＮ分周生成部の動作を説明するための波形図である。
【図４】オフセット周波数設定を変えた際、周波数グリッジが発生する場合の周波数変化の様子を示した図である。
【図５】本発明に係るフラクショナルＮシンセサイザの実施例１を説明するためのブロック構成図である。
【図６】（ａ）乃至（ｈ）は、図５に示したＮ分周生成部の動作を説明するための波形図である。
【図７】本発明の周波数オフセット機構を用いて周波数設定を変化させた様子を示した図である。
【図８】本発明に係るフラクショナルＮシンセサイザの実施例２を説明するためのブロック構成図である。
【発明を実施するための形態】
【００２３】
以下、図面を参照して本発明の各実施例について説明する。  
【実施例１】
【００２４】
図５は、本発明に係るフラクショナルＮシンセサイザの実施例１を説明するためのブロック構成図で、オフセット周波数設定をした場合、周波数グリッジを発生しないＮ分周生成部のブロック構成図である。図中符号２１はレジスタ、２２は再演算部、２３はデルタシグマ回路、２４はルックアップテーブル回路、２５は遅延素子を示している。
本実施例１のフラクショナルＮシンセサイザは、図１に示した構成と同様な構成を有している。つまり、基準信号を発生する水晶基準発振器１と、この水晶基準発振器１の出力を１／Ｒに分周するＲ分周器２と、このＲ分周器２からの信号と帰還信号との位相差を検出する位相比較器３と、この位相比較器３に接続されたループフィルタ４と、このループフィルタ４に接続された電圧制御発振器（ＶＣＯ）５と、このＶＣＯ５の出力を１／Ｎに分周するＮ分周器６と、このＮ分周器６に接続されたデルタシグマ変調器７ａを含むＮ分周生成部７とを備えている。
【００２５】
Ｎ分周生成部７は、整数項と小数項を設定することで所定の周波数をＰＬＬで生成するフラクショナルＮシンセサイザにおいて、整数項の設定経路Ｂと小数項の設定経路Ａのうち、整数項の設定経路Ｂ側に遅延調整のための遅延素子２５を備えている。
つまり、従来は、周波数設定として整数項設定と小数項設定を持ち、また、小数項のみロックをはずすことなく時々刻々連続的に設定を変更できるオフセット周波数設定及び小数項再演算機構を有する構成のフラクショナルＮシンセサイザにおいて、オフセット周波数設定を設定した際に周波数グリッジが生じてしまう場合がある。本発明のフラクショナルＮシンセサイザは、この周波数グリッジを発生させることなく、オフセット周波数設定によって周波数を滑らかに変更するようにしたものである。
【００２６】
また、整数項の設定経路Ｂと小数項の設定経路Ａとの伝達の遅延差は、略ゼロであることが好ましい。また、整数項の設定経路Ｂと小数項の設定経路Ａとの伝達の遅延時間差は、位相比較動作のクロックの１クロック分の時間より小さいことが好ましい。また、小数項の設定を連続的に変更することによって、ＰＬＬで生成される周波数を連続的に変更することが好ましい。
【００２７】
さらに、Ｎ分周生成部７は、整数項と小数項とオフセット項の設定を保持するレジスタ２１と、このレジスタ１１に接続され、整数項と小数項とオフセット項を基に小数項及び整数項に分離する再演算部２２と、この再演算部２２に接続され、再計算後の前記小数項を入力するように、小数項の設定経路Ａを構成するデルタシグマ回路２３と、再演算部２２に接続され、再計算後の整数項を入力するように、整数項の設定経路Ｂを構成する遅延調整のための遅延素子２５と、デルタシグマ回路２３に接続され、所望のＮ分周を出力するルックアップテーブル回路２４とを備えている。
【００２８】
図６（ａ）乃至（ｈ）は、図５に示したＮ分周生成部の動作を説明するための波形図で、オフセット項を変更した際の小数項と整数項のデータ遅延差がある場合の様子を示した図である。
図６（ａ）乃至（ｈ）の例では、はじめ整数項＝３３４，小数項＝−０．５，オフセット項＝０．１と設定されており、その後オフセット設定Ａを行った際に図５の再演算部２２により再計算が行われ、再計算後の小数項＝−０．５−０．１＋１＝０．４、再計算後の整数項＝３３４−１＝３３３となり、ルックアップテーブル回路２４に入る経路Ａと経路Ｂでのデータ遅延差を調整するため、経路Ｂに遅延素子２５を入れ経路Ａの遅延量と経路Ｂの遅延量の差をＰＦＤ（Ｐｈａｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｄｅｔｅｃｔｏｒ；位相周波数検出器）動作クロックの１クロック以内に収めることでオフセット周波数グリッジを発生させずに周波数変更を行うことを可能にした。
【００２９】
図７は、本発明の周波数オフセット機構を用いて周波数設定を変化させた様子を示した図で、オフセット項を変更した際の整数項と小数項に遅延差がない場合を示している。図７から明らかなように、オフセット周波数グリッジが発生していないが理解できる。
このように、本発明のフラクショナルＮシンセサイザでは、小数項の設定値はデルタシグマ回路の計算等の手続きを経て決定されるため、この計算経路での遅延を持つことがあるが、整数項設定の側にこの遅延と同等の遅延を持たせることで、整数項と小数項の値の切り替わりタイミングを調整し、一致させることで周波数グリッジを発生させずにオフセット周波数を変更することを可能にする。
【実施例２】
【００３０】
図８は、本発明に係るフラクショナルＮシンセサイザの実施例２を説明するためのブロック構成図で、周波数グリッジを発生しないフラクショナルＮシンセサイザのＮ分周生成部の他のブロック構成図である。図５に示した構成と異なる部分は、再演算部２２の無い点である。
本実施例２におけるＮ分周生成部７は、整数項と小数項を設定して周波数設定を保持するレジスタ２１と、このレジスタ２１に接続され、小数項を入力するように、小数項の設定経路Ａを構成するデルタシグマ回路２３と、レジスタ２１に接続され、整数項を入力するように、整数項の設定経路Ｂを構成する遅延調整のための遅延素子２５と、デルタシグマ回路２３及び遅延素子２５に接続され、所望のＮ分周を出力するルックアップテーブル回路２４とを備えている。
【００３１】
上述した周波数オフセット機構を備えたフラクショナルＮシンセサイザの周波数グリッジの発生の問題は、周波数オフセット機構を持たない一般のフラクショナルＮシンセサイザにおいても好ましいものであるとは言えない。
なぜなら、上述した実施例１の中で説明した分子項と小数項の遅延差によるタイミングずれは、そのずれた区間内においては丁度、整数項一つ分の差の周波数を表現してしまい、その間、Ｎ分周器はその別の周波数を目標とした設定で動くことになるからである。通常、単一周波数を出し続けるような目的で、フラクショナルＮシンセサイザが用いられる場合は、このずれは周波数立ち上げ（いわゆるロックアップ）の過程の一部となっていて目立たないものである。一般的なシンセサイザでのロックアップ時間はこのずれている時間よりも十分大きい。しかしながら、高速（２０ｕｓｅｃ以下などの）なロックアップを実現する上ではこのずれの影響も無視できなくなる。
【００３２】
そこで、本実施例２は、上述した実施例１と同様に、オフセット周波数グリッジを発生させずに周波数変更を行うことを可能にした。このように、本実施例２は、周波数オフセット機構を持たない一般のフラクショナルＮシンセサイザにおいても、その性能上でもその効果を発揮するものである。
以上のように、本発明によれば、中心周波数設定に対してオフセット周波数設定を行っても、周波数グリッジを発生させることなく、周波数を変更することができ、時々刻々とオフセット周波数を変更することで、信号品質劣化することなく周波数変調を行うことが可能になる。
【符号の説明】
【００３３】
１  水晶基準発振器
２  Ｒ分周器
３  位相比較器
４  ループフィルタ
５  電圧制御発振器（ＶＣＯ）
６  Ｎ分周器
７  Ｎ分周生成部
７ａ  デルタシグマ変調器
１１  レジスタ
１２  再演算部
１３  デルタシグマ回路
１４  ルックアップテーブル回路
２１  レジスタ
２２  再演算部
２３  デルタシグマ回路
２４  ルックアップテーブル回路
２５  遅延素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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