(57)【要約】【課題】簡易な構成でターンオフ時の主端子間の異常電圧の発生を抑制できる半導体スイッチング素子のゲート駆動回路を得る。【解決手段】オフ信号として電圧Ｖｃｃと同じ電圧が信号入力端子７に入力され、端子６との間の電圧がゼロとなりＭＯＳＦＥＴ２がターンオフ、ＭＯＳＦＥＴ３がターンオンとなりゲートに蓄積された電荷がゲート電流Ｊ１として放電され、半導体スイッチング素子１が開路する。開路時の電圧を分圧用の抵抗３１，３２にて検出し、基準値を超えたら、オペアンプ５にて接続点１０の電圧を強制的に引き下げ、抵抗３８と抵抗３７の各両端電圧が等しくなるようにオペアンプ４にて注入電流Ｊ２を接続点１１へ注入してゲート電流Ｊ１を抑制し、半導体スイッチング素子１のターンオフ速度を遅くして異常電圧の発生を防止する。注入電流Ｊ２の注入によりゲート電流Ｊ１を抑制するので、異常電圧抑制のための構成が簡易となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
電圧検出回路と電流供給回路とゲートオフ回路と制御回路とを備えた半導体スイッチング素子のゲート駆動回路であって、
前記電圧検出回路は、前記半導体スイッチング素子の主端子間の電圧を検出するものであり、
前記ゲートオフ回路は、前記半導体スイッチング素子のゲートに接続され前記ゲートの容量に蓄積された電荷を放電させることにより前記主端子間をターンオフさせるものであり、
前記電流供給回路は、前記ゲートに接続されたものであり、
前記制御回路は、前記半導体スイッチング素子がターンオフするとき前記電流供給回路から前記ゲートオフ回路に電流を供給して前記電荷を放電させる速度を遅くすることにより前記主端子間に発生する電圧を抑制するものである
半導体スイッチング素子のゲート駆動回路。
【請求項２】
前記電流供給回路は、前記ゲートに電流を供給して前記半導体スイッチング素子をターンオン動作させるゲートオン回路を利用するものである
請求項１に記載の半導体スイッチング素子のゲート駆動回路。
【請求項３】
前記半導体スイッチング素子がターンオフするときの前記主端子間の電圧を記憶する記憶回路を備え、
前記記憶された前記主端子間の電圧に基づいて前記電流供給回路から前記ゲートオフ回路に供給する電流を制御するものである
請求項１または請求項２に記載の半導体スイッチング素子のゲート駆動回路。
【請求項４】
前記記憶回路は、前記半導体スイッチング素子がターンオフするときの前記主端子間の電圧のピーク値を記憶するものである
請求項３に記載の半導体スイッチング素子のゲート駆動回路。
【請求項５】
前記半導体スイッチング素子は、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されているものである
請求項１から請求項４のいずれか１項に記載の半導体スイッチング素子のゲート駆動回路。
【請求項６】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料又はダイヤモンドである
請求項５に記載の半導体スイッチング素子のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチング素子のゲート駆動回路に関するものである。
【背景技術】
【０００２】
従来の半導体スイッチング素子のゲート駆動回路として、主電流の入出力に係る第１，第２端子と絶縁ゲート構造を有するゲート端子とを備えた電圧駆動形素子の第２端子とゲート端子間に、第１のスイッチ手段及び第１の抵抗手段を介してゲート電圧を除去する回路と、外部制御電源より第２のスイッチ手段及び第２の抵抗手段を介してゲート電圧を印加する回路とを有する電圧駆動形素子の駆動回路において、第１，第２端子間の電圧を検出する電圧検出手段と、第１または第２の抵抗手段の少なくともいずれかは電圧検出手段からの電圧検出信号に基いて抵抗値を変化させる抵抗可変手段とを備え、ターンオフ時のゲート電圧を減少させる速度を遅くすることにより、ターンオフ時に生じるサージ電圧やノイズを抑制するものがある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−２９１６３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の半導体スイッチング素子のゲート駆動回路は、以上のように構成され、半導体スイッチング素子としての電圧駆動形素子のゲート電圧を減少させる速度を遅くする場合、第２端子とゲート端子間に第１のスイッチ手段及び第１の抵抗手段を介してゲート電圧を除去する回路と、電圧検出手段からの電圧検出信号に基づいて抵抗値を変化させる抵抗可変手段とを備えなければならず、回路が複雑となるという問題点があった。
【０００５】
この発明は前記のような問題点を解決するためになされたものであり、簡易な構成で主端子間の異常電圧の発生を抑制できる半導体スイッチング素子のゲート駆動回路を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る半導体スイッチング素子のゲート駆動回路においては、
電圧検出回路と電流供給回路とゲートオフ回路と制御回路とを備えた半導体スイッチング素子のゲート駆動回路であって、
前記電圧検出回路は、前記半導体スイッチング素子の主端子間の電圧を検出するものであり、
前記ゲートオフ回路は、前記半導体スイッチング素子のゲートに接続部を介して接続され前記ゲートの容量に蓄積された電荷を放電させることにより前記主端子間をターンオフさせるものであり、
前記電流供給回路は、前記ゲートに前記接続部を介して接続されたものであり、
前記制御回路は、前記半導体スイッチング素子がターンオフするとき前記電流供給回路から前記接続部を介して前記ゲートオフ回路に電流を供給して前記電荷を放電させる速度を遅くすることにより前記主端子間に発生する電圧を抑制するものである。
【発明の効果】
【０００７】
この発明に係る半導体スイッチング素子のゲート駆動回路は、以上のように構成されているので、簡易な構成でターンオフ時の主端子間の異常電圧の発生を抑制できる半導体スイッチング素子のゲート駆動回路を得ることができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１である半導体スイッチング素子のゲート駆動回路の構成を示す回路図である。
【図２】動作を説明するための波形図である。
【図３】この発明の実施の形態２である半導体スイッチング素子のゲート駆動回路の構成を示す回路図である。
【図４】この発明の実施の形態３である半導体スイッチング素子のゲート駆動回路の構成を示す回路図である。
【図５】図４の記憶回路の構成を示す回路図である。
【図６】図４の記憶回路の動作を説明するための波形図である。
【図７】この発明の実施の形態４である半導体スイッチング素子のゲート駆動回路の構成を示す回路図である。
【発明を実施するための形態】
【０００９】
実施の形態１．
図１、図２は、この発明を実施するための実施の形態１を示すものであり、図１は半導体スイッチング素子のゲート駆動回路の構成を示す回路図、図２は動作を説明するための波形図である。本実施の形態では半導体スイッチング素子１が珪素で形成された絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）である場合を例にとり説明するが、ＭＯＳゲート構造の電界効果形トランジスタ（ＭＯＳＦＥＴ）等の他の電圧駆動形半導体スイッチング素子であってもよい。図１において、端子６，８間には、図示しない制御電源から半導体スイッチング素子１の駆動電源としてエミッタ側の端子８を基準として電圧Ｖｃｃが印加される。半導体スイッチング素子１は、主電流が流れる一対の主端子であるエミッタ及びコレクタ（以下、主端子と呼ぶ場合もある）を有し、主端子間が開閉される。半導体スイッチング素子１のエミッタ及びコレクタは、端子８，９にそれぞれ接続されている。
【００１０】
端子８，９には電圧検出回路としての直列に接続された抵抗３１，３２が接続され、半導体スイッチング素子１のコレクタ−エミッタ間の電圧Ｖｃｅを分圧して検出する。ゲートオン回路を兼ねる電流供給回路１９は、抵抗３７、抵抗３８、オペアンプ４、ＭＯＳＦＥＴ２にて構成されている。ＭＯＳＦＥＴ２のソース、抵抗３７を介して端子６に接続され、ドレインは接続点１１を介して半導体スイッチング素子１のゲートに接続されている。また、抵抗３７とＭＯＳＦＥＴ２のソースとの接続点はオペアンプ４の一方の入力端子に接続されている。抵抗３８は、一端が端子６に接続され、他端は接続点１０を介してオペアンプ４の他方の入力端子に接続されている。また、オペアンプ４の出力端子はＭＯＳＦＥＴ２のゲートに接続されている。半導体スイッチング素子１のゲートはゲートオフ回路としての抵抗４０及びＭＯＳＦＥＴ３を介して端子８に接続されている。ゲートオフ回路は、半導体スイッチング素子１のゲートに接続され、半導体スイッチング素子１のゲートの容量に蓄積された電荷を放電させることにより主端子間をターンオフさせるものである。なお、ゲートオフ回路に抵抗４０を設けなくても、ＭＯＳＦＥＴ３のオン抵抗で代用することもできる。端子１７には基準値を設定するために、図示しない電源から端子６に所定の大きさの定電圧が印加される。
【００１１】
端子１７と端子８との間に分圧用の抵抗３３と抵抗３４との直列回路が接続され、オペアンプ５に基準値を与える。抵抗３１，３２にて検出された半導体スイッチング素子１の主端子間の電圧は、抵抗３６を介して制御回路としてのオペアンプ５に入力される。オペアンプ５の入力端子と出力端子との間に抵抗３５が接続されている。オペアンプ５の出力端子は、ダイオード１３を介して接続点１０に接続されている。ダイオード１３は、カソード側がオペアンプ５の出力端子側に、アノード側が接続点１０側になるようにして接続されている。信号入力端子７は抵抗３９を介して電流供給回路１９の接続点１０に接続されるとともに抵抗４１を介してＭＯＳＦＥＴ３のゲートに接続されている。なお、図１に示す半導体スイッチング素子の駆動回路は、信号入力端子７、端子８間に外部信号Ｓ１として電圧Ｖｃｃと同程度の電圧が入力された場合に半導体スイッチング素子１をターンオフさせ、エミッタ電圧以下の電圧が入力された場合に半導体スイッチング素子１をターンオンさせる回路である。なお、以下の説明において特に断らない限り端子８を基準にした電圧を単に電圧と称することにする。
【００１２】
まず、半導体スイッチング素子１をターンオンさせるときは、信号入力端子７と端子８との間が短絡され、すなわち信号入力端子７にＬ（ロー）信号が入力され、端子６と信号入力端子７との間に電圧Ｖｃｃが印加され、当該電圧Ｖｃｃが抵抗３８と抵抗３９にて分圧される。分圧された電圧はオペアンプ４に入力され、抵抗３７を流れる電流をＭＯＳＦＥＴ２により制御して抵抗３７の両端電圧が抵抗３８の両端電圧に等しくなるようにする。これにより、抵抗３９の両端電圧と同じ電圧が半導体スイッチング素子１のゲートに印加され、半導体スイッチング素子１がターンオンする。
【００１３】
一方、半導体スイッチング素子１をターンオフさせるとき、遮断時のターンオフスピードが速い場合、半導体スイッチング素子１の主端子を流れる電流ｉの電流変化ｄｉ／ｄｔと半導体スイッチング素子１が接続されている回路の浮遊のインダクタンスなどにより、前記半導体スイッチング素子１の主端子間の電圧Ｖｃｅが大きく跳ね上がる現象が生じる。この場合、遮断時のターンオフスピードを遅くし、すなわち半導体スイッチング素子１のゲート電流を抑制し、前記電圧Ｖｃｅの跳ね上がりを小さくすることが有効である。このため、この実施の形態では、電圧Ｖｃｅの跳ね上がりを小さくするためにゲート電流供給側のＭＯＳＦＥＴ２のゲート電圧を制御する。すなわち、半導体スイッチング素子１の電圧Ｖｃｅを抵抗３１と抵抗３２の抵抗分圧で検出し、電流供給回路１９の接続点１０の電圧Ｖ１０（図２（ａ）参照、詳細後述）を低く調節する。
【００１４】
動作の詳細説明に先立ち、基本的な考え方を説明する。信号入力端子７に外部信号Ｓ１としてターンオフ信号、すなわち端子６の電圧Ｖｃｃとほぼ同じ電圧が入力されたとする。すると、信号入力端子７が端子６とほぼ同じ電位（電圧Ｖｃｃ）となり、抵抗３８の両端電圧は０となるため、オペアンプ４はＭＯＳＦＥＴ２をターンオフし、かつＭＯＳＦＥＴ３はターンオフ信号によりゲートに電圧Ｖｃｃ相当の電圧が印加されターンオンするため、ゲート電圧である接続点１１の電圧Ｖ１１は、半導体スイッチング素子１を流れる電流の大きさに対応するミラー電圧に維持される。ミラー期間が終わると半導体スイッチング素子１はターンオフするため、半導体スイッチング素子１の電圧Ｖｃｅは、外部より印加される電源電圧に加え、半導体スイッチング素子１が接続されている配線のインダクタンスや電力を供給していた負荷などのインダクタンスに蓄えられたエネルギー分による電圧が印加される。
【００１５】
このターンオフ時の電圧Ｖｃｅの跳ね上がりはインダクタンスに蓄えられたエネルギー分が主である。従って、ターンオフ時の主端子を流れる電流ｉの電流変化ｄｉ／ｄｔの大きさと、異常電圧として現れる電圧Ｖｃｅの大きさとは、ほぼ比例した関係となる。よって、ターンオフ時の電流変化率ｄｉ／ｄｔを抑えることで、すなわち半導体スイッチング素子１のターンオフするまでの時間を長くすることで異常電圧の大きさを抑えることができる。半導体スイッチング素子１のターンオフする時間すなわち遮断時間は、ターンオフ時のゲート電流の大きさにより決まり、ゲート電流の大きさを調節することで異常電圧の大きさを制御することができる。
【００１６】
詳細動作の説明に先立ち、図２の各部波形について概略の説明をする。図２（ａ）は接続点１０の電圧Ｖ１０であり、Ｖ１０ａは時間Ｔ２において制御を行わないときの電圧であり、Ｖ１０ｂは制御を行ったときの電圧である。図２（ｂ）は接続点１１の電圧（ゲート電圧）Ｖ１１であり、電圧Ｖ１１ａは時間Ｔ２において制御を行わないときの電圧、電圧Ｖ１１ｂは制御を行ったときの電圧を示している。図２（ｃ）は同じく端子９の電圧すなわち主端子間の電圧Ｖｃｅであり、電圧Ｖｃｅａは時間Ｔ２において制御を行わないときの電圧、電圧Ｖｃｅｂは制御を行ったときの電圧を示している。図２（ｄ）は、半導体スイッチング素子１を流れる主電流としての電流ｉであり、電流ｉａは時間Ｔ２において制御を行わないときの電流、電流ｉｂは制御を行ったときの電流を示している。図２（ｅ）は、制御を行うために電流供給回路１９から接続点１１へ注入される注入電流Ｊ２を示している。図２（ｆ）は、半導体スイッチング素子１のゲートから流出するゲート電流Ｊ１を示しており、ゲート電流Ｊ１ａは電流供給回路１９から接続点１１へ注入電流Ｊ２を注入しない場合の電流を示しており、ゲート電流Ｊ１ｂは電流供給回路１９から接続点１１へ注入電流Ｊ２を注入した場合の電流を示している。
【００１７】
次に詳細動作を説明する。半導体スイッチング素子１の主端子間の電圧Ｖｃｅを抵抗３１，３２にて分圧した検出電圧Ｖｄを、抵抗３６を介してオペアンプ５に入力し、当該検出電圧Ｖｄと抵抗３３，３４にて設定された基準値Ｖｓとの差電圧ΔＶを増幅してダイオード１３を介して接続点１０の電圧を制御する。つまり、時間Ｔ２において、検出電圧Ｖｄが基準値Ｖｓを超えると、両者の差電圧ΔＶだけ接続点１０の電圧が引き下げられる（図２（ａ）のＶ１０ｂ）。すると、オペアンプ４により抵抗３７の両端の電圧が抵抗３８の両端の電圧と一致するよう制御電源からＭＯＳＦＥＴ２を介して接続点１１へ注入電流Ｊ２（図２（ｅ）参照）が供給される。
【００１８】
この注入電流Ｊ２は、差電圧ΔＶが大きいほど大きい値となる。そして、注入電流Ｊ２の大きさに応じてゲート電流Ｊ１が抑制される。すなわち、前記電流供給回路１９からの注入電流Ｊ２によりゲート電圧が制限されるため、半導体スイッチング素子１のゲート電流Ｊ１の大きさがＪ１ａからＪ１ｂ（図２（ｆ）参照）のように抑制されゲートに蓄積された電荷を放電する速度を遅くすることにより、半導体スイッチング素子１の電流変化が図２（ｃ）の電流ｉａからｉｂのように緩やかになる。そして、時間Ｔ３において電圧Ｖｃｅが基準値Ｖｓ以下になると前記差電圧ΔＶもゼロとなり、ＭＯＳＦＥＴ２がターンオフとなり注入電流Ｊ２もゼロとなる。なお、接続点１１から抵抗４０を経由して端子８へ流れる電流Ｊ３は、ゲート電流Ｊ１と注入電流Ｊ２の和となり、時間Ｔ１と時間Ｔ２との間におけるゲート電流Ｊ１と同じ電流となる。以上のように、電圧Ｖｃｅの大きさにより電流供給回路１９から供給する注入電流Ｊ２の大きさを制御することにより、簡易な構成で主端子間の電圧Ｖｃｅの跳ね上がりを抑制し異常電圧の発生を防止することができる。なお、電流供給回路１９は上述のように半導体スイッチング素子１をターンオンさせるときのゲートオン回路を兼ねている。
【００１９】
実施の形態２．
図３は、実施の形態２である半導体スイッチング素子のゲート駆動回路を示す回路図である。この実施の形態２では電圧Ｖｃｅの跳ね上がりを小さくするためにターンオフ時の半導体スイッチング素子１のゲート電圧を直接制御する。図２において、制御回路及び電流供給回路としてのオペアンプ１５の出力端子をダイオード２３を介して半導体スイッチング素子１のゲートと抵抗４０との接続点１１に接続する。ダイオード２３は、アノード側が抵抗４８に、カソード側が接続点１１に接続されている。なお、図１における電流供給回路１９は、本実施の形態では半導体スイッチング素子１をターンオフさせるときには利用（兼用）していないので、図示を省略している。その他の構成については、図１に示した実施の形態１と同様のものであるので、相当するものに同じ符号を付して説明を省略する。
【００２０】
信号入力端子７にターンオフ信号として電圧Ｖｃｃとほぼ同じ電圧が入力されると、ＭＯＳＦＥＴ３のゲート電圧が高くなりＭＯＳＦＥＴ３がターンオンし、半導体スイッチング素子１のゲートからゲート電流Ｊ１が流出し、半導体スイッチング素子１が開路する。このときの半導体スイッチング素子１の主端子間の電圧Ｖｃｅを抵抗３１，抵抗３２で分圧した検出電圧Ｖｄを、抵抗３６を介してオペアンプ１５に入力する。そして、当該検出電圧Ｖｄと抵抗３３，３４にて設定された基準値Ｖｓとの差電圧ΔＶを増幅してダイオード２３を介して接続点１１に直接供給する。すなわち、オペアンプ１５から差電圧ΔＶに応じた注入電流Ｊ２が接続点１１へ供給される。
【００２１】
従って、接続点１１の電圧（ゲート電圧）は抵抗４０に流れる前記注入電流Ｊ２と半導体スイッチング素子１のゲートから流出するゲート電流Ｊ１とが加算された電流Ｊ３（＝Ｊ１＋Ｊ２）により決定されるので、半導体スイッチング素子１のゲート電圧が高くなる。これにより、ゲート電流Ｊ１の減少速度が抑制され、半導体スイッチング素子１のターンオフスピードが遅くなる。すなわち、ターンオフ時の電流ｉの電流変化ｄｉ／ｄｔを低減することで、電圧Ｖｃｅの跳ね上がりを抑制し、異常電圧の発生を防止することができる。このように電圧Ｖｃｅの大きさにより接続点１１すなわち半導体スイッチング素子１のゲートに与える電圧を直接制御することにより簡易な構成で異常電圧の発生を防止することができる。
【００２２】
実施の形態３．
図４〜図６は実施の形態３を示すものであり、図４は半導体スイッチング素子のゲート駆動回路の構成を示す回路図、図５は記憶回路の構成を示す回路図、図６は記憶回路の動作を説明するための波形図である。電圧Ｖｃｅの異常電圧の原因となるターンオフ時の電流変化ｄｉ／ｄｔは電流ｉの大きさのみならず半導体スイッチング素子１の温度などによっても変化する。また、半導体スイッチング素子１の種類等により許容できる電圧Ｖｃｅの大きさが異なる。また、電流の遮断が始まってから電圧Ｖｃｅの跳ね上がりが発生するまでの時間は非常に短く、電圧検出回路や駆動回路の遅れ時間により異常電圧を検出してからの保護動作が難しい場合がある。
【００２３】
そこで本実施の形態では電圧Ｖｃｅを記憶する記憶回路を設けて、当該記憶された電圧に基づいて電圧Ｖｃｅの跳ね上がりを制限すべく注入電流Ｊ２の大きさを制御する。また、基準値調整回路２６を設けて半導体スイッチング素子１の種類等に応じて制限する電圧Ｖｃｅのレベルを調整する。図４において、半導体スイッチング素子１の主端子間の電圧Ｖｃｅが抵抗３１と抵抗３２とにより分圧されて記憶回路１００に入力され、記憶回路１００の出力が制御回路としてのオペアンプ２５へ出力される。また、抵抗３３，３４にて設定される基準値Ｖｓが基準値調整回路２６に入力され、半導体スイッチング素子１の特性に応じた基準値Ｖｓｂに変更されてオペアンプ２５に入力される。その他の構成については、図１に示した実施の形態１と同様のものであるので、相当するものに同じ符号を付して説明を省略する。
【００２４】
記憶回路１００は、例えば図５に示すようにコンデンサ１０１と抵抗１０２とが並列に接続され、この並列回路の一方側が出力端子１０７に接続されるとともに、ダイオード１０３を介して入力端子１０６に接続され、他方側が端子８（図４参照）に接続されている。記憶回路１００の入力端子１０６に、抵抗３１，３２にて電圧Ｖｃｅが分圧されて入力されると、図６に示すように当該電圧のピーク値がコンデンサ１０１にピーク電圧Ｖｈのように記憶される。記憶されたピーク電圧Ｖｈは、抵抗１０２にて所定の時定数で放電される。オペアンプ２５にはコンデンサ１０１に記憶されたピーク電圧Ｖｈが入力される。
【００２５】
また、抵抗３３，３４にて設定される基準値Ｖｓが基準値調整回路２６に入力され、半導体スイッチング素子１の特性に応じた基準値Ｖｓｂに変更されてオペアンプ２５に入力される。具体的には、半導体スイッチング素子１の定格電圧Ｖ１が大きいときは電圧Ｖｃｅの大きな跳ね上がりを許容できるため、半導体スイッチング素子１のターンオフスピードを速くしてもよいので、基準値Ｖｓｂを高く設定し、注入電流Ｊ２のレベルを低くする。一方、定格電圧Ｖ１が小さいときは、ターンオフ時の電圧Ｖｃｅの跳ね上がりをそれほど大きくは許容できないため、基準値Ｖｓｂを低く設定し、注入電流Ｊ２のレベルを高くする。オペアンプ２５においては、ピーク電圧Ｖｈ及び基準値調整回路２６にて設定された基準値Ｖｓｂに基づいてオペアンプ２５の出力電圧を決定する。
【００２６】
ここで、信号入力端子７にターンオフ信号として電圧Ｖｃｃと同じ程度の電圧が入力されると、ＭＯＳＦＥＴ３が導通し半導体スイッチング素子１からゲート電流Ｊ１が流出するとともに電流供給回路１９から接続点１０の電圧に応じた注入電流Ｊ２が接続点１１へ注入される。以後の動作は図１に示した実施の形態１と同様であるが、オペアンプ２５の出力端子が逆接続されたダイオード１３を介して接続点１０に接続されているので、オペアンプ２５の出力電圧により接続点１０の電圧が制御され、この電圧に応じて注入電流Ｊ２が制御される。
【００２７】
従って、半導体スイッチング素子１のターンオフ時のスピードは遅くなり、電圧Ｖｃｅの跳ね上がりを抑制し、異常電圧の発生を防止することができる。なお、半導体スイッチング素子１の定格電圧Ｖ１が大きいときは接続点１０の電圧が高く設定されるので、注入電流Ｊ２の大きさは小さくなり、ゲート電流Ｊ１が抑制される程度が小さくなる。一方、定格電圧Ｖ１が小さいときは、接続点１０の電圧が低く設定され、注入電流Ｊ２が大きくなりゲート電流Ｊ１が抑制される程度が大きくなる。
【００２８】
これにより電圧検出や駆動回路の遅れ時間を解消し、精度良くターンオフ時の電流変化ｄｉ／ｄｔを制御することでターンオフ時の電圧Ｖｃｅのピーク値を抑えることができる。また、半導体スイッチング素子１の種類等に応じて基準値Ｖｓｂを設定して適切なターンオフ速度を選定することができ、不必要にターンオフ速度を遅くして半導体スイッチング素子１の損失の増加を招くことを防止できる。
【００２９】
なお、半導体スイッチング素子１のターンオフ時の主端子間の電圧Ｖｃｅの変化のパターンの複数回分を平均して平均パターンを保持し、当該平均パターンに基づいてオペアンプ２５の出力電圧の制御を行ってもよい。また、記憶回路１００やオペアンプ２５の機能は、マイコン（マイクロコンピュータ）やＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）等でも実現可能である。さらに、基準値調整回路２６を設ける代わりに抵抗３３，３４の抵抗値を調整して基準値を調整してもよい。
【００３０】
実施の形態４．
図７は実施の形態４である半導体スイッチング素子のゲート駆動回路の構成を示す回路図である。図７において、半導体スイッチング素子１の主端子間の電圧Ｖｃｅが抵抗３１と抵抗３２とにより分圧され、記憶回路１００に入力される。そして、記憶回路１００の出力が制御回路及び電流供給回路としてのオペアンプ４５の入力端子に出力される。また、抵抗３３，３４にて設定される基準値Ｖｓが基準値調整回路２６に入力され、半導体スイッチング素子１の特性に応じた基準値Ｖｓｂに変更されてオペアンプ４５に入力される。その他の構成については、図３に示した実施の形態２と同様のものであるので、相当するものに同じ符号を付して説明を省略する。
【００３１】
動作については、図４に示したものと同様に、オペアンプ４５においては、記憶回路１００に記憶された電圧Ｖｃｅのピーク電圧Ｖｈと、基準値調整回路２６から入力される基準値Ｖｓｂとに基づいてオペアンプ４５の出力電圧を決定し、ダイオード２３を介して接続点１１の電圧を制御する。半導体スイッチング素子１の定格電圧Ｖ１が大きいときは電圧Ｖｃｅの大きな跳ね上がりを許容できるため、半導体スイッチング素子１のターンオフスピードを速くしてもよいので、基準値調整回路２６の基準値Ｖｓｂを低くして接続点１１の電圧を低くし設定し注入電流Ｊ２のレベルを低くする。一方、定格電圧Ｖ１が小さいときは、ターンオフ時の電圧Ｖｃｅの跳ね上がりをそれほど大きくは許容できないため、基準値調整回路２６の基準値Ｖｓｂを高くして接続点１１の電圧を高く設定し注入電流Ｊ２のレベルを高くする。
【００３２】
なお、前記実施の形態では、半導体スイッチング素子１が珪素によって形成されたものを示したが、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成してもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料又はダイヤモンドがある。
【００３３】
このようなワイドバンドギャップ半導体によって形成された半導体スイッチング素子１は、耐電圧性が高く、許容電流密度も高いため、半導体スイッチング素子１の小型化が可能であり、これら小型化された半導体スイッチング素子１を用いることにより、これを組み込んだ半導体モジュールの小型化が可能となる。このとき、従来のＳｉ半導体の場合と比べターンオフ時の電流変化ｄｉ／ｄｔが大きいためターンオフ時に発生する電圧Ｖｃｅすなわち主端子間の電圧の跳ね上がりが大きくなるので、本発明によりターンオフ時の電圧を抑制することが効果的である。また、オペアンプを構成する半導体部品にワイドバンドギャップ半導体を使用することで、応答性を向上させることができる。
【００３４】
また耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷部の空冷化が可能であるので、半導体モジュールの一層の小型化が可能になる。
【００３５】
さらに電力損失が低いため、半導体スイッチング素子１の高効率化が可能であり、ひいてはモジュール化した場合半導体モジュールの高効率化が可能になる。
【００３６】
なお、本発明は、その発明の範囲内において、上述した各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変更、省略することが可能である。
【符号の説明】
【００３７】
１  半導体スイッチング素子、４，５  オペアンプ、１０  接続点、１１  接続点、
１５  オペアンプ、１９  電流供給回路、２５  オペアンプ、２６  基準値調整回路、
３１，３２  抵抗、４５  オペアンプ、１００  記憶回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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