(57)【要約】【課題】上位装置と電源制御装置との間の双方向のデータ通信を効率的に行なう。【解決手段】  上位装置２１と電源制御装置２２１とを接続するシリアル通信を中継する中継装置２３０であって、前記上位装置２１から前記電源制御装置２２１へ出力された電力制御に関係する制御情報を受信すると当該制御情報を転送する制御情報転送部２３１と、前記制御情報転送部２３１から転送された前記制御情報に基づいて前記電源制御装置２２１に設定される制御値を監視制御する監視制御部２３２と、を備える。【選択図】図２
2014120100.tif 000002
【特許請求の範囲】
【請求項１】
上位装置と電源制御装置とを接続するシリアル通信を中継する中継装置であって、
前記上位装置から前記電源制御装置へ出力された電力制御に関係する制御情報を受信すると当該制御情報を転送する制御情報転送部と、
前記制御情報転送部から転送された前記制御情報に基づいて前記電源制御装置に設定される制御値を監視制御する監視制御部と、
を備えることを特徴とする、中継装置。
【請求項２】
前記上位装置から前記電源制御装置へ出力されたコマンドを受信すると当該コマンドに対する受信応答を行なう応答処理部を備えることを特徴とする、請求項１に記載の中継装置。
【請求項３】
前記電源制御装置に関する電源制御装置情報を予め格納する情報格納部を備え、
前記応答処理部が、前記上位装置からの前記電源制御装置の情報取得要求にかかるコマンドに応じて、前記情報格納部から読み出した前記電源制御装置情報を前記上位装置に対して応答することを特徴とする、請求項２に記載の中継装置。
【請求項４】
前記電源制御装置から前記電源制御装置情報を取得し、前記情報格納部に格納する格納処理部を備えることを特徴とする、請求項３に記載の中継装置。
【請求項５】
前記監視制御部から出力される前記制御値を前記電源制御装置に転送する制御値転送部を備えることを特徴とする、請求項１〜４のいずれか１項に記載の中継装置。
【請求項６】
前記上位装置と前記電源制御装置とを前記シリアル通信で接続するとともに、前記制御情報転送部に前記シリアル通信から分岐した情報が入力されることを特徴とする、請求項１〜５のいずれか１項に記載の中継装置。
【請求項７】
前記電源制御装置が電圧マージン制御機能を備え、
前記監視制御部が前記制御情報から抽出した制御値を保持する保持部を備え、
前記電源制御装置が前記保持部に保持された前記制御値に基づき、電圧マージン制御を行なうことを特徴とする、請求項１に記載の中継装置。
【請求項８】
上位装置と電源制御装置とを接続する中継装置におけるシリアル通信の中継方法であって、
前記上位装置から前記電源制御装置へ出力された電源制御に関係する制御情報を受信すると当該制御情報を前記中継装置内の監視制御部に転送する制御情報転送ステップと、
前記監視制御部において、前記上位装置からの前記制御情報に基づいて、前記電源制御装置に設定される制御値を監視制御する監視制御ステップと、
を備えることを特徴とする、中継方法。
【請求項９】
上位装置と、
電源制御装置と、
前記上位装置と前記電源制御装置とを接続するシリアル通信を中継する中継装置とを有し、
前記中継装置は、
前記上位装置から前記電源制御装置へ出力された電力制御に関係する制御情報を受信すると当該制御情報を転送する制御情報転送部と、
前記制御情報転送部から転送された前記制御情報に基づいて、前記電源制御装置に設定される制御値を監視制御する監視制御部と、を備えることを特徴とする、電力制御システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、中継装置、中継方法及び電力制御システムに関するものである。
【背景技術】
【０００２】
ストレージ装置に備えられ、Central Processing Unit（ＣＰＵ）と電源コントローラとを有するControl Module（ＣＭ）において、ＣＰＵの電源電圧は、ＣＰＵが電源コントローラへ通知するＶＩＤ（電圧識別信号）値によって制御される。そして、電源コントローラは、ＣＰＵから通知されたＶＩＤ値に対応した電源電圧をＣＰＵへ供給する。
このＣＰＵから電源コントローラへのＶＩＤ値の通知には、８本の信号線を有する非同期パラレルＶＩＤバスを使用し、パラレルＶＩＤ信号を送信するものが知られている。また、ＣＰＵと電源コントローラとの間においては、ＶＩＤ値の監視及び電圧マージン試験が行なわれる。
【０００３】
近年のＣＰＵの高性能化により、非同期パラレルＶＩＤバスの代わりに、ＣＰＵと電源コントローラとの間でクロック信号やデータ信号、アラーム信号が送受信可能な同期シリアルＶＩＤバスを使用することが考えられる。
従来の非同期パラレルＶＩＤバスでは、バス上に流れるデータはＣＰＵから電源コントローラに対するＶＩＤ値通知コマンドのみであった。しかしながら、同期シリアルＶＩＤバスでは、ＣＰＵから電源コントローラに対して、前述したＶＩＤ値通知コマンド以外に電源コントローラ情報取得コマンドが送信され、また、電源コントローラからＣＰＵに対しても受信応答コマンドが送信される。すなわち、各種情報が双方向で流れる。また、ＣＰＵにおいて、電源コントローラからの応答コマンドの受信は、電源コントローラに対するコマンド送信後、規定時間内で行なわれなければならない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−３２０３９０号公報
【特許文献２】特開２００９−９４５５０号公報
【特許文献２】特開２０００−３１６０３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、このような従来のＣＭにおけるＣＰＵと電源コントローラとの間のバスを非同期パラレルＶＩＤバスから、単に、同期シリアルＶＩＤバスに置換しても、電源コントローラからＣＰＵへデータ信号のデータ送信ができないという課題がある。また、ＣＰＵが電源コントローラからのデータ信号を受信できないことにより、電源コントローラが正常である場合でも、ＣＰＵは、電源コントローラに異常が発生していると認識してしまうという課題もある。
【０００６】
１つの側面では、本発明は、上位装置と電源制御装置との間の双方向のデータ通信を効率的に行なうことを目的とする。
なお、前記目的に限らず、後述する発明を実施するための形態に示す各構成により導かれる作用効果であって、従来の技術によっては得られない作用効果を奏することも本発明の他の目的の１つとして位置付けることができる。
【課題を解決するための手段】
【０００７】
このため、この中継装置は、上位装置と電源制御装置とを接続するシリアル通信を中継する中継装置であって、前記上位装置から前記電源制御装置へ出力された電力制御に関係する制御情報を受信すると当該制御情報を転送する制御情報転送部と、前記制御情報転送部から転送された前記制御情報に基づいて前記電源制御装置に設定される制御値を監視制御する監視制御部と、を備える。
【発明の効果】
【０００８】
開示の中継装置によれば、上位装置と電源制御装置との間の双方向のデータ通信を効率的に行なうことができる。
【図面の簡単な説明】
【０００９】
【図１】実施形態の一例としての電力制御システムを備えたストレージシステムのハードウェア構成を示す図である。
【図２】第１実施形態の一例としての電力制御システムにおけるＦＰＧＡの機能構成を示す図である。
【図３】第１実施形態の一例としての電力制御システムにおけるＦＰＧＡのＶＩＤ監視・制御ブロックの機能構成を示す図である。
【図４】実施形態の一例としての電力制御システムにおけるコマンドの送受信のタイミングを説明する図である。
【図５】第２実施形態の一例としての電力制御システムにおけるＦＰＧＡの機能構成を示す図である。
【図６】第３実施形態の一例としての電力制御システムにおけるＦＰＧＡの機能構成を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本中継装置、中継方法及び電力制御システムに係る実施の形態を説明する。ただし、以下に示す実施形態はあくまでも例示に過ぎず、実施形態で明示しない種々の変形例や技術の適用を排除する意図はない。すなわち、本実施形態を、その趣旨を逸脱しない範囲で種々変形（実施形態及び各変形例を組み合わせる等）して実施することができる。
【００１１】
また、各図は、図中に示す構成要素のみを備えるという趣旨ではなく、他の機能等を含むことができる。
〔Ａ〕第１実施形態
図１は、実施形態の一例としての電力制御システムを備えたストレージシステムのハードウェア構成を示す図であり、図２は、第１実施形態の一例としての電力制御システムにおけるＦＰＧＡの機能構成を示す図であり、図３は、第１実施形態の一例としての電力制御システムにおけるＦＰＧＡのＶＩＤ監視・制御ブロックの機能構成を示す図である。
【００１２】
ストレージシステム１は、図１に示すように、ストレージ装置１０及びホスト装置４０を備える。本ストレージシステム１は、ホスト装置４０に対して記憶領域を提供するものである。
ホスト装置４０は、例えば、サーバ機能を備えたコンピュータ（情報処理装置）である。図１に示す例では、１つのホスト装置４０を備えているが、これに限定されるものではなく、２つ以上のホスト装置４０を備えても良い。
【００１３】
ストレージ装置１０は、ＣＭ２０−１，２０−２及び複数のHard Disk Drive（ＨＤＤ）３０−１〜３０−ｍを備える。本ストレージ装置１０は、例えば、Redundant Arrays of Independent Disks（ＲＡＩＤ）装置であり、複数のＨＤＤ３０−１〜３０−ｍを１つの記憶装置として管理している。
以下、ＣＭ２０−１をＣＭ＃０と、ＣＭ２０−２をＣＭ＃１という場合がある。
【００１４】
また、以下、特定のＣＭを指す場合は、「ＣＭ２０−１」、「ＣＭ＃０」、「ＣＭ２０−２」または「ＣＭ＃１」と表記するが、任意のＣＭを指す場合は、「ＣＭ２０」と表記する。
更に、以下、ＨＤＤを示す符号としては、複数のＨＤＤのうち１つを特定する必要があるときには符号３０−１〜３０−ｍを用いるが、任意のＨＤＤを指すときには符号３０を用いる。
【００１５】
ＨＤＤ３０は、データを読み書き可能に格納する記憶装置である。図１に示す例においてはｍ個の記憶装置が備えられており、これらの記憶装置は、互いに同様の構成を備えている。
ＣＭ２０は、種々の制御を行なう制御装置であり、サーバ装置４０からのストレージアクセス要求（アクセス制御信号：以下、ホストＩ／Ｏという）に従って、各種制御を行なう。図１に示す例においては、２個のＣＭ２０が備えられており、これらのＣＭ２０は、互いに同様の構成を備えている。
【００１６】
ＣＭ２０は、ＣＰＵ（上位装置）２１、電源装置２２、監視ブロック（中継装置）２３、メモリ２４、Peripheral Component Interconnect Express Switch（ＰＣＩｅＳＷ）２５、Input / Output Controller（ＩＯＣ）２６及びChannel Adapter（ＣＡ）２７を備える。
これらのＣＰＵ２１、メモリ２４、ＰＣＩｅＳＷ２５、ＩＯＣ２６及びＣＡ２７は、例えば、バス線を介して通信可能に接続されている。
【００１７】
また、図２に示すように、ＣＰＵ２１と電源装置２２との間は、後述するＦＰＧＡ２３０及び電圧変換部２８，２９を経由して、同期シリアルＶＩＤバスで通信可能に接続されている。
この同期シリアルＶＩＤバスは、図２に示すように、ＣＰＵ２１から電源装置２２方向のクロック信号線及び双方向のデータ通信線を備える。
【００１８】
ＣＰＵ２１は、種々の制御や演算を行なう処理装置であり、メモリ２４に格納されたOperating System（ＯＳ）やプログラムを実行することにより、種々の機能を実現する。また、ＣＰＵ２１は、クロック信号を電源コントローラ２２１へ送信する機能及びシリアルＶＩＤデータ信号を電源コントローラ２２１との間で送受信する機能を備える。シリアルＶＩＤデータ信号には、ＣＰＵ２１が送信するコマンドとして、例えば、ＶＩＤ値通知コマンド（制御情報）及び電源コントローラ情報取得コマンドがある。また、シリアルＶＩＤデータ信号には、ＣＰＵ２１が受信するコマンドとして、例えば、電源コントローラ情報通知コマンドがある。
【００１９】
メモリ２４は、Read Only Memory（ＲＯＭ）及びRandom Access Memory（ＲＡＭ）を含む記憶装置である。メモリ２４のＲＯＭには、ＯＳ、ソフトウェアプログラムやこのプログラム用のデータ類が書き込まれている。メモリ２４上のソフトウェアプログラムは、ＣＰＵ２１に適宜読み込まれて実行される。また、メモリ２４のＲＡＭは、一次記録メモリあるいはワーキングメモリとして利用される。
【００２０】
ＰＣＩｅＳＷ２５は、図示しないＰＣＩｅバスを介して、例えば、他のＣＭ２０と通信を行なうインタフェースモジュールである。
ＩＯＣ２６は、ＨＤＤ３０とＣＭ２０とのデータ転送を実施し、例えば、専用チップとして構成されている。
ＣＡ２７は、ホスト装置４０とＣＭ２０とを通信可能に接続するインタフェースコントローラである。
【００２１】
電源装置２２は、例えば、図示しない外部装置から供給される電力をＣＰＵ２１、監視ブロック２３、メモリ２４、ＰＣＩｅＳＷ２５、ＩＯＣ２６及びＣＡ２７に供給する既知の装置であり、図２に示すように、電源コントローラ（電源制御装置）２２１を備える。
電源コントローラ２２１は、ＣＰＵ２１等のＣＭ２０上の各デバイスに供給する電力を制御する。具体的には、電源コントローラ２２１は、ＣＰＵ２１から通知されるＶＩＤ値（制御値）に応じた電源電圧を設定し、この電源電圧をＣＰＵ２１等に供給する。以下、ＣＰＵ２１に電源電圧を供給する例について示す。
【００２２】
監視ブロック２３は、ＣＰＵ２１と電源コントローラ２２１との間のデータ通信を中継する装置であり、図２に示すように、Field Programmable Gate Array（ＦＰＧＡ；中継装置）２３０及び監視部２３５を備える。
ＣＰＵ２１と監視ブロック２３との間及び監視ブロック２３と電源コントローラ２２１との間には、図２に示すように、それぞれ電圧変換部２８，２９を備える。電圧変換部２８は、ＣＰＵ２１からの信号をＦＰＧＡ２３０で処理できる電圧に変換する。また、電圧変換部２９は、ＦＰＧＡ２３０からの信号を電源コントローラ２２１で処理できる電圧に変換する。なお、本実施形態の一例において、電圧変換部２８，２９は必須の構成ではなく、省略されても良い。また、電圧変換部２８，２９は、電圧を変換する既知の装置であり、その詳細な説明は省略する。
【００２３】
監視部２３５は、ＦＰＧＡ２３０の後述するＶＩＤ監視・制御ブロック２３２が備える各レジスタの監視及び制御を行なう。また、監視部２３５は、ＶＩＤ監視・制御ブロック２３２が備える後述するＶＩＤ監視部１０８（図３参照）からＶＩＤ値に関する異常通知を受信する。監視部２３５は、ＶＩＤ監視部１０８から異常通知を受信した場合には、電源コントローラ２２１の動作を停止させる。
【００２４】
ＦＰＧＡ２３０は、任意に構成を設定できる集積回路であり、本第１実施形態の一例においては、図２に示すように、ＣＰＵコマンド送受信部（制御情報転送部、応答処理部）２３１及びＶＩＤ監視・制御ブロック（監視制御部）２３２を備える。
ＣＰＵコマンド送受信部２３１は、ＣＰＵ２１からのコマンドを受信し、受信したコマンドがＶＩＤ値通知コマンドであるか否かを判断する。受信したコマンドがＶＩＤ値通知コマンドである場合には、ＣＰＵコマンド送受信部２３１は、受信したコマンドをＶＩＤ監視・制御ブロック２３２へ送信する。一方、受信したコマンドがＶＩＤ値通知コマンド以外のコマンドである場合には、ＣＰＵコマンド送受信部２３１は、受信したコマンドを電圧変換部２９を介して電源コントローラ２２１へ送信する。なお、これらのコマンドの種別の判断は、例えば、コマンドのヘッダを参照して行なうことができる。また、ＣＰＵコマンド送受信部２３１は、ＣＰＵ２１からクロック信号を受信し、電圧変換部２９へ送信する。更に、ＣＰＵコマンド送受信部２３１は、電源コントローラ２２１からの応答コマンドを受信し、ＣＰＵ２１へ送信する。
【００２５】
ＶＩＤ監視・制御ブロック２３２は、ＣＰＵ２１が通知するＶＩＤ値の監視及び電圧マージン制御を行なう。ＶＩＤ監視・制御ブロック２３２は、図３に示すように、入力ＶＩＤ監視レジスタ（保持部）１０１、ＶＩＤオフセットレジスタ１０２、マージン制御レジスタ１０３、マージン有効レジスタ１０４、出力ＶＩＤ監視レジスタ１０５、演算器１０６、選択器１０７及びＶＩＤ監視部１０８を備える。なお、ＶＩＤ監視・制御ブロック２３２内においては、非同期パラレルＶＩＤバスを用いる。よって、ＶＩＤ監視・制御ブロック２３２の入力側には、図示しないシリアル−パラレル変換回路を備え、電圧変換部２８から入力されるシリアル信号をパラレル信号に変換する。一方、ＶＩＤ監視・制御ブロック２３２の出力側には、図示しないパラレルーシリアル変換回路を備え、ＦＰＧＡ２３０から入力されるパラレル信号をシリアル信号に変換する。
【００２６】
これらの入力ＶＩＤ監視レジスタ１０１、ＶＩＤオフセットレジスタ１０２、マージン制御レジスタ１０３、マージン有効レジスタ１０４及び出力ＶＩＤ監視レジスタ１０５の値の監視及び制御（更新）は、上述したように監視部２３５が行なう。
入力ＶＩＤ監視レジスタ１０１は、ＣＰＵ２１が出力したＶＩＤ値を保持する。
ＶＩＤオフセットレジスタ１０２は、ＣＰＵ２１が出力したＶＩＤ値に加算又は減算するマージンを保持する。このマージンの設定は、上述したように監視部２３５が行なう。なお、監視部２３５へのマージンの設定は、例えば、オペレータが任意に行なうことができる。
【００２７】
マージン制御レジスタ１０３は、ＣＰＵ２１が出力したＶＩＤ値にＶＩＤオフセットレジスタ１０２が保持しているマージンを加算するか減算するかの情報を保持する。マージン制御レジスタ１０３は、例えば、マージンを加算する値として１を保持し、マージンを減算する値として０を保持する。
演算器１０６は、ＣＰＵ２１から出力されたＶＩＤ値に対して、ＶＩＤオフセットレジスタ１０２に設定されているマージンを加算もしくは減算する。具体的には、演算器１０６は、マージン制御レジスタ１０３がマージンを加算する情報（例えば、値１）を保持している場合には、ＶＩＤオフセットレジスタ１０２が保持しているマージンをＣＰＵ２１が出力したＶＩＤ値に加算して、選択器１０７に渡す。一方、演算器１０６は、マージン制御レジスタ１０３がマージンを減算する情報（例えば、値０）を保持している場合には、ＶＩＤオフセットレジスタ１０２が保持しているマージンをＣＰＵ２１が出力したＶＩＤ値から減算して、選択器１０７に渡す。
【００２８】
マージン有効レジスタ１０４は、ＶＩＤ値にマージンを加減算した値を有効にするか無効にするかの情報を保持する。マージン有効レジスタ１０４は、例えば、マージンを加減算した値を有効にする値として１を保持し、マージンを加減算した値を無効にする値として０を保持することができる。
選択器１０７は、ＣＰＵ２１から出力された信号と、演算器１０６から出力された信号とのいずれかを選択して出力する。具体的には、選択器１０７は、マージン有効レジスタ１０４がＶＩＤ値にマージンを加減算した値を有効にする情報（例えば、値１）を保持している場合には、演算器１０６が出力した値（ＶＩＤ値にマージンを加減算した値）を選択し、出力ＶＩＤ監視レジスタ１０５及びＶＩＤ監視部１０８に渡す。一方、選択器１０７は、マージン有効レジスタ１０４がＶＩＤ値にマージンを加減算した値を無効にする情報（例えば、値０）を保持している場合には、ＣＰＵ２１が出力したＶＩＤ値（マージンを加減算していないＶＩＤ値）を選択し、出力ＶＩＤ監視レジスタ１０５及びＶＩＤ監視部１０８に渡す。
【００２９】
出力ＶＩＤ監視レジスタ１０５は、選択器１０７が出力したＶＩＤ値を保持する。
ＶＩＤ監視部１０８は、電源コントローラ２２１に通知するＶＩＤ値の上限値及び下限値を予め閾値として保持する。ＶＩＤ監視部１０８は、選択器１０７が出力したＶＩＤ値が保持する上限値又は下限値を超えた場合には、監視部２３５へ異常を通知する。一方、ＶＩＤ監視部１０８は、選択器１０７が出力したＶＩＤ値が保持する上限値から下限値の範囲内の場合には、電圧変換部２９を介して電源コントローラ２２１にＶＩＤ値を通知する。
【００３０】
そして、電源コントローラ２２１は、ＶＩＤ監視・制御ブロック２３２が出力したＶＩＤ値に基づく電力の供給をＣＰＵ２１に対して行なう。
このように、ＣＰＵ２１、電源コントローラ２２、監視ブロック２３及び電圧変換部２８，２９が、電力制御システム１００を構成する。
すなわち、本電力制御システム１００は、以下のように動作する。
【００３１】
まず、ＣＰＵ２１は、シリアル信号ＶＩＤデータ信号であるＶＩＤ値通知コマンドを電圧変換部２８へ送信する。
電圧変換部２８は、受信した信号をＦＰＧＡ２３０が処理できる電圧に変換し、ＣＰＵコマンド送受信部２３１へ送信する。
ＣＰＵコマンド送受信部２３１は、受信した信号からＶＩＤ値通知コマンドを検出し、ＶＩＤ監視・制御ブロック２３２へ送信する。
【００３２】
ＶＩＤ監視・制御ブロック２３２は、ＶＩＤ値の監視を行ない、電圧マージン制御したＶＩＤ値を電圧変換部２９へ送信する。ここで、監視部２３５は、入力ＶＩＤ監視レジスタ１０１及び出力ＶＩＤ監視レジスタ１０５を監視しながら、ＶＩＤオフセットレジスタ１０２、マージン制御レジスタ１０３及びマージン有効レジスタ１０４が保持する情報を適宜変更する。
【００３３】
電圧変換部２９は、受信した信号を電源コントローラ２２１が処理できる電圧に変換し、電源コントローラ２２１へ送信する。
電源コントローラ２２１は、受信したＶＩＤ値に応じた電源電圧を設定し、この電源電圧をＣＰＵ２１に供給する。
このように、第１実施形態の一例としてのＦＰＧＡ２３０によれば、同期シリアルＶＩＤバスを介して、電源コントローラからＣＰＵへのデータ送信を効率的に行なうことができる。
【００３４】
また、ＶＩＤ監視・制御ブロック２３２及び監視部２３５がＣＰＵ２１の通知するＶＩＤ値の監視を行なうことにより、電源コントローラ２２１に対して適切なＶＩＤ値を通知することができ、また、電圧マージン試験を行なうことができる。
更に、ＣＰＵコマンド送受信部２３１がＣＰＵ２１から受信したコマンドがＶＩＤ値通知コマンドであるか否かを判断することにより、ＶＩＤ値以外のコマンドを電源コントローラ２２１へ直接送信でき、ＶＩＤ値通知コマンドをＶＩＤ監視・制御ブロック２３２へ渡すことができる。
【００３５】
また、ＣＰＵコマンド送受信部２３１が電源コントローラ２２１から受信した応答コマンドをＣＰＵ２１へ送信することにより、ＣＰＵ２１と電源コントローラ２２１との間で双方向にデータ信号を送受信することができる。
〔Ｂ〕第２実施形態
本第２実施形態の一例としてのストレージシステム１は、図１に示した第１実施形態の一例としてのストレージシステム１と同様の機能構成を備えている。
【００３６】
本第２実施形態の一例としての電力制御システムにおけるＦＰＧＡ２３０は、ＣＰＵ２１への応答を規定時間内で行なう。
図４は、実施形態の一例としての電力制御システムにおけるコマンドの送受信のタイミングを説明する図であり、図５は、第２実施形態の一例としての電力制御システムにおけるＦＰＧＡの機能構成を示す図である。
【００３７】
以下、図中において、既述の符号と同一の各符号は、既述の各符号と同様の部分または対応する部分を示しているので、その説明は省略する場合がある。
ＣＰＵ２１から電源コントローラ２２１へのコマンドには、例えば、ＶＩＤ値通知コマンド及び電源コントローラ情報取得コマンド（情報取得要求にかかるコマンド）がある。以下、ＶＩＤ値通知コマンド及び電源コントローラ情報取得コマンド以外のコマンドを、その他のコマンドという。なお、その他のコマンドには、例えば、電源コントローラ２２１へのレジスタリード／ライトコマンド及びＣＰＵ電力ステータス通知コマンドがある。
【００３８】
同期シリアルＶＩＤバスを介したＣＰＵ２１と電源コントローラ２２１との間のコマンドの送受信は、図４に示すように、１クロックの間隔で行なわなければならない。
例えば、ＣＰＵ２１が電源コントローラ２２１の情報を取得したい場合には、ＣＰＵ２１は、下り（ＣＰＵ２１から電源コントローラ２２１への）データ信号として電源コントローラ情報取得コマンドを送信する。ＣＰＵ２１は、電源コントローラ情報取得コマンドを送信してから１クロックのタイミングで、上り（電源コントローラ２２１からＣＰＵ２１への）データ信号として応答コマンド及び電源コントローラ情報通知コマンドを電源コントローラ２２１から受信する。この電源コントローラ２２１からＣＰＵ２１への応答コマンドの送信に遅延が発生すると、ＣＰＵ２１と電源コントローラ２２１との間のデータ信号の送受信を行なうことができない。特に、同期シリアルＶＩＤバスでは、ＦＰＧＡ２３０と電源コントローラ２２１との間で遅延が発生する。
【００３９】
すなわち、上述した第１実施形態の一例としての電力制御システム１００では、ＦＰＧＡ２３０内の遅延により、ＣＰＵ２１による電源コントローラ情報通知コマンドの受信ができない恐れがある。
本第２実施形態の一例としてのＦＰＧＡ２３０は、図５に示すように、第１実施形態のＣＰＵコマンド送受信部２３１及びＶＩＤ監視・制御ブロック２３２に加えて、電源コントローラコマンド送受信部（制御値転送部、格納処理部）２３３及び電源コントローラ情報格納部（情報格納部）２３４を備える。
【００４０】
ＣＰＵコマンド送受信部２３１と電源コントローラ情報格納部２３４とは無視できる程度の遅延しか発生しない高速バスで接続されている。
ＣＰＵコマンド送受信部２３１は、上述した第１実施形態の一例としてのＣＰＵコマンド送受信部２３１の機能に加え、ＣＰＵ２１からコマンドを受信すると、ＣＰＵ２１へ応答コマンドを返す機能を備える。また、ＣＰＵコマンド送受信部２３１は、ＣＰＵ２１から受信したコマンドがＶＩＤ値通知コマンドである場合には、そのコマンドをＶＩＤ監視・制御ブロック２３２へ渡す。更に、ＣＰＵコマンド送受信部２３１は、ＣＰＵ２１から受信したコマンドが電源コントローラ情報取得コマンドである場合には、電源コントローラ情報格納部２３４から電源コントローラ情報を取得し、その情報をＣＰＵ２１へ通知する。また、ＣＰＵコマンド送受信部２３１は、ＣＰＵ２１から受信した信号がその他のコマンド又はクロック信号である場合には、そのコマンド又はクロック信号を電源コントローラコマンド送受信部２３３へ渡す。
【００４１】
電源コントローラコマンド送受信部２３３は、ＶＩＤ監視・制御ブロックからＶＩＤ値通知コマンドを受け取り、電圧変換部２９を介して電源コントローラ２２１へ送信する。すなわち、電源コントローラコマンド送受信部２３３は、制御値を電源コントローラ２２１に転送する。また、電源コントローラコマンド送受信部２３３は、ＣＰＵコマンド送受信部２３１からクロック信号及びその他のコマンドを受け取り、電圧変換部２９を介して電源コントローラ２２１へ送信する。更に、電源コントローラコマンド送受信部２３３は、電源コントローラ２２１から電源コントローラ２２１の情報を定期的に取得し、その情報を電源コントローラ情報格納部２３４に格納する。ここで、電源コントローラ２２１の情報とは、例えば、電源コントローラ２２１のベンダＩＤやエラーのステータスである。
【００４２】
このように、第２実施形態の一例としてのＦＰＧＡ２３０によれば、上述した第１実施形態と同様の作用効果を得ることができる他、以下の効果を奏することができる。
ＣＰＵコマンド送受信部２３１が、ＣＰＵ２１からのコマンドを受信すると、応答コマンドを返すため、遅延が発生しない。
また、電源コントローラコマンド送受信部２３３が、電源コントローラ２２１から予め電源コントローラ情報を取得し、その情報を電源コントローラ情報格納部２３４に格納する。そして、ＣＰＵコマンド送受信部２３１が、電源コントローラ情報を電源コントローラ情報格納部２３４から直接取得するため、ＣＰＵ２１への電源コントローラ情報通知コマンドの送信に遅延が発生しない。
【００４３】
〔Ｃ〕第３実施形態
本第３実施形態の一例としてのストレージシステム１は、図１に示した第１実施形態の一例としてのストレージシステム１と同様の機能構成を備えている。
本第３実施形態の一例としての電力制御システムにおけるＦＰＧＡ２３０ａは、第２実施形態の一例としての電力制御システムにおけるＦＰＧＡ２３０と同様に、ＣＰＵ２１への応答コマンドの送信を規定時間内で行なう。
【００４４】
図６は、第３実施形態の一例としての電力制御システムにおけるＦＰＧＡの機能構成を示す図である。
本第３実施形態の一例としてのＦＰＧＡ２３０ａ及び電圧変換部２８は、上述した第１実施形態の一例とは異なり、ＣＰＵ２１と電源コントローラ２２１ａとの間に備えられていない。
【００４５】
すなわち、ＣＰＵ２１と電源コントローラ２２１ａとは、図６に示すように、同期シリアルＶＩＤバスで直接接続されている。よって、クロック信号及びデータ信号の各種コマンドは、ＣＰＵ２１から電源コントローラ２２１ａへ直接送信される。また、同期シリアルＶＩＤバスのクロック信号及びデータ信号線は、ＣＰＵ２１と電源コントローラ２２１ａとの間で、ともに電圧変換部２８へ分岐している。
【００４６】
電源コントローラ２２１ａと監視部２３５とは、図６に示すように、Inter-Integrated Circuit（Ｉ２Ｃ）バスで接続されている。
電源コントローラ２２１ａは、上述した第１実施形態の一例としての電源コントローラ２２１が備える機能に加え、ＣＰＵ２１から通知されたＶＩＤ値を制御する機能を備える。すなわち、電源コントローラ２２１ａは、ＶＩＤオフセットレジスタ１０２、マージン制御レジスタ１０３、マージン有効レジスタ１０４、出力ＶＩＤ監視レジスタ１０５、演算器１０６及び選択器１０７としての機能も備える。これらのＶＩＤオフセットレジスタ１０２、マージン制御レジスタ１０３、マージン有効レジスタ１０４及び出力ＶＩＤ監視レジスタ１０５の制御は、監視部２３５がＩ２Ｃバスを介して行なう。
【００４７】
ＣＰＵコマンド送受信部２３１は、ＣＰＵ２１から受信したコマンドのうち、ＶＩＤ値通知コマンドのみをＶＩＤ監視・制御ブロック２３２ａへ渡す。
ＦＰＧＡ２３０ａは、上述した第１実施形態の一例としてのＦＰＧＡ２３０と同様に、ＣＰＵコマンド送受信部２３１及びＶＩＤ監視・制御ブロック２３２ａを備える。
但し、ＶＩＤ監視・制御ブロック２３２ａは、上述した第１実施形態の一例としてのＶＩＤ監視・制御ブロック２３２とは異なり、入力ＶＩＤ監視レジスタ１０１及びＶＩＤ監視部１０８のみ備える。すなわち、本第３実施形態の一例としてのＶＩＤ監視・制御ブロック２３２ａは、ＣＰＵ２１から受信したＶＩＤ値の監視のみを行なう。
【００４８】
入力ＶＩＤ監視レジスタ１０１は、第１実施形態の一例としての入力ＶＩＤ監視レジスタ１０１と同様に、ＣＰＵ２１が出力したＶＩＤ値を保持する。
ＶＩＤ監視部１０８は、電源コントローラ２２１ａに通知するＶＩＤ値の上限値及び下限値を保持する。ＶＩＤ監視部１０８は、ＣＰＵ２１が通知したＶＩＤ値が保持する上限値又は下限値を超えた場合には、監視部２３５へ異常を通知する。
【００４９】
このように、第３実施形態の一例としてのＦＰＧＡ２３０ａによれば、上述した第１実施形態と同様の作用効果を得ることができる他、以下の効果を奏することができる。
ＦＰＧＡ２３０ａの回路を簡素化でき、製造コストを抑えることができる。
また、ＣＰＵ２１と電源コントローラ２２１ａとが直接接続されているため、遅延による影響を受けない。
【００５０】
〔Ｄ〕その他
開示の技術は上述した実施形態に限定されるものではなく、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。本実施形態の各構成及び各処理は、必要に応じて取捨選択することができ、あるいは適宜組み合わせてもよい。
上述した実施形態の一例では、ＣＰＵ２１から電源コントローラ２２１へのＶＩＤ値の監視について示したが、これに限定されるものではない。例えば、ＦＰＧＡ２３０は、ＩＯＣ２６から電源コントローラ２２１へのＶＩＤ値の監視を行なっても良い。この場合には、監視部２３５は、監視対象別にマージンを設定する。
【００５１】
〔Ｅ〕付記
（付記１）
上位装置と電源制御装置とを接続するシリアル通信を中継する中継装置であって、
前記上位装置から前記電源制御装置へ出力された電力制御に関係する制御情報を受信すると当該制御情報を転送する制御情報転送部と、
前記制御情報転送部から転送された前記制御情報に基づいて前記電源制御装置に設定される制御値を監視制御する監視制御部と、
を備えることを特徴とする、中継装置。
【００５２】
（付記２）
前記上位装置から前記電源制御装置へ出力されたコマンドを受信すると当該コマンドに対する受信応答を行なう応答処理部を備えることを特徴とする、付記１に記載の中継装置。
（付記３）
前記電源制御装置に関する電源制御装置情報を予め格納する情報格納部を備え、
前記応答処理部が、前記上位装置からの前記電源制御装置の情報取得要求にかかるコマンドに応じて、前記情報格納部から読み出した前記電源制御装置情報を前記上位装置に対して応答することを特徴とする、付記２に記載の中継装置。
【００５３】
（付記４）
前記電源制御装置から前記電源制御装置情報を取得し、前記情報格納部に格納する格納処理部を備えることを特徴とする、付記３に記載の中継装置。
（付記５）
前記監視制御部から出力される前記制御値を前記電源制御装置に転送する制御値転送部を備えることを特徴とする、付記１〜４のいずれか１項に記載の中継装置。
【００５４】
（付記６）
前記上位装置と前記電源制御装置とを前記シリアル通信で接続するとともに、前記制御情報転送部に前記シリアル通信から分岐した情報が入力されることを特徴とする、付記１〜５のいずれか１項に記載の中継装置。
（付記７）
前記電源制御装置が電圧マージン制御機能を備え、
前記監視制御部が前記制御情報から抽出した制御値を保持する保持部を備え、
前記電源制御装置が前記保持部に保持された前記制御値に基づき、電圧マージン制御を行なうことを特徴とする、付記１に記載の中継装置。
【００５５】
（付記８）
上位装置と電源制御装置とを接続する中継装置におけるシリアル通信の中継方法であって、
前記上位装置から前記電源制御装置へ出力された電源制御に関係する制御情報を受信すると当該制御情報を前記中継装置内の監視制御部に転送する制御情報転送ステップと、
前記監視制御部において、前記上位装置からの前記制御情報に基づいて、前記電源制御装置に設定される制御値を監視制御する監視制御ステップと、
を備えることを特徴とする、中継方法。
【００５６】
（付記９）
前記上位装置から前記電源制御装置へ出力されたコマンドを受信すると当該コマンドに対する受信応答を行なう応答処理ステップを備えることを特徴とする、付記８に記載の中継方法。
（付記１０）
前記電源制御装置に関する電源制御装置情報を予め格納する情報格納ステップを備え、
情報格納ステップにおいて、前記上位装置からの前記電源制御装置の情報取得要求にかかるコマンドに応じて、読み出した前記電源制御装置情報を前記上位装置に対して応答することを特徴とする、付記９に記載の中継方法。
【００５７】
（付記１１）
前記電源制御装置から前記電源制御装置情報を取得し、情報格納部に格納する格納処理ステップを備えることを特徴とする、付記１０に記載の中継方法。
（付記１２）
前記監視制御部から出力される制御値を前記電源制御装置に転送する制御値転送ステップを備えることを特徴とする、付記８〜１１のいずれか１項に記載の中継方法。
【００５８】
（付記１３）
前記上位装置と前記電源制御装置とを前記シリアル通信で接続するとともに、前記制御情報転送ステップにおいて前記シリアル通信から分岐した情報を受信することを特徴とする、付記８〜１２のいずれか１項に記載の中継方法。
（付記１４）
前記電源制御装置が電圧マージン制御機能を備え、
前記監視制御ステップが前記制御情報から抽出した制御値を保持する保持ステップを備え、
前記電源制御装置が前記保持ステップにおいて保持された前記制御値に基づき、電圧マージン制御を行なうことを特徴とする、付記８に記載の中継方法。
【００５９】
（付記１５）
上位装置と、
電源制御装置と、
前記上位装置と前記電源制御装置とを接続するシリアル通信を中継する中継装置とを有し、
前記中継装置は、
前記上位装置から前記電源制御装置へ出力された電力制御に関係する制御情報を受信すると当該制御情報を転送する制御情報転送部と、
前記制御情報転送部から転送された前記制御情報に基づいて、前記電源制御装置に設定される制御値を監視制御する監視制御部と、を備えることを特徴とする、電力制御システム。
【符号の説明】
【００６０】
１                        ストレージシステム
１０                      ストレージ装置
１００                    電力制御システム
１０１                    入力ＶＩＤ監視レジスタ（保持部）
１０２                    ＶＩＤオフセットレジスタ
１０３                    マージン制御レジスタ
１０４                    マージン有効レジスタ
１０５                    出力ＶＩＤ監視レジスタ
１０６                    演算器
１０７                    選択器
１０８                    ＶＩＤ監視部
２０，２０−１，２０−２  ＣＭ
２１                      ＣＰＵ（上位装置）
２２                      電源装置
２２１，２２１ａ          電源コントローラ（電源制御装置）
２２２                    電源回路
２３                      監視ブロック
２３０，２３０ａ          ＦＰＧＡ（中継装置）
２３１                    ＣＰＵコマンド送受信部（制御情報転送部、応答処理部）
２３２，２３２ａ          ＶＩＤ監視・制御ブロック（監視制御部）
２３３                    電源コントローラコマンド送受信部（格納処理部、制御値転送部）
２３４                    電源コントローラ情報格納部（情報格納部）
２３５                    監視部
２４                      メモリ
２５                      ＰＣＩｅＳＷ
２６                      ＩＯＣ
２７                      ＣＡ
２８，２９                電圧変換部
３０，３０−１〜３０−ｍ  ＨＤＤ
４０                      ホスト装置
【図１】
2014120100.tif 000003
【図２】
2014120100.tif 000004
【図３】
2014120100.tif 000005
【図４】
2014120100.tif 000006
【図５】
2014120100.tif 000007
【図６】
2014120100.tif 000008