(57)【要約】【課題】簡単な構成でテストリードデータをデータバスに転送する。【解決手段】メモリセルアレイから読み出されたリードデータをデータバスＲＷＢＳ１に転送するデータアンプ６０と、制御信号Ｓ１に応答してデータバスＲＷＢＳ１とデータバスＲＷＢＳ２の対応関係を切り替えるＢＯＣ回路７０と、制御信号Ｓ２に応答してデータバスＲＷＢＳ２上のリードデータを反転させてデータバスＲＷＢＳ３に出力するＤＢＩ回路８０とを備える。ＤＢＩ回路８０は反転したリードデータ又は反転していないリードデータを選択するマルチプレクサを含む。制御信号Ｓ３が活性化している場合、マルチプレクサはテストリードデータＴＲＤを選択し、これをデータバスＲＷＢＳ３に転送する。本発明によれば、データバスを構成する信号配線の本数を増大させることなく、テストリードデータをデータバスに転送することが可能となる。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリセルアレイと、
複数の信号配線からなるデータバスと、
前記メモリセルアレイから読み出された複数ビットからなるリードデータを前記データバスに転送するデータアンプと、
前記データバスを介して転送された前記リードデータをデータ端子に出力する出力回路と、
第１の制御信号に応答して、前記データバスを構成する前記複数の信号配線と前記リードデータを構成する前記複数ビットとの対応関係を切り替えるＢＯＣ回路と、
第２の制御信号に応答して、前記リードデータを構成する前記複数ビットの論理レベルを反転させるＤＢＩ回路と、
複数ビットからなるテストリードデータを保持するマルチパーパスレジスタと、
第３の制御信号に応答して、前記テストリードデータを前記データバスに転送するマルチプレクサと、を備え、
前記ＢＯＣ回路及び前記ＤＢＩ回路は、前記データバスに直列に挿入されており、
前記マルチプレクサは、前記データアンプの出力ノードと、前記ＢＯＣ回路及び前記ＤＢＩ回路のいずれか一方の出力ノードとの間において前記データバスに挿入されていることを特徴とする半導体装置。
【請求項２】
前記データバスを介して転送されたパラレルな前記リードデータをシリアルに変換するシリアライザをさらに備え、
前記出力回路は、シリアルな前記リードデータを前記データ端子から外部に出力する出力バッファを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記マルチプレクサは、前記ＤＢＩ回路の入力ノードと出力ノードとの間に挿入されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記マルチプレクサは、第１及び第２の入力ノードと出力ノードを有し、
前記マルチプレクサの前記出力ノードは、前記ＤＢＩ回路の前記出力ノードに接続され、
前記マルチプレクサの前記第１の入力ノードには、前記ＤＢＩ回路の前記入力ノードに供給される前記リードデータが入力され、
前記マルチプレクサの前記第２の入力ノードには、前記第３の制御信号が非活性レベルであることに応答して、前記ＤＢＩ回路の前記入力ノードに供給される前記リードデータの反転信号が入力され、
前記マルチプレクサは、少なくとも前記第２の制御信号に基づき生成される選択信号に応答して、前記第１及び第２の入力ノードのいずれか一方を前記出力ノードに接続することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ＤＢＩ回路は、前記第３の制御信号が活性レベルであることに応答して、前記マルチプレクサの前記第１及び第２の入力ノードをそれぞれ第１及び第２の論理レベルとする第１の論理回路と、前記第２の制御信号と前記テストリードデータを論理合成することによって前記選択信号を生成する第２の論理回路とを含むことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２の制御信号は、前記データ端子から前記テストリードデータを出力する場合には所定の論理レベルに固定され、
前記テストリードデータは、前記データ端子から前記リードデータを出力する場合には所定の論理レベルに固定されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記マルチプレクサは、前記ＢＯＣ回路の入力ノードと出力ノードとの間に挿入されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項８】
前記マルチプレクサは、前記データアンプの前記出力ノードと、前記ＢＯＣ回路及び前記ＤＢＩ回路のいずれか一方の入力ノードとの間において前記データバスに挿入されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項９】
前記マルチプレクサは、前記ＢＯＣ回路と前記ＤＢＩ回路との間に挿入されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記データバスに挿入され、ライト動作時において非活性化されるトライステートバッファをさらに備えることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
複数のメモリセルを有するメモリセルアレイと、
第１及び第２のデータバスと、
前記メモリセルアレイから読み出されたリードデータを前記第１のデータバスに転送するデータアンプと、
第１の入力ノードが前記第１のデータバスに接続され、第２の入力ノードが第１の論理回路を介して前記第１のデータバスに接続され、出力ノードが前記第２のデータバスに接続されたマルチプレクサと、
前記第２のデータバスを介して転送された前記リードデータをデータ端子に出力する出力回路と、
テストリードデータを保持するマルチパーパスレジスタと、
前記テストリードデータ及び第２の制御信号に基づいて選択信号を生成する第２の論理回路と、を備え、
前記マルチプレクサは、前記選択信号に基づいて前記第１及び第２の入力ノードのいずれか一方を前記出力ノードに接続することを特徴とする半導体装置。
【請求項１２】
前記第１の論理回路は、第３の制御信号が非活性レベルであることに応答して、前記第１のデータバスを介して供給される前記リードデータの論理レベルを反転させることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記テストリードデータは、前記第３の制御信号が非活性レベルであることに応答して所定の論理レベルに固定され、これにより、前記第３の制御信号が非活性レベルである場合には、前記第２の制御信号に基づき、前記リードデータの反転信号又は非反転信号が前記第２のデータバスに供給されることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１の論理回路は、第３の制御信号が活性レベルであることに応答して、前記第１及び第２の入力ノードをそれぞれ第１及び第２の論理レベルに固定することを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記第２の制御信号は、前記第３の制御信号が活性レベルであることに応答して所定の論理レベルに固定され、これにより、前記第３の制御信号が活性レベルである場合には、前記第２のデータバスに前記テストリードデータが供給されることを特徴とする請求項１４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、テストリードデータを保持するマルチパーパスレジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
代表的な半導体装置であるＤＲＡＭ（Dynamic Random Access Memory）は、イニシャライズ期間後のリードトレーニングにおいて、リードレベリング動作を実行する。リードレベリング動作とは、ＤＲＡＭから出力されるテストリードデータがメモリコントローラに到達するタイミングを測定し、その結果に基づいてメモリコントローラ側におけるリードデータの受信タイミングを調整する一種のトレーニング動作である（特許文献１参照）。
【０００３】
リードレベリング動作において用いられるテストリードデータは、マルチパーパスレジスタと呼ばれるレジスタ回路に保持されている。ここで、ＤＤＲ３（Double Data Rate 3）型のＤＲＡＭにおいては、テストリードデータのデータパターンが規格によって定められていることから、テストリードデータをデータバスに転送するための機能は、単純な回路によって実現することが可能である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１９４６８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、近年提案されているＤＤＲ４（Double Data Rate 4）型のＤＲＡＭにおいては、テストリードデータのデータパターンをユーザ側で任意に指定できるよう、規格によって定められている。このため、テストリードデータをデータバスに転送する回路の回路構成やデータバスへの接続位置によっては、データバス上におけるリードデータの転送時間が増大したり、信号配線の本数が大幅に増大するなどの問題が生じることが考えられる。
【課題を解決するための手段】
【０００６】
本発明による半導体装置は、複数のメモリセルを有するメモリセルアレイと、複数の信号配線からなるデータバスと、前記メモリセルアレイから読み出された複数ビットからなるリードデータを前記データバスに転送するデータアンプと、前記データバスを介して転送された前記リードデータをデータ端子に出力する出力回路と、第１の制御信号に応答して、前記データバスを構成する前記複数の信号配線と前記リードデータを構成する前記複数ビットとの対応関係を切り替えるＢＯＣ回路と、第２の制御信号に応答して、前記リードデータを構成する前記複数ビットの論理レベルを反転させるＤＢＩ回路と、複数ビットからなるテストリードデータを保持するマルチパーパスレジスタと、第３の制御信号に応答して、前記テストリードデータを前記データバスに転送するマルチプレクサと、を備え、前記ＢＯＣ回路及び前記ＤＢＩ回路は、前記データバスに直列に挿入されており、前記マルチプレクサは、前記データアンプの出力ノードと、前記ＢＯＣ回路及び前記ＤＢＩ回路のいずれか一方の出力ノードとの間において前記データバスに挿入されていることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ＢＯＣ回路又はＤＢＩ回路の出力ノードよりも上流側にマルチプレクサを配置することによってテストリードデータをデータバスに転送していることから、出力回路に接続される部分におけるデータバスの本数を増大させる必要がない。これにより、データバスを構成する信号配線の本数を増大させることなく、テストリードデータをデータバスに転送することが可能となる。また、例えばＤＢＩ回路で使用するマルチプレクサを利用してテストリードデータをデータバスに供給すれば、データバス上におけるリードデータの転送時間が増大することもない。
【図面の簡単な説明】
【０００８】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。
【図２】データコントローラ１５の構成を示すブロック図である。
【図３】ＢＯＣ回路７０の機能を説明するための図であり、（ａ）はデータバスＲＷＢＳ１とリードデータとの関係を示し、（ｂ）はデータバスＲＷＢＳ２とリードデータとの関係の一例を示している。
【図４】ＤＢＩ回路８０の機能を説明するための図であり、（ａ）はデータバスＲＷＢＳ２上におけるリードデータの値を示し、（ｂ）はデータバスＲＷＢＳ３上におけるリードデータの値を示している。
【図５】ＦＩＦＯ回路１６及びデータ入出力回路１７の構成を示すブロック図である。
【図６】半導体装置１０のレイアウトを示す模式的な平面図である。
【図７】図６に示した領域Ｂのレイアウトをより詳細に示す略平面図である。
【図８】本発明者らが発明に至る過程で考えたプロトタイプによるデータバス構造を説明するためのブロック図である。
【図９】本発明の第１の実施形態によるＤＢＩ回路８０の回路図である。
【図１０】本発明の第２の実施形態によるデータコントローラ１５の構成を示すブロック図である。
【図１１】本発明の第３の実施形態によるデータコントローラ１５の構成を示すブロック図である。
【図１２】ＢＯＣ回路７０の一部を示す回路図である。
【図１３】本発明の第４の実施形態によるデータコントローラ１５の構成を示すブロック図である。
【図１４】本発明の第５の実施形態によるデータコントローラ１５の構成を示すブロック図である。
【図１５】本発明の第６の実施形態によるデータコントローラ１５の構成を示すブロック図である。
【図１６】本発明の第７の実施形態によるデータコントローラ１５の構成を示すブロック図である。
【図１７】本発明の第８の実施形態によるデータコントローラ１５の構成を示すブロック図である。
【図１８】本発明の第９の実施形態によるデータコントローラ１５の構成を示すブロック図である。
【図１９】本発明の第１０の実施形態による半導体装置１０のレイアウトを示す模式的な平面図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１０】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。
【００１１】
本実施形態による半導体装置１０は、１つの半導体チップに集積されたＤＲＡＭであり、図１に示すように、ｎ＋１個のバンクに分割されたメモリセルアレイ１１を備えている。バンクとは個別にコマンドを実行可能な単位であり、バンク間においては基本的に非排他的な動作が可能である。
【００１２】
メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してデータコントローラ１５に接続される。データコントローラ１５は、ＦＩＦＯ回路１６を介してデータ入出力回路１７に接続される。データ入出力回路１７は、データ端子２１を介してデータの入出力を行う回路ブロックである。
【００１３】
半導体装置１０にはデータ端子２１の他に、外部端子としてストローブ端子２２，２３、クロック端子２４，２５、クロックイネーブル端子２６、アドレス端子２７、コマンド端子２８、アラート端子２９、電源端子３０，３１，３４、データマスク端子３２、ＯＤＴ端子３３などが設けられている。
【００１４】
ストローブ端子２２，２３は、それぞれ外部ストローブ信号ＤＱＳＴ，ＤＱＳＢを入出力するための端子である。外部ストローブ信号ＤＱＳＴ，ＤＱＳＢは相補の信号であり、データ端子２１を介して入出力されるデータの入出力タイミングを規定する。具体的には、データの入力時、つまりライト動作時においては、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢがストローブ回路１８に供給され、ストローブ回路１８はこれらに基づいてデータ入出力回路１７の動作タイミングを制御する。これにより、データ端子２１を介して入力されるライトデータは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してデータ入出力回路１７に取り込まれる。一方、データの出力時、つまりリード動作時においては、ストローブコントローラ１９によってストローブ回路１８の動作が制御される。これにより、データ入出力回路１７からは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してリードデータが出力される。
【００１５】
クロック端子２４，２５は、それぞれ外部クロック信号ＣＫ、／ＣＫが入力される端子である。入力された外部クロック信号ＣＫ，／ＣＫは、クロックジェネレータ４０に供給される。本明細書において信号名の先頭に「／」が付されている信号は、ローアクティブな信号又は対応する信号の反転信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロックジェネレータ４０は、クロックイネーブル端子２６を介して入力されるクロックイネーブル信号ＣＫＥに基づいて活性化され、内部クロック信号ＩＣＬＫを生成する。また、クロック端子２４，２５を介して供給された外部クロック信号ＣＫ、／ＣＫは、ＤＬＬ回路４１にも供給される。ＤＬＬ回路４１は、外部クロック信号ＣＫ、／ＣＫに基づいて位相制御された出力クロック信号ＬＣＬＫを生成する回路である。出力クロック信号ＬＣＬＫは、データ入出力回路１７によるリードデータの出力タイミングを規定するタイミング信号として用いられる。
【００１６】
アドレス端子２７は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、ロウコントロール回路５１、カラムコントロール回路５２、モードレジスタ４２、コマンドデコーダ４３、マルチパーパスレジスタ５３などに供給される。ロウコントロール回路５１は、アドレスバッファやリフレッシュカウンタなどを含む回路ブロックであり、ロウアドレスに基づいてロウデコーダ１２を制御する。また、カラムコントロール回路５２は、アドレスバッファやバーストカウンタなどを含む回路ブロックであり、カラムアドレスに基づいてカラムデコーダ１３を制御する。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤがモードレジスタ４２に供給され、これによってモードレジスタ４２の内容が更新される。
【００１７】
コマンド端子２８は、チップセレクト信号／ＣＳ、アクト信号／ＡＣＴ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、パリティ信号ＰＲＴＹ及びリセット信号ＲＳＴなどが供給される端子である。これらのコマンド信号ＣＭＤはコマンドデコーダ４３に供給され、コマンドデコーダ４３はこれらコマンド信号ＣＭＤに基づいて内部コマンドＩＣＭＤを生成する。内部コマンド信号ＩＣＭＤはコントロールロジック回路４４に供給される。コントロールロジック回路４４は、内部コマンド信号ＩＣＭＤに基づいて、ロウコントロール回路５１、カラムコントロール回路５２、データコントローラ１５、マルチパーパスレジスタ５３などの動作を制御する。
【００１８】
コマンドデコーダ４３には、図示しない検証回路が含まれている。検証回路は、パリティ信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証し、その結果、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤに誤りが存在する場合には、コントロールロジック回路４４及び出力回路４５を介してアラート信号ＡＬＲＴを出力する。アラート信号ＡＬＲＴはアラート端子２９を介して外部に出力される。この誤りの情報、すなわち、ＣＡパリティーエラーステータスは、マルチパーパスレジスタ５３に格納され、その格納された情報がアラート信号ＡＬＲＴとして出力される。
【００１９】
電源端子３０，３１，３４は、それぞれ電源電位ＶＤＤ，ＶＳＳ，ＶＰＰが供給される端子である。電源端子３０，３１，３４を介して供給された電源電位ＶＤＤ，ＶＳＳ，ＶＰＰは、電源回路４６に供給される。電源回路４６は、電源電位ＶＤＤ，ＶＳＳ，ＶＰＰに基づき、各種内部電位を生成する回路ブロックである。電源回路４６によって生成される内部電位としては、アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦなどが含まれる。アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦは外部電位ＶＤＤを降圧することによって生成される。
【００２０】
外部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電位である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電位ＶＡＲＹは、主にセンス回路１４において用いられる電位である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。外部電位ＶＤＤは、ロウコントロール回路５１、カラムコントロール回路５２などの大部分の周辺回路の動作電位として用いられる。また、基準電位ＶＲＥＦは、データ入出力回路１７において用いられる電位である。
【００２１】
データマスク端子３２及びＯＤＴ端子３３は、それぞれデータマスク信号ＤＭ及び終端信号ＯＤＴが供給される端子である。データマスク信号ＤＭ及び終端信号ＯＤＴはデータ入出力回路１７に供給される。データマスク信号ＤＭは、ライトデータ及びリードデータの一部をマスクする場合に活性化される信号であり、終端信号ＯＤＴはデータ入出力回路１７に含まれる出力バッファを終端抵抗器として使用する場合に活性化される信号である。また、データマスク端子３２は、ＤＢＩ端子としても使用される。例えば、端子３２の値がローレベルであるとき、半導体装置１０の中でデータを反転した後、その反転データがメモリセルアレイへ書き込まれ、或いは、半導体装置１０から出力される。端子３２の値がハイレベルであるとき、半導体装置１０の中でデータを反転することなしに、その非反転データがメモリセルアレイに書き込まれ、或いは、半導体装置１０から出力される。端子３２をデータマスク端子及びＤＢＩ端子のいずれとして使用するかは、モードレジスタ４２によって指定される。
【００２２】
図２は、データコントローラ１５の構成を示すブロック図である。
【００２３】
図２に示すように、データコントローラ１５は、データアンプ６０、ＢＯＣ回路７０及びＤＢＩ回路８０を含んでいる。データアンプ６０はリード動作時及びライト動作時の両方において使用される回路であり、ＤＢＩ回路８０及びＢＯＣ回路７０は、リード動作時及びライト動作時の両方において使用可能な回路である。例えば、ＢＯＣ回路７０は、リード時及びライト時でその制御を変え、例えばリード時はＹ０，Ｙ１，Ｙ２の３本の制御信号で制御され、ライト時はＹ２の１本の制御信号で制御される。
【００２４】
データアンプ６０は、リード動作時においては、入出力ノード６１を介してカラムデコーダ１３から供給されるリードデータを増幅し、入出力ノード６２からデータバスＲＷＢＳ１に出力する。また、ライト動作時においては、入出力ノード６２を介してデータバスＲＷＢＳ１から供給されるライトデータを増幅し、入出力ノード６１からカラムデコーダ１３に出力する。データバスＲＷＢＳ１は複数の信号配線からなり、複数ビットのリードデータ及びライトデータをパラレルに伝送することができる。例えば、データバスＲＷＢＳ１が６４本の信号配線からなる場合、６４ビットのリードデータ及びライトデータがパラレルに伝送される。後述するデータバスＲＷＢＳ２，ＲＷＢＳ３についても同様である。本明細書においては、データバスＲＷＢＳ１〜ＲＷＢＳ３を「データバスＲＷＢＳ」と総称することがある。
【００２５】
ＢＯＣ回路７０は、制御信号Ｓ１に応答して、データバスＲＷＢＳ１を構成する複数の信号配線とデータバスＲＷＢＳ２を構成する複数の信号配線との接続関係を切り替えるための回路である。図２に示すように、ＢＯＣ回路７０は入力ノード７１及び出力ノード７２を備えており、入力ノード７１がデータバスＲＷＢＳ１に接続され、出力ノード７２がデータバスＲＷＢＳ２に接続されている。
【００２６】
図３は、ＢＯＣ回路７０の機能を説明するための図であり、（ａ）はデータバスＲＷＢＳ１とリードデータとの関係を示し、（ｂ）はデータバスＲＷＢＳ２とリードデータとの関係の一例を示している。また、図３（ａ），（ｂ）に示すＤＱｍ（ｍ＝０〜７）は対応するデータ端子２１を示し、Ｄｎ（ｎ＝０〜７）はデータ端子２１からバースト出力されるリードデータの出力順序を示している。したがって、図３（ａ），（ｂ）には、８個のデータ端子２１からそれぞれ８ビットのリードデータがバースト出力される例が示されている。この点は、後述する図４（ａ），（ｂ）においても同様である。
【００２７】
そして、制御信号Ｓ１に応答して、図３（ａ）に示すデータバスＲＷＢＳ１上のリードデータの配列が、データバスＲＷＢＳ２においては図３（ｂ）に示すように変更される。例えば、ＤＱ０に対応するリードデータに着目した場合、リードデータ０，１，２，３，４，５，６，７の順にバースト出力されるべきであった８ビットのリードデータは、ＢＯＣ回路７０によって順序変更され、図３（ｂ）に示すように、７，４，５，６，３，０，１，２の順にバースト出力されることになる。図３（ｂ）に示すバースト出力順序は一例であり、バースト出力の順序をどのように変更するかは、制御信号Ｓ１の値によって指定される。
【００２８】
制御信号Ｓ１は、リードコマンドに同期して入力されるカラムアドレスの一部を用いることができる。例えば、カラムアドレスの下位３ビット（Ｙ０〜Ｙ２）を用いれば、バースト出力の順序を８通りに変更することが可能である。そして、制御信号Ｓ１の値によってはバースト出力の順序が変更されず、データバスＲＷＢＳ２とリードデータとの関係も図３（ａ）に示す関係のままに維持される。制御信号Ｓ１がこのような値を示している状態は、制御信号Ｓ１が非活性レベルであることを意味する。
【００２９】
ＤＢＩ回路８０は、制御信号Ｓ２に応答して、データバスＲＷＢＳ２上のリードデータの論理レベルを反転させるための回路である。図２に示すように、ＤＢＩ回路８０は入力ノード８１及び出力ノード８２を備えており、入力ノード８１がデータバスＲＷＢＳ２に接続され、出力ノード８２がデータバスＲＷＢＳ３に接続されている。
【００３０】
図４は、ＤＢＩ回路８０の機能を説明するための図であり、（ａ）はデータバスＲＷＢＳ２上におけるリードデータの値を示し、（ｂ）はデータバスＲＷＢＳ３上におけるリードデータの値を示している。
【００３１】
図４（ｂ）に示すように、制御信号Ｓ２はバースト出力タイミングごとに１ビット割り当てられており、したがって本例では制御信号Ｓ２が８ビット構成である。そして、制御信号Ｓ２を構成するビットが活性レベル（本例ではローレベル）であるバースト出力タイミングに対応する８ビットのリードデータは、その論理レベルが反転される。図４（ｂ）に示す例では、バースト出力タイミングＤ０〜Ｄ４に対応するビットが非活性レベル（ハイレベル）であり、バースト出力タイミングＤ５〜Ｄ７に対応するビットが活性レベル（ローレベル）である。その結果、図４（ａ）に示したバースト出力タイミングＤ５〜Ｄ７におけるリードデータの論理レベルが、図４（ｂ）においては反転していることが分かる。
【００３２】
図２に示すように、本実施形態においてはＤＢＩ回路８０にテストリードデータＴＲＤも入力される。テストリードデータＴＲＤは、マルチパーパスレジスタ５３に保持されたデータであり、リードレベリング動作時において外部に出力するテストデータとして利用される。したがって、本実施形態は、テストリードデータＴＲＤがＤＢＩ回路８０を介してデータバスＲＷＢＳに供給される構成を有している。
【００３３】
このように、本実施形態ではデータバスＲＷＢＳにＢＯＣ回路７０及びＤＢＩ回路８０が直列に挿入されており、通常のリード動作時においては、これらの回路により制御されたリードデータがＦＩＦＯ回路１６に供給される。また、リードレベリング動作時においては、マルチパーパスレジスタ５３に保持されたテストリードデータＴＲＤがＤＢＩ回路８０からデータバスＲＷＢＳ３を介してＦＩＦＯ回路１６に供給される。
【００３４】
図５は、ＦＩＦＯ回路１６及びデータ入出力回路１７の構成を示すブロック図である。
【００３５】
図５に示すように、ＦＩＦＯ回路１６はデータバスＲＷＢＳ３に接続されたシリアライザ１６ａ及びデシリアライザ１６ｂを備える。シリアライザ１６ａはリード動作時に使用される回路であり、データバスＲＷＢＳ３を介してパラレルに供給されるリードデータＤＱ（又はテストリードデータＴＲＤ）をシリアルに変換し、データ入出力回路１７に含まれる出力回路１７ａに供給する役割を果たす。シリアライザ１６ａの動作は、図１に示したＤＬＬ回路４１から供給される出力クロック信号ＬＣＬＫに同期して行われる。
【００３６】
一方、デシリアライザ１６ｂはライト動作時に使用される回路であり、データ入出力回路１７に含まれる入力バッファ１７ｂからシリアルに供給されるライトデータＤＱをパラレルに変換し、データバスＲＷＢＳ３に供給する役割を果たす。
【００３７】
上述の通り、データ入出力回路１７には、出力回路１７ａ及び入力バッファ１７ｂが含まれている。図５に示すように、出力回路１７ａは、レベルシフト回路（Ｌ／Ｓ）９１、インピーダンス調整回路９２、スルーレート調整回路９３及び出力バッファ９４を含む。レベルシフト回路９１は、接地電位ＶＳＳから電源電位ＶＤＤの振幅を有するリードデータＤＱ（又はテストリードデータＴＲＤ）を、接地電位ＶＳＳから電源電位ＶＤＤＱの振幅に変換する回路である。また、インピーダンス調整回路９２は、図示しないインピーダンス指定信号に基づき、出力バッファ９４のインピーダンスを制御する回路である。さらに、スルーレート調整回路９３は、図示しないスルーレート指定信号に基づき、出力バッファ９４から出力されるリードデータＤＱ（又はテストリードデータＴＲＤ）のスルーレートを制御する回路である。
【００３８】
そして、出力バッファ９４は、リードデータＤＱ（又はテストリードデータＴＲＤ）の論理レベル、インピーダンス指定信号の値及びスルーレート指定信号の値に基づいてデータ端子２１を駆動する。これにより、リードデータＤＱ（又はテストリードデータＴＲＤ）が半導体装置１０の外部に出力される。
【００３９】
図６は、半導体装置１０のレイアウトを示す模式的な平面図である。
【００４０】
図６に示すように、本実施形態による半導体装置１０は、主にメモリセルアレイ１１が配置されるメモリセル領域ＭＡと、周辺回路及び外部端子が配置される周辺回路領域ＰＥを有している。本実施形態ではメモリセル領域ＭＡが２分割されており、２つのメモリセル領域ＭＡに挟まれるよう、周辺回路領域ＰＥがＸ方向に延在して設けられている。
【００４１】
メモリセル領域ＭＡには４つのバンクグループＢＧが設けられ、各バンクグループＢＧには４つのメモリバンクが配置される。各バンクグループＢＧを構成する４つのメモリバンクは、２つのメモリバンクが配置された領域Ａ１と残りの２つのメモリバンクが配置された領域Ａ２に分かれており、これらの領域Ａ１，Ａ２に挟まれた領域にデータバスＲＷＢＳ１がＹ方向に延在して設けられている。データバスＲＷＢＳ１は、いくつかの中間バッファＢＦを介してデータ制御領域ＤＣに接続されている。図６に示すように、データ制御領域ＤＣは、ＢＯＣ回路７０やＤＢＩ回路８０などが含まれる回路領域である。図示しないが、データアンプ６０についてはメモリセル領域ＭＡに配置される。
【００４２】
本実施形態においては、図６に示す左側に配置された２つのバンクグループＢＧに対して１つのデータ制御領域ＤＣが割り当てられ、図６に示す右側に配置された２つのバンクグループＢＧに対して１つのデータ制御領域ＤＣが割り当てられている。さらに、これらデータ制御領域ＤＣの近傍には、マルチパーパスレジスタ（ＭＰＲ）５３が配置される。
【００４３】
図６に示すように、データ制御領域ＤＣは、データバスＲＷＢＳ３を介して出力回路領域ＯＣに接続される。出力回路領域ＯＣは、ＦＩＦＯ回路１６、データ入出力回路１７及びデータ端子２１などを含む回路領域である。本実施形態では、出力回路領域ＯＣが２つに分割されており、一方の出力回路領域ＯＣ１にはＤＱ０〜ＤＱ７に対応する回路が配置され、他方の出力回路領域ＯＣ２にはＤＱ８〜ＤＱ１５に対応する回路が配置される。
【００４４】
かかる構成により、ＤＱ０〜ＤＱ７を介して出力すべきテストリードデータＴＲＤの信号パスと、ＤＱ８〜ＤＱ１５を介して出力すべきテストリードデータＴＲＤの信号パスの長さをほぼ一致させることができるため、テストリードデータＴＲＤの信号品質を高めることが可能となる。
【００４５】
図７は、図６に示した領域Ｂのレイアウトをより詳細に示す略平面図である。
【００４６】
図７に示すように、出力回路領域ＯＣ１，ＯＣ２は、それぞれ２つの出力パッド領域ＤＱＰと２つの出力制御領域ＤＱＣを含んでいる。図７において網掛けが施された領域Ｗは、データバスＲＷＢＳ３がＸ方向に延在して設けられる領域である。図７に示すように、出力回路領域ＯＣ１，ＯＣ２間にはデータ制御領域ＤＣが配置されており、リード動作時においては、データ制御領域ＤＣから出力されるリードデータＤＱがデータバスＲＷＢＳ３を介して出力制御領域ＤＱＣに転送される。
【００４７】
図８は、本発明者らが発明に至る過程で考えたプロトタイプによるデータバス構造を説明するためのブロック図である。
【００４８】
図８に示すプロトタイプでは、データ制御領域ＤＣに接続されたデータバスＲＷＢＳ３とは別に、マルチパーパスレジスタ５３に接続されたデータバスＲＷＢＳ４が設けられ、マルチプレクサＭＵＸ０によってデータバスＲＷＢＳ３，ＲＷＢＳ４のいずれか一方が出力回路領域ＯＣに接続される構成を有している。かかる構成によれば、制御信号Ｓ３に応答してリードデータＤＱ及びテストリードデータＴＲＤのいずれか一方を出力することができる。
【００４９】
しかしながら、図８に示すデータバス構造を採用した場合、データバスＲＷＢＳ３とは別にデータバスＲＷＢＳ４が必要となる。ここで、データバスＲＷＢＳ３が６４本の信号配線からなる場合、データバスＲＷＢＳ４についても６４本の信号配線が必要であるため、合計で１２８本のデータバスＲＷＢＳ３，ＲＷＢＳ４を図７に示した領域Ｗに配置する必要が生じる。このため、図７に示した領域Ｗの面積を拡大させる必要が生じ、チップ面積の増大に繋がるという問題があった。
【００５０】
以下に説明する各実施形態においては、上述したプロトタイプによる問題点が解消され、データバスＲＷＢＳの本数を増大させることなく、データバスＲＷＢＳへのテストリードデータＴＲＤの供給を可能としている。
【００５１】
図９は、本発明の第１の実施形態によるＤＢＩ回路８０の回路図である。
【００５２】
図９に示すように、本発明の第１の実施形態によるＤＢＩ回路８０は、入力ノードＮ１，Ｎ２及び出力ノードＮ３を有するマルチプレクサＭＵＸ１を備えている。マルチプレクサＭＵＸ１の入力ノードＮ１は入力ノード８１に接続されており、これによりデータバスＲＷＢＳ２を介してリードデータＤＱが供給される。一方、マルチプレクサＭＵＸ１の入力ノードＮ２には、データバスＲＷＢＳ２及びＮＡＮＤゲート回路Ｇ１を介してリードデータＤＱが供給される。ＮＡＮＤゲート回路Ｇ１にはリードデータＤＱ及び制御信号Ｓ３が入力されており、これにより、制御信号Ｓ３がハイレベルに非活性化している場合、マルチプレクサＭＵＸ１の入力ノードＮ２にはリードデータＤＱの反転信号が供給されることになる。尚、制御信号Ｓ３がローレベルに活性化するのは、リードレベリング動作を行う場合であり、通常のリード動作時においてはハイレベルに固定される。
【００５３】
制御信号Ｓ３がローレベルに活性化している場合、ＮＡＮＤゲート回路Ｇ１の出力信号はハイレベルに固定されるため、マルチプレクサＭＵＸ１の入力ノードＮ２もハイレベルに固定される。さらに、マルチプレクサＭＵＸ１の入力ノードＮ２とＮ１との間には、インバータ回路ＩＮＶが接続されているため、制御信号Ｓ３がローレベルに活性化している場合には、マルチプレクサＭＵＸ１の入力ノードＮ１はローレベルに固定される。
【００５４】
図９に示すように、マルチプレクサＭＵＸ１には選択信号ＳＥＬが入力されており、その論理レベルに基づいて、入力ノードＮ１，Ｎ２のいずれか一方が出力ノードＮ３に接続される。具体的には、選択信号ＳＥＬがハイレベルであれば入力ノードＮ１が選択され、選択信号ＳＥＬがローレベルであれば入力ノードＮ２が選択される。
【００５５】
選択信号ＳＥＬは、制御信号Ｓ２及びテストリードデータＴＲＤを受けるＮＡＮＤゲート回路Ｇ２によって生成される。上述の通り、制御信号Ｓ２はバースト出力タイミングごとに１ビット割り当てられているため、６４ビットのリードデータＤＱに対して８ビット設けられる。そして、制御信号Ｓ２は、ＤＢＩ機能が使用されるリード動作時においては、リードデータＤＱを反転すべきか非反転すべきかに応じて、その論理レベルが指定される。尚、リード動作時においてはテストリードデータＴＲＤが全てハイレベルに固定される。これにより、選択信号ＳＥＬの論理レベルは制御信号Ｓ２の論理レベルによって決まる。そして、上述の通り、通常のリード動作時においては制御信号Ｓ３がハイレベルに固定されていることから、制御信号Ｓ２に基づいてリードデータＤＱを反転した信号又は反転しない信号がデータバスＲＷＢＳ３に出力されることになる。
【００５６】
一方、リードレベリング動作時においては、制御信号Ｓ３がローレベル、制御信号Ｓ２がハイレベルに固定される。これにより、マルチプレクサＭＵＸ１の入力ノードＮ１，Ｎ２はそれぞれローレベル及びハイレベルに固定されるとともに、選択信号ＳＥＬの論理レベルがテストリードデータＴＲＤの論理レベルによって決まる。
【００５７】
具体的には、テストリードデータＴＲＤがローレベルである場合、選択信号ＳＥＬはハイレベルとなることから入力ノードＮ１が選択され、その結果、データバスＲＷＢＳ３にはテストリードデータＴＲＤと同じローレベルの信号が出力される。逆に、テストリードデータＴＲＤがハイレベルである場合、選択信号ＳＥＬはローレベルとなることから入力ノードＮ２が選択され、その結果、データバスＲＷＢＳ３にはテストリードデータＴＲＤと同じハイレベルの信号が出力される。このように、リードレベリング動作時においては、テストリードデータＴＲＤがデータバスＲＷＢＳ３に読み出されることになる。すなわち、６４ビットバス上の６４ビットのテストリードデータＴＲＤの１ビット毎に、６４ビットのデータバスＲＷＢＳ２の対応する１本毎の入力ノードＮ１、Ｎ２の値をマルチプレクサＭＵＸ１にて選択し、その選択結果を６４ビットのデータバスＲＷＢＳ３に伝達することによって、テストリードデータＴＲＤがデータバスＲＷＢＳ３に読み出される。
【００５８】
かかる構成により、データバスＲＷＢＳ３とは別のデータバスＲＷＢＳ４などを設けることなく、テストリードデータＴＲＤをデータバスＲＷＢＳ３に直接供給することが可能となる。これにより、データバスＲＷＢＳを構成する信号配線の本数が増大しないことから、チップ面積の増大を防止することができる。しかも、本実施形態においては、ＤＢＩ回路８０にて使用するマルチプレクサＭＵＸ１を利用してテストリードデータＴＲＤをデータバスＲＷＢＳに供給していることから、データバスＲＷＢＳに追加の回路などを挿入する必要が無い。これにより、データバスＲＷＢＳに追加の回路を挿入することによって生じるリードデータの転送時間の増大も生じない。尚、ＤＢＩ機能は通常のリード動作時に使用される一方、リードレベリング動作時には使用されないことから、マルチプレクサＭＵＸ１をＤＢＩ機能とリードレベリング動作の両方に共用しても、これらの機能が干渉することはない。
【００５９】
以上説明したように、本実施形態によれば、リードデータＤＱの転送時間の増大をもたらしたり、データバスＲＷＢＳを構成する信号配線の本数を増やすことなく、マルチパーパスレジスタ５３からテストリードデータＴＲＤをデータバスＲＷＢＳに転送することが可能となる。
【００６０】
図１０は、本発明の第２の実施形態によるデータコントローラ１５の構成を示すブロック図である。
【００６１】
図１０に示すように、本実施形態によるデータコントローラ１５は、ＢＯＣ回路７０とＤＢＩ回路８０の接続順序が逆である点において、図２に示したデータコントローラ１５と相違している。かかる構成であっても、上述した第１の実施形態と同じ効果を得ることができる。このように、本発明においてデータコントローラ１５内の各回路の接続順序は特に限定されるものではない。
【００６２】
尚、上述した第１及び第２の実施形態では、ＤＢＩ回路８０に含まれるマルチプレクサＭＵＸ１を利用してテストリードデータＴＲＤの転送を行っているが、本発明がこれに限定されるものではない。
【００６３】
図１１は、本発明の第３の実施形態によるデータコントローラ１５の構成を示すブロック図である。
【００６４】
図１１に示すように、本実施形態によるデータコントローラ１５は、制御信号Ｓ３及びテストリードデータＴＲＤがＢＯＣ回路７０に入力されている点において、図２に示したデータコントローラ１５と相違している。
【００６５】
図１２は、ＢＯＣ回路７０の一部を示す回路図であり、データバスＲＷＢＳ１を構成する信号配線Ｌ１，Ｌ２と、データバスＲＷＢＳ２を構成する信号配線Ｌ３，Ｌ４との接続関係を切り替える回路部分を模式的に示している。図１２に示すように、ＢＯＣ回路７０には、信号配線Ｌ１，Ｌ２の一方を信号配線Ｌ３に接続し、信号配線Ｌ１，Ｌ２の他方を信号配線Ｌ４に接続するマルチプレクサＭＵＸ２が含まれており、その選択は、制御信号Ｓ１によって行われる。本実施形態ではこのマルチプレクサＭＵＸ２を利用し、制御信号Ｓ３が活性化している場合にはテストリードデータＴＲＤを選択し、これをデータバスＲＷＢＳ２に出力するよう構成されている。
【００６６】
かかる構成であっても、上述した各実施形態と同じ効果を得ることができる。このように、本発明において使用するマルチプレクサは、データコントローラ１５内のどの部分に含まれていても構わない。
【００６７】
図１３は、本発明の第４の実施形態によるデータコントローラ１５の構成を示すブロック図である。
【００６８】
図１３に示すように、本実施形態によるデータコントローラ１５は、ＢＯＣ回路７０とＤＢＩ回路８０の接続順序が逆である点において、図１１に示したデータコントローラ１５と相違している。かかる構成であっても、上述した第３の実施形態と同じ効果を得ることができる。
【００６９】
図１４は、本発明の第５の実施形態によるデータコントローラ１５の構成を示すブロック図である。
【００７０】
図１４に示すように、本実施形態によるデータコントローラ１５は、ＢＯＣ回路７０の出力ノード７２とＤＢＩ回路８０の入力ノード８１の間にマルチプレクサＭＵＸ３が挿入されている点において、図２に示したデータコントローラ１５と相違している。マルチプレクサＭＵＸ３は、制御信号Ｓ３に基づいて、データバスＲＷＢＳ２から供給されるリードデータＤＱと、マルチパーパスレジスタ５３から供給されるテストリードデータＴＲＤのいずれか一方を選択する回路である。かかる構成であっても、データバスＲＷＢＳを構成する信号配線の本数を増大させることなく、テストリードデータＴＲＤをデータバスＲＷＢＳに転送することが可能となる。
【００７１】
図１５は、本発明の第６の実施形態によるデータコントローラ１５の構成を示すブロック図である。
【００７２】
図１５に示すように、本実施形態によるデータコントローラ１５は、ＢＯＣ回路７０とＤＢＩ回路８０の接続順序が逆である点において、図１４に示したデータコントローラ１５と相違している。かかる構成であっても、上述した第５の実施形態と同じ効果を得ることができる。
【００７３】
図１６は、本発明の第７の実施形態によるデータコントローラ１５の構成を示すブロック図である。
【００７４】
図１６に示すように、本実施形態によるデータコントローラ１５は、データアンプ６０の入出力ノード６２とＢＯＣ回路７０の入力ノード７１との間にマルチプレクサＭＵＸ４が挿入されている点において、図２に示したデータコントローラ１５と相違している。マルチプレクサＭＵＸ４は、制御信号Ｓ３に基づいて、データバスＲＷＢＳ１から供給されるリードデータＤＱと、マルチパーパスレジスタ５３から供給されるテストリードデータＴＲＤのいずれか一方を選択する回路である。かかる構成であっても、データバスＲＷＢＳを構成する信号配線の本数を増大させることなく、テストリードデータＴＲＤをデータバスＲＷＢＳに転送することが可能となる。
【００７５】
図１７は、本発明の第８の実施形態によるデータコントローラ１５の構成を示すブロック図である。
【００７６】
図１７に示すように、本実施形態によるデータコントローラ１５は、ＢＯＣ回路７０とＤＢＩ回路８０の接続順序が逆であり、データアンプ６０とＤＢＩ回路８０との間にマルチプレクサＭＵＸ４が挿入されている点において、図１５に示したデータコントローラ１５と相違している。かかる構成であっても、上述した第７の実施形態と同じ効果を得ることができる。
【００７７】
図１８は、本発明の第９の実施形態によるデータコントローラ１５の構成を示すブロック図である。
【００７８】
図１８に示すように、本実施形態によるデータコントローラ１５は、マルチプレクサＭＵＸ４とＢＯＣ回路７０との間にトライステートバッファ１００が挿入されている点において、図１６に示したデータコントローラ１５と相違している。トライステートバッファ１００は、ライト動作時においてその出力ノード１０２がハイインピーダンス状態となる回路であり、ライト動作時におけるデータバスＲＷＢＳの負荷容量を低減する役割を果たす。このように、データコントローラ１５内にトライステートバッファ１００などの他の回路が含まれている場合であっても本発明の適用が可能である。
【００７９】
図１９は、本発明の第１０の実施形態による半導体装置１０のレイアウトを示す模式的な平面図である。
【００８０】
図１９に示すように、本実施形態においては、図１９に示す右側に配置されたデータ制御領域ＤＣの近傍のマルチパーパスレジスタ５３が削除されている点において、図６に示すレイアウトと相違している。その他の点については図６に示すレイアウトと同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００８１】
本実施形態においては、ＤＱ０〜ＤＱ７のみを使用する場合、マルチパーパスレジスタ５３から読み出されたテストリードデータＴＲＤは、左側のデータ制御領域ＤＣを介して出力回路領域ＯＣ１に供給される。これに対し、ＤＱ０〜ＤＱ１５を使用する場合には、マルチパーパスレジスタ５３から読み出されたテストリードデータＴＲＤの一部は、左側のデータ制御領域ＤＣを介して出力回路領域ＯＣ１に供給され、テストリードデータＴＲＤの残りの部分は、出力回路領域ＯＣ１からさらに右側のデータ制御領域ＤＣを介して出力回路領域ＯＣ２に供給される。かかる構成によれば、レイアウト上、回路が非常に密集している領域Ｂにマルチパーパスレジスタ５３を配置する必要が無くなるため、チップ面積をより削減することが可能となる。
【００８２】
最後に、マルチパーパスレジスタ５３について説明する。マルチパーパスレジスタ５３は、複数のページを有していても構わない。例えば、ページ０に本実施形態で説明したテストリードデータＴＲＤを格納し、ページ１にコマンドアドレスパリティーエラーログを格納し、ページ２に温度センサーの値、ＣＡＳレイテンシーの値等を格納し、ページ３にベンダーが使用するデータを格納することができる。また、ページ０はリードライト可能であり、ページ１〜３はリードオンリーであっても構わない。これらのページはアドレスＡ０、Ａ１で選択することができる。ページ０に書き込む際には、データ入出力端子２１、データ入出回路１７、更にデータバスＤＢとマルチパーパスレジスタ５３の間に設けられた信号パス（図示せず）を介して、外部からマルチパーパスレジスタ５３にデータを書き込むことも可能である。ページ０は、例えば、デフォルト値として書き込まれているものであり、ユーザはこれらの値を適宜書き換えることが出来る。ページ０は、複数のＭＰＲロケーションＭＰＲ０、ＭＰＲ１、ＭＰＲ２、ＭＰＲ３を有し、夫々デフォルト値として「０１０１０１０１」、「００１１００１１」、「００００１１１１」及び「００００００００」が格納されている。これらのＭＰＲの値は適宜ユーザによって変更可能である。本実施形態では、図９に示されるリード動作時のテストリードデータＴＲＤは、「１１１１１１１１」であるが、この値は、ある一つのＭＰＲロケーションにユーザによって書き込まれた値であっても構わない。また、各ＭＰＲロケーションは８ビットで構成されている。したがって、図９に示すように、テストリードデータＴＲＤは６４ビットであるので、一つ等のＭＰＲロケーションの値を８つ組み合わせることによって生成される。
【００８３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００８４】
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      センス回路
１５      データコントローラ
１６      ＦＩＦＯ回路
１６ａ    シリアライザ
１６ｂ    デシリアライザ
１７      データ入出力回路
１７ａ    出力回路
１７ｂ    入力バッファ
１８      ストローブ回路
１９      ストローブコントローラ
２１      データ端子
２２，２３    ストローブ端子
２４，２５    クロック端子
２６      クロックイネーブル端子
２７      アドレス端子
２８      コマンド端子
２９      アラート端子
３０，３１，３４    電源端子
３２      データマスク端子
３３      ＯＤＴ端子
４０      クロックジェネレータ
４１      ＤＬＬ回路
４２      モードレジスタ
４３      コマンドデコーダ
４４      コントロールロジック回路
４５      出力回路
４６      電源回路
５１      ロウコントロール回路
５２      カラムコントロール回路
５３      マルチパーパスレジスタ
６０      データアンプ
６１，６２    入出力ノード
７０      ＢＯＣ回路
７１      入力ノード
７２      出力ノード
８０      ＤＢＩ回路
８１      入力ノード
８２      出力ノード
９１      レベルシフト回路
９２      インピーダンス調整回路
９３      スルーレート調整回路
９４      出力バッファ
１００    トライステートバッファ
１０１    入力ノード
１０２    出力ノード
ＢＦ      中間バッファ
ＢＧ      バンクグループ
ＢＬ      ビット線
ＤＣ      データ制御領域
ＤＱＣ    出力制御領域
ＤＱＰ    出力パッド領域
Ｇ１，Ｇ２    ゲート回路
ＩＮＶ    インバータ回路
Ｌ１〜Ｌ４    信号配線
ＭＡ      メモリセル領域
ＭＣ      メモリセル
ＭＵＸ０〜ＭＵＸ４    マルチプレクサ
Ｎ１，Ｎ２    入力ノード
Ｎ３      出力ノード
ＯＣ１，ＯＣ２    出力回路領域
ＰＥ      周辺回路領域
ＲＷＢＳ１〜ＲＷＢＳ４    データバス
ＳＡ      センスアンプ
ＷＬ      ワード線
【図１】
2014232555.tif 000003
【図２】
2014232555.tif 000004
【図３】
2014232555.tif 000005
【図４】
2014232555.tif 000006
【図５】
2014232555.tif 000007
【図６】
2014232555.tif 000008
【図７】
2014232555.tif 000009
【図８】
2014232555.tif 000010
【図９】
2014232555.tif 000011
【図１０】
2014232555.tif 000012
【図１１】
2014232555.tif 000013
【図１２】
2014232555.tif 000014
【図１３】
2014232555.tif 000015
【図１４】
2014232555.tif 000016
【図１５】
2014232555.tif 000017
【図１６】
2014232555.tif 000018
【図１７】
2014232555.tif 000019
【図１８】
2014232555.tif 000020
【図１９】
2014232555.tif 000021