(57)【要約】【課題】チップ間の短距離接続及び多端子接続を維持しつつ、ＴＳＶを形成するチップの数を減らすことでコストの低減化を図ることにある。【解決手段】パッケージ基板の中間領域に配置され、当該パッケージ基板とは第１の金属バンプ及びＴＳＶ４を介して接続されるＴＳＶ付きチップ１１と、ＴＳＶ付きチップの周囲に配置され、ＴＳＶ付きチップとほぼ同じ厚さで、かつパッケージ基板とは第２の金属バンプにより接続される貫通孔付き中継板１２と、この貫通孔付き中継板及びＴＳＶ付きチップに跨るように配置され、かつＴＳＶ付きチップの面部に対しては端子の一部が第３の金属バンプによりフェイスダウンで接続され、残りの端子が貫通孔付き中継板に第４の金属バンプにより接続されるＴＳＶ無しチップとを備えた半導体パッケージである。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコン貫通孔（以下、ＴＳＶと呼ぶ）を持つ半導体チップ（以下、ＴＳＶ付きチップと呼ぶ）を有する半導体パッケージにおいて、
パッケージ基板の主面の中間領域に配置され、当該パッケージ基板とは第１の金属バンプ及び前記ＴＳＶを介して接続される前記ＴＳＶ付きチップと、
前記パッケージ基板の主面の前記ＴＳＶ付きチップの周囲に配置され、当該ＴＳＶ付きチップとほぼ同じ厚さで、かつ前記パッケージ基板とは第２の金属バンプにより接続される面部に配線を施した貫通孔を有する貫通孔付き中継板と、
この貫通孔付き中継板及び前記ＴＳＶ付きチップに跨るように配置され、かつ当該ＴＳＶ付きチップの面部に対しては端子の一部が第３の金属バンプによりフェイスダウンで接続され、残りの端子が前記貫通孔付き中継板に第４の金属バンプにより接続される前記ＴＳＶを持たない半導体チップ（以下、ＴＳＶ無しチップと呼ぶ）と
を備えたことを特徴とする半導体パッケージ。
【請求項２】
請求項１に記載の半導体パッケージにおいて、
前記ＴＳＶ付きチップがロジックチップであり、前記ＴＳＶ無しチップがメモリチップであることを特徴とする半導体パッケージ。
【請求項３】
請求項１に記載の半導体パッケージにおいて、
前記ＴＳＶ無しチップの端子のうち、電源及びグラウンド端子が前記貫通孔付き中継板に接続し、前記電源及び前記グラウンド端子以外の端子が前記ＴＳＶ付きチップに接続することを特徴とする半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はチップ積層型の半導体パッケージに関する。
【背景技術】
【０００２】
近年、電子機器の小型化、高機能化の要求に対応するため、複数の半導体チップを積層したチップ積層型の半導体パッケージが開発されている。
【０００３】
チップ積層型の半導体パッケージは、複数の半導体チップを積み重ねてひとつのパッケージとするために小型化、高集積化に適しており、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、記憶保持動作が必要な随時読み出し書き込みメモリ）などのメモリ製品を中心に商品化されている。
【０００４】
しかし、従来のチップ積層型の半導体パッケージは、重ね合わせた複数のチップとパッケージ基板とがワイヤボンディングで接続されているため、各チップから引き出せる端子の数が少なく、また積み重ねるチップの数が増えるとワイヤループのためのスペースの確保やパッケージ基板のワイヤボンディングパッドの確保が難しくなり、多数のチップを積層することが困難になるという問題があった。
【０００５】
ところで、近年は、シリコン貫通ビア孔（ＴＳＶ；Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）を利用したチップ積層型の半導体パッケージが開発されている。ＴＳＶはシリコン基板に設けた貫通電極であって、積層したチップ間及びチップとパッケージ基板間の電気的接続のためにＴＳＶを介して行うことができる。
【０００６】
図４はＴＳＶを用いた従来のチップ積層型の半導体パッケージの一例を示す断面図である。すなわち、このチップ積層型の半導体パッケージは、４枚のメモリチップ１とメモリコントローラ用のロジックチップ２とを積層した半導体パッケージであって、各チップ１間及びロジックチップ２とパッケージ基板３間は、ＴＳＶ４を介して導通され、バンプ５により電気的に接続されている。バンプ５ははんだ又は銅などの金属で構成されている。
【０００７】
このようなＴＳＶを利用したチップ積層技術は、従来から使用されていたワイヤが不要となることから、積層するチップの枚数を容易に増やすことができ、さらにチップ間及びチップとパッケージ基板間の接続距離を短縮できることから高速信号の伝達にも有利である。
【０００８】
また、従来のワイヤボンディング用のワイヤは直径が２０〜３０μｍであるのに対し、ＴＳＶ４は直径１０μｍ以下で形成することが可能であるためにより多くの端子を引き出すことが可能となり、大容量通信に可能となるなどの多くのメリットがある。
【０００９】
しかし、ＴＳＶ付き半導体チップの製造には多くの工程を必要とするため、完成するまでの製造に時間がかかること及びコストが上昇することなどが問題となっている。ここで、ＴＳＶの形成方法に関する一連の工程について説明する。ＴＳＶの形成には少なくとも以下のような工程が必要である（図５（ａ）〜（ｆ）参照）。
【００１０】
工程１：必要な深さまでシリコン基板を深掘りし、ビア孔を形成する工程である。  
具体的には、図５（ａ）に示すように、シリコン基板６の表面にレジスト７を形成した後、フォトリソグラフィー等の方法でＴＳＶを形成する箇所のレジスト７を除去し、その後ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）等の異方性ドライエッチングで必要な深さまでシリコン基板６をエッチングしてビア孔８をあける工程である。
【００１１】
工程２：図５（ｂ）に示すように、工程１で形成したビア孔８の内面側壁にＣＶＤ等の方法により酸化シリコン等の絶縁膜９を形成する工程である。
【００１２】
工程３：工程２で形成した絶縁膜の表面にバリア層及び電解めっき用のシード層を形成する工程である。具体的には、図５（ｃ）に示すように、絶縁膜９の表面にスパッタ等の方法によりバリア層１０及び電解めっき用のシード層１１を形成する工程である。バリア層１０にはＴｉ、シード層１１にはＣｕなどが用いられる。
【００１３】
工程４：図５（ｄ）に示すように、ビア孔８の内部を含んでシード層１１を覆うように電解めっきを充填させて金属めっき層１２を形成する工程である。なお、電解めっきにはＣｕなどの金属が用いられる。
【００１４】
工程５：工程３〜４で形成されたシード層１１表面の金属層を除去する工程である。この工程は、図５（ｅ）に示すように、シリコン基板６の表層に形成された余分な金属層をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等の方法により除去する工程である。
【００１５】
工程６：図５（ｆ）に示すように、シリコン基板６を裏面から研磨し、ビア孔８に充填した金属めっき層１２を露出させる工程である。研磨は機械的研磨とＣＭＰとを併用して行う。
【００１６】
従って、前述したようにＴＳＶ付き半導体チップの製造には多くの工程が必要とするためにコストの上昇を招いている。
【００１７】
そこで、前述するＴＳＶ付き半導体チップの製造上の問題点を改善するために、ＴＳＶ４の内部を電解めっきで充填せず、チップ積層時に各積層チップのバンプ電極をＴＳＶ内部に圧接注入することで電気的接続を行う方法が採用されている（特許文献１）。これによりＴＳＶ形成に必要な工程のうち、電解めっきの工程を削除でき、製造コストを削減することができる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特許第４４４１３２８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、特許文献１に記載されたＴＳＶの形成方法を採用しても、電解めっき工程のみの省略であり、未だコストの削減には不十分である。
【００２０】
本発明は以上のような事情に鑑みてなされたものであって、チップ間の短距離接続及び多端子接続を確保しつつ、ＴＳＶを形成するチップの数を減らすことでコストの低減化を図るチップ積層型の半導体パッケージを提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記課題を解決するために、請求項１に対応する発明は、シリコン貫通孔（以下、ＴＳＶと呼ぶ）を持つ半導体チップ（以下、ＴＳＶ付きチップと呼ぶ）を有する半導体パッケージにおいて、パッケージ基板の主面の中間領域に配置され、当該パッケージ基板とは第１の金属バンプ及び前記ＴＳＶを介して接続される前記ＴＳＶ付きチップと、前記パッケージ基板の主面の前記ＴＳＶ付きチップの周囲に配置され、当該ＴＳＶ付きチップとほぼ同じ厚さで、かつ前記パッケージ基板とは第２の金属バンプにより接続される面部に配線を施した貫通孔を有する貫通孔付き中継板と、この貫通孔付き中継板及び前記ＴＳＶ付きチップに跨るように配置され、かつ当該ＴＳＶ付きチップの面部に対しては端子の一部が第３の金属バンプによりフェイスダウンで接続され、残りの端子が前記貫通孔付き中継板に第４の金属バンプにより接続される前記ＴＳＶを持たない半導体チップ（以下、ＴＳＶ無しチップと呼ぶ）とを備えた半導体パッケージである。
【００２２】
請求項２に対応する発明は、請求項１に対応する発明に記載の半導体パッケージにおいて、前記ＴＳＶ付きチップがロジックチップであり、前記ＴＳＶ無しチップがメモリチップであることを特徴とする。
【００２３】
請求項３に対応する発明は、請求項１に対応する発明に記載の半導体パッケージにおいて、前記ＴＳＶ無しチップの端子のうち、電源端子及びグラウンド端子が前記貫通孔付き中継板に接続し、前記電源及び前記グラウンド端子以外の端子が前記ＴＳＶ付きチップに接続することを特徴とする。
【発明の効果】
【００２４】
本発明に係る半導体パッケージによれば、ＴＳＶ無しチップの一部の端子のみを金属バンプによりＴＳＶ付きチップに接続するため、１枚のＴＳＶ付きチップに複数枚のＴＳＶ無しチップを直接接合させることができる。これにより、１つのパッケージ基板には１枚のＴＳＶ付きチップを配置するだけでよく、大幅なコストの低減を図ることができる。
【００２５】
また、ＴＳＶ付きチップ及びＴＳＶ無しチップからパッケージ基板に至る信号のうち、例えば高速大容量通信に必要な信号は、ＴＳＶ付きチップが金属バンプを介してパッケージ基板に伝達し、例えば高速大容量通信を必要としない信号は中継基板を介してパッケージ基板に導くようにすれば、望ましい信号伝達経路となり、短距離接続及び多端子接続を実現できる。
【００２６】
さらに、ＴＳＶ無しチップから中継基板に接続する端子を電源端子及びグラウンド端子に限定することで、ＴＳＶ付きチップとの高速大容量通信を維持しつつ、バンプ接続先を中継基板に分散させることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明に係る半導体パッケージの実施の形態１を示す上面図。
【図２】図１に示す半導体パッケージのＡ−Ａ´矢視断面図。
【図３】本発明に係る半導体パッケージの実施の形態２を示す上面図。
【図４】従来のＴＳＶ付きチップを用いた半導体パッケージの一例を示す断面図。
【図５】ＴＳＶの形成方法を説明するための工程図。
【発明を実施するための形態】
【００２８】
以下、本発明の実施の形態について図面を参照して説明する。  
（実施の形態１）
図１及び図２は本発明に係る半導体パッケージの実施の形態１を説明するための図であって、図１はチップ積層型の半導体パッケージの上面図、図２は図１に示す半導体パッケージのＡ−Ａ´矢視断面図である。なお、これらの図において、図４及び図５と同一又は等価な部分には同一符号を付して説明する。
【００２９】
図１及び図２において、３はパッケージ基板であって、半導体チップとマザーボード（図示せず）を接続するための中間基板としての役割を持っている。マザーボードは、例えばＣＰＵやメモリモジュールなどの半導体チップを含む電子部品を装着するための基板である。
【００３０】
パッケージ基板３は、少なくとも主要面部が平坦部に形成され、かつ全体として六面体からなる直方体に形成されている。パッケージ基板３は例えばエポキシ系樹脂と銅配線とが交互に積層され、半導体チップがパッケージ基板３を介してマザーボードに電気的に接続可能な構成となっている。
【００３１】
パッケージ基板３の主要面部となる上面部にはロジックチップやメモリチップなどの半導体チップ１１及び該半導体チップ１１の例えば両側に所定の距離を隔てて中継基板１２が配置されている。パッケージ基板３には半導体チップ１１、中継基板１２がそれぞれ金属バンプ５により接続される。金属バンプ５にははんだ又は銅などの金属が用いられる。
【００３２】
半導体チップ１１はパッケージ基板３の上面部の中間領域（例えば中央領域）に配置される。半導体チップ１１は前述したように複数の所要箇所にシリコン基板に形成された貫通電極であるシリコン貫通ビア孔（以下、ＴＳＶと呼ぶ）４が形成されている。従って、以下、半導体チップ１１はＴＳＶ付きチップ１１と呼ぶ。
【００３３】
中継基板１２は、短冊形状を成し、ＴＳＶ付きチップ１１とほぼ同じ厚さに形成されている。中継基板１２の材料は、樹脂、ガラス、シリコン等の何れの材料でも選択できるが、コストを考慮するとパッケージ基板３と同様にエポキシ系樹脂を用いることが望ましい。
【００３４】
中継基板１２にはその中心長手方向に沿って複数の貫通孔１３が形成され、該貫通孔１３には銅などの金属により配線及び中継基板１２表裏の電気的な導電路が施されている。
【００３５】
従って、金属バンプ５は、パッケージ基板３、ＴＳＶ付きチップ１１、中継基板１２の何れにも形成しておけば、はんだの場合にはリフロー（ｒｅｆｌｏｗ）等の加熱工程により接合させることがで、相互に電気的に接続することが可能である。
【００３６】
さらに、ＴＳＶ付きチップ１１の一方縁面側と一方の中継基板１２の間、ＴＳＶ付きチップ１１の他方縁面側と他方の中継基板１２の間にそれぞれ個別に跨るようにＴＳＶ無しチップ１５が配置されている。
【００３７】
ＴＳＶ無しチップ１５は、その主面が下側に向けた状態で、ＴＳＶ付きチップ１１と中継基板１２に跨ってフェイスダウンにより接続されている。
【００３８】
各ＴＳＶ無しチップ１５は、それぞれ金属バンプ５によりＴＳＶ付きチップ１１及び中継基板１２に電気的に接続される。
【００３９】
従って、ＴＳＶ付きチップ１１とＴＳＶ無しチップ１５の間を金属バンプ５で接続することにより、両チップ１１、１５間が短距離接続及び多端子接続による高速大容量通信が可能となる。
【００４０】
さらに、パッケージ基板３上にはＴＳＶ付きチップ１１とは別に中継基板１２を介してＴＳＶ無しチップ１５と接続されていることから、例えばＴＳＶ付きチップ１１及びＴＳＶ無しチップ１５からパッケージ基板３に至る信号のうち、例えば高速大容量通信を必要としない信号については中継基板１２を介してパッケージ基板３に導くようにすれば、望ましい信号伝達経路となり、ＴＳＶ付きチップ１１の数を減らしつつ短距離接続及び多端子接続が可能となる。
【００４１】
また、この実施の形態１においては、ＴＳＶ付きチップ１１をロジックチップ用とし、ＴＳＶ無しチップ１５をメモリチップ用として用いれば、高速大容量なメモリモジュールパッケージを実現することができる。
【００４２】
また、一般にロジックチップには、多数の端子が必要であり、かつマザーボードとの通信速度が要求されるが、少なくともＴＳＶ付きチップ１１とパッケージ基板３とが金属バンプ５を介して接続されているため、これら２つの要求を同時に満たすことが可能である。
【００４３】
さらに、実施の形態１においては、前述する効果に加えて、メモリチップに相当するＴＳＶ無しチップ１５との高速大容量通信を可能とするため、ロジックチップ相当のチップ１１側にＴＳＶ４を形成し、かつパッケージ基板３との接合面と反対側の面においてもＴＳＶ４を介してメモリチップ相当のＴＳＶ無しチップ１５との接続を行っている。その結果、パッケージ基板３へのロジックチップ相当のＴＳＶ付きチップ１１の実装は、フェイスアップ、フェイスダウンの何れかを選択して接続可能となる。
【００４４】
さらに、メモリチップに相当するＴＳＶ無しチップ１５の端子のうち、中継基板１２に接続する端子として例えば電源端子及びグラウンド端子に限定し、その他の端子の信号は、ＴＳＶ４を介して伝送することにより、ＴＳＶ付きチップ１１との高速大容量通信を維持しつつバンプ接続先をロジックチップ相当のＴＳＶ付きチップ１１と中継基板１２とに分散させることが可能となる。
【００４５】
（実施の形態２）  
図３は本発明に係る半導体パッケージの実施の形態２を示す上面図であって、さらに詳しくはＴＳＶ無しチップ１５を４枚搭載させた場合の例である。なお、図３において、図１及び図２と同一又は等価な部分については、図１、図２と同一符号を付し、その重複する説明は省略する。
【００４６】
実施の形態２における半導体パッケージは、図１と同様にパッケージ基板３の主要面部となる上面部にＴＳＶ付きチップ１１及び該ＴＳＶ付きチップ１１を囲むように中継基板１２´が配置される。
【００４７】
ＴＳＶ付きチップ１１は、パッケージ基板３の上面部の中間領域（例えば中央領域）に配置される。一方、中継基板１２´は、ＴＳＶ付きチップ１１の周囲を所定の距離を隔てて囲むように、パッケージ基板３上面の周縁部に沿って所定幅を有して例えば四角のリング形状を成すように配置される。なお、中継基板１２´は、ＴＳＶ付きチップ１１とほぼ同じ厚さに形成され、その材料は樹脂、ガラス、シリコン等から選択できるが、前述したようにコストを考慮したときパッケージ基板３と同様にエポキシ系樹脂を用いることが望ましい。
【００４８】
そして、四角のリング形状を成す中継基板１２´の直交する上面４方向からＴＳＶ付きチップ１１の上面中心方向に跨るように４枚のＴＳＶ無しチップ１５が配置されている。
【００４９】
従って、実施の形態２によれば、前述する実施の形態１と同様な効果を奏する他、多くのＴＳＶ無しチップ１５を搭載可能となり、多機能・用途を持った半導体パッケージを実現することができる。
【００５０】
なお、上記実施の形態１，２において、ＴＳＶ付きチップ１１とＴＳＶ無しチップ１５のサイズ及び形状は図１及び図３からほぼ想定できるが、これら両チップ１１，１５のサイズ及び形状に応じて、種々の実施形態が可能となる。例えば、ＴＳＶ付きチップ１１が三角形状とすれば、その形状に合わせてＴＳＶ付きチップ１１周囲に３枚の中継基板１２を配置し、ＴＳＶ付きチップ１１と各中継基板１２とをそれぞれ跨ぐように３枚のＴＳＶ無しチップ１５を橋渡しした構成としてもよい。
【００５１】
また、前記実施の形態としては、二例を提示したものであるが、発明の範囲を限定することは意図していない。前記各実施の形態及び各実施例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態、実施例やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【産業上の利用可能性】
【００５２】
本発明に係る半導体パッケージは、特にシリコン貫通ビア孔を用いたチップ積層型の各種の形態の半導体パッケージに適用して好適なものである。
【符号の説明】
【００５３】
３…パッケージ基板、４…ＴＳＶ、５…金属バンプ、１１…ＴＳＶ付きチップ（半導体チップ）、１２、１２´…中継基板、１３…貫通孔、１５…ＴＳＶ無しチップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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