(57)【要約】【課題】広帯域で平坦な利得を有する可変利得増幅回路を提供することを目的とする。【解決手段】差動対を構成する第１と第２のＭＯＳトランジスタのソース電極間に利得設定用の可変抵抗が接続される。前記第１のＭＯＳトランジスタのソース電極には第１の可変容量が接続され、前記第２のＭＯＳトランジスタのソース電極には第２の可変容量が接続される。前記第１のＭＯＳトランジスタのドレイン電極には第３の可変容量が接続され、前記第２のＭＯＳトランジスタのドレイン電極には第４の可変容量が接続される。可変抵抗の制御による利得設定に応じて、前記第１乃至第４の可変容量の値を制御し、極周波数と零点周波数とを一致させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
差動対を構成する第１と第２のトランジスタと、
前記第１と第２のトランジスタの第１電極間に接続される可変抵抗と、
前記第１のトランジスタの第２電極に接続される第１の負荷抵抗と、
前記第２のトランジスタの第２電極に接続される第２の負荷抵抗と、
前記第１のトランジスタの第１電極に接続される第１の可変容量と、
前記第２のトランジスタの第１電極に接続される第２の可変容量と、
を具備することを特徴とする可変利得増幅回路。
【請求項２】
前記第１のトランジスタの第２電極に接続される第３の可変容量と、
前記第２のトランジスタの第２電極に接続される第４の可変容量と、
を具備することを特徴とする請求項１に記載の可変利得増幅回路。
【請求項３】
前記可変抵抗の値の設定値に応じて、前記可変抵抗の値が高い値に設定されている時には、前記第３及び第４の可変容量の値を増加させ、前記可変抵抗の値が小さい値に設定されている時には、前記第１及び第２の可変容量の値を増加させる制御を行うことを特徴とする請求項２に記載の可変利得増幅回路。
【請求項４】
前記可変抵抗の抵抗値の制御に応じて、前記第１乃至第４の可変容量を制御することにより、極周波数と零点周波数とを一致させるか、または、近づけることを特徴とする請求項２または３に記載の可変利得増幅回路。
【請求項５】
差動対を構成する第１と第２のトランジスタの第１電極間に接続される抵抗、または、前記第１と第２のトランジスタの第２電極に接続される負荷抵抗の値を制御することにより利得を設定することができる可変利得増幅回路において、
前記第１のトランジスタの第１電極に接続される第１の可変容量と、
前記第２のトランジスタの第１電極に接続される第２の可変容量と、
前記第１のトランジスタの第２電極に接続される第３の可変容量と、
前記第２のトランジスタの第２電極に接続される第４の可変容量と、
を備え、利得設定において、前記第１乃至第４の可変容量の値を制御することにより、極周波数と零点周波数とを一致させることができる可変利得増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、可変利得増幅回路に関する。
【背景技術】
【０００２】
可変利得増幅回路は、例えば、高速シリアルデータ伝送のレシーバー等に組み込まれる為、広い周波数帯域で平坦な利得を有する周波数特性が望まれる。
【０００３】
低利得設定の場合、差動対を構成するＭＯＳトランジスタのソースの寄生容量の影響により零点が低い周波数となるため、高域ピーキングが生じる。また、高利得設定の場合、出力信号の寄生容量の影響により高域が減衰する特性になっている。すなわち、利得の設定により周波数特性が変わってしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７，０３４，６０６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、広範囲な周波数帯域で平坦な周波数特性を有する可変利得増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、差動対を構成する第１と第２のトランジスタを有する。前記第１と第２のトランジスタの第１電極間に接続される可変抵抗を有する。前記第１のトランジスタの第２電極に接続される第１の負荷抵抗と、前記第２のトランジスタの第２電極に接続される第２の負荷抵抗を有する。前記第１のトランジスタの第１電極に接続される第１の可変容量と、前記第２のトランジスタの第１電極に接続される第２の可変容量とを具備することを特徴とする可変利得増幅回路が提供される。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態を示す回路図である。
【図２】図２は、第１の実施形態の周波数特性のシミュレーション結果を示す図である。
【図３】図３は、第２の実施形態を示す回路図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる可変利得増幅回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態の可変利得増幅回路を示す回路図である。電源端子（１）には、高電位側の電圧（Ｖｄｄ）が印加される。電源端子（２）には、低電位側の基準電位（Ｖｓｓ）が印加される。ＮＭＯＳトランジスタ（３）とＮＭＯＳトランジスタ（４）は、差動対を構成する。ＮＭＯＳトランジスタ（３）と（４）のゲート電極は、入力端子（ＶＩＮ１）（ＶＩＮ２）となる。ＮＭＯＳトランジスタ（３）のソース電極は、定電流源（１０）を介して、電源端子（２）に接続される。ＮＭＯＳトランジスタ（４）のソース電極は、定電流源（１１）を介して、電源端子（２）に接続される。定電流源（１０）と（１１）は、例えば、所定のバイアス電圧がゲート電極に印加されたＮＭＯＳトランジスタ(図示せず)で構成される。
【００１０】
差動対を構成するＮＭＯＳトランジスタ（３）と（４）のソース電極間には、可変抵抗（９０）が接続される。可変抵抗（９０）は、抵抗（９）を有する。可変抵抗（９０）は、更に、抵抗とＭＯＳトランジスタの直列回路を複数段備える。抵抗とＭＯＳトランジスタの直列回路の段数は、例えば、可変利得増幅回路に要求される可変利得の設定数に応じて決定される。図１は、代表として、抵抗（９１）とＮＭＯＳトランジスタ（２１）と抵抗（９２）の直列回路、及び、抵抗（９３）とＮＭＯＳトランジスタ（２２）と抵抗（９４）の直列回路を示す。ＮＭＯＳトランジスタ（２１）（２２）のオン／オフを制御することにより、可変抵抗（９０）の抵抗値を調整することが出来る。この可変抵抗（９０）の抵抗値を調整することにより、可変利得増幅回路の利得を設定する。
【００１１】
ＮＭＯＳトランジスタ（３）のドレイン電極は、負荷抵抗（７）を介して、電源端子（１）に接続される。ＮＭＯＳトランジスタ（４）のドレイン電極は、負荷抵抗（８）を介して電源端子（１）に接続される。ＮＭＯＳトランジスタ（３）と（４）のドレイン電極は、夫々、出力端子（５）と出力端子（６）に接続される。
【００１２】
ＮＭＯＳトランジスタ（３）のソース電極には、第１の可変容量（３０）が接続される。第１の可変容量（３０）は、ＭＯＳトランジスタとＭＯＳキャパシタの直列回路を複数段備える。ＭＯＳトランジスタとＭＯＳキャパシタの直列回路の段数は、可変抵抗（９０）の抵抗値に応じて、調整される。例えば、抵抗値は、可変抵抗（９０）を構成する抵抗とＭＯＳトランジスタの直列回路の段数によって調整可能である。図１においては、代表として、ＮＭＯＳトランジスタ（３１）とＰＭＯＳキャパシタ（３３）の直列回路、及び、ＮＭＯＳトランジスタ（３２）とＰＭＯＳキャパシタ（３４）の直列回路を示す。ＰＭＯＳキャパシタ（３３）（３４）は、ＰＭＯＳトランジスタのソース電極とドレイン電極が共通接続された構造を有する。このＮＭＯＳトランジスタとＰＭＯＳキャパシタの構成は、ＣＭＯＳプロセスの一環で得ることが出来るため、製造が容易である。ＰＭＯＳキャパシタ（３３）と（３４）のソース電極とドレイン電極の共通接続は、電源端子（１）に接続され、電源電圧（Ｖｄｄ）が供給される。ＮＭＯＳトランジスタ（３１）（３２）のオン／オフにより、並列接続されるＰＭＯＳキャパシタの個数が調整され、第１の可変容量(３０)の容量値が調整される。ＮＭＯＳトランジスタ（３）のソース電極に接続される容量（１２）は、寄生容量を示す。
【００１３】
同様に、ＮＭＯＳトランジスタ（４）のソース電極には、第２の可変容量（４０）が接続される。第２の可変容量（４０）は、ＭＯＳトランジスタとＭＯＳキャパシタの直列回路を複数段備える。ＭＯＳトランジスタとＭＯＳキャパシタの直列回路の段数は、可変抵抗（９０）の抵抗値に応じて、調整される。図１においては、代表として、ＮＭＯＳトランジスタ（４１）とＰＭＯＳキャパシタ（４３）の直列回路、及び、ＮＭＯＳトランジスタ（４２）とＰＭＯＳキャパシタ（４４）の直列回路を示す。ＰＭＯＳキャパシタ（４３）（４４）のソース電極とドレイン電極の共通接続は、電源端子（１）に接続され、電源電圧（Ｖｄｄ）が供給される。ＮＭＯＳトランジスタ（４１）（４２）のオン／オフにより、並列接続されるＰＭＯＳキャパシタの個数が調整され、第２の可変容量(４０)の容量値が調整される。ＮＭＯＳトランジスタ（４）のソース電極に接続される容量（１３）は、寄生容量を示す。
【００１４】
ＮＭＯＳトランジスタ（３）のドレイン電極には、第３の可変容量（５０）が接続される。第３の可変容量（５０）は、ＭＯＳトランジスタとＭＯＳキャパシタの直列回路を複数段備える。ＭＯＳトランジスタとＭＯＳキャパシタの直列回路の段数は、可変抵抗（９０）の抵抗値に応じて、調整される。図１においては、代表として、ＰＭＯＳトランジスタ（５１）とＮＭＯＳキャパシタ（５３）の直列回路、及び、ＰＭＯＳトランジスタ（５２）とＮＭＯＳキャパシタ（５４）の直列回路を示す。ＮＭＯＳキャパシタ（５３）（５４）は、ＮＭＯＳトランジスタのソース電極とドレイン電極が共通接続された構造を有する。ＮＭＯＳキャパシタ（５３）と（５４）のソース電極とドレイン電極の共通接続は、電源端子（２）に接続され、基準電位（Ｖｓｓ）が供給される。ＰＭＯＳトランジスタ（５１）（５２）のオン／オフにより、並列接続されるＮＭＯＳキャパシタの個数が調整され、第３の可変容量(５０)の容量値が調整される。ＮＭＯＳトランジスタ（３）のドレイン電極に接続される容量（１４）は、寄生容量を示す。
【００１５】
ＮＭＯＳトランジスタ（４）のドレイン電極には、第４の可変容量（６０）が接続される。第４の可変容量（６０）は、ＭＯＳトランジスタとＭＯＳキャパシタの直列回路を複数段備える。ＭＯＳトランジスタとＭＯＳキャパシタの直列回路の段数は、可変抵抗（９０）の抵抗値に応じて、調整される。図１においては、代表として、ＰＭＯＳトランジスタ（６１）とＮＭＯＳキャパシタ（６３）の直列回路、及び、ＰＭＯＳトランジスタ（６２）とＮＭＯＳキャパシタ（６４）の直列回路を示す。ＮＭＯＳキャパシタ（６３）と（６４）のソース電極とドレイン電極の共通接続は、電源端子（２）に接続され、基準電位（Ｖｓｓ）が供給される。ＰＭＯＳトランジスタ（６１）（６２）のオン／オフにより、並列接続されるＰＭＯＳキャパシタの個数が調整され、第４の可変容量（６０）の容量値が調整される。ＮＭＯＳトランジスタ（４）のドレイン電極に接続される容量（１５）は、寄生容量を示す。
【００１６】
図１の実施形態に示す可変利得増幅回路の利得Ｈ（ｓ）は、次式（１）で示される。
【数１】
2014175763.tif 000003
【００１７】
式（１）は、可変利得増幅回路の利得をラプラス演算子（ｓ）で表した式で、ｇｍは差動対を構成するＮＭＯＳトランジスタ（３）（４）のトランスコンダクタンス、ＲＬは負荷抵抗（７）（８）の抵抗値、ＲＰは可変抵抗（９０）の抵抗値、ＣＰは寄生容量（１２）（１３）の容量、ＣＰＳＷは第１及び第２の可変容量（３０）（４０）の容量値、ＣＬは寄生容量（１４）（１５）の容量値、ＣＬＳＷは第３及び第４の可変容量（５０）（６０）の容量値を示す。寄生容量（１２）乃至（１５）は、基本的には配線容量であり、設計段階でのレイアウトから容量値を抽出することが出来る。
【００１８】
式（１）より、第１の実施形態の可変利得増幅回路は、次の式（２）と式（３）で示される２つの極周波数（ωＰ１）と（ωＰ２）、及び、式（４）で示される一つの零点周波数（ωＺ）を有する。
【００１９】
【数２】
2014175763.tif 000004
【００２０】
【数３】
2014175763.tif 000005
【００２１】
【数４】
2014175763.tif 000006
【００２２】
本実施形態においては、式（２）で示される極周波数（ωｐ１）と式（４）で示される零点周波数（ωｚ）とを一致又は近づける。これにより、極周波数（ωｐ１）が有する利得低下の周波数特性と、零点周波数（ωｚ）が有する利得増加の周波数特性を相互に相殺させることが出来、平坦な周波数特性を得ることが出来る。
【００２３】
低利得の設定の場合、差動対のＭＯＳトランジスタのソース電極間の可変抵抗（９０）の抵抗値（ＲＰ）は、高く設定される。この場合には、式（２）に示す極周波数（ωｐ１）を、式（４）に示す零点周波数（ωｚ）に一致させるように、第３の可変容量（５０）及び第４の可変容量（６０）の容量値（ＣＬＳＷ）を抵抗値（Ｒｐ）に応じて増加させる。具体的には、第３の可変容量（５０）及び第４の可変容量（６０）のＮＭＯＳキャパシタに接続されるＰＭＯＳトランジスタのうち、オンさせるＰＭＯＳトランジスタの個数を増やす。一方、第１の可変容量(３０)及び第２の可変容量(４０)の容量値（ＣＰＳＷ）は、減少させる。具体的には、第１の可変容量（３０）及び第２の可変容量（４０）のＰＭＯＳキャパシタに接続されるＮＭＯＳトランジスタのうち、オフさせるＮＭＯＳトランジスタの数を増やす。全てのＮＭＯＳトランジスタをオフした場合には、差動対のＮＭＯＳトランジスタ（３）（４）のソース電極に接続される容量は、寄生容量（１２）（１３）のみとなる。この場合、極周波数と零点周波数を一致させるために、１／（ＣＬ＋ＣＬＳＷ）・ＲＬと２／ＣＰ・ＲＰとを一致させるように可変容量ＣＬＳＷを制御する。
【００２４】
高利得の設定の場合には、可変抵抗（ＲＰ）の値は小さく設定される。この場合には、式（２）に示す極周波数（ωｐ１）を、式（４）に示す零点周波数（ωｚ）に一致させるように、第１の可変容量（３０）及び第２の可変容量(４０)の容量値（ＣＰＳＷ）を抵抗値（Ｒｐ）に応じて増加させる。具体的には、並列接続される容量の値を増やす為、第１の可変容量（３０）及び第２の可変容量（４０）のＰＭＯＳキャパシタに接続されるＮＭＯＳトランジスタのうち、オンさせるＮＭＯＳトランジスタの個数を増やす。第３の可変容量（５０）及び第４の可変容量（６０）の容量値（ＣＬＳＷ）は、減少させる。具体的には、第３の可変容量（５０）及び第４の可変容量（６０）のＮＭＯＳキャパシタに接続されるＰＭＯＳトランジスタのうち、オフさせるＮＭＯＳトランジスタの数を増やす。全てのＰＭＯＳトランジスタをオフした場合には、差動対のＮＭＯＳトランジスタ（３）（４）のドレイン電極に接続される容量は、寄生容量（１４）（１５）のみとなる。この場合、極周波数と零点周波数を一致させるために、１／ＣＬ・ＲＬと２／（ＣＰ＋ＣＰＳＷ）・ＲＰとを一致させるように可変容量ＣＰＳＷを制御する。
【００２５】
図２は、第１の実施形態の可変利得増幅回路に、８ＧＢＰＳ（ギガビット／秒）の信号を入力信号として供給した場合の周波数特性のシミュレーション結果を示す。縦軸は利得（ｄＢ）、横軸は周波数（Ｈｚ）を示す。８ＧＢＰＳの入力信号の場合、周波数帯域として４ＧＨｚが望まれるが、低利得の設定においても高利得の設定においても、広範囲な周波数帯域で平坦な周波数特性を示すことが分かる。零点周波数と極周波数を一致させ、平坦な利得の周波数帯域を広げたことにより、高利得設定における高域での利得の改善も図れる。利得を６ｄＢに設定した場合、零点周波数と極周波数を一致させることにより、両方の周波数を一致させない場合に比べ、４ＧＨｚにおいて、０．５ｄＢ程度利得が上がり、減衰特性の改善が図られる。高利得設定における高域での利得の改善は、差動対を構成するＮＭＯＳトランジスタのソース電極に可変容量を接続して容量の値を増やし、極周波数と零点周波数を一致させることによる効果として現れる。このように、本実施形態を用いた可変利得増幅回路は、広範囲な周波数帯域で平坦な周波数特性を有することができる。
【００２６】
（第２の実施形態）
図３は、第２の実施形態を示す回路図である。図１に示す第１の実施形態に対応する構成については同一符号を付し、説明を省略する。第２の実施形態においては、差動対を構成するＮＭＯＳトランジスタ（３）と（４）のドレイン電極間に可変容量（７０）が接続される。可変容量（７０）は、ＭＯＳキャパシタとＭＯＳトランジスタの直列回路を複数段有する。図２では、代表として、ＮＭＯＳトランジスタ（７１）と２つのＰＭＯＳキャパシタ（７３）（７４）の直列回路と、ＮＭＯＳトランジスタ（７２）と２つのＰＭＯＳキャパシタ（７５）（７６）の直列回路を示す。可変容量（７０）のＮＭＯＳトランジスタ（７１）（７２）のオン／オフを制御することにより、ＮＭＯＳトランジスタ（３）と（４）のドレイン電極間に接続されるＰＭＯＳキャパシタの個数が調整される。この調整により、ＮＭＯＳトランジスタ（３）と（４）のドレイン電極間の容量値が調整される。
【００２７】
第２の実施形態においても、可変抵抗（９０）の抵抗値（Ｒｐ）を変える利得設定に応じて可変容量（７０）の容量（ＣＬＳＷ）を調整して、極周波数（ωｐ１）と零点周波数（ωｚ）を一致させることが出来る。差動対を構成するＮＭＯＳトランジスタ(３)と(４)のドレイン電極間に共通の可変容量が接続される為、極周波数と零点周波数を一致させる為の容量値の制御が容易になる。尚、差動対を構成するＮＭＯＳトランジスタのソース電極に接続される第１と第２の可変容量を、本実施形態と同様、ソース電極間に共通に接続される可変容量の構成とすることも出来る。このように、本実施形態を用いた可変利得増幅回路は、広範囲な周波数帯域で平坦な周波数特性を有することができる。
【００２８】
差動対のＮＭＯＳトランジスタのソース電極間に接続される可変抵抗の抵抗値を変えることにより利得を設定する構成を説明したが、負荷抵抗を可変させることで、利得を調整する構成とすることも可能である。この場合においても、負荷抵抗の抵抗値の設定に応じて、可変容量の容量値を調整し、極周波数と零点周波数を一致させる制御を行うことが出来る。また、差動対を構成するトランジスタとして、ＮＭＯＳトランジスタを用いた実施形態を説明したが、ＰＭＯＳトランジスタにより差動対を構成する構成にすることも出来る。バイポーラトランジスタを差動対のトランジスタとして用いることも可能である。尚、実施形態では、極周波数と零点周波数を一致させる場合を説明したが、完全な一致ではなくても、両方の周波数を近づけることで利得特性が平坦となり、周波数特性の改善を図ることが出来る。
【００２９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３０】
１及び２  電源端子、３及び４  ＮＭＯＳトランジスタ、５及び６  出力端子、７及び８  負荷抵抗、９  抵抗、１０及び１１  定電流源、１２乃至１５  寄生容量、２１及び２２  ＮＭＯＳトランジスタ、３０  第１の可変容量、３１及び３２  ＮＭＯＳトランジスタ、３３及び３４  ＰＭＯＳキャパシタ、４０  第２の可変容量、４１及び４２  ＮＭＯＳトランジスタ、４３及び４４  ＰＭＯＳキャパシタ、５０  第３の可変容量、５１及び５２  ＰＭＯＳトランジスタ、５３及び５４  ＮＭＯＳキャパシタ、６０  第４の可変容量、６１及び６２  ＰＭＯＳトランジスタ、６３及び６４  ＮＭＯＳキャパシタ、７０  可変容量、７１及び７２  ＮＭＯＳトランジスタ、７３及び７４  ＰＭＯＳキャパシタ、９０  可変抵抗、９１乃至９４  抵抗。
【図１】
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【図２】
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【図３】
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