(57)【要約】【課題】本発明が解決しようとする課題は、耐圧の向上を可能とする半導体装置を提供することである。【解決手段】半導体装置は、素子領域側に形成された第１のガードリング層、前記第１のガードリング層を囲み、所定の距離を有する第２のガードリング層を有する。また、前記第１のガードリング層及び前記第２のガードリング層の間に形成され、前記第１のガードリング層に接する第１のトレンチ、前記第１のガードリング及び前記第２のガードリング層の間に形成され、前記第１のガードリング層と所定の間隔を有し、かつ前記第２のガードリング層に接する第２のトレンチを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
素子領域側に形成された第１のガードリング層と、
前記第１のガードリング層を囲むように設けられた第２のガードリング層と、
前記第１のガードリング層及び前記第２のガードリング層の間に形成され、前記第１のガードリング層に接する第１のトレンチと、
前記第１のトレンチと所定の間隔を有し、前記第２のガードリング層に接するように設けられた第２のトレンチと、
を有する半導体装置。
【請求項２】
前記第１のトレンチと第２のトレンチとの間に設けられ、前記半導体基板の深さ方向において前記第１のトレンチ及び前記第２のトレンチより浅くなるように設けられた第２導電形ベース層を有する請求項１に記載の半導体装置。
【請求項３】
前記第１のトレンチ及び第２のトレンチ内に、絶縁膜を介して電極が設けられた請求項１又は２に記載の半導体装置。
【請求項４】
前記第１のトレンチ及び前記第２のトレンチの間隔が１μｍ以下である請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
例えばパワーデバイスとして用いられる半導体装置は、半導体装置の素子領域を囲むように、ガードリング層が複数形成されている。なお、一般にガードリング層が形成される領域は終端領域と呼ばれている。素子領域に逆電圧が印加されると、素子領域のＰＮ接合を形成する部分から空乏層が形成され、終端領域まで広がることにより、電界集中を防ぎ、耐圧を向上する。
【０００３】
終端領域においてガードリング層間の間隔が狭いほど、終端方向への空乏層の形成が容易となるため、半導体装置の耐圧向上という効果を得やすい。しかし、ガードリング層間の間隔が狭いほど、その間隔は形成時にばらつきが生じやすくなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２７３２９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、耐圧の向上を可能とする半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、素子領域側に形成された第１のガードリング層、
前記第１のガードリング層を囲み、所定の距離を有する第２のガードリング層を有する。また、前記第１のガードリング層及び前記第２のガードリング層の間に形成され、前記第１のガードリング層に接する第１のトレンチ、前記第１のガードリング及び前記第２のガードリング層の間に形成され、前記第１のガードリング層と所定の間隔を有し、かつ前記第２のガードリング層に接する第２のトレンチを有する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体基板２の終端領域の表面を示す概略平面図。
【図２】図１に示すＡ−Ａ’線における断面を示す断面図。
【図３】第２実施形態に係る半導体装置１ｂの構造を示す断面図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態について図を参照しながら説明する。実施形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示された通りとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をＮ形、第２導電形をＰ形で説明するが、それぞれこの逆の導電形とすることも可能である。また、Ｎ形の導電形をＮ＋、Ｎ、Ｎ−で表記した場合は、この順にＮ形不純物濃度が低くなる。
【０００９】
［第１の実施形態］
図１は第１の実施形態に係る半導体基板２の終端領域３０の表面を示す概略平面図である。図１において絶縁膜及び電極並びに素子領域の詳細は省略している。図２は、Ａ−Ａ’線における断面を示す断面図である。図１、２に示すように、半導体装置１ａの半導体基板２は素子領域３１と終端領域３０を有する。素子領域３１は半導体基板２の中央領域に位置し、終端領域３０はその素子領域３１を囲むように形成された領域である。半導体基板２には、例えばシリコン（Ｓｉ）を用いるが、炭化シリコン（ＳｉＣ）や窒化物半導体（ＧａＮ）などの化合物半導体にも適用可能である。
【００１０】
素子領域３１の構造について説明する。素子領域３１には、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦｅｉｌｄＥｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ダイオードなどの機能を備えた素子が形成される。本実施形態では、素子領域３１にはＩＧＢＴが形成される。
【００１１】
半導体基板２は、素子領域３１及び終端領域３０に共通のＮ−形ベース層３を有し、素子領域３1の表面にＰ形ベース層１０を有する。また半導体基板２は、Ｐ形ベース層１０内及びＮ−形ベース層３に接するように複数のゲートトレンチ１１を有する。ゲートトレンチ１１は、ゲート絶縁膜１２を介してゲート電極１３と電気的に接続する。また、複数のＮ形エミッタ層１４は、ゲートトレンチ１１の側面に接するように設けられる。そして、エミッタ電極１５はＮ形エミッタ層１４に接続される。ゲート絶縁膜１２としては、例えば酸化シリコンを用いるが、窒化シリコン、酸窒化シリコン、アルミナなどの他の絶縁体を用いることも可能である。
【００１２】
半導体基板２の他方の表面にはＮ＋形バッファ層４を介してＰ形コレクタ層１６が設けられる。そのＰ形コレクタ層１６はコレクタ電極１７と接している。
【００１３】
終端領域３０の構造について説明する。半導体基板２は、まず、終端領域を構成する要素を列挙する。終端領域は、Ｎ−形ベース層３、第１〜第４のガードリング層１８〜２１、第１及び第２のトレンチ４０、４１等で構成されている。第１〜４のＰ形ガードリング層１８〜２１は素子領域３１側から順に配置される。第１〜４のＰ形ガードリング層１８〜２１は、終端領域３０の半導体基板２の表面から、半導体基板２内に広がる。第１~４のＰ形ガードリング層１８〜２１間の間隔は、素子領域３１に近い程短い。つまり、第１のＰ形ガードリング層１８と第２のＰ形ガードリング層１９の間隔が最も短い。第１〜第４のＰ形ガードリング層１８〜２１は、半導体装置１ａに逆電圧が印加された時に、Ｐ形ベース層１０の端部近傍に高電界が印加されることを抑制する。
【００１４】
半導体基板２は、第１のＰ形ガードリング層１８と第２のＰ形ガードリング層１９の間に、第１のＰ形ガードリング層１８及び第２のＰ形ガードリング層１９にそれぞれ接する第１及び第２のトレンチ４０、４１を有する。第１及び第２のトレンチ４０、４１は、トレンチ絶縁膜４４内に、例えば導電性を有するポリシリコンからなる第１及び２のトレンチ電極４２、４３を有する。なお、第１及び２のトレンチ電極４２、４３はポリシリコン以外の半導体であっても、金属であっても良い。トレンチ絶縁膜４４としては、例えば酸化シリコンを用いるが、窒化シリコン、酸窒化シリコン、アルミナなどの他の絶縁体を用いることも可能である。
【００１５】
アルミ電極２４は、それぞれの第１〜４のＰ形ガードリング層１８〜２１を覆う。アルミ電極２４は、第１〜４のＰ形ガードリング層１８〜２１近傍の電界の分布の集中を緩和するものである。また、アルミ電極２４はフィールドプレート電極の機能も兼ね備えている。
【００１６】
第１〜４のＰ形ガードリング層間には絶縁膜２２が形成されている。絶縁膜２２はＮ−形ベース層３の上面を保護する。絶縁膜２２としては、酸化シリコンを一例に説明するが、窒化シリコン、酸窒化シリコン、アルミナなどの他の絶縁体を用いることも可能である。
【００１７】
図１では、第１及び第２のトレンチ４０、４１は、第１及び第２のＰ形ガードリング層１８、１９の間隔を一定にするために形成したが、さらに第３及び第４のＰ形ガードリング層２０、２１間に形成しても良い。Ｐ形ガードリング層の数は一般に半導体装置１ａに求められる耐圧によって決まるため特に限定されない。
【００１８】
次に半導体装置１ａの動作について説明する。半導体装置１ａは、図２に示すように、Ｎチャネル形のＭＯＳ形トランジスタは、ゲートトレンチ１１側に沿って設けられたＮ形エミッタ層１４、Ｐ形ベース層１０、及びＮ−形ベース層３で構成される。また、ＰＮＰ形のバイポーラトランジスタは、Ｐ形ベース層１０、Ｎ−形ベース層３及びＰ形コレクタ層１６で構成される。半導体装置１ａは、これらのＭＯＳ形トランジスタとＰＮＰ形トランジスタの複合動作により動作する。
【００１９】
例えば、エミッタ電極１５に対して、コレクタ電極１７に正電位を印加した状態で、ゲート電極１３に閾値電圧よりも大きな正の電圧を印加する。この場合、Ｐ形ベース層１０のゲート絶縁膜１２に接する面に反転層を形成する。これにより、ＭＯＳ形トランジスタがオン状態になり、ＭＯＳ形トランジスタに電子電流が流れる。
【００２０】
この電子電流は、Ｎ形エミッタ層１４、反転層（すなわちＭＯＳ形トランジスタのチャネル）、Ｎ−形ベース層３、及びＮ＋形バッファ層４を経て、エミッタ電極１５からコレクタ電極１７へ流れる。
【００２１】
この電子電流は、上述したＰＮＰ形トランジスタのベース電流として機能する。すなわち、電子電流が流れると、ＰＮＰ形トランジスタがオン状態となり、ＰＮＰ形トランジスタに正孔電流が流れる。この正孔電流は、コレクタ電極１７からＰ形コレクタ層１６、Ｎ＋形バッファ層４、Ｎ−形ベース層３、及びＰ形ベース層１０を経て、エミッタ電極１５へ流れる。
【００２２】
以上のように、ゲート電極１３に閾値以上の正の電圧を印加することにより、ＭＯＳ形トランジスタに電子電流が流れる。電子電流は、ＰＮＰ形トランジスタにベース電流を供給し、その後、ＰＮＰ形トランジスタはオン状態になる。
【００２３】
ゲート電極１３の印加電圧をゼロ、または負の電圧を印加することにより、電子の通路である反転層が無くなり、エミッタ電極１５からの電子電流が遮断される。よって、コレクタ電極１７からの正孔電流も無くなり、半導体装置１ａはオフ状態となる。
【００２４】
従って、半導体装置１ａは、ゲート電極１３の電圧を制御してＭＯＳ形トランジスタのオン状態とオフ状態とを切り替えることにより、ＰＮＰ形トランジスタのオン状態とオフ状態とが切り替わる。
【００２５】
ここで、一般に、半導体装置１ａは、高電流密度のターンオフ時にアバランシェ現象が発生しやすいということが周知であり、アバランシェ電流により素子が破壊されることがある。特に、本実施形態のようなトレンチ構造を有する半導体装置１ａは、構造上、ゲートトレンチ１１の底面での電界集中が大きくなるため、例えばゲートトレンチ１１の底面に局所的にアバランシェ電流が集中し、ゲート絶縁膜１２が破壊されやすい。
【００２６】
これに対して、ＩＧＢＴの場合、半導体装置１ａの終端領域３０には、第１〜４のＰ形ガードリング層１８〜２１が設けられている。オフ状態において、Ｎ−形ベース層３とＰ形ベース層１０間への逆バイアス電圧の印加より、素子領域３１のＮ−形ベース層３及びＰ形ベース層１０間に空乏層を形成する。これにより、素子領域３１の端部の電界集中を抑制することができる。
【００２７】
空乏層はこれら第１〜第４のＰ形ガードリング層１８〜２１周辺に広がり、最終的に終端領域３０全体に広がる。その後、空乏層は、ストッパー層２１にまで達する。
【００２８】
半導体装置１ａの効果について説明する。比較例として第１のＰ形ガードリング層１８及び第２のＰ形ガードリング層１９間に第１及び第２のトレンチ４０、４１を有していない場合を検討する。
【００２９】
上述したように、半導体装置１ａをオフ状態にすると、Ｎ−形ベース層３とＰ形ベース層１０の界面から、Ｎ−形ベース層３に向かって広がる空乏層が発生する。この時、ガードリング層間の間隔が短い程、空乏層が終端領域に広がりやすくなり耐圧向上につながる。しかし、比較例の場合、形成時において終端領域３０方向及び素子領域方向３１のガードリング層の拡散深さは、約５パーセントのばらつきを生じるため、高い精度でＰ形ガードリング層間の間隔を制御することは困難である。例えば、８μｍの深さのガードリング層を形成した場合、ガードリング層間の間隔におよそ１μｍのばらつきを生じる。本実施形態の場合、第１及び第２のＰ形ガードリング層１８、１９を仕切るように予め第１及び第２のトレンチ４０、４１を形成しておく。これにより、第１及び第２のトレンチ４０、４１は、第１及び第２のＰ形ガードリング層１８、１９を形成する際、Ｐ形ガードリング層が所定の幅以上に広がるのを抑制する。つまり、Ｐ形ガードリング層の幅のばらつきを小さくすることができる。本実施形態の半導体装置１ａは、第１及び第２のトレンチ間４０、４１の間隔を１μｍ以下で形成することができることから、Ｐ形ガードリング層間の間隔を高い精度で制御することが可能である。
【００３０】
例えば、製造時に熱処理工程がある場合には、比較例の場合、拡散により、Ｐ形ガードリング層間の間隔が変わる。このため、熱処理中のＰ形ガードリング層の間隔を制御することは困難である。本実施形態の場合、第１及び第２のトレンチ４０、４１がＰ形ガードリング層の拡散によるＰ形ガードリング層間の間隔ばらつきを抑制する。このため熱処理後のＰ形ガードリング層の間隔をを高い精度で制御することができる。
【００３１】
これにより、前述したように、オフ状態において、Ｎ−形ベース層３とＰ形ベース層１０との間のＰＮ接合への逆バイアス印加により形成される空乏層が終端領域３０方向に広がり、素子領域３１における電界集中を抑制することができることに加え、ゲート電極１３の電界集中を緩和することが可能となる。従って、結果として半導体装置１ａの耐圧を向上させることが可能となる。
【００３２】
［第２の実施形態］
第２の実施形態に係る半導体装置１ｂは、第１及び第２のトレンチ４０、４１間に、第１及び第２のトレンチ４０、４１よりも深さが浅い第２のＰ形べース層３９を有する。図３は第２実施形態に係る半導体装置１ｂの構造を示す断面図である。他の構造については第１の実施形態の半導体装置１ａと同様なので省略する。なお、第２のＰ形ベース層３９はＰ形ベース層１０よりも浅ければよく、Ｐ形ベース層１０と同じ深さでなくても構わない。
【００３３】
オフ状態において、高い電位の等電位線は、第１及び第２のトレンチ４０、４１のフィールドプレート効果により、第１及び第２のトレンチ４０、４１の側壁部に広がる。この時、第１及び第２のトレンチ４０、４１が深い程、第１及び第２のトレンチ４０、４１の端部に電界が集中しやすいため、当該部分が破壊されやすくなる。第１及び第２のトレンチ４０、４１間に第２のＰ形ベース層３９を設けることで、オフ状態において、第１及び第２のトレンチ４０、４１の間に等電位線が深く侵入しにくくなる。これにより第１及び第２のトレンチ４０、４１の端部への電界が集中しにくくなり、第１及び第２のトレンチ４０、４１の破壊を防ぐことができる。
【００３４】
本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００３５】
１ａ、１ｂ…半導体装置、２…半導体基板、３…Ｎ−形ベース層、４…Ｎ+バッファ層、１０…Ｐ形ベース層、１１…ゲートトレンチ、１２…ゲート絶縁膜、１３…ゲート電極、１４…Ｎ形エミッタ層、１５…エミッタ電極、１６…Ｐ形コレクタ層、１７…コレクタ電極、１８…第１のＰ形ガードリング層、１９…第２のＰ形ガードリング層、２０…第３のＰ形ガードリング層、２１…第４のＰ形ガードリング層、２２…絶縁膜、２３…ストッパー層、２４…アルミ電極、３０…終端領域、３１…素子領域、３９…第２のＰ形ベース層層、４０…第１のトレンチ、４１…第２のトレンチ、４２…第１のトレンチ電極、４３…第２のトレンチ電極、４４…トレンチ絶縁膜
【図１】
2014175621.tif 000003
【図２】
2014175621.tif 000004
【図３】
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