(57)【要約】【課題】動作速度を向上出来る半導体記憶装置を提供すること。【解決手段】実施形態の半導体記憶装置１はセンスアンプを備え、センスアンプは、第１ノードTMPを充電する第２トランジスタ44と、ビット線を第１ノードTMPに接続する第３トランジスタ43と、第１ノードTMPを第２ノードN1_Uに接続する第４トランジスタ51と、第１ノードTMPを第３ノードSENに接続する第５トランジスタ54とを備える。データの読み出し時において、第２トランジスタ44のゲート信号HLLがネゲートされ、次に第４トランジスタ51のゲート信号SW1_Uがネゲートされつつ、第２トランジスタ44のゲート信号HLLがアサートされ、次に第２トランジスタ44のゲート信号HLLがネゲートされ、次に第５トランジスタ54のゲート信号SW2がアサートされ、次に第４トランジスタ51のゲート信号SW1_Uがアサートされる。【選択図】図６
2014175033.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に積層された複数のメモリセルと、
前記メモリセルに電気的に接続され、データを転送可能なビット線と、
前記メモリセルからデータを読み出すセンスアンプと
を具備し、前記センスアンプは、
前記ビット線をプリチャージする第１トランジスタと、
第１ノードを充電する第２トランジスタと、
前記ビット線を前記第１ノードに接続する第３トランジスタと、
前記第１ノードを第２ノードに接続する第４トランジスタと、
前記第１ノードを第３ノードに接続する第５トランジスタと、
前記第３ノードの電位に応じて読み出しデータをセンスする第６トランジスタと
を備え、データの読み出し時において、
（１）前記第１乃至第４トランジスタのゲート信号がアサートされ、
（２）次に、前記第２トランジスタのゲート信号がネゲートされ、
（３）次に、前記第４トランジスタのゲート信号がネゲートされつつ、前記第２トランジスタのゲート信号がアサートされ、
（４）次に、前記第２トランジスタのゲート信号がネゲートされ、
（５）次に、前記第３、第４トランジスタのゲート信号がネゲートされた状態で、前記第５トランジスタのゲート信号がアサートされ、
（６）次に、前記第４トランジスタのゲート信号がアサートされる
ことを特徴とする半導体記憶装置。
【請求項２】
前記第２ノードと前記第３ノードとは、容量結合されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記センスアンプは、前記第６トランジスタの電流経路をラッチ回路に接続する第７トランジスタを更に備え、
前記（６）の後、前記第６トランジスタのゲート信号がアサートされる
ことを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
前記（１）及び（２）の期間、前記第３ノードの電位は第１電圧に固定されている
ことを特徴とする請求項１乃至３いずれか１項記載の半導体記憶装置。
【請求項５】
前記（２）の後、前記第３トランジスタのゲート信号がネゲートされた状態で、前記第４、第５トランジスタのゲート信号がアサートされ、その後、前記（３）の動作が実行される
ことを特徴とする請求項１乃至４いずれか１項記載の半導体記憶装置。
【請求項６】
前記（６）は、前記第５トランジスタのゲート信号がネゲートされて、前記第３ノードが電気的にフローティングの状態で行われる
ことを特徴とする請求項１乃至５いずれか１項記載の半導体記憶装置。
【請求項７】
前記（６）により前記第２ノードの電位が変化することで、該第２ノードとの容量結合により前記第３ノードの電位が変化する
ことを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記（２）の結果、前記第２ノードの電位はＶ１とされ、
前記（５）の結果、前記第３ノードの電位はＶ２とされ、
前記（６）の結果、前記第３ノードの電位は（２・Ｖ２−Ｖ１）とされる
ことを特徴とする請求項１乃至７いずれか１項記載の半導体記憶装置。
【請求項９】
半導体基板上に積層された複数のメモリセルと、
いずれかの前記メモリセルに電気的に接続され、データを転送可能なビット線と、
前記メモリセルからデータを読み出すセンスアンプと
を具備し、前記センスアンプは、１回の読み出し動作につき、複数回のセンス動作を実行し、前記複数回のセンス動作の結果に基づいて、読み出しデータを予測する
ことを特徴とする半導体記憶装置。
【請求項１０】
前記センスアンプは、１回の読み出し動作につき２回のセンス動作を実行し、１回目のセンス動作で得られた読み出し電圧をＶ１、２回目のセンス動作で得られた読み出し電圧をＶ２とすると、（２・Ｖ２−Ｖ１）の読み出し電圧を生成し、該生成した電圧に基づいて読み出しデータを判別する
ことを特徴とする請求項９記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２５８２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
動作速度を向上出来る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、メモリセルと、ビット線と、センスアンプとを備える。メモリセルは、半導体基板上に積層される。ビット線は、メモリセルに電気的に接続され、データを転送可能である。センスアンプは、メモリセルからデータを読み出す。センスアンプは、第１〜第６トランジスタを備える。第１トランジスタは、ビット線をプリチャージする。第２トランジスタは、第１ノードを充電する。第３トランジスタは、ビット線を第１ノードに接続する。第４トランジスタは、第１ノードを第２ノードに接続する。第５トランジスタは、第１ノードを第３ノードに接続する。第６トランジスタは、第３ノードの電位に応じて読み出しデータをセンスする。そしてデータの読み出し時において、（１）前記第１乃至第４トランジスタのゲート信号がアサートされ、（２）次に、前記第２トランジスタのゲート信号がネゲートされ、（３）次に、前記第４トランジスタのゲート信号がネゲートされつつ、前記第２トランジスタのゲート信号がアサートされ、（４）次に、前記第２トランジスタのゲート信号がネゲートされ、（５）次に、前記第３、第４トランジスタのゲート信号がネゲートされた状態で、前記第５トランジスタのゲート信号がアサートされ、（６）次に、前記第４トランジスタのゲート信号がアサートされる。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体記憶装置のブロック図。
【図２】実施形態に係るメモリセルアレイの回路図。
【図３】実施形態に係るセンスアンプユニットの回路図。
【図４】実施形態に係るデータ読み出し方法のフローチャート。
【図５】実施形態に係るデータ読み出し時における各ノードの電位のタイミングチャート。
【図６】実施形態に係るデータ読み出し方法のフローチャート。
【図７】実施形態に係るデータ読み出し時における各ノードの電位のタイミングチャート。
【図８】実施形態に係るセンスアンプユニットの回路図。
【図９】実施形態に係るセンスアンプユニットの回路図。
【図１０】実施形態に係るセンスアンプユニットの回路図。
【図１１】実施形態に係るセンスアンプユニットの回路図。
【図１２】実施形態に係るセンスアンプユニットの回路図。
【図１３】実施形態に係るセンスアンプユニットの回路図。
【図１４】実施形態に係るセンスアンプユニットの回路図。
【図１５】ビット線ロックアウト時におけるビット線の電圧及び電流の変動を示す模式図。
【図１６】ビット線ロックアウト時におけるビット線の電圧及び電流の変動を示す模式図。
【図１７】センスアンプを流れる電流の時間変化を示すグラフ。
【図１８】センスアンプを流れる電流の時間変化を示すグラフ。
【図１９】実施形態の変形例に係るデータ読み出し時における各ノードの電位のタイミングチャート。
【図２０】実施形態の変形例に係るメモリセルアレイの回路図。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．半導体記憶装置の構成について  
まず、本実施形態に係る半導体記憶装置の構成について説明する。
【００１０】
１．１  半導体記憶装置の全体構成について  
図１は、本実施形態に係る半導体記憶装置のブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、センスアンプモジュール１１、カラムセレクタ１２、入出力回路１３、及び制御回路１４を備えている。
【００１１】
メモリセルアレイ１０は、不揮発性のメモリセルの集合である複数（例えばＮ個）のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリング１５の集合である複数（例えばＭ個）のメモリグループＧＰ（ＧＰ０、ＧＰ１、ＧＰ２、…）を備えている。メモリセルアレイ１０内のブロック数及びブロック内のメモリグループ数は任意である。
【００１２】
センスアンプモジュール１１は、データの読み出し時には、メモリセルから読み出したデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをメモリセルに転送する。センスアンプモジュール１１は、複数のセンスアンプユニット、ラッチ回路、及びバス等の組を有している。これらの詳細については後述する。
【００１３】
カラムセレクタ１２は、メモリセルアレイ１０のカラム方向（後述するビット線）を選択する。
【００１４】
入出力回路１３は、ＮＡＮＤ型フラッシュメモリ１外部のコントローラまたはホスト機器との間のデータの授受を司る。そして入出力回路１３は、データの読み出し時には、センスアンプモジュール１１でセンス・増幅されたデータを外部へ出力する。また入出力回路１３は、データの書き込み時には外部から書き込みデータを受信し、これをセンスアンプモジュール１１に転送する。
【００１５】
制御回路１４は、ＮＡＮＤ型フラッシュメモリ１全体の動作を制御する。
【００１６】
１．２  メモリセルアレイ１０について  
次に、上記メモリセルアレイ１０の構成の詳細について説明する。図２は、ブロックＢＬＫ０の回路図である。その他のブロックＢＬＫも同様の構成を有している。
【００１７】
図示するように、ブロックＢＬＫ０は複数のメモリグループＧＰを含む。また各々のメモリグループＧＰは、複数（本例ではＬ個）のＮＡＮＤストリング１５を含む。
【００１８】
ＮＡＮＤストリング１５の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２と、バックゲートトランジスタＢＴとを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。バックゲートトランジスタＢＴもメモリセルトランジスタＭＴと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。但しバックゲートトランジスタＢＴはデータを保持するためのものでは無く、データの書き込み及び消去時には単なる電流経路として機能する。メモリセルトランジスタＭＴ及びバックゲートトランジスタＢＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。なおバックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に設けられる。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。
【００１９】
メモリグループＧＰ０〜ＧＰ（Ｍ−１）の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ（Ｍ−１）に共通接続され、選択トランジスタＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ（Ｍ−１）に共通接続される。これに対して同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧ（ブロックＢＬＫ０〜ＢＬＫ（Ｎ−１）では、それぞれＢＧ０〜ＢＧ（Ｎ−１））に共通接続される。
【００２０】
すなわち、ワード線ＷＬ０〜ＷＬ７及びバックゲート線ＢＧは同一ブロックＢＬＫ０内の複数のメモリグループＧＰ間で共通に接続されているのに対し、セレクトゲート線ＳＧＤ、ＳＧＳは、同一ブロックＢＬＫ０内であってもメモリグループＧＰ毎に独立している。
【００２１】
また、メモリセルアレイ１０内でマトリクス状に配置されたＮＡＮＤストリング１５のうち、同一列にあるＮＡＮＤストリング１５の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬに共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング１５を共通に接続する。また選択トランジスタＳＴ２の電流経路の他端は、いずれかのソース線ＳＬに接続されている。ソース線ＳＬは、例えば複数のメモリグループＧＰ間で、ＮＡＮＤストリング１５を共通に接続する。
【００２２】
前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのメモリグループＧＰにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位を「ページ」と呼ぶ。
【００２３】
上記構成のメモリセルアレイ１０において、メモリセルトランジスタＭＴ、選択トランジスタＳＴ１、ＳＴ２、及びバックゲートトランジスタＢＴは、半導体基板上方に三次元的に積層されている。一例としては、半導体基板上に例えばセンスアンプモジュール１１等の周辺回路の一部が形成され、この周辺回路の上方にメモリセルアレイ１０が形成される。
【００２４】
メモリセルアレイ１０の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００２５】
１．３  センスアンプモジュール１１について  
次に、センスアンプモジュール１１の構成について説明する。図３はセンスアンプモジュール１１の回路図であり、特に１本ビット線ＢＬに対応して設けられた構成を示している。
【００２６】
図示するようにセンスアンプモジュール１１は、各ビット線ＢＬにつき、センスアンプユニットＳＡＵ及びラッチ回路ＸＤＬを備えている。
【００２７】
センスアンプユニットＳＡＵは、対応するビット線ＢＬに読み出されたデータをセンス・増幅し、また対応するビット線ＢＬ書き込みデータを転送する。ラッチ回路ＸＤＬもまたビット線ＢＬ毎に設けられ、対応するビット線ＢＬに関連するデータを一時的に保持する。センスアンプユニットＳＡＵと入出力回路１３との間のデータ授受は、ラッチ回路ＸＤＬを介して行われる。そしてラッチ回路ＸＤＬは、ＮＡＮＤ型フラッシュメモリ１のキャッシュ動作用に用いられる。すなわち、センスアンプユニットＳＡＵの内部には後述する複数のラッチ回路が含まれ、これらのラッチ回路が使用中であったとしても、ラッチ回路ＸＤＬが空いていれば、ＮＡＮＤ型フラッシュメモリ１は外部からデータを受け付けることが出来る。
【００２８】
センスアンプユニットＳＡＵとラッチ回路ＸＤＬとの間は、バスＤＢＵＳによって互いにデータ送受信可能なように接続される。バスＤＢＵＳは、複数（例えば１６個）のセンスアンプユニットＳＡＵによって共有される。
【００２９】
次に、センスアンプユニットＳＡＵの構成の詳細につき、引き続き図３を参照して説明する。
【００３０】
図３に示すようにセンスアンプユニットＳＡＵは、センスアンプ部ＳＡ、３つのラッチ回路ＳＤＬ、ＵＤＬ、及びＬＤＬ、プリチャージ回路３０、並びにバススイッチ３２を備えている。
【００３１】
センスアンプ部ＳＡは、ビット線ＢＬに読み出されたデータをセンス・増幅し、また書き込みデータに応じてビット線ＢＬに電圧を印加する。すなわちセンスアンプ部ＳＡは、ビット線ＢＬを直接的に制御するモジュールである。ラッチ回路ＳＤＬ、ＵＤＬ、及びＬＤＬは、データを一時的に保持する。データの書き込み時には、例えばこの３つのラッチ回路のうちのラッチ回路ＳＤＬの保持データに応じて、センスアンプ部ＳＡはビット線ＢＬの電位を制御する。また、センスアンプ部ＳＡでセンス・増幅されたデータは、例えばまずラッチ回路ＳＤＬに格納される。その他のラッチ回路ＵＤＬ及びＬＤＬは、個々のメモリセルトランジスタが２ビット以上のデータを保持する多値動作用、あるいは、いわゆるQuick pass動作を行うために使用される。そして各センスアンプユニットＳＡＵにおいて、センスアンプ部ＳＡ、並びに３つのラッチ回路ＳＤＬ、ＵＤＬ、及びＬＤＬは、互いにデータを送受信可能なようにバスＬＢＵＳによって接続されている。
【００３２】
図３に示すようにセンスアンプ部ＳＡは、高耐圧ｎチャネルＭＯＳトランジスタ４０、低耐圧ｎチャネルＭＯＳトランジスタ４１〜５５、低耐圧ｐチャネルＭＯＳトランジスタ５６、及びキャパシタ素子５７〜５９を備えている。
【００３３】
トランジスタ４０は、ゲートに信号ＢＬＳが印加され、電流経路の一端が、対応するビット線ＢＬに接続される。トランジスタ４１は、電流経路の一端がトランジスタ４０の電流経路の他端に接続され、ゲートに信号ＢＬＣが印加され、電流経路の他端がノードＳＣＯＭに接続される。トランジスタ４１は、対応するビット線ＢＬを、信号ＢＬＣに応じた電位にクランプするためのものである。
【００３４】
トランジスタ４５は、電流経路の一端がノードＳＣＯＭに接続され、他端がノードＳＲＣＧＮＤ（例えば０Ｖ）に接続され、ゲートがノードＩＮＶ＿Ｓに接続される。トランジスタ４２は、電流経路の一端がノードＳＣＯＭに接続され、他端がノードＳＳＲＣに接続され、ゲートに制御信号ＢＬＸが入力される。トランジスタ５６は、電流経路の一端がノードＳＳＲＣに接続され、他端に電源電圧ＶＤＤＳＡが与えられ、ゲートがノードＩＮＶ＿Ｓに接続される。トランジスタ４３は、電流経路の一端がノードＳＣＯＭに接続され、他端がノードＴＭＰに接続され、ゲートに制御信号ＸＸＬが入力される。トランジスタ４４は、電流経路の一端がノードＳＳＲＣに接続され、他端がノードＴＭＰに接続され、ゲートに制御信号ＨＬＬが入力される。
【００３５】
トランジスタ４７は、電流経路の一端が接地され、ゲートがノードＳＥＮに接続される。トランジスタ４８は、電流経路の一端がトランジスタ４７の電流経路の他端に接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＢが入力される。
【００３６】
トランジスタ４６は、電流経路の一端がノードＳＥＮに接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＢＬＱが入力される。トランジスタ５０は、電流経路の一端が接地され、ゲートがバスＬＢＵＳに接続される。トランジスタ４９は、電流経路の一端がトランジスタ５０の電流経路の他端に接続され、他端がノードＳＥＮに接続され、ゲートに制御信号ＬＳＬが入力される。
【００３７】
キャパシタ素子５７は、一方電極がノードＴＭＰに接続され、他方電極にクロックＣＬＫが入力される。
【００３８】
トランジスタ５１は、電流経路の一端がノードＴＭＰに接続され、他端がノードＮ１＿Ｕに接続され、ゲートに信号ＳＷ１＿Ｕが入力される。トランジスタ５２は、電流経路の一端がノードＮ１＿Ｕに接続され、他端が接地され、ゲートに信号ＳＷ１＿ＳＩＮＫが入力される。トランジスタ５３は、電流経路の一端がノードＮ１＿Ｕに接続され、他端がノードＮ１＿Ｌに接続され、ゲートに信号ＳＷ１＿Ｌが入力される。キャパシタ素子５８は、一方電極がノードＮ１＿Ｌに接続され、他端にクロックＣＬＫが入力される。
【００３９】
トランジスタ５４は、電流経路の一端がノードＴＭＰに接続され、他端がノードＳＥＮに接続され、ゲートに信号ＳＷ２が入力される。トランジスタ５５は、電流経路の一端がノードＳＥＮに接続され、他端が接地され、ゲートに信号ＳＷ２＿ＳＩＮＫが入力される。キャパシタ素子５９は、一方電極がノードＮ１＿Ｕに接続され、他端がノードＳＥＮに接続される。
【００４０】
以上の構成において、トランジスタ４０〜４５及び５６は、ビット線ＢＬの電位を制御すると共に、データをセンスするビット線制御部ＢＬ＿ＣＯＮＴとして機能する。またトランジスタ５１〜５５、及びキャパシタ素子５７〜５９は、センスされたデータに基づいて、後述するように読み出しデータを予測する予測部ＦＣとして機能する。また、トランジスタ４６〜５０は、バスＬＢＵＳを介して読み出しデータをラッチ回路ＳＤＬに転送するストローブ部ＳＢとして機能する。
【００４１】
次に、引き続き図３を参照してラッチ回路ＳＤＬについて説明する。図示するようにラッチ回路ＳＤＬは、低耐圧ｎチャネルＭＯＳトランジスタ６０〜６３及び低耐圧のｐチャネルＭＯＳトランジスタ６４〜６７を備えている。
【００４２】
トランジスタ６０は、電流経路の一端がバスＬＢＵＳに接続され、他端がノードＬＡＴ＿Ｓに接続され、ゲートに制御信号ＳＴＬが入力される。トランジスタ６１は、電流経路の一端がバスＬＢＵＳに接続され、他端がノードＩＮＶ＿Ｓに接続され、ゲートに制御信号ＳＴＩが入力される。トランジスタ６２は、電流経路の一端が接地され、他端がノードＬＡＴ＿Ｓに接続され、ゲートがノードＩＮＶ＿Ｓに接続される。トランジスタ６３は、電流経路の一端が接地され、他端がノードＩＮＶ＿Ｓに接続され、ゲートがノードＬＡＴ＿Ｓに接続される。トランジスタ６４は、電流経路の一端がノードＬＡＴ＿Ｓに接続され、ゲートがノードＩＮＶ＿Ｓに接続される。トランジスタ６５は、電流経路の一端がノードＩＮＶ＿Ｓに接続され、ゲートがノードＬＡＴ＿Ｓに接続される。トランジスタ６６は、電流経路の一端がトランジスタ６４の電流経路の他端に接続され、他端に電源電圧ＶＤＤＳＡが印加され、ゲートに制御信号ＳＬＬが入力される。トランジスタ６７は、電流経路の一端がトランジスタ６５の電流経路の他端に接続され、他端に電源電圧ＶＤＤＳＡが印加され、ゲートに制御信号ＳＬＩが入力される。
【００４３】
ラッチ回路ＳＤＬでは、トランジスタ６２、６４で第１インバータが構成され、トランジスタ６３、６５で第２インバータが構成されている。そして、第１インバータの出力及び第２インバータの入力（ノードＬＡＴ＿Ｓ）が、データ転送用のトランジスタ６０を介してバスＬＢＵＳに接続され、第１インバータの入力及び第２インバータの出力（ノードＩＮＶ＿Ｓ）が、データ転送用のトランジスタ６１を介してバスＬＢＵＳに接続される。ラッチ回路ＳＤＬは、データをノードＬＡＴ＿Ｓで保持し、その反転データをノードＩＮＶ＿Ｓで保持する。
【００４４】
ラッチ回路ＬＤＬ及びＵＤＬは、ラッチ回路ＳＤＬと同様の構成を有しているので、説明は省略するが、各トランジスタの参照番号及び制御信号名は、図３の通りラッチ回路ＳＤＬのものとは区別する。
【００４５】
プリチャージ回路３０は、バスＬＢＵＳをプリチャージする。プリチャージ回路３０は、例えば低耐圧ｎチャネルＭＯＳトランジスタ３１を含み、電流経路の一端がバスＬＢＵＳに接続され、ゲートには制御信号ＬＰＣが与えられる。
【００４６】
バススイッチ３２は、バスＤＢＵＳとバスＬＢＵＳとを接続することで、センスアンプユニットＳＡＵをラッチ回路ＸＤＬに接続する。すなわちバススイッチ３２は、例えば低耐圧ｎチャネルＭＯＳトランジスタ３３を含み、電流経路の一端がバスＤＢＵＳに接続され、他端がバスＬＢＵＳに接続され、ゲートには制御信号ＤＳＷが与えられる。
【００４７】
２．データの読み出し動作について  
次に、本実施形態に係るデータの読み出し動作につき、特にセンスアンプユニットＳＡＵの動作に着目して、以下説明する。
【００４８】
２．１  読み出し動作の大まかな流れについて  
まず、読み出し動作の大まかな流れにつき、図４を用いて説明する。図４は読み出し動作のフローチャートである。以下の動作は、例えば制御回路１４が各種制御信号を制御することによって行われる。
【００４９】
図示するように、データの読み出しは２回にわたって行われる。すなわち、制御回路１４はまず１回目のデータの読み出しを行う（ステップＳ１０）。この読み出し動作は、全ビット線ＢＬにつき一括して行われる。メモリセルトランジスタがオンしたビット線ＢＬでは、ビット線ＢＬからソース線ＳＬにセル電流が流れる。他方、メモリセルトランジスタがオフしたビット線ＢＬでは、セル電流は流れない。このように、電流が流れるか否かによって、データを判別出来る。
【００５０】
次に制御回路１４は、１回目の読み出しにおいてメモリセルトランジスタがオンしたビット線ＢＬ（セル電流が流れたビット線）をロックアウトする（ステップＳ１１）。すなわち制御回路１４は、セル電流の流れたビット線ＢＬを、ソース線ＳＬと同じ電位（例えば０Ｖ）に固定する。
【００５１】
次に制御回路１４は、残りのビット線ＢＬ、すなわちステップＳ１１でロックアウトされなかったビット線ＢＬにつき、２回目の読み出し動作を行う（ステップＳ１２）。
【００５２】
このように２回にわたって読み出し動作を行う理由は、メモリセルアレイには、電流の流れやすいビット線と流れにくいビット線とが存在するからである。もし、１回目の読み出しで読み出しデータを判断してしまうと、電流の流れにくいビット線については、仮にメモリセルトランジスタが“１”データ（低閾値）を保持していたとしても、誤って“０”データ（高閾値）と判断されるおそれがある。この点、１回目の読み出しの後、“１”データを保持すると判断されたビット線をロックアウトすることで、メモリセルアレイ内の全電流の総和を低減し、これによりソース線の上昇を抑制出来る。この状態で再度読み出しを行うことで、電流の流れにくいビット線についても、高精度にデータを読み出すことが出来る。以下の説明では、上記の読み出し方法を、「２回読み出し方式」と呼ぶ。
【００５３】
図５は、上記の２回読み出し方式の具体例を示すタイミングチャートである。ここでは、２本のビット線ＢＬ０、ＢＬ１のうち、１回目の読み出し時において、ビット線ＢＬ０に大きなセル電流が流れ、ビット線ＢＬ０からの読み出しデータが“１”と判断され、他方でビット線ＢＬ１には十分なセル電流が流れず、ビット線ＢＬ１からの読み出しデータが“０”と判断された場合について示している。
【００５４】
図示するように、時刻ｔ０において、選択ワード線に、読み出しデータに応じた電圧が印加され、またビット線ＢＬ０、ＢＬ１がプリチャージされる。その後、一定の時間が経った時刻ｔ１においてデータがセンスされ、時刻ｔ２で信号ＳＴＢが“Ｈ”レベルとされて、データがストローブされる。ビット線ＢＬ０に対応するデータは“０”データであると判断されたので、ビット線ＢＬ０はロックアウトされ、以後、０Ｖに固定される。他方で、ビット線ＢＬ１は引き続きプリチャージされ、２回目の読み出しが行われる。そしてビット線ＢＬ１については、２回目の読み出し結果に基づいて、読み出しデータが“０”であるか“１”であるかが判断される。
【００５５】
２．２  予測センスについて  
本実施形態に係る読み出し動作では、２回目の読み出し時において、少なくとも２回のセンス動作を行うことによりデータを予測し、これにより、読み出しに要する時間を短縮する。以後、本方法を「予測センス」と呼ぶ。図６は、２回目の読み出し動作の詳細を示すフローチャートである。図６に示す動作も、例えば制御回路１４の制御に基づいて行われる。
【００５６】
図示するように制御回路１４は、ビット線制御部ＢＬ＿ＣＯＮＴを制御して、ロックアウトされたビット線ＢＬを０Ｖ（あるいは所定の固定電位）に固定しつつ、残りのビット線（ロックアウトされなかったビット線）をプリチャージする（ステップＳ２０）。
【００５７】
そして、ビット線ＢＬの電位が安定するまで、所定期間Δｔ１だけ待ち（ステップＳ２１）、その後、ビット線ＢＬをセンスして、対応する電位を予測部ＦＣに保持させる（ステップＳ２２）。
【００５８】
引き続き制御回路１４は、所定期間Δｔ２だけ待ち（ステップＳ２３）、２回目のセンスを行い、対応する電位を予測部ＦＣに保持させる（ステップＳ２４）。そして制御回路１４は、ステップＳ２２及びＳ２４で保持した電位に基づいて、予測部ＦＣに対して予測データを生成させる（ステップＳ２５）。
【００５９】
その後制御回路１４は、ステップＳ２５で生成された予測データを、ストローブ部ＳＢにより、ラッチ回路ＳＤＬに転送する（ステップＳ２６）。
【００６０】
２．３  予測センスの具体例について  
上記予測センスの具体例につき、図７乃至図１４を用いて説明する。図７は、読み出し時における各制御信号及びノードの電位変化を示すタイミングチャートであり、図８乃至図１４はセンスアンプユニットＳＡＵの一部領域の回路図である。
【００６１】
図７の時刻ｔ１２以前に示すように、まず２回目の読み出しのためにビット線ＢＬがプリチャージされる。この様子を図８に示す。図７及び図８に示すように、信号ＢＬＳ、ＢＬＣ、ＢＬＸ“Ｈ”レベルとされ、またノードＩＮＶ＿Ｓは初期状態で“Ｌ”レベルとされることにより、トランジスタ４０〜４２、５６の電流経路を介して、ビット線ＢＬが例えば０．５Ｖにプリチャージされる。
【００６２】
この際、信号ＨＬＬも“Ｈ”レベルとされることで、キャパシタ素子５７が充電され、ノードＴＭＰの電位は例えば２．５Ｖ程度に上昇する。更に、信号ＳＷ１＿Ｕ及びＳＷ１＿Ｌが“Ｈ”レベルとされることで、キャパシタ素子５８が充電され、ノードＮ１＿Ｕも例えば２．５Ｖ程度に充電される。
【００６３】
但し、信号ＳＷ２は“Ｌ”レベルとされ、信号ＳＷ２＿ＳＩＮＫが“Ｈ”レベルとされることで、ノードＳＥＮは“Ｌ”レベル（例えば０Ｖ）に固定される。
【００６４】
次に、所定期間Δｔ１の後の時刻ｔ１２において、信号ＨＬＬが“Ｌ”レベルとされ、データの１回目のセンスが行われる。この様子を図９に示す。図示するように、信号ＨＬＬが“Ｌ”レベルとされる一方で、信号ＸＸＬが“Ｈ”レベルとされていることで、キャパシタ素子５７、５８は、ビット線ＢＬに流れる電流に応じて放電される。その結果、ノードＴＭＰ及びＮ１＿Ｕの電位は、２．５Ｖからある電位Ｖ１に低下する。メモリセルトランジスタの保持するデータが“１”データであれば、ビット線ＢＬからソース線ＳＬには十分に大きなセル電流が流れる。そのため、電位Ｖ１も十分に低くなる。他方、保持するデータが“０”データであれば、ビット線ＢＬからソース線ＳＬに流れる電流は小さい。従って、電位Ｖ１は、前述の場合よりも高くなる。
【００６５】
次に時刻ｔ１３において、センスされたデータがノードＳＥＮに保持される。この様子を図１０に示す。図示するように、時刻ｔ１３において、信号ＸＸＬが“Ｌ”レベルとされてトランジスタ４３がオフ状態とされ、信号ＳＷ２が“Ｈ”レベルとされてトランジスタ５４がオン状態とされ、更に信号ＳＷ２＿ＳＩＮＫが“Ｌ”レベルとされてトランジスタ５５がオフ状態とされる。その結果、ノードＴＭＰ及びＮ１＿Ｕの電位Ｖ１が、ノードＳＥＮに転送される。
【００６６】
以上により、１回目のデータセンスが終了する。次に２回目のデータセンスを開始する。そのために制御回路１４は、ノードＴＭＰを再度プリチャージする。この様子を図１１に示す。図示するように、信号ＨＬＬ及びＸＸＬが“Ｈ”レベルとされてトランジスタ４３、４４がオン状態とされることで、キャパシタ素子５７が充電されて、ノードＴＭＰの電位は再び２．５Ｖ程度まで充電される。１回目のセンス時と異なるのは、信号ＳＷ１＿Ｕが“Ｌ”レベルとされる点である。これにより、トランジスタ５１がオフ状態とされて、ノードＮ１＿Ｕは電圧Ｖ１でフローティングの状態となる。また、信号ＳＷ２も“Ｌ”レベルとされてトランジスタ５４がオフ状態とされるので、ノードＳＥＮは電圧Ｖ１でフローティングの状態となる。
【００６７】
次に、所定期間Δｔ２の後の時刻ｔ１５において、信号ＨＬＬが“Ｌ”レベルとされ、データの２回目のセンスが行われる。この様子を図１２に示す。図示するように、信号ＨＬＬが“Ｌ”レベルとされることで、キャパシタ素子５７は、ビット線ＢＬに流れるセル電流に応じて放電される。その結果、ノードＴＭＰの電位は、２．５Ｖからある電位Ｖ２に低下する。この時点では、１回目のセンス時（時刻ｔ１２〜ｔ１３）に比べて、ビット線ＢＬに流れるセル電流は安定している。すなわち、メモリセルトランジスタの保持するデータが“１”データであれば、ビット線ＢＬからソース線ＳＬに流れる電流は、１回目のセンス時よりも大きい。従って、この場合の電位Ｖ２は、１回目のセンス時に得られた電位Ｖ１よりも低くなる。他方、保持するデータが“０”データであれば、電流は１回目のセンス時よりも小さい。従って、この場合の電位Ｖ２は、１回目のセンス時に得られた電位Ｖ１よりも高くなる。
【００６８】
次に時刻ｔ１６において、センスされたデータがノードＳＥＮに保持される。この様子を図１３に示す。図示するように、時刻ｔ１６において、信号ＸＸＬが“Ｌ”レベルとされてトランジスタ４３がオフ状態とされる。そして信号ＳＷ２が“Ｈ”レベルとされてトランジスタ５４がオン状態とされ、その結果、ノードＴＭＰの電位Ｖ２がノードＳＥＮに転送される。
【００６９】
次に予測データが生成される。この様子を図１４に示す。図示するように、時刻ｔ１７において、信号ＳＷ２が“Ｌ”レベルとされつつ、信号ＳＷ１＿Ｕが“Ｈ”レベルされる。その結果、ノードＮ１＿Ｕには、ノードＴＭＰの電位Ｖ２が転送される。つまり、ノードＮ１＿Ｕの電位はＶ１からＶ２に変動する。すると、キャパシタ素子５９による容量結合によって、この変動分（Ｖ２−Ｖ１）と同じだけ、ノードＳＥＮの電位が変動する。すなわち、ノードＳＥＮの電位は、Ｖ２からＶ２＋（Ｖ２−Ｖ１）＝２・Ｖ２−Ｖ１に変化する。
【００７０】
その後、信号ＳＴＢが“Ｈ”レベルとされて、得られた予測データがバスＬＢＵＳを介してラッチ回路ＳＤＬに転送される。すなわち、図７に示すように、メモリセルトランジスタの保持データが“０”データであれば、ノードＳＥＮの電位は十分に高くなっているはずであり、その場合にはトランジスタ４７がオン状態とされて、ラッチ回路ＳＤＬには“Ｌ”レベルが格納される。他方、メモリセルトランジスタの保持データが“１”データであれば、ノードＳＥＮの電位は十分に低くなっているはずであり、その場合にはトランジスタ４７がオフ状態とされて、ラッチ回路ＳＤＬには初期データの“Ｈ”レベルが保持され続ける。なお、上記動作の期間、クロックＣＬＫは例えば“Ｌ”レベル（０Ｖ）を維持している。
【００７１】
３．本実施形態に係る効果  
本実施形態に係る構成であると、ＮＡＮＤ型フラッシュメモリの動作速度を向上出来る。本効果につき、以下説明する。
【００７２】
ＮＡＮＤ型フラッシュメモリの読み出し動作において、読み出しに要する時間のうちの大きな要素を占めるのは、ビット線の電流・電圧の変動が収まるまでの待ち時間である。この待ち時間が足りないと、ビット線がセル電流以外の要因で変動しているところでセンスすることになる。その結果、センスアンプから見える電流は、本来のセル電流と乖離し、そのため、誤センスの原因となる。一般的に、微細化とともにセル電流は小さくなり、また隣接容量が支配的なビット線容量は大きくなるため、この待ち時間は増えてしまい、スピードの劣化に繋がる。
【００７３】
そこで本実施形態では、ビット線の電流・電圧の変動が収まるまでの待ち時間が十分でなくとも、その変動の傾向の情報を元に、本来必要な最終待ち時間を取った時にセンスアンプから見える電流を予め予測する。そして、最終待ち時間前にセンスしてしまう「予測センス」を行う。
【００７４】
図４及び図５で説明したような２回読み出し方式では、１回目の読み出し及び２回目の読み出しのそれぞれにおいて、ビット線ＢＬの電流・電圧の変動が収まるのを待ってからデータセンスする必要がある。この待ち時間は、図５及び図７では“BL developing”と表記された時間帯である。そして、特に２回目の読み出し時における待ち時間はデータパターンによって異なり、特定のデータパターンの場合には待ち時間が特に長くなることがある。この点を図１５及び図１６を用いて説明する。図１５及び図１６は、読み出しデータパターン、ビット線電圧、及びセンスアンプから見たビット線電流を示す模式図であり、図１５は“０”データが読み出されるビット線、図１７は“１”データが読み出されるビット線に着目したものである。
【００７５】
まず図１５の例について説明する。図１５の例では、１回目の読み出しが終了した際にビット線ＢＬ１、ＢＬ３がロックアウトされ、これらに挟まれたビット線ＢＬ２（“０”データ：ＯＦＦセル）につき２回目の読み出しが行われる様子を示している。ビット線ＢＬ２からは“０”データが読み出されるので、理想的には、ビット線ＢＬ２にはほとんど電流は流れず（オフ電流一定）、またビット線ＢＬ２の電位も、センスアンプから与えられるあるプリチャージ電位で一定であるはずである。
【００７６】
しかし、隣接するビット線ＢＬ１、ＢＬ３がロックアウトされた瞬間、ビット線ＢＬ１、ＢＬ３とのカップリングにより、ビット線ＢＬ２の電位は低下する。すなわち、センスアンプから見ると、一時的に大きな電流が流れて、あたかもＯＮセル（“１”データ）であるかのように見える。その後、ビット線ＢＬ２の電流は減少し、本来のＯＦＦセルの電流値に近づいていき、またビット線ＢＬ２の電位もプリチャージ電位に向かって上昇する。
【００７７】
図１６の例では、１回目の読み出しが終了した際にビット線ＢＬ０、ＢＬ４がロックアウトされ、これらに挟まれたビット線ＢＬ１〜ＢＬ３につき２回目の読み出しが行われ、且つ、ビット線ＢＬ２に“１”データが読み出され、ビット線ＢＬ１、ＢＬ２に“０”データが読み出される様子を示している。
【００７８】
ビット線ＢＬ２には“１”データが読み出されるので、理想的には、ビット線ＢＬ２には大きなＯＮ電流が流れ、またビット線ＢＬ２の電位はプリチャージ電位で一定であるはずである。
【００７９】
しかし、ビット線ＢＬ４がロックアウトされた瞬間、ビット線ＢＬ３の電位はビット線ＢＬ４とのカップリングにより低下し、その後、上昇する。そしてビット線ＢＬ２の電位も、ビット線ＢＬ３とのカップリングにより上昇する。ビット線ＢＬ２は、ビット線ＢＬ０及びＢＬ１からも、同様の影響を受ける。その結果、センスアンプからは、ビット線ＢＬ２に流れる電流は少なく、あたかもＯＦＦセル（“０”データ）であるかのように見える。その後、ビット線ＢＬ２の電流は増加し、本来のＯＮセルの電流値に近づいていき、またビット線ＢＬ２の電位もプリチャージ電位に向かって低下する。
【００８０】
以上のように、読み出し時の待ち時間は、ビット線間のカップリングの影響によるものであり、実際にセンスするまでに数マイクロ秒程度もの待ち時間が必要とされる。この様子を図１７に示す。図１７は、センスアンプから見たビット線電流の時間変化を示すグラフである。図示するように、ビット線の電流が、“０”データか“１”データかに関わらず安定するまでの時間を待ってからセンス動作が行われる（時刻ｔｆ）。この待ち時間が十分で無いと、ビット線がセル電流以外の要因で変動しているところでセンスすることになり、データを誤って判定してしまう恐れがある。
【００８１】
しかし、ビット線の電流・電圧の変動の仕方は、ある程度時間が経った後は、その変動率は一定に収束し、単調増加や単調減少に近くなる。そこで本実施形態では、この変動率が一定に近くなったところで複数回センスし、その結果を元に、本来必要な最終待ち時間においてセンスアンプから見える電流を予め予測する。そして、この予測電流を基にして、最終待ち時間まで待つことなくセンスする。この様子を図１８に示す。図１８は、センスアンプから見たビット線電流の時間変化を示すグラフである。
【００８２】
図示するように本実施形態では、ビット線の電圧変動の変化率がある程度収まってきた段階で２回センス動作を行う（時刻ｔｓ１、ｔｓ２）。但し、ｔｓ２＝ｔｓ１＋Δｔである。この時刻ｔｓ１、ｔｓ２における電流センス後のセンスノード（図３のノードＳＥＮ）の電圧をそれぞれＶ１、Ｖ２とし、ｔｆ＝ｔｓ１＋２・Δｔ１とすれば、時刻ｔｆにおけるセンスノードの電圧Ｖｆは、近似的にＶｆ＝Ｖ２＋（Ｖ２−Ｖ１）＝２・Ｖ２−Ｖ１となる。そこで、センスアンプモジュールＳＡＵの予測部ＦＣは、２回目のセンス後の時刻ｔｓ２の段階で電圧Ｖｆを生成し、これをセンスする。この結果、時刻ｔｆよりも前の時点でセンス動作を行うことが出来、図１８に示すようにΔｔだけ読み出し動作を短縮化出来る。
【００８３】
また、非常に高密度に集積された三次元積層型ＮＡＮＤ型フラッシュメモリでは、読み出しターゲットとなるセル電流の大きさは数十ｎＡレベルと非常に低い。また、センスアンプモジュールＳＡＵの数は数ＫＢと多い。そのため、予測部ＦＣにミラー回路等を使用することが困難である。従って本実施形態では、センスした電流を一旦アナログ電圧値に変換して容量素子に取り込み、センス毎にその結果をアナログ値の電圧のまま演算させる。これにより、最終待ち時間での予想センス電圧をセンスノードＳＥＮに取り出している。
【００８４】
更に、センスアンプモジュール１１は、メモリセルアレイ１０の下部に形成出来る。つまり、センスアンプモジュール１１とメモリセルアレイ１０は、半導体基板上に積層される。従って、予測部ＦＣを設けることによってセンスアンプモジュール１１のサイズが大きくなったとしても、それはチップサイズの増大に殆ど影響を与えない。
【００８５】
４．変形例等  
上記のように、実施形態に係る半導体記憶装置は、メモリセルと、ビット線と、センスアンプとを備える。メモリセルは、半導体基板上に積層される。ビット線は、メモリセルに電気的に接続され、データを転送可能である。センスアンプは、メモリセルからデータを読み出す。センスアンプは、第１〜第６トランジスタ(Tr42,Tr44,Tr43,Tr51,Tr54,Tr47 in FIG3)を備える。第１トランジスタ(Tr42)は、ビット線をプリチャージする。第２トランジスタ(Tr44)は、第１ノード(TMP in FIG3)を充電する。第３トランジスタ(Tr43)は、ビット線を第１ノード(TMP)に接続する。第４トランジスタ(Tr51)は、第１ノード(TMP)を第２ノード(N1_U)に接続する。第５トランジスタ(Tr54)は、第１ノード(TMP)を第３ノード(SEN)に接続する。第６トランジスタ(Tr47)は、第３ノード(SEN)の電位に応じて読み出しデータをセンスする。そしてデータの読み出し時において、  
（１）前記第１乃至第４トランジスタ(Tr42-44,51)のゲート信号(BLX,HLL,XXL,SW1_U)がアサートされ(〜t12 in FIG7, FIG8: 1st precharge)、  
（２）次に、前記第２トランジスタ(Tr44)のゲート信号(HLL)がネゲートされ(t12-13 in FIG7, FIG9: discharge and store V1 to N1_U)、  
（３）次に、前記第４トランジスタ(Tr51)のゲート信号(SW1_U)がネゲートされつつ、前記第２トランジスタ(Tr44)のゲート信号(HLL)がアサートされ(t14-15 in FIG7, FIG11: 2nd precharge)、  
（４）次に、前記第２トランジスタ(Tr44)のゲート信号(HLL)がネゲートされ(t15-16 in FIG7, FIG12: discharge)、  
（５）次に、前記第３、第４トランジスタ(Tr43,51)のゲート信号(XXL, SW1_U)がネゲートされた状態で、前記第５トランジスタ(Tr54)のゲート信号(SW2)がアサートされ(t16-17 in FIG7, FIG13: transfer V2 to SEN)、  
（６）次に、前記第４トランジスタ(Tr51)のゲート信号(SW1_U)がアサートされる(t17-18 in FIG7, FIG14: generate forecast data)。  
なお「アサート」とは、信号が有効とされることを意味し、例えばｎチャネルＭＯＳトランジスタのゲート信号の場合には論理“Ｈ”レベルを示す。ｐチャネルＭＯＳトランジスタの場合は逆に論理“Ｌ”レベルを示す。他方、「ネゲート」とは信号が無効とされることを意味し、例えばｎチャネルＭＯＳトランジスタのゲート信号の場合には論理“Ｌ”レベルを示す。ｐチャネルＭＯＳトランジスタの場合は逆に論理“Ｈ”レベルを示す。
【００８６】
本構成によれば、半導体記憶装置の動作信頼性を向上出来る。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施形態では図４及び図５で説明したように２回読み出し方式において、２回目の読み出し時に予測センスを用いる場合を例に説明した。しかし予測センスは、１回目の読み出し時に適用しても良いし、１回目及び２回目の両方の読み出し時に適用しても良い。また、２回読み出し方式では無く、１回の読み出しにより全ビット線のデータを確定する方式に適用しても良い。
【００８７】
また上記実施形態では、例えば図１８で説明したように、２回のセンス動作によって予測データを生成している。しかし予測データは、３回以上の任意の複数回のセンス動作によって生成されても良い。センス回数が多いほど、予測データの精度を向上出来る。また、予測データを生成する予測部ＦＣは図３で説明した構成に限らず、例えばデジタル回路等によって構成されても良い。更に、予測データの具体的な生成方法は上記実施形態に限られず、また図８及び図９におけるセンスノードＳＥＮの電位は０Ｖに限られず、その他の電位に固定されていても良い。
【００８８】
更に上記実施形態は、個々のメモリセルトランジスタが２ビット以上のデータを保持可能なＭＬＣ（multi-level cell）タイプであっても良い。図１９は、メモリセルトランジスタが２ビットデータを保持する場合、言い換えれば、４つの閾値レベル（閾値の低い順からＥＰレベル、Ａレベル、Ｂレベル、Ｃレベル）を有し得る場合の２回読み出し方式を示すタイミングチャートである。
【００８９】
図示するように、まず下位ビットの読み出しが行われる。すなわち、選択ワード線ＷＬには、ＡレベルとＢレベルとを区別する電圧ＶＢが印加されて、２回の読み出しが実行される。次に、上位ビットの読み出しが行われる。まず、選択ワード線ＷＬに、ＥＰレベルとＡレベルとを区別する電圧ＶＡが印加されて、下位ビット読み出し時にオンしたメモリセルにつき、閾値がＥＰレベルであるかＡレベルであるかが判断される。次に、選択ワード線ＷＬに、ＢレベルとＣレベルとを区別する電圧ＶＣが印加されて、下位ビット読み出し時にオフしたメモリセルにつき、閾値がＢレベルであるかＣレベルであるかが判断される。
【００９０】
このようなケースにおいても、下位ビット読み出し及び上位ビット読み出しの両方に対して、上記説明した予測センスを適用出来る。
【００９１】
また上記実施形態では、半導体記憶装置として三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明した。三次元の積層構造は特に所定の構造に限定されるものでは無く、図２に示す回路に等価な構成であれば良い。例えば、半導体基板の鉛直方向にトランジスタＭＴ０〜ＭＴ７が積み重なる構成であっても良いし、あるいはトランジスタＭＴ０〜ＭＴ８の直列接続が、半導体基板上方にＵ字型に配列される構成であっても良い。また上記実施形態は、三次元積層型に限られず、半導体基板の平面内にメモリセルが二次元的に配列された従来型のＮＡＮＤ型フラッシュメモリ等にも適用出来る。
【００９２】
更に、図２に示したメモリセルアレイは、図２０のような構成としても良い。図２０はブロックＢＬＫ０の回路図であり、その他のブロックＢＬＫも同様の構成を有し得る。図示するように、各メモリグループＧＰはセレクトゲート線ＳＧＤ、ＳＧＳに隣接するダミーワード線ＷＬＤＤ及びＷＬＤＳを有する。そしてワード線ＷＬ０〜ＷＬ３、ワード線ＷＬ０に隣接するダミーワード線ＷＬＤＤ、バックゲート線ＢＧ、偶数番目のセレクトゲート線ＳＧＤ０、ＳＧＤ２、及び奇数番目のセレクトゲート線ＳＧＳ１、ＳＧＳ３は、メモリセルアレイ１０の一端側に引き出される。これに対してワード線ＷＬ４〜ＷＬ７、ワード線ＷＬ７に隣接するダミーワード線ＷＬＤＳ、偶数番目のセレクトゲート線ＳＧＳ０、ＳＧＳ２、及び奇数番目のセレクトゲート線ＳＧＤ１、ＳＧＤ３は、メモリセルアレイの、前記一端側とは逆側の他端側に引き出される。このような構成としても良い。本構成において、例えばワード線ＷＬを選択するロウデコーダを２つのロウデコーダに分割し、メモリセルアレイ１０を挟んで対向するようにこれらを配置しても良い。そして、一方のロウデコーダによりセレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＳ１、ＳＧＳ３、ワード線ＷＬ０〜ＷＬ３、ダミーワード線ＷＬＤＤ、及びバックゲート線ＢＧを選択し、他方のロウデコーダによりセレクトゲート線ＳＧＳ０、ＳＧＳ２、ＳＧＤ１、ＳＧＤ３、ワード線ＷＬ４〜ＷＬ７、及びダミーワード線ＷＬＤＳを選択するようにしても良い。本構成によれば、ロウ系の周辺回路（ロウデコーダやロウドライバ）とメモリセルアレイ１０との間の領域のセレクトゲート線やワード線等の配線の混雑を緩和出来る。
【００９３】
更に上記実施形態は、ＮＡＮＤ型フラッシュメモリに限らず、例えばシングルエンドのセンスアンプを備えた記憶装置全般に適用出来、一例としては抵抗変化型メモリ（ＲｅＲＡＭ）等にも適用出来る。
【００９４】
また、上記実施形態で説明した信号の電位はあくまで一例であり、その機能を果たすことが出来れば、上記説明した値に限定されるものではない。また、上記実施形態で説明したフローチャートは、可能な限りその処理の順序を入れ替えても良い。
【００９５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００９６】
１…ＮＡＮＤ型フラッシュメモリ、１１…センスアンプモジュール、１２…カラムセレクタ、１３…入出力回路、１４…制御回路、１５…ＮＡＮＤストリング
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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