(57)【要約】【課題】  従来の撮像装置では、逐次比較型のＡＤ変換回路の動作に用いる基準電位の補正と、ＡＤ変換によって生成したデジタル信号の補正と、をそれぞれ行う形態について検討されていなかった。【解決手段】  逐次比較型のＡＤ変換回路の動作に用いる基準電位の補正と、画素が出力する画素信号を変換したデジタル信号の補正と、を行う撮像装置を提供する。【選択図】  図１
2014120868.tif 000002
【特許請求の範囲】
【請求項１】
画素信号を出力する画素と、
前記画素信号をデジタル信号に変換するＡＤ変換部と、を有する撮像装置の駆動方法であって、
前記ＡＤ変換部は、参照信号と前記画素信号に基づく信号とを比較して比較結果信号を出力する比較器を有し、
前記ＡＤ変換部を、逐次比較型とランプ型の一方のＡＤ変換回路として動作させて、前記画素信号に基づくデジタル信号の上位ビットの信号値を決定させた後に、
前記ＡＤ変換部を、前記逐次比較型と前記ランプ型の他方のＡＤ変換回路として動作させて、前記画素信号に基づく前記デジタル信号の下位ビットの信号値を決定させ、
前記駆動方法は、前記ＡＤ変換部を前記ランプ型のＡＤ変換回路として動作させる場合において、
第１のランプ信号と比較信号と、を前記比較器に与え、前記第１のランプ信号と前記比較信号とを前記比較器が比較して出力する比較結果信号に基づいて、前記ＡＤ変換部に第１のデジタル信号を生成させ、
前記第１のランプ信号とは異なる電位から電位の変化を開始する第２のランプ信号と、前記比較信号と、を前記比較器に与え、前記第２のランプ信号と前記比較信号とを前記比較器が比較して出力する比較結果信号に基づいて、前記ＡＤ変換部に第２のデジタル信号を生成させ、
前記撮像装置に、前記第１のデジタル信号と前記第２のデジタル信号とに基づいて補正値を生成させ、
前記逐次比較型のＡＤ変換回路としての動作に用いる基準電位を前記補正値に基づいて補正する第１の補正動作と、
前記画素信号に基づく前記デジタル信号を前記補正値に基づいて補正する第２の補正動作と、を行うことを特徴とする撮像装置の駆動方法。
【請求項２】
前記撮像装置は、各々が前記画素を有する複数の画素列と、各々が前記画素列の各々に対応して設けられた複数の前記ＡＤ変換部と、を有し、
前記複数のＡＤ変換部の各々の前記補正値から平均値を得て、前記平均値に基づいて、前記第１の補正動作と前記第２の補正動作と、を行うことを特徴とする請求項１に記載の撮像装置の駆動方法。
【請求項３】
前記比較信号は前記基準電位に基づく信号であり、
補正した前記基準電位に基づく第２の比較信号と前記第１のランプ信号とに基づいて第３のデジタル信号を生成し、
前記第２の比較信号と前記第２のランプ信号とに基づいて第４のデジタル信号を生成し、
前記第３のデジタル信号と前記第４のデジタル信号とに基づいて第２の補正値を生成し、
前記第２の補正動作に用いる前記補正値が前記第２の補正値であることを特徴とする請求項１または２に記載の撮像装置の駆動方法。
【請求項４】
前記第２の補正動作を、前記ＡＤ変換部が生成するデジタル信号の最小値から最大値の範囲において、１つの前記補正値で行うことを特徴とする請求項１〜３のいずれかに記載の撮像装置の駆動方法。
【請求項５】
前記ＡＤ変換部が、前記逐次比較型のＡＤ変換回路として動作して、前記画素信号に基づくデジタル信号の、複数のビットを有する上位ビットの信号値を決定し、
前記ＡＤ変換部が、前記ランプ型のＡＤ変換回路として動作して、前記画素信号に基づく前記デジタル信号の下位ビットの信号値を決定し、
前記第１のランプ信号が電位の変化を開始する電位と、前記第２のランプ信号が電位の変化を開始する電位と、の電位差が、
前記上位ビットのうちの最下位ビットの信号値の差に対応する電位差であることを特徴とする請求項１〜４のいずれかに記載の撮像装置の駆動方法。
【請求項６】
前記ＡＤ変換部の前記ランプ型のＡＤ変換回路としての動作で前記比較器に与えるランプ信号を補正しないことを特徴とする請求項１〜５のいずれかに記載の撮像装置の駆動方法。
【請求項７】
前記比較器は一のノードと、他のノードとを有し、
前記比較器は、前記一のノードと前記他のノードとの電位を比較し、
前記撮像装置は、前記比較器の前記一のノードに前記画素信号とテスト信号のいずれかを与え、
前記比較器の前記他のノードに前記第１のランプ信号と前記第２のランプ信号とを順に与えることを特徴とする請求項１〜６のいずれかに記載の撮像装置の駆動方法。
【請求項８】
前記テスト信号の信号値が、前記画素の出力するノイズ信号の信号値に基づくことを特徴とする請求項７に記載の撮像装置の駆動方法。
【請求項９】
前記撮像装置はさらに、オプティカルブラック画素を有し、
前記テスト信号の信号値が、前記オプティカルブラック画素が出力する信号の信号値に基づくことを特徴とする請求項７に記載の撮像装置の駆動方法。
【請求項１０】
前記撮像装置はさらにリファレンス画素を有し、
前記テスト信号の信号値が、前記リファレンス画素の出力する信号の信号値に基づくことを特徴とする請求項７に記載の撮像装置の駆動方法。
【請求項１１】
前記撮像装置は、さらに前記画素信号が与えられる入力ノードを有する増幅器を有し、前記増幅器は前記画素信号にゲインを掛けて前記比較器に信号を出力し、
前記テスト信号の信号値が、リセットされた前記入力ノードの電位に基づいて前記増幅器が出力する信号の信号値に基づくことを特徴とする請求項７〜１０のいずれかに記載の撮像装置の駆動方法。
【請求項１２】
前記ＡＤ変換部は、複数の容量値を有する信号供給回路をさらに有し、
前記複数の容量値のうちの第１の容量値と前記基準電位とに基づいて、前記信号供給回路が前記第１のランプ信号を前記比較器に与え、
前記第１の容量値とは容量値の異なる第２の容量値と前記基準電位とに基づいて、前記信号供給回路が前記第２のランプ信号を前記比較器に与えることを特徴とする請求項１〜１１のいずれかに記載の撮像装置の駆動方法。
【請求項１３】
前記第１のデジタル信号と前記第２のデジタル信号との差に基づいて、前記補正値を生成することを特徴とする請求項１〜１２のいずれかに記載の撮像装置の駆動方法。
【請求項１４】
画素信号を出力する画素と、
前記画素信号をデジタル信号に変換するＡＤ変換部と、
制御回路と、を有する撮像装置であって、
前記ＡＤ変換部は、参照信号と前記画素信号に基づく信号と、を比較して比較結果信号を出力する比較器を有し、
前記制御回路は、
前記ＡＤ変換部を、逐次比較型とランプ型の一方のＡＤ変換回路として動作させて、前記画素信号に基づくデジタル信号の上位ビットの信号値を決定させた後に、
前記ＡＤ変換部を、前記逐次比較型と前記ランプ型の他方のＡＤ変換回路として動作させて、前記画素信号に基づく前記デジタル信号の下位ビットの信号値を決定させる回路であって、
前記制御回路が前記ＡＤ変換部を前記ランプ型のＡＤ変換回路として動作させる場合において、
第１のランプ信号と比較信号と、が前記比較器に与えられ、前記第１のランプ信号と前記比較信号とを前記比較器が比較して出力する前記比較結果信号に基づいて、前記ＡＤ変換部が第１のデジタル信号を生成し、
前記第１のランプ信号とは異なる電位から電位の変化を開始する第２のランプ信号と、前記比較信号と、が前記比較器に与えられ、前記第２のランプ信号と前記比較信号とを前記比較器が比較して出力する前記比較結果信号に基づいて、前記ＡＤ変換部が第２のデジタル信号を生成し、
前記撮像装置はさらに、前記第１のデジタル信号と前記第２のデジタル信号が与えられる信号処理回路を有し、
前記信号処理回路が、
前記第１のデジタル信号と前記第２のデジタル信号とに基づいて補正値を生成する回路と、
前記逐次比較型のＡＤ変換回路としての動作に用いる基準電位を、前記補正値に基づいて補正する第１の補正動作と、前記画素信号を変換した前記デジタル信号を前記補正値に基づいて補正する第２の補正動作と、を行う回路と、
を有することを特徴とする撮像装置。
【請求項１５】
請求項１４に記載の撮像装置と、前記撮像装置から出力される信号を処理する出力信号処理部と、を有することを特徴とする撮像システム。
【請求項１６】
画素信号を出力する画素と、
前記画素信号をデジタル信号に変換するＡＤ変換部と、
制御回路と、を有する撮像装置と、
出力信号処理部と、を有する撮像システムであって、
前記ＡＤ変換部は、参照信号と前記画素信号に基づく信号と、を比較して比較結果信号を出力する比較器を有し、
前記制御回路は、
前記ＡＤ変換部を、逐次比較型とランプ型の一方のＡＤ変換回路として動作させて、前記画素信号に基づくデジタル信号の上位ビットの信号値を決定させた後に、
前記ＡＤ変換部を、前記逐次比較型と前記ランプ型の他方のＡＤ変換回路として動作させて、前記画素信号に基づく前記デジタル信号の下位ビットの信号値を決定させる回路であって、
前記制御回路が前記ＡＤ変換部を前記ランプ型のＡＤ変換回路として動作させる場合において、
第１のランプ信号と比較信号と、が前記比較器に与えられ、前記第１のランプ信号と前記比較信号とを前記比較器が比較して出力する前記比較結果信号に基づいて、前記ＡＤ変換部が第１のデジタル信号を生成し、
前記第１のランプ信号とは異なる電位から電位の変化を開始する第２のランプ信号と、前記比較信号と、が前記比較器に与えられ、前記第２のランプ信号と前記比較信号とを前記比較器が比較して出力する前記比較結果信号に基づいて、前記ＡＤ変換部が第２のデジタル信号を生成し、
前記出力信号処理部に、前記第１のデジタル信号と前記第２のデジタル信号が与えられ、
前記出力信号処理部が、
前記第１のデジタル信号と前記第２のデジタル信号とに基づいて補正値を生成する回路と、
前記逐次比較型のＡＤ変換回路としての動作に用いる基準電位を、前記補正値に基づいて補正する第１の補正動作と、前記画素信号を変換した前記デジタル信号を前記補正値に基づいて補正する第２の補正動作と、を行う回路と、
を有することを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するＡＤ変換部を有する撮像装置の駆動方法、撮像装置、撮像システムに関する。
【背景技術】
【０００２】
アナログ信号をデジタル信号に変換するＡＤ変換部を有する撮像装置が知られている。特許文献１のように、ＡＤ変換部の一例として、２段階のＡＤ変換を行うＡＤ変換部を有する撮像装置が知られている。特許文献１の撮像装置では、ＡＤ変換部を逐次比較型のＡＤ変換回路として動作させてサブレンジを特定し、その後、ＡＤ変換部を、ランプ信号を用いたランプ型のＡＤ変換回路として動作させて、特定されたサブレンジにある信号のＡＤ変換を行う。特許文献１では、隣接するサブレンジ間の入出力特性の不連続性を低減するため、まず、ＡＤ変換部を逐次比較型のＡＤ変換回路として、テスト信号を第１のデジタル信号に変換する。この第１のデジタル信号が所定の値となるよう、テスト信号の値を調節する。そして、ＡＤ変換部をランプ型のＡＤ変換回路として、値を調節したテスト信号を第２のデジタル信号に変換する。この第２のデジタル信号が所定の値となるよう、ランプ信号を生成する回路を駆動するクロック周波数を調整して、ランプ信号の単位時間当たりの電位の変化幅を調節する。つまり、特許文献１では、アナログ信号のＡＤ変換に用いる信号の補正が記載されている。
【０００３】
また、特許文献２には、上位ビットを決定するフラッシュ型のＡＤ変換回路と、下位ビットを決定するランプ型のＡＤ変換回路とを行うＡＤ変換部を有することが記載されている。特許文献２では、フラッシュ型のＡＤ変換回路において入力される電位幅を４つの区間に分割する。そして、分割した４つの区間のそれぞれについて、ランプ型のＡＤ変換回路で得られたデータと本来あるべき理想のデータとの差分を無くすための補正係数を算出する。この補正係数を用いて、ＡＤ変換回路が出力したデジタル信号の補正を行う。つまり、特許文献２では、ＡＤ変換によって生成したデジタル信号の補正が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１１４７８５号公報
【特許文献２】特開２０１１−２５００３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１、特許文献２に記載の撮像装置では、逐次比較型のＡＤ変換回路の動作に用いる基準電位の補正と、ＡＤ変換によって生成したデジタル信号の補正と、を好適に行う形態について検討されていなかった。
【課題を解決するための手段】
【０００６】
本発明は上記の課題を解決するために為されたものであり、一の態様は、画素信号を出力する画素と、前記画素信号をデジタル信号に変換するＡＤ変換部と、を有する撮像装置の駆動方法であって、前記ＡＤ変換部は、参照信号と前記画素信号に基づく信号とを比較して比較結果信号を出力する比較器を有し、前記ＡＤ変換部を、逐次比較型とランプ型の一方のＡＤ変換回路として動作させて、前記画素信号に基づくデジタル信号の上位ビットの信号値を決定させた後に、前記ＡＤ変換部を、前記逐次比較型と前記ランプ型の他方のＡＤ変換回路として動作させて、前記画素信号に基づく前記デジタル信号の下位ビットの信号値を決定させ、前記駆動方法は、前記ＡＤ変換部を前記ランプ型のＡＤ変換回路として動作させる場合において、第１のランプ信号と比較信号と、を前記比較器に与え、前記第１のランプ信号と前記比較信号とを前記比較器が比較して出力する比較結果信号に基づいて、前記ＡＤ変換部に第１のデジタル信号を生成させ、前記第１のランプ信号とは異なる電位から電位の変化を開始する第２のランプ信号と、前記比較信号と、を前記比較器に与え、前記第２のランプ信号と前記比較信号とを前記比較器が比較して出力する比較結果信号に基づいて、前記ＡＤ変換部に第２のデジタル信号を生成させ、前記撮像装置に、前記第１のデジタル信号と前記第２のデジタル信号とに基づいて補正値を生成させ、前記逐次比較型のＡＤ変換回路としての動作に用いる基準電位を前記補正値に基づいて補正する第１の補正動作と、前記画素信号に基づく前記デジタル信号を前記補正値に基づいて補正する第２の補正動作と、を行うことを特徴とする撮像装置の駆動方法である。
【０００７】
また別の態様は、画素信号を出力する画素と、前記画素信号をデジタル信号に変換するＡＤ変換部と、制御回路と、を有する撮像装置であって、前記ＡＤ変換部は、参照信号と前記画素信号に基づく信号と、を比較して比較結果信号を出力する比較器を有し、前記制御回路は、前記ＡＤ変換部を、逐次比較型とランプ型の一方のＡＤ変換回路として動作させて、前記画素信号に基づくデジタル信号の上位ビットの信号値を決定させた後に、前記ＡＤ変換部を、前記逐次比較型と前記ランプ型の他方のＡＤ変換回路として動作させて、前記画素信号に基づく前記デジタル信号の下位ビットの信号値を決定させる回路であって、前記制御回路が前記ＡＤ変換部を前記ランプ型のＡＤ変換回路として動作させる場合において、第１のランプ信号と比較信号と、が前記比較器に与えられ、前記第１のランプ信号と前記比較信号とを前記比較器が比較して出力する前記比較結果信号に基づいて、前記ＡＤ変換部が第１のデジタル信号を生成し、前記第１のランプ信号とは異なる電位から電位の変化を開始する第２のランプ信号と、前記比較信号と、が前記比較器に与えられ、前記第２のランプ信号と前記比較信号とを前記比較器が比較して出力する前記比較結果信号に基づいて、前記ＡＤ変換部が第２のデジタル信号を生成し、前記撮像装置はさらに、前記第１のデジタル信号と前記第２のデジタル信号が与えられる信号処理回路を有し、前記信号処理回路が、前記第１のデジタル信号と前記第２のデジタル信号とに基づいて補正値を生成する回路と、前記逐次比較型のＡＤ変換回路としての動作に用いる基準電位を、前記補正値に基づいて補正する第１の補正動作と、前記画素信号を変換した前記デジタル信号を前記補正値に基づいて補正する第２の補正動作と、を行う回路と、を有することを特徴とする撮像装置である。
【０００８】
また別の態様は、画素信号を出力する画素と、前記画素信号をデジタル信号に変換するＡＤ変換部と、制御回路と、を有する撮像装置と、出力信号処理部と、を有する撮像システムであって、前記ＡＤ変換部は、参照信号と前記画素信号に基づく信号と、を比較して比較結果信号を出力する比較器を有し、前記制御回路は、前記ＡＤ変換部を、逐次比較型とランプ型の一方のＡＤ変換回路として動作させて、前記画素信号に基づくデジタル信号の上位ビットの信号値を決定させた後に、前記ＡＤ変換部を、前記逐次比較型と前記ランプ型の他方のＡＤ変換回路として動作させて、前記画素信号に基づく前記デジタル信号の下位ビットの信号値を決定させる回路であって、前記制御回路が前記ＡＤ変換部を前記ランプ型のＡＤ変換回路として動作させる場合において、第１のランプ信号と比較信号と、が前記比較器に与えられ、前記第１のランプ信号と前記比較信号とを前記比較器が比較して出力する前記比較結果信号に基づいて、前記ＡＤ変換部が第１のデジタル信号を生成し、前記第１のランプ信号とは異なる電位から電位の変化を開始する第２のランプ信号と、前記比較信号と、が前記比較器に与えられ、前記第２のランプ信号と前記比較信号とを前記比較器が比較して出力する前記比較結果信号に基づいて、前記ＡＤ変換部が第２のデジタル信号を生成し、前記出力信号処理部に、前記第１のデジタル信号と前記第２のデジタル信号が与えられ、前記出力信号処理部が、前記第１のデジタル信号と前記第２のデジタル信号とに基づいて補正値を生成する回路と、前記逐次比較型のＡＤ変換回路としての動作に用いる基準電位を、前記補正値に基づいて補正する第１の補正動作と、前記画素信号を変換した前記デジタル信号を前記補正値に基づいて補正する第２の補正動作と、を行う回路と、を有することを特徴とする撮像システムである。
【発明の効果】
【０００９】
本発明により、逐次比較型のＡＤ変換回路の動作に用いる基準電位の補正と、ＡＤ変換によって生成したデジタル信号の補正と、を好適に行うことができる。これにより、逐次比較型のＡＤ変換回路とランプ型のＡＤ変換回路として動作するＡＤ変換部のリニアリティを向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】撮像装置の構成の一例を示した図。
【図２】ＡＤ変換部の構成の一例と、ＡＤ変換部の動作の一例を示した図。
【図３】ＡＤ変換部の補正動作の一例を示した図。
【図４】信号処理回路の構成の一例と、補正動作の一例を示した図。
【図５】ＡＤ変換部の他の構成の一例と、ＡＤ変換部の他の動作の一例を示した図。
【図６】ＡＤ変換部の他の構成の一例と、ＡＤ変換部の他の動作の一例を示した図。
【図７】ＡＤ変換部の他の動作の一例と、撮像システムの構成の一例を示した図。
【発明を実施するための形態】
【００１１】
〔実施例１〕
以下、図面を参照しながら本実施例の撮像装置を説明する。
【００１２】
図１は、本実施例の撮像装置の構成の一例を示した模式図である。本実施例の撮像装置は、各々が画素信号を出力する複数の画素１００が行列状に配されている。画素１００は垂直走査回路１０１によって行ごとに走査され、入射光を光電変換した画素信号を増幅器１０５に出力する。垂直走査回路１０１はタイミングジェネレータ４００からの信号に基づいて画素１００の行ごとの走査を行う。増幅器１０５に与えられた画素信号は、増幅器１０５のゲインに基づいて増幅され、スイッチ１１４を介して比較入力部２１０に出力される。この増幅器１０５が出力する信号を増幅画素信号と表記する。各列の比較入力部２１０には、基準電位供給回路３１０から基準電位ＶＲＦと、ランプ信号供給回路３２０からランプ信号ＶＲＭＰがそれぞれ与えられる。比較器２２０は、基準電位ＶＲＦに基づく信号と増幅画素信号とを比較した結果に基づく比較結果信号ＣＭＰを出力する。ＡＤ変換部２６０は比較結果信号ＣＭＰに基づいて、Ｎビットのうちの上位ｍビットのデジタル信号Ｄｈｉを生成する。さらに、比較器２２０は、ランプ信号ＶＲＭＰと増幅画素信号に基づく信号とを比較した比較結果信号ＣＭＰを出力する。ＡＤ変換部２６０は比較結果信号ＣＭＰに基づいて、Ｎビットのうちの下位ｎビットのデジタル信号Ｄｌｏを生成する。ここでＮ、ｍ、ｎはＮ＝ｍ＋ｎの関係式が成り立つ。
【００１３】
制御回路２３０は、タイミングジェネレータ４００、比較器２２０からの信号に基づいて、比較入力部２１０、カウンタ２４０、メモリ２５０を動作させる。カウンタ２４０はタイミングジェネレータ４００からクロック信号ＣＬＫが与えられる。制御回路２３０は、ランプ信号供給回路３２０がランプ信号ＶＲＭＰの時間に依存した電位の変化を開始させるのに基づいて、カウンタ２４０にクロック信号ＣＬＫの計数を開始させる。制御回路２３０はメモリ２５０に、デジタル信号Ｄｈｉと、デジタル信号Ｄｌｏとをそれぞれ保持させる。ＡＤ変換部２６０は、比較入力部２１０、比較器２２０、制御回路２３０、カウンタ２４０、メモリ２５０を有している。
【００１４】
水平走査回路５００はタイミングジェネレータ４００からの信号に基づいて、各列のメモリ２５０が保持したデジタル信号Ｄｈｉとデジタル信号Ｄｌｏをそれぞれ信号処理回路４１０に順次転送する。信号処理回路４１０は、デジタル信号Ｄｈｉとデジタル信号Ｄｌｏに基づいて、撮像信号ＯｕｔＳｉｇを出力する。タイミングジェネレータ４００には、クロック信号ＣＬＫと垂直同期信号ＶＤが与えられている。垂直同期信号ＶＤに基づいて、タイミングジェネレータは垂直走査回路１０１に画素１００の行ごとの走査を行わせる。
【００１５】
本実施例の撮像装置はさらに、テスト信号供給回路３００を有している。テスト信号供給回路３００は、テスト信号Ｖ＿ＣＡＬを各列のスイッチ１１４に出力する。スイッチ１１４は、タイミングジェネレータ４００が制御信号ＣｔｒをＬｏｗレベル（以下、Ｌレベルと表記する）とすると、増幅器１０５と比較入力部２１０とを導通させる。一方、スイッチ１１４は、タイミングジェネレータ４００が制御信号ＣｔｒをＨｉｇｈレベル（以下、Ｈレベルと表記する）とすると、テスト信号供給回路３００と比較入力部２１０とを導通させる。
【００１６】
図２（ａ）に、比較入力部２１０と比較器２２０の構成の一例を示す。
【００１７】
スイッチ１１４から出力されるアナログ信号Ａ＿ＩＮは、容量素子Ｃ０を介して比較器２２０の非反転入力ノードに与えられる。また、容量素子Ｃ０の一方のノードは、スイッチ２１１を導通するとグラウンド電位にリセットされる。ここでは説明をわかりやすくするためにグランド電位にリセットするとしたが、実際の回路ではコンパレータの入力レンジを考慮した電位にリセットされる。また、比較器２２０の反転入力ノードには複数の容量素子Ｃ１、Ｃ２，Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７の各々の一方のノードが並列して電気的に接続される。また、複数の容量素子Ｃ１、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７の各々の他方のノードがそれぞれスイッチｓ＿ｌｏ、ｓ０、ｓ１、ｓ２、ｓ３、ｓ４およびスイッチ２１２を介して比較器２２０の反転入力ノードと電気的に接続される。比較器２２０の反転入力ノードに与えられる信号を信号Ｃ＿ＩＮＰと表記する。尚、ＩＮＰとは、Ｉｎｐｕｔの略である。
【００１８】
また、スイッチｓ＿ｌｏ、ｓ０、ｓ１、ｓ２、ｓ３、ｓ４はそれぞれ基準電位ＶＲＦが与えられている。容量素子Ｃ２の他方のノードには、ランプ信号ＶＲＭＰが与えられている。容量素子Ｃ３の容量値を１Ｃとすると、容量素子Ｃ４、Ｃ５，Ｃ６、Ｃ７の容量値はそれぞれ２Ｃ、４Ｃ、８Ｃ、１６Ｃとしている。また、容量素子Ｃ１、Ｃ２の容量値はそれぞれＣ／２、２Ｃとしている。図２（ａ）では、容量素子の各々の容量値をそれぞれ括弧内に示している。スイッチ２１１、２１２はリセット信号ｒｅｓをＨレベルとすると導通する。また、スイッチｓ＿ｌｏ、ｓ０、ｓ１、ｓ２、ｓ３、ｓ４は、それぞれに与えられる制御信号がＨレベルであると、基準電位ＶＲＦを容量素子に与える。一方、スイッチｓ＿ｌｏ、ｓ０、ｓ１、ｓ２、ｓ３、ｓ４はそれぞれに与えられる制御信号がＬレベルであると、グラウンド電位を容量素子に与える。スイッチｓ＿ｌｏ、ｓ０、ｓ１、ｓ２、ｓ３、ｓ４のそれぞれに与える制御信号をＬレベルとし、スイッチ２１２が導通すると容量素子Ｃ１、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７の電荷がリセットされる。比較入力部２１０は、本実施例の信号供給回路である。比較入力部２１０から比較器２２０に出力される信号が参照信号である。
【００１９】
次に図２（ｂ）、図２（ｃ）を参照しながら、図２（ａ）に示した比較入力部２１０、比較器２２０の動作について説明する。図２（ｂ）、図２（ｃ）に示したのは、画素１００から出力される画素信号に基づく増幅画素信号をデジタル信号に変換する動作である。この動作を行う期間には、スイッチ１１４に与える制御信号ＣｔｒをＨレベルとし、増幅器１０５と比較入力部２１０との電気的経路を導通させている。
【００２０】
図２（ｂ）は、スイッチｓ＿ｌｏ、ｓ０、ｓ１、ｓ２、ｓ３、ｓ４のそれぞれに与えられる制御信号φｓ＿ｌｏ、φｓ０、φｓ１、φｓ２、φｓ３、φｓ４とランプ信号ＶＲＭＰの電位を示したものである。図２（ｃ）はスイッチ１１４から出力されるアナログ信号Ａ＿ＩＮの電位と、信号Ｃ＿ＩＮＰの電位をそれぞれ示したものである。
【００２１】
図２（ｂ）に示した時刻ｔ１〜ｔ１１は、図２（ｃ）に示した時刻ｔ１〜ｔ１１にそれぞれ対応している。
【００２２】
時刻ｔ１よりも前にリセット信号ｒｅｓをＨレベルとし、容量素子Ｃ０、Ｃ２の一方のノードをリセットしている。また、容量素子Ｃ１、Ｃ３〜Ｃ７の電荷をリセットしている。その後、リセット信号ｒｅｓをＬレベルとした後、容量素子Ｃ０を介して増幅画素信号が比較器２２０の非反転入力ノードに与えられる。図２（ｂ）、図２（ｃ）の動作では、増幅画素信号がスイッチ１１４から比較器２２０の非反転入力ノードに与えられるアナログ信号Ａ＿ＩＮである。
【００２３】
時刻ｔ１に制御信号φｓ４をＨレベルとする。そのほかの制御信号φｓ＿ｌｏ、φｓ０、φｓ１、φｓ２、φｓ３はＬレベルである。また、ランプ信号ＶＲＭＰはランプ開始電位ｒｍｐ＿ｓｔにある。制御信号φｓ４をＨレベルとすることにより、信号Ｃ＿ＩＮＰの電位はＶＲＦ／２となる。図２（ａ）に示した回路図では信号Ｃ＿ＩＮＰの電位は、容量素子Ｃ１〜Ｃ７の容量値の総和３３．５Ｃに対する容量素子Ｃ７の容量値１６Ｃの比である１６／３３．５に、ＶＲＦを乗じた値の電位となる。実際の回路では、寄生容量も考慮した上で、バイナリ比が成り立つように容量素子Ｃ１〜Ｃ７の容量値を設定する。ここでは、比較入力部２１０の容量素子において、バイナリ比が成り立つとして、信号Ｃ＿ＩＮＰの電位をＶＲＦ／２と示している。比較器２２０は、信号Ｃ＿ＩＮＰの方がアナログ信号Ａ＿ＩＮよりも電位が大きいため、“０”の信号値の比較結果信号を制御回路２３０に出力する。
【００２４】
制御回路２３０は、時刻ｔ２に制御信号φｓ４をＬレベルとし、時刻ｔ３に制御信号φｓ３をＨレベルとする。これにより、信号Ｃ＿ＩＮＰの電位はＶＲＦ／４となる。比較器２２０は、信号Ｃ＿ＩＮＰの方がアナログ信号Ａ＿ＩＮよりも電位が大きいため、“０”の信号値の比較結果信号を制御回路２３０に出力する。
【００２５】
制御回路２３０は、時刻ｔ４に制御信号φｓ３をＬレベルとし、時刻ｔ５に制御信号φ２をＨレベルとする。これにより、信号Ｃ＿ＩＮＰの電位はＶＲＦ／８となる。比較器２２０は、アナログ信号Ａ＿ＩＮの方が信号Ｃ＿ＩＮＰよりも電位が大きいため、“１”の信号値の比較結果信号を制御回路２３０に出力する。
【００２６】
制御回路２３０は制御信号φｓ２をＨレベルとしたまま、時刻ｔ６に制御信号φｓ１をＨレベルとする。これにより信号Ｃ＿ＩＮＰの電位は、時刻ｔ５の電位からＶＲＦ／１６分上昇した電位となる。比較器２２０は、アナログ信号Ａ＿ＩＮの方が信号Ｃ＿ＩＮＰよりも電位が大きいため、“１”の信号値の比較結果信号を制御回路２３０に出力する。
【００２７】
制御回路２３０は制御信号φｓ１をＨレベルとしたまま、時刻ｔ７に制御信号φｓ０をＨレベルとする。これにより信号Ｃ＿ＩＮＰの電位は、時刻ｔ６の電位からＶＲＦ／３２分上昇した電位となる。この信号Ｃ＿ＩＮＰの電位の変動幅であるＶＲＦ／３２は、上位ビットのうちの最下位ビットの信号値を取得するために変化させる電位差である。比較器２２０は、信号Ｃ＿ＩＮＰの方がアナログ信号Ａ＿ＩＮよりも電位が大きいため、“０”の信号値の比較結果信号を制御回路２３０に出力する。これにより、アナログ信号Ａ＿ＩＮをＡＤ変換したデジタル信号の上位５ビットの信号値が“００１１０”となる。この上位５ビットの信号値を得る動作が上位ビット取得動作である。
【００２８】
制御回路２３０は時刻ｔ８に制御信号φｓ０をＬレベルとする。これにより、信号Ｃ＿ＩＮＰの電位は時刻ｔ７での電位となる。さらに制御回路２３０は時刻ｔ９に制御信号φｓ＿ｌｏをＬレベルとする。これにより、信号Ｃ＿ＩＮＰの電位は時刻ｔ８の電位からＶＲＦ／６４分減少した電位となる。
【００２９】
そして時刻ｔ１０に、ランプ信号供給回路３２０はランプ信号ＶＲＭＰの時間に依存した電位の変化を開始する。また、このランプ信号ＶＲＭＰの電位の変化の開始に基づいて、カウンタ２４０がクロック信号ＣＬＫの計数を開始する。
【００３０】
時刻ｔ１１に信号Ｃ＿ＩＮＰとアナログ信号Ａ＿ＩＮの大小関係が逆転する。つまり比較器２２０の出力する比較結果信号の信号値が“１”から“０”に変化する。この時に、カウンタ２４０はクロック信号ＣＬＫを計数したカウント信号ＣＮＴを保持する。このカウント信号ＣＮＴは８ビット分のデジタル信号としている。この下位８ビットの信号値を得る動作が下位ビット取得動作である。上位ビット取得動作、下位ビット取得動作により、アナログ信号Ａ＿ＩＮについて、上位５ビット、下位８ビットの計１３ビットのＡＤ変換を行うことができる。
【００３１】
次に、図３を参照しながら本実施例での補正値の取得動作について説明する。
【００３２】
タイミングジェネレータ４００はスイッチ１１４に与える制御信号ＣｔｒをＨレベルとし、テスト信号供給回路３００と比較入力部２１０とを導通させる。不図示であるが、スイッチｓ１、ｓ２、ｓ３、ｓ４のそれぞれに与える制御信号は補正動作を行う期間、Ｌレベルとしている。
【００３３】
時刻ｔ２０以前、制御信号ＣｔｒはＨレベルであり、テスト信号Ｖ＿ＣＡＬが比較入力部２１０に与えられている。また、制御信号φｓ０、リセット信号ｒｅｓがＨレベルであり、容量素子Ｃ０、Ｃ１、Ｃ３のそれぞれの一方の入力ノードの電位をグラウンド電位としている。
【００３４】
時刻ｔ２０に、リセット信号ｒｅｓをＬレベルとする。これにより、時刻ｔ２０に与えられているテスト信号Ｖ＿ＣＡＬに基づく電荷を容量素子Ｃ０が保持する。また、制御信号φｓ＿ｌｏをＬレベルとする。これにより、信号Ｃ＿ＩＮＰの電位がＶＲＦ／６４分、時刻ｔ２０よりも前の電位から減少する。この時刻ｔ２０の電位の比較器２２０の非反転入力ノードに与えられている信号が比較信号である。また、時刻ｔ２０において、基準電位ＶＲＦが与えられる容量素子の容量値が第１の容量値である。この第１の容量値は、複数の容量素子から選択された、基準電位ＶＲＦが与えられる容量素子の容量値の総和である。この基準電位ＶＲＦが与えられる容量素子は１つであっても複数であっても良い。本実施例の形態では第１の容量値は容量値Ｃ３である。
【００３５】
時刻ｔ２１にランプ信号ＶＲＭＰの時間に依存した電位の変化を開始する。また、このランプ信号ＶＲＭＰの電位の変化の開始に基づいて、カウンタ２４０がクロック信号ＣＬＫの計数を開始する。図３では、カウンタ２４０が計数したクロック信号をＣＮＴとして示している。
【００３６】
時刻ｔ２２に、比較器２２０が出力する比較結果信号の信号値が“１”から“０”に変化する。この時、カウンタ２４０はクロック信号ＣＬＫを計数したカウント信号ＣＮＴを保持する。このカウント信号ＣＮＴを、ｃｏｕｎｔ  ｄａｔａ１と表記する。ｃｏｕｎｔ  ｄａｔａ１は、第１のランプ信号に基づく第１のデジタル信号である。
【００３７】
時刻ｔ２３に、ランプ信号ＶＲＭＰの時間に依存した電位の変化を終了し、信号Ｃ＿ＩＮＰの電位を時刻ｔ２１での電位に戻す。
【００３８】
時刻ｔ２４に、制御信号φｓ０をＬレベルとする。これにより、信号Ｃ＿ＩＮＰの電位はＶＲＦ／３２分、時刻ｔ２３の電位から減少する。この信号Ｃ＿ＩＮＰの電位の変動幅であるＶＲＦ／３２は、上位ビットのうちの最下位ビットの信号値を取得するために変化させる電位差である。また、時刻ｔ２４において、基準電位ＶＲＦが与えられる容量素子の容量値が第２の容量値である。この第２の容量値は、複数の容量素子から選択された、基準電位ＶＲＦが与えられる容量素子の容量値の総和である。この形態では第２の容量値は０である。
【００３９】
時刻ｔ２５に、ランプ信号ＶＲＭＰの時間に依存した電位の変化を開始する。また、このランプ信号ＶＲＭＰの電位の変化の開始に基づいて、カウンタ２４０がクロック信号ＣＬＫの計数を開始する。
【００４０】
時刻ｔ２６に、比較器２２０が出力する比較結果信号の信号値が“１”から“０”に変化する。この時、カウンタ２４０はクロック信号ＣＬＫを計数したカウント信号ＣＮＴを保持する。このカウント信号ＣＮＴを、ｃｏｕｎｔ  ｄａｔａ２と表記する。ｃｏｕｎｔ  ｄａｔａ２は、第２のランプ信号に基づく第２のデジタル信号である。
【００４１】
時刻ｔ２７に、ランプ信号ＶＲＭＰの時間に依存した電位の変化を終了し、信号Ｃ＿ＩＮＰの電位を時刻ｔ２５での電位に戻す。
【００４２】
図３に示した動作では、ｃｏｕｎｔ  ｄａｔａ２とｃｏｕｎｔ  ｄａｔａ１の差は、上位サブレンジの１ステップ分の電位差を、８ビットでＡＤ変換した値である。つまり、ＡＤ変換部２６０のＡＤ変換特性が理想的なものであったとすると、生成したｃｏｕｎｔ  ｄａｔａ２からｃｏｕｎｔ  ｄａｔａ１を引いた値は、１０進数で表すと２５６となる。よって、実際に得られたｃｏｕｎｔ  ｄａｔａ２からｃｏｕｎｔ  ｄａｔａ１を引いた値である補正値αが得られる。図３に示した動作により、ｃｏｕｎｔ  ｄａｔａ２とｃｏｕｎｔ  ｄａｔａ１とがそれぞれメモリ２５０から信号処理回路４１０に出力される。
【００４３】
図４（ａ）は、信号処理回路４１０の構成の一例を示したものである。信号処理回路４１０は、補正値取得回路４１１、補正値レジスタ４１２、補正演算回路４１３を有している。補正値取得回路４１１には、ｃｏｕｎｔ  ｄａｔａ１、２がメモリ２５０から与えられる。補正値取得回路４１１は、ｃｏｕｎｔ  ｄａｔａ２からｃｏｕｎｔ  ｄａｔａ１を引いた値である補正値αを得るとともに、補正値αを補正値レジスタ４１２に出力する。補正値レジスタ４１２は補正値αを保持すると共に、補正値αが２５６に近づくように基準電位ＶＲＦの電位を調整するＶＲＦ制御信号ＶＲＦ＿Ｃｏｎを基準電位供給回路３１０に出力する。基準電位供給回路３１０は、ＶＲＦ制御信号ＶＲＦ＿Ｃｏｎに基づいて、基準電位ＶＲＦの電位を変更する。その後、図３を参照しながら述べた補正値取得動作を再び行う。電位が変更された基準電位ＶＲＦに基づいて比較器２２０の非反転入力ノードに与えられる信号が第２の比較信号である。再び得られたｃｏｕｎｔ  ｄａｔａ１、ｃｏｕｎｔ  ｄａｔａ２はそれぞれ、第３のデジタル信号、第４のデジタル信号である。補正値取得回路４１１は再び得られたｃｏｕｎｔ  ｄａｔａ１、２から再び補正値αを得る。この二度目に得られた補正値αは第２の補正値である。補正値レジスタ４１２は、二度目に得られた補正値αに基づいて、さらに基準電位ＶＲＦの電位の変更が必要であれば、ＶＲＦ制御信号ＶＲＦ＿Ｃｏｎを基準電位供給回路３１０に出力する。基準電位ＶＲＦの電位の変更が不要であれば、補正値レジスタ４１２は補正演算回路４１３に二度目に得られた補正値αを出力する。
【００４４】
補正演算回路４１３は、画素信号に基づいて生成するデジタル信号Ｄｈｉ、Ｄｌｏの少なくとも一方を、補正値レジスタ４１２から出力された補正値αによって補正する。そして、補正演算回路４１３は、補正後のデジタル信号を撮像信号ＯｕｔＳｉｇとして出力する。
【００４５】
図４（ｂ）、図４（ｃ）を参照しながら、補正演算回路４１３が行うデジタル信号の補正の一例をさらに説明する。
【００４６】
図４（ｂ）は、補正演算回路４１３が補正値αに基づいてデジタル信号Ｄｌｏを補正する形態を示したものである。補正演算回路４１３は、まず２５６から補正値αを除算する。この除算結果をデジタル信号Ｄｌｏに乗算する。これにより、デジタル信号Ｄｌｏが補正される。補正演算回路４１３はデジタル信号Ｄｈｉと、補正されたデジタル信号Ｄｌｏと、を加算した信号を撮像信号ＯｕｔＳｉｇとして出力する。仮に、ＡＤ変換部２６０のＡＤ変換が理想的なものであれば、α＝２５６であり、除算結果は１となるので、補正演算回路４１３は、デジタル信号Ｄｈｉ×２５６に対してデジタル信号Ｄｌｏを加算した信号を出力する。
【００４７】
図４（ｃ）に、アナログ信号の信号値と、該アナログ信号をＡＤ変換して得られるデジタル信号の信号値との相関関係を示す。補正前の相関関係を実線、理想とする相関関係を破線で示している。ＡＤ変換部２６０の入出力特性が理想的であったとすると、アナログ信号の信号値の増加に伴って、デジタル信号の信号値も直線的に増加する。実線で示した形態は、下位ｎビットのＡＤ変換のゲインが破線で示した形態よりも小さい形態を示している。すなわち、α＜２５６のため、除算結果は１より大きくなる。この形態の場合、図４（ｂ）のようにデジタル信号Ｄｌｏに除算結果を乗算することになり、アナログ信号の信号値の増加に伴うデジタル信号の信号値の増加を、補正前よりも直線に近づけることができる。
【００４８】
次に、図４（ｄ）、図４（ｅ）を参照しながら、補正演算回路４１３の別の補正形態について説明する。
【００４９】
図４（ｄ）は、補正演算回路４１３が補正値αに基づいてデジタル信号Ｄｈｉを補正する形態を示したものである。補正演算回路４１３は、まず補正値αから２５６を減算する。デジタル信号Ｄｈｉに、この減算した結果を乗算する。そして補正演算回路４１３は、この乗算結果とデジタル信号Ｄｈｉを２５６倍した信号値とを加算する。さらに補正演算回路４１３は、この加算結果とデジタル信号Ｄｌｏを加算して、撮像信号ＯｕｔＳｉｇを出力する。
【００５０】
図４（ｅ）に、アナログ信号の信号値と、該アナログ信号をＡＤ変換して得られるデジタル信号の信号値との相関関係を示す。補正前の相関関係を実線、理想とする相関関係を破線で示している。上位５ビットのＡＤ変換を行い、さらに８ビットでＡＤ変換しているので、上位５ビットの信号値が１ＬＳＢにつき２５６段階に細分化される。縦軸は、デジタル信号値を１０進数として表している。仮に、破線で示した理想的な状態では、Ａ２のアナログ信号値に対して２５６のデジタル信号値が得られるとする。一方、実線で示した補正前の状態では、Ａ１のアナログ信号値に対して２５６のデジタル信号値が得られるとする。つまり、Ａ２のアナログ信号値毎に、上位５ビットのＡＤ変換結果が１大きくなるのに対し、実線ではＡ１のアナログ信号値毎に、上位５ビットのＡＤ変換結果が１大きくなる。上位５ビットのＡＤ変換での１ビットに対応するアナログ信号の範囲は、理想的な特性の場合である０〜Ａ２よりも狭い０〜Ａ１の範囲となる。従って、図３に示した補正値取得動作を行うことによって得られる補正値αは、２５６よりも小さい値となる。従って、αから２５６を差し引いた数は負の数となる。また、各上位ビットのデジタル信号Ｄｈｉに対して、αから２５６を差し引いた減算結果を乗算する。アナログ信号Ａ１に対してｋだけ補正するとすれば、上位５ビットのＡＤ変換で得られるデジタル信号は、アナログ信号の大きさがＡ１大きくなる毎にさらにｋの補正を行うことになる。つまり、Ａ１はｋ、２Ａ１はｋの２倍の値の２ｋ、３Ａ１はｋの３倍の値の３ｋ分、デジタル信号値が小さくなるように補正される。これにより、図４（ｄ）の補正動作によっても、デジタル信号Ｄｈｉを補正することにより、アナログ信号の信号値の増加に伴う、デジタル信号の信号値の増加を、補正前よりも直線に近づけることができる。
【００５１】
以上述べたように、本実施例では、第１の補正動作である基準電位ＶＲＦの補正と、第２の補正動作であるデジタル信号の補正と、を行う。一般的に、高精度の基準電位ＶＲＦを出力するＤＡ変換器（デジタル−アナログ変換器）を実現するには、回路が複雑かつ規模が大きくなる傾向にある。また、デジタル信号の補正は、補正係数が大きくなるにつれて、入力されるアナログ信号に対し、対応するデジタル信号の出力されないミスコードが生じやすくなる。例えば、デジタルゲインが１．１倍と１．５倍の場合を比較する。１．１倍の場合では、補正前のデジタル信号の信号値が１０進数で“６”、“７”、“８”、“９”、“１０”、“１１”であった場合に、補正後に出力されるデジタル信号の信号値はそれぞれ“６”、“７”、“８”、“９”、“１１”、“１２”となる。
この場合は、補正後のデジタル信号で“１０”の１つがミスコードとなる。一方、デジタルゲインが１．５倍の場合には、補正前のデジタル信号の信号値が先の１．１倍の場合と同様であった場合に、補正後に出力されるデジタル信号の信号値は“９”、“１０”、“１２”、“１３”、“１５”、“１６”となる。この場合は補正後のデジタル信号で“１１”、“１４”の２つがミスコードとなる。このように、補正係数の増加に従ってミスコードが生じやすくなる。また、補正係数の増加に従って、量子化誤差にもゲインが掛かるため、誤差が大きくなりやすい。このように、デジタル信号の補正では、補正係数の増加に伴って、ミスコードが生じたり、量子化誤差が大きくなったりし、ＡＤ変換精度の低下が生じる。よって、基準電位ＶＲＦの補正と、デジタル信号の補正とをバランスよく組み合わせることが好ましい。基準電位ＶＲＦの補正によるＡＤ変換のリニアリティの向上は、デジタル信号の補正に比して、補正係数を大きくすることができる一方、補正の精度が低い。従って、本実施例では、まず基準電位ＶＲＦを補正値αに基づいて補正する粗調整を行った後、デジタル信号を補正値αに基づいて補正する微調整を行っている。これにより、デジタル信号の補正を行わず、基準電位ＶＲＦのみを補正する場合に比して、基準電位供給回路３１０の回路の複雑化を低減し、回路規模の増加を抑制できるとともに、ＡＤ変換のリニアリティを向上することができる。
【００５２】
本実施例では、第１の補正動作として基準電位ＶＲＦの電位を補正している。他に特許文献１のように、ランプ信号ＶＲＭＰの単位時間当たりの電位の変化量を補正する方法がある。ランプ信号ＶＲＭＰの単位時間当たりの電位の変化量を補正した場合には、ランプ信号ＶＲＭＰの線形性の低下が生じてＡＤ変換のリニアリティが低下することが起こり得る。また、ランプ信号ＶＲＭＰの線形性の低下を抑制するためには、ランプ信号供給回路３２０の回路の複雑化と回路規模の増加を招きやすい。一方、基準電位ＶＲＦの電位は固定電位とすることができる。よって、基準電位ＶＲＦの補正は、ランプ信号ＶＲＭＰの補正に比して容易に行うことができ、また、補正によって生じるリニアリティの低下が生じにくい効果を有している。
【００５３】
また、特許文献１では、ランプ信号を生成する回路を駆動するクロック周波数を調整するため、回路が複雑になってしまう課題があった。本実施例の撮像装置では、クロック周波数の変更を行わず、デジタル信号Ｄｈｉ、Ｄｌｏの少なくとも一方の補正と、基準電位ＶＲＦの電位の補正とによって、ＡＤ変換のリニアリティを向上させることができる。つまり、本実施例の撮像装置は、回路の複雑化を抑制しながら、ＡＤ変換のリニアリティを向上させることができる効果を有している。
【００５４】
特許文献２では、フラッシュ型のＡＤ変換回路において入力される電位幅を４つの区間に分割する。そして、分割した４つの区間のそれぞれについて補正係数を算出する。この補正係数を用いて、ＡＤ変換部が出力したデジタル信号の補正を行う。一方、本実施例では、補正値αを複数設けずとも上位ビットと下位ビットとのＡＤ変換精度誤差を低減することができる。例えば、ＡＤ変換部２６０が出力するデジタル信号の最小値から最大値の範囲内で、第２の補正動作で用いる補正値αを１つとすることができる。このＡＤ変換部２６０が出力するデジタル信号の最小値とは、デジタル信号が１３ビットであれば、２進数で“０００００００００００００”である。同様に最大値とは、デジタル信号が１３ビットであれば“１１１１１１１１１１１１１”である。本実施例では補正値αの個数を特許文献２よりも減らすことができ、これにより、特許文献２では必要であった、デジタル信号に変換するアナログ信号が４つの区間のいずれかにあるかを判定して補正係数を選出して補正を行う動作を省略できる。また、本実施例では、特許文献２の構成に比して、補正係数を保持するメモリ量を低減することができる。
【００５５】
撮像装置のＡＤ変換のリニアリティの低下を抑制するためには、上位サブレンジの１ステップ分のＡＤ変換精度を高めるのが好適である。よって、本実施例では、上位サブレンジの１ステップ分を用いて補正値αを求める形態について説明した。他の形態として、上位サブレンジのステップを多くして補正値αを求めても良い。例えば、容量素子Ｃ４を用いて上位サブレンジの２ステップ分の電位差を、ランプ信号ＶＲＭＰを用いてＡＤ変換し、補正値αを求める形態であっても良い。  また、複数のＡＤ変換部２６０のそれぞれの補正値αを補正値レジスタ４１２が保持するようにしても良いが、画素の列に対応して設けられたＡＤ変換部２６０を有する撮像装置では、一般的にＡＤ変換部２６０の数は数千に及ぶことが多い。数千のＡＤ変換部２６０のそれぞれの補正値αを補正値レジスタ４１２に保持させるのは補正値レジスタ４１２の規模が大きくなってしまう可能性がある。例えば、複数のＡＤ変換部２６０のそれぞれの補正値αの平均値を得て、この補正値αの平均値を補正値レジスタ４１２が保持し、補正演算回路４１３が補正値αの平均値を用いてデジタル信号を補正する形態としても良い。この補正値αの平均値は、撮像装置が有する複数のＡＤ変換部２６０の全ての補正値αの平均値としても良い。また、撮像装置が有する複数のＡＤ変換部２６０を複数のブロックに分けて、ブロックごとに補正値αの平均値を得る形態であっても良い。
【００５６】
テスト信号Ｖ＿ＣＡＬの信号値は、適宜変更することが可能である。一般的に、画素信号の信号レベルが小さいほど非線形誤差の影響を受けやすくなる。撮像装置から出力される信号の信号精度の低下を抑制するため、ＡＤ変換部では、画素信号の信号レベルが小さい時に高いＡＤ変換精度が求められる。よって、テスト信号供給回路３００は、画素信号の信号レベルの最小値に基づく電位のテスト信号Ｖ＿ＣＡＬを各ＡＤ変換部２６０に与えるのが好ましい。本実施例の画素信号の信号レベルの最小値に基づく電位とは、画素に出力させたノイズ信号を増幅器１０５が増幅出力する信号の電位である。
【００５７】
また、本実施例では、増幅器１０５をリセットした時に出力される電位をテスト信号Ｖ＿ＣＡＬの電位としても良い。本実施例の増幅器１０５の構成の一例を図４（ｆ）に示す。
画素信号は増幅器入力容量Ｃ１０を介してアンプ１０６に与えられる。アンプ１０６の出力ノードと入力ノードは帰還容量Ｃｂを介して電気的に接続されている。また、増幅器１０５は、帰還容量Ｃｂの一方のノードと他方のノードの電荷をリセットするスイッチ１０７を有する。増幅器１０５をリセットした時に出力される電位とは、スイッチ１０７を導通させている時に出力される電位である。
【００５８】
画素信号の信号レベルの最小値は、画素が出力するノイズ信号に基づく信号値であってもよい。ノイズ信号に基づく信号値とは、ノイズ信号の信号値そのものであっても良いし、ノイズ信号の信号値に補正を加えた信号値であっても良い。他の画素信号の信号レベルの最小値としては、例えば、遮光されたオプティカルブラック画素の出力する画素信号もしくは画素の構成のうち光電変換部を省略して設けられたリファレンス画素が出力する一定の画素信号に基づく信号値としてもよい。
【００５９】
また、本実施例では上位５ビット、下位８ビットのＡＤ変換を行う形態を示したが、ビット数は適宜設計に応じて変更すればよい。
【００６０】
また、本実施例では、第１のデジタル信号と第２のデジタル信号との差に基づいて補正値を生成する形態を説明したが、この形態限定されるものではない。例えば、第１のデジタル信号と第２のデジタル信号との比を用いて補正値を得る形態としても良い。つまり、第１のデジタル信号と第２のデジタル信号と、を用いて補正値を生成する形態であれば良い。
【００６１】
〔実施例２〕
図面を参照しながら、実施例１とは異なる点を中心に本実施例を説明する。
【００６２】
図５（ａ）は本実施例の比較入力部２１０の構成の他の一例を示したものである。図５（ａ）では、図２（ａ）と同一の機能を有するものについては、図２（ａ）で付した符号と同じ符号を付して表している。本実施例では、容量素子Ｃ３〜Ｃ７に代えて、容量素子Ｃ３−１、Ｃ３−２、Ｃ３−３のそれぞれの一方の入力ノードが比較器２２０の反転入力ノードに電気的に接続している。容量素子Ｃ３−１、Ｃ３−２、Ｃ３−３は同じ容量値１Ｃを有している。スイッチｓ５、ｓ６、ｓ７は基準電位ＶＲＦとグラウンド電位のいずれかを容量素子Ｃ３−１、Ｃ３−２、Ｃ３−３のそれぞれの他方の入力ノードに与える。スイッチｓ５、ｓ６、ｓ７はそれぞれタイミングジェネレータ４００から制御信号φｓ５、ｓ６、ｓ７が与えられる。
【００６３】
図５（ｂ）、図５（ｃ）を参照しながら、図５（ａ）に示した比較入力部２１０、比較器２２０の動作について述べる。
【００６４】
時刻ｔ３０以前、実施例１と同様にリセット信号ｒｅｓをＨレベルとして容量素子Ｃ０、Ｃ１、Ｃ２、Ｃ３−１、Ｃ３−２、Ｃ３−３の電荷をリセットする。そして、リセット信号ｒｅｓをＬレベルとし、制御信号φｓ＿ｌｏをＨレベルとしている。リセット信号ｒｅｓをＬレベルとした後、増幅器１０５から増幅画素信号が容量素子Ｃ０を介して比較器２２０に与えられる。制御信号φｓ５、φｓ６、φｓ７はＬレベルとしている。
【００６５】
時刻ｔ３０に、制御回路２３０は制御信号φｓ７をＨレベルとする。これにより、信号Ｃ＿ＩＮＰの電位は時刻ｔ３０以前の電位からＶＲＦ／４分、増加する。アナログ信号Ａ＿ＩＮの方が信号Ｃ＿ＩＮＰよりも電位が大きいため、比較器２２０は“１”の信号値の比較結果信号を制御回路２３０に出力する。
【００６６】
制御回路２３０は、“１”の信号値の比較結果信号を受けて、時刻ｔ３１に制御信号φｓ６をＨレベルとする。これにより、信号Ｃ＿ＩＮＰの電位は時刻ｔ３０での電位からＶＲＦ／４分、増加する。この時点においても、アナログ信号Ａ＿ＩＮの方がアナログ信号Ａ＿ＩＮよりも電位が大きいため、比較器２２０は“１”の信号値の比較結果信号を制御回路２３０に出力する。
【００６７】
制御回路２３０は、“１”の信号値の比較結果信号を受けて、時刻ｔ３２に制御信号φｓ５をＨレベルとする。これにより、信号Ｃ＿ＩＮＰの電位は時刻ｔ３１での電位からＶＲＦ／４分、増加する。信号Ｃ＿ＩＮＰの方がアナログ信号Ａ＿ＩＮよりも電位が大きいため、比較器２２０は“０”の信号値の比較結果信号を制御回路２３０に出力する。
【００６８】
制御回路２３０は、“０”の信号値の比較結果信号を受けて、時刻ｔ３３に、制御信号φｓ５をＬレベルとする。これにより、信号Ｃ＿ＩＮＰの電位は時刻ｔ３１での電位となる。
【００６９】
また、制御回路２３０は、時刻ｔ３４に制御信号φｓ＿ｌｏをＬレベルとする。これにより、信号Ｃ＿ＩＮＰの電位は時刻ｔ３３での電位からＶＲＦ／８分、減少する。
【００７０】
時刻ｔ３５に、ランプ信号供給回路３２０はランプ信号ＶＲＭＰの時間に依存した電位の変化を開始する。これ以降のランプ信号供給回路３２０、比較器２２０、カウンタ２４０の動作は実施例１と同様とすることができる。カウント信号は実施例１と同様に８ビットとしている。よって、本実施例では上位３ビット、下位８ビットの計１１ビットのＡＤ変換を行うことができる。尚、実施例１と同様に上位５ビットとして計１３ビットのＡＤ変換を行うのであれば、さらに容量値１Ｃの容量素子を比較器２２０の反転入力ノードに対して並列して設ければ良い。
【００７１】
本実施例の比較入力部２１０、比較器２２０の構成でも、実施例１で述べた補正動作により、デジタル信号Ｄｌｏ、Ｄｈｉの少なくとも一方の補正と、基準電位ＶＲＦの補正と、を好適に行うことができる。つまり、図３、図４を用いて説明した動作に基づいて、本実施例でも補正値αを求め、基準電位ＶＲＦと、デジタル信号Ｄｈｉ、Ｄｌｏの少なくとも一方を補正することができる。
【００７２】
〔実施例３〕
実施例１、実施例２では、ＡＤ変換部２６０を逐次比較型のＡＤ変換部として動作させてデジタル信号の上位ビットの信号値を決定していた。また、ＡＤ変換部２６０をランプ型のＡＤ変換部として動作させてデジタル信号の下位ビットの信号値を決定していた。本実施例は、デジタル信号の上位ビットの信号値を、ＡＤ変換部２６０をランプ型のＡＤ変換部として動作させて決定する。そして、デジタル信号の下位ビットの信号値を、ＡＤ変換部２６０を逐次比較型のＡＤ変換部として動作させて決定する。
【００７３】
続いて、図６（ａ）を用いて、ＡＤ変換部２６０の回路構成例を説明する。以下では実施例１との相違点を中心にＡＤ変換部２６０を説明する。ＡＤ変換部２６０はランプ比較によってアナログ信号Ａ＿ＩＮの値を含む範囲を絞り込んだ後に、逐次比較によってデジタル信号Ｓｏｕｔの値を決定する。
【００７４】
比較入力部２１０は、図２（ａ）に例示した構成要素のほかに容量素子ｃｐｈとスイッチｓｗｈとを更に有する。スイッチｓｗｈは容量素子ｃｐ５とランプ信号ＶＲＭＰとの間に接続される。容量素子ｃｐｈの一方の電極はスイッチｓｗｈと容量素子ｃｐ５との間に接続され、他方の電極には接地電位ＧＮＤが供給される。容量素子ｃｐｈの容量値は６４Ｃである。すなわち、容量素子ｃｐｈの容量値は、バイナリウェイトの容量値を有する容量素子群ｃｐ０〜ｃｐ４の最大の容量値の４倍の値である。
【００７５】
続いて、図６（ｂ）のタイミングチャートを用いて、ＡＤ変換部２６０によるＡＤ変換動作の例を説明する。ランプ信号ＶＲＭＰの値はランプ比較期間が始まるまでは接地電位ＧＮＤに等しく、ランプ比較期間において電圧Ｖ０から接地電位ＧＮＤに等しくなるまで時間に依存して電位が変化する。図６（ｂ）の例では、ランプ信号ＶＲＭＰは線形に減少する。ランプ信号ＶＲＭＰの値はクロックごとにＶ０／２４だけ減少する。これによって、ＡＤ変換部２６０はランプ比較期間に４ビットの分解能でアナログ信号Ａ＿ＩＮと信号Ｃ＿ＩＮＰとの比較を行える。その結果、アナログ信号Ａ＿ＩＮの値を含む範囲を、Ｖ０／２４の幅の範囲に絞り込める。図６（ｂ）において、ｓｗｈは制御回路２３０からスイッチｓｗｈに供給される制御信号の値を示す。スイッチｓｗｈは、供給される制御信号がＨレベルである場合に導通状態となり、制御信号がＬレベルである場合に非導通状態となる。
【００７６】
続いて、ＡＤ変換部２６０のＡＤ変換動作を説明する。制御回路２３０は準備期間において、スイッチｓｗ０〜ｓｗ４に供給される制御信号をＬレベルにし、スイッチｓｗｈ、ｓｗ５、ｓｗ６に供給される制御信号をＨレベルにする。これにより、比較器２２０の非反転入力ノード及び反転入力ノードが接地電位ＧＮＤにリセットされるとともに、信号Ｃ＿ＩＮＰの値が接地電位ＧＮＤに等しくなる。その後、制御回路２３０はスイッチｓｗ５、ｓｗ６に供給される制御信号をＬレベルにする。以降の動作において、比較器２２０の非反転入力ノードにはアナログ信号Ａ＿ＩＮが供給され続ける。また、制御回路２３０はランプ比較期間の開始時点でスイッチｓｗｈに供給される制御信号をＨレベルに維持する。
【００７７】
ランプ比較期間が始まると、ランプ信号ＶＲＭＰの電位はＶ０まで増加した後、減少を開始する。制御回路２３０は、ランプ信号ＶＲＭＰの減少開始と共に、カウンタ２４０にカウントを開始させる。ランプ信号ＶＲＭＰが電位Ｖ０から接地電位ＧＮＤまで変化する間に、信号Ｃ＿ＩＮＰの値も基準電圧Ｖｒｅｆからクロックあたり（単位時間あたり）Ｖｒｅｆ／１６（矢印７０１の範囲）だけ減少する。制御回路２３０は比較器２２０からの比較結果信号ＣＭＰの信号値が変化した時点で、スイッチｓｗｈに供給する制御信号をＬレベルに切り替える。これにより、容量素子ｃｐｈにこの時点の信号Ｃ＿ＩＮＰの値がサンプリングされる。カウンタ２４０が取得したカウント値は上位ビットのデジタル信号Ｄｈｉに相当する。さらに、制御回路２３０は、アナログ信号Ａ＿ＩＮの値を含む範囲を矢印７０２に示す範囲に絞り込める。そこで、続く逐次比較において、制御回路２３０は容量素子ｃｐ０〜ｃｐ４を用いて二分探索を行い、下位ビットのデジタル信号Ｄｌｏの信号値を決定する。
【００７８】
図７（ａ）に示した通り、本実施例のＡＤ変換部２６０についても、第１のデジタル信号を生成する第１のデジタル信号生成期間と、第２のデジタル信号を生成する第２のデジタル信号生成期間とを設ける。生成した第１のデジタル信号と第２のデジタル信号との差に基づいて補正値αを取得することができる。これにより、第１の補正動作と第２の補正動作とをそれぞれ行うことができる。
【００７９】
本実施例においても、実施例１と同様の効果を得ることができる。
【００８０】
〔実施例４〕
図７（ｂ）は、実施例１、実施例２、実施例３の撮像装置を有する撮像システムである。
【００８１】
図７（ｂ）において、撮像システムはレンズの保護のためのバリア１５１、被写体の光学像を撮像装置１５４に結像させるレンズ１５２、レンズ１５２を通った光量を可変にするための絞り１５３を有する。さらに撮像システムは、撮像装置１５４より出力される信号の処理を行う出力信号処理部１５５を有する。撮像装置１５４から出力される信号は、被写体を撮影した画像を生成するための撮像信号である。出力信号処理部１５５は撮像装置１５４から出力される撮像信号を必要に応じて各種の補正、圧縮を行って画像を生成する。レンズ１５２、絞り１５３は撮像装置１５４に光を集光する光学系である。
【００８２】
図７（ｂ）に例示した撮像システムはさらに、画像データを一時的に記憶する為のバッファメモリ部１５６、外部コンピュータ等と通信する為の外部インターフェース部１５７を有する。さらに撮像システムは、撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体１５９、記録媒体１５９に記録または読み出しを行うための記録媒体制御インターフェース部１５８を有する。さらに撮像システムは、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１５１０を有する。
【００８３】
図７（ｂ）に示した撮像システムが有する撮像装置１５４は、実施例１、実施例２、実施例３で述べた形態とすることができる。これにより、図７（ｂ）の撮像システムの撮像装置１５４においても、実施例１、実施例２、実施例３で述べた効果を得ることができる。
【００８４】
また、実施例１、実施例２、実施例３で述べた信号処理回路４１０を、出力信号処理部１５５が有する形態としても良い。この形態であっても、実施例１、実施例２、実施例３で述べた効果を得ることができる。
【符号の説明】
【００８５】
１００  画素
１０１  垂直走査回路
１０５  増幅器
１１４  スイッチ
２１０  比較入力部
２２０  比較器
２３０  制御回路
２４０  カウンタ
２５０  メモリ
３００  テスト信号供給回路
３１０  基準電位供給回路
３２０  ランプ信号供給回路
４００  タイミングジェネレータ
４１０  信号処理回路
５００  水平走査回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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