(57)【要約】【課題】本発明は、面積ペナルティを抑えつつ、積層欠陥の拡張を抑制することができる炭化珪素半導体装置を提供することを目的とする。【解決手段】本発明は、電流誘致領域２０は、少なくともウェル領域１４に覆われる領域内に収まってウェル領域１４からはみ出さず、ウェル領域１４下面から下方に延び出て形成された領域である。そして、電流誘致領域２０の不純物濃度は、ウェル領域１４の不純物濃度よりも低く、かつ、ドリフト層１１の不純物濃度よりも高く設定されている。【選択図】図１
2014175435.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素半導体基板と、
前記炭化珪素半導体基板上にエピタキシャル成長された、第１導電型のドリフト層と、
前記ドリフト層表層に形成された、第２導電型のウェル領域と、
前記ウェル領域表層に形成された、第１導電型のソース領域と、
前記ドリフト層上から前記ソース領域上の一部へ亘って形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
少なくとも前記ウェル領域に覆われる領域内に収まって前記ウェル領域からはみ出さず、前記ウェル領域下面から下方に延び出て形成された、第２導電型の電流誘致領域とを備え、
前記電流誘致領域の不純物濃度が、前記ウェル領域の不純物濃度よりも低く、かつ、前記ドリフト層の不純物濃度よりも高いことを特徴とする、
炭化珪素半導体装置。
【請求項２】
前記ウェル領域表層に形成された、当該ウェル領域よりも不純物濃度が高い第２導電型のウェルコンタクト領域をさらに備え、
前記ソース領域が、前記ウェルコンタクト領域を、平面視上囲んで形成されていることを特徴とする、
請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記電流誘致領域が、前記ウェル領域下面から上方に延び出て形成され、前記ウェルコンタクト領域直下に到達していることを特徴とする、
請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記電流誘致領域が、前記ウェルコンタクト領域に覆われる領域内に収まって形成されていることを特徴とする、
請求項２または３に記載の炭化珪素半導体装置。
【請求項５】
前記電流誘致領域が、下方に延び出るに従って、当該延び出る方向と交差する幅方向の形成幅が広くなることを特徴とする、
請求項１〜４のいずれかに記載の炭化珪素半導体装置。
【請求項６】
前記ウェル領域の不純物濃度は、チャネル領域がそれ以外の領域よりも高く設定されることを特徴とする、
請求項１〜５のいずれかに記載の炭化珪素半導体装置。
【請求項７】
前記電流誘致領域下端が、前記炭化珪素半導体基板に到達せず前記ドリフト層内に位置することを特徴とする、
請求項１〜６のいずれかに記載の炭化珪素半導体装置。
【請求項８】
前記電流誘致領域下端が、前記ドリフト層の全深さの３／５の深さまで到達し、
前記電流誘致領域の不純物濃度が、５．０×１０１６ｃｍ−３以上であり、かつ、８．０×１０１７ｃｍ−３以下であることを特徴とする、
請求項７に記載の炭化珪素半導体装置。
【請求項９】
前記ウェル領域が、前記ドリフト層表層において互いに離間して複数形成され、
前記ソース領域、前記ゲート絶縁膜および前記ゲート電極が、各前記ウェル領域にそれぞれ対応して複数形成され、
各前記ウェル領域に対応して形成される前記電流誘致領域が、前記ドリフト層のエピタキシャル成長方向と交差する幅方向において、前記ドリフト層厚みの５倍以上の間隔を空けて形成されていることを特徴とする、
請求項１〜８のいずれかに記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素等のワイドギャップ半導体材料を用いた半導体装置における、積層欠陥の拡張抑制に関するものである。
【背景技術】
【０００２】
炭化珪素等のワイドギャップ半導体材料は、シリコン（珪素）と比較して絶縁破壊耐量が高いため、シリコン材料より基板の不純物濃度を高めて、炭化珪素半導体装置における基板の抵抗を低減することが可能である。この低抵抗化により、パワー半導体素子のスイッチング動作における損失を低減できる。また、熱伝導度が高く機械的強度にも優れているため、ワイドギャップ半導体材料を用いることにより、小型で低損失かつ高効率なパワーデバイスの実現が期待されている。
【０００３】
ところで、炭化珪素を用いたｐｎダイオード構造に順方向電流を流し続けると、結晶中に積層欠陥が発生（非特許文献１）して、順方向電圧（Ｖｆ）がシフトするという信頼性に関わる問題が知られている。
【０００４】
これは、ｐｎダイオード構造に少数キャリアが注入されると多数キャリアと再結合し、その再結合エネルギーによって炭化珪素基板に存在する基底面転位等を起点として、面欠陥である積層欠陥に拡張するためであると考えられている（非特許文献２）。この積層欠陥は電流の流れを阻害するため、流れる電流量が減少し順方向電圧を増加させ、信頼性劣化を引き起こす。
【０００５】
この積層欠陥は、基底面転位等が起点となり、三角形状に拡張するもの（非特許文献１）、または、くさび状に拡張するもの（非特許文献２）等が報告されている。
【０００６】
このような電圧シフトは、炭化珪素を用いたＭＯＳＦＥＴでも同様に発生するとの報告がある（非特許文献３）。
【０００７】
ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）構造は、ソースドレイン間に寄生ダイオード（ボディーダイオード）を有しているため、順方向電流がこのボディーダイオードに流れると、ｐｎダイオードと同様な劣化を引き起こし、結果としてＭＯＳＦＥＴ特性そのものも劣化してしまう。
【０００８】
従って、上記のような積層欠陥の拡張を抑えるために、例えば特許文献１のような、ドリフト層と基板との界面まで到達する絶縁膜をメッシュ状に埋め込むことで、積層欠陥の拡張を抑える構造が提案されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第４１００６８０号公報
【非特許文献】
【００１０】
【非特許文献１】ＢＩＮ  ＣＨＥＮ，  “Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｏｐｔｉｃａｌ  Ｐｒｏｐｅｒｔｉｅｓ  ｏｆ  Ｓｔａｃｋｉｎｇ  Ｆａｕｌｔｓ  ｉｎ  ４Ｈ−ＳｉＣ  Ｄｅｖｉｃｅｓ”，  Ｊｏｕｒｎａｌ  ｏｆ  ＥＬＥＣＴＲＯＮＩＣ  ＭＡＴＥＲＩＡＬＳ，  Ｖｏｌ．  ３９，  Ｎｏ．  ６，  ２０１０
【非特許文献２】Ｓ．Ｈａ，  “Ｄｒｉｖｉｎｇ  Ｆｏｒｃｅ  ｏｆ  Ｓｔａｃｋｉｎｇ−Ｆａｕｌｔ  Ｆｏｒｍａｔｉｏｎ  ｉｎ  ＳｉＣ  ｐ−ｉ−ｎ  Ｄｉｏｄｅｓ”，  Ｐｈｙｓｉｃａｌ  Ｒｅｖｉｅｗ  Ｌｅｔｔｅｒｓ  ｖｏｌ．９２，  １７５５０４（２００４）
【非特許文献３】Ａｎａｎｔ  Ａｇａｒｗａｌ，  “Ａ  Ｎｅｗ  Ｄｅｇｒａｄａｔｉｏｎ  Ｍｅｃｈａｎｉｓｍ  ｉｎ  Ｈｉｇｈ−Ｖｏｌｔａｇｅ  ＳｉＣ  Ｐｏｗｅｒ  ＭＯＳＦＥＴｓ”，  ＩＥＥＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＬＥＴＴＥＲＳ，  ＶＯＬ．  ２８，  ＮＯ．  ７，  ＪＵＬＹ  ２００７
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし特許文献１に示された構造では、メッシュ状に積層欠陥の拡張を抑制するための絶縁膜を挿入するために面積ペナルティ（使用面積に対する制限）が大きくなり、また、絶縁膜を挿入するプロセスが追加されることで製造工程が複雑になるという問題があった。
【００１２】
本発明は、上記のような問題を解決するためになされたものであり、面積ペナルティを抑えつつ、積層欠陥の拡張を抑制することができる炭化珪素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一態様に関する炭化珪素半導体装置は、第１導電型の炭化珪素半導体基板と、前記炭化珪素半導体基板上にエピタキシャル成長された、第１導電型のドリフト層と、前記ドリフト層表層に形成された、第２導電型のウェル領域と、前記ウェル領域表層に形成された、第１導電型のソース領域と、前記ドリフト層上から前記ソース領域上の一部へ亘って形成されたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、少なくとも前記ウェル領域に覆われる領域内に収まって前記ウェル領域からはみ出さず、前記ウェル領域下面から下方に延び出て形成された、第２導電型の電流誘致領域とを備え、前記電流誘致領域の不純物濃度が、前記ウェル領域の不純物濃度よりも低く、かつ、前記ドリフト層の不純物濃度よりも高いことを特徴とする。
【発明の効果】
【００１４】
本発明の上記態様によれば、ウェル領域下面から下方に延び出て形成された電流誘致領域により、ｐｎダイオードの順方向電流が流れる経路を誘導し、集中させることができる。電流誘致領域は、少なくともウェル領域に覆われる領域内に収まってウェル領域からはみ出さず形成されているため、順方向電流がチャネル領域付近を流れることが抑制され、順方向電流によって半導体装置の特性を劣化させることが抑制される。
【００１５】
また、当該構成であれば、例えばメッシュ状に層構造を挿入する場合に比べて、面積ペナルティが少なくて済み、製造プロセスも容易である。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態に関する炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴの構成を示す断面図である。
【図２】電流誘致領域を備えない場合の、ＳｉＣ−ＭＯＳＦＥＴの構成を示す断面図である。
【図３】電流誘致領域を備える場合の、ＳｉＣ−ＭＯＳＦＥＴの構成を示す断面図である。
【図４】図３における電流誘致領域とドリフト層との接合部Ａ−Ａ’のバンド構造を示した図である。
【図５】図３におけるウェル領域とドリフト層の接合部Ｂ−Ｂ’のバンド構造を示した図である。
【図６】本発明の実施形態に関するＳｉＣ−ＭＯＳＦＥＴの構成を示す上面図である。
【図７】本発明の変形例に関するＳｉＣ−ＭＯＳＦＥＴの構成を示す断面図である。
【図８】本発明の変形例に関するＳｉＣ−ＭＯＳＦＥＴの構成を示す断面図である。
【図９】本発明の変形例に関するＳｉＣ−ＭＯＳＦＥＴの構成を示す断面図である。
【図１０】本発明の実施形態に関するＳｉＣ−ＭＯＳＦＥＴの構成を示す上面図である。
【図１１】積層欠陥の拡張距離とドリフト層の膜厚との関係を示す図である。
【図１２】本発明の前提技術に関するＳｉＣ−ＭＯＳＦＥＴのチップ概略を示す平面図である。
【図１３】本発明の前提技術に関するＳｉＣ−ＭＯＳＦＥＴの、トランジスタアレイ構造の断面図である。
【発明を実施するための形態】
【００１７】
以下、添付の図面を参照しながら、本発明の実施形態について説明する。
【００１８】
なお、本明細書において、上面、側面および底面との用語が用いられるが、これらの用語は、各面を便宜上区別するために用いられているものであり、実際の上下左右の方向とは関係しない。
【００１９】
図１２は、本発明の前提技術に関する炭化珪素を用いた電界効果トランジスタ（ＳｉＣ−ＭＯＳＦＥＴ）のチップ概略を示す平面図である。
【００２０】
ＳｉＣ−ＭＯＳＦＥＴは、炭化珪素半導体基板３上に形成され、上面にゲートパッド１およびソースパッド２が配置されている。一方で裏面はドレイン端子として用いられている。
【００２１】
ソースパッド２は、後述の図１３に示される断面を有するトランジスタアレイ構造が均一に敷き詰められて形成されている。
【００２２】
図１３は、本発明の前提技術に関するＳｉＣ−ＭＯＳＦＥＴの、トランジスタアレイ構造の断面図である。
【００２３】
トランジスタアレイ構造では、第１導電型の炭化珪素半導体基板１０上にエピタキシャル成長された第１導電型のドリフト層１１が形成されている。当該ドリフト層１１表層には、第２導電型のウェル領域１４が形成され、さらにウェル領域１４表層に第１導電型のソース領域１５が形成されている。
【００２４】
ソース領域１５は、ウェル領域１４表層に形成された不純物濃度の高い第２導電型のウェルコンタクト領域１６を平面視上囲んで形成されている。ウェルコンタクト領域１６は、金属電極１８とのコンタクト抵抗を小さくするための領域である。
【００２５】
ドリフト層１１表面に複数配置されたウェル領域１４の、隣り合う同士のウェル領域１４上に跨がって、ゲート絶縁膜１２が形成されている。ゲート絶縁膜１２は、それぞれのウェル領域１４のソース領域１５上の一部領域までに亘って形成されている。
【００２６】
ゲート絶縁膜１２上には、ゲート電極１３が部分的に形成され、さらにゲート電極１３を覆うように層間絶縁膜１７が形成されている。このとき層間絶縁膜１７は、ゲート絶縁膜１２が形成されていない領域のソース領域１５およびウェルコンタクト領域１６を覆わないように形成される。
【００２７】
さらに金属電極１８（アルミ等）の金属配線でウェルコンタクト領域１６とソース領域１５を電気的に接続することで、ソースパッド２が形成される。隣り合うウェル領域１４に挟まれたドリフト層１１表層はＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）領域１９である。
【００２８】
ところで、炭化珪素を用いたｐｎダイオード構造に順方向電流を流し続けると、結晶中に積層欠陥が発生して、順方向電圧（Ｖｆ）がシフトするという信頼性に関わる問題が知られている。
【００２９】
これは、ｐｎダイオード構造に少数キャリアが注入されると多数キャリアと再結合し、その再結合エネルギーによって炭化珪素基板に存在する基底面転位等を起点として、面欠陥である積層欠陥に拡張するためであると考えられている。この積層欠陥は電流の流れを阻害するため、流れる電流量が減少し順方向電圧を増加させ、信頼性劣化を引き起こす。
【００３０】
このような電圧シフトは、炭化珪素を用いたＭＯＳＦＥＴでも同様に発生するとの報告がある。
【００３１】
ＭＯＳＦＥＴ構造は、ソースドレイン間に寄生ダイオード（ボディーダイオード）を有しているため、順方向電流がこのボディーダイオードに流れると、ｐｎダイオードと同様な劣化を引き起こし、結果としてＭＯＳＦＥＴ特性そのものも劣化してしまう。
【００３２】
従って、上記のような積層欠陥の拡張を抑えるために、例えば特許文献１のような、ドリフト層と基板の界面まで到達する絶縁膜をメッシュ状に埋め込むことで、積層欠陥の拡張を抑える構造が提案されている。
【００３３】
しかし特許文献１に示された構造では、メッシュ状に積層欠陥の拡張を抑制するための絶縁膜を挿入するために面積ペナルティが大きくなり、また、絶縁膜を挿入するプロセスが追加されることで製造工程が複雑になるという問題があった。
【００３４】
以下に説明する実施形態は、このような問題を解決するものである。
【００３５】
＜第１実施形態＞
＜構成＞
図１は、本発明の第１実施形態に関する炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴの構成を示す断面図である。なお当該断面図では、簡略化のため、層間絶縁膜１７および金属電極１８等については、図示を省略している。
【００３６】
図１に示されるように、炭化珪素からなるｎ型（第１導電型）の炭化珪素半導体基板１０の上に、同様に炭化珪素からなるエピタキシャル成長されたｎ型（第１導電型）のドリフト層１１が形成されている。当該ドリフト層１１表層には、ｐ型（第２導電型）のウェル領域１４が形成され、さらにｐ型（第２導電型）のウェル領域１４表層にｎ型（第１導電型）のソース領域１５が形成されている。
【００３７】
ソース領域１５は、ウェル領域１４表層に形成された不純物濃度がウェル領域１４より高い第２導電型のウェルコンタクト領域１６を平面視上囲んで形成されている。ウェルコンタクト領域１６は、金属電極とのコンタクト抵抗を小さくするための領域である。
【００３８】
そして、ドリフト層１１表面に複数配置されたウェル領域１４の、隣り合う同士のウェル領域１４上に亘って、ゲート絶縁膜１２が形成されている。ゲート絶縁膜１２は、それぞれのウェル領域１４のソース領域１５上の一部領域までに亘って形成されている。ゲート絶縁膜１２上には、ゲート電極１３が部分的に形成されている。隣り合うウェル領域１４に挟まれたドリフト層１１表層はＪＦＥＴ領域１９である。
【００３９】
また、ウェルコンタクト領域１６直下には、ウェル領域１４からドリフト層１１内に達して形成された、ｐ型（第２導電型）の電流誘致領域２０が設けられている。電流誘致領域２０は、少なくともウェル領域１４に覆われる領域内に収まってウェル領域１４からはみ出さず、ウェル領域１４下面から下方に延び出て形成されている。図１に示される場合では、電流誘致領域２０下端は、炭化珪素半導体基板１０には到達していない。電流誘致領域２０の不純物濃度は、ウェル領域１４の不純物濃度よりも低濃度である。また電流誘致領域２０の不純物濃度は、ドリフト層１１の不純物濃度（一般的に１．０×１０１６ｃｍ−３）よりも高濃度である。
【００４０】
電流誘致領域２０を形成させる方法としては、例えば高エネルギーのイオンを注入することによって形成させる方法、または、当該領域をまずエッチング等によってトレンチ形状に切削した後、エピタキシャル成長させることによって形成させる方法等が挙げられる。
【００４１】
＜動作＞
図２は、電流誘致領域２０を備えない場合の、ＳｉＣ−ＭＯＳＦＥＴの構成を示す断面図である。
【００４２】
電流誘致領域２０を備えない場合には、図２に示されるように、ＳｉＣ−ＭＯＳＦＥＴのボディーダイオードには、アノードであるソースと、カソードであるドレインの間に電子が流れることで電流が流れる（図中の矢印参照）。積層欠陥拡張は、ｐｎダイオード構造に電流が流れることで、少数キャリアと多数キャリア（電子正孔対）との再結合エネルギーによって拡張するため、図２に示される構造では、ドリフト層１１内全体に積層欠陥が拡張する。特にｐ型のウェル領域１４で囲まれたＪＦＥＴ領域１９内に電流が流れ、そこに積層欠陥が拡張することで、ＭＯＳＦＥＴ特性の劣化が引き起こされる。
【００４３】
一方本願発明の構造であれば、図１で示されるように、電子が濃度の低い（すなわち、ｎ型とｐ型との間の接合障壁の低い）ｐ型の電流誘致領域２０に優先的に流れこむようになる（図中の矢印参照）。
【００４４】
図３は、図１と同様に電流誘致領域２０を備える場合の、ＳｉＣ−ＭＯＳＦＥＴの構成を示す断面図である。また図４は、図３におけるｐ型の電流誘致領域２０とｎ型のドリフト層１１との接合部Ａ−Ａ’のバンド構造を示した図であり、図５は、図３におけるｐ型のウェル領域１４とｎ型のドリフト層１１の接合部Ｂ−Ｂ’のバンド構造を示した図である。
【００４５】
図４および図５を比較すると、ｐ型の電流誘致領域２０の不純物濃度を、ｐ型のウェル領域１４の不純物濃度よりも低く設定し、かつ、ｎ型のドリフト層１１の不純物濃度よりも高く設定することで、接合障壁ＶＡ−Ａ’をＶＢ−Ｂ’よりも小さくすることができ、電子を優先的にｐ型の電流誘致領域２０に流すことができることが分かる。
【００４６】
結果として、積層欠陥が拡張する領域は、ＭＯＳＦＥＴの特性劣化に関係しないウェル領域１４下部のみに制限され、面積ペナルティを抑えつつ、積層欠陥の拡張を抑制することができる。よって、炭化珪素半導体装置の特性劣化を抑制することができる。
【００４７】
ｐ型の電流誘致領域２０の深さ方向の範囲は、ウェルコンタクト領域１６直下から、ｐ型のウェル領域１４を通ってドリフト層１１内にまで到達している。ただし電流誘致領域２０下端はｎ型の炭化珪素半導体基板１０に接触することはない。
【００４８】
図６は、本発明の第１実施形態に関する炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴの構成を示す、図１の断面図に対応する上面図である。なお当該上面図では、簡略化のためゲート絶縁膜１２、ゲート電極１３、層間絶縁膜１７および金属電極１８等については、図示を省略している。
【００４９】
図１および図６に示されるように、ｐ型の電流誘致領域２０は、少なくともウェル領域１４に覆われる領域内に収まってウェル領域１４からはみ出さず形成されており、より限定的には、ウェルコンタクト領域１６に覆われる領域内に収まって形成されている。このような構成によれば、電流誘致領域２０の形成により、ドリフト層１１表面における無効領域（素子領域とできない領域）が拡大されることはなく、半導体装置の耐圧を犠牲にすることなく効果的に電流を誘致することができる。
【００５０】
＜変形例１＞
図７は、本発明の変形例１に関するＳｉＣ−ＭＯＳＦＥＴの構成を示す断面図である。
【００５１】
図７に示されるＳｉＣ−ＭＯＳＦＥＴでは、ウェルコンタクト領域１６の直下ではなく、ウェル領域１４下面から下方に延び出て形成された電流誘致領域２０ａが示されている。電流誘致領域２０ａは、少なくともウェル領域１４に覆われる領域内に収まってウェル領域１４からはみ出さず、ウェル領域１４下面から下方に延び出て形成されている。その他の構成は、図１に示された場合と同様であるので、詳細な説明は省略する。
【００５２】
このような構成においても、ボディーダイオード動作時の電流を効果的に誘致することが可能となる。
【００５３】
＜変形例２＞
図８は、本発明の変形例２に関するＳｉＣ−ＭＯＳＦＥＴの構成を示す断面図である。
【００５４】
図８に示されるＳｉＣ−ＭＯＳＦＥＴでは、ウェルコンタクト領域１６の直下ではなく、ウェル領域１４下面から下方に延び出て形成された電流誘致領域２０ｂが示されている。この電流誘致領域２０ｂはさらに、下方で進むにつれて形成幅が大きくなっている。すなわち、深く形成されるにつれて、深さ方向と交差する幅方向の形成領域が大きくなっている。その他の構成は、図１に示された場合と同様であるので、詳細な説明は省略する。
【００５５】
このような構成をとることで、ドリフト層１１下方で拡散してしまう電流を、より効果的に収集することが可能となる。なお、当該構成の電流誘致領域２０ｂが、ウェルコンタクト領域１６直下から形成されていてもよい。
【００５６】
＜変形例３＞
図９は、本発明の変形例３に関するＳｉＣ−ＭＯＳＦＥＴの構成を示す断面図である。
【００５７】
図９に示されるＳｉＣ−ＭＯＳＦＥＴでは、ウェル領域１４ａのうち、ＪＦＥＴ領域１９と接するチャネル領域１４０と、それ以外の領域１４１とで、不純物濃度が異なっている。具体的には、チャネル領域１４０の不純物濃度が、それ以外の領域１４１の不純物濃度よりも高く設定されている。その他の構成は、図１に示された場合と同様であるので、詳細な説明は省略する。
【００５８】
このような構成をとることで、より確実に、ボディーダイオードが動作した場合の通電領域を局在化することが可能となる（図中の矢印４０参照）。なお、当該構成の電流誘致領域２０が、ウェル領域１４ａ下面から延び出て形成されていてもよい。
【００５９】
＜効果＞
本発明に関する実施形態によれば、炭化珪素半導体装置が、第１導電型（ｎ型）の炭化珪素半導体基板１０と、第１導電型（ｎ型）のドリフト層１１と、第２導電型（ｐ型）のウェル領域１４と、第１導電型（ｎ型）のソース領域１５と、ゲート絶縁膜１２と、ゲート電極１３と、第２導電型（ｐ型）の電流誘致領域２０とを備える。
【００６０】
ドリフト層１１は、炭化珪素半導体基板１０上においてエピタキシャル成長された層である。
【００６１】
ウェル領域１４は、ドリフト層１１表層に形成された領域である。
【００６２】
ソース領域１５は、ウェル領域１４表層に形成された領域である。
【００６３】
ゲート絶縁膜１２は、ドリフト層１１上からソース領域１５上の一部へ亘って形成された膜である。
【００６４】
ゲート電極１３は、ゲート絶縁膜１２上に設けられた電極である。
【００６５】
電流誘致領域２０は、少なくともウェル領域１４に覆われる領域内に収まってウェル領域１４からはみ出さず、ウェル領域１４下面から下方に延び出て形成された領域である。そして、電流誘致領域２０の不純物濃度は、ウェル領域１４の不純物濃度よりも低く、かつ、ドリフト層１１の不純物濃度よりも高い。
【００６６】
このような構成によれば、ウェル領域１４よりも不純物濃度が低く設定されている電流誘致領域２０に電流が流れやすいため、当該電流誘致領域２０を用いてｐｎダイオードの順方向電流が流れる経路を誘導し、集中させることができる。
【００６７】
電流誘致領域２０は、少なくともウェル領域１４に覆われる領域内に収まってウェル領域１４からはみ出さず形成されているため、順方向電流がチャネル領域付近を流れることが抑制され、順方向電流によって半導体装置の特性を劣化させることが抑制される。
【００６８】
また、当該構成であれば、例えばメッシュ状に層構造を挿入する場合に比べて、面積ペナルティが少なくて済み、製造プロセスも容易である。
【００６９】
また、本発明に関する実施形態によれば、電流誘致領域２０が、ウェル領域１４下面から上方に延び出て形成され、ウェルコンタクト領域１６直下に到達している。
【００７０】
このような構成によれば、ウェルコンタクト領域１６をはみ出して形成されることはないので、面積ペナルティを最小限に留めることが可能となる。
【００７１】
また、本発明に関する実施形態によれば、電流誘致領域２０ｂが、下方に延び出るに従って、当該延び出る方向と交差する幅方向の形成幅が広くなる。
【００７２】
このような構成によれば、より効率よく順方向電流を誘致することができる。また、ドリフト層１１表層付近では電流誘致領域２０ｂの形成幅は狭いので、面積ペナルティを大きくすることもない。
【００７３】
また、本発明に関する実施形態によれば、ウェル領域１４ａの不純物濃度は、チャネル領域がそれ以外の領域よりも高く設定される。
【００７４】
このような構成によれば、ウェル領域１４ａ内の不純物濃度差により、より確実に順方向電流の適切な経路誘導を行うことができる。
【００７５】
＜第２実施形態＞
＜構成＞
第１実施形態における構成と同様の構成については、同じ符号を付して図示し詳細な説明については省略する。
【００７６】
図１０は、本発明の第２実施形態に関する炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴの構成を示す上面図である。図１０においては図示されないが、このＳｉＣ−ＭＯＳＦＥＴにおいても、第１実施形態と同様の電流誘致領域２０が形成されている。
【００７７】
図１０に示されるように、ソース領域１５表層に形成されるウェルコンタクト領域１６は、ドリフト層１１のエピタキシャル成長方向であるステップフロー（Ｓｔｅｐ  Ｆｌｏｗ）方向と交差する方向において、所定数個のウェル領域１４分の間隔を空けて形成されている。
【００７８】
積層欠陥は、ステップフロー方向に対して直交する方向に伸びる性質を持つ。よって、ボディーダイオードが動作した際に電流が通電するウェルコンタクト領域１６を、図１０に示されるように配置すれば、ウェルコンタクト領域１６が配置されていない領域には電流が流れないため、積層欠陥の拡張を当該空き領域で抑制することができる。
【００７９】
＜動作＞
ここで、積層欠陥がどの程度伸びるかを実験的に調べた結果を図１１に示す。図１１において、縦軸が積層欠陥の拡張距離（μｍ）、横軸がドリフト層の膜厚（μｍ）をそれぞれ示す。
【００８０】
図１１に示されるように、ドリフト層１１の厚みが大きくなるにつれて、積層欠陥の拡張距離も大きくなっている。図１１によれば、ｎ型のドリフト層１１の厚みが１０μｍの場合、積層欠陥の拡張距離はおよそ５０μｍである。
【００８１】
例えば、ウェルコンタクト長をおよそ１０μｍに設計した場合、ウェルコンタクト領域１６を５セル分以上（ドリフト層１１の厚みの５倍程度）距離をあけて設計することで、該積層欠陥の拡張を抑制することができる。
【００８２】
例えば６００Ｖ耐圧のＳｉＣ−ＭＯＳＦＥＴを製造する場合を想定する。この場合、ｎ型のドリフト層１１の厚みがおよそ５μｍであるとすると、電流誘致領域２０の深さ方向厚みは、その３／５に相当する３μｍ程度（ドリフト層１１表面を基準とする）とするのが望ましい。
【００８３】
また、通常のウェル領域１４の不純物濃度は１．０×１０１８ｃｍ−３程度であることから、電流誘致領域２０の不純物濃度は、５．０×１０１６ｃｍ−３以上（ｎ型のドリフト層１１の不純物濃度よりも高濃度）、かつ、８．０×１０１７ｃｍ−３以下（ｐ型のウェル領域１４の不純物濃度よりも低濃度）の範囲で設計することが望ましい。
【００８４】
＜効果＞
本発明に関する実施形態によれば、ウェル領域１４が、ドリフト層１１表層において互いに離間して複数形成される。そして、ソース領域１５、ゲート絶縁膜１２およびゲート電極１３が、各ウェル領域１４にそれぞれ対応して複数形成される。
【００８５】
また、各ウェル領域１４に対応して形成される電流誘致領域２０が、ドリフト層１１のエピタキシャル成長方向と交差する幅方向において、ドリフト層１１厚みの５倍以上の間隔を空けて形成されている。
【００８６】
このような構成によれば、ドリフト層１１のステップフロー方向と交差する方向における積層欠陥の拡張を効果的に抑制することができる。
【００８７】
本発明の実施形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。
【００８８】
なお本発明は、その発明の範囲内において、各実施形態の自由な組み合わせ、あるいは各実施形態の任意の構成要素の変形、もしくは各実施形態において任意の構成要素の省略が可能である。
【符号の説明】
【００８９】
１  ゲートパッド、２  ソースパッド、３，１０  炭化珪素半導体基板、１１  ドリフト層、１２  ゲート絶縁膜、１３  ゲート電極、１４，１４ａ  ウェル領域、１５  ソース領域、１６  ウェルコンタクト領域、１７  層間絶縁膜、１８  金属電極、１９  ＪＦＥＴ領域、２０，２０ａ，２０ｂ  電流誘致領域、１４０  チャネル領域、１４１  領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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