(57)【要約】【課題】短絡耐量を向上し、オン抵抗の増大を抑制した半導体装置を提供する。【解決手段】半導体基板１上に形成された第１導電型のドリフト層２と、ドリフト層２の表層部に形成された第２導電型の第１ウェル領域２０ａと、ドリフト層２の表層部に設けられ、第１ウェル領域２０ａに隣接する第１導電型のウェルギャップ領域１５ｂと、ドリフト層２の表層部に、ウェルギャップ領域１５ｂに隣接して形成された第２導電型の第２ウェル領域２０ｂと、ウェルギャップ領域１５ｂ内に設けられた第１導電型のソース抵抗制御領域１５ａと、第１ウェル領域２０ａの表層部の一部からウェルギャップ領域１５ｂの表層部の一部まで連続的に形成された第１導電型のソースコンタクト領域１２ａとを備える。【選択図】      図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１導電型のドリフト層と、
前記ドリフト層の表層部に形成された第２導電型の第１ウェル領域と、
前記ドリフト層の表層部に設けられ、前記第１ウェル領域に隣接する第１導電型のウェルギャップ領域と、
前記ドリフト層の表層部に、前記ウェルギャップ領域に隣接して形成された第２導電型の第２ウェル領域と、
前記ウェルギャップ領域内に設けられた第１導電型のソース抵抗制御領域と、
前記第１ウェル領域の表層部の一部から前記ウェルギャップ領域の表層部の一部まで連続的に形成された第１導電型のソースコンタクト領域と、
を備えた半導体装置。
【請求項２】
前記第２ウェル領域の表層部の一部から前記ウェルギャップ領域の表層部の一部まで連続的に形成された第１導電型のソースエクステンション領域を備えたこと
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２ウェル領域と前記ソースエクステンション領域は、ゲート絶縁膜を表面に備えたこと
を特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ソース抵抗制御領域は、その第１導電型の不純物濃度が、前記ソースコンタクト領域の第１導電型の不純物濃度より低いこと
を特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１ウェル領域は、上面視において前記第２ウェル領域と前記ウェルギャップ領域を介して離間して配置されていること
を特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記ソース抵抗制御領域は、上面視においてその長さが均一であること
を特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ソース抵抗制御領域は、上面視においてその長さが、０．１〜１μｍの範囲内であること
を特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記ソース抵抗制御領域は、前記ウェルギャップ領域の第１導電型の不純物濃度と等しい第１導電型の不純物濃度を有すること
を特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記ドリフト層は、深さ方向に不純物濃度分布を有すること
を特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記ソース抵抗制御領域は、前記ゲート絶縁膜よりも膜厚の大きいフィールド酸化膜を表面に有すること
を特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記第１ウェル領域は、前記第２ウェル領域の第２導電型の不純物濃度と等しい第２導電型の不純物濃度を有すること
を特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記ドリフト層は、前記第１ウェル領域と前記ウェルギャップ領域と前記第２ウェル領域と前記ソース抵抗制御領域と前記ソースコンタクト領域と前記ソースエクステンション領域と前記ゲート絶縁膜とを有する複数のユニットセルを備えたこと
を特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
隣り合う前記ユニットセルの前記第２ウェル領域間に配置され、前記ドリフト層の第１導電型の不純物濃度より高い第１導電型の不純物濃度を有する高電流制御領域を有するＪＦＥＴ領域を備えたこと
を特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記ドリフト層は、その表面に前記ソースコンタクト領域に接続するソース電極を備えたこと
を特徴とする請求項１乃至１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記ソース電極は、前記第１ウェル領域及び前記第２ウェル領域と電気的に接続されていること
を特徴とする請求項１乃至１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記ドリフト層の表層部に形成され、隣り合う前記ユニットセル内の前記第２ウェル領域同士を接続し、前記ソース電極と電気的に接続された第２導電型の第３ウェル領域を備えたこと
を特徴とする請求項１乃至１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記半導体基板が炭化珪素からなること
を特徴とする請求項１乃至１６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関するものである。
【背景技術】
【０００２】
パワーエレクトロニクス分野で用いられる半導体装置には、金属／絶縁体／半導体接合の電界効果型トランジスタであるＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ(Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ)などが挙げられるが、半導体装置には、パワーエレクトロニクスへの応用の観点から高信頼性化が求められている。
【０００３】
例えば、ＭＯＳＦＥＴをインバータ回路などに適用して誘導性負荷や抵抗性負荷を動作させているときに、アーム短絡などの負荷短絡が生じて、オン状態のＭＯＳＦＥＴのドレイン電極に電源電圧である高電圧が印加されると、当該ＭＯＳＦＥＴに大電流が流れる状態になる。この状態では、ＭＯＳＦＥＴには定格電流の数倍から数十倍のドレイン電流が誘起され、適切な保護機能を有していなければＭＯＳＦＥＴ素子の破壊に至る。
【０００４】
これを未然に防ぐため、素子破壊が発生する前に過剰なドレイン電流（過電流）を検知し、それに応じてゲート電極へのオフ信号を入力してドレイン電流を遮断する方法がある。この場合、ＭＯＳＦＥＴ素子には負荷短絡等の発生から過電流を検知してゲート電極へのオフ信号入力までの時間以上に渡って、素子の破壊が発生しないロバスト性が求められる。すなわち、半導体装置の高信頼性の一つとして、短絡耐量が優れていることが強く望まれる。なお、短絡耐量は、短絡が生じてから素子破壊に至るまでに要する時間で略定義され、短絡耐量が優れているとは、破壊までの時間が長いことを言う。
【０００５】
短絡耐量を向上するため、ＩＧＢＴのオン電流の経路となるエミッタ層（ＭＯＳＦＥＴのソース領域に相当）が、高抵抗なエミッタ層（高抵抗領域）と低抵抗なエミッタ層（低抵抗領域）とがエミッタ電極（ＭＯＳＦＥＴのソース電極に相当）とチャネル領域（ＭＯＳＦＥＴのウェル領域に相当）との間に互いに並列接続するように交互に配設された構造とする方法が開示されている（例えば、特許文献１参照）。従来の、この構成によれば、負荷短絡が生じたときにエミッタ層の高抵抗領域を流れる電子電流による電圧降下が大きくなり、飽和電流値が下がるため、短絡耐量を向上する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−３３２５７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
負荷短絡時などで半導体装置に過大な電圧が印加されたとき、過電流によって半導体装置が発熱する。そのため、短絡耐量を向上するためには、高温下のオン抵抗を増大させ、過電流を減少させることが望まれる。従来の構造では、第１導電型のドリフト層に第２導電型の不純物を注入してウェル領域（チャネル領域）を形成した後、第２導電型のウェル領域内に第１導電型の不純物を注入して導電型を反転させ、第１導電型のソース領域（エミッタ層）を形成している。ウェル領域はソース領域より深く形成する必要があるため、注入時のエネルギーも大きくなる。そのため、ソース領域にはウェル領域形成時に不純物が高エネルギー注入されるが、高エネルギー注入された領域には注入欠陥が多く発生してしまう。注入欠陥が多い領域では、伝導キャリアの移動度の温度依存性が小さい。つまり、高温下でのオン抵抗を増大するためにソース抵抗を増やすと、室温でのソース抵抗も大きくなり、オン動作時の素子のオン抵抗が高くなってしまうという問題があった。
【０００８】
この発明は、上記のような問題点を解決するためになされたものであり、短絡耐量を向上し、素子動作温度近傍でのオン抵抗の増大を抑制した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この発明に係る半導体装置は、半導体基板上に形成された第１導電型のドリフト層と、ドリフト層の表層部に形成された第２導電型の第１ウェル領域と、ドリフト層の表層部に設けられ、第１ウェル領域に隣接する第１導電型のウェルギャップ領域と、ドリフト層の表層部に、ウェルギャップ領域に隣接して形成された第２導電型の第２ウェル領域と、ウェルギャップ領域内に設けられた第１導電型のソース抵抗制御領域と、第１ウェル領域の表層部の一部からウェルギャップ領域の表層部の一部まで連続的に形成された第１導電型のソースコンタクト領域と、を備えたことを特徴とする。
【発明の効果】
【００１０】
この発明によれば、第１導電型のウェルギャップ領域内にソース抵抗制御領域を備えたことによって、ソース抵抗制御領域には第２導電型の高エネルギー注入が施されないため、注入欠陥の発生を抑制できる。そのため、ソース抵抗制御領域における伝導キャリアの移動度の温度依存性がウェル領域内にソース抵抗制御領域を形成した場合に比べて大きく、短絡耐量を向上するためにソース抵抗制御領域の高温でのソース抵抗を大きくしても、動作温度におけるソース抵抗をウェル領域内にソース抵抗制御領域を形成した場合に比べて小さくできるので、短絡耐量を向上しながらオン抵抗の増大を抑制することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１に係る半導体装置を炭化珪素ＭＯＳＦＥＴとした場合の構成を模式的に示す上面図である。
【図２】実施の形態１に係る炭化珪素ＭＯＳＦＥＴのハーフユニットセルを示す断面図である。
【図３】実施の形態１に係る炭化珪素ＭＯＳＦＥＴのユニットセルを上面から見た平面構造を示す上面模式図である。
【図４】実施の形態１に係る炭化珪素ＭＯＳＦＥＴにおけるユニットセルのドリフト層の表層部を模式的に示す上面図である。
【図５】実施の形態１に係る炭化珪素ＭＯＳＦＥＴのハーフユニットセルにおいて、第２ウェル領域形成までの製造方法を示す断面図である。
【図６】実施の形態１に係る炭化珪素ＭＯＳＦＥＴのウェルギャップ領域長に対するドレイン電流−ドレイン電圧特性の計算結果を示す図である。
【図７】実施の形態１に係る炭化珪素ＭＯＳＦＥＴのハーフユニットセルにおいて、第３ウェル領域形成までの製造方法を示す断面図である。
【図８】実施の形態１に係る炭化珪素ＭＯＳＦＥＴのハーフユニットセルにおいて、第３ウェル領域形成までの別の製造方法を示す断面図である。
【図９】実施の形態１に係る炭化珪素ＭＯＳＦＥＴのハーフユニットセルにおいて、第３ウェル領域形成までのさらに別の製造方法を示す断面図である。
【図１０】実施の形態１に係る炭化珪素ＭＯＳＦＥＴのハーフユニットセルにおいて、ソースコンタクト領域及びソースエクステンション領域形成までの製造方法を示す断面図である。
【図１１】実施の形態１に係る炭化珪素ＭＯＳＦＥＴにおいて、注入欠陥が多い場合と少ない場合のキャリア移動度の温度依存性を説明する模式図である。
【図１２】実施の形態１に係る半導体装置の短絡電流波形を説明するための模式図である。
【図１３】実施の形態１に係る炭化珪素ＭＯＳＦＥＴのソース抵抗制御領域形成までの製造方法を示すためにユニットセルを４つ配置した上面図である。
【図１４】実施の形態１に係る炭化珪素ＭＯＳＦＥＴのハーフユニットセルにおいて、第１ウェルコンタクト領域形成までの製造方法を説明するための断面図である。
【図１５】実施の形態１に係る炭化珪素ＭＯＳＦＥＴにおいて第１ウェルコンタクト領域形成までの製造方法を説明するためのユニットセルを４つ配置した上面図である。
【図１６】実施の形態１に係る炭化珪素ＭＯＳＦＥＴにおいて第１ウェルコンタクト領域形成までの別の製造方法を説明するためのユニットセルを４つ配置した上面図である。
【図１７】実施の形態１に係る炭化珪素ＭＯＳＦＥＴにおいて第３ウェル領域が第２ウェルコンタクト領域を兼ねる場合の、第１ウェルコンタクト領域形成までの製造方法を説明するためにユニットセルを４つ配置した上面図である。
【図１８】実施の形態１に係る炭化珪素ＭＯＳＦＥＴのハーフユニットセルにおいて、電流制御領域１４形成までの製造方法を説明するための断面図である。
【図１９】実施の形態１に係る炭化珪素ＭＯＳＦＥＴのハーフユニットセルにおいて、電流制御領域１４の変形例を説明するための断面図である。
【図２０】実施の形態１に係る炭化珪素ＭＯＳＦＥＴの製造方法において完成までを説明するための、ハーフユニットセルの断面図である。
【図２１】実施の形態１に係る炭化珪素ＭＯＳＦＥＴの伝導キャリアの移動度の温度依存性を説明するための模式図である。
【図２２】実施の形態１に係る炭化珪素ＭＯＳＦＥＴのハーフユニットセルにおいて、第２ウェルコンタクト領域の変形例を示す断面図である。
【図２３】実施の形態１に係る炭化珪素ＭＯＳＦＥＴのハーフユニットセルにおいて、ウェル領域２０の変形例の製造方法のうち、第２ウェル領域の形成を説明するための断面図である。
【図２４】実施の形態１に係る炭化珪素ＭＯＳＦＥＴのハーフユニットセルにおいて、ウェル領域２０の変形例の製造方法のうち、第１ウェル領域の形成を説明するための断面図である。
【図２５】実施の形態１に係る炭化珪素ＭＯＳＦＥＴの４つのユニットセルを配置した上面図において、ウェル領域２０の変形例の製造方法を示すための図である。
【図２６】実施の形態１に係る炭化珪素ＭＯＳＦＥＴのハーフユニットセルにおいて、ウェル領域２０の変形例を示す断面図である。
【図２７】実施の形態１に係る炭化珪素ＭＯＳＦＥＴに第４ウェル領域を形成する場合の製造方法を説明するための、ハーフユニットセルを示す断面図である。
【図２８】実施の形態１に係る炭化珪素ＭＯＳＦＥＴに第４ウェル領域を形成した場合のハーフユニットセルを示す断面図である。
【図２９】実施の形態２に係る炭化珪素ＭＯＳＦＥＴのハーフユニットセルを示す断面図である。
【発明を実施するための形態】
【００１２】
実施の形態１．
図１は、本実施の形態１に係る半導体装置を炭化珪素ＭＯＳＦＥＴとした場合の構成を模式的に示す上面図である。本実施の形態では、半導体素子である炭化珪素ＭＯＳＦＥＴを狭義の意味で半導体装置と称しているが、例えば、半導体素子と、当該半導体素子に逆並列に接続するフリーホイールダイオードと、当該半導体素子のゲート電極に電圧を印加する制御回路と、をリードフレーム上に搭載して一体的に封止してなるインバータモジュールやパワーモジュール等の半導体モジュールも、広義の意味で半導体装置に含む。
【００１３】
また、本実施の形態では半導体素子として炭化珪素ＭＯＳＦＥＴを用いたが、炭化珪素以外の半導体であっても良いし、ＭＯＳＦＥＴ以外の、例えばＩＧＢＴやＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であってもよい。
【００１４】
図１において、炭化珪素ＭＯＳＦＥＴの最表面には、ソース電極であるソースパッド４１、ゲート配線４４及びゲートパッド４５が形成されている。ゲート配線４４はゲートパッド４５に接続しており、ソースパッド４１の周囲を囲むように形成される。ゲートパッド４５は、ゲート配線４４の１辺の中央近傍に配設される。
【００１５】
図１において、点線で囲まれた領域は能動領域７であり、図２に示すユニットセルが複数並列配置される。図１において、能動領域７の外側は終端領域８であり、本実施の形態における炭化珪素ＭＯＳＦＥＴは、図１で示す能動領域７と能動領域７の外側の終端領域８とから構成される。
【００１６】
ゲートパッド４５には、ゲート配線４４を介して、各ユニットセルのゲート電極３５（図２で説明する）が接続されており、外部の制御回路（図示せず）からゲートパッド４５に印加されたゲート電圧は、各ユニットセルのゲート電極３５に印加される。同様に、ソースパッド４１には、各ユニットセルのソース領域１２（図２で説明する）が接続されている。
【００１７】
なお、半導体装置の実際の製品では、炭化珪素ＭＯＳＦＥＴなど半導体素子に、外部の保護回路を動作させるための温度センサや電流センサ用の各電極が配設されることが多いが、それらの電極は本実施の形態との関連が薄いため、本実施の形態では省略している。
【００１８】
また、ゲートパッド４５、ゲート配線４４及びソースパッド４１のレイアウトは図１に示したものに限られない。それらの形状、個数等は、製品によって多種多様である。温度センサ及び電流センサ用の電極の有無や、各電極のレイアウトは本実施の形態の効果にあまり影響しないため任意でよい。
【００１９】
本実施の形態の特徴は能動領域７であるため、終端領域８はどのような構造であってもよく、以下では、能動領域７について説明する。
【００２０】
図２は、本実施の形態における半導体装置である炭化珪素ＭＯＳＦＥＴの能動領域７に配置される１つのユニットセルのうち、右半分を示す断面図である。すなわち、図２はハーフユニットセルの断面図であり、図２を左に折り返した図がユニットセルの断面図となる。
【００２１】
図２に示すように、当該炭化珪素ＭＯＳＦＥＴのハーフユニットセルは、第１導電型の炭化珪素で形成された半導体基板１と、その表面上にエピタキシャル成長させた第１導電型のドリフト層２（炭化珪素半導体層）とから成るエピタキシャル基板を用いて形成されている。半導体基板１の裏面側には、半導体基板１とオーミック接続する裏面オーミック電極４２を介して、ドレイン電極４３が形成されている。
【００２２】
ここで、本実施の形態では第１導電型をｎ型とし、第２導電型をｐ型とするが、第１導電型をｐ型にして第２導電型をｎ型としても良い。
【００２３】
図２において、ドリフト層２の表層部には第２導電型の第１ウェル領域２０ａと第２導電型の第２ウェル領域２０ｂが離間して配置されている。図２中、一点鎖線で囲まれた領域は、第１ウェル領域２０ａと第２ウェル領域２０ｂに挟まれたウェルギャップ領域１５ｂである。なお、ウェルギャップ領域１５ｂは第１導電型であり、第２導電型の領域を介さずに第１導電型のドリフト層２と接続されている。
【００２４】
第１ウェル領域２０ａの表層部には、第２導電型の第１ウェルコンタクト領域２５ａが設けられている。さらに、第１ウェルコンタクト領域２５ａに隣接して、第１ウェル領域２０ａの表層部には第１導電型のソースコンタクト領域１２ａが設けられている。第１ウェル領域２０ａはウェルギャップ領域１５ｂの表層部の一部まで形成されている。つまり、ソースコンタクト領域１２ａは、第１ウェル領域２０ａの表層部の一部からウェルギャップ領域１５ｂの表層部の一部まで連続的に形成されている。
【００２５】
一方、第２ウェル領域２０ｂの表層部には第１導電型のソースエクステンション領域１２ｂが選択的に形成されている。第２ウェル領域２０ｂはウェルギャップ領域１５ｂの表層部の一部まで形成されている。つまり、ソースエクステンション領域１２ｂは、第２ウェル領域２０ｂの表層部の一部からウェルギャップ領域１５ｂの表層部の一部まで連続的に形成されている。
【００２６】
ソースエクステンション領域１２ｂとソースコンタクト領域１２ａの間には第１導電型のソース抵抗制御領域１５ａが存在する。ソース抵抗制御領域１５ａは、第１ウェル領域２０ａと第２ウェル領域２０ｂの離間領域であるウェルギャップ領域１５ｂの表層部に設けられている。図２において、ソース抵抗制御領域１５ａは点線で囲まれた領域である。
【００２７】
図２において、ソース抵抗制御領域１５ａとソースコンタクト領域１２ａとは隣接し、ソース抵抗制御領域１５ａとソースエクステンション領域１２ｂとは隣接している。
【００２８】
すなわち、本実施の形態における炭化珪素ＭＯＳＦＥＴの第１導電型のソース領域１２は、ソースコンタクト領域１２ａとソース抵抗制御領域１５ａとソースエクステンション領域１２ｂとの少なくとも３つの領域から構成されている。
【００２９】
また、本実施の形態における炭化珪素ＭＯＳＦＥＴの第２導電型のウェル領域２０は、第１ウェル領域２０ａ及び第２ウェル領域２０ｂから構成される。
【００３０】
第２ウェル領域２０ｂにおけるソースエクステンション領域１２ｂとＪＦＥＴ領域１１との間の部分はゲート絶縁膜３０の直下であり、炭化珪素ＭＯＳＦＥＴがオン動作するときにＭＯＳチャネルが形成される領域であり、ＭＯＳチャネル領域と呼ばれる。図２において、隣り合うユニットセルの第２ウェル領域２０ｂ間であるＪＦＥＴ領域１１は二点差線で囲まれた領域である。
【００３１】
本実施の形態では、ＪＦＥＴ領域１１と第２ウェル領域２０ｂの一部の下方との第１導電型の不純物濃度を高濃度化し、電流制御領域１４としている。
【００３２】
電流制御領域１４は、隣り合うユニットセルの第２ウェル領域２０ｂ間であるＪＦＥＴ領域１１及びその下方の第１導電型の不純物濃度を高濃度化した領域である。
【００３３】
図２のように、第２ウェル領域２０ｂと第１導電型の電流制御領域１４は隣接しているが、隣接していなくても良い。電流制御領域１４は、炭化珪素ＭＯＳＦＥＴのオン動作時の抵抗（オン抵抗）を低減する効果があるが、図２で示された電流制御領域１４の領域より小さい領域を電流制御領域１４とした場合でも、オン抵抗を低減する効果は得られる。また、図２で示された領域より大きくても良いのは言うまでもない。
【００３４】
図２に示すように、ソースコンタクト領域１２ａとソースエクステンション領域１２ｂとソース抵抗制御領域１５ａとＪＦＥＴ領域１１との表面には、ゲート絶縁膜３０が設けられている。
【００３５】
さらに、ゲート電極３５が、ゲート絶縁膜３０を介してソースエクステンション領域１２ｂ、第２ウェル領域２０ｂ（ＭＯＳチャネル領域）及びＪＦＥＴ領域１１に跨って延在する。図２に示すソース領域１２を構成する３つの領域のうち、ソースエクステンション領域１２ｂが、ゲート絶縁膜３０及びゲート電極３５と共にＭＯＳ構造を構成する。
【００３６】
ソースコンタクト領域１２ａの一部と第１ウェルコンタクト領域２５ａとの表面には、ソースコンタクト領域２５ａ及び第１ウェルコンタクト領域２５ａとオーミック接続するソースオーミック電極４０ａが形成されている。ソースオーミック電極４０ａは、ゲート電極３５を覆うようにして形成された層間絶縁膜３２のソースコンタクトホールを通して、層間絶縁膜３２の表面に設けられたソースパッド４１と接続している（図示せず）。
【００３７】
第１ウェルコンタクト領域２５ａは、ソースコンタクト領域１２ａを貫通して、第１ウェル領域２０ａに達しており、ソースパッド４１と第１ウェル領域２０ａとを電気的に接続している。
【００３８】
図３は、ユニットセルを上面から見た平面構造を示す上面模式図である。図３では、ソースパッド４１と層間絶縁膜３２とゲート電極３５とゲート絶縁膜３０とを省略している。
【００３９】
図４は、ユニットセルのドリフト層２の表層部を上面から見た平面構造を模式的に示す上面模式図である。図４では、ドリフト層２の表層部に形成されているソース領域１２と第１ウェルコンタクト領域２５ａと第２ウェルコンタクト領域２５ｂとを省略している。
【００４０】
図１の能動領域７には、図３で示すユニットセルが格子状に複数形成されている。
【００４１】
図４で示すように、上面視において第１ウェル領域２０ａの周囲に第１導電型のウェルギャップ領域１５ｂを介して第２ウェル領域２０ｂが形成されている。第２導電型の第２ウェル領域２０ｂは、隣接するユニットセルの第２導電型の第２ウェル領域２０ｂと、第２導電型の第３ウェル領域２０ｃにより互いに接続されている。
【００４２】
本実施の形態では、正方形のユニットセルの４つの角に第３ウェル領域２０が配置され、隣接するユニットセルの第２ウェル領域２０ｂ同士を接続している。つまり、ユニットセルには、第２導電型の複数の第３ウェル領域２０ｃが選択的に形成されている。
【００４３】
また、隣接するユニットセルにおいて、第２ウェル領域２０ｂ間の第３ウェル領域２０ｃが形成されていない領域は、上述したＪＦＥＴ領域１１となる。
【００４４】
本実施の形態では、ＪＦＥＴ領域１１に、ドリフト層２の不純物濃度より高い第１導電型の不純物濃度を有する電流制御領域１４が形成されているが、電流制御領域１４は形成されていなくても良い。すなわち、ＪＦＥＴ領域１１の第１導電型の不純物濃度はドリフト層２の第１導電型の不純物濃度と同じでも良い。
【００４５】
図３及び図４には図示されていないが、図２で説明したように、ソース領域１２はウェル領域２０の表層部に形成される。ソース抵抗制御領域１５ａは、上面視において第１ウェル領域２０ａの表層部に形成されたソースコンタクト領域１２ａの外側を囲むように形成される。
【００４６】
さらに、第２ウェル領域２０ｂの表層部に形成されたソースエクステンション領域１２ｂは、上面視においてソース抵抗制御領域１５ａの外側を囲むように形成される。上面視においてソースエクステンション領域１２ｂはソース領域１２の最外周部であり、第２ウェル領域２０ｂのＭＯＳチャネル領域に隣接する。
【００４７】
ソース抵抗制御領域１５ａは、図４に示されるウェルギャップ領域１５ｂの表層部に配置されている。つまり、ソース抵抗制御領域１５ａは、第１ウェル領域２０ａ及び第２ウェル領域２０ｂを形成する第２導電型の不純物が直接的にイオン注入されていない。
【００４８】
なお、ソース抵抗制御領域１５ａは、ドリフト層２と同じ第１導電型の不純物濃度を有することが望ましい。つまり、ソース抵抗制御領域１５ａは、ドリフト層２がイオン注入されず、ウェルギャップ領域１５ｂ内のソースエクステンション領域１２とソースコンタクト領域１２ａに挟まれた領域として形成されることが望ましい。
【００４９】
また、ソース抵抗制御領域１５ａは、ソースコンタクト領域１２ａよりも第１導電型の不純物濃度が低い。
【００５０】
ソースコンタクト領域１２ａとソースエクステンション領域１２ｂのそれぞれの第１導電型の不純物濃度は同程度でよい。後述するように、ソースコンタクト領域１２ａとソースエクステンション領域１２ｂは、同時に形成することができ、その場合、両者は同じ不純物分布を持つことになる。
【００５１】
あるいは、ソースエクステンション領域１２ｂの第１導電型の不純物濃度は、ソースコンタクト領域１２ａの第１導電型の不純物濃度より低くても良い。
【００５２】
また、ソース抵抗制御領域１５ａの下方は、第１ウェル領域２０ａと第２ウェル領域２０ｂから挟まれたウェルギャップ領域１５ｂとなっており、第１導電型の該ウェルギャップ領域１５ｂは、第２導電型の領域を介さずに第１導電型のドリフト層２と接続されている。
【００５３】
図３において一点差線で囲まれた領域で示すように、第３ウェル領域２０ｃの内側には、第２導電型の第２ウェルコンタクト領域２５ｂが形成されている。なお、第２ウェルコンタクト領域２５ｂは、その表面に設けられたウェルオーミック電極４０ｂを介して、ソースパッド４１と第３ウェル領域２０ｃとを電気的に接続している。
【００５４】
図２及び図３で説明したように、ソースパッド４１は、ソースコンタクト領域１２ａと接続されると共に、第１ウェルコンタクト領域２５ａと第２ウェルコンタクト領域２５ｂとを介して、第１ウェル領域２０ａと第３ウェル領域２０ｃとに電気的に接続される。
【００５５】
なお、第１ウェル領域２０ａと第２ウェル領域２０ｂと第３ウェル領域２０ｃとは同時に形成することができ、その場合、これらは同じ不純物濃度分布を有することになる。
【００５６】
図２で説明したように、ゲート電極３５上は層間絶縁膜３２で覆われており、ソースパッド４１及びゲート配線４４はその上に形成される。そのため、層間絶縁膜３２には、ソースパッド４１をソースコンタクト領域１２ａに接続させるソースコンタクトホール以外にも、第１ウェルコンタクト領域２５ａと第２ウェルコンタクト領域２５ｂとをソースパッド４１に接続させるソースコンタクトホール（図示せず）、並びに、ゲート配線４４をゲート電極３５に接続させるゲートコンタクトホール（図示せず）が形成されている。
【００５７】
図３のソースコンタクト領域１２ａ内に示されている点線は、ソースパッド４１をユニットセルに接続させるソースオーミック電極４０ａの形成領域（ソースコンタクトホール）を示している。ソースオーミック電極４０ａはソースコンタクト領域１２ａと第１ウェルコンタクト領域２５ａに接触している。
【００５８】
本実施の形態では、ソースオーミック電極４０ａがソースコンタクト領域１２ａに接触し、図３のように、ソースコンタクト領域１２ａの外周がソース抵抗制御領域１５ａ、さらにその外周がソースエクステンション領域１２ｂで配置されることにより、ソースコンタクト領域１２ａ、ソース抵抗制御領域１５ａ及びソースエクステンション領域１２ｂは、ソースオーミック電極４０ａと第２ウェル領域２０ｂのＭＯＳチャネル領域との間に直列接続されることになる。
【００５９】
なお、ソースコンタクト領域１２ａは、第１導電型の不純物濃度が高いため、オーミック電極４０ａとの間でコンタクト抵抗の低いオーミック接触を実現できる。
【００６０】
図２の断面視において、炭化珪素ＭＯＳＦＥＴのオン動作時もしくは負荷短絡時には、ドレイン電極４３からドリフト層２に流れ込むドレイン電流（オン電流）は、ＪＦＥＴ領域１１及び第２ウェル領域２０ｂの表面部（表層側の領域）に形成されたＭＯＳチャネル領域を通り、ソースエクステンション領域１２ｂ、ソース抵抗制御領域１５ａ及びソースコンタクト領域１２ａを通ってソースオーミック電極４０ａからソースパッド４１へと抜けるという経路を流れる。
【００６１】
図３で示す各ユニットセルにおいて、ソース抵抗制御領域１５ａは、オン電流が流れる方向、すなわち上面視におけるソースエクステンション領域１２ｂからソースコンタクト領域１２ａに向かう方向の長さ（電流の経路長）が均一になるように形成される。
【００６２】
つまり、図３において、ソースエクステンション領域１２ｂとソースコンタクト領域１２ａの間のソース抵抗制御領域１５ａの長さは一定となるように形成される。
【００６３】
そのため、図３に示すように、ソースコンタクト領域１２ａの外周（ソース抵抗制御領域１５ａの内周）及びソースエクステンション領域１２ｂの内周（ソース抵抗制御領域１５ａの外周）の各コーナー部がラウンド形状になっており、ソースコンタクト領域１２ａの外周曲率半径中心と、ソースエクステンション領域１２ｂの内周曲率半径中心とが同じになっている。
【００６４】
このように、ユニットセル内でソース抵抗制御領域１５ａの長さを均一にすると、ユニットセル内でのソース抵抗のバラツキが抑えられる。これにより、短絡電流などの過剰の電流が瞬時に印加されたときに特定の部分に電流が集中することが防止でき、半導体装置の信頼性を高めることができる。
【００６５】
ここで、ユニットセル内のソース抵抗制御領域１５ａの長さは均一であることが望ましいが、プロセス精度上、誤差が生じる場合がある。ただし、１０％程度の誤差が生じても上記の効果は得られる。
【００６６】
また、図３では、ソースエクステンション領域１２ｂの外周コーナー部は直角であるが、ラウンド形状にし、その曲率半径中心を、ソースコンタクト領域１２ａの外周曲率半径中心及びソースエクステンション領域１２ｂの内周曲率半径中心と同じにしてもよい。
【００６７】
この場合は、ソースエクステンション領域１２ｂの寄生抵抗がユニットセル内で均一化される。そのため、ユニットセル内でソース抵抗のバラツキが抑えられる効果が得られる。これにより、短絡電流などの過剰の電流が瞬時に印加されたときに特定の部分に電流が集中することが防止でき、半導体装置の信頼性を高めることができる。
【００６８】
さらに、第２ウェル領域２０ｂの外周コーナー部も図３では直角であるが、ラウンド形状にし、その曲率半径中心を、ソースコンタクト領域１２ａの外周曲率半径中心及びソースエクステンション領域１２ｂの内周曲率半径中心と同じにしてもよい。この場合、ＭＯＳチャネル長が均一化されるので、ＭＯＳチャネル抵抗が均一化され、素子特性及び電流分布のバラツキが抑制され、一層信頼性の高いユニットセル構造となり、半導体装置の信頼性をより高めることができる。
【００６９】
なお、ソースコンタクト領域１２ａの外周曲率半径とソースエクステンション領域１２ｂの内周曲率半径とが同じで、それぞれの曲率半径中心が異なっていてもよい。この場合は、コーナー部におけるソース抵抗制御領域１５ａの長さが直線部における長さよりも大きくなる。短絡などの高温時におけるソース抵抗制御領域１５ａの抵抗は、コーナー部で特に高くなるので、短絡電流はコーナー部以外の直線部を主に流れるようになる。すなわち、コーナー部における電流集中による素子劣化を抑止させる効果が得られる。
【００７０】
なお、図３及び図４では、四角形の平面構造を有するユニットセルを示したが、ユニットセルの形状は任意でよく、例えば、六角形や八角形、円形などでもよい。
【００７１】
また、炭化珪素ＭＯＳＦＥＴは複数のユニットセルから成るセル構造でなくてもよく、一般的な櫛形の構造であってもよい。櫛形構造は形成が容易であるが、セル構造に比べてＭＯＳチャネル幅密度が低いため、素子のオン抵抗が比較的高くなる。
【００７２】
次に、実施の形態１に係る半導体装置（炭化珪素ＭＯＳＦＥＴ）の製造方法を説明する。
【００７３】
図５は、本実施の形態に係る炭化珪素ＭＯＳＦＥＴのハーフユニットセルにおいて、ウェル領域２０形成までの製造方法を示す断面図である。図５において、まず、第１導電型の炭化珪素からなる半導体基板１を用意する。半導体基板１には炭化珪素の他、珪素や、珪素に比べてバンドギャップの大きい他のワイドバンドギャップ半導体を用いても良い。ワイドバンドギャップ半導体としては、炭化珪素の他、例えば窒化ガリウム、窒化アルミニューム、ダイヤモンド等がある。
【００７４】
半導体基板１の面方位は任意でよく、例えば、その表面垂直方向がｃ軸方向に対して８°以下に傾斜されていてもよいし、或いは傾斜されていなくてもよい。半導体基板１の厚みも任意でよく、例えば３５０μｍ程度でもよいし、１００μｍ程度でもよい。
【００７５】
続いて、半導体基板１上に、エピタキシャル結晶成長により、第１導電型のドリフト層２を形成する。ドリフト層２の第１導電型の不純物濃度は１×１０１３ｃｍ−３〜１×１０１７ｃｍ−３程度とし、その厚みは３μｍ〜２００μｍとする。
【００７６】
ドリフト層２は半導体基板１上に直接形成されていなくてもよく、バッファ層を介して形成されていても良い。
【００７７】
ドリフト層２の第１導電型の不純物濃度分布は厚み方向に一定であることが望ましいが、一定でなくてもよく、例えば表面近傍で不純物濃度を意図的に低くしてもよい。その場合、ＭＯＳＦＥＴ素子に逆バイアスが印加されたときにゲート絶縁膜３０に生じる電界が低減され、素子の信頼性が向上する他、素子のしきい値電圧を高く設定することができる。
【００７８】
ドリフト層２の表層部の第１導電型の不純物濃度は、ソース抵抗制御領域１５ａの第１導電型の不純物濃度を規定する。そのため、ドリフト層２の表層部の第１導電型の不純物濃度を低くすると、後述するように、特に高温下でソース抵抗制御領域１５ａの抵抗増加が期待され、短絡耐量の向上に寄与できる。
【００７９】
次に、図５に示すように、写真製版処理により、例えばフォトレジストやシリコン酸化膜をパターニングして、第１の注入マスク１００ａ及び第２の注入マスク１００ｂを形成する。第１の注入マスク１００ａ及び第２の注入マスク１００ｂは、一度の写真製版処理で同時に形成して良い。
【００８０】
そして、第１の注入マスク１００ａ及び第２の１００ｂを用いた選択的な第２導電型不純物のイオン注入により、第１ウェル領域２０ａ及び第２ウェル領域２０ｂを形成する。図５中の矢印は、注入イオンが注入される方向を示している。
【００８１】
第１の注入マスク１００ａは、およそその断面視における幅によって、上面視におけるウェルギャップ領域１５ｂの長さを規定し、第２の注入マスク１００ｂは、およそその断面視における幅によって、ＪＦＥＴ領域１１の上面視における長さを規定する。
【００８２】
第１の注入マスク１００ａと第２の注入マスク１００ｂのそれぞれの幅は同一でも良いし、異なっていても良い。
【００８３】
第１の注入マスク１００ａは、炭化珪素ＭＯＳＦＥＴへの逆バイアス印加時にウェルギャップ領域１５ｂを通じてリーク電流が流れない程度の幅であることが好ましい。
【００８４】
すなわち、炭化珪素ＭＯＳＦＥＴである素子に逆バイアスが印加されたとき、第１ウェル領域２０ａ及び第２ウェル領域２０ｂから伸びる空乏層によって、ウェルギャップ領域１５ｂが閉塞され、パンチスルーによる耐圧劣化を起こさないように、ウェルギャップ領域１５ｂの長さ及び第１導電型の不純物濃度に決定する必要がある。
【００８５】
従って、第１の注入マスク１００ａの幅は、例えば図４の上面視の長さで示すように、ユニットセル内において均一、すなわちユニットセルのコーナー部でラウンド形状を有していることが望ましい。また、その幅は０．１〜５μｍの範囲内、より好ましくは０．１〜３μｍの範囲内であればよい。
【００８６】
第１の注入マスク１００ａの幅が上記範囲内であっても、注入されたイオンは注入方向だけでなく、横方向にも拡散する。つまり、第１の注入マスク１００ａの下にも注入イオンが入り込む。その結果、ウェルギャップ領域１５の上面視方向から見た長さは、深さ方向に最も狭いところで０．０１〜１μｍとなればよい。このウェルギャップ領域１５ｂの長さが、ソース抵抗制御領域１５ａの長さを規定する。
【００８７】
図６に、第１ウェル領域２０ａ及び第２ウェル領域２０ｂを同時形成した場合において、注入イオンをＡｌとし、注入エネルギーを７００ｋｅＶとしたときのウェルギャップ領域長に対するＭＯＳＦＥＴ素子のドレイン電流−ドレイン電圧特性の計算結果を示す。
【００８８】
ウェルギャップ領域長を短くすることで素子耐圧は増加する結果が得られ、ウェルギャップ領域長を０．０５μｍ以下にすることによって、９００Ｖを超える素子耐圧が得られることが分かる。なお、図６に示すように、ウェルギャップ領域長が０．０２μｍのときには１．３ｋＶの高耐圧が得られる。
【００８９】
特に、炭化珪素における不純物の熱拡散係数は、パワーデバイス用として従来用いられている珪素における不純物の熱拡散係数に比べて非常に小さい。そのため、活性化アニールなどの高温熱処理によっても熱拡散による注入不純物の再分布はほとんど発生せず、注入時の分布をほとんど維持する。従って、第１の注入マスク１００ａの幅を制御することで、所望のウェルギャップ領域１５ｂの長さを得ることができる。
【００９０】
つまり、第１の注入マスク１００ａの幅を制御して所望のウェルギャップ領域１５ｂの長さが得られる。所望のウェルギャップ領域１５ｂの長さが得られれば、ウェルギャップ領域１５ｂの内部に形成するソース抵抗制御領域１５ｂの長さは所望の値に制御しやすい。所望のソース抵抗制御領域１５ｂの長さを得ることができれば、ソース抵抗の増加量を所望の値にすることができるので、ソース抵抗制御領域１５ｂによるソース抵抗の増加量を制御しやすい。
【００９１】
また、第１の注入マスク１００ａ及び第２の注入マスク１００ｂは、その端面においてテーパーを形成せずに垂直に近いことが望ましい。このような形状の注入マスクに対して不純物イオンを垂直方向から注入することによって、ドリフト層２の表面側の領域よりも表面より深い領域において、第１の注入マスク１００ａ及び第２の注入マスク１００ｂよりもウェルギャップ領域１５ｂの長さが狭くなるような不純物分布（例えば図５）を得ることができる。
【００９２】
このような形状では、特に、ウェルギャップ領域１５ｂにおけるパンチスルーによる耐圧劣化を抑止する効果が大きい。
【００９３】
第１ウェル領域２０ａ及び第２ウェル領域２０ｂの底の深さは、ドリフト層２の底を超えないように設定する必要があり、例えば０．２μｍ〜２．０μｍ程度とする。また、第１ウェル領域２０ａ及び第２ウェル領域２０ｂにおける第２導電型不純物濃度の最大値はドリフト層２の第１導電型の不純物濃度の値を超えるものとし、例えば１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３の範囲内に設定される。
【００９４】
イオン注入時には、半導体基板１は１００℃〜８００℃で加熱されることが好ましいが、加熱されていなくてもよい。また、イオン注入する不純物（ドーパント）は、ｎ型の不純物としては窒素やリンが好適であり、ｐ型の不純物としてはアルミニュームや硼素が好適である。
【００９５】
図７は、本実施の形態に係る炭化珪素ＭＯＳＦＥＴにおいて４つのユニットセルが配置され、第３ウェル領域２０ｃ形成までの製造方法を示す上面図である。図７において、写真製版処理により例えばフォトレジストやシリコン酸化膜をパターニングして注入用のマスクを形成し、選択的な第２導電型の不純物のイオン注入により、第３ウェル領域２０ｃを形成する。
【００９６】
第３ウェル領域２０ｃは、図７に示すように上面視で隣接する第２ウェル領域２０ｂの頂点を包含するように配置され、かつ、隣接する第２ウェル領域２０ｂからＪＦＥＴ領域１１方向へ最も遠い位置にある箇所をも包含するように配置される。つまり、第３ウェル領域２０ｃは４つのユニットセルを接続する点に配置され、４つの第２ウェル領域２０ｂを接続している。
【００９７】
第３ウェル領域２０ｃの底の深さは、ドリフト層２の底を超えないように設定する必要があり、例えば０．２μｍ〜２．０μｍ程度とする。つまり、第３ウェル領域２０ｃの底はドリフト層２内に位置する。
【００９８】
また、第３ウェル領域２０ｃの第２導電型の最大不純物濃度はドリフト層２の第１導電型の不純物濃度を超えるものとし、例えば１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３の範囲内に設定される。
【００９９】
第３ウェル領域２０ｃは、深さ方向に一様な不純物濃度分布を持っていても良いし、表面もしくは表面より深い領域にてピークを持つような濃度分布でも構わない。
【０１００】
また、第３ウェル領域２０ｃの底の深さは、第１ウェル領域２０ａ及び第２ウェル領域２０ｂの底面に対しては浅くても、同じ深さでも、深くてもよい。
【０１０１】
第１ウェル領域２０ａ及び第２ウェル領域２０ｂより浅く形成することによれば、素子のオン動作時にＪＦＥＴ領域１１端におけるドレイン電流広がりの効果を得やすく、オン抵抗の低減に繋がる。
【０１０２】
さらに、第３ウェル領域２０ｃは、図８に示すように、第１ウェル領域２０ａ及び第２ウェル領域２０ｂと同時に形成されても良い。
【０１０３】
また、図９に示すように、第１ウェルコンタクト領域２５ａと同時に形成されても良い。図９の場合、第３ウェル領域２０ｃは第２ウェルコンタクト領域２５ｂを兼ねていてよい。つまり、図９の場合、第３ウェル領域２０ｃ内に第２ウェル領域２５ｂを形成するのみの工程が省略できる。
【０１０４】
これらの手法によれば、第３ウェル領域２０ｃを形成するためだけの注入マスク形成が不要となるため、素子の製造コストを低減することができる。
【０１０５】
続いて、図１０に示すように、写真製版処理により例えばフォトレジストやシリコン酸化膜をパターニングして第３の注入マスク１００ｃを形成し、第１導電型の不純物の選択的なイオン注入により、第１導電型のソースコンタクト領域１２ａと、第１導電型のソースエクステンション領域１２ｂを形成する。図１０中の矢印は、不純物イオンが注入される方向を示している。
【０１０６】
ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂは、それぞれウェルギャップ領域１５ｂと接続するように、おのおの第１ウェル領域２０ａ及び第２ウェル領域２０ｂからせり出すように形成されている。このように形成されることによって、ソース領域１２は、第２導電型の領域を含まず、第１導電型の領域のみで構成される。
【０１０７】
図１０において点線で囲まれる領域は、ソースコンタクト領域１２ａとソースエクステンション領域１２ｂの間に形成される第１導電型のソース抵抗制御領域１５ａである。ウェルギャップ領域１５ｂ内に存在する第１導電型のソース抵抗制御領域１５ａは、ドリフト層２の不純物濃度を有している。
【０１０８】
また、ソース抵抗制御領域１５ａは、ウェル領域２０を形成するための第２導電型（ｐ型）の高エネルギー注入がされていないウェルギャップ領域１５ｂ内に位置する。また、ソース抵抗制御領域１５ａは、ドリフト層２と同じ不純物濃度を有し、ソースコンタクト領域１２ａを形成するための第１導電型（ｎ型）のイオン注入されていない。そのため、注入欠陥の発生していない、ドリフト層２と同じ高品質な結晶性を維持している。
【０１０９】
ここで、ソース抵抗制御領域１５ａは、ソース領域１２の抵抗（ソース抵抗）を高くすることによって短絡時の過電流を小さくし、短絡耐量を向上するために設けられている。
【０１１０】
しかしながら、ソース領域１２全体の抵抗を高くするとソース抵抗が過大に大きくなり過ぎ、定格のオン動作時における導通損失を増大させることになり好ましくない。
【０１１１】
さらに、従来のＭＯＳＦＥＴ素子のように、ソース領域１２における第１導電型の不純物濃度が横方向に略一様である場合、ソース抵抗を高くすると、ソース領域１２全体の不純物濃度を低減することになる。その場合、ソース領域１２とソースパッド４１（ソースオーミック電極）とのコンタクト抵抗が増大することになり、素子の損失がさらに増大する。
【０１１２】
本実施の形態では、ソースパッド４１に接続するソースオーミック電極４０ａは、低抵抗なソースコンタクト領域１２ａに接触し、高抵抗なソース抵抗制御領域１５ａとは接触しない。よって、オーミック電極４０とソース領域１２とのコンタクト抵抗を低く維持される。従って、オン抵抗の過大な増大を抑えつつ、飽和電流が小さくなるようにソース抵抗を設計することができる。
【０１１３】
本実施の形態では、ソース領域１２の一部の領域のみをソース抵抗制御領域１５ａとして、ソース抵抗を高くしていることによって上記の効果が得られる。しかしながら、例えソース領域１２の一部の領域による増加であっても、ソース抵抗の増加は、そのままオン抵抗の増加につながるため、ＭＯＳＦＥＴ素子の低損失化という点からは望ましくない。つまり、ソース抵抗制御領域１５ａによるオン抵抗の増加と短絡耐量の向上には、トレードオフの関係がある。
【０１１４】
ここで、オン抵抗が問題となるのは、ＭＯＳＦＥＴ素子が動作する温度においてであり、オン時の動作温度においてのソース領域１２のソース抵抗はできるだけ小さいことが望ましい。一方、短絡耐量に関しては、短絡時の過電流に起因する発熱により動作温度よりも高温となるので、短絡耐量の観点では高温でのソース抵抗が大きいことが望ましい。
【０１１５】
素子短絡時には、高ドレイン電流による発熱（ジュール熱）によって破壊直前には１０００Ｋにも及ぶことを本発明者らは確認している。
【０１１６】
すなわち、トレードオフ関係を改善するためには、室温から５００Ｋ付近などの素子の動作温度において、ソース領域１２のソース抵抗は低く、動作温度より高温になるほどソース抵抗の増加が大きくなることが望ましい。つまり、ソース抵抗の温度依存性が高い、温度感度の良いソース抵抗特性が望まれる。
【０１１７】
図１１に、伝導キャリアの移動度の温度依存性を示す。図１１において、実線は注入欠陥の少ない場合、点線は注入欠陥の多い場合の特性をそれぞれ示している。ここでは、不純物濃度は一定としている。なお、移動度が高いほど抵抗率が低い、つまり、ソース抵抗制御領域１５ａの抵抗が小さいことを示す。
【０１１８】
ここで、伝導キャリアの移動度に関与する散乱機構には、イオン化不純物の散乱と、格子散乱とがある。このうち、イオン化不純物の散乱は、室温付近より低温における温度依存性で支配的であり、格子散乱は室温付近より高温における温度依存性で支配的となる。いずれも、温度が上がると散乱が増えるので、温度が高くなるほど伝導キャリアの移動度は小さくなる。
【０１１９】
イオン注入が施されると、結晶中にトラップなどの注入欠陥が発生する。ある程度の深さのエネルギー準位に形成されたトラップは、伝導キャリアを捕獲するので伝導に寄与する伝導キャリアの実効的な濃度が減少し、移動度が下がる。トラップに捕獲された伝導キャリアは、トラップのエネルギー準位のエネルギーより大きいエネルギーを得たとき、つまり、ある温度まで高くなるとトラップから放出されて伝導に寄与する。すなわち、注入欠陥が多いと低温側では注入欠陥であるトラップに伝導キャリアが捕獲される分、注入欠陥が少ない場合より移動度が減少し、高温になって伝導キャリアが放出されると移動度に寄与するので、注入欠陥が少ない場合の移動度に近付く。
【０１２０】
イオン注入のエネルギーが大きい場合、つまり、高エネルギーによるイオン注入が施された領域には、注入欠陥がより多く発生する。そのため、トラップに捕獲されるキャリアが多くなり、低温での移動度の減少度も大きい。
【０１２１】
図１１において、曲線の接線の傾きが大きいほど、移動度の温度依存性が大きいと言える。図１１から分かるように、温度が高くなるほど移動度が小さくなるが、注入欠陥が少ない場合の方が、注入欠陥が多い場合より接線の傾きが大きく、移動度の温度依存性が大きい。特に、室温より低い領域からある程度の高温に至るまで、注入欠陥の量によって温度依存性が大きく異なる様子が分かる。
【０１２２】
すなわち、イオン注入欠陥が少ないほど、室温での抵抗に対して高温での抵抗が大きくなり、温度感度のよい特性が得られる。つまり、高温での抵抗増大が要求される場合に、抵抗の温度感度が高ければ、室温でのソース抵抗をそれほど増大させずに、高温でのソース抵抗を増大することができる。従って、１０００Ｋ程度まで温度が上昇するまでの時間を伸ばすことができ、短絡耐量を大幅に向上できる。
【０１２３】
図１２に本実施の形態を用いた半導体装置の短絡電流波形を説明するための模式図を示す。図１２において、本実施の形態を用いた場合は注入欠陥が少ない場合である実線であり、比較例として注入欠陥が多い場合である点線を示している。
【０１２４】
素子が破壊するまでに許容できるエネルギー（短絡エネルギー）は半導体の物性でほぼ決まると考えられるので、注入欠陥の量にはあまり依存せず、ほぼ同じと考えられる。ここで、短絡エネルギーは破壊までの短絡電流の時間積分値で与えられる。つまり、図１２において実線と点線の破壊までの短絡電流の時間積分値である短絡エネルギーはほぼ等しい。
【０１２５】
図１２において、素子が破壊する前の短絡電流のピークは、破線より実線のほうが大きい。短絡電流のピークは、短絡などが生じて比較的初期に現れる。そのため、注入欠陥が多くても少なくても、短絡電流のピークが現れる領域の素子温度は、動作温度と同程度である。このような温度で、注入欠陥が少ない場合、注入欠陥が多い場合より短絡電流のピークが大きいのは、動作温度付近において素子のソース抵抗が小さいことを示している。つまり、注入欠陥が少ないと電子の移動度が大きいことを示す。
【０１２６】
短絡電流のピークが過ぎると短絡電流は小さくなるが、これは、素子の温度が短絡電流によって高くなるために電子の移動度が小さくなることを示している。素子の温度は短絡電流のピークの辺りから急激に上昇し、素子が破壊するときには１０００Ｋ程度に達する。ここで、実線は破線に比べて短絡電流の減少率が大きい。これは、注入欠陥が少ない場合は移動度の温度感度が高く、素子の温度が高くなるにつれてソース抵抗が大きくなるためである。
【０１２７】
図１２において、短絡電流の時間積分である短絡エネルギーは、上述したように、注入欠陥の量には依存しないので、移動度、つまり、ソース抵抗の温度感度の低い注入欠陥が多い場合が先に破壊する。短絡耐量としては、破壊するまでの時間が長いことが望まれるので、注入欠陥が少ない方が良好と言える。
【０１２８】
このように、本実施の形態におけるソース抵抗制御領域１５ａの抵抗は温度依存性が大きいため、４００Ｋ程度の実動作温度では大きなオン抵抗の増加を抑えつつ、短絡時などの１０００Ｋ程度で大きなソース抵抗（例えば温度の２．７乗に比例する場合、１０００Ｋでの抵抗は室温時の２８倍の抵抗になる）を示すことができる。すなわち、注入欠陥の多い場合である温度依存性の少ないソース抵抗制御領域１５ａと比較して、同程度、もしくはより良好な短絡耐量を得るための、室温でのオン抵抗を低くできるという特徴を有する。換言すれば、本実施の形態によれば、ウェル領域２０内にソース抵抗制御領域１５ａを形成する従来と比べて、良好な短絡耐量を実現しつつ、オン動作時に低オン抵抗特性を示す素子を実現することができる。
【０１２９】
本実施の形態では、ソース抵抗制御領域１５ａは、第１導電型や第２導電型の不純物イオンの注入の影響を受けていないため、注入欠陥の発生していない高品質な結晶性を維持している。そのため、抵抗の温度感度の高い領域として機能するために、室温でのオン抵抗の増大を抑止しつつ、ＭＯＳＦＥＴ素子の短絡耐量向上に寄与する。
【０１３０】
図１０において、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂの底の深さは、第１ウェル領域２０ａ及び第２ウェル領域２０ｂの底の深さを超えないように設定される。
【０１３１】
また、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂの第１導電型の不純物濃度は、各領域内でそれぞれ第１ウェル領域２０ａ及び第２ウェル領域２０ｂの第２導電型の不純物濃度を超えており、例えば、その最大不純物濃度は１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３程度に設定される。
【０１３２】
図１３は、本実施の形態に係る炭化珪素ＭＯＳＦＥＴにおいて４つのユニットセルが配置され、ソース抵抗制御領域１５ａ形成までの製造方法を示す上面図である。
【０１３３】
図１３の上面視で示すように、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂの配置によって規定されるソース抵抗制御領域１５ａは、ウェルギャップ領域１５ｂ内にて一定の長さを保つよう形成される。一定の長さであることから、ソース抵抗制御領域１５ａの抵抗分布が一様となり、素子を流れる電流分布が均一化され、さらに短絡時などの大電流通電時における発熱による温度分布も均一化されて、信頼性に富む素子を得ることができる。
【０１３４】
図１０で示すソース抵抗制御領域１５ａの長さＬＮ０は、０．１〜４μｍ、より好ましくは０．１〜１μｍであればよい。
【０１３５】
ソース抵抗制御領域１５ａの長さＬＮＯは長すぎると、ソース抵抗制御領域１５ａの不純物濃度がソースコンタクト領域１２ａより不純物濃度が低いため、ＭＯＳＦＥＴ素子のオン抵抗が高くなる。
【０１３６】
また、ＬＮＯを長くするためには、ウェルギャップ領域１５ｂの長さも長くする必要があるが、ウェルギャップ領域１５ｂの長さを長くしすぎると上述したようにパンチスルーにより耐圧が低下してしまう。
【０１３７】
一方、ＬＮＯを短くすると短絡耐量向上の効果が小さくなる。
【０１３８】
そのため、ＬＮ０は、０．１〜４μｍの範囲内が望ましい。
【０１３９】
図１４は、本実施の形態に係る炭化珪素ＭＯＳＦＥＴのハーフユニットセルにおいて、第１ウェルコンタクト領域２５ａ形成までの製造方法を説明するための断面図である。
【０１４０】
図１５は、本実施の形態に係る炭化珪素ＭＯＳＦＥＴにおいて４つのユニットセルが配置され、第１ウェルコンタクト領域２５ａ形成までの製造方法を示す上面図である。
【０１４１】
さらに、図１６は、本実施の形態に係る炭化珪素ＭＯＳＦＥＴにおいて４つのユニットセルが配置され、第１ウェルコンタクト領域２５ａ形成までの別の製造方法を示す上面図である。図１６は、図８と同様に、第２ウェル領域２０ｂと第３ウェル領域２０ｃを同時にイオン注入で形成した場合の、第１ウェルコンタクト領域２５ａ形成までの製造方法を示す上面図である。
【０１４２】
図１４、１５、１６に示すように、第１ウェル領域２０ａ及び第３ウェル領域２０ｃと、後述するソースパッド４１との間の良好な接続を得るために、第１ウェル領域２０ａ及び第３ウェル領域２０ｃよりも第２導電型の不純物濃度が高い第１ウェルコンタクト領域２５ａ及び第２ウェルコンタクト領域２５ｂが選択的なイオン注入により形成される。
【０１４３】
このイオン注入は、半導体基板１が１５０℃以上となる温度で実行されることが望ましい。そうすることで、シート抵抗が低く、低コンタクト抵抗を実現する第１ウェルコンタクト領域２５ａ及び第２ウェルコンタクト領域２５ｂを形成できる。
【０１４４】
図１４のように、第１ウェルコンタクト領域２５ａはソースコンタクト領域１２ａを貫通し、その底が第１ウェル領域２０ａに達するように形成される。また、第１ウェルコンタクト領域２５ａの第２導電型の不純物濃度は、第１ウェル領域２０ａの第２導電型の不純物濃度を超えており、例えばその最大不純物濃度は１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３程度に設定される。
【０１４５】
また、第２ウェルコンタクト領域２５ｂは、第３ウェル領域２０ｃに達するように形成され（図示せず）、第２ウェルコンタクト領域２５ｂの第２導電型の不純物濃度は、第３ウェル領域２０ｃの第２導電型不純物濃度を超えており、例えばその最大不純物濃度は１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３程度に設定される。
【０１４６】
図１７は、図９で示したように、第３ウェル領域２０ｃが第２ウェルコンタクト領域２５ｂを兼ねる場合の、第１ウェルコンタクト領域２５ａ形成までの製造方法を示す上面図である。図１７の場合は、第２ウェルコンタクト領域２５ｂの深さと不純物濃度の条件は上述の限りではなく、第２ウェルコンタクト領域２５ｂの深さは第３ウェル領域２０ｃの深さと等しく、第２ウェルコンタクト領域２５ｂの不純物濃度は第３ウェル領域２０ｃの不純物濃度と等しい。
【０１４７】
なお、図１５、図１６及び図１７において、第１ウェルコンタクト領域２５ａと第２ウェルコンタクト領域２５ｂとを同時に形成しても良いことは言うまでもなく、このようにすることでマスク枚数や製造プロセスの削減が可能となり低コスト化が図れる。
【０１４８】
図１８は、本実施の形態に係る炭化珪素ＭＯＳＦＥＴのハーフユニットセルにおいて、電流制御領域１４形成までの製造方法を説明するための断面図である。図１８に示すように、ＪＦＥＴ領域１１における抵抗を低減させるために、第４の注入マスク１００ｄを用いてＪＦＥＴ領域１１に第１導電型の不純物のイオン注入を行って、第１導電型の電流制御領域１４を形成する。
【０１４９】
本実施の形態では電流制御領域１４を形成したが、形成しなくても良い。
【０１５０】
図１９は、本実施の形態に係る炭化珪素ＭＯＳＦＥＴのハーフユニットセルにおいて、電流制御領域１４の変形例を説明するための断面図である。電流制御領域１４は、少なくともＪＦＥＴ領域１１内に形成されていればよいが、図１９のように、第２ウェル領域２０ｂよりも深く、さらに第２ウェル領域２０ｂの下面の一部を包含するように形成されているとより好ましい。この場合、ＪＦＥＴ領域１１からドリフト層２に広がる、広がり抵抗を低減できる。
【０１５１】
一方、ＪＦＥＴ領域１１内の表面側の領域においては電流制御領域１４を形成しなくても良い。このようにすることで、ゲート絶縁膜３０に印加される電界を低減でき、信頼性に優れた素子を得ることができる。
【０１５２】
すなわち、電流制御領域１４が形成される場合、ＪＦＥＴ領域１１の全てに形成されても良いし、表面より深い領域のみに形成されても良い。また、第２ウェル領域２０ｂの下方の一部に形成されていても良い。
【０１５３】
また、ＪＦＥＴ領域１１の表面側の領域にのみ形成されていたとしても、オン抵抗低減のための一定の効果は得られる。
【０１５４】
また、図１９に示すように、電流制御領域１４はウェルギャップ領域１５ｂを包含するように横に延伸していても良い。この場合、素子の能動領域７の全面または能動領域７と終端領域８との全面にドリフト層２の第１導電型の不純物濃度よりも濃度の高い第１導電型の高濃度層１６が形成され、そのうちの一部、つまりＪＦＥＴ領域１１と第２ウェル領域２０ｂの下部とに設けられた高濃度層１６が電流制御領域１４となる。
【０１５５】
高濃度層１６は、エピタキシャル成長によって形成されていれば良い。すなわち、ドリフト層２のエピタキシャル成長を行う際に、ドリフト層２より第１導電型の不純物濃度を高くして高濃度層１６を形成する。このようにすることで、ＪＦＥＴ領域１１の不純物濃度をドリフト層２より高くすることができ、ＪＦＥＴ領域１１の抵抗及び広がり抵抗の低減による素子のオン抵抗の低減が行える。一方で、ウェルギャップ領域１５ｂに注入欠陥が発生せず、本実施の形態の効果である良好な短絡耐量が得られる。
【０１５６】
高濃度層１６をエピタキシャル成長する際、高濃度層１６のうち、一部の領域のみの第１導電型の不純物濃度をドリフト層２の不純物濃度より高くしても良い。すなわち、高濃度層１６には濃度分布が設けられていても良い。
【０１５７】
例えば、高濃度層１６の表面から深い領域、つまりドリフト層２と接する領域の第１導電型の不純物濃度を高くし、表面側の濃度を低くしても良い。このような場合、ＪＦＥＴ領域１１の表面側の領域の不純物濃度を低くできるのでゲート酸化膜３０に印加される電界を低減し、表面より深い領域を高濃度とすることでＪＦＥＴ領域１１の抵抗を下げられるので、オン抵抗を低減する効果が得られる。さらに、ウェルギャップ領域１５ｂ内のソース抵抗制御領域１５ａの不純物濃度が低いのでソース抵抗が大きくなり、ウェルギャップ領域１５ｂ全体の不純物濃度を高くするよりも短絡耐量を改善する効果が大きい。
【０１５８】
エピタキシャル成長によって図１９の構造が形成される場合、図１０においてソースコンタクト領域１２ａ及びソースエクステンション領域２０ｂが形成されるより前に高濃度層１６が形成される。
【０１５９】
また、高濃度層１６領域内で、第１導電型の不純物濃度が最も大きい領域の不純物濃度は、ソースコンタクト領域１２ａの不純物濃度より小さい。ソース抵抗制御領域１５ａは、高濃度層１６内に位置するので、このようにすることで、ソース抵抗制御領域１５ａの不純物濃度をソースコンタクト領域１２ａより小さくできる。
【０１６０】
図１９において、高濃度層１６の表面側の不純物濃度をドリフト層２の不純物濃度よりも高くした場合、高濃度層１６のない図１８の場合に比べてソース抵抗制御領域１５ａの不純物濃度は高くなる。そのため、ソース抵抗制御領域１５ａの、短絡耐量を向上するための温度感度は劣化するが、高濃度層１６をエピタキシャル成長で形成することで、温度感度の劣化度は小さくなる。つまり、不純物濃度が高くなると、室温付近より低温側でのイオン化不純物による散乱の影響を受けて、移動度が小さくなって温度感度が劣化する。しかしながら、ＭＯＳＦＥＴ素子のオン時は、ＪＦＥＴ領域１１の抵抗低減効果に加えて、ソース抵抗制御領域１５ａの抵抗低減効果も得られるので、オン抵抗の低減効果が大きい。
【０１６１】
また、上述したように高濃度層１６に濃度分布を設けて、表面より深い領域のみ高濃度とし、ソース抵抗制御領域１５ａが形成される表面側の濃度を低くすれば、ＪＦＥＴ領域１１の抵抗低減効果と、ゲート酸化膜３０の印加電界増加を抑制する効果とが得られる。
【０１６２】
高濃度層１６は、図１９に示すように第１ウェル領域２０ａ及び第２ウェル領域２０ｂより深く形成しても良いし、浅く形成しても良い。深く形成した場合、ＪＦＥＴ領域１１の広がり抵抗を低減する効果が大きい。浅く形成する場合、エピタキシャル成長ではなくイオン注入で形成することもできる。
【０１６３】
図１９の高濃度層１６を、第１ウェル領域２０ａ及び第２ウェル領域２０ｂより浅くしてイオン注入により形成する場合、ウェルギャップ領域１５ｂにもイオン注入が施されることになる。つまり、ソース抵抗制御領域１５ａにもイオン注入が実施される。そのため、ソース抵抗制御領域１５ａにもイオン注入による注入欠陥が発生し、ソース抵抗の温度感度は劣化するが、第１ウェル領域２０ａ及び第２ウェル領域２０ｂより浅い注入であるので、高濃度層１６の注入エネルギーは第１ウェル領域２０ａ及び第２ウェル領域２０ｂの注入エネルギーより低い。注入エネルギーが低いと発生する注入欠陥の量も少なく、ソース抵抗の温度感度の劣化は小さい。
【０１６４】
すなわち、ソース抵抗制御領域１５ａを従来のように注入エネルギーの高いイオン注入が施されたウェル領域２０内に形成するよりも、注入エネルギーの低いイオン注入が施された高濃度層１６に形成するので、ソース抵抗制御領域１５ａ内の注入欠陥量が少ない分、短絡耐量向上の効果が得られる。
【０１６５】
ここで、ソース抵抗制御領域１５ａの長さ（ＬＮ０）及びウェルギャップ１５ｂの長さ及び高濃度層１６の不純物濃度の耐圧への影響について説明する。
【０１６６】
素子のオフ耐圧、すなわちアバランシェ耐圧は、第２導電型の第１ウェル領域２０ａと第２ウェル領域２０ｂと第３ウェル領域２０ｃと終端領域８とにおけるそれぞれの電界や、ＭＯＳ構造におけるゲート酸化膜３０の電界などによって決定される。
【０１６７】
これらの電界は、それぞれの不純物濃度やその濃度分布、ＪＦＥＴ長（ＪＦＥＴ領域１１の幅）やソース抵抗制御領域１５ａの長さ（ＬＮ０）に影響される。
【０１６８】
半導体素子の限界特性の指標の一つであるアバランシェ耐量を向上させるためには、アバランシェ電流によるゲート絶縁膜３０の破壊を抑制することが重要であるため、ゲート絶縁膜３０がその表面上に形成され、ＭＯＳ構造を有している第２ウェル領域２０ｂ及び第３ウェル領域２０ｃにはアバランシェ電流が流れないようにするとより好ましい。
【０１６９】
従って、第１ウェル領域２０ａとドリフト層２（または高濃度層１６）との間でアバランシェ降伏が発生するように、該領域の電界値が他の領域の電界値より高くなるようにソース抵抗制御領域１５ａの長さ（ＬＮ０）及びウェルギャップ１５ｂの長さ及び高濃度層１６の不純物濃度を決定してもよい。
【０１７０】
図１４または図１８または図１９でイオン注入処理が全て完了した後、ドリフト層２に注入した不純物を電気的に活性化させるための熱処理を行う。この熱処理は、アルゴンもしくは窒素等の不活性ガス雰囲気、または真空中で、１５００℃〜２２００℃の温度、０．５分〜６０分の時間で行うとよい。
【０１７１】
この熱処理時では、ドリフト層２の表面を炭素からなる膜で覆った状態、若しくは、ドリフト層２の表面、半導体基板１の裏面、並びに半導体基板１及びドリフト層２の各端面を炭素からなる膜で覆った状態で行っても良い。それにより、熱処理時における装置内の残留水分や残留酸素との反応によるエッチングでドリフト層２の表面が荒れることを抑止できる。
【０１７２】
図２０は、本実施の形態に係る炭化珪素ＭＯＳＦＥＴの製造方法において完成までを説明するための、ハーフユニットセルの断面図である。図２０において、まず、ドリフト層２の表面上に例えばシリコン酸化膜からなるゲート絶縁膜３０を形成する。ゲート絶縁膜３０の形成手法としては、例えば、熱酸化法や堆積法が挙げられる。
【０１７３】
また、熱酸化法や堆積法によりシリコン酸化膜を形成した後に、窒化酸化ガス（ＮＯやＮ２Ｏなど）雰囲気やアンモニア雰囲気での熱処理や、不活性ガス（アルゴンなど）雰囲気での熱処理を行ってもよい。窒化酸化ガス雰囲気での熱処理によれば、ＭＯＳ界面への窒素のパイルアップとパッシベーション効果によって、界面準位密度の低い良質なＭＯＳ界面が形成できる。
【０１７４】
そして、ゲート絶縁膜３０上に多結晶シリコンや多結晶炭化珪素をＣＶＤ法により堆積し、写真製版処理及びエッチングによるパターニングを行うことにより、ゲート電極３５を形成する。
【０１７５】
ゲート電極３５に用いる多結晶シリコンや多結晶炭化珪素は、リンや硼素やアルミニュームなどを含み、ｎ形もしくはｐ形の低シート抵抗を有するものであることが望ましい。多結晶シリコンや多結晶炭化珪素に含ませるリンや硼素やアルミニュームは、その成膜中に取り込ませてもよいし、成膜後にイオン注入して活性化熱処理を行ってもよい。さらに、ゲート電極３５の材料は、金属や金属間化合物またはそれらの多層膜であってもよい。
【０１７６】
次に、ドリフト層２上にＣＶＤ法などによって層間絶縁膜３２を形成する。そして、例えばドライエッチング法により、ソースパッド４１をソースコンタクト領域１２ａと第１ウェルコンタクト領域２５ａと第２ウェルコンタクト領域２５ｂとに接続させるためのコンタクトホール（ソースコンタクトホール）を、層間絶縁膜３２に形成する。
【０１７７】
また、ゲート配線４４をゲート電極３５に接続させるためのコンタクトホール（ゲートコンタクトホール）をこれと同時に形成してもよい。それにより、プロセス工程が簡略化され、製造コストを削減できる。
【０１７８】
続いて、ソースコンタクトホールの底に露出したドリフト層２の表面にソースオーミック電極４０ａ及びウェルオーミック電極４０ｂ（図２０では示さず、図３で示す。）を形成する。ソースオーミック電極４０ａは、ソースコンタクト領域１２ａ及び第１ウェルコンタクト領域２５ａとのオーミック接触を実現する。また、ウェルオーミック電極４０ｂは、第２ウェルコンタクト領域２５ｂとのオーミック接触を実現する。
【０１７９】
ソースオーミック電極４０ａ及びウェルオーミック電極４０ｂの形成方法としては、まず、ソースコンタクトホール内を含むドリフト層２の全面にニッケルを主成分とする金属膜を成膜する。次に、６００〜１１００℃の熱処理により、炭化珪素であるドリフト層２のソースコンタクト領域１２ａ、第１ウェルコンタクト領域２５ａ及び第２ウェルコンタクト領域２５ｂと反応させてソースオーミック電極４０ａ及びウェルオーミック電極４０ｂとなるシリサイド膜を形成する。その後、層間絶縁膜３２上に残留した未反応の金属膜を、硝酸、硫酸または塩酸あるいはそれらの過酸化水素水との混合液などを用いたウェットエッチングにより除去する、という方法が挙げられる。
【０１８０】
層間絶縁膜３２上に残留した金属膜を除去した後に、再度熱処理を行っても良い。この場合は、先の熱処理よりも高温で行うことで、コンタクト抵抗のより低いオーミック接触が形成される。
【０１８１】
なお、先の工程でゲートコンタクトホールが形成されていれば、ゲートコンタクトホール底にもシリサイドによるオーミック接触が形成される。先の工程でゲートコンタクトホールが形成されていなければ、引き続いて写真製版処理とエッチングによって、ゲート配線４４によりその後に充填されるべきゲートコンタクトホールを形成する。
【０１８２】
ソースオーミック電極４０ａ及びウェルコンタクト領域４０ｂは、同時に形成されるが、全体が同一の金属間化合物からなっていてもよいし、ｐ型領域に接続する部分とｎ型領域に接続する部分とが、それぞれに適した別々の金属間化合物からなっていてもよい。
【０１８３】
ソースオーミック電極４０ａが第１導電型のソースコンタクト領域１２ａに対して十分低いオーミックコンタクト抵抗を有することがＭＯＳＦＥＴ素子のオン抵抗低減に重要である。
【０１８４】
一方、ソースオーミック電極４０ａが第２導電型の第１ウェルコンタクト領域２５ａに対して、さらに、ウェルオーミック電極４０ｂが第２ウェルコンタクト領域２５ｂに対して充分低いオーミックコンタクト抵抗を有することは、第１ウェルコンタクト領域２５ａ及び第２ウェルコンタクト領域２５ｂのソース電位（アース）の固定や、ＭＯＳＦＥＴに内蔵されるボディーダイオードの順方向特性改善や低スイッチング損失の実現などの観点から好ましい。
【０１８５】
ソースオーミック電極４０ａ及びウェルオーミック電極４０ｂにおいてｐ型領域に接続する部分とｎ型領域に接続する部分を作り分けることにより、ｎ型領域とｐ型領域へのコンタクト抵抗低減の両方をより効果的に実現できる。これは、写真製版処理を用いて、シリサイド膜を形成するための金属膜のパターニングをそれぞれで行うことで実現可能である。
【０１８６】
第２ウェルコンタクト領域２５ｂとウェルオーミック電極４０ｂの形成によって第２ウェル領域２０ｂが後述するソースパッド４１と電気的に接続される。このようにすることで、ＭＯＳチャネル領域を有する第２ウェル領域２０ｂがソース電位に固定されるために、素子のしきい値電圧変動が抑制されると共に、素子への逆バイアス印加時に高電界となる領域を消失させることで、高電界に対する信頼性にも富む素子が得られる。
【０１８７】
また、ドリフト層２の表面上にソースオーミック電極４０ａ及びウェルオーミック電極４０ｂを形成する過程で、半導体基板１の裏面にも同様の手法で、裏面オーミック電極４２となるシリサイド膜を形成する。オーミック電極４２は半導体基板１の裏面にオーミック接触し、この後形成するドレイン電極４３と半導体基板１との間で良好な電気的接続を実現する。
【０１８８】
続いて、スパッタ法や蒸着法により所定の金属膜を形成し、それをパターニングすることによって、層間絶縁膜３２上にソースパッド４１、ゲート配線４４およびゲートパッド４５を形成する。
【０１８９】
上記金属膜としては、Ａｌ、Ａｇ、Ｃｕ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｔａ、あるいはそれらの窒化物、またはそれらの積層膜、またはそれらの合金膜などが考えられる。さらに、半導体基板１の裏面に形成された裏面オーミック電極４２上に、Ｔｉ、Ｎｉ、ＡｇまたはＡｕなどの金属膜を形成してドレイン電極４３を形成することにより、図２０にユニットセルの右半分が示される構成の炭化珪素ＭＯＳＦＥＴが完成する。
【０１９０】
図２０のように作製された炭化珪素ＭＯＳＦＥＴは、その表面をシリコン窒化膜やポリイミドなどの保護膜（図示せず）で覆っていてもよい。この保護膜には、ゲートパッド４５及びソースパッド４１上に開口が設けられ、ゲートパッド４５及びソースパッド４１と外部の制御回路とが接続可能なようにされる。
【０１９１】
本実施の形態によれば、ソース抵抗制御領域１５ａにより、ソース領域１２のソース抵抗を高くすることによって、短絡時の素子破壊までの時間を長くできるので、短絡耐量が向上する効果が得られる。
【０１９２】
また、本実施の形態では、ソース抵抗制御領域１５ａにウェル領域２０を形成するための第２導電型の高エネルギー注入が行われていないので注入欠陥が発生しない。本実施の形態におけるソース抵抗制御領域１５ａには不純物が直接的にイオン注入されておらず、せいぜいソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂ形成のイオン注入における第１導電型の不純物の横方向散乱によって非常に少ない量が若干浸入している程度である。
【０１９３】
ソース抵抗制御領域１５ａには直接的な注入による半導体結晶へのダメージや注入欠陥が存在せず（または非常に少なく）、せいぜい非常に少ない量が横方向散乱によって若干浸入しているのみであるため、ドリフト層２と同様な抵抗の温度感度を持つ層が得られる一方、短絡などの過電流が印加されたときの高電流ストレスや熱ストレスなどに対する結晶としてのロバスト性が維持され、信頼性の高い素子を実現することが可能となる。
【０１９４】
つまり、ソース抵抗制御領域１５ａよりソース抵抗の温度感度が高い。そのため、オン時の動作温度におけるオン抵抗の増大を抑制しながら、短絡耐量を向上する効果を大きくすることができる。
【０１９５】
さらに、本実施の形態では、ソース抵抗制御領域１５ａにウェル領域２０を形成するための第２導電型の高エネルギー注入が行われていないので、ソース抵抗制御領域１５ａを形成するための第１導電型の注入（反転注入）を行う必要がない。したがって、注入欠陥が発生しないので、ソース抵抗制御領域１５ａにおける抵抗の温度感度が高いため、オン時の動作温度におけるオン抵抗の増大を抑制しながら、短絡耐量を向上する効果を大きくすることができる。
【０１９６】
なお、本実施の形態で、ウェルギャップ領域１５ｂ内のソース抵抗制御領域１５ａに第１導電型の注入を行ったとしても、反転注入を行う必要がないだけでなく、ソースコンタクト領域１２ａより不純物濃度を低くしているので、注入量は比較的少ない。そのため、ウェル領域２０形成のための第２導電型の注入がされた領域に反転注入を行う場合に比べると、本実施の形態においてソース抵抗制御領域１５ａに第１導電型の注入を行って、ドリフト層２の不純物濃度よりソース抵抗制御領域１５ａの不純物濃度を高くしたとしても、第１導電型の注入エネルギーがウェル領域２０の注入エネルギーより小さければ、本実施の形態の効果は、小さくなるものの少なからず得られる。
【０１９７】
また、ソース抵抗制御領域１５ａにウェル領域２０を形成するための第２導電型の高エネルギー注入が行われていないので、ソース抵抗制御領域１５ａを形成するための第１導電型の注入（反転注入）を行う必要がない。したがって、ドリフト層２と同程度の不純物濃度の小さいソース抵抗制御領域１５ａを容易に形成することができる。
【０１９８】
ここで、ソース抵抗制御領域１５ａにおける伝導キャリア（電子または正孔）の移動度は高温ほど低くなり、高温ほどソース抵抗は大きくなる。ソース抵抗制御領域１５ａは、ソースコンタクト領域１２ａよりも第１導電型の不純物濃度が低いので、高温での抵抗の増加率はそれらよりも大きくなることが分かっている。
【０１９９】
図２１に、伝導キャリアの移動度の温度依存性を模式的に示す。図２１では、実線は不純物濃度が低い場合、点線は高い場合を示し、注入欠陥量はそれぞれ等しいと仮定している。
【０２００】
図１１で述べたように、伝導キャリアの移動度の温度依存性の散乱機構は、イオン化不純物の散乱と格子散乱とがあるが、移動度の温度依存性に影響を与えるパラメータとしてさらに、不純物濃度があげられる。上述したように、イオン化不純物の散乱は、低温における温度依存性で支配的となる。ここで、不純物濃度が高い場合にはイオン化不純物の散乱が大きくなるので、図２１に示されるように低温における移動度が小さくなる。
【０２０１】
高温においては格子散乱が支配的となるが、格子散乱自体は不純物濃度には依存しない。しかしながら、低温では伝導キャリアを放出していなかったドナーやアクセプタなどの不純物が、高温で活性化エネルギー以上の熱エネルギーを得て伝導キャリアを放出する。不純物濃度が高いと、高温で放出される伝導キャリア濃度が高くなる。放出された伝導キャリアは、伝導に寄与するため、移動度が高くなる。そのため、不純物濃度が高い場合には高温での移動度の低下が小さくなり、つまり、移動度の温度依存性が小さくなる。
【０２０２】
移動度の温度依存性が不純物濃度で異なるという特徴は、ドナーやアクセプタなど不純物の活性化エネルギーが大きいほど顕著になる。つまり、格子散乱が支配的になる低い温度において、多くの伝導キャリアが放出されていない様な大きい活性化エネルギーを有し、さらに、当該温度において放出されていないキャリアの濃度が高いほど、この特徴は顕著になる。高温になるほど放出されるキャリアが多くなるためである。
【０２０３】
炭化珪素などのワイドバンドギャップ半導体では、ドナーやアクセプタの活性化エネルギーが大きいため、上記の特徴が顕著に現れる。すなわち、炭化珪素などのワイドバンドギャップ半導体では、図２１のような移動度の温度依存性が不純物濃度によって大きく異なる。
【０２０４】
本発明者らの実験によれば、１×１０１９ｃｍ−３程度のｎ型の不純物濃度を有する炭化珪素層の抵抗は、温度の約０．６乗に比例して増加する一方、５×１０１５ｃｍ−３程度のｎ型の不純物濃度を有する炭化珪素層の抵抗は、温度の約２．７乗に比例して増加する結果を得た。
【０２０５】
すなわち、前者はソースエクステンション領域１２ｂやソースコンタクト領域１２ａを想定した不純物濃度、後者はソース抵抗制御領域１５ａやドリフト層２を想定した不純物濃度である。炭化珪素半導体では、ドナーやアクセプタの活性化エネルギーが大きいために、電子（正孔）濃度は温度と共に増加するため、抵抗の温度依存性は高ドナー（アクセプタ）濃度ほど小さくなると考えられる。
【０２０６】
本実施の形態では、ソース抵抗制御領域１５ａ内には注入欠陥が少ないので、抵抗の温度依存性が大きい上に、さらに、ソース抵抗制御領域１５ａはドリフト層２と同程度の第１導電型の不純物濃度を有するため、ソース抵抗制御領域１５ａの抵抗の温度依存性がより一層大きい。
【０２０７】
そのため、高温になるにつれてソース抵抗制御領域１５ａの抵抗が大きくなり、ＭＯＳチャネル領域に印加される実効的なゲート電圧が徐々に減少してドレイン電流を低減させる、いわば負帰還の機能が働く。従って、短絡時に１０００Ｋ程度まで温度が上昇するまでの時間を伸ばすことができ、短絡耐量を大幅に向上できる。
【０２０８】
すなわち、本実施の形態では、ソース抵抗制御領域１５ａの不純物濃度を小さくすることによって、抵抗の温度感度のより高いソース抵抗制御領域１５ａが得られる。
【０２０９】
ところで、実効的な第１導電型の不純物濃度を下げる手法としては、第２導電型の不純物を注入して補償（反転注入）することが考えられる。しかし、例えばドリフト層２として想定する１×１０１３ｃｍ−３〜１×１０１７ｃｍ−３程度の第１導電型の不純物濃度に対して、第１導電型及び第２導電型の不純物の共注入によって、実効的に第１導電型を示す低不純物濃度を実現することは、注入種の活性化率や深さ方向分布、極めて緻密なドーズ量の注入制御などの観点から極めて困難である。
【０２１０】
それに対し本実施の形態では、ソース抵抗制御領域１５ａとしてエピタキシャル成長によるエピタキシャル層（領域）をそのまま用いることにより、ソースコンタクト領域１２ａにおける第１導電型の不純物濃度よりも、十分小さく設定することができる。
【０２１１】
なお、本実施の形態ではソースコンタクト領域１２ａとソースエクステンション領域１２ｂの濃度は同じとしたが、異なっていても良い。さらに、ソースエクステンション領域１２ｂとソース抵抗制御領域１５ａの不純物濃度は同じでも良い。
【０２１２】
本実施の形態によれば、第２ウェル領域２０ｂの表面に形成されるＭＯＳチャネル領域から、ソース領域１２，ソースオーミック電極４０ａ及びソースパッド４１に至る経路に、ソースコンタクト領域１２ａよりも低い第１導電型の不純物濃度（ドリフト層２と同程度の不純物濃度）のソース抵抗制御領域１５ａが直列に挿入されるので、素子のオン抵抗に影響を及ぼすほどの実効的なソース抵抗を実現することができる。
【０２１３】
つまり、本実施の形態に係る半導体装置によれば、ソース領域１２が、ソースパッド４１に接続するオーミック電極４０ａに接触するソースコンタクト領域１２ａと、ＭＯＳチャネル領域に隣接するソースエクステンション領域１２ｂと、その間のソース抵抗制御領域１５ａとが直列に接続した構造を有するため、ソース抵抗制御領域１５ａのシート抵抗に応じた抵抗によって飽和電流を制御することができる。ソース抵抗制御領域１５ａは、不純物のイオン注入が直接的になされていないドリフト層表面の一部からなっているため、負荷短絡時などの高温発熱環境下における抵抗増加が大きくなり、実効的なゲート電圧が減少して飽和電流が減少することで、短絡耐量が向上する。
【０２１４】
すなわち、短絡耐量に影響を及ぼすドレイン飽和電流は、ＭＯＳチャネルに印加されるゲート／ソース間電圧の２乗に比例するが、本発明のように有意なソース抵抗が存在する場合、実効的なゲート／ソース間電圧は、ソース抵抗とドレイン電流の積の分だけ減じたものとなる。そのため、ソース抵抗を大きくすれば、飽和電流は小さくなり、短絡耐量を向上できる。
【０２１５】
本実施の形態では、ソース抵抗制御領域１５ａをソース領域１２においてソースオーミック電極４０ａとＭＯＳチャネル領域の間に直列に設けた。つまり、電流経路に対してソースコンタクト領域１２ａとソース抵抗制御領域１５ａとソースエクステンション領域１２ｂとを直列に接続したが、たとえば、ソース領域を電流経路に対してソースコンタクト領域１２ａとソース抵抗制御領域１５ａを並列に接続した構成にしても良い。
【０２１６】
本実施の形態では、図２及び図３に示すように、ソース抵抗制御領域１５ａを直列に設けるために、ウェルギャップ領域１５ｂを第１ウェル領域２０ａの周囲に連続して設け、その周囲に第２ウェル領域２０ｂを配置している。つまり、第１ウェル領域２０ａと第２ウェル領域２０ｂがウェルギャップ領域１５ｂを介して離間している。ソース抵抗制御領域１５ａを並列に設けるためには、上面視において、ウェルギャップ領域１５ｂを第２ウェル領域２０ａの周囲に断続的に設け、ウェルギャップ領域１５ｂ内をソース抵抗制御領域１５ａとし、ウェルギャップ領域１５ｂが断続している箇所は第１ウェル領域２０ａあるいは第２ウェル領域２０ｂとすればよい。つまり、上面視において第１ウェル領域２０ａと第２ウェル領域２０ｂと隣接している領域を設ける。
【０２１７】
このような構成の場合、上面視でウェルギャップ領域１５ｂが断続している領域が、例えばソースコンタクト領域１２ａとなる。つまり、ソース抵抗制御領域１５ａを介さずにソースコンタクト領域１２ａとソースエクステンション領域１２ｂが隣接する領域が生じる。オン時の電流はソース抵抗制御領域１５ａを介さないソース抵抗が小さくなる領域を優先的に流れるので、オン抵抗の増加を抑制し、短絡時にはソース抵抗制御領域１５ａによる電圧効果で短絡電流を低減するので短絡耐量を向上する効果が得られる。
【０２１８】
ソース抵抗制御領域１５ａ内の抵抗の温度感度は高く、該領域によって短絡耐量を向上する本実施の形態の効果は得られるが、短絡時にはソースコンタクト領域１２ａにも短絡電流が流れるため、ソースコンタクト領域１２ａに短絡電流が集中する分、本実施の形態の効果は小さくなる。
【０２１９】
また、第１ウェル領域２０ａ及び第３ウェル領域２０ｃはソースパッド４１に電気的に接続されているため、それぞれソース電位（アース）に固定されることから、素子のしきい値電圧変動などへの影響を抑えることができる。
【０２２０】
また、本実施の形態では、ソース抵抗制御領域１５ａ内の第１導電型の不純物濃度を、ソースコンタクト領域１２ａ内の第１導電型の最大不純物濃度よりも３桁以上小さく（１／１０００以下に）している。より具体的には、ソース抵抗制御領域１５ａにおける第１導電型の不純物濃度を１×１０１３ｃｍ−３〜１×１０１７ｃｍ−３とした。これにより、負荷短絡時などの高温発熱環境下におけるソース抵抗制御領域１５ａの抵抗増加が大きくなることで実効的なゲート電圧が減少して飽和電流が減少することで、短絡耐量が向上する。
【０２２１】
また、本実施の形態においては、ソース抵抗制御領域１５ａは、ソースエクステンション領域１２ｂからソースコンタクト領域１２ａに向かう方向の距離（長さ）がユニットセル内で均一にしている。より具体的には、０．１〜１μｍの範囲とした。これにより、ユニットセル内における電流分布及び負荷短絡時における発熱分布が一様となり、負荷短絡時などの発熱を伴う素子破壊に対する信頼性が向上する。
【０２２２】
また、ＪＦＥＴ領域１１にドリフト層２よりも第１導電型の不純物濃度が高い電流制御領域１４や高濃度層１６を形成すれば、上記の効果を得ながら、ＪＦＥＴ領域１１のＪＦＥＴ抵抗を減少し、オン抵抗を低減させることができる。
【０２２３】
図２２は、本実施の形態に係る炭化珪素ＭＯＳＦＥＴのハーフユニットセルにおいて、第２ウェルコンタクト領域２５ａの変形例を示す断面図である。図２２に示すように、第１ウェルコンタクト領域２５ａを第１ウェル領域２０ａよりも深く形成してもよい。これは、第１ウェルコンタクト領域２５ａと第２ウェルコンタクト領域２５ｂの形成を別々の工程で行うことで形成することができる。
【０２２４】
さらに、図２３及び図２４は、本実施の形態に係る炭化珪素ＭＯＳＦＥＴのハーフユニットセルにおいて、ウェル領域２０の変形例を示す断面図であり、図２３のように第２ウェル領域２０ｂを形成した後、図２４のように第１ウェル領域２０ａを形成する。このように、第２ウェル領域２０ｂの形成と第１ウェル領域２０ａの形成を別々の工程で行うことで形成できる。第２ウェル領域２０ｂと第１ウェル領域２０ａの形成は、どちらを先に行っても良い。図２３では、第５の注入マスク１００ｅと、第２の注入マスク１００ｂを用いて、第２ウェル領域２０ｂのイオン注入を行う。図２４では、第６の注入マスク１００ｆを用いて、第１ウェル領域２０ａのイオン注入を行う。図２３及び図２４において、矢印はイオン注入が注入される方向を示している。
【０２２５】
この時、図２４のように第１ウェル領域２０ａは第２ウェル領域２０ｂよりも深くしてもよい。また、第１ウェル領域２０ａの不純物濃度が第２ウェル領域２０ｂの不純物濃度よりも高くなるように形成してもよい。
【０２２６】
図２５は、本実施の形態に係る炭化珪素ＭＯＳＦＥＴのハーフユニットセルにおいて、ウェル領域２０の変形例の製造方法を示す上面図である。図２４のようなウェル領域２０構造を得るために、図２５（ａ）において、第２ウェル領域２０ｂを形成したあと、図２５（ｂ）において、第１ウェル領域２０ａを形成し、さらに図２５（ｃ）で第３ウェル領域２０ｃを形成する。なお、形成順はどのようであっても構わない。
【０２２７】
図２６は、本実施の形態に係る炭化珪素ＭＯＳＦＥＴのハーフユニットセルにおいて、第１ウェル領域２０ａを第２ウェル領域２０ｂより深くした場合を示す断面図である。図２３、図２４及び図２５で説明した方法を用いれば、図２６の構造の炭化珪素ＭＯＳＦＥＴが得られる。
【０２２８】
図２７は、本実施の形態に係る炭化珪素ＭＯＳＦＥＴに第４ウェル領域２０ｄを形成した場合の製造方法を説明するための、ハーフユニットセルを示す断面図である。図２８は、本実施の形態に係る炭化珪素ＭＯＳＦＥＴに第４ウェル領域２０ｄを形成した場合のハーフユニットセルを示す断面図である。
【０２２９】
図２７中の矢印は、第４ウェル領域２０ｄの形成のためのイオン注入の方向を示している。図２７に示すように、第１ウェル領域２０ａと第２ウェル領域２０ｂを形成した後に、第５の注入マスク１００ｇを用いた第２導電型の不純物のイオン注入によって、第１ウェル領域２０ａよりも深い第４ウェル領域２０ｄを形成することもできる。図２７のようにして、第４ウェル領域２０ｄを形成すれば、図２８で示す構造の炭化珪素ＭＯＳＦＥＴが作製できる。
【０２３０】
第１ウェルコンタクト領域２５ａを第１ウェル領域２０ａよりも深く形成することや、第１ウェル領域２０ａを第２ウェル領域２０ｂや第３ウェル領域２０ｃよりも深く形成することや、第１ウェル領域２０ａ内にそれよりも深い第４ウェル領域２０ｄを形成することなどで、第１ウェル領域２０ａの端部におけるｐｎ接合電界を、第２ウェル領域２０ｂや第３ウェル領域２０ｃの端部よりも大きくすることができ、ＭＯＳチャネル領域を有しない第１ウェル領域２０ａ及び第１ウェルコンタクト領域２５ａへアバランシェ電流を流すことが可能となるので、素子のアバランシェ耐量を向上させることができる。
【０２３１】
また、第１ウェル領域２０ａと第２ウェル領域２０ｂと第３ウェル領域２０ｃとにおける深さ方向への第２導電型の不純物濃度分布を互いに同じにすれば、一度のイオン注入で同時に作製することが可能となるので、製造コストを低減することができる。
【０２３２】
また、ウェルギャップ領域１５ｂの長さを０．０１〜１ｕｍの範囲にすることや、表面側よりも半導体基板１側で幅が狭くなるようにすることで、素子の耐圧劣化を抑止することができる。
【０２３３】
本実施の形態において、ウェルギャップ領域１５ｂを設けた構造では、ソースコンタクト領域１２ａ、ソース抵抗制御領域１５ａ、ウェルギャップ領域１５ｂ、ドリフト層２、半導体基板１が全て第１導電型であるので、ソースオーミック電極４０ａと裏面オーミック電極４２との間で還流ダイオードを構成する。
【０２３４】
モーターなどの誘導性負荷をインバータで駆動すると、スイッチング時などの電流遮断時に大きなサージ電流が発生するが、これを負荷に並列かつ入出力方向とは逆方向に接続された還流ダイオードに流す(逃がす)ことで、負荷側にサージ電流が流れることを防止し、機器の損傷を防ぐことができる。
【０２３５】
一般的には、還流ダイオードとなるＳＢＤ（Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）をＭＯＳＦＥＴ等のスイッチング素子の外付け素子として配置するが、ＭＯＳＦＥＴの場合、内蔵されているｐｎダイオードを還流ダイオードとして用いることが可能である。内蔵ダイオードを用いることで、外付けＳＢＤを必要としないことから、モジュールの小型化や低コスト化が図られる。
【０２３６】
外付けＳＢＤを用いた場合に比べて、本実施の形態では内蔵された還流ダイオードを用いることができるので、モジュールの小型化や低コスト化が図られる。
【０２３７】
また、外付けＳＢＤや内蔵ｐｎダイオードを用いた場合には、前者では半導体とショットキー金属との仕事関数差、後者では半導体のビルトイン電圧などの物性によって立ち上がり電圧がほぼ決定され、これらをより小さくすることは限界がある。一方、本実施の形態の内蔵還流ダイオードは、ショットキー接合を有さないユニポーラ動作によるダイオードであるので、還流ダイオードを構成する半導体層のドーピング濃度や還流ダイオード近傍に存在するｐｎ接合からの空乏層設計によって立ち上がり電圧をより小さくすることができ、スイッチング損の低減効果が期待される。
【０２３８】
また、ＳｉＣのｐｎダイオードに順方向電流(バイポーラ電流)を流すと、電子と正孔の再結合過程において放出されるエネルギーによって結晶欠陥(積層欠陥)を生じさせる場合がある。積層欠陥は電気伝導における高抵抗層として機能するために、ｐｎダイオード特性やＭＯＳＦＥＴのオン特性を劣化させ、モジュールの損失を増大させる。従って、積層欠陥生成の起点となるような転位を含まない高品質な結晶が必須となっている。
【０２３９】
本実施の形態では、還流動作時にウェルギャップ領域１５ｂを通じてユニポーラ電流が流れるようにすることで、ｐｎ接合を流れるバイポーラ電流による積層欠陥の発生を抑止することができる。
【０２４０】
本実施の形態１では、本実施の形態に係る半導体装置の例として、炭化珪素ＭＯＳＦＥＴについて説明したが、半導体基板１の導電型を第２導電型に変更した構造を持つＩＧＢＴに対しても適用可能である。
【０２４１】
本実施の形態を用いたＩＧＢＴにおいては、ソース領域１２は「エミッタ領域」、ウェル領域２０は「ベース領域」、半導体基板１は「コレクタ領域」となる。エミッタ領域（ソース領域１２）内に、高抵抗な抵抗制御領域（ソース抵抗制御領域１５ａ）を設けることにより、エミッタ抵抗を高くすることができるため、エミッタ領域（ソース領域１２）、ベース領域（ウェル領域２０）およびドリフト層２からなる寄生トランジスタにおける電流利得を小さくすることができ、その結果、ＩＧＢＴの寄生サイリスタが動作することによるラッチアップを防止できるという効果も得られる。
【０２４２】
また、本実施の形態１では、本実施の形態に係る半導体装置の例として、縦型の炭化珪素ＭＯＳＦＥＴについて説明したが、横型の、たとえばＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ  ＳＵＲｆａｃｅ  Ｆｉｅｌｄ）構造のＭＯＳＦＥＴであってもよい。
【０２４３】
なお、本実施の形態に示した半導体装置の構造から得られる効果は、その構造を有する限り、他の製造方法で形成されたとしても同様に得られる。
【０２４４】
また、本実施の形態は、その発明の範囲内において、各実施の形態を適宜、変形、省略することが可能である。
【０２４５】
実施の形態２．
図２９は、本実施の形態２に係る半導体装置である炭化珪素ＭＯＳＦＥＴのユニットセルの右半分を模式的に示す断面図である。本実施の形態における半導体装置においては、ソース抵抗制御領域１５ａの直上にフィールド酸化膜３１が形成されており、さらにソース抵抗制御領域１５ａとフィールド酸化膜３１とのＭＯＳ界面において、窒素がパイルアップしていないことを特徴としている。それ以外については、実施の形態１と同様である。本実施の形態によれば、ソース抵抗制御領域１５ａの表面への窒素ドーピングを抑止することができ、ソース領域１２の移動度の温度依存性を維持したソース抵抗制御領域１５ａを形成できる。
【０２４６】
実施の形態１で示した半導体装置である炭化珪素ＭＯＳＦＥＴにおいては、図２に示すように、ソース抵抗制御領域１５ａの直上にはゲート絶縁膜３０が形成されている。ゲート絶縁膜３０の形成において、酸化シリコンからなるゲート絶縁膜３０をウェット酸化やドライ酸化や堆積法などによって形成した後に、界面準位を低減させるためにＮＯやＮ２Ｏ雰囲気での熱処理を行うことが知られている。
【０２４７】
このＮＯやＮ２Ｏ雰囲気での熱処理を行う手法によれば、炭化珪素とゲート絶縁膜３０からなるＭＯＳ構造において、窒素が高濃度でＭＯＳ界面まで拡散してパイルアップしていることが知られており、一部は炭化珪素の極表面まで拡散していることが知られている。これは、ゲート絶縁膜３０が薄いため、熱処理中に窒素がゲート絶縁膜３０を通って炭化珪素の表面まで到達するからである。
【０２４８】
この極表面の窒素拡散層は、面密度でドリフト層２よりも高不純物濃度となっている可能性があり、すなわち、伝導キャリアの温度依存性が小さくなる可能性がある。これは、本願発明の効果を減ずる方向となるため、好ましくない。
【０２４９】
本実施の形態２においては、図２９に示すように、ゲート絶縁膜３０をソース抵抗制御領域１５ａの直上に形成しないようにし、ゲート絶縁膜３０より膜厚の厚いフィールド酸化膜３１をソース抵抗制御領域１５ａの直上に予めパターニングして形成しておく。
【０２５０】
このようにしておくことで、膜厚の厚いフィールド酸化膜３１が形成されている領域では、ゲート絶縁膜３０形成のＮＯやＮ２Ｏ雰囲気での熱処理を経ても、窒素がフィールド酸化膜３１の表面からフィールド酸化膜３１を通ってソース抵抗制御領域１５ａの表面まで拡散することは難しい。従って、ソース抵抗制御領域１５ａの表面への窒素ドーピングを抑止することができ、移動度の温度依存性を高く維持したソース抵抗制御領域１５ａを形成できる。
【０２５１】
尚、本発明の実施の形態２では本発明の実施の形態１と相違する部分について説明し、同一または対応する部分についての説明は省略した。
【符号の説明】
【０２５２】
１  半導体基板、２  ドリフト層、７  能動領域、８  終端領域、１０  ユニットセル、１１  ＪＦＥＴ領域、１２  ソース領域、１２ａ  ソースコンタクト領域、１２ｂ  ソースエクステンション領域、１４  電流制御領域、１５ａ  ソース抵抗制御領域、１５ｂ  ウェルギャップ領域、１６  高濃度層、２０  ウェル領域、２０ａ  第１ウェル領域、２０ｂ  第２ウェル領域、２０ｃ  第３ウェル領域、２０ｄ  第４ウェル領域、２５ａ  第１ウェルコンタクト領域、２５ｂ  第２ウェルコンタクト領域、３０  ゲート絶縁膜、３１  フィールド酸化膜、３２  層間絶縁膜、３５  ゲート電極、４０ａ  ソースオーミック電極、４０ｂ  ウェルオーミック電極、４１  ソースパッド、４２  裏面オーミック電極、４３  ドレイン電極、４４  ゲート配線、４５  ゲートパッド、１００ａ  第１の注入マスク，１００ｂ  第２の注入マスク，１００ｃ  第３の注入マスク、１００ｄ  第４の注入マスク、１００ｅ  第５の注入マスク、１００ｆ  第６の注入マスク、１００ｇ  第７の注入マスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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