(57)【要約】【課題】第１半導体チップの第１回路領域の温度を高い精度で測定できるようにする。【解決手段】第１半導体チップＳＣ１は、第１裏面が配線基板ＩＰに対向する向きで配線基板ＩＰの表面上に搭載されている。第２半導体チップＳＣ２は、第１半導体チップＳＣ１の第１主面上に搭載されている。第２半導体チップＳＣ２は、温度検出回路ＴＭを有している。温度検出回路ＴＭは、第２半導体チップＳＣ２の第２電極ＥＬ２及び第２ボンディングワイヤＷＩＲ２を介して、第１半導体チップＳＣ１の電極ＥＬ１２に接続している。そして平面視において、温度検出回路ＴＭは、第１半導体チップＳＣ１の第１回路形成領域ＣＲ１に重なっている。【選択図】図１
2014110403.tif 000002
【特許請求の範囲】
【請求項１】
基材と、
第１主面及び前記第１主面とは反対側の第１裏面を有しており、前記第１裏面が前記基材と対向するように前記基材上に搭載された第１半導体チップと、
前記第１半導体チップの前記第１主面上に搭載された第２半導体チップと、
前記第１半導体チップと前記第２半導体チップとを電気的に接続する導電性部材と、
を備え、
前記第１半導体チップは、前記第１主面に、第１回路を有する第１回路形成領域、及び前記第１回路よりも発熱量が小さい第２回路を有する第２回路形成領域を有しており、
前記第２半導体チップは、前記導電性部材を介して前記第１半導体チップに接続する温度検出回路を有しており、
平面視において、前記温度検出回路は前記第１回路形成領域に重なっている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１半導体チップは、前記第１回路及び前記第２回路とは異なる他の回路を少なくとも一つ有しており、
前記第１回路は、前記他の回路よりも発熱量が多い半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第２半導体チップは、前記温度検出回路を有する第２主面、及び前記第２主面とは反対側の第２裏面を有しており、前記第２裏面が前記第１半導体チップの前記第１主面と対向するように前記第１主面上に搭載されている半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第２半導体チップは、前記温度検出回路を有する第２主面を有しており、前記第２主面が前記第１半導体チップの前記第１主面と対向するように前記第１主面上に搭載されている半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
平面視において、前記第１回路形成領域は、前記第１半導体チップの中心とは重なっていない半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
駆動時において、前記第１主面のうち前記第１回路の上に位置する領域の温度は、前記第１主面のうち前記第２回路の上に位置する領域の温度よりも１０℃以上高い半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
平面視において、前記第２半導体チップの外形サイズは前記第１回路形成領域の外形サイズよりも小さく、かつ前記第１回路形成領域の内側に位置している半導体装置。
【請求項８】
基材と、
第１主面及び前記第１主面とは反対側の第１裏面を有しており、前記第１裏面が前記基材と対向するように前記基材上に搭載された第１半導体チップと、
前記第１半導体チップの前記第１主面上に搭載された第２半導体チップと、
前記第１半導体チップと前記第２半導体チップとを電気的に接続する導電性部材と、
を備え、
前記第１半導体チップは、前記第１主面に、電流を制御する第１回路を有する第１回路形成領域、及び信号を処理する第２回路を有する第２回路形成領域を有しており、
前記第２半導体チップは、前記導電性部材を介して前記第１半導体チップに接続する温度検出回路を有しており、
平面視において、前記温度検出回路は前記第１回路形成領域の内側に位置している半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第２半導体チップは、前記温度検出回路を有する第２主面、及び前記第２主面とは反対側の第２裏面を有しており、前記第２裏面が前記第１半導体チップの前記第１主面と対向するように前記第１主面上に搭載されている半導体装置。
【請求項１０】
請求項８に記載の半導体装置において、
前記第２半導体チップは、前記温度検出回路を有する第２主面を有しており、前記第２主面が前記第１半導体チップの前記第１主面と対向するように前記第１主面上に搭載されている半導体装置。
【請求項１１】
請求項８に記載の半導体装置において、
平面視において、前記第１回路形成領域は、前記第１半導体チップの中心とは重なっていない半導体装置。
【請求項１２】
請求項８に記載の半導体装置において、
駆動時において、前記第１主面のうち前記第１回路の上に位置する領域の温度は、前記第１主面のうち前記第２回路の上に位置する領域の温度よりも１０℃以上高い半導体装置。
【請求項１３】
請求項８に記載の半導体装置において、
平面視において、前記第２半導体チップの外形サイズは前記第１回路形成領域の外形サイズよりも小さく、かつ前記第１回路形成領域の内側に位置している半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば複数の回路を有する半導体装置に適用可能な技術である。
【背景技術】
【０００２】
特許文献１には、ＣＰＵチップに温度センサを直付けすることが記載されている。この温度センサの検出値は、ＣＰＵチップにクロック信号を供給するクロック発生装置に入力されている。クロック発生装置は、温度が設定値よりも高くなると、クロックの周波数を低くする。
【０００３】
なお、特許文献２には、発光ダイオードにおいて一つのチップ内に温度センサパターンと発光層とを設けることが記載されている。温度センサパターンの検出値は、ファンなどの放熱装置の制御に用いられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３１０７８５号公報
【特許文献２】特開２０１０−１９２８７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体チップは、動作時に熱を発生する。具体的には、熱は、半導体チップに形成された回路素子（素子形成領域）で発生する。そして、発生する熱の温度（熱量）が大きくなると、半導体チップの動作が不安定になる恐れがある。
【０００６】
そこで、例えば上記の特許文献１および２を参考にして、温度センサにより半導体チップの温度を監視し、半導体チップが所定の温度（設定温度）を超えた際には、半導体チップの動作を停止、あるいはリセットすることが考えられる。
【０００７】
しかし、本願発明者の検討によれば、単に温度センサを半導体チップ内に設ける、あるいは半導体チップ上に温度センサチップを搭載しただけでは、発熱源の温度を正確に監視することができないことがわかった。
【０００８】
詳細に説明すると、近年は半導体チップ内における素子の集積率が高くなっている。また、半導体チップ内に、互いに異なる機能を有する複数の回路を設ける場合が多くなっている。そして（あるいは）、温度を監視されるべき回路からの発熱量が、他の回路からの発熱量よりも多いことがある。このような場合、温度センサが温度を監視されるべき回路から離れた位置に配置されていると、その回路と温度センサの間で温度勾配が生じてしまい、温度センサの検出値が回路の温度よりも低くなってしまう。すなわち、測定する温度に誤差が生じる。この結果、回路が予め設定しておいた所定の温度以上になってしまった場合でも、温度センサの出力値は異常を示さない場合が出てくる。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態の半導体装置によれば、第１半導体チップの上には第２半導体チップが搭載されている。第１半導体チップは、第１回路を有する第１回路形成領域、及び前記第１回路よりも発熱量が小さい第２回路を有する第２回路形成領域を有している。第２半導体チップは、導電性部材を介して第１半導体チップに接続する温度検出回路を有している。そして、平面視において、温度検出回路は第１回路形成領域と重なっている。
【００１０】
他の一実施の形態の半導体装置によれば、第１半導体チップの上には第２半導体チップが搭載されている。第１半導体チップは、電流を制御する第１回路を有する第１回路形成領域、及び信号を処理する第２回路を有する第２回路形成領域を有している。第２半導体チップは、導電性部材を介して第１半導体チップに接続する温度検出回路を有している。そして、平面視において、温度検出回路は第１回路形成領域の内側に位置している。
【００１１】
他の一実施の形態の半導体装置によれば、半導体チップは、第１回路を有する第１回路形成領域、第１回路よりも発熱量が小さい第２回路を有する第２回路形成領域、及び温度検出回路を有している。そして平面視において、温度検出回路は、第２回路形成領域よりも第１回路形成領域の近くに位置している。
【発明の効果】
【００１２】
前記一実施の形態によれば、第１半導体チップの第１回路領域の温度を高い精度で測定することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に係る半導体装置の構成を示す断面図である。
【図２】半導体装置の上面図である。
【図３】半導体装置の下面図である。
【図４】半導体装置の回路構成の一例を示す図である。
【図５】第１半導体チップと第２半導体チップの接続構造を詳細に説明するための図である。
【図６】第１回路形成領域が有する第１回路を構成するトランジスタの断面図である。
【図７】第２回路形成領域が有する第２回路を構成するトランジスタの断面図である。
【図８】半導体装置の製造方法を説明する図である。
【図９】半導体装置の製造方法を説明する図である。
【図１０】半導体装置の製造方法を説明する図である。
【図１１】半導体装置の製造方法を説明する図である。
【図１２】半導体装置の製造方法を説明する図である。
【図１３】半導体装置の製造方法を説明する図である。
【図１４】半導体装置を有する電子装置の構成を示す図である。
【図１５】実施の形態２に係る半導体装置の構成を示す断面図である。
【図１６】図１５に示した第１半導体チップが有する各回路の平面レイアウトを示す図である。
【図１７】実施の形態１の変形例１に係る半導体装置の構成を示す断面図である。
【図１８】実施の形態１の変形例２に係る半導体装置の構成を示す断面図である。
【図１９】実施の形態１の変形例３に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１４】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１５】
（実施の形態１）
≪半導体装置≫
図１は、実施の形態１に係る半導体装置ＳＤの構成を示す断面図である。図２は半導体装置ＳＤの上面図（平面図）であり、図３は半導体装置ＳＤの下面図（平面図）である。なお、図２では、説明のため封止樹脂ＭＤＲを省略している。また図１は、図２のＡ−Ａ´断面に対応している。図１及び図２に示すように、半導体装置ＳＤは、基材の一例である配線基板ＩＰ、第１半導体チップＳＣ１、第２半導体チップＳＣ２、及び導電性部材の一例である第２ボンディングワイヤＷＩＲ２を備えている。第１半導体チップＳＣ１は、第１主面（回路が形成されている面）、及び第１主面とは反対側の面である第１裏面を有している。第１半導体チップＳＣ１は、第１裏面が配線基板ＩＰに対向する向きで配線基板ＩＰの表面上に搭載されている。第２半導体チップＳＣ２は、第１半導体チップＳＣ１の第１主面上に搭載されている。第２ボンディングワイヤＷＩＲ２は、第１半導体チップＳＣ１と第２半導体チップＳＣ２とを電気的に接続している。
【００１６】
図２に示すように、第１半導体チップＳＣ１は、第１主面に、第１回路を有する第１回路形成領域ＣＲ１、及び第２回路を有する第２回路形成領域ＣＲ２を有している。第２回路は、動作時の発熱量が第１回路よりも小さい。
【００１７】
第２半導体チップＳＣ２は、温度検出回路ＴＭを有している。温度検出回路ＴＭは、第２半導体チップＳＣ２の第２電極ＥＬ２及び第２ボンディングワイヤＷＩＲ２を介して、第１半導体チップＳＣ１の電極ＥＬ１２に接続している。そして平面視において、温度検出回路ＴＭは、第１半導体チップＳＣ１の第１回路形成領域ＣＲ１に重なっている。例えば図２に示す例では、温度検出回路ＴＭは、第１回路形成領域ＣＲ１の内側に位置している。
【００１８】
このようなレイアウトによれば、温度検出回路ＴＭの検出値と、第１半導体チップＳＣ１の第１回路形成領域ＣＲ１の温度の差（検出誤差）は小さくなる。すなわち、第１回路形成領域ＣＲ１の温度を高い精度で測定することができる。これにより、第１半導体チップＳＣ１の第１回路の動作が不安定になること、及び、第１回路が熱で破壊されることを抑制できる。
【００１９】
なお、第１半導体チップＳＣ１は、第１ボンディングワイヤＷＩＲ１を介して配線基板ＩＰの端子ＥＬ３１（例えばフィンガ）に接続している。そして第１半導体チップＳＣ１、第２半導体チップＳＣ２、第１ボンディングワイヤＷＩＲ１、及び第２ボンディングワイヤＷＩＲ２は、封止樹脂ＭＤＲによって封止されている。本図に示す例において、封止樹脂ＭＤＲの側面は、配線基板ＩＰの側面と同一面を形成している（図１参照）。ただし、平面視において、封止樹脂ＭＤＲの側面は、配線基板ＩＰの側面よりも内側に位置していても良い。
【００２０】
また、図１及び図３に示すように、配線基板ＩＰの裏面には、複数の端子ＥＬ３２（例えばランド）が形成されている。複数の端子ＥＬ３２には、それぞれ外部端子ＳＢが取り付けられている。外部端子ＳＢは、例えばはんだボールであり、配線基板ＩＰの裏面にマトリクスを構成するように２次元状に配置されている。なお、図３に示す例では、外部端子ＳＢは、配線基板ＩＰの中央部には設けられていない。ただし外部端子ＳＢは、配線基板ＩＰの中央部にも設けられていても良い。
【００２１】
なお、本実施の形態１で使用するはんだ材は、鉛（Ｐｂ）を実質的に含まない、所謂、鉛フリーはんだからなり、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）などである。ここで、鉛フリーはんだとは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。
【００２２】
次に、第１半導体チップＳＣ１及び第２半導体チップＳＣ２について、詳細に説明する。
【００２３】
≪第１半導体チップＳＣ１≫
第１半導体チップＳＣ１は、その用途（使用目的）に応じて様々な回路素子を有している。第１半導体チップＳＣ１は、例えば、充電制御用の半導体チップである。ただし、半導体チップの種類は、充電制御ＩＣチップに限らず、例えばメモリチップを制御するロジックチップ（SOC: System On Chip）であってもよい。また、第１半導体チップＳＣ１の平面形状は矩形である。そして、複数の第１ボンディングワイヤＷＩＲ１を介して配線基板ＩＰの複数の端子ＥＬ３１とそれぞれ電気的に接続される複数の電極ＥＬ１１は、第１半導体チップＳＣ１の第１主面の各辺に沿ってそれぞれ形成（配置）されている。言い換えると、図２に示すように、複数の電極ＥＬ１１は、回路形成領域の周囲に位置している。一方、第２ボンディングワイヤＷＩＲ２を介して第２半導体チップＳＣ２の電極ＥＬ２と電気的に接続される電極ＥＬ１２は、複数の電極ＥＬ１１で囲まれる領域、換言すれば、回路形成領域の内側に配置されている。なお、本実施の形態では、電極ＥＬ１２は、平面視において、ロジック回路形成領域ＣＲ３内に位置している。
【００２４】
第１半導体チップＳＣ１は、第１マウント材ＣＭＭ１を用いて配線基板ＩＰの表面に搭載されている。第１マウント材ＣＭＭ１は、例えば絶縁性のペースト材（ペースト状の接着材）であるが、銀ペーストなどの導電性のペースト材や、ＤＡＦ（Die Attachment Film）などのフィルム状の材料であってもよい。
【００２５】
第１半導体チップＳＣ１の第１主面は、配線基板ＩＰとは逆側を向いている。第１半導体チップＳＣ１の第１主面には、第１回路形成領域ＣＲ１、第２回路形成領域ＣＲ２、及びロジック回路形成領域ＣＲ３が形成されている。
【００２６】
本図に示す例では、第１回路形成領域ＣＲ１は、複数の領域に分割されており、各分割後の領域に回路が形成されている。詳細には、第１回路形成領域ＣＲ１は、電流制御回路形成領域ＣＲ１１及び電流制御回路形成領域ＣＲ１２を有している。電流制御回路形成領域ＣＲ１１及び電流制御回路形成領域ＣＲ１２は、いずれも第１回路として電流制御回路を有している。電流制御回路は、電力制御用のトランジスタ（パワーＭＯＳトランジスタ）を有している。このトランジスタは、動作時に多くの熱を発生する。
【００２７】
また、第１回路形成領域ＣＲ１は、平面視において、第１半導体チップＳＣ１の中心とは重なっていない。すなわち第１回路形成領域ＣＲ１は、第１半導体チップＳＣ１のいずれかの辺に近づく方向に偏っている（本実施の形態では、図２で言う第１半導体チップＳＣ１の上辺側）。このため、第１半導体チップＳＣ１の動作時における第１半導体チップＳＣ１の第１主面の温度分布には偏りが生じている。このような場合、第２半導体チップＳＣ２の搭載する位置によっては、温度検出回路ＴＭの測定結果が第１回路形成領域ＣＲ１の温度から大きくずれることがある。
【００２８】
第２回路形成領域ＣＲ２は、制御回路形成領域ＣＲ２１及び制御回路形成領域ＣＲ２２を有している。制御回路形成領域ＣＲ２１は、第２回路として、電流制御回路形成領域ＣＲ１１の電流制御回路を制御する制御回路を有している。また制御回路形成領域ＣＲ２２は、第２回路として、電流制御回路形成領域ＣＲ１２の電流制御回路を制御する制御回路を有している。すなわち、第２回路の機能は、第１回路の機能と異なる。制御回路形成領域ＣＲ２１が有する制御回路及び制御回路形成領域ＣＲ２２が有する制御回路は、いずれもロジック回路形成領域ＣＲ３に形成されたロジック回路によって制御されている。
【００２９】
制御回路形成領域ＣＲ２１が有する制御回路、制御回路形成領域ＣＲ２２が有する制御回路、及びロジック回路形成領域ＣＲ３が有するロジック回路（他の回路）は、いずれもトランジスタを有している。ただし、これらのトランジスタは信号を処理するため、第１回路形成領域ＣＲ１が有する、電流を処理（制御）するトランジスタと比較して発熱量が小さい。例えば半導体装置ＳＤが動作している状態において、第１回路形成領域ＣＲ１の温度は、制御回路形成領域ＣＲ２１、制御回路形成領域ＣＲ２２、及びロジック回路形成領域ＣＲ３の温度よりも１０℃以上高くなる。
【００３０】
また、第１回路形成領域ＣＲ１、第２回路形成領域ＣＲ２、及びロジック回路形成領域ＣＲ３上には、多層配線層が形成されている。そして最上層の配線層には、複数の電極ＥＬ１１及び少なくとも一つの電極ＥＬ１２が設けられている。
【００３１】
複数の電極ＥＬ１１は、第１半導体チップＳＣ１の少なくとも１辺（本図に示す例では４辺）に沿って設けられている。複数の電極ＥＬ１１は、いずれも配線基板ＩＰと第１半導体チップＳＣ１を接続するための電極であり、第１ボンディングワイヤＷＩＲ１を介して配線基板ＩＰの端子ＥＬ３１に接続している。ただし、必ずしも全ての電極ＥＬ１１に、第１ボンディングワイヤＷＩＲ１が接続されていなくても良い。
【００３２】
電極ＥＬ１２は、平面視において、複数の電極ＥＬ１１によって囲まれた領域の内側に位置している。電極ＥＬ１２は、第２半導体チップＳＣ２の温度検出回路ＴＭを第１半導体チップＳＣ１に接続するための電極であり、第２ボンディングワイヤＷＩＲ２を介して、第２半導体チップＳＣ２の第２電極ＥＬ２に接続している。電極ＥＬ１２には、第２半導体チップＳＣ２の温度検出回路ＴＭの検出値が入力される。この入力値は、ロジック回路形成領域ＣＲ３のロジック回路に入力される。
【００３３】
≪第２半導体チップＳＣ２≫
【００３４】
第２半導体チップＳＣ２は、第２マウント材ＣＭＭ２を用いて第１半導体チップＳＣ１の第１主面に搭載（積層）されている。第２マウント材ＣＭＭ２は、例えば絶縁性のペースト材（ペースト状の接着材）であるが、銀ペーストなどの導電性のペースト材や、ＤＡＦ（Die Attachment Film）などのフィルム状の材料であってもよい。
【００３５】
本図に示す例において、第２半導体チップＳＣ２は、温度検出回路ＴＭを有する第２主面、及び第２主面とは反対側の面である第２裏面を有している。そして第２半導体チップＳＣ２は、第２裏面が第１半導体チップＳＣ１の第１主面と対向する向きに第１主面上に搭載されている。すなわち第２半導体チップＳＣ２はフェイスアップ実装されている。このため、第１半導体チップＳＣ１で発生した熱は、第２半導体チップＳＣ２の半導体基板（例えばシリコン基板）を介して温度検出回路ＴＭまで伝わる。半導体基板は熱伝導率が高い材料で形成されている。このため、温度検出回路ＴＭは、高い精度で第１半導体チップＳＣ１の温度を検出することができる。
【００３６】
特に本実施形態では、温度検出回路ＴＭは、平面視で第１半導体チップＳＣ１の第１回路形成領域ＣＲ１と重なっている。このため、温度検出回路ＴＭは、高い精度で第１回路形成領域ＣＲ１の温度を検出することができる。
【００３７】
温度検出回路ＴＭの平面形状が第１回路形成領域ＣＲ１よりも小さい場合、温度検出回路ＴＭの温度検出素子が平面視で第１回路形成領域ＣＲ１の内側に位置させるのが好ましい。このようにすると、温度検出回路ＴＭは、さらに高い精度で第１回路形成領域ＣＲ１の温度を検出することができる。
【００３８】
また、温度検出回路ＴＭが有する温度検出素子の中央部（又は中心）が、第１回路形成領域ＣＲ１の中央部（又は中心）と重なるようにしてもよい。このようにすると、温度検出回路ＴＭは、温度検出回路ＴＭの平面形状が第１回路形成領域ＣＲ１よりも大きい場合であっても、さらに高い精度で第１回路形成領域ＣＲ１の温度を検出することができる。
【００３９】
なお、本実施形態のように第２半導体チップＳＣ２の平面形状（外形サイズ）が第１回路形成領域ＣＲ１の平面形状（外形サイズ）よりも小さい場合、第２半導体チップＳＣ２は、平面視において第１回路形成領域ＣＲ１の内側に位置しているのが好ましい。このようにすると、温度検出回路ＴＭの温度検出素子を確実に第１回路形成領域ＣＲ１の内側に位置させることができる。
【００４０】
なお、本実施形態のように、第１回路形成領域ＣＲ１が複数の領域に分けられている場合、これら複数の領域に跨るように温度検出回路ＴＭが配置されている場合も、温度検出回路ＴＭが第１回路形成領域ＣＲ１の内側に位置している、と考えることができる。
【００４１】
温度検出回路ＴＭ上には、少なくとも一層の配線層が形成されている。そして最上層の配線層には、第２電極ＥＬ２が設けられている。第２電極ＥＬ２は、配線層を介して温度検出回路ＴＭに接続している。また、第２電極ＥＬ２は、第２ボンディングワイヤＷＩＲ２を介して第２半導体チップＳＣ２の電極ＥＬ１２に接続している。
【００４２】
図４は、半導体装置ＳＤの回路構成の一例を示す図である。本図は、第１半導体チップＳＣ１内における各回路のレイアウトも示している。上記したように、第１半導体チップＳＣ１は第１回路形成領域ＣＲ１、第２回路形成領域ＣＲ２、及びロジック回路形成領域ＣＲ３を有している。
【００４３】
第１回路形成領域ＣＲ１は、電流制御回路形成領域ＣＲ１１に形成された電流制御回路、及び電流制御回路形成領域ＣＲ１２に形成された電流制御回路を有している。電流制御回路形成領域ＣＲ１１の電流制御回路には、入力用の電極ＥＬ１１を介して電流が入力される。電流制御回路形成領域ＣＲ１１の電流制御回路で制御された電流は、電流制御回路形成領域ＣＲ１２の電流制御回路に入力される。電流制御回路形成領域ＣＲ１２の電流制御回路で制御された電流は、出力用の電極ＥＬ１１を介して電流を出力する。
【００４４】
また、ロジック回路形成領域ＣＲ３のロジック回路には、第２半導体チップＳＣ２の第２電極ＥＬ２、第２ボンディングワイヤＷＩＲ２、及び第１半導体チップＳＣ１の電極ＥＬ１２を介して、第２半導体チップＳＣ２の温度検出回路ＴＭの検出値が入力される。そしてこのロジック回路は、温度検出回路ＴＭの検出値に基づいて、制御回路形成領域ＣＲ２１の制御回路を介して電流制御回路形成領域ＣＲ１１の電流制御回路を制御するとともに、制御回路形成領域ＣＲ２２の制御回路を介して電流制御回路形成領域ＣＲ１２の電流制御回路を制御する。
【００４５】
例えばロジック回路は、温度検出回路ＴＭの検出値の基準値として、複数段階の基準値を記憶している。温度検出回路ＴＭの検出値が最も低い第１の基準値に達した場合、ロジック回路は、制御回路形成領域ＣＲ２２の制御回路を介して電流制御回路形成領域ＣＲ１２の電流制御回路を制御し、電流値を下げる。この第１の基準値は、複数段階あってもよい。そして温度検出回路ＴＭの検出値が第１の基準値よりも高い第２の基準値に達した場合、ロジック回路は、制御回路形成領域ＣＲ２１の制御回路及び制御回路形成領域ＣＲ２２の制御回路を介して、電流制御回路形成領域ＣＲ１１の電流制御回路及び電流制御回路形成領域ＣＲ１２の電流制御回路を制御し、電流を止める。
【００４６】
また、本図に示す例では、電流制御回路形成領域ＣＲ１１及び電流制御回路形成領域ＣＲ１２は並んで配置されている。電流制御回路形成領域ＣＲ１１及び電流制御回路形成領域ＣＲ１２は、第１半導体チップＳＣ１のうち図中Ｘ方向に伸びる辺の一つ（辺ＳＩＤ１）に近接している。そして辺ＳＩＤ１に直交する方向（図中Ｙ方向）において、電流制御回路形成領域ＣＲ１１の隣には制御回路形成領域ＣＲ２１が配置されており、電流制御回路形成領域ＣＲ１２の隣には制御回路形成領域ＣＲ２２が配置されている。詳細には、制御回路形成領域ＣＲ２１及び制御回路形成領域ＣＲ２２は、いずれも平面形状が長方形である。そして制御回路形成領域ＣＲ２１は長辺が電流制御回路形成領域ＣＲ１１と対向する向きに配置されており、制御回路形成領域ＣＲ２２は長辺が電流制御回路形成領域ＣＲ１２と対向する向きに配置されている。そして図中Ｙ方向において、ロジック回路形成領域ＣＲ３は、制御回路形成領域ＣＲ２１及び制御回路形成領域ＣＲ２２の隣に位置している。すなわち平面視において、ロジック回路形成領域ＣＲ３は、第２回路形成領域ＣＲ２を介して第１回路形成領域ＣＲ１に対向している。
【００４７】
なお、図４において、第１半導体チップＳＣ１内の各回路の間を接続する配線は、並列に複数本設けられていても良い。
【００４８】
図５は、第１半導体チップＳＣ１と第２半導体チップＳＣ２の接続構造を詳細に説明するための図である。第１半導体チップＳＣ１は、半導体基板ＳＵＢ１上に多層配線層ＭＩＬ１を有している。多層配線層ＭＩＬ１は、信号線、電源配線、及びグランウド配線を有している。また、第２半導体チップＳＣ２は、半導体基板ＳＵＢ２上に多層配線層ＭＩＬ２を有している。多層配線層ＭＩＬ２は、信号線、電源配線、及びグラウンド配線を有している。
【００４９】
温度検出回路ＴＭの電源電位及びグランド電位は、多層配線層ＭＩＬ２の電源配線及びグラウンド配線から供給される。多層配線層ＭＩＬ２の電源配線は、第２電極ＥＬ２Ｖ、第２ボンディングワイヤＷＩＲ２Ｖ、及び電極ＥＬ１２Ｖを介して多層配線層ＭＩＬ１の電源配線に接続している。また多層配線層ＭＩＬ２のグランウド配線は、第２電極ＥＬ２Ｇ、第２ボンディングワイヤＷＩＲ２Ｇ，及び電極ＥＬ１２Ｇを介して多層配線層ＭＩＬ１のグランウド配線に接続している。
【００５０】
また、温度検出回路ＴＭの検出値は、多層配線層ＭＩＬ２の信号配線に出力される。多層配線層ＭＩＬ２の信号配線は、第２電極ＥＬ２Ｓ、第２ボンディングワイヤＷＩＲ２Ｓ、及び電極ＥＬ１２Ｓを介して多層配線層ＭＩＬ１の信号配線に接続している。この信号配線は、ロジック回路形成領域ＣＲ３のロジック回路に接続している。
【００５１】
図６は、第１回路形成領域ＣＲ１が有する第１回路を構成するトランジスタＭＯＳ１の断面図である。本図は、第１回路が電流制御用の回路である場合を示している。
【００５２】
第１回路形成領域ＣＲ１には、複数のトランジスタＭＯＳ１が並列に設けられている。具体的には、ゲート絶縁膜ＧＩＮＳ１及びゲート電極ＧＥ１の積層体が複数互いに並列に設けられている。そしてこれら積層体の間には、ソースＳＯＵ１及びドレインＤＲＮ１が交互に設けられている。トランジスタＭＯＳ１は、隣に位置するトランジスタＭＯＳ１の一方とソースＳＯＵ１を共有し、他方のトランジスタＭＯＳ１とドレインＤＲＮ１を共有している。このようにすると、第１回路の面積を小さくすることができる。
【００５３】
図７は、第２回路形成領域ＣＲ２が有する第２回路を構成するトランジスタＭＯＳ２の構成を示す断面図である。本図に示す例において、第２回路は複数のトランジスタＭＯＳ２を有している。ただし、これら複数のトランジスタＭＯＳ２の間には、素子分離膜ＥＳが形成されている。そして複数のトランジスタＭＯＳ２は、それぞれ、ゲート絶縁膜ＧＩＮＳ２、ゲート電極ＧＥ２、ソースＳＯＵ２、及びドレインＤＲＮ２を有している。
【００５４】
なお、ロジック回路形成領域ＣＲ３が有するロジック回路を構成するトランジスタも、図７に示したトランジスタＭＯＳ２と同様の構成を有している。すなわち、本実施の形態では、第１回路を構成するトランジスタＭＯＳ１の単位面積あたりの密度が、他の回路を構成するトランジスタの単位面積あたりの密度に比べて高い。
【００５５】
次に、図８〜図１３を用いて、半導体装置ＳＤの製造方法を説明する。まず、第１半導体チップＳＣ１及び第２半導体チップＳＣ２を製造する。これらの半導体チップは、いずれも、例えば以下のようにして製造される。
【００５６】
まず、半導体基板（例えばシリコンウェハ）に素子分離膜を形成する。これにより、素子形成領域が分離される。素子分離膜は、例えばＳＴＩ法を用いて形成されるが、ＬＯＣＯＳ法を用いて形成されても良い。次いで、素子形成領域に位置する半導体基板に、ゲート絶縁膜及びゲート電極を形成する。ゲート絶縁膜は酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜（例えばハフニウムシリケート膜）であってもよい。ゲート絶縁膜が酸化シリコン膜である場合、ゲート電極はポリシリコン膜により形成される。またゲート絶縁膜が高誘電率膜である場合、ゲート電極は、金属膜（例えばＴｉＮ）とポリシリコン膜の積層膜により形成される。また、ゲート電極がポリシリコンにより形成される場合、ゲート電極を形成する工程において、素子分離膜上にポリシリコン抵抗を形成しても良い。
【００５７】
次いで、素子形成領域に位置する半導体基板に、ソース及びドレインのエクステンション領域を形成する。次いでゲート電極の側壁にサイドウォールを形成する。次いで、素子形成領域に位置する半導体基板に、ソース及びドレインとなる不純物領域を形成する。このようにして、半導体基板上にＭＯＳトランジスタが形成される。
【００５８】
次いで、素子分離膜上及びＭＯＳトランジスタ上に、多層配線層を形成する。最上層の配線層には、電極（例えば電極ＥＬ１１、電極ＥＬ１２、第２電極ＥＬ２）が形成される。次いで、多層配線層上に、絶縁膜（保護膜、パッシベーション膜）を形成する。絶縁膜には、電極上に位置する開口が形成される。その後、半導体基板をダイシングして半導体チップに個片化する。なお、本実施の形態では、絶縁膜の材料として、例えばシリコン酸窒化膜（ＳｉＯＮ）を用いているが、これに限定されるものではなく、シリコン窒化膜（ＳｉＮ）やポリイミド膜（ＰｉＱ）などであってもよい。
【００５９】
また、図８（ａ）の平面図及び図８（ｂ）の断面図に示すように、配線基板ＩＰを準備する。図８（ａ）及び図８（ｃ）に示すように、配線基板ＭＩＰは、複数の配線基板ＩＰと、複数の配線基板ＩＰのうちの互いに隣り合う配線基板ＩＰ間に位置する切断領域を有している。なお、各配線基板ＩＰは、後に半導体装置となる領域（デバイス領域）である。図８（ａ）は、図８（ｃ）の一転鎖線部分を拡大した図である。そして複数の配線基板ＩＰは、それぞれ、端子ＥＬ３１及び端子ＥＬ３２が形成されている。
【００６０】
次いで図９（ａ）の平面図及び図９（ｂ）の断面図に示すように、複数の配線基板ＩＰそれぞれの上に、第１半導体チップＳＣ１を、第１マウント材ＣＭＭ１を用いて搭載する。本図は、第１マウント材ＣＭＭ１がペースト状のマウント材である場合を示している。
【００６１】
次いで図１０（ａ）の平面図及び図１０（ｂ）の断面図に示すように、複数の配線基板ＩＰそれぞれにおいて、第１半導体チップＳＣ１上に第２半導体チップＳＣ２を、第２マウント材ＣＭＭ２を用いて搭載する。
【００６２】
次いで図１１（ａ）の平面図及び図１１（ｂ）の断面図に示すように、第１半導体チップＳＣ１の電極ＥＬ１１と配線基板ＩＰの端子ＥＬ３１とを、第１ボンディングワイヤＷＩＲ１を用いて接続する。また第１半導体チップＳＣ１の電極ＥＬ１２と第２半導体チップＳＣ２の第２電極ＥＬ２を、第２ボンディングワイヤＷＩＲ２を用いて接続する。なお、本実施の形態では、ワイヤの材料として、例えば金（Ａｕ）を用いているが、これに限定されるものではなく、銅（Ｃｕ）であってもよい。
【００６３】
次いで図１２（ａ）の平面図及び図１２（ｂ）の断面図に示すように、複数の配線基板ＩＰの第１主面、並びにこれらの上に位置する複数の第１半導体チップＳＣ１、複数の第２半導体チップＳＣ２、複数の第１ボンディングワイヤＷＩＲ１、及び複数の第２ボンディングワイヤＷＩＲ２を、一組の金型（図示せず）で形成された一つのキャビティ（図示せず）内に配置する。そして、このキャビティ内に封止樹脂ＭＤＲを流し込む。このようにして、複数の第１半導体チップＳＣ１、複数の第２半導体チップＳＣ２、複数の第１ボンディングワイヤＷＩＲ１、及び複数の第２ボンディングワイヤＷＩＲ２は、封止樹脂ＭＤＲで一括して封止される（一括モールド方式）。その後、金型を取り除く。なお、本封止工程により、各配線基板ＩＰ（デバイス領域）の間に位置する切断領域も封止樹脂ＭＤＲで覆われる。また、本実施の形態で使用する封止樹脂の材料は、例えば熱硬化性のエポキシ系樹脂である。
【００６４】
なお、この封止樹脂ＭＤＲを形成する工程において、キャビティは、複数の配線基板ＩＰ別に設けられていても良い。この場合、複数の第１半導体チップＳＣ１、複数の第２半導体チップＳＣ２、複数の第１ボンディングワイヤＷＩＲ１、及び複数の第２ボンディングワイヤＷＩＲ２は、配線基板ＩＰ別に個別に封止される（個片モールド方式）。この場合、各配線基板ＩＰを個々のキャビティ（図示せず）で覆うため、配線基板ＩＰの側面と封止樹脂ＭＤＲの側面は、同一面を構成しない。すなわち、各配線基板ＩＰ（デバイス領域）の間に位置する切断領域は封止樹脂ＭＤＲで覆わずに、露出する。
【００６５】
そして、封止樹脂ＭＤＲの上に、印字を行う。この印字は、封止樹脂ＭＤＲのうち半導体装置ＳＤとなる領域のそれぞれに対して行われる。
【００６６】
そして、複数の配線基板ＩＰのそれぞれに、外部端子ＳＢを取り付ける。
【００６７】
次いで図１３の断面図に示すように、回転するダイシングブレードＤＢを用いて、配線基板ＩＰ及び封止樹脂ＭＤＲを個片化する。このようにして、半導体装置ＳＤが形成される。なお、この個片化工程は、金型を用いたプレスによって行われても良い。
【００６８】
図１４は、半導体装置ＳＤを有する電子装置ＥＤの構成を示す図である。この電子装置ＥＤは、半導体装置ＳＤを実装基板ＭＢ（例えばマザーボード）に搭載したものである。半導体装置ＳＤと実装基板ＭＢの端子は、半導体装置ＳＤの外部端子ＳＢを用いて接続されている。
【００６９】
実装基板ＭＢの上には、半導体装置ＳＤの他の電子部品ＥＣも搭載されている。近年は、電子装置の小型化に伴い、実装基板ＭＢに搭載される電子部品同士の距離も小さくなる傾向にある。そのため、ある電子部品から発せられた熱が、この電子部品の近傍に配置（搭載）された電子部品に伝わり、他の電子部品の誤動作を誘発する恐れもある。
【００７０】
例えば本図に示す例において、半導体装置ＳＤの第１半導体チップＳＣ１は、多くの熱を発生する回路（第１回路）を有している。このため、半導体装置ＳＤの温度が上がった場合、半導体装置ＳＤの隣に位置する電子部品ＥＣの誤動作を誘発する恐れもある。これに対して本実施形態では、第２半導体チップＳＣ２を用いて第１半導体チップＳＣ１の温度を精度良く検出している。そして第１半導体チップＳＣ１のロジック回路形成領域ＣＲ３のロジック回路は、第２半導体チップＳＣ２の検出結果に基づいて第１半導体チップＳＣ１の動作を制御している。このため、半導体装置ＳＤの隣に位置する電子部品ＥＣの誤動作を誘発する可能性を低くすることができる。
【００７１】
以上、本実施の形態によれば、平面視において、第２半導体チップＳＣ２の温度検出回路ＴＭは、第１半導体チップＳＣ１の第１回路形成領域ＣＲ１に重なっている。このため、温度検出回路ＴＭの検出値と、第１半導体チップＳＣ１の第１回路形成領域ＣＲ１の温度の差（検出誤差）を小さくすることができる。
【００７２】
特に本実施形態のように、第１回路形成領域ＣＲ１は、第１半導体チップＳＣ１のいずれかの辺に近づく方向に偏っている場合、第１半導体チップＳＣ１の動作時における第１半導体チップＳＣ１の第１主面の温度分布には偏りが生じる。このような場合においても、温度検出回路ＴＭの検出値と、第１半導体チップＳＣ１の第１回路形成領域ＣＲ１の温度の差（検出誤差）を小さくすることができる。
【００７３】
（実施の形態２）
図１５は、実施の形態２に係る半導体装置ＳＤの構成を示す断面図である。図１６は、図１５に示した第１半導体チップＳＣ１が有する各回路の平面レイアウトを示す図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、実施の形態１に係る半導体装置ＳＤと同様の構成である。
【００７４】
まず、半導体装置ＳＤは第２半導体チップＳＣ２を有していない。その代わりに、第１半導体チップＳＣ１は温度検出回路ＴＭを有している。温度検出回路ＴＭは、平面視において辺ＳＩＤ１に直交する方向（図中Ｙ方向）を基準にした場合、第１回路形成領域ＣＲ１の隣に位置している。すなわち、第１回路形成領域ＣＲ１と温度検出回路ＴＭの間には、他の回路が位置していない。その代わりに、制御回路形成領域ＣＲ２１及び制御回路形成領域ＣＲ２２の一方（本図では制御回路形成領域ＣＲ２２）は、長辺が辺ＳＩＤ１と直交する向きに配置されている。そして温度検出回路ＴＭは、ロジック回路形成領域ＣＲ３（第２回路形成領域の一例）よりも第１回路形成領域ＣＲ１の近くに位置している。
【００７５】
本実施形態に係る半導体装置ＳＤの製造方法は、第２半導体チップＳＣ２を搭載する工程、及び第２ボンディングワイヤＷＩＲ２を設ける工程が省略される点を除いて、実施の形態１に係る半導体装置ＳＤの製造方法と同様である。
【００７６】
本実施形態によっても、温度検出回路ＴＭを第１回路形成領域ＣＲ１及び第２回路形成領域ＣＲ２の隣に位置させたため、実施の形態１と同様の効果を得ることができる。また、第２半導体チップＳＣ２を設ける必要がないため、半導体装置ＳＤの製造工程数を少なくすることができる。
【００７７】
≪変形例≫
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明はこれまで記載した実施の形態に限定されるものではなく、以下に例を示すように、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７８】
（変形例１）
図１７は、実施の形態１の変形例１に係る半導体装置ＳＤの構成を示す断面図であり、実施の形態１における図５に対応している。本変形例に係る半導体装置ＳＤは、第２半導体チップＳＣ２が第１半導体チップＳＣ１に対してフリップチップ実装されている点を除いて、実施の形態１に係る半導体装置ＳＤと同様である。
【００７９】
詳細には、第２半導体チップＳＣ２は、第２主面（温度検出回路ＴＭが形成されている面）が第１半導体チップＳＣ１の第１主面と対向する向きに配置されている。そして第２半導体チップＳＣ２の第２電極ＥＬ２は、バンプＢＭを用いて第１半導体チップＳＣ１に接続されている。
【００８０】
また第１半導体チップＳＣ１の電極ＥＬ１１，ＥＬ１２上には再配線ＳＩＮＣが形成されている。そしてバンプＢＭは、再配線ＳＩＮＣを介して電極ＥＬ１１，ＥＬ１２に接続している。
【００８１】
具体的には、第２半導体チップＳＣ２が有する多層配線層ＭＩＬ２の電源配線は、第２電極ＥＬ２Ｖ、バンプＢＭＶ、再配線ＳＩＮＣＶ、及び電極ＥＬ１２Ｖを介して多層配線層ＭＩＬ１の電源配線に接続している。多層配線層ＭＩＬ２のグランウド配線は、第２電極ＥＬ２Ｇ、バンプＢＭＧ，再配線ＳＩＮＣＧ、及び電極ＥＬ１２Ｇを介して多層配線層ＭＩＬ１のグランウド配線に接続している。多層配線層ＭＩＬ２の信号配線は、第２電極ＥＬ２Ｓ、バンプＢＭＳ、再配線ＳＩＮＣＳ、及び電極ＥＬ１２Ｓを介して多層配線層ＭＩＬ１の信号配線に接続している。
【００８２】
本変形例によっても、実施の形態１と同様の効果を得ることができる。しかしながら、第２半導体チップＳＣ２を構成する半導体基板（シリコン基板）の厚さが、この半導体基板上に形成された多層配線層ＭＩＬ２の厚さよりも極端に大きい場合には、本変形例のようにフリップチップ実装（フェイスダウン実装）により第２半導体チップＳＣ２を積層することが好ましい。これにより、第１半導体チップＳＣ１の第１回路形成領域ＣＲ１（特に、第１回路）と第２半導体チップＳＣ２の第２主面に形成された温度検出回路ＴＭとの距離を近づけることができるので、実施の形態１よりも高い精度で第１半導体チップの温度を検出することができる。一方、第２半導体チップＳＣ２の多層配線層ＭＩＬ２上に形成する絶縁膜（保護膜、パッシベーション膜）として熱伝導率の低い材料を採用した場合は、第２半導体チップＳＣ２を構成する半導体基板（シリコン基板）の厚さが、この半導体基板上に形成された多層配線層ＭＩＬ２の厚さよりも極度に大きい場合であっても、フェイスアップ実装により第２半導体チップＳＣ２を積層することが好ましい場合もあることは言うまでもない。
【００８３】
（変形例２）
図１８は、実施の形態１の変形例２に係る半導体装置ＳＤの構成を示す断面図であり、実施の形態１における図５に対応している。本変形例に係る半導体装置ＳＤは、平面視において、第２半導体チップＳＣ２の一部のみが第１回路形成領域ＣＲ１に重なっている点を除いて、実施の形態１と同様の構成である。
【００８４】
本変形例においても、実施の形態１と同様の効果を得ることができる。ただし、実施の形態１のほうが温度検出回路ＴＭの検出値が高精度である場合が多い。
【００８５】
（変形例３）
図１９は、実施の形態１の変形例３に係る半導体装置ＳＤの構成を示す断面図である。本変形例に係る半導体装置ＳＤは、以下の点を除いて、実施の形態１に係る半導体装置ＳＤと同様である。
【００８６】
まず、配線基板ＩＰの代わりにリードフレームＬＦを有している。リードフレームＬＦは、チップ搭載部（ダイパッド）ＬＰ及びリード端子ＬＴを有している。第１半導体チップＳＣ１はチップ搭載部ＬＰ上に搭載されている。そして第１半導体チップＳＣ１の電極ＥＬ１１は、第１ボンディングワイヤＷＩＲ１を介してリード端子ＬＴに接続されている。
【００８７】
そして、チップ搭載部ＬＰ、第１半導体チップＳＣ１、第２半導体チップＳＣ２、第１ボンディングワイヤＷＩＲ１、及び第２ボンディングワイヤＷＩＲ２は、封止樹脂ＭＤＲによって封止されている。
【００８８】
本変形例によっても、実施の形態１と同様の効果を得ることができる。なお、実施の形態２に係る半導体装置ＳＤにおいて、本変形例と同様の構成としても良い。
【００８９】
（変形例４）
変形例４に係る半導体装置ＳＤは、外部端子ＳＢ等のはんだとして、鉛（Ｐｂ）を含むはんだ材を用いている点を除いて、実施の形態１，２に係る半導体装置ＳＤと同様の構成である。しかしながら、環境汚染対策を考慮した場合には、上記実施の形態１，２のように鉛（Ｐｂ）を実質的に含まないはんだ材を用いることが好ましい。
【００９０】
（変形例５）
変形例５に係る半導体装置ＳＤは、第１回路形成領域ＣＲ１が有する第１回路として、ＣＰＵ（Central Processing Unit）を有している。第１回路は、ＣＰＵを複数有していても良い。このように、第１回路としては、様々な回路を想定することができる。
【００９１】
（変形例６）
さらに、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。
【００９２】
その他、実施の形態に記載された内容の一部を以下に記載する。
（１）基材と、前記基材上に搭載された半導体チップと、を備え、前記半導体チップは、第１回路を有する第１回路形成領域、前記第１回路よりも発熱量が小さい第２回路を有する第２回路形成領域、及び温度検出回路を有しており、平面視において、前記温度検出回路は、前記第２回路形成領域よりも前記第１回路形成領域の近くに位置している半導体装置。
【符号の説明】
【００９３】
ＢＭ バンプ
ＢＭＧ バンプ
ＢＭＳ バンプ
ＢＭＶ バンプ
ＣＭＭ１ 第１マウント材（ダイボンド材）
ＣＭＭ２ 第２マウント材（ダイボンド材）
ＣＲ１ 第１回路形成領域（回路形成領域）
ＣＲ１１ 電流制御回路形成領域
ＣＲ１２ 電流制御回路形成領域
ＣＲ２ 第２回路形成領域（回路形成領域）
ＣＲ２１ 制御回路形成領域
ＣＲ２２ 制御回路形成領域
ＣＲ３ ロジック回路形成領域
ＤＢ ダイシングブレード
ＤＲＮ１ ドレイン
ＤＲＮ２ ドレイン
ＥＣ 電子部品
ＥＤ 電子装置
ＥＬ１１ 電極
ＥＬ１２ 電極
ＥＬ１２Ｇ 電極
ＥＬ１２Ｓ 電極
ＥＬ１２Ｖ 電極
ＥＬ２ 第２電極
ＥＬ２Ｇ 第２電極
ＥＬ２Ｓ 第２電極
ＥＬ２Ｖ 第２電極
ＥＬ３１ 端子
ＥＬ３２ 端子
ＥＳ 素子分離膜
ＧＩＮＳ１ ゲート絶縁膜
ＧＩＮＳ２ ゲート絶縁膜
ＧＥ１ ゲート電極
ＧＥ２ ゲート電極
ＩＰ 配線基板
ＬＦ リードフレーム
ＬＰ チップ搭載部
ＬＴ リード端子
ＭＢ 実装基板
ＭＤＲ 封止樹脂
ＭＩＬ１ 多層配線層
ＭＩＬ２ 多層配線層
ＭＩＰ 配線基板
ＭＯＳ１ トランジスタ
ＭＯＳ２ トランジスタ
ＳＣ１ 第１半導体チップ（半導体チップ）
ＳＩＤ１ 辺
ＳＯＵ１ ソース
ＳＯＵ２ ソース
ＳＣ２ 第２半導体チップ（半導体チップ）
ＳＢ 外部端子（半田材、バンプ電極、半田ボール）
ＳＤ 半導体装置
ＳＩＮＣ 再配線
ＳＩＮＣＧ 再配線
ＳＩＮＣＳ 再配線
ＳＩＮＣＶ 再配線
ＳＵＢ１ 半導体基板
ＳＵＢ２ 半導体基板
ＴＭ 温度検出回路
ＷＩＲ１ 第１ボンディングワイヤ（ワイヤ）
ＷＩＲ２ 第２ボンディングワイヤ（ワイヤ）
ＷＩＲ２Ｇ 第２ボンディングワイヤ（ワイヤ）
ＷＩＲ２Ｓ 第２ボンディングワイヤ（ワイヤ）
ＷＩＲ２Ｖ 第２ボンディングワイヤ（ワイヤ）
【図１】
2014110403.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014110403.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2014110403.tif 000019
【図１８】
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【図１９】
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