(57)【要約】      （修正有）【課題】トンネリング電界効果トランジスタの動作電流を増加させる構造を提供する。【解決手段】基板１００上に形成される第１電極ソ−ス１１０ａと、基板１００を基準に、第１電極１１０ａの上側に位置する第２電極ドレイン１３０ａと、第１電極ソ−ス１１０ａと第２電極ドレイン１３０ａとを連結するチャネル層１２０ａと、チャネル層１２０ａの側壁に形成される複数の第３電極ゲート１５０ａとで構成され、複数の第３電極１５０ａは、互いに異なる極性の電圧により駆動する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成される第１電極と、
前記基板を基準に、前記第１電極の上側に位置する第２電極と、
前記第１電極と第２電極とを連結するチャネル層と、
前記チャネル層の側壁に形成される複数の第３電極と、を含み、
前記チャネル層は、前記基板を基準に前記第３電極より高く形成されることを特徴とするトンネリング電界効果トランジスタ。
【請求項２】
前記複数の第３電極を、前記第１電極、前記チャネル層および前記第２電極と絶縁させる絶縁膜を更に含むことを特徴とする請求項１に記載のトンネリング電界効果トランジスタ。
【請求項３】
前記複数の第３電極は、
互いに異なる極性の電圧を提供されるように形成されることを特徴とする請求項１に記載のトンネリング電界効果トランジスタ。
【請求項４】
前記第１電極は、高濃度のＰ型ドーピング（Ｐ＋）が行われ、
前記チャネル層は、低濃度のＰ型ドーピング（Ｐ−）が行われ、
前記第２電極は、高濃度のＮ型ドーピング（Ｎ＋）が行われることを特徴とする請求項１に記載のトンネリング電界効果トランジスタ。
【請求項５】
前記複数の第３電極は、前記チャネル層で相互対向するように形成され、ダブルゲート（ｄｏｕｂｌｅ  ｇａｔｅ）構造を有することを特徴とする請求項１に記載のトンネリング電界効果トランジスタ。
【請求項６】
前記第１電極と、前記チャネル層および第２電極は、前記基板と垂直の構造を形成することを特徴とする請求項１に記載のトンネリング電界効果トランジスタ。
【請求項７】
基板上に第１電極を形成するステップと、
前記基板を基準に、前記第１電極の上側に位置する第２電極を形成するステップと、
前記第１電極と第２電極とを連結するチャネル層を形成するステップと、
前記チャネル層の側壁に複数の第３電極を形成するステップと、を含み、
前記チャネル層を形成するステップは、
前記基板を基準に、前記チャネル層を前記第３電極より高く形成することを特徴とするトンネリング電界効果トランジスタの製造方法。
【請求項８】
前記複数の第３電極を、前記第１電極、前記チャネル層および前記第２電極と絶縁させる絶縁膜を形成するステップを更に含むことを特徴とする請求項７に記載のトンネリング電界効果トランジスタの製造方法。
【請求項９】
前記複数の第３電極は、
互いに異なる極性の電圧を提供されることを特徴とする請求項７に記載のトンネリング電界効果トランジスタの製造方法。
【請求項１０】
前記第１電極は、高濃度のＰ型ドーピング（Ｐ＋）が行われ、
前記チャネル層は、低濃度のＰ型ドーピング（Ｐ−）が行われ、
前記第２電極は、高濃度のＮ型ドーピング（Ｎ＋）が行われることを特徴とする請求項７に記載のトンネリング電界効果トランジスタの製造方法。
【請求項１１】
前記複数の第３電極を形成するステップは、
ダブルゲート構造を有するように、前記チャネル層で前記複数の第３電極を相互対向するように形成することを特徴とする請求項７に記載のトンネリング電界効果トランジスタの製造方法。
【請求項１２】
前記第１電極と、前記チャネル層および第２電極は、前記基板と垂直の構造になるように形成することを特徴とする請求項７に記載のトンネリング電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トンネリング電界効果トランジスタおよびトンネリング電界効果トランジスタの製造方法に関し、より詳細には、２つのゲート電極を有する垂直型のトンネリングＦＥＴとして、電子孔（ｅｌｅｃｔｒｏｎ−ｈｏｌｅ）二重層を有することで動作電流を増加させ、さらに、一定の断面積を保持しつつ動作電流を増加させることができるトンネリング電界効果トランジスタおよびトンネリング電界効果トランジスタの製造方法に関する。
【背景技術】
【０００２】
トンネリング電界効果トランジスタ（ＴＦＥＴ）は、日本の株式会社日立製作所と英国のケンブリッジ大学とで、その概念が初めて提案されたが、１９９０年代には、既存のＭＯＳＦＥＴ縮小化が難なく進められ、エネルギー問題も深刻ではない状況だったため、トンネリングトランジスタは、それほど広く研究が進められていなかった。ところが、２０００年代に入り、ＭＯＳＦＥＴの縮小化において限界にぶつかり、エネルギー問題も深刻なるにつれ、それに対する解決策の１つとしてトンネリングトランジスタへの研究は再び脚光を浴びるようになった。というのも、半導体素子のサイズが小さくなり、かつ、性能が向上することで、電力消耗が増加するようになり、既存のＭＯＳＦＥＴを代替したり、補完する素子への開発が必要だとする声が上がるようになったためである。
【０００３】
一般的なトンネリングＦＥＴは、ソースとチャネルとの接合面と、ゲート絶縁体との近い表面で多くのトンネリングが行われ、その時のトンネリング方向はソースからチャネルに向かう水平方向である。それは、トンネリングに寄与する電荷の量があまりにも少なく、実際の動作電流が低いという短所があった。
【０００４】
よって、トンネリングＦＥＴの動作電流を向上させるためには、トンネリングが行われる領域の面積を大きくしなければならない。従来の素子では、トンネリング面積を増やすために、必然的にウエハーで素子の占める断面積が同時に広くならなければならないという問題があり、トンネリング面積の増加を通じて、動作電流を増加させるのに困難性があった。仮に、ウエハーの断面積が増加すると、単位ウエハーが生産される素子の数は減少され得るため、コストを増加させるという結果を招きかねないためである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国特開第１９９９−００７７９５３号公報
【特許文献２】韓国登録特許第０９６６２６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、２つのゲート電極を有する垂直型のトンネリングＦＥＴとして、電子孔二重層を有するようにし、動作電流を増加させ、更に、一定の断面積を保持しつつ動作電流を増加させることができるトンネリング電界効果トランジスタおよびトンネリング電界効果トランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の実施形態に係るトンネリング電界効果トランジスタは、基板上に形成される第１電極と、前記基板を基準に、前記第１電極の上側に位置する第２電極と、前記第１電極と第２電極とを連結するチャネル層と、前記チャネル層の側壁に形成される複数の第３電極と、を含み、前記チャネル層は、前記基板を基準に前記第３電極より高く形成されてよい。
【０００８】
前記トンネリング電界効果トランジスタは、前記複数の第３電極を、前記第１電極、前記チャネル層および前記第２電極と絶縁させる絶縁膜を更に含んでよい。
【０００９】
前記複数の第３電極は、互いに異なる極性の電圧を提供されてよい。
【００１０】
前記第１電極は、高濃度のＰ型ドーピング（Ｐ＋）が行われ、前記チャネル層は、低濃度のＰ型ドーピング（Ｐ−）が行われ、前記第２電極は、高濃度のＮ型ドーピング（Ｎ＋）が行われてよい。
【００１１】
前記複数の第３電極は、前記チャネル層で相互対向するように形成され、ダブルゲート構造を有してよい。
【００１２】
前記第１電極と、前記チャネル層および第２電極は、前記基板と垂直の構造を形成してよい。
【００１３】
なお、本発明の実施形態に係るトンネリング電界効果トランジスタの製造方法は、基板上に第１電極を形成するステップと、前記基板を基準に、前記第１電極の上側に位置する第２電極を形成するステップと、前記第１電極と第２電極とを連結するチャネル層を形成するステップと、前記チャネル層の側壁に複数の第３電極を形成するステップと、を含み、前記チャネル層を形成するステップは、前記基板を基準に、前記チャネル層を前記第３電極より高く形成してよい。
【００１４】
前記トンネリング電界効果トランジスタの製造方法は、前記複数の第３電極を、前記第１電極、前記チャネル層および前記第２電極と絶縁させる絶縁膜を形成するステップを更に含んでよい。
【００１５】
前記複数の第３電極を形成するステップは、前記複数の第３電極は、互いに異なる極性の電圧を提供されてよい。
【００１６】
前記第１電極は、高濃度のＰ型ドーピング（Ｐ＋）が行われ、前記チャネル層は、低濃度のＰ型ドーピング（Ｐ−）が行われ、前記第２電極は、高濃度のＮ型ドーピング（Ｎ＋）が行われてよい。
【００１７】
前記複数の第３電極を形成するステップは、ダブルゲート構造を有するように、前記チャネル層で前記複数の第３電極を相互対向するように形成してよい。
【００１８】
前記第１電極と、前記チャネル層および第２電極は、前記基板と垂直の構造になるように形成してよい。
【発明の効果】
【００１９】
本発明の実施形態によると、トンネリングが行われる方向が水平方向だけでなく、垂直方向でも行われるため、トンネリングが行われる領域の面積増加に応じて動作電流も増大するようになる。
【００２０】
なお、本発明の実施形態によると、チャネルに応じて形成されるゲートをドレイン領域と離隔させることで、ドレインで二極性動作（ａｍｂｉｐｏｌａｒ  ｂｅｈａｖｉｏｒ）による漏洩電流を抑え、優れた閾値下のスイング（ｓｕｂｔｈｒｅｓｈｏｌｄ  ｓｗｉｎｇ）（Ｓ）とともに、高いスイッチング速度を実現することができる。
【００２１】
本発明の実施形態によると、トンネリングＦＥＴは高い動作電流を得ることができるようになる。なお、高濃度の電子孔二重層を実現することができるため、スイッチング速度に影響を及ぼす閾値下のスイング（ｓｕｂｔｈｒｅｓｈｏｌｄ  ｓｗｉｎｇ）（Ｓ）を低くすることができるようになる。すなわち、スイッチング速度の調整ができるようになる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態に係るトンネリング電界効果トランジスタの構造を示す図である。
【図２】本発明の別の実施形態に係るトンネリング電界効果トランジスタの構造を説明するための図である。
【図３】図１のトンネリング電界効果トランジスタの電子孔濃度分布を示すシミュレーション図である。
【図４】図１のトンネリング電界効果トランジスタのＩ−Ｖ伝達特性を説明するための図である。
【図５】本発明の実施形態に係るトンネリング電界効果トランジスタの製造方法を示す図である。
【図６】本発明の実施形態に係るトンネリング電界効果トランジスタの製造方法を示す図である。
【図７】本発明の実施形態に係るトンネリング電界効果トランジスタの製造方法を示す図である。
【図８】本発明の実施形態に係るトンネリング電界効果トランジスタの製造方法を示す図である。
【図９】本発明の実施形態に係るトンネリング電界効果トランジスタの製造方法を示す図である。
【発明を実施するための形態】
【００２３】
以下に添付図面を参照しながら、本発明の好適な実施形態について詳細に説明する。
【００２４】
図１は、本発明の実施形態に係るトンネリング電界効果トランジスタの構造を示す図である。
【００２５】
図１に示すように、本発明の実施形態に係るトンネリング電界効果トランジスタ（以下、トンネリングＦＥＴ）８０は、基板１００と、第１電極１１０ａと、チャネル層１２０ａと、第２電極１３０ａと、絶縁膜１４０ａおよび第３電極１５０ａの一部または全部を含む。
【００２６】
ここで、一部または全部を含むことは、絶縁膜１４０ａのような一部構成要素が省略されて構成されたり、第１電極１１０ａのような一部構成要素が基板１００の内部に含まれて構成できることを意味するものとして、発明の十分な理解を促すために、全てを含むものとして説明を進める。
【００２７】
基板１００は、ウエハー（ｗａｆｅｒ）、石英基板またはガラス基板のうちのいずれか１つを含んでよい。本発明の実施形態においては、半導体素子の製造工程上、ウエハーが望ましい。ここで、基板１００は、低濃度のＰ型ドーピングが行われたウエハーであってよい。
【００２８】
基板１００上には、第１電極１１０ａが形成される。第１電極１１０ａは、仮に、トンネリングＦＥＴ８０でソースの役割を担うことができる。本発明の実施形態によって、第１電極１１０ａは高濃度のＰ型ドーピングが行われ、基板１００の中央領域には第２電極１３０ａと垂直構造のトランジスタを形成するための段差を形成することができる。ここで、段差とは、階段状として周辺領域より高くまたは低く形成されることを意味する。このような第１電極１１０ａは、導電性の物質を基板１００上に蒸着した後、フォトリソグラフィー（Ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程によって形成されてよい。
【００２９】
基板１００の中央部位で段差をなす第１電極１１０ａ上には、チャネル層１２０ａが形成される。チャネル層１２０ａは、低濃度のＰ型ドーピングが行われ、このようなチャネル層１２０ａは、仮に、ソース役割を担う第１電極１１０ａとドレイン役割を担う第２電極１３０ａとの間で電流が流れるようにする一種の電流経路である。
【００３０】
そして、チャネル層１２０ａ上に、第２電極１３０ａが形成される。このような第２電極１３０ａの形成に応じて、第１電極１１０ａと、チャネル層１２０ａおよび第２電極１３０ａは、基板１００を基準として垂直の構造をなす。ここで、第２電極１３０ａは、高濃度のＮ型ドーピングが行われる。
【００３１】
そして、絶縁膜１４０ａは、外部に露出される第１電極１１０ａの上側と、図１において眺めた際、垂直構造をなす第１電極１１０ａの段差部位、チャネル層１２０ａおよび第２電極１３０ａの側壁に沿って形成される。このような絶縁膜１４０ａは、第２電極１３０ａを形成した後に、仮に、オキサイド（ｏｘｉｄｅ）材質の絶縁層を成長（Ｆｏｒｍ）した後、フォトリソグラフィー工程を進めて形成されてよい。このような過程で、第２電極１３０ａの上側は、外部に露出されてよい。
【００３２】
チャネル層１２０ａの側壁には、複数の第３電極１５０ａが形成される。本発明の実施形態によって、複数の第３電極１５０ａはダブルゲート構造を形成するために、チャネル層１２０ａの両側壁で相互対向するように形成されてよい。このような第３電極１５０ａは、仮にゲートとして、高濃度のＮ型ドーピングが行われる。なお、本発明の実施形態によって、チャネル層１２０ａの両側に形成された複数の第３電極１５０ａは、互いに異なる極性の電圧を印加される。ここで、互いに異なる極性を印加されることは、仮に互いに分離されて形成される第３電極１５０ａが互いに異なる極性の電圧を提供する電源提供部にそれぞれ連結されることを意味してよい。或いは、トンネリングＦＥＴ８０が使用されるモジュールで、制御部の制御下で当該電圧が提供されることを意味してよい。
【００３３】
仮に、一方の第３電極（Ｔｏｐ  Ｇａｔｅ、以下、前面ゲート）１５０ａに（＋）極性の電圧が印加され、他方の第３電極（Ｂａｃｋ  Ｇａｔｅ、以下、後面ゲート）１５０ａに（−）極性の電圧が印加される場合、チャネル層１２０ａにはゲートの電界によって反転層が次第に拡張しつつ形成されるようになり、その結果、ゲートの（＋）と（−）極性によって低濃度でドーピングされたチャネル領域で、それぞれ電子と孔とによる二重層が形成される。この２つの電子孔層は、まるでｐｎ接合を貼っておいたような形となる。そして、この二層の間でチャネルに垂直の方向へのトンネリングが行われるようになる。このとき、素子内で全動作電流は、ソース−チャネルの間の水平方向のトンネリングによる電流と、チャネルにおける二重層で垂直方向のトンネリングによる電流との和として示されるようになる。
【００３４】
本発明の実施形態によって、トンネリングＦＥＴ８０は、高い動作電流を得ることができるようになる。なお、高濃度の電子孔二重層を実現することができ、スイッチング速度に影響を及ぼす閾値下のスイング（ｓｕｂｔｈｒｅｓｈｏｌｄ  ｓｗｉｎｇ）（Ｓ）を低くすることができるようになる。すなわち、スイッチング速度の調整ができるようになる。
【００３５】
図２は、本発明の別の実施形態に係るトンネリングＦＥＴの構造を説明するための図である。
【００３６】
図２に示すように、本発明の別の実施形態に係るトンネリングＦＥＴ９０は、基板（図示せず）と、第１電極２１０ａと、チャネル層２２０ａと、第２電極２３０ａと、絶縁膜２４０ａおよび第３電極２５０ａの一部または全部を含む。ここで、一部または全部を含むことは、上記と同様の意味である。
【００３７】
図１と対比してみると、図２のトンネリングＦＥＴ９０は、仮にウエハー上で素子の占める断面積を増加させることなく、垂直方向のトンネリングが行われるチャネルの長さ調整を通じて動作電流を増加させるようになる。
【００３８】
言い換えると、図１においては、トンネリングが行われる方向がチャネルに水平の方向だけでなく、垂直の方向でも行われるようにし、トンネリングが行われる領域の面積を増加させることで、動作電流を向上させることができ、図２においては、ゲート電界によってチャネル−ドレイン接合面でバンドベンディング（ｂａｎｄ  ｂｅｎｄｉｎｇ）を軽減するために、チャネル層２２０ａに沿って形成されるゲート、すなわちゲート電極２５０ａをドレイン領域と離れるようにすることにより、オフ（ＯＦＦ）状態のドレインで二極性動作（ａｍｂｉｐｏｌａｒ  ｂｅｈａｖｉｏｒ）による漏洩電流を抑え、優れたＳ特性とともに高いスイッチング速度を実現することができるようになる。
【００３９】
本発明の実施形態に係る方法は、トンネリングＦＥＴの動作電流を向上させるために、公知となる既存方法に併せて適用されてよい。ここで、既存の方法とは、低い動作電流の問題を解決するために提示されてきたバンドギャップの小さい物質をボディとして使用する方法、チャネルに与えられるゲート電界を高める方法等、ソースとチャネルとの間のトンネリング障壁（ｔｕｎｎｅｌｉｎｇ  ｂａｒｒｉｅｒ）の幅を減らす方法等を示す。
【００４０】
このような点を除く図２の基板（図示せず）と、第１電極２１０ａと、チャネル層２２０ａと、第２電極２３０ａと、絶縁膜２４０ａおよび第３電極２５０ａは、図１の基板１００と、第１電極１１０ａと、チャネル層１２０ａと、第２電極１３０ａと、絶縁膜１４０ａおよび第３電極１５０ａの内容とほぼ同様であるため、それ以上の説明は省略する。
【００４１】
図３は、図１のトンネリングＦＥＴの電子孔濃度分布を示すシミュレーション図である。
【００４２】
本発明の実施形態によって、図１および図２の構造を有するトンネリングＦＥＴ８０、９０についてシミュレーションを行った。シミュレーションに使用された素子は、ボディにゲルマニウム（Ｇｅ）を使用しており、Ｐ型ソースおよびＮ型ドレインは、１０２０ｃｍ−３、Ｐ型チャネルは１０１５ｃｍ−３でドーピングしている。チャネルおよびゲート長は、それぞれ、２００ｎｍ、１４０ｎｍを使用しており、チャネルの幅は６ｎｍを使用している。
【００４３】
図３で分かるように、ＶＴＧ＝ＶＤＳ＝１Ｖ、ＶＢＧ＝−１Ｖである際、チャネルで電子と孔とは、それぞれ前面ゲート（Ｔｏｐ  Ｇａｔｅ）および後面ゲート（Ｂａｃｋ  Ｇａｔｅ）に隣接した部分に集中的に分布するようになり、このときの濃度は、チャネルの濃度である１０１５ｃｍ−３より大きい１０２０ｃｍ−３レベルで確認されている。それは、矢印のように表示された方向にトンネリングが行われ、素子の動作電流に寄与していることが分かる。
【００４４】
図４は、図１のトンネリングＦＥＴのＩ−Ｖ伝達特性について説明するための図である。
【００４５】
図４においては、同一の大きさを有する垂直型トンネリングＦＥＴに対してゲートに同様の（＋）極性のバイアス電圧を印加するダブルゲート構造（Ｄｏｕｂｌｅ  ｇａｔｅ  ＴＦＥＴ）と、本発明の実施形態によって前面および後面ゲートにそれぞれ（＋）および（−）極性のバイアス電圧を印加する電子孔二重層を有する構造（ＥＨＢ  ＴＦＥＴ）に対し、シミュレーションを行った結果に基づいてＩ−Ｖ伝達特性に比較してみた。
【００４６】
本発明の実施形態において提案した構造の場合、ＶＴＧ＝ＶＤＳ＝１Ｖ、ＶＢＧ＝−１Ｖにおいてドレイン電流は５００μＡ／μｍレベルでダブルゲート構造における１７７μＡ／μｍより約２．８倍程度向上しており、Ｓは１８ｍＶ／ｄｅｃで、ダブルゲート構造の３２．５ｍＶ／ｄｅｃより約１．８倍程度優れていることが分かった。
【００４７】
上記の内容に鑑みると、電子孔二重層を有する本発明の実施形態による垂直型トンネリングＦＥＴ８０、９０の場合、チャネルに水平の方向だけでなく、垂直の方向へのトンネリングを通じて同一の大きさのダブルゲート構造と比較し、より優れた電流特性を示していることを確認することができる。それは、トンネリングＦＥＴの短所として指摘されてきた低い動作電流問題を解決するよい方策になり得る。
【００４８】
図５ないし図９は、本発明の実施形態に係るトンネリングＦＥＴの製造方法を示す図である。
【００４９】
説明の便宜上、図５ないし図９を図１とともに参照すると、本発明の実施形態に係るトンネリングＦＥＴ８０を製造するために、先に低濃度のＰ型ドーピングが行われた基板１００を用意する。ここで、基板１００は、低濃度のＰ型ドーピングを行ったウエハーであってよい。勿論、ウエハー以外に石英基板またはガラス基板も可能である。
【００５０】
続いて、図５のように、基板１００上に第１電極１１０ａを形成する。このとき、第１電極１１０ａは、中央領域で段差を有する。より正確に説明すると、中央領域が周辺領域より高く形成されることが望ましい。このような第１電極１１０ａは、基板１００上に導電性物質を蒸着した後、フォトレジスト（ＰＲ）を塗布し、続いてマスクを適用して露光した後、現像およびエッチングを通じて形成されてよい。このとき、段差は、フルまたはハーフ露光のような露光程度に応じて、互いに異なる深さのエッチング工程が行われることで形成されてよい。本発明の実施形態に係るトンネリングＦＥＴ８０の第１電極１１０ａは、高濃度のＰ型ドーピングが行われているため、上記のように、導電性物質を蒸着した後、ＰＲを塗布する前にＰ型ドーピングが先に先行されていてよい。
【００５１】
以後、図６のように、第１電極１１０ａ上にチャネル層１２０ａが形成される。このようなチャネル層１２０ａ、より正確には、低濃度のＰ型ドーピングが行われたチャネル層１２０ａを形成するために、第１電極１１０ａが形成された基板１００上にチャネル層１２０ａのための物質を蒸着した後、低濃度のＰ型ドーピングを行い、その後、フォトリソグラフィー工程およびエッチング工程を行い、チャネル層１２０ａを完成することができる。実質的に、このようなチャネル層１２０ａは、例えば、絶縁膜、非晶質シリコン、ｎ＋蒸着のように、３層膜を形成した後にパターニング工程を通じて形成され得るものであるため、本発明の実施形態においては、どのような過程によってチャネル層１２０ａを形成するかに、特に限定しないものとする。
【００５２】
チャネル層１２０ａ上には、図７のように、第２電極１３０ａを形成する。第２電極１３０ａが形成されることで、本発明の実施形態に係るトンネリングＦＥＴ８０は、仮に、垂直型構造のソース−チャネル−ドレインを形成するようになる。ここで、第２電極１３０ａは、第１電極１１０ａと同様に、チャネル層１２０ａが形成された後、基板１００上に第２電極１３０ａのための導電性物質を蒸着した後、その後のフォトリソグラフィー工程およびエッチング工程を進めることで形成される。このとき、第２電極１３０ａは、導電性物質を蒸着した後、高濃度のＮ型ドーピングが先に行われてよい。
【００５３】
第２電極１３０ａの形成過程が完了すると、図８のように、基板１００上に絶縁膜１４０ａを形成する。このような絶縁膜１４０ａを形成するために、基板１００上にオキサイドを材質とする絶縁層を成長した後、フォトリソグラフィー工程を進めて第２電極１３０ａの一部、すなわち、上側を外部に露出させてよい。このとき、オキサイド材質の絶縁層は、ＡＰＣＶＤ（Ａｔｏｍｏｓｐｈｅｒｉｃ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法やＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法のいずれか一方の方法によって成長されてよい。
【００５４】
以後、図９のように、複数の第３電極１５０ａを形成する。複数の第３電極１５０ａは、仮に、トンネリングＦＥＴ８０のゲートとして、チャネル層１２０ａの両側壁に形成されてよい。より正確には、ダブルゲート構造とするために、チャネル層１２０ａの側壁で互いに対向するように形成されることが望ましい。このとき、図９において、左側の第３電極１５０ａは本発明の実施形態によって前面ゲート（Ｔｏｐ  Ｇａｔｅ）と称され、右側の第３電極１５０ａは後面ゲート（Ｂａｃｋ  Ｇａｔｅ）と称されてよいが、前面および後面ゲートには互いに異なる極性のバイアス電圧が印加される。ここで、互いに異なる極性のバイアス電圧が印加されることは、上述のように、それぞれの電圧を提供する電源供給部に接続するために、パッド（ｐａｄ）または配線（ｌｉｎｅ）を形成する過程を含むものとして理解されてよい。
【００５５】
なお、第３電極１５０ａは、基板１００を基準にすると、チャネル層１２０ａの高さより低く形成されることが望ましい。仮に、トンネリングＦＥＴ８０のドレインを形成する第２電極１３０ａから第３電極１５０ａが離れて位置するように、形成されることが望ましい。それを通じて、本発明の実施形態に係るトンネリングＦＥＴ８０は、オフ状態のドレインで二極性動作による漏洩電流を抑えることで、優れたＳ特性とともに高いスイッチング速度を実現することができるようになる。
【００５６】
一方、これまでは、本発明の実施形態に係る第３電極１５０ａがチャネル層１２０ａの両側に形成されることを説明しているが、更に、本発明の実施形態に係るトンネリングＦＥＴ８０は、絶縁膜１４０ａの介在下で、３面または４面に全て第３電極１５０ａを形成することで、トンネリングＦＥＴ８０の動作電流をより増加させることができる。このとき、本発明の実施形態によって、３面または４面に形成される第３電極１５０ａは、互いに異なる極性の電圧が印加されなければならないため、物理的に相互分離されることが望ましい。例えば、４面に形成されると仮定すると、２つの面の第３電極１５０ａと残りの２つの面の第３電極１５０ａとは、電気的に互いに異なる極性の電圧が印加されるように物理的に分離されて形成されるべきである。
【００５７】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明は以上の実施形態に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的趣旨の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【図１】
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【図２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図３】
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