(57)【要約】【課題】容量素子の特性を向上させる。【解決手段】層間絶縁膜ＩＩ２上に下部電極ＬＥ１を形成する工程と、下部電極ＬＥ１上に容量絶縁膜ＣＩ１を形成する工程と、容量絶縁膜ＣＩ１上に上部電極ＵＥ１を形成する工程と、を備える。上部電極ＵＥ１を形成する工程は、成膜チャンバ内において容量絶縁膜ＣＩ１上に金属窒化膜を形成する工程と、成膜チャンバ外において発生させた窒素ラジカルを、成膜チャンバ内へ導入し、金属窒化膜に供給する工程と、を含む。【選択図】図１
2014110281.tif 000002
【特許請求の範囲】
【請求項１】
第１層間絶縁膜上に下部電極を形成する工程と、
前記下部電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に上部電極を形成する工程と、
を備え、
前記上部電極を形成する前記工程は、
成膜チャンバ内において容量絶縁膜上に金属窒化膜を形成する工程と、
前記成膜チャンバ外において発生させた窒素ラジカルを、前記成膜チャンバ内へ導入し、前記金属窒化膜に供給する工程と、
を含む半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記上部電極を形成する前記工程は、前記金属窒化膜を形成する前記工程と、窒素ラジカルを前記金属窒化膜に供給する前記工程と、からなるサイクルを複数回繰り返すことにより行われる半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記上部電極を形成する前記工程において、一回の前記サイクルにより２．２ｎｍ以上１０ｎｍ以下の膜厚を有する前記金属窒化膜が形成される半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記下部電極を形成する前記工程の前に、開口が設けられた第２層間絶縁膜を前記第１層間絶縁膜上に形成する工程を備え、
前記下部電極、前記容量絶縁膜および前記上部電極は、前記開口の側面および底面に形成される半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記上部電極において、前記開口の前記底面上に設けられた部分の膜厚に対する前記開口の前記側面上に設けられた部分の膜厚の比は、０．９以上１．２以下である半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記金属窒化膜は、ＴｉＮまたはＴａＮにより構成される半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法において、
前記下部電極、前記容量絶縁膜および前記上部電極は、ＤＲＡＭの容量素子を構成する半導体装置の製造方法。
【請求項８】
開口が設けられた層間絶縁膜と、
前記開口の側面上および底面上に設けられた下部電極と、
前記下部電極を介して前記開口の側面上および底面上に設けられた容量絶縁膜と、
前記下部電極および前記容量絶縁膜を介して前記開口の側面上および底面上に設けられ、かつ塩素を含まない上部電極と、
を備え、
前記上部電極において、前記開口の前記底面上に設けられた部分の膜厚に対する前記開口の前記側面上に設けられた部分の膜厚の比は、０．９以上１．２以下である半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記上部電極は、ＴｉＮまたはＴａＮにより構成される半導体装置。
【請求項１０】
請求項８に記載の半導体装置において、
前記下部電極、前記容量絶縁膜および前記上部電極は、ＤＲＡＭの容量素子を構成する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、例えば容量素子を有する半導体装置の製造方法および半導体装置に適用可能な技術である。
【背景技術】
【０００２】
半導体装置には、種々の容量素子が設けられる場合がある。たとえば特許文献１は、絶縁膜を金属で挟み込んだＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）構造を有する容量素子に関する技術である。特許文献１に記載の技術は、ＭＩＭ構造のキャパシタを構成する上部電極が、原子数比でＴｉ１００％に対して、Ｃが２５〜３６％、Ｎが６０〜７２％、Ｏが２８〜３５％の組成比を有するというものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２４３９２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
下部電極、容量絶縁膜および上部電極が順に積層されてなる容量素子を形成するに際し、並行平板型プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて上部電極を形成することがある。しかしながら、本発明者は、並行平板型プラズマＣＶＤ法により金属窒化膜からなる上部電極を形成する場合において、上部電極下に位置する容量絶縁膜にダメージが生じるおそれがあることを見出した。この場合、容量素子の特性は劣化してしまう。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
一実施の形態によれば、上部電極は、成膜チャンバ内において容量絶縁膜上に金属窒化膜を形成する工程と、成膜チャンバ外において発生させた窒素ラジカルを金属窒化膜に供給する工程と、により形成される。
【発明の効果】
【０００６】
前記一実施の形態によれば、容量素子の特性を向上させることができる。
【図面の簡単な説明】
【０００７】
【図１】本実施形態に係る半導体装置を示す断面図である。
【図２】図１に示す半導体装置の製造方法を示す断面図である。
【図３】図１に示す半導体装置の製造方法を示す断面図である。
【図４】図１に示す半導体装置の製造方法に用いられるＣＶＤ装置である。
【図５】容量素子におけるリーク電流の累積分布を示すグラフである。
【図６】ＴＤＤＢ測定により測定される容量素子の寿命を示すグラフである。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【０００９】
図１は、本実施形態に係る半導体装置ＳＭ１を示す断面図である。図２および図３は、図１に示す半導体装置ＳＭ１の製造方法を示す断面図である。
また、図４は、図１に示す半導体装置ＳＭ１の製造方法に用いられるＣＶＤ装置ＣＳ１である。本実施形態に係るＣＶＤ装置ＣＳ１においては、特にリモートプラズマ発生装置ＲＰ１を用いたリモートプラズマ処理が施される。
【００１０】
本実施形態に係る半導体装置ＳＭ１の製造方法は、次のように行われる。まず、層間絶縁膜ＩＩ２上に下部電極ＬＥ１を形成する。次に、下部電極ＬＥ１上に容量絶縁膜ＣＩ１を形成する。次に、容量絶縁膜ＣＩ１上に上部電極ＵＥ１を形成する。
また、上部電極ＵＥ１を形成する工程は、次のように行われる。まず、成膜チャンバＣＨ１内において容量絶縁膜ＣＩ１上に金属窒化膜を形成する。次に、成膜チャンバＣＨ１外において発生させて窒素ラジカルを、成膜チャンバＣＨ１内へ導入し、金属窒化膜に供給する。これにより、上部電極ＵＥ１が形成される。
【００１１】
本発明者は、並行平板型プラズマＣＶＤ法により金属窒化膜からなる上部電極を形成する場合において、上部電極下に位置する容量絶縁膜にダメージが生じるおそれがあることを見出した。容量絶縁膜に生じたダメージは、容量素子におけるリーク等を引き起こす。このため、容量素子の特性は劣化してしまう。
並行平板型プラズマＣＶＤ法においては、ウェハを挟んで配置される一対の電極間に発生させた窒素プラズマを用いて、上部電極に対し窒化処理を施す。このとき、ウェハ表面には、窒素プラズマ中に生じたラジカルとイオンが照射される。すなわち、電荷を持ったイオンが上部電極下に位置する容量絶縁膜へ衝突し、容量絶縁膜へ電荷が蓄積されることとなる。これにより、容量絶縁膜にダメージが生じるものと考えられる。
【００１２】
一方で、本実施形態によれば、上部電極ＵＥ１は、成膜チャンバＣＨ１内において容量絶縁膜ＣＩ１上に金属窒化膜を形成する工程と、成膜チャンバＣＨ１外において発生させた窒素ラジカルを金属窒化膜に供給する工程と、により形成される。
このように、本実施形態においては、上部電極ＵＥ１を構成する金属窒化膜が形成される成膜チャンバＣＨ１外において、窒素ラジカルを発生させる。すなわち、窒素プラズマ中にラジカルとともに発生したイオンが容量絶縁膜ＣＩ１へ衝突することを抑制することができる。したがって、容量絶縁膜にダメージが発生することを抑え、容量素子の特性の向上を図ることが可能となる。
【００１３】
以下、本実施形態に係る半導体装置ＳＭ１の構成、および半導体装置ＳＭ１の製造方法につき詳細に説明する。
【００１４】
まず、本実施形態に係る半導体装置ＳＭ１の構成について説明する。
本実施形態に係る半導体装置ＳＭ１は、半導体基板ＳＢ１と、半導体基板ＳＢ１上に設けられたトランジスタＴＲ１と、半導体基板ＳＢ１上に設けられた容量素子ＣＥ１と、を備えている。半導体基板ＳＢ１は、たとえばシリコン基板である。また、半導体基板ＳＢ１上には、たとえば複数の配線層からなる多層配線層が形成されている。
容量素子ＣＥ１とトランジスタＴＲ１は、たとえばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を構成する。この場合、トランジスタＴＲ１は、たとえばＤＲＡＭのセルトランジスタとして機能することとなる。
【００１５】
半導体装置ＳＭ１は、たとえば混載ＤＲＡＭである。混載ＤＲＡＭである半導体装置ＳＭ１は、ＤＲＡＭを構成する容量素子ＣＥ１およびトランジスタＴＲ１に加え、たとえばロジック回路、Ｉ／Ｏ回路、ＤＲＡＭ周辺回路を含む。また、半導体装置ＳＭ１は、汎用ＤＲＡＭであってもよい。汎用ＤＲＡＭである半導体装置ＳＭ１は、たとえばＤＲＡＭを構成する容量素子ＣＥ１および容量素子ＣＥ１、ならびにＤＲＡＭ周辺回路を含み、ロジック回路およびＩ／Ｏ回路を含まない。
なお、容量素子ＣＥ１は、たとえばＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）またはＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等、ＤＲＡＭ以外の機能素子を構成していてもよい。
【００１６】
トランジスタＴＲ１は、ゲート電極ＧＥ１と、ゲート絶縁膜ＧＩ１と、ソース・ドレイン領域ＳＤ１と、サイドウォールＳＷ１と、を備えている。トランジスタＴＲ１は、たとえば半導体装置ＳＭ１に設けられた素子分離膜ＥＬ１により他の素子から分離される。
ゲート絶縁膜ＧＩ１は、半導体基板ＳＢ１上に設けられている。ゲート絶縁膜ＧＩ１は、例えばシリコン酸化膜により構成される。ゲート電極ＧＥ１は、ゲート絶縁膜ＧＩ１上に設けられている。ゲート電極ＧＥ１は、例えば多結晶Ｓｉ膜により構成される。サイドウォールＳＷ１は、ゲート電極ＧＥ１およびゲート絶縁膜ＧＩ１の側面上に設けられている。サイドウォールＳＷ１は、例えばシリコン酸化膜またはシリコン窒化膜により構成される。
【００１７】
ソース・ドレイン領域ＳＤ１は、ゲート電極ＧＥ１の両側に位置するよう半導体基板ＳＢ１に設けられている。ソース・ドレイン領域ＳＤ１上には、たとえばシリサイド領域ＳＳ１が設けられている。シリサイド領域ＳＳ１は、たとえば半導体装置ＳＭ１のうちソース・ドレイン領域ＳＤ１を構成する領域の表面をシリサイド化して形成される。半導体装置ＳＭ１上に設けられるコンタクトプラグＣＰ１は、シリサイド領域ＳＳ１を介してソース・ドレイン領域ＳＤ１へ接続される。このため、ソース・ドレイン領域ＳＤ１のコンタクト抵抗を低減することができる。
【００１８】
半導体基板ＳＢ１上には、たとえばトランジスタＴＲ１を覆うようにエッチングストッパ膜ＥＳ３および層間絶縁膜ＩＩ１が順に設けられている。エッチングストッパ膜ＥＳ３は、たとえばＳｉＮからなる。層間絶縁膜ＩＩ１は、たとえばＳｉＯ２または低誘電率材料からなる。層間絶縁膜ＩＩ１中には、コンタクトプラグＣＰ１が埋め込まれている。コンタクトプラグＣＰ１は、層間絶縁膜ＩＩ１およびエッチングストッパ膜ＥＳ３を貫通して、半導体装置ＳＭ１へ接続する。コンタクトプラグＣＰ１は、半導体基板ＳＢ１上に設けられたトランジスタＴＲ１のソース・ドレイン領域ＳＤ１に接続するように設けられる。コンタクトプラグＣＰ１は、たとえばＷにより構成される。
半導体装置ＳＭ１は、たとえば層間絶縁膜ＩＩ１上に設けられたビット線ＢＬ１を備えている。ビット線ＢＬ１は、コンタクトプラグＣＰ１を介してトランジスタＴＲ１のソース・ドレイン領域ＳＤ１に接続する。
【００１９】
層間絶縁膜ＩＩ１上には、ビット線ＢＬ１を覆うように層間絶縁膜ＩＩ２が設けられている。層間絶縁膜ＩＩ２は、たとえばＳｉＯ２または低誘電率材料からなる。層間絶縁膜ＩＩ２中には、コンタクトプラグＣＰ２が埋め込まれている。コンタクトプラグＣＰ２は、たとえば層間絶縁膜ＩＩ１中に設けられたコンタクトプラグＣＰ１に接続するように設けられる。コンタクトプラグＣＰ２は、たとえばＷにより構成される。
【００２０】
容量素子ＣＥ１は、層間絶縁膜ＩＩ２上に設けられている。容量素子ＣＥ１は、層間絶縁膜ＩＩ２上に設けられた下部電極ＬＥ１と、下部電極ＬＥ１上に設けられた容量絶縁膜ＣＩ１と、容量絶縁膜ＣＩ１上に設けられた上部電極ＵＥ１と、を備える。
本実施形態においては、下部電極ＬＥ１、容量絶縁膜ＣＩ１および上部電極ＵＥ１により、たとえばＤＲＡＭの容量素子が構成されることとなる。なお、下部電極ＬＥ１、容量絶縁膜ＣＩ１および上部電極ＵＥ１により、ＦｅＲＡＭまたはＭＲＡＭ等のＤＲＡＭ以外の機能素子が構成されてもよい。
【００２１】
層間絶縁膜ＩＩ２上には、エッチングストッパ膜ＥＳ１および層間絶縁膜ＩＩ３が順に設けられている。エッチングストッパ膜ＥＳ１は、たとえばＳｉＮからなる。また、層間絶縁膜ＩＩ３は、たとえばＳｉＯ２または低誘電率材料からなる。
層間絶縁膜ＩＩ３には、たとえば開口ＯＰ１が設けられている。開口ＯＰ１は、たとえば互いに分離するように複数設けられる。開口ＯＰ１は、層間絶縁膜ＩＩ３およびエッチングストッパ膜ＥＳ１を貫通するように設けられる。すなわち、開口ＯＰ１下には、層間絶縁膜ＩＩ２および層間絶縁膜ＩＩ２中に設けられたコンタクトプラグＣＰ２が露出することとなる。本実施形態において、容量素子ＣＥ１は、たとえば開口ＯＰ１内に形成され、トレンチ型の構造を有する。
【００２２】
下部電極ＬＥ１は、層間絶縁膜ＩＩ２に設けられたコンタクトプラグＣＰ２と接続するように設けられる。すなわち、容量素子ＣＥ１は、コンタクトプラグＣＰ２およびコンタクトプラグＣＰ１を介してトランジスタＴＲ１と接続することとなる。本実施形態において、下部電極ＬＥ１は、たとえば開口ＯＰ１の側面上および底面上に設けられる。また、各開口ＯＰ１内に設けられた各下部電極ＬＥ１は、互いに分離するように形成される。
下部電極ＬＥ１は、たとえばＴｉＮにより構成される。なお、下部電極ＬＥ１を構成する材料は、容量素子ＣＥ１の特性により適宜選択することが可能である。下部電極ＬＥ１の膜厚は、たとえば５ｎｍ以上２０ｎｍ以下である。
【００２３】
容量絶縁膜ＣＩ１は、下部電極ＬＥ１と接するよう下部電極ＬＥ１上に設けられる。本実施形態において、容量絶縁膜ＣＩ１は、たとえば下部電極ＬＥ１を介して開口ＯＰ１の側面上および底面上に設けられる。また、複数の開口ＯＰ１が設けられる場合、容量絶縁膜ＣＩ１は、たとえば層間絶縁膜ＩＩ３上であって開口ＯＰ１間に位置する部分にも設けられる。この場合、各開口ＯＰ１内に設けられた各容量絶縁膜ＣＩ１は、互いに接続することとなる。
容量絶縁膜ＣＩ１は、たとえばＺｒＯ２により構成される。なお、容量絶縁膜ＣＩ１を構成する材料は、容量素子ＣＥ１の特性により適宜選択することが可能である。容量絶縁膜ＣＩ１の膜厚は、たとえば３ｎｍ以上１５ｎｍ以下である。
【００２４】
上部電極ＵＥ１は、容量絶縁膜ＣＩ１と接するよう容量絶縁膜ＣＩ１上に設けられる。本実施形態において、上部電極ＵＥ１は、下部電極ＬＥ１および容量絶縁膜ＣＩ１を介して開口ＯＰ１の側面上および底面上に設けられる。また、複数の開口ＯＰ１が設けられる場合、上部電極ＵＥ１は、たとえば層間絶縁膜ＩＩ３上であって開口ＯＰ１間に位置する部分にも設けられる。この場合、各開口ＯＰ１内に設けられた上部電極ＵＥ１は、互いに接続することとなる。
【００２５】
上部電極ＵＥ１は、窒素を含有する金属材料により構成され、たとえばＴｉＮまたはＴａＮにより構成される。また、上部電極ＵＥ１は、リモートプラズマ発生装置ＲＰ１を用いたリモートプラズマ処理により形成される。リモートプラズマ処理においては、たとえばＴＤＭＡＴ（Ｔｅｔｒａｋｉｓ（ｄｉｍｅｔｈｙｌａｍｉｎｏ）ｔｉｔａｎ）等の塩素を含まない原料を用いて金属窒化膜の形成が行われる。このため、上部電極ＵＥ１には、たとえば塩素が含まれない。これにより、上部電極ＵＥ１を含む容量素子ＣＥ１について、特性の安定化を図ることができる。
【００２６】
上部電極ＵＥ１の膜厚は、たとえば５ｎｍ以上５０ｎｍ以下である。また、上部電極ＵＥ１は、リモートプラズマ処理により形成される。すなわち、成膜チャンバＣＨ１内において容量絶縁膜ＣＩ１上に金属窒化膜を形成した後、成膜チャンバＣＨ１外において発生させた窒素ラジカルを金属窒化膜に供給することにより、上部電極ＵＥ１が形成される。この場合、上部電極ＵＥ１において、開口ＯＰ１の底面上に設けられた部分の膜厚に対する開口ＯＰ１の側面上に設けられた部分の膜厚の比を、０．９以上１．２以下とすることができる。これにより、開口ＯＰ１内に設けられる上部電極ＵＥ１の膜厚が均一となるため、容量素子ＣＥ１の特性を安定化させることができる。
【００２７】
上部電極ＵＥ１上には、たとえば上部電極ＵＥ１と接するように導電膜ＣＭ１が設けられる。容量素子ＣＥ１は、たとえば上部電極ＵＥ１上に設けられた導電膜ＣＭ１を介して、上層に位置する配線ＩＣ１と接続する。本実施形態において、導電膜ＣＭ１は、開口ＯＰ１を埋め込むように上部電極ＵＥ１上に設けられる。複数の開口ＯＰ１が設けられる場合、導電膜ＣＭ１は、層間絶縁膜ＩＩ３上であって開口ＯＰ１間に位置する部分にも設けられる。この場合、各開口ＯＰ１内に設けられた導電膜ＣＭ１は、互いに接続することとなる。
導電膜ＣＭ１は、たとえば金属材料により構成される。
【００２８】
層間絶縁膜ＩＩ３上には、たとえば層間絶縁膜ＩＩ４が設けられる。層間絶縁膜ＩＩ４は、たとえば容量素子ＣＥ１および導電膜ＣＭ１を覆うように層間絶縁膜ＩＩ３上に設けられる。層間絶縁膜ＩＩ４は、たとえばＳｉＯ２または低誘電率材料からなる。
【００２９】
層間絶縁膜ＩＩ４には、たとえば配線ＩＣ１が埋め込まれている。また、層間絶縁膜ＩＩ４には、配線ＩＣ１下に位置し、かつ配線ＩＣ１と導電膜ＣＭ１とを接続するビアプラグＶＰ１が設けられている。配線ＩＣ１とビアプラグＶＰ１は、たとえばデュアルダマシン法により一体として形成される。なお、これらはシングルダマシン法により形成されていてもよい。
【００３０】
層間絶縁膜ＩＩ４上には、たとえば配線ＩＣ１を覆うようにエッチングストッパ膜ＥＳ２および層間絶縁膜ＩＩ５が順に設けられている。エッチングストッパ膜ＥＳ２は、たとえばＳｉＮからなる。また、層間絶縁膜ＩＩ５は、たとえばＳｉＯ２または低誘電率材料からなる。層間絶縁膜ＩＩ５には、たとえば配線ＩＣ２が埋め込まれている。
なお、層間絶縁膜ＩＩ５上には、さらに複数の配線層が形成されていてもよい。
【００３１】
次に、本実施形態に係る半導体装置ＳＭ１の製造方法について、図２および図３を用いて詳細に説明する。
本実施形態に係る製造方法においては、下部電極ＬＥ１、容量絶縁膜ＣＩ１および上部電極ＵＥ１からなる容量素子ＣＥ１が形成される。容量素子ＣＥ１は、たとえばＤＲＡＭの容量素子を構成する。
本実施形態においては、特にトランジスタＴＲ１および容量素子ＣＥ１を含む領域についての製造工程が説明される。容量素子ＣＥ１およびトランジスタＴＲ１によりＤＲＡＭが構成される場合には、たとえばＤＲＡＭ周辺回路、ロジック回路またはＩ／Ｏ回路等が、容量素子ＣＥ１およびトランジスタＴＲ１とともに形成されてもよい。
【００３２】
まず、半導体基板ＳＢ１に素子分離膜ＥＬ１を形成する。素子分離膜ＥＬ１は、たとえばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）により形成された埋め込み絶縁膜からなる。
【００３３】
次いで、半導体基板ＳＢ１上にトランジスタＴＲ１を形成する。トランジスタＴＲ１は、たとえば次のように形成される。
まず、半導体基板ＳＢ１上に、ゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１を順に形成する。次いで、ゲート電極ＧＥ１およびゲート絶縁膜ＧＩ１の側面上に、サイドウォールＳＷ１を形成する。次いで、ゲート電極ＧＥ１、サイドウォールＳＷ１および素子分離膜ＥＬ１をマスクとしたイオン注入により、半導体基板ＳＢ１にソース・ドレイン領域ＳＤ１を形成する。次いで、ソース・ドレイン領域ＳＤ１表面にシリサイド領域ＳＳ１を形成する。シリサイド領域ＳＳ１は、たとえばソース・ドレイン領域ＳＤ１表面に金属膜を形成した後、これを加熱することにより形成される。このようにして、トランジスタＴＲ１が形成されることとなる。
【００３４】
次いで、半導体基板ＳＢ１上に、トランジスタＴＲ１を覆うようにエッチングストッパ膜ＥＳ３および層間絶縁膜ＩＩ１を順に形成する。次いで、層間絶縁膜ＩＩ１およびエッチングストッパ膜ＥＳ３を貫通し、かつソース・ドレイン領域ＳＤ１へ接続するよう、コンタクトプラグＣＰ１を形成する。
次いで、層間絶縁膜ＩＩ１上にビット線ＢＬ１を形成する。ビット線ＢＬ１は、コンタクトプラグＣＰ１を介してトランジスタＴＲ１のソース・ドレイン領域ＳＤ１へ接続する用に形成される。次いで、ビット線ＢＬ１を覆うように層間絶縁膜ＩＩ２を形成する。次いで、層間絶縁膜ＩＩ２中に、コンタクトプラグＣＰ１を介してトランジスタＴＲ１のソース・ドレイン領域ＳＤ１へ接続するようコンタクトプラグＣＰ２を形成する。
【００３５】
次いで、層間絶縁膜ＩＩ２上にエッチングストッパ膜ＥＳ１および層間絶縁膜ＩＩ３を順に形成する。次いで、層間絶縁膜ＩＩ３およびエッチングストッパ膜ＥＳ１を貫通する開口ＯＰ１を形成する。開口ＯＰ１は、フォトレジストをマスクとして層間絶縁膜ＩＩ３およびエッチングストッパ膜ＥＳ１をエッチングすること等により形成される。
これにより、層間絶縁膜ＩＩ２上に、開口ＯＰ１を有する層間絶縁膜ＩＩ３が形成されることとなる。また、開口ＯＰ１の底面には、層間絶縁膜ＩＩ２中に設けられたコンタクトプラグＣＰ２が露出することとなる。
このようにして、図２（ａ）に示す構造が得られる。
【００３６】
次に、図２（ｂ）に示すように、層間絶縁膜ＩＩ２上に下部電極ＬＥ１を形成する。下部電極ＬＥ１は、層間絶縁膜ＩＩ２中に設けられたコンタクトプラグＣＰ２と接続するように形成される。本実施形態において、下部電極ＬＥ１は、たとえば層間絶縁膜ＩＩ３およびエッチングストッパ膜ＥＳ１に設けられた開口ＯＰ１の側面上および底面上に設けられる。下部電極ＬＥ１は、たとえばＴｉＮにより構成される。
下部電極ＬＥ１は、たとえば次のように形成される。まず、開口ＯＰ１の側面上および底面上、ならびに層間絶縁膜ＩＩ３上に、下部電極ＬＥ１を構成する金属膜を形成する。次いで、開口ＯＰ１の側面および底面を覆うよう、開口ＯＰ１内にフォトレジストを埋め込む。次いで、フォトレジストをマスクとして層間絶縁膜ＩＩ３上に設けられた上記金属膜をエッチングすることにより、下部電極ＬＥ１が形成される。その後、フォトレジストを、たとえばアッシングにより除去する。このようにして、下部電極ＬＥ１が形成される。
【００３７】
次に、図２（ｂ）に示すように、下部電極ＬＥ１上に容量絶縁膜ＣＩ１を形成する。ここでは、容量絶縁膜ＣＩ１は、たとえば下部電極ＬＥ１を介して開口ＯＰ１の側面上および底面上に設けられるとともに、層間絶縁膜ＩＩ３上に設けられる。
容量絶縁膜ＣＩ１は、たとえばＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。また、容量絶縁膜ＣＩ１は、たとえばＺｒＯ２により構成される。
【００３８】
次に、図３に示すように、容量絶縁膜ＣＩ１上に上部電極ＵＥ１を形成する。ここでは、上部電極ＵＥ１は、たとえば下部電極ＬＥ１および容量絶縁膜ＣＩ１を介して開口ＯＰ１の側面上および底面上に設けられるとともに、容量絶縁膜ＣＩ１を介して層間絶縁膜ＩＩ３上に設けられる。このように、下部電極ＬＥ１、容量絶縁膜ＣＩ１および上部電極ＵＥ１は、開口ＯＰ１の側面および底面に形成されることとなる。これにより、容量素子の容量を増大させることが可能となる。
上部電極ＵＥ１は、たとえばＴｉＮまたはＴａＮにより構成される。
【００３９】
上部電極ＵＥ１を形成する工程は、ＣＶＤ装置ＣＳ１により行われる。ＣＶＤ装置ＣＳ１は、上部電極ＵＥ１を形成する成膜処理を行う成膜チャンバＣＨ１と、窒素プラズマを発生させるリモートプラズマ発生装置ＲＰ１と、を備えている。
成膜チャンバＣＨ１内には、ウェハＷＦ１を載置するためのステージＳＴ１と、ステージＳＴ１上方に配置されたシャワーヘッドＳＨ１と、が設けられている。シャワーヘッドＳＨ１には、たとえばＴＤＭＡＴ等の原料ガスが流れる供給管が接続される。このため、シャワーヘッドＳＨ１を介して原料ガスがウェハＷＦ１へ供給されることとなる。
【００４０】
リモートプラズマ発生装置ＲＰ１は、成膜チャンバＣＨ１の外に配置される。リモートプラズマ発生装置ＲＰ１は、たとえば原料ガスが流れる供給管に接続される。
リモートプラズマ発生装置ＲＰ１内においては、一対の電極間に窒素プラズマが生成される。このとき、窒素プラズマ中には、窒素ラジカルと窒素イオンが生成される。ここで、窒素イオンは、寿命が短い。このため、窒素イオンは、成膜チャンバＣＨ１に到達するまえに消滅してしまう。一方、窒素ラジカルは、窒素イオンと比較して寿命が長い。このため、窒素ラジカルは、リモートプラズマ発生装置ＲＰ１から成膜チャンバＣＨ１へ流れる窒素ガスとともに成膜チャンバＣＨ１へ導入されることとなる。
このように、リモートプラズマ発生装置ＲＰ１からはラジカルの比率の高い窒素プラズマが成膜チャンバＣＨ１へ供給される。すなわち、ウェハＷＦ１に窒素イオンが供給されることを抑えつつ、ウェハＷＦ１へ窒素ラジカルを照射することができる。したがって、窒素イオンにより容量絶縁膜ＣＩ１へダメージが生じることを抑制できる。
【００４１】
本実施形態において、上部電極ＵＥ１を形成する工程は、たとえばＣＶＤ装置ＣＳ１を用いて以下のように行われる。
まず、成膜チャンバＣＨ１内において容量絶縁膜ＣＩ１上に金属窒化膜を形成する。この金属窒化膜は、たとえばＴｉＮまたはＴａＮにより構成される。上記金属窒化膜は、たとえばＴＤＭＡＴ等を原料としたＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成される。本実施形態においては、ＴＤＭＡＴ等の原料ガスを、シャワーヘッドＳＨ１を介してウェハＷＦ１へ供給することにより、ウェハＷＦ１上に金属窒化膜が形成されることとなる。
【００４２】
次いで、成膜チャンバＣＨ１外において発生させた窒素ラジカルを、成膜チャンバＣＨ１内へ導入し、上記金属窒化膜に供給する。これにより、容量絶縁膜ＣＩ１上に設けられた金属窒化膜が緻密化され、金属窒化膜内におけるＴｉ−Ｎ結合が強くなる。このため、金属窒化膜により構成される上部電極ＵＥ１を含む容量素子ＣＥ１について、特性の安定化を図ることが可能となる。
本実施形態においては、たとえば成膜チャンバＣＨ１外に配置されたリモートプラズマ発生装置ＲＰ１において発生させた窒素ラジカルが、成膜チャンバＣＨ１へ導入される。このとき、窒素ラジカルとともに生成された窒素イオンを、成膜チャンバＣＨ１外において消滅させることができる。このため、容量絶縁膜ＣＩ１にイオンが衝突することによって容量絶縁膜ＣＩ１にダメージが生じることを、抑制することが可能となる。
このようにして、本実施形態における上部電極ＵＥ１が形成されることとなる。
【００４３】
図５は、容量素子におけるリーク電流の累積分布を示すグラフである。
図５においては、本実施形態により上部電極ＵＥ１を形成した実施例と、並行平板型プラズマＣＶＤを用いて上部電極を形成した比較例について、形成された上部電極により構成される容量素子におけるリーク電流の累積分布が示されている。各実施例および比較例により形成した上部電極の膜厚は、６０ｎｍ以上３００ｎｍ以下であった。
図５では、本実施形態により上部電極ＵＥ１を形成する場合において、並行平板型プラズマを用いて上部電極を形成する場合と比較して、容量素子におけるリーク電流を低減できることが示されている。
【００４４】
上部電極ＵＥ１は、上述のようにリモートプラズマ発生装置ＲＰ１を用いたリモートプラズマ処理により形成される。すなわち、成膜チャンバＣＨ１内において容量絶縁膜ＣＩ１上に金属窒化膜を形成した後、成膜チャンバＣＨ１外において発生させた窒素ラジカルを金属窒化膜に供給することにより、上部電極ＵＥ１が形成される。この場合、上部電極ＵＥ１において、開口ＯＰ１の底面上に設けられた部分の膜厚に対する開口ＯＰ１の側面上に設けられた部分の膜厚の比を、０．９以上１．２以下とすることができる。これにより、開口ＯＰ１内に設けられる上部電極ＵＥ１の膜厚が均一となるため、容量素子ＣＥ１の特性を安定化させることができる。
【００４５】
本実施形態において、上部電極ＵＥ１を形成する工程は、たとえば金属窒化膜を形成する工程と、窒素ラジカルを金属窒化膜に供給する工程と、からなるサイクルを複数回繰り返すことにより行われる。これにより、上部電極ＵＥ１に対する窒素ラジカルによる緻密化を十分に進行させることができる。
図３（ａ）には、金属窒化膜を形成する工程と、窒素ラジカルを金属窒化膜に供給する工程と、からなる一回のサイクルにより、容量絶縁膜ＣＩ１上に導電膜ＣＭ２が形成された状態が示されている。一方で、図３（ｂ）は、金属窒化膜を形成する工程と、窒素ラジカルを金属窒化膜に供給する工程と、からなるサイクルを複数回行うことにより、上部電極ＵＥ１が形成された状態が示されている。すなわち、上部電極ＵＥ１は、各サイクルにより形成される導電膜ＣＭ２により構成されることとなる。
【００４６】
上部電極ＵＥ１を形成する工程においては、一回の上記サイクルにより成膜される導電膜ＣＭ２の膜厚は、２．２ｎｍ以上１０ｎｍ以下であることが好ましく、３ｎｍ以上８ｎｍ以下であることがより好ましい。
一回の上記サイクルにより成膜される導電膜ＣＭ２の膜厚を上記上限値以下とすることにより、成膜された導電膜ＣＭ２が剥離してしまうことを抑制することができる。これは、一回のサイクルにおいて形成される導電膜ＣＭ２を窒素ラジカルにより十分に緻密化して、導電膜ＣＭ２の膜質を良好なものとすることができるためである。
一方、一回の上記サイクルにより成膜される導電膜ＣＭ２の膜厚を上記下限値以上とすることにより、容量素子におけるリーク電流の改善、および容量素子における信頼性の向上を図ることができる。これについては、図５および図６を用いて、以下に説明する。
【００４７】
図５においては、一回の上記サイクルにより成膜される導電膜ＣＭ２の膜厚を変えた各実施例について、形成される上部電極ＵＥ１により構成される容量素子におけるリーク電流の累積分布が示されている。各実施例により形成した上部電極の膜厚は、６０ｎｍ以上３００ｎｍ以下であった。
図５では、一回の上記サイクルにより成膜される導電膜ＣＭ２の膜厚が厚い程、容量素子におけるリーク電流は改善することが示されている。図５によれば、一回の上記サイクルにより成膜される導電膜ＣＭ２の膜厚が２ｎｍ以上である場合において、特にリーク電流を十分に抑制できることがわかる。
【００４８】
図６は、ＴＤＤＢ（Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）測定により測定される容量素子の寿命を示すグラフである。横軸は、一回の上記サイクルにより成膜される導電膜ＣＭ２の膜厚である。また、縦軸は、ＴＤＤＢ測定により測定される容量素子の寿命Ｔ０．０１％である。寿命Ｔ０．０１％は、０．０１％のセルが破壊するまでに要する時間である。ＴＤＤＢ測定においては、高電圧条件下での測定結果を外挿することにより、電圧を０．６Ｖとした場合の寿命Ｔ０．０１％を推定した。測定温度は、１０５℃であった。
図６では、一回の上記サイクルにより成膜される導電膜ＣＭ２の膜厚が厚い程、ＴＤＤＢ寿命の観点から、容量素子における信頼性は向上することが分かる。図６に示す結果から、一回の上記サイクルにより成膜される導電膜ＣＭ２の膜厚は、２．２ｎｍ以上であることが好ましい。これにより、１０年以上の寿命が得られ、容量素子の信頼性を十分に良好なものとすることができる。また、一回の上記サイクルにより成膜される導電膜ＣＭ２の膜厚は、３ｎｍ以上であることがより好ましい。この場合、１００年以上の寿命が得られ、容量素子の信頼性をさらに良好なものとすることが可能となる。
【００４９】
一回の上記サイクル中において、金属窒化膜を形成する工程は、たとえばウェハヒータ設定温度３７０℃、ＴＤＭＡＴ供給時間２５秒、アンプル温度５５℃の条件により行われる。この場合、容量絶縁膜ＣＩ１上に成膜される金属窒化膜の膜厚は、たとえば１０ｎｍとなる。
また、一回の上記サイクル中において、窒素ラジカルを金属窒化膜に供給する工程は、たとえばウェハヒータ設定温度３７０℃、リモートプラズマＮ２流量２ＳＬＭ、ＲＦパワー５ｋＷの条件により行われる。これにより、金属窒化膜が緻密化され導電膜ＣＭ２が得られる。なお、金属窒化膜を形成する工程において１０ｎｍの膜厚を有する金属窒化膜が形成される場合、窒素ラジカルの供給により金属窒化膜の膜厚は７．５ｎｍ程度まで減少することとなる。
【００５０】
なお、本実施形態に係る上部電極ＵＥ１を形成する工程においては、たとえば金属窒化膜を形成する工程と、窒素ラジカルを金属窒化膜に供給する工程と、からなる一回のサイクルにより上部電極ＵＥ１が形成されるものとしてもよい。
【００５１】
次に、上部電極ＵＥ１上に、開口ＯＰ１を埋め込むように導電膜ＣＭ１が形成される。また、導電膜ＣＭ１は、容量絶縁膜ＣＩ１および上部電極ＵＥ１を介して層間絶縁膜ＩＩ３上に設けられる。
次いで、容量絶縁膜ＣＩ１、上部電極ＵＥ１および導電膜ＣＭ１のそれぞれについて、容量素子ＣＥ１を構成する領域外に位置する部分を選択的に除去する。当該除去工程は、たとえば導電膜ＣＭ１のうち容量素子ＣＥ１を構成する部分上に設けられたフォトレジストをマスクとして、容量絶縁膜ＣＩ１、上部電極ＵＥ１および導電膜ＣＭ１をエッチングすることにより行われる。
【００５２】
次いで、層間絶縁膜ＩＩ３上に、層間絶縁膜ＩＩ４を形成する。層間絶縁膜ＩＩ４は、たとえば容量素子ＣＥ１および導電膜ＣＭ１のうち開口ＯＰ１外に位置する部分を覆うように形成される。次いで、層間絶縁膜ＩＩ４の表面を、たとえばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により平坦化する。次いで、層間絶縁膜ＩＩ４内に、配線ＩＣ１およびビアプラグＶＰ１を形成する。配線ＩＣ１およびビアプラグＶＰ１は、たとえばダマシン法により形成される。また、ビアプラグＶＰ１は、導電膜ＣＭ１に接続されるように形成される。
次いで、層間絶縁膜ＩＩ４上に、エッチングストッパ膜ＥＳ２および層間絶縁膜ＩＩ５を形成する。次いで、層間絶縁膜ＩＩ５内に、配線ＩＣ２を埋め込む。配線ＩＣ２は、たとえばダマシン法により形成される。
このようにして、図１に示す半導体装置ＳＭ１が得られることとなる。
【００５３】
次に、本実施形態の効果を説明する。
本実施形態によれば、上部電極ＵＥ１は、成膜チャンバＣＨ１内において容量絶縁膜ＣＩ１上に金属窒化膜を形成する工程と、成膜チャンバＣＨ１外において発生させた窒素ラジカルを金属窒化膜に供給する工程と、により形成される。
このように、上部電極ＵＥ１を構成する金属窒化膜が形成される成膜チャンバＣＨ１外において、窒素ラジカルを発生させる。すなわち、窒素プラズマ中にラジカルとともに発生したイオンが容量絶縁膜ＣＩ１へ衝突することを抑制することができる。したがって、容量絶縁膜にダメージが発生することを抑え、容量素子の特性の向上を図ることが可能となる。
【００５４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００５５】
ＳＭ１  半導体装置
ＳＢ１  半導体基板
ＣＥ１  容量素子
ＵＥ１  上部電極
ＬＥ１  下部電極
ＣＩ１  容量絶縁膜
ＣＭ１、ＣＭ２  導電膜
ＴＲ１  トランジスタ
ＧＥ１  ゲート電極
ＧＩ１  ゲート絶縁膜
ＳＷ１  サイドウォール
ＳＤ１  ソース・ドレイン領域
ＳＳ１  シリサイド領域
ＥＬ１  素子分離膜
ＩＩ１、ＩＩ２、ＩＩ３、ＩＩ４、ＩＩ５  層間絶縁膜
ＯＰ１  開口
ＥＳ１、ＥＳ２、ＥＳ３  エッチングストッパ膜
ＩＣ１、ＩＣ２  配線
ＢＬ１  ビット線
ＣＰ１、ＣＰ２  コンタクトプラグ
ＶＰ１  ビアプラグ
ＣＳ１  ＣＶＤ装置
ＲＰ１  リモートプラズマ発生装置
ＣＨ１  成膜チャンバ
ＳＨ１  シャワーヘッド
ＳＴ１  ステージ
ＷＦ１  ウェハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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