(57)【要約】      （修正有）【課題】配線基板上の配線パターンを変更することなく実装することができ、かつ合成出力信号の品質の劣化を抑制することができる半導体装置を提供する。【解決手段】半導体装置１０は、互いに平行なフィンガー状のドレイン電極１２、ソース電極１３、およびゲート電極１４の長手方向に垂直な側面１１−１に切り欠き部２２（２４、２６）を有する半導体基板１１、半導体基板１１の表面に設けられ、ドレイン電極１２、ソース電極１３、またはゲート電極１４のいずれか一つに接続される電極パッド１５（１６、１８）、電極パッド１５（１６、１８）に対応する裏面パッド、および接続導体２３（２５、２７）、を具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
表面上に、互いに平行なフィンガー状のドレイン電極、ソース電極、およびゲート電極、を有するとともに、これらの電極の長手方向に対して垂直な第１の側面に、第１の切り欠き部、第２の切り欠き部、および第３の切り欠き部を有する、板状の半導体基板と、
この半導体基板の表面上において、前記ドレイン電極、前記ソース電極、または前記ゲート電極のいずれか一つに接続するとともに、少なくとも前記半導体基板の前記第１の側面から側面が露出するように設けられたドレイン電極パッド、ゲート電極パッド、およびソース電極パッドと、
前記半導体基板の裏面上に、前記半導体基板の前記第１の側面から側面が露出するように設けられたドレイン電極裏面パッドと、
前記半導体基板の裏面上に、前記半導体基板の前記第１の側面から側面が露出するように設けられたゲート電極裏面パッドと、
前記ドレイン電極裏面パッドおよびこの周囲と、前記ゲート電極裏面パッドおよびこの周囲と、を除く前記半導体基板の裏面上の全面に設けられたソース電極裏面パッドと、
前記半導体基板の前記第１の切り欠き部内に設けられ、前記ドレイン電極パッドと前記ドレイン電極裏面パッドとを接続するドレイン電極接続導体と、
前記半導体基板の前記第２の切り欠き部内に設けられ、前記ゲート電極パッドと前記ゲート電極裏面パッドとを接続するゲート電極接続導体と、
前記半導体基板の前記第３の切り欠き部内に設けられ、前記ソース電極パッドと前記ソース電極裏面パッドとを接続するソース電極接続導体と、
を具備することを特徴とする半導体装置。
【請求項２】
前記ドレイン電極、前記ソース電極、および前記ゲート電極の長手方向に平行な軸を中心として、対称構造であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の表面上には、複数の化合物半導体層が積層されており、
前記ドレイン電極、前記ソース電極、前記ゲート電極、前記ドレイン電極パッド、前記ソース電極パッド、および前記ゲート電極パッドはそれぞれ、前記複数の化合物半導体層上に設けられていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記複数の化合物半導体層は、ＡｌＧａＡｓ層およびＧａＡｓ層であることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置として、例えば電界効果トランジスタ等の半導体素子が封止樹脂で覆われた、いわゆるチップサイズパッケージ型の半導体装置が知られている。半導体装置の裏面には、半導体素子に電気的に接続される複数個の半田ボールが設けられている。この半導体装置は、半田ボールを介してプリント配線基板に搭載される。
【０００３】
このような従来の半導体装置は、プリント配線基板上の配線と電気的に接続することにより、プリント配線基板上に実装されるが、このような従来の半導体装置を並列に接続して使用する場合がある。この場合、各半導体装置が実装される位置に配線を別途設け、各々の半導体装置をそれぞれ、プリント配線基板上の配線と電気的に接続する必要がある。このため、従来の半導体装置を並列に接続して使用する場合、プリント配線基板上の配線パターンを変更する必要がある。
【０００４】
この問題を回避するためには、各半導体装置をワイヤー等の配線によって並列に接続し、そのうちの一つの半導体装置をプリント配線基板上に実装すればよい。しかしながら、各半導体装置間をワイヤー等の配線によって接続するため、配線の抵抗およびインダクタンスが、並列接続された複数の半導体装置の合成出力信号の品質を劣化させる、という問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２３７５４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、配線基板上の配線パターンを変更することなく実装することができ、かつ合成出力信号の品質の劣化を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体装置は、板状の半導体基板、ドレイン電極パッド、ゲート電極パッド、およびソース電極パッド、ドレイン電極裏面パッド、ゲート電極裏面パッド、ソース電極裏面パッド、ドレイン電極接続導体、ゲート電極接続導体、およびソース電極接続導体、を具備する。前記半導体基板は、表面上に、互いに平行なフィンガー状のドレイン電極、ソース電極、およびゲート電極、を有するとともに、これらの電極の長手方向に対して垂直な第１の側面に、第１の切り欠き部、第２の切り欠き部、および第３の切り欠き部を有する。前記ドレイン電極パッド、前記ゲート電極パッド、および前記ソース電極パッドはそれぞれ、前記半導体基板の表面上において、前記ドレイン電極、前記ソース電極、または前記ゲート電極のいずれか一つに接続するとともに、少なくとも前記半導体基板の前記第１の側面から側面が露出するように設けられる。前記ドレイン電極裏面パッドは、前記半導体基板の裏面上に、前記半導体基板の前記第１の側面から側面が露出するように設けられる。前記ゲート電極裏面パッドは、前記半導体基板の裏面上に、前記半導体基板の前記第１の側面から側面が露出するように設けられる。前記ソース電極裏面パッドは、前記ドレイン電極裏面パッドおよびこの周囲と、前記ゲート電極裏面パッドおよびこの周囲と、を除く前記半導体基板の裏面上の全面に設けられる。前記ドレイン電極接続導体は、前記半導体基板の前記第１の切り欠き部内に設けられ、前記ドレイン電極パッドと前記ドレイン電極裏面パッドとを接続する。前記ゲート電極接続導体は、前記半導体基板の前記第２の切り欠き部内に設けられ、前記ゲート電極パッドと前記ゲート電極裏面パッドとを接続する。前記ソース電極接続導体は、前記半導体基板の前記第３の切り欠き部内に設けられ、前記ソース電極パッドと前記ソース電極裏面パッドとを接続する。
【図面の簡単な説明】
【０００８】
【図１】実施形態に係る半導体装置を模式的に示す上面図である。
【図２】半導体基板の第１の側面側から見た、図１に示す半導体装置の側面図である。
【図３】半導体基板の裏面側から見た、図１に示す半導体装置の裏面図である。
【図４】複数個の実施形態に係る半導体装置を並列に接続した様子を模式的に示す上面図である。
【図５】同図はそれぞれ、図４に示す半導体装置の断面図であって、同図（ａ）は、図４の一点鎖線Ｘ−Ｘ´に沿った断面図、同図（ｂ）は、図４の一点鎖線Ｙ−Ｙ´に沿った断面図、同図（ｃ）は、図４の一点鎖線Ｚ−Ｚ´に沿った断面図である。
【発明を実施するための形態】
【０００９】
以下に、本実施形態に係る半導体装置について、図面を参照して説明する。図１は、本実施形態に係る半導体装置１０を模式的に示す上面図である。図１に示す半導体装置１０において、板状の半導体基板１１の表面上には、フィンガー状の複数本のドレイン電極１２、フィンガー状の複数本のソース電極１３、およびフィンガー状の複数本のゲート電極１４、が設けられている。これらのフィンガー状の電極１２、１３、１４は、ドレイン電極１２とソース電極１３との間にゲート電極１４が配置されるように、互いに平行に設けられている。
【００１０】
なお、半導体基板１１は、後述の図２および図３において図示するように、例えばシリコン基板１１ａ等の上に、例えばＧａＡｓ層１１ｂおよびＡｌＧａＡｓ層１１ｃ等の化合物半導体層が積層されたものである。しかし、本実施形態において、半導体基板はこれに限定されず、単一材料からなる半導体基板であってもよい。
【００１１】
また、半導体基板１１の表面上には、複数本のフィンガー状のドレイン電極１２の一端に接続される四角形状のドレイン電極パッド１５が設けられている。同様に、半導体基板１１の表面上には、複数本のフィンガー状のソース電極１３の一端に接続される複数個の四角形状のソース電極パッド１６が設けられている。そして、半導体基板１１の表面上には、複数本のフィンガー状のゲート電極１４の一端に接続されるゲートバスライン１７が設けられており、このゲートバスライン１７に接続されるように、複数個の四角形状のゲート電極パッド１８が設けられている。なお、複数個のソース電極パッド１６は、半導体基板１１の表面上において、各フィンガー状の電極１２、１３、１４を挟んでドレイン電極パッド１５に対向する位置に設けられている。また、複数個のゲート電極パッド１８は、半導体基板１１の表面上のドレイン電極パッド１５とソース電極パッド１６との間において、各フィンガー状の電極１２、１３、１４を挟むように設けられている。
【００１２】
図２は、半導体基板１１の第１の側面側から見た、図１に示す半導体装置１０の側面図である。なお、半導体基板１１の第２の側面側から見た、図１に示す半導体装置１０の側面図も、図２と同様である。
【００１３】
ドレイン電極パッド１５は、側面の１つが、半導体基板１１の複数の側面のうち、各フィンガー状の電極１２、１３、１４の長手方向に平行な側面である第１の側面１１−１から露出するように設けられている。同様に、ドレイン電極パッド１５は、図１に示すように、他の側面が半導体基板１１の第１の側面１１−１に対向する第２の側面１１−２と、第１の側面１１−１および第２の側面１１−２に交わる第３の側面１１−３と、から露出するように設けられている。すなわち、ドレイン電極パッド１５は、このパッドの各側面が、半導体基板１１の第１の側面１１−１、第２の側面１１−２、および第３の側面と、実質的に同一平面を構成するように設けられている。
【００１４】
複数個のソース電極パッド１６の一方は、その側面が、半導体基板１１の第１の側面１１−１から露出するように設けられている。同様に、図１に示すように、一方のソース電極パッド１６は、他の側面が、半導体基板１１の第３の側面１１−３に対向する第４の側面１１−４から露出するように設けられている。
【００１５】
また、複数個のソース電極パッド１６の他方は、半導体装置１０の各フィンガー状の電極１２、１３、１４の長手方向に平行な軸を中心として、一方のソース電極パッド１６と対称に設けられている。すなわち、他方のソース電極パッド１６は、図１に示すように、その側面が、半導体基板１１の第２の側面１１−２から露出するように設けられており、他の側面が、半導体基板１１の第４の側面１１−４から露出するように設けられている。
【００１６】
次に、複数個のゲート電極パッド１８の一方は、その側面が、半導体基板１１の第１の側面１１−１から露出するように設けられている。
【００１７】
また、複数個のゲート電極パッド１８の他方は、半導体装置１０の各フィンガー状の電極１２、１３、１４の長手方向に平行な軸を中心として、一方のゲート電極パッド１８と対称に設けられている。すなわち、他方のゲート電極パッド１８は、図１に示すように、その側面が、半導体基板１１の第２の側面１１−２から露出するように設けられている。
【００１８】
図３は、半導体基板１１の裏面側から見た、図１に示す半導体装置１０の裏面図である。図３に示すように、半導体基板１１の裏面上には、例えばＡｕ等からなる複数個のドレイン電極裏面パッド１９、ソース電極裏面パッド２０、および複数個のゲート電極裏面パッド２１、がそれぞれ設けられている。ドレイン電極裏面パッド１９はそれぞれ半円形状であって、一方のドレイン電極裏面パッド１９は、ドレイン電極パッド１５に対応する位置において、図２に示すように、その平面状の側面が、半導体基板１１の第１の側面１１−１から露出するように設けられている。すなわち、半円状の一方のドレイン電極裏面パッド１９は、ドレイン電極パッド１５に対応する位置において、その平面状の側面の１つが、半導体基板１１の第１の側面１１−１と実質的に同一平面を構成するように設けられている。
【００１９】
また、他方のドレイン電極裏面パッド１９は、半導体装置１０の各フィンガー状の電極１２、１３、１４の長手方向に平行な軸を中心として、一方のドレイン電極裏面パッド１９と対称に設けられている。すなわち、他方のドレイン電極裏面パッド１９は、ドレイン電極パッド１５に対応する位置において、その平面状の側面が、半導体基板１１の第２の側面１１−２から露出するように設けられている。
【００２０】
ゲート電極裏面パッド２１はそれぞれ半円形状であって、一方のゲート電極裏面パッド２１は、ゲート電極パッド１８に対応する位置において、図２に示すように、その平面状の側面が、半導体基板１１の第１の側面１１−１から露出するように設けられている。すなわち、半円状の一方のゲート電極裏面パッド２１は、ゲート電極パッド１８に対応する位置において、その平面状の側面の１つが、半導体基板１１の第１の側面１１−１と実質的に同一平面を構成するように設けられている。
【００２１】
また、他方のゲート電極裏面パッド２１は、半導体装置１０の各フィンガー状の電極１２、１３、１４の長手方向に平行な軸を中心として、一方のゲート電極裏面パッド２１と対称に設けられている。すなわち、他方のゲート電極裏面パッド２１は、ゲート電極パッド１８に対応する位置において、その平面状の側面が、半導体基板１１の第２の側面１１−２から露出するように設けられている。
【００２２】
次に、ソース電極裏面パッド２０は、ドレイン電極裏面パッド１９およびゲート電極裏面パッド２１が設けられた位置およびその周囲を除く半導体基板１１の裏面のほぼ全面に、ドレイン電極裏面パッド１９およびゲート電極裏面パッド２１と離間するように設けられている。すなわち、ソース電極裏面パッド２０は、図１、図２、および図３に示すように、その各側面が、半導体基板１１の第１の側面１１−１、第２の側面１１−２、第３の側面１１−３、および第４の側面１１−４から露出するように設けられている。
【００２３】
図１、図２および図３に示すように、半導体基板１１の第１の側面１１−１には、第１の切り欠き部２２、第２の切り欠き部２４、および第３の切り欠き部２６が、半導体基板１１を貫通するように設けられている。これらの切り欠き部２２、２４、２６は、第１の側面１１−１において、互いに離間するように設けられている。
【００２４】
第１の切り欠き部２２内には、例えばＡｕ等からなるドレイン電極接続導体２３が設けられている。ドレイン電極接続導体２３は、その一端においてドレイン電極パッド１５に接続しており、他端においてドレイン電極裏面パッド１９に接続している。すなわち、半導体基板１１表面のドレイン電極パッド１５は、ドレイン電極裏面パッド１９と、ドレイン電極接続導体２３によって電気的に接続されている。
【００２５】
同様に、第２の切り欠き部２４内には、例えばＡｕ等からなるゲート電極接続導体２５が設けられている。ゲート電極接続導体２５は、その一端においてゲート電極パッド１８に接続しており、他端においてゲート電極裏面パッド２１に接続している。すなわち、半導体基板１１表面のゲート電極パッド１８は、ゲート電極裏面パッド２１と、ゲート電極接続導体２５によって電気的に接続されている。
【００２６】
そして、第３の切り欠き部２６内には、例えばＡｕ等からなるソース電極接続導体２７が設けられている。ソース電極接続導体２７は、その一端においてソース電極パッド１６に接続しており、他端においてソース電極裏面パッド２０に接続している。すなわち、半導体基板１１表面のソース電極パッド１６は、ソース電極裏面パッド２０と、ソース電極接続導体２７によって電気的に接続されている。
【００２７】
なお、以上に説明した第１乃至第３の切り欠き部２２、２４、２６、およびこれらの切り欠き部２２、２４、２６内に設けられた接続導体２３、２５、２７は、半導体基板１１の第２の側面１１−２にも同様に設けられている。
【００２８】
図４は、複数個の実施形態に係る半導体装置１０を並列に接続した様子を模式的に示す上面図である。図４に示すように、複数個の半導体装置１０は、各々の半導体基板１１の第１の側面１１−１と、半導体基板１１の第２の側面１１−２と、が互いに接触するように配置される。この際、少なくとも各々の半導体装置１０のドレイン電極接続導体２３、ゲート電極接続導体２５、ソース電極接続導体２７が、互いに接触するように配置される。これにより、複数個の半導体装置１０は、これらを接続する配線を別途設けることなく、並列に接続される。
【００２９】
図５はそれぞれ、並列に接続された複数個の半導体装置１０をプリント配線基板上に実装した様子を模式的に示す図であって、同図（ａ）は、図４の一点鎖線Ｘ−Ｘ´に沿った断面図、同図（ｂ）は、図４の一点鎖線Ｙ−Ｙ´に沿った断面図、同図（ｃ）は、図４の一点鎖線Ｚ−Ｚ´に沿った断面図である。
【００３０】
図５（ａ）に示すように、複数個の半導体装置１０のうちの一つの半導体装置１０のドレイン電極裏面パッド１９、ソース電極裏面パッド２０、およびゲート電極裏面パッド２１、はそれぞれ、半田２８を介してプリント配線基板２９上のドレイン配線３０、ソース配線３１、およびゲート配線３２に接続されている。なお、半田２８は、ドレイン電極裏面パッド１９、ソース電極裏面パッド２０、およびゲート電極裏面パッド２１のそれぞれの全面に設けられている。これによって、半導体装置１０は、プリント配線基板２９に実装されている。
【００３１】
また、図５（ｂ）および（ｃ）に示すように、他の半導体装置１０は、接続体３３によって、プリント配線基板２９上に実装される。接続体３３によってプリント配線基板２９上に実装される他の半導体装置１０は、図５（ａ）に示す半導体装置１０を介して、プリント配線基板１９上の各配線３０、３１、３２と電気的に接続される。なお、接続体３３は、半田であってもよいし、接着剤等であってもよい。
【００３２】
以上に説明した実施形態に係る半導体装置１０によれば、少なくとも各々の半導体装置１０のドレイン電極接続導体２３、ゲート電極接続導体２５、ソース電極接続導体２７が互いに接触するように複数の半導体装置１０を並列に配置することにより、配線を別途設けることなく、複数の半導体装置１０を接続することができる。従って、これらの複数の半導体装置１０からの合成出力信号の品質が劣化することを抑制することができる。
【００３３】
また、以上に説明した実施形態に係る半導体装置１０によれば、並列に接続した複数の半導体装置１０のうち、一つの半導体装置１０のみをプリント配線基板２９のドレイン配線３０、ソース配線３１、ゲート配線３２に電気的に接続することにより、他の半導体装置１０を、間接的にプリント配線基板２９のドレイン配線３０、ソース配線３１、ゲート配線３２に電気的に接続することができる。従って、プリント配線基板２９上の配線パターンを変更することなく、複数個の半導体装置１０を並列に実装することができる。
【００３４】
以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３５】
１０・・・半導体装置
１１・・・半導体基板
１１ａ・・・シリコン基板
１１ｂ・・・ＧａＡｓ層
１１ｃ・・・ＡｌＧａＡｓ層
１１−１・・・第１の側面
１１−２・・・第２の側面
１１−３・・・第３の側面
１１−４・・・第４の側面
１２・・・ドレイン電極
１３・・・ソース電極
１４・・・ゲート電極
１５・・・ドレイン電極パッド
１６・・・ソース電極パッド
１７・・・ゲートバスライン
１８・・・ゲート電極パッド
１９・・・ドレイン電極裏面パッド
２０・・・ソース電極裏面パッド
２１・・・ゲート電極裏面パッド
２２・・・第１の切り欠き部
２３・・・ドレイン電極接続導体
２４・・・第２の切り欠き部
２５・・・ゲート電極接続導体
２６・・・第３の切り欠き部
２７・・・ソース電極接続導体
２８・・・半田
２９・・・プリント配線基板
３０・・・ドレイン配線
３１・・・ソース配線
３２・・・ゲート配線
３３・・・接続体
【図１】
2014175408.tif 000003
【図２】
2014175408.tif 000004
【図３】
2014175408.tif 000005
【図４】
2014175408.tif 000006
【図５】
2014175408.tif 000007