(57)【要約】【課題】効果的に静電気に対する耐性を高めることができ、信頼性を向上することが可能な薄膜サージアブソーバ、薄膜ディバイス及びこれらの製造方法を提供する。【解決手段】薄膜ディバイス１は、基板２と、この基板２に形成され、所定の間隔を有して配置された一対の電極部３１ａ、３１ｂと、放電間隙を有して対向配置された一対の放電電極部３２ａ、３２ｂと、これら電極部３１ａ、３１ｂ及び放電電極部３２ａ、３２ｂに導通経路３４ａ、３４ｂ、３５ａ、３５ｂを介して接続された端子電極部３３ａ、３３ｂとを備えた導電層３とを有している。前記一対の電極部３１ａ、３１ｂに接続された薄膜素子層４と、前記一対の放電電極部３２ａ、３２ｂにおける放電間隙に少なくとも対向する空洞部Ｃｔを有して前記薄膜素子層４及び一対の放電電極部３２ａ、３２ｂを被覆する保護絶縁層５とを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
この基板に形成され、放電間隙を有して対向配置された一対の放電電極部と、これら放電電極部に導通経路を介して接続された端子電極部とを備えた導電層と、
前記放電間隙に少なくとも対向する空洞部を有して前記一対の放電電極部を被覆する保護絶縁層と、
を具備することを特徴とする薄膜サージアブソーバ。
【請求項２】
基板と、
この基板に形成され、所定の間隔を有して配置された一対の電極部と、放電間隙を有して対向配置された一対の放電電極部と、これら電極部及び放電電極部に導通経路を介して接続された端子電極部とを備えた導電層と、
前記一対の電極部に接続された薄膜素子層と、
前記一対の放電電極部における放電間隙に少なくとも対向する空洞部を有して前記薄膜素子層及び一対の放電電極部を被覆する保護絶縁層と、
を具備することを特徴とする薄膜ディバイス。
【請求項３】
前記電極部における所定の間隔をＤとし、前記放電電極部における放電間隙をｄとした場合、Ｄ＞ｄの関係となるように設定されていることを特徴とする請求項２に記載の薄膜ディバイス。
【請求項４】
前記端子電極部から電極部までの導通経路の長さ寸法をＰとし、前記端子電極部から放電電極部までの導通経路の長さ寸法をｐとした場合、Ｐ＞ｐの関係となるように設定されていることを特徴とする請求項２又は請求項３に記載の薄膜ディバイス。
【請求項５】
前記端子電極部から電極部までの導通経路のパターンがミアンダ形状に形成されていることを特徴とする請求項２乃至請求項４のいずれか一に記載の薄膜ディバイス。
【請求項６】
前記一対の電極部及び一対の放電電極部は、結晶化した白金又はその合金であることを特徴とする請求項２乃至請求項５のいずれか一に記載の薄膜ディバイス。
【請求項７】
前記一対の放電電極部における放電間隙は、レーザ加工によって形成されていることを特徴とする請求項２乃至請求項６のいずれか一に記載の薄膜ディバイス。
【請求項８】
保護絶縁層は、第１層と第２層との２層構成であって、第２層がガラス層によって形成されていることを特徴とする請求項２乃至請求項７のいずれか一に記載の薄膜ディバイス。
【請求項９】
基板に放電間隙を有して対向配置された一対の放電電極部と、これら放電電極部に導通経路を介して接続された端子電極部とを備えた導電層を形成する工程と、
前記放電間隙に対向して犠牲層を形成する工程と、
前記一対の放電電極部を被覆する保護絶縁層を形成する工程と、
前記犠牲層を除去して保護絶縁層に空洞部を形成する工程と、
を具備することを特徴とする薄膜サージアブソーバの製造方法。
【請求項１０】
基板に所定の間隔を有して配置された一対の電極部と、放電間隙を有して対向配置された一対の放電電極部と、これら電極部及び放電電極部に導通経路を介して接続された端子電極部とを備えた導電層を形成する工程と、
前記一対の電極部に接続される薄膜素子層を形成する工程と、
前記放電間隙に対向して犠牲層を形成する工程と、
前記薄膜素子層及び一対の放電電極部を被覆する保護絶縁層を形成する工程と、
前記犠牲層を除去して保護絶縁層に空洞部を形成する工程と、
を具備することを特徴とする薄膜ディバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気等の異常電圧から半導体素子や電子機器等を保護するための薄膜サージアブソーバ、薄膜ディバイス及びこれらの製造方法に関する。
【背景技術】
【０００２】
移動体通信端末やパソコン等の情報通信機器をはじめ、民生用機器、自動車用電装機器等の電子機器には、通常、半導体素子や半導体集積回路等の電子部品が用いられている。
【０００３】
一般的に、電子部品は、サージのような静電気放電（ＥＳＤ（Electro Static Discharge）に対して脆弱であり、例えば、電子部品に人体が帯びた静電気の高電圧が印加されると、半導体素子等の電子部品が破壊されたりダメージを受けたりして、電子部品の電気的特性が劣化することとなる。その結果、電子部品が実装された電子機器の誤動作、故障の原因を招来する。
【０００４】
このため、チップ型ＮＴＣサーミスタにおいて、外表面に形成された外部電極に放電用電極を設け、この放電用電極の放電ギャップにて静電気等に基づく異常電圧による放電がなされるようにしたものが提案されている（特許文献１参照）。これにより、異常電圧による電流がサーミスタ素子に流れず、サーミスタ素子の内部破壊を防止することができるものである。
また、同様にチップ型ＮＴＣサーミスタにおいて、放電ギャップを放電ギャップ用パターンによって形成するものが知られている（特許文献２参照）。
【０００５】
さらに、サーミスタ素子の内部破壊を防止するため、サーミスタ素子とバリスタ素子とを積層するものや外部電極と内部電極との電極間距離を設定するチップ型のサーミスタが提案されている（特許文献３及び特許文献４参照）。加えて、放電電極の上方空間を囲むように蓋体を設けたチップ型サージアブソーバが提案されている（特許文献５参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−１１４００５号公報
【特許文献２】特開２０００−８２５６３号公報
【特許文献３】特開２００２−２５１１０３号公報
【特許文献４】特開２０１０−１４７１６９号公報
【特許文献５】特開２００２−１５８３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１及び特許文献２に示されたものにおいては、放電用電極が外部に露出する構成となっており、放電用電極間のマイグレーションや塵埃の影響により、放電用電極間でショートが発生する可能性がある。
【０００８】
また、特許文献３に示されたものでは、サーミスタ素子とバリスタ素子とを積層するものであり、格別にバリスタ素子を必要とし、コスト的に高価となる可能性がある。さらに、特許文献４に示されたものでは、電極間距離を調整して設定する必要があり、製作が煩雑となる問題が生じる。さらにまた、特許文献５に示されたものは、放電電極を囲む蓋体を別部材として設けるチップ型のサージアブソーバである。
また、これら従来のものは、いずれもチップ型であり、薄膜製造技術を用いて薄膜で構成するものではない。
【０００９】
ところで、小形化が可能で応答性に優れる薄膜素子層を備える薄膜ディバイスとして例えば、薄膜サーミスタ素子が開発されている。このような有利な点を有する薄膜サーミスタ素子において効果的に静電気に対する耐性を高めることが望まれている。
【００１０】
本発明は、上記要望に鑑みてなされたもので、薄膜で構成されるものであって、効果的に静電気に対する耐性を高めることができ、信頼性を向上することが可能な薄膜サージアブソーバ、薄膜ディバイス及びこれらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
請求項１に記載の薄膜サージアブソーバは、基板と、この基板に形成され、放電間隙を有して対向配置された一対の放電電極部と、これら放電電極部に導通経路を介して接続された端子電極部とを備えた導電層と、前記放電間隙に少なくとも対向する空洞部を有して前記一対の放電電極部を被覆する保護絶縁層とを具備することを特徴とする。
かかる発明によれば、構成が簡素化でき、空洞部によって放電空間が確保され、気中放電が円滑に行われる。
【００１２】
請求項２に記載の薄膜ディバイスは、基板と、この基板に形成され、所定の間隔を有して配置された一対の電極部と、放電間隙を有して対向配置された一対の放電電極部と、これら電極部及び放電電極部に導通経路を介して接続された端子電極部とを備えた導電層と、  前記一対の電極部に接続された薄膜素子層と、前記一対の放電電極部における放電間隙に少なくとも対向する空洞部を有して前記薄膜素子層及び一対の放電電極部を被覆する保護絶縁層とを具備することを特徴とする。
薄膜素子層としては、感熱薄膜を好適に用いることができるが、これに限定されるものではない。他の素子層を適用することができる。
【００１３】
かかる発明によれば、構成が簡素化できるとともに、空洞部によって放電空間が確保され、気中放電が円滑に行われ、効果的に静電気に対する耐性を高めることができる。
【００１４】
請求項３に記載の薄膜ディバイスは、請求項２に記載の薄膜ディバイスにおいて、前記電極部における所定の間隔をＤとし、前記放電電極部における放電間隙をｄとした場合、Ｄ＞ｄの関係となるように設定されていることを特徴とする。
【００１５】
請求項４に記載の薄膜ディバイスは、請求項２又は請求項３に記載の薄膜ディバイスにおいて、前記端子電極部から電極部までの導通経路の長さ寸法をＰとし、前記端子電極部から放電電極部までの導通経路の長さ寸法をｐとした場合、Ｐ＞ｐの関係となるように設定されていることを特徴とする。
【００１６】
請求項５に記載の薄膜ディバイスは、請求項２乃至請求項４のいずれか一に記載の薄膜ディバイスにおいて、前記端子電極部から電極部までの導通経路のパターンがミアンダ形状に形成されていることを特徴とする。
【００１７】
請求項６に記載の薄膜ディバイスは、請求項２乃至請求項５のいずれか一に記載の薄膜ディバイスにおいて、前記一対の電極部及び一対の放電電極部は、結晶化した白金又はその合金であることを特徴とする。
【００１８】
請求項７に記載の薄膜ディバイスは、請求項２乃至請求項６のいずれか一に記載の薄膜ディバイスにおいて、前記一対の放電電極部における放電間隙は、レーザ加工によって形成されていることを特徴とする。
【００１９】
請求項８に記載の薄膜ディバイスは、請求項２乃至請求項７のいずれか一に記載の薄膜ディバイスにおいて、保護絶縁層は、第１層と第２層との２層構成であって、第２層がガラス層によって形成されていることを特徴とする。
【００２０】
請求項９に記載の薄膜サージアブソーバの製造方法は、基板に放電間隙を有して対向配置された一対の放電電極部と、これら放電電極部に導通経路を介して接続された端子電極部とを備えた導電層を形成する工程と、前記放電間隙に対向して犠牲層を形成する工程と、
前記一対の放電電極部を被覆する保護絶縁層を形成する工程と、前記犠牲層を除去して保護絶縁層に空洞部を形成する工程とを具備することを特徴とする。
【００２１】
請求項１０に記載の薄膜ディバイスの製造方法は、基板に所定の間隔を有して配置された一対の電極部と、放電間隙を有して対向配置された一対の放電電極部と、これら電極部及び放電電極部に導通経路を介して接続された端子電極部とを備えた導電層を形成する工程と、前記一対の電極部に接続される薄膜素子層を形成する工程と、前記放電間隙に対向して犠牲層を形成する工程と、前記薄膜素子層及び一対の放電電極部を被覆する保護絶縁層を形成する工程と、前記犠牲層を除去して保護絶縁層に空洞部を形成する工程とを具備することを特徴とする。
【発明の効果】
【００２２】
本発明によれば、放電電極部を被覆する保護絶縁層に空洞部が形成されているので、構成が簡素化でき、しかも空洞部によって放電空間が確保され、気中放電が円滑に行われるようになるので、効果的に静電気に対する耐性を高めることができ、信頼性を向上することが可能な薄膜サージアブソーバ、薄膜ディバイス及びこれらの製造方法を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施形態に係る薄膜ディバイスを模式的に示す平面図である。
【図２】図１中、Ａ−Ａ線に沿った模式的な断面図である。
【図３】図１中、Ｂ−Ｂ線に沿った模式的な断面図である。
【図４】同薄膜ディバイスにおける導電層のパターンを示す平面図である。
【図５】同薄膜ディバイスの製造工程を示すフロー図である。
【図６】同薄膜ディバイスの製造工程を示す平面図及び断面図である。
【図７】同じく、薄膜ディバイスの製造工程を示す平面図及び断面図である。
【図８】同薄膜ディバイスの変形例を示す部分的な拡大断面図である。
【図９】本発明の第２の実施形態に係る薄膜ディバイスにおける導電層のパターンを示す平面図である。
【図１０】本発明の第３の実施形態に係る薄膜ディバイスにおける導電層のパターンを示す平面図である。
【図１１】本発明の第４の実施形態に係る薄膜ディバイスにおける導電層のパターンを示す平面図である。
【発明を実施するための形態】
【００２４】
以下、本発明の第１の実施形態に係る薄膜ディバイスについて図１乃至図８を参照して説明する。図１乃至図４は、薄膜ディバイスを示し、図５乃至図７は、薄膜ディバイスの製造方法を示し、図８は、薄膜ディバイスの変形例を示している。なお、各図では、各部材を認識可能な大きさとするために、各部材の縮尺を適宜変更している。
図１乃至図４に示すように、薄膜ディバイス１は、基板２と、この基板２上に形成された導電層３と、薄膜素子層４と、保護絶縁層５とを備えている。
【００２５】
薄膜ディバイス１は、本実施形態においては、機能的に薄膜サーミスタと薄膜サージアブソーバとが複合して構成されている。この薄膜ディバイス１は、略直方体形状に形成されており、縦の寸法が０．４ｍｍ〜２ｍｍ、横の寸法が０．２ｍｍ〜１．２５ｍｍ、高さ寸法が０．０５ｍｍ〜０．２５ｍｍ程度である。なお、形状及び寸法は、特段制限されるものではなく、用途に応じて適宜選定することができる。
【００２６】
基板２は、略長方形状をなしていて、絶縁性のアルミナ、窒化アルミニウム、ジルコニア等のセラミックス又は半導体のシリコン、ゲルマニウム等の材料を用いて形成されている。この基板２の一面上には、絶縁性薄膜２１がスパッタリング法によって成膜して形成されている。絶縁性薄膜２１の形成には、二酸化ケイ素、窒化ケイ素等の材料が用いられ、その膜厚寸法は、０．１μｍ〜１．０μｍに形成されている。
【００２７】
導電層３は、配線パターンを構成するものであり、図４に代表して示すように、線対称的なパターンで基板２の同一平面上に形成されている。導電層３は、金属薄膜をスパッタリング法によって成膜して形成されものであり、その金属材料には、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）等の貴金属やこれらの合金、例えば、Ａｇ−Ｐｄ合金等が適用される。また、膜厚寸法は、０．１μｍ〜０．３μｍに形成されている。
【００２８】
導電層３は、それぞれ一対の電極部３１ａ及び３１ｂ、放電電極部３２ａ及び３２ｂ、端子電極部３３ａ及び３３ｂ、端子電極部３３ａ及び３３ｂと電極部３１ａ及び３１ｂとを接続する導通経路３４ａ及び３４ｂ、端子電極部３３ａ及び３３ｂと放電電極部３２ａ及び３２ｂとを接続する導通経路３５ａ及び３５ｂを有している。
電極部３１ａ及び３１ｂは、後述する薄膜素子層４が接続される部分であり、略矩形状に形成され、所定の間隔を有して対向するように配置されている。
【００２９】
一対の放電電極部３２ａ及び３２ｂは、放電間隙、つまり、微小な放電ギャップを有して対向して配置されている。詳しくは、放電電極部３２ａ及び３２ｂは、先端部３２１ａ及び３２１ｂと基端部３２２ａ及び３２２ｂとを備えており、先端部３２１ａ及び３２１ｂの幅寸法に対して、基端部３２２ａ及び３２２ｂの幅寸法が広くなるように形成されている。なお、この放電電極部３２ａ及び３２ｂは、基端部３２２ａ及び３２２ｂから先端部３２１ａ及び３２１ｂへ向けて傾斜して先細り状に形成してもよい。
【００３０】
端子電極部３３ａ及び３３ｂは、外部の配線と電気的に接続される部分であり、電極部３１ａ及び３１ｂより広い面積を有して略矩形状をなし、基板２の両端側に形成されている。
【００３１】
この端子電極部３３ａ及び３３ｂの一端側からは、端子電極部３３ａ及び３３ｂと電極部３１ａ及び３１ｂとを接続する導通経路３４ａ及び３４ｂが導出されている。具体的には、端子電極部３３ａ及び３３ｂの一端側から電極部３１ａ及び３１ｂの他端側に延出して、図示上、垂下するように形成されている。
【００３２】
また、同様に端子電極部３３ａ及び３３ｂの一端側からは、端子電極部３３ａ及び３３ｂと放電電極部３２ａ及び３２ｂとを接続する導通経路３５ａ及び３５ｂが導出されている。具体的には、端子電極部３３ａ及び３３ｂの一端側から電極部３１ａ及び３１ｂの基端部３２２ａ及び３２２ｂに延出して、図示上、横方向に形成されている。
【００３３】
このような導電層３の構成において、電極部３１ａ及び３１ｂの電極間の間隔Ｄと放電電極部３２ａ及び３２ｂにおける先端部３２１ａ及び３２１ｂ間の放電間隙（放電距離）ｄとの関係は、電極部３１ａ及び３１ｂの間隔Ｄよりも放電電極部３２ａ及び３２ｂの放電間隙ｄは小さく、Ｄ＞ｄの関係となるように設計されている。より詳しくは、電極部３１ａ及び３１ｂの間隔Ｄは、３０μｍ以上、放電電極部３２ａ及び３２ｂの放電間隙ｄは、１０μｍ以下、好ましくは２μｍ〜１０μｍに設定する。このように電極間距離を設定することにより放電電極部３２ａ及び３２ｂにおける放電開始電圧を低くすることができる。
【００３４】
また、端子電極部３３ａ及び３３ｂと電極部３１ａ及び３１ｂとを接続する導通経路３４ａ及び３４ｂの長さ寸法Ｐと端子電極部３３ａ及び３３ｂと放電電極部３２ａ及び３２ｂとを接続する導通経路３５ａ及び３５ｂの長さ寸法ｐとの関係は、導通経路３５ａ及び３５ｂの長さ寸法ｐよりも導通経路３４ａ及び３４ｂの長さ寸法Ｐが長く、Ｐ＞ｐの関係となるように設計されている。具体的には、導通経路３５ａ及び３５ｂの長さ寸法ｐは３０μｍ以下であるのに対し、導通経路３４ａ及び３４ｂの長さ寸法Ｐは１００μｍ以上に設定する。このように導通経路３４ａ及び３４ｂの長さ寸法Ｐを長く設定することにより、電極部３１ａ及び３１ｂの電極間、すなわち、薄膜素子層４側へ静電気等に基づく異常電圧による放電が生じるのを防止することができる。
【００３５】
薄膜素子層４は、本実施形態においては、感熱薄膜であり、負の温度係数を有する酸化物半導体からなる薄膜サーミスタである。図１及び図２に示すように薄膜素子層４は、前記電極部３１ａ及び３１ｂの上に、スパッタリング法によって成膜して電極部３１ａ及び３１ｂを跨ぐように形成され、電極部３１ａ及び３１ｂと電気的に接続されている。
したがって、薄膜素子層４と前記放電電極部３２ａ及び３２ｂとは、電極部３１ａ及び３１ｂに対して電気的に並列に接続されるようになる。
【００３６】
薄膜素子層４は、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）等の遷移金属元素の中から選ばれる２種あるいはそれ以上の元素から構成され、スピネル構造を有する複合金属酸化物を主成分として含むサーミスタ材料で構成される。また、特性向上等のために副成分が含有されていてもよい。主成分、副成分の組成及び含有量は、所望の特性に応じて適宜決定することができる。薄膜素子層４の厚み寸法は、特に制限されないが、本実施形態では、好ましくは０．３μｍ〜１．２μｍ程度である。
【００３７】
保護絶縁層５は、図１乃至図３に示すように薄膜素子層４、電極部３１ａ及び３１ｂ、放電電極部３２ａ及び３２ｂ、導通経路３４ａ及び３４ｂ並びに導通経路３５ａ及び３５ｂを被覆するように形成されている。
【００３８】
この保護絶縁層５には、部分的に空洞部Ｃｔが形成されている。すなわち、空洞部Ｃｔは、放電電極部３２ａ及び３２ｂにおける少なくとも放電間隙に対向して配設されるようになっている。この空洞部Ｃｔは、略直方体形状をなし、放電空間を形成するものであり、詳細を後述する犠牲層によって形成される。なお、空洞部Ｃｔの形状は、直方体形状に限定されるものではなく、放電空間を形成できれば、ドーム状など種々の形状を採用することができる。
【００３９】
したがって、平面的に配設された薄膜素子層４及び放電電極部３２ａ、３２ｂの双方は、保護絶縁層５によって兼用的に被覆されて保護されるとともに、保護絶縁層５に形成された空洞部Ｃｔによって放電電極部３２ａ及び３２ｂによる放電空間が確保され、気中放電が円滑に行われるようになる。
【００４０】
より詳しくは、保護絶縁層５は、複数層、すなわち、２層構成となっている。第１層は、二酸化ケイ素、窒化ケイ素等をスパッタリング法によって成膜して形成された保護薄膜層５１であり、第２層は、鉛ガラス、ホウケイ酸ガラス及びホウケイ酸鉛ガラス等を印刷法によって形成された保護ガラス層５２である。因みに、保護薄膜層５１の厚さ寸法は０．５μｍ〜１．５μｍに形成され、保護ガラス層５２の厚さ寸法は５μｍ〜１５μｍに形成されている。
このように保護絶縁層５を２層構成とすることにより、薄膜素子層４と保護ガラス層５２との反応を抑制して信頼性を向上することが可能となる。
【００４１】
以上のように構成された薄膜ディバイス１は、保護絶縁層５によって被覆された薄膜素子層４を備える薄膜サーミスタと、放電電極部３２ａ及び３２ｂを備える薄膜サージアブソーバとの複合的なディバイスとなっている。なお、上記薄膜ディバイス１における薄膜サージアブソーバの部分を切り離して薄膜サージアブソーバとして単一の部品として構成するようにしてもよい。
【００４２】
次に、上記薄膜ディバイス１の製造方法の一例について図５乃至図７を参照して説明する。図５は、製造工程の概略を示すフロー図であり、図６及び図７は、製造工程を示す平面図及びこの平面図におけるＡ−Ａ線又はＢ−Ｂ線に沿う断面図である。
【００４３】
まず、図５に示すように、薄膜ディバイス１の製造方法は、基板２に絶縁性薄膜２１を形成する工程（Ｓ１）と、基板２の絶縁性薄膜２１上に導電層３を形成する工程（Ｓ２）と、犠牲層Ｓを形成する工程（Ｓ３）と、電極部３１ａ及び３１ｂに薄膜素子層４を形成する工程（Ｓ４）と、犠牲層Ｓ及び薄膜素子層４等を保護絶縁層５によって被覆するための保護絶縁層５を形成する工程（Ｓ５）と、空洞部Ｃｔを形成するため犠牲層Ｓを除去する工程（Ｓ６）とを備えている。
詳しくは、図６（ａ）〜（ｄ）及び図７（ｅ）〜（ｈ）を参照して説明する。
（絶縁性薄膜の形成工程）
図６（ａ）に示すように基板２上の略全面に絶縁性薄膜２１をスパッタリング法によって成膜する。
【００４４】
なお、基板２が絶縁性の例えば、セラミックス基板である場合には、薄膜素子層４が配設される領域に対応して絶縁性薄膜２１を形成するようにしてもよい。したがって、この場合、エッチング等によって不要な部分を除去してパターニングを行う。そして、パターニング後、５００℃以上の温度で熱処理を施す。
【００４５】
この絶縁性薄膜２１は、基板２がシリコン、ゲルマニウム等の半導体基板の場合には、絶縁物として機能し、絶縁性のセラミックス基板の場合には、薄膜素子層４との反応を抑制するように機能する。
（導電層の形成工程）
【００４６】
図６（ｂ）に示すように絶縁性薄膜２１上に導電層３をスパッタリング法によって成膜する。具体的には、例えば、ターゲット部材として白金（Ｐｔ）又はその合金を用いて、アルゴン（Ａｒ）、酸素（０２）及び窒素（Ｎ２）ガスの少なくとも一方を添加した混合ガス雰囲気中で成膜する。
【００４７】
その後、エッチング等によって不要な部分を除去してパターニングを行い、電極部３１ａ及び３１ｂと、放電電極部３２ａ及び３２ｂ、端子電極部３３ａ及び３３ｂと、端子電極部３３ａ及び３３ｂと電極部３１ａ及び３１ｂとを接続する導通経路３４ａ及び３４ｂと、端子電極部３３ａ及び３３ｂと放電電極部３２ａ及び３２ｂとを接続する導通経路３５ａ及び３５ｂとをパターン形成する。このパターン形成された導電層３は、酸素（０２）及び窒素（Ｎ２）の少なくとも一方を含んでいる。
【００４８】
パターン形成後、６００℃以上の高温で熱処理することで白金（Ｐｔ）又はその合金は結晶化して、導電層３は粒状結晶となり、導電層３は、基板２及び絶縁性薄膜２１との接着力が向上する。これは、導電層３が酸素（０２）、窒素（Ｎ２）を含んで成膜された後に結晶化するので、導電層３の膜中の酸素（０２）、窒素（Ｎ２）の濃度変動を抑制できることに起因している。このため熱処理の前後において導電層３の表面状態を良好な状態に維持することが可能となる。
【００４９】
例えば、酸素（０２）、窒素（Ｎ２）を含まない状態で成膜された導電層の場合、これを熱処理すると導電層が急激に酸化及び窒化が進行して基板２及び絶縁性薄膜２１との接着力が低下する現象が生じる。
（犠牲層の形成工程）
【００５０】
図６（ｃ）に示すように放電電極部３２ａ及び３２ｂにおける少なくとも放電間隙に対向して犠牲層Ｓを形成する。犠牲層Ｓは、スパッタリング法によって成膜して形成され、略直方体形状であって、一部に基板２の周縁側に向かって突出する排出口Ｓｅを有している。
【００５１】
犠牲層Ｓの形成にあたっては、ターゲット部材として金属酸化物を用いて、アルゴン（Ａｒ）ガス中でスパッタリング法によって成膜し、膜厚寸法が０．５μｍ〜２μｍの金属酸化物薄膜を形成する。
【００５２】
その後、金属酸化物薄膜をエッチング等によって不要な部分を除去してパターニングを行い排出口Ｓｅを有する犠牲層Ｓを形成する。この犠牲層Ｓを形成する材料としては、フェライト等の酸化鉄を好適に用いることができる。
（薄膜素子層の形成工程）
【００５３】
図６（ｄ）に示すように電極部３１ａ及び３１ｂの一部を跨ぐように薄膜素子層４である感熱薄膜をスパッタリング法によって成膜する。具体的には、複合金属酸化物を主成分として含むサーミスタ材料をターゲット部材としてアルゴン（Ａｒ）ガス中でスパッタリング法によって成膜する。その後、成膜したサーミスタ材料の薄膜をエッチング等によって不要な部分を除去して略四角形状にパターニングして感熱薄膜を形成する。
（保護絶縁層の形成工程）
【００５４】
図７（ｅ）に示すように犠牲層Ｓ及び薄膜素子層４が形成された状態において、これらに積層されるように第１層の保護薄膜層５１をスパッタリング法によって成膜し、エッチング等によってパターニングして形成する。
【００５５】
次いで、図７（ｆ）に示すように第２層の保護ガラス層５２をスクリーン印刷法によって形成し、６００℃以上の高温で熱処理した後に、エッチング等によってパターニングして形成する。
（犠牲層の除去工程）
【００５６】
図７（ｇ）に示すように犠牲層Ｓをエッチング等によって除去する。具体的には、エッチング液を排出口Ｓｅの部分から侵入させて、犠牲層Ｓを溶解し、排出口Ｓｅから排出させて除去する。
【００５７】
この犠牲層Ｓを除去した後は、排出口Ｓｅの部分は開口し、保護絶縁層５によって被覆された状態にはなっていない。そのため、保護絶縁層５を６００℃以上で熱処理し焼成する。これにより、第２層の保護ガラス層５２が溶解し若干の流動性を伴って排出口Ｓｅの開口を閉塞することとなる。これにより、保護絶縁層５は、犠牲層Ｓが除去された後に外気と遮断された空洞部Ｃｔを形成して、薄膜素子層４、電極部３１ａ及び３１ｂ、放電電極部３２ａ及び３２ｂ、導通経路３４ａ及び３４ｂ並びに導通経路３５ａ及び３５ｂを確実に被覆するようになる。
【００５８】
以上の工程によって、図７（ｈ）に示すように薄膜ディバイス１が作製される。なお、各成膜方法は、格別限定されるものではなく、スパッタリング法やＣＶＤ法を適用することができる。
【００５９】
このように構成された薄膜ディバイス１において、静電気のような異常電圧が薄膜ディバイス１に印加されると、例えば、端子電極部３３ａから導通経路３５ａを通じて放電電極部３２ａ及び３２ｂ間の放電間隙によって、空洞部Ｃｔで形成された放電空間で気中放電する。つまり、薄膜素子層４側には電流が流れないので、薄膜素子層４の破壊やダメージを防止することが可能となる。
【００６０】
したがって、静電気のような異常電圧が薄膜ディバイス１に印加された場合、選択的に優先して放電電極部３２ａ及び３２ｂ間の放電間隙によって放電され薄膜素子層４を保護することができる。
【００６１】
また、電極部３１ａ及び３１ｂの電極間の間隔Ｄと放電電極部３２ａ及び３２ｂにおける先端部３２１ａ及び３２１ｂ間の放電間隙ｄとの関係は、Ｄ＞ｄの関係となるように設計されているので、放電間隙ｄによって放電される選択的優先度が高められる。
【００６２】
さらに、導通経路３４ａ及び３４ｂの長さ寸法Ｐと導通経路３５ａ及び３５ｂの長さ寸法ｐとの関係は、Ｐ＞ｐの関係となるように設計されているので、これによっても放電間隙ｄによって放電される選択的優先度が高められる。
【００６３】
したがって、電極間の間隔Ｄ及び放電間隙ｄ、導通経路の長さ寸法Ｐ及びｐを前記のように設定することにより、薄膜素子層４の保護を一層確実にすることが可能となる。
【００６４】
次に、本実施形態における薄膜ディバイス１の静電気放電に対する耐性の評価結果について説明する。薄膜ディバイスの試料を用意し、ＥＳＤ試験を行った。ＥＳＤ試験としては、人体モデルとし、試験条件としては放電抵抗３３０Ω、充電容量を１５０ｐＦとし、印可電圧を１００Ｖ〜２０００Ｖまで可変して実施した。評価は、薄膜サーミスタに放電痕が発生し、抵抗値に異常があるか否かで評価した。表１に評価結果を示す。
【００６５】
【表１】
2014110110.tif 000003
【００６６】
表１に示すように、薄膜ディバイスの試料は３種類であり、構造図は主として導電層のパターンを示し、薄膜素子層等の図示は省略している。（１）放電間隙なし（放電電極を設けない場合）、（２）導通経路Ｐ＝ｐ（導通経路Ｐとｐの長さ寸法を等しく設定した場合）、（３）導通経路Ｐ＞ｐ（導通経路Ｐとｐの長さ寸法をｐよりＰの長さ寸法を長く設定した場合）の３種類であり、（１）及び（２）は比較例であり、（３）は本実施形態に相当するものである。
【００６７】
（１）放電間隙なしの場合は、印加電圧１００Ｖ〜４００Ｖまでは、薄膜サーミスタに放電痕がみられず、静電気エネルギーに耐えて異常はなかったが、５００Ｖ以上では、薄膜サーミスタに放電痕の発生が観察され、抵抗値の異常が発生した。これは、薄膜サーミスタに放電電流が流れ、薄膜サーミスタがダメージを受けたものと考えられる。
【００６８】
（２）導通経路Ｐ＝ｐの場合は、印加電圧１００Ｖ〜４００Ｖまでは、薄膜サーミスタに放電痕がみられず、静電気エネルギーに耐えて異常はなかった。また、印可電圧６００Ｖ〜２０００Ｖでは放電電極側で放電が生じて薄膜サーミスタには放電痕はなく抵抗値の異常も発生しなかった。印可電圧が５００Ｖの場合では薄膜サーミスタに放電痕が発生し、抵抗値の異常が発生した。これは、詳らかに説明することは困難であるが、放電電極と薄膜サーミスタ側の一対の電極への導通経路（距離）がほぼ等しい場合、放電間隙等の諸要因によって薄膜サーミスタ側のインピーダンスが低くなり放電しやすくなるためと考えられる。
【００６９】
（３）導通経路Ｐ＞ｐの場合は、印可電圧１００Ｖ〜４００Ｖでは薄膜サーミスタは静電気エネルギーに耐えて異常が発生しなかった。また、印可電圧５００Ｖ〜２０００Ｖでは放電電極側で放電が生じて薄膜サーミスタには放電痕の発生は観察されず、抵抗値の異常も発生しなかった。これは、放電電極と薄膜サーミスタ側の一対の電極への導通経路（距離）がＰ＞ｐの場合、放電電極側の導通経路が短いためにサージが薄膜サーミスタ側の一対の電極に対し放電電極側に早く印可されるために、放電電極側が放電しやすいためと考えられる。
【００７０】
このような評価結果により、（３）に示す本実施形態によれば、導通経路をＰ＞ｐに設定することにより、静電気放電に対する耐性が高まり、薄膜サーミスタの保護が可能となることが確認できた。
【００７１】
以上のように本実施形態のよれば、薄膜素子層４及び放電電極部３２ａ、３２ｂを被覆する保護絶縁層５に空洞部Ｃｔが形成されているので、構成が簡素化でき、しかも空洞部Ｃｔによって放電空間が確保され、気中放電が円滑に行われるようになる。
【００７２】
なお、放電電極部３２ａ及び３２ｂにおける基端部３２２ａ及び３２２ｂ、端子電極部３３ａ及び３３ｂについて、その膜厚寸法を大きく形成するようにしてもよい。例えば、これら表面に各種金属のスバッタリング法による薄膜層、めっき層、印刷等によって厚膜層を形成することができる。構成する導電材料としては、特に制限されないが、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）等の貴金属及びこれらの合金（Ａｇ−Ｐｄなど）、あるいは銅（Ｃｕ）、ニッケル（Ｎｉ）等の卑金属及びこれらの合金などで構成される。
【００７３】
基端部３２２ａ及び３２２ｂ、端子電極部３３ａ及び３３ｂの膜厚寸法を前記の方法で増加させることにより、これら導電層は異常電圧による放電時のエネルギーに耐えることができ、劣化が抑制できる。
【００７４】
加えて、一対の放電電極部３２ａ及び３２ｂは、その先端部３２１ａ及び３２１ｂの幅寸法に対して、基端部３２２ａ及び３２２ｂの幅寸法が広くなるように形成されているため、前記膜厚寸法の増加と相俟って、より劣化の抑制が向上できる。
【００７５】
また、図８に示すように、一対の放電電極部３２ａ及び３２ｂにおける放電間隙を形成する場合、レーザ加工機によって放電電極部３２ａ及び３２ｂを分断するようにレーザを照射するようにしてもよい。この場合、放電間隙に対応する基板２側にはＶ字状の溝Ｃｈが形成されるようになる。このため、放電間隙における放電が安定するという効果を奏することができる。
【００７６】
次に、本発明の第２の実施形態に係る薄膜ディバイスについて図９を参照して説明する。図９は、薄膜ディバイスにおける導電層３のパターンを示している。以下の各実施形態において、第１の実施形態と同一又は相当部分には同一符号を付し、重複する説明は省略する。
本実施形態では、放電電極部３２ａ及び３２ｂにおける先端部３２１ａ及び３２１ｂを櫛歯状に形成し、複数の放電間隙が形成されるようにしたものである。
このような構成によれば、放電間隙における静電気放電の開始電圧を低下させることが期待できる。
【００７７】
次に、本発明の第３の実施形態に係る薄膜ディバイスについて図１０を参照して説明する。図１０は、薄膜ディバイスにおける導電層３のパターンを示している。
【００７８】
本実施形態では、端子電極部３３ａ及び３３ｂと電極部３１ａ及び３１ｂとを接続する導通経路３４ａ及び３４ｂをミアンダ形状のパターンに形成し、導通経路３４ａ及び３４ｂの長さ寸法Ｐを長く形成したものである。
したがって、導通経路３４ａ及び３４ｂの長さ寸法Ｐと導通経路３５ａ及び３５ｂの長さ寸法ｐとの差を大きく設定するものである。
よって、放電電極部３２ａ及び３２ｂにおける放電間隙によって放電される選択的優先度が高められる。
【００７９】
続いて、本発明の第４の実施形態に係る薄膜ディバイスについて図１１を参照して説明する。図１１は、薄膜ディバイスにおける導電層３のパターンを示している。
【００８０】
本実施形態は、前記第２の実施形態及び第３の実施形態を組み合わせて構成したものである。つまり、放電電極部３２ａ及び３２ｂにおける先端部３２１ａ及び３２１ｂを櫛歯状に形成し、複数の放電間隙を形成するとともに、導通経路３４ａ及び３４ｂをミアンダ形状に形成し、導通経路３４ａ及び３４ｂの長さ寸法Ｐを長く形成したものである。
したがって、放電電極部３２ａ及び３２ｂにおける放電間隙によって放電される選択的優先度を一層高めることが可能となる。
【００８１】
なお、本発明は、上記各実施形態の構成に限定されることなく、発明の要旨を逸脱しない範囲で種々の変形が可能である。また、上記各実施形態は、一例として提示したものであり、発明の範囲を限定することは意図していない。
【００８２】
例えば、一対の放電電極部等の「一対」は、必ずしも同一形状のものに限らない。形状が異なっていても対向するように相当するものが存在すればよい。また、薄膜素子層は、感熱薄膜としての薄膜サーミスタに限定されるものではなく、他の素子層を適用することを妨げるものではない。
【符号の説明】
【００８３】
１・・・薄膜ディバイス
２・・・基板
３・・・導電層
４・・・薄膜素子層
５・・・保護絶縁層
３１ａ、３１ｂ・・・電極部
３２ａ、３２ｂ・・・放電電極部
３４ａ、３４ｂ、３５ａ、３５ｂ・・・導通経路
５１・・・第１層（保護薄膜層）
５２・・・第２層（保護ガラス層）
Ｓ・・・犠牲層
Ｃｔ・・・空洞部
【図１】
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【図２】
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【図３】
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【図４】
2014110110.tif 000007
【図５】
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【図６】
2014110110.tif 000009
【図７】
2014110110.tif 000010
【図８】
2014110110.tif 000011
【図９】
2014110110.tif 000012
【図１０】
2014110110.tif 000013
【図１１】
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