(57)【要約】【課題】ＥＳＤ耐量を向上させ、かつ温度に対する感度を向上させることができる半導体装置及びその製造方法を得る。【解決手段】半導体基板１の表面上に酸化膜１６が形成されている。この酸化膜１６上に温度センスダイオード１７が形成されている。半導体基板１の表面から内部にのびるトレンチ２５が形成されている。このトレンチ２５内に酸化膜２６を介してトレンチ電極２７が埋め込まれている。トレンチ電極２７は温度センスダイオード１７に接続されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された温度センスダイオードと、
前記半導体基板の前記表面から内部にのびるトレンチ内に第２の絶縁膜を介して埋め込まれ、前記温度センスダイオードに接続されたトレンチ電極とを備えることを特徴とする半導体装置。
【請求項２】
前記温度センスダイオード及び前記トレンチ電極はポリシリコン又はアモルファスシリコンからなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の絶縁膜の厚みは前記第１の絶縁膜の厚みよりも薄いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体基板に形成された半導体素子を更に備え、
前記トレンチ電極は前記温度センスダイオードよりも前記半導体素子の近くに配置されていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記温度センスダイオードはｎ＋型層、ｐ＋型層、及びｎ−型層を有し、
前記トレンチ電極は前記ｎ＋型層に接続されていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記温度センスダイオードはｎ＋型層、ｐ＋型層、及びｎ−型層を有し、
前記トレンチ電極はｐ＋型層に接続されていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項７】
前記温度センスダイオードはｎ＋型層、ｐ＋型層、及びｎ−型層を有し、
前記トレンチ電極は前記ｎ−型層に接続されていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項８】
前記トレンチ電極は、前記ｎ＋型層と一体的に形成されていることを特徴とする５に記載の半導体装置。
【請求項９】
前記トレンチ電極は、前記ｐ＋型層と一体的に形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項１０】
前記トレンチ電極は、前記ｎ−型層と一体的に形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項１１】
前記温度センスダイオードはｎ＋型層、ｐ＋型層、及びｎ−型層を有し、
前記トレンチ電極は、前記ｎ＋型層と一体的に形成された第１のトレンチ電極と、前記ｐ＋型層と一体的に形成された第２のトレンチ電極と、前記ｎ−型層と一体的に形成された第３のトレンチ電極とを有することを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項１２】
前記温度センスダイオードはｎ＋型層、ｐ＋型層、及びｎ−型層を有し、
前記トレンチ電極は、前記ｐ＋型層と前記ｎ−型層との間のｐ＋ｎ−接合の直下に配置され、
前記ｐ＋ｎ−接合が前記トレンチ電極内までのびていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項１３】
前記温度センスダイオードはｎ＋型層、ｐ＋型層、及びｎ−型層を有し、
前記トレンチ電極は、前記ｎ−型層と前記ｎ＋型層との間のｎ−ｎ＋接合の直下に配置され、
前記ｎ−ｎ＋接合が前記トレンチ電極内までのびていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項１４】
半導体基板の表面上に第１の絶縁膜を形成する工程と、
前記半導体基板の前記表面から内部にのびるトレンチを形成する工程と、
前記第１の絶縁膜上及び前記トレンチ内に第２の絶縁膜を介してポリシリコン膜を形成する工程と、
前記ポリシリコン膜は前記トレンチを境にして分かれた第１の領域と第２の領域を有し、前記ポリシリコン膜の前記第１の領域に第１の不純物を注入する工程と、
前記ポリシリコン膜の前記第２の領域に第２の不純物を注入する工程と、
前記トレンチの部分の前記ポリシリコン膜に局所的にＲＴＡ（Rapid Thermal Annealing）処理を行って前記第１の不純物と前記第２の不純物を前記トレンチの深さ方向に拡散させ接合を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の温度を検出する温度センスダイオードを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＩＰＭ（Intelligent Power Module）等のパワーモジュールにおいて、ＩＧＢＴ（Insulated Gate Bipolar Transistor）にポリシリコン又はアモルファスシリコンの温度センスダイオードが内蔵されている。この温度センスダイオードのＶＦ特性をモニタして動作温度の管理や保護を行っている。
【０００３】
従来は、基板上に厚い酸化膜が形成され、その上にポリシリコンを形成してイオン注入することでｐ＋型層／ｎ−型層／ｎ＋型層を持つ温度センスダイオードが形成されていた。従って、温度センスダイオードが厚い酸化膜上に形成され、かつレイアウト的に熱発生源であるエミッタ領域から離れて配置されるため、半導体内部の温度に対する感度が悪かった。これに対して、トレンチ内にｐ型とｎ型のポリシリコンを形成した温度検出温度センスダイオードが提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−０３３９７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
トレンチ幅が広くなるほどトレンチ内に埋め込むポリシリコンを厚くする必要があるが、ポリシリコンの厚みが１μｍ以上だと処理能力の問題やゴミが発生する等の問題がある。このため、トレンチの幅を狭くするか、トレンチの深さを浅くする必要がある。トレンチの幅が狭いと上部電極とのコンタクト面積が広く取れないため、大電流を流すことができない。トレンチの深さが浅いと、半導体内部の温度に対する感度が低下する。
【０００６】
また、トレンチ内壁の酸化膜を厚くすればＥＳＤ（electrostatic discharge）に対する絶縁耐量が向上するが、ＥＳＤによるサージ電流には耐え切れないので結果的にＥＳＤ耐量が低くなってしまう。そして、酸化膜が厚いことで半導体内部の温度に対する感度が低下する。
【０００７】
本発明は、上述のような課題を解決するためになされたもので、その目的はＥＳＤ耐量を向上させ、かつ温度に対する感度を向上させることができる半導体装置及びその製造方法を得るものである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、半導体基板と、前記半導体基板の表面上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された温度センスダイオードと、前記半導体基板の前記表面から内部にのびるトレンチ内に第２の絶縁膜を介して埋め込まれ、前記温度センスダイオードに接続されたトレンチ電極とを備えることを特徴とする。
【発明の効果】
【０００９】
本発明により、ＥＳＤ耐量を向上させ、かつ温度に対する感度を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１に係る半導体装置を示す上面図である。
【図２】図１のＩ−ＩＩに沿った断面図である。
【図３】本発明の実施の形態１に係る温度センスダイオードを示す上面図である。
【図４】本発明の実施の形態１に係る温度センスダイオードの変形例１を示す上面図である。
【図５】本発明の実施の形態１に係る温度センスダイオードの変形例２を示す上面図である。
【図６】本発明の実施の形態２に係る半導体装置を示す断面図である。
【図７】本発明の実施の形態２に係る半導体装置の変形例１を示す断面図である。
【図８】本発明の実施の形態２に係る半導体装置の変形例２を示す断面図である。
【図９】本発明の実施の形態２に係る半導体装置の変形例３を示す断面図である。
【図１０】本発明の実施の形態３に係る半導体装置を示す断面図である。
【図１１】本発明の実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図１２】本発明の実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図１３】本発明の実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図１４】本発明の実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図１５】本発明の実施の形態３に係る半導体装置の変形例１を示す断面図である。
【図１６】本発明の実施の形態３に係る半導体装置の変形例２を示す断面図である。
【図１７】本発明の実施の形態３に係る半導体装置の製造方法の変形例を示す断面図である。
【発明を実施するための形態】
【００１１】
本発明の実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１２】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す上面図である。図２は、図１のＩ−ＩＩに沿った断面図である。図３は、本発明の実施の形態１に係る温度センスダイオードを示す上面図である。
【００１３】
ｎ型のシリコンからなる半導体基板１の表面にｎ型層２、ｐ型ベース層３が順に形成されている。ｐ型ベース層３内にｎ＋型エミッタ層４とｐ＋型コンタクト層５が形成されている。半導体基板１の表面側にトレンチ６が形成され、そのトレンチ６内にゲート絶縁膜７を介してｎ＋型のポリシリコンからなるトレンチゲート８が形成されている。
【００１４】
トレンチゲート８上には酸化膜９が形成されている。トレンチゲート８はＡｌ配線１０を介してゲートパッド１１に接続される。ｐ＋型コンタクト層５にＡｌからなるエミッタ電極１２が接続されている。半導体基板１の裏面にｎ型バッファ層１３とｐ型コレクタ層１４が形成されている。これらの構成によりＩＧＢＴ１５（Insulated Gate Bipolar Transistor）が構成される。
【００１５】
半導体基板１の表面上に厚さ３０００Å〜１００００ÅのＳｉＯ２からなる酸化膜１６が形成されている。この酸化膜１６上に温度センスダイオード１７が形成されている。温度センスダイオード１７は中央から外側に向けて同心円状に配置されたｎ＋型層１８、ｐ＋型層１９、及びｎ−型層２０を有する。ｎ＋型層１８はＡｌ配線２１を介してカソードパッド２２に接続され、ｐ＋型層１９はＡｌ配線２３を介してアノードパッド２４に接続される。
【００１６】
ＩＧＢＴ１５の近くにおいて、半導体基板１の表面から内部にのびるトレンチ２５が形成されている。このトレンチ２５内に酸化膜２６を介してトレンチ電極２７が埋め込まれている。トレンチ電極２７はＡｌ配線２１を介して温度センスダイオード１７のｎ＋型層１８に接続されている。温度センスダイオード１７及びトレンチ電極２７はポリシリコン又はアモルファスシリコンからなる。酸化膜２６の厚みは酸化膜１６の厚みよりも薄い。
【００１７】
温度センスダイオード１７を覆うように酸化膜２８が形成されている。酸化膜２８及びＡｌ配線１０，２１，２３は保護膜２９で覆われている。保護膜２９は、厚さ２０００Å〜１００００Åで屈折率２．２〜２．７のＳＩｎＳｉＮ半絶縁膜の上に、厚さ２０００Å〜１００００Åで屈折率１．８〜２．２の絶縁膜を積層したものである。
【００１８】
続いて、本実施の形態の半導体装置の製造方法を説明する。半導体基板１上に酸化膜１６を堆積し、厚さ５００Å〜５０００Åのポリシリコン膜を成膜し、リン又はヒ素を全面に１Ｅ１２〜１Ｅ１４［１／ｃｍ２］注入し、ｎ−型層２０の濃度を決定する。写真製版によりポリシリコン膜をパターニングして温度センスダイオード１７の構造を形成する。
【００１９】
半導体基板１を深さ２μｍ〜１０μｍまでエッチングしてトレンチ２５を形成する。トレンチ２５の内壁に厚さ５００Å〜１５００Åの酸化膜２６を熱酸化で形成し、厚さ３０００Å〜１５０００Åのポリシリコン膜を成膜してトレンチ２５内を埋め込むことでトレンチ電極２７を形成する。
【００２０】
ｐ＋型層１９の部分にボロンを１Ｅ１３〜１Ｅ１６［１／ｃｍ２］注入し、ｎ＋型層１８の部分にリン又はヒ素を１Ｅ１３〜１Ｅ１６［１／ｃｍ２］注入し、熱処理（９００℃〜１２００℃、３０分〜１２０分）で活性化させる。
【００２１】
厚さ３０００Å〜１００００Åの酸化膜２８を堆積し、コンタクト部分を開口した後、厚さ１μｍ〜１０μｍのＡｌ膜を蒸着又はスパッタにより形成する。Ａｌ膜をパターニングしてＡｌ配線１０，２１，２３を形成する。次に、保護膜２９を成膜し、ワイヤ配線を行うエミッタ電極１２やゲートパッド１１などの上の保護膜２９を除去する。最後に、半導体基板１の裏面を所望の厚みに研磨し、半導体基板１の裏面にｎ型バッファ層１３とｐ型コレクタ層１４をイオン注入と熱処理により形成する。
【００２２】
本実施の形態では、温度センスダイオード１７がトレンチ内部ではなく、構造上制約のない半導体基板１上にある。このため、大面積の温度センスダイオード１７を構成することができ、ＥＳＤ耐量を向上させることができる。
【００２３】
また、酸化膜１６上の温度センスダイオード１７は熱発生源であるＩＧＢＴ１５のエミッタ領域から離れて配置されるが、トレンチ電極２７はエミッタ領域の近くに配置することができる。そして、半導体基板１の内部にのびるトレンチ電極２７を温度センスダイオード１７に接続することで、半導体基板１の内部温度に対する感度を向上させることができる。このため、異常動作等でＩＧＢＴ１５の温度が急激に上昇した場合でも、瞬時に追従することができる。
【００２４】
また、トレンチ２５の内壁の酸化膜２６は温度センスダイオード１７の下の酸化膜１６の１／２〜１／３の厚さであり熱伝導が良い。このため、トレンチ電極２７を介して熱を受け取る温度センスダイオード１７は温度変化に対する応答性が良い。
【００２５】
また、トレンチ電極２７はｎ＋型層１８に接続されているため、温度センスダイオード１７に瞬間的に流れるサージ電流をトレンチ電極２７に逃がすことができ、ＥＳＤ耐量が高くなり、かつ高速応答が可能となる。
【００２６】
また、温度センスダイオード１７、トレンチ電極２７、及びトレンチゲート８は、同じポリシリコン膜により同時に形成することができるため、製造コストを低減することができる。なお、ポリシリコンの代わりに、ドープドポリシリコンやアモルファスシリコンを用いてもよい。
【００２７】
図４は、本発明の実施の形態１に係る温度センスダイオードの変形例１を示す上面図である。トレンチ電極２７はｐ＋型層１９に接続されている。エミッタ領域から一番遠いｐ＋型層１９にトレンチ電極２７を接続することで素子内の温度均一性が良くなり、温度特性のばらつきが低減される。また、ｐｎ接合近辺に温度を伝達することができるため高速応答が可能となる。
【００２８】
図５は、本発明の実施の形態１に係る温度センスダイオードの変形例２を示す上面図である。トレンチ電極２７はＡｌ配線３０を介してｎ−型層２０に接続されている。これにより、放熱性が向上するため、高温動作が可能となり、かつ高速応答も可能となる。
【００２９】
実施の形態２．
図６は、本発明の実施の形態２に係る半導体装置を示す断面図である。トレンチ電極２７は、ｎ＋型層１８の直下に配置され、ｎ＋型層１８と一体的に形成されている。これにより、熱変動が伝わり易くなり高速応答性が向上する。また、温度センスダイオード１７に瞬間的に流れるサージ電流をトレンチ電極２７に逃がすことができるため、ＥＳＤ耐量が高くなる。
【００３０】
図７は、本発明の実施の形態２に係る半導体装置の変形例１を示す断面図である。トレンチ電極２７は、ｐ＋型層１９の直下に配置され、ｐ＋型層１９と一体的に形成されている。図８は、本発明の実施の形態２に係る半導体装置の変形例２を示す断面図である。トレンチ電極２７は、ｎ−型層２０の直下に配置され、ｎ−型層２０と一体的に形成されている。
【００３１】
図９は、本発明の実施の形態２に係る半導体装置の変形例３を示す断面図である。トレンチ電極２７は、ｎ＋型層１８と一体的に形成された第１のトレンチ電極２７ａと、ｐ＋型層１９と一体的に形成された第２のトレンチ電極２７ｂと、ｎ−型層２０と一体的に形成された第３のトレンチ電極２７ｃとを有する。これらの変形例１〜３の場合でも、図６に示す実施の形態２と同様に、高速応答性が向上し、製造コストを低減でき、ＥＳＤ耐量が高くなる。
【００３２】
実施の形態３．
図１０は、本発明の実施の形態３に係る半導体装置を示す断面図である。トレンチ電極２７は、ｐ＋型層１９とｎ−型層２０との間のｐ＋ｎ−接合の直下に配置されている。ｐ＋ｎ−接合がトレンチ電極２７内までのびている。
【００３３】
続いて、本実施の形態に係る半導体装置の製造方法を図面を参照しながら説明する。図１１から図１４は、本発明の実施の形態３に係る半導体装置の製造方法を示す断面図である。
【００３４】
まず、図１１に示すように、半導体基板１の表面上に酸化膜１６を形成する。酸化膜１６を通って半導体基板１の表面から内部にのびるトレンチ２５を形成する。酸化膜１６上及びトレンチ２５内に酸化膜２６を介してポリシリコン膜３１を形成する。ポリシリコン膜３１にボロンを１Ｅ１３〜１Ｅ１６［１／ｃｍ２］注入して熱処理を行なうことでｎ−型層２０を形成する。
【００３５】
次に、図１２に示すように、ポリシリコン膜３１を酸化膜３２で覆って酸化膜３２に開口を形成する。この酸化膜３２をマスクとして用いてポリシリコン膜３１の一部にリン又はヒ素を１Ｅ１３〜１Ｅ１６［１／ｃｍ２］注入して熱処理を行なうことでｎ＋型層１８を形成する。
【００３６】
次に、図１３に示すように、ポリシリコン膜３１はトレンチ２５を境にして分かれた左側の領域を開口し、右側の領域を酸化膜３３で覆う。この酸化膜３３をマスクとして用いてポリシリコン膜３１の左側にリン又はヒ素を１Ｅ１３〜１Ｅ１６［１／ｃｍ２］注入する。
【００３７】
次に、図１４に示すように、トレンチ２５の部分のポリシリコン膜３１に局所的にＲＴＡ（Rapid Thermal Annealing）処理を行って不純物をトレンチ２５の深さ方向に拡散させｐ＋ｎ−接合を形成する。ＲＴＡ処理は例えばレーザーアニール、電子ビームアニール、ランプアニール、パルスランプアニールなどである。ＲＴＡ処理の温度は６５０〜９５０℃、ＲＴＡ処理のパワーは任意である。
【００３８】
ここで、ポリシリコン膜３１は薄いため、電界集中が起きやすい。これに対して本実施の形態ではｐ＋ｎ−接合がトレンチ電極２７内までのびているため、少ないスペースで接合の断面積を大きくすることができる。このため、ＥＳＤ耐量が高くなる。また、放熱性が向上するため、高温動作が可能となり、かつ高速応答も可能となる。
【００３９】
また、通常のＲＴＡ処理では不純物がポリシリコン全体に拡散されるが、局所的にＲＴＡ処理を行うことで不純物を深さ方向のみ拡散させて断面積の大きなｐｎ接合を形成することができる。そして、ＲＴＡ処理の時間やパワーなどの条件を調整することで、拡散させる深さ、即ち接合の面積を調整でき、特性を高精度に調整することができる。
【００４０】
図１５は、本発明の実施の形態３に係る半導体装置の変形例１を示す断面図である。トレンチ電極２７は、ｎ−型層２０とｎ＋型層１８との間のｎ−ｎ＋接合の直下に配置され、ｎ−ｎ＋接合がトレンチ電極２７内までのびている。ここで、ポリシリコン膜３１は薄いため、電界集中が起きやすい。これに対して本実施の形態ではｎ−ｎ＋接合がトレンチ電極２７内までのびているため、少ないスペースで接合の断面積を大きくすることができる。このため、ＥＳＤ耐量が高くなる。また、放熱性が向上するため、高温動作が可能となり、かつ高速応答も可能となる。
【００４１】
図１６は、本発明の実施の形態３に係る半導体装置の変形例２を示す断面図である。トレンチ電極２７は、ｐ＋型層１９とｎ−型層２０との間のｐ＋ｎ−接合の直下に配置されたトレンチ電極２７ｄと、ｎ−型層２０とｎ＋型層１８との間のｎ−ｎ＋接合の直下に配置されたトレンチ電極２７ｅとを有する。ｐ＋ｎ−接合がトレンチ電極２７ｄ内までのび、ｎ−ｎ＋接合がトレンチ電極２７ｅ内までのびている。これにより図１０の構造と図１６の構造の両方の効果を得ることができる。
【００４２】
図１７は、本発明の実施の形態３に係る半導体装置の製造方法の変形例を示す断面図である。酸化膜１６とポリシリコン膜３１を覆う酸化膜３４を形成し、接合部分に開口を形成する。この酸化膜３４をマスクとして用いてポリシリコン膜３１に対して局所的にＲＴＡ処理を行うこともできる。
【００４３】
なお、半導体基板１は、シリコンによって形成されたものに限らず、シリコンに比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化シリコン、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体装置は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された装置を用いることで、この装置を組み込んだ半導体モジュールも小型化できる。また、装置の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、装置の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
【符号の説明】
【００４４】
１  半導体基板、１５  ＩＧＢＴ（半導体素子）、１６  酸化膜（第１の絶縁膜）、１７  温度センスダイオード、１８  ｎ＋型層、１９  ｐ＋型層、２０  ｎ−型層、２５  トレンチ、２６  酸化膜（第２の絶縁膜）、２７，２７ａ，２７ｂ，２７ｃ，２７ｄ，２７ｅ  トレンチ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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