(57)【要約】【課題】低いソース−ドレイン漏れを有するＩＩＩ−Ｖ族及び／又はＧｅのＦｉｎＦＥＴを提供する。【解決手段】半導体デバイスは、上面を有する半導体基板（２）と；（ａ）ＩＩＩ−Ｖ族化合物層および（ｂ）Ｇｅ層からなるグループから選択された１つ以上の層を含むコア（５）、および前記コア（５）を覆うコーティング（６）であって、１つ以上の金属酸化物層を含み、そのうち少なくとも１つはアルミニウムを含むようにしたコーティング（６）を備え、前記上面から垂直に突出し、高さｈおよび側壁を有する少なくとも１つのコート付フィン（５）と；前記少なくとも１つのコート付フィン（５）を包囲し、１つより多くのフィン（５）が存在する場合は前記コート付フィン（５）の間にある凹部（９）であって、該少なくとも１つのフィン（５）の側壁の上にある該コーティングをｈより低い特定の高さｈ’まで覆うように、誘電体材料で充填された前記凹部（９）と；を備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体デバイスを製造する方法であって、
・下記ｉ〜ｉｉｉを有する構造（３）を用意するステップと、
ｉ．半導体基板（２）、
ｉｉ．前記半導体基板（２）を覆い、前記基板に達する深さｈの少なくとも１つのトレンチ（８）を含む誘電体材料層（４）、および
ｉｉｉ．（ａ）ＩＩＩ−Ｖ族化合物層および（ｂ）Ｇｅ層からなるグループから選択された１つ以上の層を含む充填物（５）であって、前記少なくとも１つのトレンチ（８）に埋め込まれ、前記少なくとも１つのトレンチ（８）の各々において高さｈのフィンを形成し、これにより側壁および上面を有する少なくとも１つのフィン（５）を提供する充填物（５）。
・下記ｉ〜ｉｉを提供するために、前記誘電体材料層（４）を除去するステップと、
ｉ．自由側壁および自由上面を有する少なくとも１つのフィンコア構造（５）、および
ｉｉ．前記少なくとも１つのフィンコア構造（５）の周りに基板表面エリアを露出する凹部。
・コーティング（６）を前記少なくとも１つのフィンコア構造（５）の上に覆い、これにより、全ての側壁および前記上面が前記コーティング（６）でコートされた少なくとも１つのコート付フィン（５）を提供するステップであって、前記コーティング（６）は、１つ以上の金属酸化物層を含み、そのうち少なくとも１つはアルミニウムを含むようにしたステップと、
・前記凹部（９）を充填し、誘電体材料（７）を用いて、露出した基板表面エリアおよび該少なくとも１つのコート付フィン（５）の側壁を、ｈより低い特定の高さｈ’まで覆うステップと、を含む方法。
【請求項２】
前記基板（２）を覆う誘電体材料層（４）は、ＳｉＯ２を含む請求項１記載の方法。
【請求項３】
コーティング（６）の前記覆うステップは、原子層堆積によってコンフォーマルに行う請求項１または２記載の方法。
【請求項４】
・上面を有する半導体基板（２）と、
・下記ｉ〜ｉｉを備え、前記上面から垂直に突出し、高さｈおよび側壁を有する少なくとも１つのコート付フィン（５）と、
ｉ．（ａ）ＩＩＩ−Ｖ族化合物層および（ｂ）Ｇｅ層からなるグループから選択された１つ以上の層を含むコア（５）、および
ｉｉ．前記コア（５）を覆うコーティング（６）であって、１つ以上の金属酸化物層を含み、そのうち少なくとも１つはアルミニウムを含むようにしたコーティング（６）。
・前記少なくとも１つのコート付フィン（５）を包囲し、１つより多くのフィン（５）が存在する場合は前記コート付フィン（５）の間にある凹部（９）であって、該少なくとも１つのフィン（５）の側壁の上にある該コーティングをｈより低い特定の高さｈ’まで覆うように、誘電体材料で充填された前記凹部（９）と、を備える半導体デバイス。
【請求項５】
前記半導体デバイスは、フィン形状の電界効果トランジスタである請求項４記載の半導体デバイス。
【請求項６】
高さの差（ｈ−ｈ’）とフィン（５）の幅との比率は、１〜２４の範囲、好ましくは、３〜１０の範囲である請求項４または５記載の半導体デバイス。
【請求項７】
前記ＩＩＩ−Ｖ族化合物層は、ＩｎＰ層およびＩｎＧａＡｓ層から選択される請求項４〜６のいずれかに記載の半導体デバイス。
【請求項８】
前記コア（５）は、基板（２）上面との界面においてＧｅ層を備え、そして、コア（５）の残部をなすＩＩＩ−Ｖ族化合物層を備える請求項４〜７のいずれかに記載の半導体デバイス。
【請求項９】
コーティング（６）は、１〜１０ｎｍの範囲の厚さを有する請求項４〜８のいずれかに記載の半導体デバイス。
【請求項１０】
前記誘電体材料（７）は、ＳｉＯ２である請求項４〜９のいずれかに記載の半導体デバイス。
【請求項１１】
前記特定の高さｈ’は、高さｈの７５〜９５％の範囲を表す請求項４〜１０のいずれかに記載の半導体デバイス。
【請求項１２】
前記コーティング（６）は、前記基板（２）をコンフォーマルに覆っており、そして、７％未満、好ましくは５％未満の相対標準偏差によって特徴付けられる厚さ均一性を有する請求項４〜１１のいずれかに記載の半導体デバイス。
【請求項１３】
前記コーティング（６）は、一体品で製作される請求項４〜１２のいずれかに記載の半導体デバイス。
【請求項１４】
前記コーティング（６）は、均一な組成を有する請求項４〜１３のいずれかに記載の半導体デバイス。
【請求項１５】
前記コーティング（６）は、Ａｌ２Ｏ３層である請求項４〜１４のいずれかに記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、詳細には、ＩＩＩ−Ｖ族及び／又はＧｅフィン形状電界効果トランジスタ（ＦｉｎＦＥＴ）およびその製造方法に関する。
【背景技術】
【０００２】
ムーアの法則は、数十年間、ＳｉベースのＣＭＯＳ技術のスケーリングを性能、電力消費、面積およびコストの観点で決定づけている。我々がＳｉチャネルのスケーリングの物理的限界に到達すると、より高い固有キャリア移動度を持つ代替材料、例えば、ＧｅおよびＩＩＩ−Ｖ族化合物半導体などが必要になる。これらの高性能のＩＩＩ−Ｖ族またはＧｅベースのデバイスが、高い速度が必要とされる、中央処理装置（ＣＰＵ）またはアナログ／ラジオ周波数（ＲＦ）フロントエンドチップの回路においてのみ使用され、一方、これらのより伝統的なＳｉ同等品が、依然として全ての非コア周辺機能、例えば、入出力回路（Ｉ／Ｏ）に使用されることが予想される。従って、Ｓｉチャネルと共にＧｅおよびＩＩＩ−Ｖ族の混載集積(co-integration)を可能にする機構が高く要望されている。Ｓｉ基板上でのＩＩＩ−Ｖ族またはＧｅ異種機能(heterogeneous)集積では、集積用の可能性ある機構の１つが、アスペクト比トラッピング（ＡＲＴ: aspect-ratio-trapping）技術の使用である。この手法では、ＩＩＩ−Ｖ族またはＧｅ層は、ＳＴＩ（浅トレンチ分離）タイプの高アスペクト比のトレンチ内で選択的に成長される。ＳｉＯ２分離構造の間の狭いトレンチ内でのＧｅまたはＩＩＩ−Ｖ族材料の選択的エピタキシャル成長（ＳＥＧ、または選択的エリア成長（ＳＡＧ））により、成長するエピ層と酸化物との間の垂直界面において欠陥が閉じ込められ捕獲されるのが可能になる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、こうしたＧｅおよびＩＩＩ−Ｖ族ベースのデバイスの製造において多くの課題が残る。特に、ＡＲＴによって製造された、ＧｅまたはＩＩＩ−Ｖ族ベースのＦｉｎＦＥＴデバイスは、高いレベルのソース−ドレイン漏れを示している（文献：N. Waldron et al, International SiGe Technology Device Meeting 2012, Berkeley）。また、製造方法は、通常、複雑で大きな労働力を要する。
【０００４】
本発明の目的は、ＩＩＩ−Ｖ族及び／又はＧｅベースの半導体デバイス、特に、低いソース−ドレイン漏れを有するＩＩＩ−Ｖ族及び／又はＧｅのＦｉｎＦＥＴを提供することである。
【０００５】
本発明のある態様に係る方法の利点は、この目的が、簡単でＣＭＯＳ準拠の拡大縮小可能(scalable)な手順によって達成できることである。
【課題を解決するための手段】
【０００６】
本発明者は、本発明の目的が第２独立請求項のデバイスによって達成できることに気付いた。観測された低い漏れの理由が、誘電体／ＩＩＩ−Ｖ族（及び／又はＧｅ）界面においてフィンの側壁に沿って存在するコーティングのパッシベーション（不動態化）作用である。
【０００７】
上記目的は、本発明に係る方法およびデバイスによって達成される。
【０００８】
第１態様において、本発明は、下記のステップを含む半導体デバイスを製造する方法に関する。
・下記ｉ〜ｉｉｉを有する構造を用意するステップ。
ｉ．半導体基板、
ｉｉ．前記半導体基板を覆い、前記基板に達する深さｈの少なくとも１つのトレンチを含む誘電体材料層、および
ｉｉｉ．（ａ）ＩＩＩ−Ｖ族化合物層および（ｂ）Ｇｅ層からなるグループから選択された１つ以上の層を含む充填物であって、前記少なくとも１つのトレンチに埋め込まれ、前記少なくとも１つのトレンチの各々において高さｈのフィンを形成し、これにより側壁および上面を有する少なくとも１つのフィンを提供する充填物。
・下記ｉ〜ｉｉを提供するために、前記誘電体材料層を除去するステップ。
ｉ．自由側壁および自由上面を有する少なくとも１つのフィンコア構造、および
ｉｉ．前記少なくとも１つのフィンコア構造の周りに基板表面エリアを露出する凹部。
・コーティングを前記少なくとも１つのフィンコア構造の上に覆い、これにより、全ての側壁および前記上面が前記コーティングでコートされた少なくとも１つのコート付フィンを提供するステップ。前記コーティングは、１つ以上の金属酸化物層を含み、そのうち少なくとも１つはアルミニウムを含む。
・前記凹部を充填し、誘電体材料を用いて、露出した基板表面エリアおよび該少なくとも１つのコート付フィンの側壁を、ｈより低い特定の高さｈ’まで覆うステップ。
【０００９】
この方法は、簡単でＣＭＯＳに準拠しており、拡大縮小可能であるという利点を有する。コーティングの特定の位置に起因して、低いソース−ドレイン漏れを有するフィン電界効果トランジスタの一部になり得る半導体デバイスを形成することは、更なる利点を有する。
【００１０】
ここで用いたように、他に言及していなければ、用語「ＩＩＩ−Ｖ族化合物」は、少なくとも１つのＩＩＩ族（ＩＵＰＡＣ  第１３族）元素および少なくとも１つのＶ族（ＩＵＰＡＣ  第１５族）元素を持つ化学化合物に関する。これは、二元化合物を含むが、より高次の化合物、例えば、三元化合物も含む。
【００１１】
一実施形態において、前記基板を覆う誘電体材料層は、ＳｉＯ２を含んでもよい。
【００１２】
一実施形態において、前記誘電体材料層を除去するステップは、前記誘電体材料をＨＦ含有溶液でウェットエッチングすることを含んでもよい。
【００１３】
一実施形態において、前記覆うステップは、原子層堆積（ＡＬＤ）で行ってもよい。これは、極めて良好に制御され均一な厚さのコンフォーマル（等角）コーティング（例えば、Ａｌ２Ｏ３層）を有することができるため、好都合である。
【００１４】
一実施形態において、該方法は、少なくとも１つのフィンの上面および露出した側壁をゲート電極で覆うステップをさらに含んでもよい。この実施形態は、この層をゲートスタックの誘電体として使用することによって、フィンの上部を覆うコーティング（例えば、Ａｌ２Ｏ３層）を活用している。
【００１５】
一実施形態において、コーティングを前記少なくとも１つのフィンコア構造の上に覆うステップは、前記コーティングを前記凹部内の基板表面の上に覆うことをも含む。前記コーティングをフィンコア構造および凹部の両方の上に覆うことは、フィンコア構造を覆うことだけよりも容易である。マスキングステップが不要であるからである。さらに、前記凹部を備えた基板表面の上に得られたコーティングの存在は、好都合である。こうしてフィンコア構造の近傍においてコーティングの不連続性または不均一性が回避されるからである。
【００１６】
第２態様において、本発明は、下記の構成を備える半導体デバイスに関する。
・上面を有する半導体基板。
・前記上面から垂直に突出し、高さｈおよび側壁を有する少なくとも１つのコート付フィン。前記少なくとも１つのコート付フィンは、下記ｉ〜ｉｉを備える。
ｉ．（ａ）ＩＩＩ−Ｖ族化合物層および（ｂ）Ｇｅ層からなるグループから選択された１つ以上の層を含むコア、および
ｉｉ．前記コアを覆うコーティング。前記コーティングは、１つ以上の金属酸化物層を含み、そのうち少なくとも１つはアルミニウムを含む。
・前記少なくとも１つのコート付フィンを包囲し、１つより多くのフィンが存在する場合は前記コート付フィンの間にある凹部。前記凹部は、該少なくとも１つのフィンの側壁の上にある該コーティングをｈより低い特定の高さｈ’まで覆うように、誘電体材料で充填される。
【００１７】
こうした半導体デバイスは、好都合である。低いソース−ドレイン漏れ電流を有するトランジスタを形成するために使用できるからである。
【００１８】
一実施形態において、前記半導体デバイスは、フィン形状の電界効果トランジスタでもよい。こうしたＦｉｎＦＥＴは、低いソース−ドレイン漏れ電流を示す。
【００１９】
一実施形態において、前記半導体基板は、シリコン上面を有してもよい。
【００２０】
一実施形態において、前記シリコン上面は、ミラー指数（００１）を有してもよい。
【００２１】
一実施形態において、前記フィンの幅は、５〜１００ｎｍの範囲、好ましくは、１０〜３０ｎｍの範囲でもよい。
【００２２】
一実施形態において、ｈ−ｈ’は、３０ｎｍ〜１２０ｎｍの範囲、好ましくは、４０ｎｍ〜１００ｎｍの範囲でもよい。
【００２３】
一実施形態において、フィンの長さは、５０〜２００ｎｍの範囲、好ましくは、７５〜１６０ｎｍの範囲でもよい。
【００２４】
一実施形態において、ｈ−ｈ’とフィンの幅との比率は、１〜２４の範囲、好ましくは、３〜１０の範囲でもよい。
【００２５】
一実施形態において、前記ＩＩＩ−Ｖ族化合物層は、ＩｎＰ層およびＩｎＧａＡｓ層から選択してもよい。
【００２６】
一実施形態において、前記コアは、基板上面との界面においてＧｅ層を備え、そして、コアの残部をなすＩＩＩ−Ｖ族化合物層を備えてもよい。
【００２７】
一実施形態において、前記コアを覆うコーティングは、前記コアの側壁および上面を覆ってもよく、これにより全体高さｈにコートされたフィンを提供してもよい。
【００２８】
一実施形態において、１つ以上の金属酸化物層を含み、そのうち少なくとも１つはアルミニウムを含むコーティングは、１〜１０ｎｍの範囲の厚さを有してもよい。この厚さの範囲は、（ａ）例えば、フィン内に規定されるソース電極とドレイン電極の間の漏れを防止するのに充分に厚いこと、そして、（ｂ）有効なゲート誘電体として機能するのに充分に厚く、過剰な等価換算膜厚（ＥＯＴ）を回避するのに充分に薄いこと、という二重の機能を果たすことから、好都合である。
【００２９】
一実施形態において、前記誘電体材料は、ＳｉＯ２でもよい。
【００３０】
一実施形態において、前記特定の高さｈ’は、高さｈの６５〜９０％の範囲を表すものでもよい。
【００３１】
一実施形態において、デバイスは、少なくとも１つのフィンの上面および露出した側壁を覆うゲート電極をさらに備えてもよい。この実施形態は、この層をゲートスタックの誘電体として使用することによって、フィンの上部を覆うコーティングを活用している。
【００３２】
一実施形態において、前記コーティングは、前記基板をコンフォーマル（等角）に覆ってもよく、そして、７％未満、好ましくは５％未満、より好ましくは３％未満、さらにより好ましくは１％未満の相対標準偏差によって特徴付けられる厚さ均一性を有してもよい。
【００３３】
一実施形態において、前記コーティングは、一体品で製作してもよい。
【００３４】
一実施形態において、少なくとも１つのフィンは、ドレイン領域およびソース領域を有してもよい。
【００３５】
本発明の第１または第２態様のいずれの実施形態において、前記１つ以上の金属酸化物層の少なくとも１つは、二元アルミニウム酸化物（ＡｌＯｘ）または三元金属アルミニウム酸化物（ＭＡｌＯｘ）でもよい。これらの酸化物のうち、高誘電率(high-k)誘電体が好ましい。二元アルミニウム酸化物の例は、Ａｌ２Ｏ３および、非化学量論的なＡｌＯｘである。三元金属アルミニウム酸化物の例は、ＨｆＡｌＯｘおよびＺｒＡｌＯｘである。
【００３６】
一実施形態において、前記１つ以上の金属酸化物層の少なくとも１つは、Ａｌ２Ｏ３層でもよい。例えば、コーティングは、一方がＡｌ２Ｏ３層で、一方がＨｆＯ２層である２つの層を備えてもよい。
【００３７】
第１または第２態様のいずれの実施形態において、コーティングが１つより多くの層を備える場合、フィンのコア構造に近接し、これと接触する層は、好ましくは、アルミニウム含有層でもよい。これは、Ａｌ含有金属酸化物がＩＩＩ−Ｖ族基板にとって不動態化の効果を有することから、好都合である。
【００３８】
一実施形態において、コーティングは、単一のアルミニウム含有金属酸化物層、例えば、Ａｌ２Ｏ３層でもよい。
【００３９】
本発明の特定の好ましい態様は、添付した独立請求項および従属請求項に記述されている。従属請求項からの特徴は、独立請求項の特徴および他の従属請求項の特徴と、請求項に明示的に記述されていなくても適切に組み合わせてもよい。この分野においてデバイスについての一定の改善、変化および進化があったとしても、本概念は、先行の実践からの発展を含む実質的に新しい新規な改善を表すと考えられ、その結果、より効率的で安定した信頼性のあるこの種のデバイスの提供が実現する。
【００４０】
本発明の上記および他の特性、特徴および利点は、本発明の原理を例として示す添付図面に関連して下記の詳細な説明から明らかになるであろう。この説明は、本発明の範囲を限定することなく、例示のためだけに供与される。下記に引用した参考図面は、添付図面を参照する。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施形態に係る方法の４つのステップを概略的に示す。
【図２】本発明の一実施形態に係る方法の４つのステップを概略的に示す。
【図３】本発明の一実施形態に係る方法の４つのステップを概略的に示す。
【図４】本発明の一実施形態に係る方法の４つのステップを概略的に示す。
【発明を実施するための形態】
【００４２】
本発明は、一定の図面を参照して特定の実施形態に関して説明しているが、本発明はこれに限定されず、請求項によってのみ限定される。記載した図面は、概略的に過ぎず、非限定的なものである。図面において、幾つかの要素のサイズは、説明目的のために誇張したり、縮尺どおり描写していないことがある。寸法および相対寸法は、本発明の実際の実施化に必ずしも対応していない。
【００４３】
さらに、説明および請求項での用語、「第１」、「第２」、「第３」などは、類似の要素を区別するための使用しており、必ずしも時間的、空間的、ランキングまたは他の方法での順番を記述するためではない。こうして用いた用語は、適切な状況下で交換可能であり、ここで説明した本発明の実施形態は、ここで説明したり図示したものとは別の順番で動作可能であると理解すべきである。
【００４４】
さらに、説明および請求項での用語「上(top)」、「下(bottom)」、「の上に(over)」、「の下に(under)」等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した本発明の実施形態がここで説明または図示した以外の他の向きで動作可能であると理解すべきである。
【００４５】
請求項で用いた用語「備える、含む(comprising)」は、それ以降に列挙された要素またはステップに限定されるものと解釈すべきでなく、他の要素またはステップを除外していないことに留意すべきである。記述した特徴、整数、ステップまたは構成要素の存在を、参照したように特定するように解釈する必要があるが、１つ又はそれ以上の他の特徴、整数、ステップまたは構成要素、あるいはこれらのグループの存在または追加を除外していない。こうして表現「手段Ａ，Ｂを備えるデバイス」の範囲は、構成要素Ａ，Ｂのみから成るデバイスに限定すべきでない。本発明に関して、デバイスの関連した構成要素だけがＡ，Ｂであることを意味する。
【００４６】
本明細書を通じて「一実施形態」または「実施形態」への参照は、該実施形態に関連して説明した特定の特徴、構造または特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。こうして本明細書を通じて種々の場所での用語「一実施形態において」または「実施形態において」の出現は、必ずしも全て同じ実施形態を参照していないが、そういうこともある。さらに、特定の特徴、構造または特性は、１つ又はそれ以上の実施形態において、当業者に明らかなように本開示からいずれか適切な方法で組み合わせてもよい。
【００４７】
同様に、本発明の例示の実施形態の説明において、本開示を合理化し、種々の発明の態様の１つ以上の理解を支援す目的で、本発明の種々の特徴が単一の実施形態、図面またはその説明において時には一緒にグループ化されることを理解すべきである。しかしながら、この開示方法は、請求項の発明が、各請求項に明示的に記載されたものより多くの特徴を必要とするという意図を反映していると解釈すべきでない。むしろ、下記の請求項が反映しているように、発明の態様が、単一の前述した実施形態の全ての特徴より少ない点にある。こうして詳細な説明に続く請求項は、ここではこの詳細な説明に明示的に組み込まれており、各請求項は本発明の別個の実施形態としてそれ自体に立脚している。
【００４８】
さらに、ここで説明した幾つかの実施形態が他の実施形態に含まれる幾つかの別でない特徴を含むとともに、異なる実施形態の特徴の組合せが、当業者によって理解されるように、本発明の範囲内にあって異なる実施形態を形成することを意味する。例えば、下記の請求項において、請求した実施形態のいずれもがいずれの組合せで使用できる。
【００４９】
さらに、実施形態の幾つかが、コンピュータシステムのプロセッサによって、またはその機能を実行する他の手段によって実装できる方法または方法の要素の組合せとして、ここでは説明されている。こうした方法または方法の要素を実行するための必要な命令は、該方法または方法の要素を実行するための手段を意味する。さらに、装置の実施形態のここで説明した要素が、本発明を実行する目的で、要素によって実施される機能を実行するための手段の一例である。
【００５０】
ここに用意した説明において、多数の特定の詳細が記述されている。しかしながら、本発明の実施形態が、これらの特定の詳細なしで実施できることは理解されよう。例えば、本説明の理解を曖昧にしないように、周知の方法、構造および手法は詳細には示していない。
【００５１】
トランジスタを参照することにする。これらは、ドレインなどの第１主電極、ソースなどの第２主電極、および第１主電極と第２主電極との間の電荷の流れを制御するためのゲートなどの制御電極を有する３端子デバイスである。
【００５２】
本発明は、例えば、これに限定されないが、ＣＭＯＳ，ＢＩＣＭＯＳ，バイポーラＳｉＧｅ  ＢＩＣＭＯＳ技術を含むトランジスタ技術において構成できる類似のデバイスにも適用可能であることは、当業者にとって明らかであろう。
【００５３】
図１は、本発明の第２態様の一実施形態に係る半導体デバイスを製造する方法の第１ステップにおいて用意されるような構造３の断面の概略図を示す。この第１ステップにおいて、下記ｉ〜ｉｉｉを有する構造３が用意される。
ｉ．半導体基板２、
ｉｉ．前記半導体基板２を覆い、前記基板２に達する深さｈの少なくとも１つのトレンチ８を含む誘電体材料層４、および
ｉｉｉ．（ａ）ＩＩＩ−Ｖ族化合物層および（ｂ）Ｇｅ層からなるグループから選択された１つ以上の層を含む充填物５であって、前記少なくとも１つのトレンチ８に埋め込まれ、前記少なくとも１つのトレンチ８の各々において高さｈのフィン５を形成し、これにより側壁および上面を有する少なくとも１つのフィン５を提供する充填物５。
【００５４】
半導体基板２は、典型的には、（００１）上面を有するＳｉ基板とすることができる。前記半導体基板２を覆い、少なくとも１つのトレンチ８を含む誘電体材料層４は、いわゆるＳＴＩプロセスによって得られる。このプロセスは、当業者にとって周知であり、ここで詳細にに説明する必要はない。要するに、ＳＴＩプロセスは、典型的には、基板２の上部における酸化物の熱成長でスタートする。これに続いて、典型的には、窒化シリコン層の低圧化学気相成長（ＬＰ  ＣＶＤ）を行う。次に、我々がトレンチ８を製作したい場所のエリアがレジストを用いてマスクされる。このトレンチ８は、最終的にＩＩＩ−Ｖ族及び／又はＧｅ材料で充填され、フィン５を形成する。そして、ドライエッチングステップが適用され、トレンチを生成する（トレンチ８は、いまだフィン５のためのモールドとして機能しない）。レジストを除去した後、高密度プラズマ（ＨＤＰ）の厚いシリコン酸化物が堆積される。ＨＤＰは、高いアスペクト比のトレンチを充填することが可能である。そして、化学機械平坦化（ＣＭＰ）ステップを行う。次に、窒化物マスク層をウェットエッチングを用いて除去する。そして、ＳＴＩ酸化物の間にあるＳｉが、ＨＣｌガスを用いて熱エッチングでき、これにより前記基板２に達する深さｈの前記少なくとも１つのトレンチ８を提供する。
【００５５】
一例として、少なくとも１つのトレンチ８は、下記のようにして充填できる。第１に、Ｇｅシード(seed)層を、ＧｅのＣＶＤ選択エリアエピタキシーによってトレンチの底に堆積する。第２に、ＩｎＰをトレンチ８の高さより上方にある高さまで過成長させる。第３に、表面をＣＭＰステップにより平坦化し、前記構造３を用意する。
【００５６】
該方法の第２ステップの結果を図２に示す。ここでは、誘電体層（例えば、ＨＤＰ）を除去して、自由側壁および自由上面を有する少なくとも１つのフィンコア構造（５）、および前記少なくとも１つのフィンコア構造（５）の周りに基板（２）表面エリアを露出する凹部を提供する。
【００５７】
ＳｉＯ２誘電体層の場合、その除去は、エッチング（ウェットまたはドライ）によって実施できる。例えば、ＨＦａｑ溶液中への浸漬が実施できる。
【００５８】
第３ステップの結果を図３に示す。Ａｌ２Ｏ３層が、ＡＬＤによって前記少なくとも１つのフィンコア構造（５）の上に覆うようにし、これにより全ての側壁および前記上面が前記Ａｌ２Ｏ３層６でコートされた少なくとも１つのフィンコア構造（５）を提供する。
【００５９】
第４ステップの結果を図４に示す。ＳＴＩプロセスによって誘電体材料７を用いて、露出した基板表面エリアおよび該少なくとも１つのフィンコア構造（５）の側壁が、ｈより低い特定の高さｈ’まで覆われる。
【００６０】
ここでは、好ましい実施形態、特定の構造および構成、材料を本発明に係るデバイスについて議論したが、本発明の範囲および精神から逸脱することなく、形態および詳細について種々の変化または変更が可能であることは理解すべきである。例えば、本発明の範囲内に記載した方法にステップを追加または削除してもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【外国語明細書】
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