(57)【要約】【課題】回路サイズの小型化や設計精度の向上を図ることができる移相回路を得ることを目的とする。【解決手段】入出力端子１ａと入出力端子１ｂとの間に接続されている電界効果トランジスタ２と、一端が入出力端子１ａと接続されているキャパシタ３と、一端が入出力端子１ｂと接続され、他端がキャパシタ３の他端と接続されているキャパシタ４と、一端がキャパシタ３，４の他端と接続されているインダクタ５と、一端がインダクタ５の他端と接続され、他端がグランドに接地されているインダクタ６と、一端がインダクタ５の他端と接続され、他端がグランドに接地されている電界効果トランジスタ７とを備える。【選択図】図１
2014110605.tif 000002
【特許請求の範囲】
【請求項１】
第１の入出力端子と第２の入出力端子との間に接続されている第１のスイッチング素子と、
一端が上記第１の入出力端子と接続されている第１のキャパシタと、
一端が上記第２の入出力端子と接続され、他端が上記第１のキャパシタの他端と接続されている第２のキャパシタと、
一端が上記第１及び第２のキャパシタの他端と接続されている第１のインダクタと、
一端が上記第１のインダクタの他端と接続され、他端がグランドに接地されている第２のインダクタと、
一端が上記第１のインダクタの他端と接続され、他端がグランドに接地されている第２のスイッチング素子と
を備えた移相回路。
【請求項２】
第１のスイッチング素子がオフ状態、第２のスイッチング素子がオン状態であるときに、第１及び第２のキャパシタと第１のインダクタから構成されるフィルタによる通過位相が９０度の進み位相になるように、上記第１及び第２のキャパシタと上記第１のインダクタの回路定数が設定されていることを特徴とする請求項１記載の移相回路。
【請求項３】
第１のスイッチング素子がオフ状態、第２のスイッチング素子がオン状態であるときに、第１及び第２のキャパシタと第１のインダクタから構成されるフィルタによる通過位相が４５度の進み位相になるように、上記第１及び第２のキャパシタと上記第１のインダクタの回路定数が設定されていることを特徴とする請求項１記載の移相回路。
【請求項４】
第１の入出力端子と第２の入出力端子との間に接続されている第１のスイッチング素子と、
一端が上記第１の入出力端子と接続されている第１のインダクタと、
一端が上記第２の入出力端子と接続され、他端が上記第１のインダクタの他端と接続されている第２のインダクタと、
一端が上記第１及び第２のインダクタの他端と接続されている第１のキャパシタと、
一端が上記第１のキャパシタの他端と接続され、他端がグランドに接地されている第２のキャパシタと、
一端が上記第１のキャパシタの他端と接続され、他端がグランドに接地されている第２のスイッチング素子と
を備えた移相回路。
【請求項５】
第１のスイッチング素子がオフ状態、第２のスイッチング素子がオン状態であるときに、第１及び第２のインダクタと第１のキャパシタから構成されるフィルタによる通過位相が９０度の遅れ位相になるように、上記第１及び第２のインダクタと上記第１のキャパシタの回路定数が設定されていることを特徴とする請求項４記載の移相回路。
【請求項６】
第１のスイッチング素子がオフ状態、第２のスイッチング素子がオン状態であるときに、第１及び第２のインダクタと第１のキャパシタから構成されるフィルタによる通過位相が４５度の遅れ位相になるように、上記第１及び第２のインダクタと上記第１のキャパシタの回路定数が設定されていることを特徴とする請求項４記載の移相回路。
【請求項７】
第１のスイッチング素子又は第２のスイッチング素子の少なくとも一方と並列に、キャパシタが接続されていることを特徴とする請求項１から請求項６のうちのいずれか１項記載の移相回路。
【請求項８】
第１のスイッチング素子又は第２のスイッチング素子の少なくとも一方と並列に、抵抗が接続されていることを特徴とする請求項１から請求項６のうちのいずれか１項記載の移相回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば、マイクロ波の通過位相を変化させる移相回路に関するものである。
【背景技術】
【０００２】
例えば、以下の特許文献１に開示されている従来の移相回路では、図１１に示すように、３個の電界効果トランジスタ（スイッチング素子）と、高インピーダンス線路等によるインダクタや容量から構成されている。
従来の移相回路では、３個の電界効果トランジスタのオン／オフ状態を切り換えることで、回路状態を高域通過フィルタ又は帯域通過フィルタに設定し、２つの回路状態での通過位相の差によって所要の移相量を得るようにしている。
【０００３】
なお、高周波数になる程、移相回路に必要なインダクタンスや容量値が小さくなることから、移相回路の大きさは、電界効果トランジスタが大部分を占めることになる。
また、電界効果トランジスタは、理想的に経路を通過／遮断することができず、電界効果トランジスタ等の寄生成分の影響は高周波になるほど顕著になる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３４４２０１号公報（図１１）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の移相回路は以上のように構成されているので、３個の電界効果トランジスタのオン／オフ状態を切り換えることで、回路状態を高域通過フィルタ又は帯域通過フィルタに設定することができる。しかし、回路の大部分を占める電界効果トランジスタを３個も実装する必要があるため、回路サイズの小型化や設計精度の向上を図ることが困難である課題があった。
【０００６】
この発明は上記のような課題を解決するためになされたもので、回路サイズの小型化や設計精度の向上を図ることができる移相回路を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る移相回路は、第１の入出力端子と第２の入出力端子との間に接続されている第１のスイッチング素子と、一端が第１の入出力端子と接続されている第１のキャパシタと、一端が第２の入出力端子と接続され、他端が第１のキャパシタの他端と接続されている第２のキャパシタと、一端が第１及び第２のキャパシタの他端と接続されている第１のインダクタと、一端が第１のインダクタの他端と接続され、他端がグランドに接地されている第２のインダクタと、一端が第１のインダクタの他端と接続され、他端がグランドに接地されている第２のスイッチング素子とを備えるようにしたものである。
【発明の効果】
【０００８】
この発明によれば、第１の入出力端子と第２の入出力端子との間に接続されている第１のスイッチング素子と、一端が第１の入出力端子と接続されている第１のキャパシタと、一端が第２の入出力端子と接続され、他端が第１のキャパシタの他端と接続されている第２のキャパシタと、一端が第１及び第２のキャパシタの他端と接続されている第１のインダクタと、一端が第１のインダクタの他端と接続され、他端がグランドに接地されている第２のインダクタと、一端が第１のインダクタの他端と接続され、他端がグランドに接地されている第２のスイッチング素子とを備えるように構成したので、回路サイズの小型化や設計精度の向上を図ることができる効果がある。
【図面の簡単な説明】
【０００９】
【図１】この発明の実施の形態１による移相回路を示す構成図である。
【図２】移相基準状態であるときの移相回路を示す等価回路である。
【図３】移相遅延状態であるときの移相回路を示す等価回路である。
【図４】この発明の実施の形態２による移相回路を示す構成図である。
【図５】移相基準状態であるときの移相回路を示す等価回路である。
【図６】移相遅延状態であるときの移相回路を示す等価回路である。
【図７】この発明の実施の形態３による移相回路を示す構成図である。
【図８】この発明の実施の形態３による他の移相回路を示す構成図である。
【図９】この発明の実施の形態３による他の移相回路を示す構成図である。
【図１０】この発明の実施の形態３による他の移相回路を示す構成図である。
【図１１】特許文献１に開示されている従来の移相回路を示す構成図である。
【発明を実施するための形態】
【００１０】
実施の形態１．
図１はこの発明の実施の形態１による移相回路を示す構成図である。
図１において、電界効果トランジスタ２は入出力端子１ａ（第１の入出力端子）と入出力端子１ｂ（第２の入出力端子）との間に接続されており、０Ｖの制御電圧がゲート端子に印加された場合、オン状態になって等価的に抵抗で表される一方、ピンチオフ電圧以下の制御電圧がゲート端子に印加された場合、オフ状態になって等価的に容量で表される素子である。
以下、オン状態の電界効果トランジスタ２の抵抗を「オン抵抗」、オフ状態の電界効果トランジスタ２の容量を「オフ容量」と称する。
なお、電界効果トランジスタ２は第１のスイッチング素子を構成している。
【００１１】
キャパシタ３は一端が入出力端子１ａと接続されている第１のキャパシタである。
キャパシタ４は一端が入出力端子１ｂと接続され、他端がキャパシタ３の他端と接続されている第２のキャパシタである。
インダクタ５は一端がキャパシタ３，４の他端と接続されている第１のインダクタである。
インダクタ６は一端がインダクタ５の他端と接続され、他端がグランドに接地されている第２のインダクタである。
【００１２】
電界効果トランジスタ７は一端がインダクタ５の他端と接続され、他端がグランドに接地されており、電界効果トランジスタ２と同様に、０Ｖの制御電圧がゲート端子に印加された場合、オン状態になって等価的に抵抗で表される一方、ピンチオフ電圧以下の制御電圧がゲート端子に印加された場合、オフ状態になって等価的に容量で表される素子である。
なお、電界効果トランジスタ７は第２のスイッチング素子を構成している。
【００１３】
次に動作について説明する。
図１の移相回路は、電界効果トランジスタ２，７のオン／オフ状態を切り換えることで、回路状態を移相基準状態又は移相遅延状態に設定することができる。
即ち、電界効果トランジスタ２がオフ状態、電界効果トランジスタ７がオン状態になると、回路状態が移相基準状態になり、電界効果トランジスタ２がオン状態、電界効果トランジスタ７がオフ状態になると、回路状態が移相遅延状態になる。
【００１４】
図２は移相基準状態であるときの移相回路を示す等価回路である。
電界効果トランジスタ２がオフ状態、電界効果トランジスタ７がオン状態になって、移相回路の回路状態が移相基準状態になると、移相回路の等価回路は、図２のように表される。
図２では、電界効果トランジスタ２のオフ容量をＣ１ＯＦＦで表し、電界効果トランジスタ７のオン抵抗をＲ２ＯＮで表している。
【００１５】
移相回路の回路状態が移相基準状態であるとき、電界効果トランジスタ２のオフ容量Ｃ１ＯＦＦのインピーダンスが所要周波数で十分に大きいとすると（例えば、周波数が１０ＧＨｚで、電界効果トランジスタ２のオフ容量Ｃ１ＯＦＦのインピーダンスが０．１ｐＦ程度であるような場合）、電界効果トランジスタ２のオフ容量Ｃ１ＯＦＦは、ほぼオープンの回路とみなすことができる。
一方、電界効果トランジスタ７のオン抵抗Ｒ２ＯＮが十分に小さいとすると（例えば、オン抵抗Ｒ２ＯＮが２Ω程度であるような場合）、電界効果トランジスタ７のオン抵抗Ｒ２ＯＮは、ほぼスルーの回路とみなすことができる。
【００１６】
このとき、図２の移相回路は、キャパシタ３，４及びインダクタ５の３つの素子から構成されるＴ型の高域通過フィルタとして動作する。
キャパシタ３，４及びインダクタ５の回路定数を適宜設定することで、Ｔ型の高域通過フィルタの通過中心周波数において、０°〜９０°の範囲で通過位相を進めることができる。
したがって、高域通過フィルタの通過中心周波数において、通過位相が９０°の進み位相になるようにキャパシタ３，４及びインダクタ５の回路定数を設定すれば、９０°だけ通過位相を進めることができる。
また、高域通過フィルタの通過中心周波数において、通過位相が４５°の進み位相になるようにキャパシタ３，４及びインダクタ５の回路定数を設定すれば、４５°だけ通過位相を進めることができる。
なお、キャパシタ３，４及びインダクタ５の回路定数を設定する方法自体は公知の技術であるため詳細な説明を省略する。
【００１７】
図３は移相遅延状態であるときの移相回路を示す等価回路である。
電界効果トランジスタ２がオン状態、電界効果トランジスタ７がオフ状態になって、移相回路の回路状態が移相遅延状態になると、移相回路の等価回路は、図３のように表される。
図３では、電界効果トランジスタ２のオン抵抗をＲ１ＯＮで表し、電界効果トランジスタ７のオフ容量をＣ２ＯＦＦで表している。
【００１８】
移相回路の回路状態が移相遅延状態であるとき、電界効果トランジスタ２のオン抵抗Ｒ１ＯＮが十分に小さいとすると（例えば、オン抵抗Ｒ１ＯＮが２Ω程度であるような場合）、電界効果トランジスタ２のオン抵抗Ｒ１ＯＮは、ほぼスルーの回路とみなすことができる。
一方、電界効果トランジスタ７のオフ容量Ｃ２ＯＦＦのインピーダンスが所要周波数で十分に大きいとすると（例えば、周波数が１０ＧＨｚで、電界効果トランジスタ７のオフ容量Ｃ２ＯＦＦのインピーダンスが０．１ｐＦ程度であるような場合）、電界効果トランジスタ７のオフ容量Ｃ２ＯＦＦは、ほぼオープンの回路とみなすことができる。
【００１９】
このとき、図３の移相回路は、インダクタ６と電界効果トランジスタ７のオフ容量Ｃ２ＯＦＦから並列共振器が構成され、この並列共振器が帯域通過フィルタとして動作する。
この帯域通過フィルタは、通過中心周波数において通過位相が０°になるフィルタである。
したがって、図１の移相回路は、電界効果トランジスタ２，７のオン／オフ状態を切り換えることで、回路状態を移相基準状態又は移相遅延状態に切り換えることができる。
【００２０】
以上で明らかなように、この実施の形態１によれば、入出力端子１ａと入出力端子１ｂとの間に接続されている電界効果トランジスタ２と、一端が入出力端子１ａと接続されているキャパシタ３と、一端が入出力端子１ｂと接続され、他端がキャパシタ３の他端と接続されているキャパシタ４と、一端がキャパシタ３，４の他端と接続されているインダクタ５と、一端がインダクタ５の他端と接続され、他端がグランドに接地されているインダクタ６と、一端がインダクタ５の他端と接続され、他端がグランドに接地されている電界効果トランジスタ７とを備えるように構成したので、２個の電界効果トランジスタ２，７を実装するだけで回路状態を移相基準状態又は移相遅延状態に切り換えることができるようになり、その結果、回路サイズの小型化や設計精度の向上を図ることができる効果を奏する。
【００２１】
実施の形態２．
図４はこの発明の実施の形態２による移相回路を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
インダクタ１１は一端が入出力端子１ａと接続されている第１のインダクタである。
インダクタ１２は一端が入出力端子１ｂと接続され、他端がインダクタ１１の他端と接続されている第２のインダクタである。
キャパシタ１３は一端がインダクタ１１，１２の他端と接続されている第１のキャパシタである。
キャパシタ１４は一端がキャパシタ１３の他端と接続され、他端がグランドに接地されている第２のキャパシタである。
【００２２】
次に動作について説明する。
図４の移相回路は、電界効果トランジスタ２，７のオン／オフ状態を切り換えることで、回路状態を移相基準状態又は移相遅延状態に設定することができる。
即ち、電界効果トランジスタ２がオン状態、電界効果トランジスタ７がオフ状態になると、回路状態が移相基準状態になり、電界効果トランジスタ２がオフ状態、電界効果トランジスタ７がオン状態になると、回路状態が移相遅延状態になる。
【００２３】
図５は移相基準状態であるときの移相回路を示す等価回路である。
電界効果トランジスタ２がオン状態、電界効果トランジスタ７がオフ状態になって、移相回路の回路状態が移相基準状態になると、移相回路の等価回路は、図５のように表される。
図５では、電界効果トランジスタ２のオン抵抗をＲ１ＯＮで表し、電界効果トランジスタ７のオフ容量をＣ２ＯＦＦで表している。
【００２４】
移相回路の回路状態が移相基準状態であるとき、電界効果トランジスタ２のオン抵抗Ｒ１ＯＮが十分に小さいとすると（例えば、オン抵抗Ｒ１ＯＮが２Ω程度であるような場合）、電界効果トランジスタ２のオン抵抗Ｒ１ＯＮは、ほぼスルーの回路とみなすことができる。
一方、電界効果トランジスタ７のオフ容量Ｃ２ＯＦＦのインピーダンスが所要周波数で十分に大きいとすると（例えば、周波数が１０ＧＨｚで、電界効果トランジスタ７のオフ容量Ｃ２ＯＦＦのインピーダンスが０．１ｐＦ程度であるような場合）、電界効果トランジスタ７のオフ容量Ｃ２ＯＦＦは、ほぼオープンの回路とみなすことができる。
【００２５】
このとき、図５の移相回路は、インダクタ１４と電界効果トランジスタ７のオフ容量Ｃ２ＯＦＦから並列共振器が構成され、この並列共振器が帯域通過フィルタとして動作する。
この帯域通過フィルタは、通過中心周波数において通過位相が０°になるフィルタである。
【００２６】
図６は移相遅延状態であるときの移相回路を示す等価回路である。
電界効果トランジスタ２がオフ状態、電界効果トランジスタ７がオン状態になって、移相回路の回路状態が移相遅延状態になると、移相回路の等価回路は、図６のように表される。
図６では、電界効果トランジスタ２のオフ容量をＣ１ＯＦＦで表し、電界効果トランジスタ７のオン抵抗をＲ２ＯＮで表している。
【００２７】
移相回路の回路状態が移相遅延状態であるとき、電界効果トランジスタ２のオフ容量Ｃ１ＯＦＦが所要周波数で十分に大きいとすると（例えば、周波数が１０ＧＨｚで、電界効果トランジスタ２のオフ容量Ｃ１ＯＦＦのインピーダンスが０．１ｐＦ程度であるような場合）、電界効果トランジスタ２のオフ容量Ｃ１ＯＦＦは、ほぼオープンの回路とみなすことができる。
一方、電界効果トランジスタ７のオン抵抗Ｒ２ＯＮが十分に小さいとすると（例えば、オン抵抗Ｒ２ＯＮが２Ω程度であるような場合）、電界効果トランジスタ７のオン抵抗Ｒ２ＯＮは、ほぼスルーの回路とみなすことができる。
【００２８】
このとき、図６の移相回路は、インダクタ１１，１２及びキャパシタ１３の３つの素子から構成されるＴ型の低域通過フィルタとして動作する。
インダクタ１１，１２及びキャパシタ１３の回路定数を適宜設定することで、Ｔ型の低域通過フィルタの通過中心周波数において、０°〜９０°の範囲で通過位相を遅らせることができる。
したがって、低域通過フィルタの通過中心周波数において、通過位相が９０°の遅れ位相になるようにインダクタ１１，１２及びキャパシタ１３の回路定数を設定すれば、９０°だけ通過位相を遅らせることができる。
また、低域通過フィルタの通過中心周波数において、通過位相が４５°の遅れ位相になるようにインダクタ１１，１２及びキャパシタ１３の回路定数を設定すれば、４５°だけ通過位相を遅らせることができる。
なお、インダクタ１１，１２及びキャパシタ１３の回路定数を設定する方法自体は公知の技術であるため詳細な説明を省略する。
したがって、図４の移相回路は、電界効果トランジスタ２，７のオン／オフ状態を切り換えることで、回路状態を移相基準状態又は移相遅延状態に切り換えることができる。
【００２９】
以上で明らかなように、この実施の形態１によれば、入出力端子１ａと入出力端子１ｂとの間に接続されている電界効果トランジスタ２と、一端が入出力端子１ａと接続されているインダクタ１１と、一端が入出力端子１ｂと接続され、他端がインダクタ１１の他端と接続されているインダクタ１２と、一端がインダクタ１１，１２の他端と接続されているキャパシタ１３と、一端がキャパシタ１３の他端と接続され、他端がグランドに接地されているキャパシタ１４と、一端がキャパシタ１３の他端と接続され、他端がグランドに接地されている電界効果トランジスタ７とを備えるように構成したので、２個の電界効果トランジスタ２，７を実装するだけで回路状態を移相基準状態又は移相遅延状態に切り換えることができるようになり、その結果、回路サイズの小型化や設計精度の向上を図ることができる効果を奏する。
【００３０】
実施の形態３．
図７はこの発明の実施の形態３による移相回路を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
キャパシタ２１は電界効果トランジスタ２と並列に接続されている素子である。
キャパシタ２２は電界効果トランジスタ７と並列に接続されている素子である。
【００３１】
上記実施の形態１における図１の移相回路と比較して、電界効果トランジスタ２，７と並列にキャパシタ２１，２２が接続されている点で相違している。
電界効果トランジスタ２がオフ状態であるとき、電界効果トランジスタ２とキャパシタ２１からなる並列回路のオフ容量は、電界効果トランジスタ２のオフ容量Ｃ１ＯＦＦとキャパシタ２１の容量との合成容量として表される。
このため、上記実施の形態１よりも、電界効果トランジスタ２のサイズを小さくすることができる。
即ち、電界効果トランジスタ２のオフ容量Ｃ１ＯＦＦとキャパシタ２１の容量との合成容量で表される並列回路のオフ容量が、上記実施の形態１における電界効果トランジスタ２のオフ容量Ｃ１ＯＦＦと同値になるように設定することができるため、この実施の形態３における電界効果トランジスタ２のサイズを小さくすることができる。一般に固定容量のキャパシタのサイズは、同等の容量値を得るためのトランジスタのサイズよりも十分に小さいため、同等の容量値を小型な回路サイズで実現することが可能になる。
【００３２】
同様に、電界効果トランジスタ７がオフ状態であるとき、電界効果トランジスタ７とキャパシタ２２からなる並列回路のオフ容量は、電界効果トランジスタ７のオフ容量Ｃ２ＯＦＦとキャパシタ２２の容量との合成容量として表される。
このため、上記実施の形態１よりも、電界効果トランジスタ７のサイズを小さくすることができる。
即ち、電界効果トランジスタ７のオフ容量Ｃ２ＯＦＦとキャパシタ２２の容量との合成容量で表される並列回路のオフ容量が、上記実施の形態１における電界効果トランジスタ７のオフ容量Ｃ２ＯＦＦと同値になるように設定することができるため、この実施の形態３における電界効果トランジスタ７のサイズを小さくすることができる。
【００３３】
なお、電界効果トランジスタ２，７がオフ状態の場合、上記実施の形態１と同様に、電界効果トランジスタ２，７のオフ容量Ｃ１ＯＦＦ，Ｃ２ＯＦＦが所要周波数で十分に大きいとすると、電界効果トランジスタ２，７のオフ容量Ｃ１ＯＦＦ，Ｃ２ＯＦＦは、ほぼオープンの回路とみなすことができる。
一方、電界効果トランジスタ２，７がオン状態の場合、電界効果トランジスタ２，７のオン抵抗Ｒ１ＯＮ，Ｒ２ＯＮが十分に小さいとすると、電界効果トランジスタ２，７のオン抵抗Ｒ１ＯＮ，Ｒ２ＯＮは、ほぼスルーの回路とみなすことができる。
【００３４】
以上で明らかなように、この実施の形態３によれば、電界効果トランジスタ２，７と並列にキャパシタ２１，２２を接続するように構成したので、上記実施の形態１と同等の動作を実現しながら、上記実施の形態１よりも、電界効果トランジスタ２，７のサイズを小さくして、より回路サイズの小型化を図ることができる効果を奏する。
【００３５】
この実施の形態３では、電界効果トランジスタ２，７と並列にキャパシタ２１，２２を接続するものを示したが、図８に示すように、電界効果トランジスタ２，７と並列に抵抗２３，２４を接続するようにしてもよく、同様の効果を奏することができる。
【００３６】
また、この実施の形態３では、上記実施の形態１における図１の移相回路の電界効果トランジスタ２，７と並列にキャパシタ２１，２２を接続するものを示したが、図９に示すように、上記実施の形態２における図４の移相回路の電界効果トランジスタ２，７と並列にキャパシタ２１，２２を接続するようにしてもよく、同様の効果を奏することができる。
また、図１０に示すように、上記実施の形態２における図４の移相回路の電界効果トランジスタ２，７と並列に抵抗２３，２４を接続するようにしてもよく、同様の効果を奏することができる。
【００３７】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００３８】
１ａ  入出力端子（第１の入出力端子）、１ｂ  入出力端子（第２の入出力端子）、２  電界効果トランジスタ（第１のスイッチング素子）、３  キャパシタ（第１のキャパシタ）、４  キャパシタ（第２のキャパシタ）、５  インダクタ（第１のインダクタ）、６  インダクタ（第２のインダクタ）、７  電界効果トランジスタ（第２のスイッチング素子）、１１  インダクタ（第１のインダクタ）、１２  インダクタ（第２のインダクタ）、１３  キャパシタ（第１のキャパシタ）、１４  キャパシタ（第２のキャパシタ）、２１，２２  キャパシタ、２３，２４  抵抗。
【図１】
2014110605.tif 000003
【図２】
2014110605.tif 000004
【図３】
2014110605.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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