(57)【要約】【課題】同一基板に論理領域内の論理トランジスタ及び不揮発性メモリ領域内の不揮発性メモリセルを製造するための方法に関する。【解決手段】不揮発性メモリ領域内の制御ゲートの上に熱成長酸素含有層を形成し、論理領域内に高ｋゲート絶縁体層及びバリア層を形成する。酸素含有層及びバリア層の上にポリシリコン層を形成し、平坦化する。制御ゲートに隣接した選択ゲートの位置を画定する第１のマスキング層を、ポリシリコン層及び制御ゲートの上に形成する。論理ゲートの位置を画定する第２のマスキング層を形成する。選択ゲートを選択ゲートの位置、ポリシリコン部分を論理ゲートの位置に留めるように、ポリシリコン層の露出部分を除去する。選択ゲート及び制御ゲートならびにポリシリコン部分の周囲に絶縁体層を形成する。論理ゲートの位置にバリア層を露出させる開口をもたらすためにポリシリコン部分を除去する。【選択図】図１８
2014175666.tif 000002
【特許請求の範囲】
【請求項１】
基板の論理領域内の論理トランジスタ及び前記基板の不揮発性メモリ領域内の不揮発性メモリセルを製造するために方法において、
前記不揮発性メモリ領域内において前記基板上の電荷蓄積層の上に重なった制御ゲートを形成するステップと、
前記不揮発性メモリ領域内の前記基板及び前記制御ゲート上ならびに前記論理領域内の前記基板上に熱成長酸素含有絶縁体層を形成するステップと、
前記論理領域から前記熱成長酸素含有絶縁体層を除去するステップと、
前記論理領域内の前記基板の上に高ｋゲート絶縁体層を形成するステップと、
前記論理領域内の前記高ｋゲート絶縁体層の上にバリア層を形成するステップと、
前記不揮発性メモリ領域内の前記熱成長酸素含有絶縁体層の上及び前記論理領域内の前記バリア層の上にポリシリコン層を形成するステップと、
前記ポリシリコン層を平坦化するステップと、
前記不揮発性メモリ領域内の前記ポリシリコン層及び制御ゲートの上に第１のマスキング層を形成するステップであって、前記第１のマスキング層は、前記不揮発性メモリ領域内にて、前記制御ゲートに側方に隣接する選択ゲートの位置を画定する、形成するステップと、
前記論理領域内の前記ポリシリコン層の上に第２のマスキング層を形成するステップであって、該第２のマスキング層は、前記論理領域内に論理ゲートの位置を画定する、形成するステップと、
前記不揮発性メモリ領域内の前記ポリシリコン層の露出部分を除去するために前記第１のマスキング層を使用するステップであって、前記ポリシリコン層の第１の部分は選択ゲートを形成するために前記選択ゲートの位置に留まる、前記第１のマスキング層を使用するステップと、
前記論理領域内の前記ポリシリコン層の露出部分を除去するために前記第２のマスキング層を使用するステップであって、前記ポリシリコン層の第２の部分は前記論理ゲートの位置に留まる、前記第２のマスキング層を使用するステップと、
前記不揮発性メモリ領域及び前記論理領域内に絶縁体層を形成するステップであって、該絶縁体層は前記選択ゲート、前記制御ゲート、及び前記ポリシリコン層の前記第２の部分の上に形成される、形成するステップと、
前記ポリシリコン層の前記第２の部分を露出させるために前記絶縁体層を平坦化するステップと、
前記論理ゲートの位置に開口をもたらすために前記ポリシリコン層の前記第２の部分を除去するステップであって、前記開口は前記バリア層を露出させる、除去するステップとを備える、方法。
【請求項２】
前記第１のマスキング層を形成する前記ステップは、
前記第１のマスキング層が前記制御ゲートの直接の上方にあり、
側方で前記不揮発性メモリ領域内の前記制御ゲートに隣接する前記選択ゲートの位置を画定するために前記第１のマスキング層の第１の端部が前記ポリシリコン層上にて前記制御ゲートから側方に伸張するように実行される、請求項１に記載の方法。
【請求項３】
前記不揮発性メモリ領域内の前記選択ゲート及び前記制御ゲートの上に保護層を形成するステップをさらに備え、前記保護層は前記論理領域を露出させる、請求項１に記載の方法。
【請求項４】
前記熱成長酸素含有絶縁体層を形成するステップよりも前に、前記制御ゲートの側壁に酸化物スペーサを形成するステップをさらに備える、請求項１に記載の方法。
【請求項５】
前記第１のマスキング層及び前記第２のマスキング層は同一のパターン化マスキング層の一部であり、前記不揮発性メモリ領域内の前記ポリシリコンの露出部分を除去するために前記第１のマスキング層を使用するステップ、及び、前記論理領域内の前記ポリシリコン層の露出部分を除去するために前記第２のマスキング層を使用するステップは同時に実行される、請求項１に記載の方法。
【請求項６】
前記バリア層は仕事関数設定金属を含んでなる、請求項１に記載の方法。
【請求項７】
前記不揮発性メモリ領域内の前記基板の上の前記電荷蓄積層に上に重なった前記制御ゲートを形成するステップは、
前記不揮発性メモリ領域及び前記論理領域内の前記基板の上に前記電荷蓄積層を形成するステップと、
前記不揮発性メモリ領域及び前記論理領域内の前記電荷蓄積層の上に第２のポリシリコン層を形成するステップと、
前記不揮発性メモリ領域内に前記制御ゲートを形成し、前記論理領域から前記第２のポリシリコン層及び前記電荷蓄積層を除去するために前記第２のポリシリコン層及び前記電荷蓄積層をパターニングするステップとを備える、請求項１に記載の方法。
【請求項８】
前記選択ゲートが形成された後、前記熱成長酸素含有絶縁体層の一部分は前記選択ゲートと前記制御ゲートとの間に位置する、請求項１に記載の方法。
【請求項９】
前記不揮発性メモリ領域内の前記ポリシリコン層の露出部分を除去するために前記第１のマスキング層を使用するステップ、及び、前記論理領域内の前記ポリシリコン層の露出部分を除去するために前記第２のマスキング層を使用するステップよりも後に、前記方法は、
側方で前記選択ゲートに隣接した前記基板内の第１のソース／ドレイン領域、及び、側方で前記制御ゲートに隣接した前記基板内の第２のソース／ドレイン領域を、前記選択ゲート及び前記制御ゲートが該第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に位置するように形成するステップと、
側方で前記ポリシリコン層の前記第２の部分の第１の側壁に隣接した前記基板内の第３のソース／ドレイン領域、及び、側方で前記ポリシリコン層の前記第２の部分の第２の側壁に隣接した前記基板内の第４のソース／ドレイン領域を形成するステップとをさらに備える、請求項１に記載の方法。
【請求項１０】
前記不揮発性メモリ領域内の前記ポリシリコン層の露出部分を除去するために前記第１のマスキング層を使用し、前記論理領域内のポリシリコン層の露出部分を除去するために前記第２のマスキング層を使用するステップよりも後に、前記方法は、
前記選択ゲート及び前記制御ゲートの外側側壁を包囲する第１の側壁スペーサ、ならびに、前記ポリシリコン層の前記第２の部分を包囲する第２の側壁スペーサを形成するステップをさらに備える、請求項９に記載の方法。
【請求項１１】
前記論理領域から前記熱成長酸素含有絶縁体層を除去するステップよりも前に、前記熱成長酸素含有絶縁体層の上に第２のポリシリコン層を形成するステップをさらに備え、前記ポリシリコン層は前記第２のポリシリコン層の上に形成され、
前記熱成長酸素含有絶縁体層を除去する前記ステップは、前記論理領域から前記第２のポリシリコン層を除去するステップをさらに備える、請求項１に記載の方法。
【請求項１２】
前記高ｋゲート絶縁体層及び前記バリア層を形成する前記ステップは、
前記不揮発性メモリ領域内の前記第２のポリシリコン層の上、及び前記論理領域内の前記基板の上に前記高ｋゲート絶縁体層を形成するステップと、
前記不揮発性メモリ領域内及び前記論理領域内の前記高ｋゲート絶縁体層の上に前記バリア層を形成するステップと、
前記不揮発性メモリ領域から前記高ｋゲート絶縁体層及び前記バリア層を除去するステップとを備える、請求項１１に記載の方法。
【請求項１３】
前記電荷蓄積層はナノ結晶または窒化物の少なくとも１つを含んでなる、請求項１に記載の方法。
【請求項１４】
前記結果として前記論理ゲートの位置に前記開口をもたらすために前記ポリシリコン層の前記第２の部分を除去するステップよりも後に、前記方法は、
前記不揮発性メモリ領域内の前記保護層の上、ならびに前記論理領域内の前記バリア層上の前記開口の中に論理ゲート層を形成するステップと、
前記論理ゲートの位置に論理ゲートをもたらすために前記論理ゲート層を平坦化するステップであって、該平坦化によって前記不揮発性メモリ領域から前記保護層が除去される、平坦化するステップとをさらに備える、請求項３に記載の方法。
【請求項１５】
基板の論理領域内の論理トランジスタ及び前記基板の不揮発性メモリ領域内の不揮発性メモリセルを製造するための方法において、
前記不揮発性メモリ領域内の前記基板の上の電荷蓄積層の上に重なった制御ゲートを形成するステップであって、前記制御ゲートはポリシリコンを含んでなる、形成するステップと、
前記制御ゲートの側壁上に酸化物スペーサを形成するステップと、
前記不揮発性メモリ領域内の前記基板上、前記制御ゲート上、及び前記論理領域内の前記基板上に酸素含有絶縁体層を熱成長させるステップと、
前記論理領域から前記酸素含有絶縁体層を除去するステップと、
前記論理領域内の前記基板の上に高ｋゲート絶縁体層を形成するステップと、
前記論理領域内の前記高ｋゲート絶縁体層の上にバリア層を形成するステップと、
前記不揮発性メモリ領域内の前記酸素含有絶縁体層の上及び前記論理領域内の前記バリア層の上にポリシリコン層を形成するステップと、
前記ポリシリコン層を平坦化するステップであって、前記酸素含有絶縁体層は前記制御ゲートの側壁に沿って位置する側壁部分を備える、平坦化するステップと、
前記不揮発性メモリ領域内の前記ポリシリコン層及び制御ゲートの上に第１のマスキング層を形成するステップであって、該第１のマスキング層は、前記不揮発性メモリ領域内に、前記制御ゲートに側方に隣接する選択ゲートの位置を画定し、
該第１のマスキング層は前記制御ゲートの直上にあり、側方で前記不揮発性メモリ領域内の前記制御ゲートに隣接する前記選択ゲートの位置を画定するために該第１のマスキング層の第１の端部は前記ポリシリコン層の上方にて前記制御ゲートから側方に伸張する、形成するステップと、
前記論理領域内の前記ポリシリコン層の上に第２のマスキング層を形成するステップであって、該第２のマスキング層は、前記論理領域内に論理ゲートの位置を画定する、形成するステップと、
前記不揮発性メモリ領域内の前記ポリシリコン層の露出部分を除去するために前記第１のマスキング層を使用するステップであって、前記ポリシリコン層の第１の部分は選択ゲートを形成するために前記選択ゲートの位置に留まる、使用するステップと、
前記論理領域内の前記ポリシリコン層の露出部分を除去するために前記第２のマスキング層を使用するステップであって、前記ポリシリコン層の第２の部分は前記論理ゲートの位置に留まる、使用するステップと、
前記不揮発性メモリ領域及び前記論理領域内に絶縁体層を形成するステップであって、前記絶縁体層は前記選択ゲート、前記制御ゲート、及び前記ポリシリコン層の前記第２の部分の上に形成される、形成するステップと、
前記ポリシリコン層の前記第２の部分を露出させるために前記絶縁体層を平坦化するステップと、
前記不揮発性メモリ領域内の前記選択ゲート及び前記制御ゲートの上に保護層を形成するステップであって、前記保護層は前記論理領域を露出させる、形成するステップと、
結果として前記論理ゲートの位置に開口をもたらすために前記ポリシリコン層の前記第２の部分を除去するステップであって、前記開口は前記バリア層を露出させる、除去するステップと、
前記不揮発性メモリ領域内の前記保護層の上及び前記論理領域内の前記バリア層上の前記開口の中に論理ゲート層を形成するステップと、
結果として前記論理ゲートの位置に論理ゲートをもたらすために前記論理ゲート層を平坦化するステップであって、該平坦化によって、前記不揮発性メモリ領域から前記保護層が除去される、平坦化するステップとを備える、方法。
【請求項１６】
前記論理領域から前記酸素含有絶縁体層を除去する前記ステップよりも前に、前記熱成長酸素含有絶縁体層の上に第２のポリシリコン層を形成するステップをさらに備え、
前記酸素含有絶縁体層を除去する前記ステップは、前記論理領域から前記第２のポリシリコン層を除去するステップをさらに備える、請求項１５に記載の方法。
【請求項１７】
前記高ｋゲート絶縁体層及び前記バリア層を形成する前記ステップは、
前記不揮発性メモリ領域内の前記第２のポリシリコン層の上、及び前記論理領域内の前記基板の上に前記高ｋゲート絶縁体層を形成するステップと、
前記不揮発性メモリ領域内及び前記論理領域内の前記高ｋゲート絶縁体層の上に前記バリア層を形成するステップと、
前記不揮発性メモリ領域から前記高ｋゲート絶縁体層及び前記バリア層を除去するステップとを備える、請求項１６に記載の方法。
【請求項１８】
前記ポリシリコン層の露出部分を除去するために前記パターン化マスキング層を使用する前記ステップよりも後で、前記不揮発性メモリ領域及び前記論理領域内に前記保護層を形成する前記ステップよりも前に、前記方法は、
側方で前記選択ゲートに隣接した前記基板内の第１のソース／ドレイン領域、及び、側方で前記制御ゲートに隣接した前記基板内の第２のソース／ドレイン領域を、前記選択ゲート及び前記制御ゲートが該第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に位置するように形成するステップと、
側方で前記ポリシリコン層の前記第２の部分の第１の側壁に隣接した前記基板内の第３のソース／ドレイン領域、及び、側方で前記ポリシリコン層の前記第２の部分の第２の側壁に隣接した前記基板内の第４のソース／ドレイン領域を形成するステップと、
前記選択ゲート及び前記制御ゲートの外側側壁を包囲する第１の側壁スペーサを形成するステップとをさらに備える、請求項１５に記載の方法。
【請求項１９】
前記バリア層は仕事関数設定金属を含んでなる、請求項１５に記載の方法。
【請求項２０】
基板の論理領域内の論理トランジスタ及び前記基板の不揮発性メモリ領域内の不揮発性メモリセルを製造するための方法であって、
前記不揮発性メモリ領域内の前記基板の上の電荷蓄積層の上に重なった制御ゲートを形成するステップであって、該制御ゲートはポリシリコンを含んでなり、前記電荷蓄積層はナノ結晶または窒化物の少なくとも１つを含んでなる、形成するステップと、
前記不揮発性メモリ領域内の前記基板及び前記制御ゲート上ならびに前記論理領域内の前記基板上に熱成長酸素含有絶縁体層を形成するステップと、
前記不揮発性メモリ領域及び前記論理領域内の前記熱成長酸素含有絶縁体層の上に第１のポリシリコン層を形成するステップと、
前記論理領域から前記熱成長酸素含有絶縁体層及び前記第１のポリシリコン層を除去するステップと、
前記不揮発性メモリ領域内の前記第１のポリシリコン層の上及び前記論理領域内の前記基板の上に高ｋゲート絶縁体層を形成するステップと、
前記不揮発性メモリ領域内及び前記論理領域内の前記高ｋゲート絶縁体層の上にバリア層を形成するステップと、
前記不揮発性メモリ領域から前記高ｋゲート絶縁体層及び前記バリア層を除去するステップと、
前記不揮発性メモリ領域内の前記第１のポリシリコン層の上及び前記論理領域内の前記バリア層の上に第２のポリシリコン層を形成するステップと、
前記第２のポリシリコン層を平坦化するステップであって、前記熱成長酸素含有絶縁体層は前記制御ゲートの側壁に沿って位置する側壁部分を備える、平坦化するステップと、
前記不揮発性メモリ領域内の前記ポリシリコン層及び制御ゲートの上に第１のマスキング層を形成するステップであって、該第１のマスキング層は、前記不揮発性メモリ領域内に、前記制御ゲートに側方に隣接する選択ゲートの位置を画定し、
該第１のマスキング層は前記制御ゲートの直接の上方にあり、側方で前記不揮発性メモリ領域内の前記制御ゲートに隣接する前記選択ゲートの位置を画定するために該第１のマスキング層の第１の端部は前記第２のポリシリコン層の上方にて前記制御ゲートから側方に伸張する、形成するステップと、
前記論理領域内の前記第２のポリシリコン層の上に第２のマスキング層を形成するステップであって、該第２のマスキング層は、前記論理領域内に論理ゲートの位置を画定する、形成するステップと、
前記不揮発性メモリ領域内の前記第２のポリシリコン層の露出部分を除去するために前記第１のマスキング層を使用するステップであって、前記第２のポリシリコン層の第１の部分は選択ゲートを形成するために前記選択ゲートの位置に留まる、使用するステップと、
前記論理領域内の前記第２のポリシリコン層の露出部分を除去するために前記第２のマスキング層を使用するステップであって、前記第２のポリシリコン層の第２の部分は前記論理ゲートの位置に留まる、使用するステップと、
前記不揮発性メモリ領域及び前記論理領域内に絶縁体層を形成するステップであって、該絶縁体層は前記選択ゲート、前記制御ゲート、及び前記第２のポリシリコン層の前記第２の部分の上に形成される、形成するステップと、
前記第２のポリシリコン層の前記第２の部分を露出させるために前記絶縁体層を平坦化するステップと、
前記不揮発性メモリ領域内の前記選択ゲート及び前記制御ゲートの上に保護層を形成するステップであって、該保護層は前記論理領域を露出させる、形成するステップと、
結果として前記論理ゲートの位置に開口をもたらすために前記第２のポリシリコン層の前記第２の部分を除去するステップであって、前記開口は前記バリア層を露出させる、除去するステップと、
前記不揮発性メモリ領域内の前記保護層の上及び前記論理領域内の前記バリア層上の前記開口の中に論理ゲート層を形成するステップと、
結果として前記論理ゲートの位置に論理ゲートをもたらすために前記論理ゲート層を平坦化するステップであって、該平坦化によって、前記不揮発性メモリ領域から前記保護層が除去される、平坦化するステップとを備える、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ一般に関し、より詳細には、同一の集積回路上で不揮発性メモリを論理トランジスタと統合することに関する。
【背景技術】
【０００２】
多くの半導体デバイスは、同じ集積回路（ＩＣ）上で不揮発性メモリ（ＮＶＭ）トランジスタを他のトランジスタタイプとともに含むか、または組み込む。種々のトランジスタタイプのための製造工程は同じでない場合があり、これらの工程が統合される必要がある。たとえば、不揮発性メモリをＣＭＯＳ（相補型金属酸化膜半導体）と統合するために、ＣＭＯＳ工程は、不揮発性メモリメモリセル及び支持デバイスを作製するのに必要な工程ステップを含むように変更され得る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第６７７７７６１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
不揮発性フラッシュメモリは、一般的に、たとえば、ＣＭＯＳ論理回路を有するシステム・オン・チップ（ＳｏＣ）集積回路内に組み込まれる。不揮発性フラッシュメモリは、ポリシリコンからなるフローティングゲートを有するか、またはナノ結晶からなる電荷蓄積層もしくはＯＮＯ（酸化物−窒化物−酸化物）層を使用する場合がある。メモリセルは、ポリシリコン、金属、またはその両方を含む制御ゲートをも有する場合がある。加えて、論理トランジスタ内に高ｋ（ｋは材料の誘電率を指す）ゲート絶縁体を使用することが望ましい場合がある。不揮発性メモリセルを、金属ゲート及び高ｋゲート絶縁体を有する論理トランジスタと同一の集積回路上で一体化することは、多くの追加の工程ステップを必要とする場合がある。
【０００５】
不揮発性メモリセルアレイを、金属ゲート／高ｋ絶縁体論理トランジスタとともに効率的に組み込む工程統合方法論が必要とされる。
【課題を解決するための手段】
【０００６】
本発明の一実施形態によると、基板の論理領域内の論理トランジスタ及び前記基板の不揮発性メモリ領域内の不揮発性メモリセルを製造するために方法において、
前記不揮発性メモリ領域内において前記基板上の電荷蓄積層の上に重なった制御ゲートを形成するステップと、
前記不揮発性メモリ領域内の前記基板及び前記制御ゲート上ならびに前記論理領域内の前記基板上に熱成長酸素含有絶縁体層を形成するステップと、
前記論理領域から前記熱成長酸素含有絶縁体層を除去するステップと、
前記論理領域内の前記基板の上に高ｋゲート絶縁体層を形成するステップと、
前記論理領域内の前記高ｋゲート絶縁体層の上にバリア層を形成するステップと、
前記不揮発性メモリ領域内の前記熱成長酸素含有絶縁体層の上及び前記論理領域内の前記バリア層の上にポリシリコン層を形成するステップと、
前記ポリシリコン層を平坦化するステップと、
前記不揮発性メモリ領域内の前記ポリシリコン層及び制御ゲートの上に第１のマスキング層を形成するステップであって、前記第１のマスキング層は、前記不揮発性メモリ領域内にて、前記制御ゲートに側方に隣接する選択ゲートの位置を画定する、形成するステップと、
前記論理領域内の前記ポリシリコン層の上に第２のマスキング層を形成するステップであって、該第２のマスキング層は、前記論理領域内に論理ゲートの位置を画定する、形成するステップと、
前記不揮発性メモリ領域内の前記ポリシリコン層の露出部分を除去するために前記第１のマスキング層を使用するステップであって、前記ポリシリコン層の第１の部分は選択ゲートを形成するために前記選択ゲートの位置に留まる、前記第１のマスキング層を使用するステップと、
前記論理領域内の前記ポリシリコン層の露出部分を除去するために前記第２のマスキング層を使用するステップであって、前記ポリシリコン層の第２の部分は前記論理ゲートの位置に留まる、前記第２のマスキング層を使用するステップと、
前記不揮発性メモリ領域及び前記論理領域内に絶縁体層を形成するステップであって、該絶縁体層は前記選択ゲート、前記制御ゲート、及び前記ポリシリコン層の前記第２の部分の上に形成される、形成するステップと、
前記ポリシリコン層の前記第２の部分を露出させるために前記絶縁体層を平坦化するステップと、
前記論理ゲートの位置に開口をもたらすために前記ポリシリコン層の前記第２の部分を除去するステップであって、前記開口は前記バリア層を露出させる、除去するステップとを備える、方法を要旨とする。
【図面の簡単な説明】
【０００７】
【図１】一実施形態に応じた処理の一段階における半導体デバイスの断面図。
【図２】図１の処理の後続の工程における半導体デバイスの断面図。
【図３】図２の処理の後続の工程における半導体デバイスの断面図。
【図４】図３に示す半導体デバイスの一部分をより詳細に示す図。
【図５】図３の処理の後続の工程における半導体デバイスの断面図。
【図６】図５の処理の後続の工程における半導体デバイスの断面図。
【図７】図６の処理の後続の工程における半導体デバイスの断面図。
【図８】図７の処理の後続の工程における半導体デバイスの断面図。
【図９】図８の処理の後続の工程における半導体デバイスの断面図。
【図１０】図９の処理の後続の工程における半導体デバイスの断面図。
【図１１】図１０の処理の後続の工程における半導体デバイスの断面図。
【図１２】図１１の処理の後続の工程における半導体デバイスの断面図。
【図１３】図１２の処理の後続の工程における半導体デバイスの断面図。
【図１４】図１３の処理の後続の工程における半導体デバイスの断面図。
【図１５】図１４の処理の後続の工程における半導体デバイスの断面図。
【図１６】図１５の処理の後続の工程における半導体デバイスの断面図。
【図１７】図１６の処理の後続の工程における半導体デバイスの断面図。
【図１８】図１７の処理の後続の工程における半導体デバイスの断面図。
【発明を実施するための形態】
【０００８】
本発明は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。
【０００９】
一態様において、不揮発性メモリ（ＮＶＭ）セル及び論理トランジスタの統合は、不揮発性メモリ及びロジックを単一の集積回路上で効率的に一体化する。この一体化は、選択ゲートのゲート絶縁体に熱酸化物を利用し、ロジックの金属ゲートを得るために部分置換ゲートを利用する。これは、図面及び以下の記載を参照することによってより良好に理解される。
【００１０】
本明細書に記載の半導体基板は、熱酸化可能な上面を有する任意の半導体基板であることができる。
【００１１】
図１には、半導体基板１６と、基板１６の一部分の内部及び上方の不揮発性メモリ領域１２と、基板１６の一部分の内部及び上方の論理領域１４と、基板１６の上のハードマスク層１８とを有する半導体デバイス１０が示されている。同じ基板１６の内部及び上方に、他の領域が存在してもよい。単一の論理トランジスタ及び単一の不揮発性メモリセルを形成するための工程が、後続の図面に示され、これはこれらの領域に形成されることになる他のトランジスタ及びメモリセルの例示である。ハードマスク層１８は窒化物であってもよく、約１００オングストローム厚であってもよい。他の材料及び厚さも使用されてもよい。
【００１２】
図２には、不揮発性メモリ領域１２からハードマスク層１８を除去した後の半導体デバイス１０が示されている。図示されていないマスクが、このエッチングに使用される。
【００１３】
図３には、基板１６上の不揮発性メモリ領域１２の上、及びハードマスク層１８上の論理領域１４の上に電荷蓄積層２０を堆積した後の半導体デバイス１０が示されている。
【００１４】
図４には、電荷蓄積層２０がより詳細に示されている。電荷蓄積層２０は、基板１６上の絶縁体層２２と、例示的なナノ結晶２８を含む、絶縁体層２２上の複数のナノ結晶２４と、ナノ結晶２４の上及び周囲にある、絶縁体層２２上の絶縁体層２６とを有する。絶縁体層２２，２６は好適には酸化物である。絶縁体層２２は、それを通じて電荷がナノ結晶２４へプログラムのために流れる絶縁体層、及び、ナノ結晶２４とチャネルとの間のゲート絶縁体である。絶縁体層２６は、それを通じて電荷がナノ結晶２４から消去のために流れる絶縁体層である。ナノ結晶２４は、後続の熱酸化ステップに耐えることを可能にするために、好適にはシリコンである。
【００１５】
図５には、不揮発性メモリ領域１２及び論理領域１４内の電荷蓄積層２０上にゲート材料３０を形成した後の半導体デバイスが示されている。ゲート材料３０は、約８００〜１０００オングストロームの厚さを有してもよい。ゲート材料３０は、ポリシリコンを上回る利点を提供することができる金属であってもよい。ポリシリコンも使用されてもよい。ゲート材料３０はまた、金属及びポリシリコンなどからなる複数の導電性材料から形成される積層、すなわちスタックであってもよい。
【００１６】
図６には、ゲート材料３０及び電荷蓄積層２０をエッチングした後の半導体デバイス１０が示されている。ゲート材料３０にはパターニングする以外に何ら変更する必要はないが、結果として不揮発性メモリ領域１２における機能的構造、すなわち制御ゲート３２として使用されることになるものになる。ゲート材料３０、電荷蓄積層２０、及びハードマスク層１８は論理領域１４から除去され、それによって、論理領域１４において基板１６の上面が露出される。不揮発性メモリ領域１２における基板１６の上部も、制御ゲート３２が存在する場所を除いて露出される。
【００１７】
図７には、不揮発性メモリ領域１２及び論理領域１４の露出部上ならびに制御ゲート３２上に絶縁体層２１を形成した後の半導体デバイス１０が示されている。基板１６上の絶縁体層２１は熱成長し、堆積される酸化物層ではなく、熱を使用して成長される酸化物層である、熱酸化物層と称される場合がある。制御ゲート上の絶縁体層２１も酸化物であるが、主に堆積された酸化物である。したがって、絶縁体層２１は酸化物層２１とし称される場合がある。制御ゲート３２上の酸化物層２１は一致する酸化物層を最初に堆積して、その後、制御ゲート３２の周囲に側壁スペーサを形成し基板１６から一致する酸化物層を除去する異方性エッチングを行うことによって形成される。その後、熱酸化ステップが実行されて、結果として酸化物層２１が基板１６上に成長される。この基板１６上の酸化物層２１の成長は相対的に高温であり、金属層が以前に形成されている場合に金属層に対する損傷を引き起こし得る温度よりも高い。結果として、基板１６上の酸化物層２１は形成されることになる選択ゲートのゲート絶縁体として高品質かつ効率的になる。酸化物層２１は、ほぼすべてが堆積されわずかにのみ成長される制御ゲート３２上で、成長のみが行われ得る基板１６上よりも厚くなってもよい。不揮発性メモリ領域１２及び論理領域１４内で酸化物層２１上にポリシリコンの層２３が形成される。ポリシリコン２３は酸化物層２１よりも厚いが、制御ゲート３２の高さよりも大幅に薄い。層２３は、論理領域１４の処理の間ハードマスクとして機能し、酸化物層２１の保護において特に重要であり、当該酸化物層は基板１６上にあって形成されることになる選択ゲートのゲート絶縁体として機能することになる。
【００１８】
図８には、論理領域１４から酸化物層２１及びポリシリコン層２３を除去し、高ｋ絶縁体層３４、及び、形成されることになる論理トランジスタの仕事関数設定層として機能することになる金属層３５を堆積した後の半導体デバイス１０が示されている。
【００１９】
図９には、不揮発性メモリ領域１２から高ｋ絶縁体層３４及び金属層３５を除去した後の半導体デバイス１０が示されている。
【００２０】
図１０には、不揮発性メモリ領域１２においてはポリシリコン層２３と同一の層を形成するが、論理領域１４においては単純に金属層３５の上に堆積するポリシリコン層を堆積することから生じる、ポリシリコン層３６を形成した後の半導体デバイス１０が示されている。その結果、ポリシリコン層３６は不揮発性メモリ領域１２において、論理領域１４の上よりも厚くなる。
【００２１】
図１１には、制御ゲート３２とおおよそ同じ高さを有する平坦な形態の層３６を残すように、層３６に対して化学機械研磨（ＣＭＰ）のような平坦化工程を実行した後の、ポリシリコン層２３及び３６が融合して単一の層になった半導体デバイス１０が示されている。ＣＭＰ工程の前に、突出部を支持するための犠牲層が最初に堆積されてもよく、それによって、突出部がある場所での欠陥の可能性が低減する。
【００２２】
図１２には、選択ゲートを画定するための、制御ゲート３２の第１の側壁面３３から外方に延在する第１の側壁３９を有する、不揮発性メモリ領域１２内の、制御ゲート３２の上の第１の部分を有するパターン化フォトレジスト３８を形成した後の半導体デバイス１０が示されている。パターン化フォトレジスト３８の、不揮発性メモリ領域１２内の第１の部分は、酸化物層２１に実質的に位置整合されている第２の側壁４１を有し、酸化物層２１は制御ゲート３２の第２の側壁面３７に沿っている。制御ゲート３２の第２の側壁面３７は制御ゲート３２の第１の側壁面３３の反対側にある。酸化物層２１の制御ゲート３２の側壁面に沿った水平厚さは好適には、不揮発性メモリ領域１２内のフォトレジスト３８の第２の側壁４１が制御ゲート３２の上にもポリシリコン層３６の上にもなく、制御ゲート３２の第２の側壁面３７に沿った酸化物層２１の上のみにあるように、不揮発性メモリ領域１２内のフォトレジスト３８の第２の側壁４１の位置整合許容範囲の少なくとも２倍である。パターン化フォトレジスト３８は、論理トランジスタのゲートを画定するのに使用されることになる、論理領域１４内の第２の部分を有する。
【００２３】
図１３には、パターン化フォトレジスト３８を、選択ゲートであり、選択ゲート６１と称される場合がある、ポリシリコン層３６の、不揮発性メモリ領域１２内の制御ゲート３２に隣接する不揮発性メモリ領域１２内の第１の部分、及び、ダミーゲート６３と称される場合がある、ポリシリコン層３６の、論理領域１４内の第２の部分を残すマスクとして使用してエッチングを実行した後の半導体デバイス１０が示されている。酸化物層２１の、パターン化フォトレジスト３８によって被覆されていなかった部分も除去される。酸化物層２１は制御ゲート３２の上に留まってもよい。ダミーゲート６３は、後続の処理の間に充填金属に置換されることになる。代替の実施形態において、選択ゲート及びダミー論理ゲートをパターニングするステップは別個のステップにおいて行われてもよい。
【００２４】
図１４には、トランジスタを形成するために側壁スペーサを形成し、一般的な様式でインプラントを実行した後の半導体デバイス１０が示されている。結果として、ポリシリコン層３６の第１の部分及び制御ゲート３２の周囲の側壁スペーサ４０、選択ゲート６１の第１の側壁に実質的に位置整合されている、基板１６内のソース／ドレイン領域４４、制御ゲート３２の第２の側壁に実質的に位置整合されているソース／ドレイン領域４６、ダミーゲート６３の周囲の側壁スペーサ４２、ダミーゲート６３の第１の側壁に実質的に位置整合されているソース／ドレイン領域４８、ダミーゲート６３の第２の側壁に実質的に位置整合されているソース／ドレイン領域５０がもたらされている。ソース／ドレイン形成に続いて、ゲート及びソース／ドレイン領域が従来の処理を使用してシリサイド化されてもよい。側壁スペーサ４０，４２は付加的に、ゲートとスペーサとの間にライナ層を有してもよい。代替の実施形態において、ソース／ドレイン領域４４，４６は、ソース／ドレイン領域４８，５０とは別個に形成されてもよい。
【００２５】
図１５には、層間絶縁体５２を堆積によって形成し、その後、化学的機械研磨（ＣＭＰ）を行った後の半導体デバイス１０が示されている。したがって、図１５は、側壁スペーサ４０，４２の周囲の部分を有する層間絶縁体５２を示している。ＣＭＰの結果として、選択ゲート６１、制御ゲート３２及びダミーゲート６３が露出される。ＣＭＰは、側壁スペーサ４０，４２の形成の間に選択ゲート６１及び制御ゲート３２の上部の間に形成する場合がある小さい間隙領域を除去する。
【００２６】
図１６には、不揮発性メモリ部分１２の上にハードマスク層４３を形成し、その後ダミーゲート６３を除去した後の半導体デバイス１０が示されている。ハードマスク層４３は窒化ケイ素を含んでもよい。ダミーゲート６３の除去はマスクを用いずに達成されてもよい。ハードマスク層４３は、ブランケット堆積を行い、その後、ブランケット堆積の論理領域の上の部分を除去することによって形成されてもよい。ダミーゲート６３を除去することによって、側壁スペーサ４２の内部に開口４５が残り、仕事関数設定層である金属層３５の上面が露出される。
【００２７】
図１７には、図１６に示すようにダミーゲート６３を除去することによって形成された開口４５を充填するゲート材料５６を形成した後の半導体デバイス１０が示されている。ゲート材料５６は、金属または金属及びポリシリコンの何らかの組合せであってもよい。
【００２８】
図１８には、ＣＭＰを実行した後の半導体デバイス１０が示されている。その結果、不揮発性メモリ領域１２においてはハードマスク層４３及びゲート材料５６が除去され、論理領域１４においては層間絶縁体５２の上のゲート材料５６が除去される。これによって、側壁スペーサ４２の内部にある、図１６に示す開口４５内に含まれる、論理領域１４内の論理ゲート５６が残る。この結果、不揮発性メモリ領域１２内の不揮発性メモリセルが完成し、論理領域１４内の論理トランジスタが完成する。
【００２９】
このように、不揮発性メモリメモリセル及び論理トランジスタを効率的に形成する様式が達成され、ゲート絶縁体は熱成長されるかまたは高ｋであることができ、ゲートはポリシリコンまたは金属であることができ、蓄積層はポリシリコンまたは金属ナノ結晶であることができる。代替の実施形態において、蓄積層は窒化物であることができる。
【００３０】
これまでで、基板の論理領域内の論理トランジスタ及び基板の不揮発性メモリ領域内の不揮発性メモリセルを作成する方法が開示されたことを諒解されたい。方法は、不揮発性メモリ領域内の基板の上の電荷蓄積層の上に重なった制御ゲートを形成するステップを含む。方法は、不揮発性メモリ領域内の基板及び制御ゲート上ならびに論理領域内の基板上に熱成長酸素含有絶縁体層を形成するステップをさらに含む。方法は、論理領域から熱成長酸素含有絶縁体層を除去するステップをさらに含む。方法は、論理領域内の基板の上に高ｋゲート絶縁体層を形成するステップをさらに含む。方法は、論理領域内の高ｋゲート絶縁体層の上にバリア層を形成するステップをさらに含む。方法は、不揮発性メモリ領域内の熱成長酸素含有絶縁体層の上及び論理領域内のバリア層の上にポリシリコン層を形成するステップをさらに含む。方法は、ポリシリコン層を平坦化するステップをさらに含む。方法は、不揮発性メモリ領域内のポリシリコン層及び制御ゲートの上に第１のマスキング層を形成するステップをさらに含み、第１のマスキング層は、不揮発性メモリ領域内に、制御ゲートに側方に隣接する選択ゲートの位置を画定する。方法は、論理領域内のポリシリコン層の上に第２のマスキング層を形成するステップをさらに含み、第２のマスキング層は、論理領域内に論理ゲートの位置を画定する。方法は、不揮発性メモリ領域内のポリシリコン層の露出部分を除去するために第１のマスキング層を使用するステップをさらに含み、ポリシリコン層の第１の部分は選択ゲートを形成するために選択ゲートの位置に留まる。方法は、論理領域内のポリシリコン層の露出部分を除去するために第２のマスキング層を使用するステップをさらに含み、ポリシリコン層の第２の部分は論理ゲートの位置に留まる。方法は、不揮発性メモリ領域及び論理領域内に絶縁体層を形成するステップをさらに含み、絶縁体層は選択ゲート、制御ゲート、及びポリシリコン層の第２の部分の上に形成される。方法は、ポリシリコン層の第２の部分を露出させるために絶縁体層を平坦化するステップをさらに含む。方法は、結果として論理ゲートの位置に開口をもたらすためにポリシリコン層の第２の部分を除去するステップをさらに含み、開口はバリア層を露出させる。方法は、第１のマスキング層を形成するステップが、第１のマスキング層が制御ゲートの直上にあり、側方で不揮発性メモリ領域内の制御ゲートに隣接する選択ゲートの位置を画定するために第１のマスキング層の第１の端部が前記ポリシリコン層上にて制御ゲートから側方に伸張するように実行されることをさらに特徴としてもよい。方法は、不揮発性メモリ領域内の選択ゲート及び制御ゲートの上に保護層を形成するステップをさらに含んでもよく、保護層は論理領域を露出させる。方法は、熱成長酸素含有絶縁体層を形成するステップよりも前に、制御ゲートの側壁上に酸化物スペーサを形成するステップをさらに含んでもよい。方法は、第１のマスキング層及び第２のマスキング層が同じパターン化マスキング層の部分であり、不揮発性メモリ領域内のポリシリコンの露出部分を除去するために第１のマスキング層を使用するステップ、及び、論理領域内のポリシリコン層の露出部分を除去するために第２のマスキング層を使用するステップが同時に実行されることをさらに特徴としてもよい。方法は、バリア層が仕事関数設定金属を備えることをさらに特徴としてもよい。方法は、不揮発性メモリ領域内の基板の上の電荷蓄積層に上に重なった制御ゲートを形成するステップが、不揮発性メモリ領域及び論理領域内の基板の上に電荷蓄積層を形成するステップと、不揮発性メモリ領域及び論理領域内の電荷蓄積層の上に第２のポリシリコン層を形成するステップと、不揮発性メモリ領域内に制御ゲートを形成し、論理領域から第２のポリシリコン層及び電荷蓄積層を除去するために第２のポリシリコン層及び電荷蓄積層をパターニングするステップとを含むことをさらに特徴としてもよい。方法は、選択ゲートが形成された後、熱成長酸素含有絶縁体層の一部分が選択ゲートと制御ゲートとの間に位置することをさらに特徴としてもよい。方法は、不揮発性メモリ領域内のポリシリコン層の露出部分を除去するために第１のマスキング層を使用するステップ、及び、論理領域内のポリシリコン層の露出部分を除去するために第２のマスキング層を使用するステップよりも後に、当該方法が、側方で選択ゲートに隣接した基板内の第１のソース／ドレイン領域、及び、側方で制御ゲートに隣接した基板内の第２のソース／ドレイン領域を、選択ゲート及び制御ゲートが当該第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に位置するように形成するステップと、側方でポリシリコン層の第２の部分の第１の側壁に隣接した基板内の第３のソース／ドレイン領域、及び、側方でポリシリコン層の第２の部分の第２の側壁に隣接した基板内の第４のソース／ドレイン領域を形成するステップとをさらに含むことをさらに特徴としてもよい。方法は、不揮発性メモリ領域内のポリシリコン層の露出部分を除去するために第１のマスキング層を使用し、論理領域内のポリシリコン層の露出部分を除去するために第２のマスキング層を使用するステップよりも後に、当該方法が、選択ゲート及び制御ゲートの外側側壁を包囲する第１の側壁スペーサ、ならびに、ポリシリコン層の第２の部分を包囲する第２の側壁スペーサを形成するステップをさらに含むことをさらに特徴としてもよい。方法は、論理領域から熱成長酸素含有絶縁体層を除去するステップよりも前に、熱成長酸素含有絶縁体層の上に第２のポリシリコン層を形成するステップをさらに含んでもよく、上記ポリシリコン層は第２のポリシリコン層の上に形成され、熱成長酸素含有絶縁体層を除去するステップは、論理領域から第２のポリシリコン層を除去するステップをさらに備える。方法は、高ｋゲート絶縁体層及びバリア層を形成するステップが、不揮発性メモリ領域内の第２のポリシリコン層の上、及び論理領域内の基板の上に高ｋゲート絶縁体層を形成するステップと、不揮発性メモリ領域内及び論理領域内の高ｋゲート絶縁体層の上にバリア層を形成するステップと、不揮発性メモリ領域から高ｋゲート絶縁体層及びバリア層を除去するステップとを含むことをさらに特徴としてもよい。方法は、電荷蓄積層がナノ結晶または窒化物の少なくとも１つを備えることをさらに特徴としてもよい。方法は、結果として論理ゲートの位置に開口をもたらすためにポリシリコン層の第２の部分を除去するステップよりも後に、当該方法が、不揮発性メモリ領域内の保護層の上、ならびに論理領域内のバリア層上の開口の中に論理ゲート層を形成するステップと、結果として論理ゲートの位置に論理ゲートをもたらすために論理ゲート層を平坦化するステップであって、当該平坦化によって不揮発性メモリ領域から保護層が除去される、平坦化するステップとをさらに含むことをさらに特徴としてもよい。
【００３１】
基板の論理領域内の論理トランジスタ及び基板の不揮発性メモリ領域内の不揮発性メモリセルを作成する方法も記載されている。方法は、不揮発性メモリ領域内の基板の上の電荷蓄積層の上に重なった制御ゲートを形成するステップを含み、制御ゲートはポリシリコンを備える。方法は、制御ゲートの側壁上に酸化物スペーサを形成するステップをさらに含む。方法は、不揮発性メモリ領域内の基板上、制御ゲート上、及び論理領域内の基板上に酸素含有絶縁体層を熱成長させるステップをさらに含む。方法は、論理領域から酸素含有絶縁体層を除去するステップをさらに含む。方法は、論理領域内の基板の上に高ｋゲート絶縁体層を形成するステップをさらに含む。方法は、論理領域内の高ｋゲート絶縁体層の上にバリア層を形成するステップをさらに含む。方法は、不揮発性メモリ領域内の酸素含有絶縁体層の上及び論理領域内のバリア層の上にポリシリコン層を形成するステップをさらに含む。方法は、ポリシリコン層を平坦化するステップをさらに含み、酸素含有絶縁体層は制御ゲートの側壁に沿って位置する側壁部分を備える。方法は、不揮発性メモリ領域内のポリシリコン層及び制御ゲートの上に第１のマスキング層を形成するステップをさらに含み、第１のマスキング層は、不揮発性メモリ領域内に、制御ゲートに側方に隣接する選択ゲートの位置を画定し、第１のマスキング層は制御ゲートの直上にあり、側方で不揮発性メモリ領域内の制御ゲートに隣接する選択ゲートの位置を画定するために第１のマスキング層の第１の端部は前記ポリシリコン層上にて制御ゲートから側方に伸張する。方法は、論理領域内のポリシリコン層の上に第２のマスキング層を形成するステップをさらに含み、第２のマスキング層は、論理領域内に論理ゲートの位置を画定する。方法は、不揮発性メモリ領域内のポリシリコン層の露出部分を除去するために第１のマスキング層を使用するステップをさらに含み、ポリシリコン層の第１の部分は選択ゲートを形成するために選択ゲートの位置に留まる。方法は、論理領域内のポリシリコン層の露出部分を除去するために第２のマスキング層を使用するステップをさらに含み、ポリシリコン層の第２の部分は論理ゲートの位置に留まる。方法は、不揮発性メモリ領域及び論理領域内に絶縁体層を形成するステップをさらに含み、絶縁体層は選択ゲート、制御ゲート、及びポリシリコン層の第２の部分の上に形成される。方法は、ポリシリコン層の第２の部分を露出させるために絶縁体層を平坦化するステップをさらに含む。方法は、不揮発性メモリ領域内の選択ゲート及び制御ゲートの上に保護層を形成するステップをさらに含み、保護層は論理領域を露出させる。方法は、結果として論理ゲートの位置に開口をもたらすためにポリシリコン層の第２の部分を除去するステップをさらに含み、開口はバリア層を露出させる。方法は、不揮発性メモリ領域内の保護層の上及び論理領域内のバリア層上の開口の中に論理ゲート層を形成するステップをさらに含む。方法は、結果として論理ゲートの位置に論理ゲートをもたらすために論理ゲート層を平坦化するステップをさらに含み、当該平坦化によって、不揮発性メモリ領域から保護層が除去される。方法は、論理領域から酸素含有絶縁体層を除去するステップよりも前に、熱成長酸素含有絶縁体層の上に第２のポリシリコン層を形成するステップをさらに含んでもよく、酸素含有絶縁体層を除去するステップは、論理領域から第２のポリシリコン層を除去するステップをさらに含む。方法は、高ｋゲート絶縁体層及びバリア層を形成するステップが、不揮発性メモリ領域内の第２のポリシリコン層の上、及び論理領域内の基板の上に高ｋゲート絶縁体層を形成するステップと、不揮発性メモリ領域内及び論理領域内の高ｋゲート絶縁体層の上にバリア層を形成するステップと、不揮発性メモリ領域から高ｋゲート絶縁体層及びバリア層を除去するステップとを含むことをさらに特徴としてもよい。方法は、ポリシリコン層の露出部分を除去するためにパターン化マスキング層を使用するステップよりも後で、不揮発性メモリ領域及び論理領域内に保護層を形成するステップよりも前に、当該方法が、側方で選択ゲートに隣接した基板内の第１のソース／ドレイン領域、及び、側方で制御ゲートに隣接した基板内の第２のソース／ドレイン領域を、選択ゲート及び制御ゲートが当該第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に位置するように形成するステップと、側方でポリシリコン層の第２の部分の第１の側壁に隣接した基板内の第３のソース／ドレイン領域、及び、側方でポリシリコン層の第２の部分の第２の側壁に隣接した基板内の第４のソース／ドレイン領域を形成するステップと、選択ゲート及び制御ゲートの外側側壁を包囲する第１の側壁スペーサを形成するステップとをさらに含むことをさらに特徴としてもよい。方法は、バリア層が仕事関数設定金属を備えることをさらに特徴としてもよい。
【００３２】
基板の論理領域内の論理トランジスタ及び基板の不揮発性メモリ領域内の不揮発性メモリセルを作成する方法も開示される。方法は、不揮発性メモリ領域内の基板の上の電荷蓄積層の上に重なった制御ゲートを形成するステップを含み、制御ゲートはポリシリコンを備え、電荷蓄積層はナノ結晶または窒化物の少なくとも１つを含む。方法は、さらに含む。方法は、不揮発性メモリ領域内の基板及び制御ゲート上ならびに論理領域内の基板上に熱成長酸素含有絶縁体層を形成するステップをさらに含む。方法は、不揮発性メモリ領域及び論理領域内の熱成長酸素含有絶縁体層の上に第１のポリシリコン層を形成するステップをさらに含む。方法は、論理領域から熱成長酸素含有絶縁体層及び第１のポリシリコン層を除去するステップをさらに含む。方法は、不揮発性メモリ領域内の第１のポリシリコン層の上及び論理領域内の基板の上に高ｋゲート絶縁体層を形成するステップをさらに含む。方法は、不揮発性メモリ領域内及び論理領域内の高ｋゲート絶縁体層の上にバリア層を形成するステップをさらに含む。方法は、不揮発性メモリ領域から高ｋゲート絶縁体層及びバリア層を除去するステップと、不揮発性メモリ領域内の第１のポリシリコン層の上及び論理領域内のバリア層の上に第２のポリシリコン層を形成するステップとをさらに含む。方法は、第２のポリシリコン層を平坦化するステップをさらに含み、熱成長酸素含有絶縁体層は制御ゲートの側壁に沿って位置する側壁部分を備える。方法は、不揮発性メモリ領域内のポリシリコン層及び制御ゲートの上に第１のマスキング層を形成するステップをさらに含み、第１のマスキング層は、不揮発性メモリ領域内に、制御ゲートに側方に隣接する選択ゲートの位置を画定し、第１のマスキング層は制御ゲートの直上にあり、側方で不揮発性メモリ領域内の制御ゲートに隣接する選択ゲートの位置を画定するために第１のマスキング層の第１の端部は第２のポリシリコン層上にて制御ゲートから側方に伸張する。方法は、論理領域内の第２のポリシリコン層の上に第２のマスキング層を形成するステップをさらに含み、第２のマスキング層は、論理領域内に論理ゲートの位置を画定する。方法は、不揮発性メモリ領域内の第２のポリシリコン層の露出部分を除去するために第１のマスキング層を使用するステップをさらに含み、第２のポリシリコン層の第１の部分は選択ゲートを形成するために選択ゲートの位置に留まる。方法は、論理領域内の第２のポリシリコン層の露出部分を除去するために第２のマスキング層を使用するステップをさらに含み、第２のポリシリコン層の第２の部分は論理ゲートの位置に留まる。方法は、不揮発性メモリ領域及び論理領域内に絶縁体層を形成するステップをさらに含み、絶縁体層は選択ゲート、制御ゲート、及び第２のポリシリコン層の第２の部分の上に形成される。方法は、第２のポリシリコン層の第２の部分を露出させるために絶縁体層を平坦化するステップをさらに含む。方法は、不揮発性メモリ領域内の選択ゲート及び制御ゲートの上に保護層を形成するステップをさらに含み、保護層は論理領域を露出させる。方法は、結果として論理ゲートの位置に開口をもたらすために第２のポリシリコン層の第２の部分を除去するステップをさらに含み、開口はバリア層を露出させる。方法は、不揮発性メモリ領域内の保護層の上及び論理領域内のバリア層上の開口の中に論理ゲート層を形成するステップをさらに含む。方法は、結果として論理ゲートの位置に論理ゲートをもたらすために論理ゲート層を平坦化するステップをさらに含み、当該平坦化によって、不揮発性メモリ領域から保護層が除去される。
【００３３】
本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変及び変更を為すことができる。たとえば、さまざまな寸法は記載されているものとは異なってもよい。したがって、本明細書及び図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。
【００３４】
別途記載されない限り、「第１の」及び「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。したがって、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。
【符号の説明】
【００３５】
１２…不揮発性メモリ領域、１４…論理領域、１６…基板、２０…電荷蓄積層、２１…絶縁体層、２３，３６…ポリシリコン層、３２…制御ゲート、３４…高ｋ絶縁体層、３５…金属層、３８…フォトレジスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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