(57)【要約】      （修正有）【課題】アクティブフェーズドアレイアンテナシステムを小さくて軽い上に低廉な価格で実現することができるように、マイクロ波増幅器、デジタル位相変位器、デジタル減衰器だけではなく、これを制御するためのデジタル回路までが１つのＭＭＩＣチップに集積されるアクティブフェーズドアレイアンテナの送受信ビーム形成装置を提供する。【解決手段】入力されるＲＦ信号を増幅する増幅器、第１制御信号によって前記ＲＦ信号の振幅を調整する少なくとも１つの減衰器、第２制御信号によって前記ＲＦ信号の位相を調整する少なくとも１つの位相変位器、および入力される直列のデータ信号を並列の前記第１および第２制御信号に変換し、前記第１および第２制御信号をそれぞれ前記減衰器および前記位相変位器に印加する直並列変換器を含み、前記増幅器、前記減衰器、前記位相変位器、および前記直並列変換器は、１つのＭＭＩＣチップに集積される。【選択図】図１
2014110631.tif 000002
【特許請求の範囲】
【請求項１】
入力されるＲＦ信号を増幅する増幅器と、
第１制御信号によって前記ＲＦ信号の振幅を調整する少なくとも１つの減衰器と、
第２制御信号によって前記ＲＦ信号の位相を調整する少なくとも１つの位相変位器と、および
入力される直列のデータ信号を並列の前記第１および第２制御信号に変換し、前記第１および第２制御信号をそれぞれ前記減衰器および前記位相変位器に印加する直並列変換器と、を含み、
前記増幅器、前記減衰器、前記位相変位器、および前記直並列変換器は、１つのＭＭＩＣチップに集積されたことを特徴とするアクティブフェーズドアレイアンテナの送受信ビーム形成装置。
【請求項２】
前記減衰器は、
スイッチング素子、および
前記スイッチング素子と並列に連結する、互いに直列連結した第１送信線路、抵抗性素子、第２送信線路、
を含むことを特徴とする請求項１に記載のアクティブフェーズドアレイアンテナの送受信ビーム形成装置。
【請求項３】
前記減衰器は、
第１スイッチング素子、
前記第１スイッチング素子と並列に連結する、互いに直列連結した第１抵抗性素子、第１送信線路、第２送信線路、第２抵抗性素子、
一端が接地と連結した第２スイッチング素子、および
一端が前記第１送信線路および前記第２送信線路の連結端に連結して他端が第２スイッチング素子の他端に連結した第３抵抗性素子、
を含むことを特徴とする請求項１に記載のアクティブフェーズドアレイアンテナの送受信ビーム形成装置。
【請求項４】
前記減衰器は、
互いに直列連結した、第１スイッチング素子、第１送信線路、第２スイッチング素子、
互いに直列連結した、第３スイッチング素子、第２送信線路、第１抵抗性素子、第２抵抗性素子、第４送信線路、第４スイッチング素子、および
前記第１抵抗性素子と前記第２抵抗性素子の連結端に一端が連結して他端が接地と連結した第３抵抗性素子、を含み、  
前記第１スイッチング素子の入力端と前記第３スイッチング素子の入力端が互いに連結し、
前記第２スイッチング素子の出力端と前記第４スイッチング素子の出力端が互いに連結することを特徴とする請求項１に記載のアクティブフェーズドアレイアンテナの送受信ビーム形成装置。
【請求項５】
前記位相変位器は、
互いに直列連結した第１スイッチング素子と第２スイッチング素子、
前記第１スイッチング素子と並列連結した低域通過フィルタ、および
前記第２スイッチング素子と並列連結した高域通過フィルタ、
を含むことを特徴とする請求項１に記載のアクティブフェーズドアレイアンテナの送受信ビーム形成装置。
【請求項６】
前記位相変位器は、
互いに直列連結した第１スイッチング素子と第２スイッチング素子、
前記第１スイッチング素子と並列連結した第１低域通過フィルタ、
前記第２スイッチング素子と並列連結した第１高域通過フィルタ、および
前記第１スイッチング素子と前記第２スイッチング素子の連結端と接地の間に連結する、互いに直列連結した第３スイッチング素子と第２高域通過フィルタ、
を含むことを特徴とする請求項１に記載のアクティブフェーズドアレイアンテナの送受信ビーム形成装置。
【請求項７】
前記位相変位器は、
互いに直列連結した第１スイッチング素子と第２スイッチング素子、
前記第１スイッチング素子と並列連結した第１低域通過フィルタ、
前記第２スイッチング素子と並列連結した第１高域通過フィルタ、
前記第１スイッチング素子の入力端と接地の間に連結する、互いに直列連結した第３スイッチング素子と第２高域通過フィルタ、および
前記第２スイッチング素子の出力端と接地の間に連結する、互いに直列連結した第４スイッチング素子と第２低域通過フィルタ、
を含むことを特徴とする請求項１に記載のアクティブフェーズドアレイアンテナの送受信ビーム形成装置。
【請求項８】
前記直並列変換器は、
ＴＴＬレベルの信号である前記直列のデータ信号をＤＣＦＬレベルの信号に変換する第１レベルシフタ、および
前記第１レベルシフタの出力信号を前記少なくとも１つの減衰器および前記少なくとも１つの位相変位器に並列に伝達するための複数のＤフリップフロップ、
を含むことを特徴とする請求項１に記載のアクティブフェーズドアレイアンテナの送受信ビーム形成装置。
【請求項９】
前記直並列変換器は、
ＴＴＬレベルの信号である入力されるクロック信号をＤＣＦＬレベルの信号に変換する第２レベルシフタ、および
ＴＴＬレベルの信号である入力されるロード信号をＤＣＦＬレベルの信号に変換する第３レベルシフタ、をさらに含み、
前記複数のＤフリップフロップは、前記クロック信号および前記ロード信号によって前記第１レベルシフタの出力信号を前記少なくとも１つの減衰器および前記少なくとも１つの位相変位器に並列に伝達することを特徴とする請求項８に記載のアクティブフェーズドアレイアンテナの送受信ビーム形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブフェーズドアレイアンテナの送受信ビーム形成装置に関する。アクティブフェーズドアレイアンテナは、複数のアンテナを適切に配列して各アンテナで送受信する電波の大きさと位相を制御し、全体アンテナの送受信ビームを形成して制御するアンテナシステムである。
【背景技術】
【０００２】
従来のアクティブフェーズドアレイアンテナには、送受信ビームを形成して制御するために、個別のマイクロ波増幅器、デジタル位相変位器、デジタル減衰器が使用される。したがって、システムのサイズが大きくなって電力消耗が多くなり、システムの価格が高くなるという問題点がある。
【０００３】
また、デジタル位相変位器およびデジタル減衰器を制御するためには、多くの制御信号が求められる。このような多くの制御信号を外部で入力するためには多くの制御線路が必要となり、多くの制御線路が占める面積が大きくなることによってシステムが大きくなって複雑になるという問題点がある。
【０００４】
本発明の背景となる先行技術文献としては、日本公開特許２０１２−１００２５７号がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が達成しようとする技術的課題は、アクティブフェーズドアレイアンテナシステムを小さくて軽い上に低廉な価格で実現することができるように、マイクロ波増幅器、デジタル位相変位器、デジタル減衰器だけではなく、これを制御するためのデジタル回路までが１つのＭＭＩＣチップに集積されるアクティブフェーズドアレイアンテナの送受信ビーム形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した技術的課題を解決するために、本発明の一実施形態による、アクティブフェーズドアレイアンテナの送受信ビーム形成装置は、入力されるＲＦ信号を増幅する増幅器；第１制御信号によって前記ＲＦ信号の振幅を調整する少なくとも１つの減衰器；第２制御信号によって前記ＲＦ信号の位相を調整する少なくとも１つの位相変位器；および入力される直列のデータ信号を並列の前記第１および第２制御信号に変換し、前記第１および第２制御信号をそれぞれ前記減衰器および前記位相変位器に印加する直並列変換器を含み、前記増幅器、前記減衰器、前記位相変位器、および前記直並列変換器は、１つのＭＭＩＣチップに集積される。
【０００７】
一実施形態において、前記減衰器は、スイッチング素子；および前記スイッチング素子と並列に連結する、互いに直列連結した第１送信線路、抵抗性素子、第２送信線路からなる。
【０００８】
一実施形態において、前記減衰器は、第１スイッチング素子；前記第１スイッチング素子と並列に連結する、互いに直列連結した第１抵抗性素子、第１送信線路、第２送信線路、第２抵抗性素子；一端が接地と連結した第２スイッチング素子；および一端が前記第１送信線路および前記第２送信線路の連結端に連結して他端が第２スイッチング素子の他端に連結した第３抵抗性素子からなる。
【０００９】
一実施形態において、前記減衰器は、互いに直列連結した、第１スイッチング素子、第１送信線路、第２スイッチング素子；互いに直列連結した、第３スイッチング素子、第２送信線路、第１抵抗性素子、第２抵抗性素子、第４送信線路、第４スイッチング素子；および前記第１抵抗性素子と前記第２抵抗性素子の連結端に一端が連結して他端が接地と連結した第３抵抗性素子からなり、前記第１スイッチング素子の入力端と前記第３スイッチング素子の入力端が互いに連結し、前記第２スイッチング素子の出力端と前記第４スイッチング素子の出力端が互いに連結する。
【００１０】
一実施形態において、前記位相変位器は、互いに直列連結した第１スイッチング素子と第２スイッチング素子；前記第１スイッチング素子と並列連結した低域通過フィルタ；および前記第２スイッチング素子と並列連結した高域通過フィルタからなる。
【００１１】
一実施形態において、前記位相変位器は、互いに直列連結した第１スイッチング素子と第２スイッチング素子；前記第１スイッチング素子と並列連結した第１低域通過フィルタ；前記第２スイッチング素子と並列連結した第１高域通過フィルタ；および前記第１スイッチング素子と前記第２スイッチング素子の連結端と接地の間に連結する、互いに直列連結した第３スイッチング素子と第２高域通過フィルタからなる。
【００１２】
一実施形態において、前記位相変位器は、互いに直列連結した第１スイッチング素子と第２スイッチング素子；前記第１スイッチング素子と並列連結した第１低域通過フィルタ；前記第２スイッチング素子と並列連結した第１高域通過フィルタ；前記第１スイッチング素子の入力端と接地の間に連結する、互いに直列連結した第３スイッチング素子と第２高域通過フィルタ；および前記第２スイッチング素子の出力端と接地の間に連結する、互いに直列連結した第４スイッチング素子と第２低域通過フィルタからなる。
【００１３】
一実施形態において、前記位相変位器は、互いに直列連結した第１スイッチング素子と第２スイッチング素子；前記第１スイッチング素子の入力端と接地の間に連結する、互いに直列連結した第１低域通過フィルタと第１高域通過フィルタと第２低域通過フィルタ；前記第１スイッチング素子と前記第２スイッチング素子の連結端と接地の間に連結する、互いに直列連結した第３低域通過フィルタと第３スイッチング素子と第４スイッチング素子；および前記第２スイッチング素子と並列に連結する第２高域通過フィルタからなり、前記第１低域通過フィルタと前記第１高域通過フィルタの連結端と前記第３低域通過フィルタと前記第３スイッチング素子の連結端が互いに連結し、前記第１高域通過フィルタと前記第２低域通過フィルタの連結端と前記第３スイッチング素子と前記第４スイッチング素子の連結端が互いに連結する。
【００１４】
一実施形態において、前記位相変位器は、互いに直列連結した、第１スイッチング素子、第１低域通過フィルタ、第２低域通過フィルタ、第２スイッチング素子；互いに直列連結した、第３スイッチング素子、第１高域通過フィルタ、第２高域通過フィルタ、第４スイッチング素子；前記第１低域通過フィルタと前記第２低域通過フィルタの連結端と接地の間に連結する第３高域通過フィルタ；および前記第１高域通過フィルタと前記第２高域通過フィルタの連結端と接地の間に連結する第３低域通過フィルタからなり、前記第１スイッチング素子の入力端と前記第３スイッチング素子の入力端が互いに連結し、前記第２スイッチング素子の出力端と前記第４スイッチング素子の出力端が互いに連結する。
【００１５】
一実施形態において、前記位相変位器は、互いに直列連結した、第１スイッチング素子、第１〜第３低域通過フィルタ、第２スイッチング素子；互いに直列連結した、第３スイッチング素子、第１〜第３高域通過フィルタ、第４スイッチング素子；前記第１低域通過フィルタと前記第２低域通過フィルタの連結端と接地の間に連結する第４高域通過フィルタ；前記第２低域通過フィルタと前記第３低域通過フィルタの連結端と接地の間に連結する第５高域通過フィルタ；前記第１高域通過フィルタと前記第２高域通過フィルタの連結端と接地の間に連結する第４低域通過フィルタ；および前記第２高域通過フィルタと前記第３高域通過フィルタの連結端と接地の間に連結する第５低域通過フィルタからなる。
【００１６】
一実施形態において、前記直並列変換器は、ＴＴＬレベルの信号である前記直列のデータ信号をＤＣＦＬレベルの信号に変換する第１レベルシフタ；および前記第１レベルシフタの出力信号を前記少なくとも１つの減衰器および前記少なくとも１つの位相変位器に並列に伝達するための複数のＤフリップフロップを含む。
【００１７】
一実施形態において、前記直並列変換器は、ＴＴＬレベルの信号である入力されるクロック信号をＤＣＦＬレベルの信号に変換する第２レベルシフタ；およびＴＴＬレベルの信号である入力されるロード信号をＤＣＦＬレベルの信号に変換する第３レベルシフタをさらに含み、前記複数のＤフリップフロップは、前記クロック信号および前記ロード信号によって前記第１レベルシフタの出力信号を前記少なくとも１つの減衰器および前記少なくとも１つの位相変位器に並列に伝達する。
【発明の効果】
【００１８】
本発明の少なくとも一実施形態によれば、マイクロ波増幅器、デジタル位相変位器、デジタル減衰器だけではなく、これを制御するためのデジタル回路までが１つのＭＭＩＣチップに集積され、多重ビットのデジタル減衰器および多重ビットの位相変位器を直列の制御データだけで簡単に制御することができ、アクティブフェーズドアレイアンテナシステムのサイズと面積を減らすことによって小型化と軽量化を可能にする。
【００１９】
また、減衰器は、正確な減衰量だけではなく、入出力整合、小さな挿入損失、小さな位相変動、さらに高い線形性が求められ、本発明の少なくとも一実施形態によれば、このような要求事項を満たす減衰器を実現することができる。
【００２０】
なお、位相変位器は、正確な位相変位だけではなく、入出力整合、小さな挿入損失、挿入損失の小さな変動、および高い線形性が求められ、本発明の少なくとも一実施形態によれば、このような要求事項を満たす位相変位器を実現することができる。
【００２１】
さらに、本発明の少なくとも一実施形態によれば、高周波集積回路を制御するためのデジタル回路をＣＭＯＳ工程によって個別のチップで製作しなくても良いため、高周波システムのサイズと重量および費用を減らすことができ、システムの信頼性を高めることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態による、アクティブフェーズドアレイアンテナの送受信ビーム形成装置のブロック図である。
【図２】本発明の一実施形態による増幅器１００−１、２、３の回路図である。
【図３】本発明の一実施形態による減衰器２００−１の回路図である。
【図４】本発明の一実施形態による減衰器２００−２、３、４の回路図である。
【図５】本発明の一実施形態による減衰器２００−５、６の回路図である。
【図６】本発明の一実施形態による位相変位器３００−１の回路図である。
【図７】本発明の一実施形態による位相変位器３００−２の回路図である。
【図８】本発明の一実施形態による位相変位器３００−６の回路図である。
【図９】本発明の一実施形態による位相変位器３００−５の回路図である。
【図１０】本発明の一実施形態による位相変位器３００−３の回路図である。
【図１１】本発明の一実施形態による位相変位器３００−４の回路図である。
【図１２】本発明の一実施形態による直並列変換器４００のブロック図である。
【図１３】本発明の一実施形態によるアクティブフェーズドアレイアンテナの送受信ビーム形成装置をＭＭＩＣで実現したレイアウトを示す図である。
【発明を実施するための形態】
【００２３】
以下、図面を参照しながら、本発明の好ましい実施形態について詳しく説明する。以下、説明および添付の図面で実質的に同一する構成要素はそれぞれ同じ符号で示し、重複する説明は省略する。また、本発明を説明するにおいて、関連する公知機能あるいは構成に対する具体的な説明が本発明の要旨を不必要に不明確にし得ると判断される場合には、それについての詳細な説明は省略する。
【００２４】
図１は、本発明の一実施形態による、アクティブフェーズドアレイアンテナの送受信ビーム形成装置のブロック図である。本実施形態によるアクティブフェーズドアレイアンテナの送受信ビーム形成装置は、図に示すように、増幅器１００−１、２、３、６ビットデジタル減衰器２００、６ビット位相変位器３００、直並列変換器４００、およびバイアス回路５００からなる。６ビットデジタル減衰器２００は複数の減衰器２００−１〜６で構成され、６ビット位相変位器３００は複数の位相変位器３００−１〜６で構成される。本実施形態において、デジタル減衰器２００と位相変位器３００のビット数は６ビットで実現されるが、そのビット数は設計に応じて変更可能であることは勿論である。デジタル減衰器２００と位相変位器３００のビット数に応じ、それを構成する減衰器と位相変位器の数は異なることがある。
【００２５】
増幅器１００−１は、ＲＦ  Ｉｎ端子を通じて入力されるＲＦ信号を増幅する。６ビットデジタル減衰器２００は、増幅器１００−１から出力されるＲＦ信号を制御信号によって可変的に減衰させることによって振幅を制御する。増幅器１００−２は、６ビットデジタル減衰器２００から出力されるＲＦ信号を再び増幅する。６ビット位相変位器３００は、増幅器１００−２から出力されるＲＦ信号に対し、制御信号によってその位相を遷移させることによって位相を制御する。増幅器１００−３は、６ビット位相変位器３００から出力されるＲＦ信号を再び増幅してＲＦ  Ｏｕｔ端子を通じて出力する。
【００２６】
本発明の一実施形態において、６ビットデジタル減衰器２００を構成する６つの減衰器２００−１〜６はそれぞれ、０．５ｄＢ減衰器２００−１、１ｄＢ減衰器２００−２、２ｄＢ減衰器２００−３、４ｄＢ減衰器２００−４、８ｄＢ減衰器２００−５、１６ｄＢ減衰器２００−６であることができる。各減衰器の減衰量または順序は、設計に応じて変更可能であることは勿論である。
【００２７】
本発明の一実施形態において、６ビット位相変位器３００を構成する６つの位相変位器３００−１〜６はそれぞれ、５．６２５ｄｅｇ位相変位器３００−１、１１．２５ｄｅｇ位相変位器３００−２、９０ｄｅｇ位相変位器３００−３、１８０ｄｅｇ位相変位器３００−４、４５ｄｅｇ位相変位器３００−５、２２．５ｄｅｇ位相変位器３００−６であることができる。各位相変位器の位相変位量または順序は、設計に応じて変更可能であることは勿論である。
【００２８】
直並列変換器４００には、Ｄａｔａ端子を通じて外部から６ビットデジタル減衰器２００と６ビット位相変位器３００を制御するための直列のデータ信号が入力される。直並列変換器４００は、外部からの直列のデータ信号を並列の制御信号に変換して６ビットデジタル減衰器２００と６ビット位相変位器３００に印加することにより、６ビットデジタル減衰器２００と６ビット位相変位器３００を制御する。一方、直並列変換器４００には、直列のデータ信号の他にもＶＥＥ端子を通じて電源が入力され、Ｃｌｏｃｋ端子を通じてクロック信号が入力され、Ｌｏａｄ端子を通じてロード信号が入力される。
【００２９】
バイアス回路５００は、増幅器１００−１、２、３にバイアスを供給する。このために、バイアス回路５００には、ＶＧ端子を通じてゲートバイアス電圧が、ＶＤ端子を通じてドレインバイアス電圧が入力される。
【００３０】
また、本発明の実施形態において、増幅器１００−１、２、３、６ビットデジタル減衰器２００、６ビット位相変位器３００、直並列変換器４００、およびバイアス回路５００は、１つのＭＭＩＣチップに集積される。したがって、本実施形態によれば、多重ビットのデジタル減衰器および多重ビットの位相変位器を直列の制御データだけで簡単に制御することができ、アクティブフェーズドアレイアンテナシステムのサイズと面積を減らすことができる。
【００３１】
図２は、本発明の一実施形態による増幅器１００−１、２、３の回路図である。本実施形態による増幅器は、高周波用トランジスタＵ１０１、入力整合回路１０１、出力整合回路１０２、安定化回路１０３、ゲートバイアス回路１０４、ドレインバイアス回路１０５からなる。ＲＦ信号は、ＲＦ  Ｉｎ端子を通じて入力されて高周波用トランジスタＵ１０１を通じて増幅され、ＲＦ  Ｏｕｔ端子を通じて出力される。入力整合回路１０１および出力整合回路１０２は、高周波用トランジスタＵ１０１の入力および出力インピーダンスを整合し、増幅器が最大利得、最小雑音指数、最大出力を得るようにする役割をする。安定化回路１０３は、高周波用トランジスタＵ１０１が発振を起こさずに安定的に増幅するようにする役割をする。ゲートバイアス回路１０４およびドレインバイアス回路１０５は、高周波用トランジスタＵ１０１にバイアスを供給しながらＲＦ信号とＤＣを分離する役割をする。ゲートバイアス回路１０４にはＶＧ端子を通じてゲートバイアス電圧が、ドレインバイアス回路１０５にはＶＤ端子を通じてドレインバイアス電圧が入力される。
【００３２】
図３は、本発明の一実施形態による減衰器２００−１の回路図である。本実施形態による減衰器は、スイッチング素子Ｕ２０１、スイッチング素子Ｕ２０１と並列に連結する、互いに直列連結した送信線路ＴＬ２０１、抵抗性素子Ｒ２０１、送信線路ＴＬ２０２からなる。スイッチング素子Ｕ２０１は、高周波用トランジスタで実現されることができる。スイッチング素子Ｕ２０１が制御電圧Ｖｃによって短絡すれば、減衰器は入力された信号のほぼ大部分を通過させる低損失状態となる。一方、スイッチング素子Ｕ２０１が開放すれば、減衰器は一定した減衰量を有するようになり、その減衰量は抵抗性素子Ｒ２０１によって決定される。抵抗性素子Ｒ２０１の抵抗値によって決定された減衰量と前記低損失状態における挿入損失の差値が制御電圧Ｖｃによって可変する減衰量に該当する。位相配列アンテナ用減衰器は、正確な減衰量だけではなく、減衰による位相変動が小さくなければならない。本実施形態による減衰器によれば、送信線路ＴＬ２０１とＴＬ２０２によって減衰状態と低損失状態の間の位相誤差を効果的に除去することができる。スイッチング素子として使用される高周波用トランジスタは、内部に容量性寄生成分が存在するため、周波数に依存的な減衰量誤差が発生する。送信線路ＴＬ２０１とＴＬ２０２は、誘導性成分を利用してスイッチング素子の容量性寄生成分を共振させて除去することによって前記減衰量誤差を減少させる役割もする。
【００３３】
図４は、本発明の一実施形態による減衰器２００−２、３、４の回路図である。本実施形態による減衰器は、スイッチング素子Ｕ２０２、スイッチング素子Ｕ２０２と並列に連結する、互いに直列連結した抵抗性素子Ｒ２０３、送信線路ＴＬ２０３、送信線路ＴＬ２０４、抵抗性素子Ｒ２０４、一端が接地と連結したスイッチング素子Ｕ２０３、および一端が送信線路ＴＬ２０３および送信線路ＴＬ２０４の連結端に連結して他端がスイッチング素子Ｕ２０３の他端に連結した抵抗性素子Ｒ２０５からなる。スイッチング素子Ｕ２０２、Ｕ２０３は、高周波用トランジスタで実現されることができる。スイッチング素子Ｕ２０２が制御電圧Ｖｃによって短絡してスイッチング素子Ｕ２０３が制御電圧
【００３４】
【数１】
2014110631.tif 000003
【００３５】
によって開放すれば、減衰器は入力された信号のほぼ大部分を通過させる低損失状態となる。一方、スイッチング素子Ｕ２０２が開放してスイッチング素子Ｕ２０３が短絡すれば、減衰器は一定した減衰量を有するようになり、その減衰量は抵抗性素子Ｒ２０３とＲ２０４およびＲ２０５の抵抗値によって主に決定される。抵抗性素子Ｒ２０３、Ｒ２０４、およびＲ２０５の抵抗値によって決定された減衰量と前記低損失状態における挿入損失の差値が制御電圧Ｖｃによって可変する減衰量に該当する。本実施形態による減衰器によれば、送信線路ＴＬ２０３とＴＬ２０４が図３の送信線路ＴＬ２０１とＴＬ２０２と類似して位相誤差を除去して減衰量誤差を減少させる役割をする。
【００３６】
図５は、本発明の一実施形態による減衰器２００−５、６の回路図である。本実施形態による減衰器は、互いに直列連結した、スイッチング素子Ｕ２０４、送信線路ＴＬ２０５、スイッチング素子Ｕ２０５、互いに直列連結した、スイッチング素子Ｕ２０６、送信線路ＴＬ２０６、抵抗性素子Ｒ２０８、抵抗性素子Ｒ２０９、送信線路ＴＬ２０７、スイッチング素子Ｕ２０７、および抵抗性素子Ｒ２０８とＲ２０９の連結端に一端が連結して他端が接地と連結した抵抗性素子Ｒ２１０からなり、スイッチング素子Ｕ２０４の入力端とスイッチング素子Ｕ２０６の入力端が互いに連結し、スイッチング素子Ｕ２０５の出力端とスイッチング素子Ｕ２０７の出力端が互いに連結する。スイッチング素子Ｕ２０４、Ｕ２０５、Ｕ２０６、Ｕ２０７は、高周波用トランジスタで実現されることができる。スイッチング素子Ｕ２０４とＵ２０５が制御電圧Ｖｃによって短絡してスイッチング素子Ｕ２０６とＵ２０７が制御電圧
【００３７】
【数２】
2014110631.tif 000004
【００３８】
によって開放すれば、減衰器は入力された信号のほぼ大部分を通過させる低損失状態となる。一方、スイッチング素子Ｕ２０４とＵ２０５が開放してスイッチング素子Ｕ２０６とＵ２０７が短絡すれば、減衰器は一定した減衰量を有するようになり、その減衰量は抵抗性素子Ｒ２０８とＲ２０９およびＲ２１０の抵抗値によって主に決定される。抵抗性素子Ｒ２０８、Ｒ２０９、およびＲ２１０の抵抗値によって決定された減衰量と前記低損失状態における挿入損失の差値が制御電圧Ｖｃによって可変する減衰量に該当する。本実施形態による減衰器によれば、送信線路ＴＬ２０６とＴＬ２０７が図３の送信線路ＴＬ２０１とＴＬ２０２と類似して位相誤差を除去して減衰量誤差を減少させる役割をする。
【００３９】
減衰器は、正確な減衰量だけではなく、入出力整合、小さな挿入損失、小さな位相変動、さらに高い線形性が求められる。図３、４、５で提案した減衰器構造を適用することにより、このような要求事項を満たす減衰器を実現することができる。
【００４０】
図６は、本発明の一実施形態による位相変位器３００−１の回路図である。本実施形態による位相変位器は、互いに直列連結したスイッチング素子Ｕ３０１とスイッチング素子Ｕ３０２、スイッチング素子Ｕ３０１と並列連結した低域通過フィルタＬ３０１、およびスイッチング素子Ｕ３０２と並列連結した高域通過フィルタＨ３０１からなる。スイッチング素子Ｕ３０１、Ｕ３０２は、高周波用トランジスタで実現されることができる。スイッチング素子Ｕ３０１が
【００４１】
【数３】
2014110631.tif 000005
【００４２】
によって短絡してスイッチング素子Ｕ３０２がＶｃによって開放すれば、図に示された回路は高域通過フィルタＨ３０１によって高域通過フィルタとして動作する。スイッチング素子Ｕ３０１が
【００４３】
【数４】
2014110631.tif 000006
【００４４】
によって開放してスイッチング素子Ｕ３０２がＶｃによって短絡すれば、図に示された回路は低域通過フィルタＬ３０１によって低域通過フィルタとして動作する。高域通過フィルタ状態と低域通過フィルタ状態の位相差が制御電圧によって可変する位相変位に該当し、この値は５．６２５度になることができる。
【００４５】
図７は、本発明の一実施形態による位相変位器３００−２の回路図である。本実施形態による位相変位器は、互いに直列連結したスイッチング素子Ｕ３０３とスイッチング素子Ｕ３０４、スイッチング素子Ｕ３０３と並列連結した低域通過フィルタＬ３０２、スイッチング素子Ｕ３０４と並列連結した高域通過フィルタＨ３０２、およびスイッチング素子Ｕ３０３とスイッチング素子Ｕ３０４の連結端と接地の間に連結する、互いに直列連結したスイッチング素子Ｕ３０５と高域通過フィルタＨ３０３からなる。スイッチング素子Ｕ３０３、Ｕ３０４、Ｕ３０５は、高周波用トランジスタで実現されることができる。スイッチング素子Ｕ３０３が
【００４６】
【数５】
2014110631.tif 000007
【００４７】
によって短絡してスイッチング素子Ｕ３０４とＵ３０５がＶｃによって開放すれば、図に示された回路は高域通過フィルタＨ３０２によって高域通過フィルタとして動作する。スイッチング素子Ｕ３０３が
【００４８】
【数６】
2014110631.tif 000008
【００４９】
によって開放してスイッチング素子Ｕ３０４とＵ３０５がＶｃによって短絡すれば、図に示された回路は低域通過フィルタＬ３０２と高域通過フィルタＨ３０３によって低域通過フィルタとして動作する。高域通過フィルタ状態と低域通過フィルタ状態の位相差が制御電圧によって可変する位相変位に該当し、この値は１１．２５度になることができる。
【００５０】
図８は、本発明の一実施形態による位相変位器３００−６の回路図である。本実施形態による位相変位器は、互いに直列連結したスイッチング素子Ｕ３０６とスイッチング素子Ｕ３０７、スイッチング素子Ｕ３０６と並列連結した低域通過フィルタＬ３０３、スイッチング素子Ｕ３０７と並列連結した高域通過フィルタＨ３０４、スイッチング素子Ｕ３０６の入力端と接地の間に連結する、互いに直列連結したスイッチング素子Ｕ３０８と高域通過フィルタＨ３０５、およびスイッチング素子Ｕ３０７の出力端と接地の間に連結する、互いに直列連結したスイッチング素子Ｕ３０９と低域通過フィルタＬ３０４からなる。スイッチング素子Ｕ３０６、Ｕ３０７、Ｕ３０８、Ｕ３０９は、高周波用トランジスタで実現されることができる。スイッチング素子Ｕ３０６とＵ３０９が
【００５１】
【数７】
2014110631.tif 000009
【００５２】
によって短絡してスイッチング素子Ｕ３０７とＵ３０８がＶｃによって開放すれば、図に示された回路は高域通過フィルタＨ３０４と低域通過フィルタＬ３０４によって高域通過フィルタとして動作する。スイッチング素子Ｕ３０６とＵ３０９が
【００５３】
【数８】
2014110631.tif 000010
【００５４】
によって開放してスイッチング素子Ｕ３０７とＵ３０８がＶｃによって短絡すれば、図に示された回路は低域通過フィルタＬ３０３と高域通過フィルタＨ３０５によって低域通過フィルタとして動作する。高域通過フィルタ状態と低域通過フィルタ状態の位相差が制御電圧によって可変する位相変位に該当し、この値は２２．５度になることができる。
【００５５】
図９は、本発明の一実施形態による位相変位器３００−５の回路図である。本実施形態による位相変位器は、互いに直列連結したスイッチング素子Ｕ３１０とスイッチング素子Ｕ３１１、スイッチング素子Ｕ３１０の入力端と接地の間に連結する、互いに直列連結した低域通過フィルタＬ３０５と高域通過フィルタＨ３０７と低域通過フィルタＬ３０７、スイッチング素子Ｕ３１０とスイッチング素子Ｕ３１１の連結端と接地の間に連結する、互いに直列連結した低域通過フィルタＬ３０６とスイッチング素子Ｕ３１２とスイッチング素子Ｕ３１３、およびスイッチング素子Ｕ３１１と並列に連結する、高域通過フィルタＨ３０６からなり、低域通過フィルタＬ３０５と高域通過フィルタＨ３０７の連結端と、低域通過フィルタＬ３０６とスイッチング素子Ｕ３１２の連結端が互いに連結し、高域通過フィルタＨ３０７と低域通過フィルタＬ３０７の連結端と、スイッチング素子Ｕ３１２とスイッチング素子Ｕ３１３の連結端が互いに連結する。スイッチング素子Ｕ３１０、Ｕ３１１、Ｕ３１２、Ｕ３１３は、高周波用トランジスタで実現されることができる。スイッチング素子Ｕ３１０とＵ３１２が
【００５６】
【数９】
2014110631.tif 000011
【００５７】
によって短絡してスイッチング素子Ｕ３１１とＵ３１３がＶｃによって開放すれば、図に示された回路は高域通過フィルタＨ３０６、低域通過フィルタＬ３０６、Ｌ３０７によって高域通過フィルタとして動作する。スイッチング素子Ｕ３１０とＵ３１２が
【００５８】
【数１０】
2014110631.tif 000012
【００５９】
によって開放してスイッチング素子Ｕ３１１とＵ３１３がＶｃによって短絡すれば、図に示された回路は低域通過フィルタＬ３０５、Ｌ３０６と高域通過フィルタＨ３０７によって低域通過フィルタとして動作する。高域通過フィルタ状態と低域通過フィルタ状態の位相差が制御電圧によって可変する位相変位に該当し、この値は４５度になることができる。
【００６０】
図１０は、本発明の一実施形態による位相変位器３００−３の回路図である。本実施形態による位相変位器は、互いに直列連結した、スイッチング素子Ｕ３１４、低域通過フィルタＬ３０８、低域通過フィルタＬ３０９、スイッチング素子Ｕ３１６、互いに直列連結した、スイッチング素子Ｕ３１５、高域通過フィルタＨ３０９、高域通過フィルタＨ３１０、スイッチング素子Ｕ３１７、低域通過フィルタＬ３０８とＬ３０９の連結端と接地の間に連結する高域通過フィルタＨ３０８、および高域通過フィルタＨ３０９とＨ３１０の連結端と接地の間に連結する低域通過フィルタＬ３１０からなり、スイッチング素子Ｕ３１４とＵ３１５の入力端が互いに連結し、スイッチング素子Ｕ３１６とＵ３１７の出力端が互いに連結する。スイッチング素子Ｕ３１４、Ｕ３１５、Ｕ３１６、Ｕ３１７は、高周波用トランジスタで実現されることができる。スイッチング素子Ｕ３１５とＵ３１７が
【００６１】
【数１１】
2014110631.tif 000013
【００６２】
によって短絡してスイッチング素子Ｕ３１４とＵ３１６がＶｃによって開放すれば、図に示された回路は高域通過フィルタＨ３０９、Ｈ３１０、および低域通過フィルタＬ３１０によって高域通過フィルタとして動作する。スイッチング素子Ｕ３１５とＵ３１７が
【００６３】
【数１２】
2014110631.tif 000014
【００６４】
によって開放してスイッチング素子Ｕ３１４とＵ３１６がＶｃによって短絡すれば、図に示された回路は低域通過フィルタＬ３０８、Ｌ３０９、および高域通過フィルタＨ３０８によって低域通過フィルタとして動作する。高域通過フィルタ状態と低域通過フィルタ状態の位相差が制御電圧によって可変する位相変位に該当し、この値は９０度になることができる。
【００６５】
図１１は、本発明の一実施形態による位相変位器３００−４の回路図である。本実施形態による位相変位器は、互いに直列連結した、スイッチング素子Ｕ３１８、低域通過フィルタＬ３１１、Ｌ３１２、Ｌ３１３、スイッチング素子Ｕ３２０、互いに直列連結した、スイッチング素子Ｕ３１９、高域通過フィルタＨ３１１、Ｈ３１２、Ｈ３１３、スイッチング素子Ｕ３２０、低域通過フィルタＬ３１１とＬ３１２の連結端と接地の間に連結する高域通過フィルタＨ３１４、低域通過フィルタＬ３１２とＬ３１３の連結端と接地の間に連結する高域通過フィルタＨ３１５、高域通過フィルタＨ３１１とＨ３１２の連結端と接地の間に連結する低域通過フィルタＬ３１４、および高域通過フィルタＨ３１２とＨ３１３の連結端と接地の間に連結する低域通過フィルタＬ３１５からなる。また、スイッチング素子Ｕ３１８とＵ３１９の入力端が互いに連結し、スイッチング素子Ｕ３２０とＵ３２１の出力端が互いに連結する。スイッチング素子Ｕ３１８、Ｕ３１９、Ｕ３２０、Ｕ３２１は、高周波用トランジスタで実現されることができる。スイッチング素子Ｕ３１９とＵ
３２１が
【００６６】
【数１３】
2014110631.tif 000015
【００６７】
によって短絡してスイッチング素子Ｕ３１８とＵ３２０がＶｃによって開放すれば、図に示された回路は高域通過フィルタＨ３１１、Ｈ３１２、Ｈ３１３、低域通過フィルタＬ３１４およびＬ３１５によって高域通過フィルタとして動作する。スイッチング素子Ｕ３１９とＵ３２１が
【００６８】
【数１４】
2014110631.tif 000016
【００６９】
によって開放してスイッチング素子Ｕ３１８とＵ３２０がＶｃによって短絡すれば、図に示された回路は低域通過フィルタＬ３１１、Ｌ３１２、Ｌ３１３、高域通過フィルタＨ３１４およびＨ３１５によって低域通過フィルタとして動作する。高域通過フィルタ状態と低域通過フィルタ状態の位相差が制御電圧によって可変する位相変位に該当し、この値は１８０度になることができる。容量性素子Ｃ３０１、Ｃ３０２、Ｃ３０３、Ｃ３０４は、スイッチング素子Ｕ３１８、Ｕ３１９、Ｕ３２０、Ｕ３２１が開放状態であるときに発生する寄生容量性成分と並列に配置され、寄生容量性成分を減少させる役割をする。寄生容量性成分を減少させることにより、スイッチング素子はさらに理想的なスイッチング素子として動作し、位相変位器の性能が向上する。
【００７０】
位相変位器は、正確な位相変位だけではなく、入出力整合、小さな挿入損失、挿入損失の小さな変動、および高い線形性が求められる。図６〜１１で提案した位相変位器構造を適用することにより、このような要求事項を満たす位相変位器を実現することができる。
【００７１】
図１２は、本発明の一実施形態による直並列変換器４００のブロック図である。本実施形態による直並列変換器は、ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ  Ｔｒａｎｓｉｓｔｏｒ  Ｌｏｇｉｃ）レベルの信号である直列のデータ信号をＤＣＦＬ（Ｄｉｒｅｃｔ  Ｃｏｕｐｌｅｄ  ＦＥＴ  Ｌｏｇｉｃ）レベルの信号に変換する第１レベルシフタ４０１−１、ＴＴＬレベルの信号である入力されるクロック（Ｃｌｏｃｋ）信号をＤＣＦＬレベルの信号に変換する第２レベルシフタ４０１−２、ＴＴＬレベルの信号である入力されるロード（Ｌｏａｅ）信号をＤＣＦＬレベルの信号に変換する第３レベルシフタ４０１−３、第１レベルシフタ４０１−１の出力信号を複数の減衰器２００−１〜６および複数の位相変位器３００−１〜６に並列に伝達するための複数のＤフリップフロップ４０２、４０３、ＤＣＦＬレベルの信号である、Ｄフリップフロップ４０２の出力信号をＲＦＳＷレベルの信号に変換する第４レベルシフタ４０１−４、入力される電源ＶＥＥをデジタル回路を動作させるのに必要な電源ＶＳＳとして出力する電圧分配器４０４を含んでなされる。本発明の一実施形態による直並列変換器４００を構成する各機能ブロック、すなわちレベルシフタ、Ｄフリップフロップ、電圧分配器などは、上述した増幅器、デジタル減衰器、デジタル位相変位器を実現するのに使用された高周波トランジスタと抵抗性素子などで実現される。したがって、個別のＣＭＯＳ工程を通じて直並列変換器を実現しなくても良い。すなわち、増幅器、デジタル減衰器、デジタル位相変位器の製作に使用されたのと同じＭＭＩＣ製作工程を使用して１つのＭＭＩＣチップに増幅器、デジタル減衰器、デジタル位相変位器、および直並列変換器をすべて集積することができる。
【００７２】
本実施形態による直並列変換器は、６ビットデジタル減衰器２００と６ビット位相変位器３００を制御するための直列のデータ信号（Ｄａｔａ）、クロック信号（Ｃｌｏｃｋ）ロード信号（Ｌｏａｄ）の入力を受け、６ビットデジタル減衰器２００と６ビット位相変位器３００をなす複数の減衰器２００−１〜６と複数の位相変位器３００−１〜６を制御するための並列の制御信号Ｖｃ１、
【００７３】
【数１５】
2014110631.tif 000017
【００７４】
、Ｖｃ２、
【００７５】
【数１６】
2014110631.tif 000018
【００７６】
、．．．、Ｖｃ１２、
【００７７】
【数１７】
2014110631.tif 000019
【００７８】
を出力する。
【００７９】
本実施形態による直並列変換器の動作をより具体的に説明すれば、次のとおりとなる。
【００８０】
入力されるクロック信号は、第２レベルシフタ４０１−２を通じてＴＴＬレベルからＤＣＦＬレベルに変換される。ＤＣＦＬレベルに変換されたクロック信号は、図１２においてＣＬＫと
【００８１】
【数１８】
2014110631.tif 000020
【００８２】
であり、Ｄフリップフロップ４０３に入力されてＤフリップフロップ４０３を動作させる。
【００８３】
入力されるデータ信号は直列データ形態であり、６ビットデジタル減衰器２００と６ビット位相変位器３００を制御するための情報を含んでいるデジタル信号である。本実施形態では、例えば、１２個の直列データが入力される。１２個の直列データは、６ビットデジタル減衰器２００と６ビット位相変位器３００の設定値１２個で構成される。
【００８４】
ＴＴＬレベルの信号は、ロジックロー（Ｌｏｇｉｃ  Ｌｏｗ）の場合は０Ｖから０．４Ｖの間の電圧を有し、ロジックハイ（Ｌｏｇｉｃ  Ｈｉｇｈ）の場合は３Ｖから５Ｖの間の電圧を有する。データの設定値がロジックローであれば、位相変位器および減衰器は基準（ｒｅｆｅｒｅｎｃｅ）状態に設定されなければならない。データの設定値がロジックハイであれば、位相変位器は位相が減少した状態に、減衰器は減衰量が増加した状態に設定されなければならない。
【００８５】
入力されるデータ信号は、第１レベルシフタ４０１−１を通じてＴＴＬレベルの信号からＤＣＦＬレベルの信号（図１２でＤＤおよび
【００８６】
【数１９】
2014110631.tif 000021
【００８７】
）に変換される。ＤＣＦＬレベルに変換されたＤＤ信号は、一番目のＤフリップフロップ４０３に入力され、ＣＬＫ信号に合わせて隣接したＤフリップフロップ４０３に伝達される。Ｄフリップフロップ４０３はそれぞれ、ＣＬＫ信号のフォーリングエッジ（Ｆａｌｌｉｎｇ  Ｅｄｇｅ）から、入力されたＤＤ信号を出力してそれと連結した隣接したＤフリップフロップ４０３に順に伝達される。したがって、直列のデータ信号が入力される端子から最も遠くに位置したＤフリップフロップ４０３に直列のデータ信号のうちで最初に入力された値が伝達されれば、最も近くに位置したＤフリップフロップ４０３には最後に入力された１２番目の値が伝達される。
【００８８】
入力されるロード（Ｌｏａｄ）信号は、１２個のＤフリップフロップ４０２に１２個の直列データを格納するために使用される。入力されたロード信号も、第３レベルシフタ４０１−３を通じてＴＴＬレベルの信号からＤＣＦＬレベルの信号（図１２でＬＤおよび
【００８９】
【数２０】
2014110631.tif 000022
【００９０】
）に変換される。
【００９１】
前記ＬＤ信号は、１２個のデータが入力された直後にロジックハイからローに一度だけ状態が変化する信号である。図１２に示すように、１２個のＤフリップフロップ４０３に順番どおりに伝達された１２個のＤＤ信号は、ＬＤ信号により、各Ｄフリップフロップ４０３のすぐ上に連結した１２個のＤフリップフロップ４０２に伝達されて格納される。次のＬＤ信号が入力される前までは、Ｄフリップフロップ４０２に伝達されたＤＤ信号は状態が変わることなく格納される。
【００９２】
Ｄフリップフロップ４０２に格納されたデータ信号は、減衰器および位相変位器を駆動することができる信号に変換されなければならず、第４レベルシフタ４０１−４がその役割を実行する。第４レベルシフタ４０１−４は、入力されるＤＣＦＬレベルの信号を減衰器および位相変位器を駆動することができる信号であるＲＦＳＷレベルの信号に変換する。減衰器および位相変位器を駆動することができる信号のレベルは、例えば−３Ｖ／０Ｖである。
【００９３】
図１３は、本発明の一実施形態によるアクティブフェーズドアレイアンテナの送受信ビーム形成装置をＭＭＩＣで実現したレイアウトを示す図である。図１３において、回路の実際のサイズは４ｍｍ×４ｍｍ×０．１ｍｍである。図１３を参照すれば、増幅器１００、６ビットデジタル減衰器２００、６ビット位相変位器３００、直並列変換器４００、およびバイアス回路５００がそれぞれ占める部分が表示される。
【００９４】
以上、本発明について、その好ましい実施形態を中心に詳察した。本発明が属する技術分野において通常の知識を有する者は、本発明が本発明の本質的な特性から逸脱しない範囲で変形した形態で実現することができることを理解することができるであろう。したがって、開示された実施形態は、限定的な観点ではなく説明的な観点で考慮されなければならない。本発明の範囲は上述した説明ではなく特許請求の範囲に示されており、これと同等な範囲内にあるすべての差異点は、本発明に含まれたものと解釈されなければならない。
【図１】
2014110631.tif 000023
【図２】
2014110631.tif 000024
【図３】
2014110631.tif 000025
【図４】
2014110631.tif 000026
【図５】
2014110631.tif 000027
【図６】
2014110631.tif 000028
【図７】
2014110631.tif 000029
【図８】
2014110631.tif 000030
【図９】
2014110631.tif 000031
【図１０】
2014110631.tif 000032
【図１１】
2014110631.tif 000033
【図１２】
2014110631.tif 000034
【図１３】
2014110631.tif 000035