(57)【要約】【課題】回路規模の増加を抑えるとともに消費電力の増加を抑制する。【解決手段】サンプリングレートをｎ／ｍ倍（ｎ及びｍは１以上の整数）に変換するサンプリングレート変換システムは、基準クロックに同期して入力される入力データに対して低域通過フィルタ処理を施してｎ個のデータを出力するフィルタ部と、基準クロックの周波数をｎ／ｍ倍した周波数の第１のクロックに同期して、フィルタ部が出力するデータを間引いて出力するデータ選択部とを備える。【選択図】図１
2014183414.tif 000002
【特許請求の範囲】
【請求項１】
サンプリングレートをｎ／ｍ倍（ｎ及びｍは１以上の整数）に変換するサンプリングレート変換システムであって、
基準クロックに同期して入力される入力データに対して低域通過フィルタ処理を施してｎ個のデータを出力するフィルタ部と、
前記基準クロックの周波数をｎ／ｍ倍した周波数の第１のクロックに同期して、前記フィルタ部が出力するデータを間引いて出力するデータ選択部と
を備えることを特徴とするサンプリングレート変換システム。
【請求項２】
請求項１に記載のサンプリングレート変換システムにおいて、
前記フィルタ部は、
前記基準クロックの周波数をｎ倍した周波数の第２のクロックに同期して、入力データに対して予め定められたフィルタ係数を乗ずる乗算部と、
前記第２のクロックに同期して、前記乗算部による乗算結果を加算し加算結果をデータとして前記データ選択部に出力する加算部と
を有し、
前記データ選択部は、
前記第１のクロックが示すタイミングにおいて、前記加算部から出力されるデータを選択し出力する
ことを特徴とするサンプリングレート変換システム。
【請求項３】
請求項１に記載のサンプリングレート変換システムにおいて、
前記フィルタ部は、
前記基準クロックの周波数をｎ倍した周波数の第２のクロックに同期して、入力データに対して予め定められたフィルタ係数を乗ずる乗算部を有し、
前記データ選択部は、
前記第１のクロックが示すタイミングにおいて、前記乗算部から出力されるデータを選択し出力する
ことを特徴とするサンプリングレート変換システム。
【請求項４】
請求項１に記載のサンプリングレート変換システムにおいて、
前記フィルタ部は、
前記基準クロックに同期して、入力データに対して予め定められたフィルタ係数を乗ずる乗算部と、
前記基準クロックに同期して、前記乗算部による乗算結果を加算し加算結果をデータとして前記データ選択部に出力するｎ個の加算部と
を有し、
前記データ選択部は、
前記ｎ個の加算部から出力されるデータを順に記憶し、
前記基準クロックの周波数をｎ／ｍ倍した周波数の第２のクロックに同期して、記憶しているデータからいずれか１つのデータを選択して出力する
ことを特徴とするサンプリングレート変換システム。
【請求項５】
請求項１に記載のサンプリングレート変換システムにおいて、
前記フィルタ部は、
前記基準クロックに同期して、入力データに対して予め定められたフィルタ係数を乗じて乗算結果をデータとして前記データ選択部に出力するｎ個の乗算部を有し、
前記データ選択部は、
前記ｎ個の乗算部から出力されるデータを順に記憶し、
前記基準クロックの周波数をｎ／ｍ倍した周波数の第２のクロックに同期して、記憶しているデータからいずれか１つのデータを選択して出力する
ことを特徴とするサンプリングレート変換システム。
【請求項６】
請求項４又は請求項５のいずれかに記載のサンプリングレート変換システムにおいて、
前記データ選択部は、
前記基準クロックの周波数をｎ／ｍ倍した周波数の第２のクロックに同期して、記憶しているデータから記憶した順にｍ個のデータを読み出し、読み出したｍ個のデータのうち（ｍ−１）個を破棄し、他の１つのデータを出力する
ことを特徴とするサンプリングレート変換システム。
【請求項７】
サンプリングレートをｎ／ｍ倍（ｎ及びｍは１以上の整数）に変換するサンプリングレート変換システムが行うサンプリングレート変換方法であって、
基準クロックに同期して入力される入力データに対して、低域通過フィルタ処理を施してｎ個のデータを出力するフィルタ処理ステップと、
前記基準クロックの周波数をｎ／ｍ倍した周波数の第１のクロックに同期して、前記フィルタ処理ステップにおいて出力されたデータを間引いて出力するデータ選択ステップと
を有することを特徴とするサンプリングレート変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号処理を用いたデジタル信号処理装置において、信号系列のサンプリングレートを任意の倍数に変換するサンプリングレート変換システム、及びサンプリングレート変換方法に関する。
【背景技術】
【０００２】
近年マルチメディアサービスの普及とＩＣＴ（Information and Communication Technology)サービスの利用拡大に伴って基幹ネットワークを流れるインターネットトラフィックは年々増加の一途をたどっている。増加し続けるトラフィックをドライブする次世代の光通信技術としてデジタルコヒーレント技術が近年注目を浴びている。既に商用化されている４０Ｇｂｐｓ  ＷＤＭ（Wavelength Division Multiplexing)システムでは伝送路中に発生する光信号の歪みを補正するため、分散マネージメントや分散補償器などが広く用いられている。しかしながら、１００Ｇｂｐｓ超級のシステムではタイムスロットが狭くなり相対的な影響が大きくなるため、従来の分散補償技術では補償量及び補償精度に限界があった。そのためデジタルコヒーレント技術を導入することにより、デジタル信号処理にて伝送路中の歪みを補正することが可能になり、高精度かつ広範囲の分散補償を行うことが可能になった。またデジタルコヒーレント技術を用いることで位相推定、偏波分離といった処理をデジタル信号処理にて実現可能になり、実現が困難であった多値変調や偏波多重などといった技術が広く用いられるようになった。
【０００３】
このようなデジタルコヒーレント技術は汎用性の高いＤＳＰ（Digital Signal Processer）を用いて実現することが可能であり一部商用サービスへの導入が進められている。１００Ｇｂｐｓ級の光伝送システムではＤＰ−ＱＰＳＫ（Dual. Polarization-Quadrature Phase Shift Keying）が広く利用され、４相の偏波多重で送信することで、信号のボーレートを３０Ｇ  ｂａｕｄ／ｓに抑えることが可能である。そのため送受信に必要な電気デバイスの帯域条件を緩和することが可能になった。しかしながら３０Ｇｂｐｓ級の信号をサンプリングするために電気帯域の２倍、すなわち６０Ｇ  ｓａｍｐｌｅ／ｓの高速なＤＡＣ（Digital Analog Converter)及びＡＤＣ（Analog Digital Converter）が必須である。高速ＤＡＣ／ＡＤＣはデジタルコヒーレント技術を実現するうえで重要な構成要素の一つである。
【０００４】
高速ＤＡＣ／ＡＤＣとＤＳＰの組み合わせにより１００Ｇｂｐｓのデジタルコヒーレントシステムが可能であり、１００Ｇｂｐｓシステムの商用化が始まっている。一方、超長距離のシステムではビットレートを下げ距離を伸ばすため、４０Ｇｂｐｓや１０Ｇｂｐｓといった低ビットレートのデジタルコヒーレントシステムの導入が検討されている。その際１００Ｇ  ＤＳＰを流用し同一のデジタル信号処理回路で異なるビットレートの信号を処理できることが望まれている。個別のデジタル信号処理回路で各々のビットレートに対応したＤＳＰを開発するコスト増が懸念されているためである。
【０００５】
同一のデジタル信号処理回路で異なるビットレートに対応する場合、ＤＡＣ／ＡＤＣのサンプリングレートを可変にするか、又はＤＳＰ内部にサンプリングレートを変換する機能が必要になる。前者の場合、ＤＡＣ／ＡＤＣを動作させるＰＬＬ（Phase Looked Loop）の動作範囲に制限され、動作範囲の拡大は困難である。ビットレートに応じたＰＬＬ及びＤＡＣ／ＡＤＣを複数用意する手法も可能ではあるが、アナログ部品を含むＰＬＬを複数用意することは回路規模の増大が避けられないといった課題がある。一方、後者の場合デジタルフィルタにより任意のレートに変換することが可能であり、可変範囲は柔軟に変更することが可能である（非特許文献１）。
【０００６】
図１１は、サンプリングレート変換装置９０の一般的な装置構成を示した図である。サンプリングレート変換装置９０は、入力される信号系列のサンプリングレートをｎ倍のサンプリングレートに変換するｎ倍オーバーサンプリング部９１と、ｎ倍オーバーサンプリング部９１から出力されたデータに対してＬＰＦ（Low Pass Filter；低域通過フィルタ）処理を行うフィルタ部９２と、フィルタ部９２から出力されたデータを（１／ｍ）間隔で間引きダウンサンプリングを行う１／ｍ倍ダウンサンプリング部９３とを備えている。
【０００７】
図１２は、図１１に示したサンプリングレート変換装置９０によるサンプリングレート変換の原理図を示す図である。ｎ／ｍ（ｎ及びｍは１以上の任意の整数）倍にレートを変換する場合、ｎ倍オーバーサンプリング部９１は、入力される信号系列に対して、信号系列の各信号の間に（ｎ−１）個の「０」データを挿入することにより、ｎ倍のオーバーサンプリングを行う。図１２においては、黒で塗りつぶされた点（●）が入力される信号系列を示し、白抜きの点（○）が挿入される「０」データを示している。
【０００８】
ｎ倍オーバーサンプリング部９１によりオーバーサンプリングされた信号系列にはｎ倍の繰り返し周波数が発生するため、フィルタ部９２が当該信号系列に対して高調波の周波数成分を取り除くフィルタリングを行う。同図においては、ＬＰＦ処理により、「０」データ（○）が隣接する信号（●）に応じたレベルに変化している。１／ｍ倍ダウンサンプリング部９３は、フィルタ部９２は、フィルタ部９２によりＬＰＦ処理された信号系列を（１／ｍ）の間隔で信号を間引いて出力する。同図においては、ハッチングされた点を１／ｍ倍ダウンサンプリング部９３が抜き出して出力する。これにより、入力される信号系列のサンプリングレートは、ｎ／ｍ倍のサンプリングレートに変換される。
【０００９】
図１３は、サンプリングレート変換装置９０によるサンプリングレート変換におけるより具体的な処理及び構成を示した図である。同図には、基準クロックに応じて入力される信号系列のサンプリングレートを（３／２）倍にする場合の構成が示されている。同図には、上から順に、基準クロック、入力データ、オーバーサンプリング用クロック兼乗算部・加算部演算用クロック、オーバーサンプリング後のデータ、フィルタ部９２における処理の概要、フィルタリング後のデータ、ダウンサンプリング用クロック、及び、ダウンサンプリング後のデータが示されている。入力データは、入力される信号系列の各データである。
【００１０】
ｎ倍オーバーサンプリング部９１は、入力される信号系列の各データの間に２個ずつ「０」データを挿入し３倍にオーバーサンプリングを行う。このとき、ｎ倍オーバーサンプリング部９１は、オーバーサンプリング用のクロックを必要とする。このオーバーサンプリング用のクロックは、入力される信号系列に対応するクロック（基準クロック）に対して３（ｎ＝３）倍の周波数のクロックとなる。オーバーサンプリングされたデータは、フィルタ部９２によるＬＰＦ処理が施される。
【００１１】
フィルタ部９２は、デジタルフィルタにより実現可能である。デジタルフィルタは、乗算部、及び、加算部により構成される。図１３に示されているフィルタ部９２の処理では、３つの乗算部と加算部とからなるＦＩＲフィルタ（Finite Impulse Response Filter）を用いた例が示されている。乗算部に付されているａ１、ａ２、及び、ａ３の添え字は、乗算部の識別子である。同図において、同じ識別子が付されている乗算部は同一の乗算部である。また、点線で囲まれている乗算部は、クロックで示される同一のタイミングで動作することを示している。すなわち、点線で囲まれている乗算部は、並列して動作することを示している。また、乗算部の動作タイミングを決定するクロックは、ｎ倍のオーバーサンプリング、つまりここでは３倍のオーバーサンプリングに対応するクロックである。加算部も、乗算部と同様に、３倍のオーバーサンプリングに対応するクロックに基づいて動作する。
【００１２】
同図に示されているように、フィルタ部９２において１つ目のデータを出力する際、乗算部ａ３は、１つ目の入力データに対して所定の係数を乗算し、乗算結果を加算部に入力する。加算部は入力された乗算結果を加算し、加算結果を１つ目のフィルタリング後のデータとして出力する。
また、２つ目のデータを出力する際、乗算部２ａは、オーバーサンプリング後の１つ目のデータに対して所定の係数を乗算し、乗算結果を加算部に入力する。乗算部ａ３は、オーバーサンプリング後の２つ目のデータ（挿入された「０」データ）に対して係数を乗算し、乗算結果を加算部に入力する。加算部は、入力された乗算結果を加算し、加算結果を２つ目のデータとして出力する。
以下、入力データが入力されるごとに同様の処理が繰り返して行われる。
【００１３】
フィルタ部９２の加算部から出力されるデータは、３倍オーバーサンプリングされているので、所望のサンプリングレートの２倍のレートで出力される。１／ｍ倍ダウンサンプリング部９３は、基準クロックに対して３／２倍されたダウンサンプリング用のクロックに基づいて、フィルタ部９２から出力されるデータを（１／２）に間引いて出力する。同図では、フィルタ部９２から出力されるデータのうち奇数番目のデータを１／ｍ倍ダウンサンプリング部９３が出力している。上記の処理により、サンプリングレートが（３／２）倍されたデータの信号系列が出力される。
【先行技術文献】
【非特許文献】
【００１４】
【非特許文献１】"AN 623:Using the DSP Builder Advanced Blockset to Implement Resampling Filters", August 2010, Altera Corporation,［平成２５年３月４日検索］、インターネット<URL:http://www.altera.com/literature/an/an623.pdf>
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上述したようなサンプリングレート変換装置９０を用いた場合、サンプリングレートの変換倍率に応じて回路規模が増加することにより、消費電力が増加してしまうという問題がある。また、ｎ倍にオーバーサンプリングする際には、基準クロックに対してｎ倍の周波数のアップサンプリング用のクロックが必要となり、更に消費電力を増加させてしまうという問題がある。
【００１６】
本発明は、上記問題を解決すべくなされたもので、その目的は、回路規模の増加を抑えるとともに消費電力の増加を抑制することができるサンプリングレート変換システム、及びサンプリングレート変換方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記問題を解決するために、本発明は、サンプリングレートをｎ／ｍ倍（ｎ及びｍは１以上の整数）に変換するサンプリングレート変換システムであって、基準クロックに同期して入力される入力データに対して低域通過フィルタ処理を施してｎ個のデータを出力するフィルタ部と、前記基準クロックの周波数をｎ／ｍ倍した周波数の第１のクロックに同期して、前記フィルタ部が出力するデータを間引いて出力するデータ選択部とを備えることを特徴とするサンプリングレート変換システムである。
【００１８】
また、本発明は、上記に記載の発明において、前記フィルタ部は、前記基準クロックの周波数をｎ倍した周波数の第２のクロックに同期して、入力データに対して予め定められたフィルタ係数を乗ずる乗算部と、前記第２のクロックに同期して、前記乗算部による乗算結果を加算し加算結果をデータとして前記データ選択部に出力する加算部とを有し、前記データ選択部は、前記第１のクロックが示すタイミングにおいて、前記加算部から出力されるデータを選択し出力することを特徴とする。
【００１９】
また、本発明は、上記に記載の発明において、前記フィルタ部は、前記基準クロックの周波数をｎ倍した周波数の第２のクロックに同期して、入力データに対して予め定められたフィルタ係数を乗ずる乗算部を有し、前記データ選択部は、前記第１のクロックが示すタイミングにおいて、前記乗算部から出力されるデータを選択し出力することを特徴とする。
【００２０】
また、本発明は、上記に記載の発明において、前記フィルタ部は、前記基準クロックに同期して、入力データに対して予め定められたフィルタ係数を乗ずる乗算部と、前記基準クロックに同期して、前記乗算部による乗算結果を加算し加算結果をデータとして前記データ選択部に出力するｎ個の加算部とを有し、前記データ選択部は、前記ｎ個の加算部から出力されるデータを順に記憶し、前記基準クロックの周波数をｎ／ｍ倍した周波数の第２のクロックに同期して、記憶しているデータからいずれか１つのデータを選択して出力することを特徴とする。
【００２１】
また、本発明は、上記に記載の発明において、前記フィルタ部は、前記基準クロックに同期して、入力データに対して予め定められたフィルタ係数を乗じて乗算結果をデータとして前記データ選択部に出力するｎ個の乗算部を有し、前記データ選択部は、前記ｎ個の乗算部から出力されるデータを順に記憶し、前記基準クロックの周波数をｎ／ｍ倍した周波数の第２のクロックに同期して、記憶しているデータからいずれか１つのデータを選択して出力することを特徴とする。
【００２２】
また、本発明は、上記に記載の発明において、前記データ選択部は、前記基準クロックの周波数をｎ／ｍ倍した周波数の第２のクロックに同期して、記憶しているデータから記憶した順にｍ個のデータを読み出し、読み出したｍ個のデータのうち（ｍ−１）個を破棄し、他の１つのデータを出力することを特徴とする。
【００２３】
また、本発明は、サンプリングレートをｎ／ｍ倍（ｎ及びｍは１以上の整数）に変換するサンプリングレート変換システムが行うサンプリングレート変換方法であって、基準クロックに同期して入力される入力データに対して、低域通過フィルタ処理を施してｎ個のデータを出力するフィルタ処理ステップと、前記基準クロックの周波数をｎ／ｍ倍した周波数の第１のクロックに同期して、前記フィルタ処理ステップにおいて出力されたデータを間引いて出力するデータ選択ステップとを有することを特徴とするサンプリングレート変換方法である。
【発明の効果】
【００２４】
この発明によれば、一旦アップサンプリングする際に、入力データに対して「０」データを挿入することなく、入力データから複数のデータを生成する低域通過フィルタ処理を行うことにより、「０」データに対する演算処理及び演算回路を削減することができ、回路規模の増加を抑えるとともに消費電力の増加を抑制することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明に係る第１の実施形態におけるサンプリングレート変換装置１０の構成を示すブロック図である。
【図２】同実施形態におけるサンプリングレート変換装置１０によるサンプリングレート変換の処理及び構成を示す図である。
【図３】同実施形態のサンプリングレート変換装置１０の変形例１によるサンプリングレート変換の処理及び構成例を示す図である。
【図４】比較例１におけるサンプリングレート変換の処理を示す図である。
【図５】同実施形態のサンプリングレート変換装置１０の変形例２によるサンプリングレート変換の処理及び構成を示す図である。
【図６】比較例２におけるサンプリングレート変換の処理を示す図である。
【図７】第２の実施形態におけるサンプリングレート変換装置２０の構成を示すブロック図である。
【図８】同実施形態におけるサンプリングレート変換装置２０によるサンプリングレート変換の処理及び構成を示す図である。
【図９】同実施形態のサンプリングレート変換装置２０の変形例３によるサンプリングレート変換の処理及び構成例を示す図である。
【図１０】同実施形態のサンプリングレート変換装置２０の変形例４によるサンプリングレート変換の処理及び構成例を示す図である。
【図１１】サンプリングレート変換装置９０の一般的な装置構成を示した図である。
【図１２】図１１に示したサンプリングレート変換装置９０によるサンプリングレート変換の原理図を示す図である。
【図１３】サンプリングレート変換装置９０によるサンプリングレート変換におけるより具体的な処理及び構成を示した図である。
【発明を実施するための形態】
【００２６】
以下、図面を参照して、本発明の実施形態におけるサンプリングレート変換システム、及びサンプリングレート変換方法を説明する。
【００２７】
（第１の実施形態）
図１は、本発明に係る第１の実施形態におけるサンプリングレート変換装置１０の構成を示すブロック図である。サンプリングレート変換装置１０は、例えば、光伝送システムにおけるデジタル信号処理装置で用いられる装置であって、入力されるデジタルの信号系列のサンプリングレートを（ｎ／ｍ）倍に変換して出力する装置である。ｎ及びｍは１以上の任意の整数である。サンプリングレート変換装置１０は、フィルタ部１１、及び、１／ｍ倍ダウンサンプリング部１２を備えている。フィルタ部１１は、入力される信号系列に対してＬＰＦ処理を行い、ｎ倍のサンプリングレートの信号系列に変換して出力する。データ選択部としての１／ｍ倍ダウンサンプリング部１２は、フィルタ部１１から出力される信号系列に対し、一定間隔で信号を間引き、１／ｍ倍にサンプリングレートを変換して出力する。本実施形態のサンプリングレート変換装置１０は、入力されるサンプリングレート（ｘ  ｓａｍｐｌｅ／ｓ；ｘは任意の数）の信号系列を（ｎ／ｍ）倍のサンプリングレート（（ｘ×ｎ／ｍ）  ｓａｍｐｌｅ／ｓ）の信号系列に変換して出力する。
【００２８】
図２は、本実施形態におけるサンプリングレート変換装置１０によるサンプリングレート変換の処理及び構成を示す図である。同図において、横軸は時間を示している。また、同図には、基準クロックに応じて入力される信号系列のサンプリングレートを（３／２）倍にする場合の構成例が示されている。同図には、上から順に、基準クロック、乗算部・加算部演算用クロック、入力データ、フィルタ部１１における処理の概要、フィルタリング後のデータ、ダウンサンプリング用クロック、及び、ダウンサンプリング後のデータが示されている。
【００２９】
基準クロックは、サンプリングレート変換装置１０に入力される信号系列のサンプリングレートに対応し、信号系列のデータが入力される周期と同じ周期を有するクロック信号である。入力データは、サンプリングレート変換装置１０に入力される信号系列のデータであり、基準クロックに同期してサンプリングレート変換装置１０に入力される。乗算部・加算部演算用クロックは、基準クロックに対してｎ倍の周波数を有するクロック信号であり、基準クロックと同期しているクロック信号ある。フィルタ部１１は、基準クロックと乗算部・加算部演算用クロックとのそれぞれが示すタイミングに基づいて動作する。フィルタリング後のデータは、フィルタ部１１が出力するデータである。ダウンサンプリング用クロックは、乗算部・加算部演算用クロックに対して（１／ｍ）倍の周波数を有するクロック信号である。１／ｍ倍ダウンサンプリング部１２は、ダウンサンプリング用クロックが示すタイミングに基づいて動作する。ダウンサンプリング後のデータは、１／ｍ倍ダウンサンプリング部１２が出力するデータであり、すなわちサンプリングレート変換装置１０が出力する信号系列のデータである。同図に示す処理は、図１３に示した処理に対応する。
【００３０】
図２には、フィルタ部１１が３つの乗算部ａ１〜ａ３と１つの加算部とを有するＦＩＲフィルタを備え、当該ＦＩＲフィルタを用いた処理を行う構成例が示されている。フィルタ部１１では、基準クロックに応じて入力データが入力されると、当該入力データに対して３つの乗算部ａ１〜ａ３が所定のフィルタ係数を乗じる。各乗算部ａ１〜ａ３は、基準クロックに対してｎ倍の周波数を有する乗算部・加算部演算用クロックに応じて乗算結果を順に加算部に入力する。乗算部ａ１〜ａ３が入力データに対して乗じるフィルタ係数は、予め定められた値であり、サンプリングレート変換後のサンプリングレートや、サンプリングレートの変換比（ｎ／ｍ）等に基づいて定められる。また、変換比（ｎ／ｍ）に基づいて定められるＬＰＦのフィルタ特性に基づいて定めるようにしてもよい。また、乗算部ａ１〜ａ３それぞれのフィルタ係数は、同じ値であってもよいし、異なる値であってもよい。加算部は同一のタイミングで入力される乗算結果を加算して出力する。
【００３１】
例えば、時刻ｔ１において入力データがフィルタ部１１に入力されると、乗算部・加算部演算用クロックが示すタイミングに同期して、乗算部ａ３が当該入力データに対してフィルタ係数を乗じて得られた乗算結果を加算部に入力し、加算部が当該乗算結果をフィルタリング後のデータとして出力する。時刻ｔ２までの間に、乗算部・加算部演算用クロックが示すタイミングに同期して、乗算部ａ２が入力データに対してフィルタ係数を乗じて得られた乗算結果を加算部に入力し、加算部が当該乗算結果をフィルタリング後のデータとして出力する。その後に、乗算部ａ１が入力データに対してフィルタ係数を乗じて得られた乗算結果を加算部に入力し、加算部が当該乗算結果をフィルタリング後のデータとして出力する。このように、フィルタ部１１に入力データが入力されると、当該入力データに応じて得られる３つのデータが、乗算部・加算部演算用クロックが示すタイミングに同期してフィルタ部１１から出力される。また、時刻ｔ２以降も、フィルタ部１１において同様の処理が繰り返して行われる。
【００３２】
１／ｍ倍ダウンサンプリング部１２は、ダウンサンプリング用クロックが示すタイミングに同期して、フィルタ部１１から出力されるフィルタリング後のデータを選択して出力することにより、データの間引きを行う。図２に示す構成例では、１番目から１０番目までのフィルタリング後のデータうち、奇数番目のデータが選択されてサンプリングレート変換装置１０の出力となる。
【００３３】
上述のように、サンプリングレート変換装置１０は、入力される信号系列を、（ｎ／ｍ）倍のサンプリングレートの信号系列に変換して出力する。本実施形態におけるサンプリングレート変換装置１０は、図１１に示したサンプリングレート変換装置９０と異なり、入力される信号系列に対してアップサンプリングを行わない。サンプリングレート変換装置９０では、「０」データを挿入しｎ倍オーバーサンプリング後にフィルタリング処理を行っていた。しかし、本実施形態におけるサンプリングレート変換装置１０では「０」データを入力データの間に挿入しないので、「０」データに対する乗算が行われない。そのため、１クロックサイクルあたりに動作する乗算部の数を削減することができ、消費電力の削減を図ることができる。また、「０」データに対する乗算部の出力は常に０になるため、サンプリングレート変換装置１０が出力する信号系列と、サンプリングレート変換装置９０が出力する信号系列とは同じになる。すなわち、出力される信号系列を劣化させることなく、回路規模の増加を抑えるとともに消費電力の増加を抑制することが可能となる。
【００３４】
なお、本実施形態のフィルタ部１１において、加算部が加算対象とする乗算結果が１つである場合、加算部を省いて各乗算部ａ１〜ａ３が乗算結果を１／ｍ倍ダウンサンプリング部１２に出力するようにしてもよい。この場合、フィルタ部１１の構成を更に簡素化することができ、回路規模を削減することができる。
また、
【００３５】
（変形例１）
図３は、本実施形態のサンプリングレート変換装置１０の変形例１によるサンプリングレート変換の処理及び構成例を示す図である。同図に示す処理では、４つの乗算部ａ１〜ａ４と加算部とを有するＦＩＲフィルタによる処理が行われている。すなわち、本変形例におけるフィルタ部１１は、４つの乗算部ａ１〜ａ４と加算部とを有するＦＩＲフィルタを備える構成となっている。図２に示した処理における乗算部が３つであるのに対して、図３に示す処理では乗算部が４つになっている。４つ目の乗算部ａ４を設けたことにより、時刻ｔ２、ｔ３、ｔ４における処理が異なっている。
【００３６】
具体的には、時刻ｔ２においてフィルタ部１１に入力データが入力されると、乗算部・加算部演算用クロックが示すタイミングに同期して、乗算部ａ３が当該入力データに対してフィルタ係数を乗じて得られた乗算結果を加算部に入力し、乗算部ａ４が１つ前の入力データに対してフィルタ係数を乗じて得られた乗算結果を加算部に入力する。加算部は、乗算部ａ３から入力された乗算結果と、乗算部ａ４から入力された乗算結果とを加算し、加算結果を４番目のフィルタリング後のデータとして出力する。時刻ｔ３、ｔ４においても同様の処理が行われ、７、１０番目のフィルタリング後のデータが加算部から出力される。
【００３７】
図４は、比較例１におけるサンプリングレート変換の処理を示す図である。比較例１として同図に示している処理は、図１３に示す構成において、図３に示した処理と同様に４つの乗算部を備えた場合の処理である。比較例１においては、乗算部・加算部演算用クロックの１クロックサイクルあたりに動作する乗算部の数が最大で４つとなっている。これに対して、変形例１におけるフィルタ部１１では１クロックサイクルあたりに動作する乗算部の数は最大で２つとなっている。このように、回路全体の動作率が下がることにより、低消費電力化が可能な構成となっている。
【００３８】
乗算部の数を３つ又は４つとした構成について説明したが、これに限ることなく、設計者が任意の数の乗算部を設けることが可能である。サンプリングレート変換の処理に要求されるＬＰＦのフィルタ特性に応じて乗算部の数を適宜変更することが可能である。
【００３９】
（変形例２）
図５は、本実施形態のサンプリングレート変換装置１０の変形例２によるサンプリングレート変換の処理及び構成を示す図である。同図に示す処理では、入力される信号系列のサンプリングレートを（２／３）倍のサンプリングレートに変換する処理が示されている。同図に示す処理では、フィルタ部１１における加算部の処理と、１／ｍ倍ダウンサンプリング部１２における処理とが図２に示した処理と異なっている。また、サンプリングレートを（２／３）倍に変更することに応じて、乗算部・加算部演算用クロックの周波数が基準クロックの周波数に対して２倍に変更されている。また、ダウンサンプリング用クロックの周波数が乗算部・加算部演算用クロックの周波数に対して（１／３）倍に変更されている。
【００４０】
図５に示す処理では、時刻ｔ２、ｔ３、ｔ４におけるフィルタ部１１の処理が図２に示した処理と異なっている。具体的には、フィルタ部１１に入力データが入力されると、乗算部・加算部演算用クロックが示すタイミングに同期して、乗算部ａ３が当該入力データに対してフィルタ係数を乗じて得られた乗算結果を加算部に入力し、乗算部ａ１が１つ前のデータに対してフィルタ係数を乗じて得られた乗算結果を加算部に入力する。加算部は、乗算部ａ３から入力された乗算結果と、乗算部ａ１から入力された乗算結果とを加算し、加算結果をフィルタリング後のデータとして出力する。これにより、入力される信号系列のサンプリングレートの２倍のサンプリングレートの信号系列がフィルタ部１１から出力される。
【００４１】
また、１／ｍ倍ダウンサンプリング部１２は、基準クロックの周波数を（２／３）倍にしたダウンサンプリング用クロックが示すタイミングに同期して、フィルタ部１１から出力されるフィルタリング後のデータを選択して出力することにより、データの間引きを行う。図５に示す処理では、１番目から７番目までのフィルタリング後のデータのうち、１、４、７番目のフィルタリング後のデータが選択されてサンプリングレート変換装置１０の出力となる。以上の処理により、サンプリングレート変換装置１０に入力される信号系列は、（２／３）倍のサンプリングレートの信号系列に変換される。
【００４２】
図５に示される処理では、図２及び図３に示された処理と同様に、基準クロックに対してｎ倍の周波数を有する乗算部・加算部演算用クロックに基づいて、入力データに対するフィルタ係数の乗算処理と、乗算結果に対する加算処理とが行われる。加算部から出力されたデータは、基準クロックに対して（２／３）倍の周波数を有するダウンサンプリング用クロックが示すタイミングに同期して間引かれる。これにより、（２／３）倍のサンプリングレート変換がなされた信号系列が出力される。
【００４３】
図６は、比較例２におけるサンプリングレート変換の処理を示す図である。比較例２として同図に示している処理は、図１３に示す構成において、図５に示した処理と同様に、（２／３）倍のサンプリングレート変換を行う処理である。比較例２においては、乗算部・加算部演算用クロックの１クロックサイクルあたりに動作する乗算部の数が最大で３つとなっている。これに対して、変形例２におけるフィルタ部１１では１クロックサイクルあたりに動作する乗算部の数は最大で２つとなっており、低消費電力化が可能な構成となっている。
【００４４】
なお、本実施形態では、（３／２）倍、（２／３）倍にサンプリングレートを変換するｎとｍとの組み合わせの構成例を示したが、これに限ることなく、ｎとｍとは１以上の任意の整数を取ることが可能である。
また、上述の第１の実施形態では、サンプリングレート変換装置１０が１つの装置として構成される場合について説明したが、フィルタ部１１を実現した集積回路又はＩＣ等と、１／ｍ倍ダウンサンプリング部１２を実現した集積回路又はＩＣなどとを組み合わせた構成であってもよい。
【００４５】
また、本実施形態では、乗算部・加算部演算用クロックと、ダウンサンプリング用クロックとが同期している構成を示したが、乗算部・加算部演算用クロックと、ダウンサンプリング用クロックとが非同期であってもよい。この場合、１／ｍ倍ダウンサンプリング部１２は、フィルタ部１１から出力されるフィルタリング後のデータを記憶するバッファを備え、ダウンサンプリング用クロックが示すタイミング間において入力されるフィルタリング後のデータをバッファに記憶させる。１／ｍ倍ダウンサンプリング部１２は、ダウンサンプリング用クロックが示すタイミングに基づいて、バッファに記憶されているデータのうちいずれか１つを選択して出力するとともに、バッファに記憶されているデータを破棄する。
【００４６】
（第２の実施形態）
図７は、第２の実施形態におけるサンプリングレート変換装置２０の構成を示すブロック図である。サンプリングレート変換装置２０は、第１の実施形態のサンプリングレート変換装置１０と同様に、入力される信号系列のサンプリングレートを（ｎ／ｍ）倍に変換して出力する。サンプリングレート変換装置２０は、フィルタ部２１、及び、ＦＩＦＯ（First In First Out）バッファ部２２を備えている。
【００４７】
フィルタ部２１は、入力される信号系列に対してＬＰＦ処理を行い、入力される信号系列と同じサンプリングレート（ｘ  ｓａｍｐｌｅ／ｓ）のｎ個のデータを並列して出力する。データ選択部としてのＦＩＦＯバッファ部２２は、先入れ、先出しのバッファであってｎ入力１出力のバッファである。ＦＩＦＯバッファ部２２は、基準クロックが示すタイミングに同期して、フィルタ部２１から出力されるｎ個のデータを一時的に記憶する。ＦＩＦＯバッファ部２２は、入力される信号系列のサンプリングレートに対してｎ／ｍ倍のサンプリングレートに対応するクロックに同期して、記憶しているデータのうち先に記憶したデータから順に選択し、選択したデータを出力する。
【００４８】
サンプリングレート変換装置２０は、第１の実施形態のサンプリングレート変換装置１０（図１）と比べ、１／ｍ倍ダウンサンプリング部１２に代えてＦＩＦＯバッファ部２２を備えていること、フィルタ部２１から出力されるｎ個のデータのサンプリングレートが入力される信号系列のサンプリングレートと同じであること、フィルタ部２１から出力されるデータがｎ並列化されていることが異なっている。
【００４９】
図８は、本実施形態におけるサンプリングレート変換装置２０によるサンプリングレート変換の処理及び構成を示す図である。同図において、横軸は時間を示している。また、同図には、基準クロックに応じて入力される信号系列のサンプリングレートを（３／２）倍にする場合の構成が示されている。同図には、上から順に、基準クロック、入力データ、フィルタ部２１における処理の概要、フィルタリング後のデータ、ＦＩＦＯバッファ部２２が記憶するデータ、サンプリングレート変換用のクロック、及び、レート変換後のデータが示されている。
【００５０】
基準クロックは、サンプリングレート変換装置２０に入力される信号系列のサンプリングレートに対応し、信号系列のデータが入力される周期と同じ周期を有するクロック信号である。入力データは、サンプリングレート変換装置２０に入力される信号系列のデータであり、基準クロックに同期してサンプリングレート変換装置２０に入力される。フィルタリング後のデータは、フィルタ部２１が出力するデータである。サンプリングレート変換用のクロックは、基準クロックに対して（ｎ／ｍ）倍の周波数を有するクロック信号であり、ＦＩＦＯバッファ部２２がデータを出力するタイミングを示すクロック信号である。
【００５１】
図８には、フィルタ部２１が、３つの乗算部ａ１〜ａ３と３つの加算部ｂ１〜ｂ３とを有するＦＩＲフィルタを備え、当該ＦＩＲフィルタを用いた処理を行う構成例が示されている。フィルタ部２１では、基準クロックに応じて入力データが入力されると、当該入力データに対して３つの乗算部ａ１〜ａ３が所定のフィルタ係数を乗じる。乗算部ａ１は乗算結果を加算部ｂ１に入力し、加算部ｂ２は入力された乗算結果をフィルタリング後のデータとしてＦＩＦＯバッファ部２２に出力する。乗算部ａ２は乗算結果を加算部ｂ２入力し、加算部ｂ２は入力された乗算結果をフィルタリング後のデータとしてＦＩＦＯバッファ部２２に出力する。乗算部ａ３は乗算結果を加算部ｂ３に入力し、加算部ｂ３は入力された乗算結果をフィルタリング後のデータとしてＦＩＦＯバッファ部２２に出力する。すなわち、フィルタ部２１に入力データが入力されると、当該入力データに対してフィルタリング処理を施して得られた３つのデータが並列化されてＦＩＦＯバッファ部２２に入力される。
【００５２】
ＦＩＦＯバッファ部２２は、基準クロックが示すタイミングに同期して、フィルタ部２１から入力されるデータを順に記憶する。例えば、図８に示す処理では、時刻ｔ１にフィルタ部２１に入力される入力データに対して、フィルタ部２１の加算部ｂ３、ｂ２、ｂ１それぞれからデータｋ、ｋ＋１、ｋ＋２がＦＩＦＯバッファ部２２に入力される。ＦＩＦＯバッファ部２２は、フィルタ部２１から入力されるデータをデータｋ、ｋ＋１、ｋ＋２の順で記憶する。
【００５３】
また、ＦＩＦＯバッファ部２２は、基準クロックの（ｎ／ｍ）倍の周波数を有するサンプリングレート変換用のクロックが示すタイミングに同期して、記憶しているデータのうち先に記憶したデータを２つ読み出し、読み出した２つのデータのうち一方を破棄し、他方を出力する。ＦＩＦＯバッファ部２２の出力は、サンプリングレート変換装置２０の出力となる。例えば、図８に示す処理では、サンプリングレート変換用のクロックが示す２番目のタイミングにおいてＦＩＦＯバッファ部２２が記憶しているデータｋ＋１、ｋ＋２が読み出され、データｋ＋１が破棄され、データｋ＋２が出力される。ＦＩＦＯバッファ部２２は、記憶しているデータの順序において、出力するデータ間の間隔が等間隔になるように出力するデータを選択するとともに、データの破棄を行う。
【００５４】
上述のように、サンプリングレート変換装置２０は、入力される信号系列を、（ｎ／ｍ）倍のサンプリングレートの信号系列に変換して出力する。本実施形態におけるサンプリングレート変換装置２０は、乗算部及び加算部が基準クロックを使用して動作する。また、入力データを３つに分岐させ、乗算部ａ１〜ａ３と加算部ｂ１〜ｂ３とにおいて並列に処理する。加算部ｂ１〜ｂ３から出力された３つデータは、ＦＩＦＯバッファ部２２に入力される。３つのデータは、基準クロックを基にＦＩＦＯバッファ部２２に記憶される。
【００５５】
ＦＩＦＯバッファ部２２は、入力されるデータを記憶するタイミングと、データを出力するタイミングとが異なり、入力と出力とが非同期の動作を行う。入力されるデータを記憶するタイミングは基準クロックに同期しており、データを出力するタイミングはサンプリングレート変換用のクロックに同期している。ＦＩＦＯバッファ部２２は、例えば、汎用メモリを用いることで実現可能であり、ＳＲＡＭ（Static Random Access Memory）や、ＤＲＡＭ（Dynamic Random Access Memory）等で構成することが可能である。なお、ＳＲＡＭやＤＲＡＭ以外の記憶素子を用いてＦＩＦＯバッファ部２２を構成してもよい。図８に示した構成例では、ＦＩＦＯバッファ部２２は３入力１出力のバッファとして動作している。しかし、これに限ることなく、ＦＩＦＯバッファ部２２の入力数は変換するサンプリングレートの倍率に応じて設定することが可能である。
【００５６】
ＦＩＦＯバッファ部２２は、サンプリングレート変換用のクロックを基に、先に記憶したデータから２つ読み出し、１つを破棄し、他方を出力する。記憶しているデータから２つのデータを読み出す際には、ＦＩＦＯバッファ部２２内に設けられているリードポインタ又は読み出しイネーブル信号を使用し、選択的に読み出すことが一般的に可能である。ＦＩＦＯバッファ部２２における読み出しの方法は、これ以外の方法であってもよく、特に限定しない。
【００５７】
なお、本実施形態の図８に示す構成では、各加算部ｂ１〜ｂ３には１つの乗算結果が入力されているが、複数の乗算結果を入力するようにしてもよい。また、本実施形態のフィルタ部２１において、加算部が加算対象とする乗算結果が１つである場合、当該加算部を省いて乗算部が乗算結果をＦＩＦＯバッファ部２２に出力するようにしてもよい。この場合、フィルタ部２１の構成を更に簡素化することができ、回路規模を削減することができる。
【００５８】
（変形例３）
図９は、本実施形態のサンプリングレート変換装置２０の変形例３によるサンプリングレート変換の処理及び構成例を示す図である。同図に示すよりでは、４つの演算部ａ１〜ａ４と３つの加算部ｂ１〜ｂ３とを有するＦＩＲフィルタによる処理が行われている。すなわち、本変形例におけるフィルタ部２１は、４つの乗算部ａ１〜ａ４と、３つの加算部ｂ１〜ｂ３とを有するＦＩＲフィルタを備える構成となっている。図８に示した処理における乗算部が３つであるのに対して、図９に示す処理では乗算部が４つになっている。４つ目の乗算部ａ４を設けたことにより、時刻ｔ２、ｔ３、ｔ４における処理が異なっている。
【００５９】
具体的には、時刻ｔ２において、基準クロックに同期してフィルタ部２１に入力データが入力されると、基準クロックが示すタイミングに同期して、乗算部ａ３が当該入力データに対してフィルタ係数を乗じて得られた乗算結果を加算部ｂ３に入力する。また、乗算部ａ２、ａ１も、乗算部３ａと同様に当該入力データに対してフィルタ係数を乗じて得られた乗算結果を加算部ｂ２、ｂ１に入力する。また、乗算部４ａが１つ前のタイミングに入力された入力データに対してフィルタ係数を乗じて得られた乗算結果を加算部ｂ３に入力する。加算部ｂ３は、乗算部ａ３と乗算部ａ４とから入力された乗算結果を加算し、加算結果をデータ２ｋとしてＦＩＦＯバッファ部２２に入力する。加算部ｂ２は、乗算部ａ２から入力された乗算結果をデータ２ｋ＋１としてＦＩＦＯバッファ部２２に入力する。加算部ｂ１は、乗算部ａ１から入力された乗算結果をデータ２ｋ＋２としてＦＩＦＯバッファ部２２に入力する。時刻ｔ３、ｔ４においても同様の処理が行われ、１つ前のタイミングで入力された入力データと現時刻で入力された入力データとを合成して得られたデータがデータ３ｋ、４ｋとしてＦＩＦＯバッファ部２２に入力される。
【００６０】
上述のように、乗算部の数を３つから４つに変更した場合においても処理の流れはほぼ同じである。複数の入力データにまたがって乗算結果を加算する場合は、入力データをバッファリングすることで実現できる。例えば、フィルタ部２１に１つ前のタイミングにおいて入力された入力データを記憶するバッファを設けることになる。フィルタ部２１は、入力データを逐次バッファリングし、複数の加算したいデータが入力された時点で乗算処理と加算処理とを行うことにより、上述の処理を実施することが可能である。図９に示した構成例では、２つの入力データを乗算し加算するための２入力分のバッファを設ける。乗算部の数に応じてバッファリングの数を増やすことで容易に構成することが可能である。
【００６１】
本実施形態では、フィルタ部２１が３つの乗算部を有する場合と、４つの乗算部を有する場合とを例示したが、これに限ることなく、設計者が任意の数を定めることが可能である。また、乗算部の数は、サンプリングレート変換の処理に要求されるＬＰＦのフィルタ特性に応じて乗算部の数を適宜変更することが可能である。また、フィルタ部２１のＦＩＲフィルタが備える乗算部の数に比例して、入力データを記憶するバッファの数を増やすようにしてもよい。
【００６２】
（変形例４）
図１０は、本実施形態のサンプリングレート変換装置２０の変形例４によるサンプリングレート変換の処理及び構成例を示す図である。同図に示す処理では、入力される信号系列のサンプリングレートを（２／３）倍のサンプリングレートに変換する処理が示されている。同図に示す処理では、フィルタ部２１における処理と、ＦＩＦＯバッファ部２２における処理とが図８に示した処理と異なっている。また、サンプリングレートを（２／３）倍に変更することに応じて、サンプリングレート変換用のクロックの周波数が基準クロックの周波数に対して（２／３）の周波数に変更されている。
【００６３】
具体的には、フィルタ部２１は、フィルタ部２１は、基準クロックで示されるタイミングに基づいて、入力される入力データに対して乗算及び加算を並列に行い２つのデータを出力する。図１０におけるフィルタ部２１は、３つの乗算部ａ１〜ａ３と２つの加算部ｂ２〜ｂ３とを有するＦＩＲフィルタを備えた構成となっている。フィルタ部２１では、乗算部ａ３及びａ２が入力された入力データに対してフィルタ係数を乗算し、乗算部ａ１が１つ前のタイミングにおいて入力された入力データに対してフィルタ係数を乗算する。加算部ｂ３が、乗算部ａ１の乗算結果と、乗算部ａ３の乗算結果とを加算し、加算結果を出力する。加算部ｂ２が、乗算部ａ２の乗算結果を加算結果として出力する。加算部ｂ３及びｂ２の出力がフィルタ部２１によるフィルタリング後のデータとして出力される。例えば、時刻ｔ１では加算部ｂ３の出力がデータｋ、加算部ｂ２の出力がデータｋ＋１として出力される。
【００６４】
ＦＩＦＯバッファ部２２は、基準クロックで示されるタイミングに基づいて、フィルタ部２１から出力される２つのデータを記憶する。ＦＩＦＯバッファ部２２は、サンプリングレート変換用のクロックが示すタイミングに基づいて、記憶しているデータのうち先に記憶したデータから順に３個ずつ読み出し、読み出した３個のデータのうち２個のデータを破棄し、残りの１個のデータを出力する。ＦＩＦＯバッファ部２２は、基準クロックに対して（２／３）倍されたクロックで読み出しを行い、３つのデータから１つのデータを選択的に出力する。
【００６５】
図１０に示す処理及び構成では、上述のようにフィルタ部２１とＦＩＦＯバッファ部２２とが動作することにより、基準クロックに同期して入力される信号系列が、基準クロックに対して（２／３）倍のクロックに同期して出力される信号系列に変換される。
【００６６】
本実施形態におけるサンプリングレート変換装置２０では、フィルタ部２１が基準クロックに基づいて入力データからｎ個のデータを生成するので、アップサンプリングに対応したクロックが不要となり、回路構成の簡略化及び低消費電力化が可能である。
【００６７】
なお、本実施形態では、（３／２）倍、（２／３）倍にサンプリングレートを変換するｎとｍとの組み合わせの構成例を示したが、これに限ることなく、ｎとｍとは１以上の任意の整数を取ることが可能である。また、ｎとｍとの値に応じて、フィルタ部２１が備えるＦＩＲフィルタの乗算部の数及び加算部の数、並びに、ＦＩＦＯバッファ部２２の入力数を定めることにより、要求されるサンプリングレートの変換処理に柔軟に対応することが可能である。
【００６８】
また、上述の第２の実施形態では、サンプリングレート変換装置２０が１つの装置として構成される場合について説明したが、フィルタ部２１を実現した集積回路又はＩＣ等と、ＦＩＦＯバッファ部２２を実現した集積回路又はＩＣなどとを組み合わせた構成であってもよい。
【００６９】
上述したように、第１の実施形態におけるサンプリングレート変換装置１０、及び、第２の実施形態におけるサンプリングレート変換装置２０では、入力される信号系列の入力データ間に「０」データを挿入することなく、アップサンプリングされたデータ（フィルタリング後のデータ）を生成することにより、１クロックあたりにおいて行う演算量と、演算回路の規模とを削減することができる。その結果、回路規模の増加を抑えるとともに消費電力の増加を抑制することができる。
【００７０】
なお、上述の第１及び第２の実施形態では、動作のタイミングを各クロック信号のＨ（High）レベルを用いて示したが、これに限ることなく、Ｌ（Low）レベルを用いてタイミングを示したり、クロック信号の立ち上がりエッジ又は立ち下がりエッジを用いてタイミングを示したりしてもよい。
【００７１】
なお、図１や図７に示したサンプリングレート変換装置の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステム又はプログラマブルロジックデバイスに読み込ませ、実行することによりフィルタ部や、１／ｍ倍ダウンサンプリング部又はＦＩＦＯバッファ部の処理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。また、「コンピュータシステム」は、ホームページ提供環境（あるいは表示環境）を備えたＷＷＷシステムも含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。更に「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（ＲＡＭ）のように、一定時間プログラムを保持しているものも含むものとする。
【００７２】
また、上記プログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように情報を伝送する機能を有する媒体のことをいう。また、上記プログラムは、前述した機能の一部を実現するためのものであってもよい。更に、前述した機能をコンピュータシステムに既に記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であっても良い。
【符号の説明】
【００７３】
１０、２０、９０…サンプリングレート変換装置
１１、２１、９２…フィルタ部
１２、９３…１／ｍ倍ダウンサンプリング部
２２…ＦＩＦＯバッファ部
９１…ｎ倍オーバーサンプリング部
ａ１、ａ２、ａ３、ａ４…乗算部
ｂ１、ｂ２、ｂ３…加算部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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