(57)【要約】【課題】高速で動作することができる半導体回路及び半導体装置を提供する。【解決手段】ＮＭＯＳトランジスタＮ１と並列に接続されたＮＭＯＳトランジスタＮ２と、入力端子２０とＮＭＯＳトランジスタＮ２のゲート端子とに接続された容量素子Ｃ１と、ソース端子が電源電圧ＶＤＤに接続され、ドレイン端子がＮＭＯＳトランジスタＮ２のゲート端子に接続され、ゲート端子がノード１に接続されたＰＭＯＳトランジスタＰ２と、を備える。ＰＭＯＳトランジスタＰ２は、ＮＭＯＳトランジスタＮ２のゲート端子に入力される電圧を寄生ダイオードの順方向電圧Ｖｆ分高い電圧にクランプする。容量素子Ｃ１には、電荷が蓄積される。入力端子２０に入力される入力信号のレベルがＬｏｗレベルからＨｉｇｈレベルに急峻に遷移した場合に、ＮＭＯＳトランジスタＮ２は、電源電圧ＶＤＤ−閾値電圧Ｖｔｎよりも寄生ダイオードの順方向電圧Ｖｆ分高い電圧をノード１に伝達する。【選択図】図２
2014120885.tif 000002
【特許請求の範囲】
【請求項１】
一方の主端子が入力端子に接続され、かつ他方の主端子が、出力信号を出力するバッファの入力に接続された第１トランジスタと、
前記入力端子と前記バッファの入力との間に前記第１トランジスタと並列に接続された第２トランジスタと、
一端が前記入力端子に接続され、かつ他端が前記第２トランジスタの制御端子に接続された容量素子と、
を備えた半導体回路。
【請求項２】
一方の主端子が電源電圧に接続され、かつ他方の主端子が前記容量素子の他端に接続され、かつ制御端子が前記バッファの入力に接続された第３トランジスタを備えた、請求項１に記載の半導体回路。
【請求項３】
前記容量素子は、キャパシタである、請求項１または請求項２に記載の半導体回路。
【請求項４】
前記容量素子は、ＭＯＳトランジスタである、請求項１または請求項２に記載の半導体回路。
【請求項５】
一方の主端子が電源電圧に接続され、かつ他方の主端子が前記バッファの入力に接続された第４トランジスタと、
前記バッファから出力された出力信号が入力され、かつ前記第４トランジスタの制御端子に信号を出力するインバータと、
を備えた、請求項１から請求項４のいずれか１項に記載の半導体回路。
【請求項６】
前記入力端子に外部から入力された入力信号に応じて、前記バッファから出力信号を出力するトレラント入力回路である、請求項１から請求項５のいずれか１項に記載の半導体回路。
【請求項７】
前記請求項１から前記請求項６のいずれか１項に記載の半導体回路と、
前記半導体回路から出力される出力信号が入力される内部回路と、
を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路及び半導体装置に関するものである。
【背景技術】
【０００２】
一般に、入力された信号（電圧）のレベルを変換して出力する回路として、レベルシフタ回路やトレラント入力回路が知られている。
【０００３】
トレラント入力回路としては、例えば特許文献１に記載された技術が知られている。トレラント入力回路は、入力された信号が電源電圧を超える場合に、電源電圧以下に変換する機能を有している。このようなトレラント入力回路は、近年、携帯型機器の低消費電力化を進めるためにシステムの低電圧化が図られるなかで、既存ＩＣとのインターフェースとして用いられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２７９５６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
レベルシフタ回路やトレラント入力回路等の入力された信号のレベルを変換して出力する回路において、入力された信号のレベルがＬｏｗレベルからＨｉｇｈレベルに急峻に遷移する際に、回路内部を伝達される信号が当該遷移に追従できないという問題が生じる場合があった。
【０００６】
本発明は、上述した問題を解決するために提案されたものであり、高速で動作することができる、半導体回路及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の半導体回路は、一方の主端子が入力端子に接続され、かつ他方の主端子が、出力信号を出力するバッファの入力に接続された第１トランジスタと、前記入力端子と前記バッファの入力との間に前記第１トランジスタと並列に接続された第２トランジスタと、一端が前記入力端子に接続され、かつ他端が前記第２トランジスタの制御端子に接続された容量素子と、を備える。
【０００８】
本発明の半導体装置は、本発明の半導体回路と、前記半導体回路から出力される出力信号が入力される内部回路と、を備える。
【発明の効果】
【０００９】
本発明によれば、高速で動作することができる、という効果を奏する。
【図面の簡単な説明】
【００１０】
【図１】本実施の形態の半導体装置の一例の概略構成を示す概略構成図である。
【図２】本実施の形態の入力回路の一例の概略構成を示す回路図である。
【図３】本実施の形態の入力回路の動作波形の一例を示す波形図である。
【図４】本実施の形態の入力回路のその他の概略構成を示す回路図である。
【図５】本実施の形態の半導体装置のその他の一例の概略構成を示す概略構成図である。
【図６】比較例の入力回路の一例の概略構成を示す回路図である。
【図７】比較例の入力回路の動作波形の一例を示す波形図である。
【発明を実施するための形態】
【００１１】
以下、本実施の形態では、本発明の半導体回路を半導体装置の入力回路に適用した場合について図面を参照して詳細に説明する。図１に、本実施の形態の半導体装置の一例の概略構成図を示す。本実施の形態の半導体装置１０は、入力回路１２及び内部回路１４を備える。
【００１２】
内部回路１４は、半導体装置１０の所望の機能を実現するために半導体装置１０内部に備えられたＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）である。内部回路１４は、入力回路１２から出力された出力信号が入力信号として入力され、当該入力信号に応じて動作するものであれば、特に限定されない。
【００１３】
入力回路１２は、半導体装置１０の外部から入力端子２０に電源電圧（ＶＤＤ）を超えるレベルの入力信号（入力電圧）が入力された場合に、入力信号のレベルを電源電圧以下に変換して内部回路１４に出力するトレラント機能を有しているトレラント入力回路である。
【００１４】
図２は、本実施の形態の入力回路１２の一例の概略構成を示す回路図である。本実施の形態の入力回路１２は、ＮＭＯＳトランジスタＮ１、ＮＭＯＳトランジスタＮ２、ＰＭＯＳトランジスタＰ１、ＰＭＯＳトランジスタＰ２、容量素子Ｃ１、バッファＧ１、及びインバータＧ２を備える。なお、本実施の形態の各ＭＯＳトランジスタにおけるソース端子及びドレイン端子が「主端子」に対応し、ゲート端子が「制御端子」に対応している。
【００１５】
ＮＭＯＳトランジスタＮ１は、ソース端子が入力端子２０に接続され、ドレイン端子がバッファＧ１の入力に接続されている。また、ＮＭＯＳトランジスタＮ１のゲート端子は、電源電圧ＶＤＤに接続されている。ＮＭＯＳトランジスタＮ１は、入力端子２０に入力された入力信号（入力電圧）のレベルが電源電圧ＶＤＤを超える場合に、入力信号のレベルを電源電圧ＶＤＤ以下に降圧する機能を有している。バッファＧ１には、ＮＭＯＳトランジスタＮ１により伝達された信号が入力される。バッファＧ１の出力が、出力信号として内部回路１４に出力される。なお、本実施の形態では、バッファＧ１のＨｉｇｈレベル判定電圧＋ＮＭＯＳトランジスタＮ１の閾値電圧Ｖｔｎ＝電源電圧ＶＤＤとしている。
【００１６】
本実施の形態では、入力端子２０に入力された電圧振幅は、ＮＭＯＳトランジスタＮ１の伝達特性により、ＧＮＤレベルから電源電圧ＶＤＤ−閾値電圧Ｖｔｎレベルの電圧振幅として、ＮＭＯＳトランジスタＮ１とバッファＧ１の入力との間のノード１に伝達される。ノード１に伝達された信号に基づいて、バッファＧ１により、ＬｏｗレベルまたはＨｉｇｈレベルの出力信号が、内部回路１４に出力される
ＰＭＯＳトランジスタＰ１は、ソース端子が電源電圧ＶＤＤに接続され、ドレイン端子がノード１に接続されている。また、ゲート端子には、ノード３が接続されている。インバータＧ２の入力には、バッファＧ１の出力が接続され、出力には、ノード３が接続されている。すなわち、インバータＧ２の出力とＰＭＯＳトランジスタＰ１のゲート端子は、接続されており、インバータＧ２から出力された信号が、ＰＭＯＳトランジスタＰ１のゲート端子に入力される。本実施の形態のＰＭＯＳトランジスタＰ１は、ノード１の電圧を電源電圧ＶＤＤにプルアップする機能を有している。
【００１７】
また、ＮＭＯＳトランジスタＮ２は、入力端子２０とノード１との間に、ＮＭＯＳトランジスタＮ１と並列に接続されている。ＮＭＯＳトランジスタＮ２のソース端子は、入力端子２０に接続されており、ドレイン端子は、ノード１に接続されている。また、ゲート端子は、ノード２に接続されている。
【００１８】
容量素子Ｃ１は、一端が入力端子２０に接続されており、他端が、ＮＭＯＳトランジスタＮ２のゲート端子（ノード２）に接続されている。なお、本実施の形態の容量素子Ｃ１は、キャパシタ素子である。容量素子Ｃ１の容量は、具体的には、ＰＭＯＳトランジスタＰ２やＮＭＯＳトランジスタＮ２等のサイズに応じて異なるが、周辺の寄生容量よりも大きいことが好ましい。
【００１９】
ＰＭＯＳトランジスタＰ２は、ソース端子が電源電圧ＶＤＤに接続され、ドレイン端子が、ノード２に接続されている。また、ＰＭＯＳトランジスタＰ２のゲート端子は、ノード１に接続されている。
【００２０】
本実施の形態の入力回路１２の動作について説明する。図３に、本実施の形態の入力回路１２における動作波形の一例の波形図を示す。図３では、入力端子２０に入力される入力信号のレベルが、ＬｏｗレベルからＨｉｇｈレベルに急峻に遷移する場合の動作波形を示している。なお、本実施の形態では、信号がＧＮＤレベルの場合は、Ｌｏｗレベルとし、信号が電源電圧ＶＤＤ（または、電源電圧ＶＤＤ以上）の場合は、Ｈｉｇｈレベルとしている。
【００２１】
まず、入力端子２０に入力される入力信号がＬｏｗレベルの場合には、ＮＭＯＳトランジスタＮ１は、Ｌｏｗレベルの信号をノード１に伝達する。ノード１がＬｏｗレベルのため、ノード１にゲート端子が接続されているＰＭＯＳトランジスタＰ２は導通して、ノード２のレベルを電源電圧ＶＤＤにする。これにより、ＮＭＯＳトランジスタＮ２は、導通状態になる。また、ノード２に接続された容量素子Ｃ１には、電荷が蓄積される。
【００２２】
また、バッファＧ１には、Ｌｏｗレベルの信号が入力されるため、出力信号は、Ｌｏｗレベルになる。インバータＧ２は、Ｌｏｗレベルの出力信号が入力されるため、Ｈｉｇｈレベルの信号をノード３に出力する。これにより、ノード３のレベルが電源電圧ＶＤＤになり、ノード３にゲート端子が接続されたＰＭＯＳトランジスタＰ１は非導通状態になる。
【００２３】
次に、入力端子２０に入力される入力信号がＬｏｗレベルからＨｉｇｈレベルに急峻に遷移する場合には、ＮＭＯＳトランジスタＮ１は、入力端子２０に入力される入力信号（電圧）に追従してノード１に信号（電圧）を伝達するが、ノード１に到達する電圧は、電源電圧ＶＤＤ−閾値電圧Ｖｔｎに満たない。これは、ＮＭＯＳトランジスタＮ１が伝達する信号のレベルは、直流レベルとしては、電源電圧ＶＤＤ−閾値電圧Ｖｔｎまで伝達するが、電源電圧ＶＤＤ−閾値電圧Ｖｔｎ近傍では、導通する電流が大きく減少してしまう。そのため、過渡的には、電源電圧ＶＤＤ−閾値電圧Ｖｔｎに達するまでに一定の時間を必要とするためである。
【００２４】
同時に、入力端子２０とノード２とを容量で結合している容量素子Ｃ１に蓄積された電荷が保存され、ノード２は、入力電圧に追従して電源電圧ＶＤＤよりも上昇するが、ＰＭＯＳトランジスタＰ２の基板との間にある寄生の順方向ダイオード（寄生ダイオード）により、電源電圧ＶＤＤよりも寄生ダイオードの順方向電圧Ｖｆ分高い電圧にクランプされる。
【００２５】
これにより、導通状態であるＮＭＯＳトランジスタＮ２は、バッファＧ１のＨｉｇｈレベル判定電圧である電源電圧ＶＤＤ−閾値電圧Ｖｔｎよりも、寄生ダイオードの順方向電圧Ｖｆ分高い電圧をノード１に伝達する。
【００２６】
これにより、ノード１の電圧がバッファＧ１のＨｉｇｈレベル判定電圧（電源電圧ＶＤＤ−閾値電圧Ｖｔｎ）以上になると、バッファＧ１は、Ｈｉｇｈレベルの出力信号を出力する。当該Ｈｉｇｈレベルの出力信号により、インバータＧ２は、Ｌｏｗレベルの信号を出力し、ＰＭＯＳトランジスタＰ１が導通状態になる。導通状態になったＰＭＯＳトランジスタＰ１は、ノード１の電圧を電源電圧ＶＤＤに引き上げる。
【００２７】
このように、本実施の形態の入力回路１２では、入力端子２０に入力される入力信号がＬｏｗレベルからＨｉｇｈレベルに急峻に遷移した場合でも、バッファＧ１が遅延無く、Ｈｉｇｈレベルを判定してＨｉｇｈレベルの出力信号を出力することができる。
【００２８】
ここで、本実施の形態の入力回路１２との比較のために従来の入力回路における動作について説明する。図６には、従来の入力回路の一例の概略構成の回路図を示す。従来の入力回路１１２は、本実施の形態の入力回路１２が備えている、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２、及び容量素子Ｃ１を備えていない他は、同様の構成をしている。
【００２９】
すなわち、従来の入力回路１１２は、図６に示すように、ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１、バッファＧ１、及びインバータＧ２を備えている。
【００３０】
ＮＭＯＳトランジスタＮ１は、ソース端子が入力端子１２０に接続され、ドレイン端子がノード１を介してバッファＧ１の入力に接続されている。また、ゲート端子には、電源電圧ＶＤＤが入力される。ＮＭＯＳトランジスタＮ１は、入力端子１２０に入力された入力信号のＧＮＤレベルから電源電圧ＶＤＤ以上の電圧振幅を、ＧＮＤレベルから電源電圧ＶＤＤ−閾値電圧Ｖｔｎの電圧振幅としてノード１に伝達する機能を有している。
【００３１】
バッファＧ１の出力は、インバータＧ２の入力に接続されている。インバータＧ２の出力は、ＰＭＯＳトランジスタＰ１のゲート端子に接続されている。
【００３２】
ＰＭＯＳトランジスタＰ１のソース端子は、電源電圧ＶＤＤに接続されており、ドレイン端子は、ノード１に接続されている。ＰＭＯＳトランジスタＰ１は、入力端子１２０に、電源電圧ＶＤＤよりも高いレベルの電圧が入力された際に、ＮＭＯＳトランジスタＮ１のリーク電流により、電源電圧ＶＤＤよりも高い電圧がノード１に印加されてしまうのを電源電圧ＶＤＤ＋寄生ダイオードの順方向電圧Ｖｆにクランプすることで抑制する機能を有している。
【００３３】
従来の入力回路１１２の動作について説明する。図７に、従来の入力回路１１２における動作波形の一例の波形図を示す。図７では、上記図３に示した本実施の形態の入力回路１２の動作波形と同様に、入力端子１２０に入力される入力信号のレベルが、ＬｏｗレベルからＨｉｇｈレベルに急峻に遷移する場合の動作波形を示している。
【００３４】
まず、入力端子２０に入力される入力信号がＬｏｗレベルの場合には、ＮＭＯＳトランジスタＮ１は、Ｌｏｗレベルの信号をノード１に伝達する。ノード１がＬｏｗレベルのため、バッファＧ１は、Ｌｏｗレベルの信号を出力し、インバータＧ２は、Ｈｉｇｈレベルの信号を出力する、これにより、ＰＭＯＳトランジスタＰ１は非導通状態になる。
【００３５】
この状態から、入力端子１２０に入力される入力信号がＬｏｗレベルからＨｉｇｈレベルに急峻に遷移する場合には、ＮＭＯＳトランジスタＮ１は、入力端子２０に入力される入力信号（電圧）に追従してノード１に電源電圧ＶＤＤ−閾値電圧Ｖｔｎに達するまで信号（電圧）を伝達しようとする。しかしながら、電源電圧ＶＤＤ−閾値電圧Ｖｔｎ近傍では、導通する電流が大きく減少してしまうため、過渡的には、電源電圧ＶＤＤ−閾値電圧Ｖｔｎに達するまでに一定時間（図７、期間Ｔ参照）を必要とする。
【００３６】
入力端子１２０に入力される入力信号のパルス幅が、当該一定時間（期間Ｔ）よりも短い場合は、ノード１の電圧が電源電圧ＶＤＤ−閾値電圧Ｖｔｎに達しないため、バッファＧ１では、Ｈｉｇｈレベルと判定することができない。また、入力信号のパルス幅が、当該一定時間（期間Ｔ）よりも長い場合でも、図７に示したように、バッファＧ１から出力される信号のパルス幅が短くなってしまい、正しく信号を伝達することができない。
【００３７】
このような問題は、電源電圧ＶＤＤが低電圧化するほど、バッファＧ１のＨｉｇｈレベル判定電圧と、電源電圧ＶＤＤとの差が小さくなるために顕在化する傾向にある。
【００３８】
これに対して、上述したように本実施の形態の入力回路１２は、ＮＭＯＳトランジスタＮ１と並列に接続されたＮＭＯＳトランジスタＮ２と、一端が入力端子２０に接続され、他端がＮＭＯＳトランジスタＮ２のゲート端子に接続された容量素子Ｃ１と、ソース端子が電源電圧ＶＤＤに接続され、ドレイン端子がＮＭＯＳトランジスタＮ２のゲート端子に接続され、かつゲート端子がノード１に接続されたＰＭＯＳトランジスタＰ２と、を備える。ＰＭＯＳトランジスタＰ２は、ＮＭＯＳトランジスタＮ２のゲート端子に入力される電圧を寄生ダイオードの順方向電圧Ｖｆ分高い電圧にクランプする。入力信号がＬｏｗレベルの間には、容量素子Ｃ１には、端子間の電位差が電源電圧ＶＤＤとなる電荷が蓄積される。これにより、入力端子２０に入力される入力信号のレベルがＬｏｗレベルからＨｉｇｈレベルに急峻に遷移した場合に、ＮＭＯＳトランジスタＮ２は、電源電圧ＶＤＤ−閾値電圧Ｖｔｎよりも寄生ダイオードの順方向電圧Ｖｆ分高い電圧をノード１に伝達することができる。
【００３９】
従って、ノード１に入力が接続されるバッファＧ１は、遅延なく、Ｈｉｇｈレベルを判定して、Ｈｉｇｈレベルの信号を出力することができるため、高速で動作することができる。
【００４０】
なお、バッファＧ１のＨｉｇｈレベル判定電圧は、一般に、入力回路１２（半導体装置１０）に接続されるインターフェースの仕様が規格により定められており、当該規格を満たすように設定されている。そのため、バッファＧ１のＨｉｇｈレベル判定電圧を任意に設定することが困難な場合があるが、そのような場合に対しても、本発明の入力回路１２（半導体装置１０）では、高速で動作を行うことができる。
【００４１】
また、本発明の入力回路１２では、例えば、チャージポンプ等を用いる必要がなく、少ない素子の増加による簡易な構成により高速で動作を行わせることができるため、素子が大型化するのを抑制することができる。
【００４２】
なお、本実施の形態の入力回路１２では、ＰＭＯＳトランジスタＰ２を備えた場合について説明したが、ＰＭＯＳトランジスタＰ２は、備えていなくてもよい。この場合は、ＮＭＯＳトランジスタＮ２のゲート端子に掛かる電圧を制御できないため、印加される電圧が過大になり、ゲート絶縁膜を損傷する懸念がある。これに対して、本実施の形態のように、ＰＭＯＳトランジスタＰ２を備えることにより、ノード２の電圧をクランプすることができるため、ＮＭＯＳトランジスタＮ２のゲート絶縁膜の破壊を防止することができる。
【００４３】
また、本実施の形態では、入力端子２０と、ＮＭＯＳトランジスタＮ２のゲート端子との間に接続される容量素子がキャパシタ（容量素子Ｃ１）である場合について説明したがこれに限らない。例えば、容量素子としてＭＯＳトランジスタを用いてもよい。容量素子としてＭＯＳトランジスタを用いた場合の入力回路１２の例を図４に示す。図４（Ａ）は、容量素子がＮＭＯＳトランジスタＮ３の場合を示しており、図４（Ｂ）は、容量素子がＰＭＯＳトランジスタＰ３の場合を示している。このように容量素子として用いられるＭＯＳトランジスタは、基板が分離されているものであればＰ型であってもよいし、Ｎ型であってもよい。容量素子としてＭＯＳトランジスタを用いた場合であっても、上述した本実施の形態の入力回路１２の動作（図３参照）と同様に動作することはいうまでもない。なお、容量素子としてＭＯＳトランジスタを用いる場合、キャパシタを用いる場合に比べて、容量素子を形成する工程を不要とすることができる場合がある。また、ＭＯＳトランジスタは、キャパシタに比べて、素子面積を小さくできる場合がある。
【００４４】
また、本実施の形態では、入力回路１２がバッファＧ１及びインバータＧ２を備えた場合について説明したがこれに限らず、バッファＧ１及びインバータＧ２を同一の論理を持たせた他の論理回路としてもよい。
【００４５】
また、本実施の形態では、本発明を入力回路１２に適用した場合について説明したがこれに限らず、本発明をレベルシフタ回路に適用してもよい。レベルシフタ回路に適用した場合の半導体装置１０の一例の概略構成を示す概略構成図を図５に示す。当該半導体装置１０のレベルシフタ回路１６では、内部回路１４Ａから出力された信号が入力され、入力された信号の信号レベルが電源電圧ＶＤＤＢを超える場合に、信号レベルを降圧して、内部回路１４Ｂに出力する機能を有している。なお、当該レベルシフタ回路１６は、本実施の形態の入力回路１２と同様の構成により実現できることはいうまでもない。
【００４６】
また、その他の上記各実施の形態で説明した半導体装置１０及び入力回路１２等の構成及び動作等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。
【符号の説明】
【００４７】
１０  半導体装置
１２  入力回路  （半導体回路）
１４、１４Ａ、１４Ｂ  内部回路
１６  レベルシフタ回路  （半導体回路）
２０  入力端子
Ｐ１  ＰＭＯＳトランジスタ  （第４トランジスタ）
Ｐ２  ＰＭＯＳトランジスタ  （第３トランジスタ）
Ｐ３  ＰＭＯＳトランジスタ  （容量素子）
Ｎ１  ＮＭＯＳトランジスタ  （第１トランジスタ）
Ｎ２  ＮＭＯＳトランジスタ  （第２トランジスタ）
Ｎ３  ＮＭＯＳトランジスタ  （容量素子）
Ｃ１  容量素子
Ｇ１  バッファ
Ｇ２  インバータ
【図１】
2014120885.tif 000003
【図２】
2014120885.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2014120885.tif 000008
【図７】
2014120885.tif 000009