(57)【要約】【課題】  クラウン型下部電極の中間部をサポート膜で支持する構造のＤＲＡＭの歩留まりを向上させる。【解決手段】  半導体装置は、第１の方向に沿う中心軸を持つクラウン形状の下部電極を含むキャパシタと、下部電極を支持する第１サポート膜とを備える。下部電極は、第１の方向に沿って区分される第１部分と、第２部分と、第１部分と前記第２部分とに挟まれた第３部分とを含む。第１サポート膜は、下部電極の第３部分の外周を支える。第３部分の外径は、第１部分及び第２部分の各々との境界において、第１部分及び第２部分のそれぞれの外径よりも大きい。【選択図】図１７Ｄ
2014175403.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に沿う中心軸を持つクラウン形状の下部電極を含むキャパシタと、前記下部電極を支持する第１サポート膜とを備え、
前記下部電極は、前記第１の方向に沿って区分される第１部分と、第２部分と、前記第１部分と前記第２部分とに挟まれた第３部分とを含み、
前記第１サポート膜は、前記第３部分の外周を支え、
前記第３部分の外径は、前記第１部分及び前記第２部分の各々との境界において、前記第１部分及び前記第２部分のそれぞれの外径よりも大きい事を特徴とする半導体装置。
【請求項２】
前記第３部分は、前記中心軸を含む断面で見て外側に向かう凸部形状を有する事を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３部分は、前記第１部分及び前記第２部分との境界にそれぞれ凸部を有する事を特徴とする請求項１に記載の半導体装置。
【請求項４】
前記下部電極は、更に
前記第１部分に接続する第４部分を有し、
前記半導体装置は、さらに、前記第４部分の外周を支える第２サポート膜を有し、
前記第４部分と前記第１部分との境界において、前記第４部分の外径は、前記第１部分の外径よりも大きい事を特徴とする請求項１に記載の半導体装置。
【請求項５】
前記下部電極は、更に
前記第２部分に接続する第５部分を有し、
前記半導体装置は、さらに、前記第５部分の外周を支える第３サポート膜を有し、
前記第５部分と前記第２部分との境界において、前記第５部分の外径は、前記第２部分の外径よりも大きい事を特徴とする請求項１または２に記載の半導体装置。
【請求項６】
前記半導体装置は、更に
前記第５部分に接続する導電性パッドを有し、
前記導電性パッドは、半導体基板に形成された不純物拡散層と電気的に接続されている事を特徴とする請求項５に記載の半導体装置。
【請求項７】
前記下部電極は、更に
前記第４部分に接続する第６部分と、
前記第６部分に接続する第７部分と、を有し、
前記半導体装置はさらに、
前記第７部分の外周を支える第４サポート膜を有し、
前記第４部分と前記第６部分との境界において、前記第４部分の外径は前記第６部分の外径よりも大きく、前記第６部分と前記第７部分の境界において、前記第７部分の外径は前記第６部分の外径よりも大きい事を特徴とする請求項４に記載の半導体装置。
【請求項８】
半導体基板上に、
導電性パターンを形成する工程と、
前記導電性パターンを覆う様に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に第１の犠牲膜を形成する工程と、
前記第１の犠牲膜の上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上に第２の犠牲膜を形成する工程と、
前記第２の犠牲膜の上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜から前記第１の絶縁膜まで貫通し、前記導電性パターンに達する円筒形の孔を形成する工程と、
等方性のエッチングを行って、前記円筒形の孔の内部に突出する少なくとも前記第２の絶縁膜の一部を除去する工程と、
前記円筒形の孔の内壁を覆う様に第１金属膜を形成する工程と、
前記第１金属膜の形成後、前記第１の犠牲膜と前記第２の犠牲膜を除去する工程と、を有する事を特徴とする半導体装置の製造方法。
【請求項９】
前記等方性のエッチングを行って少なくとも前記第２の絶縁膜の一部を除去する前記工程は、
前記円筒形の孔の側壁であって、前記第２の絶縁膜で形成される部分の径を拡大する工程である事を特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記等方性のエッチングを行って少なくとも前記第２の絶縁膜の一部を除去する前記工程は、
前記第１の絶縁膜の一部と前記第３の絶縁膜の一部も同時にエッチングする工程である事を特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記等方性のエッチングは、リン酸系の薬液を使ったウェットエッチである事を特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記リン酸系の薬液は、１１０℃以上の液温を有している事を特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記等方性のエッチングを行って少なくとも前記第２の絶縁膜の一部を除去する前記工程の前に、
前記円筒形の孔の側壁であって、前記第１の犠牲膜と前記第２の犠牲膜で形成される部分の径を拡大する工程をさらに有する事を特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１４】
前記第１の絶縁膜、前記第２の絶縁膜及び前記第３の絶縁膜は、シリコン窒化膜である事を特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１５】
前記第１の犠牲膜及び前記第２の犠牲膜は、シリコン酸化膜、又は不純物をドープしたシリコン酸化膜である事を特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１６】
前記第１の犠牲膜の上に前記第２の絶縁膜を形成する前記工程の後で、
前記第２の絶縁膜をエッチングして前記第２の絶縁膜に第１のスペース部を設ける工程を有する事を特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１７】
前記円筒型の孔の内壁を覆う様に前記第１金属膜を形成する前記工程の後、
前記第３の絶縁膜の上部表面を覆う前記第１金属膜を除去する工程を有する事を特徴とする請求項８に半導体装置の製造方法。
【請求項１８】
前記第３の絶縁膜の上部表面を覆う前記第１金属膜を除去する前記工程の後、
前記第３の絶縁膜をエッチングして前記第３の絶縁膜に第２のスペース部を設ける工程を有する事を特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記第１金属膜の形成後、前記第１の犠牲膜と前記第２の犠牲膜を除去する前記工程の後、
前記第１金属膜の上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に第２金属膜を形成する工程と、を有する事を特徴とする請求項８に記載の半導体装置の製造方法。
【請求項２０】
前記第２の犠牲膜の上に前記第３の絶縁膜を形成する前記工程の後、
前記第３の絶縁膜の上に第３の犠牲膜を形成する工程と、
前記第３の犠牲膜の上に第４の絶縁膜を形成する工程と、を有し、
前記円筒形の孔を形成する工程は、前記第３の犠牲膜と前記第４の絶縁膜に対しても行われる事を特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体装置の一つであるＤＲＡＭ（Dynamic Random Access Memory）は、情報を記憶するためにキャパシタを利用する。関連するＤＲＡＭでは、半導体装置の微細化に伴うキャパシタの容量減少を回避又は抑制するため、キャパシタの下部電極としてクラウン（またはシリンダー）型下部電極を採用している（例えば、特許文献１参照）。
【０００３】
クラウン型下部電極の形成は、絶縁膜中にシリンダーホールを形成し、形成したシリンダーホールの側壁面と底面を被覆するように下部電極材を形成した後、シリンダーホールの周りの絶縁膜を除去することにより行われる。この方法によれば、クラウン形状を呈する下部電極の内壁面だけでなく、外周面も容量絶縁膜で覆うことが可能な構造が得られ、キャパシタの容量増加を図ることができる。
【０００４】
クラウン型下部電極のアスペクト比が増大すると、シリンダーホールの形成に用いた絶縁膜（犠牲膜）を除去する際に、クラウン型下部電極の倒壊が生じる可能性が高まる。そこで、複数のクラウン型下部電極をサポート膜で相互に連結し、犠牲膜を除去する際の下部電極の倒壊を防止する構造が採用されている（例えば、特許文献１又は２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１４７０７８号公報
【特許文献２】特開２００３−１４２６０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
アスペクト比のより大きいクラウン型下部電極は、その上端付近をサポート膜で支持しただけでは、犠牲膜を除去する際の倒壊を防止できない場合がある。そのため、クラウン型下部電極の上端付近のみならず、上端と下端との間（中間部）をもサポート膜で支持することが行われている（特許文献２）。ところが、このようなクラウン型下部電極の中間部をサポート膜で支持する構造のＤＲＡＭの歩留まりは、中間部を支持するサポート膜を持たない別のＤＲＡＭに比べて低いという問題点がある。
【課題を解決するための手段】
【０００７】
本発明の一実施の形態に係る半導体装置は、第１の方向に沿う中心軸を持つクラウン形状の下部電極を含むキャパシタと、前記下部電極を支持する第１サポート膜とを備え、前記下部電極は、前記第１の方向に沿って区分される第１部分と、第２部分と、前記第１部分と前記第２部分とに挟まれた第３部分とを含み、前記第１サポート膜は、前記第３部分の外周を支え、前記第３部分の外径は、前記第１部分及び前記第２部分の各々との境界において、前記第１部分及び前記第２部分のそれぞれの外径よりも大きい事を特徴としている。
【０００８】
また、本発明の他の実施の形態に係る半導体装置の製造方法は、半導体基板上に、導電性パターンを形成する工程と、前記導電性パターンを覆う様に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に第１の犠牲膜を形成する工程と、前記第１の犠牲膜の上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜の上に第２の犠牲膜を形成する工程と、前記第２の犠牲膜の上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜から前記第１の絶縁膜まで貫通し、前記導電性パターンに達する円筒形の孔を形成する工程と、等方性のエッチングを行って、前記円筒形の孔の内部に突出する少なくとも前記第２の絶縁膜の一部を除去する工程と、前記円筒形の孔の内壁を覆う様に第１金属膜を形成する工程と、前記第１金属膜の形成後、前記第１の犠牲膜と前記第２の犠牲膜を除去する工程と、を有する事を特徴としている。
【発明の効果】
【０００９】
本発明によれば、第１サポート膜によって支持される下部電極の第３部分の外径は、第３部分に隣接する第１部分及び第２部分の各々との境界において、第１部分及び第２部分のそれぞれの外径よりも大きい。この構成が実現されるように半導体装置の製造を行うことで、歩留まりを改善することができる。
【図面の簡単な説明】
【００１０】
【図１Ａ】関連する半導体装置の製造方法における一工程を説明するための部分断面図である。
【図１Ｂ】図１Ａに示す工程に続く工程を説明するための部分断面図である。
【図１Ｃ】図１Ｂに示す工程に続く工程を説明するための部分断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の平面レイアウトを示す平面図である。
【図３】図２のＡ−Ａ’線断面図である。
【図４】図２及び図３に示す半導体装置の製造方法における一工程を説明するための部分断面図である。
【図５】図４に示す工程に続く工程を説明するための部分断面図である。
【図６】図５に示す工程に続く工程を説明するための部分断面図である。
【図７】図６に示す工程に続く工程を説明するための部分断面図である。
【図８】図７に示す工程に続く工程を説明するための部分断面図である。
【図９】図８に示す工程に続く工程を説明するための部分断面図である。
【図１０】図９に示す工程に続く工程を説明するための部分断面図である。
【図１１】図１０に示す工程に続く工程を説明するための部分断面図である。
【図１２】図１１に示す工程に続く工程を説明するための部分断面図である。
【図１３】図１２に示す工程に続く工程を説明するための部分断面図である。
【図１４】図１３に示す工程に続く工程を説明するための部分断面図である。
【図１５】図１４に示す工程に続く工程を説明するための部分断面図である。
【図１６Ａ】本発明の第１の実施の形態に係る半導体装置のシリンダーホールの形成を説明するための部分断面図である。
【図１６Ｂ】図１６Ａに示すシリンダーホールの形成に続いて行われる熱リン酸処理工程を説明するための部分断面図である。
【図１６Ｃ】図１６Ｂの一点鎖線円Ｃ内の拡大図であって、左図は設計上の処理結果、右図は実際の処理結果を示す図である。
【図１６Ｄ】図１６Ｂの一点鎖線円Ｄ内の拡大図であって、左図は設計上の処理結果、右図は実際の処理結果を示す図である。
【図１６Ｅ】図１６Ｂの一点鎖線円Ｅ内の拡大図であって、左図は設計上の処理結果、右図は実際の処理結果を示す図である。
【図１７Ａ】図１６Ｂに示す熱リン酸処理工程に続いて行われる下部電極形成工程を説明するための部分断面図である。
【図１７Ｂ】図１７Ａに示す下部電極形成工程に続いて行われる犠牲膜除去工程を説明するための部分断面図である。
【図１７Ｃ】図１７Ｂの一点鎖線円Ｃ内の拡大図であって、左図は設計上の結果、右図は実際の結果を示す図である。
【図１７Ｄ】図１７Ｂの一点鎖線円Ｄ内の拡大図であって、左図は設計上の結果、右図は実際の結果を示す図である。
【図１７Ｅ】図１７Ｂの一点鎖線円Ｅ内の拡大図であって、左図は設計上の結果、右図は実際の結果を示す図である。
【図１８】本発明の第２の実施の形態に係る半導体装置の製造方法における拡幅エッチング工程を説明するための部分断面図である。
【図１９Ａ】本発明の第３の実施の形態に係る半導体装置の製造方法における拡幅エッチング工程を説明するための部分断面図である。
【図１９Ｂ】図１９Ａに示す工程の後に行われる熱リン酸処理工程を説明するための部分断面図である。
【図１９Ｃ】図１９Ｂの一点鎖線円Ｃ内の拡大図である。
【図１９Ｄ】図１９Ｂに示す熱リン酸処理工程に続いて行われる下部電極形成工程を説明するための部分断面図である。
【図１９Ｅ】図１７Ｄに示す下部電極形成工程に続いて行われる犠牲膜除去工程を説明するための部分断面図である。
【図２０Ａ】本発明の第４の実施の形態に係る半導体装置のシリンダーホールの形成を説明するための部分断面図である。
【図２０Ｂ】図２０Ａに示すシリンダーホールの形成に続いて行われる拡幅エッチング処理工程を説明するための部分断面図である。
【図２０Ｃ】図２０Ｂに示す拡幅エッチング処理に続いて行われる熱リン酸処理工程を説明するための部分断面図である。
【図２０Ｄ】図２０Ｃに示す熱リン酸処理工程に続いて行われる下部電極形成工程を説明するための部分断面図である。
【図２０Ｅ】図２０Ｄに示す下部電極形成工程に続いて行われる犠牲膜除去工程を説明するための部分断面図である。
【発明を実施するための形態】
【００１１】
まず、本発明の理解を容易にするため、関連する半導体装置の製造方法とその問題点について説明する。
【００１２】
関連する半導体装置は、半導体基板の一面側に形成されたトランジスタと、このトランジスタに接続されるビット線とワード線、及びこれらを覆う層間絶縁膜を有している。図１Ａ〜１Ｃは、その層間絶縁膜を貫いて形成される容量コンタクトプラグ１１に、容量コンタクトパッド１２を介して接続されるキャパシタの下部電極を形成する工程を説明するための断面図である。
【００１３】
図１Ａに示すように、容量コンタクトプラグ１１の上には容量コンタクトパッド１２が形成されている。容量コンタクトプラグ１１は、図示しない半導体基板の一面側に形成されたトランジスタのドレイン及びソースのいずれか一方に電気的に接続される。
【００１４】
容量コンタクトパッド１２を覆うように第１絶縁膜（ストッパー窒化膜）１３が形成されている。第１絶縁膜１３の上には、第１犠牲膜１４、第２絶縁膜１５、第２犠牲膜１６及び第３絶縁膜１７が順に積層されている。
【００１５】
第３絶縁膜１７から第１絶縁膜１３までを貫いて容量コンタクトパッド１２に達するシリンダーホール１８が形成されている。シリンダーホール１８は、中心軸１８ａを持つ円柱状に形成される。
【００１６】
シリンダーホール１８の形成には、ドライエッチングが用いられる。アスペクト比が大きいので、シリンダーホール１８の側壁は垂直とはならずテーパー形状となっている。また、第１犠牲膜１４及び第２犠牲膜１６として酸化シリコン膜が用いられ、第１絶縁膜１３、第２絶縁膜１５及び第３絶縁膜１７として窒化シリコン膜が用いられるため、シリンダーホール１８の内壁には、エッチングレートの相違による段差が形成されている。つまり、窒化シリコン膜のエッチングレートが酸化シリコン膜のエッチングレートよりも低いので、第１絶縁膜１３、第２絶縁膜１５及び第３絶縁膜１７が、シリンダーホール１８の内側に突き出している。
【００１７】
シリンダーホール１８を形成した後、シリンダーホール１８の内面（底面及び側壁面）を覆うように全面に金属膜を形成する。続いて、第３絶縁膜１７上に形成された金属膜を除去し、図１Ｂに示すように、シリンダーホール１８内に金属膜を残す。シリンダーホール内の金属膜が下部電極１９として利用される。下部電極１９の中心軸１９ａは、シリンダホール１８の中心軸１８ａに一致する。
【００１８】
次に、図１Ｃに示すように、第１犠牲膜１４及び第２犠牲膜１６をウエットエッチングにより除去する。
【００１９】
以上のようにして形成された下部電極１９には、図１Ｃに矢印で示す箇所、即ち、第２絶縁膜１５の突き出し部分の下側、に、ヒビやワレなどの機械的破損が生じていることがあるという問題点がある。これは、第２絶縁膜１５の突き出し部分の下側は、金属膜形成時の材料ガスが回り込み難いからである。このようの下部電極１９の機械的破損は、キャパシタの電化保持特性に大きく影響し、半導体装置の歩留まりを低下させる。なお、シリンダーホール１８の開口部に近い第３絶縁膜１５の突き出し部分では、このような現象はほとんど生じない。金属膜形成時の材料ガスの回り込みがシリンダーホール１８の上部では、比較的良好に働くからである。
【００２０】
本発明は、上記問題点を解決した半導体装置及びその製造方法を提供しようとするものである。
【００２１】
以下、図面を参照して本発明の第１の実施の形態に係る半導体装置について詳細に説明する。
【００２２】
図２は、本発明の第１の実施の形態に係る半導体装置の一部分の平面構成を示す図である。図３は、図２のＡ−Ａ’線断面図である。ここでは半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）を想定している。なお、各部のサイズや比率は実際のものとは異なる。
【００２３】
ＤＲＡＭは、半導体基板上にメモリセル領域と周辺回路領域とを有している。周辺回路領域については、本発明に直接関係が無いので、その説明を省略し、以下ではメモリセル領域について説明する。
【００２４】
図２はメモリセル領域の一部分の概略平面構成を示している。図示のように、メモリセル領域には、Ｘ方向に対して傾きを有するＸ’方向に沿って延在するオーバル形状の複数の活性領域ＡＲが、Ｘ方向及びＹ方向のそれぞれに沿って複数配列形成されている。また、Ｙ方向に延在するワード線Ｗ（ダミーワード線を含む）が、Ｘ方向に等間隔に配置されている。さらに、２本のワード線Ｗが各活性領域ＡＲを３分割するように配置されている。また、概ねＸ方向に延在するビット線Ｂが、各活性領域ＡＲの中央部と重なるように蛇行して配置されている。各活性領域ＡＲには、一対のメモリセルが配置される。
【００２５】
図３を参照すると、活性領域ＡＲには、一対のトランジスタＴｒ１，Ｔｒ２が、そのソース／ドレインの一方を共有するように形成されている。そして、トランジスタＴｒ１，Ｔｒ２の上方には、ソース／ドレインの他方にそれぞれ接続される一対のキャパシタＣ１，Ｃ２が形成されている。
【００２６】
詳述すると、図示の半導体装置は、半導体基板１０１を有している。半導体基板１０１として、Ｐ型シリコン基板を用いることができる。
【００２７】
半導体基板１０１には、素子分離領域１０３が形成されている。素子分離領域１０３は、周辺回路領域とメモリセル領域との間を電気的に分離するとともに、メモリセル領域において複数の活性領域ＡＲの各々と他の活性領域ＡＲとの間を電気的に分離する。
【００２８】
活性領域ＡＲを３分割するように、ゲート絶縁膜１０５を介してゲート電極１０７が形成されている。ゲート電極１０７は、その一部が半導体基板１０１に埋め込まれている。ゲート電極１０７は、ワード線Ｗを兼ねる。素子分離領域１０３上には、ゲート電極１０７の形成と同時に形成されるダミーゲート電極１０７ａが存在する。ゲート電極１０７及びダミーゲート電極１０７ａの上には、キャップ絶縁膜１０９が形成されている。
【００２９】
ゲート電極１０７の両側の活性領域ＡＲの表面近傍には、トランジスタＴｒ１，Ｔｒ２のソース／ドレインとして機能する不純物拡散層１１１が形成されている。ゲート電極１０７及びキャップ絶縁膜１０９の側面を覆うように形成されたサイドウォール（絶縁膜）１１３の間には、不純物拡散層１１１に接続される、基板コンタクトプラグ１１５が形成されている。
【００３０】
キャップ絶縁膜１０９、サイドウォール１１３、基板コンタクトプラブ１１５を覆うように第１層間絶縁膜１１７が形成されている。３つの基板コンタクトプラグ１１５のうち中央に位置する基板コンタクトプラグ１１５に接続されるビット線コンタクトプラグ１１９が、第１層間絶縁膜１１７を貫通して形成されている。ビット線コンタクトプラグ１１９に接続されるビット配線１２１が、第１層間絶縁膜１１７上に形成されている。
【００３１】
ビット配線１２１を覆うように、第１層間絶縁膜１１７上に第２層間絶縁膜１２３が形成されている。第２層間絶縁膜１２３及び第１層間絶縁膜１１７を貫通して両側の基板コンタクトプラグ１１５にそれぞれ接続される容量コンタクトプラグ１２５が形成されている。
【００３２】
第２層間絶縁膜１２３の上には、容量コンタクトプラグ１２５にそれぞれ接続される容量コンタクトパッド１２７が形成されている。また、容量コンタクトパッド１２７を覆うように、第２層間絶縁膜１２３上に下段サポート膜（ストッパー窒化膜）１２９が形成されている。
【００３３】
中段サポート膜（第１サポート膜）１３３及び上段サポート膜（第２サポート膜）１３９によって相互に連結されるとともに、下段サポート膜１２９を貫いて容量コンタクトパッド１２７にそれぞれ接続される一対の下部電極１４３が形成されている。下部電極１４３はＺ軸方向（第１の方向）に沿った中心軸を持つクラウン形状を呈し、後述するように、Ｚ軸方向に連続する複数の部分を含む。
【００３４】
下部電極１４３は、後述するように下段サポート膜１２９上に形成される第１犠牲酸化膜（１３１）及び第２犠牲酸化膜（１３７）を利用して形成される。第１犠牲酸化膜及び第２犠牲酸化膜は下部電極１４３を形成した後に除去される。
【００３５】
下部電極１４３の側壁部の内外周表面等には、図示しない容量絶縁膜が形成されている。その容量絶縁膜を覆い、下部電極１４３、中段サポート膜１３３及び上段サポート膜１３９を埋め込むように、上部電極１４９が形成されている。
【００３６】
上部電極１４９上には、第３層間絶縁膜１５１が形成されている。第３層間絶縁膜１５１上には、上層配線１５３が形成されている。上層配線１５３は、複数存在し、そのうちの一つは、第３層間絶縁膜１５１を貫通して形成された図示しない引き出し用コンタクトプラグを介して、上部電極１４９に接続される。
【００３７】
第３層間絶縁膜１５１の上には、上層配線１５３を覆うように保護膜１５５が形成されている。
【００３８】
以上のように、ＤＲＡＭのメモリセル領域は構成されている。
【００３９】
次に、図２及び図３に示す半導体装置の製造方法について、図４乃至図１５を参照して説明する。図４乃至図１５は、図２のＡ−Ａ’線に対応する位置での断面を示す模式図である。
【００４０】
まず、図４に示すように、Ｐ型のシリコンからなる半導体基板１０１の主面に活性領域ＡＲを区画するため、ＳＴＩ法により素子分離領域１０３を形成する。即ち、半導体基板１０１の表面に形成した素子分離溝１０３ａに酸化シリコン（ＳｉＯ２）等からなる絶縁膜を埋設し、素子分離領域１０３とする。
【００４１】
次に、ＭＯＳトランジスタＴｒ１、Ｔｒ２のゲート電極用溝１０４を形成する。ゲート電極用溝１０４の形成は、パターン形成されたフォトレジスト膜をマスクとして、半導体基板１０１をエッチングすることにより行うことができる。
【００４２】
次に、図５に示すように、ゲート電極用溝１０４の表面にゲート絶縁膜１０５を形成し、続いてゲート電極１０７を形成する。ゲート絶縁膜１０５及びゲート電極１０７の形成は以下のように行われる。
【００４３】
まず、半導体基板１０１の表面を熱酸化法により酸化させる。これにより、ゲート電極用溝１０４の内表面を含む活性領域ＡＲの表面に熱酸化膜が形成される。熱酸化膜の厚みは、４ｎｍ程度とすることができる。また、熱酸化膜に代えてあるいは熱酸化膜上に、酸化シリコンと窒化シリコンの積層膜やＨｉｇｈ−Ｋ膜（高誘電体膜）を形成するようにしてもよい。
【００４４】
次に、モノシラン（ＳｉＨ４）及びフォスフィン（ＰＨ３）を原料とするＣＶＤ法を用いて、Ｎ型不純物であるリン（Ｐ）を含有する多結晶シリコン膜を熱酸化膜及び素子分離領域１０３上に堆積させる。多結晶シリコン膜の膜厚は、ゲート電極用溝１０４の内部が完全に埋め込まれる厚さとする。リンドープ多結晶シリコン膜を形成する代わりに、ノンドープの多結晶シリコン膜を形成して、後にイオン注入工程により多結晶シリコン膜に不純物を導入するようにしてもよい。
【００４５】
次に、多結晶シリコン膜上に、スパッタリング法により金属膜を形成する。金属膜として、例えば、タングステン、窒化タングステン、タングステンシリサイド等の高融点金属の単層膜あるいは積層膜を用いることができる。金属膜の膜厚は、５０ｎｍ程度とすることができる。多結晶シリコン膜及び金属膜が、後述する工程を経てゲート電極１０７となる。
【００４６】
次に、モノシランとアンモニア（ＮＨ３）を原料ガスとするプラズマＣＶＤ法により、金属膜の上に窒化シリコンからなるキャップ絶縁膜１０９ａを形成する。キャップ絶縁膜１０９ａの膜厚は、７０ｎｍ程度とすることができる。
【００４７】
次に、キャップ絶縁膜１０９ａ上にゲート電極形成用パターンを持つフォトレジストマスクを形成する。そして、このフォトレジストマスクを用いる異方性ドライエッチングにより、キャップ絶縁膜１０９ａにゲート電極形成用パターンを転写し、パターン転写されたキャップ絶縁膜１０９とする。
【００４８】
フォトレジストマスクを除去した後、パターン転写されたキャップ絶縁膜１０９をハードマスクとして金属膜及び多結晶シリコン膜をエッチングする。これにより、図５に示すように活性領域ＡＲにゲート電極１０７が形成され、素子分離領域１０３上にダミーゲート電極１０７ａが形成される。
【００４９】
次に、図６に示すように、Ｎ型不純物であるリンのイオン注入を行い、ゲート電極１０７で覆われていない活性領域ＡＲに不純物拡散層１１１を形成する。
【００５０】
また、ＣＶＤ法により、全面に窒化シリコン膜を２０〜５０ｎｍ程度の厚さに堆積させる。堆積させた窒化シリコン膜をエッチバックし、ゲート電極１０７及びダミーゲート電極１０７ａの側壁にサイドウォール１１３を形成する。
【００５１】
次に、キャップ絶縁膜１０９及びサイドウォール１１３を覆うように、ＣＶＤ法により酸化シリコン等の層間絶縁膜（図示せず）を形成する。これにより、対向するサイドウォール１１３に挟まれた空間は、層間絶縁膜により埋設される。層間絶縁膜の表面をＣＭＰ（Chemical Mechanical Polishing）法により研磨し、キャップ絶縁膜１０９の上面が露出した時点で停止させる。
【００５２】
次に、図７に示すように、基板コンタクトプラグ１１５を形成する。具体的には、まず、フォトリソグラフィー法を用いて、サイドウォール１１３間を埋める層間絶縁膜の所定の位置に開口を形成し、不純物拡散層１１１の一部を露出させる。キャップ絶縁膜１０９及びサイドウォール１１３の存在により、層間絶縁膜の開口はセルフアラインによりゲート電極１０７，１０７ａの間に形成される。次に、ＣＶＤ法にてリンを含有した多結晶シリコン膜を堆積させ、その表面をＣＭＰ法にて研磨する。これにより、キャップ絶縁膜１０９等の上の多結晶シリコン膜を除去し、開口内に多結晶シリコン膜からなる基板コンタクトプラグ１１５を形成することができる。
【００５３】
次に、ＣＶＤ法により、キャップ絶縁膜１０９、サイドウォール１１３及び基板コンタクトプラグ１１５の上面を覆うように、酸化シリコンからなる第１層間絶縁膜１１７を例えば６００ｎｍ程度の厚みで形成する。それから、ＣＭＰ法により、第１層間絶縁膜１１７の表面を、例えば３００ｎｍ程度の厚みになるまで研磨して平坦化する。
【００５４】
次に、図８に示すように、第１層間絶縁膜１１７を貫通し、中央の基板コンタクトプラグ１１５に接続されるビット線コンタクトプラグ１１９を形成する。具体的には、第１層間絶縁膜１１７を貫通し、中央の基板コンタクトプラグ１１５を露出させるコンタクトホールを形成する。そして、このコンタクトホールの内面を覆うようにＴｉＮ／Ｔｉ等のバリア膜を形成し、さらにコンタクトホールを充填するタングステン（Ｗ）膜を形成する。それから、タングステン膜及びバリア膜をＣＭＰ法にて研磨し、コンタクトホール内にビット線コンタクトプラグ１１９を形成する。
【００５５】
次に、第１層間絶縁膜１１７の上にビット線コンタクトプラグ１１９に接続されるビット配線１２１を形成する。ビット配線用金属膜を形成後、リソグラフィーとドライエッチング技術を用いてビット配線１２１に加工する。それから、ビット配線１２１を覆うように、酸化シリコン等からなる第２層間絶縁膜１２３を形成し、その上面を平坦化する。
【００５６】
次に、図９に示すように、第２層間絶縁膜１２３及び第１層間絶縁膜１１７を貫通し、両側の２つの基板コンタクトプラグ１１５をそれぞれ露出させるコンタクトホールを形成する。このコンタクトホールの内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜及びタングステン（Ｗ）膜を積層する。タングステン膜及びバリア膜をＣＭＰ法にて研磨し、コンタクトホール内に容量コンタクトプラグ１２５を形成する。
【００５７】
次に、第２層間絶縁膜１２３の上に、容量コンタクトプラグ１２５にそれぞれ接続される容量コンタクトパッド（導電性パターン）１２７を形成する。容量コンタクトパッド１２７は、タングステンを含む積層膜を用いて形成することができる。また、容量コンタクトパッド１２７は、後に形成されるキャパシタの下部電極（１４３）の底部のサイズよりも大きいサイズで形成する。この後、容量コンタクトパッド１２７を覆うように、第２層間絶縁膜１２３の上に窒化シリコンからなる下段サポート膜１２９（ストッパー膜、第２サポート膜または第１の絶縁膜）を、例えば６０ｎｍの厚さで堆積させる。
【００５８】
次に、図１０に示すように、下段サポート膜１２９上に、第１犠牲酸化膜（第１の犠牲膜）１３１及び中段サポート膜（第２の絶縁膜）１３３を順に積層する。第１犠牲酸化膜１３１は、例えば、酸化シリコン膜からなる。また、中段サポート膜１３３は、窒化シリコン膜からなり、その膜厚は例えば、１００ｎｍである。それから、中段サポート膜１３３の所定位置に開口部（第１のスペース部）１３５を形成し、第１犠牲酸化膜１３１の上面の一部を露出させる。開口部１３５は、後にウエットエッチングにより第１犠牲酸化膜を除去する際の薬液の通り道となる。
【００５９】
次に、図１１に示すように、開口部１３５を埋めこみ、中段サポート膜１３３を覆う第２犠牲酸化膜（第２の犠牲膜）１３７を形成する。第２犠牲酸化膜１３７は、第１犠牲酸化膜１３１と同じ材料を用いて形成することができる。第２犠牲酸化膜の上面の平坦性を確保するため、第２犠牲酸化膜１３７の成長を２回に分けて行い、それらの間でＣＭＰによる平坦化処理を行ってもよい。続いて、第２犠牲酸化膜１３７の上に上段サポート膜（第３の絶縁膜）１３９を積層する。上段サポート膜１３９は、中段サポート膜１３３と同様の膜である。
【００６０】
次に、図１２に示すように、上段サポート膜１３９から下段サポート膜１２９までを貫通し、容量コンタクトパッド１２７の上面の一部を露出させる概略円筒形のシリンダーホール１４１を形成する。シリンダーホール１４１の形成については、後に詳細に説明する。
【００６１】
次に、図１３に示すように、シリンダーホール１４１を完全に充填しない膜厚の下部電極材料膜（第１金属膜）１４３ａを全面に形成する。下部電極材料膜１４３ａとして、窒化チタン（ＴｉＮ）やその他の金属膜を用いることができる。
【００６２】
次に、図１４に示すように、シリンダーホール１４１内に形成された下部電極材料膜１４３ａを保護するため、シリンダーホール１４１内に残る空間を酸化シリコン等からなる保護膜１４５で埋設する。保護膜１４５は、上段サポート膜１３９上の下部電極材料膜１４３ａをも覆うように形成される。保護膜１４５は、第１、第２犠牲酸化膜１３１及び１３７に比べて大きなエッチングレートを持つ材料で形成することが望ましい。後に第１、第２犠牲酸化膜１３１及び１３７とともに保護膜１４５を除去する際に、保護膜１４５が残留しないようにするためである。例えば、ＳＯＧ（Spin On Glass）膜などが保護膜１４５として利用できる。
【００６３】
次に、保護膜１４５の一部を除去し、上段サポート膜１３９上に形成された下部電極材料膜１４３ａを露出させる。そして、残りの保護膜１４５の不要部分とともに、上段サポート膜１３９上の下部電極材料膜１４３ａを、ドライエッチング又はＣＭＰ法によって除去する。これにより、シリンダーホール１４１内の各々にそれぞれ独立した下部電極１４３が形成される。続いて、異方性ドライエッチングにより、上段サポート膜１３９に開口部（第２のスペース部）１４７を形成する。この開口部１４７は、ウエットエッチングにより第１、第２犠牲酸化膜１３１及び１３７を除去する際の薬液の通り道となる。開口部１４７は、中段サポート膜１３３に形成された開口部１３５と平面視で同一位置に形成してもよいし、異なる位置に形成してもよい。いずれにしても、開口部１４７は、上段サポート膜１３９が、各下部電極１４３の外周面の少なくとも一部に連結されているように形成される。開口部１３５についても同様である。
【００６４】
次に、図１５に示すように、フッ酸（ＨＦ）を用いた湿式エッチングにより、メモリセル領域の保護膜１４５、第２犠牲酸化膜１３７及び第１犠牲酸化膜１３１を全て除去する。これにより、下部電極１４３の内側底面、側壁内外周面が露出する。窒化シリコンで形成されている下段サポート膜１２９は、この湿式エッチングの際のストッパー膜として機能し、それより下層に位置するトランジスタＴｒ１，Ｔｒ２等がエッチングされるのを防止する。また、下段サポート膜１２９、中段サポート膜１３３及び上段サポート膜１３９は、下部電極１４３を相互に連結し、下部電極１４３の倒壊等を防止する。
【００６５】
次に、下部電極１４３の内側底面及び側壁内外周面を覆うように、容量絶縁膜（図示せず）を形成する。容量絶縁膜としては例えば、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）や、それらの積層体等の高誘電体膜を使用することができる。
【００６６】
次に、図３に示すように、キャパシタ素子の上部電極（第２金属膜）１４９を窒化チタン等で形成する。下部電極１４３と上部電極１４９によって図示しない容量絶縁膜を挟むことにより、キャパシタ素子Ｃ１，Ｃ２が形成される。
【００６７】
この後、上部電極１４９上に、酸化シリコン等で第３層間絶縁膜１５１を形成する。また、第３層間絶縁膜１５１を貫通し上部電極１４９に接続される引き出し用コンタクトプラグ（図示せず）を形成する。それから、第３層間絶縁膜１５１上に、引き出し用コンタクトプラグに接続される配線を含む上層配線１５３を形成する。上層配線１５３は、アルミニウム（Ａｌ）や銅（Ｃｕ）等を用いて形成することができる。
【００６８】
最後に、酸窒化シリコン（ＳｉＯＮ）等からなる保護膜１５５を、上層配線１５３を覆うように第３層間絶縁膜１５１上に形成する。
【００６９】
以上のようにして、ＤＲＡＭのメモリセル部が完成する。
【００７０】
次に、シリンダーホール１４１の形成から下部電極１４３の形成までの工程について、図１６Ａ及び図１６Ｂを参照して詳細に説明する。
【００７１】
まず、関連する半導体装置の製造方法と同様のドライエッチング技術を用いて、上段サポート膜１３９から下段サポート膜１２９までを貫通するシリンダーホール１４１を形成する。シリンダーホール１４１は、中心軸１４１ａを持つ円筒状に形成される。
【００７２】
第１犠牲酸化膜１３１及び第２犠牲酸化膜１３２がシリコン酸化膜であるのに対して、下段サポート膜１２９、中段サポート膜１３３及び上段サポート膜１３９は、シリコン窒化膜である。シリコン窒化膜のドライエッチングに対するエッチングレートは、シリコン酸化膜のそれに比べて低い。このため、シリンダーホール１４１内では、図１６Ａに示すように、シリコン窒化膜からなる下段サポート膜１２９、中段サポート膜１３３及び上段サポート膜１３９が内周側に突き出している。その突き出し量は、例えば、５ｎｍ程度である。
【００７３】
次に、熱リン酸系の薬液を用いたウエットエッチング（熱リン酸処理）を行う。なお、薬液の温度は１１０℃以上とする。
【００７４】
ここで、シリコン窒化膜（シリコン基板上に成膜した膜、以下ベタ膜という）の熱リン酸に対するエッチングレートが１〜４ｎｍ／ｍｉｎであるのに対し、シリコン酸化膜（ベタ膜）の熱リン酸に対するエッチングレートは、０．１ｎｍ／ｍｉｎ以下である。また、容量コンタクトパッド１２７の材料であるタングステン膜（ベタ膜）やポリシリコン膜（ベタ膜）の熱リン酸に対するエッチングレートも、０．１ｎｍ／ｍｉｎ以下である。したがって、熱リン酸処理により、周囲の損傷（エッチング）を抑えつつ、下段サポート膜１２９、中段サポート膜１３３及び上段サポート膜１３９の突き出し部分を除去することができる。その結果、図１６Ｂに示すように、シリンダーホール１４１の内壁面は、ほとんど凹凸のない滑らかな面にすることができる。
【００７５】
実際には、シリンダーホール１４１の内側において、下段サポート膜１２９、中段サポート膜１３３及び上段サポート膜１３９の表面を、第１犠牲酸化膜１３１及び第２犠牲酸化膜１３７の表面とを完全に一致させることは難しい。そこで、熱リン酸処理は、下段サポート膜１２９、中段サポート膜１３３及び上段サポート膜１３９の側面が、図１６Ｃ〜１６Ｅの左図に示すように、第１犠牲酸化膜１３１及び第２犠牲酸化膜１３７の側面よりも１〜２ｎｍ外側に位置するような条件で行う。なお、図１６Ｃ〜１６Ｅは、図１６Ｂの一点鎖線円Ｃ〜Ｅに対応している。
【００７６】
ここで、熱リン酸処理による窒化シリコン膜のエッチングは等方的に進行する。このため、下段サポート膜１２９、中段サポート膜１３３及び上段サポート膜１３９の表面のエッチングは、平面部よりも角部１４２ａ（図１６Ａ）での進行が速くなる。それゆえ、熱リン酸処理の結果は、実際には図１６Ｃ〜１６Ｅの右図に示すようになる。つまり、第１犠牲酸化膜１３１及び第２犠牲酸化膜１３７のそれぞれとの境界に窪み１４２ｂが形成される。
【００７７】
なお、第１犠牲酸化膜１３１及び第２犠牲酸化膜１３７のそれぞれとの境界に形成された窪み１４２ｂが深くなると、これらの窪み１４２ｂ内に下部電極材料膜１４３ａが形成されないおそれが生じる。しかしながら、下段サポート膜１２９、中段サポート膜１３３及び上段サポート膜１３９の突き出し部分は、シリンダーホール１４１を形成する際に、ドライエッチングに使用されるイオン種によってダメージを受けている。このため、下段サポート膜１２９、中段サポート膜１３３及び上段サポート膜１３９の熱リン酸に対するエッチングレートは、例示した上記数値よりも著しく高くなっており、水平方向でみた平面部と角部とのエッチングレートの差は相対的に縮小されている。その結果、例えば、下段サポート膜１２９、中段サポート膜１３３及び上段サポート膜１３９の突き出し量が５ｎｍの場合に、１３０℃の熱リン酸を用いる処理を１分間行えば、図１６Ｃ〜１６Ｅの右図に示すような良好な結果が得られる。つまり、シリンダーホール１４１内において、下段サポート膜１２９、中段サポート膜１３３及び上段サポート膜１３９の表面を、第１犠牲酸化膜１３１及び第２犠牲酸化膜１３７の表面と略一致させ、窪み１４２ｂも浅くすることができる。
【００７８】
この後、図１７Ａに示すように、シリンダーホール１４１の内部表面を覆うように下部電極１４３を形成する。下部電極１４３の中心軸１４３ｂは、シリンダーホール１４１の中心軸１４１ａに一致する。それから、図１７Ｂに示すように、第１犠牲酸化膜１３１及び第２犠牲酸化膜１３７を除去する。
【００７９】
下部電極１４３は、Ｚ軸方向に沿って複数の部分に区分することができる。即ち、上段サポート膜１３９と中段サポート膜１３３との間に位置する第１部分と、中段サポート膜１３３と下段サポート膜１２９との間に位置する第２部分と、これら第１部分と第２部分とに挟まれた第３部分と、第１部分に接続される第４部分と、第２部分に接続される第５部分である。第３部分の外周面は、少なくともその一部が中段サポート膜１３３に接続されている。また、第４部分の外周面は、少なくともその一部が上段サポート膜１３９に接続されている。さらに、第５部分の外周面は、下段サポート膜１２９に接続されている。
【００８０】
図１７Ｂにおける一点鎖線円Ｃ〜Ｄの拡大図を図１７Ｃ〜１７Ｅにそれぞれ示す。図１７Ｃ〜１７Ｅには、図１６Ｃ〜１６Ｅと同様、左側に設計上得られる結果、右側に実際に得られる結果が示される。
【００８１】
図１７Ｃ〜１７Ｅから容易に理解されるように、下部電極１４３のサポート膜に支持されている部分（第３乃至第５部分）の外径は、他の部分（第１及び／又は第２部分）との境界において、他の部分の外径よりも大きい。換言すると、下部電極１４３のサポート膜に支持されている部分は、下部電極１４３の中心軸１４３ｂを含む断面で見て、外側に突き出す凸部形状１４４ａを有しているか、あるいは（１つ又は２つの）凸部１４４ｂ（１４４ｂ１〜１４４ｂ４）を有している。
【００８２】
具体的には、図１７Ｃに示すように、下部電極１４３の上段サポート膜１３９で支持されている第４の部分には、凸部１４４ｂ１が存在し、その外径Ｄ４は、隣接する下部電極１４３の第２の部分の上部側の外径Ｄ２−１よりも大きい。
【００８３】
また、図１７Ｄに示すように、下部電極１４３の中段サポート膜１３３で支持されている第３の部分には、凸部１４４ｂ２、１４４ｂ３が存在し、その外径Ｄ３−１、Ｄ３−２は、隣接する下部電極１４３の第２の部分の下部側の外径Ｄ２−２及び第１の部分の上部側の外径Ｄ１−１よりもそれぞれ大きい。
【００８４】
さらに、図１７Ｅに示すように、下部電極１４３の下段サポート膜１２９で支持されている第５の部分には、凸部１４４ｂ４が存在し、その外径Ｄ５は、隣接する下部電極１４３の第１の部分の下部側の外径Ｄ１−２よりも大きい。
【００８５】
本実施の形態では、このような構成が得られるように、シリンダーホール形成後に熱リン酸処理を行うようにしたことで、下部電極の形成不良の発生、即ち下部電極の機械的破損の発生、を抑え、キャパシタの電化保持特性の向上を図り、半導体装置の歩留まり向上させることができる。
【００８６】
また、下部サポート膜１２９に形成された孔の径（シリンダーホール１４１の底部の径）が拡大されることにより、下部電極１４３と容量コンタクトパッド１２７との間の接続電気抵抗を低減でき、さらにキャパシタの特性向上を実現できる。
【００８７】
次に、本発明の第２の実施の形態に係る半導体装置の製造方法について詳細に説明する。
【００８８】
まず、第１の実施の形態と同様にして、シリンダーホール１４１を形成までの工程を行う。
【００８９】
次に、図１８に矢印Ｗ１で示すように、シリンダーホール１４１の径を拡大するウエットエッチング（拡幅エッチング）を行う。シリンダーホール１４１の容積を増大させ、後に形成されるキャパシタの容量を増大させるためである。
【００９０】
この拡幅エッチングには、フッ酸系の薬液やアンモニア系の薬液を用いることができる。フッ酸系の薬液として、例えば、水：ＨＦ＝１：５００の希フッ酸を用いることができる。また、アンモニア系の薬液として、例えば、ＮＨ３：水＝１：１００のアンモニア水を用いることができる。なお、フッ酸系の薬液やアンモニア系の薬液を用いるウエットエッチングでは、第１、第２犠牲酸化膜１３１及び１３７はエッチングされるが、下段、中段及び上段サポート膜１２９，１３３及び１３９はほとんどエッチングされない。
【００９１】
この後、第１の実施の形態と同様に熱リン酸処理を行う。この熱リン酸処理も、第１の実施の形態と同様に、下段、中段及び上段サポート膜１２９，１３３及び１３９の側面が、第１及び第２犠牲酸化膜１３１及び１３７の側面の１〜２ｎｍ外側に位置することになるように行う。
【００９２】
以後、第１の実施の形態と同様の工程を経て、半導体装置が完成する。
【００９３】
本実施の形態に係る半導体装置においても、第１の実施の形態に係る半導体装置と同様の効果が得られる。加えて、第１の実施の形態に係る半導体装置に比べ、全体のサイズを変更することなく、各キャパシタの容量を増加させることができる。
【００９４】
次に、本発明の第３の実施の形態に係る半導体装置の製造方法について詳細に説明する。本実施の形態に係る半導体装置の製造方法は、第２の実施の形態に係る半導体装置の製造方法とほとんど同じである。但し、本実施の形態では、第１犠牲酸化膜１３１に代えて、拡幅エッチングに対して第２犠牲酸化膜１３７よりも大きいエッチングレートを持つ第１犠牲酸化膜１３１ａを用いる。例えば、第２犠牲酸化膜１３７としてノンドープ又は比較的低い不純物濃度のシリコン酸化膜を用い、第１犠牲酸化膜１３１ａとしてＢ又はＰをドープしたポリシリコン酸化膜又は比較的高い不純物濃度のシリコン酸化膜を用いることができる。
【００９５】
高アスペクト比のシリンダーホール１４１は、底部側の径よりも開口側の径が大きいテーパー形状に形成される。そのため、シリンダーホール１４１の開口側において、隣接する他のシリンダーホールとの距離を必要最小限に設定しても、底部側では未だ拡大の余地がある。そこで、本実施の形態では、上記のように、第１犠牲酸化膜１３１ａと第２犠牲酸化膜１３７に異なる材料を用いて、拡幅エッチングに対するエッチングレートを異ならせる。これにより、本実施の形態では、拡幅エッチングを行うと、図１９Ａに矢印Ｗ２で示す第２犠牲酸化膜１３７の拡大量よりも、矢印Ｗ３で示す第１犠牲酸化膜１３１の拡大量の方が大きくなる。これにより、隣接するシリンダーホール１４１同士が連結される可能性の増大を抑えつつ、径の不均一を補正し、キャパシタの容量を増大させることができる。
【００９６】
この後、第２の実施の形態と同様に、図１９Ｂに示すように熱リン酸処理を行い、下段、中段及び上段サポート膜１２９、１３３，１３９の突き出し部分を除去する。このとき、図１９Ｃに示すように、中段サポート膜１３３の側面は、第１犠牲酸化膜１３１ａ及び第２犠牲酸化膜１３７の両方の側面よりも外側に位置するように熱リン酸処理を行う。
【００９７】
続いて、図１９Ｄに示すように下部電極１４３を形成し、図１９Ｅに示すように、第１犠牲酸化膜１３１ａ及び第２犠牲酸化膜１３７を除去する。
【００９８】
その後、第１及び第２の実施の形態と同様の工程を経て半導体装置が完成する。
【００９９】
次に、本発明の第４の実施の形態に係る半導体装置の製造方法について詳細に説明する。第１乃至第３の実施の形態に係る半導体装置の製造方法では、２層の犠牲酸化膜１３１（又は１３１ａ）及び１３７を用いたが、本実施の形態に係る半導体装置の製造方法では、３層の犠牲酸化膜を用いる。
【０１００】
本実施の形態においても、第１乃至第３の実施の形態と同様に、下段サポート膜１２９の形成までの工程を行う。
【０１０１】
次に、図２０Ａに示すように、下段サポート膜１２９上に、第１犠牲酸化膜１３１ｂ、第１中段サポート膜１３３ａ、第２犠牲酸化膜１３７ａ、第２中段サポート膜（第３の絶縁膜）１３３ｂ、第３犠牲酸化膜（第３の犠牲膜）１６１及び上段サポート膜１３９を順に形成する。
【０１０２】
なお、第２中段サポート膜１３３ｂの形成後、第３犠牲酸化膜１６１の形成前に、第２中段サポート膜１３３ｂに所定のパターンの開口部（第３のスペース部）を形成する。この開口は、後に第１乃至第３犠牲酸化膜１３１ｂ、１３７ａ及び１６１を除去する際の薬液の通り道となる。
【０１０３】
第１犠牲酸化膜１３１ｂ、第２犠牲酸化膜１３７ａ及び第３犠牲酸化膜１６１は、底部側ほど、拡幅エッチングに対して大きなエッチングレートを持つように形成される。これは、第１犠牲酸化膜１３１ｂ、第２犠牲酸化膜１３７ａ及び第３犠牲酸化膜１６１にシリコン酸化膜を用いた場合、ドープする不純物濃度を変更することで実現できる。この場合、第１犠牲酸化膜１３１ｂ、第２犠牲酸化膜１３７ａ及び第３犠牲酸化膜１６１の順に不純物濃度を低くすればよい。第３犠牲酸化膜１６１はノンドープとしてもよい。
【０１０４】
この後、第３の実施の形態と同様に、シリンダーホール１４１を形成する。それから、図２０Ｂに示すように拡幅エッチングを行い、図２０Ｃに示すように熱リン酸処理を行う。このとき、第１及び第２中段サポート膜１３３ａ及び１３３ｂの側面が隣接する第１乃至第３の犠牲酸化膜膜１３１ｂ、１３７ａ及び１６１の側面よりも外側に位置するように熱リン酸処理を行う。
【０１０５】
続いて、図２０Ｄに示すように下部電極１４３を形成し、図２０Ｅに示すように、第１犠牲酸化膜１３１ｂ、第２犠牲酸化膜１３７ａ及び第３犠牲酸化膜１６１を除去する。
【０１０６】
こうして形成された下部電極１４３は、第２中段サポート膜（第２サポート膜）１３３ｂで支持される部分（第４部分）に接続される部分（第６部分）と、さらにその第６部分に接続される部分（第７部分）を含む。第７部分の外周面は少なくともその一部が上段サポート膜（第４サポート膜）１３９に接続され、支持される。
【０１０７】
第４部分と前記第６部分との境界において、第４部分の外径は第６部分の外径よりも大きい。また、第６部分と第７部分の境界において、第７部分の外径は第６部分の外径よりも大きい。これは、熱リン酸処理により、サポート膜の側面を隣接する犠牲膜の側面よりも外周側に位置させるようにしたからである。
【０１０８】
その後、第１乃至第３の実施の形態と同様の工程を経て半導体装置が完成する。
【０１０９】
本実施の形態によれば、第３の実施の形態よりもシリンダーホール１４１の径をよりいっそう均一に近づけることができるとともに、キャパシタの容量を増大させることができる。
【０１１０】
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されることなく、本発明の範囲内で種々の変形・変更が可能である。上述した各膜の材質や成膜方法、処理方法は単なる例示に過ぎず、その目的を達成できる限りにおいて変更可能である。
【符号の説明】
【０１１１】
１１    容量コンタクトプラグ
１２    容量コンタクトパッド
１３    第１絶縁膜（ストッパー窒化膜）
１４    第１犠牲膜
１５    第２絶縁膜
１６    第２犠牲膜
１７    第３絶縁膜
１８    シリンダーホール
１８ａ    中心軸１８ａ
１９    下部電極
１９ａ    中心軸
１０１    半導体基板
１０３    素子分離領域
１０３ａ    素子分離溝
１０４    ゲート電極用溝
１０５    ゲート絶縁膜
１０７    ゲート電極
１０７ａ    ダミーゲート電極
１０９，１０９ａ    キャップ絶縁膜
１１１    不純物拡散層
１１３    サイドウォール
１１５    基板コンタクトプラグ
１１７    第１層間絶縁膜
１１９    ビット線コンタクトプラグ
１２１    ビット配線
１２３    第２層間絶縁膜
１２５    容量コンタクトプラグ
１２７    容量コンタクトパッド
１２９    下段サポート膜（ストッパー窒化膜）
１３１，１３１ａ，１３１ｂ    第１犠牲酸化膜
１３３    中段サポート膜
１３３ａ    第１中段サポート膜
１３３ｂ    第２中段サポート膜
１３５    開口部
１３７，１３７ａ    第２犠牲酸化膜
１３９    上段サポート膜
１４１    シリンダーホール
１４１ａ    中心軸
１４２ａ    角部
１４２ｂ    窪み
１４３    下部電極
１４３ａ    下部電極材料膜
１４３ｂ    中心軸
１４４ａ    凸部形状
１４４ｂ１，１４４ｂ２，１４４ｂ３，１４４ｂ４    凸部
１４５    保護膜
１４７    開口部
１４９    上部電極
１５１    第３層間絶縁膜
１５３    上層配線
１６１    第３犠牲酸化膜
【図１Ａ】
2014175403.tif 000003
【図１Ｂ】
2014175403.tif 000004
【図１Ｃ】
2014175403.tif 000005
【図２】
2014175403.tif 000006
【図３】
2014175403.tif 000007
【図４】
2014175403.tif 000008
【図５】
2014175403.tif 000009
【図６】
2014175403.tif 000010
【図７】
2014175403.tif 000011
【図８】
2014175403.tif 000012
【図９】
2014175403.tif 000013
【図１０】
2014175403.tif 000014
【図１１】
2014175403.tif 000015
【図１２】
2014175403.tif 000016
【図１３】
2014175403.tif 000017
【図１４】
2014175403.tif 000018
【図１５】
2014175403.tif 000019
【図１６Ａ】
2014175403.tif 000020
【図１６Ｂ】
2014175403.tif 000021
【図１６Ｃ】
2014175403.tif 000022
【図１６Ｄ】
2014175403.tif 000023
【図１６Ｅ】
2014175403.tif 000024
【図１７Ａ】
2014175403.tif 000025
【図１７Ｂ】
2014175403.tif 000026
【図１７Ｃ】
2014175403.tif 000027
【図１７Ｄ】
2014175403.tif 000028
【図１７Ｅ】
2014175403.tif 000029
【図１８】
2014175403.tif 000030
【図１９Ａ】
2014175403.tif 000031
【図１９Ｂ】
2014175403.tif 000032
【図１９Ｃ】
2014175403.tif 000033
【図１９Ｄ】
2014175403.tif 000034
【図１９Ｅ】
2014175403.tif 000035
【図２０Ａ】
2014175403.tif 000036
【図２０Ｂ】
2014175403.tif 000037
【図２０Ｃ】
2014175403.tif 000038
【図２０Ｄ】
2014175403.tif 000039
【図２０Ｅ】
2014175403.tif 000040