(57)【要約】【課題】高電圧環境下でも、優れた高出力特性及び高効率特性を持つヘテロ接合電界効果トランジスタ及びその製造方法を得る。【解決手段】バンドギャップが異なる第１の半導体層と第２の半導体層のヘテロ接合を有するヘテロ接合電界効果トランジスタであって、第１の半導体層であるバリア層は、上部にソース電極（６）が形成されたソース側バリア層（４）と、上部にドレイン電極（７）が形成されたドレイン側バリア層（５）とで、電気特性の異なる材料が用いられ、第２の半導体層であるチャネル層（３）よりもバンドギャップが大きく、ソース側バリア層とドレイン側バリア層の境界付近の上部にゲート電極（９）が形成されている。【選択図】図１
2014110320.tif 000002
【特許請求の範囲】
【請求項１】
バンドギャップが異なる第１の半導体層と第２の半導体層のヘテロ接合を有するヘテロ接合電界効果トランジスタであって、
前記第１の半導体層であるバリア層は、上部にソース電極が形成されたソース側バリア層と、上部にドレイン電極が形成されたドレイン側バリア層とで、電気特性の異なる材料が用いられ、前記第２の半導体層であるチャネル層よりもバンドギャップが大きく、
前記ソース側バリア層の材料として用いられる半導体は、前記ドレイン側バリア層の材料として用いられる半導体よりも大きな分極を有し、
少なくとも前記ドレイン側バリア層に接するように、前記ソース側バリア層と前記ドレイン側バリア層の境界付近の上部にゲート電極が形成されている
ヘテロ接合電界効果トランジスタ。
【請求項２】
請求項１に記載のヘテロ接合電界効果トランジスタにおいて、
前記ドレイン側バリア層の材料として、ＡｌＸＧａ１−ＸＮからなる半導体を用いる
ヘテロ接合電界効果トランジスタ。
【請求項３】
請求項１または２に記載のヘテロ接合電界効果トランジスタにおいて、
前記ソース側バリア層の材料として、ＩｎＹＡｌ１−ＹＮからなる半導体を用いる
ヘテロ接合電界効果トランジスタ。
【請求項４】
請求項１から３のいずれか１項に記載のヘテロ接合電界効果トランジスタにおいて、
前記ヘテロ接合を構成する半導体層の前記ドレイン電極の下側領域に高濃度ｎ型不純物領域が形成されている
ヘテロ接合電界効果トランジスタ。
【請求項５】
請求項１から４のいずれか１項に記載のヘテロ接合電界効果トランジスタにおいて、
前記ソース側バリア層の厚さが前記ドレイン側バリア層よりも薄い
ヘテロ接合電界効果トランジスタ。
【請求項６】
請求項１、２、４、５のいずれか１項に記載のヘテロ接合電界効果トランジスタにおいて、
前記ソース側バリア層の材料として、前記ドレイン側バリア層のＡｌＸＧａ１−ＸＮよりも厚い、またはＡｌ組成が高いＡｌＺＧａ１−ＺＮからなる半導体を用いる
ヘテロ接合電界効果トランジスタ。
【請求項７】
請求項１から６のいずれか１項に記載のヘテロ接合電界効果トランジスタにおいて、
前記チャネル層上にスペーサ層が形成されている
ヘテロ接合電界効果トランジスタ。
【請求項８】
請求項１から７のいずれか１項に記載のヘテロ接合電界効果トランジスタにおいて、
前記チャネル層の材料としてＧａＮを用いる
ヘテロ接合電界効果トランジスタ。
【請求項９】
請求項２から８のいずれか１項に記載のヘテロ接合電界効果トランジスタの製造方法であって、
前記チャネル層上に前記スペーサ層を連続成長させて形成するプロセスを含む
ヘテロ接合電界効果トランジスタの製造方法。
【請求項１０】
請求項２から７のいずれか１項に記載のヘテロ接合電界効果トランジスタの製造方法であって、
前記ドレイン側バリア層を成長させて形成してから、前記ソース側バリア層を成長させて形成するまでの間に、前記ヘテロ接合を形成する半導体層の前記ドレイン電極の下側の領域に前記高濃度ｎ型不純物領域を形成するプロセスを含む
ヘテロ接合電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体を用いたヘテロ接合電界効果トランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
窒化物半導体を用いたヘテロ接合電界効果トランジスタ（以下、ヘテロ接合ＦＥＴと略す）は、異なるバンドギャップを持つ窒化物半導体のヘテロ接合界面に発生する高移動度２次元電子ガスを電子チャネルとして利用する。このため、ヘテロ接合ＦＥＴは、高効率特性に優れ、高周波デバイスとしての応用が期待されている。
【０００３】
また、窒化物半導体を用いたヘテロ接合ＦＥＴは、ＧａＮ、ＡｌＧａＮに代表されるワイドバンドギャップ半導体を材料として利用する。このため、窒化物半導体を用いたヘテロ接合ＦＥＴは、高出力特性にも優れ、高電圧かつ高温環境下での動作が求められるパワーデバイスとしての応用も期待されている。
【０００４】
従来のヘテロ接合ＦＥＴ及びその製造方法の一例としては、基板上に順に成長させたＧａＮチャネル層、ＡｌＧａＮバリア層に、ソース電極、ドレイン電極、及びゲート電極を形成し、さらに、ゲート電極にフィールドプレート部を設けて、電流コラプスを抑制することにより、信頼性及び高周波特性に優れたヘテロ接合ＦＥＴを実現する方法が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２００２４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来技術には、以下のような課題がある。
従来の窒化物半導体を用いたヘテロ接合ＦＥＴにおいて、高出力特性及び高効率特性をさらに改善しようとする場合は、例えば、分極の大きいＩｎＡｌＮのような材料をバリア層の材料として用いることにより、２次元電子ガスをさらに高濃度にして、電子チャネルの抵抗を低減するといった方法が用いられる。
【０００７】
しかしながら、バリア層の材料として分極の大きい半導体材料を用いて、高出力特性及び高効率特性をさらに改善しようとすると、リーク電流や電流コラプスが発生し、高電圧環境下における高出力特性及び高効率特性が低下するといった課題があった。
【０００８】
本発明は、上記のような課題を解決するためになされたものであり、高電圧環境下でも、優れた高出力特性及び高効率特性を持つヘテロ接合電界効果トランジスタ及びその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係るヘテロ接合電界効果トランジスタは、バンドギャップが異なる第１の半導体層と第２の半導体層のヘテロ接合を有するヘテロ接合電界効果トランジスタであって、第１の半導体層であるバリア層は、上部にソース電極が形成されたソース側バリア層と、上部にドレイン電極が形成されたドレイン側バリア層とで、電気特性の異なる材料が用いられ、第２の半導体層であるチャネル層よりもバンドギャップが大きく、ソース側バリア層の材料として用いられる半導体は、ドレイン側バリア層の材料として用いられる半導体よりも大きな分極を有し、少なくともドレイン側バリア層に接するように、ソース側バリア層とドレイン側バリア層の境界付近の上部にゲート電極が形成されているものである。
【００１０】
本発明に係るヘテロ接合電界効果トランジスタの製造方法は、本発明に係るヘテロ接合電界効果トランジスタの製造装置の製造方法において、チャネル層上にスペーサ層を連続成長させて形成するプロセスを含むものである。
【００１１】
また、本発明に係るヘテロ接合電界効果トランジスタの製造方法は、本発明に係るヘテロ接合電界効果トランジスタの製造装置の製造方法において、ドレイン側バリア層を成長させて形成してから、ソース側バリア層を成長させて形成するまでの間に、ヘテロ接合を形成する半導体層のドレイン電極の下側の領域に高濃度ｎ型不純物領域を形成するプロセスを含むものである。
【発明の効果】
【００１２】
本発明における、ヘテロ接合電界効果トランジスタによれば、上部にソース電極が形成されたソース側バリア層と、上部にドレイン電極が形成されたドレイン側バリア層とで、電気特性の異なる材料を用いることにより、高電圧環境下でも、優れた高出力特性及び高効率特性を持つヘテロ接合電界効果トランジスタ及びその製造方法を得ることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１における、ヘテロ接合ＦＥＴの構造を示した例示図である。
【図２】本発明の実施の形態２における、ヘテロ接合ＦＥＴの構造を示した例示図である。
【図３】本発明の実施の形態３における、ヘテロ接合ＦＥＴの構造を示した例示図である。
【図４】本発明の実施の形態４における、ヘテロ接合ＦＥＴの構造を示した例示図である。
【図５】本発明の実施の形態５における、ヘテロ接合ＦＥＴの構造を示した例示図である。
【図６】本発明の実施の形態６における、ヘテロ接合ＦＥＴの製造方法の手順を示した例示図である。
【図７】本発明の実施の形態７における、ヘテロ接合ＦＥＴの製造方法の例示図である。
【図８】本発明の実施の形態８における、ヘテロ接合ＦＥＴの製造方法の例示図である。
【図９】本発明の実施の形態９における、ヘテロ接合ＦＥＴの製造方法の例示図である。
【発明を実施するための形態】
【００１４】
以下、本発明における、ヘテロ接合電界効果トランジスタ及びその製造方法の好適な実施の形態について図面を用いて説明する。なお、各図において同一、または相当する部分については、同一符号を付して説明する。
【００１５】
実施の形態１．
図１は、本発明の実施の形態１における、ヘテロ接合ＦＥＴの構造を示した例示図である。図１に示すヘテロ接合ＦＥＴは、基板１、バッファ層２、チャネル層３、ソース側バリア層４、ドレイン側バリア層５、ソース電極６、ドレイン電極７、素子分離領域８、ゲート電極９を備えて構成される。
【００１６】
図１に示す本実施の形態１におけるヘテロ接合ＦＥＴは、従来のヘテロ接合ＦＥＴにおけるバリア層が、ソース電極６側のソース側バリア層４と、ドレイン電極７側のドレイン側バリア層５に分割されていることを特徴とする。
【００１７】
このように、バリア層が２つに分割された構造とすることにより、高電圧環境下における、高出力特性及び高効率特性を改善することができる。以下、図１を用いて、本実施の形態１における、ヘテロ接合ＦＥＴの具体的な構造を説明する。
【００１８】
図１では、最下層に半絶縁性のＳｉＣ基板１を設け、その上にバッファ層２を介してＧａＮからなる厚さ１．８μｍのチャネル層３を設けている。また、チャネル層３の上には、Ｉｎ０．１８Ａｌ０．８２Ｎからなる厚さ２０ｎｍのソース側バリア層４と、Ａｌ０．２０Ｇａ０．８０Ｎからなる厚さ２０ｎｍのドレイン側バリア層５を設けている。この結果、チャネル層３とソース側バリア層４の間、及びチャネル層３とドレイン側バリア層５の間に、それぞれヘテロ接合が形成されている。
【００１９】
ソース側バリア層４の上にはＴｉ／Ａｌからなるソース電極６を設け、ドレイン側バリア層５の上には同じくＴｉ／Ａｌからなるドレイン電極７を設けている。また、少なくともドレイン側バリア層５の表面と接するように、ソース側バリア層４とドレイン側バリア層５の境界付近の上部に、Ｎｉ／Ａｕからなるゲート電極９を設けている。さらに、図１に示すように、ソース電極６とドレイン電極７の外側の領域に、それぞれ素子分離領域８を設けている。
【００２０】
ドレイン側バリア層５の材料として、トラップを低減して、リーク電流や電流コラプスを抑制できるＡｌ０．２０Ｇａ０．８０Ｎを用いることにより、高電圧動作時の高周波特性劣化を抑制することができる。
【００２１】
一方、ソース側バリア層４の材料として、ドレイン側バリア層５に用いる材料より大きな分極が発生するＩｎ０．１８Ａｌ０．８２Ｎを用いることにより、ドレイン側バリア層５とチャネル層３のヘテロ界面付近の２次元電子ガスがより高濃度で発生するようになる。この結果、ソース側バリア層４の抵抗を、ドレイン側バリア層５よりも低減することができる。
【００２２】
以上のように、実施の形態１によれば、上部にソース電極が形成されたソース側バリア層と、上部にドレイン電極が形成されたドレイン側バリア層とで、電気特性の異なる材料を用いることにより、高電圧環境下でも、優れた高出力特性及び高効率特性を持つヘテロ接合電界効果トランジスタを得ることができる。
【００２３】
なお、本発明に係るヘテロ接合ＦＥＴは、上述した構造または材料に限定されない。例えば、以下に述べる構造または材料を用いても同様の効果が得られる。
【００２４】
まず、図１に示す基板１の材料としては、上述したＳｉＣ以外にも、例えば、Ｓｉ，サファイア，ＧａＮ，ＡｌＮ等を用いてもよい。
【００２５】
また、図１に示すチャネル層３、ソース側バリア層４、及びドレイン側バリア層５の材料としては、上述したＡｌやＩｎの組成比を持つ半導体に限定されない。チャネル層３に用いる材料のバンドギャップが、ソース側バリア層４及びドレイン側バリア層５に用いる材料のバンドギャップよりも小さければよい。
【００２６】
チャネル層３の材料としては、上述したＧａＮ以外にも、ソース側バリア層４及びドレイン側バリア層５に用いられる材料よりもバンドギャップが小さい、例えば、Ａｌ０．０５Ｇａ０．９５Ｎでもよい。
【００２７】
また、ソース側バリア層４の材料としては、例えば、ドレイン側バリア層５のＡｌＸＧａ１−ＸＮよりも厚い、またはＡｌ組成が高いＡｌＺＧａ１−ＺＮからなる半導体を用いてもよい。
【００２８】
また、ヘテロ接合ＦＥＴの半導体層の構造は、必ずしも図１に示す、バッファ層２、チャネル層３、ソース側バリア層４、及びドレイン側バリア層５からなる構成に限定されない。少なくともチャネル層３、ソース側バリア層４、及びドレイン側バリア層５の３種類の層が含まれていれば、その他の層が設けられていてもよい。
【００２９】
なお、図１では、ゲート電極９は、ソース側バリア層４とドレイン側バリア層５の両方に接触するように形成されているが、必ずしも両方に接触させる必要はない。ゲート電極９は、少なくともドレイン側バリア層５に接するように、ソース側バリア層４とドレイン側バリア層５の境界付近の上部に形成されていればよい。
【００３０】
また、チャネル層３、ソース側バリア層４、及びドレイン側バリア層５の各層の厚さは、上述した厚さに限定されず、厚さが異なってもよい。
【００３１】
また、ソース電極６及びドレイン電極７の材料は、Ｔｉ／Ａｌには限定されず、ヘテロ接合ＦＥＴが動作できる程度に十分に接触抵抗が低ければよい。
【００３２】
また、ゲート電極９の材料は、Ｎｉ／Ａｕには限定されない。図１に示すように、ゲート電極９が、少なくともドレイン側バリア層５に接するように、ソース側バリア層４とドレイン側バリア層５の境界付近の上部に形成された状態において、少なくともヘテロ接合ＦＥＴが動作できる程度に十分にリーク電流や電流コラプスを抑制できればよい。
【００３３】
なお、以上では、ヘテロ接合ＦＥＴとして動作する必要最小限の要素しか記載していないが、図１に示した構造は、最終的には、保護膜、フィールドプレート電極、配線、バイアホール等の形成された構造において、デバイスとして用いられる。
【００３４】
実施の形態２．
図２は、本発明の実施の形態２における、ヘテロ接合ＦＥＴの構造を示した例示図である。図２に示すヘテロ接合ＦＥＴは、図１に示すヘテロ接合ＦＥＴのチャネル層３と、ソース側バリア層４及びドレイン側バリア層５との間に、ＡｌＮからなる厚さ１ｎｍのスペーサ層１０が形成されていること特徴とする。なお、スペーサ層１０の厚さは、必ずしも１ｎｍである必要はない。
【００３５】
このようなヘテロ接合ＦＥＴの構造とすることにより、ヘテロ接合界面に発生する２次元電子ガスが、ソース側バリア層４及びドレイン側バリア層５を構成する材料から受ける合金散乱の影響を抑制できる。この結果、２次元電子ガスの移動度が向上し、抵抗が低減され、ヘテロ接合ＦＥＴをより高周波化、高出力化、高効率化することができる。
【００３６】
以上のように、実施の形態２によれば、チャネル層と、ソース側バリア層及びドレイン側バリア層との間に、スペーサ層を設けて２次元電子ガスの移動度を向上させることにより、高電圧環境下でも、優れた高周波特性、高出力特性及び高効率特性を持つヘテロ接合電界効果トランジスタを得ることができる。
【００３７】
実施の形態３．
図３は、本発明の実施の形態３における、ヘテロ接合ＦＥＴの構造を示した例示図である。図３に示すヘテロ接合ＦＥＴは、まず、図１に示すヘテロ接合ＦＥＴのソース側バリア層４の厚さが、ドレイン側バリア層５よりも薄く形成されていることを第１の特徴とする。また、この結果、ゲート電極９が、ソース側バリア層４とドレイン側バリア層５の段差を覆うように形成されていることを第２の特徴とする。
【００３８】
まず、第１の特徴により、ヘテロ接合界面に発生する２次元電子ガスとソース電極６との距離が短くなり、ソース電極６直下の抵抗が低減できる。また、２次元電子ガスとゲート電極９との距離も近くなるため、相互コンダクタンスの向上が見込める。さらに、短ゲート長化に伴って発生するショートチャネル効果を抑制することができる。
【００３９】
また、第２の特徴により、ゲート電極９が、厚いドレイン側バリア層５に乗り上げた構造となるために、ゲート電極９とドレイン側バリア層５とが接触する面積が大きくなる。この結果、高電圧動作時に、ゲート電極９のドレイン電極７側の端に集中する電場を緩和でき、リーク電流や電流コラプスを抑制することができる。
【００４０】
以上のように、実施の形態３によれば、ヘテロ接合ＦＥＴのソース側バリア層の厚さを、ドレイン側バリア層５の厚さよりも薄くすることで、ソース電極直下の抵抗が低減できる。また、相互コンダクタンスを向上できる。さらに、ショートチャネル効果を抑制することができる。また、ゲート電極が、ソース側バリア層とドレイン側バリア層の段差を覆うように形成されることにより、リーク電流や電流コラプスを抑制することができる。この結果、高電圧環境下でも、優れた高周波特性、高出力特性及び高効率特性を持つヘテロ接合電界効果トランジスタを得ることができる。
【００４１】
実施の形態４．
図４は、本発明の実施の形態４における、ヘテロ接合ＦＥＴの構造を示した例示図である。図４に示すヘテロ接合ＦＥＴは、図１に示すヘテロ接合電界ＦＥＴにおけるドレイン電極７の下側の少なくともドレイン側バリア層５からチャネル層３に至る領域に、高濃度ｎ型不純物領域１１が設けられていることを特徴とする。
【００４２】
このようなヘテロ接合ＦＥＴの構造とすることにより、高濃度ｎ型不純物領域１１から電子が供給されて、ドレイン電極７直下の抵抗が低減される。この結果、ヘテロ接合ＦＥＴをより高出力化、高効率化することできる。
【００４３】
以上のように、実施の形態４によれば、ヘテロ接合ＦＥＴのドレイン側バリア層のドレイン電極側に高濃度ｎ型不純物領域を設けてドレイン電極直下の抵抗を低減させることにより、高電圧環境下でも、より優れた高出力特性及び高効率特性を持つヘテロ接合電界効果トランジスタを得ることができる。
【００４４】
実施の形態５．
図５は、本発明の実施の形態５における、ヘテロ接合ＦＥＴの構造を示した例示図である。図５に示すヘテロ接合ＦＥＴは、実施の形態１〜４における構造を、それぞれ組み合わせたものとなっている。
【００４５】
このように、実施の形態１〜４における構造の特徴を組み合わせて適用することにより、２次元電子ガスの移動度が向上するため、ヘテロ接合ＦＥＴをより高周波化、高効率化することができる。さらに、リーク電流や電流コラプスが抑制されるため、ヘテロ接合ＦＥＴをより高出力化、高効率化することができる。
【００４６】
以上のように、実施の形態５によれば、実施の形態１〜４における構造の特徴を組み合わせて適用することにより、高電圧環境下でも、優れた高出力特性及び高効率特性を持つ、実施の形態１〜４の効果を兼ね備えたヘテロ接合電界効果トランジスタを得ることができる。
【００４７】
実施の形態６．
本実施の形態６では、先の図１の構成を備えたヘテロ接合ＦＥＴの具体的な製造方法について説明する。図６（ａ）〜（ｊ）は、本発明の実施の形態６における、ヘテロ接合ＦＥＴの製造方法の手順を示した例示図である。
【００４８】
まず、図６（ａ）において、ＳｉＣ基板１上にバッファ層２と、ＧａＮからなる厚さ１．８μｍのチャネル層３を順にエピタキシャル成長させる。このときのエピタキシャル成長方法としては、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法などが利用できる。
【００４９】
次に、図６（ｂ）において、後に図１に示すソース側バリア層４を形成する領域に、蒸着法等を用いて、例えば、Ｃｒからなるマスク１２を堆積させる。
【００５０】
次に、図６（ｃ）において、再度、ＭＯＣＶＤ法やＭＢＥ法などのエピタキシャル成長法を用いて、Ａｌ０．２０Ｇａ０．８０Ｎからなる厚さ２０ｎｍのドレイン側バリア層５を成長させる。
【００５１】
次に、図６（ｄ）において、ドレイン側バリア層５上に、プラズマＣＶＤ法等を用いて、例えば、ＳｉＯｘからなるマスク１３を堆積させる。
【００５２】
次に、図６（ｅ）において、例えば、酸系のエッチング液を用いて、Ｃｒからなるマスク１２を除去する。また、同時に、マスク１２上に堆積された層も除去する。
【００５３】
次に、図６（ｆ）において、再度、ＭＯＣＶＤ法やＭＢＥ法などのエピタキシャル成長法を用いて、Ｉｎ０．１８Ａｌ０．８２Ｎからなる厚さ２０ｎｍのソース側バリア層４を成長させる。
【００５４】
次に、図６（ｇ）において、例えば、フッ酸を用いて、ＳｉＯｘからなるマスク１３を除去する。また、同時に、マスク１３上に堆積された層も除去する。
【００５５】
次に、図６（ｈ）において、蒸着法やスパッタ法を用いて、例えば、Ｔｉ，Ａｌ，Ｎｉ，Ｔａ，Ａｕ，Ｍｏ，Ｗなどの金属層を堆積させ、さらに、リフトオフ法等を用いて、ソース電極６及びドレイン電極７を形成する。
【００５６】
次に、図６（ｉ）において、ヘテロ接合ＦＥＴを作製する領域外のチャネル層３、ソース側バリア層４及びドレイン側バリア層５に、イオン注入法やエッチング法等を用いて、素子分離領域８を形成する。なお、図６（ｉ）に示す素子分離領域８は、イオン注入法を用いて形成した。
【００５７】
次に、図６（ｊ）において、蒸着法やスパッタ法を用いて、例えば、Ａｌ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄ等の金属、或いはＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ２等のシリサイド、或いはＴｉＮ，ＷＮ等の窒化物金属からなる層を堆積させ、さらに、リフトオフ法などによりゲート電極９を形成する。
【００５８】
以上のように、実施の形態６によれば、図６（ａ）〜（ｊ）に示す一連の製造プロセスを行うことで、図１に示すヘテロ接合電界効果トランジスタを作製することができる。
【００５９】
なお、図６（ａ）〜（ｊ）に示す各半導体層の成長条件（ガス種、ガス流量、時間、温度等）を変更することによって、厚さや組成の異なる層を形成できる。また、エピタキシャル成長を複数繰り返すことで複数の層からなる半導体層を形成できる。
【００６０】
また、上述の製造プロセスでは、ヘテロ接合ＦＥＴを製造する必要最小限のプロセスしか記載していないが、最終的には保護膜、フィールドプレート電極、配線、バイアホール等を形成するプロセスを経て、デバイスとして完成することとなる。
【００６１】
実施の形態７．
本実施の形態７では、先の図２の構成を備えたヘテロ接合ＦＥＴの具体的な製造方法について説明する。図７は、本発明の実施の形態７における、ヘテロ接合ＦＥＴの製造方法の例示図である。
【００６２】
図７では、まず、先の実施の形態６における図６（ａ）に示すように、ＳｉＣ基板１上にＭＯＣＶＤ法やＭＢＥ法などのエピタキシャル成長法を用いて、バッファ層２、厚さ１．８μｍのＧａＮからなるチャネル層３を順に成長させる。
【００６３】
そして、さらに、図７に示すように、エピタキシャル成長法を用いて、ＡｌＮからなる厚さ１ｎｍのスペーサ層１０を成長させる。その後、先の実施の形態６の図６（ｂ）〜（ｊ）と同様のプロセスを施すことによって、先の図２に示したヘテロ接合ＦＥＴを作製できる。
【００６４】
なお、このような、実施の形態７における一連の製造プロセスでは、先の実施の形態６における一連の製造プロセスに対して、さらに、次に述べるような利点が存在する。
【００６５】
先の実施の形態６に示すヘテロ接合ＦＥＴでは、図６（ｂ）に示すマスク１２を形成する際にウェハをエピタキシャル成長炉からとり出す必要があり、この際に、２次元電子ガスが発生するヘテロ接合界面が大気に晒される。したがって、その後のソース側バリア層４またはドレイン側バリア層５を形成してヘテロ接合を形成するプロセスにおいて、ヘテロ界面に不純物が取り込まれて、２次元電子ガスの特性が劣化する恐れがある。
【００６６】
一方、図７に示すような、ＡｌＮからなるスペーサ層１０までを連続に成長させる製造方法においては、２次元電子ガスが発生するチャネル層３とスペーサ層１０のヘテロ界面がスペーサ層１０によって保護されるために、大気に晒されることなく、２次元電子ガスの特性が劣化することもない。
【００６７】
以上のように、実施の形態７によれば、図６（ａ）、図７、及び図６（ｂ）〜（ｊ）に示す一連の製造プロセスを行うことにより、先の図２に示すヘテロ接合電界効果トランジスタを作製することができる。これにより、２次元電子ガスが発生するヘテロ界面をスペーサ層によって大気から保護できるために、より優れた高出力特性及び高効率特性を持つヘテロ接合電界効果トランジスタの製造方法を得ることができる。
【００６８】
実施の形態８．
本実施の形態８では、先の図３の構成を備えたヘテロ接合ＦＥＴの具体的な製造方法について説明する。図８は、本発明の実施の形態８における、ヘテロ接合ＦＥＴの製造方法の例示図である。
【００６９】
先の実施の形態６においては、図６（ａ）〜（ｅ）に示すプロセスを行った後、図６（ｆ）において、ソース側バリア層４を、ドレイン側バリア層５と同じ厚さとなるようにエピタキシャル成長させた。これに対し、本実施の形態８では、図６（ｆ）のプロセスに代えて、図８に示すプロセスを実施する。
【００７０】
具体的には、図８では、ソース側バリア層４を、例えば、エピタキシャル成長時間を短縮させることにより、ドレイン側バリア層５より薄くしている。
【００７１】
その後、先の実施の形態６の図６（ｇ）〜（ｊ）と同様の一連の製造プロセスを行うことによって、図３に示したヘテロ接合ＦＥＴを作製できる。
【００７２】
以上のように、実施の形態８によれば、図６（ａ）〜（ｅ）、図８、及び図６（ｇ）〜（ｊ）に示す一連の製造プロセスを行うことで、図３に示すヘテロ接合電界効果トランジスタを作製することができる。
【００７３】
実施の形態９．
本実施の形態９では、先の図４の構成を備えたヘテロ接合ＦＥＴの具体的な製造方法について説明する。図９は、本発明の実施の形態９における、ヘテロ接合ＦＥＴの製造方法の例示図である。
【００７４】
本実施の形態９では、まず、先の実施の形態６の図６（ａ）〜（ｄ）に示すプロセスを行うことにより、ドレイン側バリア層５を形成する。その後、図９に示すように、例えば、Ｓｉ等の窒化物半導体においてｎ型不純物として振舞うドーパントを、例えば、イオン注入法等を用いて、ドレイン電極７を形成する領域の下側の半導体層に導入する。そして、さらに、熱処理等を行って混入したｎ型不純物を活性化させることにより、ドレイン電極７を形成する領域の下側の半導体層に、高濃度ｎ型不純物領域１１を形成する。
【００７５】
その後、先の実施の形態６の図６（ｅ）〜（ｊ）と同様のプロセスを施すことによって、図４に示したヘテロ接合ＦＥＴを作製できる。
【００７６】
以上のように、実施の形態９によれば、図６（ａ）〜（ｄ）、図９、及び図６（ｅ）〜（ｊ）に示す一連の製造プロセスを行うことで、図４に示すヘテロ接合電界効果トランジスタを作製することができる。
【００７７】
なお、この高濃度ｎ型不純物領域１１は、必ずしもドレイン側バリア層５を形成した直後に実施する必要はなく、ドレイン側バリア層５を形成した後からドレイン電極７を形成するまでの間のいずれかの時点で形成すればよい。
【００７８】
ただし、高濃度ｎ型不純物領域１１は、ドレイン側バリア層５を形成した後からソース側バリア層４を形成する前の時点で形成されることが好ましい。なぜなら、導入したドーパントを活性化させるためには、１０００℃を越える高温で熱処理する必要があるが、Ｉｎ０．１８Ａｌ０．８２Ｎからなるソース側バリア層４は、１０００℃を超える高温で熱処理をするとＩｎが凝集して特性が劣化する懸念があるためである。
【符号の説明】
【００７９】
１  基板、２  バッファ層、３  チャネル層、４  ソース側バリア層、５  ドレイン側バリア層、６  ソース電極、７  ドレイン電極、８  素子分離領域、９  ゲート電極、１０  スペーサ層、１１  高濃度ｎ型不純物領域、１２、１３  マスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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