(57)【要約】【課題】送信するパルスの周波数スペクトルの最大値を低減するバイポーラ方式の送信装置を提供する。【解決手段】送信装置１は、データ信号に応じて、バイポーラ方式のパルスを生成するパルス生成部１０と、パルスを入力し、パルスのデューティ比を調整する調整部２０と、調整部２０によってデューティ比が調整されたパルスを入力し、パルスの所定の帯域を通過させるバンドパスフィルタ３１と、バンドパスフィルタ３１が通過させたパルスの周波数スペクトルの最大値を検出する検出部３３と、検出部３３が検出した周波数スペクトルの最大値に基づいて、調整部２０を制御する制御部３４と、を備える。【選択図】図１
2014183382.tif 000002
【特許請求の範囲】
【請求項１】
データ信号に応じて、バイポーラ方式のパルスを生成するパルス生成部と、
前記パルスを入力し、前記パルスのデューティ比を調整する調整部と、
前記調整部によってデューティ比が調整された前記パルスを入力し、前記パルスの所定の帯域を通過させるバンドパスフィルタと、
前記バンドパスフィルタが通過させた前記パルスの周波数スペクトルの最大値を検出する検出部と、
前記検出部が検出した周波数スペクトルの最大値に基づいて、前記調整部を制御する制御部と、
を備える送信装置。
【請求項２】
前記調整部は、前記パルスを通過させるＣＭＯＳインバータを有しており、
前記制御部は、周波数スペクトルの最大値に基づいて、前記ＣＭＯＳインバータが有するｐＭＯＳトランジスタ又はｎＭＯＳトランジスタのオフ状態からオン状態へ遷移する遷移時間を変更する請求項１に記載の送信装置。
【請求項３】
前記調整部は、ｐＭＯＳトランジスタのゲート幅が異なる複数の前記ＣＭＯＳインバータを有しており、
前記制御部は、周波数スペクトルの最大値に基づいて、前記パルスを通過させる前記ＣＭＯＳインバータを切り替える請求項２に記載の送信装置。
【請求項４】
前記調整部は、ｎＭＯＳトランジスタのゲート幅が異なる複数の前記ＣＭＯＳインバータを有しており、
前記制御部は、周波数スペクトルの最大値に基づいて、前記パルスを通過させる前記ＣＭＯＳインバータを切り替える請求項２又は３に記載の送信装置。
【請求項５】
前記制御部は、周波数スペクトルの最大値に基づいて、前記ＣＭＯＳインバータが有するｐＭＯＳトランジスタのバックゲート又はｎＭＯＳトランジスタのバックゲートに印加する電圧を変化させる請求項２に記載の送信装置。
【請求項６】
ランダム信号を、前記ＣＭＯＳインバータが有するｐＭＯＳトランジスタのバックゲート又はｎＭＯＳトランジスタのバックゲートに印加する第１ランダム信号生成部を備える請求項２〜５の何れか一項に記載の送信装置。
【請求項７】
前記パルス生成部は、
前記データ信号と、クロック信号とを入力し、両信号の論理積を演算して、第１パルスを生成する第１パルス生成部と、
前記第１パルスを入力して、前記第１パルスの立ち上がりで出力の極性を反転させた前記パルスを生成する第２パルス生成部と、
前記クロック信号にランダム信号を印加する第２ランダム信号生成部と、
を備える請求項１〜５の何れか一項に記載の送信装置。
【請求項８】
前記第２パルス生成部が生成した前記パルスを入力し、前記パルスの立ち上がり波形及び立ち下がり波形を整形する波形整形部を備える請求項７に記載の送信装置。
【請求項９】
前記制御部は、前記パルスの周波数スペクトルの最大値を低減するように前記調整部を制御する請求項１〜８の何れか一項に記載の送信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信装置に関する。
【背景技術】
【０００２】
従来、インパルス方式による無線通信が用いられている。
【０００３】
インパルス方式による無線通信は、例えば、マイクロ波帯、準ミリ波帯、超広帯域無線をはじめとする広帯域無線通信に利用可能である。インパルス方式による無線通信は、広帯域を利用できるミリ波帯においては１０Ｇｂｐｓを超える広帯域無線伝送の実現が期待される。また、インパルス方式は、狭帯域通信方式と比較して、発振器又はミキサが不要であるので、ＲＦ部の構成が簡素となり、低コストで製造され得る。
【０００４】
インパルス方式による送信装置では、例えば、数〜数十ＧＨｚの周波数で、インパルス状のパルスを生成して送信する。従来のインパルス方式による送信装置では、データの極性が変化しないユニポーラ方式のパルスが用いられていた。
【０００５】
ユニポーラ方式のパルスの周波数スペクトルには、直流成分に起因してピーク線が生じる。そこで、送信電力の効率化及び帯域外スプリアスを低減するために、交互に正負のパルスを生成し、直流成分の少ないバイポーラ方式のパルスを用いることが提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１９３０８５号公報
【特許文献２】特開２０１０−５１０７１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
バイポーラ方式では、パルスのデューティ比が５０％に維持されていれば、パルスの周波数スペクトルにピーク線が生じることを防止できる。
【０００８】
しかし、温度等の環境又は電源の変動等の影響を送信装置が受けて、生成されるパルスのデューティ比が５０％からずれる場合がある。
【０００９】
パルスのデューティ比が５０％からずれると、パルスの周波数スペクトルにおいて直流成分が増加するので、ビットレートの整数倍の周波数にピーク線が生じる場合がある。
【００１０】
本明細書では、送信するパルスの周波数スペクトルの最大値を低減するバイポーラ方式の送信装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本明細書に開示する送信装置の一形態によれば、データ信号に応じて、バイポーラ方式のパルスを生成するパルス生成部と、上記パルスを入力し、上記パルスのデューティ比を調整する調整部と、上記調整部によってデューティ比が調整された上記パルスを入力し、上記パルスの所定の帯域を通過させるバンドパスフィルタと、上記バンドパスフィルタが通過させた上記パルスの周波数スペクトルの最大値を検出する検出部と、上記検出部が検出した周波数スペクトルの最大値に基づいて、上記調整部を制御する制御部と、を備える。
【発明の効果】
【００１２】
上述した本明細書に開示する送信装置の一形態によれば、送信するバイポーラ方式のパルスの周波数スペクトル最大値を低減できる。
【００１３】
本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。
【００１４】
前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。
【図面の簡単な説明】
【００１５】
【図１】本明細書に開示する送信装置の第１実施形態を示す図である。
【図２】送信装置の動作例のタイミングチャートを示す図である。
【図３】波形整形部を示す図である。
【図４】デューティ比が５０％からずれているパルスの周波数スペクトルを示す図である。
【図５】調整部を示す図である。
【図６】（Ａ）は、立ち上がり調整部を示す図であり、（Ｂ）は、立ち下がり調整部を示す図である。
【図７】（Ａ）は、立ち上がり調整部の動作を説明する図であり、（Ｂ）は、立ち下がり調整部の動作を説明する図である。
【図８】第１実施形態の送信装置のパルスの周波数スペクトルを示す図である。
【図９】第１実施形態の送信装置の変型例を示す図である。
【図１０】第１実施形態の送信装置の変型例のパルスの周波数スペクトルを示す図である。
【図１１】本明細書に開示する送信装置の第２実施形態の調整部を示す図である。
【図１２】本実施形態の送信装置の動作例を説明するフローチャート（その１）である。
【図１３】本実施形態の送信装置の動作例を説明するフローチャート（その２）である。
【図１４】第２実施形態の送信装置の変型例を示す図である。
【発明を実施するための形態】
【００１６】
以下、本明細書で開示する送信装置の好ましい第１実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
【００１７】
図１は、本明細書に開示する送信装置の第１実施形態を示す図である。
【００１８】
本実施形態の送信装置１は、データ信号を入力し、入力したデータに基づいて、バイポーラ方式のインパルス状のパルスを生成し、生成したパルスを無線方式により送信する。
【００１９】
送信装置１は、送信されるデータ信号に応じて、バイポーラ方式のパルスを生成するパルス生成部１０を備える。パルス生成部１０が生成したパルスは、バンドパスフィルタ３１によってフィルタリングされ、パルスの所定の帯域の通過が許容されてインパルス状のパルスが生成され、広帯域の増幅部３２に入力される。増幅部３２は、入力したパルスを増幅し、増幅したパルスをアンテナ３５に出力する。アンテナ３５は、入力したパルスを電波として送信する。調整部２０及び波形整形部１５については、後述する。
【００２０】
次に、パルス生成部１０について、以下に更に詳述する。
【００２１】
パルス生成部１０は、データバッファ１１と、クロックバッファ１２と、ノンリターンゼロ／リターンゼロ（ＮＲＺ／ＲＺ）変換部１３と、トリガ型フリップフロップ（Ｔ−ＦＦ）１４を備える。
【００２２】
データバッファ１１は、送信されるデータ信号を入力して、信号を増幅したノンリターンゼロ（ＮＲＺ）方式のデータ信号Ａを、ＮＲＺ−ＲＺ変換部１３に出力する。データバッファ１１は、データ信号をラッチする機能を有していても良い。
【００２３】
クロックバッファ１２は、図示しないクロック源からクロック信号を入力して、増幅したクロック信号Ｂを、ＮＲＺ−ＲＺ変換部１３に出力する。
【００２４】
図２は、送信装置の動作例のタイミングチャートを示す図である。
【００２５】
図２のチャート１は、データバッファ１１が出力するデータ信号Ａを示しており、チャート２は、クロックバッファ１２が出力するクロック信号Ｂを示す。
【００２６】
ＮＲＺ／ＲＺ変換部１３は、データバッファ１１からデータ信号Ａを入力し、且つクロックバッファ１２からクロック信号Ｂを入力して、両信号の論理積を演算して、リターンゼロ（ＲＺ）方式のパルスＣを生成する。図２のチャート３は、パルスＣを示す。
【００２７】
Ｔ−ＦＦ１４は、パルスＣを入力して、パルスＣの立ち上がりで出力の極性を反転させたパルスＤを生成する。図２のチャート４は、パルスＤを示す。ここで、パルスＤは、立ち上がり波形及び立ち下がり波形がなまっており、波形としてはまだ不完全な形状を有している。
【００２８】
以上が、パルス生成部１０の説明である。
【００２９】
詳しくは、後述するが、パルス生成部１０が生成したパルスＤは、調整部２０でデューティ比が調整される。調整部２０は、デューティ比が調整されたパルスＤを、波形整形部１５に出力する。
【００３０】
送信装置１は、パルスの波形を整形するための波形整形部１５を備える。
【００３１】
波形整形部１５は、デューティ比が調整されたパルスＤを入力し、パルスＤの立ち上がり波形及び立ち下がり波形を整形したパルスＥを出力する。図２のチャート５は、パルスＥを示す。
【００３２】
図３は、波形整形部を示す図である。
【００３３】
波形整形部１５は、例えば、複数のＣＭＯＳインバータ１５ａ〜１５ｄが直列に接続して形成される。各ＣＭＯＳインバータを形成するｐＭＯＳトランジスタ又はｎＭＯＳトランジスタの閾値を調整することにより、パルスの立ち上がり波形又は立ち下がり波形がより垂直になるように整形される。また、隣接するＣＭＯＳインバータの間にインダクタを配置しても良い。インダクタは、電荷の蓄積及び放出を行うことに、パルスの立ち上がり波形又は立ち下がり波形の整形を支援する。
【００３４】
波形整形部１５が出力するパルスＥは、バンドパスフィルタ３１に入力される。バンドパスフィルタ３１は、フィルタと共に微分回路としても働くので、パルスＥよりもパルス幅の短くなったインパルス状のパルスＦを出力する。図２のチャート６は、パルスＦを示す。送信装置１は、パルスをフィルタリングするためのバンドパスフィルタと共に、微分回路として機能する他のフィルタを備えていても良い。
【００３５】
パルスＦは、データ”１”において、前と反対の極性のパルスを生じるバイポーラ方式のパルスである。また、パルスＦは、データ”０”において、ゼロのパルスを生じるリターンゼロ方式のパルスである。
【００３６】
バンドパスフィルタ３１から出力されたパルスのデューティ比が５０％からずれていると、パルスの周波数スペクトルでは、直流成分に起因して、ビットレートの整数倍の周波数にピーク線が生じ得る。
【００３７】
図４は、デューティ比が５０％からずれているパルスＦの周波数スペクトルを示す図である。
【００３８】
図４に示すパルスは、ビットレートが５Ｇｂｐｓ（１周期：２００ｐｓ）であり、デューティ比が５０％＋５％（５５％）である。
【００３９】
図４では、パルスの周波数スペクトルにおいて、ビットレートの整数倍の周波数にピーク線Ｐが生じている。ピーク線Ｐは、周波数スペクトルの平坦部に対して１５〜２０ｄＢ程度大きい値を有する。このように、パルスのデューティ比が５０％からずれていると、パルスの周波数スペクトルの最大値が、デューティ比が５０％の時よりも大きくなる。
【００４０】
本実施形態の送信装置１は、パルスのデューティ比が５０％からずれることを防止して、パルスの周波数スペクトルの最大値を低減する。即ち、送信装置１は、パルスの周波数スペクトルに生じるピーク線を低減する。
【００４１】
そこで、送信装置１は、パルスの周波数スペクトルの最大値を低減するために、調整部２０と、検出部３３と、制御部３４を備える。
【００４２】
調整部２０は、パルス生成部１０が生成したパルスＤを入力し、パルスのデューティ比を調整する。
【００４３】
検出部３３は、バンドパスフィルタ３１が通過させたパルスＦの一部を入力し、周波数スペクトルの最大値を検出する。検出部３３は、例えば、図示しないカプラを介して、バンドパスフィルタ３１が通過させたパルスＦの一部を入力する。そして、検出部３３は、パルスＦをダウンコンバートした後、フーリエ変換して周波数スペクトルを求め、周波数スペクトルの最大値を検出する。
【００４４】
制御部３４は、検出部３３が検出した周波数スペクトルの最大値に基づいて、周波数スペクトルの最大値を低減するように、即ちパルスＦのデューティ比が５０％に近づくように調整部２０を制御する。このように、制御部３４は、パルスの周波数スペクトルに生じるピーク線を低減するように、調整部２０を制御する。
【００４５】
次に、調整部２０及び制御部３４について、以下に更に詳述する。
【００４６】
図５は、調整部を示す図である。
【００４７】
調整部２０は、立ち上がり調整部２１と、ＣＭＯＳインバータ２２と、立ち下がり調整部２３と、ＣＭＯＳインバータ２４とが直列に接続されて形成される。
【００４８】
Ｔ−ＦＦ１４が出力したパルスＤは、立ち上がり調整部２１に入力する。デューティ比が調整されたパルスＤは、ＣＭＯＳインバータ２４から波形整形部１５に出力される。
【００４９】
図６（Ａ）は、立ち上がり調整部を示す図であり、図６（Ｂ）は、立ち下がり調整部を示す図である。
【００５０】
次に、立ち上がり調整部２１について、以下に説明する。
【００５１】
立ち上がり調整部２１は、並列に接続された３つＣＭＯＳインバータ２１ａ〜２１ｃを有する。ＣＭＯＳインバータ２１ａは、ｐＭＯＳトランジスタＴｐ１及びｎＭＯＳトランジスタＴｎ１を有する。ＣＭＯＳインバータ２１ｂは、ｐＭＯＳトランジスタＴｐ２及びｎＭＯＳトランジスタＴｎ２を有する。ＣＭＯＳインバータ２１ｃは、ｐＭＯＳトランジスタＴｐ３及びｎＭＯＳトランジスタＴｎ３を有する。
【００５２】
３つＣＭＯＳインバータ２１ａ〜２１ｃは、それぞれのｐＭＯＳトランジスタのオフ状態からオン状態へ遷移する遷移時間が異なっている。
【００５３】
具体的には、３つのｐＭＯＳトランジスタそれぞれは、ゲート幅が異なっている。ゲート幅の調整は、例えば、フィンガ比を変えることにより実現される。ｐＭＯＳトランジスタは、ゲート幅が広いほど、ソース・ドレイン間に流れる電流の量が増加するので、オフ状態からオン状態へ遷移する遷移時間（オンタイム）が短くなるため、パルスの立ち上がりが早くなる。
【００５４】
３つＣＭＯＳインバータ２１ａ〜２１ｃは並列に接続されており、パルスが通過する一のＣＭＯＳインバータは、スイッチＳ１〜Ｓ３により選択される。スイッチＳ１〜Ｓ３は、ＣＭＯＳインバータ２１ａ〜２１ｃの入力側及び出力側の開閉を同時に行う。
【００５５】
制御部３４は、立ち上がり調整部２１のスイッチＳ１〜Ｓ３を順番に切り替えて、検出部３３が検出した周波数スペクトルの最大値が最も低くなるスイッチを選択する。制御部３４は、調整部２０の制御を常に行っても良いし、所定の間隔で行っても良い。
【００５６】
図７（Ａ）は、立ち上がり調整部の動作を説明する図である。
【００５７】
パルスＰ１は、Ｔ−ＦＦ１４から立ち上がり調整部２１に入力されるパルスを示す。ここで、パルスＰ１の波形は、説明をわかりやすくするために、立ち上がり波形及び立ち下がり波形を垂直にして示している。
【００５８】
パルスＰ１は、３つＣＭＯＳインバータ２１ａ〜２１ｃの内の何れか１つのＣＭＯＳインバータに入力する。パルスＰ１は、入力したＣＭＯＳインバータのｐＭＯＳトランジスタのオンタイムに基づいて、立ち上がり波形が調整されたパルスＰ２に変換される。
【００５９】
立ち上がり調整部２１は、パルスＰ２を、ＣＭＯＳインバータ２２に出力する。パルスＰ２は、ＣＭＯＳインバータ２２のｎＭＯＳトランジスタの閾値Ｔ２２に基づいて、時間軸に対してパルスの立ち下がり位置が調整されたパルスＰ３に変換される。
【００６０】
ＣＭＯＳインバータ２２は、パルスの立ち下がり位置が調整されたパルスＰ３を、立ち下がり調整部２３に出力する。
【００６１】
次に、立ち下がり調整部２３について、以下に説明する。
【００６２】
立ち下がり調整部２３は、並列に接続された３つＣＭＯＳインバータ２３ａ〜２３ｃを有する。ＣＭＯＳインバータ２３ａは、ｐＭＯＳトランジスタＴｐ４及びｎＭＯＳトランジスタＴｎ４を有する。ＣＭＯＳインバータ２３ｂは、ｐＭＯＳトランジスタＴｐ５及びｎＭＯＳトランジスタＴｎ５を有する。ＣＭＯＳインバータ２３ｃは、ｐＭＯＳトランジスタＴｐ６及びｎＭＯＳトランジスタＴｎ６を有する。
【００６３】
３つＣＭＯＳインバータ２３ａ〜２３ｃは、それぞれのｎＭＯＳトランジスタのオフ状態からオン状態へ遷移する遷移時間が異なっている。
【００６４】
具体的には、３つのｎＭＯＳトランジスタそれぞれは、ゲート幅が異なっている。ゲート幅の調整は、例えば、フィンガ比を変えることにより実現される。ｎＭＯＳトランジスタは、ゲート幅が広いほど、ソース・ドレイン間に流れる電流の量が増加するので、オフ状態からオン状態へ遷移する遷移時間（オンタイム）が短くなるため、パルスの立ち上がりが早くなる。
【００６５】
３つＣＭＯＳインバータ２３ａ〜２３ｃは並列に接続されており、パルスが通過する一のＣＭＯＳインバータは、スイッチＳ４〜Ｓ６により選択される。スイッチＳ４〜Ｓ６は、ＣＭＯＳインバータ２３ａ〜２３ｃの入力側及び出力側の開閉を同時に行う。
【００６６】
制御部３４は、立ち上がり調整部２１のスイッチＳ４〜Ｓ６を順番に切り替えて、検出部３３が検出した周波数スペクトルの最大値が最も低くなるスイッチを選択する。制御部３４は、調整部２０の制御を常に行っても良いし、所定の間隔で行っても良い。
【００６７】
図７（Ｂ）は、立ち下がり調整部の動作を説明する図である。
【００６８】
パルスＰ４は、ＣＭＯＳインバータ２２から立ち下がり調整部２３に入力されるパルスを示す。ここで、パルスＰ４の波形は、説明をわかりやすくするために、立ち上がり波形及び立ち下がり波形を垂直にして示している。
【００６９】
パルスＰ４は、３つＣＭＯＳインバータ２３ａ〜２３ｃの内の何れか１つのＣＭＯＳインバータに入力する。パルスＰ４は、入力したＣＭＯＳインバータのｎＭＯＳトランジスタのオンタイムに基づいて、立ち下がり波形が調整されたパルスＰ５に変換される。
【００７０】
立ち下がり調整部２３は、パルスＰ５を、ＣＭＯＳインバータ２４に出力する。パルスＰ５は、ＣＭＯＳインバータ２４のｐＭＯＳトランジスタの閾値Ｔ２４に基づいて、時間軸に対してパルスの立ち上がり位置が調整されたパルスＰ６に変換される。
【００７１】
ＣＭＯＳインバータ２４は、パルスの立ち上がり位置が調整されたパルスＰ６を、デューティ比が調整されたパルスＤとして、波形整形部１５に出力する。
【００７２】
このように、調整部２０では、立ち上がり調整部２１がパルスの立ち上がり波形を調整し、ＣＭＯＳインバータ２２が出力するパルスにおいて、波形の立ち下がりの位置が調整される。また、調整部２０では、立ち下がり調整部２３がパルスの立ち下がり波形を調整し、ＣＭＯＳインバータ２４が出力するパルスにおいて、波形の立ち上がりの位置が調整される。このようにして、調整部２０は、パルスＤのデューティ比を調整する。
【００７３】
上述した調整部２０の説明では、立ち上がり調整部２１及び立ち下がり調整部２３は、オンタイムの異なる３つのＣＭＯＳインバータを有していた。立ち上がり調整部２１及び立ち下がり調整部２３は、オンタイムの異なる２つ又は４つ以上のＣＭＯＳインバータを有していても良い。
【００７４】
また、立ち上がり調整部２１は、制御部３４により制御されるスイッチにより選択される、パルスの立ち上がり波形を変更しないパルスの通過経路を有していても良い。同様に、立ち下がり調整部２３は、制御部３４により制御されるスイッチにより選択される、パルスの立ち下がり波形を変更しないパルスの通過経路を有していても良い。
【００７５】
図８は、デューティ比が調整されたパルスの周波数スペクトルを示す図である。
【００７６】
図８に示すパルスは、ビットレートが５Ｇｂｐｓ（１周期：２００ｐｓ）であり、デューティ比が５０％＋０．５％（５０．５％）である。図８に示すパルスは、図４に示すパルスに対して、調整部２０によりデューティ比が５０％に近づくように調整されているので、周波数スペクトルの平坦部に対して１５〜２０ｄＢ程度大きい値を有していたピーク線が消滅している。
【００７７】
上述した本実施形態の送信装置１によれば、送信するパルスの周波数スペクトルの最大値を低減できる。
【００７８】
次に、上述した送信装置の第１実施形態の変型例を以下に説明する。
【００７９】
図９は、第１実施形態の送信装置の変型例を示す図である。
【００８０】
本変型例の送信装置１のパルス生成部１０は、クロック源４１が生成したクロック信号に印加するランダム信号を生成するランダム信号生成部４０を備える。
【００８１】
クロック源４１が生成したクロック信号は、ミキサ４２において、ランダム信号生成部４０が生成したランダム信号が加えられて変調され、変調されたクロック信号がクロックバッファ１２に入力する。
【００８２】
ランダム信号生成部４０が生成するランダム信号としては、疑似ランダムノイズ、ホワイトノイズ、ガウスノイズ等の信号を用いることができる。
【００８３】
ランダム信号が加えられたクロック信号における位相の変動幅は、デューティ比が５０％からずれているパルスの位相とデューティ比５０％であるパルスの位相との間の相違量よりも大きいことが好ましい。
【００８４】
また、ランダム信号が加えられたクロック信号における位相の変動幅は、送信装置１から出力された信号を受信する受信装置における信号処理部に配置されたクロック抽出回路のジッタトレランス以下とすることが好ましい。
【００８５】
本変型例の送信装置１は、上述した調整部２０がパルスのデューティ比を調整するのと共に、ランダム信号が印加されたクロック信号が入力される。
【００８６】
変調されたクロック信号を入力したクロックバッファ１２は、信号を増幅して、変調されたクロック信号Ｂを出力する。
【００８７】
変調されたクロック信号Ｂを入力したＮＲＺ／ＲＺ変換部１３は、時間軸に対して立ち上がり位置又は立下り位置がランダムに変化するパルスＣを出力する。
【００８８】
時間軸に対して立ち上がり位置又は立下り位置がランダムに変化するパルスＣは、Ｔ−ＦＦ１４〜バンドパスフィルタ３１を通過して、デューティ比がランダムに変化するパルスＦが生成される。
【００８９】
その結果、パルスＦのデューティ比の平均が５０％に近づくので、周波数スペクトルの最大値を更に低減して、パルスの周波数スペクトルに生じるピーク線の発生を一層防止できる。
【００９０】
図１０は、第１実施形態の送信装置の変型例のパルスの周波数スペクトルを示す図である。
【００９１】
図１０は、ビットレートが５Ｇｂｐｓ（１周期：２００ｐｓ）であるクロック信号に対して、位相のずれの実効値が１．５％（３ｐｓ）であるランダム信号をランダム信号生成部４０により生成して印加した場合のパルスＦの周波数スペクトルである。
【００９２】
図１０では、図４の周波数スペクトルにおいて生じていたピーク線が消滅している。また、図１０では、バイポーラ方式のパルスに起因するノッチの生成も抑制されている。
【００９３】
次に、上述した送信装置の第２実施形態を、図１１〜図１３を参照しながら以下に説明する。他の実施形態について特に説明しない点については、上述の第１実施形態に関して詳述した説明が適宜適用される。また、同一の構成要素には同一の符号を付してある。
【００９４】
図１１は、本明細書に開示する送信装置の第２実施形態の調整部を示す図である。
【００９５】
本実施形態の送信装置では、調整部５０は、ｐＭＯＳトランジスタ５２及びｎＭＯＳトランジスタ５３を有するＣＭＯＳインバータ５１と、ＣＭＯＳインバータ５４とが直列に接続されて形成される。
【００９６】
調整部５０では、パルス生成部１０が生成したパルスＤがＣＭＯＳインバータ５１に入力され、ＣＭＯＳインバータ５４からデューティ比が調整されたパルスＤが波形整形部１５に出力される。
【００９７】
本実施形態では、制御部３４は、検出部３３が検出した周波数スペクトルの最大値に基づいて、調整部５０のＣＭＯＳインバータ５１が有するｐＭＯＳトランジスタ５２のバックゲート又はｎＭＯＳトランジスタ５３のバックゲートに印加する電圧を変化させる。
【００９８】
ＣＭＯＳインバータ５１では、ｐＭＯＳトランジスタ５２のバックゲートに印加される電圧に基づいて、ｐＭＯＳトランジスタ５２のオンタイムを変化させることにより、立ち上がり波形が調整されたパルスがＣＭＯＳインバータ５４に対して出力される。立ち上がり波形が調整されたパルスは、ＣＭＯＳインバータ５４のｎＭＯＳトランジスタの閾値に基づいて、時間軸に対してパルスの立ち下がり位置が調整されたパルスに変換される。
【００９９】
また、ＣＭＯＳインバータ５１では、ｎＭＯＳトランジスタ５３のバックゲートに印加される電圧に基づいて、ｎＭＯＳトランジスタ５３のオンタイムを変化させることにより、立ち下がり波形が調整されたパルスがＣＭＯＳインバータ５４に対して出力される。立ち下がり波形が調整されたパルスは、ＣＭＯＳインバータ５４のｐＭＯＳトランジスタの閾値に基づいて、時間軸に対してパルスの立ち上がり位置が調整されたパルスに変換される。
【０１００】
このようにして、調整部５０は、パルスＤのデューティ比を調整する。
【０１０１】
本実施形態の送信装置の他の構成は、上述した第１実施形態と同様である。
【０１０２】
次に、本実施形態の送信装置の動作例を、図１２及び図１３を参照して、以下に説明する。
【０１０３】
まず、ステップＳ１０において、ｐＭＯＳトランジスタ５２のバックゲートに印加する電圧Ｖｐに初期値Ｖｐｉが設定され、ｎＭＯＳトランジスタ５３のバックゲートに印加する電圧Ｖｎに初期値Ｖｎｉが設定される。初期値Ｖｐｉとしては、例えば、電源電圧ＶＤＤを用いることができる。初期値Ｖｎｉとしては、例えば、グランド電圧ＧＮＤを用いることができる。制御部３４は、ｐＭＯＳトランジスタ５２のバックゲートに電圧Ｖｐを印加し、ｎＭＯＳトランジスタ５３のバックゲートに電圧Ｖｎを印加する。
【０１０４】
次に、ステップＳ１２において、制御部３４は、検出部３３を用いて、パルスＦの周波数スペクトルの最大値の初期値Ｓｍｉを検出する。
【０１０５】
次に、ステップＳ１４において、ｐＭＯＳトランジスタ５２のバックゲートに印加する電圧ＶｐがＶｐ−ΔＶｐに変更される。ここで、ΔＶｐは正の数であり、電圧Ｖｐを変化させる量である。一方、ｎＭＯＳトランジスタ５３のバックゲートに印加する電圧Ｖｎは変更されない。制御部３４は、ｐＭＯＳトランジスタ５２のバックゲートに電圧Ｖｐ（ステップＳ１２の時点のＶｐよりもΔＶｐだけ低い電圧）を印加する。ｎＭＯＳトランジスタ５３のバックゲートには、電圧Ｖｎが印加される。
【０１０６】
次に、ステップＳ１６において、制御部３４は、検出部３３を用いて、パルスＦの周波数スペクトルの最大値Ｓｍを検出する。
【０１０７】
次に、ステップＳ１８において、制御部３４は、Ｓｍが、Ｓｍｉよりも低いか否かを判断する。Ｓｍが、Ｓｍｉよりも低い場合には、ステップＳ２０に進む。一方、Ｓｍが、Ｓｍｉよりも低くない場合には、ステップＳ２８（図１３参照）に進む。
【０１０８】
ステップＳ２０に進んだ場合には、変数Ｓｍｐの値としてＳｍが設定される。
【０１０９】
次に、ステップＳ２２において、ｐＭＯＳトランジスタ５２のバックゲートに印加する電圧ＶｐがＶｐ−ΔＶｐに変更される。制御部３４は、ｐＭＯＳトランジスタ５２のバックゲートに電圧Ｖｐ（ステップＳ１６の時点のＶｐよりもΔＶｐだけ低い電圧）を印加する。ｎＭＯＳトランジスタ５３のバックゲートには、電圧Ｖｎが印加される。
【０１１０】
次に、ステップＳ２４において、制御部３４は、検出部３３を用いて、パルスＦの周波数スペクトルの最大値Ｓｍを検出する。
【０１１１】
次に、ステップＳ２６において、制御部３４は、Ｓｍが、Ｓｍｐよりも低いか否かを判断する。Ｓｍが、Ｓｍｐよりも低い場合には、ステップＳ２０に戻る。一方、Ｓｍが、Ｓｍｐよりも低くない場合には、処理を終了する。
【０１１２】
ステップＳ２０に戻った場合には、ステップＳ２０〜ステップＳ２６の処理が繰り返される。
【０１１３】
一方、ステップＳ１８の判断の結果、ステップＳ２８（図１３参照）に進んだ場合には、ｎＭＯＳトランジスタ５３のバックゲートに印加する電圧ＶｎがＶｎ＋ΔＶｎに変更される。ここで、ΔＶｎは正の数であり、電圧Ｖｎを変化させる量である。一方、ｐＭＯＳトランジスタ５２のバックゲートに印加する電圧Ｖｐは変更されない。制御部３４は、ｎＭＯＳトランジスタ５３のバックゲートに電圧Ｖｎ（ステップＳ１２の時点のＶｎよりもΔＶｎだけ高い電圧）を印加する。ｐＭＯＳトランジスタ５２のバックゲートには、電圧Ｖｐが印加される。
【０１１４】
次に、ステップＳ３０において、制御部３４は、検出部３３を用いて、パルスＦの周波数スペクトルの最大値Ｓｍを検出する。
【０１１５】
次に、ステップＳ３２において、制御部３４は、Ｓｍが、Ｓｍｉよりも低いか否かを判断する。Ｓｍが、Ｓｍｉよりも低い場合には、ステップＳ３４に進む。一方、Ｓｍが、Ｓｍｉよりも低くない場合には、処理を終了する。
【０１１６】
ステップＳ３４に進んだ場合には、変数Ｓｍｐの値としてＳｍが設定される。
【０１１７】
次に、ステップＳ３６において、ｎＭＯＳトランジスタ５３のバックゲートに印加する電圧ＶｎがＶｎ＋ΔＶｎに変更される。制御部３４は、ｎＭＯＳトランジスタ５３のバックゲートに電圧Ｖｎ（ステップＳ２８の時点のＶｎよりもΔＶｎだけ高い電圧）を印加する。ｐＭＯＳトランジスタ５２のバックゲートには、電圧Ｖｐが印加される。
【０１１８】
次に、ステップＳ３８において、制御部３４は、検出部３３を用いて、パルスＦの周波数スペクトルの最大値Ｓｍを検出する。
【０１１９】
次に、ステップＳ４０において、制御部３４は、Ｓｍが、Ｓｍｐよりも低いか否かを判断する。Ｓｍが、Ｓｍｐよりも低い場合には、ステップＳ３４に戻る。一方、Ｓｍが、Ｓｍｐよりも低くない場合には、処理を終了する。
【０１２０】
ステップＳ３４に戻った場合には、ステップＳ３４〜ステップＳ４０の処理が繰り返される。
【０１２１】
制御部３４は、調整部５０の制御を常に行っても良いし、所定の間隔で行っても良い。
【０１２２】
上述した本実施形態の送信装置によれば、制御部３４が、調整部５０のｐＭＯＳトランジスタ５２又はｎＭＯＳトランジスタ５３のバックゲートに対して、ΔＶｐ又はΔＶｎずつ変化した電圧Ｖｐ又はＶｎを印加して、それぞれの周波数スペクトルの最大値を検出する。そして、周波数スペクトルの最大値をより低減する電圧Ｖｐ又はＶｎが決定される。ΔＶｐ又はΔＶｎの値によって、周波数スペクトルの最大値の検出分解能が異なる。そこで、十分に小さいΔＶｐ又はΔＶｎの値を選択することによって、パルスの周波数スペクトルの最大値をより低減できる。
【０１２３】
次に、上述した送信装置の第２実施形態の変型例を以下に説明する。
【０１２４】
図１４は、第２実施形態の送信装置の変型例を示す図である。
【０１２５】
本変型例の送信装置は、ＣＭＯＳインバータ５１が有するｐＭＯＳトランジスタ５２のバックゲート及びｎＭＯＳトランジスタ５３のバックゲートに印加するランダム信号を生成するランダム信号生成部６０を備える。
【０１２６】
ランダム信号生成部６０が生成したランダム信号は、ミキサ６１において、制御部３４が出力する電圧Ｖｐに加えられて、ｐＭＯＳトランジスタ５２のバックゲートに印加される。
【０１２７】
また、ランダム信号生成部６０が生成したランダム信号は、ミキサ６２において、制御部３４が出力する電圧Ｖｎに加えられて、ｎＭＯＳトランジスタ５３のバックゲートに印加される。
【０１２８】
本変型例の送信装置では、ｐＭＯＳトランジスタ５２及びｎＭＯＳトランジスタ５３のバックゲートに対して、ランダム信号が加えられることにより、ＣＭＯＳインバータ５１から出力されるパルスの立ち上がり波形及び立ち下がり波形がランダムに変化する。ＣＭＯＳインバータ５１から出力されたパルスは、ＣＭＯＳインバータ５４のｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの閾値に基づいて、時間軸に対してパルスの立ち上がり位置及び立ち下がり位置が調整されたパルスに変換される。
【０１２９】
その結果、パルスＦのデューティ比の平均が５０％に近づくので、周波数スペクトルの最大値を更に低減して、パルスの周波数スペクトルに生じるピーク線の発生を一層防止する。
【０１３０】
上述した本変型例では、ｐＭＯＳトランジスタ５２及びｎＭＯＳトランジスタ５３のバックゲートに対して、ランダム信号が印加されていたが、ランダム信号は、ｐＭＯＳトランジスタ５２及びｎＭＯＳトランジスタ５３の内の何れか一方のバックゲートに印加しても良い。
【０１３１】
また、上述した第１実施形態の送信装置の変型例に対する説明は、本実施形態の変型例にも適宜適用される。
【０１３２】
本発明では、上述した実施形態の送信装置は、本発明の趣旨を逸脱しない限り適宜変更が可能である。また、一の実施形態が有する構成要件は、他の実施形態にも適宜適用することができる。
【０１３３】
ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。
【符号の説明】
【０１３４】
１    送信装置
１０    パルス生成部
１１    データバッファ
１２    クロックバッファ
１３    ＮＲＺ／ＲＺ変換部（第１パルス生成部）
１４    Ｔ−ＦＦ（第２パルス生成部）
１５    波形整形部
１５ａ〜１５ｄ    ＣＭＯＳインバータ
２０    調整部
２１    立ち上がり調整部
２１ａ〜２１ｃ    ＣＭＯＳインバータ
Ｔｐ１〜Ｔｐ３    ｐＭＯＳトランジスタ
Ｔｎ１〜Ｔｎ３    ｎＭＯＳトランジスタ
Ｓ１〜Ｓ３    スイッチ
２２    ＣＭＯＳインバータ
２３    立ち下がり調整部
２３ａ〜２３ｃ    ＣＭＯＳインバータ
Ｔｐ４〜Ｔｐ６    ｐＭＯＳトランジスタ
Ｔｎ４〜Ｔｎ６    ｎＭＯＳトランジスタ
Ｓ４〜Ｓ６    スイッチ
２４    ＣＭＯＳインバータ
３１    バンドパスフィルタ
３２    増幅部
３３    検出部
３４    制御部
３５    アンテナ
４０    ランダム信号生成部
４１    クロック源
４２    ミキサ
５０    調整部
５１    ＣＭＯＳインバータ
５２    ｐＭＯＳトランジスタ
５３    ｎＭＯＳトランジスタ
５４    ＣＭＯＳインバータ
６０    ランダム信号生成部
６１、６２    ミキサ
【図１】
2014183382.tif 000003
【図２】
2014183382.tif 000004
【図３】
2014183382.tif 000005
【図４】
2014183382.tif 000006
【図５】
2014183382.tif 000007
【図６】
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【図７】
2014183382.tif 000009
【図８】
2014183382.tif 000010
【図９】
2014183382.tif 000011
【図１０】
2014183382.tif 000012
【図１１】
2014183382.tif 000013
【図１２】
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【図１３】
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【図１４】
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