(57)【要約】【課題】高い面内均一性を確保した半導体ＤＢＲを含む面発光レーザの製造方法を提供する。【解決手段】本面発光レーザの製造方法は、第１の基板上に、成膜条件算出用の半導体膜を成膜し、前記成膜条件算出用の半導体膜における膜厚分布が所望の膜厚分布の範囲内となる所定の成膜条件を算出する算出工程と、前記成膜条件算出用の半導体膜上に、エッチストップ層を成膜するエッチストップ層成膜工程と、前記エッチストップ層上に、半導体ＤＢＲを含む積層構造を形成する積層工程と、前記半導体ＤＢＲを含む積層構造上に、第２の基板を接合する接合工程と、前記第１の基板及び前記成膜条件算出用の半導体膜をエッチングにより除去する第１の除去工程と、前記エッチストップ層を除去し、前記第２の基板と前記半導体ＤＢＲを含む積層構造とを含む構造体を形成する第２の除去工程と、を有し、前記積層工程では、前記所定の成膜条件により、半導体材料により形成された高屈折率層と低屈折率層とを交互に積層形成して前記半導体ＤＢＲを成膜する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の基板上に、成膜条件算出用の半導体膜を成膜し、前記成膜条件算出用の半導体膜における膜厚分布が所望の膜厚分布の範囲内となる所定の成膜条件を算出する算出工程と、
前記成膜条件算出用の半導体膜上に、エッチストップ層を成膜するエッチストップ層成膜工程と、
前記エッチストップ層上に、半導体ＤＢＲを含む積層構造を形成する積層工程と、
前記半導体ＤＢＲを含む積層構造上に、第２の基板を接合する接合工程と、
前記第１の基板及び前記成膜条件算出用の半導体膜をエッチングにより除去する第１の除去工程と、
前記エッチストップ層を除去し、前記第２の基板と前記半導体ＤＢＲを含む積層構造とを含む構造体を形成する第２の除去工程と、を有し、
前記積層工程では、前記所定の成膜条件により、半導体材料により形成された高屈折率層と低屈折率層とを交互に積層形成して前記半導体ＤＢＲを成膜する面発光レーザの製造方法。
【請求項２】
前記接合工程では、前記半導体ＤＢＲを含む積層構造上に、前記第２の基板を直接接合する請求項１記載の面発光レーザの製造方法。
【請求項３】
前記算出工程は、
前記第１の基板の上に、第１の成膜条件により、第１の半導体膜を成膜する第１の成膜工程と、
前記第１の半導体膜の異なる位置に各々光を照射し、前記第１の半導体膜において反射された各々の光を検出することにより、前記異なる位置における前記第１の半導体膜の膜厚を計測し、前記計測された膜厚に基づき前記第１の半導体膜における膜厚分布を測定する第１の測定工程と、を含む請求項１又は２記載の面発光レーザの製造方法。
【請求項４】
前記算出工程は、
前記第１の測定工程において得られた膜厚分布に基づき、面内分布が前記第１の成膜条件よりも均一となる第２の成膜条件により、前記第１の半導体膜の上に第２の半導体膜を成膜する第２の成膜工程と、
前記第２の半導体膜の異なる位置に各々光を照射し、前記第２の半導体膜において反射された各々の光を検出することにより、前記異なる位置における前記第２の半導体膜の膜厚を計測し、前記計測された膜厚に基づき前記第２の半導体膜における膜厚分布を測定する第２の測定工程と、を含む請求項３記載の面発光レーザの製造方法。
【請求項５】
前記第２の半導体膜における膜厚分布が、所望の膜厚分布の範囲内とはなってはいない場合には、前記膜厚分布が所望の膜厚分布となるまで、前記成膜条件とは異なる成膜条件により、前記第２の成膜工程と前記第２の測定工程とを繰り返し行う請求項４記載の面発光レーザの製造方法。
【請求項６】
前記各々の光が照射される前記異なる位置は、前記基板の中心部と周辺部とを含む請求項３乃至５の何れか一項記載の面発光レーザの製造方法。
【請求項７】
前記第１の基板はＧａＡｓ基板であり、
前記エッチストップ層はＩｎとＰを含む層であり、
前記第１の除去工程では、硫酸を含むエッチャントを用いて前記第１の基板を除去する請求項１乃至６の何れか一項記載の面発光レーザの製造方法。
【請求項８】
前記算出工程では、前記成膜条件算出用の半導体膜に光を照射し、前記成膜条件算出用の半導体膜で反射された光の反射光の反射率の変化であるファブリペロー振動に基づいて、前記成膜条件算出用の半導体膜における膜厚分布を求める請求項１乃至７の何れか一項記載の面発光レーザの製造方法。
【請求項９】
前記第２の基板は、ＧａＡｓよりも熱伝導に優れた単結晶基板、又は、前記単結晶基板と前記単結晶基板上にエピタキシャル成長により成膜された化合物半導体膜、である請求項１乃至８の何れか一項記載の面発光レーザの製造方法。
【請求項１０】
前記単結晶基板は、Ｓｉ、Ｇｅ、又はＳｉＣである請求項９記載の面発光レーザの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、面発光レーザの製造方法に関する。
【背景技術】
【０００２】
近年、ＬＡＮや光インターコネクション用の光源として、又、コピー機やプリンタ用の光源として、垂直共振器型面発光半導体レーザ素子（ＶＣＳＥＬ：Vertical Cavity Surface Emitting LASER）が用いられるようになりつつある。ＶＣＳＥＬは、従来の端面発光型半導体レーザに比べて、低消費電力であり、又、製造工程において劈開が不用であり、ウェハ状態で素子の検査が可能であるため、低コストで製造することができる等の優れた特徴を有している。
【０００３】
このようなＶＣＳＥＬは、半導体基板上に複数の半導体層をエピタキシャル成長させることにより形成することができる。
【０００４】
ところで、従来は、ＶＣＳＥＬを形成する前に、別の基板に半導体層の成膜を行い、この別の基板に成膜された半導体層の成膜レートを算出し、この成膜レートに基づき、ＶＣＳＥＬを形成する半導体層が所望の膜厚となるように成膜が行なわれている。
【０００５】
すなわち、ＶＣＳＥＬを形成する前に、予め膜厚測定を行うための別の基板を用意しておき、この基板の上に半導体層をエピタキシャル成長させた後、エピタキシャル成長装置の外に取り出し、エピタキシャル成長された半導体層の反射スペクトルを測定する。この後、測定された反射スペクトルに基づき、形成された半導体層の光学的厚さの測定を行い、測定された膜厚に基づき成膜された半導体層の成膜レートを算出し、この成膜レートに基づいて、ＶＣＳＥＬを形成している半導体層のエピタキシャル成長が行なわれていた。
【０００６】
しかしながら、この方法では、エピタキシャル成長装置の雰囲気等により、エピタキシャル成長の成長速度にバラツキが生じる場合があり、この成長速度のバラツキが、そのままＶＣＳＥＬを形成する半導体層の膜厚等のバラツキとなってしまう。特に、ＶＣＳＥＬにおいては、基板面に垂直方向に形成される下部半導体ＤＢＲ、共振器構造、上部半導体ＤＢＲ等が所望の膜厚で正確に形成されることにより、初めて所望とする設計どおりの特性のものを得ることができる。従って、ＶＣＳＥＬにおいては、下部半導体ＤＢＲ、共振器構造、上部半導体ＤＢＲ等の半導体層を所定の膜厚となるように高い精度で形成することは極めて重要である。
【０００７】
このため、特許文献１には、結晶成長の際に結晶成長途中で結晶の膜厚を評価するシステムとして、２波長のモニタ光を使い、その波長における反射光をモニタし、光学的な膜厚に依存したファブリペロー振動を計測することで成長時に膜厚をモニタする方法が開示されている。又、特許文献２には、特定波長におけるファブリペロー振動を計測することで成長時に膜厚を略リアルタイムでモニタするための装置が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、上述したように、ＶＣＳＥＬにおいて形成される下部半導体ＤＢＲ、共振器構造、上部半導体ＤＢＲの各々については、各々の層の膜厚は可能な限り設計値と正確に一致していることが、所望の特性を得るために重要である。しかしながら、このことは基板となるウェハの特定の点だけにおいて満たされていればよいものではなく、ウェハの面内全体において可能な限り満たされていることが好ましい。
【０００９】
すなわち、ウェハの面内全体において、下部半導体ＤＢＲ、共振器構造、上部半導体ＤＢＲにおける各々の膜厚が可能な限り所望の値となるよう形成されていることの好ましい。しかしながら、化合物半導体における結晶成長においては、このような面内均一性を再現性よく一定に保つことは極めて困難であり、同じ成長条件において結晶成長を行った場合においても、均一性の高い膜を常に形成できるわけではない。
【００１０】
このように同じ成膜条件においても、均一性の高い膜を常に形成することができないのは、例えば、エピタキシャル成長装置の内部における付着物の状態、基板となるウェハのわずかな反り等の影響により、エピタキシャル成長の成膜速度等が変化するため、面内において不均一な膜厚で半導体層が形成されてしまい、半導体層における面内均一性は低下してしまう。
【００１１】
本発明は、上記に鑑みなされたものであり、高い面内均一性を確保した半導体ＤＢＲを含む面発光レーザの製造方法を提供すること課題とする。
【課題を解決するための手段】
【００１２】
本面発光レーザの製造方法は、第１の基板上に、成膜条件算出用の半導体膜を成膜し、前記成膜条件算出用の半導体膜における膜厚分布が所望の膜厚分布の範囲内となる所定の成膜条件を算出する算出工程と、前記成膜条件算出用の半導体膜上に、エッチストップ層を成膜するエッチストップ層成膜工程と、前記エッチストップ層上に、半導体ＤＢＲを含む積層構造を形成する積層工程と、前記半導体ＤＢＲを含む積層構造上に、第２の基板を接合する接合工程と、前記第１の基板及び前記成膜条件算出用の半導体膜をエッチングにより除去する第１の除去工程と、前記エッチストップ層を除去し、前記第２の基板と前記半導体ＤＢＲを含む積層構造とを含む構造体を形成する第２の除去工程と、を有し、前記積層工程では、前記所定の成膜条件により、半導体材料により形成された高屈折率層と低屈折率層とを交互に積層形成して前記半導体ＤＢＲを成膜することを要件とする。
【発明の効果】
【００１３】
開示の技術によれば、高い面内均一性を確保した半導体ＤＢＲを含む面発光レーザの製造方法を提供できる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施の形態に係る成膜装置の概略構造を例示する図である。
【図２】第１の実施の形態に係る面発光レーザの製造方法を例示するフローチャートである。
【図３】第１の実施の形態に係るＶＣＳＥＬ構造の製造方法を説明するための模式図である。
【図４】第２の実施の形態に係る面発光レーザの製造方法を例示するフローチャートである。
【図５】第３の実施の形態に係るＶＣＳＥＬ構造の製造方法を説明するための模式図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して発明を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
【００１６】
〈第１の実施の形態〉
（成膜装置）
図１は、第１の実施の形態に係る成膜装置の概略構造を例示する図である。図１を参照するに、第１の実施の形態に係る成膜装置１は半導体成長装置であり、より詳しくはＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）装置である。具体的には、成膜される材料の原料となる原料ガスを一定圧力に保った反応管内に導入し、加熱したサセプタ上で原料の熱分解を行い、サセプタ上の基板に半導体結晶をエピタキシャル成長させるものであって、いわゆる熱ＣＶＤ等と称されるものである。
【００１７】
ＭＯＣＶＤ装置では、マスフローコントローラによる原料流量コントロール、反応間の圧力コントロール、各原料ガスの供給のオンオフ、原料ガスが納められているシリンダの温度と圧力、成長温度等の制御を行うことができるように形成されている。
【００１８】
成膜装置１における反応炉１０は、横型で形成されており、反応炉１０内には、サセプタ２１が設けられており、サセプタ２１の上には、ウェハ等の基板２０を設置するための基板ホルダ２２が設けられている。又、基板２０に所望の膜を成膜するための有機金属材料等の原料ガスを供給するための原料ガス供給部１１が設けられている。
【００１９】
基板２０の上側には、反応炉１０の一部に透明な部材により形成された窓部３０が設けられており、窓部３０を光が透過できるように形成されている。窓部３０は、基板２０の中心部と周辺部とを同時に見ることができるよう、所望の大きさにより形成されている。なお、本実施の形態では、成膜とは、ＭＯＣＶＤ装置における膜の成長を含むものとする。
【００２０】
成膜装置１は、反応炉１０の外側に、第１の光源４１、第２の光源４２、第１の光学素子４３、第２の光学素子４４、第１の光検出器４５、第２の光検出器４６、制御部４７を有している。制御部４７は、第１の光検出器４５及び第２の光検出器４６と接続されている。制御部４７は、第１の光検出器４５及び第２の光検出器４６において検出された情報に基づき、成膜されている半導体膜の膜厚等を算出し、基板２０の面内における膜厚分布が均一になるように、成膜条件等の補正を行う。そして、この補正に基づき、原料ガス供給部１１より供給される原料ガスの供給等が制御される。
【００２１】
なお、第１の光源４１及び第２の光源４２は、比較的広い波長帯域の光を出射する白色光源等により形成されている。又、第１の光学素子４３及び第２の光学素子４４は、一方の側から入射する光、すなわち、第１の光源４１及び第２の光源４２から入射する光を透過し、一方の側とは反対の他方の側から入射する光、すなわち、基板２０において反射した光を偏向する機能を有する。又、第１の光検出器４５及び第２の光検出器４６は、基板２０において反射された光の反射スペクトルを検出するものであり、広い帯域の光を検出できるものである。
【００２２】
第１の光源４１から出射された光は、第１の光学素子４３を透過し、窓部３０を介し基板２０の中心部２０ａに照射される。基板２０の中心部２０ａに照射された光は、基板２０に成膜されている半導体膜において反射され、窓部３０を介し第１の光学素子４３に入射し偏向された後、第１の光検出器４５に入射する。
【００２３】
又、第２の光源４２から出射された光は、第２の光学素子４４を透過し、窓部３０を介し基板２０の周辺部２０ｂに照射される。基板２０の周辺部２０ｂに照射された光は、基板２０に成膜されている半導体膜において反射され、窓部３０を介し第２の光学素子４４に入射し偏向された後、第２の光検出器４６に入射する。
【００２４】
サセプタ２１は基板２０の中心部２０ａを中心に回転することができるように形成されており、サセプタ２１の回転に同期して基板２０の周辺部２０ｂにおける任意の点の反射スペクトルを計測することができる。このように、サセプタ２１を回転させることにより、例えば、基板２０の周辺部２０ｂにおいて、９０°毎に４点計測すること等が可能である。なお、上記においては、基板２０の測定箇所を中心部２０ａと周辺部２０ｂとした場合について説明したが、基板２０における周辺部における異なる２点であってもよい。
【００２５】
又、第１の光検出器４５及び第２の光検出器４６は、基板２０の表面に半導体膜のエピタキシャル成長を行いながら、エピタキシャル成長された半導体膜からの所定の波長範囲の反射スペクトルの測定を行うことができるものである。この反射スペクトルに基づき、エピタキシャル成長により成膜されている膜の膜厚を測定することができる。
【００２６】
（面発光レーザの製造方法）
図２は、第１の実施の形態に係る面発光レーザの製造方法を例示するフローチャートである。図２を参照しながら、第１の実施の形態に係る面発光レーザの製造方法について説明する。なお、適宜、図３に示す模式図を参照する。第１の実施の形態に係る面発光レーザの製造方法は、半導体膜をエピタキシャル成長により成膜するための成膜方法を含み、例えば、図１に示す成膜装置１を用いて行うことができる。
【００２７】
以下では、第１の実施の形態に係る面発光レーザの製造方法について、反射波長λが７８０ｎｍとなるような半導体ＤＢＲ（Distributed Bragg Reflector：分布ブラッグ反射鏡）を形成する場合について説明する。しかし、これには限定されない。なお、本実施の形態では、基板２０を単にウェハと記載する場合がある。
【００２８】
まず、ステップ１０２（Ｓ１０２）において、半導体ＤＢＲの成膜レシピを作成する。具体的には、半導体ＤＢＲを形成している半導体材料により形成された高屈折率層と低屈折率層のペア数等の条件の設定を行う。
【００２９】
次に、ステップ１０４（Ｓ１０４）において、半導体ＤＢＲを形成している高屈折率層と低屈折率層の成膜条件（第１の成膜条件）の設定を行う。具体的には、成膜時における反応炉１０内における圧力等の成膜条件の設定を行う。
【００３０】
次に、ステップ１０６（Ｓ１０６）において、基板２０であるＧａＡｓ基板（第１の基板）の上に、低屈折率層と高屈折率層とからなる１ペアの半導体ＤＢＲを成膜する。具体的には、ＧａＡｓ基板上に、光学的な膜厚がλ／４となる厚さ６４ｎｍのＡｌＡｓ膜を成膜し、次に、光学的な膜厚がλ／４となる厚さ５６ｎｍのＧａＡｓ膜（第１のＧａＡｓ膜）を成膜する（第１の成膜工程）。成膜の開始及び停止は、成膜装置１における制御部４７等において行い、原料バルブの開閉と連動したトリガを制御部４７から第１の光検出器４５及び第２の光検出器４６に送信する。なお、第１のＧａＡｓ膜は、ＧａＡｓ又はＧａＡｓを含む材料により形成されおり、本実施の形態においては、第１の半導体膜（成膜条件算出用の半導体膜）と記載する場合がある。
【００３１】
次に、ステップ１０８（Ｓ１０８）において、第１の光検出器４５及び第２の光検出器４６により反射スペクトルの計測を行う。具体的には、トリガを受けた第１の光検出器４５及び第２の光検出器４６は、１ペアの半導体ＤＢＲを成膜した後、基板２０の中央部２０ａ及び周辺部２０ｂにおける反射スペクトルを測定する。なお、この状態においては、半導体膜の成膜は停止しているものとする。
【００３２】
次に、ステップ１１０（Ｓ１１０）において、第１の光検出器４５及び第２の光検出器４６において測定した反射スペクトルに基づき、各々の測定点における膜厚分布評価を行う。これにより、各々の測定点における第１のＧａＡｓ膜の膜厚を算出する。具体的には、測定した反射スペクトルと、所望の膜厚を仮定して計算した反射スペクトルとを比較し、差分が最も小さくなるような膜厚を真値とみなすような評価を行う。
【００３３】
この計算は、制御部４７において行ってもよいが、成膜装置１内に設けられたコンピュータ（図示せず）や成膜装置１に接続されたコンピュータ（図示せず）において行ってもよい。このように算出された膜厚から、基板２０であるウェハにおける面内の中心部２０ａと周辺部２０ｂにおける第１のＧａＡｓ膜の膜厚分布を得ることができる。この際、第２の光検出器４６により、基板２０の周辺部２０ｂの複数の測定点において測定を行っていれば、測定した数だけ分布データを得ることができる。なお、ステップ１０８及びステップ１１０は、本発明に係る第１の測定工程の代表的な一例である。
【００３４】
次に、ステップ１１２（Ｓ１１２）において、ステップ１１０において得られた第１のＧａＡｓ膜の膜厚分布に基づき成膜条件（第１の成膜条件）を補正するか否かが判断される。成膜条件を補正する必要がないものと判断された場合には、ステップ１２４に移行する。一方、成膜条件を補正する必要があるものと判断された場合には、ステップ１１６に移行する。
【００３５】
次に、ステップ１１６（Ｓ１１６）において、第１の測定工程において得られた膜厚分布に基づき、面内分布が第１の成膜条件よりも均一となる第２の成膜条件を求める（成膜条件を補正する）。そして、補正した成膜条件（第２の成膜条件）により光学的な膜厚がλ／４となるＧａＡｓ膜（第２のＧａＡｓ膜）を成膜する（第２の成膜工程）。具体的には、例えば、ステップ１０８及びステップ１１０において、周辺部２０ｂにおける測定を９０°毎に４点の測定点で測定した結果、何れの測定点においても、中心部２０ａより成長レートが１％速かったとする。この場合には、この結果に基づき、半導体膜の成膜条件の補正（調整）を行う。
【００３６】
この際、例えば、予め実験等において、基板ホルダ２２のポジションを変更すれば、この分布差を減少させることができるということが解っている場合には、所定のポジションに基板ホルダ２２を移動させる。例えば、図１において、基板ホルダ２２を矢印Ａに示される方向に、０．１ｍｍ移動させることが最適であると見積もられた場合には、基板ホルダ２２を矢印Ａに示す方向に、０．１ｍｍ移動させる。そして、その後、光学的な膜厚がλ／４となるＧａＡｓ膜（第２のＧａＡｓ膜）を成膜する。なお、第２のＧａＡｓ膜は、ＧａＡｓ又はＧａＡｓを含む材料により形成されおり、本実施の形態においては、第２の半導体膜（成膜条件算出用の半導体膜）と記載する場合がある。
【００３７】
ステップ１１６は、本発明に係る所定の成膜条件を算出する算出工程の代表的な一例である。なお、ステップ１１２において、第１の成膜条件を補正する必要がないと判断された場合には、ステップ１０４からステップ１１０が本発明に係る所定の成膜条件を算出する算出工程の代表的な一例となり、第１の成膜条件が所定の成膜条件の代表的な一例となる。
【００３８】
次に、ステップ１１８（Ｓ１１８）において、第１の光検出器４５及び第２の光検出器４６により反射スペクトルの計測を行う。具体的には、ステップ１１６において、光学的な膜厚がλ／４となるＧａＡｓ膜（第２のＧａＡｓ膜）を成膜した後、第１の光検出器４５及び第２の光検出器４６により、基板２０の中央部２０ａ及び周辺部２０ｂにおける反射スペクトルの測定を行う。
【００３９】
次に、ステップ１２０（Ｓ１２０）において、第１の光検出器４５及び第２の光検出器４６により測定した反射スペクトルに基づき、各々の測定点における膜厚分布評価を行う。具体的には、測定した反射スペクトルと所望の膜厚を仮定して計算した反射スペクトルとを比較し、差分が最も小さくなるような膜厚を真値とみなすような評価を行う。これにより各々の測定点における第２のＧａＡｓ膜の膜厚を算出する。
【００４０】
この計算は、制御部４７において行ってもよいが、成膜装置１内に設けられたコンピュータ（図示せず）や成膜装置１に接続されたコンピュータ（図示せず）において行ってもよい。このように算出された膜厚から、基板２０であるウェハにおける面内の中心部２０ａと周辺部２０ｂにおける第２のＧａＡｓ膜の膜厚分布を得ることができる。
【００４１】
この際、第２の光検出器４６により、基板２０の周辺部２０ｂの複数の測定点において測定を行っていれば、測定した数だけ分布データを得ることができる。なお、この工程では、ステップ１０８における反射スペクトルの測定において得られた結果に基づき、その差分から増加した分のＧａＡｓ膜の膜厚を算出することができる。なお、ステップ１１８及びステップ１２０は、本発明に係る第２の測定工程の代表的な一例である。
【００４２】
次に、ステップ１２２（Ｓ１２２）において、ステップ１２０において得られた第２のＧａＡｓ膜の膜厚分布に基づき成膜条件（第２の成膜条件）を補正するか否かが判断される。成膜条件を補正する必要がないものと判断された場合には、ステップ１２４に移行する。一方、成膜条件を補正する必要があるものと判断された場合には、ステップ１１６に移行する。なお、この際、再び行なわれるステップ１１６では、例えば、基板２０の中心部２０ａと周辺部２０ｂとにおける調整を行った後であるため、基板２０の中心部２０ａと周辺部２０ｂとにおける膜厚は平均的には同じとなっている。
【００４３】
ここで、周辺部２０ｂにおいて測定された４点において、±０．２％のバラツキが生じていた場合について考える。例えば、予め行なわれた実験等により、このようなバラツキは、反応炉１０内における成膜の際の圧力を０．１Ｔｏｒｒ低くすることにより改善されることが解っているものとする。この場合、次のＧａＡｓ膜の成膜においては、反応炉１０内における成膜の際の圧力を０．１Ｔｏｒｒ低くした圧力となる成膜条件（次の第２の成膜条件）によりＧａＡｓ膜（次の第２のＧａＡｓ膜）の成膜を行う（次の第２の成膜工程）。
【００４４】
この後、再び行なわれるステップ１１８において、第１の光検出器４５及び第２の光検出器４６を用いて反射スペクトルを測定し、更に、再び行なわれるステップ１２０において、各々の測定点における膜厚分布を評価する（次の第２の測定工程）。この結果、基板２０の外周部２０ｂにおける４点の測定点におけるバラツキが、目標とするバラツキの値以下である０．１％以下となっている場合には、この後、成膜条件の補正は不要であるため、ステップ１２２を介し、ステップ１２４に移行する。なお、ステップ１１６、ステップ１１８、ステップ１２０は、ステップ１２２において成膜条件を補正する必要がないものと判断されるまで繰り返される。
【００４５】
次に、ステップ１２４（Ｓ１２４）において、ＩｎとＰを含む層を成膜する。具体的には、例えば（Ａｌ（１−ｘ）Ｇａｘ）０．５Ｉｎ０．５Ｐ膜を、膜厚が例えば１５０ｎｍになるように成膜する。なお、ステップ１２４で成膜するＩｎとＰを含む層は、後の工程においてエッチストップ層として機能する。従って、エッチストップ層として機能する層であれば、ＩｎとＰを含む層以外の任意の層を選択可能である。又、エッチストップ層（例えば、ＩｎとＰを含む層）の膜厚は、後の工程においてウエットエッチングする際にエッチストップ可能な膜厚であれば、任意に設定可能である。
【００４６】
次に、ステップ１２６（Ｓ１２６）において、ＩｎとＰを含む層上にＶＣＳＥＬ構造（半導体ＤＢＲを含む積層構造）を最適条件（所定の成膜条件）で成膜する。ステップ１１２（Ｓ１１２）において第１の成膜条件を補正する必要がないものと判断された場合には、ステップ１０４で設定された第１の成膜条件で成膜する。又、ステップ１１２（Ｓ１１２）において第１の成膜条件を補正する必要があるものと判断された場合には、ステップ１２２（Ｓ１２２）において補正する必要がないものと判断された第２の成膜条件で成膜する。
【００４７】
例えば、矢印Ａに示す方向に、基板ホルダ２２を０．１ｍｍ移動し、反応炉１０内の圧力を０．１Ｔｏｒｒ低くした成膜条件が最適である場合には、この条件により、ＶＣＳＥＬ構造を成膜する。具体的には、ＩｎとＰを含む層上に以下に示す各膜を順次積層する。
【００４８】
まず、ＩｎとＰを含む層上に半導体材料により形成された高屈折率層と低屈折率層とを交互に積層形成して上部半導体ＤＢＲを成膜する。具体的には、例えば、半導体ＤＢＲとして、光学的な膜厚がλ／４となるＣドープのＡｌ０．９Ｇａ０．１Ａｓ層からなる低屈折率層と、光学的な膜厚がλ／４となるＣドープのＡｌ０．３４Ｇａ０．６６Ａｓ層からなる高屈折率層のペアを２５ペア形成する。なお、各屈折率層の間には組成傾斜層を設けてもよい。この場合には、各屈折率層は何れも、隣接する組成傾斜層の１／２を含んで、λ／４の光学的厚さとなるように設定される。
【００４９】
なお、上部半導体ＤＢＲを成膜する際に、任意の位置、例えば活性層に最も近い低屈折率層としてＡｌＡｓ層を1層設けて被酸化層とする。被酸化層は、後の工程において酸化処理を行うことにより、被酸化層中のＡｌを選択的に酸化し、Ａｌの酸化領域とＡｌの酸化領域に囲まれた非酸化領域を有する酸化狭窄構造を形成するために設ける。酸化狭窄構造を形成することにより、発光部の駆動電流の経路を非酸化領域だけに制限することが可能となる。
【００５０】
次に、被酸化層を含む上部半導体ＤＢＲ上に、上部スペーサ層、活性層、及び下部スペーサ層をこの順番に積層し、活性層を含む共振器構造を成膜する。例えば、アンドープのＧａＩｎＰの下部スペーサ層と上部スペーサ層に挟まれたＧａＩｎＡｓＰの３重量子井戸構造の活性層とし、共振器はトータルで１λの厚さとすることができる。
【００５１】
次に、下部スペーサ層上に半導体材料により形成された高屈折率層と低屈折率層とを交互に積層形成して下部半導体ＤＢＲを成膜する。具体的には、例えば、光学的な膜厚がλ／４となるＳｉドープのＡｌＡｓ層からなる低屈折率層と、光学的な膜厚がλ／４となるＳｉドープのＡｌ０．３４Ｇａ０．６６Ａｓ層からなる高屈折率層のペアを４０ペア形成する。
【００５２】
次に、下部スペーサ層上にバッファ層としてＳｉドープのＧａＡｓ層を例えば５００ｎｍ成膜する。なお、バッファ層の最表面には１００ｎｍ程度のＳｉ高ドープ層を設け、直接接合ができるようにする。以上により、図３に示す構造体Ａが完成する。
【００５３】
次に、ステップ１２８（Ｓ１２８）において、ＶＣＳＥＬ構造に接合する基板を作製する。具体的には、例えば、Ｇｅ基板（第２の基板）上に化合物半導体膜であるＧａＡｓ層を１０μm成膜した基板（図３に示す構造体Ｂ）を作製する。ＧａＡｓ層の下の基板は、例えばＧａＡｓ基板でも構わないが、Ｓｉ、Ｇｅ、ＳｉＣ等のＧａＡｓより放熱の良い熱伝導に優れた単結晶基板を選択することが好ましい。なお、ＧａＡｓ層の最表面には１００ｎｍ程度のＳｉ高ドープ層を設け、直接接合ができるようにする。
【００５４】
次に、ステップ１３０（Ｓ１３０）において、構造体Ａと構造体Ｂを、構造体ＡのＶＣＳＥＬ構造と構造体ＢのＧａＡｓ層が接するように直接接合し、構造体Ｃを作製する。構造体ＡのＶＣＳＥＬ構造のバッファ層の最表面はＳｉ高ドープのＧａＡｓ層であり、構造体ＢのＧａＡｓ層の最表面もＳｉ高ドープ層であるから、両者は最表面のＧａＡｓ層同士で直接接合できる。
【００５５】
具体的な直接接合の方法としては、どのような方法を用いてもよいが、例えば、各々の最上層のＧａＡｓ層表面を有機洗浄し、フッ化水素水溶液に浸した後、低圧下で表面をＡｒプラズマで処理する。その後、両者を貼り合わせ、１５０℃以上の温度において荷重をかけた状態で一定時間保持する方法を用いることができる。
【００５６】
次に、ステップ１３２（Ｓ１３２）において、図３に示す構造体Ｃの条件出し構造（ＤＢＲ）とＧａＡｓ基板を除去して図３に示す構造体Ｄを作製する（第１の除去工程）。具体的には、図３に示す構造体ＣのＧｅ基板の表面を例えばＳｉＯ２膜で被覆し、その後、硫酸系エッチャント（例えば、Ｈ２ＳＯ４：Ｈ２Ｏ：Ｈ２Ｏ２＝５：１：１）でエッチングすることにより、条件出し構造（ＤＢＲ）とＧａＡｓ基板を除去できる。
【００５７】
この際に、ＩｎとＰを含む層（例えば、（Ａｌ（１−ｘ）Ｇａｘ）０．５Ｉｎ０．５Ｐ膜）がエッチストップ層となり、ＶＣＳＥＬ構造を残して、条件出し構造（ＤＢＲ）とＧａＡｓ基板を除去することが可能となる。このように、硫酸を含むエッチャントを用いることにより、ＩｎとＰを含む層をエッチストップ層として、条件出し構造（ＤＢＲ）とＧａＡｓ基板を容易に除去できる。
【００５８】
更に、ＩｎとＰを含む層（例えば、（Ａｌ（１−ｘ）Ｇａｘ）０．５Ｉｎ０．５Ｐ膜）をＨＣＬにより除去する（第２の除去工程）。これにより、Ｇｅ基板上に、バッファ層となるＧａＡｓ層を介して、均一な膜厚を有するＶＣＳＥＬ構造が形成された構造体Ｄ（図３参照）が完成する。以後は、通常のＶＣＳＥＬプロセスによりＶＣＳＥＬ素子（面発光レーザ）を作製できる。
【００５９】
なお、図３に示す構造体Ｄは、ＶＣＳＥＬ構造の下部半導体ＤＢＲの下に直接接合されたＧａＡｓ層を有し、その下にＧｅ基板を有する。Ｇｅ基板の熱伝導率は６０．２Ｗ／（ｍ・Ｋ）であり、５５Ｗ／（ｍ・Ｋ）のＧａＡｓよりも熱伝導率が高いため、ＧａＡｓ基板を用いた場合よりも放熱に有利な点で好ましい。
【００６０】
一般に、Ｇｅ基板等の異種基板上に成長した化合物半導体層は、その結晶品質が通常より低下しやすい。しかし、本実施の形態では、化合物半導体同士の直接接合を用いている。これにより、Ｇｅ基板側の化合物半導体（ここではＧａＡｓ）の結晶品質とは独立にＶＣＳＥＬ構造側の結晶品質を決定できるため、放熱と均一性を両立したＶＣＳＥＬ素子（面発光レーザ）を得ることができる。
【００６１】
但し、Ｇｅ基板とＧａＡｓのようにバンドギャップ差がある材料間ではバンド不連続が生じるため、必要に応じて界面を高ドープにしたり、ＧａＡｓ側に電極取り出し部を設けるようにしたりする等の方法を用いることが好ましい。
【００６２】
このように、第１の実施の形態では、基板上に面内均一性を評価するために１ペア以上の半導体ＤＢＲ（最表面はＧａＡｓ）を成膜し、光学的に反射スペクトルを計測して、面内の２点以上における膜厚を評価して膜厚分布を求める。そして、求めた膜厚分布と理想的な膜厚分布との差に基づいて、膜厚分布を理想的にするための最適な成長条件を算出する。そして、算出した最適な成膜条件で成膜することにより、理想的な膜厚分布の膜を成膜可能となる。なお、複数回の条件だし工程を繰り返すことにより、最適な成長条件を算出してもよい。
【００６３】
又、条件出しの過程で成膜した半導体ＤＢＲは理想的な膜厚分布とは異なっている。そのため、その上に最適な条件で新たな半導体ＤＢＲ成長しても、理想的な膜厚分布とは異なる下の膜の影響を受け、理想的な反射率の分布を有する半導体ＤＢＲを形成することが困難である。
【００６４】
そこで、条件出しの過程で成膜した半導体ＤＢＲ（条件だし構造）上にエッチストップ層（例えば、ＩｎとＰを含む層）を成膜し、エッチストップ層上に算出した最適な成膜条件で新たな半導体ＤＢＲを成膜してＶＣＳＥＬ構造を形成する。更に、ＶＣＳＥＬ構造上に他の基板を直接接合する。そして、その後、条件だし構造及びエッチストップ層を順次除去する。
【００６５】
これにより、条件出しの過程で成膜した半導体ＤＢＲ（条件だし構造）の膜厚分布に影響を受けない、均一性の高い膜厚分布を有する半導体ＤＢＲを含むＶＣＳＥＬ構造を得ることが可能になる。
【００６６】
すなわち、均一性の確保される条件を成膜しながら求めることが可能になり、かつ、条件出しの過程で成長した構造の影響を全くなくすことが可能になる。その結果、より均一なＶＣＳＥＬ構造を形成することが可能になる。
【００６７】
又、直接接合を利用することで、ＶＣＳＥＬ構造と接合する基板にＧｅ基板のようなＧａＡｓよりも熱伝導率が高い基板を採用できるため、ＶＣＳＥＬ素子（面発光レーザ）の放熱性を向上可能となる。
【００６８】
〈第２の実施の形態〉
第２の実施の形態では、第１の実施の形態とは異なる光学モニタの測定手法を用いた面発光レーザの製造方法の例を示す。なお、第２の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する。
【００６９】
第２の実施の形態における面発光レーザの製造方法に用いられる成膜装置は、第１の実施の形態における成膜装置１において、第１の光源４１及び第２の光源４２として、特定波長の光を出射する光源、例えば、レーザ光源を用いたものである。
【００７０】
又、第１の光検出器４５及び第２の光検出器４６は、半導体膜をエピタキシャル成長している状態において、特定の波長における反射率を測定することにより、半導体膜の膜厚の変化に伴う反射率の変化（ファブリペロー振動）を計測することができるものである。これにより、成長中の半導体膜の膜厚の変化を知ることができる。
【００７１】
図４は、第２の実施の形態に係る面発光レーザの製造方法を例示するフローチャートである。図４を参照しながら、本実施の形態に係る面発光レーザの製造方法について説明する。まず、第１の実施の形態と同様にステップ１０２（Ｓ１０２）からステップ１０６（Ｓ１０６）を実行する。
【００７２】
次に、ステップ２０８（Ｓ２０８）において、第１の光検出器４５及び第２の光検出器４６により反射光の反射率の変化を測定する。具体的には、トリガを受けた第１の光検出器４５及び第２の光検出器４６は、１ペアの半導体ＤＢＲを成膜の開始に伴い、基板２０の中央部２０ａ及び周辺部２０ｂ等の各々の測定点における反射率をin-situで測定する。これにより、反射光の反射率の変化（ファブリペロー振動）を測定できる。
【００７３】
次に、ステップ２１０（Ｓ２１０）において、第１の光検出器４５及び第２の光検出器４６において測定したファブリペロー振動に基づき、各々の測定点における膜厚分布評価を行う。このように算出された膜厚から、基板２０であるウェハにおける面内の中心部２０ａと周辺部２０ｂの膜厚分布を得ることができる。この際、第２の光検出器４６により、周辺部２０ｂの複数の測定点において測定を行っていれば、測定した数だけ分布データを得ることができる。なお、本実施の形態においては、ステップ２０８及びステップ２１０が第１の測定工程に相当する。
【００７４】
次に、ステップ１１２（Ｓ１１２）において、ステップ２１０において得られた第１のＧａＡｓ膜の膜厚分布に基づき成膜条件（第１の成膜条件）を補正するか否かが判断される。成膜条件を補正する必要がないものと判断された場合には、ステップ１２４に移行する。一方、成膜条件を補正する必要があるものと判断された場合には、ステップ１１６に移行する。
【００７５】
次に、第１の実施の形態と同様にステップ１１６（Ｓ１１６）を実行後、ステップ２１８（Ｓ２１８）において、第１の光検出器４５及び第２の光検出器４６により反射率の変化を測定する。具体的には、ステップ１１６において、光学的な膜厚がλ／４となるＧａＡｓ膜（第２のＧａＡｓ膜）を成膜した後、第１の光検出器４５及び第２の光検出器４６により、基板２０の中央部２０ａ及び周辺部２０ｂにおける反射率をin-situで測定する。これにより、反射率の変化（ファブリペロー振動）を測定できる。
【００７６】
なお、本実施の形態においては、ＧａＡｓ膜を成膜しながら、ファブリペロー振動を計測することができるため、その振動周期より補正された後の成膜条件における成膜レートを略リアルタイムで推定できる。つまり、予め解っている膜構造の上に、組成が決まっている層を成膜した場合、成膜される層におけるファブリペロー振動は、計算により予測可能であるため、反射率の変化に伴う膜厚変動を推定することにより、成膜レートを推定できる。
【００７７】
このように、本実施の形態における面発光レーザの製造方法においては、ファブリペロー振動に基づき成膜レートを算出するため、反射スペクトルに基づき成膜レートを求める場合と比べて、リアルタイムで成膜レートを求めることができる。その結果、より迅速にフィードバックを行うことができる。
【００７８】
次に、ステップ２２０（Ｓ２２０）において、第１の光検出器４５及び第２の光検出器４６により測定したファブリペロー振動に基づき、各々の測定点における膜厚分布評価を行う。このように算出された膜厚から、基板２０であるウェハにおける面内の中心部２０ａと周辺部２０ｂにおける膜厚分布を得ることができる。この際、第２の光検出器４６により、周辺部２０ｂの複数の測定点において測定を行っていれば、測定した数だけ分布データを得ることができる。なお、本実施の形態においては、ステップ２１８及びステップ２２０が、第２の測定工程に相当する。
【００７９】
次に、ステップ１２２（Ｓ１２２）において、ステップ２２０において得られた第２のＧａＡｓ膜の膜厚分布に基づき成膜条件（第２の成膜条件）を補正するか否かが判断される。成膜条件を補正する必要がないものと判断された場合には、ステップ１２４に移行する。一方、成膜条件を補正する必要があるものと判断された場合には、ステップ１１６に移行する。
【００８０】
この後、再び行なわれるステップ２１８において、第１の光検出器４５及び第２の光検出器４６を用いてファブリペロー振動を測定し、更に、再び行なわれるステップ２２０において、各々の測定点における膜厚分布を評価する（次の第２の測定工程）。この結果、基板２０の外周部２０ｂにおける４点の測定点におけるバラツキが、目標とするバラツキの値以下である０．１％以下となっている場合には、この後、成膜条件の補正は不要であるため、ステップ１２２を介し、ステップ１２４に移行する。なお、ステップ１１６、ステップ２１８、ステップ２２０は、ステップ１２２において成膜条件を補正する必要がないものと判断されるまで繰り返される。
【００８１】
次に、第１の実施の形態と同様にステップ１２４（Ｓ１２４）からステップ１３２（Ｓ１３２）を実行する。これにより、Ｇｅ基板上に、バッファ層となるＧａＡｓ層を介して、均一な膜厚を有するＶＣＳＥＬ構造が形成された構造体Ｄ（図３参照）が完成する。以後は、通常のＶＣＳＥＬプロセスによりＶＣＳＥＬ素子（面発光レーザ）を作製できる。
【００８２】
このように、第２の実施の形態では、第１の実施の形態と同様に、均一性の確保される条件を成膜しながら求めることが可能になり、かつ、条件出しの過程で成長した構造の影響を全くなくすことが可能になる。その結果、より均一なＶＣＳＥＬ構造を形成することが可能になる。又、直接接合を利用することで、Ｇｅ基板のようにＧａＡｓよりも熱伝導率が高い基板を採用できるため、ＶＣＳＥＬ素子（面発光レーザ）の放熱性を向上可能となる。
【００８３】
なお、第２の実施の形態では、ファブリペロー振動に基づき成膜レートを算出するため、成長レートをリアルタイムに求めることが可能となり、フィードバックが早く、正確に最適条件にたどり着ける。そのため、より均一な半導体ＤＢＲを高効率に得ることができる。
【００８４】
〈第３の実施の形態〉
第３の実施の形態では、ＶＣＳＥＬ構造に接合する基板として、Ｇｅ基板上にＧａＡｓ層を成膜した基板に代えて、ＩｎＰ基板を用いる例を示す。
【００８５】
図５は、第３の実施の形態に係るＶＣＳＥＬ構造の製造方法を説明するための模式図である。図５に示すように、第３の実施の形態では、第１及び第２の実施の形態のステップ１２８（Ｓ１２８）において作製したＧｅ基板上にＧａＡｓ層を成膜した基板（図３に示す構造体Ｂ）に代えて、ＩｎＰ基板からなる構造体Ｅを用いている。
【００８６】
ＶＣＳＥＬ構造のバッファ層の最表面のＳｉ高ドープのＧａＡｓ層とＩｎＰ基板とは直接接合することが可能である。つまり、第１及び第２の実施の形態のステップ１３０（Ｓ１３０）と同様な方法により、構造体Ａと構造体Ｅを、構造体ＡのＶＣＳＥＬ構造と構造体Ｅが接するように直接接合し、構造体Ｆを作製することができる。
【００８７】
ＩｎＰ基板は、硫酸系エッチャント（例えば、Ｈ２ＳＯ４：Ｈ２Ｏ：Ｈ２Ｏ２＝５：１：１）に対してエッチングされない。そのため、Ｇｅ基板のように表面をＳｉＯ２膜等で被覆しなくても、第１及び第２の実施の形態のステップ１３２（Ｓ１３２）と同様な方法により、図５に示す構造体Ｆの条件出し構造（ＤＢＲ）とＧａＡｓ基板を除去して図５に示す構造体Ｇを作製できる。
【００８８】
なお、ＩｎとＰを含む層をＨＣｌ等で除去する際のエッチング量は数μm以下程度であるため、ＩｎＰ基板の表面をＳｉＯ２膜等で被覆していなくても問題は生じない。
【００８９】
このように、直接接合を行う相手基板は表面と同じ材料（例えば、ＧａＡｓ層同士）でなくても良く、直接接合が可能な組み合わせであれば任意に選択して構わない。例えば、製造プロセスや熱特性等を考慮して、好適な基板を選択することができる。
【００９０】
以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
【符号の説明】
【００９１】
１０    反応炉
１１    原料ガス供給部
２０    基板
２０ａ  基板の中心部
２０ｂ  基板の周辺部
２１    サセプタ
２２    基板ホルダ
３０    窓部
４１    第１の光源
４２    第２の光源
４３    第１の光学素子
４４    第２の光学素子
４５    第１の光検出器
４６    第２の光検出器
４７    制御部
Ａ〜Ｇ  構造体
【先行技術文献】
【特許文献】
【００９２】
【特許文献１】特許第３６２４４７６号
【特許文献２】米国特許出願公開第２００２／０１１３９７１号明細書
【図１】
2014175597.tif 000003
【図２】
2014175597.tif 000004
【図３】
2014175597.tif 000005
【図４】
2014175597.tif 000006
【図５】
2014175597.tif 000007