(57)【要約】【課題】提案される発明は、シリアル入力及びシリアル出力トランシーバに適用されるための改良方法に関する。【解決手段】提案されるシステムは、位相ロックループ（ＰＬＬ）と、位相回転器（ＰＲ）ベースの遅延ロックループ（ＤＬＬ）とを有する、デュアルループＰＬＬアーキテクチャを含む。このアーキテクチャの利点は、単一のＰＬＬが、分離された帯域幅（データを受信するための広いジッタトレランス（ＪＴＯＬ）帯域幅、及び、データ送信のための狭いジッタ伝達（ＪＴＲＡＮ）帯域幅）を提供するということである。従って、十分なジッタトラッキング帯域幅を提供しながら、出力におけるジッタの量は、入力と比較して実質的に低減させられ得る。また、このアーキテクチャは、データ経路内の位相シフタ（これは、従来のＤＰＬＬ設計における、最も消費電力の大きなブロックのうちの１つである）が必要とされないため、低電力適用例に好適である。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力データをサンプリングするためのマルチ位相クロック信号と基準クロック信号とを使用し、前記入力データに対するデマルチプレックスされたデータサンプルを生成するように構成された、位相回転器（ＰＲ）ベースの遅延ロックループ及び位相ロックループ（Ｄ／ＰＬＬ）ユニットと、
前記デマルチプレックスされたデータサンプルをシリアル化するように構成された、マルチプレクサと
を備えた、トランシーバであって、
前記マルチ位相クロック信号は、前記位相ロックループ（ＰＬＬ）によって制御され、サンプリングされた前記入力データを再タイミングするための第１のクロック信号と、前記遅延ロックループ（ＤＬＬ）によって制御される第２のクロック信号と、を使用して生成される、
トランシーバ。
【請求項２】
前記ＤＬＬのために、前記ＰＲベースのＤ／ＰＬＬユニットは、
前記入力データと前記マルチ位相クロック信号とを使用して、時間インタリーブすることによって、前記デマルチプレックスされたデータサンプルを生成するように構成された、複数の入力サンプラと、
前記第２のクロック信号の位相を制御するための制御コードを生成するように構成された、制御コード生成ユニットと、
前記第１のクロック信号の位相を、前記制御コードを使用して決定される前記第２のクロック信号の位相に加算する、又は、前記第１のクロック信号の前記位相を、前記第２のクロック信号の前記位相から減算するように構成された、第１の位相回転器と、
前記第１の位相回転器の出力を使用して、前記マルチ位相クロック信号を生成するように構成された、複数の位相補間器（ＰＩｓ）と、
を備える、請求項１に記載のトランシーバ。
【請求項３】
前記制御コード生成ユニットは、
前記第２のクロック信号の前記位相と、前記入力データの信号の位相との間の差に基づいて、アップ信号又はダウン信号を生成するように構成された、位相決定ロジックユニットと、
前記アップ信号又は前記ダウン信号の位相を使用して前記制御コードを生成し、前記制御コードを前記第１の位相回転器に提供するように構成された、デジタルループフィルタと、
を備える、請求項２に記載のトランシーバ。
【請求項４】
前記ＰＬＬのために、前記ＰＲベースのＤ／ＰＬＬユニットは、
前記第１のクロック信号と前記第２のクロック信号との間の位相差を制限するように構成された、デジタルアキュムレータ（ＡＣＣ）と、
前記ＡＣＣから出力されたクロック信号と、周波数ロックループ（ＦＬＬ）からの前記基準クロック信号とを使用して位相がシフトされる、前記第１のクロック信号を生成するように構成された、第２の位相回転器と、
を更に備える、請求項２に記載のトランシーバ。
【請求項５】
入力データと、第１のクロック信号及び第２のクロック信号に基づいて、前記入力データをサンプリングするために生成されたマルチ位相クロック信号と、を使用して、時間インタリーブすることによって、デマルチプレックスされたデータサンプルを生成するように構成された、複数の入力サンプラと、
前記第２のクロック信号の位相を制御するための制御コードを生成するように構成された、制御コード生成ユニットと、
前記第１のクロック信号の位相を、前記制御コードを使用して決定される前記第２のクロック信号の位相に加算する、又は、前記第１のクロック信号の前記位相を、前記第２のクロック信号の前記位相から減算するように構成された、第１の位相回転器と、
前記第１の位相回転器の出力を使用して、前記マルチ位相クロック信号を生成するように構成された、複数の位相補間器（ＰＩｓ）と、
前記第１のクロック信号と前記第２のクロック信号との間の位相差を制限するように構成された、デジタルアキュムレータ（ＡＣＣ）と、
前記ＡＣＣから出力されたクロック信号と、周波数ロックループ（ＦＬＬ）からの基準クロック信号とを使用して位相がシフトされる、前記第１のクロック信号を生成するように構成された、第２の位相回転器と、
を備える、位相回転器（ＰＲ）ベースの遅延ロックループ及び位相ロックループ（Ｄ／ＰＬＬ）装置。
【請求項６】
前記制御コード生成ユニットは、
前記第２のクロック信号の前記位相と、前記入力データの信号の位相との間の差に基づいて、アップ信号又はダウン信号を生成するように構成された、位相決定ロジックユニットと、
前記アップ信号又は前記ダウン信号の位相を使用して前記制御コードを生成し、前記制御コードを前記第１の位相回転器に提供するように構成された、デジタルループフィルタと、
を備える、請求項５に記載の、ＰＲベースのＤ／ＰＬＬ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の例示的実施形態は、低電力及び全デジタル位相補間器（ＰＩ）ベースのクロック及びデータ回復（ＣＤＲ）アーキテクチャに関する。
【背景技術】
【０００２】
位相ロックループ（ＰＬＬ）は、入力基準信号の位相に関連する位相を有する出力信号を生成する、制御システムである。ＰＬＬは、可変周波数発振器と、位相検出器とからなる電子回路である。この電子回路は、入力信号の位相を、その出力発振器から導出される信号の位相と比較して、その発振器の周波数を、位相が一致し続けるように調節する。位相検出器からの信号は、フィードバックループ内で発振器を制御するために使用される。
【０００３】
周波数は、位相の時間微分である。入力及び出力位相をロックし続けるステップは、入力及び出力周波数をロックし続けるステップを意味する。従って、ＰＬＬは、入力周波数をトラッキングしてもよく、又は、ＰＬＬは、入力周波数の倍数の周波数を生成してもよい。前者の特性は、復調のために使用され、後者の特性は、間接周波数合成のために使用される。
【０００４】
遅延ロックループ（ＤＬＬ）は、ＰＬＬに類似したデジタル回路であり、主な違いは、内部電圧制御発振器がなく、遅延線によって取って代わられることである。
【０００５】
ＤＬＬは、クロック信号（周期波形を有する信号）の位相を変更するために使用されてもよく、通常は、集積回路（ＤＲＡＭデバイスなど）のクロック立ち上がり−データ出力の正しいタイミング特性を向上させるために使用されてもよい。ＤＬＬは、また、クロック回復（ＣＤＲ）のために使用されてもよい。外部からは、ＤＬＬは、デジタル回路のクロック経路内に配置された負遅延ゲート（ｎｅｇａｔｉｖｅ−ｄｅｌａｙ  ｇａｔｅ）として見ることができる。
【発明の概要】
【課題を解決するための手段】
【０００６】
本発明の例示的実施形態は、トランシーバを開示し、このトランシーバは、入力データをサンプリングするためのマルチ位相クロック信号と、基準クロック信号とを使用し、入力データに対するデマルチプレックスされたデータサンプルを生成するように構成された、位相回転器（ＰＲ）ベースの遅延ロックループ及び位相ロックループ（Ｄ／ＰＬＬ）ユニットと、デマルチプレックスされたデータサンプルをシリアル化するように構成された、マルチプレクサとを含み、マルチ位相クロック信号は、位相ロックループ（ＰＬＬ）によって制御される、サンプリングされた入力データを再タイミングするための第１のクロック信号と、遅延ロックループ（ＤＬＬ）によって制御される第２のクロック信号と、を使用して生成される。
【０００７】
ＤＬＬのために、ＰＲベースのＤ／ＰＬＬユニットは、入力データとマルチ位相クロック信号とを使用して、時間インタリーブすることによって、デマルチプレックスされたデータサンプルを生成するように構成された、複数の入力サンプラと、第２のクロック信号の位相を制御するための制御コードを生成するように構成された、制御コード生成ユニットと、第１のクロック信号の位相を、制御コードを使用して決定される第２のクロック信号の位相に加算する、又は、第１のクロック信号の位相を、第２のクロック信号の位相から減算するように構成された、第１の位相回転器と、第１の位相回転器の出力を使用して、マルチ位相クロック信号を生成するように構成された、複数の位相補間器（ＰＩｓ）と、を含む。
【０００８】
制御コード生成ユニットは、第２のクロック信号の位相と、入力データの信号の位相との間の差に基づいて、アップ信号又はダウン信号を生成するように構成された、位相決定ロジックユニットと、アップ信号又はダウン信号の位相を使用して制御コードを生成し、制御コードを第１の位相回転器に提供するように構成された、デジタルループフィルタとを含む。
【０００９】
ＰＬＬのために、ＰＲベースのＤ／ＰＬＬユニットは、第１のクロック信号と第２のクロック信号との間の位相差を制限するように構成された、デジタルアキュムレータ（ＡＣＣ）と、ＡＣＣから出力されたクロック信号と、周波数ロックループ（ＦＬＬ）からの基準クロック信号とを使用して位相がシフトされる第１のクロック信号を生成するように構成された、第２の位相回転器とを更に含む。
【００１０】
本発明の例示的実施形態は、入力データと、第１のクロック信号及び第２のクロック信号に基づいて、入力データをサンプリングするために生成されたマルチ位相クロック信号とを使用して、時間インタリーブすることによって、デマルチプレックスされたデータサンプルを生成するように構成された、複数の入力サンプラと、第２のクロック信号の位相を制御するための制御コードを生成するように構成された、制御コード生成ユニットと、第１のクロック信号の位相を、制御コードを使用して決定される第２のクロック信号の位相に加算する、又は、第１のクロック信号の位相を、第２のクロック信号の位相から減算するように構成された、第１の位相回転器と、第１の位相回転器の出力を使用して、マルチ位相クロック信号を生成するように構成された、複数の位相補間器（ＰＩｓ）と、第１のクロック信号と第２のクロック信号との間の位相差を制限するように構成された、デジタルアキュムレータ（ＡＣＣ）と、ＡＣＣから出力されたクロック信号と、周波数ロックループ（ＦＬＬ）からの基準クロック信号とを使用して位相がシフトされる第１のクロック信号を生成するように構成された、第２の位相回転器とを含む、位相回転器（ＰＲ）ベースの遅延ロックループ及び位相ロックループ（Ｄ／ＰＬＬ）装置を開示する。
【００１１】
前述の一般的な説明、及び以下の詳細な説明の両方は、例示的かつ説明的なものであり、特許請求の範囲に示す本発明の、更なる説明を提供することを意図するものである、ということを理解されたい。
【００１２】
本発明の更なる理解を提供するために含まれる、かつ、この明細書の一部に組み込まれてこれを構成する、添付の図面は、本発明の実施形態を説明するものであり、説明と一緒に、本発明の原理を説明するために役立つ。
【図面の簡単な説明】
【００１３】
【図１】本発明の例示的実施形態による、シリアル入力及びシリアル出力トランシーバアーキテクチャを示す。
【図２】本発明の例示的実施形態による、ＰＲベースのＤ／ＰＬＬのブロック図を示す。
【図３】本発明の例示的実施形態による、ＰＲベースのＤ／ＰＬＬアーキテクチャの線形化された数学モデルを示す。
【図４】本発明の例示的実施形態による、伝達関数の概念的ボード線図を示す。
【図５】本発明の例示的実施形態による、伝達関数の、ｍａｔｌａｂでシミュレーションされたボード線図を示す。
【図６】本発明の例示的実施形態による設計概念を検証する。
【図７】本発明の例示的実施形態による、クロック位相を遅らせるための、ＰＲベースのＤ／ＰＬＬに基づく１：４デマルチプレクサのタイミング図を示す。
【図８】本発明の例示的実施形態による、クロック位相を進めるための、ＰＲベースのＤ／ＰＬＬに基づく１：４デマルチプレクサのタイミング図を示す。
【発明を実施するための形態】
【００１４】
本発明について、本発明の例示的実施形態が示されている添付の図面を参照して、以下に、より十分に説明する。この発明は、多くの異なる形態で実施されてもよく、本明細書中に記載される実施形態に限定されるものと解釈されるべきではない。むしろ、これらの例示的実施形態は、この開示が完全であるように、かつ、本発明の範囲を当業者に十分に伝えるようにするために提供される。図面において、階層及び領域のサイズ及び相対サイズは、明確にするために誇張されている場合がある。
【００１５】
図１は、本発明の例示的実施形態による、シリアル入力及びシリアル出力トランシーバアーキテクチャを示す。周波数ロックループ（ＦＬＬ）内の電圧制御発振器（ＶＣＯ）が、外部クロック（ＣＬＫ）を使用して基準クロック信号を生成し、並列チャネル内で、位相回転器（ＰＲ）ベースのＤ／ＰＬＬ内に含まれる回転器に基準クロック信号を分配する。並列チャネル内のトランシーバは、ＰＲベースのＤ／ＰＬＬと、マルチプレクサ（ＭＵＸ）と、ドライバとからなってもよい。ＰＲベースのＤ／ＰＬＬは、入力データ（ジッタのあるシリアル入力データストリーム、チャネル＜０＞のＤＩＮ＜０＞）のサンプリングのために、（φＰＲ，１＋φＰＲ，２）を使用して表されるマルチ位相クロック信号を生成し、サンプリングされたデータの再タイミングのために、（φＰＲ，１）によって表されるクロック信号を生成してもよい。マルチプレクサ（ＭＵＸ）は、時間インタリーブ入力サンプラ（ＰＲベースのＤ／ＰＬＬ内に含まれるサンプラ）によって作成された、デマルチプレックスされたデータサンプルをシリアル化する。トランシーバは、入力データのジッタを低減させることによって、出力データ（再タイミングされたシリアル出力ストリーム、チャネル＜０＞のＤＯＵＴ＜０＞）を生成してもよい。
【００１６】
図２は、本発明の例示的実施形態による、ＰＲベースのＤ／ＰＬＬのブロック図を示す。単一のチャネル内で、ＰＲベースのＤ／ＰＬＬは、遅延ロックループ（ＤＬＬ）と、位相ロックループ（ＰＬＬ）とからなってもよい。ＰＲベースのＤ／ＰＬＬは、マルチ位相サンプラ（入力サンプラ）と、位相決定ロジック（決定ロジック）と、デジタルループフィルタ（ＤＬＦ及びＡＣＣ）と、２つの位相回転器（ＰＲ１及びＰＲ２）と、複数の位相補間器（ＰＩｓ）とを含んでもよい。「マルチ位相クロックＧＥＮ」は、ＦＬＬ内に含まれるＶＣＯから出力された同期クロック信号（ＣＬＫＲＥＦ）を変換することによって、マルチ位相クロック信号を生成してもよい。
【００１７】
ＤＬＬは、入力サンプラ、決定ロジック、ＤＬＦ、ＰＲ２、及びＰＩｓという要素を含むことによって実現されてもよい。ＰＬＬは、ＰＲ２を除いたＤＬＬの要素を共用し、ＡＣＣと、ＰＲ１とを更に含むことによって実現されてもよい。
【００１８】
オフセットのないクロック信号（φＰＲ，１）が、ＰＲ１によって生成され、入力位相トラッキングのためにＰＲ２に伝達されてもよい。ＰＲ２は、従来のＤ／ＰＬＬ設計における、消費電力の大きな位相シフタに置き換えられてもよい。これらの２つの別個に制御される位相回転器（ＰＲ１及びＰＲ２）、並びに、マルチ位相クロッキング手法は、ＰＬＬのジッタフィルタリング機能から、ジッタトラッキングを分離する。
【００１９】
ＰＲ２は、第１のクロック信号φＰＲ，１の位相を、制御コードを使用して位相が決定される第２のクロック信号φＰＲ，２の位相に加算、又は、φＰＲ，１の位相を、φＰＲ，２の位相から減算してもよい。
【００２０】
入力データの位相は、ＤＬＬ及びＰＬＬという２つのループによってトラッキングされる。サンプリングクロックの位相は、次の式１であってもよい。
【数１】
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上式で、「φＰＲ，２」は、共用デジタルループフィルタＤＬＦによって制御されてもよく、「φＰＲ，１」は、デジタルアキュムレータ（ＡＣＣ）などの、縦続接続されたデジタルフィルタによって制御されてもよい。ＡＣＣの伝達関数は、極とゼロとを含んでもよく、ゼロは、φＰＲ，１とφＰＲ，２との間の位相差を制限してもよい。φＰＲ，１は、二次ループに起因して、入力データと比較した周波数オフセットを有さなくてもよい。ＡＣＣ及びＰＲ１は、比例した制御経路を有するＶＣＯに置き換えられてもよい。再タイミングクロック信号φＰＲ，１は、データ送信のためにマルチプレクサに提供される。φＰＲ，１のジッタトラッキング帯域幅は、狭くされているため、送信されるデータにおけるジッタの量は、入力データのものと比較して実質的に低減させられる。入力データは、デマルチプレックスされ、従って、φＰＲ，１は拡張されたサンプリングウィンドウを有するため、φＰＲ，１とφＰＲ，２との間の位相差は、問題とはならない。このジッタ低減手法は、従来のＳｅｒＤｅｓベースの手法のものと同一であるが、ＲＸ及びＴＸ  ＰＬＬが一緒に組み合わされている。
【００２１】
図３は、本発明の例示的実施形態による、ＰＲベースのＤ／ＰＬＬアーキテクチャの線形化された数学モデルを示す。バングバング（Ｂａｎｇ−ｂａｎｇ）位相検出器Ｋｂｂｐｄの線形化された利得は、マルコフ連鎖モデルを使用することによって達成されてもよい。例えば、バングバング位相検出器は、マルチ位相サンプラ（入力サンプラ）と、位相決定ロジック（決定ロジック）とを含んでもよい。提案されるシステムのジッタ伝達及びトレランス関数は、式２〜式４から以下のように導出されてもよい。
【数２】
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上式で、「ｆｓ」、「α・θｂｂ，１」、「β」、及び「γ・θｂｂ，１」は、ＡＣＣのサンプリングレート、ＰＲ１の利得、ＡＣＣの比例利得、及び、ＰＲ２の低周波利得を表してもよい。
【００２２】
図４は、本発明の例示的実施形態による、伝達関数の概念的ボード線図を示す。ジッタ伝達帯域幅は、ジッタトレランスのものから分離される。ジッタ伝達におけるピーキングは、設計パラメータを調節することによって、容易に、無視できるほどにされ得る。
【００２３】
図５は、本発明の例示的実施形態による、伝達関数の、ｍａｔｌａｂでシミュレーションされたボード線図を示す。ｍａｔｌａｂでシミュレーションされたボード線図は、ＰＲベースのＤ／ＰＬＬが、狭いジッタ伝達帯域幅と、広いジッタトラッキング帯域幅とを同時に有することを示す。
【００２４】
図６は、本発明の例示的実施形態による設計概念を検証する。設計概念は、ＰＲ２の利得を減少させることによって、ジッタ伝達帯域幅がより狭くなり得ることを示す。
【００２５】
このアーキテクチャでは、ラインレート遅延要素を位相回転器（例えば、上記の図２に示すＰＲ１）で置き換えることによって、マルチ位相クロッキングは、ＰＲベースのＤ／ＰＬＬの電力消費を大幅に低減させる。入力データは、マルチ位相クロック信号を用いてサンプリングされるため、サンプラの出力は、本質的にデマルチプレックスされている。デマルチプレックスされた信号は、次に、はるかにきれいなクロック信号を用いてシリアル化される。大きなデマルチプレックシングファクタが、マルチプレクサ内のタイミングマージンを増加させ、ジッタ伝達帯域幅の低減を可能にする。
【００２６】
図７は、本発明の例示的実施形態による、クロック位相を遅らせるための、ＰＲベースのＤ／ＰＬＬに基づく１：４デマルチプレクサのタイミング図を示す。また、図８は、本発明の例示的実施形態による、クロック位相を進めるための、ＰＲベースのＤ／ＰＬＬに基づく１：４デマルチプレクサのタイミング図を示す。マルチプレクシングレシオＭを用いたマルチ位相クロッキング手法は、タイミング制約を（１ＵＩ×Ｍ）／２−φＰＲ，１に緩和する。提案される手法は、従来のＤＰＬＬとは異なり、大きなパワーペナルティなしに、単一のＰＬＬループを使用することによって、分離されたジッタ伝達及びトレランス帯域幅を効率的に達成する。この理由は、データ経路内で、位相回転器が、位相シフタと比較してはるかに少ない電力を消費するからであり、なぜなら、位相回転器は、クロックドメイン内で動作し、ハードウェアの増加なしに大量の位相シフトが達成され得るからである。
【００２７】
本発明による例示的実施形態は、コンピュータによって実施される様々な動作を実装するためのプログラム命令を含む、コンピュータ読み取り可能媒体内に記録されてもよい。媒体は、また、プログラム命令を、単独で、又は、データファイル、データ構造などと組み合わせて含んでもよい。媒体及びプログラム命令は、本発明の目的のために特別に設計され、構築されたものであってもよく、又は、コンピュータソフトウェア技術の当業者にとって周知の、かつ入手可能な種類のものであってもよい。
【００２８】
本発明の精神又は範囲から逸脱することなく、本発明において様々な修正及び変形が行われてもよいということは、当業者にとって明らかであろう。従って、本発明は、この発明の修正及び変形を、それらが添付の特許請求の範囲、及びその等価物の範囲内に入るならば、含むことが意図される。
【図３】
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【図４】
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【図５】
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【図６】
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【図１】
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【図２】
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【図７】
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【図８】
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