(57)【要約】【課題】利便性の高い半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数のメモリセルの各々に複数の閾値電圧のいずれかを持たせることにより複数のメモリセルの各々において複数のビットのデータを保持し、保持されるデータビット列のいずれかにおいてのみデータが保持された状態を経ずに、保持されるデータビット列に対応する閾値電圧を複数のメモリセルに持たせる。また、半導体記憶装置は、保持されるデータを有しないビットに予め定められた値を割り当てて、複数のビットの全てについてデータが割り当てられたデータビット列を用意し、用意されたデータビット列に対応する閾値電圧を複数のメモリセルに持たせる。【選択図】図１
2014175031.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルの各々に複数の閾値電圧のいずれかを持たせることにより前記複数のメモリセルの各々において複数のビットのデータを保持し、
保持されるデータビット列のいずれかにおいてのみデータが保持された状態を経ずに、前記保持されるデータビット列に対応する閾値電圧を前記複数のメモリセルに持たせ、
保持されるデータを有しないビットに予め定められた値を割り当てて、前記複数のビットの全てについてデータが割り当てられたデータビット列を用意し、
前記用意されたデータビット列に対応する閾値電圧を前記複数のメモリセルに持たせる、
ように構成されたことを特徴とする半導体記憶装置。
【請求項２】
前記複数のメモリセルの各々において最大ｘ（ｘは２以上の自然数）ビットのデータを保持し、
前記ｘビットのうちのｉ個のビット（ｉはｘ未満の自然数）において保持されるべきデータを保持し、前記ｘビットのうちの残りのｘ−ｉ個のビットに前記予め定められた値を割り当てる、
ように構成され、
前記用意されたデータビット列に対応する閾値電圧を前記複数のメモリセルに持たせることは、２ｘ個の閾値電圧のうちの前記用意されたデータビット列に対応する２ｉ個の閾値電圧のいずれかを持たせることを具備する、
ことを特徴とする請求項１の半導体記憶装置。
【請求項３】
前記ｉ個のビットは、前記ｘビットのうちの最下から連続するｉ個のビットを具備する、ことを特徴とする請求項２の半導体記憶装置。
【請求項４】
前記２ｘ個の閾値電圧のうちの少なくとも１つの値を本来の値からシフトさせるように構成されたことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記用意されたデータビット列に対応する閾値電圧を有する前記複数のメモリセルのために、この複数のメモリセルの閾値電圧によらずにこの複数のメモリセルをオンさせる電圧の値を本来の値より小さくするように構成されたことを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
１つのメモリセルが２以上のビットのデータを保持するいわゆる多値ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１２９４７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
利便性の高い半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
一実施形態による半導体記憶装置は、半導体記憶装置は、複数のメモリセルの各々に複数の閾値電圧のいずれかを持たせることにより複数のメモリセルの各々において複数のビットのデータを保持し、保持されるデータビット列のいずれかにおいてのみデータが保持された状態を経ずに、保持されるデータビット列に対応する閾値電圧を複数のメモリセルに持たせる。また、半導体記憶装置は、保持されるデータを有しないビットに予め定められた値を割り当てて、複数のビットの全てについてデータが割り当てられたデータビット列を用意し、用意されたデータビット列に対応する閾値電圧を複数のメモリセルに持たせる。
【図面の簡単な説明】
【０００６】
【図１】２ビット／セル（４ＬＣ）でのデータ保持での閾値電圧分布の例を示す図。
【図２】３ビット／セル（８ＬＣ）でのデータ保持での閾値電圧分布の例を示す図。
【図３】８ＬＣでのデータ保持でのページ毎書き込みのステップの例を示す図。
【図４】８ＬＣでのデータ保持での起こり得る閾値電圧分布の例を示す図。
【図５】第１実施形態に係る半導体記憶装置のブロック図。
【図６】第１実施形態に係るメモリセルアレイの一部の斜視図。
【図７】第１実施形態に係るメモリセルトランジスタの断面図。
【図８】第１実施形態に係るセルトランジスタの状態と対応するデータとの関係を示す図。
【図９】第１実施形態に係るデータ割り当ての例を示す図。
【図１０】第１実施形態に係るデータの固定の別の例を示す図。
【図１１】第２実施形態に係るデータ割り当ての例を示す図。
【図１２】第３実施形態に係るデータ割り当ての例を示す図。
【図１３】第４実施形態に係る閾値電圧分布のシフトを示す図。
【図１４】第４実施形態に係る電圧発生回路の一部を示す図。
【図１５】第４実施形態に係る電圧発生回路の一部の別の例を示す図。
【図１６】第５実施形態に係る閾値電圧分布のシフトを示す図。
【発明を実施するための形態】
【０００７】
多値メモリでは、各メモリセル（セル）の複数ビットに相違するページアドレスが割り当てられている。例えば、２ビット／セル（４ＬＣ）でのデータ保持（４ＬＣモード）では１つのセル列に２ページ（ロアーページおよびアッパーページ）が割り当てられ、３ビット／セルでのデータ保持（８ＬＣモード）では１つのセル列に３ページ（ロアーページ、ミドルページ、アッパーページ）が割り当てられる。同様に、ｘビット／セルでのデータ保持では１つのセル列にｘページが割り当てられる。セルは、セルが保持する複数ビットのデータの組み合わせに応じた閾値電圧を有する。実際には、セル相互間の特性のばらつきに起因して、同じ閾値電圧を有する複数のセルであっても、閾値電圧がばらつく。図１、図２は、それぞれ、４ＬＣ、８ＬＣモードにおける理想的な閾値分布を示している。
【０００８】
図１、図２では、例として、消去状態の閾値分布はＥＲと称され、その次に小さい分布から大きい分布は順にＡレベル、Ｂレベル、Ｃレベル…と称される。セルへの多値データの書き込みは、一般に、例えば図３に示されるように、最下位のページから最上位のページに向かって順に行われる。図３は、８ＬＣの例を示しており、第１、第２、第３ステップで、それぞれ、ロアーページ、ミドルページ、アッパーページが書き込まれる。このような書き込みが用いられるのは、セル相互間の寄生容量によりセルの閾値電圧が変動する現象（Yupin効果）が大きいメモリでYupin効果を抑制するためである。このような書き込み（ページ毎書き込みと称する）をサポートするメモリでは、どの書き込みステップで終了するかの選択を通じて、１セル当たりのデータビットの数を選択できる。すなわち、ロアーページのみ書き込まれれば１セル／１ビット（ＳＬＣ）でのデータ保持、ミドルページまでが書き込まれれば４ＬＣでのデータ保持、アッパーページまで書き込まれれば８ＬＣでのデータ保持を選択できる。よって、ページ毎書き込みのメモリでは、ＳＬＣ、４ＬＣ、８ＬＣ等に専用の書き込みモードが用意される必要は無い。
【０００９】
一方、Yupin効果がほとんどないメモリも知られている。そのようなメモリでは、ページごとに書き込む必要が無い。このため、１つの書き込みステップで複数ページへの書き込みを完了できる。このような書き込み（ページ一括書き込みと称する）は、書き込みの高速化を実現できる。ページ一括書き込みは、ビット数増加による書き込み時間増加をもたらさない。これは、ページ毎書き込みでは１セル当たりのビット数の増加が書き込みに要する時間を長くさせるのと対照的である。しかしながら、一括書き込みは、書き込みの時点での全ページ分のデータを必要とし、複数ページの内の一部のみへの書き込みを行えない。このため、例えば、図４に示されるように分布が一部重なって８ＬＣでの保持が不能な場合、重ならない一部の分布のみを用いてより少ない例えば４ＬＣでの保持が理論的に可能であるにも関わらず、その実行のための手段が無い。このようなメモリは、ＳＬＣでの保持のみが可能であり（ＳＬＣでの保持は全ビット０または１の２状態しか必要としない）、このことは８ＬＣ保持が不能なメモリの代替使用法としては不十分である。
【００１０】
分布間の幅を大きくして重なりを回避することは技術的に可能である。しかしながら、その結果、メモリセルトランジスタをその閾値電圧によらずにオンさせる読み出し電圧ＶＲＥＡＤが大きくなる。しかしながら、電圧ＶＲＥＡＤの上昇は、メモリの消費電力を増大させるので好ましくない。
【００１１】
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
（第１実施形態）
図５は、第１実施形態に係る半導体記憶装置１０のブロック図である。各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現されることが可能である。このため、各ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から以下に説明する。また、各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示されている機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。
【００１３】
図５に示されるように、半導体記憶装置１０は、メモリセルアレイ１、ロウデコーダ２、データ回路・ページバッファ３、カラムデコーダ４、制御回路５、入出力回路６、アドレス・コマンドレジスタ７、電圧発生回路８、コアドライバ９を含んでいる。
【００１４】
半導体記憶装置１０は、複数のメモリセルアレイ（２つのメモリセルアレイを例示）１を含んでいる。メモリセルアレイ１は、プレーンと称される場合がある。メモリセルアレイ１は、複数のブロック（メモリブロック）を含んでいる。各ブロックは、複数のメモリセル（メモリセルトランジスタ）、ワード線ＷＬ、ビット線ＢＬ等を含んでいる。ある複数のメモリセルの記憶空間は１または複数のページを構成する。データはページ単位で読み出される。メモリセルは、Yupin効果をほとんど示さないか非常に小さいYupin効果しか示さず、メモリセルが保持可能な最大でｘビットのデータを一括して書き込まれる（ページ一括書き込み）ことが可能に構成されている。ｘは２以上の自然数である。メモリセルアレイ１の詳細は後述する。
【００１５】
ロウデコーダ２、データ回路・ページバッファ３、カラムデコーダ４の組は、メモリセルアレイ１ごとに設けられている。ロウデコーダ２は、アドレス・コマンドレジスタ７からブロックアドレス信号等を受け取り、また、コアドライバ９からワード線制御信号や選択ゲート線制御信号を受け取る。ロウデコーダ２は、受け取ったブロックアドレス信号、ワード線制御信号、および選択ゲート線制御信号に基づいて、ブロック、ワード線等を選択する。
【００１６】
データ回路・ページバッファ３は、メモリセルアレイ１から読み出されたデータを一時的に保持し、また半導体記憶装置１０の外部から書き込みデータを受け取り、選択されたメモリセルに受け取ったデータを書き込む。データ回路・ページバッファ３は、センスアンプ３ａを含んでいる。センスアンプ３ａは、複数のセンスアンプを含み、複数のビット線ＢＬとそれぞれ接続されたビット線ＢＬ上の電位を増幅する。半導体記憶装置１０は、１つのメモリセルにおいて２ビット以上のデータを保持できる。そのために、データ回路・ページバッファ３は、例えば３つのデータキャッシュ３ｂを含んでいる。第１データキャッシュ３ｂは、ロアーページデータおよびアッパーページデータの一方を保持し、第２データキャッシュ３ｂは、ロアーページデータおよびアッパーページデータの他方を保持する。ロアーページデータは、後述のある複数メモリセルの各２ビットデータのうちの下位ビットの組からなる。アッパーページデータは、ある複数メモリセルの各２ビットデータのうちの上位ビットの組からなる。第３データキャッシュ３ｂは、例えば、ベリファイ読み出しの結果に基づいてメモリセルに再書き込みされる一時的データを保持する。
【００１７】
カラムデコーダ４は、アドレス・コマンドレジスタ７からカラムアドレス信号を受け取り、受け取ったカラムアドレス信号をデコードする。カラムデコーダ４はデコードされたアドレス信号に基づいて、データ回路・ページバッファ３のデータの入出力を制御する。
【００１８】
制御回路５は、アドレス・コマンドレジスタ７から、読み出し、書き込み、消去等を指示するコマンドを受け取る。制御回路５は、コマンドの指示に基づいて、所定のシーケンスに従って電圧発生回路８およびコアドライバ９を制御する。また、制御回路５は、不揮発性の記憶装置５ａを有する。電圧発生回路８は、制御回路５の指示に従って、種々の電圧を発生する。コアドライバ９は、制御回路５の指示に従って、ワード線ＷＬおよびビット線ＢＬを制御するためにロウデコーダ２およびデータ回路・ページバッファ３を制御する。入出力回路６は、コマンド、アドレス、データの半導体記憶装置１０の外部からの入力または半導体記憶装置１０の外部への出力を制御する。
【００１９】
メモリセルアレイ１は、図６に示される構造を有する。図６は、第１実施形態に係るメモリセルアレイの一部の斜視図であり、メモリセルアレイ１中の複数のブロックの１つを示している。図６に示されるように、メモリセルアレイ１は、複数のビット線ＢＬと、複数のソース（セルソース）線ＳＬと、ブロックを有する。ソース線ＳＬはロウ方向に延びる。ビット線ＢＬは、カラム方向に延びる。カラム方向はロウ方向に直交する。ブロックは、ロウ方向およびカラム方向に沿って行列状に配列された複数のメモリユニットＭＵを有する。ブロックにおいて、１本のビット線ＢＬには、複数のメモリユニットＭＵが接続されている。
【００２０】
メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択ゲートトランジスタＳＳＴｒ、およびドレイン側選択ゲートトランジスタＳＤＴｒを有する。メモリストリングＭＳは、基板ｓｕｂの積層方向に沿って上方に位置する。メモリストリングＭＳは、直列接続されたｚ＋１個（ｚは例えば１５）のメモリセルトランジスタＭＴｒ０〜ＭＴｒ１５およびバックゲートトランジスタＢＴｒを含んでいる。末尾に数字を伴った参照符号（例えばセルトランジスタＭＴｒ）が相互に区別される必要がない場合、末尾の数字が省略された記載が用いられ、この記載は全ての数字付きの参照符号を指すものとする。セルトランジスタＭＴｒ０〜ＭＴｒ７は、この順で、積層方向に沿って基板ｓｕｂに近づく方向に並んでいる。セルトランジスタＭＴｒ８〜ＭＴｒ１５は、この順で、積層方向に沿って基板ｓｕｂから離れる方向に沿って並んでいる。セルトランジスタＭＴｒは、後に詳述するように、半導体柱ＳＰ、半導体柱ＳＰの表面の絶縁膜、ワード線（制御ゲート）ＷＬをそれぞれ含んでいる。バックゲートトランジスタＢＴｒは、最も下のセルトランジスタＭＴｒ７、ＭＴｒ８の間に接続されている。
【００２１】
選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒは、それぞれ、最も上のセルトランジスタＭＴｒ０、ＭＴｒ１５の積層方向に沿った上方に位置する。トランジスタＳＳＴｒのドレインは、セルトランジスタＭＴｒ０のソースに接続されている。トランジスタＳＤＴｒのソースは、セルトランジスタＭＴｒ１５のドレインに接続されている。トランジスタＳＳＴｒのソースは、ソース線ＳＬに接続される。トランジスタＳＤＴｒのドレインは、ビット線ＢＬに接続される。
【００２２】
ブロック中のロウ方向に沿って並ぶ複数メモリユニットＭＵの各セルトランジスタＭＴｒ０のゲートは、ワード線ＷＬ０に共通接続されている。同様に、ブロック中のロウ方向に沿って並ぶ複数メモリユニットＭＵの各セルトランジスタＭＴｒ１〜ＭＴｒ１５の各ゲートは、それぞれワード線ＷＬ１〜ＷＬ１５に共通接続されている。ワード線ＷＬは、ロウ方向に延びる。各ブロック中のロウ方向に沿って並びかつビット線ＢＬ０〜ＢＬｍにそれぞれ接続されたストリング中のセルトランジスタＭＴｒのうちでワード線を共有するセルトランジスタＭＴｒの組は、物理セクタを構成する。物理セクタによる記憶空間は、１または複数のページを構成する。バックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通に接続されている。上記のように、各メモリセルは最大でｘビットのデータを保持可能である。よって、１つの物理セクタに、最大でｘページが割り当てられる。物理セクタの一部の記憶空間から１または複数のページが構成されてもよい。
【００２３】
ブロック中のロウ方向に沿って並ぶ複数メモリユニットＭＵの各トランジスタＳＤＴｒのゲートは、ドレイン側選択ゲート線ＳＧＤＬに共通接続されている。カラム方向に沿って並ぶ複数のメモリユニットＭＵの各トランジスタＳＤＴｒのドレインは、同じビット線ＢＬに接続されている。選択ゲート線ＳＧＤＬはロウ方向に延びる。
【００２４】
ブロック中のロウ方向に沿って並ぶ複数メモリユニットＭＵの各トランジスタＳＳＴｒのゲートは、ソース側選択ゲート線ＳＧＳＬに共通接続されている。カラム方向に沿って並ぶ２つのメモリユニットＭＵのトランジスタＳＳＴｒのソースは、同じソース線ＳＬに接続されている。ブロック中のロウ方向に沿って並ぶ複数メモリユニットＭＵの各トランジスタＳＳＴｒのソースは、同じソース線ＳＬに接続されている。選択ゲート線ＳＧＳＬおよびソース線ＳＬは、ロウ方向に延びる。
【００２５】
セルトランジスタＭＴｒは、図７に示す構造を有する。図７は、第１実施形態に係るセルトランジスタの断面図である。ワード線（ゲート）ＷＬは、例えばポリシリコンあるいはポリサイドからなる。複数のワード線ＷＬおよびその間の絶縁膜を貫く孔が形成されている。孔の表面には、絶縁膜ＩＮ２が形成されており、孔の中に半導体柱ＳＰが形成されている。半導体柱ＳＰは、積層方向に延び、ロウ方向およびカラム方向からなる平面に沿って行列状に並び、例えば不純物を導入された半導体（例えばシリコン）からなる。
【００２６】
絶縁膜ＩＮ２は、トンネル絶縁膜ＩＮ２ａ、電荷蓄積膜ＩＮ２ｂ、電極間絶縁膜ＩＮ２ｃを含んでいる。トンネル絶縁膜ＩＮ２ａは、例えば酸化シリコン（ＳｉＯ２）からなる。電荷蓄積膜ＩＮ２ｂは、トンネル絶縁膜ＩＮ２ａ上に形成される。電荷絶縁膜ＩＮ２ｂは、電荷を蓄積し、例えば窒化シリコン（ＳｉＮ）からなる。電極間絶縁膜ＩＮ２ｃは、電荷蓄積膜ＩＮ２ｂ上に形成される。電極間絶縁膜ＩＮ２ｃは、例えば酸化シリコンからなる。ワード線ＷＬの電位および電荷蓄積膜ＩＮ２ｂ中のキャリアの個数に応じて半導体柱ＳＰを流れるセル電流が変化し、これを利用してセルトランジスタＭＴｒはデータを不揮発に記憶する。
【００２７】
上記のように、メモリセルは最大ｘビットのデータを保持可能である。よって、メモリセルは、全２ｘ（＝Ｘ）個の閾値電圧のいずれかを付与される。１つの閾値電圧に、複数の組み合わせのうちの複数ビットのデータに基づいた１つが対応する。図８は、第１実施形態に係るセルトランジスタの状態と対応するデータとの関係の例を示している。特に、図８は、１つのセルトランジスタＭＴｒが２ビットデータを保持する例を示している。２ビット／セル（４ＬＣ）でのデータ保持のために、セルトランジスタＭＴｒは４つの可変の閾値電圧を有し得る。セルトランジスタＭＴｒは、その電荷蓄積膜ＩＮ２ｂ中のキャリアの量の制御を通じて、所望の閾値電圧Ｖｔを有するように制御される。実際には、セルトランジスタＭＴｒ相互間の特性のばらつきに起因して、同じ閾値電圧Ｖｔを付与された複数のセルトランジスタＭＴｒであっても、閾値電圧Ｖｔはばらついて図８に示されるように分布を有する。最も低い電圧の分布ＥＲは、セルトランジスタＭＴｒに対する消去によって得られる。分布Ａ〜ＣはセルトランジスタＭＴｒに対する書き込みによって得られる。
【００２８】
２ビット／セルのデータ保持のために、２ビットが２つのページアドレスにそれぞれ対応付けられる。すなわち、ロアーページのデータとアッパーページのデータが１つのメモリセルによって保持される。図８に示されるように、例えばロアーページのデータ“１”は、分布Ｅと分布Ａに対応し、ロアーページのデータ“０”は分布Ｂと分布Ｃに対応する。アッパーページのデータ“１”は分布Ｅと分布Ｃに対応し、アッパーページのデータ“０”は分布Ａと分布Ｂに対応する。
【００２９】
このような対応付けにより、ロアーページのビットについては、電圧ＶＢＲをワード線ＷＬに印加することを通じた読み出しによって、“１”および”０”のいずれのデータが保持されているかが判定されることが可能である。すなわち、分布Ｅまたは分布Ａに含まれる閾値電圧を有するセルトランジスタＭＴｒは、電圧ＶＢＲをワード線ＷＬにおいて受け取るとオンする。この結果、セル電流がセルトランジスタＭＴｒを介してビット線ＢＬからソース線ＳＬに向かって流れる。一方、分布Ｂまたは分布Ｃに含まれる閾値電圧を有するセルトランジスタＭＴｒは、電圧ＶＢＲをワード線ＷＬにおいて受け取ってもオンせず、セル電流が流れない。このようなセル電流の違いが、センスアンプ３ａにより検出され、読み出し対象のセルトランジスタＭＴｒが下位ビットにおいて“０” データを保持しているか“１”データを保持しているかが判定される。
【００３０】
アッパーページのビットについては、電圧ＶＡＲとＶＣＲをワード線ＷＬに印加することを通じて流れるセル電流に対してデータ回路・ページバッファ３中で所定の演算を行うことによって、データが識別される。すなわち、電圧ＶＡＲとＶＣＲとの間の閾値電圧を有するセルトランジスタＭＴｒは上位ビットにおいて“０”データを保持すると判定され、電圧ＶＡＲより低いまたは電圧ＶＣＲより高い閾値電圧を有するセルトランジスタＭＴｒは上位ビットにおいて“１”データを保持すると判定される。電圧ＶＲＥＡＤは、セルトランジスタＭＴｒを、その保持データによらずにオンさせる電圧である。
【００３１】
以上が、一般的な４ＬＣの一例である。３ビット以上の記憶方式についても、上記の動作に更に上位のページデータに応じ、閾値電圧分布を８通り以上に分割する動作が加わるのみであるので、基本的な動作は同様である。
【００３２】
図９は、第１実施形態に係るデータ割り当ての例を示している。第１実施形態は、図９のようなデータ割り当てを使用して、ＮＬＣでのデータ保持（ＮＬＣモード）を疑似的に実現する。Ｎは、１セル当たりの使用される閾値電圧の個数であり、Ｎ＝２ｎ＋１である。ｎはページ番号であり、０またはｘ−１以下の自然数である。各列は１つのモードに相当し、ｘ＝０の場合はＳＬＣモードに相当する。各行は１つのページに相当し、上から下に向かって最下位ページ（第０ページ）から最上位ページ（第ｘ−１ページ）に亘って昇順に並んでいる。図９に示されるように、疑似ＮＬＣモードでは、ＮＬＣモードと同様に、第０ページ〜第ｎページは、保持されるデータに応じて１または０を保持する。すなわち、１つの物理セクタ中の全セルトランジスタＭＴｒは、最下からｎ＋１個（＝ｉ個（ｉはｘ未満の自然数））のビット（第０ビット〜第ｎビット）において保持されるデータに応じて１または０を保持する。一方、疑似ＮＬＣモードでは、第ｎ＋１ページ〜第ｘ−１ページのデータは１に固定される。すなわち、１つの物理セクタ中の全セルトランジスタＭＴｒは、残りのｘ−ｉ個のビット（第ｎ＋１ビット〜第ｘ−１ビット）において１を保持することになる。具体例として、疑似４ＬＣモードでは、ある１つの物理セクタの第０、第１ページにおいて１または０を保持し、第２ページ〜第ｘ−１ページにおいて１を保持する。制御回路５は、このようなデータを保持しない（データを定義されていない）ページには固定のデータを割り当てた書き込みを行えるように構成されている。すなわち、制御回路５は、データを保持しないページに固定値を割り当ててビット列を用意し、用意されたビット列に対応する閾値電圧をページ一括書き込みにより１つの物理セクタ中の全セルトランジスタに付与するように構成されている。
【００３３】
制御回路５は、上記のようにページ一括書き込みを行えるように構成されている。ページ一括書き込みでは、書き込み対象の物理セクタは、全ページの内のいくつかのみにデータが書かれた状態を経ない。このことは、ページ毎書き込み（図３を参照されたい）と対照的である。制御回路５は、物理セクタの中の実際に書き込まれた（定義されたデータを保持する）ページからのみデータを読み出す。
【００３４】
制御回路５は、例えば、ブロックごとに、または一部のブロックについて、または一部のページについて、または半導体記憶装置１０の全体（全ブロック）について、いずれの値の疑似ＮＬＣモードで動作すべきかのパラメータを不揮発に保持する。このパラメータは、半導体記憶装置１０がサポートする全ｘビットのうちの使用されるビット数ｉに対応する。このパラメータは、例えば制御回路５中のセルトランジスタ（ページ）に不揮発に保持されており、例えば半導体記憶装置５の出荷時には設定されている。そして、半導体記憶装置１０が電源供給を受けると、制御回路５は、パラメータを読み出し、記憶装置５ａ（例えばレジスタ）に保持する（パワーオンリード）。
【００３５】
ここまでの説明では、最下から連続する番号のページがデータ保持に使用される。これに代えて、任意の連続または非連続の番号のページが使用されてもよい。具体的には、疑似ＮＬＣモード（Ｎ＝２ｎ＋１）では、全第０〜第ｘ−１ページのうち、任意の計（ｎ＋１）のページが使用される。すなわち、疑似ＮＬＣモードでは、１つの物理セクタ中の全セルトランジスタＭＴｒは、全第０ビット〜第ｘ−１ビットのうち、任意のｎ＋１（＝ｉ）個のビットにおいて、保持されるデータに応じて１または０を保持する。この物理セクタ中の全セルトランジスタは、残りのｘ−ｉ個のビットにおいて１を保持する。具体例として、疑似４ＬＣモードでは、ある１つの物理セクタの第０、第２ページにおいて１または０を保持し、第２ページおよび第３〜第ｘ−１ページにおいて１を保持する。さらに具体的な例として、半導体記憶装置１が８ＬＣでのデータを保持するように構成されていて、疑似４ＬＣモードでデータが保持される場合、ロアーページおよびアッパーページがデータ保持に使用され、ミドルページは１を保持する。
【００３６】
さらに、ここまでの説明では、データを保持しないページのデータは１に固定される。しかしながら、１データに代えて０データに固定されても、疑似ＮＬＣモードを実現できる。この０データ固定の場合、図１０のようになる。図１０は、第１実施形態に係るデータの固定の別の例を示している。また、図１０は、８ＬＣモードで４ＬＣモードを疑似的に実現する場合の例である。図１０に示されるように、アッパーページが０データに固定されると、４ＬＣモードでは４つのレベルが必要であるにも関わらず、ＥＲ、Ａ、Ｂ、Ｅ、Ｆレベルの５レベルが使用されることになる。しかしながら、読み出しの際、制御回路５は、疑似ＮＬＣモードでデータが書き込まれたことを認識しており、このため、アッパーページを読まない。そして、制御回路５は、ミドルページおよびロアーページのみを読む。よって、実質的に、ＥＲレベルを除く４つのＡ、Ｂ、Ｅ、Ｆレベルで疑似的に４ＬＣが適切に実現されることになる。
【００３７】
以上説明したように第１実施形態によれば、データを保持しないページが全て固定の同じデータを保持するように、書き込みが行われる。このため、ｘページへのページ一括書き込みを用いかつページ毎書き込みをサポートしない半導体記憶装置においても、ｘ未満のページを使用する疑似的な多値モードを実現できる。このため、特定のページ（またはブロック）のみを他と異なる多値モードで使用することができる。例えば、ブロックごとに１セル当たりのデータ保持ビット数が決まっている場合、あるブロック中のある物理セクタでのみこのような本来の多値モードと異なる多値モードを使用することができる。このことは、ページ毎書き込みをサポートしない半導体記憶装置でも、ある多値モードでは閾値分布の不具合（例えば重なり）等により使用できない物理セクタを別の多値モードの使用を通じて救済する可能性を残せる。
【００３８】
また、半導体記憶装置１０が疑似多値モードを実現できるため、半導体記憶装置１０を制御するメモリコントローラが、多値モード（例えば、４ＬＣ、８ＬＣ、１６ＬＣ…のいずれか）を選択できる。例えば、メモリコントローラは、半導体記憶装置１０に書き込めるデータの量に余裕がある場合には、４ＬＣで書き込み、残りの記憶容量が少なくなると、８ＬＣで書き込む。記憶容量が多く残っている間には、セル当たり少ないビット数のモードで書き込むことにより、高速な書き込みおよび読み出しが可能である。
【００３９】
（第２実施形態）
第２実施形態は、データを保持しないページに割り当てられるデータが、第１実施形態のものと異なる。図１１は、第２実施形態に係るデータ割り当ての例を示している。図１１に示されるように、疑似ＮＬＣモードでは、第ｎ＋１ページ〜第ｘ−１ページのデータはそれぞれ第ｎページ〜第ｘ−２ページのデータと同じにされる。したがって結果として、第ｎ＋１ページ〜第ｘ−１ページは、第ｎページのデータと同じデータを保持する。すなわち、１つの物理セクタ中の全てのセルトランジスタＭＴｒは、疑似ＮＬＣモードでは、第ｎ＋１ビットから最上の第ｘ−１ビットにおいて、第ｎビットと同じ値を保持することになる。一方、第０ページ〜第ｎページは、保持されるデータに応じて１または０を保持する。制御回路５は、このようなデータを保持しないページに特定のデータを割り当てた書き込みを行えるように構成されている。第２実施形態において記述した点以外の事項は、第１実施形態と同じである。
【００４０】
以上説明したように第２実施形態によれば、データを保持しないページが１つ少ない番号のページと同じデータを保持するように、書き込みが行われる。このため、第１実施形態と同じ利点を得られる。
【００４１】
（第３実施形態）
第３実施形態は、データを保持しないページに割り当てられるデータが、第１実施形態のものと異なる。図１２は、第３実施形態に係るデータ割り当ての例を示している。図１２に示されるように、疑似ＮＬＣモードでは、第ｎ＋１ページ〜第ｘ−１ページのデータは０または１の任意のものにされる。データを保持しないページに割り当てられるデータが、全て０または１に固定されれば、第１実施形態と同じである。一方、第３実施形態では、データ保持しないページの各ビットに任意の値が割り当てられ得る。制御回路５は、このようなデータを保持しないページに特定のデータを割り当てた書き込みを行えるように構成されている。第３実施形態において記述した点以外の事項は、第１、第２実施形態と同じである。
【００４２】
以上説明したように第３実施形態によれば、データを保持しないページが０または１の任意のデータを保持するように、書き込みが行われる。このため、第１実施形態と同じ利点を得られる。
【００４３】
（第４実施形態）
第４実施形態は、第１〜第３実施形態に対して付加的に使用される。第１〜第３実施形態によって、ＮＬＣモード用に用意されているＮ個の閾値電圧分布の数は、Ｎ個未満になる。この結果、閾値電圧分布の組み合わせの一部の間隔に余裕が生まれる。そこで、図１３に示されるように、閾値電圧分布の位置を、元々の位置すなわち最大個数の閾値電圧分布が使用される場合の位置からずらされる。図１３は、第４実施形態に係る閾値電圧分布のシフトを示している。より具体的には、以下の通りである。図１３は、例として最大８個の閾値電圧分布を使用するページ一括書き込みを用いる半導体記憶装置において、疑似ＮＬＣモードによって４個の閾値分布を使用する場合を示している。図１３は、また、例として、ＥＲ、Ａ、Ｆ、Ｇレベル、すなわちそれぞれ１１１データ、０１１データ、０１０データ、１１０データを使用する例に関する。すなわち、図１３は、ミドルページが１に固定された例に関する。
【００４４】
この例では、Ａレベルの分布とＦレベルの分布（最小のＦレベル）との間隔、すなわち最大のＡレベルと最小のＦレベルとの間隔は大きい。一方、Ｆレベルの分布とＧレベルの分布との間隔は小さい。そこで、Ａレベル分布がΔｖ１だけ正方向にシフトされ、および／またはＦレベル分布がΔｖ２だけ負方向にシフトされる。このシフトは、書き込みの一環のベリファイ読み出しレベルをシフトすることにより行われる。すなわち、デフォルトすなわち疑似ＮＬＣモード不使用時のＡレベル書き込み用ベリファイ電圧ＶＡＶが、電圧ＶＡＶ´にシフトされる。電圧ＶＡＶ´は電圧ＶＡＶよりΔｖ１だけ大きい。同様に、デフォルトのＦレベル書き込み用ベリファイ電圧ＶＡＦが、電圧ＶＦＶ´にシフトされる。電圧ＶＦＶ´は電圧ＶＦＶよりΔｖ２だけ小さい。
【００４５】
読み出しに使用される読み出し電圧も同様にシフトされる。すなわち、デフォルトのＡレベル判定用読み出し電圧ＶＡが、電圧ＶＡ´にシフトされる。電圧ＶＡ´は電圧ＶＡよりΔｖ１だけ大きい。同様に、デフォルトのＦレベル判定用読み出し電圧ＶＦが、電圧ＶＦ´にシフトされる。電圧ＶＦ´は電圧ＶＦよりΔｖ２だけ小さい。
【００４６】
以上のような各電圧のシフトにより、４つの分布は、元々の位置での分布よりも均等になる。
【００４７】
制御回路５は、疑似ＮＬＣモードの詳細に基づいて定まる電圧シフトを実行できるように構成されている。また、制御回路５は、書き込みが、階段状に増加する複数の書き込み電圧の連続的な印加により行われるような場合に、１回目の電圧印加を、セルトランジスタの閾値がシフトされた目標値を超えないように調整するように構成されていてもよい。
【００４８】
電圧シフトは、例えば図１４の回路により実行される。図１４は、第４実施形態に係る電圧発生回路８の一部を示している。図１４は、特に、ワード線ＷＬに印加される電圧を生成する部分を示している。図１４に示されるように、電源電位ＶＤＤと接地電位ＶＳＳとの間に複数の抵抗素子２１が直列接続されている。電位ＶＤＤは、ＤＡＣ（digital analog converter）２２により種々の値に分圧されて、そのうちの選択された値がＤＡＣ２２から出力される。ＤＡＣ２２は、複数の転送ゲート２４を有する。各転送ゲート２４は、抵抗素子２１の複数の接続ノードのいずれか１つとＤＡＣ２２の出力との間に接続されている。また、各転送ゲート２４は、並列接続されたｎ型ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）とp型ＭＯＳＦＥＴを含んでいる。ＤＡＣ２２の出力は、オペアンプ２５の非反転入力に供給される。オペアンプ２５は、ワード線ＷＬに印加される電圧を出力し、抵抗素子２６を介して自身の反転入力に供給され、抵抗素子２７を介して接地されている。複数の転送ゲート２４のうちの導通されるものを適切に選択することにより、選択された値がＤＡＣ２２から出力される。そのために、各転送ゲート２４は、Ｍ対２Ｍデコーダ３１の複数の出力のうちの１つを受け取る。デコーダ３１は、後述の入力に基づいて選択される転送ゲート２４をオンさせるための信号を出力する。
【００４９】
印加される電圧のデフォルト値がＭビット全加算器３２に印加される。デフォルト値は、各動作における元々の値であり、例えばセルトランジスタに保持されており、パワーオンリードによって制御回路５中の記憶装置５ａに保持される。例えば、電圧発生回路８が図１３のＡレベル用のベリファイ電圧を発生するときは、デフォルト電圧はＶＡＶである。デフォルト値はＭビットにより表示される。
【００５０】
加算器３２は、また、疑似ＮＬＣモード時にシフト対象の電圧（例えば電圧ＶＡＶ）に加えられる正または負のシフト量（例えばΔｖ１）を示す値を受け取る。シフト量は可変であり、例えば必要な種々のシフト量が予め決定され、そのようなシフト量が例えばセルトランジスタにより保持されており、パワーオンリードによって記憶装置５ａに保持される。デフォルトの電圧が使用される場合、シフト量はゼロである。シフト量もＭビットにより表示される。加算器３２は、デフォルト値とシフト量の和をマルチプレクサ３３に供給する。
【００５１】
マルチプレクサ３３は、また、ＳＬＣモード用の値を受け取る。ＳＬＣモード用の値は、ＳＬＣモードで使用される電圧の値であり、Ｍビットで表示される。ページ一括書き込みを使用する半導体記憶装置（実施形態の半導体記憶装置１０も含む）は、特別な仕組みが無くとも、ＳＬＣモードを実行できる。ＳＬＣモードは、１物理セクタ中の全てのページが０を保持するか、１を保持するかの状態の選択で実現されるからである。しかしながら、もちろん、ＳＬＣ専用のモードが用意されていてもよい。マルチプレクサ３３は、制御回路５から信号Ｓ１を受け取る。信号Ｓ１は、加算器３２の出力またはＳＬＣモード用の値のいずれかを選択する。
【００５２】
マルチプレクサ３３の出力すなわちＭビットの電圧値は、デコーダ３１に供給される。デコーダ３１は、上記のように、Ｍビット値により特定される電圧がＤＡＣ２２から出力されるように適切な転送ゲート２４をオンさせるための信号を出力する。
【００５３】
選択された量だけシフトされた電圧を出力することは、図１５の回路を用いて行われてもよい。図１５は、第４実施形態に係る電圧発生回路８の一部の別の例を示している。図１５は、特に、ワード線ＷＬに印加される電圧を生成する部分の別の例を示している。図１４の回路は、デフォルト値への加算を通じて、選択された量だけシフトされた電圧を出力する。一方、図１５の回路は、デフォルト値と、シフト済みの種々の電圧値からの選択を通じて、目的の電圧を出力する。
【００５４】
図１５に示されるように、マルチプレクサ３３は、図１４での加算器３２に代えてマルチプレクサ３５の出力を受け取る。マルチプレクサ３５は、デフォルトの電圧値、および相違する複数のシフトされた電圧値を受け取る。シフトされた値は、電圧発生回路８で使用される値に従って予め用意され、例えばセルトランジスタに保持されており、パワーオンリードによって記憶装置５ａに保持される。マルチプレクサ３５は、制御回路５から信号Ｓ２を受け取る。信号Ｓ２は、マルチプレクサ３５の複数入力のうちの１つを選択する。図１５の回路のその他の要素および接続は、図１４のものと同じである。
【００５５】
以上説明したように第４実施形態によれば、組み合わせられた第１〜第３実施形態と同じ利点を得られる。また、第４実施形態によれば、閾値電圧分布の間引きによって利用可能になった分布間の大きな間隔を利用して、閾値電圧がシフトされる。これにより、閾値分布の分布をより均一にして、分布間のマージンを大きくできる。このことは、半導体記憶装置１０の動作マージンの増加に繋がる。
【００５６】
（第５実施形態）
第５実施形態は、第４実施形態に対して付加的に使用される。第４実施形態と同じく第１〜第３実施形態によって、閾値電圧分布の組み合わせの一部の間隔に余裕が生まれる。そこで、図１６に示されるように、第４実施形態のように閾値電圧分布がシフトされことに加えて、読み出し電圧ＶＲＥＡＤも元々の位置からシフトされる。図１６は、第５実施形態に係る閾値電圧分布のシフトを示している。
【００５７】
図１６も、図１３と同じく、例として最大８個の閾値電圧分布を使用するページ一括書き込みを用いる半導体記憶装置において、疑似ＮＬＣモードによって４個の閾値分布を使用する場合を示している。また、図１３と同じ例として、デフォルトのＡレベル用ベリファイ電圧ＶＡＶが電圧ＶＡＶ´にシフトされ、デフォルトのＦレベル用ベリファイ電圧ＶＡＦが電圧ＶＦＶ´にシフトされている。さらに、デフォルトのＧレベル用ベリファイ電圧ＶＧＶが電圧ＶＧＶ´にシフトされている。電圧ＶＧＶ´は電圧ＶＧＶよりΔｖ３だけ小さい。さらに、読み出し電圧ＶＲＥＡＤもＶＲＥＡＤ´にシフトされている。電圧ＶＲＥＡＤ´は電圧ＶＲＥＡＤよりΔｖ４だけ小さい。電圧ＶＲＥＡＤは、上記のように、メモリセルトランジスタをその閾値電圧によらずにオンさせる電圧である。
【００５８】
電圧ＶＧＶおよびＶＲＥＡＤのシフトは、第４実施形態の図１４、図１５の回路を用いて実現できる。
【００５９】
以上説明したように第５実施形態によれば、第４実施形態と同じく、閾値電圧分布の間引きにより、第４実施形態と同じ利点を得られる。また、第５実施形態によれば、閾値電圧分布の間引きによって利用可能になった分布間の大きな間隔を利用して、電圧ＶＲＥＡＤが減じられる。電圧ＶＲＥＡＤは他の種々の閾値電圧に応じた読み出し電圧のいずれよりも本質的に大きい。このため、電圧ＶＲＥＡＤを減じることは、半導体記憶装置１０の消費電力を大きく減じることに繋がる。
【００６０】
その他、各実施形態は、上記のものに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。
【００６１】
実施形態は、以下の態様を取り得る。
【００６２】
［１］複数のメモリセルの各々に複数の閾値電圧のいずれかを持たせることにより前記複数のメモリセルの各々において複数のビットのデータを保持し、
保持されるデータビット列のいずれかにおいてのみデータが保持された状態を経ずに、前記保持されるデータビット列に対応する閾値電圧を前記複数のメモリセルに持たせ、
保持されるデータを有しないビットに予め定められた値を割り当てて、前記複数のビットの全てについてデータが割り当てられたデータビット列を用意し、
前記用意されたデータビット列に対応する閾値電圧を前記複数のメモリセルに持たせる、
ように構成されたことを特徴とする半導体記憶装置。
【００６３】
［２］前記複数のメモリセルの各々において最大ｘ（ｘは２以上の自然数）ビットのデータを保持し、
ｘビットのうちのｉ個のビット（ｉはｘ未満の自然数）において保持されるべきデータを保持し、ｘビットのうちの残りのｘ−ｉ個のビットに前記予め定められた値を割り当てる、
ように構成され、
前記用意されたデータビット列に対応する閾値電圧を前記複数のメモリセルに持たせることは、２ｘ個の閾値電圧のうちの前記用意されたデータビット列に対応する２ｉ個の閾値電圧のいずれかを持たせることを具備する、
ことを特徴とする［１］の半導体記憶装置。
【００６４】
［３］前記ｉ個のビットは、前記ｘビットのうちの最下から連続するｉ個のビットを具備する、ことを特徴とする［２］の半導体記憶装置。
【００６５】
［４］前記２ｘ個の閾値電圧のうちの少なくとも１つの値を本来の値からシフトさせるように構成されたことを特徴とする［３］に記載の半導体記憶装置。
【００６６】
［５］前記用意されたデータビット列に対応する閾値電圧を有する前記複数のメモリセルのために、この複数のメモリセルの閾値電圧によらずにこの複数のメモリセルをオンさせる電圧の値を本来の値より小さくするように構成されたことを特徴とする［４］に記載の半導体記憶装置。
【００６７】
［６］前記複数のメモリのうちの少なくとも１つについてｉの値を保持することを特徴とする［５］に記載の半導体記憶装置。
【００６８】
［７］前記予め定められた値は、前記ｘ−ｉ個のビットについて０または１または１つ下のビットと同じ値であるか、前記ｘ−ｉ個のビットについて互いに独立の任意の値である、ことを特徴とする［６］に記載の半導体記憶装置。
【符号の説明】
【００６９】
１…メモリセルアレイ、２…ロウデコーダ、３…データ回路・ページバッファ、４…カラムデコーダ、５…制御回路、６…入出力回路、７…アドレス・コマンドレジスタ、８…電圧発生回路、９…コアドライバ、１０…半導体記憶装置、３ａ…センスアンプ、３ｂ…データキャッシュ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…ソース線、ＭＵ…メモリユニット、ＭＳ…メモリストリング、ＳＤＴｒ、ＳＳＴｒ…選択ゲートトランジスタ、ＭＴｒ…メモリセルトランジスタ、ＳＧＤＬ、ＳＧＳＬ…選択ゲート線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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