(57)【要約】【課題】移動度が高く、且つ、欠陥密度も低減された薄膜トランジスタの半導体層用酸化物を提供する。【解決手段】本発明に係る薄膜トランジスタの半導体層用酸化物は、酸化物を構成する金属元素がＩｎ、Ｚｎ、およびＳｎで構成されており、酸化物の欠陥密度は７．５×１０15ｃｍ-3以下、移動度は１５ｃｍ2／Ｖｓ以上を満足する。【選択図】なし【特許請求の範囲】
【請求項１】
薄膜トランジスタの半導体層に用いられる酸化物であって、
前記酸化物を構成する金属元素は、Ｉｎ、Ｚｎ、およびＳｎで構成されると共に、
前記酸化物の欠陥密度は７．５×１０15ｃｍ-3以下、移動度は１５ｃｍ2／Ｖｓ以上を満足することを特徴とする薄膜トランジスタの半導体層用酸化物。
【請求項２】
前記酸化物は、酸素を除く全金属元素に対する各金属元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、および［Ｓｎ］としたとき、以下の関係を満足するものである請求項１に記載の半導体層用酸化物。
１≦［Ｉｎ］、５０≦［Ｚｎ］≦９５、１≦［Ｓｎ］≦３０
【請求項３】
前記酸化物を薄膜トランジスタの半導体層に成膜するときの酸素分圧が１５体積％以上である請求項１または２に記載の半導体層用酸化物。
【請求項４】
請求項１〜３のいずれかに記載の半導体層用酸化物を薄膜トランジスタの半導体層に備えた薄膜トランジスタ。
【請求項５】
請求項４に記載の薄膜トランジスタを備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（ＴＦＴ）の半導体層用酸化物、薄膜トランジスタ、および表示装置に関する。詳細には、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に好適に用いられるＴＦＴの半導体層用酸化物、上記半導体層用酸化物を備えたＴＦＴ、および上記ＴＦＴを備えた表示装置に関するものである。
【背景技術】
【０００２】
アモルファス（非晶質）酸化物半導体は、汎用のアモルファスシリコン（ａ−Ｓｉ）に比べて高いキャリア移動度を有し、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。
【０００３】
酸化物半導体のなかでも、インジウム、亜鉛、スズ、および酸素からなるアモルファス酸化物（Ｉｎ−Ｚｎ−Ｓｎ−Ｏ、以下「ＩＺＴＯ」と呼ぶ場合がある。）は、非常に高いキャリア移動度を有するため、ＴＦＴの半導体層に好適に用いられる。
【０００４】
酸化物半導体を薄膜トランジスタの半導体層として用いる場合、キャリア濃度（移動度）が高いだけでなく、半導体層中の欠陥密度を低減することも非常に重要である。
【０００５】
例えば特許文献１には、酸化物半導体の不均一な組成による欠陥を低減し、酸化物半導体のトランスファ特性を改善するため、酸化物半導体からなる半導体基体を、水素プラズマまたは水素ラジカルに曝した後、上記半導体基体を水蒸気雰囲気に曝す方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１７１５１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、移動度が高く、且つ、欠陥密度も低減された薄膜トランジスタの半導体層用酸化物を提供することにある。本発明の他の目的は、上記半導体層用酸化物を備えた薄膜トランジスタ、および表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決し得た本発明に係る薄膜トランジスタの半導体層用酸化物は、薄膜トランジスタの半導体層に用いられる酸化物であって、前記酸化物を構成する金属元素は、Ｉｎ、Ｚｎ、およびＳｎで構成されると共に、前記酸化物の欠陥密度は７．５×１０15ｃｍ-3以下、移動度は１５ｃｍ2／Ｖｓ以上を満足するところに要旨を有するものである。
【０００９】
本発明の好ましい実施形態において、上記酸化物は、酸素を除く全金属元素に対する各金属元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、および［Ｓｎ］としたとき、１≦［Ｉｎ］、５０≦［Ｚｎ］≦９５、１≦［Ｓｎ］≦３０の関係を満足するものである。
【００１０】
本発明の好ましい実施形態において、上記酸化物を薄膜トランジスタの半導体層に成膜するときの酸素分圧は１５体積％以上である。
【００１１】
本発明には、上記のいずれかに半導体層用酸化物を薄膜トランジスタの半導体層に備えた薄膜トランジスタも含まれる。
【００１２】
更に本発明には、上記の薄膜トランジスタを備えた表示装置も含まれる。
【発明の効果】
【００１３】
本発明によれば、移動度が高く、且つ、欠陥密度も低減された薄膜トランジスタの半導体層用酸化物を提供することができる。本発明の半導体層用酸化物を備えた薄膜トランジスタを用いれば、信頼性の高い表示装置が得られる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の薄膜トランジスタを説明するための概略断面図である。
【図２】図２は、実施例において、ＩＣＴＳ法による欠陥密度の測定に用いたＭＩＳ構造素子を説明するための概略断面図である。
【図３】図３は、実施例において、ＩＣＴＳ測定におけるリバース電圧とパルス電圧（酸素分圧４体積％、１０体積％、２０体積％、３０体積％）を決定するためのＣ（容量）−Ｖ（電圧）曲線である。
【図４】図４は、実施例において、成膜時の酸素分圧を４〜３０体積％の範囲で変化させたときのドレイン電流−ゲート電圧特性（Ｉｄ−Ｖｇ特性）の結果を示すグラフである。
【図５】図５は、実施例において、成膜時の酸素分圧と、欠陥密度または移動度の関係を示すグラフである。
【発明を実施するための形態】
【００１５】
本発明者らは、移動度が高く、且つ、欠陥密度も低減された薄膜トランジスタの半導体層用酸化物を提供するため、特に当該酸化物を構成する金属元素がＩｎ、Ｚｎ、およびＳｎであるＩｎ−Ｚｎ−Ｓｎ−Ｏ（ＩＺＴＯ）について検討を行なった。欠陥密度の測定は、ＩＣＴＳ法（Ｉｓｏｔｈｅｒｍａｌ  Ｃａｐａｃｉｔａｎｃｅ  Ｔｒａｎｓｉｅｎｔ  Ｓｐｅｃｔｒｏｓｃｏｐｙ、等温容量過渡分光法；詳細は後述する。）を用いて行なった。
【００１６】
その結果、従来のようにＴＦＴのドレイン電流−ゲート電圧特性（Ｉｄ−Ｖｇ特性）を測定し、移動度を算出するだけでは不充分であり、一見したところＩｄ−Ｖｇ特性が同じように見えるＴＦＴ同士であっても、ＩＣＴＳ法によって欠陥密度を測定すると、その大きさが相違する場合があり、それに伴って移動度も変化することが判明した。すなわち、移動度を管理するうえで、欠陥密度の大きさを正しく把握することが不可欠であることが判明した。
【００１７】
そこで更に検討を重ねた結果、ＩＺＴＯを成膜するときの酸素分圧を適切に制御すれば、高い移動度と低い欠陥密度を両方達成できることを見出し、本発明を完成した。
【００１８】
ここで、欠陥密度の測定に用いられるＩＣＴＳ法について簡単に説明する。
【００１９】
ＩＣＴＳ法は、容量過渡分光法（Ｃａｐａｃｉｔａｎｃｅ  Ｔｒａｎｓｉｅｎｔ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）の一種であり、半導体層中に含まれる不純物原子や欠陥が作る局在電位（例えば界面トラップ、バルクトラップ）を精度良く測定する手法の一つとして知られている。容量過渡分光法は、空乏層幅が接合容量Ｃの時間変化Ｃ（ｔ）の逆数に対応することから、Ｃ（ｔ）の過渡容量を測定することにより局在準位の情報を得るものである。過渡容量の測定方法としては、上記ＩＣＴＳ法のほかに、ＤＬＴＳ法（Ｄｅｅｐ  Ｌｅｖｅｌ  Ｔｒａｎｓｉｅｎｔ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）が挙げられる。両者は測定原理が同一であるが、測定方法が相違する。ＤＬＴＳ法では、試料温度を変化させながらＤＬＴＳ信号を得るのに対し、ＩＣＴＳ法は一定温度（等温）下で放出時定数を変化させることによりＤＬＴＳ信号と同様の情報を得るものである。これまで、ＩＺＴＯなどの半導体層用酸化物の欠陥密度を、ＩＣＴＳ法によって詳細に測定し、欠陥密度を小さくしつつ高い移動度を得る技術は提案されていない。
【００２０】
以下、本発明について詳しく説明する。
【００２１】
上述したとおり、本発明に係る薄膜トランジスタの半導体層用酸化物は、上記酸化物を構成する金属元素がＩｎ、Ｚｎ、およびＳｎで構成されているが、上記酸化物（ＩＺＴＯ）の欠陥密度は７．５×１０15ｃｍ-3以下と非常に低く、且つ、移動度は１５ｃｍ2／Ｖｓ以上と非常に高いレベルを満足するところに特徴がある。本発明で対象とするＩＺＴＯの場合、当該酸化物の特性上、もともと高い移動度を有しているが、本発明のようにＩＺＴＯ成膜時の酸素分圧を適切に制御して欠陥密度を低く制御することによって、移動度を、一層高いレベルまで引き上げることができる。
【００２２】
上記酸化物は、酸素を除く全金属元素に対する各金属元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、および［Ｓｎ］としたとき、１≦［Ｉｎ］、５０≦［Ｚｎ］≦９５、１≦［Ｓｎ］≦３０を満足することが好ましい。
【００２３】
上記金属元素の作用の概略は以下のとおりである。
【００２４】
まず、Ｉｎは、キャリアを多くして移動度を高める作用を有する。［Ｉｎ］は、好ましくは１以上、より好ましくは５以上、更に好ましくは１０以上である。但し、Ｉｎ量が多くなると、キャリアが多くなり過ぎて導体化するほか、ストレスに対する安定性が低下する。［Ｉｎ］は、好ましくは３０以下であり、より好ましくは２０以下である。
【００２５】
Ｓｎは、ウェットエッチング性など、酸化物半導体層の薬液耐性を向上させる作用を有する。但し、Ｓｎ量が多くなると、エッチング加工性が低下する。［Ｓｎ］は、好ましくは１以上、３０以下であり、より好ましくは１０以上、２７以下であり、更に好ましくは２０以上、２５以下である。
【００２６】
Ｚｎは、アモルファス構造の安定化に寄与していると考えられており、ストレスに対する安定性向上にも寄与する。但し、Ｚｎ量が多くなると、酸化物半導体薄膜が結晶化したり、エッチング時に残渣が発生する。［Ｚｎ］は、好ましくは５０以上、９５以下であり、より好ましくは５３以上、８０以下であり、更に好ましくは５５以上、６０以下である。
【００２７】
本発明の酸化物は、欠陥密度：７．５×１０15ｃｍ-3以下、移動度は１５ｃｍ2／Ｖｓ以上を満足する。欠陥密度は低いほど良く、好ましくは７．０×１０15ｃｍ-3以下、より好ましくは６．５×1015ｃｍ-3以下である。一方、移動度は高い程よく、好ましくは１６ｃｍ2／Ｖｓ以上、より好ましくは１７ｃｍ2／Ｖｓ以上である。
【００２８】
上記酸化物は、スパッタリング法にてスパッタリングターゲットを用いて成膜することが好ましい。スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成することができる。
【００２９】
ここで、本発明のように欠陥密度および移動度が適切に制御された酸化物を得るためには、上記酸化物を薄膜トランジスタの半導体層に成膜するときの酸素分圧（全雰囲気ガスに対する酸素の体積比）を１５体積％以上に制御する。酸化物の欠陥密度を出来るだけ小さくするとの観点からすれば、上記酸素分圧は高い程よく、好ましくは２０体積％以上である。但し、酸素分圧が過剰になると、移動度が低下する傾向にあるため、その上限を、３０体積％以下にすることが好ましい。
【００３０】
本発明には、上記のいずれかに半導体層用酸化物を薄膜トランジスタの半導体層に備えた薄膜トランジスタも含まれる。薄膜トランジスタの製造に当たっては、上記のとおり、半導体層成膜時における酸素分圧を制御すること以外は特に限定されず、通常用いられる方法を採用することができる。
【００３１】
上記半導体層の好ましい膜厚は、おおよそ３０ｎｍ以上（より好ましくは３５ｎｍ以上）、２００ｎｍ以下（より好ましくは１５０ｎｍ以下、更に好ましくは８０ｎｍ以下）である。
【００３２】
以下、図１のＴＦＴを参照しながら、上記ＴＦＴの製造方法の実施形態を説明する。図１および以下の製造方法は、本発明の好ましい実施形態の一例を示すものであり、これに限定する趣旨ではない。例えば図１には、ボトムゲート型構造のＴＦＴを示しているが、本発明の実施形態はこれに限定されない。本発明は、酸化物半導体層の上にゲート絶縁膜とゲート電極を順に備えるトップゲート型のＴＦＴにも適用できる。
【００３３】
図１に示すように、基板１上にゲート電極２およびゲート絶縁膜３が形成され、その上に酸化物半導体層４が形成されている。酸化物半導体層４上には保護膜［絶縁膜でもある。例えばシリコン酸化膜（ＳｉＯ2膜）等］５が形成され、その上にソース・ドレイン電極６が形成され、更にその上に表面保護膜７が形成され、最表面には透明導電膜８が形成され、該透明導電膜８は、ソース・ドレイン電極６に電気的に接続されている。
【００３４】
基板１上にゲート電極２およびゲート絶縁膜３を形成する方法は特に限定されず、通常用いられる方法を採用することができる。また、ゲート電極２およびゲート絶縁膜３の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極２として、ＡｌやＣｕの金属薄膜、これらの合金薄膜、または後述する実施例で用いているＭｏ薄膜等が挙げられる。また、ゲート絶縁膜３としては、シリコン酸化膜（ＳｉＯ2膜）、シリコン窒化膜（ＳｉＮ膜）、シリコン酸窒化膜（ＳｉＯＮ膜）などが代表的に例示される。
【００３５】
次いで酸化物半導体層４を形成する。酸化物半導体層４は、上述の通りスパッタリング法により成膜することが挙げられる。好ましくは酸化物半導体層４と同組成のスパッタリングターゲットを用いて、ＤＣスパッタリング法またはＲＦスパッタリング法により成膜することが挙げられる。あるいは、コスパッタ法により成膜しても良い。
【００３６】
酸化物半導体層４の成膜に当たっては、前に詳述したとおり、酸素分圧を１５体積％以上に制御する。
【００３７】
次に、酸化物半導体層４に対し、フォトリソグラフィ及びウェットエッチングによりパターニングを行う。パターニングの直後に、酸化物半導体層４の膜質改善のために、例えば、加熱温度：２５０〜３５０℃（好ましくは３００〜３５０℃）、加熱時間：１５〜１２０分（好ましくは６０〜１２０分）の条件で熱処理（プレアニール）を行ってもよい。これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上する。
【００３８】
前記プレアニールの後、酸化物半導体層４の表面を保護するため、保護膜５として例えばシリコン酸化膜（ＳｉＯ2膜）を、上述の方法で形成することが挙げられる。
【００３９】
次いで、酸化物半導体層４と、次に形成するソース・ドレイン電極６とのコンタクトを取るため、フォトリソグラフィおよびドライエッチングを施してパターニングを行う。
【００４０】
次に、ソース・ドレイン電極６を形成する。ソース・ドレイン電極６の種類は特に限定されず、汎用されているものを用いることができる。例えば前記ゲート電極２と同様に、ＡｌやＣｕなどの金属または合金を用いても良いし、後記する実施例のようにＭｏ薄膜を用いても良い。
【００４１】
ソース・ドレイン電極６の形成方法として、例えばマグネトロンスパッタリング法により金属薄膜を成膜した後、リフトオフ法で形成することが挙げられる。
【００４２】
次に、ソース・ドレイン電極６の上に表面保護膜（絶縁膜）７を形成する。該表面保護膜７は、例えばＣＶＤ法で成膜することが挙げられる。前記表面保護膜７としては、シリコン酸化膜（ＳｉＯ2膜）、シリコン窒化膜（ＳｉＮ膜）、シリコン酸窒化膜（ＳｉＯＮ膜）、またはこれらの積層膜が挙げられる。
【００４３】
次に、フォトリソグラフィ、およびドライエッチングにより、前記表面保護膜７にコンタクトホールを形成した後、透明導電膜８を形成する。該透明導電膜８の種類は特に限定されず、通常用いられるものを使用することができる。
【００４４】
本発明には、上記ＴＦＴを備えた表示装置も含まれる。上記表示装置としては、例えば、液晶ディスプレイや有機ＥＬディスプレイなどが挙げられる。
【実施例】
【００４５】
以下、実施例を挙げて本発明をより具体的に説明するが、本発明は下記実施例によって制限されず、前・後記の趣旨に適合し得る範囲で変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。
【００４６】
実施例１
本実施例では、以下のようにしてＴＦＴを作製し、移動度、およびＩＣＴＳ法により欠陥密度を測定した。本実施例に用いたＴＦＴは、前述した図１において、酸化物半導体層（ＩＺＴＯ薄膜）の表面を保護するための保護膜がないこと以外は、図１の構成と同じである。
【００４７】
まず、ガラス基板（コーニング社製イーグルＸＧ、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極用薄膜としてＭｏ薄膜（膜厚１００ｎｍ）を成膜し、公知の方法でパターニングしてゲート電極を得た。上記Ｍｏ薄膜は、純Ｍｏスパッタリングターゲットを使用し、ＲＦスパッタリング法により、成膜温度：室温、成膜パワー：３００Ｗ、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒの条件で成膜した。
【００４８】
次に、ゲート絶縁膜としてＳｉＯ2膜（２５０ｎｍ）を成膜した。上記ゲート絶縁膜の成膜は、プラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガス、成膜パワー：３００Ｗ、成膜温度：３２０℃の条件で成膜した。
【００４９】
次いで、酸化物半導体層（膜厚：４０ｎｍ）としてＩＺＴＯ薄膜（組成は、原子比でＩｎ：Ｚｎ：Ｓｎ＝２０：５６．７：２３．３）を、下記の成膜条件で、ＩＺＴＯスパッタリングターゲットを用いてスパッタリング法により成膜した。
（ＩＺＴＯ薄膜の成膜条件）
スパッタリング装置：（株）アルバック製「ＣＳ−２００」
基板温度：室温
ガス圧：１ｍＴｏｒｒ
酸素分圧：[Ｏ2／（Ａｒ＋Ｏ2）]×１００＝４体積％、１０体積％、２０体積％、３０体積％
【００５０】
上記のようにして酸化物半導体層を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチャント液としては、関東化学製「ＩＴＯ−０７Ｎ」（シュウ酸と水の混合液）を使用し、液温を４０℃とした。
【００５１】
上記のようにして酸化物半導体層をパターニングした後、酸化物半導体層の膜質を向上させるため、プレアニール処理を行った。プレアニール処理は、大気中、大気圧下にて、３５０℃で１時間行った。
【００５２】
次に、純Ｍｏを使用し、リフトオフ法によりソース・ドレイン電極を形成した。具体的にはフォトレジストを用いてパターニングを行った後、Ｍｏ薄膜をＤＣスパッタリング法により成膜（膜厚は１００ｎｍ）した。ソース・ドレイン電極用Ｍｏ薄膜の成膜方法は、前述したゲート電極の場合と同じである。次いで、アセトン液中で超音波洗浄器にかけて不要なフォトレジストを除去し、ＴＦＴのチャネル長を１０μｍ、チャネル幅を２００μｍとした。
【００５３】
このようにしてソース・ドレイン電極を形成した後、酸化物半導体層を保護するための表面保護膜を形成した。上記表面保護膜として、ＳｉＯ2膜（膜厚２００ｎｍ）とＳｉＮ膜（膜厚１５０ｎｍ）の積層膜（合計膜厚３５０ｎｍ）を形成した。上記ＳｉＯ2膜およびＳｉＮ膜の形成は、サムコ製「ＰＤ−２２０ＮＬ」を用い、プラズマＣＶＤ法を用いて行った。本実施例では、ＳｉＯ2膜、ＳｉＮ膜の順に形成した。上記ＳｉＯ2膜の形成にはＮ2ＯおよびＳｉＨ4の混合ガスを用い、上記ＳｉＮ膜の形成にはＳｉＨ4、Ｎ2、ＮＨ3の混合ガスを用いた。成膜温度は、ＳｉＯ2膜（膜厚２５０ｎｍ）のうち最初の１００ｎｍを２３０℃とし、それ以降は、残りのＳｉＯ2膜（膜厚１５０ｎｍ）、およびＳｉＮ膜（膜厚１５０ｎｍ）のいずれも１５０℃とした。成膜パワーはすべて、１００Ｗとした。
【００５４】
次に、フォトリソグラフィおよびドライエッチングにより、上記表面保護膜にトランジスタ特性評価用プロービングのためのコンタクトホールを形成し、ＴＦＴを作製した。
【００５５】
このようにして得られた各ＴＦＴを用い、トランジスタ特性（ドレイン電流−ゲート電圧特性、Ｉｄ−Ｖｇ特性）、電界効果移動度、および欠陥密度を測定した。
【００５６】
（１）トランジスタ特性の測定
トランジスタ特性（ＴＦＴ特性）の測定は、Ａｇｉｌｅｎｔ  Ｔｅｃｈｎｏｌｏｇｙ社製「４１５６Ｃ」の半導体パラメータアナライザーを使用した。測定は、試料のコンタクトホールへプローブをあてるようにして行った。詳細な測定条件は以下のとおりである。
ソース電圧：０Ｖ
ドレイン電圧：１０Ｖ
ゲート電圧：−３０〜３０Ｖ（測定間隔：０．２５Ｖ）
基板温度：室温
【００５７】
（２）電界効果移動度μFE
電界効果移動度μFEは、ＴＦＴ特性からＶｄ＞Ｖｇ−Ｖthである飽和領域にて導出した。飽和領域ではＶｇ、Ｖthをそれぞれゲート電圧、しきい値電圧、Ｉｄをドレイン電流、Ｌ、ＷをそれぞれＴＦＴ素子のチャネル長、チャネル幅、Ｃiをゲート絶縁膜の静電容量、μFEを電界効果移動度とし、μFEを下記式から導出した。本実施例では、飽和領域を
満たすゲート電圧付近におけるドレイン電流−ゲート電圧特性（Ｉｄ−Ｖｇ特性）から電界効果移動度μFEを導出した。
【００５８】
【数１】
2014175503.tif 000002
【００５９】
（３）ＩＣＴＳ法による欠陥密度の測定    
ＩＣＴＳ法は、逆バイアス状態の半導体接合部に順方向パルスを印加することにより電子トラップが捕獲され、再び逆バイアス状態に戻ったとき、トラップされた電子が熱的励起過程による放出される過程を、接合容量の過渡変化として検出し、トラップの性質を調べるものである。本実施例では、図２のＭＩＳ構造素子を用いてＩＣＴＳ法による欠陥密度を測定した。ここで、上記ＭＩＳを構成する電極の面積はφ１ｍｍとした。具体的な測定条件は以下の通りである。
ＩＣＴＳ測定装置：ＰｈｙｓＴｅｃｈ製ＦＴ１０３０  ＨＥＲＡ−ＤＬＴＳ
測定温度：２１０Ｋ
リバース電圧：図３に記載
パルス電圧：図３に記載
パルス時間：１００ｍｓｅｃ
測定周波数：１ＭＨｚ
測定時間：５×１０-4ｓｅｃ〜１０ｓｅｃ
【００６０】
ここで、各酸素分圧（４体積％、１０体積％、２０体積％、３０体積％）におけるリバース電圧およびパルス電圧は、図３のＣ（容量）−Ｖ（電圧）曲線に示す電圧値とした。詳細は以下のとおりである。図３中、点線の区間が変化した空乏層幅に対応する。
酸素分圧４体積％におけるリバース電圧は−１７Ｖ、パルス電圧は−１０Ｖ
酸素分圧１０体積％におけるリバース電圧は０．５Ｖ、パルス電圧は２．５Ｖ
酸素分圧２０体積％におけるリバース電圧は０Ｖ、パルス電圧は１Ｖ
酸素分圧３０体積％におけるリバース電圧は０Ｖ、パルス電圧は１Ｖ。
【００６１】
上記測定時間中に変化したΔＣの大きさから算出した欠陥密度を、下式で表される補正係数で割った値を、本実施例における欠陥密度とした。
補正係数＝（Ｘｒ−Ｘｐ）／Ｘｒ
式中、Ｘｒはリバース電圧ＶRのときの空乏層幅、
Ｘｐは、パルス電圧ＶPのときの空乏層幅を、それぞれ意味する。
【００６２】
これらの結果を図４、図５、および表１に示す。
【００６３】
図４は、各酸素分圧（４体積％、１０体積％、２０体積％、３０体積％）でＩＺＴＯ膜を成膜したときのＩｄ−Ｖｇ特性の結果を示すグラフである。図５は、各酸素分圧における、欠陥密度および移動度の結果をプロットしたものである。図５中、棒グラフは欠陥密度の結果を示し、散布図は移動度の結果を示す。
【００６４】
【表１】
2014175503.tif 000003
【００６５】
まず、図４を参照する。図４の横軸はＶｇ（Ｖ）、縦軸はＩｄ（Ａ）である。図４中、例えば１．０Ｅ−１０は、１．０×１０-10を意味する。図４に示すように、例えば酸素分圧が２０体積％および３０体積％のときのトランジスタ特性は、一見同じように見える。
【００６６】
ところが、実際には、図５および表１に示すように、各酸素分圧における欠陥密度および移動度は大きく変化している。詳細には、本実施例における酸素分圧の範囲（４〜３０体積％）では、ＩＺＴＯ成膜時における酸素分圧が増加するにつれ、欠陥密度は減少することが分かる。一方、移動度は、酸素分圧が２０体積％のときに最大値を示し、その後は、減少する傾向が見られた。
【００６７】
よって、本実施例の測定条件によれば、酸素分圧を１５体積％以上（好ましくは２０体積％以上）、３０体積％以下に制御することによって、欠陥密度を低く維持しつつ、高い移動度も確保できることが分かる。
【００６８】
このようにＴＦＴの移動度を管理するうえで欠陥密度を算出することは極めて重要であり、本発明のようにＩＺＴＯ成膜時の酸素分圧を適切に制御すれば、低い欠陥密度と高い移動度を兼ね備えたＴＦＴが得られることが実証された。
【符号の説明】
【００６９】
１  基板
２  ゲート電極
３  ゲート絶縁膜
４  酸化物半導体層
５  保護膜（ＳｉＯ2膜）
６  ソース・ドレイン電極
７  表面保護膜（絶縁膜）
８  透明導電膜
【図３】
2014175503.tif 000004
【図４】
2014175503.tif 000005
【図１】
2014175503.tif 000006
【図２】
2014175503.tif 000007
【図５】
2014175503.tif 000008