(57)【要約】【課題】半導体基板５１を貫通する電極を埋め込む際、裏面から貫通孔５１Ｈを形成し、その側壁に裏面から絶縁膜サイドウォールを形成するが、目標とする絶縁膜５４の膜厚が厚いためにオーバーハング部分５４ＯＨが形成され、ドライエッチングで貫通孔５１Ｈ底部の絶縁膜を除去してパッド電極５３を露出させてもオーバーハング部分が残り、その後の電気めっきによる貫通電極形成に異常を来す。【解決手段】絶縁膜５４を成膜した後、Ａｒエッチングにより貫通孔５１Ｈ底部にパッド電極５３を露出させずに、オーバーハング部分の形状改善を行い、その後、ドライエッチングにより貫通孔５１Ｈ底部に残留する絶縁膜５４を除去してパッド電極５３を露出させる。【選択図】図３
2014110284.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面上に第１の配線導体を含む配線層を形成する工程と、
前記半導体基板の裏面から前記第１の配線導体に達する貫通孔を形成する工程と、
前記半導体基板の裏面から、絶縁膜を前記貫通孔の底部及び側壁に成膜する工程と、
前記貫通孔底部の前記絶縁膜をエッチングにより除去し、前記第１の配線導体を露出させると共に前記貫通孔の側壁にサイドウォール絶縁膜を形成する工程と、
を有する半導体装置の製造方法であって、
サイドウォール絶縁膜を形成する工程は、前記第１の配線導体を露出させない範囲で前記絶縁膜をアルゴンスパッタエッチングした後、前記貫通孔底部の前記絶縁膜を除去するドライエッチングを行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁膜は、前記貫通孔開口上部の基板厚さ方向への第１の内周投影面積が、前記貫通孔底部での側壁絶縁膜の第２の内周投影面積よりも小さい状態で成膜され、前記アルゴンスパッタエッチングにより、前記第１の内周投影面積が前記第２の内周投影面積以上となるようにエッチングする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記貫通孔は、開口側から底部までの径がほぼ同一のストレート形状又は開口側から底部に向かって径が減少するテーパー形状となるように形成される請求項２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜はシリコンを含む絶縁膜であり、前記ドライエッチングがフルオロカーボン系のガスを含むエッチャントを用いて行われる請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜は、酸化シリコン膜、窒化シリコン膜又は両者の積層膜である請求項４に記載の半導体装置の製造方法。
【請求項６】
前記絶縁膜は、複数回に分けて成膜され、各成膜後に前記アルゴンスパッタエッチングを実施する請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記絶縁膜は、最初に窒化シリコン膜と酸化シリコン膜の積層膜を成膜し、２回目以降にいずれか一方の膜を成膜する請求項６に記載の半導体装置の製造方法。
【請求項８】
前記アルゴンスパッタエッチングは、前記貫通孔底部において、前記第１の配線導体表面の絶縁膜の膜厚が、前記貫通孔側壁の絶縁膜の膜厚よりも小さくなるように実施される請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記貫通孔の側壁にサイドウォール絶縁膜を形成した後、裏面からシード層をスパッタ法で成膜し、電気めっきにより前記貫通孔内に貫通電極となる導体膜を成膜する工程を更に有する請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記貫通電極に接続され、前記半導体基板の裏面側に露出する裏面端子を形成する工程を有する請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記裏面端子は、前記貫通電極と一体に形成される前記導体膜を含む請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記半導体基板の表面側に前記配線層を多層に形成した後、最上層の前記配線層に接続され、前記半導体基板の表面側に露出する表面端子を形成する工程を含む請求項１乃至１１のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に半導体基板を貫通する電極を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高機能化、多様化に伴い、複数の半導体チップを縦方向に積層して集積化した半導体装置が提案されている。このような半導体装置では、各半導体チップの半導体基板を貫通する電極（Through Silicon Via：ＴＳＶと称す）によって各半導体チップ間の電気的導通を図るように構成されている。
【０００３】
特開２０１２−９４７３号公報（特許文献１）には、基板を貫通する貫通電極を備えた半導体装置とその製造方法が開示されている。ここでは、シリコン基板の表面側に形成したパッド電極の裏面を露出させるように、シリコン基板の裏面側から、基板と絶縁膜に貫通孔を開口している。次いで、後で形成される貫通電極とシリコン基板とを電気的に絶縁するために、ＣＶＤ法によりシリコンを含む絶縁膜、例えばＳｉＯ２膜を成膜し、さらにパッド電極上に成膜されたＳｉＯ２膜をドライエッチング法により部分的に除去する。これにより貫通孔の側壁にサイドウォール絶縁膜が形成される。次に、サイドウォール絶縁膜が形成された貫通孔の中にめっきシード層を成膜し、電気めっき法により貫通電極を形成している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−９４７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１は、本発明者が検討した従来技術によるサイドウォール絶縁膜の形成方法を模式的に示す工程断面図を示す。
【０００６】
半導体基板５１の表面５１Ａ側には、図示しない半導体回路が形成され、層間絶縁膜５２中にパッド電極５３が形成される。表面５１Ａ側の処理は、厚いウェハの状態で行われ、表面側の処理が終了した後、ウェハを貫通孔形成に適した厚みまでバックグラインドする。そして、図１（ａ）に示すようにバックグラインド後の裏面５１Ｂ側から貫通孔５１Ｈを形成する。
【０００７】
次に、図１（ｂ）に示すように、ＣＶＤ法により絶縁膜（ＳｉＯ２膜）５４を成膜する。本発明者の検討によると、ＣＶＤ法による成膜では、貫通孔５１Ｈの開口上部側に厚く被着して、その部分の絶縁膜内周の基板厚み方向の投影面積５４Ａが、貫通孔５１Ｈ底部側壁の絶縁膜内周の投影面積５４Ｂよりも小さくなる、いわゆるオーバーハング状の部分５４ＯＨが形成されることが確認された。特に、貫通電極のサイドウォール絶縁膜としては数百ｎｍから数μｍという厚みが必要となり、貫通孔底部側壁で目標とする膜厚まで形成しようとすると、オーバーハング部分５４ＯＨが更に大きくなる。図１（ｂ）及び（ｃ）には、右辺に絶縁膜内周の基板厚み方向の投影面を示している。
【０００８】
続いて、図１（ｃ）に示すように、フルオロカーボン系のガスを用いてドライエッチングして、パッド電極５３上に成膜された絶縁膜５４を除去するが、エッチング後の開口上部の絶縁膜内周の投影面積５４Ａ”は貫通孔５１Ｈ底部側壁の絶縁膜内周の投影面積５４Ｂ”よりも小さく、依然としてオーバーハング部分５４ＯＨ’が十分に解消されず残ってしまう。
【０００９】
この状態で、シード層（給電層）をスパッタ法にて成膜すると、オーバーハング部分５４ＯＨ’で陰になる貫通孔底部の絶縁膜側壁のシェード部分５４ＳＨに十分なシード層が形成できず、次の電気めっき工程での電極形成時に、不連続なシード層ではボイド発生に繋がる。
【課題を解決するための手段】
【００１０】
本発明の一実施形態によれば、
半導体基板の表面上に第１の配線導体を含む配線層を形成する工程と、
前記半導体基板の裏面から前記第１の配線導体に達する貫通孔を形成する工程と、
前記半導体基板の裏面から、絶縁膜を前記貫通孔の底部及び側壁に成膜する工程と、
前記貫通孔底部の前記絶縁膜をエッチングにより除去し、前記配線層を露出させると共に前記貫通孔の側壁にサイドウォール絶縁膜を形成する工程と、
を有する半導体装置の製造方法であって、
サイドウォール絶縁膜を形成する工程は、前記絶縁膜をアルゴンスパッタエッチングした後、前記貫通孔底部の前記絶縁膜を除去するドライエッチングを行うことを特徴とする半導体装置の製造方法、が提供される。
【発明の効果】
【００１１】
本発明の一実施形態によれば、サイドウォール絶縁膜のアルゴンスパッタエッチングにより、貫通孔底部の導体配線を露出させることなく、貫通孔の開口部付近のオーバーハング箇所を重点的にエッチングして形状改善を図り、その後貫通孔底部の絶縁膜を除去するドライエッチングを行うため、プロセスマージンの減少が抑制され、スパッタ法によるシード層が貫通孔内に連続して形成でき、その結果、電気めっきによる貫通電極をボイドなく形成できるようになる。
【図面の簡単な説明】
【００１２】
【図１】従来のサイドウォール絶縁膜の形成工程の問題点を説明する工程断面図である。
【図２】本発明者が検討したサイドウォール絶縁膜の形状改善方法とその問題点を説明する工程断面図である。
【図３】本発明の一実施形態例に係るサイドウォール絶縁膜の製造方法を説明する工程断面図である。
【図４】本発明の一実施形態例に係る絶縁膜エッチングのタイムシーケンスの一例を示す図である。
【図５】本発明の別の実施形態例に係るサイドウォール絶縁膜の製造方法を説明する工程断面図である。
【図６】本発明の一実施形態に係る半導体装置１００の概略を説明する図であり、（ａ）は概略断面図、（ｂ）は表面１Ａ側の平面図、（ｃ）は裏面１Ｂ側の平面図を示す。
【図７】本発明の一実施形態に係る半導体装置１００の製造方法を説明する工程断面図である。
【図８】本発明の一実施形態に係る半導体装置１００の製造方法を説明する工程断面図である。
【図９】本発明の一実施形態に係る半導体装置１００の製造方法を説明する工程断面図（ａ）と部分拡大図（ｂ）である。
【図１０】本発明の一実施形態に係る半導体装置１００の製造方法を説明する工程断面図である。
【図１１】本発明の一実施形態に係る半導体装置１００の製造方法を説明する工程断面図である。
【図１２】本発明の一実施形態に係る半導体装置１００の製造方法を説明する工程断面図である。
【図１３】本発明の一実施形態に係る半導体装置１００の製造方法を説明する工程断面図である。
【図１４】本発明の一実施形態に係る半導体装置１００の製造方法を説明する工程断面図である。
【図１５】本発明の一実施形態に係る半導体装置１００の製造方法を説明する工程断面図である。
【図１６】本発明の一実施形態に係る半導体装置１００を用いた半導体パッケージ２００の概略断面図を示す。
【図１７】本発明の一実施形態に係る半導体装置１００を用いた半導体パッケージ２００の貫通電極１０１部分の概略断面図を示す。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の実施形態例について説明するが、本発明はこれらの実施形態例のみに限定されるものではなく、本発明の範囲内で適宜当業者が変更可能な構成を包含する。
【００１４】
〔検討例〕
本発明者は、従来技術におけるオーバーハング対策として、絶縁膜５４を２回以上に分けて成膜し、その都度、底部エッチングを行って、シリコンを含む絶縁膜を用いてサイドウォールの膜厚を増加させる方法について検討した。
【００１５】
図２は、本発明者による検討例を模式的に示す工程断面図であり、右辺に各図における貫通孔上部と底部での側壁絶縁膜の内周投影面を示す。なお、上部内周投影面（第１の内周投影面）は、上部（貫通孔の深さの半分より上）で最小の面積となる部分、すなわち、絶縁膜成膜直後は、オーバーハングの先端部分の内周の投影面を示す。又、底部内周投影面（第２の内周投影面）は、絶縁膜が貫通孔底部に存在する場合は、貫通孔底部の絶縁膜上面を示し、貫通孔底部の絶縁膜が除去された場合は、サイドウォール絶縁膜の最下端の内周投影面を示す。まず、図２（ａ）に示すように、目標膜厚よりも薄い膜厚で第１の絶縁膜５４ａを成膜する。第１の絶縁膜５４ａは、上部内周投影面５４ａＡと底部内周投影面５４ａＢの差が小さく、図１（ｂ）に示したような大きなオーバーハング部分５４ＯＨは形成されていない。これを図２（ｂ）に示すようにフルオロカーボン系のガスでドライエッチングして貫通孔底部の第１の絶縁膜５４ａを除去すると、上部内周投影面５４ａＡ”と底部内周投影面５４ａＢ”の差が更に小さくなる。続いて、図２（ｃ）に示すように第２の絶縁膜５４ｂを成膜する。これにより再度、第２の絶縁膜５４ｂにより、上部内周投影面５４ｂＡと底部内周投影面５４ｂＢの差により、第２の絶縁膜５４ｂも小さなオーバーハング部分は形成される。更に、図２（ｄ）に示すように再度フルオロカーボン系のガスでドライエッチングして貫通孔底部の第２の絶縁膜５４ｂを除去すると、上部内周投影面５４ｂＡ”と底部内周投影面５４ｂＢ”の差が殆どないサイドウォール絶縁膜が形成される。このような方法を、成膜（Deposition）とエッチング（Etching）とを繰り返すことから、DEDE法と呼ぶ。ここでは、２回の成膜とエッチングを行っているが、更に多数回の繰り返しでも良い。DEDE法では、１回あたりに形成されるオーバーハング部分が小さいことから、最終的にシード層の形成に影響のない範囲でサイドウォール絶縁膜が形成できる。
【００１６】
しかしながら、このDEDE法では、絶縁膜の成膜と共にエッチバックも複数回繰り返すことから、貫通孔底に露出するパッド電極５３が複数回アタックされる。貫通孔を形成するＴＳＶエッチングでは、パッド電極をエッチングストッパとしてエッチングするが、ウェハ面内均一性を確保するためにオーバーエッチングによりパッド電極の一部もエッチングされる。例えば、パッド電極の膜厚が５０ｎｍに対して、オーバーエッチング量は３０〜４０ｎｍに達する場合がある。つまり、貫通孔底に露出するパッド電極はプロセスマージンとして１０〜２０ｎｍしかないため、複数回のアタックにより配線部の消失を引き起こす可能性がある。
【００１７】
そこで、本発明者は、貫通孔底部を露出させずに、オーバーハングを解消する方法について更に検討した。以下、本発明の実施形態例について説明する。
【００１８】
〔実施形態例１〕
図３は、本実施形態例に係る絶縁膜サイドウォールの製造方法を模式的に示す工程断面図であり、右辺に各図における貫通孔上部と底部での側壁絶縁膜の内周投影面を示す。
【００１９】
まず、図３（ａ）に示すように、貫通孔底部で絶縁膜サイドウォールの目標膜厚となるように絶縁膜（ＳｉＯ２膜）５４を成膜する。このとき、図１（ｂ）と同様に、上部内周投影面５４Ａと底部内周投影面５４Ｂの差が大きく、大きなオーバーハング部分５４ＯＨが形成される。
【００２０】
次に、図３（ｂ）に示すように、フルオロカーボン系のガスを用いずに、アルゴン（Ａｒ）のスパッタ効果を利用して絶縁膜５４のエッチングを行う。貫通孔底の配線５３を露出させることなく、上部内周投影面５４Ａ’と底部内周投影面５４Ｂ’との差を小さくすることで、上部のオーバーハング部分を小さくすることができる。本発明では、Ａｒイオンは垂直方向と斜め方向へのエッチングレートが異なるという性質を用いて、オーバーハング部分の形状に応じてＡｒエッチング条件を調節する。具体的には、低圧又は高バイアス条件下ではＡｒイオンは垂直方向のエッチングが支配的となり、高圧又は低バイアス条件下では斜め方向のエッチングが支配的となる。また、Ａｒガスによるスパッタエッチ効果を損なわない範囲でＨｅなどの他のガスを混入させてもよい。このようにＡｒエッチング条件をオーバーハング形状に合わせて適宜調整して、形状改善を行う。好ましくは、上部内周投影面５４Ａ’が底部内周投影面５４Ｂ’と同等かそれ以上となるまでＡｒエッチングを行うと、オーバーハング部分のない絶縁膜形状となる。
【００２１】
その後、図３（ｃ）に示すように、フルオロカーボン系のガスを用いてドライエッチングして、貫通孔５１Ｈ底部のパッド電極５３上に残存する絶縁膜５４を除去する。以上によりサイドウォール絶縁膜５４Ｓが形成できる。
【００２２】
例えば、図４は、本実施形態例に係る絶縁膜（ＳｉＯ２膜）５４のエッチング条件の一例を示すもので、Ａｒエッチングとフルオロカーボン系（ＣＦ）エッチング時のガス流量とソース電力（Source RF）とバイアス電力（Bias RF）とを示している。ＡｒエッチングとＣＦエッチングの前には、雰囲気を安定化させる安定操作が電力供給なしで実施される。ＡｒエッチングはＡｒ：４００ｓｃｃｍ、圧力１３．３Ｐａ（１００ｍＴｏｒｒ）、Source/Bias RF＝1000W/1000Wにて実施され、ＣＦエッチングはＣ４Ｈ８：５ｓｃｃｍ、Ａｒ：４００ｓｃｃｍ、Ｏ２：５ｓｃｃｍ、圧力６．６７Ｐａ（５０ｍＴｏｒｒ）、Source/Bias RF＝2500W/750Wにて実施される。ＣＦエッチング時のＡｒの添加はＡｒイオンによるスパッタリング効果を期待して添加されており、又、酸素（Ｏ２）の添加は、エッチング時のデポ物の除去に有効である。
【００２３】
なお、以上の実施形態例１では、貫通孔５１Ｈの形状として、開口部から底部までの径がほぼ同一のストレート形状の場合について説明したが、開口部から底部に向かって径が徐々に減少するテーパー形状であっても成膜する絶縁膜の厚みによっては貫通孔上部にオーバーハング部分が形成される場合があり、そのような場合に本発明は有効である。
【００２４】
〔実施形態例２〕
実施形態例２では、本発明者が検討したＤＥＤＥ法を改良して、図５に示すように、第１の絶縁膜５４ａ成膜（ａ）→Ａｒエッチング（ｂ）→第２の絶縁膜５４ｂ成膜（ｃ）→Ａｒエッチング（ｄ）→ＣＦエッチング（ｅ）のようにしてサイドウォール絶縁膜５４Ｓを形成する。この方法は、目標膜厚が更に厚くなる場合に有効である。このとき、１回あたりのオーバーハングは少なくなるため、Ａｒエッチング条件を垂直エッチングが多くなるようにしつつ、貫通孔底部のパッド電極５３が露出しないように調整する。
【００２５】
このように、２回以上の絶縁膜成膜とＡｒエッチングを繰り返すことで、貫通孔底部の除去すべき絶縁膜（パッド電極５３表面の絶縁膜）の膜厚は、側壁部の膜厚より小さくすることができる。底部の絶縁膜を除去するドライエッチングでは、ウェハ面内均一性を確保するためにオーバーエッチングが必要となり、オーバーエッチング比率を同じにすると、エッチングすべき膜厚が少ない方がオーバーエッチング量は少なくなる。従って、本実施形態例では、ドライエッチング時のパッド電極へのアタックをより削減することが可能となる。このように、実施形態例１で一度の成膜によりオーバーハングが問題とならない場合であっても、Ａｒエッチングを行って、貫通孔底部の絶縁膜の膜厚を減らすことは有効である。
【００２６】
〔適用例〕
次に、本発明を適用した半導体装置（半導体チップという）１００について、詳細に説明する。図６は、パッケージング前の個々の半導体チップ１００の模式的断面図（ａ）、表面側平面図（ｂ）、裏面側平面図（ｃ）を示す。半導体チップ１００は、平面的には素子回路２の形成される素子領域と、貫通電極１０１が形成されるＴＳＶ領域とに大別される。図６（ａ）は図６（ｂ）のＡ−Ａ線での断面図に相当する。なお、貫通電極１０１（表面バンプ１０２及び裏面バンプ１０３）の配置は、図示するようにチップ中央部に２列に配置される例に限定されず、半導体素子回路の形成されていない領域、例えば外周領域などに必要に応じて設けることができる。
【００２７】
次に、各構成部材の詳細について、製造工程を参照しつつ説明する。図７〜図１４は、本適用例の半導体チップ１００の製造工程を説明する工程断面図である。
【００２８】
まず、図７に示すようにシリコン基板１の表面１Ａ側の処理を行う。基板表面に公知の方法により回路素子２を形成し、層間絶縁膜３（第１層間絶縁膜）で覆う。第１層間絶縁膜としては酸化シリコン膜を用いることができる。第１層間絶縁膜上に、第１の金属４１２を含む第１の導体配線４１を形成する。更に層間絶縁膜３の積層及び配線形成を繰り返し、配線層４を形成する。配線導体（配線及びビアプラグ）としては、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）などが使用でき、適宜バリア膜（例えば、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）など）を含んでいても良い。層間絶縁膜３の最上層は窒化シリコン膜を用いる。第１の導体配線４１は、後述する貫通孔形成時のエッチングストッパとして機能し、貫通孔の底部に露出する領域（貫通電極１１１との接触箇所）の周りに外周部となる余白部分を有するパッド形状に形成されており、上記実施形態例におけるパッド電極５３に相当する。パッド形状に第１の導体配線４１を成形することにより、貫通孔を形成する際に上層への突抜を防止することができる。このように、第１の導体配線４１に含まれる第１の金属４１２としては、シリコンや酸化膜の異方性エッチングに対して比較的良好なエッチング耐性を有する金属が使用できる。第１の金属としては、Ｗをはじめとする高融点金属（Ｔｉ，Ｃｒ，Ｎｉ，Ｍｏ，Ｎｂ等）が好ましく使用できる。ここでは、第１の導体配線４１として、ＷＮバリア膜４１１上に第１の金属４１２としてＷ膜を形成する。
【００２９】
最上層の層間絶縁膜３を形成した後、パッシベーション膜５としてポリイミド膜を成膜する。続いて、ポリイミド膜及び最上層の層間絶縁膜３を順次パターニングして、配線層４の最上配線表面を露出する開口部を形成する。全面に電気めっき時の給電層となる第１シード層（Ｃｕ／Ｔｉ）６をスパッタ法で成膜した後、表面バンプ形成用マスク（図示しない）をフォトレジスト（ＰＲ）で形成し、電気めっきにより表面端子（以下、表面バンプという）１０２として第１導体膜（Ｃｕ）７、第１接着層（Ａｕ／Ｎｉ）８を形成する。表面バンプ形成用マスクを除去した後、露出する第１シード層６を除去することで、図６に示す構造が得られる。以上により表面１Ａ側の処理が完了し、続いて、裏面側の処理を行う。
【００３０】
裏面側の処理を行うに当たって、基板（ウェハ）の取り扱い性を良好にするため、保持部材を用いる。ここでは、光照射によって接着性が変化する接着剤を含む接着層９を用いて、ガラス基板などの透明な支持体１０にウェハ表面側を接着保持するウェハサポートシステム（Wafer Support System：ＷＳＳ）を用いる。説明のため、図８以降は、上下を逆転して示す。
【００３１】
図８に示すように、ＷＳＳに保持した状態でシリコン基板１の裏面から所定の厚さ（例えば、４０μｍ）となるまで裏面研削（バックグラインド（Back Grind）：ＢＧ）を行い、ＢＧ後の裏面１Ｂ上に裏面保護膜１１として窒化シリコン膜を形成する。ＢＧは荒削り、精削り、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）の順で行い、裏面１Ｂを鏡面化する。
【００３２】
次に、図９に示すように、裏面側から第１の導体配線４１に達する貫通孔１Ｈを形成する。裏面保護膜１１上にフォトレジスト（ＰＲ）を塗布し、フォトリソグラフィ工程により貫通孔１Ｈ形成用の開口を形成する。ＰＲをマスクに裏面保護膜１１／シリコン基板１／層間絶縁膜３を順にドライエッチングする。最後は第１の導体配線４１をエッチストッパとする。このとき、図９（ｂ）に示すように、第１の導体配線４１（例えば全体で５０ｎｍ厚）のうち３０〜４０ｎｍ程度のオーバーエッチングがかかるため、ＷＮバリア膜４１１（例えば１０ｎｍ厚）は、貫通孔１Ｈの底部露出面には残らず、プロセスマージンが少なくなっている。
【００３３】
次に、図１０に示すように、貫通孔１Ｈの内壁（側壁及び底部）に絶縁膜１２を形成する。絶縁膜１２として、シリコンを含む絶縁膜、例えば、酸化シリコン膜や窒化シリコン膜あるいはこれらの積層膜をＣＶＤ法で成膜する。ここでは、ライナー窒化シリコン膜と酸化シリコン膜の積層膜として貫通孔１Ｈの底面近傍の側面で３００ｎｍ以上となるように成膜した。本適用例に示す貫通孔１Ｈは、開口側から底部に向かって径が僅かに減少するテーパー形状を有しているが、上記実施形態例１で説明したように、成膜された絶縁膜１２は、開口上部にオーバーハング部分を有して形成されており、本発明による形状改善の対象となる。
【００３４】
続いて、図１１に示すように、Ａｒエッチングによりオーバーハングとなる絶縁膜上部を削り、絶縁膜１２の形状改善を行う。その後、図１２に示すように、ＣＦエッチングにより裏面保護膜１１上及び貫通孔１Ｈ底の絶縁膜１２を除去することで、サイドウォール１２Ｓを形成することができる。なお、裏面保護膜１１上の絶縁膜１２は全て除去する必要はなく、Ａｒエッチングのエッチング量に応じて残っていても問題はない。なお、実施形態例２で説明したように絶縁膜１２を複数回に分けて成膜する場合には、オーバーハングとならない場合があるが、成膜毎にＡｒエッチングを行うことで、貫通孔底部の絶縁膜の膜厚を減らす意義がある。絶縁膜１２がライナー窒化シリコン膜と酸化シリコン膜の積層膜である場合、２回目以降の絶縁膜の成膜は、積層膜である必要はなく、いずれか一方の絶縁膜、特に酸化シリコン膜の成膜のみ実施することが好ましい。もちろん、貫通電極からの金属拡散を防止するバリア効果を高めるために、窒化シリコン膜を酸化シリコン膜間に挟み込む構成とすることを妨げるものではない。
【００３５】
続いて、サイドウォール１２Ｓを形成した後、貫通孔１Ｈ底部に露出した第１の導体配線４１の表面に対して、Ａｒガスなどを用いたスパッタエッチング、さらには水素プラズマによる還元処理で自然酸化膜の除去などの清浄化を必要に応じて実施する。
【００３６】
次に、図１３に示すように、全面に電気めっき時の給電層となる第２シード層１３として、第１シード層６と同様にＣｕ／Ｔｉをスパッタ法で成膜した後、図１４に示すように、裏面側の端子（裏面バンプという）を一体に形成するＰＲマスクを形成し、電気めっきにより、第２導体１４としてＣｕ膜と、第２接着層１５としてＳｎＡｇ半田層を連続して成膜する。本適用例では貫通電極１０１と裏面バンプ１０３とを一体に形成する例を示しているが、別体に形成してもよい。これにより、貫通電極１０１の底部が、第１の導体配線４１に接して接続される。
【００３７】
最後に、図１５に示すように、裏面バンプ用のＰＲマスクを除去した後、露出する第２シード層１３をエッチング除去する。その後、支持体１０通して光照射してＷＳＳをウェハから剥離し、残留する接着層９を溶剤で除去する。更に、各半導体チップ毎にダイシングすることで、図６に示す半導体チップ１００が得られる。
【００３８】
このように、本発明では、絶縁膜１２をＡｒエッチングとＣＦエッチングの２段階のエッチングとしていることで、第１の導体配線４１へのダメージを極力少なくして、オーバーハング形状のないサイドウォール絶縁膜１２Ｓが形成できるため、プロセスマージンの減少が抑えられ、ボイドなく貫通電極１０１を形成できる。
【００３９】
次に、本発明に係る半導体装置（半導体チップ１００）を用いた半導体パッケージ２００について説明する。図１６は、半導体パッケージ２００の模式的断面図を示す。
【００４０】
この半導体パッケージ２００は、複数の半導体チップ１００をサンドイッチ状に積み重ね、各半導体チップを貫通する貫通電極１０１により電力供給、信号授受が図られている。各半導体チップは、回路形成面側の外部に露出する表面端子（表面バンプ）１０２と、貫通電極１０１に接して裏面側の外部に露出する裏面端子（裏面バンプ）１０３とを有している。各半導体チップ１００（ここでは、１００Ａから１００Ｅの５層）は、回路形成面を下側にして（フェイスダウン）積層される。例えば、最下層の半導体チップ１００Ａは、インターフェースチップであり、その上にＤＲＡＭチップ１００Ｂ〜１００Ｅが積層される。フェイスダウンに積層しているため、最上層チップ１００Ｅは、半導体チップ１００Ｄから供給される信号や電源を自チップの内部に取り込むことができればよく、更に上層に供給する必要が無い。従って、最上層チップ１００Ｅには貫通電極１０１を設ける必要が無い。半導体チップ１００Ａ〜１００Ｄまでは、貫通電極１０１を設けるために薄板化されているが、最上層チップ１００Ｅには貫通電極１０１を設ける必要が無いため、貫通電極１０１を形成するための薄板化は不要である。これにより、工程を簡略化できる。また、薄板化に伴う基板の反りも低減できる。
【００４１】
最上層チップ１００Ｅでは、貫通電極１０１を設ける工程が割愛されるだけであり、メモリ回路やテスト端子、信号端子、各貫通電極と対応する端子などの表面端子とを接続する多層配線等は他の半導体チップと同様に形成される。
【００４２】
全ての工程を揃えて形成したチップを用いるという観点では、最上層チップ１００Ｅとして他のチップと同じように薄板化工程を経て貫通電極を形成したチップを適用しても良い。
【００４３】
図１７は、貫通電極部分の拡大断面図を示しており、各半導体チップは、表面バンプ１０２と裏面バンプ１０３とを位置合わせして、所定の圧力、温度をかけて半田接合される。
【００４４】
このように積層した半導体チップ１００Ａ〜１００Ｅは、最下層のインターフェースチップ１００Ａで配線基板２０２に接続されており、各半導体チップの隙間にはアンダーフィル樹脂２０３が充填される。更に、モールド樹脂２０４によりパッケージングされている。配線基板２０２の裏面には半導体パッケージ２００を所望の回路基板に接続するためのソルダーボール２０５がアレイ状に設けられている。
【００４５】
なお、回路形成面が上を向いているか下を向いているかは本発明の作用効果に関係無く、本適用例の構成はフェイスアップでも良い。その場合、最上層チップ１００Ｅにも他チップと同様に貫通電極１１１を形成したチップが適用される。なお、フェイスアップで構成する場合、最上層チップにはメモリ回路などの半導体回路と接続する配線層４は形成するが、表面バンプ１０２を設ける必要はない。
【符号の説明】
【００４６】
１．シリコン基板
１Ａ．表面
１Ｂ．裏面
１Ｈ．貫通孔
２．回路素子
３．層間絶縁膜
４．配線層
４１．第１の導体配線（パッド電極）
４１１．バリア膜（ＷＮ）
４１２．第１の金属（Ｗ）
５．パッシベーション膜
６．第１シード層
７．第１の導体
８．第１接着層（Ａｕ／Ｎｉ）
９．接着層
１０．支持体
１１．裏面保護膜
１２．絶縁膜
１２Ｒ．絶縁リング
１３．第２シード層
１４．第２の導体
１５．第２接着層（ＳｎＡｇ）
５１．半導体基板
５１Ａ．基板表面
５１Ｂ．基板裏面
５１Ｈ．貫通孔
５２．層間絶縁膜
５３．パッド電極
５４．絶縁膜
５４ａ．第１の絶縁膜
５４ｂ．第２の絶縁膜
５４Ｓ．サイドウォール絶縁膜
５４ＯＨ．オーバーハング部分
５４ＳＨ．シェード部分
１００．半導体チップ
１０１．貫通電極
１０２．表面端子（表面バンプ）
１０３．裏面端子（裏面バンプ）
２００．半導体パッケージ
２０２．配線基板
２０３．アンダーフィル樹脂
２０４．モールド樹脂
２０５．ソルダーボール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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