(57)【要約】【課題】電源立ち上げ時のシャントトランジスタの誤動作を防止することが出来、且つ、シャントトランジスタのオン／オフを制御する外部からの制御信号を印加する制御端子へのＥＳＤ印加にも対応出来るＥＳＤ保護回路を提供することを目的とする。【解決手段】高電位側の電源電圧が印加される第１の電源端子と、低電位側の電源電圧が印加される第２の電源端子に直列接続される第１のコンデンサと第１の抵抗を有する第１のＲＣ回路を備える。前記第１のコンデンサと第１の抵抗が接続される第１の共通ノードの電位に応答し、前記第１と第２の電源端子間に主電流路が接続される第１のシャントトランジスタを備える。前記第１の共通ノードの電位に応答し、その出力信号が前記第１のシャントトランジスタの制御電極に供給される第１の論理回路を備える。前記第１の共通ノードに接続され、外部から所定電圧の制御信号が印加可能な第１の制御端子とを備える。【選択図】図１
2014120711.tif 000002
【特許請求の範囲】
【請求項１】
高電位側の電源電圧が印加される第１の電源端子と、
低電位側の電源電圧が印加される第２の電源端子と、
前記第１と第２の電源端子間に直列接続される第１のコンデンサと第１の抵抗を有する第１のＲＣ回路と、
前記第１のコンデンサと第１の抵抗が接続される第１の共通ノードと、
前記第１の電源端子と第２の電源端子間に主電流路が接続される第１のシャントトランジスタと、
前記第１の共通ノードの電位に応答し、その出力信号が前記第１のシャントトランジスタの制御電極に供給される第１の論理回路と、
前記第１の共通ノードに接続され、外部から所定電圧の制御信号が印加可能な第１の制御端子と、
を具備することを特徴とするＥＳＤ保護回路。
【請求項２】
前記第１の電源端子及び第２の電源端子に電源電圧が印加される時には、前記第１の制御端子には、固定電位の制御信号が印加されることを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記第１の電源端子と第２の電源端子間に接続される第２の抵抗と第２のコンデンサを有する第２のＲＣ回路と、
前記第２の抵抗と第２のコンデンサが接続される第２の共通ノードと、
前記第２の共通ノードに接続され、外部から所定電圧の制御信号が印加可能な第２の制御端子と、
を具備し、前記第１の論理回路は、第１及び第２の入力端子を有し、前記第１の入力端子は前記第１の制御端子に接続され、前記第２の入力端子は前記第２の制御端子に接続されることを特徴とする請求項１または２に記載のＥＳＤ保護回路。
【請求項４】
高電位側の電源電圧が印加される第３の電源端子と、
前記第３の電源端子と前記第２の電源端子間に直列接続される第３のコンデンサと第３の抵抗を有する第３のＲＣ回路と、
前記第３のコンデンサと前記第３の抵抗が接続される第３の共通ノードと、
前記第３の電源端子と前記第２の電源端子間に主電流路が接続される第２のシャントトランジスタと、
前記第１の制御端子の電位と、前記第２の制御端子の電位と、前記第３の共通ノードの電位に応答し、その出力信号が前記第２のシャントトランジスタの制御電極に供給される第２の論理回路と、
を具備することを特徴とする請求項３に記載のＥＳＤ保護回路。
【請求項５】
前記第１及び第２の電源端子に電源電圧が印加される時には、前記第１の制御端子及び第２の制御端子には低電位側の電源電圧が印加されることを特徴とする請求項３または４に記載のＥＳＤ保護回路。
【請求項６】
前記第１の電源端子にカソード電極が接続され、前記第１の制御端子にアノード電極が接続される第１のＥＳＤ保護ダイオードと、
前記第２の電源端子にアノード電極が接続され、前記第１の制御端子にカソード電極が接続される第２のＥＳＤ保護ダイオードと、
を具備することを特徴とする請求項１乃至５のいずれか一項に記載のＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＥＳＤ保護回路に関する。
【背景技術】
【０００２】
従来、ＥＳＤ (Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ)に対する保護回路の提案が、種々行われている。ＥＳＤは、静電気により帯電した人間や機械からの半導体デバイスへの放電や、帯電した半導体デバイスからの接地電位への放電等を指す。半導体デバイスに対してＥＳＤが起こると、その端子から大量の電荷が電流となって半導体デバイスへ流入し、その電荷が半導体デバイス内部で高電圧を生成し、内部素子の絶縁破壊や半導体デバイスの故障を引き起こす。
【０００３】
ＥＳＤ保護回路として、ＲＣ回路により駆動されるシャントＭＯＳトランジスタを備えたＲＣＴ（ＲＣ  Ｔｒｉｇｇｅｒｅｄ）  ＭＯＳトランジスタと呼ばれる保護素子が使用されている。電源立ち上げが急峻な場合、ＲＣ回路が応答し、ＥＳＤではないにも拘わらずシャントＭＯＳトランジスタがオンする誤動作が生じ、いわゆるラッシュカレントが発生して電源電圧が上昇しないと言った不都合が生じる場合が有る。この為、電源立ち上げ時に制御信号を用いて、シャントＭＯＳトランジスタを強制的にオフにする技術が開示されている。しかしながら、制御信号を供給する外部端子自体にＥＳＤサージが印加される場合を想定した対策の余地が有る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−４５１５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、電源立ち上げ時のシャントトランジスタの誤動作を防止することが出来、且つ、シャントトランジスタを制御する制御信号を印加する制御端子へのＥＳＤ印加にも対応出来るＥＳＤ保護回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、高電位側の電源電圧が印加される第１の電源端子と、低電位側の電源電圧が印加される第２の電源端子に直列接続される第１のコンデンサと第１の抵抗を有する第１のＲＣ回路を備える。前記第１のコンデンサと第１の抵抗が接続される第１の共通ノードの電位に応答し、前記第１と第２の電源端子間に主電流路が接続される第１のシャントトランジスタを備える。前記第１の共通ノードの電位に応答し、その出力信号が前記第１のシャントトランジスタの制御電極に供給される第１の論理回路を備える。前記第１の共通ノードに接続され、外部から所定電圧の制御信号が印加可能な第１の制御端子とを具備することを特徴とするＥＳＤ保護回路が提供される。
【図面の簡単な説明】
【０００７】
【図１】図１は第１の実施形態を示す回路図である。
【図２】図２は第２の実施形態を示す回路図である。
【図３】図３は第３の実施形態を示す回路図である。
【図４】図４は第４の実施形態を示す回路図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかるＥＳＤ保護回路を詳細に説明する。なお、これら実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態のＥＳＤ保護回路を示す回路図である。第１の電源端子（１）には、高電位側の電源電圧（Ｖｄｄ）が印加される。第２の電源端子（２）には、低電位側の電源電圧（接地電位Ｖｓｓ）が印加される。この第１の電源端子（１）と第２の電源端子（２）との間には、ＥＳＤ保護を行うべき図示しない回路が接続されている。（以下、後述する各実施形態に於いても同様である。）第１の電源端子（１）と第２の電源端子（２）の間には、第１の抵抗（３１）と第１のコンデンサ（３２）の直列回路を有する第１のＲＣ回路（３）が接続される。第１のシャントＮＭＯＳトランジスタ（４）のソース電極が、第２の電源端子（２）に接続され、そのドレイン電極が、第１の電源端子（１）に接続される。すなわち、第１のシャントＮＭＯＳトランジスタ（４）の主電流路であるソース・ドレイン流路が第１の電源端子（１）と第２の電源端子（２）間に接続される。
【００１０】
第１のＲＣ回路を構成する第１の抵抗（３１）と第１のコンデンサ（３２）の接続部、すなわち、第１の共通ノード(３０)は、第１の制御端子（６）に接続される。第１の制御端子（６）には、外部から制御信号が印加される。第１のＥＳＤ保護ダイオード（７）のカソード電極が第１の電源端子（１）に接続され、アノード電極が第１の制御端子（６）に接続される。第２のＥＳＤ保護ダイオード（８）のカソード電極が、第１の制御端子（６）に接続され、アノード電極が第２の電源端子（２）に接続される。第１の共通ノード(３０)の電位が第１の論理回路（５）に供給される。第１の論理回路（５）は、２段のインバータ回路（５１，５２）を備え、インバータ回路（５２）の出力が、第１のシャントＮＭＯＳトランジスタ（４）の制御電極、すなわち、ゲート電極に供給される。本実施形態においては、第１の論理回路（５）は、２段のインバータ回路（５１，５２）を備え、第１の共通ノード（３０）に現れる信号を波形整形して、第１のシャントＮＭＯＳトランジスタ（４）のゲート電極に供給する。
【００１１】
第１の電源端子（１）及び第２の電源端子（２）に電源電圧が印加されない状態では、第１の制御端子（６）には、制御信号が供給されない。すなわち、第１の制御端子（６）は、フローティングの状態となる。第１の電源端子（１）及び第２の電源端子（２）に電源電圧が印加されない状態の例としては、本実施形態のＥＳＤ保護回路が搭載された半導体装置が、所定のボード（図示せず）に組み込まれる前の状態がある。この状態で、第１の電源端子（１）に、第２の電源端子（２）に対して正のＥＳＤが印加されると、第１のＲＣ回路（３）が応答し、第１の抵抗（３１）と第１のコンデンサ（３２）により定まる時定数に応じた電流が、第１の抵抗（３１）に流れる。第１の抵抗（３１）における電圧降下により、第１の共通ノード(３０)の電位がＨｉｇｈレベルになると、第１の論理回路（５）の出力レベルがＨｉｇｈレベルになる。Ｈｉｇｈレベルの信号が第１のシャントＮＭＯＳトランジスタ（４）のゲート電極に印加されると、第１のシャントＮＭＯＳトランジスタ（４）がオンする。これにより、第１のＮＭＯＳトランジスタ（４）が、ＥＳＤ保護素子として機能し、第１の電源端子（１）に印加された正のＥＳＤに基づくサージ電流が第１の電源端子（１）から第２の電源端子（２）へと放電される。第１の制御端子（６）に、第１の電源端子（１）に対して正のＥＳＤが印加された場合には、ＥＳＤ保護ダイオード（７）がオンし、第１の制御端子（６）から第１の電源端子（１）へとサージ電流が放電される。第１の制御端子（６）に、第２の電源端子（２）に対して負のＥＳＤが印加された場合には、ＥＳＤ保護ダイオード（８）がオンし、第２の電源端子（２）から第１の制御端子（６）へとサージ電流が放電される。
【００１２】
本実施形態におけるＥＳＤ保護回路が搭載された半導体装置を所定のボード（図示せず）に組み込む場合、第１の電源端子（１）と第２の電源端子（２）に、それぞれ、高電位側の電源電圧（Ｖｄｄ）と低電位側の電源電圧（接地電位Ｖｓｓ）が印加される場合には、第１の制御端子（６）には、固定電位である接地電位（Ｖｓｓ）が印加される。これにより、第１の論理回路（５）にＬｏｗレベルの信号が供給される為、第１の論理回路（５）の出力はＬｏｗレベルになる。Ｌｏｗレベルの信号が第１のシャントＮＭＯＳトランジスタ（４）のゲート電極に印加されることにより、第１のＮＭＯＳトランジスタ（４）は、オフになる。第１のＲＣ回路（３）が、第１の電源端子（１）と第２の電源端子（２）に印加される電源電圧の立ち上がりに応答したとしても、第１の制御端子（６）に印加される制御信号により、第１の論理回路（５）に供給される信号はＬｏｗレベルである。この為、第１のＮＭＯＳトランジスタ（４）のゲート電極にはＬｏｗレベルの信号が印加され、第１のシャントＮＭＯＳトランジスタ（４）はオフの状態を保つ。この為、電源電圧の立ち上がり時に第１のシャントＮＭＯＳトランジスタが誤動作することを防止することが出来る。これにより、電源立ち上げ時のラッシュカレントの発生が防止でき、電源電圧が所定の電圧まで達しない状況を回避することが出来る。
【００１３】
（第２の実施形態）
図２は、第２の実施形態を示す回路図である。図１に示す第１の実施形態の構成要素に対応する構成については、同一符号を付し、説明を省略する。本実施形態においては、第１の論理回路（５）が、３段のインバータ回路（５１乃至５３）を備える。第１の電源端子（１）と第２の電源端子（２）間に接続される第１のＲＣ回路（３）は、第１の電源端子（１）と第１の制御端子（６）間に直列接続される第１の抵抗（３１）と、第１のコンデンサ（３２）を備える。第１の抵抗（３１）と第１のコンデンサ（３２）は、第１の共通ノード（３０）で接続される。
【００１４】
第１の実施形態の場合と同じく、第１の電源端子（１）と第２の電源端子（２）に電源電圧が印加されない状態の時、第１の制御端子（６）には、制御信号は印加されない。すなわち、第１の制御端子（６）は、フローティングの状態となる。第１の電源端子（１）に、第２の電源端子（２）に対して正のＥＳＤが印加されると、第１のＲＣ回路（３）が応答し、第１の抵抗（３１）に電圧降下が生じる。この電圧降下により、第１の共通ノード（３０）の電位が、第１の電源端子（１）の電位に対してＬｏｗレベルになると、第１の論理回路（５）からＨｉｇｈレベルの信号が出力される。Ｈｉｇｈレベルの信号が第１のシャントＮＭＯＳトランジスタ（４）のゲート電極に印加されると、第１のシャントＮＭＯＳトランジスタ（４）がオンする。第１のシャントＮＭＯＳトランジスタ（４）がＥＳＤ保護素子として機能し、第１の電源端子（１）から第２の電源端子（２）へとサージ電流が放電される。第１の制御端子（６）に、第１の電源端子（１）に対して正のＥＳＤが印加された場合には、ＥＳＤ保護ダイオード（７）がオンし、第１の制御端子（６）から第１の電源端子（１）へとサージ電流が放電される。第１の制御端子（６）に、第２の電源端子（２）に対して負のＥＳＤが印加された場合には、ＥＳＤ保護ダイオード（８）がオンし、第２の電源端子（２）から第１の制御端子（６）へとサージ電流が放電される。
【００１５】
本実施形態におけるＥＳＤ保護回路が搭載された半導体装置を所定のボード（図示せず）に組み込む場合、第１の電源端子（１）と第２の電源端子（２）に所定の電源電圧、すなわち、高電位側の電源電圧（Ｖｄｄ）と低電位側の電源電圧（接地電位Ｖｓｓ）が印加される場合には、第１の制御端子（６）には、固定電位である高電位側の電源電圧（Ｖｄｄ）が印加される。第１の論理回路（５）に、Ｈｉｇｈレベルの信号が印加されることにより、第１の論理回路（５）の３段のインバータ回路（５１）乃至（５３）を介して、Ｌｏｗレベルの信号が、第１のシャントＮＭＯＳトランジスタ（４）のゲート電極に印加される。Ｌｏｗレベルの信号がゲート電極に印加される為、第１のシャントＮＭＯＳトランジスタ（４）は、オフとなる。この為、第１の電源端子（１）と第２の電源端子（２）に所定の電源電圧が印加される電源電圧の立ち上げ時に、第１のＲＣ回路（３）が応答したとしても、第１のシャントＮＭＯＳトランジスタ（４）は、第１の制御端子（６）に印加される制御信号により、強制的にオフにされる。この為、電源電圧の立ち上がり時に第１のシャントＮＭＯＳトランジスタ（４）が誤動作することを防止することが出来る。これにより、電源立ち上げ時のラッシュカレントの発生が防止でき、電源電圧が所定の電圧まで達しない状況を回避することが出来る。
【００１６】
（第３の実施形態）
図３は、第３の実施形態を示す回路図である。図１及び図２に示す第１及び第２の実施形態の構成要素に対応する構成については、同一の符号を付し、説明を省略する。本実施形態は、第１の電源端子（１）と第２の電源端子（２）間に接続される第２のＲＣ回路（１３）を有する。第２のＲＣ回路(１３)は、第１の電源端子（１）と第２の電源端子（２）間に直列接続される第２のコンデンサ（１３２）と第２の抵抗（１３１）を有する。第２のコンデンサ（１３２）と第２の抵抗（１３１）は、第２の共通ノード（１３０）で接続される。第２の共通ノード(１３０)は、第２の制御端子（９）に接続される。第１の論理回路（５）は、第２の共通ノード(１３０)に入力端が接続されるインバータ回路（５５）を有する。第１の論理回路（５）は、ＮＡＮＤ回路（５６）を有する。ＮＡＮＤ回路（５６）の第１の入力端は、インバータ回路（５５）の出力端に接続される。ＮＡＮＤ回路（５６）の出力端は、第１のシャントＮＭＯＳトランジスタ（４）のゲート電極に接続される。第１の論理回路（５）は、入力端が第１の共通ノード（３０）に接続されたインバータ回路（５４）を有する。インバータ回路（５４）の出力端は、ＮＡＮＤ回路（５６）の第２の入力端に接続される。本実施形態においては、第１の論理回路（５）は、第１の共通ノード（３０）と第２の共通ノード（１３０）の電位がＬｏｗレベルの時、Ｌｏｗレベルの出力信号を第１のシャントＮＭＯＳトランジスタ（４）のゲート電極に供給する。
【００１７】
本実施形態に第１の電源端子（１）及び第２の電源端子（２）に所定の電源電圧、すなわち、高電位側の電源電圧（Ｖｄｄ）と低電位側の電源電圧（接地電位Ｖｓｓ）が印加されない状態の時、第１の制御端子（６）と第２の制御端子（９）には、制御信号は印加されない。この時、第１の制御端子（６）と第２の制御端子（９）の電位はフローティング状態である。この状態で、第１の電源端子（１）に、第２の電源端子（２）に対して正のＥＳＤが印加されると、第１のＲＣ回路（３）と第２のＲＣ回路（１３）が応答する。第１のＲＣ回路（３）の第１の抵抗（３１）と第２のＲＣ回路（１３）の第２の抵抗（１３１）における電圧降下により、第１の共通ノード（３０）と第２の共通ノード（１３０）の電位が上昇し、インバータ回路（５４）とインバータ回路（５５）の入力レベルがＨｉｇｈになると、インバータ回路（５４）とインバータ回路（５５）はＬｏｗレベルの信号を、ＮＡＮＤ回路（５６）に供給する。この時、ＮＡＮＤ回路（５６）は、Ｈｉｇｈレベルの出力信号を、第１のシャントＮＭＯＳトランジスタ（４）のゲート電極に供給する。これにより、第１のシャントＮＭＯＳトランジスタ（４）はオンとなり、第１の電源端子（１）から第２の電源端子（２）へとサージ電流が放電される。
【００１８】
第１の制御端子（６）に、第１の電源端子（１）に対して正のＥＳＤが印加された場合には、ＥＳＤ保護ダイオード（７）がオンし、第１の制御端子（６）から第１の電源端子（１）へとサージ電流が放電される。第１の制御端子（６）に、第１の電源端子（１）に対して負のＥＳＤが印加された場合には、第２のＲＣ回路（１３）が応答し、第２の抵抗（１３１）に電圧降下が生じる。この為、第２の共通ノード（１３０）の電位が上昇し、Ｈｉｇｈレベルの信号がインバータ回路（５５）に供給される。インバータ回路（５５）は、Ｌｏｗレベルの信号をＮＡＮＤ回路（５６）に供給する。第１の制御端子（６）には第１の電源端子（１）に対して負のＥＳＤが印加されることから、第１の共通ノード（３０）の電位はＬｏｗレベルとなり、インバータ回路（５４）にはＬｏｗレベルの信号が印加され、Ｈｉｇｈレベルの出力信号がインバータ回路（５４）からＮＡＮＤ回路（５６）に供給される。この為、ＮＡＮＤ回路（５６）は、インバータ回路（５４）からのＨｉｇｈレベルとインバータ回路（５５）からのＬｏｗレベルの信号が供給される為、出力はＨｉｇｈレベルとなる。Ｈｉｇｈレベルの信号が第１のシャントＮＭＯＳトランジスタ（４）のゲート電極に供給されると第１のシャントＮＭＯＳトランジスタ（４）がオンとなり、更にＥＳＤ保護ダイオード（８）もオンして、第１の電源端子（１）から第１の制御端子（６）へとサージ電流が放電される。第２の電源端子（２）に、第１の電源端子（１）に対して正のＥＳＤが印加された場合には、ＥＳＤ保護ダイオード（７）と（８）がオンし、第２の電源端子（２）から第１の電源端子（１）へとサージ電流が放電される。
【００１９】
第１の制御端子（６）に、第２の電源端子（２）に対して負のＥＳＤが印加された場合には、ＥＳＤ保護ダイオード（８）がオンし、第２の電源端子（２）から第１の制御端子（６）へとサージ電流が放電される。第１の制御端子（６）に、第２の電源端子（２）に対し正のＥＳＤが印加された場合には、第１の共通ノード（３０）の電位レベルがＨｉｇｈになり、インバータ（５４）からＬｏｗレベルの信号がＮＡＮＤ回路（５６）の一方の入力に供給される。この為、ＮＡＮＤ回路（５６）からはＨｉｇｈレベルの信号が出力されて、第１のシャントＮＭＯＳトランジスタ（４）のゲート電極に印加される。これにより第１のＮＭＯＳトランジスタ（４）がオンし、更にＥＳＤ保護ダイオード（７）もオンして、第１の制御端子（６）から第２の電源端子（２）へとサージ電流が放電される。
【００２０】
第２の制御端子（９）に、第１の電源端子（１）に対して正のＥＳＤが印加された場合には、ＥＳＤ保護ダイオード（７０）がオンし、第２の制御端子（９）から第１の電源端子（１）へとサージ電流が放電される。第２の制御端子（９）に、第１の電源端子（１）に対して負のＥＳＤが印加された場合には、第１のＲＣ回路（３）が応答し、第１の抵抗（３１）に電圧降下が生じる。この為、第１の共通ノード（３０）の電位が上昇し、Ｈｉｇｈレベルの信号がインバータ回路（５４）に供給され、インバータ回路（５４）からＬｏｗレベルの信号がＮＡＮＤ回路（５６）に供給される。第２の制御端子（９）には第１の電源端子（１）に対して負のＥＳＤが印加されることから、第２の共通ノード（１３０）の電位はＬｏｗレベルとなり、インバータ回路（５５）にはＬｏｗレベルの信号が印加され、インバータ回路（５５）からＨｉｇｈレベルの出力信号がＮＡＮＤ回路（５６）に供給される。この為、ＮＡＮＤ回路（５６）には、インバータ回路（５５）からのＨｉｇｈレベルとインバータ回路（５４）からのＬｏｗレベルの信号が入力される為、出力はＨｉｇｈレベルとなる。Ｈｉｇｈレベルの信号が第１のシャントＮＭＯＳトランジスタ（４）のゲート電極に供給されると、第１のシャントＮＭＯＳトランジスタ（４）はオンとなり、更にＥＳＤ保護ダイオード（８０）もオンして、第１の電源端子（１）から第２の制御端子（９）へとサージ電流が放電される。
【００２１】
第２の制御端子（９）に、第２の電源端子（２）に対して負のＥＳＤが印加された場合には、ＥＳＤ保護ダイオード（８０）がオンし、第２の電源端子（２）から第２の制御端子（９）へとサージ電流が放電される。第２の制御端子（９）に、第２の電源端子（２）に対し正のＥＳＤが印加された場合には、第２の共通ノード（１３０）の電位レベルがＨｉｇｈになり、インバータ（５５）からＬｏｗレベルの信号がＮＡＮＤ回路（５６）の一方の入力に供給される。この為、ＮＡＮＤ回路（５６）からはＨｉｇｈレベルの信号が、第１のシャントＮＭＯＳトランジスタ（４）のゲート電極に印加される。これにより、第１のＮＭＯＳトランジスタ（４）がオンし、更にＥＳＤ保護ダイオード（７０）もオンして、第２の制御端子（９）から第２の電源端子（２）へとサージ電流が放電される。
【００２２】
本実施形態におけるＥＳＤ保護回路が搭載された半導体装置を所定のボード（図示せず）に組み込む場合、第１の電源端子（１）及び第２の電源端子（２）に所定の電源電圧、すなわち、高電位側の電源電圧（Ｖｄｄ）と低電位側の電源電圧（接地電位Ｖｓｓ）が印加される時には、第１の制御端子（６）と第２の制御端子（９）には、固定電位として、低電位側の電源電圧（接地電位Ｖｓｓ）が印加される。この状態の時、第１の制御端子（６）の電位はＬｏｗレベルの電位であり、インバータ回路（５４）により反転され、ＮＡＮＤ回路（５６）の入力端にはＨｉｇｈレベルの信号が入力される。第２の制御端子（９）の電位もＬｏｗレベルの電位であり、インバータ回路（５５）により反転され、ＮＡＮＤ回路（５６）にはＨｉｇｈレベルの信号が供給される。この為、ＮＡＮＤ回路（５６）の２つの入力はＨｉｇｈレベルとなり、Ｌｏｗレベルの信号を出力する。これにより、第１のシャントＮＭＯＳトランジスタ（４）は、ゲート電極にＬｏｗレベルの信号を受ける為、オフとなる。すなわち、第１の電源端子（１）と第２の電源端子（２）に所定の電源電圧を印加する電源立ち上げ時には、第１のシャントＮＭＯＳトランジスタ（４）が、強制的にオフ状態になる。このため、電源立ち上げ時に第１のシャントＮＭＯＳトランジスタ（４）が誤動作するのを防止することが出来る。これにより、電源立ち上げ時のラッシュカレントの発生が防止でき、電源電圧が所定の電圧まで達しない状況を回避することが出来る。
【００２３】
本実施形態は、第１の制御端子（６）と第２の制御端子（９）に対して、抵抗とコンデンサの共通接続ノードが夫々接続されるＲＣ回路を２組備える。少なくとも一方の制御端子がフローティング状態で有れば、論理回路はＲＣ回路の出力信号に応じてシャントＮＭＯＳトランジスタをオンにする信号をシャントＮＭＯＳトランジスタのゲート電極に対して供給することができる。第１の制御端子（６）、あるいは、第２の制御端子（９）へのＥＳＤの印加に対して、ＥＳＤ保護ダイオード、あるいは、シャントＮＭＯＳトランジスタがオンとなることで、ＥＳＤ保護素子としてサージ電流を放電することができる。
【００２４】
（第４の実施形態）
図４は、第４の実施形態を示す回路図である。図１乃至図３に示す各実施形態に対応する構成については同一の符号を付し、説明を省略する。半導体装置においては、複数の回路機能を搭載した場合、機能毎に回路ブロックを分離し、各ブロックに分離した電源を供給する構成（以下  分離電源構成と呼ぶ）が有る。分離電源構成においては、動作させる必要が無い回路ブロックに対しては電源を供給しないことにより、消費電力を抑えることが出来る。本実施形態は、その分離電源構成に適用した形態を示す。本実施形態は、第３の電源端子（１０）を有する。第３の電源端子（１０）には、第１の電源端子（１）と同じ電圧の高電位側の電源電圧（Ｖｄｄ）、あるいは、電圧値の異なる高電位側の電源電圧(Ｖｄｄ１)が印加される。第３の電源端子（１０）と第２の電源端子（２）間には、これらの電源端子に印加される電源電圧で動作する回路ブロック（図示せず）が接続される。第１の電源端子（１）と第２の電源端子（２）に印加される電源電圧で動作する他の回路ブロック（図示せず）とは、分離した電源体系の下で動作する。
【００２５】
第３の電源端子（１０）と第２の電源端子（２）間には、第３のＲＣ回路（２３）が接続される。第３のＲＣ回路（２３）は、第３の電源端子（１０）と第２の電源端子（２）間に直列接続される第３のコンデンサ（２３２）と第３の抵抗（２３１）を有する。第３のコンデンサ（２３２）と第３の抵抗（２３１）は、第３の共通ノード（２３０）で接続される。
【００２６】
本実施形態は、第２の論理回路（１５）を有する。第２の論理回路（１５）は、第３の共通ノード（２３０）と第２のシャントＮＭＯＳトランジスタ（１４）のゲート電極間に接続される２段のインバータ回路（１５４）と（１５５）を有する。第２の論理回路（１５）は、第１の共通ノード（３０）と第２の共通ノード（１３０）に入力端が接続されるＮＯＲ回路（１５１）を有する。第２の論理回路（１５）は、第３の共通ノード（２３０）にドレイン電極が接続され、第２の電源端子（２）にソース電極が接続されるＮＭＯＳトランジスタ（１５２）を有する。第２の論理回路（１５）は、第２のシャントＮＭＯＳトランジスタ（１４）のゲート電極にドレイン電極が接続され、ソース電極が第２の電源端子（２）に接続されるＮＭＯＳトランジスタ（１５３）を有する。ＮＯＲ回路（１５１）の出力が、ＮＭＯＳトランジスタ（１５２）と（１５３）のゲート電極に供給される。本実施形態においては、第２の論理回路（１５）は、第１の制御端子（６）と第２の制御端子（９）と第３の共通ノード（２３０）の電位レベルに応答し、第１の制御端子（６）と第２の制御端子（９）の電位が共にＬｏｗレベルの時には、第２のシャントＮＭＯＳトランジスタ(１４)をオフにする信号を、第２のシャントＮＭＯＳトランジスタ(１４)のゲート電極に供給する。
【００２７】
本実施形態においては、第３の共通ノード（２３０）と第３の電源端子（１０）との間、及び第２の電源端子（２）と第３の共通ノード（２３０）との間に、ＥＳＤ保護用のダイオードを接続する必要が無い。第３のＲＣ回路（２３）の第３の共通ノード（２３０）には、ＥＳＤが印加される恐れのある外部端子が接続されない為である。
【００２８】
本実施形態においては、第１の電源端子（１）、第２の電源端子（２）及び第３の電源端子（１０）に所定の電源電圧、すなわち、高電位側の電源電圧（Ｖｄｄ）と低電位側の電源電圧（接地電位Ｖｓｓ）が印加されない状態の時、第１の制御端子（６）と第２の制御端子（９）には、制御信号は印加されない。したがって、第１の制御端子（６）と第２の制御端子（９）の電位はフローティング状態である。この状態で、第１の電源端子（１）に、第２の電源端子（２）に対して正のＥＳＤが印加されると、第１のＲＣ回路（３）と第２のＲＣ回路（１３）が応答する。第１のＲＣ回路（３）の第１の抵抗（３１）における電圧降下、及び第２のＲＣ回路（１３）の第２の抵抗（１３１）における電圧降下により、第１の共通ノード（３０）と第２の共通ノード（１３０）の電位が上昇し、インバータ回路（５４）とインバータ回路（５５）の入力レベルがＨｉｇｈになると、インバータ回路（５４）とインバータ回路（５５）はＬｏｗレベルの信号をＮＡＮＤ回路（５６）に供給する。
【００２９】
インバータ回路（５４）とインバータ回路（５５）からＬｏｗレベルの信号が供給されるとＮＡＮＤ回路（５６）は、Ｈｉｇｈレベルの出力信号を、第１のシャントＮＭＯＳトランジスタ（４）のゲート電極に供給する。これにより、第１のシャントＮＭＯＳトランジスタ（４）はオンとなり、第１の電源端子（１）から第２の電源端子（２）へとサージ電流が放電される。
【００３０】
同様に、第３の電源端子（１０）に、第２の電源端子に対して正のＥＳＤが印加されると、第３のＲＣ回路（２３）が応答する。第３のＲＣ回路（２３）の第３の抵抗（１３１）における電圧降下により第３の共通ノード（１３０）の電位が上昇し、インバータ回路（１５４）の入力レベルがＨｉｇｈになると、インバータ回路（１５５）はＨｉｇｈレベルの信号を出力し、Ｈｉｇｈレベルの出力信号を第２のシャントＮＭＯＳトランジスタ（１４）のゲート電極に供給する。これにより、第２のシャントＮＭＯＳトランジスタ（１４）はオンとなり、第３の電源端子（１０）から第２の電源端子（２）へとサージ電流が放電される。
【００３１】
本実施形態におけるＥＳＤ保護回路が搭載された半導体装置を所定のボード（図示せず）に組み込む場合、第１の電源端子（１）及び第２の電源端子（２）に所定の電源電圧、すなわち、高電位側の電源電圧（Ｖｄｄ）と低電位側の電源電圧（接地電位Ｖｓｓ）が印加される時には、第１の制御端子（６）と第２の制御端子（９）には、制御信号として、固定電位の低電位側の電源電圧（接地電位Ｖｓｓ）が印加される。この状態の時、第１の制御端子（６）の電位はＬｏｗレベルの電位であり、インバータ回路（５４）により反転され、ＮＡＮＤ回路（５６）の入力端にＨｉｇｈレベルの信号が入力される。第２の制御端子（９）の電位もＬｏｗレベルの電位であり、インバータ回路（５５）により反転され、ＮＡＮＤ回路（５６）にＨｉｇｈレベルの信号が供給される。この時、ＮＡＮＤ回路（５６）は、Ｌｏｗレベルの信号を出力する。これにより、第１のシャントＮＭＯＳトランジスタ（４）は、ゲート電極にＬｏｗレベルの信号を受ける為、オフとなる。従って、第１の電源端子（１）と第２の電源端子（２）に所定の電源電圧を印加する電源立ち上げ時には、第１のシャントＮＭＯＳトランジスタ（４）が、強制的にオフ状態になるため、電源立ち上げ時の第１のシャントＮＭＯＳトランジスタ（４）の誤動作によるラッシュカレントの発生、あるいは、電源電圧が立ち上がらない状態を回避することが出来る。
【００３２】
第１の制御端子（６）と第２の制御端子（９）に、制御信号として、固定電位の低電位側の電源電圧（接地電位Ｖｓｓ）が印加されると、第２の論理回路（１５）のＮＯＲ回路（１５１）の両入力端にＬｏｗレベルの信号が入力され、ＮＯＲ回路（１５１）の出力は、Ｈｉｇｈレベルになる。Ｈｉｇｈレベルの信号が、ＮＭＯＳトランジスタ（１５２）と（１５３）のゲート電極に印加されると、ＮＭＯＳトランジスタ（１５２）と（１５３）はオンとなる。この為、第２のシャントＮＭＯＳトランジスタ（１４）のゲート電極の電位がＬｏｗレベルとなる為、第２のシャントＮＭＯＳトランジスタ（１４）は、オフする。従って、第３の電源端子（１０）と第２の電源端子（２）に所定の電源電圧を印加する電源立ち上げ時に、第２のシャントＮＭＯＳトランジスタ（１４）が、強制的にオフ状態になるため、電源立ち上げ時の第２のシャントＮＭＯＳトランジスタ（１４）の誤動作によるラッシュカレントの発生、あるいは、電源電圧が立ち上がらない状態を回避することが出来る。
【００３３】
分離電源の第３の電源端子（１０）への電源投入時における第２のシャントＮＭＯＳトランジスタ(１４)に対する制御を、第１の制御端子（６）と第２の制御端子（９）への制御信号の印加による第１のシャントＮＭＯＳトランジスタ（４）に対する制御と共用することにより、制御を一元化することが出来る。
【００３４】
分離電源構成で動作する回路ブロックの数が増えた場合においても、外部からの制御信号が印加される制御端子は２個で良い。各回路ブロック（図示せず）の電源端子間に主電流路が接続されるシャントＮＭＯＳトランジスタのゲート電極に、第２の論理回路（１５）の出力を供給する構成とする。前述の通り、２個の制御端子に制御用の固定電位を印加することにより、強制的にシャントＮＭＯＳトランジスタをオフすることが出来る。
【００３５】
電源立ち上げ時のシャントトランジスタの誤動作を回避することが主目的である為、電源立ち上げ後の定常時には、制御端子への制御信号の印加を停止しても良い。制御信号が印加されない状態では、シャントトランジスタは、ＲＣ回路からの出力信号に応じて動作する。シャントトランジスタとして、ＮＭＯＳトランジスタを用いた実施形態について説明したが、ＰＭＯＳトランジスタをシャントトランジスタとして用いることも出来る。この場合には、各ＲＣ回路の抵抗とコンデンサの接続位置を置き換える。あるいは、論理回路のインバータ回路の段数を１段増減する。また、バイポーラトランジスタをシャントトランジスタとして用いることも出来る。この場合には、バイアス関係は、ＮＰＮトランジスタを用いる場合がシャントＮＭＯＳトランジスタを用いた場合に相当する。
【００３６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３７】
１  第１の電源端子、２  第２の電源端子、３  第１のＲＣ回路、４  第１のシャントＮＭＯＳトランジスタ、５  第１の論理回路、６  第１の制御端子、７及び８  ＥＳＤ保護ダイオード、９  第２の制御端子、１０  第３の電源端子、１３  第２のＲＣ回路、１４  第２のシャントＮＭＯＳトランジスタ、１５  第２の論理回路、２３  第３のＲＣ回路、３０  第１の共通ノード、３１  第１の抵抗、３２  第１のコンデンサ、５４及び５５  インバータ回路、５６  ＮＡＮＤ回路、７０及び８０  ＥＳＤ保護ダイオード、１３０  第２の共通ノード、１３１  第２の抵抗、１３２  第２のコンデンサ、１５１  ＮＯＲ回路、１５２及び１５３  ＮＭＯＳトランジスタ、１５４及び１５５  インバータ回路、２３０  第３の共通ノード、２３１  第３の抵抗、２３２  第３のコンデンサ。
【図１】
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【図２】
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【図３】
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【図４】
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