(57)【要約】【課題】回路に存在するオフセットの影響を相殺することが可能な温度測定入力段等を提供する。【解決手段】温度測定入力段１００が開示される。実施形態に従って、入力段１００は、抵抗１０６、サーミスタ１０５、マルチプレクサ（ＭＵＸ）１１１ａ〜ｂ、増幅器１２０、出力段を有してよい。ＭＵＸ１１１ｂは、第１状態の間は抵抗を第１の増幅器入力へ結合し、第２状態の間はサーミスタを第１の増幅器入力へ結合するよう構成されてよい。増幅器は、第１の増幅器入力と、電圧リファレンスへ結合される第２の増幅器入力と、フィードバック経路へ結合される増幅器出力とを有してよい。ＭＵＸ１１１ａは、第１状態の間はフィードバック電流を抵抗へ送り、第２状態の間はフィードバック電流をサーミスタへ送るよう構成されてよい。出力段は、フィードバック電流ＩＦＢに基づき出力電流ＩＯＵＴ＋、ＩＯＵＴ−を供給するよう構成されてよい。【選択図】図１Ａ
2014232107.tif 000002
【特許請求の範囲】
【請求項１】
抵抗と、
サーミスタと、
第１のマルチプレクサ状態の間、前記抵抗を第１の増幅器入力へ結合し、第２のマルチプレクサ状態の間、前記サーミスタを前記第１の増幅器入力へ結合するよう構成される第１のマルチプレクサと、
前記第１の増幅器入力、電圧リファレンスへ結合される第２の増幅器入力、及びフィードバック経路へ結合される増幅器出力を有する増幅器と、
前記第１のマルチプレクサ状態の間、フィードバック電流を前記抵抗へ送り、前記第２のマルチプレクサ状態の間、前記フィードバック電流を前記サーミスタへ送るよう構成される第２のマルチプレクサと、
前記フィードバック電流に基づき出力電流を供給するよう構成される出力段と
を有する温度測定入力段。
【請求項２】
前記出力段は更に、
第１の極性状態の間、前記フィードバック電流に基づくシングルエンド電流を前記出力段の第１の出力へ送り、
第２の極性状態の間、前記フィードバック電流に基づく前記シングルエンド電流を前記出力段の第２の出力へ送る
よう構成される、請求項１に記載の温度測定入力段。
【請求項３】
前記出力段はスイッチを有し、該スイッチは、
シングルエンド電流を受けるよう構成される入力端子と、
前記出力段の第１の差動出力へ結合される第１の出力端子と、
前記出力段の第２の差動出力へ結合される第２の出力端子と
を有する、請求項１に記載の温度測定入力段。
【請求項４】
前記出力段は、
前記第１の差動出力へ結合される第１の電流源と、
前記第２の差動出力へ結合される第２の電流源と
を更に有し、
前記第１の電流源の第１のコモンモード電流は、前記シングルエンド電流の半分に略等しく、
前記第２の電流源の第２のコモンモード電流は、前記シングルエンド電流の半分に略等しい、
請求項３に記載の温度測定入力段。
【請求項５】
前記増幅器出力へ結合され、前記フィードバック電流を調整するよう構成されるフィードバック経路トランジスタ
を更に有する請求項１に記載の温度測定入力段。
【請求項６】
調整可能な比率で前記フィードバック電流をミラーリングするよう構成される信号経路トランジスタ
を更に有する請求項５に記載の温度測定入力段。
【請求項７】
前記出力電流は、前記フィードバック電流に比例する、
請求項１に記載の温度測定入力段。
【請求項８】
前記フィードバック電流は、前記第１の増幅器入力へ結合される抵抗に反比例する、
請求項１に記載の温度測定入力段。
【請求項９】
第１のバッファ入力と、
第２のバッファ入力と、
第１のマルチプレクサ状態の間、前記第１のバッファ入力を第１の増幅器入力へ結合し、第２のマルチプレクサ状態の間、前記第２のバッファ入力を前記第１の増幅器入力へ結合するよう構成される第１のマルチプレクサと、
前記第１の増幅器入力、電圧リファレンスへ結合される第２の増幅器入力、及びフィードバック経路へ結合される増幅器出力を有する増幅器と、
前記第１のマルチプレクサ状態の間、フィードバック電流を前記第１のバッファ入力へ送り、前記第２のマルチプレクサ状態の間、前記フィードバック電流を前記第２のバッファ入力へ送るよう構成される第２のマルチプレクサと、
前記フィードバック電流に基づき出力電流を供給するよう構成される出力段と
を有するバッファ。
【請求項１０】
前記出力段は更に、
第１の極性状態の間、前記フィードバック電流に基づくシングルエンド電流を前記出力段の第１の出力へ送り、
第２の極性状態の間、前記フィードバック電流に基づく前記シングルエンド電流を前記出力段の第２の出力へ送る
よう構成される、請求項９に記載のバッファ。
【請求項１１】
前記出力段はスイッチを有し、該スイッチは、
シングルエンド電流を受けるよう構成される入力端子と、
前記出力段の第１の差動出力へ結合される第１の出力端子と、
前記出力段の第２の差動出力へ結合される第２の出力端子と
を有する、請求項９に記載のバッファ。
【請求項１２】
前記出力段は、
前記第１の差動出力へ結合される第１の電流源と、
前記第２の差動出力へ結合される第２の電流源と
を更に有し、
前記第１の電流源の第１のコモンモード電流は、前記シングルエンド電流の半分に略等しく、
前記第２の電流源の第２のコモンモード電流は、前記シングルエンド電流の半分に略等しい、
請求項１１に記載のバッファ。
【請求項１３】
前記増幅器出力へ結合され、前記フィードバック電流を調整するよう構成されるフィードバック経路トランジスタ
を更に有する請求項９に記載のバッファ。
【請求項１４】
調整可能な比率で前記フィードバック電流をミラーリングするよう構成される信号経路トランジスタ
を更に有する請求項１３に記載のバッファ。
【請求項１５】
前記出力電流は、前記フィードバック電流に比例する、
請求項９に記載のバッファ。
【請求項１６】
抵抗をバッファの増幅器入力へ結合するステップと、
前記抵抗に基づき第１の出力電流を生成するステップと、
サーミスタを前記バッファの前記増幅器入力へ結合するステップと、
前記サーミスタに基づき第２の出力電流を生成するステップと
を有する方法。
【請求項１７】
前記抵抗に基づき第１の相補出力電流を生成するステップと、
前記サーミスタに基づき第２の相補出力電流を生成するステップと
を更に有し、
前記第１の出力電流は、第１の極性状態において前記バッファにより生成され、前記第１の相補出力電流は、第２の極性状態において前記バッファにより生成され、
前記第２の出力電流は、前記第１の極性状態において前記バッファにより生成され、前記第２の相補出力電流は、前記第２の極性状態において前記バッファにより生成される、
請求項１６に記載の方法。
【請求項１８】
前記第１の出力電流は、前記抵抗に反比例し、
前記第１の相補出力電流は、前記抵抗に反比例し、
前記第２の出力電流は、前記サーミスタに反比例し、
前記第２の相補出力電流は、前記サーミスタに反比例する、
請求項１７に記載の方法。
【請求項１９】
前記第１の出力電流を生成するステップは、
第１のフィードバック電流を前記抵抗へ供給するステップと、
前記第１のフィードバック電流をミラーリングするステップと、
前記第１のフィードバック電流に基づく第１のシングルエンド信号電流を第１の差動出力電流に変換するステップと
を有し、
前記第２の出力電流を生成するステップは、
第２のフィードバック電流を前記サーミスタへ供給するステップと、
前記第２のフィードバック電流をミラーリングするステップと、
前記第２のフィードバック電流に基づく第２のシングルエンド信号電流を第２の差動出力電流に変換するステップと
を有する、請求項１６に記載の方法。
【請求項２０】
抵抗をバッファの増幅器入力へ結合する手段と、
前記抵抗に基づき第１の出力電流を生成する手段と、
サーミスタを前記バッファの前記増幅器入力へ結合する手段と、
前記サーミスタに基づき第２の出力電流を生成する手段と
を有する温度測定システム。
【請求項２１】
前記抵抗に基づき第１の相補出力電流を生成する手段と、
前記サーミスタに基づき第２の相補出力電流を生成する手段と
を更に有し、
前記第１の出力電流は、第１の極性状態において前記バッファにより生成され、前記第１の相補出力電流は、第２の極性状態において前記バッファにより生成され、
前記第２の出力電流は、前記第１の極性状態において前記バッファにより生成され、前記第２の相補出力電流は、前記第２の極性状態において前記バッファにより生成される、
請求項２０に記載の温度測定システム。
【請求項２２】
前記第１の出力電流は、前記抵抗に反比例し、
前記第１の相補出力電流は、前記抵抗に反比例し、
前記第２の出力電流は、前記サーミスタに反比例し、
前記第２の相補出力電流は、前記サーミスタに反比例する、
請求項２１に記載の温度測定システム。
【請求項２３】
前記第１の出力電流を生成する手段は、
第１のフィードバック電流を前記抵抗へ供給する手段と、
前記第１のフィードバック電流をミラーリングする手段と、
前記第１のフィードバック電流に基づく第１のシングルエンド信号電流を第１の差動出力電流に変換する手段と
を有し、
前記第２の出力電流を生成する手段は、
第２のフィードバック電流を前記サーミスタへ供給する手段と、
前記第２のフィードバック電流をミラーリングする手段と、
前記第２のフィードバック電流に基づく第２のシングルエンド信号電流を第２の差動出力電流に変換する手段と
を有する、請求項２０に記載の温度測定システム。
【請求項２４】
電圧に基づき電流を出力するよう構成される入力バッファと、
前記入力バッファへ結合されるアナログ−デジタルコンバータと、
アナログ−デジタルコンバータ出力へ通信上結合される計算段と
を有し、
前記入力バッファは、
第１の電圧入力及び第２の電圧入力と、
前記第１の電圧入力及び前記第２の電圧入力の一方を交互に増幅器入力へ結合するよう構成されるスイッチと、
前記増幅器入力へ結合される電圧に基づきフィードバック電流を駆動するよう構成され、第１の入力極性状態及び第２の入力極性状態を有する増幅器と、
前記フィードバック電流に基づき電流信号を出力するよう構成され、第１の出力極性状態及び第２の出力極性状態を有する出力段と
を有し、
前記アナログ−デジタルコンバータは、
前記第１の電圧入力に基づく第１の複数の電流信号を受信し、
前記第１の複数の電流信号を第１の複数のデジタル信号に変換し、
前記第２の電圧入力に基づく第２の複数の電流信号を受信し、
前記第２の複数の電流信号を第２の複数のデジタル信号に変換する
よう構成され、
前記計算段は、
前記増幅器の入力オフセット電圧に対応する第１のオフセットをデジタル処理で相殺し、
前記アナログ−デジタルコンバータの入力オフセット電圧に対応する第２のオフセットをデジタル処理で相殺し、
前記第１の複数のデジタル信号に基づき第１のデジタル値を決定し、
前記第２の複数のデジタル信号に基づき第２のデジタル値を決定し、
前記第１のデジタル値及び前記第２のデジタル値に基づき電圧比を計算する
よう構成される、電圧測定システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して、電気回路に関し、特に、温度測定及び電圧測定回路に関する。
【背景技術】
【０００２】
回路が動作している温度は、多くの用途において重要な性能考察である。例えば、種々の半導体デバイスの性能は、温及び冷温度にわたって幅広く変化し得る。よって、半導体製造業者はしばしば、所定の温度範囲についてのみ回路性能を保証する。温度は重要な性能考察であり得るから、幾つかの用途は積極的に温度を測定しモニタする。サーミスタとして知られているデバイスは、温度と共に変化する抵抗を有することが知られている。然るに、幾つかの用途は、回路が動作している適切な温度を追跡するためにサーミスタの抵抗を測定する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の実施形態は、回路に存在するオフセットの影響を相殺することが可能な温度測定のための入力段、バッファ、方法、及び温度測定システム並びに電圧測定システムを提供することを対象とする。
【課題を解決するための手段】
【０００４】
温度測定入力段が開示される。本開示の一実施形態に従って、温度測定入力段は、抵抗、サーミスタ、第１のマルチプレクサ、増幅器、第２のマルチプレクサ、及び出力段を有してよい。第１のマルチプレクサは、第１のマルチプレクサ状態の間、前記抵抗を第１の増幅器入力へ結合し、第２のマルチプレクサ状態の間、前記サーミスタを前記第１の増幅器入力へ結合するよう構成されてよい。前記増幅器は、前記第１の増幅器入力と、電圧リファレンスへ結合される第２の増幅器入力と、フィードバック経路へ結合される増幅器出力とを有してよい。前記第２のマルチプレクサは、前記第１のマルチプレクサ状態の間、フィードバック電流を前記抵抗へ送り、前記第２のマルチプレクサ状態の間、前記フィードバック電流を前記サーミスタへ送るよう構成されてよい。前記出力段は、前記フィードバック電流に基づき出力電流を供給するよう構成されてよい。
【０００５】
本開示の他の実施形態に従って、バッファは、第１のバッファ入力、第２のバッファ入力、第１のマルチプレクサ、第２のマルチプレクサ、増幅器、及び出力段を有してよい。前記第１のマルチプレクサは、第１のマルチプレクサ状態の間、前記第１のバッファ入力を第１の増幅器入力へ結合し、第２のマルチプレクサ状態の間、前記第２のバッファ入力を前記第１の増幅器入力へ結合するよう構成されてよい。前記増幅器は、前記第１の増幅器入力と、電圧リファレンスへ結合される第２の増幅器入力と、フィードバック経路へ結合される増幅器出力とを有してよい。前記第２のマルチプレクサは、前記第１のマルチプレクサ状態の間、フィードバック電流を前記第１のバッファ入力へ送り、前記第２のマルチプレクサ状態の間、前記フィードバック電流を前記第２のバッファ入力へ送るよう構成されてよい。前記出力段は、前記フィードバック電流に基づき出力電流を供給するよう構成されてよい。
【０００６】
本開示の他の実施形態に従って、方法は、抵抗をバッファの増幅器入力へ結合するステップと、前記抵抗に基づき第１の出力電流を生成するステップと、サーミスタを前記バッファの前記増幅器入力へ結合するステップと、前記サーミスタに基づき第２の出力電流を生成するステップとを有してよい。
【０００７】
本開示の他の実施形態に従って、電圧測定システムは、電圧に基づき電流を出力するよう構成される入力バッファを有してよい。該入力バッファは、第１の電圧入力と、第２の電圧入力と、前記第１の電圧入力及び前記第２の電圧入力の一方を交互に増幅器入力へ結合するよう構成されるスイッチと、前記増幅器入力へ結合される電圧に基づきフィードバック電流を駆動するよう構成され、第１の入力極性状態及び第２の入力極性状態を有する増幅器と、前記フィードバック電流に基づき電流信号を出力するよう構成され、第１の出力極性状態及び第２の出力極性状態を有する出力段とを有してよい。当該電圧測定システムは、前記入力バッファへ結合されるアナログ−デジタルコンバータ（ＡＤＣ）を更に有してよい。該ＡＤＣは、前記第１の電圧入力に基づく第１の複数の電流信号を受信し、該第１の複数の電流信号を第１の複数のデジタル信号に変換し、前記第２の電圧入力に基づく第２の複数の電流信号を受信し、該第２の複数の電流信号を第２の複数のデジタル信号変換するよう構成される。当該電圧測定システムは、ＡＤＣ出力へ通信上結合される計算段を更に有してよい。該計算段は、前記増幅器の入力オフセット電圧に対応する第１のオフセットを相殺し、前記ＡＤＣの入力オフセットに対応する第２のオフセットを相殺し、前記第１の複数のデジタル信号に基づき第１のデジタル値を決定し、前記第２の複数のデジタル信号に基づき第２のデジタル値を決定し、前記第１のデジタル値及び前記第２のデジタル値に基づき電圧比を計算するよう構成される。
【０００８】
当然に、上記の概要及び下記の詳細な説明はいずれも説明及び例示のためであり、請求される本発明の限定でない。
【発明の効果】
【０００９】
本発明の実施形態によれば、回路に存在するオフセットの影響を相殺することが可能な温度測定のための入力段、バッファ、方法、及び温度測定システム並びに電圧測定システムを提供することが可能となる。
【図面の簡単な説明】
【００１０】
【図１Ａ】本開示の教示に従って、電流モードバッファの概略図を表す。
【図１Ｂ】本開示の教示に従って、電流モードバッファの概略図を表す。
【図２】本開示の教示に従って、抵抗及びサーミスタの抵抗値を測定する方法の例のフローチャートを表す。
【図３】本開示の教示に従って、温度測定システムを表すブロック図を表す。
【図４】本開示の教示に従って、温度測定方法の例のフローチャートを表す。
【図５】本開示の教示に従って、較正された温度測定システムを表すブロック図を表す。
【図６】本開示の教示に従って、ルックアップマップのブロック図を表す。
【図７】本開示の教示に従って、温度測定システムを較正する方法の例のフローチャートを表す。
【図８】本開示の教示に従って、温度測定方法の例のフローチャートを表す。
【図９】本開示の教示に従って、電流モードバッファの概略図を表す。
【図１０】本開示の教示に従って、増幅器の概略図を表す。
【図１１】本開示の教示に従って、電圧測定システムを表すブロック図を表す。
【発明を実施するための形態】
【００１１】
本実施形態及びその利点のより完全且つ徹底的な理解は、添付の図面と併せて検討される以下の説明を参照することで得られるであろう。図面において、同じ参照符号は同じ特徴を表す。
【００１２】
図１Ａは、本開示の教示に従って、電流モードバッファ１００の概略図を表す。バッファ１００は、図３を参照してより詳細に記載されるように、温度に依存する抵抗の値を測定することによって温度を測定するよう構成され得るシステムのための入力段であってよい。
【００１３】
バッファ１００は、コモンモード電圧リファレンス（ＶＣＭ）、Ｎ：１マルチプレクサ（ＭＵＸ）１１１、増幅器１２０、ｐ型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ）１３０、１３２、１３４、ｎ型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ）１４０、１４２、１４４、及びスイッチ１１２を有してよい。
【００１４】
バッファ１００は、バッファ１００の複数の入力部（例えば、ＶＩＮ１及びＶＩＮ２）の一方へ結合される抵抗を検知し、その抵抗の値に基づき電流を出力するよう構成されてよい。出力電流は、差動出力電流ＩＯＵＴ＋及びＩＯＵＴ−であってよい。幾つかの実施形態において、出力電流は、検知された抵抗に反比例するか、又は別なふうにそれに基づいてよい。バッファ１００は、その入力の１つへ結合されるあらゆる適切なデバイスの抵抗を検知するよう構成されてよい。例えば、バッファ１００は、サーミスタ、抵抗、ダイオード、ダイオード接続トランジスタ、又は抵抗特性を持った何らかの他のデバイスの抵抗を検知するよう構成されてよい。そのような抵抗性デバイスは、バッファ１００と同じ半導体チップの上に置かれたオンチップデバイス、又はオフチップデバイスであってよい。本開示のために、サーミスタは、温度と共に既知の態様において変化する抵抗を有するあらゆるデバイスであってよい。然るに、サーミスタを通る電流は、所与の電圧がサーミスタに印加される場合に、温度範囲にわたって変化し得る。幾つかの市販のサーミスタは、ケース接地されていることがあり、よって、接地（ＧＮＤ）へ結合された１つの端子を有してよい。然るに、バッファ１００の幾つかの実施形態は、バッファ１００の入力部とＧＮＤとの間に結合されるデバイスの抵抗を検知するよう構成されてよい。
【００１５】
上述されたように、バッファ１００は、温度測定システムのための入力段として動作するよう構成されてよい。幾つかの実施形態において、そのような温度測定システムは、サーミスタ１０５の測定される温度に基づき温度を決定するよう構成されてよい。幾つかの実施形態において、そのような温度測定システムは、サーミスタ１０５の抵抗とリファレンス抵抗１０６の抵抗とを両方含む比率に基づき温度を決定するよう構成されてよい。然るに、バッファ１００は、異なる時点で異なるデバイス（例えば、サーミスタ１０５及びリファレンス抵抗１０６）の抵抗を検知するよう構成されてよい。例えば、サーミスタ１０５はＶＩＮ１へ結合されてよく、抵抗１０６はＶＩＮ２へ結合されてよい。サーミスタ１０５の抵抗が検知及び／又は測定され得る第１の時間期間の間、ＭＵＸ１１１ｂは、ＶＩＮ１を増幅器１２０の入力部へ結合してよく、ＭＵＶ１１１ａは、フィードバック経路（例えば、ＰＭＯＳ１３０を含む電流経路）をＶＩＮ１へ結合してよい。同様に、リファレンス抵抗１０６の抵抗が検知及び／又は測定され得る第２の時間期間の間、ＭＵＸ１１１ｂは、ＶＩＮ２を増幅器１２０の入力部へ結合してよく、ＭＵＸ１１ａは、フィードバック経路（例えば、ＰＭＯＳ１３０を含む電流経路）をＶＩＮ２へ結合してよい。
【００１６】
たとえＭＵＸ１１１ａ及びＭＵＸ１１１ｂは２：１マルチプレクサとして表され得るとしても、ＭＵＸ１１１ａ及びＭＵＸ１１１ｂは“Ｎ：１”マルチプレクサであってよく、“Ｎ”は如何なる適切な入力数であってもよい。然るに、ＭＵＸ１１１ａ及びＭＵＸ１１１ｂは、バッファ１００によって検知及び／又は測定される抵抗性デバイスの如何なる適切な個数についても、如何なる適切な入力数（例えば、３、４又はそれ以上）も適応させてよい。
【００１７】
ＰＭＯＳ１３０及び増幅器１２０は、増幅器１２０へ結合される抵抗に基づき電流を生成するよう構成されてよい。上述されたように、増幅器１２０の正入力端子がＭＵＸ１１１ｂによってＶＩＮ１へ結合される場合に、ＰＭＯＳ１３０を含むフィードバック経路もＶＩＮ１へ結合され得る。この時点で、増幅器１２０は、ＶＩＮ１での電圧をリファレンス電圧（例えば、コモンモードリファレンスＶＣＭ）と比較してよい。次いで、増幅器１２０の出力は、フィードバック電流ＩＦＢを生成するようフィードバックノード１２５を介してＰＭＯＳ１３０を駆動することができる。フィードバック電流は次いで、ＶＩＮ１での電圧がＶＣＭの電圧と等しいように、サーミスタ１０５の両端で電圧降下を生じさせる。たとえＶＩＮ１での電圧がＶＣＭの電圧と等しくなるとしても、１又はそれ以上の非理想性（例えば、半導体デバイスの不整合、プロセッシングエラー、及び／又は増幅器１２０の有限な電圧ゲイン）の結果である増幅器１２０のオフセットに起因して幾らかのオフセットが存在し得る。サーミスタ１０５の検知及び／又は測定の間のフィードバック電流ＩＦＢは、次の式：ＩＦＢ＝ＶＩＮ１／ＲＴＨによって表され得る。ここで、ＲＴＨはサーミスタ１０５の抵抗であってよい。ＶＩＮ１での電圧が増幅器１２０によってＶＣＭと等しくされ得るので、フィードバック電流ＩＦＢはＩＦＢ＝ＶＣＭ／ＲＴＨとも表され得る。バッファ１００は、ＶＩＮ２へ結合されるリファレンス抵抗１０６の抵抗が検知及び／又は測定される場合に同様に動作してよい。そのような測定に関し、フィードバック電流ＩＦＢはＩＦＢ＝ＶＣＭ／ＲＲＥＦと表され得る。ここで、ＲＲＥＦはリファレンス抵抗１０６の抵抗であってよい。
【００１８】
ＭＵＸ１１１ａ及びＭＵＸ１１１ｂは、パスゲートトランジスタ（図示せず。）のような部品を有してよく、かかる部品は抵抗を有することがある。然るに、ＭＵＸ１１１ａ及び１１１ｂを通って流れる如何なる電流も電圧降下を引き起こし得る。ＭＵＸ１１１ａ及び１１１ｂの内部のそのようなデバイスの抵抗は様々なパラメータ（例えば、半導体プロセス変動及び／又は温度）によって影響を及ぼされ、ＭＵＸ１１１で起こる電圧降下は様々であり得る。そのような可変な電圧降下によって引き起こされるエラーを回避するよう、増幅器１２０の入力部は、如何なる有意な量の電流も引き込まないよう構成されてよい。然るに、バッファ１００は、ＭＵＸ１１１ｂを通って流れる有意な量の電流なしで、ＶＩＮ１及び／又はＶＩＮ２へ結合される抵抗を検知してよい。よって、ＭＵＸ１１１ｂを通るそのような電流に関連する如何なる電圧降下及び／又はエラーも回避され得る。バッファ１００はＶＩＮ１及び／又はＶＩＮ２から増幅器１２０の入力部へ如何なる電流も引き込まずにＶＩＮ１及び／又はＶＩＮ２へ結合される抵抗の値を検知するよう構成され得るので、バッファ１００はここで“高インピーダンスバッファ”と呼ばれることがある。
【００１９】
上述されたように、フィードバック電流ＩＦＢの値は、ＶＩＮ１又はＶＩＮ２へ結合される抵抗の値に基づいてよい。よって、ＩＦＢに等しいか、ＩＦＢに比例するか、又は別なふうにＩＦＢに基づいてよい電流が、ＶＩＮ１又はＶＩＮ２へ結合される抵抗の値を測定するために利用されてよい。幾つかの実施形態において、ＰＭＯＳ１３２は、ＰＭＯＳ１３０を反映するよう構成されてよく、それにより、ＩＦＢに比例するシングルエンド出力電流ＩＯＵＴを供給してよい。同じＰＭＯＳ１３０、ＰＭＯＳ１３２は、ＶＤＤへ結合されるソースと、フィードバックノード１２５へ結合されるゲートとを有してよい。
【００２０】
所与のＩＦＢについてＩＯＵＴを所望のレベルへと調整するために、ＰＭＯＳ１３２のサイズは、ＰＭＯＳ１３０のサイズよりも大きい又は小さい如何なる適切なサイズへも調整されてよい。本開示のために、ＰＭＯＳ又はＮＭＯＳトランジスタの“サイズ”は、トランジスタの幅長比を参照してよい。幾つかの実施形態において、ＰＭＯＳ１３２のサイズは、ＰＭＯＳ１３０のサイズの２倍であるよう構成されてよく、よって、ＩＯＵＴの値は、ＩＦＢの値の２倍であってよい。同様に、幾つかの実施形態において、ＰＭＯＳ１３２のサイズは、ＰＭＯＳ１３０のサイズの半分であるよう構成されてよく、よって、ＩＯＵＴの値は、ＩＦＢの値の半分であってよい。本発明のために、ＩＦＢに対するＩＯＵＴの比は、バッファ１００の“ゲイン”と呼ばれてよい。
【００２１】
幾つかの実施形態において、バッファ１００のゲインは、動的に調整されてよい。例えば、ＰＭＯＳ１３２は、調整可能なサイズを有してよい。調整可能なサイズを実装するよう、ＰＭＯＳ１３２は、ＰＭＯＳ１３２の動作において選択的に含まれ得る如何なる適切な個数の個別ＰＭＯＳデバイスも有してよい。夫々個別に選択されるＰＭＯＳデバイスは、ＰＭＯＳ１３２の全体サイズに関与してよい。然るに、より多くの個別ＰＭＯＳデバイスの選択は、ＰＭＯＳ１３２により大きい実効サイズをもたらしてよく、より少ない個別ＰＭＯＳデバイスの選択は、ＰＭＯＳ１３２により小さい実効サイズをもたらしてよい。幾つかの実施形態において、そのような個別デバイスの選択及び非選択は、夫々の個別デバイスのゲート、ソース及び／又はドレイン端子のうちの１以上をＰＭＯＳ１３２の夫々のゲート、ソース及び／又はドレイン端子へスイッチ、パスゲート、又は２つの端子どうしを選択的に結合するよう構成される何らかの他の適切なデバイスを介して結合することによって、実施されてよい。
【００２２】
バッファ１００は、正出力ノード１５４又は負出力ノード１５２の何れかへＩＯＵＴを出力するよう構成されてよい。例えば、バッファ１００の出力段はスイッチ１１２を含んでよい。第１の極性状態の間、スイッチ１１２は、シングルエンドのＩＯＵＴを正出力ノード１５４へ送ってよく、第２の極性状態の間、スイッチ１１２は、シングルエンドのＩＯＵＴを負出力ノード１５２へ送ってよい。バッファ１００の出力の交互極性は、バッファ１００を組み込むシステムによって、半導体デバイスの不整合、半導体処理の欠陥、又は他のタイプの非理想性によりバッファ１００によって引き起こされるオフセット及び／又は他の信号エラーを補正するために使用されてよい。例えば、バッファ１００は、例えば、サーミスタ１０５の第１の測定中の増幅器１２０の入力での正オフセットによりオフセットを負うことがある。サーミスタ１０５の第１の測定中に、シングルエンドのＩＯＵＴは、正出力端子１５４へ送られてよく、よって、オフセットは正オフセットとして出力され得る。バッファ１００の極性状態は、その場合に、スイッチ１１２の状態を交互にすることによって交互にされてよい。サーミスタ１０５の第２の測定中に、シングルエンドのＩＯＵＴは、負出力端子１５２へ送られてよい。同様のオフセットが、第２の測定中に生じてよい。しかし、ＩＯＵＴは負出力端子１５２へ送られてよいので、オフセットは負のオフセットとして出力され得る。本開示のために、バッファ１００が第２の極性状態にある間の抵抗性デバイス（例えば、サーミスタ１０５）に基づく出力電流は、バッファ１００が第１の極性状態にある間のその同じ抵抗性デバイスに基づく出力電流の“補完（complementary）”であると呼ばれることがある。図３を参照して以下で更に詳細に記載されるように、サーミスタ１０５の第１及び第２の測定を表す２つの出力電流を受け取るシステムは、第１及び第２の極性状態の間に生成される特定のオフセットが相殺するように２つの測定を結合してよい。
【００２３】
幾つかの実施形態において、バッファ１００は、シングルエンドのＩＯＵＴを差動出力電流ＩＯＵＴ＋及びＩＯＵＴ−に変換するよう構成されてよい。ＩＯＵＴのようなシングルエンド電流信号を差動電流信号に変換するために、バッファ１００は、出力ノード１５２及び１５４の両方からＩＯＵＴの半分をシンクしながら、２つの出力ノード１５２及び１５４の一方へＩＯＵＴをソースするよう構成されてよい。そのようなソース電流及びシンク電流は、２つの出力ノード１５２及び１５４の一方でのＩＯＵＴの略半分の正電流と、２つの出力ノード１５２及び１５４の他方でのＩＯＵＴの略半分の負電流とを生じさせてよい。然るに、差動出力電流ＩＯＵＴ＋及びＩＯＵＴ−は、ＩＯＵＴのシングルエンド値と略等しい差動値を出力ノード１５２及び１５４で供給されてよい。
【００２４】
幾つかの実施形態において、バッファ１００はＰＭＯＳ１３４を有してよい。ＰＭＯＳ１３２と同じく、ＰＭＯＳ１３４は、フィードバックノード１２５へ結合されるゲートと、ＶＤＤへ結合されるソースとを有してよい。ＰＭＯＳ１３４は、ＰＭＯＳ１３２を整合させるよう構成されてよいが、ＰＭＯＳ１３２のサイズの略半分であるサイズを有してよい。然るに、ＰＭＯＳ１３４によって供給される電流は、ＩＯＵＴの略半分であってよい。次いで、ＮＭＯＳ１４０、ＮＭＯＳ１４２及びＮＭＯＳ１４４は、ＰＭＯＳ１３４のＩＯＵＴの半分の電流をミラーリングするよう構成されてよい。例えば、ＮＭＯＳ１４０は、接地（“ＧＮＤ”）へ結合されるソースと、ＰＭＯＳ１３４のドレインへ結合されるゲート及びドレインとを有してよい。そのようなものとして、ＮＭＯＳ１４０はゲートバイスを生成してよく、ＰＭＯＳ１３４によって供給されるＩＯＵＴの半分の電流をシンクしてよい。ＮＭＯＳ１４２及びＮＭＯＳ１４４は夫々、ＧＮＤへ結合されるソースと、ＮＭＯＳ１４０のゲートへ結合されるゲートとを有してよい。ＮＭＯＳ１４２及びＮＭＯＳ１４４は互いを整合させるよう構成されてよく、略同じサイズを有してよい。更に、ＮＭＯＳ１４２及びＮＭＯＳ１４４はＮＭＯＳ１４０を整合させるよう構成されてよく、ＮＭＯＳ１４０と略同じサイズを有してよい。然るに、ＮＭＯＳ１４２及びＮＭＯＳ１４４は夫々、ＩＯＵＴの半分に略等しい電流をシンクするよう構成されてよい。よって、ＮＭＯＳ１４２は、出力ノード１５２からＩＯＵＴの略半分の電流をシンクしてよく、ＮＭＯＳ１４４は、出力ノード１５４からＩＯＵＴの略半分の電流をシンクしてよい。本開示のために、ＮＭＯＳ１４２及びＮＭＯＳ１４４は、電流シンク又は電流ソースと呼ばれてよい。たとえバッファ１００の出力のコモンモードが、出力ノード１５２及び１５４の両方からＩＯＵＴの半分の電流をシンクしながら２つの出力ノード１５２及び１５４の一方へＩＯＵＴをソースすることによって設定され得るとしても、バッファ１００の出力のコモンモードは如何なる適切な方法においても確立されてよい。例えば、ＩＯＵＴは、２つの出力ノード１５２及び１５４の一方からシンクされてよく、一方、ＩＯＵＴの半分の電流が、２つの出力ノード１５２及び１５４の両方へソースされる。
【００２５】
ＰＭＯＳ１３４がＰＭＯＳ１３２のサイズの半分であることの結果としてＩＯＵＴが２分の１にされることが上述されたが、ＩＯＵＴを２分の１にすることは如何なる適切な方法においても実施されてよい。例えば、幾つかの実施形態において、ＰＭＯＳ１３４はＰＭＯＳ１３２と同じサイズを有してよく、よって、ＩＯＵＴに等しい電流をＮＭＯＳ１４０へ供給してよい。かかる実施形態では、ＮＭＯＳ１４２及びＮＭＯＳ１４４は、ＮＭＯＳ１４０のサイズの半分であってよい。
【００２６】
幾つかの実施形態において、ＩＯＵＴは、増幅器１２０によって直接に駆動されることなくＩＦＢからミラーリングされてよい。図１Ｂは、本開示の教示に従って、電流モードバッファ１０２の概略図を表す。図１Ｂに表されているように、増幅器１２０はＮＭＯＳ１３５を駆動するよう構成されてよい。ＮＭＯＳ１３５は、増幅器１２０の出力部へ結合されるゲートと、ＭＵＸ１１１ａへ結合されるソースと、ＰＭＯＳ１３６のようなダイオード接続デバイスのゲート及びドレインへ結合されるドレインとを有してよい。ＰＭＯＳ１３６は、ＶＤＤへ結合されるソースと、上述されたように、ＮＭＯＳ１３５のドレインへ結合される、互いに結合されたゲート及びドレインとを有してよい。ＰＭＯＳ１３６はフィードバックトランジスタＮＭＯＳ１３５と同じ電流経路にあるので、ダイオード接続ＰＭＯＳ１３６は、フィードバック電流ＩＦＢにより自己バイアスしてよい。ＰＭＯＳ１３８及びＰＭＯＳ１３７は夫々、ＰＭＯＳ１３６のゲート結合されるゲートを有してよく、然るに、ＰＭＯＳ１３６をミラーリングしてよい。例えば、ＰＭＯＳ１３８は、図１ＡにおいてＰＭＯＳ１３２がＰＭＯＳ１３０をミラーリングするのと同様に、ＩＯＵＴを生成するようＰＭＯＳ１３６をミラーリングしてよい。同様に、ＰＭＯＳ１３７は、図１ＡにおいてＰＭＯＳ１３４がＰＭＯＳ１３０をミラーリングするのと同様に、ＩＯＵＴの半分を生成するようＰＭＯＳ１３６をミラーリングしてよい。
【００２７】
上述されたように、サーミスタ１０５のようなデバイスの２回の測定の間に極性を交互にするバッファ１００の能力は、バッファ１００を実装するシステムがその２回の測定の間に負わされる如何なるオフセットも有効に相殺することを可能にすることができる。バッファ１００のアーキテクチャは、オフセットが後段で相殺されることを可能にすることができるので、バッファ１００は、オフセットに寄与し得る様々なパラメータについて緩和された要件を有して設計されてよい。例えば、増幅器１２０（例えば、差動対及び／又は電流ミラー）において整合されるトランジスタの寸法は、それらの整合されるトランジスタが実際にどの程度整合するのかに作用することがある。通常、より小さい寸法（例えば、ＮＭＯＳ又はＰＭＯＳデバイスについてのチャネル幅及びチャネル長さ）を有するトランジスタは、より大きい寸法を有するトランジスタよりも半導体処理の欠陥又は不整合の影響を受けやすい。そのような半導体処理の欠陥又は不整合は、例えば、増幅器１２０への入力を形成するトランジスタの差動対（図示せず。）に影響を及ぼしうる。そのような不整合の結果が、増幅器１２０の入力部にわたるオフセットであってよく、これにより出力電流でのオフセットが現れる。しかし、如何なる不整合により引き起こされるオフセットも後段で相殺され得るので、増幅器１２０内の整合されるトランジスタはノミナル寸法を有して実施されてよい。よって、相当量の半導体面積が、不整合及びオフセットを最小限とするために大きい寸法を有して実施される整合されるトランジスタと比較して、節約され得る。
【００２８】
図２は、本開示の教示に従って、抵抗及びサーミスタの抵抗値を測定する方法２００の例のフローチャートを表す。
【００２９】
ステップ２０２で、抵抗がバッファの増幅器入力へ結合されてよい。例えば、リファレンス抵抗１０６がＭＵＸ１１１ｂによって増幅器１２０の正入力へ選択的に結合されてよく、フィードバック経路はＭＵＸ１１１ａによってリファレンス抵抗１０６へ結合されてよい。
【００３０】
ステップ２０４で、バッファは第１の極性状態に設定されてよい。例えば、スイッチ１２０は、シングルエンドのＩＯＵＴを正出力ノード１５４へ送るよう設定されてよく、一方、ＮＭＯＳ１４４及びＮＭＯＳ１４２は夫々、正出力ノード１５４及び負出力ノード１５２から夫々ＩＯＵＴの半分の電流をシンクする。
【００３１】
ステップ２０６で、第１の出力電流が抵抗に基づき生成されてよい。例えば、増幅器１２０は、リファレンス抵抗１０６両端の電圧をＶＣＭに等しくさせるのに十分なフィードバック電流をフィードバック経路内のトランジスタ（例えば、ＰＭＯＳ１３０）に生成させる電圧へフィードバックノード１２５を駆動してよい。加えて、ＰＭＯＳ１３２は、ＰＭＯＳ１３０のフィードバック電流をミラーリングしてよい。幾つかの実施形態において、ＰＭＯＳ１３２からのシングルエンドの信号電流は、シングルエンドの出力電流として出力されてよい。幾つかの実施形態において、ＰＭＯＳ１３２からのシングルエンドの信号電流は、ＮＭＯＳ１４２及びＮＭＯＳ１４４によって形成されるＩＯＵＴの半分の電流のシンクによって、差動出力電流に変換されてよい。
【００３２】
ステップ２０８で、バッファは第２の極性状態に設定されてよい。例えば、スイッチ１２０、シングルエンドのＩＯＵＴを負出力ノード１５２へ送るよう設定されてよく、一方、ＮＭＯＳ１４４及びＮＭＯＳ１４２は夫々、正出力ノード１５４及び負出力ノード１５２から夫々ＩＯＵＴの半分の電流をシンクする。
【００３３】
ステップ２１０で、第１の相補出力電流が、抵抗の抵抗値に基づき生成されてよい。たとえバッファ１００の極性がステップ２１０の間に第２の極性状態へ設定され得るとしても、リファレンス抵抗１０６に基づく第１の相補出力電流は、ステップ２０６と同様にバッファ１００によって生成されてよい。
【００３４】
ステップ２１２で、サーミスタがバッファの増幅器入力へ結合されてよい。例えば、サーミスタ１０５がＭＵＸ１１１ｂによって増幅器１２０の正入力へ選択的に結合されてよく、フィードバック経路はＭＵＸ１１１ａによってサーミスタ１０５へ結合されてよい。
【００３５】
ステップ２１４乃至２２０の間、サーミスタに基づく複数の出力電流が、ステップ２０４乃至２１０において生成される抵抗に基づく複数の出力電流と同じように生成されてよい。
【００３６】
ステップ２１４で、バッファ１００は、ステップ２０４で記載された第１の極性状態へ再設定されてよい。
【００３７】
ステップ２１６で、第２の出力電流がサーミスタの抵抗に基づき生成されてよい。例えば、増幅器１２０は、サーミスタ１０５両端の電圧をＶＣＭに等しくさせるのに十分なフィードバック電流をフィードバック経路内のトランジスタ（例えば、ＰＭＯＳ１３０）に生成させる電圧へフィードバックノード１２５を駆動してよい。加えて、ＰＭＯＳ１３２は、ＰＭＯＳ１３０のフィードバック電流をミラーリングしてよい。幾つかの実施形態において、ＰＭＯＳ１３２からのシングルエンドの信号電流は、シングルエンドの出力電流として出力されてよい。幾つかの実施形態において、ＰＭＯＳ１３２からのシングルエンドの信号電流は、ＮＭＯＳ１４２及びＮＭＯＳ１４４によって形成されるＩＯＵＴの半分の電流のシンクによって、差動出力電流に変換されてよい。
【００３８】
ステップ２１８で、バッファ１００は、ステップ２０８で記載された第２の極性状態に再設定されてよい。第２の極性状態にあるバッファ１００により、第２の相補出力電流が、サーミスタの抵抗に基づきステップ２２０で生成されてよい。たとえバッファ１００の極性がステップ２２０の間に第２の極性状態へ設定され得るとしても、第２の相補出力電流は、ステップ２１６について上述されたのと同様にバッファ１００によって生成されてよい。
【００３９】
図２は、方法２００に関して行われる特定の数のステップを開示するが、方法２００は、図２に表されているよりも多い又は少ないステップを有して実行されてよい。例えば、方法２００は、ステップ２０２、２０６、２１２及び２１６のみを有して実行されてよい。加えて、図２は、方法２００に関して行われる特定の順序のステップを開示するが、方法２００に含まれるステップは、如何なる適切な順序でも完了されてよい。例えば、ステップ２１２乃至２２０は、ステップ２０２乃至２１０より前に実行されてよい。
【００４０】
図３は、本開示の教示に従って、温度測定システム３００を表すブロック図を表す。温度測定システム３００は、サーミスタ１０５、リファレンス抵抗１０６、アナログ入力段３０５、及びデジタル計算段３１５を有してよい。幾つかの実施形態において、アナログ入力段３０５及びデジタル計算段３１５は、単一の半導体チップ上に含まれてよく、サーミスタ１０５及びリファレンス抵抗１０６は、外部部品であってよい。かかる実施形態に関し、サーミスタ１０５はピン３０１を介してアナログ入力段３０５へ結合されてよく、リファレンス抵抗１０６はピン３０２を介してアナログ入力段３０５へ結合されてよい。
【００４１】
アナログ入力段３０５はバッファ１００及びアナログ−デジタルコンバータ（ＡＤＣ）３１０を有してよい。図１を参照して上述されたように、バッファ１００は、バッファ１００へ結合される抵抗の値に反比例するか、又は別なふうにその値に基づく差動電流信号を出力するよう構成されてよい。更に、バッファ１００は、バッファ１００の出力の極性状態を交互にするよう構成されてよい。例えば、リファレンス抵抗１０６の第１の測定の間、バッファ１００は、その正出力ノード１５４で、ＡＤＣ３１０の正入力部へ結合され得る電流を出力してよい。同様に、リファレンス抵抗１０６の第２の測定の間、バッファ１００は、その負出力ノード１５２で、ＡＤＣ３１０の負入力部へ結合され得る電流を出力してよい。幾つかの実施形態において、アナログ入力段３０５は、バッファ１００以外の他の抵抗−電流コンバータを有してよい。かかる実施形態において、アナログ入力段３０５は交互極性デバイスを有してよい。この交互極性デバイスは、スイッチ１２０がバッファ１００の出力電流を交互にするのと同様に、ＡＤＣ３１０の正入力部及びＡＤＣ３１０の負入力部への抵抗−電流コンバータの出力のルーティングを交互にしてよい。更に、かかる実施形態において、アナログ入力段３０５は、ＡＤＣ３１０によって受信される電流信号のコモンモードを設定及び／又は制御することができるコモンモード回路を有してよい。
【００４２】
ＡＤＣ３１０は、アナログ電流信号をデジタル信号に変換するよう構成され得る如何なる適切なタイプのＡＤＣによっても実施されてよい。例えば、ＡＤＣ３１０は、差動電流信号ＩＯＵＴ＋及びＩＯＵＴ−の値を表すことができるデジタルビットのストリームを連続的に出力するよう構成され得るシグマ−デルタ型ＡＤＣであってよい。シグマ−デルタ型ＡＤＣ、又は何らかの他のタイプのＡＤＣとして実施されるＡＤＣ３１０の実施形態は、如何なる適切な数の積分段階も有してよい。幾つかの実施形態において、そのような積分段階は連続時間積分器３１２を有してよい。１以上の連続時間積分器３１２の連続時間演算は、スイッチドキャパシタ積分器よりも、生成されるノイズが有意に少ない。そのような低ノイズ演算は、ＡＤＣ３１０がノイズに敏感な回路（例えば、無線トランシーバ）と同じ半導体チップ上に配置されることを可能にすることができる。そのような集積は、より多くの回路が単一の半導体チップ上に集積されることを可能にすることによって、様々な用途において部品点数及び関連する費用を削減することができる。
【００４３】
デジタル計算段３１５は、ＡＤＣ３１０からデジタルビットの１以上のストリームを受信し処理し、そして温度を計算するよう構成されるデジタルロジックを有してよい。デジタル計算段３１５は、デマルチプレクサ（ＤＥＭＵＸ）３３０、１以上のデシメータ３４０、１以上のオフセットキャンセラ３５０、加算器３６０、除算器３７０、及びルックアップマップ３８０を有してよい。デジタル計算段３１５は、如何なる適切な方法においても実施されるロジックを有してよい。例えば、デジタル計算段３１５のロジックは、特定用途向け集積回路（ＡＳＩＣ）において、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）において、メモリに記憶されており、マルチプロセッサによって実行されるよう構成されるプログラム命令において、又はそれらの何らかの適切な組み合わせにおいて実施されてよい。
【００４４】
以下で更に詳細に記載されるように、デジタル計算段３１５は、（ｉ）サーミスタ１０５及びリファレンス抵抗１０６を異なる時点で表すＡＤＣ３１０からのビットのストリームをマルチビットデジタル値（例えば、ＩＴＨ及びＩＲＥＦ）に変換し、（ｉｉ）それら２つのデジタル値に基づき抵抗比を計算し、（ｉｉｉ）そのようにして計算された抵抗比に基づき温度を決定するよう構成されてよい。
【００４５】
幾つかの実施形態において、デジタル計算段３１５の入力部は、ＤＥＭＵＸ３３０の入力部へ結合されてよい。幾つかの実施形態において、ＤＥＭＵＸ３３０は１：４デマルチプレクサであってよく、デジタル計算段３１５の入力を一度に４つのデシメータ３４０のうちの１つへ結合するよう構成されてよい。４つのデシメータ３４０ａ〜ｄの夫々は、４回の測定（例えば、測定Ｍ１乃至Ｍ１）のうちの１回の間ＡＤＣ３１０からデジタルビットのストリームを受信するよう構成されてよい。例えば、ＤＥＭＵＸ３３０は、測定Ｍ１をデシメータ３４０ａへ、測定Ｍ２をデシメータ３４０ｂへ、測定Ｍ３をデシメータ３４０ｃへ、及び測定Ｍ３をデシメータ３４０ｄへ転送してよい。測定Ｍ１及びＭ２は、リファレンス抵抗１０６の相補的測定を含んでよい。例えば、測定Ｍ１は、バッファ１００が第１の極性状態にある間リファレンス抵抗１０６の抵抗を検知する第１の時間期間の間のＡＤＣ３１０からのビットのストリームを含んでよい。加えて、測定Ｍ２は、バッファ１００が第２の極性状態にある間リファレンス抵抗１０６の抵抗を検知する第２の時間期間の間のＡＤＣ３１０からのビットのストリームを含んでよい。同様に、測定Ｍ３及びＭ４は、サーミスタ１０５についての相補的測定を含んでよい。例えば、測定Ｍ３は、バッファ１００が第１の極性状態にある間サーミスタ１０５の抵抗を検知する第３の時間期間の間のＡＤＣ３１０からのビットのストリームを含んでよい。加えて、測定Ｍ４は、バッファ１００が第２の極性状態にある間サーミスタ１０５の抵抗を検知する第４の時間期間の間のＡＤＣ３１０からのビットのストリームを含んでよい。
【００４６】
夫々のデシメータ３４０は、ＡＤＣ３１０からのデジタルビットのストリームを単一のマルチビット値に変換するよう構成される。デシメータ３４０は、如何なる適切な数のビットも続けて受信してよく、単一のマルチビット値を出力してよい。例えば、デシメータ３４０は、ＡＤＣ３１０から６４個の連続したビットを続けて受信してよく、論理１に設定された６４個の入力ビットの数に対応する単一のマルチビット値を出力してよい。幾つかの実施形態において、論理１を受け取ると、デシメータ３４０は１をその出力値に加えてよい。同様に、論理０を受け取ると、デシメータ３４０は１をその出力値から減じてよい。然るに、６４個の連続した入力ビットに関し、デシメータ３４０は、マイナス６４の最小出力値と、プラス６４の最大出力値とを有してよい。たとえ上記のデシメータ３４０の例が６４個の連続した入力ビットを続けて受信することに言及するとしても、デシメータ３４０は、適切な精度のマルチビット値を出力するために如何なる適切な個数のビットも受信するよう構成されてよい。デシメータ３４０のビットサイズは、マルチビット出力の所望の分解能及び所望の信号範囲を含むがこれらに限られない複数の要因に依存してよい。例えば、デシメータ３４０は、バッファ１００のゲインが図１を参照して上述されたように動的に増大又は低減される場合に飽和を回避することができる十分大きい信号範囲を提供するために、多数の連続的に受信されたビットを変換するよう構成されてよい。更に、デシメータ３４０は、如何なる適切な次数のデシメータであってもよい。例えば、デシメータ３４０は一次デシメータ、四次デシメータ、又は何らかの他の適切な次数のデシメータであってよい。
【００４７】
オフセットキャンセラ３５０ａは、測定Ｍ１及びＭ２を表すデシメータ３４０ａ及び３４０ｂからのマルチビット値を受信して、リファレンス抵抗１０６の測定の間のリファレンス抵抗１０６の電流を表すことができるマルチビットデジタル値ＩＲＥＦを出力するよう構成されてよい。上述されたように、測定Ｍ１は、第１の極性設定に設定されたバッファ１００によりリファレンス抵抗１０６に対して実行され、測定Ｍ２は、第２の極性設定に設定されたバッファ１００によりリファレンス抵抗１０６に対して実行された。然るに、測定Ｍ１の間に生じるオフセットは、測定Ｍ２の間に生じる等価なオフセットに対応してよい。そのような等価なオフセットは、如何なる適切な技術によっても相殺されてよい。例えば、式１乃至３によって示されるように、オフセットキャンセラ３５０ａは、オフセット電流を相殺するために、デシメータ３４０ｂから受信された値を、デシメータ３４０ａから受信された値から減じてよい。
【００４８】
第１の極性状態におけるバッファ１００によるリファレンス抵抗１０６の電流モード測定は：
（式１）      Ｍ１＝（ＶＣＭ’／ＲＲＥＦ）＋ＩＯＦＦ
と表され得る。ここで、ＶＣＭ’は、バッファ１００における増幅器１２０のオフセットとコモンモードリファレンス電圧とを足した和であり、ＲＲＥＦは、リファレンス抵抗１０６の抵抗であり、ＩＯＦＦは、ＡＤＣ３１０の入力部に現れるオフセット電流（例えば、ＡＤＣ３１０の入力オフセット電流及び／又はＮＭＯＳ１４２及びＮＭＯＳ１４４の不整合によって引き起こされるバッファ１００の出力オフセット電流）である。同様に、第２の極性状態におけるバッファ１００によるリファレンス抵抗１０６の電流モード測定は：
（式２）      Ｍ２＝−（ＶＣＭ’／ＲＲＥＦ）＋ＩＯＦＦ
と表され得る。
【００４９】
Ｍ２をＭ１から減じることで然るべく：
（式３）      ＩＲＥＦ＝Ｍ１−Ｍ２＝２×ＶＣＭ’／ＲＲＥＦ
が得られる。
【００５０】
以下で示されるように、ＩＲＥＦの値は更に、ＶＣＭ’の値で表される増幅器１２０のオフセットを更に相殺するようＩＴＨの値と結合されてよい。
【００５１】
オフセットキャンセラ３５０ｂは、オフセットキャンセラ３５０ａと同様に動作するよう構成されてよい。オフセットキャンセラ３５０ｂは、測定Ｍ３及びＭ４を表すデシメータ３４０ｃ及び３４０ｄからのマルチビット値を受信して、サーミスタ１０５の測定の間のサーミスタ１０５の電流を表すことができるマルチビットデジタル値ＩＴＨを出力するよう構成されてよい。上述されたように、測定Ｍ３は、第１の極性設定に設定されたバッファ１００によりサーミスタ１０５に対して実行され、測定Ｍ４は、第２の極性設定に設定されたバッファ１００によりサーミスタ１０５に対して実行された。然るに、測定Ｍ３の間に生じるオフセットは、測定Ｍ４の間に生じる等価なオフセットに対応してよい。そのような等価なオフセットは、如何なる適切な技術によっても相殺されてよい。例えば、式４乃至６によって示されるように、オフセットキャンセラ３５０ｂは、オフセット電流を相殺するために、デシメータ３４０ｄから受信された値を、デシメータ３４０ｃから受信された値から減じてよい。
【００５２】
第１の極性状態におけるバッファ１００によるサーミスタ１０５の電流モード測定は：
（式４）      Ｍ３＝（ＶＣＭ’／ＲＴＨ）＋ＩＯＦＦ
と表され得る。ここで、ＶＣＭ’は、バッファ１００における増幅器１２０のオフセットとコモンモードリファレンス電圧とを足した和であり、ＲＴＨは、サーミスタ１０５の抵抗であり、ＩＯＦＦは、ＡＤＣ３１０の入力部に現れるオフセット電流である。同様に、第２の極性状態におけるバッファ１００によるサーミスタ１０５の電流モード測定は：
（式５）      Ｍ４＝−（ＶＣＭ’／ＲＴＨ）＋ＩＯＦＦ
と表され得る。
【００５３】
Ｍ４をＭ３から減じることで然るべく：
（式６）      ＩＴＨ＝Ｍ３−Ｍ４＝２×ＶＣＭ’／ＲＴＨ
が得られる。
【００５４】
以下で示されるように、ＩＴＨの値は更に、ＶＣＭ’の値で表される増幅器１２０のオフセットを更に相殺するようＩＲＥＦの値と結合されてよい。
【００５５】
ＩＴＨ及びＩＲＥＦが決定された後、ＩＴＨ及びＩＲＥＦは比において結合されてよい。式８及び９によって示されるように、そのような電流比は、リファレンス抵抗１０６及びサーミスタ１０５の夫々の抵抗を含む抵抗比と等価であってよい。例えば、加算器３６０はＩＴＨ及びＩＲＥＦを加算してよい。除算器３７０は次いでＩＲＥＦを加算器３６０の出力（すなわち、ＩＴＨ及びＩＲＥＦの和）で除算してよい。ＩＲＥＦ及びＩＴＨの値を式３及び式６に代入することで：
（式７）      ＩＲＥＦ／（ＩＲＥＦ＋ＩＴＨ）
＝（２×ＶＣＭ’／ＲＲＥＦ）／（（２×ＶＣＭ’／ＲＲＥＦ）＋（２×ＶＣＭ’／ＲＴＨ））
が得られる。
【００５６】
そのような比において、２の因数及びＶＣＭ’の値（バッファ１００における増幅器１２０のオフセットを含む。）は相殺し、以下：
（式８）      ＩＲＥＦ／（ＩＲＥＦ＋ＩＴＨ）
＝（１／ＲＲＥＦ）／（（１／ＲＲＥＦ）＋（１／ＲＴＨ））
が得られる。
【００５７】
式８の分子及び分母にＲＲＥＦ×ＲＴＨを乗じることは、式８における現在の比が次の抵抗比と等価であることを示す：
（式９）      Γ＝ＲＴＨ／（ＲＴＨ＋ＲＲＥＦ）
ここで、Γは抵抗比を表し、ＲＲＥＦはリファレンス抵抗１０６の抵抗を表し、ＲＴＨはサーミスタ１０５の抵抗を表す。
【００５８】
リファレンス抵抗１０６は、例えば、摂氏８５度からマイナス３０度の温度範囲にわたって略同じ抵抗を有し得るディスクリートのオフチップ部品であってよい。他方で、サーミスタ１０５は、そのような温度範囲にわたって設計により変化し得る抵抗であってよい。然るに、抵抗比の値は、前記温度範囲にわたる温度の関数として変化してよい。ルックアップマップ３８０は、除算器３７０から抵抗比を受け取って、該抵抗比に基づき温度値を出力するよう構成されてよい。幾つかの実施形態において、ルックアップマップ３８０は、潜在的な抵抗比と、温度範囲にわたる対応する温度値との表を含む不揮発性メモリを含んでよい。かかる実施形態に関し、ルックアップマップ３８０は、除算器３０から抵抗を受け取り、表において最も近い抵抗比を決定し、表においてその最も近い抵抗比に対する温度を出力してよい。かかる実施形態に関し、温度出力の分解能は、抵抗比の値のそのような表における潜在的な抵抗比の値の数に依存してよい。例えば、ルックアップマップ３８０は、摂氏８５度から摂氏マイナス３０度の潜在的な範囲にわたって摂氏１度の分解能を提供するために、１１６個のエントリを有する表を含んでよい。
【００５９】
幾つかの実施形態において、ルックアップマップ３８０は、２以上の表エントリに基づき温度値を補間するよう構成されてよい。例えば、抵抗比の値が２つの表エントリの抵抗の間の中間にある場合は、ルックアップマップ３８０は、２つの表エントリに関して対応する温度出力値の間の中間にあり得る温度を計算してよい。幾つかの実施形態において、ルックアップマップ３８０は、抵抗比及び対応する温度値の表に代えてアルゴリズムを含んでよい。かかる実施形態に関し、ルックアップマップ３８０は、抵抗比及び温度アルゴリズムに基づき温度出力を計算してよい。ルックアップマップ３８０における表に記憶されている抵抗比及び温度値、及び／又はルックアップマップ３８０のアルゴリズムで使用される如何なるパラメータも、サーミスタ１０５及び／又はリファレンス抵抗１０６についての既知の特性に基づいてよい。
【００６０】
温度測定システム３００は、所与の用途に関し何らかの適切な温度範囲にわたって温度を測定し出力するよう構成されてよい。例えば、コンシューマエレクトロニクス用途において、温度測定システム３００は、摂氏８５度からマイナス３０度の温度値を測定し出力するよう構成されてよい。他の例として、自動車用途においては、温度測定システム３００は、摂氏１４０度からマイナス８５度の温度範囲を測定し出力するよう構成されてよい。
【００６１】
最終の温度測定はＲＴＨ及びＲＲＥＦを含むに基づいてよいので、最終の温度測定の精度は、個別にＲＴＨ又はＲＲＥＦの精度よりもむしろ、ＲＲＥＦと比較されるＲＴＨの相対値に依存してよい。ＡＤＣ３１０及びデシメータ３４０のための様々な設計パラメータ（例えば、シグマ−デルタ動作の周期数、ＡＤＣ３１０のゲイン、及びデシケーションの次数）は、ＲＴＨ及びＲＲＥＦの夫々の精度に対し同じ影響を有してよい。よって、かかる設計パラメータは個々にＲＴＨ及び／又はＲＲＥＦの測定に影響を及ぼしてよく、一方、それらの設計パラメータはＲＴＨ及びＲＲＥＦを含む抵抗比に対して無視可能な影響しか有さない。結果として、温度測定システム３００は、ＡＤＣ３１０のゲインをチューニングすること及び／又はＡＤＣ３１０及びデシメータ３４０に対して正規化を実行することなしに、高い精度を達成し得る。
【００６２】
同様の理由により、温度測定システム３００は、バッファ１００におけるゲインエラーによって引き起こされるエラーを回避し得る。例えば、半導体デバイスの不整合がバッファ１００のゲインを設計されているよりも５パーセント大きくする場合は、同じ５パーセンドのエラーがリファレンス抵抗１０６のための測定Ｍ１及びＭ２の夫々と、サーミスタ１０５のための測定Ｍ３及びＭ４の夫々によって背負い込まれる。そのような状況において、ＲＴＨ及びＲＲＥＦは両方とも５パーセントのエラーを含んでよい。しかし、５パーセントのエラーはＲＴＨ及びＲＲＥＦに等しく生じるので、そのようなエラーはＲＴＨ及びＲＲＥＦを含む抵抗比から相殺してよい。然るに、温度測定出力はバッファ１００のゲインエラーによって影響を及ぼされ得ない。
【００６３】
温度測定システム３００のアーキテクチャは、バッファ１００及び／又はＡＤＣ３１０における潜在的なゲインエラーが相殺されることを可能にし得るので、バッファ１００及び／又はＡＤＣ３１０は、そのようなゲインエラーに寄与し得る様々なパラメータについて緩和された要件を有して設計されてよい。例えば、図１を参照して上述されたように、バッファ１００のゲインは、ＰＭＯＳ１３０のサイズと比べてＰＭＯＳ１３２のサイズによって影響を及ぼされ得る。ＰＭＯＳ１３０及びＰＭＯＳ１３２のサイズの比は、例えば、様々な半導体処理の欠陥又は不整合によって影響を及ぼされ得る。同様の寸法（例えば、ＮＭＯＳ又はＰＭＯＳデバイスについてのチャネル幅及びチャネル長さ）を有するトランジスタは、より大きい寸法を有するトランジスタよりも、半導体処理の欠陥及び／又は不整合の影響を受けやすい。しかし、如何なる不整合により導入されるゲインエラーも後段で相殺され得るので、ＰＭＯＳ１３０及びＰＭＯＳ１３２はノミナル寸法を有して構成されてよい。よって、相当量の半導体面積が節約され得る。
【００６４】
たとえ抵抗比がΓ＝ＲＴＨ／（ＲＴＨ＋ＲＲＥＦ）として上述されてよいとしても、デジタル計算段３１５は、ＲＴＨ及びＲＲＥＦを含む如何なる適切な比も実施するよう構成されてよい。例えば、ＤＥＭＵＸ３３０は、測定Ｍ１及びＭ２を夫々デシメータ３４０ｃ及び３４０ｄへ送り、測定Ｍ３及びＭ４を夫々デシメータ３４０ａ及び３４０ｂへ送るよう構成されてよい。かかる実施形態において、加算器３６０及び除算器３７０は、ＲＴＨ／（ＲＴＨ＋ＲＲＥＦ）よりむしろＲＲＥＦ／（ＲＲＥＦ＋ＲＴＨ）の抵抗比を計算するよう結合してよい。幾つかの実施形態において、加算器３６０の機能性はバイパスされてよく、ＲＲＥＦ／ＲＴＨ又はＲＴＨ／ＲＲＥＦの比が利用されてよい。
【００６５】
図４は、本開示の教示に従って、温度測定方法４００の例のフローチャートを表す。ステップ４０２で、抵抗器の抵抗に基づく第１の電流信号が生成されてよい。例えば、バッファ１００は、リファレンス抵抗１０６に基づくことができる差動出力電流を生成してよい。幾つかの実施形態において、バッファ１００は、ステップ４０２の間、第１の極性状態に設定されてよい。ステップ４０４で、第１の電流信号は第１のデジタル信号に変換されてよい。例えば、ＡＤＣ３１０はシグマ−デルタＡＤＣであってよく、バッファ１００からの差動出力電流をデジタルビットのストリームに変換してよい。
【００６６】
ステップ４０６で、抵抗器の抵抗に基づく第１の相補電流信号が生成されてよい。例えば、バッファ１００の極性は、第１の極性状態から第２の極性状態へ変更されてよく、バッファ１００は、リファレンス抵抗１０６に基づくことができる差動出力電流を生成してよい。然るに、ステップ４０２の間に生じたオフセット電流（例えば、ＩＯＦＦ）は、ステップ４０６の間に等価なオフセットによって整合されてよい。ステップ４０８で、第１の相補電流信号は第１の相補デジタル信号に変換されてよい。例えば、ＡＤＣ３１０はシグマ−デルタＡＤＣであってよく、バッファ１００からの差動出力電流をデジタルビットのストリームに変換してよい。
【００６７】
ステップ４１２で、サーミスタの抵抗値に基づく第２の電流信号が生成されてよい。例えば、バッファ１００は、サーミスタ１０５に基づくことができる差動出力電流を生成してよい。幾つかの実施形態において、バッファ１００は、ステップ４１２の間、第１の極性状態にあってよい。ステップ４１４で、第２の電流信号は第２のデジタル信号に変換されてよい。例えば、ＡＤＣ３１０はシグマ−デルタＡＤＣであってよく、バッファ１００からの差動出力電流をデジタルビットのストリームに変換してよい。
【００６８】
ステップ４１６で、サーミスタの抵抗値に基づく第２の相補電流信号が生成されてよい。例えば、バッファ１００の極性は、第１の極性状態から第２の極性状態へ変更されてよく、バッファ１００は、サーミスタ１０５に基づくことができる差動出力電流を生成してよい。然るに、ステップ４１２の間に生じるオフセット電流（例えば、ＩＯＦＦ）は、ステップ４１６の間に等価なオフセットによって整合されてよい。ステップ４１８で、第２の相補電流信号は第２の相補デジタル信号に変換されてよい。例えば、ＡＤＣ３１０はシグマ−デルタＡＤＣであってよく、バッファ１００からの差動出力電流をデジタルビットに変換してよい。
【００６９】
ステップ４２０で、抵抗器の抵抗に対応する第１のデジタル値が決定されてよい。幾つかの実施形態において、第１のデジタル値は、第１のデジタル信号及び第１の相補デジタル信号に基づいてよい。例えば、ＤＥＭＵＸ３３０は、第１のデジタル信号（例えば、ステップ４０４の間にＡＤＣ３１０によって生成されるビットのストリーム）をデシメータ３４０ａへ転送してよい。同様に、ＤＥＭＵＸ３３０は、第１の相補デジタル信号（例えば、ステップ４０８の間にＡＤＣ３１０によって生成されるビットのストリーム）をデシメータ３４０ｂへ転送してよい。デシメータ３４０ａ及び３４０ｂは、それらの各自の受信されたデジタル信号をマルチビット値に変換してよく、それらのマルチビット値をオフセットキャンセラ３５０ａへ送信してよい。オフセットキャンセラ３５０ａは、デシメータ３４０ａの出力からデシメータ３４０ｂの出力を減じて、デジタル値ＩＲＥＦを出力してよい。この値は、リファレンス抵抗１０６の抵抗値に依存してよい。
【００７０】
ステップ４２２で、サーミスタの抵抗に対応する第２のデジタル値が決定されてよい。幾つかの実施形態において、第２のデジタル値は、第２のデジタル信号及び第２の相補デジタル信号に基づいてよい。例えば、ＤＥＭＵＸ３３０は、第２のデジタル信号（例えば、ステップ４１４の間にＡＤＣ３１０によって生成されるビットのストリーム）をデシメータ３４０ｃへ転送してよい。同様に、ＤＥＭＵＸ３３０は、第２の相補デジタル信号（例えば、ステップ４１８の間にＡＤＣ３１０によって生成されるビットのストリーム）をデシメータ３４０ｄへ転送してよい。デシメータ３４０ｃ及び３４０ｄは、それらの各自の受信されたデジタル信号をマルチビット値に変換してよく、それらのマルチビット値をオフセットキャンセラ３５０ｂへ送信してよい。オフセットキャンセラ３５０ｂは、デシメータ３４０ｃの出力からデシメータ３４０ｄの出力を減じて、デジタル値ＩＴＨを出力してよい。この値は、サーミスタ１０５の抵抗値に依存してよい。
【００７１】
ステップ４２４で、抵抗比が、第１のデジタル値及び第２のデジタル値に基づき計算されてよい。例えば、加算器３６０及び除算器３７０は、第１のデジタル値（例えば、ＩＲＥＦ）を第１のデジタル値（例えば、ＩＲＥＦ）及び第２のデジタル値（例えば、ＩＴＨ）の和で割り算するよう結合してよい。上記の式８及び９において示されるように、ＩＲＥＦ／（ＩＲＥＦ＋ＩＴＨ）のような比は、ＲＴＨ／（ＲＴＨ＋ＲＲＥＦ）のような抵抗比と等価であってよい。
【００７２】
ステップ４２６で、温度出力値は抵抗に基づき決定されてよい。例えば、ルックアップマップ３８０は、潜在的な抵抗比と、対応する温度出力値との表を含んでよい。ステップ４２４からの抵抗比は、表において最も近い抵抗比値エントリを参照するために使用されてよく、対応する温度出力値が返されてよい。
【００７３】
図４は、方法４００に関して行われる特定の数のステップを開示するが、方法４００は、図４で表されているよりも多い又は少ないステップを有して実行されてよい。例えば、方法４００は、ステップ４０６、４０８、４１６及び４１８なしで実行されてよい。加えて、図４は、方法４００に関して行われる特定の順序のステップを開示するが、方法４００に含まれるステップは、如何なる適切な順序でも完了されてよい。例えば、ステップ４０２及びステップ４０４は同時に起こってよい。
【００７４】
図５は、本開示の教示に従って、較正された温度測定システム５００を表すブロック図を表す。温度測定システム５００は、温度測定システム３００と比較して同様の構成要素を有してよく且つ同様の測定を実行してよい。温度測定システム５００は、オンチップのリファレンス抵抗（例えば、リファレンス抵抗５０６）の特性化と、そのようなオンチップのリファレンス抵抗を使用する温度測定の較正とのために設ける追加の構成要素を更に有してよい。
【００７５】
幾つかの実施形態において、リファレンス抵抗５０６は、アナログ入力段５０５及びデジタル計算段５１５と同じ半導体チップ上に配置されるオンチップ抵抗であってよい。例えば、リファレンス抵抗は、半導体チップ上に配置されるポリシリコン構造を有してよく、“ポリシリコン抵抗”と又は“ポリ抵抗”と呼ばれることがある。リファレンス抵抗５０６のようなポリ抵抗の値は、半導体プロセス変動に基づき、設計された抵抗値から変動することがある。例えば、ポリ抵抗の値は、半導体プロセス変動に起因して最大プラス又はマイナス１０パーセントまで変動することがある。そのような変動は、多かれ少なかれ所与の半導体プロセスのパラメータに依存し得る。
【００７６】
リファレンス抵抗５０６の潜在的な変動を考慮するために、温度測定システム５００は、リファレンス抵抗５０６を特性化し、次いで、リファレンス抵抗５０６に部分的に基づき得る温度測定を較正するよう構成されてよい。例えば、温度測定システム５００が最終製品に実装される前に、リファレンス抵抗５０６の抵抗は、試験環境において、より高精度のテスト抵抗５０７と比較されてよい。幾つかの実施形態において、テスト抵抗５０７は、リファレンス抵抗５０６の所望の抵抗と等しい抵抗を有するよう構成されてよい。以下で更に詳細に記載されるように、テスト抵抗５０７の抵抗（例えば、リファレンス抵抗５０６のための理想的な抵抗）と比較されるリファレンス抵抗５０６の抵抗の特性化は、較正モジュール５８５に記憶されてよい。次いで、リファレンス抵抗５０６の特性化は、温度測定システム５００を組み込む最終製品においてリファレンス抵抗５０６及びサーミスタ１０５に基づき実行され得る如何なる温度測定も調整するために使用されてよい。
【００７７】
温度測定システム５００はアナログ入力段５０５を有してよい。アナログ入力段３０５と同じく、アナログ入力段５０５はバッファ１００及びＡＤＣ３１０を有してよい。リファレンス抵抗５０６はアナログ入力段５０５内のオンチップデバイスであってよいので、リファレンス抵抗５０６は、ピンの使用なしでバッファ１００の内部マルチプレクサへ直接に結合されてよい。温度測定の間、サーミスタ１０５はピン５０２へ結合されてよい。しかし、リファレンス抵抗５０６の特性化の間は、テスト抵抗５０７がサーミスタ１０５の代わりにピン５０２へ結合されてよい。ピン５０２へのテスト抵抗５０７の結合は、例えば、温度測定システム５００がサーミスタ１０５を備えた製品に組み込まれる前に、テスト環境において行われてよい。
【００７８】
ピン５０２へ結合されるテスト抵抗５０７により、アナログ入力段５０５は、アナログ入力段３０５に関して上述されたのと同様に一連の測定を実行してよい。更に、ＤＥＭＵＸ３３０、デシメータ３４０ａ〜ｄ、及びオフセットキャンセラ３５０ａ〜ｂは、デジタル計算段３１５に関して上述されたのと同様に、それらの測定をマルチビット値ＩＲＥＦ及びＩＴＥＳＴに変換してよい。
【００７９】
例えば、４つのデシメータ３４０ａ〜ｄの夫々は、４つの測定（測定Ｍ１乃至Ｍ４）のうちの１つの間、ＡＤＣ３１０からデジタルビットのストリームを受け取るよう構成されてよい。ＤＥＭＵＸ３３０は、測定Ｍ１をデシメータ３４０ａへ、測定Ｍ２をデシメータ３４０ｂへ、測定Ｍ３をデシメータ３４０ｃへ、及び測定Ｍ４をデシメータ３４０ｄへ転送してよい。測定Ｍ１及びＭ２は、リファレンス抵抗５０６の相対する測定を含んでよい。測定Ｍ１は、リファレンス抵抗５０６が第１の極性設定に設定されたバッファ１００により測定され得る第１の時間期間の間のＡＤＣ３１０からのビットのストリームを含んでよい。加えて、測定Ｍ２は、リファレンス抵抗５０６が第２の極性設定に設定されたバッファ１００により測定され得る第２の時間期間の間のＡＤＣ３１０からのビットのストリームを含んでよい。同様に、測定Ｍ３及びＭ４は、テスト抵抗５０７の相対する測定を含んでよい。測定Ｍ３は、テスト抵抗５０７が第１の極性設定に設定されたバッファ１００により測定され得る第３の時間期間の間のＡＤＣ３１０からのビットのストリームを含んでよい。加えて、測定Ｍ４は、テスト抵抗５０７が第２の極性設定に設定されたバッファ１００により測定され得る第４の時間期間の間のＡＤＣ３１０からのビットのストリームを含んでよい。
【００８０】
次いで、オフセットキャンセラ３５０ａは、デシメータ３４０ａ及び３４０ｂの出力を結合してよく、リファレンス抵抗５０６の抵抗値に対応し得るマルチビット値ＩＲＥＦを出力してよい。同様に、オフセットキャンセラ３５０ｂは、デシメータ３４０ｃ及び３４０ｄの出力を結合してよく、テスト抵抗５０７の抵抗値に対応し得るマルチビット値ＩＴＥＳＴを出力してよい。特性化の間、加算器３６０の機能性はバイパスされてよい。例えば、ＩＴＥＳＴは、経路５６５を介して除算器５７０へ直接に転送されてよい。ＩＲＥＦがまた除算器５７０へ転送されてよい。ＩＴＥＳＴ及びＩＲＥＦはテスト抵抗５０７及びリファレンス抵抗５０６の夫々の抵抗値に反比例し得るので、ＩＴＥＳＴ／ＩＲＥＦのような電流比はＲＲＥＦ／ＲＴＥＳＴのような抵抗比と等価であってよい。
【００８１】
幾つかの実施形態において、テスト抵抗５０７は、リファレンス抵抗５０６の設計される理想的な抵抗に略等しいより高い精度の抵抗を有してよい。然るに、除算器５７０は、リファレンス抵抗５０６の実際の抵抗値（例えば、ＲＲＥＦ）と、リファレンス抵抗５０６のための理想抵抗値（例えば、ＲＴＥＳＴ）との間の特性比を計算してよい。そのような特性比はγ＝ＲＲＥＦ／ＲＴＥＳＴと表されてよい。次いで、抵抗特性情報はメモリに記憶されてよい。例えば、ＲＴＥＳＴによって割り算されるＲＲＥＦの比が較正モジュール５８５に記憶されてよい。幾つかの実施形態において、抵抗比を計算するために使用されるデータは、特性比に加えて又はそれに代えて較正モジュール５８５に記憶されてよい。かかる実施形態において、記憶された特性情報は、特性比を計算するために後の時点で（例えば、温度測定の間）使用されてよい。較正モジュール５８５は如何なるタイプの不揮発性メモリも有してよい。例えば、較正モジュール５８５は、物理的に焼き付けられ得る複数のデジタルヒューズを有してよい。幾つかの実施形態において、較正モジュール５８５は、電子的にプログラミングされ得る複数のＥＥＰＲＯＭを有してよい。然るに、ＲＴＥＳＴによって割り算されるＲＲＥＦの比は、続く温度測定の間にルックアップマップ５８０によって提供されてよい。
【００８２】
特性化の実行後、テスト抵抗５０７はピン５０２から離されてよく、サーミスタ１０５がピン５０２へ結合されてよい。温度測定システム５００は、次いで、サーミスタ１０５及びリファレンス抵抗１０６に関して図３を参照して上述されたのと同様に、リファレンス抵抗５０６及びサーミスタ１０５の測定を実行してよい。例えば、アナログ入力段５０５は、リファレンス抵抗５０６に関してバッファ１００の相対する極性により２つの測定を実行してよく、且つ、サーミスタ１０５に関してバッファ１００の相対する極性により２つの測定を実行してよい。ＤＥＭＵＸ３３０、デシメータ３４０ａ〜ｄ及びオフセットキャンセラ３５０ａ〜ｂは、次いで、それらの測定を、サーミスタ１０５の抵抗に対応するマルチビットデジタル値（例えば、ＩＴＨ）と、リファレンス抵抗５０６の抵抗に対応するマルチビットデジタル値（例えば、ＩＲＥＦ）とに変換してよい。式８及び９を参照する上記説明と同様に、加算器３６０及び除算器５７０は、次の式によって表され得る抵抗比を計算するよう結合してよい：
（式１０）      Γａｃｔｕａｌ＝ＲＲＥＦ／（ＲＲＥＦ＋ＲＴＨ）
ここで、Γａｃｔｕａｌは、計算された実際の抵抗比であってよく、ＲＲＥＦは、リファレンス抵抗５０６の実際の抵抗を表してよく、ＲＴＨは、サーミスタ１０５の抵抗を表してよい。実際の抵抗比Γａｃｔｕａｌは、次いで、ルックアップマップ５８０へ与えられてよい。
【００８３】
図６は、本開示の教示に従って、ルックアップマップ５８０のブロック図を表す。ルックアップマップ３８０と同様に、ルックアップマップ５８０は、抵抗比エントリと、サーミスタ１０５の既知の特性に基づいてよい対応する温度値を含むことができる表５８２を有してよい。表５８２における抵抗比エントリ及び温度値はまた、リファレンス抵抗５０６の実際の抵抗を変動させ得る如何なるプロセス変動も考慮しないリファレンス抵抗５０６の理想的な設計される抵抗に基づいてよい。然るに、表５８２における抵抗比エントリは、理想抵抗比（Γｉｄｅａｌ）と呼ばれてよい。ルックアップマップ５８０は、（ｉ）理想抵抗比（Γｉｄｅａｌ）及び（ｉｉ）抵抗特性比（γ）に基づき実際の抵抗比（Γａｃｔｕａｌ）を計算するよう構成され得る抵抗比コンバータ５８４を更に有してよい。
【００８４】
次の一連の式によって示されるように、ΓａｃｔｕａｌはΓｉｄｅａｌ及びγの関数として決定されてよい。
（式１１）      Γａｃｔｕａｌ＝ＲＲＥＦ／（ＲＲＥＦ＋ＲＴＨ）
式１１は、次のように書き直されてよい：
（式１２）      Γａｃｔｕａｌ＝１／（１＋（ＲＴＨ／ＲＲＥＦ））
実際の抵抗の比について解くと、次が求められ得る：
（式１３）      ＲＴＨ／ＲＲＥＦ＝（１／Γａｃｔｕａｌ）−１
ＲＲＥＦのための理想抵抗はＲＴＥＳＴの抵抗であってよいから、理想抵抗比は、式１３と同様に次のように表され得る：
（式１４）      ＲＴＨ／ＲＴＥＳＴ＝（１／Γｉｄｅａｌ）−１
式１４の両側に（１／γ）を乗じると、次が得られる：
（式１５）      ＲＴＨ／（γ×ＲＴＥＳＴ）＝（（１／Γｉｄｅａｌ）−１）／γ
ＲＲＥＦ＝γ×ＲＴＥＳＴを式１４に代入すると、次が得られる：
（式１６）      ＲＴＨ／ＲＲＥＦ＝（（１／Γｉｄｅａｌ）−１）／γ
そして、式１６を式１２に代入すると、Γｉｄｅａｌ及びγの関数としてΓａｃｔｕａｌについての次の式が求められ得る：
（式１７）  Γａｃｔｕａｌ＝１／（１＋（（（１／Γｉｄｅａｌ）−１）／γ））。
幾つかの実施形態において、抵抗比コンバータ５８４は、表５８２における全てのエントリについてΓａｃｔｕａｌの値を計算してよい。然るに、較正された表５８６は、表５８２に含まれ得る夫々の温度値についてΓａｃｔｕａｌの値及び対応する温度値を含んでよい。ルックアップマップ５８０が除算器５７０から抵抗比を受け取る場合に、ルックアップマップ５８０は、較正された表５８６において最も近いΓａｃｔｕａｌエントリを決定してよく、対応する温度出力値を返してよい。温度測定の分解能は、較正された表５８６におけるΓａｃｔｕａｌの値の数に依存してよい。例えば、較正された表５８６は、摂氏８５度から摂氏マイナス３０の範囲にわたって摂氏１度の分解能を提供するために、１１６個のエントリを含んでよい。
【００８５】
幾つかの実施形態において、ルックアップマップ５８０は、較正された表５８６における２以上のエントリに基づき温度値を補間するよう構成されてよい。例えば、抵抗比の入力が表５８６における２つのΓａｃｔｕａｌ値の間の中間にある場合は、ルックアップマップ５８０は、２つの表エントリに関して対応する温度値の間の中間にあり得る温度を計算し出力してよい。幾つかの実施形態において、ルックアップマップ５８０は、抵抗比及び対応する温度値の表に代えてアルゴリズムを含んでよい。かかる実施形態に関し、ルックアップマップ５８０は、実際の抵抗比、抵抗特性比、及びサーミスタ１０５の既知の特性に基づき温度出力を計算してよい。
【００８６】
オンチップのリファレンス抵抗５０６の特性化と、リファレンス抵抗５０６に基づいてよい温度測定の較正とは、あらゆるリファレンス抵抗エラーが最小限とされ且つ費用が削減されることを可能にすることができる。例えば、外部リファレンス抵抗の貨幣原価は、アナログ入力段５０５及び／又はデジタル計算段５１５と同じチップ上にリファレンス抵抗５０６を組み込むために使用される付加的な半導体スペースの貨幣原価よりも相当に大きいことがある。更に、リファレンス抵抗５０６に関する特性化情報による温度測定の較正は、例えば、１パーセントのオフチップ抵抗により可能であるよりも高い精度（例えば、０．１％）を達成することができる。加えて、リファレンス抵抗５０６のオンチップ組込は、温度測定システムを組み込む所与の用途に必要とされるピンの数を減らすことができる。然るに、半導体パッケージング費用は削減され得、且つ、温度測定システム５００を含む用途のための印刷回路基板レイアウトの複雑性は簡単化され得る。
【００８７】
図７は、本開示の教示に従って、温度測定システム５００を較正する方法７００の例のフローチャートを表す。
【００８８】
ステップ７０２で、リファレンス抵抗の抵抗に基づく第１の電流信号が生成されてよい。例えば、バッファ１００は、リファレンス抵抗５０６に基づくことができる差動出力電流を生成してよい。幾つかの実施形態において、バッファ１００は、ステップ７０２の間、第１の極性状態にあってよい。ステップ７０４で、第１の電流信号は第１のデジタル信号に変換されてよい。例えば、ＡＤＣ３１０はシグマ−デルタＡＤＣであってよく、バッファ１００からの差動出力電流をデジタルビットのストリームに変換してよい。
【００８９】
ステップ７０６で、リファレンス抵抗の抵抗に基づく第１の相補電流信号が生成されてよい。例えば、バッファ１００の極性は、第１の極性状態から第２の極性状態へ変更されてよく、バッファ１００は、リファレンス抵抗５０６に基づくことができる差動出力電流を生成してよい。然るに、ステップ７０２の間に生じたオフセット電流（例えば、ＩＯＦＦ）は、ステップ７０６の間に等価なオフセットによって整合されてよい。ステップ７０８で、第１の相補電流信号は第１の相補デジタル信号に変換されてよい。例えば、ＡＤＣ３１０はシグマ−デルタＡＤＣであってよく、バッファ１００からの差動出力電流をデジタルビットのストリームに変換してよい。
【００９０】
ステップ７１２で、テスト抵抗の抵抗値に基づく第２の電流信号が生成されてよい。例えば、バッファ１００は、テスト抵抗５０７に基づくことができる差動出力電流を生成してよい。幾つかの実施形態において、バッファ１００は、ステップ７１２の間、第１の極性状態にあってよい。ステップ７１４で、第２の電流信号は第２のデジタル信号に変換されてよい。例えば、ＡＤＣ３１０はシグマ−デルタＡＤＣであってよく、バッファ１００からの差動出力電流をデジタルビットのストリームに変換してよい。
【００９１】
ステップ７１６で、テスト抵抗の抵抗値に基づく第２の相補電流信号が生成されてよい。例えば、バッファ１００の極性は、第１の極性状態から第２の極性状態へ変更されてよく、バッファ１００は、テスト抵抗５０７に基づくことができる差動出力電流を生成してよい。然るに、ステップ７１２の間に生じるオフセット電流（例えば、ＩＯＦＦ）は、ステップ７１６の間に等価なオフセットによって整合されてよい。ステップ７１８で、第２の相補電流信号は第２の相補デジタル信号に変換されてよい。例えば、ＡＤＣ３１０はシグマ−デルタＡＤＣであってよく、バッファ１００からの差動出力電流をデジタルビットに変換してよい。
【００９２】
ステップ７２０で、リファレンス抵抗の抵抗に対応する第１のデジタル値が決定されてよい。幾つかの実施形態において、第１のデジタル値は、第１のデジタル信号及び第１の相補デジタル信号に基づいてよい。例えば、ＤＥＭＵＸ３３０は、第１のデジタル信号（例えば、ステップ７０４の間にＡＤＣ３１０によって生成されるビットのストリーム）をデシメータ３４０ａへ転送してよい。同様に、ＤＥＭＵＸ３３０は、第１の相補デジタル信号（例えば、ステップ７０８の間にＡＤＣ３１０によって生成されるビットのストリーム）をデシメータ３４０ｂへ転送してよい。デシメータ３４０ａ及び３４０ｂは、それらの各自の受信されたデジタル信号をマルチビット値に変換してよく、それらのマルチビット値をオフセットキャンセラ３５０ａへ送信してよい。オフセットキャンセラ３５０ａは、デシメータ３４０ａの出力からデシメータ３４０ｂの出力を減じて、デジタル値（例えば、ＩＲＥＦ）を出力してよい。この値は、リファレンス抵抗５０６の抵抗値に対応してよい。
【００９３】
ステップ７２２で、テスト抵抗の抵抗に対応する第２のデジタル値が決定されてよい。幾つかの実施形態において、第２のデジタル値は、第２のデジタル信号及び第２の相補デジタル信号に基づいてよい。例えば、ＤＥＭＵＸ３３０は、第２のデジタル信号（例えば、ステップ７１４の間にＡＤＣ３１０によって生成されるビットのストリーム）をデシメータ３４０ｃへ転送してよい。同様に、ＤＥＭＵＸ３３０は、第２の相補デジタル信号（例えば、ステップ７１８の間にＡＤＣ３１０によって生成されるビットのストリーム）をデシメータ３４０ｄへ転送してよい。デシメータ３４０ｃ及び３４０ｄは、それらの各自の受信されたデジタル信号をマルチビット値に変換してよく、それらのマルチビット値をオフセットキャンセラ３５０ｂへ送信してよい。オフセットキャンセラ３５０ｂは、デシメータ３４０ｃの出力からデシメータ３４０ｄの出力を減じて、デジタル値（例えば、ＩＴＨ）を出力してよい。この値は、テスト抵抗５０７の抵抗値に対応してよい。
【００９４】
ステップ７２４で、抵抗特性比が、第１のデジタル値及び第２のデジタル値に基づき計算されてよい。例えば、除算器５７０は、テスト抵抗５０７に対応するリファレンス抵抗５０６の比（例えば、ＲＲＥＦ／ＲＴＥＳＴ）と等価な値を得るよう第２のデジタル値（例えば、ＩＴＥＳＴ）を第１のデジタル値（例えば、ＩＲＥＦ）で割り算してよい。上記の式７を参照する上記の説明と同様に、一方のデジタル値（例えば、ＩＴＥＳＴ）を他方のデジタル値（例えば、ＩＲＥＦ）で割り算することは、バッファ１００における増幅器１２０の電圧オフセットを相殺してよい。ステップ７２６で、抵抗特性比はメモリに記憶されてよい。幾つかの実施形態において、メモリは不揮発性メモリであってよく、記憶された抵抗特性比は、後に実行される温度測定の間、温度測定システム５００に利用可能であってよい。
【００９５】
図７は、方法７００に関して行われる特定の数のステップを開示するが、方法７００は、図７で表されているよりも多い又は少ないステップを有して実行されてよい。例えば、方法７００は、ステップ７０６、７０８、７１６及び７１８なしで実行されてよい。加えて、図７は、方法７００に関して行われる特定の順序のステップを開示するが、方法７００に含まれるステップは、如何なる適切な順序でも完了されてよい。例えば、ステップ７０２及びステップ７０４は同時に起こってよい。
【００９６】
図８は、本開示の教示に従って、温度測定方法８００の例のフローチャートを表す。
【００９７】
ステップ８０２で、抵抗器の抵抗に基づく第１の電流信号が生成されてよい。例えば、バッファ１００は、リファレンス抵抗５０６に基づくことができる差動出力電流を生成してよい。幾つかの実施形態において、バッファ１００は、ステップ８０２の間、第１の極性状態にあってよい。ステップ８０４で、第１の電流信号は第１のデジタル信号に変換されてよい。例えば、ＡＤＣ３１０はシグマ−デルタＡＤＣであってよく、バッファ１００からの差動出力電流をデジタルビットのストリームに変換してよい。
【００９８】
ステップ８０６で、抵抗器の抵抗に基づく第１の相補電流信号が生成されてよい。例えば、バッファ１００の極性は、第１の極性状態から第２の極性状態へ変更されてよく、バッファ１００は、リファレンス抵抗５０６に基づくことができる差動出力電流を生成してよい。然るに、ステップ８０２の間に生じたオフセット電流（例えば、ＩＯＦＦ）は、ステップ８０６の間に等価なオフセットによって整合されてよい。ステップ８０８で、第１の相補電流信号は第１の相補デジタル信号に変換されてよい。例えば、ＡＤＣ３１０はシグマ−デルタＡＤＣであってよく、バッファ１００からの差動出力電流をデジタルビットのストリームに変換してよい。
【００９９】
ステップ８１２で、サーミスタの抵抗値に基づく第２の電流信号が生成されてよい。例えば、バッファ１００は、サーミスタ１０５に基づくことができる差動出力電流を生成してよい。幾つかの実施形態において、バッファ１００は、ステップ８１２の間、第１の極性状態にあってよい。ステップ８１４で、第２の電流信号は第２のデジタル信号に変換されてよい。例えば、ＡＤＣ３１０はシグマ−デルタＡＤＣであってよく、バッファ１００からの差動出力電流をデジタルビットのストリームに変換してよい。
【０１００】
ステップ８１６で、サーミスタの抵抗値に基づく第２の相補電流信号が生成されてよい。例えば、バッファ１００の極性は、第１の極性状態から第２の極性状態へ変更されてよく、バッファ１００は、サーミスタ１０５に基づくことができる差動出力電流を生成してよい。然るに、ステップ８１２の間に生じるオフセット電流（例えば、ＩＯＦＦ）は、ステップ８１６の間に等価なオフセットによって整合されてよい。ステップ８１８で、第２の相補電流信号は第２の相補デジタル信号に変換されてよい。例えば、ＡＤＣ３１０はシグマ−デルタＡＤＣであってよく、バッファ１００からの差動出力電流をデジタルビットに変換してよい。
【０１０１】
ステップ８２０で、リファレンス抵抗の抵抗に対応する第１のデジタル値が決定されてよい。幾つかの実施形態において、第１のデジタル値は、第１のデジタル信号及び第１の相補デジタル信号に基づいてよい。例えば、ＤＥＭＵＸ３３０は、第１のデジタル信号（例えば、ステップ８０４の間にＡＤＣ３１０によって生成されるビットのストリーム）をデシメータ３４０ａへ転送してよい。同様に、ＤＥＭＵＸ３３０は、第１の相補デジタル信号（例えば、ステップ８０８の間にＡＤＣ３１０によって生成されるビットのストリーム）をデシメータ３４０ｂへ転送してよい。デシメータ３４０ａ及び３４０ｂは、それらの各自の受信されたデジタル信号をマルチビット値に変換してよく、それらのマルチビット値をオフセットキャンセラ３５０ａへ送信してよい。オフセットキャンセラ３５０ａは、デシメータ３４０ａの出力からデシメータ３４０ｂの出力を減じて、デジタル値（例えば、ＩＲＥＦ）を出力してよい。この値は、リファレンス抵抗５０６の抵抗値に対応してよい。
【０１０２】
ステップ８２２で、サーミスタの抵抗に対応する第２のデジタル値が決定されてよい。幾つかの実施形態において、第２のデジタル値は、第２のデジタル信号及び第２の相補デジタル信号に基づいてよい。例えば、ＤＥＭＵＸ３３０は、第２のデジタル信号（例えば、ステップ８１４の間にＡＤＣ３１０によって生成されるビットのストリーム）をデシメータ３４０ｃへ転送してよい。同様に、ＤＥＭＵＸ３３０は、第２の相補デジタル信号（例えば、ステップ８１８の間にＡＤＣ３１０によって生成されるビットのストリーム）をデシメータ３４０ｄへ転送してよい。デシメータ３４０ｃ及び３４０ｄは、それらの各自の受信されたデジタル信号をマルチビット値に変換してよく、それらのマルチビット値をオフセットキャンセラ３５０ｂへ送信してよい。オフセットキャンセラ３５０ｂは、デシメータ３４０ｃの出力からデシメータ３４０ｄの出力を減じて、デジタル値（例えば。、ＩＴＨ）を出力してよい。この値は、サーミスタ１０５の抵抗値に対応してよい。
【０１０３】
ステップ８２４で、抵抗比が、第１のデジタル値及び第２のデジタル値に基づき計算されてよい。例えば、加算器３６０及び除算器５７０は、第１のデジタル値（例えば、ＩＲＥＦ）を第１のデジタル値（例えば、ＩＲＥＦ）及び第２のデジタル値（例えば、ＩＴＨ）の和で割り算するよう結合してよい。上記の式７を参照して上述されたように、第１のデジタル値（例えば、ＩＲＥＦ）を第１のデジタル値（例えば、ＩＲＥＦ）及び第２のデジタル値（例えば、ＩＴＨ）の和で割り算することは、バッファ１００における増幅器１２０の電圧オフセットを相殺してよい。更に、上記の式８及び９を参照して上述されたように、電流値の比は、リファレンス抵抗５０６及びサーミスタ１０５の抵抗を含む抵抗比と等価であってよい。ステップ８２６で、温度出力値は、抵抗比及び抵抗特性比に基づき決定されてよい。
【０１０４】
図８は、方法８００に関して行われる特定の数のステップを開示するが、方法８００は、図８で表されているよりも多い又は少ないステップを有して実行されてよい。例えば、方法８００は、ステップ８０６、８０８、８１６及び８１８なしで実行されてよい。加えて、図８は、方法８００に関して行われる特定の順序のステップを開示するが、方法８００に含まれるステップは、如何なる適切な順序でも完了されてよい。例えば、ステップ８０２及びステップ８０４は同時に起こってよい。
【０１０５】
図９は、本開示の教示に従って、電流モードバッファ９００の概略図を表す。バッファ９００は、図１１を参照して以下で更に詳細に記載されるように、電圧を測定するよう構成され得るシステムのための入力段であってよい。
【０１０６】
バッファ９００は、コモンモード電圧リファレンス（ＶＣＭ）、増幅器９２０、ＰＭＯＳトランジスタ１３０、１３２、１３４、ＮＭＯＳトランジスタ１４０、１４２、１４４、並びにスイッチ１１２及びスイッチ９１２を有してよい。バッファ９００は、電圧を検知して、該検知された電圧に基づく電流を出力するよう構成されてよい。幾つかの実施形態において、出力電流は、検知された電圧に比例してよい。
【０１０７】
幾つかの実施形態において、増幅器９２０は、複数の電圧入力の中の１つへ結合される負入力部を有してよい。例えば、増幅器９２０の負入力部は、スイッチ９１２を介してＶＣＭ及びＶＸの一方へ結合されてよい。第１の状態において、スイッチ９１２はＶＣＭを増幅器９２０へ結合してよく、第２の状態において、スイッチ９１２はＶＸを増幅器９２０へ結合してよい。増幅器９２０の出力はフィードバックノード１２５へ結合されてよい。フィードバックノード１２５はＰＭＯＳ１３０のゲートを駆動してよい。ＰＭＯＳ１３０はこのとき、フィードバック電流（ＩＦＢ）を抵抗９０６へ供給してよい。抵抗９０６は、増幅器９２０の正入力部へ結合されてよい。幾つかの実施形態において、抵抗９０６はオフチップのデバイスであってよく、幾つかの実施形態において、抵抗９０６は、バッファ９００と同じ半導体チップ上に配置されるオンチップのデバイスであってよい。ＰＭＯＳ１３０によって形成されるフィードバックループは、正入力部での電圧を増幅器９２０の負入力部へ結合される電圧と等しくさせるのに十分なフィードバック電流を駆動してよい。然るに、ＶＣＭが増幅器９２０の負入力部へ結合される場合に、フィードバック電流はＩＦＢ＝ＶＣＭ／Ｒ９０６と表され得る。ここで、Ｒ９０６は抵抗９０６の抵抗値であってよい。同様に、ＶＸが増幅器９２０の負入力部へ結合される場合に、フィードバック電流はＩＦＢ＝ＶＸ／Ｒ９０６と表され得る。
【０１０８】
幾つかの実施形態において、バッファ９００は、バッファ１００に関して図１Ａを参照して上述されたのと同様に、出力電流を生成するよう構成されてよい。例えば、ＰＭＯＳ１３２は、如何なる適切な比でもＰＭＯＳ１３０をミラーリングするよう構成されてよく、よって、ＩＦＢに比例することができるシングルエンド出力電流ＩＯＵＴを生成してよい。幾つかの実施形態において、ＰＭＯＳ１３０はスイッチ１１２へ結合されてよい。スイッチ１１２は、ＩＯＵＴを２つの出力ノードのうちの一方へ転送してよい。例えば、スイッチ１１２が第１の状態にある場合に、スイッチ１１２はＩＯＵＴを正出力ノード９５４へ送ってよい。スイッチ１１２が第２の状態にある場合に、スイッチ１１２はＩＯＵＴを負出力ノード９５２へ送ってよい。
【０１０９】
幾つかの実施形態において、バッファ９００は、正出力ノード９５４及び負出力ノード９５２の両方からＩＯＵＴの半分の電流をシンクすることによって、シングルエンド出力電流ＩＯＵＴを差動出力電流に変換するよう構成されてよい。例えば、ＰＭＯＳ１３４は、ＰＭＯＳ１３２がＰＭＯＳ１３０をミラーリングすることができる２分の１の比で、ＰＭＯＳ１３０をミラーリングするよう構成されてよい。然るに、ＰＭＯＳ１３２は、ＩＯＵＴの半分に等しいシングルエンド電流を生成してよい。ＮＭＯＳ１４０は、ＩＯＵＴの半分の電流を受け入れるよう構成されてよい。ＮＭＯＳ１４０は自己バイアス型であってよく（すなわち、自身のドレインへ結合されたゲートを有する。）、ＮＭＯＳ１４２及びＮＭＯＳ１４４のためのゲートバイアスを生成してよい。ＮＭＯＳ１４２及びＮＭＯＳ１４４は、ＮＭＯＳ１４０のゲート結合されたゲートを有してよく、ＮＭＯＳ１４０と同じサイズを有するよう構成されてよい。然るに、ＮＭＯＳ１４２及びＮＭＯＳ１４４は夫々、ＮＭＯＳ１４０の半分のＩＯＵＴ電流をミラーリングするよう構成されてよい。幾つかの実施形態において、ＮＭＯＳ１４２は、負出力ノード９５２へ結合されるドレインを有してよく、ＮＭＯＳ１４４は、正出力ノード９５４へ結合されるドレインを有してよい。然るに、ＮＭＯＳ１４２は、負出力ノード９５２からＩＯＵＴの略半分の電流をシンクしてよく、ＮＭＯＳ１４４は、正出力ノード９５４からＩＯＵＴの略半分の電流をシンクしてよい。
【０１１０】
スイッチ１１２の状態を交互にすることによってバッファ９００の出力極性を交互にすることに加えて、バッファ９００は、増幅器９２０の入力極性状態を交互にすることによって入力極性を交互にするよう構成されてよい。増幅器９２０の交互極性状態は、図１０を参照して以下で更に詳細に記載される。
【０１１１】
図１０は、本開示の教示に従って、増幅器９２０の概略図を表す。増幅器９２０は、正入力部（ＶＩＮ＋）と、負入力部（ＶＩＮ−）と、電流源９３１及び９３２と、スイッチ９１３ａ乃至ｄと、ＰＭＯＰ９３３及びＰＭＯＳ９３４によって形成される差動対と、ＮＭＯＳ９３５及びＮＭＯＳ９３６によって形成される整合トランジスタの対と、ＮＭＯＳ９３７及びミラーキャパシタ９３８によって形成される２段目とを有してよい。
【０１１２】
幾つかの実施形態において、増幅器９２０は、スイッチ９１３ａ乃至ｄの状態に基づき極性状態を交互にするよう構成されてよい。例えば、ＰＭＯＳ９３３及びＰＭＯＳ９３４は、電流源９３１によってバイアスをかけられる入力段差動対として構成されてよい。増幅器９２０の第１の極性状態において、ＶＩＮ＋は、スイッチ９１３ａによってＰＭＯＳ９３３のゲートへ結合されてよく、ＶＩＮ−は、スイッチ９１３ｂによってＰＭＯＳ９３４のゲートへ結合されてよい。ＰＭＯＳ９３３のドレインはＮＭＯＳ９３５のドレインへ結合されてよい。同様に、ＰＭＯＳ９３４のドレインはＮＭＯＳ９３６のドレインへ結合されてよい。第１の極性状態において、スイッチ９１３ｄは、ＮＭＯＳ９３６のドレインをＮＭＯＳ９３６のゲート及びＮＭＯＳ９３５のゲートへ結合して、ＮＭＯＳ９３６をＮＭＯＳ９３５にもバイアスをかける自己バイアス型デバイスとしてよい。然るに、１段目の出力は、ＰＭＯＳ９３３のドレイン及びＮＭＯＳ９３５のドレインを結合するノードであってよい。次いで、この１段目の出力ノードは、スイッチ９１３ｃによって、増幅器９２０の２段目にあるＮＭＯＳ９３７のゲートへ結合されてよい。ＮＭＯＳ９３７のドレインは、増幅器９２０の出力ノード（ＯＵＴ）で電流源９３２へ結合されてよい。
【０１１３】
増幅器９２０の第２の極性状態において、スイッチ９１３ａ乃至ｄの夫々の状態は第２の状態へ変更されてよい。例えば、ＶＩＮ−は、スイッチ９１３ａによってＰＭＯＳ９３３のゲートへ結合されてよく、ＶＩＮ＋は、スイッチ９１３ｂによってＰＭＯＳ９３４のゲートへ結合されてよい。ＰＭＯＳ９３３のドレインはＮＭＯＳ９３５のドレインへ結合されてよい。同様に、ＰＭＯＳ９３４のドレインはＮＭＯＳ９３６のドレインへ結合されてよい。第２の極性状態において、スイッチ９１３ｄは、ＮＭＯＳ９３５のドレインをＮＭＯＳ９３５のゲート及びＮＭＯＳ９３６のゲートへ結合して、ＮＭＯＳ９３５をＮＭＯＳ９３６にもバイアスをかける自己バイアス型デバイスとしてよい。然るに、１段目の出力は、ＰＭＯＳ９３４のドレイン及びＮＭＯＳ９３６のドレインを結合するノードであってよい。次いで、この１段目の出力ノードは、スイッチ９１３ｃによって、増幅器９２０の２段目のＮＭＯＳ９３７のゲートへ結合されてよい。ＮＭＯＳ９３７のドレインは、増幅器９２０の出力ノード（ＯＵＴ）で電流源９３２へ結合されてよい。ミラーキャパシタ９３８は、ＮＭＯＳ９３７のゲートからＮＭＯＳ９３７のドレインへ結合されてよく、第１の極性状態及び第２の極性状態の両方において増幅器９２０の位相マージン及びユニティゲイン周波数を決定づけることができる値を有してよい。
【０１１４】
図９を参照し直すと、バッファ９００は、一度に４つの潜在的な状態のうちの１つにおいて動作してよい。例えば、出力スイッチ１１２は、第１又は第２の出力スイッチ状態の何れかにおいて動作してよい。本開示のために、出力スイッチ１１２の交互性は、ここでは、バッファ９００の出力極性を交互にすることと言われてよい。加えて、増幅器９２０は、第１又は第２の極性状態の何れかにおいて動作してよい。本開示のために、増幅器９２０の極性状態の交互性は、ここでは、バッファ９００の入力極性を交互にすることと言われてよい。２つの入力極性状態及び２つの出力極性状態により、バッファ９００は、４つの潜在的な状態のうちの１つにおいて動作してよい。更に、入力スイッチ９１２は、ＶＣＭ又はＶＸの何れかを増幅器９００の負入力部へ結合してよい。然るに、バッファ９００は、合わせて全部で８つの一意の電流モード測定のために、ＶＣＭを測定しながら一度に４つの状態のうちの１つにおいて動作し、且つ、ＶＸを測定しながら一度に４つの状態のうちの１つにおいて動作してよい。（ｉ）バッファ９００において生じるか又はバッファ９００の下流で生じる如何なるオフセットも相殺し、且つ（ｉｉ）ＶＣＭに関する既知の値に基づきＶＸの値を計算するためのそれら８つの測定の使用は、図１１を参照して以下で更に詳細に記載される。
【０１１５】
図１１は、本開示の教示に従って、電圧測定システム９５０を表すブロック図を表す。電圧測定システム９５０は、アナログ入力段９５５及びデジタル計算段９５６を有してよい。幾つかの実施形態において、アナログ入力段９５５及びデジタル計算段９５６は、単一の半導体チップ上に含まれてよい。幾つかの実施形態において、アナログ入力段９５５の抵抗９０６は、アナログ入力段９５５の他の部分と同じ半導体チップ上に含まれてよく、幾つかの実施形態において、抵抗９０６は外部部品であってよい。
【０１１６】
アナログ入力段９５５はバッファ９００及びＡＤＣ３１０を有してよい。上述されたように、バッファ９００は、ＶＸ及びＶＣＭのうちの選択された１つに比例する差動電流信号を出力するよう構成されてよい。更に、上述されたように、バッファ９００は、２つの入力極性状態及び２つの出力極性状態の間を行ったり来たりしてよい。例えば、バッファ９００は、時間期間１乃至４でＶＸの４回の測定を実行し、時間期間５乃至８でＶＣＭの４回の測定を実行してよい。このとき、ＡＤＣ３１０は、バッファ９００からの８つの差動電流信号の夫々を８つの夫々のデジタルビットストリームに変換してよい。ＡＤＣ３１０の出力は次いで、デジタル計算段９５６へ送られてよい。
【０１１７】
デジタル計算段９５６は、ＡＤＣ３１０からデジタルビットの１以上のストリームを受け取って処理し、電圧及び／又は電圧比を計算するよう構成されるデジタルロジックを有してよい。デジタル計算段９５６は、ＤＥＭＵＸ９５８、デシメータ３４０ａ乃至ｈ、減算器９６０ａ乃至ｄ、加算器９６１ａ乃至ｂ、及び除算器９７０を有してよい。デジタル計算段９５６は、如何なる適切な方法においても実施されるロジックを有してよい。例えば、デジタル計算段９５６のロジックは、特定用途向け集積回路（ＡＳＩＣ）において、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）において、メモリに記憶され、マルチプロセッサによって実行されるよう構成されるプログラム命令において、又はそれらの何らかの適切な組み合わせにおいて実施されてよい。
【０１１８】
幾つかの実施形態において、デジタル計算段９５６の入力は、ＤＥＭＵＸ９５８の入力部へ結合されてよい。ＤＥＭＵＸ９５８は８：１デマルチプレクサであってよく、デジタル計算段９５６の入力を一度に８つのデシメータ３４０のうちの１つへ結合するよう構成される。バッファ９００によって実行され、ＡＤＣ３１０によってデジタル形式に変換され、デシメータ３４０ａ乃至ｈへ転送されるＶＸ及びＶＣＭのための夫々異なる測定は、式１８乃至２５を参照して以下で記載されるように表されてよい。
【０１１９】
第１の測定Ｍ１はデシメータ３４０ａへ転送されてよい。Ｍ１は、第１の入力極性状態及び第１の出力極性状態にあるバッファ９００によるＶＸの電流モード測定（及び後のアナログ−デジタル変換）に基づいてよい。第１の測定Ｍ１は次のように表されてよい：
（式１８）      Ｍ１＝（（ＶＸ＋ＶＯＦＦ）／Ｒ９０６）＋ＩＯＦＦ
ここで、ＶＯＦＦは、増幅器９２０の入力オフセット電圧を表し、ＩＯＦＦは、ＡＤＣ３１０の入力オフセット電流を表し、Ｒ９０６は、抵抗９０６の抵抗値を表す。
【０１２０】
第２の測定Ｍ２はデシメータ３４０ｂへ転送されてよい。Ｍ２は、第１の入力極性状態及び第２の出力極性状態にあるバッファ９００によるＶＸの電流モード測定（及び後のアナログ−デジタル変換）に基づいてよい。第２の測定Ｍ２は次のように表されてよい：
（式１９）      Ｍ２＝（−（ＶＸ＋ＶＯＦＦ）／Ｒ９０６）＋ＩＯＦＦ
式１９で示されるように、−（ＶＸ＋ＶＯＦＦ）／Ｒ９０６によって表される電流値は、式１８と比べて反転されてよい。これは、第２の極性状態において、バッファ９００が、バッファ９００の正及び負の出力端子へ転送され得る電流の極性を交互にしてよく、それにより、ＡＤＣ３１０へ出力する電流の極性を交互にしてよいためである。
【０１２１】
第３の測定Ｍ３はデシメータ３４０ｃへ転送されてよい。Ｍ３は、第２の入力極性状態及び第１の出力極性状態にあるバッファ９００によるＶＸの電流モード測定（及び後のアナログ−デジタル変換）に基づいてよい。第３の測定Ｍ３は次のように表されてよい：
（式２０）      Ｍ３＝（（ＶＸ−ＶＯＦＦ）／Ｒ９０６）＋ＩＯＦＦ
式２０で示されるように、ＶＯＦＦは、ＶＸへ加えられるのではなくＶＸから減じられてよい。これは、第１の入力極性状態の間（例えば、測定Ｍ１の間）に生じる如何なるオフセットも、第２の入力極性状態の間に反転され得るからである。
【０１２２】
第４の測定Ｍ４はデシメータ３４０ｄへ転送されてよい。Ｍ４は、第２の入力極性状態及び第２の出力極性状態にあるバッファ９００によるＶＸの電流モード測定（及び後のアナログ−デジタル変換）に基づいてよい。第４の測定Ｍ４は次のように表されてよい：
（式２１）      Ｍ４＝（−（ＶＸ−ＶＯＦＦ）／Ｒ９０６）＋ＩＯＦＦ。
測定５乃至８、すなわちＭ５乃至Ｍ８は、Ｍ１乃至Ｍ４がＶＸに対して実行されたのと同様にＶＣＭに対して実行されてよく、夫々デシメータ３４０ｅ乃至ｈへ転送されてよい。測定Ｍ５乃至Ｍ８は次のように表されてよい：
（式２２）      Ｍ５＝（（ＶＣＭ＋ＶＯＦＦ）／Ｒ９０６）＋ＩＯＦＦ
（式２３）      Ｍ６＝（−（ＶＣＭ＋ＶＯＦＦ）／Ｒ９０６）＋ＩＯＦＦ
（式２４）      Ｍ７＝（（ＶＣＭ−ＶＯＦＦ）／Ｒ９０６）＋ＩＯＦＦ
（式２５）      Ｍ８＝（−（ＶＣＭ−ＶＯＦＦ）／Ｒ９０６）＋ＩＯＦＦ。
図３を参照して上述されたように、夫々のデシメータ３４０は、ＡＤＣ３１０から受信されたデジタルビットのストリームをマルチビットデジタル値に変換してよい。次いで、減算器９６０ａ乃至ｄ、加算器９６１ａ乃至ｂ、及び除算器９７０は、デシメータ３４０ａ乃至ｈによって出力されたマルチビットデジタル値を更に処理してよい。例えば、減算器９６０ａは、デシメータ３４０ｂの出力（例えば、変換されたＭ２）をデシメータ３４０ａの出力（例えば、変換されたＭ１）から減じてよい。式１８及び１９を結合すると、減算器９６０ａの出力は次のように表されてよい：
（式２６）      Ｍ１−Ｍ２＝２×（ＶＸ＋ＶＯＦＦ）／Ｒ９０６
式２６で示されるように、式１８及び１９におけるＩＯＦＦ（例えば、ＡＤＣ３１０の入力オフセット電流）は相殺してよい。
【０１２３】
減算器９６０ｂは、デシメータ３４０ｄの出力（例えば、変換されたＭ４）をデシメータ３４０ｃの出力（例えば、変換されたＭ３）から減じてよい。式２０及び２１を結合すると、減算器９６０ｂの出力は次のように表されてよい：
（式２７）      Ｍ３−Ｍ４＝２×（ＶＸ−ＶＯＦＦ）／Ｒ９０６。
減算器９６０ｃは、デシメータ３４０ｆの出力（例えば、変換されたＭ６）をデシメータ３４０ｅの出力（例えば、変換されたＭ５）から減じてよい。式２２及び２３を結合すると、減算器９６０ｃの出力は次のように表されてよい：
（式２８）      Ｍ５−Ｍ６＝２×（ＶＣＭ＋ＶＯＦＦ）／Ｒ９０６。
減算器９６０ｄは、デシメータ３４０ｈの出力（例えば、変換されたＭ８）をデシメータ３４０ｇの出力（例えば、変換されたＭ７）から減じてよい。式２４及び２５を結合すると、減算器９６０ｄの出力は次のように表されてよい：
（式２９）      Ｍ７−Ｍ８＝２×（ＶＣＭ−ＶＯＦＦ）／Ｒ９０６。
加算器９６１ａ及び９６１ｂは次いで、減算器９６０ａ乃至ｄの出力を結合してよい。例えば、加算器９６１ａは、減算器９６０ｂの出力を減算器９６０ａの出力に加えてよい。式２６及び２７を結合すると、加算器９６１ａの出力は次のように表されてよい：
（式３０）    （Ｍ１−Ｍ２）＋（Ｍ３−Ｍ４）＝（４×ＶＸ）／Ｒ９０６
式３０で示されるように、ＶＯＦＦ（例えば、増幅器９２０の入力オフセット電圧）は、減算器９６０ａ及び減算器９６０ｂの出力を結合する場合に相殺されてよい。
【０１２４】
加算器９６１ｂは、減算器９６０ｄの出力を減算器９６０ｃの出力に加えてよい。式２８及び２９を結合すると、加算器９６１ｂの出力は次のように表されてよい：
（式３０）    （Ｍ５−Ｍ６）＋（Ｍ７−Ｍ８）＝（４×ＶＣＭ）／Ｒ９０６
式３１で示されるように、ＶＯＦＦ（例えば、増幅器９２０の入力オフセット電圧）は、測定ＶＸに関して式３０で示されたのと同様に、ＶＣＭの測定に関して相殺されてよい。
【０１２５】
加算器９６１ａ及び９６１ｂの夫々の出力は、除算器９７０の入力部へ送られてよい。除算器９７０は、一方の値を他方の値によって割り算してよい。例えば、除算器９７０は、加算器９６１ａの出力を加算器９６１ｂの出力で割り算してよい。式３０及び３１を結合すると、除算器９７０の出力は次のように表されてよい：
（式３２）  （（４×ＶＸ）／Ｒ９０６）／（（４×ＶＣＭ）／Ｒ９０６）＝ＶＸ／ＶＣＭ
式３２で示されるように、４の乗数及び抵抗９０６の値は相殺してよく、除算器９７０の出力は、ＶＣＭで割り算されたＶＸの比と等価であってよい。然るに、除算器９７０の出力は電圧比と呼ばれてよい。
【０１２６】
幾つかの実施形態において、ＶＣＭの電圧は既知の値であってよい。例えば、ＶＣＭは、バンドギャップに基づく既知の値であってよい。然るに、ＶＸについての値は、ＶＣＭの既知の値と、計算された電圧比ＶＸ／ＶＣＭとに基づき決定されてよい。そのような決定は、如何なる適切な方法においても実行されてよい。幾つかの実施形態において、除算器９７０の出力は、電圧比エントリと、ＶＸについての対応する出力値との表を含むことができるルックアップマップへ提供されてよい。幾つかの実施形態において、ＶＸの値は、ルックアップテーブルよりむしろアルゴリズムに基づき決定されてよい。例えば、計算された比ＶＸ／ＶＣＭは、ＶＸを求めるためにＶＣＭの既知の値を乗じられてよい。
【０１２７】
本開示は、当業者が理解するであろう本願における実施例に対する全ての変更、置換、変形、代替及び改良を包含する。同様に、必要に応じて、添付の特許請求の範囲は、当業者が理解するであろう本願における実施例に対する全ての変更、置換、変形、代替及び改良を包含する。更に、特定機能を実行するよう適応され、そのように配置され、その能力を有し、そのように配置され、そのように可能にされ、そのように動作し、又はそのように操作可能である装置若しくはシステム又は装置若しくはシステムの構成要素への添付の特許請求の範囲における言及は、それが又はその特定の機能がアクティブにされ、オンされ、又は解除されるか否かによらず、装置、システム又は構成要素が適応され、配置され、能力を有し、構成され、可能にされ、動作し、又は操作可能である限り、その装置、システム、構成要素を包含する。
【０１２８】
ここで挙げられている全ての例及び条件付き言語は、当該技術を促進することに発明者によって寄与される本発明及び概念の原理を理解する際に読む者を助ける教育的な目的を意図され、そのような具体的に挙げられている例及び条件に制限されないよう解釈されるべきであり、明細書中のかかる例の編成は本発明の優劣を示すものではない。本発明の実施形態は詳細に記載されているが、当然に、様々な変更、置換及び代替が、本発明の精神及び適用範囲から逸脱することなしにそれらに対してなされてよい。
【符号の説明】
【０１２９】
１００，１０２，９００  電流モードバッファ
１０５                  サーミスタ
１０６，５０６          リファレンス抵抗
５０７                  テスト抵抗
１１１                  マルチプレクサ
１１２，９１２          スイッチ
１２０，９２０          増幅器
１３０，１３５          フィードバックトランジスタ
３００，５００          温度測定システム
３０５，５０５，９５５  アナログ入力段
３１０                  アナログ−デジタルコンバータ
３１５，５１５，９５６  デジタル計算段
３８０，５８０          ルックアップマップ
９５０                  電圧測定システム
ＩＦＢ                  フィードバック電流
ＩＯＵＴ                シングルエンド電流
ＶＣＭ                  電圧リファレンス
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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