(57)【要約】【課題】動作速度を向上させた３次元構造のメモリセルアレイを含む不揮発性メモリを提供する。【解決手段】本発明の不揮発性メモリは、基板上に交互に積層されたチャネル層及び絶縁層と、チャネル層及び絶縁層上から各チャネル層のチャネル膜の間の基板と垂直な方向に基板に隣接する部分まで延長される導電物質と、チャネル層のチャネル膜と導電物質との間に構成される情報格納膜と、チャネル層にそれぞれ接続されるビット線と、を有し、導電物質は、複数のグループを形成し、複数のグループ間の距離は、各グループ内の導電物質間の距離より大きい。【選択図】図３
2014110435.tif 000002
【特許請求の範囲】
【請求項１】
基板上に該基板と垂直な方向に交互に積層された複数のチャネル層及び絶縁層と、
それぞれ前記基板と平行な平面上で第１方向に沿って伸びる複数のチャネル膜を含む前記複数のチャネル層及び絶縁層上から各チャネル層のチャネル膜の間の前記基板と垂直な方向に前記基板に隣接する部分まで延長される複数の導電物質と、
前記複数のチャネル層のチャネル膜と前記複数の導電物質との間に提供される複数の情報格納膜と、
前記複数のチャネル層にそれぞれ接続される複数のビット線と、を有し、
前記複数の導電物質、前記複数の情報格納膜、及び前記複数のチャネル層の複数のチャネル膜は、３次元構造のメモリセルアレイを形成し、
前記複数の導電物質は、複数のグループを形成し、
前記複数のグループ間の距離は、各グループ内の導電物質間の距離より大きいことを特徴とする不揮発性メモリ。
【請求項２】
前記複数の導電物質は、ワード線を形成することを特徴とする請求項１に記載の不揮発性メモリ。
【請求項３】
前記複数のグループに対応するメモリセルは、それぞれグループ毎に消去されることを特徴とする請求項１に記載の不揮発性メモリ。
【請求項４】
メモリセルの消去のときに、前記複数のグループのうちの消去されるグループの導電物質に低電圧が印加され、消去されないグループの導電物質はフローティングされることを特徴とする請求項１に記載の不揮発性メモリ。
【請求項５】
メモリセルの消去のときに、前記複数のグループのうちの消去されるグループの導電物質に低電圧が印加され、消去されないグループの導電物質に前記低電圧より高く前記複数のチャネル膜に印加される電圧より低い電圧が印加されることを特徴とする請求項１に記載の不揮発性メモリ。
【請求項６】
前記複数のチャネル層及び前記複数のビット線は、複数のストリング選択トランジスタを介してそれぞれ電気的に接続されることを特徴とする請求項１に記載の不揮発性メモリ。
【請求項７】
前記複数のビット線に対向する方向から前記複数のチャネル層にそれぞれ接続される共通ソース線を更に含むことを特徴とする請求項１に記載の不揮発性メモリ。
【請求項８】
前記複数のチャネル層は、複数の接地選択トランジスタを介して前記共通ソース線にそれぞれ接続されることを特徴とする請求項７に記載の不揮発性メモリ。
【請求項９】
基板上に該基板と垂直な方向に交互に積層された複数のチャネル層及び絶縁層と、
それぞれ前記基板と平行な平面上で第１方向に沿って伸びる複数のチャネル膜を含む前記複数のチャネル層及び絶縁層上から各チャネル層のチャネル膜の間の前記基板と垂直な方向に前記基板に隣接する部分まで延長される複数の導電物質と、
前記複数のチャネル層のチャネル膜と前記複数の導電物質との間に提供される複数の情報格納膜と、
前記複数のチャネル層にそれぞれ接続される複数のビット線と、を有し、
前記複数の導電物質、前記複数の情報格納膜、及び前記複数のチャネル層の複数のチャネル膜は、３次元構造のメモリセルアレイを形成し、
前記複数の導電物質は、２つ以上の導電物質を含む第１グループ、２つ以上の他の導電物質を含む第２グループ、及び前記第１グループと前記第２グループとの間に少なくとも１つの別の導電物質を含む第３グループを形成し、
前記第１グループ及び第２グループに対応するメモリセルは、それぞれグループ毎に消去されることを特徴とする不揮発性メモリ。
【請求項１０】
前記第１及び第２グループの導電物質は、ワード線を形成し、
前記第３グループの導電物質は、ダミーワード線を形成することを特徴とする請求項９に記載の不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに関し、より詳詳には、３次元構造のメモリセルアレイを含む不揮発性メモリに関する。
【背景技術】
【０００２】
半導体メモリ装置は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）、リン化インジウム（ＩｎＰ）などの半導体を利用して具現される記憶装置である。半導体メモリ装置は、概ね揮発性メモリ装置と不揮発性メモリ装置に分けられる。
【０００３】
揮発性メモリ装置は電源が切れると保存していたデータが消えるメモリ装置である。揮発性メモリ装置にはＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）などがある。不揮発性メモリ装置は電源の供給が遮断されても保存されたデータを維持するメモリ装置である。不揮発性メモリ装置には、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、フラッシュメモリ装置、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）などがある。フラッシュメモリ装置は大きくＮＯＲ型とＮＡＮＤ型に区分される。
【０００４】
最近では、半導体メモリ装置の集積度を向上させるために３次元アレイ構造を有する半導体メモリ装置が研究されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許公開第２０１０／０２２６１８３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、動作速度を向上させた３次元構造のメモリセルアレイを含む不揮発性メモリを提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明の一態様による不揮発性メモリは、基板上に該基板と垂直な方向に交互に積層された複数のチャネル層及び絶縁層と、それぞれ前記基板と平行な平面上で第１方向に沿って伸びる複数のチャネル膜を含む前記複数のチャネル層及び絶縁層上から各チャネル層のチャネル膜の間の前記基板と垂直な方向に前記基板に隣接する部分まで延長される複数の導電物質と、前記複数のチャネル層のチャネル膜と前記複数の導電物質との間に提供される複数の情報格納膜と、前記複数のチャネル層にそれぞれ接続される複数のビット線と、を有し、前記複数の導電物質、前記複数の情報格納膜、及び前記複数のチャネル層の複数のチャネル膜は、３次元構造のメモリセルアレイを形成し、前記複数の導電物質は、複数のグループを形成し、前記複数のグループ間の距離は、各グループ内の導電物質間の距離より大きい。
【０００８】
前記複数の導電物質は、ワード線を形成する。
前記複数のグループに対応するメモリセルは、それぞれグループ毎に消去される。
メモリセルの消去のときに、前記複数のグループのうちの消去されるグループの導電物質に低電圧が供給され、消去されないグループの導電物質はフローティングされる。
メモリセルの消去のときに、前記複数のグループのうちの消去されるグループの導電物質に低電圧が供給され、消去されないグループの導電物質に前記低電圧より高く前記複数のチャネル膜に供給される電圧より低い電圧が供給される。
前記複数のチャネル層及び前記複数のビット線は、複数のストリング選択トランジスタを介してそれぞれ電気的に接続される。
前記不揮発性メモリは、前記複数のビット線に対向する方向から前記複数のチャネル層にそれぞれ接続される共通ソース線を更に含む。
前記複数のチャネル層は、複数の接地選択トランジスタを介して前記共通ソース線にそれぞれ接続される。
【０００９】
上記目的を達成するためになされた本発明の他の態様による不揮発性メモリは、基板上に該基板と垂直な方向に交互に積層された複数のチャネル層及び絶縁層と、それぞれ前記基板と平行な平面上で第１方向に沿って伸びる複数のチャネル膜を含む前記複数のチャネル層及び絶縁層上から各チャネル層のチャネル膜の間の前記基板と垂直な方向に前記基板に隣接する部分まで延長される複数の導電物質と、前記複数のチャネル層のチャネル膜と前記複数の導電物質との間に提供される複数の情報格納膜と、前記複数のチャネル層にそれぞれ接続される複数のビット線と、を有し、前記複数の導電物質、前記複数の情報格納膜、及び前記複数のチャネル層の複数のチャネル膜は、３次元構造のメモリセルアレイを形成し、前記複数の導電物質は、２つ以上の導電物質を含む第１グループ、２つ以上の他の導電物質を含む第２グループ、及び前記第１グループと前記第２グループとの間に少なくとも１つの別の導電物質を含む第３グループを形成し、前記第１グループ及び前記第２グループに対応するメモリセルは、それぞれグループ毎に消去される。
【００１０】
前記第１及び第２グループの導電物質は、ワード線を形成し、前記第３グループの導電物質は、ダミーワード線を形成する。
前記第１グループに対応するメモリセルの消去のときに、前記第１グループの導電物質に低電圧が供給され、前記第２及び第３グループの導電物質はフローティングされる。
前記第１グループに対応するメモリセルの消去のときに、前記第１グループの導電物質に低電圧が供給され、前記第３グループの導電物質はフローティングされ、前記第２グループの導電物質に前記低電圧より高く前記複数のチャネル膜に供給される電圧より低い電圧が供給される。
前記第１グループに対応するメモリセルの消去が実行されるときに該第１グループに対応する第１消去カウントが増加され、前記第２グループの消去が実行されるときに該第２グループに対応する第２消去カウントが増加される。
前記第１グループに対応するメモリセルの消去が実行されるときに前記第１及び第２グループに対応する消去カウントが増加され、前記第２グループの消去が実行されるときに前記第１及び第２グループに対応する消去カウントが増加される。
【発明の効果】
【００１１】
本発明の不揮発性メモリによれば、１つのメモリブロックが複数のサブブロックに分割されるため、マージ又はガベージコレクションの際に必要とする時間が減少し、動作速度が改善する。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態による不揮発性メモリを示すブロック図である。
【図２】図１のメモリセルアレイを示すブロック図である。
【図３】本発明の第１実施形態によるメモリブロックを示す平面図である。
【図４】本発明の第１実施形態によるメモリブロックを示す斜視図である。
【図５】本発明の第１実施形態によるメモリブロックの第１方向に沿った側面図である。
【図６】図３のＶＩ−ＶＩ’線に沿った断面図である。
【図７】図６のトランジスタの構造を示す拡大図である。
【図８】図３〜図７を参照して説明したメモリブロックの等価回路図である。
【図９】図３〜図８を参照して説明したメモリブロックの消去過程を示すタイミング図である。
【図１０】本発明の第２実施形態によるメモリブロックを示す平面図である。
【図１１】本発明の第２実施形態によるメモリブロックを示す斜視図である。
【図１２】本発明の第２実施形態によるメモリブロックの第１方向に沿った側面図である。
【図１３】図１０〜図１２を参照して説明したメモリブロックの等価回路図である。
【図１４】本発明の一実施形態によるメモリシステムを示すブロック図である。
【図１５】図１４のメモリシステムの応用例を示すブロック図である。
【図１６】本発明の一実施形態によるコンピューティングシステムを示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
【００１４】
図１は、本発明の一実施形態による不揮発性メモリ１００を示すブロック図である。図１を参照すると、不揮発性メモリ１００は、メモリセルアレイ１１０、アドレスデコーダ１２０、読み取り及び書き込み回路１３０、データ入出力回路１４０、及び制御ロジック１５０を備える。
【００１５】
メモリセルアレイ１１０は、ワード線ＷＬ及び選択線ＳＬを介してアドレスデコーダ１２０に接続され、ビット線ＢＬを介して読み取り及び書き込み回路１３０に接続される。メモリセルアレイ１１０は、複数のメモリセルトランジスタを備える。例えば、メモリセルアレイ１００は、基板と交互する方向に沿って積層された複数のメモリセルトランジスタを備える。メモリセルアレイ１１０は、セル毎に１つ又は複数のビットを格納する複数のメモリセルトランジスタで構成される。
【００１６】
アドレスデコーダ１２０は、ワード線ＷＬ及び選択線ＳＬを介してメモリセルアレイ１１０に接続される。アドレスデコーダ１２０は、制御ロジック１５０の制御に応答して動作する。アドレスデコーダ１２０は外部からアドレスＡＤＤＲを受信する。
【００１７】
アドレスデコーダ１２０は、受信したアドレスＡＤＤＲのうちの行アドレスをデコードする。アドレスデコーダ１２０は、ワード線ＷＬのうちのデコードされた行アドレスに対応するワード線を選択する。アドレスデコーダ１２０は、選択線ＳＬのデコードされた行アドレスに対応する選択線を選択する。
【００１８】
一例として、アドレスデコーダ１２０がダミーワード線（ＤＷＬ、図示せず）を介してメモリセルアレイ１１０に追加的に接続される場合、アドレスデコーダ１２０は、ダミーワード線（ＤＷＬ）のうちのデコードされた行アドレスに対応するダミーワード線を更に選択する。
【００１９】
アドレスデコーダ１２０は、受信したアドレスＡＤＤＲのうちの列アドレスをデコードする。アドレスデコーダ１２０は、デコードされた列アドレスＤＣＡを読み取り及び書き込み回路１３０に転送する。
【００２０】
アドレスデコーダ１２０は、行アドレスをデコードする行デコーダ、列アドレスをデコードする列デコーダ、受信したアドレスＡＤＤＲを格納するアドレスバッファを備える。
【００２１】
読み取り及び書き込み回路１３０は、ビット線ＢＬを介してメモリセルアレイ１１０に接続され、データ線ＤＬを介してデータ入出力回路１４０に接続される。読み取り及び書き込み回路１３０は、制御ロジック１５０の制御に応答して動作する。読み取り及び書き込み回路１３０は、アドレスデコーダ１２０からデコードされた列アドレスを受信する。デコードされた列アドレスを利用して読み取り及び書き込み回路１３０はビット線ＢＬを選択する。
【００２２】
読み取り及び書き込み回路１３０は、データ入出力回路１４０からデータを受信し、受信したデータをメモリセルアレイ１１０に書き込む。読み取り及び書き込み回路１３０は、メモリセルアレイ１１０からデータを読み取り、読み取られたデータをデータ入出力回路１４０に転送する。読み取り及び書き込み回路１３０は、メモリセルアレイ１１０の第１ストレージからデータを読み取り、読み取られたデータをメモリセルアレイ１１０の第２ストレージに書き込む。例えば、読み取り及び書き込み回路１３０は、コピーバック（ｃｏｐｙ−ｂａｃｋ）の動作を実行する。
【００２３】
読み取り及び書き込み回路１３０は、ページバッファ（又はページレジスタ）、列選択回路などを含む。他の例として、読み取り及び書き込み回路１３０は、センスアンプ、書き込みドライバ、列選択回路などを含む。
【００２４】
データ入出力回路１４０は、データ線ＤＬを介して読み取り及び書き込み回路１３０に接続される。データ入出力回路１４０は、制御ロジック１５０の制御に応答して動作する。データ入出力回路１４０は、外部とのデータＤＡＴＡをやりとりする。データ入出力回路１４０は、外部から転送されたデータＤＡＴＡを、データ線ＤＬを介して読み取り及び書き込み回路１３０に転送する。データ入出力回路１４０は、読み取り及び書き込み回路からデータ線ＤＬを介して転送されたデータＤＡＴＡを外部に出力する。一例として、データ入出力回路１４０は、データバッファのような構成要素を備える。
【００２５】
制御ロジック１５０は、アドレスデコーダ１２０、読み取り及び書き込み回路１３０、及びデータ入出力回路１４０に接続される。制御ロジック１５０は不揮発性メモリ１００の諸動作を制御する。制御ロジック１５０は外部から転送される制御信号ＣＴＲＬに応答して動作する。
【００２６】
制御ロジック１５０は、電圧発生器１５１を備える。例えば、電圧発生器１５１は高電圧を生成する。電圧発生器１５１によって生成された電圧は、アドレスデコーダ１２０を通じてワード線ＷＬに転送される。アドレスデコーダ１２０及びメモリセルアレイ１１０の間にダミーワード線（ＤＷＬ、図示せず）が更に提供される場合、電圧発生器１５１によって生成される電圧はダミーワード線（ＤＷＬ、図示せず）に更に提供される。電圧発生器１５１によって生成された電圧は、メモリセルアレイ１１０に供給される。
【００２７】
図２は、図１のメモリセルアレイ１１０を示すブロック図である。図２を参照すると、メモリセルアレイ１１０は、複数のメモリブロックＢＬＫ１〜ＢＬＫｚを備える。各メモリブロックＢＬＫは、３次元構造又は垂直構造を有する。例えば、各メモリブロックＢＬＫは、第１〜第３方向を沿って延びる構造を有する。
【００２８】
各メモリブロックＢＬＫは、第２方向に沿って延びる複数のＮＡＮＤストリングを含む。複数のＮＡＮＤストリングは、第１方向に沿って互いに離隔され、第３方向に沿って積層される。
【００２９】
各ＮＡＮＤストリングは、ビット線ＢＬ、ストリング選択線ＳＳＬ、接地選択線ＧＳＬ、ワード線ＷＬ、及び共通ソース線ＣＳＬに接続される。各メモリブロックは、複数のビット線ＢＬ、複数のストリング選択線ＳＳＬ、複数の接地選択線ＧＳＬ、複数のワード線ＷＬ、及び共通ソース線ＣＳＬに接続される。メモリブロックＢＬＫ１〜ＢＬＫｚは、図３を参照してより詳細に説明する。
【００３０】
メモリブロックＢＬＫ１〜ＢＬＫｚは、図１に示したアドレスデコーダ１２０によって選択される。例えば、アドレスデコーダ１２０は、メモリブロックＢＬＫ１〜ＢＬＫｚのうちのデコードされた行アドレスに対応するメモリブロックＢＬＫを選択する。
【００３１】
図３は、本発明の第１実施形態によるメモリブロックＢＬＫａを示す平面図であり、図４は、本発明の第１実施形態によるメモリブロックＢＬＫａを示す斜視図であり、図５は、本発明の第１実施形態によるメモリブロックＢＬＫａの第１方向に沿った側面図であり、図６は、図３のＶＩ−ＶＩ’線に沿った断面図である。
【００３２】
図３〜図６を参照すると、基板ＳＵＢが提供される。基板ＳＵＢは、Ｐ導電型を有する半導体材料（例えば、シリコン）からなる。基板ＳＵＢは、Ｐウェル、又はポケットＰウェルを備える。
【００３３】
基板ＳＵＢ上に、基板ＳＵＢと垂直な方向にチャネル膜ＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２及び絶縁膜ＩＬが交互に蒸着される。基板ＳＵＢ上に第２方向に延長され、第１方向に沿って互いに分離された複数の絶縁膜ＩＬが提供される。複数の絶縁膜ＩＬの上に、第２方向に沿って延長されて第１方向に沿って互いに分離された複数のチャネル膜ＣＨ１１、ＣＨ１２が提供される。複数のチャネル膜ＣＨ１１、ＣＨ１２の上に複数の絶縁膜ＩＬが提供され、複数の絶縁膜ＩＬの上に複数のチャネル膜ＣＨ２１、ＣＨ２２が提供される。複数のチャネル膜ＣＨ２１、ＣＨ２２の上に更に複数の絶縁膜ＩＬが提供される。複数のチャネル膜ＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２は、真性半導体（ｉｎｔｒｉｎｓｉｃ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）又はＰ導電型を有する半導体（例えば、シリコン）を含む。
【００３４】
図３〜図６において、２層のチャネル膜ＣＨ１１、ＣＨ１２及びＣＨ２１、ＣＨ２２と２層のチャネル膜ＣＨ１１、ＣＨ１２及びＣＨ２１、ＣＨ２２の間、及び外側に３つの絶縁膜層ＩＬが構成される。しかし、チャネル膜及び絶縁膜の層数は限定されない。基板ＳＵＢのすぐ上に一層の絶縁膜が提供され、基板ＳＵＢから最も遠い一層のチャネル膜の上に一層の絶縁膜が提供される。チャネル膜の数は変更及び応用され得る。
【００３５】
チャネル膜ＣＨ１１、ＣＨ１２の一端は、ドレイン領域ＤＡ１に共通に接続される。チャネル膜ＣＨ２１、ＣＨ２２の一端は、ドレイン領域ＤＡ２に共通に接続される。ドレイン領域ＤＡ１、ＤＡ２は、Ｎ導電型を有する半導体（例えば、シリコン）を含む。それぞれのドレイン領域ＤＡ１、ＤＡ２は、チャネル膜ＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２のうちの対応する１つの層に位置するチャネル膜ＣＨ１１及びＣＨ１２又はＣＨ２１及びＣＨ２２に共通に接続される。ドレイン領域ＤＡ１、ＤＡ２の数は、チャネル膜ＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２の層数に応じて決定される。
【００３６】
ドレイン領域ＤＡ１は、コンタクトＣＴ１を通じてビット線ＢＬ１に接続される。ドレイン領域ＤＡ２は、コンタクトＣＴ２を通じてビット線ＢＬ２に接続される。コンタクトＣＴ１は、ドレイン領域ＤＡ２に接触せずに分離される。即ち、チャネル膜ＣＨ１１、ＣＨ１２は、コンタクトＣＴ１を介してビット線ＢＬ１に共通に接続され、チャネル膜ＣＨ２１、ＣＨ２２は、コンタクトＣＴ２を介してビット線ＢＬ２に共通に接続される。ビット線ＢＬ１、ＢＬ２は、第１方向に沿って互いに離隔され、第２方向に沿って延長される。ビット線ＢＬ１、ＢＬ２は、金属材料、ポリシリコンなどの導電物質を含む。
【００３７】
それぞれのビット線ＢＬ１、ＢＬ２は、チャネル膜ＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２のうちの対応する１つの層に位置するチャネル膜ＣＨ１１及びＣＨ１２又はＣＨ２１及びＣＨ２２に共通に接続される。ビット線ＢＬ１、ＢＬ２の数は、チャネル膜ＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２の層数に応じて決定される。
【００３８】
チャネル膜ＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２の他端は、共通ソース領域ＣＳＡに共通に接続される。共通ソース領域ＣＳＡは、Ｎ導電型を有する半導体材料（例えば、シリコン）を含む。
【００３９】
チャネル膜ＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２及び絶縁膜ＩＬの上に導電物質ＣＭ１ａ、ＣＭ１ｂ、ＣＭ２〜ＣＭ６が提供される。導電物質ＣＭ１ａは、チャネル膜ＣＨ１１、ＣＨ２１の上からチャネル膜ＣＨ１１、ＣＨ２１の側面に沿って基板ＳＵＢと垂直な方向に基板ＳＵＢに向かって延長される。導電物質ＣＭ１ａは、基板ＳＵＢに接触しない。導電物質ＣＭ１ｂは、チャネル膜ＣＨ１２、ＣＨ２２の上からチャネル膜ＣＨ１２、ＣＨ２２の側面に沿って基板ＳＵＢと垂直な方向に基板ＳＵＢに向かって延長される。導電物質ＣＭ１ｂは、基板ＳＵＢに接触しない。
【００４０】
導電物質ＣＭ１ａ、ＣＭ１ｂは、第１方向に沿って互いに離隔される。それぞれの導電物質ＣＭ１ａ、ＣＭ１ｂは、チャネル膜ＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２のうち、第１方向に沿って同じ位置に提供される対応するチャネル膜ＣＨ１１及びＣＨ２１又はＣＨ１２及びＣＨ２２に共通に接続される。導電物質ＣＭ１ａ、ＣＭ１ｂの数は、第１方向に沿って提供されるチャネル膜の数に応じて決定される。
【００４１】
導電物質ＣＭ２〜ＣＭ６は、チャネル膜ＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２及び絶縁膜ＩＬの上に提供される。導電物質ＣＭ２〜ＣＭ６は、第２方向に沿って導電物質ＣＭ１ａ、ＣＭ１ｂと離隔される。導電物質ＣＭ２〜ＣＭ６は、第２方向に沿って互いに離隔される。導電物質ＣＭ２〜ＣＭ６は、チャネル膜ＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２及び絶縁膜ＩＬの上からチャネル膜ＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２の側面に沿って基板ＳＵＢと垂直な方向に基板ＳＵＢに向かって延長される。導電物質ＣＭ２〜ＣＭ６は、基板ＳＵＢに接触しない。
【００４２】
導電物質ＣＭ１ａ、ＣＭ１ｂ、ＣＭ２〜ＣＭ６のうちのドレイン領域ＤＡ１、ＤＡ２に最も隣接する少なくとも１つの導電物質ＣＭ１ａ、ＣＭ１ｂ、及び共通ソース領域ＣＳＡに最も隣接する少なくとも１つの導電物質ＣＭ６の幅は、残りの導電物質ＣＭ２〜ＣＭ５の幅より広い。
【００４３】
同じ幅を有する導電物質ＣＭ２〜ＣＭ５のうち、一部の導電物質ＣＭ３、ＣＭ４間の間隔は、他の導電物質ＣＭ２及びＣＭ３又はＣＭ３及びＣＭ４間の間隔より広い。
【００４４】
導電物質ＣＭ１ａ、ＣＭ１ｂ、ＣＭ２〜ＣＭ６は、金属材料、ポリシリコンなどの導電物質を含む。
【００４５】
図３〜図６において、導電物質ＣＭ１ａ、ＣＭ１ｂ、ＣＭ２〜ＣＭ６は、第２方向に沿って６つ構成されることを示す。しかし、導電物質ＣＭ１ａ、ＣＭ１ｂ、ＣＭ２〜ＣＭ６の数は限定されない。
【００４６】
導電物質ＣＭ１ａ、ＣＭ１ｂ、ＣＭ２〜ＣＭ６とチャネル膜ＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２との間に情報を保存する情報格納膜ＩＳが構成される。情報格納膜ＩＳは、電荷を捕獲又は蓄積する。
【００４７】
１つのチャネル膜ＣＨ、１つのチャネル膜と隣接する情報格納膜ＩＳ、及び導電物質ＣＭは、１つのトランジスタ構造ＴＳを形成する。
【００４８】
図７は、図６のトランジスタ構造ＴＳを示す拡大図である。図６及び図７を参照すると、導電物質ＣＭ２とチャネル膜ＣＨ２２との間に構成される情報格納膜ＩＳは、複数の膜を含む。例えば、情報格納膜ＩＳは、ブロッキング膜ＩＳ１、電荷格納膜ＩＳ２、及びトンネル膜ＩＳ３を含む。
【００４９】
ブロッキング膜ＩＳ１は、ブロッキング絶縁膜を形成する。ブロッキング膜ＩＳ１は、アルミニウム酸化膜、ハフニウム酸化膜などを含む。
【００５０】
電荷格納膜ＩＳ２は、電荷捕獲膜又は電荷蓄積膜を形成する。電荷格納膜ＩＳ２は、窒化膜又は金属酸化膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜など）を含む。
【００５１】
トンネル膜ＩＳ３は、トンネル絶縁膜を形成する。トンネル膜ＩＳ３は、熱酸化膜を含む。
【００５２】
情報格納膜ＩＳの、ブロッキング膜ＩＳ１、電荷格納膜ＩＳ２、及びトンネル膜ＩＳ３は、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）又はＯＮＡ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ａｌｕｍｉｎｕｉｍ）を含む。
【００５３】
導電物質ＣＭ２は、制御ゲートを形成する。チャネル膜ＣＨ２２は、チャネルを形成する。
【００５４】
導電物質ＣＭ２、ブロッキング膜ＩＳ１、電荷格納膜ＩＳ２、トンネル膜ＩＳ３、及びチャネル膜ＣＨ２２を含むトランジスタ構造ＴＳは、メモリセルトランジスタを形成する。即ち、メモリブロックＢＬＫａは、基板ＳＵＢ上に基板と垂直な方向に蒸着された複数のメモリセルトランジスタを含む３次元構造のメモリブロックである。
【００５５】
図８は、図３〜図７を参照して説明したメモリブロックＢＬＫａの等価回路図である。図３〜図８を参照すると、チャネル膜ＣＨ１１は、情報格納膜ＩＳ及び導電物質ＣＭ１ａ、ＣＭ２〜ＣＭ６と共にセルストリングＣＳ１１を形成する。チャネル膜ＣＨ１２は、情報格納膜ＩＳ及び導電物質ＣＭ１ｂ、ＣＭ２〜ＣＭ６と共にセルストリングＣＳ１２を形成する。チャネル膜ＣＨ２１は、情報格納膜ＩＳ及び導電物質ＣＭ１ａ、ＣＭ２〜ＣＭ６と共にセルストリングＣＳ２１を形成する。チャネル膜ＣＨ２２は、情報格納膜ＩＳ及び導電物質ＣＭ１ｂ、ＣＭ２〜ＣＭ６と共にセルストリングＣＳ２２を形成する。
【００５６】
セルストリングＣＳ１１、ＣＳ１２、即ちチャネル膜ＣＨ１１、ＣＨ１２は、第１プレーンＰ１を形成する。セルストリングＣＳ２１、ＣＳ２２、即ち、チャネル膜ＣＨ２１、ＣＨ２２は、第２プレーンＰ２を形成する。
【００５７】
導電物質ＣＭ１ａは、チャネル膜ＣＨ１１、ＣＨ２１に共通に接続されて、ストリング選択トランジスタＳＳＴ１１、ＳＳＴ２１及びストリング選択線ＳＳＬ１を形成する。導電物質ＣＭ１ｂは、チャネル膜ＣＨ１２、ＣＨ２２に共通に接続されて、ストリング選択トランジスタＳＳＴ１２、ＳＳＴ２２及びストリング選択線ＳＳＬ２を形成する。
【００５８】
導電物質ＣＭ２は、チャネル膜ＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２に共通に接続され、メモリセルトランジスタＭＣ及びワード線ＷＬ１を形成する。導電物質ＣＭ３は、チャネル膜ＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２に共通に接続され、メモリセルトランジスタＭＣ及びワード線ＷＬ２を形成する。導電物質ＣＭ４は、チャネル膜ＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２に共通に接続され、メモリセルトランジスタＭＣ及びワード線ＷＬ３を形成する。導電物質ＣＭ５は、チャネル膜ＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２に共通に接続され、メモリセルトランジスタＭＣ及びワード線ＷＬ４を形成する。導電物質ＣＭ６は、チャネル膜ＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２に共通に接続されて接地選択トランジスタＧＳＴ１１、ＧＳＴ１２、ＧＳＴ２１、ＧＳＴ２２、及び接地選択線ＧＳＬを形成する。
【００５９】
共通ソース領域ＣＳＡは、チャネル膜ＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２に共通に接続され、共通ソース線ＣＳＬを形成する。
【００６０】
ビット線ＢＬ１は、ドレイン領域ＤＡ１を通じてチャネル膜ＣＨ１１、ＣＨ１２、即ちセルストリングＣＳ１１、ＣＳ１２に共通に接続される。ビット線ＢＬ２は、ドレイン領域ＤＡ２を通じてチャネル膜ＣＨ２１、ＣＨ２２、即ちセルストリングＣＳ２１、ＣＳ２２に共通に接続される。
【００６１】
ストリング選択線ＳＳＬ１、ＳＳＬ２及びストリング選択トランジスタＳＳＴ１１、ＳＳＴ１２、ＳＳＴ２１、ＳＳＴ２２を形成する導電物質ＣＭ１ａ、ＣＭ１ｂ、そして接地選択トランジスタＧＳＴ１１、ＧＳＴ１２、ＧＳＴ２１、ＧＳＴ２２及び接地選択線ＧＳＬを形成する導電物質ＣＭ６の幅は、ワード線ＷＬ１〜ＷＬ４及びメモリセルトランジスタＭＣを形成する導電物質ＣＭ２〜ＣＭ５の幅より広い。
【００６２】
他の例として、導電物質ＣＭ１ａ、ＣＭ１ｂ、ＣＭ２〜ＣＭ６のうち、複数の導電物質が複数のストリング選択線又は複数の接地選択線を形成することができる。
【００６３】
ワード線ＷＬ１、ＷＬ２に接続されたメモリセルトランジスタＭＣは、第１グループＧ１を形成する。ワード線ＷＬ３、ＷＬ４に接続されたメモリセルトランジスタＭＣは、第２グループＧ２を形成する。第１及び第２グループＧ１、Ｇ２のメモリセルトランジスタは、それぞれグループ毎に消去される。例えば、第１グループＧ１のメモリセルトランジスタが消去される間、第２グループＧ２のメモリセルトランジスタは消去されない。
【００６４】
３次元構造の不揮発性メモリは、平面構造の不揮発性メモリより多くのメモリセルトランジスタが共通ワード線に接続される特徴を有する。例えば、平面構造の不揮発性メモリは、１つのワード線に、基板上に形成される単一平面メモリセルトランジスタが共通に接続される。一方、図３〜図８に示すように、３次元構造の不揮発性メモリでは、１つのワード線に、複数の平面に対応する複数のプレーンＰ１、Ｐ２のメモリセルトランジスタが共通に接続される。
【００６５】
ブロック単位の消去が実行される３次元フラッシュメモリでは、１つのワード線に接続されたメモリセルトランジスタの数の増加は、動作速度の低下を招くことがある。フラッシュメモリは、書き込み前に消去される特性を有する。書き込み前に消去される特性により、フラッシュメモリは、ホストによって削除されるデータをすぐに削除する代わりに無効化する形をとる。フラッシュメモリは、メモリブロックの有効データを他のメモリブロックにコピーして元のメモリブロックを消去することにより、消去を実行する。有効データのコピーはマージ（ｍｅｒｇｅ）又はガベージコレクション（ｇａｒｂａｇｅ  ｃｏｌｌｅｃｔｉｏｎ）である。
【００６６】
メモリセルトランジスタの数が増加するほどマージ又はガベージコレクションによってコピーされるべきデータの量が増加する。即ち、メモリセルトランジスタの数が増加するほど、マージ又はガベージコレクションを実行するための時間が増加し、これは動作速度の低下をもたらす。
【００６７】
本発明の実施形態によれば、メモリブロックＢＬＫａは複数のグループを形成し、複数のグループのメモリセルトランジスはグループ毎に消去される。従って、マージ又はガベージコレクションのときに要求される時間が減少し、動作速度が向上する。
【００６８】
図９は、図３〜図８を参照して説明したメモリブロックＢＬＫａの消去過程を示すタイミング図である。図９において、横軸は時刻Ｔを示し、縦軸は電圧Ｖを示す。
【００６９】
図３〜図８、図９を参照すると、メモリブロックＢＬＫａのメモリセルトランジスタＭＣの第１及び第２グループＧ１、Ｇ２のうち、１つのグループは消去が選択され、他の１つのグループは消去が非選択される。選択されたグループのワード線に接地電圧ＶＳＳが供給される。非選択されたグループのワード線はフローティングされる。
【００７０】
第１時刻Ｔ１で、共通ソース線ＣＳＬに第１電圧Ｖ１が供給される。第１電圧Ｖ１は、基板ＳＵＢから、又は共通ソース領域ＣＳＡに接続された別のコンタクトから共通ソース領域ＣＳＡに供給される。
【００７１】
第２時刻Ｔ２で、接地選択線ＧＳＬは接地電圧ＶＳＳを維持する。接地選択線ＧＳＬの接地電圧ＶＳＳと共通ソース線ＣＳＬとの電圧差によって、接地選択トランジスタＧＳＴ１１、ＧＳＴ１２、ＧＳＴ２１、ＧＳＴ２２からＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）が発生する。ＧＩＤＬが発生すると、共通ソース線ＣＳＬに接地選択トランジスタＧＳＴ１１、ＧＳＴ１２、ＧＳＴ２１、ＧＳＴ２２が接続された領域から熱電子及びホールが発生する。熱電子は共通ソース領域ＣＳＡに注入され、ホールはチャネルＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２に注入される。即ち、共通ソース領域ＣＳＡからチャネルＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２に電流が流れる。
【００７２】
第１時刻Ｔ１で、ＧＩＤＬによって共通ソース領域ＣＳＡからチャネルＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２に電流が流れる。この電流によってチャネルＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２の電圧が上昇する。
【００７３】
チャネルＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２の電圧が上昇する間、選択されたグループのワード線の電圧は接地電圧ＶＳＳを維持する。一方、非選択されたグループのワード線はフローティング状態になる。従って、カップリングによってチャネルＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２の電圧が上昇する間、非選択されたグループのワード線の電圧も上昇する。
【００７４】
第３時刻Ｔ３で、接地選択線ＧＳＬがフローティングされ、共通ソース線ＣＳＬに第２電圧Ｖ２が印加される。共通ソース線ＣＳＬに第２電圧が印加されると、チャネルＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２の電圧も上昇する。チャネルＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２の電圧の上昇により、選択されたグループのメモリセルトランジスタは消去される。例えば、選択されたグループのメモリセルトランジスタは、チャネルＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２とワード線に印加された接地電圧ＶＳＳとの電圧差によってＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  トンネリングにより消去される。
【００７５】
非選択されたグループのワード線の電圧は、カップリングにより上昇する。従って、非選択されたグループのメモリセルトランジスタは消去されない。
【００７６】
接地選択線ＧＳＬがフローティングされているため、接地選択線ＧＳＬの電圧もカップリングによって上昇する。従って、接地選択トランジスタＧＳＴ１１、ＧＳＴ１２、ＧＳＴ２１、ＧＳＴ２２は消去されない。
【００７７】
ストリング選択線ＳＳＬ１、ＳＳＬ２は、最初からフローティングされるか、又は接地選択線ＧＳＬと同じタイミングでフローティングされる。
【００７８】
第１グループＧ１のメモリセルトランジスタＧ１と第２グループＧ２のメモリセルトランジスタＧ２は、互いにカップリングが発生する。消去されないグループのワード線の電圧は、消去されるグループのワード線の電圧のために十分に上昇しない。同様に、消去されるグループのワード線の電圧は、消去されないグループのワード線の電圧によって更に上昇する。これにより、消去禁止されているメモリセルトランジスタが消去され、消去されるべきメモリセルトランジスタが消去されない消去エラーが発生する。
【００７９】
本発明の実施形態によると、第１及び第２グループＧ１、Ｇ２間の距離は、通常の距離より長く設定される。第１及び第２グループＧ１、Ｇ２の境界を形成する導電物質ＣＭ３、ＣＭ４間の距離は、各グループ内の導電物質ＣＭ１及びＣＭ２又はＣＭ３及びＣＭ４間の距離より長い。従って、第１及び第２グループＧ１、Ｇ２間のカップリングが減少し、消去エラーが防止される。
【００８０】
図１０は、本発明の第２実施形態によるメモリブロックＢＬＫｂを示す平面図であり、図１１は、本発明の第２実施形態によるメモリブロックＢＬＫｂを示す斜視図であり、図１２は、本発明の第２実施形態によるメモリブロックＢＬＫｂの第１方向に沿った側面図である。メモリブロックＢＬＫｂの断面図は図６と同じである。
【００８１】
図３〜図６を参照して説明したメモリブロックＢＬＫａと比較すると、導電物質ＣＭ１ａ、ＣＭ１ｂ、ＣＭ２〜ＣＭ７が提供される。メモリブロックＢＫＬｂの導電物質ＣＭ２〜ＣＭ６は、第２方向に沿って等間隔に配置される。
【００８２】
図１３は、図１０〜図１２を参照して説明したメモリブロックＢＬＫｂの等価回路図である。図８の等価回路と比較すると、第１グループＧ１のメモリセルトランジスタＭＣと第２グループＧ２のメモリセルトランジスタＭＣとの間にダミーセルトランジスタＤＭＣが提供される。ダミーセルトランジスタＤＭＣは、ダミーワード線ＤＷＬに共通に接続される。
【００８３】
導電物質ＣＭ２、ＣＭ３は、ワード線ＷＬ１、ＷＬ２及びこれらに対応するメモリセルトランジスタＭＣを形成し、導電物質ＣＭ５、ＣＭ６は、ワード線ＷＬ３、ＷＬ４及びこれらに対応するメモリセルトランジスタＭＣを形成する。導電物質ＣＭ４は、ダミーワード線ＤＷＬ及びダミーセルトランジスタＤＭＣを形成する。
【００８４】
図３〜図８を参照して説明したメモリブロックＢＬＫａと比較すると、メモリブロックＢＬＫｂの導電物質ＣＭ２〜ＣＭ６は等間隔に配置される。導電物質ＣＭ２〜ＣＭ６のうち、第１及び第２グループＧ１、Ｇ２間の導電物質ＣＭ４がダミーワード線ＤＷＬ及びダミーセルトランジスタＤＭＣとして動作する。ダミーワード線ＤＷＬ及びダミーセルトランジスタＤＭＣは、第１及び第２グループＧ１、Ｇ２のメモリセルトランジスタがグループ毎に消去されるとき、これらの間のカップリングを減らすことができる。
【００８５】
非選択されたグループのワード線の電圧と選択されたグループのワード線の電圧との間の電圧レベルを有する中間電圧がダミーワード線ＤＷＬに印加される。ダミーワード線ＤＷＬに中間電圧が印加されると、ダミーセルトランジスタＤＭＣが消去されずに、第１及び第２グループＧ１、Ｇ２間のカップリングが減少する。
【００８６】
上述したように、１つのメモリブロックは複数のグループに分割され、複数のグループのメモリセルトランジスタは、それぞれグループ毎に消去される。消去が実行されると、消去カウントが管理される。消去カウントは、メモリセルの消去が何回実行されたかを示す情報である。一例として、消去カウントは、メモリブロックに属するグループ単位に管理される。各グループの消去カウントはグループ毎に管理される。他の例として、消去カウントは、メモリブロック単位に管理される。各メモリブロックの消去カウントはメモリブロック毎に管理される。各メモリブロックに属するグループのうち、いずれかのグループに対する消去が実行されると、該当メモリブロックの消去カウントが増加する。
【００８７】
図１４は、本発明の一実施形態によるメモリシステム１０００を示すブロック図である。図１４を参照すると、メモリシステム１０００は、不揮発性メモリ１１００とコントローラ１２００を備える。
【００８８】
不揮発性メモリ１１００は、データを格納する。不揮発性メモリ１１００は、図１及び図２を参照して説明した構造を有する。不揮発性メモリ１１００は、図３〜図８又は図１０〜図１３を参照して説明したメモリブロックを備える。
【００８９】
コントローラ１２００は、ホスト（Ｈｏｓｔ）と不揮発性メモリ１１００に接続される。ホストからの要求に応答して、コントローラ１２００は不揮発性メモリ１１００にアクセスする。例えば、コントローラ１２００は、不揮発性メモリ１１００の読み取り、書き込み、消去、及びバックグラウンドの動作を制御する。コントローラ１２００は不揮発性メモリ１１００とホストとの間にインターフェースを提供する。コントローラ１２００は不揮発性メモリ１１００を制御するファームウェアを実行する。
【００９０】
コントローラ１２００は、外部のホストと通信する。例えば、コントローラ１２００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉ  ｍｅｄｉａ  ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ  ｃｏｍｐｏｎｅｎｔ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ−Ｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ−ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ−ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ  ｃｏｍｐｕｔｅｒ  ｓｍａｌｌ  ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ  ｓｍａｌｌ  ｄｉｓｋ  ｉｎｔｅｒｆａｃｅ）プロトコル、及びＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ  Ｄｒｉｖｅ  Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコルなどのインターフェースプロトコルのうち、少なくとも１つを介して外部のホストと通信する。
【００９１】
図示していないが、メモリシステム１０００は、エラー訂正ブロックを更に含む。エラー訂正ブロックは、エラー訂正コード（ＥＣＣ）を含む。エラー訂正ブロックは、エラー訂正コード（ＥＣＣ）を使用して不揮発性メモリ１１００から読み取られたデータのエラーを検出及び訂正する。
【００９２】
コントローラ１２００及び不揮発性メモリ１１００は、単一の半導体デバイスに集積される。コントローラ１２００及び不揮発性メモリ１１００は、単一の半導体デバイスに集積されてメモリカードを構成する。例えば、コントローラ１２００及び不揮発性メモリ１１００は、単一の半導体デバイスに集積されてＰＣカード（ＰＣＭＣＩＡ、ｐｅｒｓｏｎａｌ  ｃｏｍｐｕｔｅｒ  ｍｅｍｏｒｙ  ｃａｒｄ  ｉｎｔｅｒｎａｔｉｏｎａｌ  ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ（登録商標）カード（ＣＦ）、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ユニバーサルフラッシュメモリ（ＵＦＳ）などのメモリカードを構成する。
【００９３】
コントローラ１２００及び不揮発性メモリ１１００は、単一の半導体デバイスに集積されて半導体ドライブ（ＳＳＤ、Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）を構成する。ソリッドステートドライブ（ＳＳＤ）は、半導体メモリにデータを保存するストレージデバイスを含む。メモリシステム１０００が半導体ドライブ（ＳＳＤ）として使用される場合、メモリシステム１０００に接続されたホスト（Ｈｏｓｔ）の動作速度は大幅に改善される。
【００９４】
他の例として、メモリシステム１０００は、コンピュータ、ＵＭＰＣ（ＵｌｔｒａＭｏｂｉｌｅ  ＰＣ）、ワークステーション、ネットブック、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）、ポータブルコンピュータ、ウェブタブレット、無線電話、携帯電話、スマートフォン、ｅ−ブック、ＰＭＰ（ｐｏｒｔａｂｌｅ  ｍｕｌｔｉｍｅｄｉａ  ｐｌａｙｅｒ）、携帯ゲーム機、ナビゲーション装置、ブラックボックス、デジタルカメラ、ＤＭＢ（ｄｉｇｉｔａｌ  Ｍｕｌｔｉｍｅｄｉａ  Ｂｒｏａｄｃａｓｔｉｎｇ）プレーヤ、３次元受像機、デジタルボイスレコーダ、デジタル音声再生機、デジタルピクチャレコーダ、デジタルピクチャプレーヤ、デジタルビデオレコーダ、デジタルビデオプレーヤ、データセンターのストレージ、情報を無線環境で送受信する装置、ホームネットワークを構成する様々な電子デバイス、コンピュータネットワークを構成する様々な電子デバイス、テレマティクスネットワークを構成する様々な電子デバイス、ＲＦＩＤデバイス、又はコンピューティングシステムを構成する様々な電子機器に提供される。
【００９５】
不揮発性メモリ１１００又はメモリシステム１０００は、様々な形のパッケージに実装される。例えば、不揮発性メモリ１１００又はメモリシステム１０００は、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔ  ｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔ  ｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）のような形でパッケージされて実装される。
【００９６】
図１５は、図１４のメモリシステム１０００の応用例を示すブロック図である。図１５を参照すると、メモリシステム２０００は不揮発性メモリ２１００とコントローラ２２００を備える。不揮発性メモリ２１００は、複数の不揮発性メモリチップを含む。複数の不揮発性メモリチップは、複数のグループに分割される。複数の不揮発性メモリチップの各グループは１つの共通チャネルを介してコントローラ２２００と通信する。複数の不揮発性メモリチップは、第１〜第ｋチャネルＣＨ１〜ＣＨｋを介してコントローラ２２２０と通信する。
【００９７】
複数の不揮発性メモリチップは、それぞれ図１及び図２を参照して説明した構造を有する。複数の不揮発性メモリチップは、それぞれ図３〜図８又は図１０〜図１３を参照して説明したメモリブロックを含む。
【００９８】
図１６は、本発明の一実施形態によるコンピューティングシステム３０００を示すブロック図である。図１６を参照すると、コンピューティングシステム３０００は、プロセッサ３１００、メモリ３２００、ストレージ３３００、モデム３４００、ユーザインターフェース３５００、及びシステムバス３６００を備える。
【００９９】
プロセッサ３１００は、コンピューティングシステム３０００の諸動作を制御し、論理演算を実行する。
【０１００】
メモリ３２００は、コンピューティングシステム３０００の動作メモリである。メモリ３２００は、揮発性又は不揮発性ランダムアクセスメモリを含む。
【０１０１】
ストレージ３３００は、コンピューティングシステム３０００のプライマリストレージである。ストレージ３３００は、長期的な保存を目的とするデータを保存する。ストレージ３３００は不揮発性メモリ、ハードディスクドライブなどを含む。
【０１０２】
モデム３４００は、外部装置と有線又は無線通信を行う。
【０１０３】
ユーザインターフェース３５００は、キーボード、マウス、ボタン、タッチパッド、タッチパネル、カメラ、マイクなどの様々なユーザ入力インターフェースのうちの少なくとも１つ、又はスピーカ、モニタ、ＬＣＤ装置、ＯＬＥＤディスプレイ、ＡＭＯＬＥＤディスプレイ、プリンタ、ランプ、モータなどの様々なユーザ出力インターフェースのうちの少なくとも１つを含む。
【０１０４】
システムバス３６００は、コンピューティングシステム３０００の構成要素間にアクセスチャネルを提供する。
【０１０５】
本発明の実施形態によるメモリシステム１０００、２０００は、メモリ３２００、ストレージ３３００として具現される。例えば、メモリ３２００及びストレージ３３００が同じ種類の不揮発性メモリで構成される場合、メモリ３２００及びストレージ３３００は、１つのメモリに集積される。
【０１０６】
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【０１０７】
１００、１１００、２１００    不揮発性メモリ
１１０    メモリセルアレイ
１２０    アドレスデコーダ
１３０    読み取り及び書き込み回路
１４０    データ入出力回路
１５０    制御ロジック
１５１    電圧発生器
１０００、２０００    メモリシステム
１２００、２２００    コントローラ
３０００    コンピューティングシステム
３１００    プロセッサ
３２００    メモリ
３３００    ストレージ
３４００    モデム
３５００    ユーザインターフェース
３６００    システムバス
ＡＤＤＲ    アドレス
ＢＬ、ＢＬ１、ＢＬ２    ビット線
ＢＬＫ、ＢＬＫａ、ＢＬＫｂ、ＢＬＫ１〜ＢＬＫｚ    メモリブロック
ＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２    チャネル膜
ＣＭ、ＣＭ１ａ、ＣＭ１ｂ、ＣＭ２〜ＣＭ７    導電物質
ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２    セルストリング
ＣＳＡ    共通ソース領域
ＣＳＬ    共通ソース線
ＣＴＲＬ    制御信号
ＤＣＡ    列アドレス
ＣＴ１、ＣＴ２    コンタクト
ＤＡ、ＤＡ１、ＤＡ２    ドレイン領域
ＤＬ    データ線
ＤＭＣ    ダミーセルトランジスタ
ＤＷＬ    ダミーワード線
Ｇ１    第１グループ
Ｇ２    第２グループ
ＧＳＬ    接地選択線
ＧＳＴ１１、ＧＳＴ１２、ＧＳＴ２１、ＧＳＴ２２    接地選択トランジスタ
ＩＬ    絶縁膜
ＩＳ    情報格納膜
ＩＳ１    ブロッキング膜
ＩＳ２    電荷格納膜
ＩＳ３    トンネル膜
ＭＣ    メモリセルトランジスタ
Ｐ１    第１プレーン
Ｐ２    第２プレーン
ＳＬ    選択線
ＳＳＬ、ＳＳＬ１、ＳＳＬ２    ストリング選択線
ＳＳＴ１１、ＳＳＴ１２、ＳＳＴ２１、ＳＳＴ２２    ストリング選択トランジスタ
ＳＵＢ    基板
ＴＳ    トランジスタ構造
ＷＬ、ＷＬ１〜ＷＬ４    ワード線
【図１】
2014110435.tif 000003
【図２】
2014110435.tif 000004
【図３】
2014110435.tif 000005
【図４】
2014110435.tif 000006
【図５】
2014110435.tif 000007
【図６】
2014110435.tif 000008
【図７】
2014110435.tif 000009
【図８】
2014110435.tif 000010
【図９】
2014110435.tif 000011
【図１０】
2014110435.tif 000012
【図１１】
2014110435.tif 000013
【図１２】
2014110435.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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