(57)【要約】【課題】定常電流を殆ど無くすことで低消費電力を達成する平衡信号処理回路及びアナログ・デジタル変換回路を提供する。【解決手段】入力信号の電圧がダイナミック・ラッチ・コンパレータのオン電圧を超えるようにするために、アンプを用いるのではなく、コンデンサにサンプルした後、電荷をサンプルしたコンデンサの、接地ノードに接続されている側の端子の電位を上昇させる。これにより、定常電流が生じない、低消費電力の逐次比較型アナログ・デジタル変換回路を実現できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
コンパレータと、
一端が前記コンパレータの非反転入力端子に接続される第一コンデンサと、
一端が前記コンパレータの反転入力端子に接続される第二コンデンサと、
前記第一コンデンサに電圧信号を与える第一スイッチと、
前記第二コンデンサに電圧信号を与える第二スイッチと、
前記コンパレータの動作状態を検出する動作状態検出部と、
前記コンパレータが動作異常状態であることを前記動作状態検出部が検出した場合に、前記第一コンデンサの他端及び前記第二コンデンサの他端に所定のオフセット電圧を与えるオフセット電圧補正部と
を具備する平衡信号処理回路。
【請求項２】
前記コンパレータはダイナミック・ラッチ・コンパレータであり、
前記第一スイッチと前記第二スイッチと前記コンパレータは、動作のタイミングが共通する制御信号によって制御され、
前記オフセット電圧補正部は、前記第一スイッチと前記第二スイッチがオン制御されている時には前記第一コンデンサの他端及び前記第二コンデンサの他端を接地ノードに接続し、前記第一スイッチと前記第二スイッチがオフ制御されている時には前記第一コンデンサの他端及び前記第二コンデンサの他端に前記オフセット電圧を与える、
請求項１記載の平衡信号処理回路。
【請求項３】
前記第一コンデンサは複数のコンデンサの並列接続よりなり、
前記オフセット電圧補正部は、前記複数のコンデンサのうち決められたコンデンサに所定の電圧を印加する、
請求項２記載の平衡信号処理回路。
【請求項４】
コンパレータと、
一端が前記コンパレータの非反転入力端子に接続される第一コンデンサと、
一端が前記コンパレータの反転入力端子に接続される第二コンデンサと、
一端が前記コンパレータの非反転入力端子に接続される第三コンデンサと、
一端が前記コンパレータの反転入力端子に接続される第四コンデンサと、
前記第一コンデンサ及び前記第三コンデンサに電圧信号を与える第一スイッチと、
前記第二コンデンサ及び前記第四コンデンサに電圧信号を与える第二スイッチと、
前記コンパレータが動作異常状態であることを検出した場合に、前記第一コンデンサの他端及び前記第二コンデンサの他端に所定のオフセット電圧を与えるオフセット電圧補正部と、
前記オフセット電圧補正部が前記第一コンデンサと前記第二コンデンサにオフセット電圧を与えている状態で、前記第三コンデンサ及び前記第四コンデンサの他端を制御してデジタル値を出力するアナログ・デジタル変換ロジック回路と
を具備するアナログ・デジタル変換回路。
【請求項５】
前記コンパレータはダイナミック・ラッチ・コンパレータであり、
前記第一スイッチと前記第二スイッチと前記コンパレータは、動作のタイミングが共通する制御信号によって制御され、
前記オフセット電圧補正部は、前記第一スイッチと前記第二スイッチがオン制御されている時には前記第一コンデンサの他端及び前記第二コンデンサの他端を接地ノードに接続し、前記第一スイッチと前記第二スイッチがオフ制御されている時には前記第一コンデンサの他端及び前記第二コンデンサの他端に前記オフセット電圧を与える、
請求項４記載のアナログ・デジタル変換回路。
【請求項６】
前記第一コンデンサ、前記第二コンデンサ、前記第三コンデンサ及び前記第四コンデンサは複数のコンデンサの並列接続よりなり、
前記オフセット電圧補正部は、前記第一コンデンサを構成する前記複数のコンデンサ及び前記第二コンデンサを構成する前記複数のコンデンサのうち、決められたコンデンサに所定の電圧を印加し、
前記アナログ・デジタル変換ロジック回路は、前記第三コンデンサを構成する前記複数のコンデンサ及び前記第四コンデンサを構成する前記複数のコンデンサの接続状態を操作することで、出力すべきデジタル値を決定する、
請求項５記載のアナログ・デジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、平衡信号処理回路及びアナログ・デジタル変換回路に関する。
【背景技術】
【０００２】
近年の電子機器は、大容量のデジタルデータを高速に処理することが求められている。また、小型化に伴う低消費電力化も求められている。低消費電力化に関しては、電源である電池に対応すべく、低電圧駆動対応も求められている。このような要求は、アナログ・デジタル変換回路（以下「Ａ／Ｄ変換回路」と略す。）にも適用される。
【０００３】
図７は、従来技術に係る平衡信号処理回路７０１である。
平衡信号は第一入力端子Ｖｉｎ１と第二入力端子Ｖｉｎ２を通じて完全差動アンプ７０２に入力され、電圧増幅される。完全差動アンプ７０２によって電圧増幅された平衡信号は、第一スイッチ１０２及び第二スイッチ１０３を介してコンデンサＣ１０４とＣ１０５に、それぞれ印加される。第一スイッチ１０２及び第二スイッチ１０３は図示しないサンプリングクロックに基づく制御信号によってオン・オフ制御され、第一スイッチ１０２及び第二スイッチ１０３が閉じている（オン）間、コンデンサＣ１０４とＣ１０５には、電荷が溜まる。コンデンサＣ１０４は接地ノードと入力端子との間の両端電圧Ｖｓ１を、コンデンサＣ１０５は接地ノードと入力端子との間の両端電圧Ｖｓ２を、電荷で保持する。
【０００４】
第一スイッチ１０２及び第二スイッチ１０３が開いている（オフ）間、コンデンサＣ１０４の両端電圧Ｖｓ１とコンデンサＣ１０５の両端電圧Ｖｓ２はコンパレータ１０６に入力される。コンパレータ１０６はコンデンサＣ１０４の両端電圧Ｖｓ１とコンデンサＣ１０５の両端電圧Ｖｓ２に基づく相対電位差を論理信号に変換して出力する。
【０００５】
なお、コンパレータ１０６の出力信号は例えば逐次比較型アナログ・デジタル変換ロジック回路に接続される。その場合、平衡信号処理回路７０１と逐次比較型アナログ・デジタル変換ロジック回路は、全体として逐次比較型アナログ・デジタル変換回路を構成する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−３５０９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
集積回路において、図７の平衡信号処理回路７０１を採用する際、コンパレータ１０６には消費電力を低減するためにダイナミック・ラッチ・コンパレータが採用される。ダイナミック・ラッチ・コンパレータはクロック入力を伴う。そして、この類のコンパレータは、入力信号に動作電圧範囲が存在する。もし、入力信号の電圧が動作範囲電圧から外れる場合、コンパレータは正常な動作が期待できない。このため、従来はコンパレータの前段にアンプを挿入して、入力信号が動作電圧範囲内になるように、入力信号を電圧増幅していた。それが図７の完全差動アンプ７０２である。
【０００８】
しかしながら、入力信号をアンプで増幅する、ということは、アンプの部分で定常電流が発生し、電力消費が増大することを意味する。定常電流の存在は、携帯型電子機器にとって低消費電力化の妨げになる。定常電流による電力消費分を補うために、電池を大きくしなければならなくなり、装置の軽量化を阻害し、携帯性が悪化する。
【０００９】
本開示は係る状況に鑑みてなされたものであり、定常電流を殆ど無くすことで低消費電力を達成する平衡信号処理回路及びアナログ・デジタル変換回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本開示の平衡信号処理回路は、コンパレータと、一端がコンパレータの非反転入力端子に接続される第一コンデンサと、一端がコンパレータの反転入力端子に接続される第二コンデンサと、第一コンデンサに電圧信号を与える第一スイッチと、第二コンデンサに電圧信号を与える第二スイッチとを具備する。更に、コンパレータの動作状態を検出する動作状態検出部と、コンパレータが動作異常状態であることを動作状態検出部が検出した場合に、第一コンデンサの他端及び第二コンデンサの他端に所定のオフセット電圧を与えるオフセット電圧補正部とを具備する。
【００１１】
また、上記課題を解決するために、本開示のアナログ・デジタル変換回路は、コンパレータと、一端がコンパレータの非反転入力端子に接続される第一コンデンサと、一端がコンパレータの反転入力端子に接続される第二コンデンサと、一端がコンパレータの非反転入力端子に接続される第三コンデンサと、一端がコンパレータの反転入力端子に接続される第四コンデンサとを具備する。更に、第一コンデンサ及び第三コンデンサに電圧信号を与える第一スイッチと、第二コンデンサ及び第四コンデンサに電圧信号を与える第二スイッチ、コンパレータが動作異常状態であることを検出した場合に、第一コンデンサの他端及び第二コンデンサの他端に所定のオフセット電圧を与えるオフセット電圧補正部とを具備する。更に、オフセット電圧補正部が第一コンデンサと第二コンデンサにオフセット電圧を与えている状態で、第三コンデンサ及び第四コンデンサの他端を制御してデジタル値を出力するアナログ・デジタル変換ロジック回路とを具備する。
【発明の効果】
【００１２】
本開示により、定常電流を殆ど無くすことで低消費電力を達成する平衡信号処理回路及びアナログ・デジタル変換回路を提供できる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００１３】
【図１】本開示の第一の実施形態に係る、平衡信号処理回路のブロック図である。
【図２】本開示の第一の実施形態に係る、平衡信号処理回路の回路図である。
【図３】コンパレータの回路図である。
【図４】コンパレータに入力される信号の一例を示す模式図である。
【図５】本開示の第二の実施形態に係る、逐次比較型Ａ／Ｄ変換回路の回路図である。
【図６】逐次比較型Ａ／Ｄ変換回路のタイムチャートである。
【図７】従来技術に係る平衡信号処理回路である。
【発明を実施するための形態】
【００１４】
［第一の実施形態：平衡信号処理回路］
図１は、本開示の第一の実施形態に係る、平衡信号処理回路１０１のブロック図である。
平衡信号は第一入力端子Ｖｉｎ１と第二入力端子Ｖｉｎ２に入力される。
第一入力端子Ｖｉｎ１には、第一スイッチ１０２を介してコンデンサＣ１０４（第一コンデンサの一例）の一端と、コンパレータ１０６の非反転入力端子Ｔ１０６ａが接続されている。
第二入力端子Ｖｉｎ２には、第二スイッチ１０３を介してコンデンサＣ１０５（第二コンデンサの一例）の一端と、コンパレータ１０６の反転入力端子Ｔ１０６ｂが接続されている。
コンデンサＣ１０４及びＣ１０５の他端はオフセット電圧補正部１０７に接続される。
コンパレータ１０６の出力信号は、逐次比較型Ａ／Ｄ変換回路の逐次比較回路等、任意の回路に供給される。
【００１５】
オフセット電圧補正部１０７は、コンパレータ１０６の出力端子に接続されると共に、コンデンサＣ１０４及びＣ１０５の他端に、所定の電圧を印加する。オフセット電圧補正部１０７は動作状態検出部１０８を内包する。
動作状態検出部１０８は、コンパレータ１０６の出力端子の論理状態から、コンパレータ１０６の動作状態を見て、正常に動作しているか否かを検出する。もし、コンパレータ１０６が正常に動作していないことを動作状態検出部１０８が検出した場合は、オフセット電圧補正部１０７は、コンデンサＣ１０４及びＣ１０５の他端の電圧を、接地電位から所定の電位まで上昇させる。
【００１６】
オフセット電圧補正部１０７は、動作状態検出部１０８がコンパレータ１０６の異常動作を検出しなくなるまで、コンデンサＣ１０４及びＣ１０５の端子電圧を接地電位から上昇させる。
オフセット電圧補正部１０７が、コンデンサＣ１０４及びＣ１０５の端子電圧を接地電位から具体的にどのように上昇させるかは、任意である。Ｄ／Ａ変換回路を用いる他、図２以降に示すようにコンデンサを複数に分割して、個別に電源電圧を与える方法もある。
【００１７】
図２は、本開示の第一の実施形態に係る、平衡信号処理回路１０１の回路図である。
第一入力端子Ｖｉｎ１には、第一スイッチ１０２を介してコンデンサＣ２０１とＣ２０２の一端と、コンパレータ１０６の非反転入力端子Ｔ１０６ａが接続されている。コンデンサＣ２０１とＣ２０２の合成容量は、図１のコンデンサＣ１０４に相当する。
第二入力端子Ｖｉｎ２には、第二スイッチ１０３を介してコンデンサＣ２０３とＣ２０４の一端と、コンパレータ１０６の反転入力端子Ｔ１０６ｂが接続されている。コンデンサＣ２０３とＣ２０４の合成容量は、図１のコンデンサＣ１０５に相当する。
コンデンサＣ２０１の他端には、第一ＮＯＲゲート２０５の出力端子が接続されている。同様に、コンデンサＣ２０２の他端には、第二ＮＯＲゲート２０６の出力端子が接続されている。コンデンサＣ２０３の他端には、第三ＮＯＲゲート２０７の出力端子が接続されている。コンデンサＣ２０４の他端には、第四ＮＯＲゲート２０８の出力端子が接続されている。
第一ＮＯＲゲート２０５、第二ＮＯＲゲート２０６、第三ＮＯＲゲート２０７及び第四ＮＯＲゲート２０８の一方の入力端子には、サンプリングクロック信号ＣＫＳ／Ｈが供給される。
第一ＮＯＲゲート２０５、第二ＮＯＲゲート２０６、第三ＮＯＲゲート２０７及び第四ＮＯＲゲート２０８の他方の入力端子は、オフセット電圧補正部１０７内のロジック回路２０９に接続される。
【００１８】
コンパレータ１０６はダイナミック・ラッチ・コンパレータであり、コンデンサＣ２０１とＣ２０２の合成容量に溜まった電荷に起因する電圧と、コンデンサＣ２０３とＣ２０４の合成容量に溜まった電荷に起因する電圧とを比較し、比較結果の論理信号を第一出力端子と第二出力端子に出力する。その際、コンパレータ１０６はサンプリングクロック信号ＣＫＳ／ＨがＮＯＴゲート２１０によって反転された信号（以下「反転クロック信号ＣＫ」と略す）が入力され、反転クロック信号ＣＫが論理の「真」（高電位）である時に、電圧比較動作を行う。
【００１９】
ここで、コンパレータ１０６について説明する。
図３は、コンパレータ１０６の回路図である。なお、これ以降、Ｎチャネル型ＭＯＳＦＥＴをＮＭＯＳＦＥＴと、Ｐチャネル型ＭＯＳＦＥＴをＰＭＯＳＦＥＴと略す。
ＰＭＯＳＦＥＴ３０１、ＰＭＯＳＦＥＴ３０２、ＰＭＯＳＦＥＴ３０３、ＰＭＯＳＦＥＴ３０４、ＰＭＯＳＦＥＴ３０５及びＰＭＯＳＦＥＴ３０６のソースは、電源ノードに接続されている。
ＰＭＯＳＦＥＴ３０１とＰＭＯＳＦＥＴ３０２のゲートは共に接続され、反転クロック信号ＣＫが供給される。
ＰＭＯＳＦＥＴ３０３とＰＭＯＳＦＥＴ３０４のゲートは共に接続され、反転クロック信号ＣＫが供給される。
ＰＭＯＳＦＥＴ３０５のドレインは、ＰＭＯＳＦＥＴ３０２のドレインに接続されている。
ＰＭＯＳＦＥＴ３０６のドレインは、ＰＭＯＳＦＥＴ３０４のドレインに接続されている。
また、ＰＭＯＳＦＥＴ３０５のドレインとＰＭＯＳＦＥＴ３０２のドレインは、ＮＭＯＳＦＥＴ３０７のドレインに接続されている。この接続点は第一出力端子Ｖｃ１となる。
また、ＰＭＯＳＦＥＴ３０６のドレインとＰＭＯＳＦＥＴ３０４のドレインは、ＮＭＯＳＦＥＴ３０８のドレインに接続されている。この接続点は第二出力端子Ｖｃ２となる。
【００２０】
ＮＭＯＳＦＥＴ３０７のゲートはＰＭＯＳＦＥＴ３０５のゲートとＰＭＯＳＦＥＴ３０６のドレインに接続されている。
ＮＭＯＳＦＥＴ３０８のゲートはＰＭＯＳＦＥＴ３０６のゲートとＰＭＯＳＦＥＴ３０５のドレインに接続されている。
ＰＭＯＳＦＥＴ３０１のドレインはＮＭＯＳＦＥＴ３０９のドレインとＮＭＯＳＦＥＴ３０７のソースに接続されている。ＮＭＯＳＦＥＴ３０９のゲートは非反転入力端子Ｔ１０６ａとなる。
ＰＭＯＳＦＥＴ３０３のドレインはＮＭＯＳＦＥＴ３１０のドレインとＮＭＯＳＦＥＴ３０８のソースに接続されている。ＮＭＯＳＦＥＴ３１０のゲートは反転入力端子Ｔ１０６ｂとなる。但し、図３の回路を見て判るように、コンパレータ１０６の回路は完全に対称であるので、ＮＭＯＳＦＥＴ３０９とＮＭＯＳＦＥＴ３１０のどちらのゲートを非反転入力端子Ｔ１０６ａにしても、反転入力端子Ｔ１０６ｂにしてもよい。非反転入力端子Ｔ１０６ａと反転入力端子Ｔ１０６ｂを逆転した場合、第一出力端子Ｖｃ１と第二出力端子Ｖｃ２も逆転する。
【００２１】
ＮＭＯＳＦＥＴ３０９とＮＭＯＳＦＥＴ３１０のソースは、それぞれＮＭＯＳＦＥＴ３１１のドレインに接続される。ＮＭＯＳＦＥＴ３１１のゲートには反転クロック信号ＣＫが供給される。ＮＭＯＳＦＥＴ３１１のソースは接地ノードに接続される。
【００２２】
反転クロック信号ＣＫが論理の「偽」、すなわち低電位になった時に、ＰＭＯＳＦＥＴ３０１、ＰＭＯＳＦＥＴ３０２、ＰＭＯＳＦＥＴ３０３及びＰＭＯＳＦＥＴ３０４がオン状態になり、非反転入力端子Ｔ１０６ａと反転入力端子Ｔ１０６ｂとの電位差を比較する動作は行われない。そしてこの時、ＮＭＯＳＦＥＴ３１１はオフ状態である。
逆に反転クロック信号ＣＫが論理の「真」、すなわち高電位になった時に、ＰＭＯＳＦＥＴ３０１、ＰＭＯＳＦＥＴ３０２、ＰＭＯＳＦＥＴ３０３及びＰＭＯＳＦＥＴ３０４はオフ状態になり、非反転入力端子Ｔ１０６ａと反転入力端子Ｔ１０６ｂとの電位差を比較する動作が行われる。そしてこの時、ＮＭＯＳＦＥＴ３１１はオン状態である。
したがって、このコンパレータ１０６は電源ノードから接地ノードに向けて流れる定常電流が発生し得ない。
【００２３】
ＰＭＯＳＦＥＴ３０５、ＰＭＯＳＦＥＴ３０６、ＮＭＯＳＦＥＴ３０７及びＮＭＯＳＦＥＴ３０８は、ＳＲＡＭセルと等しい回路構造である。この回路構造に、ＮＭＯＳＦＥＴ３０９とＮＭＯＳＦＥＴ３１０で入力電圧に基づく電位差を与えることで、第一出力端子Ｖｃ１と第二出力端子Ｖｃ２には入力信号の電位差を比較した結果としての論理信号が出力される。
【００２４】
ＭＯＳＦＥＴはゲート・ソース間電圧がある程度以上の電圧まで上昇しないと、ドレイン・ソース間がオン状態にならない。この電圧は「しきい値電圧」又は「オン電圧」と呼ばれる。図３のコンパレータ１０６の場合、ＮＭＯＳＦＥＴ３０９及びＮＭＯＳＦＥＴ３１０がＮＭＯＳＦＥＴである。このため、ＮＭＯＳＦＥＴ３０９及びＮＭＯＳＦＥＴ３１０のゲートに入力される信号の、何れかの電圧がオン電圧以上でないと、電圧の比較が正常に行われない。
もし、ＮＭＯＳＦＥＴ３０９とＮＭＯＳＦＥＴ３１０のゲートに印加される電圧が両方共ＮＭＯＳＦＥＴ３１１のドレイン・ソース間電圧より低い場合、コンパレータ１０６は正常に動作しない。それゆえ、第一出力端子Ｖｃ１と第二出力端子Ｖｃ２には両方共高電位が出力される。
【００２５】
再び図２に戻って、平衡信号処理回路１０１の回路を説明する。
コンパレータ１０６の第一出力端子Ｖｃ１と第二出力端子Ｖｃ２は、反転クロック信号ＣＫと共にＮＡＮＤゲート２１１に入力される。このＮＡＮＤゲート２１１は図１の動作状態検出部１０８に該当する。すなわち、反転クロック信号ＣＫが論理の「真」であり、かつ第一出力端子Ｖｃ１と第二出力端子Ｖｃ２が共に論理の「真」である場合、ＮＡＮＤゲート２１１は論理の「偽」を出力する。
ＮＡＮＤゲート２１１の出力信号は、ロジック回路２０９に供給される。ロジック回路２０９は、ＮＡＮＤゲート２１１の出力信号を受けて、第一ＮＯＲゲート２０５、第二ＮＯＲゲート２０６、第三ＮＯＲゲート２０７及び第四ＮＯＲゲート２０８の他方の入力端子に、論理信号を出力する。
【００２６】
先ず、ロジック回路２０９は予め初期状態において、第一ＮＯＲゲート２０５、第二ＮＯＲゲート２０６、第三ＮＯＲゲート２０７及び第四ＮＯＲゲート２０８の他方の入力端子に、論理の「真」を出力する。すると、第一ＮＯＲゲート２０５、第二ＮＯＲゲート２０６、第三ＮＯＲゲート２０７及び第四ＮＯＲゲート２０８は論理の「偽」、つまり低電位（接地電位）を出力する。第一ＮＯＲゲート２０５に接続されるコンデンサＣ２０１、第二ＮＯＲゲート２０６に接続されるコンデンサＣ２０２、第三ＮＯＲゲート２０７に接続されるコンデンサＣ２０３、第四ＮＯＲゲート２０８に接続されるコンデンサＣ２０４は全て、接地ノードに接続されることとなる。
【００２７】
クロック信号が論理の「真」の時（サンプル期間）、第一ＮＯＲゲート２０５、第二ＮＯＲゲート２０６、第三ＮＯＲゲート２０７及び第四ＮＯＲゲート２０８は全て論理の「偽」を出力する。したがって、コンデンサＣ２０１とＣ２０２は、接地ノードと第一入力端子Ｖｉｎ１との間に接続されて、第一入力端子Ｖｉｎ１の電圧を受け、コンデンサＣ２０１とＣ２０２には電荷が溜まる。同様に、コンデンサＣ２０３とＣ２０４は、接地ノードと第二入力端子Ｖｉｎ２との間に接続されて、第二入力端子Ｖｉｎ２の電圧を受け、コンデンサＣ２０３とＣ２０４には電荷が溜まる。
【００２８】
次に、クロック信号が論理の「偽」の時（ホールド期間）、第一ＮＯＲゲート２０５、第二ＮＯＲゲート２０６、第三ＮＯＲゲート２０７及び第四ＮＯＲゲート２０８は全て論理の「偽」を出力する。したがってコンパレータ１０６は、非反転入力端子Ｔ１０６ａに接続されているコンデンサＣ２０１とＣ２０２の合成容量から得られる端子間電圧と、反転入力端子Ｔ１０６ｂに接続されているコンデンサＣ２０３とＣ２０４の合成容量から得られる端子間電圧との電位差を比較して、その結果の論理値を出力する。
【００２９】
前述の図３にて説明したように、入力信号の電圧がコンパレータ１０６内部のＮＭＯＳＦＥＴ３０９とＮＭＯＳＦＥＴ３１０のオン電圧より低い場合、コンパレータ１０６は正常に動作せず、第一出力端子Ｖｃ１と第二出力端子Ｖｃ２には両方共高電位が出力される。すなわち、ホールド時（クロック信号が論理の「偽」の時）、反転クロック信号ＣＫが論理の「真」なので、ＮＡＮＤゲート２１１は論理の「偽」を出力する。
ホールド期間にてコンパレータ１０６が動作した時に、ＮＡＮＤゲート２１１が論理の「偽」を出力したならば、コンパレータ１０６が動作異常をきたしていることを示す。コンパレータ１０６が動作異常をきたしている、ということは、当該期間における電圧比較動作が失敗したことを意味する。そこで、ロジック回路２０９は第一ＮＯＲゲート２０５と第三ＮＯＲゲート２０７の他方の入力端子に、論理の「真」を出力する。すると、次のサンプル期間に続くホールド期間では、第一ＮＯＲゲート２０５と第三ＮＯＲゲート２０７は論理の「真」を出力する。そして、第一ＮＯＲゲート２０５に接続されるコンデンサＣ２０１と、第三ＮＯＲゲート２０７に接続されるコンデンサＣ２０３は、電源電圧が印加される。
この時、コンパレータ１０６の非反転入力端子Ｔ１０６ａと反転入力端子Ｔ１０６ｂに印加される電圧は、以下の式のようになる。
【００３０】
【数１】
2014175895.tif 000003
【００３１】
したがって、非反転入力端子Ｔ１０６ａの電圧は、元のコンデンサＣ２０１とＣ２０２の両端電圧Ｖｓ１から、オフセット電圧が加わったＶｓ１’となり、反転入力端子Ｔ１０６ｂの電圧は、元のコンデンサＣ２０３とＣ２０４の両端電圧Ｖｓ２からオフセット電圧が加わったＶｓ２’となる。オフセット電圧が加わることで、電圧Ｖｓ１’とＶｓ２’の何れか一方がＮＭＯＳＦＥＴ３０９及びＮＭＯＳＦＥＴ３１０のオン電圧を超えれば、コンパレータ１０６は正常動作する。
第一ＮＯＲゲート２０５と第三ＮＯＲゲート２０７に論理の「真」を出力してもコンパレータ１０６が動作異常をきたすなら、ロジック回路２０９は更に第二ＮＯＲゲート２０６と第四ＮＯＲゲート２０８にも論理の「真」を出力すればよい。すると、両端電圧Ｖｓ１及びＶｓ２には、オフセット電圧として電源電圧ＶＤＤがそれぞれ印加されることとなる。
オフセット電圧の調節を細かく制御したい場合は、コンデンサとＮＯＲゲートの数を増やせばよい。また、コンデンサの容量比を１：２：４：８：１６…と、２の２乗の関係に形成することで、少ないＮＯＲゲートの数で効果的にオフセット電圧を調節することができる。
【００３２】
図４は、コンパレータ１０６に入力される信号の一例を示す模式図である。
コンパレータ１０６の非反転入力端子Ｔ１０６ａに入力される、両端電圧Ｖｓ１である信号Ｓｓ１と、コンパレータ１０６の反転入力端子Ｔ１０６ｂに入力される、両端電圧Ｖｓ２である信号Ｓｓ２は、オン電圧Ｖｔｈを下回る場合もある。
図４中、時点ｔ４０２からｔ４０３の間と、時点ｔ４０４からｔ４０５の間は、信号Ｓｓ１と信号Ｓｓ２の双方共に、オン電圧Ｖｔｈを下回る。したがって、これらの期間ではコンパレータ１０６が動作異常をきたす。
そこで、コンデンサＣ２０１とＣ２０３に電源電圧ＶＤＤを与えると、信号Ｓｓ１と信号Ｓｓ２の双方共にオフセット電圧が与えられる。このオフセット電圧によって、時点ｔ４０２からｔ４０３の間と、時点ｔ４０４からｔ４０５の間は、信号Ｓｓ１と信号Ｓｓ２の双方共にオン電圧Ｖｔｈを下回ることがなくなり、コンパレータ１０６の動作異常を防止できる。
【００３３】
［第二の実施形態：逐次比較型Ａ／Ｄ変換回路］
図５は、本開示の第二の実施形態に係る、Ａ／Ｄ変換回路５０１の回路図である。
図５に示すＡ／Ｄ変換回路５０１の、図２の平衡信号処理回路１０１との相違点は、逐次比較ロジック回路（以下「ＳＡＲロジック回路」と略す。ＳＡＲ：Successive Approximation Register）５０２と、ＳＡＲロジック回路５０２に接続されるコンデンサＣ５０３、Ｃ５０４、Ｃ５０５及びＣ５０６と、これらを制御すると共にサンプリングクロック信号ＣＫＳ／Ｈ等を出力するシーケンサ５０７が追加されている点である。
すなわち、オフセット電圧補正部１０７と、これに接続される第一ＮＯＲゲート２０５、第二ＮＯＲゲート２０６、第三ＮＯＲゲート２０７及び第四ＮＯＲゲート２０８、そしてこれらに接続されるコンデンサＣ２０１、Ｃ２０２、Ｃ２０３及びＣ２０４は、ＳＡＲロジック回路５０２が逐次比較Ａ／Ｄ変換処理を行うに際し、コンパレータ１０６の非反転入力端子Ｔ１０６ａと反転入力端子Ｔ１０６ｂにオフセット電圧を印加する。
【００３４】
オフセット電圧補正部１０７は、内蔵するオフセット値メモリ５０８に、オフセット電圧を与えるＮＯＲゲートのデータを記憶する。
第三スイッチ５０９はコンパレータ１０６の非反転入力端子Ｔ１０６ａと接地ノードとの間に接続される。第三スイッチ５０９は、サンプル期間直前にシーケンサ５０７によってオン制御されることで、コンデンサＣ２０１、Ｃ２０２、Ｃ５０３及びＣ５０４に溜まった電荷を放電する。
第四スイッチ５１０はコンパレータ１０６の反転入力端子Ｔ１０６ｂと接地ノードとの間に接続される。第四スイッチ５１０は、サンプル期間直前にシーケンサ５０７によってオン制御されることで、コンデンサＣ２０３、Ｃ２０４、Ｃ５０５及びＣ５０６に溜まった電荷を放電する。
【００３５】
なお、コンデンサＣ２０１とＣ２０２、及びコンデンサＣ２０３とＣ２０４は、必要に応じてＮＯＲゲートと共にその数を増やされる。
同様に、コンデンサＣ５０３とＣ５０４、及びコンデンサＣ５０５とＣ５０６は、ＳＡＲロジック回路５０２の要求仕様に応じてその数を増やされる。
図５では説明を簡単にするため、コンデンサの数を最小限にとどめている。
【００３６】
図６は、Ａ／Ｄ変換回路５０１のタイムチャートである。
サンプリングクロックが論理の「真」を出力している間（ｔ６０１からｔ６０２）、第一スイッチ１０２及び第二スイッチ１０３はオン状態になる。すると、コンデンサＣ２０１、Ｃ２０２、Ｃ２０３及びＣ２０４と、コンデンサＣ５０３、Ｃ５０４、Ｃ５０５及びＣ５０６は充電される。
【００３７】
次に、サンプリングクロックが論理の「偽」に転換すると（ｔ６０２から）、オフセット電圧補正部１０７はシーケンサ５０７から出力される制御信号に呼応して、オフセット値メモリ５０８に保持されているデータに基づいて、第一ＮＯＲゲート２０５、第二ＮＯＲゲート２０６、第三ＮＯＲゲート２０７及び第四ＮＯＲゲート２０８を制御する。すると、コンデンサＣ２０１、Ｃ２０２、Ｃ２０３及びＣ２０４のうち、オフセット値メモリ５０８に保持されているデータにて選択されたコンデンサに、電源電圧が印加される。こうして、コンパレータ１０６の非反転入力端子Ｔ１０６ａと反転入力端子Ｔ１０６ｂには、オフセット電圧が与えられる（ｔ６０２からｔ６０６）。
【００３８】
次に、コンパレータ１０６の非反転入力端子Ｔ１０６ａと反転入力端子Ｔ１０６ｂにオフセット電圧が与えられた状態で、ＳＡＲロジック回路５０２はシーケンサ５０７から出力される制御信号に呼応して、逐次比較Ａ／Ｄ変換処理を行う（ｔ６０３からｔ６０４）。
逐次比較Ａ／Ｄ変換処理が完了したら、ＳＡＲロジック回路５０２は入力信号の相対電位差をデジタル値に変換したデータを出力する（ｔ６０５からｔ６０７）。
【００３９】
ＳＡＲロジック回路５０２がデータを出力する段階になったら、オフセット電圧補正部１０７の役割は終了するので、オフセット電圧補正部１０７はシーケンサ５０７から出力される制御信号に呼応してオフセット電圧の設定を解除する。そして、これと共にシーケンサ５０７は第三スイッチ５０９及び第四スイッチ５１０をオン制御する。すると、コンデンサＣ２０１、Ｃ２０２、Ｃ２０３及びＣ２０４、Ｃ５０３、Ｃ５０４、Ｃ５０５及びＣ５０６に溜まった電荷は接地ノードへ放電される（ｔ６０６からｔ６０８）。その後第三スイッチ５０９と第四スイッチ５１０はシーケンサ５０７によってオフ制御され（ｔ６０８）、次のサンプリングクロックを待つ。
【００４０】
図６にて説明したＡ／Ｄ変換回路５０１の動作は、Ａ／Ｄ変換回路５０１の定常動作時における動作の流れである。Ａ／Ｄ変換回路５０１が組み込まれる装置が起動した時点では、予め用意したテスト信号をＡ／Ｄ変換回路５０１に与えて、オフセット電圧補正部１０７を稼働させる。そして、コンパレータ１０６に与えるべきオフセット電圧の設定、すなわちコンデンサＣ２０１、Ｃ２０２、Ｃ２０３及びＣ２０４の、どのコンデンサを操作すべきかを決定し、その設定情報をオフセット値メモリ５０８に記憶する。
【００４１】
本開示は以下のような構成も取ることができる。
＜１＞
コンパレータと、
一端が前記コンパレータの非反転入力端子に接続される第一コンデンサと、
一端が前記コンパレータの反転入力端子に接続される第二コンデンサと、
前記第一コンデンサに電圧信号を与える第一スイッチと、
前記第二コンデンサに電圧信号を与える第二スイッチと、
前記コンパレータの動作状態を検出する動作状態検出部と、
前記コンパレータが動作異常状態であることを前記動作状態検出部が検出した場合に、前記第一コンデンサの他端及び前記第二コンデンサの他端に所定のオフセット電圧を与えるオフセット電圧補正部と
を具備する平衡信号処理回路。
＜２＞
前記コンパレータはダイナミック・ラッチ・コンパレータであり、
前記第一スイッチと前記第二スイッチと前記コンパレータは、動作のタイミングが共通する制御信号によって制御され、
前記オフセット電圧補正部は、前記第一スイッチと前記第二スイッチがオン制御されている時には前記第一コンデンサの他端及び前記第二コンデンサの他端を接地ノードに接続し、前記第一スイッチと前記第二スイッチがオフ制御されている時には前記第一コンデンサの他端及び前記第二コンデンサの他端に前記オフセット電圧を与える、
＜１＞記載の平衡信号処理回路。
＜３＞
前記第一コンデンサは複数のコンデンサの並列接続よりなり、
前記オフセット電圧補正部は、前記複数のコンデンサのうち決められたコンデンサに所定の電圧を印加する、
＜２＞記載の平衡信号処理回路。
＜４＞
コンパレータと、
一端が前記コンパレータの非反転入力端子に接続される第一コンデンサと、
一端が前記コンパレータの反転入力端子に接続される第二コンデンサと、
一端が前記コンパレータの非反転入力端子に接続される第三コンデンサと、
一端が前記コンパレータの反転入力端子に接続される第四コンデンサと、
前記第一コンデンサ及び前記第三コンデンサに電圧信号を与える第一スイッチと、
前記第二コンデンサ及び前記第四コンデンサに電圧信号を与える第二スイッチと、
前記コンパレータが動作異常状態であることを検出した場合に、前記第一コンデンサの他端及び前記第二コンデンサの他端に所定のオフセット電圧を与えるオフセット電圧補正部と、
前記オフセット電圧補正部が前記第一コンデンサと前記第二コンデンサにオフセット電圧を与えている状態で、前記第三コンデンサ及び前記第四コンデンサの他端を制御してデジタル値を出力するアナログ・デジタル変換ロジック回路と
を具備するアナログ・デジタル変換回路。
＜５＞
前記コンパレータはダイナミック・ラッチ・コンパレータであり、
前記第一スイッチと前記第二スイッチと前記コンパレータは、動作のタイミングが共通する制御信号によって制御され、
前記オフセット電圧補正部は、前記第一スイッチと前記第二スイッチがオン制御されている時には前記第一コンデンサの他端及び前記第二コンデンサの他端を接地ノードに接続し、前記第一スイッチと前記第二スイッチがオフ制御されている時には前記第一コンデンサの他端及び前記第二コンデンサの他端に前記オフセット電圧を与える、
＜４＞記載のアナログ・デジタル変換回路。
＜６＞
前記第一コンデンサ、前記第二コンデンサ、前記第三コンデンサ及び前記第四コンデンサは複数のコンデンサの並列接続よりなり、
前記オフセット電圧補正部は、前記第一コンデンサを構成する前記複数のコンデンサ及び前記第二コンデンサを構成する前記複数のコンデンサのうち、決められたコンデンサに所定の電圧を印加し、
前記アナログ・デジタル変換ロジック回路は、前記第三コンデンサを構成する前記複数のコンデンサ及び前記第四コンデンサを構成する前記複数のコンデンサの接続状態を操作することで、出力すべきデジタル値を決定する、
＜５＞記載のアナログ・デジタル変換回路。
【００４２】
本実施形態では、平衡信号処理回路及びアナログ・デジタル変換回路を開示した。
入力信号の電圧がダイナミック・ラッチ・コンパレータのオン電圧を超えるようにするために、アンプを用いるのではなく、コンデンサにサンプルした後、電荷をサンプルしたコンデンサの、接地ノードに接続されている側の端子の電位を上昇させる。これにより、定常電流が生じない、低消費電力の逐次比較型アナログ・デジタル変換回路を実現できる。
【００４３】
以上、本開示の実施形態例について説明したが、本開示は上記実施形態例に限定されるものではなく、特許請求の範囲に記載した本開示の要旨を逸脱しない限りにおいて、他の変形例、応用例を含む。
例えば、上記した実施形態例は本開示をわかりやすく説明するために装置及びシステムの構成を詳細且つ具体的に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることは可能であり、更にはある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることも可能である。
また、上記の各構成、機能、処理部等は、それらの一部又は全部を、例えば集積回路で設計するなどによりハードウェアで実現してもよい。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行するためのソフトウェアで実現してもよい。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ（Solid State Drive）等の揮発性或は不揮発性のストレージ、または、ＩＣカード、光ディスク等の記録媒体に保持することができる。
また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしもすべての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。
【符号の説明】
【００４４】
１０１…平衡信号処理回路、１０２…第一スイッチ、１０３…第二スイッチ、１０６…コンパレータ、１０７…オフセット電圧補正部、１０８…動作状態検出部、２０５…第一ＮＯＲゲート、２０６…第二ＮＯＲゲート、２０７…第三ＮＯＲゲート、２０８…第四ＮＯＲゲート、２０９…ロジック回路、２１０…ＮＯＴゲート、２１１…ＮＡＮＤゲート、３０１、３０２、３０３、３０４、３０５、３０６…ＰＭＯＳＦＥＴ、３０７、３０８、３０９、３１０、３１１…ＮＭＯＳＦＥＴ、５０１…Ａ／Ｄ変換回路、５０２…ＳＡＲロジック回路、５０７…シーケンサ、５０８…オフセット値メモリ、５０９…第三スイッチ、５１０…第四スイッチ、７０１…平衡信号処理回路、７０２…完全差動アンプ、Ｃ１０４、Ｃ１０５、Ｃ２０１、Ｃ２０２、Ｃ２０３、Ｃ２０４、Ｃ５０３、Ｃ５０４、Ｃ５０５、Ｃ５０６…コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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