(57)【要約】【課題】不揮発性メモリ装置を制御するメモリコントローラの動作方法が提供される。【解決手段】外部の書き込み要求に応答して不揮発性メモリの各ワード線の上位ページの状態を示すプログラムデプスビットマップを管理し、外部の読み取り要求のときにアクセスされたワード線に対応する前記プログラムデプスビットマップの情報に基づいて複数の読み取りコマンドのうち一つを前記不揮発性メモリに出力する。【選択図】      図７
2014175040.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリを制御する不揮発性メモリ保存装置の動作方法に於いて、
外部の書き込み要求に応答して前記不揮発性メモリの各ワード線に対する上位ページのプログラム状態を示すプログラムデプスビットマップを管理し、外部の読み取り要求時にアクセスされるワード線に対応する前記プログラムデプスビットマップの情報に基づいて複数の読み取りコマンドのうちの一つを前記不揮発性メモリに出力することを特徴とする動作方法。
【請求項２】
前記複数の読み取りコマンドは、下位ページのプログラム状態のみを有するワード線に対する読み取り動作を指示する第１読み取りコマンドと、上位ページのプログラム状態を有するワード線に対する読み取り動作を指示する第２読み取りコマンドを含むことを特徴とする請求項１に記載の動作方法。
【請求項３】
前記第１読み取りコマンドに応じて実行される前記不揮発性メモリの下位ページの読み取り動作に対応する読み取り時間は、前記第２読み取りコマンドに応じて実行される前記不揮発性メモリ装置の下位ページの読み取り動作に対応する読み取り時間と実質的に同一であることを特徴とする請求項２に記載の動作方法。
【請求項４】
前記第１及び第２読み取りコマンドに基づいて実行される前記不揮発性メモリの読み取り動作は、前記アクセスされるワード線が上位ページのプログラム状態であるか否かを判別する動作を含まないことを特徴とする請求項３に記載の動作方法。
【請求項５】
前記各ワード線のメモリセルには、少なくとも２つのページのデータが格納されることを特徴とする請求項３に記載の動作方法。
【請求項６】
少なくとも一つの不揮発性メモリと、
前記少なくとも一つの不揮発性メモリを制御するメモリコントローラを含み、外部の読み取り要求の際、前記メモリコントローラは前記少なくとも一つの不揮発性メモリの各ワード線に対する上位ページのプログラム状態を示すプログラムデプスビットマップの情報のうち、アクセスされるワード線に対応するビット情報に基づいて、複数の読み取りコマンドのうちの一つを前記少なくとも一つの不揮発性メモリに出力することを特徴とするメモリシステム。
【請求項７】
前記メモリコントローラは、外部の書き込み要求に応答して前記少なくとも一つの不揮発性メモリの各ワード線に対する上位ページのプログラム状態を示す前記プログラムデプスビットマップを管理することを特徴とする請求項６に記載のメモリシステム。
【請求項８】
前記複数の読み取りコマンドは、下位ページのプログラム状態を有するワード線に対する読み取り動作を指示する第１読み取りコマンドと、上位ページのプログラム状態を有するワード線に対する読み取り動作を指示する第２読み取りコマンドとを含むことを特徴とする請求項７に記載のメモリシステム。
【請求項９】
前記少なくとも一つの不揮発性メモリは、前記第１読み取りコマンドに応答してアクセスされるワード線の下位ページのデータの読み取り動作を実行することを特徴とする請求項８に記載のメモリシステム。
【請求項１０】
前記第２読み取りコマンドが入力されるとき、前記少なくとも一つの不揮発性メモリは、前記第２読み取りコマンドと共に入力されたページのアドレスに基づいて前記アクセスされるワード線の下位ページのデータ及び上位ページのデータのうち、一つに対する読み取り動作を実行することを特徴とする請求項９に記載のメモリシステム。
【請求項１１】
前記第１読み取りコマンドに応じて実行される下位ページのデータに対する読み取り時間は、前記第２読み取りコマンドに応じて実行される下位ページのデータに対する読み取り時間と実質的に同じであることを特徴とする請求項１０に記載のメモリシステム。
【請求項１２】
前記少なくとも一つの不揮発性メモリは、前記各ワード線に対するプログラム状態を格納するためのフラグセルを含まないことを特徴とする請求項６に記載のメモリシステム。
【請求項１３】
前記少なくとも一つの不揮発性メモリは、前記各ワード線に対するプログラム状態を格納するためのフラグセルを含み、前記フラグセルのプログラム状態は、前記第１及び第２読み取りコマンドによって実行される読み取り動作とは関係なく、前記プログラムデプスビットマップを再構成するために使用されることを特徴とする請求項６に記載のメモリシステム。
【請求項１４】
前記少なくとも一つの不揮発性メモリは、下位ページのデータ及び上位ページのデータを格納するメモリセルを含むことを特徴とする請求項６に記載のメモリシステム。
【請求項１５】
前記第１及び第２読み取りコマンドに基づいて実行される前記少なくとも一つの不揮発性メモリの読み取り動作は、前記アクセスされるワード線が上位ページのプログラム状態であるか否かを判別する動作を含まないことを特徴とする請求項８に記載のメモリシステム。
【請求項１６】
入力された読み取りコマンドが上位ページのプログラム状態のワード線に対する読み取りコマンドであるか否かを判別し、
前記入力された読み取りコマンドが上位ページのプログラム状態のワード線に対する読み取りコマンドではない場合、前記ワード線に対する第１下位ページの読み取り動作を実行し、
前記入力された読み取りコマンドが上位ページのプログラム状態のワード線に対する読み取りコマンドである場合、前記入力された読み取りコマンドと共に入力されたページのアドレスが下位ページのアドレスであるか否かを判別し、
前記入力されたページのアドレスが下位ページのアドレスである場合、前記ワード線に対する第２下位ページの読み取り動作を実行し、
前記入力されたページのアドレスが下位ページのアドレスではない場合、前記ワード線に対する上位ページの読み取り動作を実行することを特徴とする不揮発性メモリ装置の読み取り方法。
【請求項１７】
前記第１下位ページの読み取り動作の実行にかかる時間は、前記第２下位ページの読み取り動作の実行にかかる時間と実質的に同一であることを特徴とする請求項１６に記載の不揮発性メモリ装置の読み取り方法。
【請求項１８】
前記第１下位ページの読み取り動作、前記第２下位ページの読み取り動作、前記上位ページの読み取り動作は、前記ワード線が上位ページのプログラム状態であるか否かを判別する動作を含まないことを特徴とする請求項１７に記載の不揮発性メモリ装置の読み取り方法。
【請求項１９】
前記不揮発性メモリ装置は、前記ワード線に対するプログラム状態を格納するためのフラグセルを含み、前記フラグセルのプログラム状態は、前記第１及び第２読み取りコマンドに応じて実行される読み取り動作とは関係なく、ホストの読み取り要求のときに前記第１及び第２読み取りコマンドを区別するためのメモリコントローラのプログラムデプスビットマップを再構成するために使用されることを特徴とする請求項１６に記載の不揮発性メモリ装置の読み取り方法。
【請求項２０】
前記上位ページは、中間ページと最上位ページを含み、前記ワード線に対する上位ページの読み取り動作を実行することは前記入力されたページのアドレスが中間ページのアドレスであるか否かを判別し、
前記入力されたページのアドレスが中間ページのアドレスである場合、前記ワード線の中間ページの読み取り動作を実行し、
前記入力されたページのアドレスが中間ページのアドレスではない場合、前記ワード線の最上位ページの読み取り動作を実行することを特徴とする請求項１６に記載の不揮発性メモリ装置の読み取り方法。
【請求項２１】
前記中間ページの読み取り動作及び前記最上位ページの読み取り動作は、前記ワード線が上位ページのプログラム状態であるか否かを判別する動作を含まないことを特徴とする請求項２０に記載の不揮発性メモリ装置の読み取り方法。
【請求項２２】
前記上位ページは、第１中間ページ、第２中間ページ、最上位ページを含み、前記ワード線に対する上位ページの読み取り動作を実行することは前記入力されたページのアドレスが第１中間ページのアドレスであるか否かを判別し、
前記入力されたページのアドレスが第１中間ページのアドレスである場合、前記ワード線の第１中間ページの読み取り動作を実行し、
前記入力されたページのアドレスが第１中間ページのアドレスではない場合、前記入力されたページのアドレスが第２中間ページのアドレスであるか否かを判別し、
前記入力されたページのアドレスが第２中間ページのアドレスである場合、前記ワード線の第２中間ページの読み取り動作を実行し、
前記入力されたページのアドレスが第２中間ページのアドレスではない場合、前記ワード線の最上位ページの読み取り動作を実行することを特徴とする請求項１６に記載の不揮発性メモリ装置の読み取り方法。
【請求項２３】
前記第１中間ページの読み取り動作、前記第２中間ページの読み取り動作、前記最上位ページの読み取り動作は、前記ワード線が上位ページのプログラム状態であるか否かを判別する動作を含まないことを特徴とする請求項２２に記載の不揮発性メモリ装置の読み取り方法。
【請求項２４】
行と列に配列されたメモリセルを含むメモリセルアレイと、
前記メモリセルアレイからデータを読み取り、前記メモリセルアレイにデータを保存するように構成された読み取り／書き込み回路と、
外部から提供される読み取りコマンドに応答して前記読み取り／書き込み回路を制御する制御ロジックを含み、
前記制御ロジックは、前記読み取りコマンドが下位ページのプログラム状態を有するワード線に対する読み取り動作を指示する第１読み取りコマンドであるか、上位ページのプログラム状態を有するワード線に対する読み取り動作を指示する第２読み取りコマンドであるか否かを判別し、
前記読み取りコマンドが前記第２読み取りコマンドと判別されるとき、前記制御ロジックは、前記外部から提供された読み取りコマンドと共に入力されたページのアドレスに基づいて前記上位ページのプログラム状態を有するワード線の下位ページまたは上位ページを読み取るように前記読み取り／書き込み回路を制御することを特徴とする不揮発性メモリ装置。
【請求項２５】
前記第１及び第２読み取りコマンドに対応する読み取り動作は、ワード線が上位ページのプログラム状態であるか否かを判別する動作を含まないことを特徴とする請求項２４に記載の不揮発性メモリ装置。
【請求項２６】
前記メモリセルアレイは、前記ワード線のプログラム状態を格納するためのフラグセルを含み、前記フラグセルのプログラム状態は、前記第１及び第２読み取りコマンドによって実行される読み取り動作とは関係なく、ホストの読み取り要求のとき前記第１及び第２読み取りコマンドを区別するためのメモリコントローラのプログラムデプスビットマップを再構成するために使用されることを特徴とする請求項２４に記載の不揮発性メモリ装置。
【請求項２７】
前記第１読み取りコマンドに応じて実行される下位ページのデータの読み取り時間は、前記第２読み取りコマンドに応じて実行される下位ページのデータの読み取り時間と実質的に同一であることを特徴とする請求項２４に記載の不揮発性メモリ装置。
【請求項２８】
ホスト装置とインターフェースするように構成されたホストインターフェースと、
複数のワード線を含む不揮発性メモリとインターフェースするように構成されたメモリインターフェースと、
前記ホストインターフェースから受信した要求信号に応じて前記メモリインターフェースにコマンドを送信するように構成されたプロセッサと、
前記不揮発性メモリのワード線の上位ビットのプログラム状態を格納するように構成されたメモリを含み、
前記プロセッサは、前記ホストインターフェースを介して入力された読み取り要求に応じて前記メモリにアクセスして前記ワード線のうちアクセスされるワード線の上位ビットのプログラム状態を判別し、アクセスされる前記ワード線の判別された上位ビットのプログラム状態に応じて前記メモリインターフェースで複数の異なる読み取りコマンドのうち一つを転送することを特徴とするメモリコントローラ。
【請求項２９】
前記それぞれのワード線の上位ビットのプログラム状態は、前記メモリにビットマップとして保存されることを特徴とする請求項２８に記載のメモリコントローラ。
【請求項３０】
前記プロセッサは、前記ホストインターフェースを介して入力された書き込み要求に応答して前記ビットマップを更新するように構成されていることを特徴とする請求項２９に記載のメモリコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はマルチ‐ビットのデータを格納する不揮発性メモリ装置を制御する装置に関する。
【背景技術】
【０００２】
半導体メモリは、一般的に、衛星から消費者用の電子技術の範囲に属するマイクロプロセッサを基にした応用及びコンピュータなどのデジタルロジック設計の最も重要なマイクロ電子素子である。従って、高い集積度と速度のための縮小（ｓｃａｌｉｎｇ）を通じて得られるプロセス向上及び技術開発を含む半導体メモリの製造技術の進歩は他のデジタルロジック系列の性能基準の確立に役に立つ。
【０００３】
半導体メモリ装置は、概ね、揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに分けられる。揮発性半導体メモリ装置において、ロジック情報はスタティックランダムアクセスメモリの場合、双安定フリップ‐フロップのロジック状態を設定することにより保存され、またはダイナミックランダムアクセスメモリの場合、キャパシタの充電によって保存される。揮発性半導体メモリ装置の場合、電源が印加されている間にはデータが保存及び読み取られ、電源が遮断されるとデータは消失する。
【０００４】
ＭＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＰＲＡＭなどの不揮発性半導体メモリ装置は、電源が遮断されてもデータが保存される。不揮発性メモリのデータ保存状態は、適用される製造技術に応じて永続的または再プログラム可能である。不揮発性半導体メモリ装置は、コンピュータ、航空電子工学、通信、消費者電子技術産業のような幅広い範囲のアプリケーションでプログラム及びマイクロコードの保存のために使用される。シングルチップで揮発性及び不揮発性メモリの保存モードの組み合わせが速く、再プログラムが可能である不揮発性メモリを必要とするシステムまたは不揮発性ＲＡＭ（ｎｖＲＡＭ）のようなデバイスでも使用可能である。さらに、アプリケーション指向の業務のための性能を最適化するためにいくつかの追加的なロジック回路を含む特定のメモリ構造が開発されている。
【０００５】
不揮発性半導体メモリ装置において、ＭＲＯＭ、ＰＲＯＭ及びＥＰＲＯＭは、システム自体に消去及び書き込みが自由にできないので、一般のユーザが記憶内容を更新することは容易ではない。これに対し、ＥＥＰＲＯＭ、ＰＲＡＭなどの不揮発性半導体メモリ装置は、電気的に消去及び書き込みが可能なので継続的な更新が必要なシステムプログラミング（ｓｙｓｔｅｍ  ｐｒｏｇｒａｍｍｉｎｇ）や補助記憶装置への応用が拡大されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許公開第２０１０／００８８５７４号公報
【特許文献２】米国特許第８，０５４，６８５号公報
【特許文献３】米国特許第８，２６３，６２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は読み取り性能を向上させることができるメモリコントローラを提供することである。
【課題を解決するための手段】
【０００８】
本発明の一特徴は、不揮発性メモリを制御する不揮発性メモリ保存装置の動作方法を提供するものであり、前記動作方法は、外部の書き込み要求に応答して、前記不揮発性メモリの各ワード線に対する上位ページのプログラム状態を示すプログラムデプスビットマップを管理し、外部からの読み取り要求時にアクセスされるワード線に対応する前記プログラムデプスビットマップの情報に基づいて、複数の読み取りコマンドのうちの一つを前記不揮発性メモリに出力することを含む。
【０００９】
例示的な実施形態において、前記複数の読み取りコマンドは、下位ページのプログラム状態のみを有するワード線に対する読み取り動作を指示する第１読み取りコマンドと上位ページのプログラム状態を有するワード線に対する読み取り動作を指示する第２読み取りコマンドを含む。
例示的な実施形態において、前記第１読み取りコマンドに応じて実行される前記不揮発性メモリの下位ページの読み取り動作に対応する読み取り時間は、前記第２読み取りコマンドに応じて実行される前記不揮発性メモリ装置の下位ページの読み取り動作に対応する読み取り時間と実質的に同一である。
【００１０】
例示的な実施形態において、前記第１及び第２読み取りコマンドに基づいて実行される前記不揮発性メモリの読み取り動作は、前記アクセスされるワード線が上位ページのプログラム状態であるか否かを判別する動作を含まない。
例示的な実施形態において、前記各ワード線のメモリセルには、少なくとも２つのページのデータが格納される。
【００１１】
本発明の他の特徴は、少なくとも一つの不揮発性メモリと、そして、前記少なくとも一つの不揮発性メモリを制御するメモリコントローラを含み、外部からの読み取り要求の際、前記メモリコントローラは、前記少なくとも一つの不揮発性メモリの各ワード線に対する上位ページのプログラム状態を示すプログラムデプスビットマップの情報のうち、アクセスされるワード線に対応するビットの情報に基づいて複数の読み取りコマンドのうちの一つを前記少なくとも一つの不揮発性メモリに出力するメモリシステムを提供するものである。
【００１２】
例示的な実施形態において、前記メモリコントローラは、外部の書き込み要求に応答して、前記少なくとも一つの不揮発性メモリの各ワード線に対する上位ページのプログラム状態を示す前記プログラムデプスビットマップを管理する。
例示的な実施形態において、前記複数の読み取りコマンドは、下位ページのプログラム状態を有するワード線に対する読み取り動作を指示する第１読み取りコマンドと上位ページのプログラム状態を有するワード線に対する読み取り動作を指示する第２読み取りコマンドとを含む。
【００１３】
例示的な実施形態において、前記少なくとも一つの不揮発性メモリは、前記第１読み取りコマンドに応答してアクセスされるワード線の下位ページのデータに対する読み取り動作を実行する。
例示的な実施形態において、前記第２読み取りコマンドが入力されると、前記少なくとも一つの不揮発性メモリは、前記第２読み取りコマンドと共に入力されたページのアドレスに基づいて前記アクセスされるワード線の下位ページのデータと上位ページのデータのうちの一つに対する読み取り動作を実行する。
【００１４】
例示的な実施形態において、前記第１読み取りコマンドに応じて実行される下位ページのデータの読み取り時間は、前記第２読み取りコマンドに応じて実行される下位ページのデータの読み取り時間と実質的に同一である。
例示的な実施形態において、前記少なくとも一つの不揮発性メモリは、前記各ワード線に対するプログラム状態を格納するためのフラグセルを含まない。
例示的な実施形態において、前記少なくとも一つの不揮発性メモリは、前記各ワード線に対するプログラム状態を格納するためのフラグセルを含み、前記フラグセルのプログラム状態は、前記第１及び第２読み取りコマンドに基づいて実行される読み取り動作とは関係なく、前記プログラムデプスビットマップを再構成するために使用される。
【００１５】
例示的な実施形態において、前記少なくとも一つの不揮発性メモリは、各々下位ページのデータ及び上位ページのデータを格納するメモリセルを含む。
例示的な実施形態において、前記第１及び第２読み取りコマンドに基づいて実行される前記少なくとも一つの不揮発性メモリの読み取り動作は、前記アクセスされるワード線が上位ページのプログラム状態であるか否かを判別する動作を含まない。
【００１６】
本発明の他の特徴は、入力された読み取りコマンドが上位ページのプログラム状態のワード線に対する読み取りコマンドであるか否かを判別し、前記入力された読み取りコマンドが上位ページのプログラム状態のワード線に対する読み取りコマンドではない場合、前記ワード線に対する第１下位ページの読み取り動作を実行し、前記入力された読み取りコマンドが上位ページのプログラム状態のワード線に対する読み取りコマンドである場合、前記入力された読み取りコマンドと共に入力されたページのアドレスが下位ページのアドレスであるか否かを判別し、前記入力されたページのアドレスが下位ページのアドレスである場合、前記ワード線に対する第２下位ページの読み取り動作を実行し、前記入力されたページのアドレスが下位ページのアドレスではない場合、前記ワード線に対する上位ページの読み取り動作を実行することを含む不揮発性メモリ装置の読み取り方法を提供することである。
【００１７】
例示的な実施形態において、前記第１下位ページの読み取り動作の実行にかかる時間は、前記第２下位ページの読み取り動作の実行にかかる時間と実質的に同一である。
例示的な実施形態において、前記第１下位ページの読み取り動作、前記第２下位ページの読み取り動作、そして、前記上位ページの読み取り動作は、各々前記ワード線が上位ページのプログラム状態であるか否かを判別する動作を含まない。
【００１８】
例示的な実施形態において、前記不揮発性メモリ装置は、前記ワード線のプログラム状態を格納するためのフラグセルを含み、前記フラグセルのプログラム状態は、前記第１及び第２読み取りコマンドに応じて実行される読み取り動作とは関係なく、ホスト読み取り要求時に前記第１及び第２読み取りコマンドを区別するためのメモリコントローラのプログラムデプスビットマップを再構成するために使用される。
【００１９】
例示的な実施形態において、前記上位ページは、中間ページと最上位ページを含み、前記ワード線に対する上位ページの読み取り動作を実行することは、前記入力されたページのアドレスが中間ページのアドレスであるか否かを判別し、前記入力されたページのアドレスが中間ページのアドレスである場合、前記ワード線の中間ページの読み取り動作を実行し、前記入力されたページのアドレスが中間ページのアドレスではない場合、前記ワード線の最上位ページの読み取り動作を実行することを含む。
例示的な実施形態において、前記中間ページの読み取り動作及び前記最上位ページの読み取り動作は、前記ワード線が上位ページのプログラム状態であるか否かを判別する動作を含まない。
【００２０】
例示的な実施形態において、前記上位ページは、第１中間ページ、第２中間ページ、そして、最上位ページを含み、前記ワード線に対する上位ページの読み取り動作を実行することは、前記入力されたページのアドレスが第１中間ページのアドレスであるか否かを判別し、前記入力されたページのアドレスが第１中間ページのアドレスである場合、前記ワード線の第１中間ページの読み取り動作を実行し、前記入力されたページのアドレスが第１中間ページのアドレスではない場合は、前記入力されたページのアドレスが第２中間ページのアドレスであるか否かを判別し、前記入力されたページのアドレスが第２中間ページのアドレスである場合、前記ワード線の第２中間ページの読み取り動作を実行し、前記入力されたページのアドレスが第２中間ページのアドレスではない場合、前記ワード線の最上位ページの読み取り動作を実行することを含む。
【００２１】
例示的な実施形態において、前記第１中間ページの読み取り動作、前記第２中間ページの読み取り動作、そして、前記最上位ページの読み取り動作は、前記ワード線が上位ページのプログラム状態であるか否かを判別する動作を含まない。
【００２２】
本発明のもう一つの特徴は、行と列に配列されたメモリセルを含むメモリセルアレイと、前記メモリセルアレイからデータを読み取り、前記メモリセルアレイにデータを保存するように設定された読み取り／書き込み回路と、そして外部から提供される読み取りコマンドに応答して、前記読み取り／書き込み回路を制御する制御ロジックを含み、前記制御ロジックは、前記読み取りコマンドが下位ページのプログラム状態を有するワード線に対する読み取り動作を指示する第１読み取りコマンドであるか否か、上位ページの状態を有するワード線に対する読み取り動作を指示する第２読み取りコマンドであるか否かを判別し、そして、前記読み取りコマンドが前記第２読み取りコマンドと判別されるとき、前記制御ロジックは、前記外部から提供された読み取りコマンドと共に入力されたページのアドレスに基づいて前記上位ページのプログラム状態を有するワード線の下位ページまたは上位ページを読み取るように前記読み取り／書き込み回路を制御するための不揮発性メモリ装置を提供することである。
【００２３】
例示的な実施形態において、前記第１及び第２読み取りコマンドに対応する読み取り動作は、ワード線が上位ページのプログラム状態であるか否かを判別する動作を含まない。
例示的な実施形態において、前記メモリセルアレイは、前記ワード線のプログラム状態を格納するためのフラグセルを含み、前記フラグセルのプログラム状態は、前記第１及び第２読み取りコマンドによって実行される読み取り動作とは関係なく、ホスト読み取り要求時に前記第１及び第２読み取りコマンドを区別するためのメモリコントローラのプログラムデプスビットマップを再構成するために使用される。
例示的な実施形態において、前記第１読み取りコマンドに応じて実行される下位ページのデータの読み取り時間は、前記第２読み取りコマンドに応じて実行される下位ページのデータの読み取り時間と実質的に同一である。
【００２４】
本発明のもう一つの特徴は、ホスト装置とインターフェースするように構成されたホストインターフェース、複数のワード線を含む不揮発性メモリとインターフェースするように構成されたメモリインターフェース、前記ホストインターフェースから受信した要求信号に応じて前記メモリインターフェースにコマンドを送信するように構成されたプロセッサ、そして、前記不揮発性メモリのワード線の各々の上位ビットのプログラム状態を格納するように構成されたメモリを含むメモリコントローラを提供するものであり、前記プロセッサは、前記ホストインターフェースを介して入力された読み取り要求に応じて前記メモリにアクセスして、前記ワード線のうちアクセスされるワード線の上位ビットのプログラム状態を判別し、アクセスされる前記ワード線の判別された上位ビットのプログラム状態に応じて前記メモリインターフェースに複数の異なる読み取りコマンドのうち一つを送信する。
【発明の効果】
【００２５】
本発明の例示的な実施形態によれば、各ワード線のプログラム状態を示すプログラムデプスマップをファームウェアレベルで管理することにより読み取り性能が向上する。
【図面の簡単な説明】
【００２６】
【図１Ａ】セル当たり２‐ビットのデータを格納する不揮発性メモリ装置のしきい値電圧分布を概略的に示す図（その１）。
【図１Ｂ】セル当たり２‐ビットのデータを格納する不揮発性メモリ装置のしきい値電圧分布を概略的に示す図（その２）。
【図２】本発明の例示的な実施形態に係るメモリシステムを概略的に示すブロック図。
【図３】図２に図示されたメモリコントローラを概略的に示すブロック図。
【図４】図３のバッファメモリにロードされたプログラムデプスビットマップを示す図。
【図５】図２に図示された不揮発性メモリ装置を概略的に示すブロック図。
【図６】本発明の他の実施形態に係る図２に図示された不揮発性メモリ装置を概略的に示すブロック図。
【図７】本発明の実施形態に係るメモリコントローラの書き込み動作方法を概略的に示すフローチャート。
【図８】本発明の実施形態に係るメモリコントローラの読み取り動作方法を概略的に示すフローチャート。
【図９】本発明の実施形態に係る不揮発性メモリ装置の読み取り方法を概略的に示すフローチャート。
【図１０】本発明のメモリシステムの読み取り性能の向上を説明するための図。
【図１１】セル当たり３‐ビットのデータを格納する不揮発性メモリ装置のしきい値電圧分布を示す図。
【図１２】本発明の他の実施形態に係る不揮発性メモリ装置の読み取り方法を概略的に示すフローチャート。
【図１３】セル当たり４‐ビットのデータを格納する不揮発性メモリ装置のしきい値電圧分布を示す図。
【図１４】本発明のまた他の実施形態に係る不揮発性メモリ装置の読み取り方法を概略的に示すフローチャート。
【図１５】本発明のまた他の実施形態に係る図２に図示された不揮発性メモリ装置を概略的に示すブロック図。
【図１６】図１５に図示されたメモリブロックＢＬＫ１の３次元構造を例示的に示した斜視図。
【図１７】図１６に図示されたメモリブロックＢＬＫ１の等価回路図。
【図１８】本発明の実施形態に係るコンピューティングシステムを概略的に示すブロック図。
【図１９】本発明の実施形態に係る半導体ドライブを概略的に示すブロック図。
【図２０】図１９に図示された半導体ドライブを用いたストレージを概略的に示すブロック図。
【図２１】図２０に図示された半導体ドライブを用いたストレージサーバを概略的に示すブロック図。
【図２２】本発明による組み込みストレージを概略的に示すブロック図。
【図２３】本発明に係る通信装置を概略的に示すブロック図。
【図２４】本発明の実施形態に係る半導体ドライブが適用されるシステムを概略的に示す図。
【図２５】本発明の実施形態に係るメモリカードを概略的に示すブロック図。
【図２６】本発明の実施形態に係るデジタルスチルカメラ（ｄｉｇｉｔａｌ  ｓｔｉｌｌ  ｃａｍｅｒａ）を概略的に示すブロック図。
【図２７】図２５のメモリカードが使用される様々な応用分野を示す図。
【発明を実施するための形態】
【００２７】
本発明の利点及び特徴、そしてそれを達成する方法は添付される図面と詳細に後述される実施形態によって説明される。しかし、本発明は、ここで説明される実施形態に限定されず、他の実施形態で具体化できる。ただ、本実施形態は、本発明が属する技術分野から通常の知識を有する者であれば、本発明の技術的思想を容易に実施できるように提供される。
図面において、本発明の実施形態は、図示された特定の形態に限定されるものではなく、わかりやすくするために誇張されている。また、明細書の全体にわたって同一参照番号で示されている部分は同一構成要素を示す。
【００２８】
本明細書では「及び／または」の表現は、前後に記載されている構成要素のうち少なくとも一つを含む意味で使用される。また、「接続／結合」の表現は、他の構成要素と直接接続したり、他の構成要素を介して間接的に接続されることを含む意味で使用される。本明細書では、単数形は文句で特別に言及しない限り、複数形も含む。また、「含む」の表現が使用される構成要素、段階、動作及び素子は、複数の他の構成要素、段階、動作、素子及び装置の存在または追加を意味する。
【００２９】
図１Ａ及び図１Ｂは、セル当たり２‐ビットのデータを格納する不揮発性メモリ装置のしきい値電圧分布を概略的に示す図である。図１Ａにはメモリセルが下位データ（例えば、ＬＳＢデータ）にプログラムされるとき形成されたしきい値電圧分布が示されている。図１Ｂにはメモリセルが上位データ（例えば、ＭＳＢデータ）にプログラムされるとき形成されたしきい値電圧分布が示されている。
【００３０】
図１Ａを参照すると、メモリセルがＬＳＢデータにプログラムされるとき、メモリセルは消去状態１０またはプログラム状態１２を有する。ＬＳＢデータは、読み取り電圧Ｒ０を基準に判別される。例えば、メモリセルのＬＳＢデータは、メモリセルに読み取り電圧Ｒ０が印加された状態でメモリセルを流れる電流の量に応じて決定されるビット線電圧に基づいて読み取った値によって決定される。
【００３１】
図１Ｂを参照すると、消去状態１０またはプログラム状態１２を有するメモリセルがＭＳＢのデータにプログラムされるとき、メモリセルは消去状態２０及びプログラム状態２２、２４、２６のうちいずれか一つを有する。消去状態２０及びプログラム状態２２、２４、２６は２‐ビットのデータ、即ち、“１１”、“０１”、“００”、そして“１０”にそれぞれ対応する。しかし、ビットオーダリング（ｂｉｔ  ｏｒｄｅｒｉｎｇ）はここに開示されているものに限定されない。これらのビットオーダリングによると、ＬＳＢデータは読み取り電圧Ｒ２を基準に判別され、ＭＳＢデータは読み取り電圧Ｒ１、Ｒ２を基準に判別される。
【００３２】
例えば、メモリセルのＬＳＢデータは、メモリセルに読み取り電圧Ｒ２が印加された状態で、メモリセルを流れる電流の量に応じて決定されるビット線電圧に基づいて読み取った値によって決定される。メモリセルのＭＳＢデータは、メモリセルに読み取り電圧Ｒ１が印加された状態で、メモリセルを流れる電流の量に応じて決定されるビット線電圧に基づいて読み取られる値と、メモリセルに読み取り電圧Ｒ３が印加された状態で、メモリセルを流れる電流の量に応じて決定されるビット線電圧に基づいて読み取られる値の組み合わせによって決定される。
【００３３】
外部の読み取り要求に応じて選択されたワード線がＬＳＢプログラム状態にあるか、またはＭＳＢプログラム状態であるか否かによって、読み取りシーケンスが変わる。言い換えると、選択されたワード線がＬＳＢプログラム状態にあるか、またはＭＳＢプログラム状態であるかどうかによって、読み取り電圧が変更される。選択されたワード線がＬＳＢプログラム状態にあるか、またはＭＳＢプログラム状態であるかどうかは、例えば、フラグセルの状態に応じて決定される。フラグセルは、ＭＳＢデータがプログラムされるとき、プログラム状態２４、２６のうちいずれか一つを持つようにプログラムされる。
ＬＳＢページのデータの読み取り動作時に、フラグセルの状態は読み取り要求に応じて選択されたワード線のメモリセルからＬＳＢページのデータが読み取り電圧Ｒ２を利用して読み取られるとき共に読み取られる。
【００３４】
フラグセルから読み取られたデータが選択されたワード線がＬＳＢプログラム状態であることを示すときに、読み取り要求に対応するＬＳＢページのデータは、読み取り電圧Ｒ０を利用して選択されたワード線のメモリセルから再び読み出される。読み取り電圧Ｒ０を利用して読み取られたデータは、読み取り要求に対応するＬＳＢページのデータである。フラグセルから読み取られたデータが選択されたワード線がＭＳＢプログラム状態であることを示すときに、読み取り電圧Ｒ２を利用して読み取られたデータは、読み取り要求に対応するＬＳＢページのデータである。
【００３５】
ＭＳＢページのデータの読み取り動作時に、フラグセルの状態は読み取り要求に応じて選択されたワード線のメモリセルが読み取り電圧Ｒ１を利用して読み出されるとき共に読み出される。フラグセルから読み取られたデータが選択されたワード線がＭＳＢプログラム状態であることを示すときに、選択されたワード線のメモリセルが読み取り電圧Ｒ３を利用して再び読み出される。読み取り電圧Ｒ１、Ｒ３を利用して読み取られたデータの組み合わせは、読み取り要求に対応するＭＳＢページのデータである。フラグセルから読み取られたデータが選択されたワード線がＬＳＢプログラム状態であることを示すときに、読み取り電圧Ｒ１を利用して読み取られたデータは、読み取り要求に対応するＭＳＢページのデータである。
【００３６】
先に説明された読み取り方法は、フラグセルの状態を判別するのにかかる時間を必然的に含む。また、先に説明された読み取り方法は、選択されたワード線がＬＳＢプログラム状態にあるか、またはＭＳＢプログラム状態であるか否かによってＬＳＢページのデータの判別に２回の読み取り動作が必要となる。結果的に、フラグセルを利用して読み取りシーケンスが決定されると読み取り動作の実行にかかる時間が増加する。しかし、本発明の場合、各ワード線の状態（即ち、ＬＳＢプログラム状態またはＭＳＢプログラム状態）は、フラグセルを使用せずに各ワード線のプログラムデプス情報（ｐｒｏｇｒａｍ  ｄｅｐｔｈ  ｉｎｆｏｒｍａｔｉｏｎ）を使用してファームウェアレベルで判別できる。このような場合には、フラグセル状態の判別にかかる時間は読み取り時間から除外される。また、選択されたワード線がＬＳＢプログラム状態にあるか、またはＭＳＢプログラムの状態であるか否かに応じて、ページのデータを判別するために２回の読み取り動作を実行するのではなく、各ワード線のプログラムデプス情報に基づいて決定された読み取りシーケンスによってＬＳＢページのデータが読み取られる。これは後に詳しく説明する。
【００３７】
図２は本発明の例示的な実施形態に係るメモリシステムを概略的に示すブロック図である。
図２を参照すると、本発明の実施形態に係るメモリシステムは、メモリコントローラ１２００とマルチ‐ビット／マルチ‐レベルメモリ装置として不揮発性メモリ装置１４００を含む。メモリコントローラ１２００は、ホスト１６００からの要求（例えば、書き込み要求、読み取り要求など）に応答して不揮発性メモリ装置１４００を制御する。メモリコントローラ１２００は、ホストの要求なしに内部的な要求（例えば、突然のパワーオフと関連した動作、ウエア‐レベリング動作、読み取りキャリブレーション（ｒｅａｄ  ｒｅｃｌａｉｍ）動作など）によって不揮発性メモリ装置１４００を制御する。メモリコントローラ１２００の内部的な要求に対応する動作は、ホスト１６００の要求が処理された後ホスト１６００のタイムアウト区間内で行われる。または、メモリコントローラ１２００の内部的な要求に対応する動作は、メモリコントローラ１２００のアイドル時間に行なわれる。
【００３８】
不揮発性メモリ装置１４００は、メモリコントローラ１２００の制御に応答して動作し、データの情報を保存する一種の記憶媒体として使用される。記憶媒体は、一つまたは複数のメモリチップで構成することができる。不揮発性メモリ装置１４００とメモリコントローラ１２００は、一つまたは複数のチャンネルを介して通信する。不揮発性メモリ装置１４００は、例えば、ＮＡＮＤ型フラッシュメモリ装置を含む。不揮発性メモリ装置１４００は、セル当たり２‐ビットのデータを格納するメモリ装置である場合、各ワード線に接続されたメモリセルには２‐ページのデータ（以下、ＬＳＢページのデータ及びＭＳＢページのデータと称する）が格納される。
【００３９】
メモリコントローラ１２００は、ホスト１６００の書き込み要求に基づいてプログラムデプスマップを管理するように構成されている。プログラムデプスマップは、不揮発性メモリ装置１４００のワード線の各々がＬＳＢプログラム状態にあるか、またはＭＳＢプログラム状態であるか否かを示す情報を含む。プログラムデプスマップは、ホスト１６００の読み取り要求のときに参照される。例えば、プログラムデプスマップは、ホスト１６００の読み取り要求に対応するワード線がＬＳＢプログラム状態にあるか、またはＭＳＢプログラム状態であるか否かを判別するために使用され、メモリコントローラ１２００は、異なる読み取りコマンドのうち判別結果に対応する読み取りコマンドを不揮発性メモリ装置１４００に出力する。
【００４０】
ここで、異なる読み取りコマンドは、ワード線がＬＳＢプログラム状態にあるときに、読み取り動作を示す第１読み取りコマンドとワード線がＭＳＢプログラム状態にあるときに、読み取り動作を示す第２読み取りコマンドを含む。第１読み取りコマンドが入力されるとき、不揮発性メモリ装置１４００は、読み取り電圧Ｒ０を使用して読み取り動作を実行する。第２読み取りコマンドが入力されるとき、不揮発性メモリ装置１４００は、読み取り電圧Ｒ２を使用して読み取り動作を実行するか、または読み取り電圧Ｒ１、Ｒ３を使用して読み取り動作を実行する。
読み取り電圧Ｒ２を使用する読み取り動作と、読み取り電圧Ｒ１、Ｒ３を使用する読み取り動作は、メモリコントローラ１２００から提供される行アドレスに含まれるページアドレスを基づいて決定される。
【００４１】
以上の説明から分かるように、不揮発性メモリ装置１４００は、入力された読み取りコマンドによって決定された読み取りシーケンスに基づいて読み取り動作を実行する。
これは、フラグセルの情報を判別するのにかかる時間及び／または追加の読み取り動作（例えば、図１Ｂで説明されたＲ０読み取り動作）を実行するのにかかる時間が要らないことを意味する。したがって、メモリシステムの読み取り性能を向上させることができる。
【００４２】
例示的な実施形態において、不揮発性メモリ装置１４００は、各ワード線がＬＳＢプログラム状態にあるか、またはＭＳＢプログラム状態であるか否かを示す情報を格納するためのフラグセルを含まない。しかし、本発明は、ここに開示されたものに限定されない。例えば、不揮発性メモリ装置１４００は、各ワード線がＬＳＢプログラム状態にあるか、またはＭＳＢプログラム状態であるか否かを示す情報を格納するためのフラグセルを含むことができる。この場合は、フラグセルに格納された情報は図１Ａ及び図１Ｂで説明された読み取りシーケンスの決定に使用されない。例えば、フラグセルに格納された情報は、プログラムデプスマップを復元するために使用することができる。または、フラグセルに格納された情報は、パワーアップのときプログラムデプスマップを構成するために使用することができる。
【００４３】
例示的な実施形態において、メモリコントローラ１２００と不揮発性メモリ装置１４００は、マルチ‐メディアカード（ｍｕｌｔｉ‐ｍｅｄｉａ  ｃａｒｄ：ＭＭＣ）を構成したり、ポータブル電子機器の基板に直接実装されている内蔵マルチ‐メディアカード（ｅｍｂｅｄｄｅｄ  ＭＭＣ：ｅＭＭＣ）を構成したりする。
【００４４】
図３は、図２に図示されたメモリコントローラを概略的に示すブロック図である。図４は、図３のバッファメモリにロードされたプログラムデプスビットマップを示す図である。
図３を参照すると、メモリコントローラ１２００は、第１インターフェースとしてホストインターフェース１２１０、第２インターフェースとしてメモリインターフェース１２２０、中央処理装置１２３０、バッファメモリ１２４０、ＥＣＣ回路１２５０を含む。
【００４５】
ホストインターフェース１２１０は、外部（または、ホスト）とインターフェースするように構成されている。メモリインターフェース１２２０は、図２に図示された不揮発性メモリ装置１４００とインターフェースするように構成されている。ＣＰＵ１２３０は、メモリコントローラ１２００の諸動作を制御する。例えば、ＣＰＵ１２３０は、フラッシュ変換レイヤ（Ｆｌａｓｈ  Ｔｒａｎｓｌａｔｉｏｎ  Ｌａｙｅｒ：ＦＴＬ）のようなファームウェアを運用するように構成されている。フラッシュ変換レイヤ（ＦＴＬ）は、さまざまな機能を実行する。例えば、フラッシュ変換レイヤ（ＦＴＬ）は、アドレスマッピング動作、読み取りキャリブレーション動作、エラー訂正の動作などを実行する様々な層を含む。
【００４６】
バッファメモリ１２４０は、ホストインターフェース１２１０を介して外部に送信されるデータを一時的に格納するために使用される。バッファメモリ１２４０は、メモリインターフェース１２２０を介して不揮発性メモリ装置１４００から転送されるデータを一時的に格納するために使用される。例えば、バッファメモリ１２４０は、ＤＲＡＭ、ＳＲＡＭ、またはＤＲＡＭとＳＲＡＭの組み合わせで構成することができる。しかし、バッファメモリ１２４０として使用されるメモリ装置は、ここに開示されたものに限定されない。ＥＣＣ回路１２５０は、不揮発性メモリ装置１４００に格納されるデータを符号化し、そして不揮発性メモリ装置１４００から読み取られたデータを復号化するように構成される。
【００４７】
バッファメモリ１２４０は、不揮発性メモリ装置１４００の制御に必要な情報を格納するために使用される。例えば、バッファメモリ１２４０には、アドレスマッピングテーブル（ＡＭＴ）１２４１及びプログラムデプスビットマップ（ＰＤＢＭ）１２４２が格納される。アドレスマッピングテーブル１２４１は、ホスト１６００から提供される論理アドレスと不揮発性メモリ装置１４００の物理アドレスの間のマッピング関係を格納するために使用される。プログラムデプスビットマップ１２４２は、不揮発性メモリ装置１４００の各ワード線のＭＳＢプログラム状態を示すプログラムデプス情報を格納するために使用される。
【００４８】
例えば、図４を参照すると、プログラムデプスビットマップ１２４２は、不揮発性メモリ装置１４００のワード線ＷＬ１〜ＷＬｎにそれぞれ対応するビットの情報を含む。各ビットは、“１”の初期値を有する。“１”のビット情報は、対応するワード線がＬＳＢプログラム状態または消去状態、即ち、ＭＳＢプログラム状態ではないことを示す。プログラムデプスビットマップ１２４２のビット情報は、ホストの書き込み要求に応じて変更／更新される。言い換えると、プログラムデプスビットマップ１２４２のビット情報は、ホストの書き込み要求のとき、メモリコントローラの物理アドレスに応じて変更／更新される。
【００４９】
例えば、特定のワード線への書き込み動作が２回要求されるとき（特定のワード線のＭＳＢプログラム動作が要求されるとき）、特定のワード線のビット情報は“１”から“０”に変更される。ビット情報の変更はバッファメモリ１２４０のプログラムデプスビットマップ１２４２を更新することにより達成される。特定のワード線に対するＭＳＢプログラム動作が要求されたか否かは、アクセスされるページのアドレス（例えば、各ワード線の物理ページのアドレス）を基準として判別される。しかし、特定のワード線に対するＭＳＢプログラム動作が要求されたか否かを判断するための基準は、ここに開示されたものに限定されない。
【００５０】
ホストの読み取り要求の際、メモリコントローラ１２００は、読み取り要求されたデータが格納されたページに対応するワード線がＭＳＢプログラム状態にあるか否かを判別する。これは、プログラムデプスビットマップ１２４２に基づいて行われる。プログラムデプスビットマップ１２４２のビット情報がアクセスされるワード線がＭＳＢプログラム状態ではないことを示すとき、メモリコントローラ１２００は、読み取り電圧Ｒ０を用いた読み取り動作を伴う第１読み取りコマンドを不揮発性メモリ装置１４００に出力する。第１読み取りコマンドが入力されるとき、不揮発性メモリ装置１４００は、読み取り電圧Ｒ０を利用して、読み取り動作を実行する。ここで、第１読み取りコマンドに対応する読み取りシーケンスは、フラグセルの状態を判別する動作を含まない。
【００５１】
プログラムデプスビットマップ１２４２のビット情報がアクセスされるワード線がＭＳＢプログラム状態であることを示すとき、メモリコントローラ１２００は読み取り電圧Ｒ２を用いた読み取り動作または読み取り電圧Ｒ１、Ｒ３を用いた読み取り動作を伴う第２読み取りコマンドを不揮発性メモリ装置１４００に出力する。第２読み取りコマンドが入力されるとき、不揮発性メモリ装置１４００は読み取り電圧Ｒ２を利用して、読み取り動作を実行するか、または読み取り電圧Ｒ１、Ｒ３を用いた読み取り動作を実行する。ここで、第２読み取りコマンドに対応する読み取りシーケンスは、フラグセルの状態を判別する動作を含まない。読み取り電圧Ｒ２を用いた読み取り動作は、アクセスされたワード線のページアドレスがＬＳＢページであるとき実行され、読み取り電圧Ｒ１、Ｒ３を用いた読み取り動作は、アクセスされたワード線のページのアドレスがＭＳＢページであるとき実行される。
【００５２】
本発明のメモリコントローラ１２００は、アクセスされるワード線のプログラムデプス情報に基づいて異なる読み取りコマンドを生成し、不揮発性メモリ装置１４００は入力された読み取りコマンドに対応する読み取りシーケンスを実行する。このような場合には、本発明に係るメモリシステムは、各ワード線のプログラム状態を格納するフラグセルを必要としない。これは、フラグセルの情報を判別するのにかかる時間及び／または追加の読み取り動作の実行にかかる時間が要らないことを意味する。したがって、メモリシステムの読み取り性能を向上させることができる。
【００５３】
例示的な実施形態において、メモリコントローラ１２００は図面には図示されていないが、不揮発性メモリ装置１４００に格納されるデータをランダム化し、そして、不揮発性メモリ装置１４００から読み取られたデータをデランダム化するように構成されたランダム化器をさらに含む。ランダム化器の一例が特許文献１に「ＤＡＴＡ  ＳＴＯＲＡＧＥ  ＳＹＳＴＥＭ  ＡＮＤ  ＤＥＶＩＣＥ  ＷＩＴＨ  ＲＡＮＤＯＭＩＺＥＲ／ＤＥ‐ＲＡＮＤＯＭＩＺＥＲ」という題目で掲載されており、この出願に参照する。
【００５４】
例示的な実施形態において、ホストインターフェース１２１０は、コンピュータバスの標準、ストレージバスの標準、ｉＦＣＰＰｅｒｉｐｈｅｒａｌバスの標準などのうち一つ以上の組み合わせで構成することができる。コンピュータバス標準（ｃｏｍｐｕｔｅｒ  ｂｕｓ  ｓｔａｎｄａｒｄｓ）は、Ｓ‐１００  ｂｕｓ、Ｍｂｕｓ、Ｓｍｂｕｓ、Ｑ‐Ｂｕｓ、ＩＳＡ、Ｚｏｒｒｏ  II、Ｚｏｒｒｏ  III、ＣＡＭＡＣ、ＦＡＳＴＢＵＳ、ＬＰＣ、ＥＩＳＡ、ＶＭＥ、ＶＸＩ、ＮｕＢｕｓ、ＴＵＲＢＯ  ｃｈａｎｎｅｌ、ＭＣＡ、Ｓｂｕｓ、ＶＬＢ、ＰＣＩ、ＰＸＩ、ＨＰＧＳＣ  ｂｕｓ、Ｃｏｒｅ  Ｃｏｎｎｅｃｔ、Ｉｎｆｉｎｉ  Ｂａｎｄ、ＵＰＡ、ＰＣＩ‐Ｘ、ＡＧＰ、ＰＣＩｅ、Ｉｎｔｅｌ  ＱｕｉｃｋＰａｔｈ  Ｉｎｔｅｒｃｏｎｎｅｃｔ、Ｈｙｐｅｒ  Ｔｒａｎｓｐｏｒｔ等を含む。
【００５５】
ストレージバスの標準（Ｓｔｏｒａｇｅ  ｂｕｓ  ｓｔａｎｄａｒｄｓ）は、ＳＴ‐５０６、ＥＳＤＩ、ＳＭＤ、Ｐａｒａｌｌｅｌ  ＡＴＡ、ＤＭＡ、ＳＳＡ、ＨＩＰＰＩ、ＵＳＢ  ＭＳＣ、Ｆｉｒｅ  Ｗｉｒｅ（１３９４）、Ｓｅｒｉａｌ  ＡＴＡ、ｅＳＡＴＡ、ＳＣＳＩ、Ｐａｒａｌｌｅｌ  ＳＣＳＩ、Ｓｅｒｉａｌ  Ａｔｔａｃｈｅｄ  ＳＣＳＩ、Ｆｉｂｒｅ  Ｃｈａｎｎｅｌ、ｉＳＣＳＩ、ＳＡＳ、Ｒａｐｉｄ  ＩＯ、ＦＣＩＰなどを含む。ｉＦＣＰＰｅｒｉｐｈｅｒａｌバスの標準（ｉＦＣＰＰｅｒｉｐｈｅｒａｌ  ｂｕｓ  ｓｔａｎｄａｒｄｓ）は、Ａｐｐｌｅ  Ｄｅｓｋｔｏｐ  Ｂｕｓ、ＨＩＬ、ＭＩＤＩ、Ｍｕｌｔｉｂｕｓ、ＲＳ‐２３２、ＤＭＸ５１２‐Ａ、ＥＩＡ／ＲＳ‐４２２、ＩＥＥＥ‐１２８４、ＵＮＩ／Ｏ、１‐Ｗｉｒｅ、Ｉ２Ｃ、ＳＰＩ、ＥＩＡ／ＲＳ‐４８５、ＵＳＢ、Ｃａｍｅｒａ  Ｌｉｎｋ、Ｅｘｔｅｒｎａｌ  ＰＣＩｅ、Ｌｉｇｈｔ  Ｐｅａｋ、Ｍｕｌｔｉｄｒｏｐ  Ｂｕｓなどを含む。
【００５６】
図５は、図２に図示された不揮発性メモリ装置を概略的に示すブロック図である。
不揮発性メモリ装置１４００は、例えば、ＮＡＮＤ型フラッシュメモリ装置である。しかし、本発明は、ＮＡＮＤ型フラッシュメモリ装置に限定されない。例えば、不揮発性メモリ装置１４００は、ＮＯＲフラッシュメモリ装置、抵抗ラム（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＲＲＡＭ）装置、相変化メモリ（Ｐｈａｓｅ‐Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ：ＰＲＡＭ）装置、磁気抵抗メモリ（Ｍａｇｎｅｔｏ  ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＭＲＡＭ）装置、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＦＲＡＭ）装置、スピン注入磁化反転メモリ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＳＴＴ‐ＲＡＭ）などで構成することができる。
【００５７】
また、本発明の不揮発性メモリ装置１４００は、３次元アレイ構造を有するように具現することができる。３次元アレイ構造を有する不揮発性メモリ装置は、垂直ＮＡＮＤ型フラッシュメモリ装置と呼ばれる。本発明は、電荷保存層が導電性の浮遊ゲートで構成されたフラッシュメモリ装置だけではなく、電荷保存層が絶縁膜で構成されたチャージトラップ型フラッシュ（Ｃｈａｒｇｅ  Ｔｒａｐ  Ｆｌａｓｈ：ＣＴＦと呼ばれる）メモリ装置にも適用可能である。
【００５８】
図５を参照すると、不揮発性メモリ装置１４００は、メモリセルアレイ１４１０、アドレスデコーダ１４２０、電圧発生器１４３０、制御ロジック１４４０、ページバッファ回路１４５０、入出力インターフェース１４６０を含む。
【００５９】
メモリセルアレイ１４１０は行（例えば、ワード線）と列（例えば、ビット線）との交互領域に配列されたメモリセルを含む。メモリセルはそれぞれ１‐ビットのデータまたはマルチ‐ビットのデータを格納する。メモリセルアレイ１４１０は、各ワード線のプログラム状態を格納するためのフラグセルを含まない。アドレスデコーダ１４２０は、制御ロジック１４４０によって制御され、メモリセルアレイ１４１０の行（例えば、ワード線、ストリング選択線、接地選択線、共通ソース線など）の選択及び駆動を行う。電圧発生器１４３０は制御ロジック１４４０によって制御され、各動作に必要な電圧（例えば、高電圧、プログラム電圧、読み取り電圧、検証電圧、消去電圧、パス電圧、バルク電圧など）を発生する。電圧発生器１４３０によって生成された電圧は、アドレスデコーダ１４２０を介してメモリセルアレイ１４１０に提供される。
【００６０】
ページバッファ回路１４５０は、制御ロジック１４４０によって制御され、メモリセルアレイ１４１０からデータを読み取るように、またはプログラムデータに基づいてメモリセルアレイ１４１０の列（例えば、ビット線）を駆動するように構成されている。ページバッファ回路１４５０は、ビット線またはビット線の双にそれぞれ対応する複数のページバッファで構成される。それぞれのページバッファは、複数のラッチを含む。入出力インターフェース１４６０は、制御ロジック１４４０によって制御され、外部（例えば、図２のメモリコントローラ１２１０）とインターフェースするように構成されている。
【００６１】
図面には示されていないが、入出力インターフェース１４６０は、ページバッファを選択するための列選択器、データの入力バッファ、データの出力バッファなどを含む。
制御ロジック１４４０は、不揮発性メモリ装置１４００の諸動作を制御するように構成されている。制御ロジック１４４０は、メモリコントローラ１２００から提供される読み取りコマンドが読み取り電圧Ｒ０を用いた読み取り動作を伴う第１読み取りコマンドであるか否かを判別する。メモリコントローラ１２００から提供される読み取りコマンドが第１読み取りコマンドと判別されたとき、制御ロジック１４４０は読み取り電圧Ｒ０を発生するように電圧発生回路１４３０を制御する。その後、制御ロジック１４４０の制御に基づいて読み取り電圧Ｒ０が選択されたワード線に印加された状態で読み取り動作が実行される。
【００６２】
メモリコントローラ１２００から提供される読み取りコマンドが第１読み取りコマンドではないものと判別されたときは、制御ロジック１４４０は読み取りコマンドと共に入力されたページのアドレスがＬＳＢページのアドレスであるか否かを判別する。入力されたページのアドレスがＬＳＢページのアドレスであるとき、制御ロジック１４４０は読み取り電圧Ｒ２を発生するように電圧発生回路１４３０を制御する。続いて、制御ロジック１４４０の制御に基づいて読み取り電圧Ｒ２が選択されたワード線に印加された状態で読み取り動作が実行される。入力されたページのアドレスがＬＳＢページのアドレスではない場合、即ち、入力されたページのアドレスがＭＳＢページのアドレスであるとき、制御ロジック１４４０は読み取り電圧Ｒ１、Ｒ３を順次に発生するように電圧発生回路１４３０を制御する。その後、制御ロジック１４４０の制御に基づいて読み取り電圧Ｒ１、Ｒ３がそれぞれ選択されたワード線に印加された状態で読み取り動作が連続的に行われる。
【００６３】
図６は、本発明の他の実施形態による図２に図示された不揮発性メモリ装置を概略的に示すブロック図である。
図６を参照すると、不揮発性メモリ装置１４００ａは、メモリセルアレイ１４１０ａ、アドレスデコーダ１４２０ａ、電圧発生器１４３０ａ、制御ロジック１４４０ａ、ページバッファ回路１４５０ａ、そして入出力インターフェース１４６０ａを含む。図６に図示された不揮発性メモリ装置１４００ａは、メモリセルアレイ１４１０ａを除けば図５に示されたものと実質的に同一であるのでそれについての説明は省略する。
【００６４】
図６に図示されたメモリセルアレイ１４１０ａは、ワード線のプログラム状態を格納するフラグセルを含む。フラグセルは対応するワード線のＭＳＢプログラム動作のときにプログラムされる。フラグセルに格納されたプログラム状態情報は、正常の読み取り動作のときに使用されるものではなく、パワーアップまたは突然のパワーオフのときにプログラムデプスビットマップ１２４２を構成するために使用される。フラグセルに格納されたプログラム状態情報の使用はここに開示されたものに限定されない。
【００６５】
図７は、本発明の実施形態に係るメモリコントローラの書き込み動作方法を概略的に示すフローチャートである。以下、本発明の実施形態によるメモリコントローラの書き込み動作方法が参照図面に基づいて詳細に説明される。
図７を参照すると、Ｓ１００段階では、メモリコントローラ１２００にホスト１６００からデータの書き込み要求信号が入力される。このとき、書き込み要求されたデータは、バッファメモリ１２４０に一時的に保存される。Ｓ１１０段階では、メモリコントローラ１２００は、書き込み要求と共に入力された論理アドレスを不揮発性メモリ装置１４００の物理アドレスにマッピングする。Ｓ１２０段階では、メモリコントローラ１２００は、プログラムデプスビットマップ（ＰＤＢＭ）１２４２の更新が要求されるか否かを判別する。例えば、マッピングされた物理アドレスのページのアドレスがＭＳＢページのアドレスであるか否か判別される。仮に、マッピングされた物理アドレスのページのアドレスがＭＳＢページのアドレスではない場合、Ｓ１３０段階に進む。Ｓ１３０段階では、バッファメモリ１２４０に格納されたアドレスマッピングテーブル（ＡＭＴ）１２４１が更新される。
【００６６】
続いて、Ｓ１５０段階に進む。仮にマッピングされた物理アドレスのページのアドレスがＭＳＢページのアドレスである場合は、Ｓ１４０段階に進む。Ｓ１４０段階では、バッファメモリ１２４０に格納されたアドレスマッピングテーブル（ＡＭＴ）１２４１及びプログラムデプスビットマップ（ＰＤＢＭ）１２４２が更新される。プログラムデプスビットマップ（ＰＤＢＭ）１２４２の更新は、アクセスされるワード線のビット情報を“１”から“０”に変更することにより達成される。続いて、Ｓ１５０段階に進む。Ｓ１５０段階では、メモリコントローラ１２００は、バッファメモリ１２４０に一時的に保存された書き込みデータと共にプログラムコマンドを不揮発性メモリ装置１４００に出力する。
例示的な実施形態において、Ｓ１３０及びＳ１４０段階では、アドレスマッピングテーブル（ＡＭＴ）１２４１の更新は論理アドレスと物理アドレスのマッピングに代替することができる。
【００６７】
図８は、本発明の実施形態に係るメモリコントローラの読み取り動作方法を概略的に示すフローチャートである。以下、本発明の実施形態によるメモリコントローラの読み取り動作方法が参照図面に基づいて詳細に説明される。
図８を参照すると、Ｓ２００段階では、メモリコントローラ１２００にホスト１６００からデータの読み取り要求信号が入力される。Ｓ２１０段階では、メモリコントローラ１２００は、バッファメモリ１２４０に格納されたプログラムデプスビットマップ１２４２に基づいて読み取り要求されたデータが格納されたページに対応するワード線がＭＳＢプログラム状態にあるか否かを判別する。アクセスされるワード線がＭＳＢプログラム状態（例えば、“０”のビット情報を有する）ではないものと判別されるとき、Ｓ２２０段階に進む。
【００６８】
Ｓ２２０段階では、メモリコントローラ１２００は、不揮発性メモリ装置１４００に第１読み取りコマンドを出力する。第１読み取りコマンドは、アクセスされるワード線がＭＳＢプログラム状態ではないことを示す読み取りコマンドであれば、不揮発性メモリ装置１４００は、第１読み取りコマンドが入力されるとき読み取り電圧Ｒ０を利用して読み取り動作を実行する。アクセスされるワード線がＭＳＢプログラム状態（例えば、“０”のビット情報を有する）であると判別された場合は、Ｓ２３０段階に進む。
【００６９】
Ｓ２３０段階では、メモリコントローラ１２００は、不揮発性メモリ装置１４００に第２読み取りコマンドを出力する。第２読み取りコマンドは、アクセスされるワード線がＭＳＢプログラム状態であることを示す読み取りコマンドであり、不揮発性メモリ装置１４００は、第２読み取りコマンドが入力されるときページアドドレスに応じて読み取り電圧Ｒ２、または読み取り電圧Ｒ１、Ｒ３を使用して読み取り動作を実行する。
【００７０】
図９は、本発明の実施形態に係る不揮発性メモリ装置の読み取り方法を概略的に示すフローチャートである。以下、発明の実施形態による不揮発性メモリ装置の読み取り方法を参照図面に基づいて詳細に説明する。
図９を参照すると、Ｓ３００段階では、不揮発性メモリ装置１４００にメモリコントローラ１２００から読み取りコマンドが入力される。Ｓ３１０段階では、入力された読み取りコマンドが第１読み取りコマンドであるか否か制御ロジック１４４０によって判別される。入力された読み取りコマンドが第１読み取りコマンドであると判別されたとき、Ｓ３２０段階に進む。
【００７１】
入力された読み取りコマンドが第１読み取りコマンドであることは、アクセスされるワード線がＭＳＢプログラム状態ではないことを意味する。Ｓ３２０段階で、読み取り電圧Ｒ０を用いた検出動作が実行される。例えば、制御ロジック１４４０は、読み取り電圧Ｒ０が生成されるように電圧発生回路１４３０を制御する。読み取り電圧Ｒ０がアクセスされるワード線に印加された状態で制御ロジック１４４０の制御下にページバッファ回路１４５０を介して検出動作が実行される。Ｓ３３０段階では、検出されたデータは読み取り要求されたデータとしてメモリコントローラ１２００に出力される。
【００７２】
Ｓ３１０段階に戻って、入力された読み取りコマンドが第１読み取りコマンドではないものと判別されたときはＳ３４０段階に進む。入力された読み取りコマンドが第１読み取りコマンドではないことは、アクセスされるワード線がＭＳＢプログラム状態であることを意味する。Ｓ３４０段階では、アクセスされるワード線の読み取り動作がＬＳＢ読み取り動作であるか否か判別される。即ち、アクセスされるワード線のページのアドレスがＬＳＢページのアドレスであるか否か判別される。
【００７３】
アクセスされるワード線のページのアドレスがＬＳＢページのアドレスである場合は、Ｓ３５０段階に進む。Ｓ３５０段階では、読み取り電圧Ｒ２を用いた検出動作が実行される。例えば、制御ロジック１４４０は、読み取り電圧Ｒ２が生成されるように電圧発生回路１４３０を制御する。読み取り電圧Ｒ２がアクセスされるワード線に印加された状態で制御ロジック１４４０の制御下にページバッファ回路１４５０を介して検出動作が実行される。Ｓ３６０段階では、検出されたデータは、読み取り要求されたデータとしてメモリコントローラ１２００に出力される。
【００７４】
Ｓ３４０段階に戻って、アクセスされるワード線のページのアドレスがＬＳＢページのアドレスではない場合、Ｓ３７０段階に進む。Ｓ３７０段階では、読み取り電圧Ｒ１を用いた検出動作が実行される。例えば、制御ロジック１４４０は、読み取り電圧Ｒ１が生成されるように電圧発生回路１４３０を制御する。読み取り電圧Ｒ１がアクセスされるワード線に印加された状態で制御ロジック１４４０の制御下にページバッファ回路１４５０を介して検出動作が実行される。Ｓ３８０段階では、読み取り電圧Ｒ３を用いた検出動作が実行される。
【００７５】
例えば、制御ロジック１４４０は、読み取り電圧Ｒ３が生成されるように電圧発生回路１４３０を制御する。
読み取り電圧Ｒ３がアクセスされるワード線に印加された状態で制御ロジック１４４０の制御下にページバッファ回路１４５０を介して検出動作が実行される。Ｓ３９０段階では、読み取り電圧Ｒ１、Ｒ３を利用して検出されたデータの組み合わせは読み取り要求されたデータとしてメモリコントローラ１２００に出力される。
【００７６】
図１０は、本発明に係るメモリシステムの読み取り性能の向上を説明するための図である。図１０において、Ｂ１００のブロックは、フラグセルを用いた一般的な読み取り方式でＬＳＢページの読み取り動作とＭＳＢページの読み取り動作を実行するのにかかる読み取り時間を示す。Ｂ２００のブロックは、プログラムデプスビットマップを用いた読み取り方式でＬＳＢページの読み取り動作とＭＳＢページの読み取り動作を実行するのにかかる読み取り時間を示す。
【００７７】
フラグセルを用いた読み取り方式の場合、ＬＳＢページの読み取り動作の際、読み取り電圧Ｒ２を用いた検出動作がｔＲ２時間中に実行される。このとき、フラグセルのデータも検出される。フラグセルから読み取られたデータがＬＳＢプログラム状態であるか、またはＭＳＢプログラム状態であるか否かｔＭＦＣ時間中に判別される。仮に、フラグセルから読み取られたデータがＬＳＢプログラム状態を示すとき、読み取り電圧Ｒ０を用いた検出動作がｔＲ０時間の間にさらに実行される。読み取り電圧Ｒ０を用いて検出されたデータは、読み取り要求されたデータとして出力される。フラグセルから読み取られたデータがＭＳＢプログラム状態を示すとき、読み取り電圧Ｒ２を用いて検出されたデータは、読み取り要求されたデータとして出力される。フラグセルを用いた読み取り方式の場合、ＭＳＢページの読み取り動作のときに、読み取り電圧Ｒ１を用いた検出動作がｔＲ１時間中に実行される。
【００７８】
このとき、フラグセルのデータも検出される。フラグセルから読み取られたデータがＬＳＢプログラム状態であるか、またはＭＳＢプログラム状態であるか否かｔＭＦＣ時間中に判別される。仮に、フラグセルから読み取られたデータがＭＳＢプログラム状態を示すとき、読み取り電圧Ｒ３を用いた検出動作がｔＲ３時間の間に実行される。読み取り電圧Ｒ１、Ｒ３を利用して検出されたデータの組み合わせは読み取り要求されたデータとして出力される。フラグセルから読み取られたデータがＬＳＢプログラム状態を示すとき、ページバッファ回路１４５０がセット状態（例えば、データ“１”）に設定され、セット状態のデータが読み取り要求されたデータとして出力される。
【００７９】
フラグセルを用いた読み取り方式の場合、フラグセルから読み取られたデータがＭＳＢプログラム状態であるか否かを判別するための時間（ｔＭＦＣ）が要求される。ＬＳＢページの読み取り動作の実行にかかる時間は、選択されたワード線のＭＳＢページのプログラム動作が実行されたか否かによって異なる。また、読み取り動作を実行するスキームが複雑である。フラグセルを用いた読み取り方式の場合、ＬＳＢページの読み取り動作とＭＳＢページの読み取り動作は同じ読み取りコマンドに応じて実行される。
【００８０】
本発明のメモリシステムの場合、Ｂ２００のブロックを参照すると、第１読み取りコマンドが入力されると、読み取り電圧Ｒ０を用いた読み取り動作がｔＲ０時間中に実行される。読み取り電圧Ｒ０を用いて検出されたデータは、読み取り要求されたデータとして出力される。
【００８１】
第２読み取りコマンドが入力されると、まず、第２読み取りコマンドと共に入力されたページのアドレスがＬＳＢページのアドレスであるか否か判別される。入力されたページのアドレスがＬＳＢページのアドレスであるとき、読み取り電圧Ｒ２を用いた読み取り動作がｔＲ２時間中に実行される。読み取り電圧Ｒ２を用いて検出されたデータは、読み取り要求されたデータとして出力される。入力されたページのアドレスがＭＳＢページのアドレスであるとき、読み取り電圧Ｒ１を用いた読み取り動作がｔＲ１時間中に実行され、読み取り電圧Ｒ３を用いた読み取り動作がｔＲ３時間中に実行される。
読み取り電圧Ｒ１、Ｒ３を利用して検出されたデータの組み合わせは、読み取り要求されたデータとして出力される。
【００８２】
本発明の場合、フラグセルを用いた読み取り方式と比べて見ると、フラグセルから読み取られたデータは、ＭＳＢプログラム状態であるか否かを判別するための時間（ｔＭＦＣ）が要求されない。したがって、本発明に係るメモリシステムの読み取り性能が向上する。
フラグセルを用いた読み取り方式と比べて見ると、ＬＳＢページの読み取り動作の実行にかかる時間ｔＲ２、ｔＲ０は、選択されたワード線に対するＭＳＢページのプログラム動作が実行されたか否かに関係なくほぼ同じである。また、選択されたワード線がＭＳＢプログラム状態にあるかどうかによって、メモリコントローラ１２００から異なる読み取りコマンドが提供される。
【００８３】
図１１は、セル当たり３‐ビットのデータを格納する不揮発性メモリ装置のしきい値電圧分布を示す図である。
セル当たり３‐ビットのデータを格納する不揮発性メモリ装置において、メモリセルは、図１１に図示された複数の状態３０〜３７のうちいずれかを有する。各ワード線に接続されたメモリセルには３‐ページのデータが保存される。例えば、最下位ページのデータ（または、第１ページのデータ）、中間ページのデータ（または、第２ページのデータ）、そして最上位ページのデータ（または、第３ページのデータ）が各ワード線に接続されたメモリセルに保存される。図１１に図示されたビットオーダリングは、例示的なものであるのでこれに限定されない。
【００８４】
最下位ページのデータは、選択されたワード線に読み取り電圧Ｒ４‐３Ｐが印加された状態でメモリセルから読み取られたデータである。中間ページのデータは、選択されたワード線に読み取り電圧Ｒ２‐３Ｐが印加された状態でメモリセルから読み取られたデータ及び選択されたワード線に読み取り電圧Ｒ６‐３Ｐが印加された状態でメモリセルから読み取られたデータの組み合わせである。最上位ページのデータは、選択されたワード線に読み取り電圧Ｒ１‐３Ｐが印加された状態でメモリセルから読み取られたデータ、選択されたワード線に読み取り電圧Ｒ３‐３Ｐが印加された状態でメモリセルから読み取られたデータ、選択されたワード線に読み取り電圧Ｒ５‐３Ｐが印加された状態でメモリセルから読み取られたデータ、そして選択されたワード線に読み取り電圧Ｒ７‐３Ｐが印加された状態でメモリセルから読み取られたデータの組み合わせである。
【００８５】
選択されたワード線のどのページのデータが読み取り要求されたか否かは、先に説明したようにページのアドレス情報に基づいて決められる。
各メモリセルに３‐ビットのデータが保存される場合、メモリコントローラ１２００は、各ワード線に対応するビット情報を含むページデプスビットマップ１２４２を管理する。プログラムデプスビットマップ１２４２のビット情報は、ホストの書き込み要求に応じて変更／更新される。例えば、特定のワード線への書き込み動作が２回要求されると、特定のワード線に対するビット情報は“１”から“０”に変更される。ビット情報の変更はバッファメモリ１２４０のプログラムデプスビットマップ１２４２を更新することにより達成される。特定のワード線に対する上位プログラム動作（例えば、第２または第３ページのデータに対するプログラム動作）が要求されたか否かは、アクセスされるページのアドレスを基準に判別される。しかし、特定のワード線に対する上位プログラムの動作が要求されたか否かを判断するための基準はここに開示されたものに限定されない。
【００８６】
ホストの読み取り要求の際、メモリコントローラ１２００は、読み取り要求されたデータが格納されたページに対応するワード線が上位ページのプログラム状態であるか否かを判別する。これは、プログラムデプスビットマップ１２４２に基づいて行われる。プログラムデプスビットマップ１２４２のビット情報がアクセスされるワード線が上位ページのプログラム状態ではないことを示すとき、メモリコントローラ１２００は、読み取り電圧Ｒ４‐３Ｐを用いて読み取り動作を伴う第１読み取りコマンドを不揮発性メモリ装置１４００に出力する。第１読み取りコマンドが入力されると、不揮発性メモリ装置１４００は、読み取り電圧Ｒ４‐３Ｐを用いて読み取り動作を実行する。ここで、第１読み取りコマンドに対応する読み取りシーケンスは、フラグセルの状態を判別する動作を含まない。プログラムデプスビットマップ１２４２のビット情報がアクセスされるワード線が上位ページの状態であることを示すとき、メモリコントローラ１２００は、読み取り電圧Ｒ４‐３Ｐを用いた読み取り動作、読み取り電圧Ｒ２‐３Ｐ、Ｒ６‐３Ｐを用いた読み取り動作、または読み取り電圧Ｒ１‐３Ｐ、Ｒ３‐３Ｐ、Ｒ５‐３Ｐ、Ｒ７‐３Ｐを用いた読み取り動作を伴う第２読み取りコマンドを不揮発性メモリ装置１４００に出力する。
【００８７】
第２読み取りコマンドが入力されると、不揮発性メモリ装置１４００は、読み取り電圧Ｒ４‐３Ｐを使用して読み取り動作を実行するか、読み取り電圧Ｒ２‐３Ｐ、Ｒ６‐３Ｐを使用して読み取り動作を実行するか、読み取り電圧Ｒ１‐３Ｐ、Ｒ３‐３Ｐ、Ｒ５‐３Ｐ、Ｒ７‐３Ｐを使用して読み取り動作を実行する。ここで、第２読み取りコマンドに対応する読み取りシーケンスは、フラグセルの状態を判別する動作を含まない。
【００８８】
読み取り電圧Ｒ４‐３Ｐを用いた読み取り動作は、アクセスされたワード線のページのアドレスが第１ページのアドレスであるときに実行され、読み取り電圧Ｒ２‐３Ｐ、Ｒ６‐３Ｐを用いた読み取り動作は、アクセスされたワード線のページのアドレスが第２ページのアドレスであるときに実行され、読み取り電圧Ｒ１‐３Ｐ、Ｒ３‐３Ｐ、Ｒ５‐３Ｐ、Ｒ７‐３Ｐを用いた読み取り動作は、アクセスされたワード線のページのアドレスが第３ページのアドレスであるときに実行される。
【００８９】
本発明のメモリコントローラ１２００は、アクセスされるワード線に対するプログラムデプス情報に基づいて異なる読み取りコマンドを生成し、不揮発性メモリ装置１４００は、入力された読み取りコマンドに対応する読み取りシーケンスを実行する。この場合、本発明に係るメモリシステムは、各ワード線のプログラム状態を格納するフラグセルを必要としない。これは、フラグセルの情報を判別するのにかかる時間及び／または追加の読み取り動作の実行にかかる時間が要らないことを意味する。したがって、メモリシステムの読み取り性能を向上させることができる。
【００９０】
図１２は、本発明の他の実施形態に係る不揮発性メモリ装置の読み取り方法を概略的に示すフローチャートである。以下、発明の実施形態による不揮発性メモリ装置の読み取り方法を参照図面に基づいて詳細に説明する。
図１２を参照すると、Ｓ４００段階では、不揮発性メモリ装置１４００にメモリコントローラ１２００から読み取りコマンドが入力される。Ｓ４１０段階では、入力された読み取りコマンドが第１読み取りコマンドであるか否か制御ロジック１４４０によって判別される。入力された読み取りコマンドが第１読み取りコマンドであると判別された場合、Ｓ４２０段階に進む。
【００９１】
入力された読み取りコマンドが第１読み取りコマンドであることは、アクセスされるワード線が上位ページのプログラム状態ではないことを意味する。Ｓ４２０段階で、読み取り電圧Ｒ０（図１Ａ参照）を用いた検出動作が実行される。例えば、制御ロジック１４４０は、読み取り電圧Ｒ０が生成されるように電圧発生回路１４３０を制御する。読み取り電圧Ｒ０がアクセスされるワード線に印加された状態で制御ロジック１４４０の制御下にページバッファ回路１４５０を介して検出動作が実行される。Ｓ４３０段階では、検出されたデータは、読み取り要求されたデータとしてメモリコントローラ１２００に出力される。
【００９２】
Ｓ４１０の段階に戻って、入力された読み取りコマンドが第１読み取りコマンドではないものと判別された場合、Ｓ４４０段階に進む。入力された読み取りコマンドが第１読み取りコマンドではないことは、アクセスされるワード線が上位ページのプログラム状態であることを意味する。Ｓ４４０段階で、アクセスされるワード線の読み取り動作が第１ページの読み取り動作であるか否か判別される。即ち、アクセスされるワード線のページのアドレスが第１ページのアドレスであるか否か判別される。
【００９３】
アクセスされるワード線のページのアドレスが第１ページのアドレスである場合は、Ｓ４５０段階に進む。Ｓ４５０段階で、読み取り電圧Ｒ４‐３Ｐを用いた検出動作が実行される。例えば、制御ロジック１４４０は、読み取り電圧Ｒ４‐３Ｐが生成されるように電圧発生回路１４３０を制御する。読み取り電圧Ｒ４‐３Ｐがアクセスされるワード線に印加された状態で制御ロジック１４４０の制御下にページバッファ回路１４５０を介して検出動作が実行される。Ｓ４６０段階では、検出されたデータは、読み取り要求されたデータとしてメモリコントローラ１２００に出力される。
【００９４】
Ｓ４４０の段階に戻って、アクセスされるワード線のページのアドレスが第１ページのアドレスではない場合、Ｓ４７０段階に進む。Ｓ４７０段階では、アクセスされるワード線の読み取り動作が第２ページの読み取り動作であるか否か判別される。即ち、アクセスされるワード線のページのアドレスが第２ページのアドレスであるか否か判別される。アクセスされるワード線のページのアドレスが第２ページのアドレスである場合、Ｓ４８０段階に進む。Ｓ４５０段階で、読み取り電圧Ｒ２‐３Ｐ、Ｒ６‐３Ｐを用いた検出動作が実行される。Ｓ４９０段階で、読み取り電圧Ｒ２‐３Ｐを使用した読み取り動作により読み取られたデータと読み取り電圧Ｒ６‐３Ｐを使用した読み取り動作により読み取られたデータの組み合わせは、読み取り要求されたデータとしてメモリコントローラ１２００に出力される。
【００９５】
Ｓ４７０の段階に戻って、アクセスされるワード線のページのアドレスが第２ページのアドレスではない場合、Ｓ５００段階に進む。Ｓ５００段階で、読み取り電圧Ｒ１‐３Ｐ、Ｒ３‐３Ｐ、Ｒ５‐３Ｐ、Ｒ７‐３Ｐを用いた検出動作が実行される。Ｓ５１０段階で、読み取り電圧Ｒ１‐３Ｐ、Ｒ３‐３Ｐ、Ｒ５‐３Ｐ、Ｒ７‐３Ｐを用いて読み取られたデータの組み合わせは、読み取り要求されたデータとしてメモリコントローラ１２００に出力される。
【００９６】
図１３は、セル当たり４‐ビットのデータを格納する不揮発性メモリ装置のしきい値電圧分布を示す図である。
セル当たり４‐ビットのデータを格納する不揮発性メモリ装置において、メモリセルは、図１３に図示された複数の状態９２〜５５のうちいずれかを有する。各ワード線に接続されたメモリセルには、４‐ページのデータが保存される。例えば、最下位ページのデータ（または、第１ページのデータ）、第１中間ページのデータ（または、第２ページのデータ）、第２中間ページのデータ（または、第３ページのデータ）、最上位ページのデータ（または、第４ページのデータ）が各ワード線に接続されたメモリセルに格納される。図１３に図示されたビットオーダリングは、例示的なものであるのでこれに限定されない。
【００９７】
最下位ページのデータは、選択されたワード線に読み取り電圧Ｒ８‐４Ｐが印加された状態でメモリセルから読み取られたデータである。
第１中間ページのデータは、選択されたワード線に読み取り電圧Ｒ４‐４Ｐが印加された状態でメモリセルから読み取られたデータ及び選択されたワード線に読み取り電圧Ｒ１２‐４Ｐが印加された状態でメモリセルから読み取られたデータの組み合わせである。
【００９８】
第２中間ページのデータは、選択されたワード線に読み取り電圧Ｒ２‐４Ｐが印加された状態でメモリセルから読み取られたデータ、選択されたワード線に読み取り電圧Ｒ６‐４Ｐが印加された状態でメモリセルから読み取られたデータ、選択されたワード線に読み取り電圧Ｒ１０‐４Ｐが印加された状態でメモリセルから読み取られたデータ、そして選択されたワード線に読み取り電圧Ｒ１４‐４Ｐが印加された状態でメモリセルから読み取られたデータの組み合わせである。
【００９９】
最上位ページのデータは、選択されたワード線に読み取り電圧Ｒ１‐４Ｐが印加された状態でメモリセルから読み取られたデータ、選択されたワード線に読み取り電圧Ｒ３‐４Ｐが印加された状態でメモリセルから読み取られたデータ、選択されたワード線に読み取り電圧Ｒ５‐４Ｐが印加された状態でメモリセルから読み取られたデータ、選択されたワード線に読み取り電圧Ｒ７‐４Ｐが印加された状態でメモリセルから読み取られたデータ、選択されたワード線に読み取り電圧Ｒ９‐４Ｐが印加された状態でメモリセルから読み取られたデータ、選択されたワード線に読み取り電圧Ｒ１１‐４Ｐが印加された状態でメモリセルから読み取られたデータ、選択されたワード線に読み取り電圧Ｒ１３‐４Ｐが印加された状態でメモリセルから読み取られたデータ、そして選択されたワード線に読み取り電圧Ｒ１５‐４Ｐが印加された状態でメモリセルから読み取られたデータの組み合わせである。選択されたワード線のどのページのデータが読み取り要求されたか否かは、先に説明したようにページのアドレス情報に基づいて決められる。
【０１００】
各メモリセルに４‐ビットのデータが保存される場合、メモリコントローラ１２００は、各ワード線に対応するビット情報を含むページデプスビットマップ１２４２を管理する。プログラムデプスビットマップ１２４２のビット情報は、ホストの書き込み要求に応じて変更／更新される。例えば、特定のワード線への書き込み動作が２回要求されると、特定のワード線のビット情報は“１”から“０”に変更される。ビット情報の変更はバッファメモリ１２４０のプログラムデプスビットマップ１２４２を更新することにより達成される。特定のワード線に対する上位プログラム動作（例えば、第２、第３、または第４ページのデータに対するプログラム動作）が要求されたか否かは、アクセスされるページのアドレスを基準に判別される。しかし、特定のワード線の上位プログラム動作が要求されたか否かを判断するための基準はここに開示されたものに限定されない。
【０１０１】
ホストの読み取り要求の際、メモリコントローラ１２００は、読み取り要求されたデータが格納されたページに対応するワード線が上位ページのプログラム状態であるか否かを判別する。これは、プログラムデプスビットマップ１２４２に基づいて行われる。プログラムデプスビットマップ１２４２のビット情報がアクセスされるワード線が上位ページのプログラム状態ではないことを示すとき、メモリコントローラ１２００は、読み取り電圧Ｒ８‐４Ｐを用いた読み取り動作を伴う第１読み取りコマンドを不揮発性メモリ装置１４００に出力する。第１読み取りコマンドが入力されると、不揮発性メモリ装置１４００は、読み取り電圧Ｒ８‐３Ｐを用いて読み取り動作を実行する。
【０１０２】
ここで、第１読み取りコマンドに対応する読み取りシーケンスは、フラグセルの状態を判別する動作を含まない。プログラムデプスビットマップ１２４２のビット情報がアクセスされるワード線が上位ページのプログラム状態であることを示すとき、メモリコントローラ１２００は、読み取り電圧Ｒ８‐４Ｐを用いた読み取り動作、読み取り電圧Ｒ４‐４Ｐ、Ｒ１２‐４Ｐを用いた読み取り動作、読み取り電圧Ｒ２‐４Ｐ、Ｒ６‐４Ｐ、Ｒ１０‐４Ｐ、Ｒ１４‐４Ｐを用いた読み取り動作、または読み取り電圧Ｒ１‐４Ｐ、Ｒ３‐４Ｐ、Ｒ５‐４Ｐ、Ｒ７‐４Ｐ、Ｒ９‐４Ｐ、Ｒ１１‐４Ｐ、Ｒ１３‐４Ｐ、Ｒ１５‐４Ｐを用いた読み取り動作を伴う第２読み取りコマンドを不揮発性メモリ装置１４００に出力する。
【０１０３】
第２読み取りコマンドが入力されると、不揮発性メモリ装置１４００は、読み取り電圧Ｒ８‐４Ｐ、読み取り電圧Ｒ４‐４Ｐ、Ｒ１２‐４Ｐ、読み取り電圧Ｒ２‐４Ｐ、Ｒ６‐４Ｐ、Ｒ１０‐４Ｐ、Ｒ１４‐４Ｐ、または読み取り電圧Ｒ１‐４Ｐ、Ｒ３‐４Ｐ、Ｒ５‐４Ｐ、Ｒ７‐４Ｐ、Ｒ９‐４Ｐ、Ｒ１１‐４Ｐ、Ｒ１３‐４Ｐ、Ｒ１５‐４Ｐを利用して読み取り動作を実行する。ここで、第２読み取りコマンドに対応する読み取りシーケンスは、フラグセルの状態を判別する動作を含まない。
【０１０４】
読み取り電圧Ｒ８‐３Ｐを用いた読み取り動作は、アクセスされたワード線のページのアドレスが第１ページのアドレスであるときに実行され、読み取り電圧Ｒ４‐４Ｐ、Ｒ１２‐４Ｐを用いた読み取り動作は、アクセスされたワード線のページのアドレスが第２ページのアドレスであるときに実行され、読み取り電圧Ｒ２‐４Ｐ、Ｒ６‐４Ｐ、Ｒ１０‐４Ｐ、Ｒ１４‐４Ｐを用いた読み取り動作は、アクセスされたワード線のページのアドレスが第３ページのアドレスであるときに実行され、読み取り電圧Ｒ１‐４Ｐ、Ｒ３‐４Ｐ、Ｒ５‐４Ｐ、Ｒ７‐４Ｐ、Ｒ９‐４Ｐ、Ｒ１１‐４Ｐ、Ｒ１３‐４Ｐ、Ｒ１５‐４Ｐを用いた読み取り動作は、アクセスされたワード線のページのアドレスが第４ページのアドレスであるときに実行される。
【０１０５】
本発明のメモリコントローラ１２００は、アクセスされるワード線に対するプログラムデプス情報に基づいて異なる読み取りコマンドを生成し、不揮発性メモリ装置１４００は、入力された読み取りコマンドに対応する読み取りシーケンスを実行する。この場合、本発明に係るメモリシステムは、各ワード線のプログラム状態を格納するフラグセルを必要としない。これは、フラグセルの情報を判別するのにかかる時間及び／または追加の読み取り動作の実行にかかる時間が要らないことを意味する。したがって、メモリシステムの読み取り性能を向上させることができる。
【０１０６】
図１４は、本発明の別の実施形態に係る不揮発性メモリ装置の読み取り方法を概略的に示すフローチャートである。以下、発明の実施形態による不揮発性メモリ装置の読み取り方法を参照図面に基づいて詳細に説明する。
図１４を参照すると、Ｓ６００段階では、不揮発性メモリ装置１４００にメモリコントローラ１２００から読み取りコマンドが入力される。Ｓ６１０段階では、入力された読み取りコマンドが第１読み取りコマンドであるか否か制御ロジック１４４０によって判別される。入力された読み取りコマンドが第１読み取りコマンドであると判別された場合、Ｓ６２０段階に進む。入力された読み取りコマンドが第１読み取りコマンドであることは、アクセスされるワード線が上位ページのプログラム状態ではないことを意味する。
【０１０７】
Ｓ６２０段階で、読み取り電圧Ｒ０（図１Ａ参照）を用いた検出動作が実行される。例えば、制御ロジック１４４０は、読み取り電圧Ｒ０が生成されるように電圧発生回路１４３０を制御する。読み取り電圧Ｒ０がアクセスされるワード線に印加された状態で制御ロジック１４４０の制御下にページバッファ回路１４５０を介して検出動作が実行される。Ｓ６３０段階で、検出されたデータは、読み取り要求されたデータとしてメモリコントローラ１２００に出力される。
【０１０８】
Ｓ６１０の段階に戻って、入力された読み取りコマンドが第１読み取りコマンドではないものと判別された場合、Ｓ６４０段階に進む。入力された読み取りコマンドが第１読み取りコマンドではないことは、アクセスされるワード線が上位ページのプログラム状態であることを意味する。Ｓ６４０段階では、アクセスされるワード線の読み取り動作が、第１ページの読み取り動作であるか否か判別される。即ち、アクセスされるワード線のページのアドレスが、第１ページのアドレスであるか否か判別される。アクセスされるワード線のページのアドレスが、第１ページのアドレスである場合は、Ｓ６５０段階に進む。Ｓ４５０段階で、読み取り電圧Ｒ８‐４Ｐを用いた検出動作が実行される。例えば、制御ロジック１４４０は、読み取り電圧Ｒ８‐４Ｐが生成されるように電圧発生回路１４３０を制御する。
【０１０９】
読み取り電圧Ｒ８‐４Ｐがアクセスされるワード線に印加された状態で制御ロジック１４４０の制御下にページバッファ回路１４５０を介して検出動作が実行される。Ｓ６６０段階で、検出されたデータは、読み取り要求されたデータとしてメモリコントローラ１２００に出力される。
【０１１０】
Ｓ６４０の段階に戻って、アクセスされるワード線のページのアドレスが、第１ページのアドレスではない場合、Ｓ６７０段階に進む。Ｓ６７０段階では、アクセスされるワード線の読み取り動作が第２ページの読み取り動作であるか否か判別される。即ち、アクセスされるワード線のページのアドレスが、第２ページのアドレスであるか否か判別される。アクセスされるワード線のページのアドレスが、第２ページのアドレスである場合、Ｓ６８０段階に進む。Ｓ６８０段階で、読み取り電圧Ｒ４‐４Ｐ、Ｒ１２‐４Ｐを用いた検出動作が実行される。Ｓ６９０段階で、読み取り電圧Ｒ４‐４Ｐを用いて読み取られたデータと読み取り電圧Ｒ１２‐４Ｐを用いて読み取られたデータの組み合わせは、読み取り要求されたデータとしてメモリコントローラ１２００に出力される。
【０１１１】
Ｓ６７０の段階に戻って、アクセスされるワード線のページのアドレスが、第２ページのアドレスではない場合、Ｓ７００段階に進む。Ｓ７００段階では、アクセスされるワード線の読み取り動作が、第３ページの読み取り動作であるか否か判別される。即ち、アクセスされるワード線のページのアドレスが第３ページのアドレスであるか否か判別される。アクセスされるワード線のページのアドレスが第３ページのアドレスである場合は、Ｓ７１０段階に進む。Ｓ７１０段階で、読み取り電圧Ｒ２‐４Ｐ、Ｒ６‐４Ｐ、Ｒ１０‐４Ｐ、Ｒ１４‐４Ｐを用いた検出動作が実行される。
【０１１２】
Ｓ７２０段階で、読み取り電圧Ｒ２‐４Ｐを用いて読み取られたデータ、読み取り電圧Ｒ６‐４Ｐを用いて読み取られたデータ、読み取り電圧Ｒ１０‐４Ｐを用いて読み取られたデータ、読み取り電圧Ｒ１４‐４Ｐを用いて読み取られたデータの組み合わせは、読み取り要求されたデータとしてメモリコントローラ１２００に出力される。
【０１１３】
Ｓ７００段階に戻って、アクセスされるワード線のページのアドレスが第３ページのアドレスではない場合（アクセスされるワード線のページのアドレスが第４ページのアドレス）、Ｓ７３０段階に進む。Ｓ７３０段階で、読み取り電圧Ｒ１‐４Ｐ、Ｒ３‐４Ｐ、Ｒ５‐４Ｐ、Ｒ７‐４Ｐ、Ｒ９‐４Ｐ、Ｒ１１‐４Ｐ、Ｒ１３‐４Ｐ、Ｒ１５‐４Ｐを用いた検出動作が実行される。Ｓ７４０段階で、読み取り電圧Ｒ１‐４Ｐを用いて読み取られたデータ、読み取り電圧Ｒ３‐４Ｐを用いて読み取られたデータ、読み取り電圧Ｒ５‐４Ｐを用いて読み取られたデータ、読み取り電圧Ｒ７‐４Ｐを用いて読み取られたデータ、読み取り電圧Ｒ９‐４Ｐを用いて読み取られたデータ、読み取り電圧Ｒ１１‐４Ｐを用いて読み取られたデータ、読み取り電圧Ｒ１３‐４Ｐを用いて読み取られたデータ、読み取り電圧Ｒ１５‐４Ｐを用いて読み取られたデータの組み合わせは、読み取り要求されたデータとしてメモリコントローラ１２００に出力される。
【０１１４】
図１５は、本発明の他の実施形態に係る図２に図示された不揮発性メモリ装置を概略的に示すブロック図である。
図１５を参照すると、不揮発性メモリ装置１４００ｂは、メモリセルアレイ１４１０ｂ、アドレスデコーダ１４２０ｂ、電圧発生器１４３０ｂ、制御ロジック１４４０ｂ、ページバッファ回路１４５０ｂ及び入出力インターフェース１４６０ｂを含む。図１５に図示された不揮発性メモリ装置１４００ｂは、メモリセルアレイ１４１０ｂを除けば、図５に示されたものと実質的に同じであるので、それについての説明は省略する。
【０１１５】
メモリセルアレイ１４１０ｂは、３次元のメモリセルアレイであり、複数のメモリブロックＢＬＫ１〜ＢＬＫｚを含む。それぞれのメモリブロックは、３次元構造（または垂直構造）を有することができる。２次元構造（または水平構造）を有するメモリブロックは、メモリセルが基板と水平方向に形成される。しかし、３次元構造を有するメモリブロックは、メモリセルが基板と垂直方向に形成される。それぞれのメモリブロックは、不揮発性メモリ装置１４００ｂの消去単位をなす。
【０１１６】
図１６は、図１５に図示されたメモリブロックＢＬＫ１の３次元構造を例示的に示した斜視図である。図１６を参照すると、メモリブロックＢＬＫ１は、基板ＳＵＢと垂直方向に形成されている。基板ＳＵＢには、ｎ＋ドーピング領域が形成される。基板ＳＵＢ上にはゲート電極膜（ｇａｔｅ  ｅｌｅｃｔｒｏｄｅ  ｌａｙｅｒ）と絶縁膜（ｉｎｓｕｌａｔｉｏｎ  ｌａｙｅｒ）が交互に蒸着される。そして、ゲート電極膜（ｇａｔｅ  ｅｌｅｃｔｒｏｄｅ  ｌａｙｅｒ）と絶縁膜（ｉｎｓｕｌａｔｉｏｎ  ｌａｙｅｒ）との間には、電荷保存膜（ｃｈａｒｇｅ  ｓｔｏｒａｇｅ  ｌａｙｅｒ）が形成される。
【０１１７】
ゲート電極膜と絶縁膜を垂直方向にパターニング（ｖｅｒｔｉｃａｌ  ｐａｔｔｅｒｎｉｎｇ）すると、Ｖ字型のピラー（ｐｉｌｌａｒ）が形成される。ピラーはゲート電極膜と絶縁膜を貫通して基板ＳＵＢと接続される。ピラー（Ｐｉｌｌａｒ）の外郭部分Ｏは、チャンネル半導体で構成でき、内部Ｉは、酸化シリコン（Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ）のような絶縁材料で構成することができる。
【０１１８】
続いて、図１６を参照すると、メモリブロックＢＬＫ１のゲート電極膜（ｇａｔｅ  ｅｌｅｃｔｒｏｄｅ  ｌａｙｅｒ）は、接地選択線ＧＳＬ、複数のワード線ＷＬ１〜ＷＬ８、そしてストリング選択線ＳＳＬに接続される。そして、メモリブロックＢＬＫ１のピラー（ｐｉｌｌａｒ）は、複数のビット線ＢＬ１〜ＢＬ３と接続される。図１６は、単一のメモリブロックＢＬＫ１が２つの選択線ＧＳＬ、ＳＳＬ、８つのワード線ＷＬ１〜ＷＬ８、そして３つのビット線ＢＬ１〜ＢＬ３を有するものとして示されているが、実際にはこれよりも増減することができる。
【０１１９】
図１７は、図１６に図示されたメモリブロックＢＬＫ１の等価回路図である。図１７を参照すると、ビット線ＢＬ１〜ＢＬ３と共通ソース線ＣＳＬとの間にはＮＡＮＤ型ストリングＮＳ１１〜ＮＳ３３が接続されている。それぞれのＮＡＮＤ型ストリング（例えば、ＮＳ１１）は、ストリング選択トランジスタＳＳＴ、複数のメモリセルＭＣ１〜ＭＣ８、接地選択トランジスタＧＳＴを含む。
【０１２０】
ストリング選択トランジスタＳＳＴは、ストリング選択線（Ｓｔｒｉｎｇ  Ｓｅｌｅｃｔｉｏｎ  Ｌｉｎｅ；ＳＳＬ１〜ＳＳＬ３）に接続されている。複数のメモリセルＭＣ１〜ＭＣ８は、それぞれ対応するワード線ＷＬ１〜ＷＬ８に接続されている。そして、接地選択トランジスタＧＳＴは、接地選択線（Ｇｒｏｕｎｄ  Ｓｅｌｅｃｔｉｏｎ  Ｌｉｎｅ；ＧＳＬ）に接続されている。ストリング選択トランジスタＳＳＴはビット線（ＢＬ）に接続され、接地選択トランジスタＧＳＴは共通ソース線（ＣＳＬ；Ｃｏｍｍｏｎ  Ｓｏｕｒｃｅ  Ｌｉｎｅ）に接続されている。
【０１２１】
続いて、図１７を参照すると、同じ高さのワード線（例えば、ＷＬ１）は共通で接続され、ストリング選択線ＳＳＬ１ＳＳＬ３は分離されている。第１ワード線ＷＬ１に接続され、ＮＡＮＤ型ストリングＮＳ１１、ＮＳ１２、ＮＳ１３に属しているメモリセルをプログラムする場合には、第１ワード線ＷＬ１と第１ストリング選択線ＳＳＬ１が選択される。
【０１２２】
図１８は、本発明の実施形態に係るコンピューティングシステムを概略的に示すブロック図である。コンピューティングシステムは、処理ユニット２１０１、ユーザインターフェース２２０２、ベースバンドチップセット（ｂａｓｅ  ｂａｎｄ  ｃｈｉｐ  ｓｅｔ）のようなモデム２３０３、メモリコントローラ２４０４及びストレージ媒体２５０５を含む。
【０１２３】
メモリコントローラ２４０４は、図３に示されたものと実質的に同一に構成され、ストレージ媒体２５０５は、図５に示された不揮発性メモリ装置で構成できる。例えば、メモリコントローラ２４０４は、ホストの書き込み要求に基づいてプログラムデプスマップを管理するように構成できる。プログラムデプスマップは、不揮発性メモリ装置のそれぞれのワード線が下位ページのプログラム状態（例えば、ＬＳＢページのプログラム状態）であるか、上位ページのプログラム状態（例えば、セル当たり３‐ビットのデータを格納する不揮発性メモリ装置の場合、中間／ＭＳＢページのプログラム状態またはセル当たり４‐ビットのデータを格納する不揮発性メモリ装置の場合、第１中間／第２中間／ＭＳＢページのプログラム状態）であるか否かを示す情報を含む。
【０１２４】
プログラムデプスマップは、ホストの読み取り要求のときに参照される。例えば、プログラムデプスマップは、ホストの読み取り要求に対応するワード線が下位ページのプログラム状態であるか、上位ページのプログラム状態であるか否かを判別するために使用され、メモリコントローラ２４０４は、異なる読み取りコマンドのうち、判別結果に対応する読み取りコマンドを不揮発性メモリ装置に出力する。
【０１２５】
ここで、異なる読み取りコマンドは、ワード線が下位ページのプログラム状態にあるときに、読み取り動作を示す第１読み取りコマンドとワード線が上位ページのプログラム状態にあるときに、読み取り動作を示す第２読み取りコマンドを含む。第１読み取りコマンドまたは第２読み取りコマンドが入力されると、不揮発性メモリ装置は、図９、図１２、または図１４を参照して説明されたものと実質的に同一に読み取り動作を実行する。
【０１２６】
本発明の場合、フラグセルを用いた読み取り方式と比べて見ると、フラグセルから読み取られたデータは、上位ページのプログラム状態であるか否かを判別するための時間ｔＭＦＣが要求されない。したがって、読み取り性能が向上する。
ストレージ媒体２５０５には、処理ユニット２１０１によって処理された／処理されるＮ‐ビットのデータ（Ｎは１またはそれより大きい整数）がメモリコントローラ２４０４を介して保存される。コンピューティングシステムがモバイル装置である場合には、コンピューティングシステムの動作電圧を供給するためのバッテリ２６０６がさらに提供される。図面には示されていないが、本発明に係るコンピューティングシステムには、アプリケーションチップセット（ａｐｐｌｉｃａｔｉｏｎ  ｃｈｉｐ  ｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭなどがさらに提供できる。
【０１２７】
図１９は、本発明の実施形態に係る半導体ドライブを概略的に示すブロック図である。
図１９を参照すると、半導体ドライブ（ＳＳＤ）４０００は、ストレージ媒体４１００とコントローラ４２００を含む。ストレージ媒体４１００は、複数のチャンネルＣＨ０〜ＣＨｎ‐１を介してコントローラ４２００と接続される。各チャンネルには、複数の不揮発性メモリが共通に接続される。
【０１２８】
コントローラ４２００は、図３に示されたものと実質的に同一に構成され、ストレージ媒体４１００の各不揮発性メモリ装置は、図５に示された不揮発性メモリ装置で構成できる。例えば、コントローラ４２００は、ホストの書き込み要求に基づいてプログラムデプスマップを管理するように構成できる。プログラムデプスマップは、不揮発性メモリ装置のそれぞれのワード線が下位ページのプログラム状態（例えば、ＬＳＢページのプログラム状態）であるか、上位ページのプログラム状態（例えば、セル当たり３‐ビットのデータを格納する不揮発性メモリ装置の場合、中間／ＭＳＢページのプログラム状態またはセル当たり４‐ビットのデータを格納する不揮発性メモリ装置の場合、第１中間／第２中間／ＭＳＢページのプログラム状態）であるか否かを示す情報を含む。
【０１２９】
プログラムデプスマップは、ホストの読み取り要求のときに参照される。例えば、プログラムデプスマップは、ホストの読み取り要求に対応するワード線が下位ページのプログラム状態であるか、上位ページのプログラム状態であるか否かを判別するために使用され、コントローラ４２００は、異なる読み取りコマンドのうち、判別結果に対応する読み取りコマンドを不揮発性メモリ装置に出力する。
【０１３０】
ここで、異なる読み取りコマンドは、ワード線が下位ページのプログラム状態にあるときに、読み取り動作を示す第１読み取りコマンドと、ワード線が上位ページのプログラム状態にあるときに、読み取り動作を示す第２読み取りコマンドとを含む。第１読み取りコマンドまたは第２読み取りコマンドが入力されると、不揮発性メモリ装置は、図９、図１２、または図１４を参照して説明したものと実質的に同一な読み取り動作を実行する。
本発明の場合に、フラグセルを用いた読み取り方式と比べて見ると、フラグセルから読み取られたデータは、上位ページのプログラム状態であるか否かを判別するための時間ｔＭＦＣが要求されない。したがって、読み取り性能が向上する。
【０１３１】
図２０は、図１９に図示された半導体ドライブを用いたストレージを概略的に示すブロック図であり、図２１は、図１９に示された半導体ドライブを用いたストレージサーバを概略的に示すブロック図である。
【０１３２】
本発明の実施形態に係る半導体ドライブ４０００は、ストレージを構成するために使用することができる。図２０に示すように、ストレージは、図１９で説明したものと実質的に同一に構成されている複数の半導体ドライブを含む。本発明の実施形態に係る半導体ドライブ４０００は、ストレージサーバを構成するために使用することができる。
【０１３３】
図２１に示すように、ストレージサーバは、図１９で説明したものと実質的に同一に構成されている複数の半導体ドライブ４０００及びサーバ４０００Ａを含む。また、この技術分野でよく知られているＲＡＩＤコントローラ４０００Ｂは、ストレージサーバに提供される。
【０１３４】
図２２は、本発明による組み込みストレージを概略的に示すブロック図である。図２２を参照すると、組み込みストレージ５０００は、少なくとも一つのＮＡＮＤ型フラッシュメモリ装置５１００とコントローラ５２００とを含む。組込みストレージ５０００は、ＭＭＣ４．４（ｅＭＭＣ）規格を支援する。
【０１３５】
ＮＡＮＤ型フラッシュメモリ装置５１００は、ＳＤＲ（Ｓｉｎｇ  Ｄａｔａ  Ｒａｔｅ）ＮＡＮＤ型またはＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）ＮＡＮＤ型からなる。例示的な実施形態において、ＮＡＮＤ型フラッシュメモリ装置５１００は、単品のＮＡＮＤ型フラッシュメモリ装置を含む。ここで、単品のＮＡＮＤ型フラッシュメモリ装置は、単一のパッケージ（例えば、ＦＢＧＡ、Ｆｉｎｅ‐ｐｉｔｃｈ  Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）に積層されて実装される。
【０１３６】
コントローラ５２００は、図３に示されたものと実質的に同一に構成され、ＮＡＮＤ型フラッシュメモリ装置５１００は、図５に示された不揮発性メモリ装置で構成される。例えば、コントローラ５２００は、ホストの書き込み要求に基づいてプログラムデプスマップを管理するように構成できる。プログラムデプスマップは、不揮発性メモリ装置５１００のそれぞれのワード線が下位ページのプログラム状態（例えば、ＬＳＢページのプログラム状態）であるか、上位ページのプログラム状態（例えば、セル当たり３‐ビットのデータを格納する不揮発性メモリ装置の場合、中間／ＭＳＢページのプログラム状態またはセル当たり４‐ビットのデータを格納する不揮発性メモリ装置の場合、第１中間／第２中間／ＭＳＢページのプログラム状態）であるか否かを示す情報を含む。
【０１３７】
プログラムデプスマップは、ホストの読み取り要求のときに参照される。例えば、プログラムデプスマップは、ホストの読み取り要求に対応するワード線が下位ページのプログラム状態であるか、上位ページのプログラム状態であるか否かを判別するために使用され、コントローラ５２００は、異なる読み取りコマンドのうち、判別結果に対応する読み取りコマンドを不揮発性メモリ装置５１００に出力する。
【０１３８】
ここで、異なる読み取りコマンドは、ワード線が上位ページのプログラム状態にあるとき、読み取り動作を示す第１読み取りコマンドと、ワード線が上位ページのプログラム状態にあるとき、読み取り動作を示す第２読み取りコマンドを含む。第１読み取りコマンドまたは第２読み取りコマンドが入力されると、不揮発性メモリ装置５１００は、図９、図１２、または図１４を参照して説明したものと実質的に同一の読み取り動作を実行する。本発明の場合、フラグセルを用いた読み取り方式と比べて見ると、フラグセルから読み取られたデータは、上位ページのプログラム状態であるか否かを判別するための時間ｔＭＦＣが要求されない。したがって、読み取り性能が向上する。
【０１３９】
メモリコントローラ５２００は、複数のチャンネルを介してフラッシュメモリ装置５１００に接続される。コントローラ５２００は、少なくとも一つのコントローラ・コア５２１０、ホストインターフェース５２２０及びＮＡＮＤ型インターフェース５２３０を含む。少なくとも一つのコントローラ・コア５２１０は、組み込みストレージ５０００の諸動作を制御する。ホストインターフェース５２２０は、コントローラ５２１０とホストとのインターフェースを実行する。ＮＡＮＤ型インターフェース５２３０は、ＮＡＮＤ型フラッシュメモリ装置５１００とコントローラ５２００とのインターフェースを実行する。例示的な実施形態において、ホストインターフェース５２２０は、並列インターフェース（例えば、ＭＭＣインターフェース）である。他の実施形態において、組み込みストレージ５０００のホストインターフェース５２２０は、直列インターフェース（例えば、ＵＨＳ‐II、ＵＦＳインターフェース）である。
【０１４０】
組込みストレージ５０００は、ホストから電源電圧Ｖｃｃ、Ｖｃｃｑが提供される。ここで、第１電源電圧（Ｖｃｃ：３．３Ｖ）は、ＮＡＮＤ型フラッシュメモリ装置５１００及びＮＡＮＤ型インターフェース５２３０に提供され、第２電源電圧（Ｖｃｃｑ：１．８Ｖ／３．３Ｖ）は、コントローラ５２００に提供される。例示的な実施形態において、モビＮＡＮＤ５０００は、外部の高電圧Ｖｐｐがオプションとして提供できる。本発明に係る組込みストレージ５０００は、大容量のデータを格納するために有利であるだけではなく、優れた読み取り動作特性を有する。本発明の実施形態による組込みストレージ５０００は、小型、低消費電力が要求されるモバイル製品（例えば、ギャラクシーＳ、ギャラクシーノート、ｉＰｈｏｎｅなど）に応用可能である。
【０１４１】
図２３は、本発明に係る通信装置を概略的に示すブロック図である。図２３を参照すると、モバイルデバイス６０００は、通信ユニット６１００、コントローラ６２００、メモリユニット６３００、ディスプレイユニット６４００、タッチスクリーンユニット６５００及びオーディオユニット６６００を含む。メモリユニット６３００は、少なくとも一つのＤＲＡＭ６３１０、少なくとも一つのＯｎｅＮＡＮＤ６３２０及び少なくとも一つのモビＮＡＮＤ（または、組み込みストレージ）６３３０を含む。
【０１４２】
モバイルデバイスに関するより詳細な内容は、米国公開番号ＵＳ２０１０／００１００４０、ＵＳ２０１０／００６２７１５、ＵＳ２０１０／０３０９２３７及びＵＳ２０１０／０３１５３２５に説明されている。
【０１４３】
図２４は、本発明の実施形態に係る半導体ドライブが適用されるシステムを概略的に示す図である。
図２４に示すように、本発明の実施形態に係る半導体ドライブは、メールサーバ８１００にも適用することができる。
【０１４４】
図２５は、本発明の実施形態に係るメモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）を概略的に示すブロック図である。
メモリカードは、例えば、ＭＭＣカード、ＳＤカード、マルチユース（ｍｕｌｔｉｕｓｅ）カード、マイクロＳＤカード、メモリスティック、コンパクトＳＤカード、ＩＤカード、ＰＣＭＣＩＡカード、ＳＳＤカード、チップカード（ｃｈｉｐｃａｒｄ）、スマートカード（ｓｍａｒｔｃａｒｄ）、ＵＳＢカードなどからなる。
【０１４５】
図２５を参照すると、メモリカードは、外部とのインターフェースを実行するインターフェース部９２２１、バッファメモリを有しメモリカードの動作を制御するコントローラ９２２２、１つまたは複数の不揮発性メモリ装置９２０７を含む。コントローラ９２２２は、プロセッサとして不揮発性メモリ装置９２０７の書き込み動作及び読み取り動作を制御する。具体的には、コントローラ９２２２は、データバスＤＡＴＡとアドレスバス（ＡＤＤＲＥＳＳ）を介して不揮発性メモリ装置９２０７及びインターフェース部９２２１とカップリングされている。インターフェース部９２２１は、ホストとメモリカードとの間でデータのやりとりを行うためのカードプロトコル（例えば、ＳＤ／ＭＭＣ）を介してホストとインターフェースする。
【０１４６】
コントローラ９２２２は、図３に示されたものと実質的に同一に構成され、不揮発性メモリ装置９２０７は、図５に示された不揮発性メモリ装置で構成される。例えば、コントローラ９２２２は、ホストの書き込み要求に基づいてプログラムデプスマップを管理するように構成できる。プログラムデプスマップは、不揮発性メモリ装置９２０７のそれぞれのワード線が下位ページのプログラム状態（例えば、ＬＳＢページのプログラム状態）であるか、上位ページのプログラム状態（例えば、セル当たり３‐ビットのデータを格納する不揮発性メモリ装置の場合、中間／ＭＳＢページのプログラム状態またはセル当たり４‐ビットのデータを格納する不揮発性メモリ装置の場合、第１中間／第２中間／ＭＳＢページのプログラム状態）であるか否かを示す情報を含む。
【０１４７】
プログラムデプスマップは、ホストの読み取り要求のときに参照される。例えば、プログラムデプスマップは、ホストの読み取り要求に対応するワード線が下位ページのプログラム状態であるか、上位ページのプログラム状態であるか否かを判別するために使用され、コントローラ９２２２は、異なる読み取りコマンドのうち、判別結果に対応する読み取りコマンドを不揮発性メモリ装置９２０７に出力する。
【０１４８】
ここで、異なる読み取りコマンドは、ワード線が上位ページのプログラム状態にあるとき、読み取り動作を示す第１読み取りコマンドと、ワード線が上位ページのプログラム状態にあるとき、読み取り動作を示す第２読み取りコマンドとを含む。第１読み取りコマンドまたは第２読み取りコマンドが入力されると、不揮発性メモリ装置５１００は、図９、図１２、または図１４を参照して説明したものと実質的に同一の読み取り動作を実行する。本発明の場合、フラグセルを用いた読み取り方式と比べて見ると、フラグセルから読み取られたデータは、上位ページのプログラム状態であるか否かを判別するための時間ｔＭＦＣが要求されない。したがって、読み取り性能が向上する。
【０１４９】
図２６は、本発明の実施形態に係るデジタルスチルカメラ（ｄｉｇｉｔａｌ  ｓｔｉｌｌ  ｃａｍｅｒａ）を概略的に示すブロック図である。
図２６を参照すると、デジタルスチルカメラは、ボディ９３０１、スロット９３０２、レンズ９３０３、ディスプレイ部９３０８、シャッタボタン９３１２、ストロボ（ｓｔｒｏｂｅ）９３１８などを含む。特に、スロット９３０８にはメモリカード９３３１を挿入することができ、メモリカード９３３１は図２で説明したメモリコントローラと不揮発性メモリ装置とを含む。
【０１５０】
メモリコントローラは、図３に示したものと実質的に同一に構成され、不揮発性メモリ装置は、図５に示した不揮発性メモリ装置で構成される。例えば、メモリコントローラは、ホストの書き込み要求に基づいてプログラムデプスマップを管理するように構成できる。プログラムデプスマップは、不揮発性メモリ装置のそれぞれのワード線が下位ページのプログラム状態（例えば、ＬＳＢページのプログラム状態）であるか、上位ページのプログラム状態（例えば、セル当たり３‐ビットのデータを格納する不揮発性メモリ装置の場合、中間／ＭＳＢページのプログラム状態またはセル当たり４‐ビットのデータを格納する不揮発性メモリ装置の場合、第１中間／第２中間／ＭＳＢページのプログラム状態）であるか否かを示す情報を含む。
【０１５１】
プログラムデプスマップは、ホストの読み取り要求のときに参照される。例えば、プログラムデプスマップは、ホストの読み取り要求に対応するワード線が下位ページのプログラム状態であるか、上位ページのプログラム状態であるか否かを判別するために使用され、メモリコントローラは、異なる読み取りコマンドのうち、判別結果に対応する読み取りコマンドを不揮発性メモリ装置に出力する。
【０１５２】
ここで、異なる読み取りコマンドは、ワード線が下位ページのプログラム状態にあるとき、読み取り動作を示す第１読み取りコマンドと、ワード線が上位ページのプログラム状態にあるとき、読み取り動作を示す第２読み取りコマンドとを含む。第１読み取りコマンドまたは第２読み取りコマンドが入力されると、不揮発性メモリ装置５１００は、図９、図１２、または図１４を参照して説明したものと実質的に同一の読み取り動作を実行する。本発明の場合、フラグセルを用いた読み取り方式と比べて見ると、フラグセルから読み取られたデータは、上位ページのプログラム状態であるか否かを判別するための時間ｔＭＦＣが要求されない。したがって、読み取り性能が向上する。
【０１５３】
メモリカード９３３１が接触型（ｃｏｎｔａｃｔ  ｔｙｐｅ）である場合には、メモリカード９３３１がスロット９３０８に挿入されるときメモリカード９３３１と回路基板上の特定の電気回路が電気的に接触する。メモリカード９３３１が非接触型（ｎｏｎ‐ｃｏｎｔａｃｔｔｙｐｅ）である場合には、無線信号を介してメモリカード９３３１がアクセスされる。
【０１５４】
図２７は、図２５のメモリカードが使用される様々な応用分野を示す図である。
図２７を参照すると、メモリカード９３３１は、ビデオカメラＶＣ、テレビＴＶ、オーディオデバイスＡＤ、ゲーム機器ＧＭ、電子音楽装置ＥＭＤ、携帯電話ＨＰ、コンピュータＣＰ、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ボイスレコーダ（ｖｏｉｃｅ  ｒｅｃｏｒｄｅｒ）ＶＲ、ＰＣカードＰＣＣなどに使用することができる。
【０１５５】
本発明の実施形態において、メモリセルは可変抵抗メモリセルで構成でき、例示的な可変抵抗メモリセル及びそれを含むメモリ装置は、米国特許番号第７５２９１２４号に掲載されている。
本発明の他の実施形態において、メモリセルは、電荷保存層を有する多様なセル構造のうちいずれかを使用して具現できる。電荷保存層を有するセル構造は電荷トラップ層を利用する電荷トラップフラッシュ構造、アレイが多層に積層されるスタックフラッシュ構造、ソース／ドレインのないフラッシュ構造、ピンタイプフラッシュ構造などを含む。
電荷保存層として電荷トラップフラッシュ構造を持つメモリ装置は、米国特許第６８５８９０６号、米国公開特許第２００４‐０１６９２３８号及び米国公開特許第２００６‐０１８０８５１号に掲載されている。ソース／ドレインのないフラッシュ構造は、大韓民国特許第６７３０２０号に掲載されている。
【０１５６】
本発明に係るフラッシュメモリ装置及び／またはメモリコントローラは、多様な形態のパッケージを利用して実装することができる。例えば、本発明に係るフラッシュメモリ装置及び／またはメモリコントローラは、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ‐Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ‐Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔ  ｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔ  ｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  ＳｍａｌｌＯｕｔｌｉｎｅ（ＴＳＯＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ‐ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ‐Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）などのようなパッケージを使用して実装することができる。
【０１５７】
本発明の技術的思想を逸脱しない範囲で、本発明の構造を多様に変更または修正できることは、この技術分野に詳しい者には自明である。上述した内容を考慮すると、例えば、本発明の修正及び変更の内容が本発明の請求項と均等範囲に属している場合、本発明に含まれる。
【符号の説明】
【０１５８】
１２００・・・メモリコントローラ
１４００・・・不揮発性メモリ装置
１４１０・・・メモリセルアレイ
１４２０・・・アドレスデコーダ
１４３０・・・電圧発生器
１４４０・・・制御ロジック
１４５０・・・ページバッファ回路
１４６０・・・入出力インターフェース
１６００・・・ホスト
５２２０・・・ホストインターフェース
５２１０・・・コントローラ・コア
５２３０・・・ＮＡＮＤ型インターフェース
６１００・・・通信ユニット
６３００・・・メモリユニット
６４００・・・ディスプレイユニット
６５００・・・タッチスクリーンユニット
６６００・・・オーディオユニット
【図１Ａ】
2014175040.tif 000003
【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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