(57)【要約】【課題】自己整合技術により形成されるコンタクト孔が所定の位置よりずれて形成された場合においても、コンタクトとゲート電極とのショートマージンを確保し両者間の短絡を抑制する半導体装置およびその製造方法を提供する。【解決手段】半導体基板ＳＵＢと、ゲート電極ＧＥと、絶縁層ＩＬと、層間絶縁膜ＩＩ１とを備える。上記ゲート電極ＧＥは、第１の電極層ＰＳと、第１の電極層ＰＳの上に形成される第２の電極層ＷＳとを含む。層間絶縁膜ＩＩ１には、ゲート電極ＧＥの真上に位置する部分を有するコンタクトホールＳＡが形成される。上記絶縁層ＩＬと層間絶縁膜ＩＩ１とは互いに異なる材質である。第２の電極層ＷＳの幅は、絶縁層ＩＬの幅よりも細い。【選択図】図６
2014175647.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記主表面に形成され、第１の電極層と、前記第１の電極層の上に形成される第２の電極層とを含むゲート電極と、
前記ゲート電極上に形成される絶縁層と、
前記ゲート電極と前記絶縁層とを覆うように前記主表面上に形成され、前記ゲート電極の真上に位置する部分を有するコンタクトホールが形成される層間絶縁膜とを備え、
前記絶縁層と前記層間絶縁膜とは互いに異なる材質であり、
前記第２の電極層の幅は、前記絶縁層の幅よりも細い、半導体装置。
【請求項２】
前記第１の電極層の幅は、前記絶縁層の幅以上である、請求項１に記載の半導体装置。
【請求項３】
前記絶縁層の上面の全体が曲面形状である、請求項１に記載の半導体装置。
【請求項４】
前記コンタクトホールは前記絶縁層を部分的に削ることにより前記絶縁層にエッチング面を形成するように形成され、
前記エッチング面は前記主表面に垂直な方向に関して前記半導体基板側に凸の曲面形状である、請求項１に記載の半導体装置。
【請求項５】
前記コンタクトホールの真下に位置するように前記主表面に形成されるソース／ドレイン領域となる不純物領域と、
前記不純物領域と前記コンタクトホールとの間に形成されるプラグ導電層とをさらに備える、請求項１に記載の半導体装置。
【請求項６】
前記プラグ導電層の最上面は、前記第２の電極層の最上面よりも上側でありかつ前記絶縁層の最上面よりも下側に位置する、請求項５に記載の半導体装置。
【請求項７】
主表面を有する半導体基板を準備する工程と、
前記主表面に、第１の電極層と、前記第１の電極層の上に形成される第２の電極層とを含むゲート電極を形成する工程と、
前記ゲート電極上に絶縁層を形成する工程と、
前記ゲート電極と前記絶縁層とを覆うように前記主表面上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の前記ゲート電極の真上に位置する部分を含む部分にコンタクトホールを形成する工程とを備え、
前記絶縁層と前記層間絶縁膜とは互いに異なる材質から形成され、
前記第２の電極層は、前記絶縁層の幅よりも細い幅を有するように形成される、半導体装置の製造方法。
【請求項８】
前記第１の電極層の幅は、前記絶縁層の幅以上となるように形成される、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記絶縁層の上面の全体が曲面形状であり、
前記曲面形状は、前記絶縁層がドライエッチングされることにより形成される、請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記コンタクトホールは前記絶縁層を部分的に削ることにより前記絶縁層にエッチング面を形成するように形成され、
前記エッチング面は前記主表面に垂直な方向に関して前記半導体基板側に凸の曲面形状である、請求項７に記載の半導体装置の製造方法。
【請求項１１】
ＣＦ4を含有するガスを用いて前記第２の電極層の幅が前記絶縁層の幅よりも細くなるように前記第２の電極層の側部がエッチングされる、請求項７に記載の半導体装置の製造方法。
【請求項１２】
前記主表面にソース／ドレイン領域となる不純物領域を形成する工程と、
前記不純物領域と電気的に接続するように前記主表面上にプラグ導電層を形成する工程とをさらに備え、
前記コンタクトホールは、前記プラグ導電層に達するように形成される、請求項７に記載の半導体装置の製造方法。
【請求項１３】
前記プラグ導電層を形成する工程では、前記プラグ導電層の最上面が、前記第２の電極層の最上面よりも上側でありかつ前記絶縁層の最上面よりも下側に位置するように形成される、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記プラグ導電層を形成する工程は、
前記ゲート電極と前記絶縁層とを覆うように前記主表面上に導電層を形成する工程と、
前記不純物領域と前記コンタクトホールとの間において残存するように前記導電層をエッチバックする工程とを含む、請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
高集積化および微細化により、半導体装置を構成する微細素子が複数、平面視において重なるよう多層化する傾向が強まっている。半導体装置の多層化に伴い、半導体基板の表面上に形成されるトランジスタのゲート電極と、当該トランジスタより上側の層とが、プラグと呼ばれる接続層およびコンタクトと呼ばれる導電層により電気的に接続される技術が往々にして用いられる。
【０００３】
また高集積化および微細化により、半導体基板の表面上に形成される複数のトランジスタの間の領域が狭くなる。このため加工の位置合わせ精度次第では、複数のトランジスタの間の領域の真上に形成されるべきコンタクトが所望の位置に対してずれた位置に形成される可能性が高くなる。コンタクトがずれた位置に形成されれば、コンタクトと当該コンタクトに隣り合うゲート電極とが短絡を起こす可能性がある。
【０００４】
以上のような不具合を抑制するために、コンタクトを形成するための開口部の形成は、従来の通常の写真製版技術に代わり、形成される薄膜の材質間のエッチング選択比の違いを利用した自己整合と呼ばれる技術によりなされるケースが増えている。自己整合により開口部を形成する技術は、たとえば特開２００３−１００７６９号公報（特許文献１）に開示されている。
【０００５】
なおゲート電極は、その抵抗値を下げるために、たとえば多結晶シリコン膜と高融点金属のシリサイド膜との２層が積層された構成が用いられることが多い。このような技術は、たとえば特開２０００−１３３８０２号公報（特許文献２）に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１００７６９号公報
【特許文献２】特開２０００−１３３８０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１では、自己整合技術により形成されるコンタクト孔が、隣り合う１対のゲート電極に挟まれる領域の中央に位置するように形成されることを前提とした記載がなされており、コンタクト孔が所望の位置に対して左右方向にずれる場合について何ら考慮されていない。特許文献１においてコンタクト孔が左右方向にずれて形成されれば、コンタクト孔内の導電層とゲート電極とが短絡を起こす可能性がある。また特許文献２においては多結晶シリコン膜とシリサイド膜との２層構造について記載されるに過ぎず、そもそも自己整合技術を用いて形成された半導体装置に関する記載がない。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、半導体装置は、半導体基板と、ゲート電極と、絶縁層と、層間絶縁膜とを備える。上記ゲート電極は、第１の電極層と、第１の電極層の上に形成される第２の電極層とを含む。層間絶縁膜には、ゲート電極の真上に位置する部分を有するコンタクトホールが形成される。上記絶縁層と層間絶縁膜とは互いに異なる材質である。第２の電極層の幅は、絶縁層の幅よりも細い。
【００１０】
他の実施の形態によれば、半導体装置の製造方法は、まず半導体基板の主表面に、第１の電極層と、第１の電極層の上に形成される第２の電極層とを含むゲート電極が形成される。ゲート電極上に絶縁層が形成され、ゲート電極と絶縁層とを覆うように主表面上に層間絶縁膜が形成される。層間絶縁膜のゲート電極の真上に位置する部分にコンタクトホールが形成される。上記絶縁層と層間絶縁膜とは互いに異なる材質である。第２の電極層の幅は、絶縁層の幅よりも細い。
【発明の効果】
【００１１】
一実施の形態および他の実施の形態によれば、自己整合技術を用いて、短絡が抑制された信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】一実施の形態に係る半導体装置の概略平面図である。
【図２】一実施の形態に係る半導体装置を構成するメモリセルの等価回路図である。
【図３】図２の等価回路を具体的に説明するための概略断面図である。
【図４】メモリ領域におけるおおむね層間絶縁膜ＩＩ３と同一の層の構成を示す概略平面図（Ａ）と、メモリ領域におけるおおむね層間絶縁膜ＩＩ３およびそれより下側の各層のドライバトランジスタおよびアクセストランジスタの全体的な配置を示す概略平面図（Ｂ）と、である。
【図５】図３および図４のＶ−Ｖ線に沿う、メモリ領域を図３に直交する方向から見た概略断面図である。
【図６】一実施の形態の構成の第１例を図５より一般的に示した概略断面図である。
【図７】一実施の形態の構成の第２例を図５より一般的に示した概略断面図である。
【図８】一実施の形態における半導体装置の製造方法の第１工程を示す概略断面図である。
【図９】一実施の形態における半導体装置の製造方法の第２工程を示す概略断面図である。
【図１０】一実施の形態の図６に示す第１例における半導体装置の製造方法の第３工程を示す概略断面図である。
【図１１】一実施の形態の図７に示す第２例における半導体装置の製造方法の第３工程を示す概略断面図である。
【図１２】一実施の形態における半導体装置の製造方法の、図１０に続く第４工程を示す概略断面図である。
【図１３】一実施の形態における半導体装置の製造方法の第５工程を示す概略断面図である。
【図１４】一実施の形態における半導体装置の製造方法の第６工程を示す概略断面図である。
【図１５】一実施の形態における半導体装置の製造方法の第７工程を示す概略断面図である。
【図１６】一実施の形態における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１７】一実施の形態における半導体装置の製造方法の第９工程を示す概略断面図である。
【図１８】一実施の形態における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１９】一実施の形態における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図２０】一実施の形態における半導体装置の製造方法の第１２工程を示す概略断面図である。
【図２１】一実施の形態における半導体装置の製造方法の第１３工程を示す概略断面図である。
【図２２】比較例の構成を図５より一般的に示した概略断面図である。
【図２３】比較例における半導体装置の製造方法の、図１０に相当する工程を示す概略断面図である。
【図２４】比較例における半導体装置の製造方法の、図１２に相当する工程を示す概略断面図である。
【図２５】タングステンシリサイド層の幅Ｗ１および絶縁層ＩＬの幅Ｗ２を定義するための概略断面図である。
【図２６】タングステンシリサイド層の幅とシート抵抗との関係を示すグラフである。
【図２７】コンタクトとトランジスタのゲート電極および絶縁層との位置関係を示す概略断面図である。
【発明を実施するための形態】
【００１３】
以下、一実施の形態について図に基づいて説明する。
図１を参照して、一実施の形態の半導体装置ＤＶは、たとえばシリコン単結晶からなる半導体ウェハなどの半導体基板ＳＵＢの表面上に複数種類の回路が形成された半導体チップである。一例として、半導体装置ＤＶを構成する回路として、メモリセルアレイ（メモリ領域）と周辺回路領域と、パッド領域ＰＤとを有している。
【００１４】
メモリセルアレイはＳＲＡＭ（Static Random Access Memory）を含む、半導体装置ＤＶの主要なメモリ領域である。平面視におけるメモリセルアレイの外部には周辺回路領域およびパッド領域ＰＤが形成されている。パッド領域ＰＤはたとえばメモリセルアレイの外部に、互いに間隔をあけて複数形成されている。
【００１５】
次に、本実施の形態としての半導体装置の構成について図２のメモリセルを挙げて説明する。
【００１６】
図２を参照して、本実施の形態における半導体装置は、ビット線対ＢＬおよびＺＢＬと、ワード線ＷＬと、フリップフロップ回路と、１対のアクセストランジスタＴ５，Ｔ６とを有するＳＲＡＭをメモリセルとして有する。
【００１７】
フリップフロップ回路は、ドライバトランジスタＴ１，Ｔ２と、負荷トランジスタＴ３，Ｔ４とを有している。ドライバトランジスタＴ１および負荷トランジスタＴ３は一方のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータを形成し、ドライバトランジスタＴ２および負荷トランジスタＴ４は他方のＣＭＯＳインバータを形成している。フリップフロップ回路は、これらの２つのＣＭＯＳインバータからなる。ＳＲＡＭはフリップフロップ回路を有することにより、情報として蓄えられた電荷を所定の周期で元に戻すいわゆるリフレッシュと呼ばれる処理を不要とする半導体記憶装置である。本実施の形態におけるＳＲＡＭはさらに、ＤＲＡＭ（Dynamic Random Access Memory）としてのキャパシタＣ１，Ｃ２を有している。
【００１８】
フリップフロップ回路を構成するドライバトランジスタＴ１，Ｔ２は、たとえばｎチャネル型のＭＯＳトランジスタである。負荷トランジスタＴ３，Ｔ４は、たとえばｐチャネル型のＴＦＴ（Thin Film Transistor）である。またアクセストランジスタＴ５，Ｔ６は、たとえばｎチャネル型のＭＯＳトランジスタである。このように本実施の形態のＳＲＡＭは、負荷トランジスタがＴＦＴであり、かつＤＲＡＭとしてのキャパシタが付加された、いわゆるＡｄｖａｎｃｅｄ  ＳＲＡＭである。
【００１９】
フリップフロップ回路においては、ドライバトランジスタＴ１および負荷トランジスタＴ３のゲート電極とキャパシタＣ１とが互いに電気的に接続され、これらはアクセストランジスタＴ６のソース電極Ｓと電気的に接続される。アクセストランジスタＴ６のソース電極ＳはドライバトランジスタＴ２および負荷トランジスタＴ４のドレイン電極Ｄと電気的に接続されており、これらが接続された領域は第１の記憶ノード部として機能する。
【００２０】
ドライバトランジスタＴ２および負荷トランジスタＴ４のゲート電極とキャパシタＣ２とが互いに電気的に接続され、これらはアクセストランジスタＴ５のソース電極Ｓと電気的に接続される。アクセストランジスタＴ５のソース電極ＳはドライバトランジスタＴ１および負荷トランジスタＴ３のドレイン電極Ｄと電気的に接続されており、これらが接続された領域は第２の記憶ノード部として機能する。
【００２１】
ドライバトランジスタＴ１，Ｔ２のソース電極ＳはＧＮＤ電位に電気的に接続されており、負荷トランジスタＴ３，Ｔ４のソース電極Ｓは、電圧Ｖｃｃを印加するＶｃｃ配線（電源供給配線）に電気的に接続されている。さらにキャパシタＣ１，Ｃ２は、上記電圧Ｖｃｃの１／２である電圧Ｖｃｃ／２を印加するＶｃｃ／２配線に電気的に接続されている。１対のビット線対ＢＬおよびＺＢＬのそれぞれは、１対のアクセストランジスタＴ５およびＴ６のドレイン電極Ｄと接続される。
【００２２】
次に、図２に示す半導体装置のより具体的な構成について、図３の概略断面図を用いて説明する。ただし図３の断面図は、特定の領域における断面の態様を示す図ではなく、図２に示すトランジスタやキャパシタなどの各要素が半導体装置内で呈する形を説明するために寄せ集めたものである。
【００２３】
図３を参照して、一実施の形態の半導体装置は、たとえばシリコン単結晶からなるｎ型の半導体基板ＳＵＢの一方の主表面に形成されている。
【００２４】
半導体基板ＳＵＢの主表面にはメモリ領域と周辺回路領域とが形成されている。メモリ領域は上記の図１のＳＲＡＭ（特にＡｄｖａｎｃｅｄ  ＳＲＡＭ）が形成される領域であり、周辺回路領域とは図１のＳＲＡＭが形成される領域の周辺の、たとえば信号入出力回路が形成される領域である。なお図３のメモリ領域は後述する図４（Ｂ）のＩＩＩ−ＩＩＩ線に沿う部分の概略断面図である。しかし上記のように図３は各要素の寄せ集めにすぎず、図３中の第２コンタクトＳＣおよびこれより下側の各層については図４（Ｂ）のＩＩＩ−ＩＩＩ線に沿う部分の概略断面図を忠実に示しているが、図３中の下層配線２Ｇおよびこれより上側の各層については図３中の第２コンタクトＳＣおよびこれより下側の各層の態様と必ずしも整合していない。上記下側の各層は、あくまで各層に存在するキャパシタなどの要素を寄せ集めた一例として示している。
【００２５】
メモリ領域は分離領域と活性領域とを有している。メモリ領域の半導体基板ＳＵＢの表面の一部には、分離領域としてのＳＴＩ（Shallow Trench Isolation）が形成されている。このＳＴＩは、半導体基板ＳＵＢの表面に形成された溝内に絶縁層ＳＩを埋め込むことにより形成されている。
【００２６】
メモリ領域における分離領域以外のＳＴＩが形成されていない領域はいわゆる活性領域である。活性領域は半導体基板ＳＵＢの表面に複数、たとえばその一方の端部側および当該一方の端部側の反対側である他方の端部側に形成される分離領域に挟まれるように、形成される。活性領域は、たとえばｐ型の導電性不純物が注入されたｐ型ウェル領域ＰＷＬに形成されている。この場合、メモリ領域における１つの活性領域と、当該１つの活性領域と互いに隣り合う他の活性領域とは、当該１つの活性領域と他の活性領域との間に挟まれる分離領域により、互いに電気的に分離されている。
【００２７】
それぞれの活性領域における半導体基板ＳＵＢの表面には複数の（ｎ型）ＭＯＳトランジスタが形成されており、当該トランジスタは、１対のソース／ドレイン領域Ｓ／Ｄを有している。たとえば図３のメモリ領域の左側および右側の領域Ｓ／Ｄは、アクセストランジスタのソース領域Ｓ（図２のソース電極Ｓに対応）とドライバトランジスタのドレイン領域Ｄ（図２のドレイン電極Ｄに対応）とが平面的に重なりあった領域であり、アクセストランジスタとドライバトランジスタとが当該領域Ｓ／Ｄを共有している。そしてこれらの領域Ｓ／Ｄが図３における活性領域に相当する。このことは後述する図４（Ｂ）および図５を参照することにより明らかである。また図３の中央の活性領域に形成される領域Ｄは、アクセストランジスタＴ５，Ｔ６のドレイン領域Ｄであり、図３に示されないが後述するようにビット線ＢＬと接続されている。
【００２８】
上記の絶縁層ＳＩなどが形成された半導体基板ＳＵＢの主表面を覆うように、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ１が形成されている。この層間絶縁膜ＩＩ１と同一の層としてプラグ導電層ＢＳが複数、互いに間隔をあけて形成されている。プラグ導電層ＢＳは、層間絶縁膜ＩＩ１の一部の領域に形成された開口部内を埋める、たとえば導電性不純物が添加された多結晶シリコンにより形成される。プラグ導電層ＢＳは、たとえば半導体基板ＳＵＢの主表面の１対のソース／ドレイン領域Ｓ／Ｄに達するように、層間絶縁膜ＩＩ１の比較的下側の領域を主表面に直交する方向（図３の上下方向）に延在するように形成されている。
【００２９】
層間絶縁膜ＩＩ１の上に、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ２が形成されており、層間絶縁膜ＩＩ２の上面に接するように、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ３が形成されている。さらにその上にはたとえばシリコン酸化膜からなる層間絶縁膜ＩＩ４，ＩＩ５，ＩＩ６が順次形成されている。また層間絶縁膜ＩＩ６の上面に接するようにたとえばシリコン窒化膜からなる層間絶縁膜Ｉ１が形成されている。さらに層間絶縁膜Ｉ１の上面に接するように、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ７，ＩＩ８，ＩＩ９，ＩＩ１０が順次形成されている。
【００３０】
層間絶縁膜ＩＩ２の上には（上面に接するように）、互いに間隔をあけて複数（たとえば５つ）のビット線ＢＬが形成されている。ビット線ＢＬは図３の紙面奥行き方向に延在している。ビット線ＢＬの上面および側面を覆うように被覆絶縁膜ＣＬが形成されており、ビット線ＢＬと被覆絶縁膜ＣＬ（後述する側壁絶縁膜ＳＷを含む）とを含む配線構造ＬＥが形成されている。ビット線ＢＬは、たとえば図示されないコンタクト導電層により、たとえば図３のメモリ領域の中央にあるアクセストランジスタＴ５，Ｔ６のドレイン領域Ｄと電気的に接続されている。
【００３１】
ビット線ＢＬは、いわゆるビット線として機能するものと、グランド線として機能するものとが混在している。たとえば図３には５つのビット線ＢＬが並んでいるが、このうち３つはビット線として機能し、残り２つはグランド線として機能するものとすることができる。
【００３２】
層間絶縁膜ＩＩ２および配線構造ＬＥを覆うように層間絶縁膜ＩＩ３が形成されており、層間絶縁膜ＩＩ３上には、下層配線２Ｇが形成されている。下層配線２Ｇは図２における第１及び第２の記憶ノード部に相当する。
【００３３】
またメモリ領域における層間絶縁膜ＩＩ１，ＩＩ２と同一の層として第１コンタクト１Ｂおよび第２コンタクトＳＣが形成されている。なおここでは第１コンタクト１Ｂと第２コンタクトＳＣとを総括してコンタクトＣＴと定義する。
【００３４】
コンタクトＣＴは、プラグ導電層ＢＳと同様に、層間絶縁膜ＩＩ１の一部の領域に形成された開口部内を埋める、たとえば導電性不純物が添加された多結晶シリコンにより形成される。コンタクトＣＴは、たとえばプラグ導電層ＢＳに達するように、層間絶縁膜ＩＩ１の比較的上側の領域を主表面に直交する方向に延在するように形成されている。
【００３５】
より詳細には、第１コンタクト１Ｂはビット線ＢＬから、層間絶縁膜ＩＩ２，ＩＩ１を貫通して真下のプラグ導電層ＢＳに達するように、主表面に直交する方向に延在している。第２コンタクトＳＣは下層配線２Ｇから、層間絶縁膜ＩＩ３，ＩＩ２，ＩＩ１を貫通して真下のプラグ導電層ＢＳに達するように、主表面に直交する方向に延在している。第２コンタクトＳＣは図３において隣り合う１対の配線構造ＬＥの間の領域を貫通している。
【００３６】
下層配線２Ｇは、たとえば第２コンタクトＳＣにより、より上層に形成されるキャパシタとより下層に形成されたトランジスタとを電気的に接続するために配置される配線である。下層配線２Ｇは、概ねキャパシタと平面視において重なる領域に形成されることが好ましい。下層配線２Ｇは、たとえば不純物イオンを有する多結晶シリコン膜から構成されることが好ましい。また下層に形成されるトランジスタがたとえばｎチャネル型トランジスタである場合には、下層配線２Ｇは当該トランジスタＴＧとの電気的な接続を容易にするため、たとえばｎ型の不純物イオンを含む多結晶シリコンから構成されていてもよい。
【００３７】
層間絶縁膜ＩＩ４上には、多結晶シリコン層ＴＰが形成されている。多結晶シリコン層ＴＰは不純物イオンが導入された多結晶シリコンよりなる半導体層であり、ＳＲＡＭの負荷トランジスタＴ３，Ｔ４（図２参照）としてのＴＦＴのチャネル領域と、そのチャネル領域を挟む１対のソース／ドレイン領域とを有している。また多結晶シリコン層ＴＰには、ＴＦＴに電源を供給するための電源供給配線の一部が含まれる。多結晶シリコン層ＴＰは、概ねキャパシタと平面視において重なる領域に形成されることが好ましい。
【００３８】
層間絶縁膜ＩＩ５上には、ＴＦＴのゲート電極層ＴＤが形成されている。ゲート電極層ＴＤは不純物イオンを有する多結晶シリコンを含む半導体層であることが好ましい。
【００３９】
ゲート電極層ＴＤと下層配線２Ｇとの電気的な接続は、データノードコンタクトＤＢと呼ばれる導電層によりなされることが好ましい。このデータノードコンタクトＤＢはゲート電極層ＴＤから下層配線２Ｇに向けて延在する途中で、多結晶シリコン層ＴＰの端部と接し、多結晶シリコン層ＴＰと電気的に接続されるものである。データノードコンタクトＤＢは、ＳＲＡＭのフリップフロップ回路（クロスカップル）を形成するための導電層であり、たとえばゲート電極層ＴＤと同様に不純物イオンを有する多結晶シリコンを含む半導体層により形成される。データノードコンタクトＤＢは、ゲート電極層ＴＤから下層配線２Ｇまで、層間絶縁膜を貫通するように、半導体基板ＳＵＢの表面に略垂直な方向に延在するように形成されることが好ましい。
【００４０】
データノードコンタクトＤＢは、ゲート電極層ＴＤより上方の層、たとえばゲート電極層ＴＤとキャパシタとを電気的に接続するように形成されてもよく、下層配線２Ｇより下方の層、たとえば下層配線２Ｇとプラグ導電層ＢＳとを電気的に接続するように形成されてもよい。この場合データノードコンタクトＤＢは、たとえばキャパシタからゲート電極層ＴＤ、多結晶シリコン層ＴＰおよび下層配線２Ｇを貫通し、プラグ導電層ＢＳに達するように形成されてもよい。
【００４１】
層間絶縁膜ＩＩ６上には、キャパシタが形成される。キャパシタは、データノードコンタクトＤＢの上面に接することにより、データノードコンタクトＤＢと電気的に接続されている。
【００４２】
キャパシタより上方の、たとえば層間絶縁膜ＩＩ８上および層間絶縁膜ＩＩ９上には、メタル配線ＭＴＬが形成されている。メタル配線ＭＴＬはたとえばアルミニウム、アルミニウム銅の合金、銅、タングステンなどからなり、その上面および下面が、たとえばタンタル、チタン、窒化チタンなどからなるバリアメタルＢＲＬにて覆われることが好ましい。また上記のメタル配線ＭＴＬ同士の接続や、メタル配線ＭＴＬとビット線ＢＬとの接続は、たとえば銅やタングステンなどからなるメタルコンタクト導電層ＭＣＴによりなされることが好ましい。
【００４３】
一方、周辺回路領域にはたとえばｎ型の導電性不純物が注入されたｎ型ウェル領域ＮＷＬが形成されているが、これはｐ型ウェル領域ＰＷＬであってもよい。周辺回路領域にもメモリ領域と同様に分離領域と活性領域とを有している。分離領域における半導体基板ＳＵＢの表面の一部には絶縁層ＳＩからなるＳＴＩが形成されている。また活性領域における半導体基板ＳＵＢの表面には複数の（ｐ型）ＭＯＳトランジスタＴＧが形成されている。トランジスタＴＧは、１対のソース／ドレイン領域Ｓ／Ｄと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、絶縁層ＩＬとを有している。１対のソース／ドレイン領域Ｓ／Ｄの各々は半導体基板ＳＵＢの表面に形成されている。ゲート絶縁膜ＧＩは１対のソース／ドレイン領域Ｓ／Ｄに挟まれる半導体基板ＳＵＢの表面上に形成されている。ゲート電極ＧＥおよび絶縁層ＩＬはゲート絶縁膜ＧＩ上に形成されており、ゲート電極ＧＥと絶縁層ＩＬとがこの順に積層された積層構造を有している。ゲート電極ＧＥはたとえば多結晶シリコン層ＰＳとタングステンシリサイド層ＷＳとがこの順に積層されたいわゆるポリサイド構造となっている。絶縁層ＩＬはたとえばシリコン酸化膜および／またはシリコン窒化膜からなり、当該絶縁層ＩＬをマスクとしてゲート電極ＧＥがエッチングされる。このゲート電極ＧＥ、絶縁層ＩＬの側壁には側壁絶縁膜ＳＷが形成されている。側壁絶縁膜ＳＷはたとえばシリコン窒化膜からなることが好ましいが、シリコン酸化膜とシリコン窒化膜との組合せでもよい。なお、絶縁膜ＩＬおよび側壁絶縁膜ＳＷはメモリセル部では自己整合技術を行なう際のエッチングのストッパ膜となる。
【００４４】
なお図３においてはゲート電極ＧＥ上に絶縁層ＩＬが形成されるが、図３の断面図に示されない紙面奥行き方向に延びる領域において、ゲート電極ＧＥは他の配線と電気的に接続されている。また詳細な説明を省略するが、周辺回路領域のそれぞれのトランジスタＴＧは、コンタクト導電層ＣＴＣ、ビット線ＢＬと同一の層としての導電層、およびメタルコンタクト導電層ＭＣＴ、などを介してメタル配線ＭＴＬと電気的に接続されている。
【００４５】
次に図４〜図５を参照しながら、図３に示す半導体装置の、特にトランジスタＴＧが形成される層の態様について、より詳細に説明する。
【００４６】
図４（Ａ）（Ｂ）を参照して、これらは図３の半導体装置のメモリ領域内の同一の領域におけるビット線ＢＬ（配線構造ＬＥ）およびプラグ導電層ＢＳなどの態様を異なる観点から図示したものである。また図中に示された範囲内においては、各構成要素のパターンは、図の上下方向に関する中央部を左右方向に延在する（点線で示す）直線に関して対称となるように配置されている。また上記（点線で示す）直線の下側の領域においては、図中に矩形で囲んだユニットセルを単位として、ユニットセルにおける各構成要素のパターンが平面的に繰り返されている。
【００４７】
なお図４（Ｂ）は基本的にメモリ領域におけるおおむね層間絶縁膜ＩＩ３およびそれより下側の各層の構成を示すが、構成要素の一部を省略している。たとえば図４（Ｂ）にはプラグ導電層ＢＳが示されていない。
【００４８】
主に図４（Ａ）を参照して、図の上下方向に延在する複数のビット線ＢＬは、図３の紙面奥行き方向に延在する複数のビット線ＢＬに相当し、ビット線ＢＬの側面に側壁絶縁膜ＳＷが形成されることにより配線構造ＬＥが形成されている。図の左右方向に関して互いに隣り合う１対のビット線ＢＬに挟まれた領域には複数の第２コンタクトＳＣが形成されている。なお、メモリ領域における活性領域以外のたとえば図３の絶縁層ＳＩ（分離領域）と平面的に重なる領域にもゲート電極ＧＥが形成される。たとえばこの分離領域のゲート電極ＧＥは図２の活性領域におけるドライバトランジスタＴ１，Ｔ２のゲート電極ＧＥが平面視において分離領域にまで延在したものである。
【００４９】
図４（Ｂ）および図５を参照して、分離領域におけるゲート電極ＧＥにはコンタクト用プラグ導電層ＣＧが形成されている。このコンタクト用プラグ導電層ＣＧは活性領域におけるプラグ導電層ＢＳと同一の層として形成される導電層であり、分離領域のゲート電極ＧＥと重畳するように形成されることでゲート電極ＧＥを他の領域に取り出すためのコンタクトとして用いられるものである。したがってコンタクト用プラグ導電層ＣＧはゲート電極ＧＥと接触するように形成される。しかしコンタクト用プラグ導電層ＣＧを形成するための開口部は通常、自己整合技術ではなく通常の写真製版技術およびエッチングにより形成されるものであるため、ゲート電極ＧＥの位置に対して多少ずれる（踏み外す）ように形成されることが多い。図５においてはゲート電極ＧＥのおよそ右側半分の領域と重なるように（ゲート電極ＧＥに対して平面視における位置をやや踏み外すように）コンタクト用プラグ導電層ＣＧが形成されている。
【００５０】
また分離領域では第２コンタクトＳＣがコンタクト用プラグ導電層ＣＧと平面的に重なるようにコンタクト用プラグ導電層ＣＧの上に形成される。これにより第２コンタクトＳＣとゲート電極ＧＥとが電気的に接続される。
【００５１】
図４（Ａ）においては複数（たとえば６本）のビット線ＢＬが、互いに間隔を隔てて行方向または列方向に沿うように延在（並走）しており、１対のビット線ＢＬに挟まれた領域が５つ示されている。図４（Ｂ）も併せて参照して、１対のビット線ＢＬに挟まれた５つの領域のうち中央の当該領域の第２コンタクトＳＣは分離領域（図３の絶縁層ＳＩ）におけるものであり、それ以外の当該領域の第２コンタクトＳＣは図３の下層配線２Ｇと電気的に接続されるものとして複数、図の上下方向に関して互いに間隔をあけて形成されている。
【００５２】
主に図４（Ｂ）を参照して、メモリ領域における半導体基板ＳＵＢの表面には複数の活性領域１Ｆが互いに間隔をあけて形成されている。ここでは各活性領域１Ｆは概ね図の上下方向（図３における紙面の奥行き方向）に延在している。平面視においてこれらの活性領域１Ｆと交差（たとえば直交）するように複数のゲート電極ＧＥが互いに間隔をあけて形成されており、これらはその真上の絶縁層ＩＬと併せて図３のトランジスタ（図２のドライバトランジスタＴ１，Ｔ２およびアクセストランジスタＴ５，Ｔ６）を構成している。
【００５３】
たとえば図４中に矩形で囲まれたユニットセル内において、図の上下方向に３列のゲート電極ＧＥ（トランジスタ）が並んでいる。これら３列のゲート電極ＧＥのうち上側および下側の列の各ゲート電極ＧＥは、図の左右方向において複数のゲート電極ＧＥに分割されており、分割されたゲート電極ＧＥごとに独立したドライバトランジスタＴ１，Ｔ２が形成されている。また上記３列のトランジスタのうち中央のゲート電極ＧＥは、図の左右方向において分割されることなく連続しており、ここにアクセストランジスタＴ５，Ｔ６が形成されている。
【００５４】
具体的には、ドライバトランジスタＴ１，Ｔ２は、図４（Ｂ）中に丸点線で囲まれた、概ね上記図の左右方向において分割されたゲート電極ＧＥと活性領域１Ｆとが平面的に重なった領域に形成されている。またアクセストランジスタＴ５，Ｔ６は、図４（Ｂ）中に丸点線で囲まれた、概ね上記図の左右方向において連続するゲート電極ＧＥと活性領域１Ｆとが平面的に重なった領域に形成されており、これらのアクセストランジスタＴ５，Ｔ６はゲート電極ＧＥを共有している（図２参照）。
【００５５】
概ね活性領域１Ｆにおいて互いに隣り合う１対のドライバトランジスタＴ１，Ｔ２とアクセストランジスタＴ５，Ｔ６とを跨ぐように、１対のビット線ＢＬの間に第２コンタクトＳＣが形成されている。また第２コンタクトＳＣは、概ね活性領域１ＦにおいてドライバトランジスタＴ１，Ｔ２のゲート電極ＧＥと分離領域とが重なる領域であり、かつ１対のビット線ＢＬに挟まれた領域における当該ゲート電極ＧＥ上にも形成されている。
【００５６】
上記の第２コンタクトＳＣは、概ね活性領域１Ｆにおいてゲート電極ＧＥの側面側、すなわちゲート電極ＧＥの延在する方向に交差する方向（図４（Ｂ）の上下方向）に関する一方および他方のいずれかの側面側に配置されている。第１コンタクト１Ｂは、概ね活性領域１Ｆにおける上記の他方の側面側に配置されている。第１コンタクト１Ｂは平面視においてゲート電極ＧＥの延在方向に沿う方向（図４（Ｂ）の左右方向）に長く延び、ゲート電極ＧＥに沿うように配置されるのに対し、第２コンタクトＳＣは平面視においてゲート電極ＧＥの延在方向に交差する方向（図４（Ｂ）の上下方向）に長く延び、隣り合う１対のゲート電極ＧＥを跨ぐように形成されることが好ましい。
【００５７】
図４（Ｂ）内の１つのユニットセル内を延在する活性領域１Ｆに沿う部分の、層間絶縁膜ＩＩ２，ＩＩ１およびその下層は図５に示す態様となっている。図４（Ｂ）のＶ−Ｖ線（折れ線）に沿う概略断面図である図５を参照して、ユニットセル内の活性領域には図の左側から右側へドライバトランジスタ、アクセストランジスタの順に配置されており、これらは図４（Ｂ）のユニットセル内の屈曲したＶ−Ｖ線に沿う部分の上側から下側に向けて並ぶドライバトランジスタとアクセストランジスタとに相当する。
【００５８】
図５のドライバトランジスタＴ１，Ｔ２およびアクセストランジスタＴ５，Ｔ６は、ソース／ドレイン領域Ｓ／Ｄ（一部は隣り合う１対のトランジスタが共有される）と、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、絶縁層ＩＬと、側壁絶縁膜ＳＷとを有している。ゲート電極ＧＥは多結晶シリコン層ＰＳとタングステンシリサイド層ＷＳとがこの順に積層された構成を有している。図５の活性領域のドライバトランジスタとアクセストランジスタとに挟まれる領域にはプラグ導電層ＢＳが形成されている。
【００５９】
なお図５の活性領域のアクセストランジスタの右側のドレイン領域Ｄは、図３のメモリ領域のドレイン領域Ｄに対応している。
【００６０】
コンタクトＣＴである第１コンタクト１Ｂは、より上層のビット線ＢＬからその真下のプラグ導電層ＢＳに達するように形成される。同様にコンタクトＣＴである第２コンタクトＳＣは、より上層の下層配線２Ｇからその真下のプラグ導電層ＢＳに達するように形成される。逆にいえば、プラグ導電層ＢＳは、コンタクトＣＴ（第１コンタクト１Ｂまたは第２コンタクトＳＣ）と、ソース／ドレイン領域Ｓ／Ｄとの間に形成されている。ただしプラグ導電層ＢＳは図４の平面図においては省略されている。
【００６１】
図５の分離領域には図４（Ｂ）のＶ−Ｖ線上におけるゲート電極ＧＥと（活性領域１Ｆでない領域の）第２コンタクトＳＣとが重なった領域に対応するゲート電極ＧＥと上記のコンタクト用プラグ導電層ＣＧとが形成されており、これはゲート電極ＧＥ（多結晶シリコン層ＰＳおよびタングステンシリサイド層ＷＳ）と、ゲート絶縁膜ＧＩと、絶縁層ＩＬと、側壁絶縁膜ＳＷとを有するドライバトランジスタの一部の領域である。なお当該トランジスタのゲート絶縁膜ＧＩとゲート電極ＧＥとの側面は側壁絶縁膜ＳＷ以外の図５に示されない他の薄い絶縁膜と、側壁絶縁膜ＳＷとがこの順に積層された積層構造により覆われていてもよい。当該他の薄い絶縁膜は当該領域の近傍における電界を緩和する目的で形成され、たとえばシリコン酸化膜により形成されることが好ましい。
【００６２】
なお上記のように第１コンタクト１Ｂと接続されるビット線ＢＬには、ビット線として機能するものと、グランド線（接地線）として機能するものとが存在する。たとえば図５の活性領域のアクセストランジスタの右側のドレイン領域Ｄと電気的に接続される第１コンタクト１Ｂはビット線に接続され、図５の活性領域のドライバトランジスタの左側のソース領域Ｓと電気的に接続される第１コンタクト１Ｂはグランド線に接続されるものとすることができる（図２参照）。
【００６３】
次に図６を用いて、上記と部分的に重複するが、一実施の形態についてより一般的かつ具体的に説明する。なお以降においては第１コンタクト１Ｂと第２コンタクトＳＣとの双方を含むコンタクトＣＴを用いて説明する。
【００６４】
図６を参照して、一実施の形態においては、半導体基板ＳＵＢの活性領域に形成されたｐ型ウェル領域ＰＷＬの主表面にトランジスタＴＧが形成されている。ここでトランジスタＴＧは、アクセストランジスタ、ドライバトランジスタ、負荷トランジスタのいずれであってもよい。トランジスタＴＧは、１対のソース／ドレイン領域Ｓ／Ｄと、半導体基板ＳＵＢの主表面に形成されたゲート絶縁膜ＧＩと、ゲート電極ＧＥと、ゲート電極ＧＥ上の絶縁層ＩＬと、側壁絶縁膜ＳＷとを有している。１対のソース／ドレイン領域Ｓ／Ｄの各々は半導体基板ＳＵＢの表面に形成されている。ゲート電極ＧＥは多結晶シリコン層ＰＳ（第１の電極層）とタングステンシリサイド層ＷＳ（第２の電極層）とがこの順に積層されたいわゆるポリサイド構造となっている。これらのトランジスタＴＧの各構成要素の配置および形成態様は基本的に図３の周辺回路領域のトランジスタＴＧと同様である。
【００６５】
トランジスタＴＧの形成される主表面の一部、およびトランジスタＴＧのゲート電極ＧＥと絶縁層ＩＬとを覆うように層間絶縁膜ＩＩ１が形成されている。層間絶縁膜ＩＩ１の一部には、層間絶縁膜ＩＩ１の開口部であるコンタクトホールＳＡが形成されており、コンタクトホールＳＡ内は導電層で充填されることによりコンタクトＣＴが形成されている。このコンタクトホールＳＡおよびコンタクトＣＴは、ゲート電極ＧＥの真上に位置する部分を有するように形成されている。
【００６６】
層間絶縁膜ＩＩ１はたとえばシリコン酸化膜からなり、絶縁層ＩＬはたとえばシリコン窒化膜からなる。このように層間絶縁膜ＩＩ１と絶縁層ＩＬとは互いに異なる材質からなる。
【００６７】
コンタクトホールＳＡは、層間絶縁膜ＩＩ１と絶縁層ＩＬとの高いエッチング選択比を利用していわゆる自己整合技術により形成される。ここではシリコン酸化膜のエッチングレートが高く、シリコン窒化膜のエッチングレートが低いエッチング条件を用いてシリコン酸化膜の層間絶縁膜ＩＩ１がエッチングされる。層間絶縁膜ＩＩ１がすべてエッチングされたところでその真下のシリコン窒化膜の絶縁層ＩＬがエッチングされ始めるが、絶縁層ＩＬは層間絶縁膜ＩＩ１に比べてエッチングされにくいためエッチングストッパとなる。このため、層間絶縁膜ＩＩ１の真下の絶縁層ＩＬが部分的にエッチングされたところでエッチングが終了し、コンタクトホールＳＡが形成される。
【００６８】
なお層間絶縁膜ＩＩ１がシリコン酸化膜である場合、絶縁層ＩＬは上記のようにシリコン窒化膜の単層からなるものであってもよいが、シリコン酸化膜とシリコン窒化膜とがこの順に積層された構成であってもよい。シリコン窒化膜がシリコン酸化膜の上層となるように絶縁層ＩＬが形成されることにより、絶縁層ＩＬのシリコン窒化膜を自己整合技術によるエッチングのストッパとして機能させることができる。
【００６９】
自己整合技術を用いて層間絶縁膜ＩＩ１とともに絶縁層ＩＬが部分的にエッチングされることにより、絶縁層ＩＬ上にエッチング面ＥＴＨが形成される。エッチング面ＥＴＨは、エッチングにより絶縁層ＩＬおよび側壁絶縁膜ＳＷが部分的に除去されることにより形成されるが、エッチング面ＥＴＨとタングステンシリサイド層ＷＳとの図６の上下方向の最短距離Ｂ１を確保するように形成される。エッチング面ＥＴＨは、半導体基板ＳＵＢの主表面に垂直な方向（図６の上下方向）に関して半導体基板側（図６の下側）に凸の曲面形状を有している。
【００７０】
エッチング面ＥＴＨは絶縁層ＩＬのみならず、通常は絶縁層ＩＬの外側に配置される側壁絶縁膜ＳＷを部分的に削るように形成される。このため側壁絶縁膜ＳＷにも絶縁層ＩＬと同様にエッチング面ＥＴＨが形成される。側壁絶縁膜ＳＷも絶縁層ＩＬと同じ材質、具体的にはシリコン窒化膜により形成されることが好ましく、シリコン酸化膜とシリコン窒化膜とがこの順に積層された構成であってもよい。
【００７１】
図６のタングステンシリサイド層ＷＳの幅は、絶縁層ＩＬの幅よりも細い。図６におけるゲート電極ＧＥは、紙面の奥行き方向に延在している。このゲート電極ＧＥの延在する方向に交差する、図６の左右方向に関する寸法が、ここでいう幅である。なお図６においては絶縁層ＩＬの幅は多結晶シリコン層ＰＳの幅に等しいが、図７の変形例を参照して、多結晶シリコン層ＰＳの幅が絶縁層ＩＬの幅より広くなっていてもよい。図６の例と図７の例とをまとめると、多結晶シリコン層ＰＳの幅はタングステンシリサイド層ＷＳの幅よりも広くなる。なお図７は多結晶シリコン層ＰＳの幅についてのみ図６と異なっており、他の構成要素はすべて図６と同様であるため、その説明を省略する。
【００７２】
以上をまとめると、トランジスタＴＧにおいて、タングステンシリサイド層ＷＳの幅＜絶縁層ＩＬの幅≦多結晶シリコン層ＰＳの幅、の関係が成り立つことが好ましい。
【００７３】
絶縁層ＩＬは、ゲート電極ＧＥをパターニングするためのマスクとして形成される。絶縁層ＩＬの上面ＩＬＳはその全体が曲面形状であることが好ましい。すなわち図６の断面図において絶縁層上面ＩＬＳは、上側（層間絶縁膜ＩＩ２側）に凸となる曲線を描いており、絶縁層ＩＬは上側に凸となる曲面を描いている。このため絶縁層ＩＬは図の左右方向（幅方向）の中央において厚く、図の左右方向の両端部において薄くなるように形成されている。また絶縁層上面ＩＬＳと側壁絶縁膜ＳＷの表面である側壁絶縁膜表面ＳＷＳとは滑らかに接続されており、側壁絶縁膜表面ＳＷＳもたとえば図の幅方向外側に凸となる曲面を描いていることが好ましい。
【００７４】
なお図６におけるコンタクトＣＴは、層間絶縁膜ＩＩ１の上面を覆い、かつ層間絶縁膜ＩＩ１の上側の領域を貫通するように形成されているが、図３および図５に示すように、コンタクトＣＴは、層間絶縁膜ＩＩ１および層間絶縁膜ＩＩ２を貫通するように形成されてもよい。また後述するように、層間絶縁膜ＩＩ１は同一材質（たとえばシリコン酸化膜）からなる２つの層により構成されてもよく、図６の層間絶縁膜ＩＩ１は図３の層間絶縁膜ＩＩ１と層間絶縁膜ＩＩ２とを含めた２層構造であると考えてもよい。
【００７５】
さらに図６においてはコンタクトＣＴは、層間絶縁膜ＩＩ１のコンタクトホールＳＡ内の導電層と、層間絶縁膜ＩＩ１を覆う配線パターンとしての導電層とが一体になった構成となっている。しかしコンタクトＣＴは、層間絶縁膜ＩＩ１のコンタクトホールＳＡ内の導電層のみからなり、コンタクトＣＴを覆うように層間絶縁膜ＩＩ１上に配線パターンとしての導電層がコンタクトＣＴと別体として形成されてもよい。
【００７６】
層間絶縁膜ＩＩ１は基本的に半導体基板ＳＵＢの主表面を覆うように形成されるが、特に活性領域の特にメモリ領域の主表面は、そのほとんどが、トランジスタＴＧのゲート電極ＧＥおよび側壁絶縁膜ＳＷが形成される領域、またはソース／ドレイン領域Ｓ／Ｄのいずれかに接続されるプラグ導電層ＢＳ、に覆われる。このため層間絶縁膜ＩＩ１は図６に示す活性領域においては半導体基板ＳＵＢの主表面を直接覆うようにはほとんど形成されておらず、層間絶縁膜ＩＩ１のほとんどがプラグ導電層ＢＳおよびトランジスタＴＧ（絶縁層ＩＬの上面ＩＬＳおよび側壁絶縁膜ＳＷの表面ＳＷＳ）を覆うように形成されている。活性領域のうちの分離領域、および周辺回路領域においては、半導体基板ＳＵＢの主表面が層間絶縁膜ＩＩ１で覆われている。
【００７７】
プラグ導電層ＢＳは、ソース／ドレイン領域Ｓ／Ｄの上面を覆い、かつコンタクトＣＴの下面と接続されるように形成される。つまりプラグ導電層ＢＳは、ソース／ドレイン領域Ｓ／ＤとコンタクトＣＴとを電気的に接続するように、ソース／ドレイン領域Ｓ／ＤとコンタクトＣＴとの間に形成される。
【００７８】
ソース／ドレイン領域Ｓ／Ｄは、少なくとも部分的にコンタクトホールＳＡと平面視において重なるように形成されている。すなわちコンタクトホールＳＡ（コンタクトＣＴ）の真下の少なくとも一部と平面視において重なるように、ソース／ドレイン領域Ｓ／Ｄが形成されている。
【００７９】
図６のコンタクトホールＳＡは自己整合技術により、図の２つのトランジスタＴＧに挟まれた領域の中央よりも左側にずれた位置に形成されている。このためコンタクトホールＳＡが部分的に絶縁層ＩＬと平面的に重なるように形成される結果、絶縁層ＩＬおよび側壁絶縁膜ＳＷが層間絶縁膜ＩＩ１とのエッチング選択比に応じた量だけエッチングされる。このためコンタクトホールＳＡの左側部は曲面（断面図においては曲線）としてのエッチング面ＥＴＨを形成している。しかしコンタクトホールＳＡの右側部は、層間絶縁膜ＩＩ１のみのエッチングにより形成されたものであるため、平面（断面図においては直線）としてのエッチング面を形成している。このように一実施の形態のコンタクトホールＳＡは、その側面が曲面形状と平面形状との双方を有する非対称の断面形状を有していてもよい。
【００８０】
コンタクトホールＳＡが図の２つのトランジスタＴＧに挟まれた領域の中央よりもたとえば左側にずれた位置に形成されるため、コンタクトホールＳＡおよびコンタクトＣＴはその一部がゲート電極ＧＥ（たとえば多結晶シリコン層ＰＳ）の真上に位置する部分を有するように形成される。
【００８１】
プラグ導電層ＢＳは、ソース／ドレイン領域Ｓ／Ｄの上面を覆うように形成されるため、特に図６のように複数のトランジスタＴＧが並ぶように形成される場合には、隣り合う１対のトランジスタＴＧに挟まれた領域にプラグ導電層ＢＳが形成される。プラグ導電層ＢＳは隣り合う１対のトランジスタＴＧのそれぞれの側壁絶縁膜表面ＳＷＳを部分的に覆うように形成される。具体的にはここではプラグ導電層ＢＳは、ゲート絶縁膜ＧＩおよびゲート電極ＧＥの真横の側壁絶縁膜表面ＳＷＳをすべて覆い、絶縁層ＩＬの真横の側壁絶縁膜表面ＳＷＳの下方を覆っている。
【００８２】
言いかえればプラグ導電層ＢＳの最上面ＢＳＴは、ゲート電極ＧＥ（タングステンシリサイド層ＷＳ）の最上面よりも上側（層間絶縁膜ＩＩ２側）であり、絶縁層ＩＬの最上面よりも下側（半導体基板ＳＵＢ側）に位置することが好ましい。ただし最上面ＢＳＴは多結晶シリコン層ＰＳの最上面よりも上側でありタングステンシリサイド層ＷＳの最上面よりも下側に位置するように形成されてもよい。
【００８３】
次に図８〜図２１を用いて、一実施の形態の半導体装置の製造方法について説明する。以下においては主に図６に示す活性領域の製造方法について説明する。
【００８４】
図８を参照して、主表面を有するたとえばｐ型シリコンのエピタキシャル層からなる半導体基板ＳＵＢが準備され、一般公知の方法によりｐ型ウェル領域ＰＷＬや絶縁層ＳＩなどが形成される。なお図８においては図６および図７と同じ箇所を同じ方向から見た態様を示しているため、絶縁層ＳＩは図８中に反映されていない。
【００８５】
次に一般公知のたとえば熱酸化処理法により、半導体基板ＳＵＢ（ｐ型ウェル領域ＰＷＬ）の主表面上にゲート絶縁膜ＧＩが形成される。そのゲート絶縁膜ＧＩ上に、ゲート電極ＧＥを構成すべき多結晶シリコン層ＰＳが一般公知のＣＶＤ（Chemical Vapor Deposition）法により形成され、多結晶シリコン層ＰＳ上にはゲート電極ＧＥを構成すべきタングステンシリサイド層ＷＳが一般公知のたとえばスパッタリング法またはＣＶＤ法により形成される。さらにタングステンシリサイド層ＷＳ上にはゲート電極ＧＥをパターニングするためのマスクを形成するための絶縁層ＩＬが一般公知のＣＶＤ法により形成される。絶縁層ＩＬはシリコン窒化膜の単層からなるものであってもよいが、シリコン酸化膜とシリコン窒化膜とがこの順に積層された構成であってもよい。
【００８６】
図９を参照して、フォトレジストＰＨＲを用いた通常の写真製版技術およびエッチングにより、絶縁層ＩＬがマスクとしての所望の大きさとなるようにパターニングされる。
【００８７】
図１０を参照して、フォトレジストＰＨＲが除去された後、絶縁層ＩＬをマスクとしてタングステンシリサイド層ＷＳ、多結晶シリコン層ＰＳがエッチングされることによりパターニングされる。ここでのエッチング処理には塩素ガス（Ｃｌ2）と炭化フッ素ガス（ＣＦ4）との混合ガスが用いられる。ＣＦ4を含有するガスを用いることにより、図の左右方向（幅方向）に関するタングステンシリサイド層ＷＳのエッチング量が多結晶シリコン層ＰＳのエッチング量よりも多くなるようにエッチングさせることができる。この結果、図１０に示すように、タングステンシリサイド層ＷＳの幅が絶縁層ＩＬおよび多結晶シリコン層ＰＳの幅よりも細くなるように、タングステンシリサイド層ＷＳおよび多結晶シリコン層ＰＳの側部がエッチングされる。
【００８８】
エッチング処理にＣＦ4ガスを用いれば、ＣＦ4ガスを用いない場合に比べて等方性エッチングの成分を強くすることができるため、図の左右方向に関するタングステンシリサイド層ＷＳのエッチング量を増加させることができる。具体的には、たとえば２０ｃｃｍのＣｌ2ガスと４０ｃｃｍのＣＦ4ガスとの混合ガスを用いてタングステンシリサイド層ＷＳをエッチングすれば、ＣＦ4ガスにより発生するＦラジカルによりタングステンシリサイド層ＷＳのエッチングを加速することができる。
【００８９】
この他にもタングステンシリサイド層ＷＳの幅を絶縁層ＩＬの幅よりも細くなるように加工する方法として、たとえば上記の混合ガスに酸素（Ｏ2）ガスをさらに含めた混合ガスを用いてエッチング処理を行なう方法がある。具体的には、たとえばたとえば２０ｃｃｍのＣｌ2ガスと４０ｃｃｍのＣＦ4ガスと１０ｃｃｍのＯ2ガスとの混合ガスを用いてエッチングすることが好ましい。このようにすれば、Ｏ2ガスによりＣＦ4ガスの分離が加速され、Ｆラジカルの生成が促進されるため、タングステンシリサイド層ＷＳのエッチングがいっそう加速される。またＯ2ガスはエッチング時にタングステンシリサイド層ＷＳなどの側壁に堆積膜が形成されるのを抑制する役割を有するため、この観点からもタングステンシリサイド層ＷＳの厚みの増加が抑制されることでエッチングによる幅の減少が促進される。
【００９０】
さらにその他にもタングステンシリサイド層ＷＳの幅を絶縁層ＩＬの幅よりも細くなるように加工する方法として、たとえばエッチングに用いられる高周波装置の出力パワーを下げたり、圧力を増加させたりしてもよい。具体的には、たとえば一般公知の加工方法においては高周波装置の出力パワーが８０Ｗ、処理時の装置内の圧力が０．４Ｐａであるが、これよりも出力パワーを低くしたり、圧力を増加したりするが、タングステンシリサイド層ＷＳの幅を細くするために有効である。
【００９１】
ただし、上記の４条件（ＣＦ4ガスを用いる、Ｏ2ガスを用いる、出力パワーを下げる、圧力を増加する）のうち効果の大きい条件などは、当該エッチング処理の目的に応じて変化するので、上記の４条件を適宜組み合わせることにより最適な条件が決定される。
【００９２】
以上の処理により、ゲート絶縁膜ＧＩと、多結晶シリコン層ＰＳおよびタングステンシリサイド層ＷＳからなるゲート電極ＧＥと、絶縁層ＩＬとの積層構造が形成される。次に、ｐ型ウェル領域ＰＷＬ内の半導体基板ＳＵＢの主表面に、通常の写真製版技術およびイオン注入技術を用いてソース／ドレイン領域となるｎ型の不純物領域Ｓ／Ｄが形成される。
【００９３】
図１０においては、図６に示すように多結晶シリコン層ＰＳの幅が絶縁層ＩＬとほぼ等しくなるように形成されている。しかし図１１の変形例を参照して、図７に示すように多結晶シリコン層ＰＳの幅が絶縁層ＩＬの幅より広くなるように形成されてもよい。このような構成も、上記の４条件を適宜組み合わせて最適な条件を決定することにより形成され得る。なお図１１および図７においては多結晶シリコン層ＰＳは上面から下面まで同一の幅を有する長方形の断面形状として示されている。しかし多結晶シリコン層ＰＳは、その下側（半導体基板ＳＵＢ側）における幅が上側における幅よりも広くなるように、多結晶シリコン層ＰＳの端部においてテーパを有する台形の断面形状として形成されてもよい。
【００９４】
図１２を参照して、半導体基板ＳＵＢの主表面全面に、たとえばシリコン窒化膜の単層、またはシリコン酸化膜とシリコン窒化膜とがこの順に積層された構成が形成される。その後形成されたシリコン窒化膜の単層またはシリコン酸化膜とシリコン窒化膜との積層がエッチバックされることにより、形成された膜がゲート電極ＧＥなどの側壁に残存し図１２に示す断面形状を有する側壁絶縁膜ＳＷとして形成される。
【００９５】
図１３を参照して、半導体基板ＳＵＢの主表面全面に、たとえばシリコン窒化膜のライナー膜ＬＦが形成される。ライナー膜ＬＦは絶縁層ＩＬおよび側壁絶縁膜ＳＷと同様に、後に形成される層間絶縁膜とのエッチング選択比を利用したエッチングストッパとして機能するものであり、絶縁層ＩＬおよび側壁絶縁膜ＳＷの上にも形成される。
【００９６】
図１４を参照して、半導体基板ＳＵＢの主表面全面に、たとえばＣＶＤ法を用いてシリコン酸化膜からなる層間絶縁膜ＩＩ１が形成される。これによりゲート電極ＧＥなどからなる積層構造は層間絶縁膜ＩＩ１で覆われる。層間絶縁膜ＩＩ１のシリコン酸化膜は、いわゆるＢＰＴＥＯＳなどのホウ素やリンの不純物を含むものであってもよい。
【００９７】
図１５を参照して、層間絶縁膜ＩＩ１がＣＭＰ（Chemical Mechanical Polishing）と呼ばれる化学機械的研磨法により上面が平坦となるように研磨された後、図１５（図６，７）に示す領域においては全体が開口部となるため図示されないフォトレジストのパターンが形成される。当該フォトレジストのパターンが形成された後、自己整合技術によるエッチングにより、層間絶縁膜ＩＩ１が図１５（図６，７）に示す領域において除去される。このとき除去された層間絶縁膜ＩＩ１の真下に形成されるライナー膜ＬＦ、絶縁層ＩＬおよび側壁絶縁膜ＳＷのシリコン窒化膜が、層間絶縁膜ＩＩ１とのエッチング選択比に応じた量だけ除去される。シリコン窒化膜は層間絶縁膜ＩＩ１とのエッチング選択比に応じた量だけドライエッチングされたところでエッチングが終了することにより、シリコン窒化膜は当初に比べて丸みを帯びた断面形状になる。
【００９８】
上記のシリコン窒化膜のドライエッチング処理により、絶縁層ＩＬの表面ＩＬＳおよび側壁絶縁膜ＳＷの表面ＳＷＳは滑らかに接続され、これらはゲート電極ＧＥなどに向かう方向と反対方向（図のゲート電極ＧＥの外側に向かう方向）に凸となる曲面形状となる。ここでは特に絶縁層ＩＬの上面の全体が、特に図の上側に凸となる曲面形状を有するように形成されることが好ましい。絶縁層ＩＬは図の左右方向（幅方向）の中央において厚く、図の左右方向の両端部において薄くなるように形成されている。
【００９９】
活性領域のうち平面視においてトランジスタＴＧのゲート電極ＧＥおよび側壁絶縁膜ＳＷが形成される領域以外の領域（２つのゲート電極ＧＥに挟まれた領域）における層間絶縁膜ＩＩ１がエッチング除去されることにより、２つのトランジスタＴＧに挟まれた領域には開口部ＣＶが形成される。
【０１００】
活性領域において２つのトランジスタＴＧに挟まれた領域にはソース／ドレイン領域Ｓ／Ｄが形成されているため、開口部ＣＶが形成されることによりソース／ドレイン領域Ｓ／Ｄが露出される。
【０１０１】
なお図１５においては層間絶縁膜ＩＩ１はすべて除去されているが、実際にはたとえばメモリ領域の分離領域の一部および周辺回路領域の一部においては層間絶縁膜ＩＩ１はエッチングされずに残存してもよい。つまり１対のトランジスタのゲート電極などに挟まれた領域でなく、かつソース／ドレイン領域Ｓ／Ｄの真上でもない領域においては、層間絶縁膜ＩＩ１はエッチングされずに残存してもよい。このため図３の周辺回路領域および図５の分離領域に示すように、これらの領域においてはゲート電極ＧＥ上の絶縁膜ＩＬはその上面が丸みを帯びた断面形状となっておらず、かつライナー膜ＬＦが部分的に残存する場合がある。なおたとえば分離領域においては図５のコンタクト用プラグ導電層ＣＧを形成するための開口部が、通常の写真製版技術およびエッチングにより、図１５の工程と別工程として（別のタイミングで）形成される。
【０１０２】
図１６を参照して、半導体基板ＳＵＢの主表面上に、たとえばＣＶＤ法により導電性不純物を含む多結晶シリコン層ＢＳが形成される。この結果、トランジスタＴＧのゲート電極ＧＥ、絶縁層ＩＬおよび側壁絶縁膜ＳＷが形成される領域も多結晶シリコン層ＢＳに覆われる。また図示されないが、分離領域においてコンタクト用プラグ導電層ＣＧを形成するために形成された開口部内にも多結晶シリコン層が形成されることでコンタクト用プラグ導電層ＣＧが形成される。
【０１０３】
図１７を参照して、図１６の工程において形成された多結晶シリコン層にエッチバック処理がなされる。この処理により、平面視においてトランジスタＴＧのゲート電極ＧＥおよび側壁絶縁膜ＳＷが形成される領域以外の領域、すなわち開口部ＣＶ内に多結晶シリコン層が残存する。このようにして、開口部ＣＶ内を充填するように、多結晶シリコン層からなるプラグ導電層ＢＳが形成される。プラグ導電層ＢＳは開口部ＣＶにより露出したソース／ドレイン領域Ｓ／Ｄの上面を覆うように形成されるため、プラグ導電層ＢＳは、ソース／ドレイン領域Ｓ／Ｄと電気的に接続するように半導体基板ＳＵＢの主表面上に形成される。上記のエッチバック処理により、所望の位置にプラグ導電層ＢＳを高精度に形成することができる。
【０１０４】
図１６の工程において形成される多結晶シリコン層ＢＳは、トランジスタＴＧのゲート電極ＧＥ、絶縁層ＩＬおよび側壁絶縁膜ＳＷが形成される領域を覆うように（半導体基板ＳＵＢの主表面から絶縁層ＩＬ（最上面ＩＬＳ）の最上部よりも上方にまで達する厚みを有するように）形成されることが好ましい。多結晶シリコン層にエッチバック処理がなされた後、エッチバック後のプラグ最上面ＢＳＴが、ゲート電極ＧＥ（タングステンシリサイド層ＷＳ）の最上面よりも上側であり、絶縁層ＩＬの最上面ＩＬＳ（の最上部）よりも下側に位置するようにプラグ導電層ＢＳが形成されるように、多結晶シリコン層ＢＳのエッチング量（エッチング時間）が調整される。ただしプラグ最上面ＢＳＴがタングステンシリサイド層ＷＳの最上面よりも下側に形成されてもよい。
【０１０５】
図１８を参照して、ゲート電極ＧＥおよび絶縁層ＩＬなどを覆うように、半導体基板ＳＵＢの主表面に、たとえばＣＶＤ法を用いて層間絶縁膜ＩＩ１が形成される。その結果、プラグ導電層ＢＳ（プラグ最上面ＢＳＴ）上を覆うように層間絶縁膜ＩＩ１が形成される。ここで層間絶縁膜ＩＩ１は、絶縁層ＩＬ（および側壁絶縁膜ＳＷ）と互いに異なる材質から形成されることが好ましい。上記のように絶縁層ＩＬ（および側壁絶縁膜ＳＷ）は少なくとも上部がシリコン窒化膜により形成されている。この場合には層間絶縁膜ＩＩ１はシリコン窒化膜とのエッチング選択比の大きい材料であるシリコン酸化膜により形成されることが好ましい。
【０１０６】
図１８に示されないが、図１８の工程において形成される層間絶縁膜ＩＩ１は、たとえばメモリ領域の分離領域や周辺回路領域など、図１４の工程において形成される層間絶縁膜ＩＩ１が除去されない領域においては、図１４の工程の層間絶縁膜ＩＩ１の上面を覆うように図１８の工程の層間絶縁膜ＩＩ１が形成されてもよい。すなわちこの場合、層間絶縁膜ＩＩ１が２層構造となる。
【０１０７】
また層間絶縁膜ＩＩ１とは別の視点で、層間絶縁膜ＩＩ１とその上に形成される層間絶縁膜ＩＩ２（図３参照）とを含めたものを図１８における（２層構造の）層間絶縁膜ＩＩ１と考えてもよい。
【０１０８】
図１９を参照して、層間絶縁膜ＩＩ１が通常のＣＭＰ処理により上面が平坦となるように研磨された後、自己整合技術により層間絶縁膜ＩＩ１が部分的にエッチングされ、プラグ導電層ＢＳに達するように、開口部としてのコンタクトホールＳＡが形成される。この結果、プラグ導電層ＢＳは図の上下方向に関してソース／ドレイン領域Ｓ／ＤとコンタクトホールＳＡとの間において残存するように配置される。
【０１０９】
コンタクトホールＳＡは、隣り合う１対のトランジスタＴＧのゲート電極ＧＥおよび側壁絶縁膜ＳＷが形成される領域に挟まれる領域の幅方向に関する中央（すなわちプラグ導電層ＢＳの中央）に、位置ずれすることなく形成されることが理想的である。しかし実際には微細化により上記挟まれる領域の幅が非常に狭くなっていることから、幅方向に関して左右いずれかの方向に位置ずれを起こすのが通例である。図１９においては幅方向に関して左側に偏るようにコンタクトホールＳＡが形成されており、コンタクトホールＳＡはゲート電極ＧＥの真上に位置する部分を含む層間絶縁膜ＩＩ１を（部分的に）削ることにより形成されている。
【０１１０】
コンタクトホールＳＡが形成される際には、ゲート電極ＧＥの真上に位置する層間絶縁膜ＩＩ１がエッチングされ、層間絶縁膜ＩＩ１の下面に接するシリコン窒化膜の絶縁層ＩＬおよび側壁絶縁膜ＳＷが、層間絶縁膜ＩＩ１とのエッチング選択比に応じた厚みだけ部分的にエッチングされる。その結果、ゲート電極ＧＥの真上のシリコン窒化膜にはコンタクトホールＳＡによるエッチング面ＥＴＨが形成される。このエッチング面ＥＴＨは、特に図の左右方向に関するエッチング面ＥＴＨの寸法が小さい（言い換えればコンタクトホールＳＡの左右方向への位置ずれが小さい）場合には下側（半導体基板側）に凸の曲面形状となるように形成される。
【０１１１】
図２０を参照して、コンタクトホールＳＡの内部にたとえば導電性不純物を含む多結晶シリコンの薄膜ＰＬが充填される。この処理においてはたとえばＣＶＤ法が用いられ、層間絶縁膜ＩＩ１上にも多結晶シリコンの薄膜ＰＬが形成される。
【０１１２】
図２１を参照して、通常の写真製版技術およびエッチングにより、層間絶縁膜ＩＩ１上の多結晶シリコンの薄膜ＰＬが、コンタクトホールＳＡの真上およびその近傍のみに残存し、層間絶縁膜ＩＩ１上の他の領域における多結晶シリコンの薄膜ＰＬが除去されるように、パターニングされる。これによりコンタクトホールＳＡ内の導電層とその真上の配線パターンとが一体となったコンタクトＣＴを有する、図６に示す態様が形成される。
【０１１３】
なお上記のように、コンタクトＣＴは層間絶縁膜ＩＩ１のコンタクトホールＳＡ内の導電層と、層間絶縁膜ＩＩ１を覆う配線パターンとしての導電層とが一体になった構成であってもよいし、コンタクトホールＳＡ内とコンタクトホールＳＡ外（真上）とで別体として形成されてもよい。またコンタクトホールＳＡ内の一部のみに薄膜ＰＬが残存するようにコンタクトＣＴが形成されてもよい。
【０１１４】
また、たとえばＣＭＰにより図２０に示す層間絶縁膜ＩＩ上の薄膜ＰＬがすべて除去されたうえで、改めて層間絶縁膜ＩＩ上に薄膜ＰＬを形成し、これを通常の写真製版技術およびエッチングを用いて所望の位置に配線層として残存させることにより、コンタクトホールＳＡの内外間で別体としての導電層ＰＬが形成された態様としてもよい。また上記のようにここでのコンタクトＣＴはコンタクトＳＣを含めて考えることができるため、コンタクトＣＴより上層まで延びるコンタクトＳＣについても、上記のコンタクトＣＴの形成方法と同様の手順により形成されるコンタクトホールＳＡを基に形成され得る。
【０１１５】
これ以降（層間絶縁膜ＩＩ２およびそれ以上）の各層の形成方法については説明を省略する。
【０１１６】
次に、図２２〜図２４の比較例を参照しながら、一実施の形態の作用効果について説明する。
【０１１７】
図２２を参照して、比較例においてはゲート電極ＧＥを構成するタングステンシリサイド層ＷＳと絶縁層ＩＬとの幅が等しくなっており、タングステンシリサイド層ＷＳ、多結晶シリコン層ＰＳおよび絶縁層ＩＬの幅がすべて等しくなっている。しかしそれ以外の点においては図２２は図６の一実施の形態と基本的に同様であるため、図２２において図６と同一の構成要素については同一の符号を付し、その説明を繰り返さない。たとえば図の幅方向に関するプラグ導電層ＢＳの寸法や側壁絶縁膜ＳＷに囲まれる領域の幅などについても、図６と図２２との間で差はないものとする。
【０１１８】
図２３を参照して、図２２の構成の半導体装置の製造方法としては、図８〜図９までの工程と同様の処理がなされた後、タングステンシリサイド層ＷＳ、多結晶シリコン層ＰＳおよび絶縁層ＩＬの幅がすべて等しくなるようにエッチングがなされる。図２４を参照して、その後は図１２と同様に側壁絶縁膜ＳＷが形成される。それ以降の工程については上記の図１３〜図２１と同様である。
【０１１９】
再度図２２を参照して、図２２においては、タングステンシリサイド層ＷＳの端部ＷＳＥからプラグ導電層ＢＳまでの幅方向に関する距離Ａ２（いわゆるショートマージン）が狭く、タングステンシリサイド層ＷＳとプラグ導電層ＢＳとが短絡を起こす可能性がある。同様に図２２においては、タングステンシリサイド層端部ＷＳＥにおけるタングステンシリサイド層ＷＳの最上面ＷＳＴからその真上のコンタクトＣＴまでの上下方向に関する距離Ｂ２（ショートマージン）が狭く、タングステンシリサイド層ＷＳとコンタクトＣＴとが短絡を起こす可能性がある。
【０１２０】
しかし図６においては、タングステンシリサイド層ＷＳが図２２よりも細く（絶縁層ＩＬよりも細くなるように）形成されているため、プラグ導電層ＢＳなどの幅が図２２と同一である仮定の下では、タングステンシリサイド層ＷＳの端部ＷＳＥからプラグ導電層ＢＳまでの幅方向に関するショートマージンＡ１はＡ２よりも広くなる。このため一実施の形態のようにタングステンシリサイド層ＷＳを細くすれば、たとえ自己整合技術によりコンタクトＣＴがゲート電極ＧＥの真上に位置する部分を有するように位置ずれして形成された場合においても、タングステンシリサイド層ＷＳとプラグ導電層ＢＳとの短絡を抑制することができる。
【０１２１】
また図６においては、タングステンシリサイド層端部ＷＳＥが図２２よりもゲート電極ＧＥの幅方向に関する内側に形成されている。つまり、タングステンシリサイド層端部ＷＳＥにおけるタングステンシリサイド層ＷＳの最上面ＷＳＴからその真上のコンタクトＣＴまでの上下方向に関するショートマージンＢ１がＢ２よりも広くなる。このため一実施の形態のようにタングステンシリサイド層ＷＳを細くすれば、たとえ自己整合技術によりコンタクトＣＴがゲート電極ＧＥの真上に位置する部分を有するように位置ずれして形成された場合においても、タングステンシリサイド層ＷＳとコンタクトＣＴとの短絡を抑制することができる。
【０１２２】
ここで図２５を参照して、以下にタングステンシリサイド層ＷＳの幅Ｗ１が絶縁層ＩＬ（多結晶シリコン層ＰＳ）の幅Ｗ２に比べてどの程度細いことが要求されるかについて説明する。ここでは一例として、トランジスタＴＧのゲート長すなわち多結晶シリコン層ＰＳの幅Ｗ２が１４０ｎｍである場合のプロセス技術を例にして考える。
【０１２３】
図２６を参照して、このグラフの横軸はタングステンシリサイド層ＷＳの幅Ｗ１を示し、縦軸はタングステンシリサイド層ＷＳのシート抵抗を示している。図２６より、幅Ｗ１が１４０ｎｍの場合のタングステンシリサイド層ＷＳのシート抵抗は１１．１Ω／□である。ここでシート抵抗値は上記に対して１５％の上昇まで許容するとすれば、上記のシート抵抗は最大１２．８Ω／□まで許容される。シート抵抗が１２．８Ω／□のときのタングステンシリサイド層ＷＳの幅Ｗ１はグラフより１１０ｎｍであるため、幅Ｗ１は１１０ｎｍ以上あることが必要である。これはシート抵抗が１１．１Ω／□であるときのタングステンシリサイド層ＷＳの幅すなわち１４０ｎｍの７９％である。したがってＷ１はＷ２の７９％以上である必要がある。
【０１２４】
図２７を参照して、ゲート電極ＧＥの幅が絶縁層ＩＬの幅よりも、およそ図中の直角三角形の横（幅）方向の寸法分ずつゲート電極ＧＥの左右双方において狭くなっている。図中の三角形の横方向の寸法分だけゲート電極ＧＥの幅が狭くなれば、図の縦方向の寸法すなわちコンタクトＣＴとゲート電極ＧＥとの上下方向に関するショートマージンはおよそ図中の三角形の縦方向の寸法分だけ広くなる。具体的には、この三角形の縦方向の寸法（ショートマージン）が１０ｎｍ以上必要である場合、三角形の横方向の寸法は３ｎｍとなる。上記の幅Ｗ２が１４０ｎｍである場合、幅Ｗ１はこれよりも左右双方において３ｎｍ以上短くなる必要があるため、幅Ｗ１は１３４ｎｍ以下である必要があり、Ｗ１はＷ２の９５％以下である必要がある。
【０１２５】
以上より、幅Ｗ１は幅Ｗ２の７９％以上９５％以下であることが好ましいといえる。
多結晶シリコン層ＰＳはゲート電極ＧＥを有するトランジスタＴＧの特性の決定に直結する構成要素である。たとえば多結晶シリコン層ＰＳの幅をタングステンシリサイド層ＷＳと同様に狭くし、絶縁層ＩＬよりも幅が狭くなれば、たとえば図１０の工程において不純物領域を形成するためのイオン注入技術を行なう際に、イオン注入の方向が半導体基板ＳＵＢの主表面に対してほぼ垂直となれば、多結晶シリコン層ＰＳの外縁の近傍においてイオン注入がなされなくなる可能性がある。このためイオン注入されていない部分の不純物濃度が変わり、トランジスタの形成不良や特性劣化を起こす可能性がある。
【０１２６】
しかし多結晶シリコン層ＰＳの幅を絶縁層ＩＬの幅と同じかそれ以上にすることにより、上記の形成不良や特性劣化などの不具合の発生を抑制することができる。
【０１２７】
通常のゲート寸法管理はインラインＳＥＭ（Scanning Electron Microscope）により上部から確認するため、また、多結晶シリコン層ＰＳの幅が絶縁層ＩＬの幅よりも狭い場合、トランジスタ特性を決定する多結晶シリコン層ＰＳの幅を正確に管理することができない。しかし多結晶シリコン層ＰＳの幅を絶縁層ＩＬの幅以上にすれば、多結晶シリコン層ＰＳの寸法を正確に管理することができるため、トランジスタ特性を正確に管理することができる。
【０１２８】
次に、ショートマージンＢ１がＢ２より広くなるのは、層間絶縁膜ＩＩ１と絶縁層ＩＬとのエッチング選択比に応じて絶縁層ＩＬに形成されたエッチング面ＥＴＨが、半導体基板ＳＵＢ側に凸となる曲面形状を有しており、ゲート電極ＧＥの内側に行くほどエッチング面ＥＴＨがより上方に形成されているためである。
【０１２９】
そして、エッチング面ＥＴＨがゲート電極ＧＥの内側において上側に形成されるのは、絶縁層ＩＬの上面の全体が上側に凸の曲面形状であるためである。つまり特に図２２のように絶縁層ＩＬの最上部（幅方向に関する中央）よりも片側（右側）のみの真上にコンタクトＣＴが形成される場合には、絶縁層ＩＬの上面が上側に凸の形状を有するために、絶縁層ＩＬの上面ＩＬＳは当該領域において内側（左側）に行くほど上方に形成されることになる。ゲート電極ＧＥの内側において絶縁層上面ＩＬＳがより上方に形成されるため、エッチング面ＥＴＨもこれに随伴してゲート電極ＧＥの内側においてより上方に形成されることになる。
【０１３０】
次に、上記のようにエッチング面ＥＴＨが下側（半導体基板ＳＵＢ側）に凸の曲面形状を有する態様は、コンタクトＣＴの位置ずれが比較的小さく、エッチング面ＥＴＨの幅方向の寸法が小さいときによく実現される。エッチング面ＥＴＨが下側に凸の曲面形状を有すれば、たとえばエッチング面ＥＴＨが上側に凸の曲面形状を有する場合に比べて、上記のようにタングステンシリサイド層ＷＳが細くなることによりショートマージンＢ２を広くする効果をより高めることができる。
【０１３１】
タングステンシリサイド層ＷＳを絶縁層ＩＬの幅より狭くすることによりショートマージンを広くし短絡抑制することができるが、多結晶シリコン層ＰＳの幅は絶縁層ＩＬの幅以上であることが好ましく、図７に示すように多結晶シリコン層ＰＳの幅は絶縁層ＩＬの幅より広くてもよい。
【０１３２】
次に、コンタクトホールＳＡ（コンタクトＣＴ）の真下の少なくとも一部と平面視において重なるように、ソース／ドレイン領域Ｓ／Ｄが形成され、ソース／ドレイン領域Ｓ／Ｄと、プラグ導電層ＢＳと、コンタクトＣＴとが図の上下方向に関して一直線に並ぶ領域が存在する。このため、単純な構造にて、ソース／ドレイン領域Ｓ／ＤとコンタクトＣＴとが電気的に接続される。ソース／ドレイン領域Ｓ／Ｄと、プラグ導電層ＢＳと、コンタクトＣＴとが図の上下方向に関して一直線に並ぶ構造は、プラグ導電層ＢＳがソース／ドレイン領域Ｓ／Ｄと電気的に接続するように形成され、かつコンタクトホールＳＡがプラグ導電層ＢＳに達するように形成されるために実現できる。上記の構成により、コンタクトＣＴとプラグ導電層ＢＳとソース／ドレイン領域Ｓ／Ｄとの相互間の電気的な接続を容易に可能とする。
【０１３３】
次に、プラグ導電層ＢＳの最上面ＢＳＴが、ゲート電極ＧＥ（タングステンシリサイド層ＷＳ）の最上面よりも上側に配置されることにより、プラグ導電層ＢＳとコンタクトＣＴとを電気的に接続させるために必要なコンタクトホールＳＡの深さをより浅くすることができる。このため、コンタクトホールＳＡを形成するための層間絶縁膜ＩＩ１のエッチング量をより少なくしてもプラグ導電層ＢＳとコンタクトＣＴとを確実に電気的に接続させることができる。
【０１３４】
またプラグ導電層ＢＳの最上面ＢＳＴが絶縁層ＩＬの最上面よりも下側に配置されている。こうすれば、たとえば隣り合う１対のプラグ導電層ＢＳ同士がプラグ導電層ＢＳの隣に配置されるトランジスタＴＧのゲート電極ＧＥおよび側壁絶縁膜ＳＷが形成される領域を超える（当該領域よりも上方において１対のプラグ導電層ＢＳ同士が結合するようにプラグ導電層ＢＳが延びる）ことにより互いに電気的に接続（短絡）する不具合の発生を抑制することができる。
【０１３５】
なお上記は主にＡｄｖａｎｃｅｄ  ＳＲＡＭ内に用いられることを前提に説明しているが、上記の構成はＡｄｖａｎｃｅｄ  ＳＲＡＭに限らず他の構成を有するメモリ領域において用いられてもよい。
【０１３６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１３７】
１Ｂ  第１コンタクト、ＢＬ，ＺＢＬ  ビット線、ＢＳ  プラグ導電層、ＢＳＴ  プラグ最上面、ＣＧ  コンタクト用プラグ導電層、ＣＴ  コンタクト、ＤＶ  半導体装置、ＥＴＨ  エッチング面、ＩＩ，ＩＩ１  層間絶縁膜、ＩＬ  絶縁層、ＩＬＳ  絶縁層上面、ＰＤ  パッド領域、ＰＬ  薄膜、ＰＳ  多結晶シリコン層、ＳＣ  第２コンタクト、ＳＩ  絶縁層、ＳＵＢ  半導体基板、ＳＷＳ  側壁絶縁膜表面、Ｔ１，Ｔ２  ドライバトランジスタ、Ｔ３，Ｔ４  負荷トランジスタ、Ｔ５，Ｔ６  アクセストランジスタ、ＴＧ  トランジスタ、ＷＳ  タングステンシリサイド層、ＷＳＥ  タングステンシリサイド層端部、ＷＳＴ  タングステンシリサイド層最上面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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