(57)【要約】【課題】高性能な接合ＦＥＴを高歩留りで製造する。【解決手段】一実施の形態の接合型電界効果トランジスタの製造方法は、（ａ）ｎ＋型ＳｉＣ基板１の上部に形成したｎ−型ドリフト層２の表面にｎ＋型ソース層３を形成する工程、（ｂ）前記（ａ）工程の後、ｎ−型ドリフト層２の上部に形成した酸化シリコン膜２１をマスクにしてｎ−型ドリフト層２の表面をエッチングし、所定の間隔で配置された複数の浅溝４を形成する工程、（ｃ）前記（ｂ）工程の後、垂直イオン注入法を用いて複数の浅溝４のそれぞれの下部のｎ−型ドリフト層２に窒素をドープし、ｎ型カウンタードープ層５を形成する工程、（ｄ）前記（ｃ）工程の後、酸化シリコン膜および浅溝４のそれぞれの側壁にサイドウォールスペーサー６を形成する工程、（ｅ）前記（ｄ）工程の後、垂直イオン注入法を用いて複数の浅溝４のそれぞれの下部のｎ−型ドリフト層２にアルミニウムをドープし、ｐ型ゲート層７を形成する工程、を有している。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主面に接合型電界効果トランジスタを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の上部に第１導電型のドリフト層を形成する工程、
（ｂ）前記ドリフト層に第１不純物をドープすることによって、前記ドリフト層の表面に第１導電型のソース層を形成する工程、
（ｃ）前記（ｂ）工程の後、前記ドリフト層の上部に形成した第１絶縁膜をマスクにして前記ドリフト層の前記表面をエッチングすることにより、前記ドリフト層の前記表面に所定の間隔で配置された複数の溝を形成する工程、
（ｄ）前記（ｃ）工程の後、垂直イオン注入法を用いて前記複数の溝のそれぞれの下部の前記ドリフト層に第２不純物をドープすることにより、前記複数の溝のそれぞれの下部の前記ドリフト層に第１導電型のカウンタードープ層を形成する工程、
（ｅ）前記（ｄ）工程の後、前記第１絶縁膜および前記溝のそれぞれの側壁に第２絶縁膜からなるサイドウォールスペーサーを形成する工程、
（ｆ）前記（ｅ）工程の後、垂直イオン注入法を用いて前記複数の溝のそれぞれの下部の前記ドリフト層に第３不純物をドープすることにより、前記複数の溝のそれぞれの下部の前記ドリフト層に第２導電型のゲート層を形成する工程、
を有する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記溝は、その底面が前記ソース層よりも下方に位置するように形成する、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記カウンタードープ層の不純物濃度を、前記ソース層の不純物濃度よりも低くする、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記カウンタードープ層は、前記ゲート層の側面と接するように形成する、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記半導体基板は、シリコンカーバイドからなり、前記第１および第２不純物は、窒素であり、前記第３不純物は、アルミニウムまたはホウ素である、半導体装置の製造方法。
【請求項６】
第１導電型の半導体基板の主面に接合型電界効果トランジスタを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の上部に第１導電型のドリフト層を形成する工程、
（ｂ）前記ドリフト層に第１不純物をドープすることによって、前記ドリフト層の表面に第１導電型のソース層を形成する工程、
（ｃ）前記（ｂ）工程の後、前記ドリフト層の上部に形成した第１絶縁膜をマスクにして前記ドリフト層の前記表面をエッチングすることにより、前記ドリフト層の前記表面に所定の間隔で配置された複数の溝を形成する工程、
（ｄ）前記（ｃ）工程の後、垂直イオン注入法を用いて前記複数の溝のそれぞれの下部の前記ドリフト層に第２不純物をドープすることにより、前記複数の溝のそれぞれの底面よりも深い領域の前記ドリフト層に第２導電型の第１ゲート層を形成する工程、
（ｅ）前記（ｄ）工程の後、前記第１絶縁膜および前記溝のそれぞれの側壁に第２絶縁膜からなるサイドウォールスペーサーを形成する工程、
（ｆ）前記（ｅ）工程の後、垂直イオン注入法を用いて前記複数の溝のそれぞれの下部の前記ドリフト層に第３不純物をドープすることにより、前記第１ゲート層の上部の前記ドリフト層に第２導電型の第２ゲート層を形成する工程、
を有する、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｃ）工程の後、前記（ｄ）工程に先立って、垂直イオン注入法を用いて前記複数の溝のそれぞれの下部の前記ドリフト層に第４不純物をドープすることにより、前記複数の溝のそれぞれの下部の前記ドリフト層に第１導電型のカウンタードープ層を形成する工程をさらに含む、半導体装置の製造方法。
【請求項８】
請求項６記載の半導体装置の製造方法において、
前記溝は、その底面が前記ソース層よりも下方に位置するように形成する、半導体装置の製造方法。
【請求項９】
請求項６記載の半導体装置の製造方法において、
前記半導体基板は、シリコンカーバイドからなり、前記第１不純物は、窒素であり、前記第２および第３不純物は、アルミニウムまたはホウ素である、半導体装置の製造方法。
【請求項１０】
請求項７記載の半導体装置の製造方法において、
前記第４不純物は、窒素である、半導体装置の製造方法。
【請求項１１】
第１導電型の半導体基板の主面に形成された接合型電界効果トランジスタを有する半導体装置であって、
前記半導体基板の上部に形成された第１導電型のドリフト層と、
前記ドリフト層の表面に所定の間隔で形成された複数の第１導電型のソース層と、
前記ドリフト層の前記表面において、隣り合う前記ソース層の間の領域に形成された複数の溝と、
前記複数の溝のそれぞれの側壁に形成された絶縁膜からなるサイドウォールスペーサーと、
前記複数の溝のそれぞれの下部の前記ドリフト層に形成された第２導電型のゲート層と、
前記サイドウォールスペーサーのそれぞれの下部の前記ドリフト層において、前記ゲート層の側面と接するように形成された第１導電型のカウンタードープ層と、
を有する、半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記ゲート層は、第１ゲート層と、前記第１ゲート層の上部に形成され、前記第１ゲート層よりも幅の狭い第２ゲート層とで構成され、
前記カウンタードープ層は、前記第２ゲート層の側面と接するように形成されている、半導体装置。
【請求項１３】
請求項１１記載の半導体装置において、
前記溝の底面は、前記ソース層よりも下方に位置している、半導体装置。
【請求項１４】
請求項１１記載の半導体装置において、
前記カウンタードープ層の不純物濃度は、前記ソース層の不純物濃度よりも低い、半導体装置。
【請求項１５】
請求項１１記載の半導体装置において、
前記半導体基板は、シリコンカーバイドからなる、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、ＳｉＣ（シリコンカーバイド）基板に接合型電界効果トランジスタ（Junction Field Effect Transistor：ＪＦＥＴ）を形成した半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
パワー半導体素子の一つに、ｐｎ接合をゲートとしてチャネルを制御する接合型電界効果トランジスタ（以下、接合ＦＥＴという）がある。特に、ＳｉＣを基板材料に用いた接合ＦＥＴは、ＳｉＣの絶縁破壊電界がＳｉに比べて大きいことから耐圧特性に優れ、かつｐｎ接合の拡散電位が高いことから、ゲートに負の電圧を印加しなくてもチャネルを完全に空乏化できる、いわゆるノーマリオフ型のＦＥＴを実現することができる。
【０００３】
特許文献１および特許文献２は、トレンチ型接合ＦＥＴを開示している。これらの文献に記載された接合ＦＥＴは、ＳｉＣ基板上にエピタキシャル成長させたｎ−型ドリフト層にトレンチを形成し、斜めイオン注入法と垂直イオン注入法とを組み合わせてトレンチの側壁および底面にＡｌ（アルミニウム）などのｐ型不純物をドープすることによって、ｐ型ゲート領域を形成している。
【０００４】
接合ＦＥＴの性能を表す重要な特性一つであるオン抵抗は、隣り合うゲート領域の間隔を広げることで低減可能であるが、このようにすると逆バイアス時のソース、ドレイン耐圧は低下する。すなわち、オン抵抗とソース、ドレイン耐圧は、ゲート領域の間隔をパラメータとしたトレードオフの関係にある。従って、接合ＦＥＴを高性能化するためには、このパラメータの制御が非常に重要である。
【０００５】
非特許文献１は、ｐ型ゲート領域の不純物濃度プロファイルを急峻にすることによって、上記したオン抵抗とソース、ドレイン耐圧のトレードオフを改善できると報告している。同文献は、不純物濃度プロファイルを急峻にする方法については記載していないが、例えば斜めイオン注入法を用いてトレンチの側壁にｎ型不純物（例えば窒素）をドープすることによって、ｐ型ゲート領域の端部の不純物濃度を補償するといった方法が考えられる（同文献、図３）。
【０００６】
特許文献３は、プレーナ型接合ＦＥＴに関するものであるが、ｐ型ゲート領域の幅をソース側よりもドレイン側で広くしたレトログレードプロファイルとすることによって、接合ＦＥＴをさらに高性能化できるとしている。ここで、ｐ型ゲート領域の幅は、不純物のイオン注入エネルギーおよびドーズ量で調整している。
【０００７】
一方、トレンチ型接合ＦＥＴに関する特許文献４は、トレンチの底面に不純物をイオン注入する際の加速電圧よりもトレンチの側壁にイオン注入する際の加速電圧を小さくすることによって、ｐ型ゲート領域の幅をソース側よりもドレイン側で広くする方法を開示している（同文献、図５）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−１２８９６５号公報
【特許文献２】特開２０１１−１７１４２１号公報
【特許文献３】特開平１０−２９４４７１号公報
【特許文献４】特開２００４−１３４５４７号公報
【非特許文献】
【０００９】
【非特許文献１】Mater. Sci, Forum 600-603. 1059(2009)
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述した従来のトレンチ型接合ＦＥＴにおいて、隣り合うｐ型ゲート領域同士の間隔、およびｐ型ゲート領域の不純物濃度プロファイルを精度よく制御するためには、トレンチの加工寸法のみならず、トレンチのテーパ角度、トレンチのエッチングマスクとして用いる酸化膜の膜厚や形状、イオン注入装置の角度精度など、制御すべきパラメーターが多い。そのため、量産性を考慮した場合には、安定した高歩留りを得るためのプロセスマージン確保が困難である。
【００１１】
また、接合ＦＥＴの性能向上、特に、オン抵抗を低減するためには、アクティブ領域に占めるソース面積比率の増加が求められるが、そのためにはゲート領域の幅を縮小する必要がある。しかしながら、従来技術では、トレンチの側壁に斜めイオン注入法で不純物をドープしてゲート領域を形成するため、トレンチの幅が狭くなると、トレンチの幅に対する深さの比（アスペクト比）が大きくなり、トレンチの側壁に不純物をドープすることが困難となる。すなわち、トレンチの側壁に斜めイオン注入法で不純物をドープしてゲート領域を形成する従来方法では、ゲート領域の幅を縮小することが困難である。
【００１２】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願の一実施の形態は、第１導電型の半導体基板の主面に接合型電界効果トランジスタを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の上部に形成された第１導電型のドリフト層の表面に第１導電型のソース層を形成する工程、
（ｂ）前記（ａ）工程の後、前記ドリフト層の上部に形成した第１絶縁膜をマスクにして前記ドリフト層の前記表面をエッチングすることにより、所定の間隔で配置された複数の溝を形成する工程、
（ｃ）前記（ｂ）工程の後、垂直イオン注入法を用いて前記複数の溝のそれぞれの下部の前記ドリフト層に不純物をドープすることにより、第１導電型のカウンタードープ層を形成する工程、
（ｄ）前記（ｃ）工程の後、前記第１絶縁膜および前記溝のそれぞれの側壁にサイドウォールスペーサーを形成する工程、
（ｅ）前記（ｄ）工程の後、垂直イオン注入法を用いて前記複数の溝のそれぞれの下部の前記ドリフト層に不純物をドープすることにより、第２導電型のゲート層を形成する工程、を有している。
【発明の効果】
【００１４】
上記一実施の形態によれば、高性能な接合ＦＥＴを高歩留りで製造することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１の縦型接合ＦＥＴが形成されたＳｉＣ基板のアクティブ領域の一部を示す断面図である。
【図２】実施の形態１の縦型接合ＦＥＴの製造方法を示すＳｉＣ基板の要部断面図である。
【図３】実施の形態１の縦型接合ＦＥＴの製造方法を示すＳｉＣ基板の要部平面図である。
【図４】図２に続く縦型接合ＦＥＴの製造方法を示すＳｉＣ基板の要部断面図である。
【図５】図２に続く縦型接合ＦＥＴの製造方法を示すＳｉＣ基板の要部平面図である。
【図６】図４に続く縦型接合ＦＥＴの製造方法を示すＳｉＣ基板の要部断面図である。
【図７】図６に続く縦型接合ＦＥＴの製造方法を示すＳｉＣ基板の要部断面図である。
【図８】図７に続く縦型接合ＦＥＴの製造方法を示すＳｉＣ基板の要部断面図である。
【図９】図８に続く縦型接合ＦＥＴの製造方法を示すＳｉＣ基板の要部断面図である。
【図１０】実施の形態１の変形例の縦型接合ＦＥＴの製造方法を示すＳｉＣ基板の要部断面図である。
【図１１】図１０に続く縦型接合ＦＥＴの製造方法を示すＳｉＣ基板の要部断面図である。
【図１２】図１１に続く縦型接合ＦＥＴの製造方法を示すＳｉＣ基板の要部断面図である。
【図１３】実施の形態１の変形例の縦型接合ＦＥＴが形成されたＳｉＣ基板のアクティブ領域の一部を示す断面図である。
【図１４】実施の形態２の縦型接合ＦＥＴの製造方法を示すＳｉＣ基板の要部断面図である。
【図１５】図１４に続く縦型接合ＦＥＴの製造方法を示すＳｉＣ基板の要部断面図である。
【図１６】実施の形態２の縦型接合ＦＥＴが形成されたＳｉＣ基板のアクティブ領域の一部を示す断面図である。
【図１７】実施の形態３の縦型接合ＦＥＴが形成されたＳｉＣ基板のアクティブ領域の一部を示す断面図である。
【図１８】実施の形態３の縦型接合ＦＥＴの製造方法を示すＳｉＣ基板の要部断面図である。
【図１９】図１８に続く縦型接合ＦＥＴの製造方法を示すＳｉＣ基板の要部断面図である。
【図２０】図１９に続く縦型接合ＦＥＴの製造方法を示すＳｉＣ基板の要部断面図である。
【図２１】他の実施の形態の縦型接合ＦＥＴが形成されたＳｉＣ基板のアクティブ領域の一部を示す断面図である。
【発明を実施するための形態】
【００１６】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合や、断面図であってもハッチングを省略する場合がある。
【００１７】
（実施の形態１）
図１は、本実施の形態１の縦型接合ＦＥＴが形成されたＳｉＣ基板のアクティブ領域の一部を示す断面図である。
【００１８】
縦型接合ＦＥＴのドレイン領域となるｎ＋型ＳｉＣ基板１の主面上には、ｎ＋型ＳｉＣ基板１よりも低不純物濃度のｎ−型ドリフト層２が形成されており、ｎ−型ドリフト層２の表面には、ｎ＋型ＳｉＣ基板１よりも高不純物濃度のｎ＋型ソース層３が所定の間隔で複数形成されている。これらのｎ＋型ソース層３は、ｎ＋型ＳｉＣ基板１の主面の第一方向（紙面に垂直な方向）に沿ってストライプ状に延在している。
【００１９】
ｎ＋型ソース層３の表面には、Ｎｉ（ニッケル）シリサイド膜からなるソースコンタクト層１１が形成されている。ソースコンタクト層１１は、ｎ＋型ソース層３を覆う層間絶縁膜２８に形成されたコンタクトホール１５を通じてソース電極１６に電気的に接続されている。層間絶縁膜２８は、酸化シリコン膜からなり、ソース電極１６は、Ａｌ（アルミニウム）を主体とする金属膜からなる。
【００２０】
ｎ−型ドリフト層２の表面において、隣り合うｎ＋型ソース層３の間には、ｎ＋型ソース層３の延在方向（第一方向）に沿って浅溝４が形成されており、これらの浅溝４の下部のｎ−型ドリフト層２には、ｐ型ゲート層７が形成されている。また、浅溝４の側壁には、酸化シリコン膜からなるサイドウォールスペーサー１４が形成されている。さらに、サイドウォールスペーサー１４の下部のｎ−型ドリフト層２には、ｐ型ゲート層７に隣接してｎ型カウンタードープ層５が形成されている。
【００２１】
本実施の形態１の縦型接合ＦＥＴの一つの特徴は、図１に示すように、浅溝４の底面がｎ＋型ソース層３よりも下方に位置し、かつ、浅溝４の側壁に絶縁材料（酸化シリコン）で構成されたサイドウォールスペーサー１４が形成されているために、ｎ＋型ソース層３とｐ型ゲート層７とが非接触となっていることにある。
【００２２】
また、本実施の形態１の縦型接合ＦＥＴのもう一つの特徴は、後述するように、垂直イオン注入法を用いて浅溝４の下部のｎ−型ドリフト層２に不純物をドープすることによって、ｎ型カウンタードープ層５およびｐ型ゲート層７を形成することにある。
【００２３】
浅溝４の下部のｎ−型ドリフト層２に形成されたｐ型ゲート層７の表面には、Ｎｉシリサイド膜からなるゲートコンタクト層１２が形成されている。ゲートコンタクト層１２は、図には示さないアクティブ領域の端部において、層間絶縁膜２８に形成されたコンタクトホールを通じて、ソース電極１６と同層の金属膜からなるゲート電極（後述するゲート電極１７）に電気的に接続されている。
【００２４】
ｎ＋型ＳｉＣ基板１の主面の最上部には、ポリイミド樹脂膜からなる表面保護膜１９が形成されている。図１に示すように、表面保護膜１９には開口２９が形成されており、この開口２９の底部に露出したソース電極１６は、ソースパッドを構成している。図示は省略するが、表面保護膜１９には、もう一つの開口が形成されており、この開口の底部に露出したゲート電極１７は、ゲートパッドを構成している。
【００２５】
図１は、ｎ＋型ＳｉＣ基板１のアクティブ領域の一部のみを示しているが、同図に示されていないアクティブ領域の周囲には、アクティブ領域の電界緩和を目的としたターミネーション層（後述するｐ−型ターミネーション層８）が形成されている。ｐ−型ターミネーション層８は、アクティブ領域の周囲のｎ−型ドリフト層２に不純物をイオン注入して形成したｐ型の半導体領域である。また、ターミネーション層のさらに外側、すなわちｎ＋型ＳｉＣ基板１の外周部には、ガードリング（後述するｎ＋型ガードリング層３Ｇおよびガードリング配線１８）が形成されている。ｎ＋型ガードリング層３Ｇは、ｎ＋型ＳｉＣ基板１の外周部のｎ−型ドリフト層２に不純物をイオン注入して形成したｎ型半導体領域であり、ガードリング配線１８は、ソース電極１６およびゲート電極１７と同層の金属膜からなる。
【００２６】
一方、ｎ＋型ＳｉＣ基板１の裏面には、ドレイン電極３０が形成されている。ドレイン電極３０は、Ｎｉ（ニッケル）シリサイドを主体とする導電膜からなる。このように、本実施の形態１の縦型接合ＦＥＴは、ｎ＋型ＳｉＣ基板１の主面側に設けられたソースパッドおよびゲートパッドと、ｎ＋型ＳｉＣ基板１の裏面側に設けられたドレイン電極３０とを有する３端子構造となっている。
【００２７】
本実施の形態１の縦型接合ＦＥＴの動作は、従来の縦型接合ＦＥＴの動作と基本的に同一であり、ｐ型ゲート層７からチャネル（ｎ＋型ソース層３の下方のｎ−型ドリフト層２）に延びる空乏層の幅を制御することによって、ソース、ドレイン間に流れる電流のオン、オフを切り換える。すなわち、オフ状態では、ゲート（ｐ型ゲート層７）に負電圧を印加し、ゲートからチャネルに空乏層を延ばすことによって、ソース、ドレイン間にキャリア（電子）が流れないようにする。また、オン状態では、ゲートおよびドレインに正電圧を印加することによって空乏層を縮小させ、ソースからドレインにキャリア（電子）を流す。
【００２８】
次に、本実施の形態１の縦型接合ＦＥＴの製造方法について、図面を参照しながら工程順に説明する。なお、ここでは、耐圧が６００Ｖ以上の縦型接合ＦＥＴを想定している。
【００２９】
まず、図２（ａ）に示すように、ｎ型不純物（窒素）を高濃度にドープしたｎ＋型ＳｉＣ基板１の主面上に、エピタキシャル成長法を用いてｎ−型ドリフト層２を形成する。ｎ−型ドリフト層２の不純物（窒素）濃度は、２×１０１６atom／ｃｍ３程度とする。また、ｎ−型ドリフト層２の厚さは、６μｍ程度とする。
【００３０】
次に、図２（ｂ）に示すように、ＣＶＤ法を用いてｎ＋型ＳｉＣ基板１の主面上に酸化シリコン膜（第１絶縁膜）２０を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで酸化シリコン膜２０をパターニングする。続いて、この酸化シリコン膜２０をマスクにしてｎ−型ドリフト層２にｎ型不純物（窒素）をイオン注入することにより、ｎ＋型ソース層３を形成する。このとき、ｎ＋型ＳｉＣ基板１の外周部のｎ−型ドリフト層２にもｎ型不純物をイオン注入し、アクティブ領域を囲むｎ＋型ガードリング層３Ｇを形成する。ｎ＋型ソース層３およびｎ＋型ガードリング層３Ｇの不純物濃度は、１×１０２０atom／ｃｍ３程度とする。
【００３１】
次に、酸化シリコン膜２０を除去した後、図２（ｃ）に示すように、ＣＶＤ法を用いてｎ＋型ＳｉＣ基板１の主面上に酸化シリコン膜２１を堆積し、フォトレジスト膜をマスクにしたドライエッチングで酸化シリコン膜２１をパターニングする。続いて、この酸化シリコン膜２１をマスクにしてｎ＋型ソース層３およびその下方のｎ−型ドリフト層２をドライエッチングすることにより、複数の浅溝４を形成する。このとき、アクティブ領域の端部のｎ−型ドリフト層２もドライエッチングし、浅溝４よりも幅の広い浅溝４Ｃを形成する。
【００３２】
図２（ｃ）に示すように、浅溝４、４Ｃは、その底面がｎ＋型ソース層３よりも下方に位置するように形成する。ｎ−型ドリフト層２の表面から浅溝４、４Ｃの底面までの深さは、０．５μｍ程度とする。また、アクティブ領域のｎ−型ドリフト層２に複数の浅溝４を形成することにより、ｎ＋型ソース層３は、浅溝４を介して互いに分離される。ｎ＋型ソース層３の幅（Ｓ）、言い換えると隣り合う浅溝４同士の間隔は、１．０μｍ程度とする。また、浅溝４の幅（Ｗ）は、１．０μｍ程度とする。
【００３３】
図３に示すように、アクティブ領域のｎ−型ドリフト層２に形成した浅溝４は、ｎ＋型ＳｉＣ基板１の主面の一方向に沿ってストライプ状に延在している。
【００３４】
ｎ−型ドリフト層２に浅溝４、４Ｃを形成する目的の一つは、次のイオン注入工程で不純物（ｎ型カウンタードープ層５を形成するための不純物、およびｐ＋型ゲート層７を形成するための不純物）をｎ−型ドリフト層２の深い領域までドープするためである。従って、加速電圧が高いエネルギーイオン注入装置を使用して不純物をドープする場合は、浅溝４、４Ｃの深さをｎ＋型ソース層３の深さより浅くしてもよい。
【００３５】
次に、図４（ａ）に示すように、酸化シリコン膜２１をマスクにして浅溝４、４Ｃの下部のｎ−型ドリフト層２にｎ型不純物（窒素）をイオン注入することにより、ｎ型カウンタードープ層５を形成する。ｎ型不純物のイオン注入は、垂直イオン注入法により行い、ｎ型カウンタードープ層５の不純物（窒素）濃度を１×１０１７atom／ｃｍ３程度とする。また、ｎ型不純物のイオン注入は、加速電圧を変えた多段注入により行い、ｎ型カウンタードープ層５の深さをｎ−型ドリフト層２の表面から０．８〜１μｍ程度とする。
【００３６】
ｎ型カウンタードープ層５は、次の工程で形成するｐ＋型ゲート層７の不純物（アルミニウム）の横方向（チャネル方向）への拡散を補償し、ｐ＋型ゲート層７の不純物濃度プロファイルを急峻にするために形成する。
【００３７】
次に、図４（ｂ）および図５に示すように、酸化シリコン膜２１および浅溝４、４Ｃの側壁にサイドウォールスペーサー６を形成する。サイドウォールスペーサー６は、ＣＶＤ法を用いてｎ＋型ＳｉＣ基板１の主面上に酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性エッチングすることにより形成する。
【００３８】
次に、図６（ａ）に示すように、酸化シリコン膜２１とサイドウォールスペーサー６とをマスクにして浅溝４の下部のｎ−型ドリフト層２にｐ型不純物（アルミニウムまたはホウ素）をイオン注入することにより、サイドウォールスペーサー６に対して自己整合でｐ型ゲート層７を形成する。このとき、アクティブ領域の端部のｎ−型ドリフト層２にもｐ型不純物をイオン注入し、ｐ型ゲート層７よりも幅の広いｐ型ゲート層７Ｃを形成する。
【００３９】
ｐ型不純物のイオン注入は、垂直イオン注入法により行い、ｐ型ゲート層７、７Ｃの不純物濃度を１×１０１８ｃｍ−３程度とする。また、ｐ型不純物のイオン注入は、加速電圧を変えた多段注入により行い、ｐ型ゲート層７、７Ｃの深さをｎ型カウンタードープ層５の深さと同程度（ｎ−型ドリフト層２の表面から０．８〜１μｍ程度）とする。
【００４０】
このように、本実施の形態１では、浅溝４の側壁にサイドウォールスペーサー６を形成した後、垂直イオン注入法を用いて浅溝４の下部のｎ−型ドリフト層２にｐ型不純物をドープすることによって、、サイドウォールスペーサー６に対して自己整合でｐ型ゲート層７を形成する。
【００４１】
これにより、ｐ型ゲート層７の幅（Ｇ）を浅溝４の幅（Ｗ）よりも狭くすることができる。すなわち、浅溝４の幅（Ｗ）を加工限界まで狭くした場合には、ｐ型ゲート層７の幅（Ｇ）をこの加工限界よりさらに狭くすることができる。また、浅溝４の側壁に形成するサイドウォールスペーサー６の幅は、サイドウォールスペーサー６の材料である酸化シリコン膜の膜厚を規定することによって精度よく制御することができるので、ｐ型ゲート層７の幅（Ｇ）も精度よく制御することができる。さらに、浅溝４の側壁にサイドウォールスペーサー６を形成した状態でｐ型ゲート層７を形成することにより、ｎ＋型ソース層３とｐ型ゲート層７とを非接触にすることができる。特に、本実施の形態１では、浅溝４をｎ＋型ソース層３よりも深く形成しているので、ｎ＋型ソース層３とｐ型ゲート層７とを一層確実に非接触にすることができる。
【００４２】
次に、酸化シリコン膜２１およびサイドウォールスペーサー６を除去した後、図６（ｂ）に示すように、ＣＶＤ法を用いてｎ＋型ＳｉＣ基板１の主面上に酸化シリコン膜２２を堆積し、フォトレジスト膜をマスクにしたドライエッチングで酸化シリコン膜２２をパターニングする。続いて、この酸化シリコン膜２２をマスクにしてアクティブ領域の周囲のｎ−型ドリフト層２にｐ型不純物（アルミニウムまたはホウ素）をイオン注入することにより、ｐ−型ターミネーション層８を形成する。ｐ−型ターミネーション層８は、アクティブ領域の電界緩和を目的とした半導体領域であり、ｐ型ゲート層７Ｃよりも深い領域に形成する。また、ｐ−型ターミネーション層８の不純物濃度は、１×１０１７atom／ｃｍ３程度とする。
【００４３】
次に、酸化シリコン膜２１およびサイドウォールスペーサー６を除去した後、ｎ＋型ＳｉＣ基板１をアニールすることによって、ここまでの工程でｎ−型ドリフト層２にドープされたｎ型不純物（窒素）およびｐ型不純物（アルミニウムまたはホウ素）を活性化する。ここで、ｎ＋型ＳｉＣ基板１のアニール温度は、１７００〜１８００℃程度とする。ｎ＋型ＳｉＣ基板１をアニールする際は、ｎ＋型ＳｉＣ基板１を構成するＳｉの気化を防ぐために、図６（ｃ）に示すように、ｎ＋型ＳｉＣ基板１の主面側と裏面側とをカーボン層９で被覆しておく。
【００４４】
次に、カーボン層９を除去した後、図７（ａ）に示すように、ＣＶＤ法を用いてｎ＋型ＳｉＣ基板１の主面上に酸化シリコン膜２３を堆積し、続いて、スパッタリング法を用いて酸化シリコン膜２３の上部にＴｉＮ（窒化チタン）膜からなるバリアメタル膜２４を堆積する。
【００４５】
次に、図７（ｂ）に示すように、アクティブ領域のバリアメタル膜２４および酸化シリコン膜２３を異方性エッチングすることにより、浅溝４の側壁にバリアメタル層２４と酸化シリコン膜２３との積層膜からなるサイドウォールスペーサー１０を形成する。このとき、アクティブ領域の外側は、ｎ＋型ガードリング層３Ｇの上部に開口２５を設けたフォトレジスト膜２６で覆っておき、開口２５の底部のバリアメタル膜２４および酸化シリコン膜２３をエッチングすることにより、ｎ＋型ガードリング層３Ｇの表面を露出させる。
【００４６】
次に、フォトレジスト膜２６を除去した後、図７（ｃ）に示すように、スパッタリング法を用いてｎ＋型ＳｉＣ基板１の主面上にＮｉ膜２７を堆積する。続いて、ｎ＋型ＳｉＣ基板１をアニールすることによって、ｎ＋型ソース層３およびｐ型ゲート層７、７ＣのそれぞれとＮｉ膜２７とを反応させる（シリサイド化反応）。
【００４７】
次に、未反応のＮｉ膜２７とバリアメタル膜２４とを除去する。これにより、図８（ａ）に示すように、ｎ＋型ソース層３の表面にＮｉシリサイド膜からなるソースコンタクト層１１が形成され、ｐ型ゲート層７、７Ｃのそれぞれの表面にＮｉシリサイド膜からなるゲートコンタクト層１２が形成される。また、ｎ＋型ガードリング層３Ｇの表面にＮｉシリサイド膜からなるガードリングコンタクト層１３が形成される。
【００４８】
ソースコンタクト層１１は、ｎ＋型ソース層３と後の工程で形成するソース電極１６とをオーミック接続するための導電層であり、ゲートコンタクト層１２は、ｐ型ゲート層７、７Ｃと後の工程で形成するゲート電極とをオーミック接続するための導電層である。また、ガードリングコンタクト層１３は、ｎ＋型ガードリング層３Ｇと後の工程で形成するガードリング配線１８とをオーミック接続するための導電層である。
【００４９】
また、サイドウォールスペーサー１０の一部を構成するバリアメタル膜２４を除去することにより、浅溝４、４Ｃの側壁に酸化シリコン膜２３からなるサイドウォールスペーサー１４が形成される。
【００５０】
次に、図８（ｂ）に示すように、ＣＶＤ法を用いてｎ＋型ＳｉＣ基板１の主面上に酸化シリコン膜からなる層間絶縁膜２８を堆積した後、フォトレジスト膜をマスクにしたドライエッチングで層間絶縁膜２８をパターニングすることにより、ｎ＋型ソース層３、ｐ型ゲート層７Ｃ、およびｎ＋型ガードリング層３Ｇのそれぞれの上部にコンタクトホール１５を形成する。また、図には示さない領域において、ｐ型ゲート層７の上部の酸化シリコン膜２８にもコンタクトホールを形成する。
【００５１】
次に、図８（ｃ）に示すように、スパッタリング法を用いてｎ＋型ＳｉＣ基板１の主面上にＡｌを主体とする金属膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこの金属膜をパターニングする。これにより、ｎ＋型ソース層３の表面のソースコンタクト層１１に電気的に接続されるソース電極１６と、ｐ型ゲート層７Ｃのゲートコンタクト層１２に電気的に接続されるゲート電極１７と、ｎ＋型ガードリング層３Ｇの表面のガードリングコンタクト層１３に電気的に接続されるガードリング配線１８とが形成される。ゲート電極１７は、図には示さない領域において、ｐ型ゲート層７の表面のゲートコンタクト層１２にも電気的に接続される。
【００５２】
次に、図９（ａ）に示すように、ｎ＋型ＳｉＣ基板１の主面の最上部にポリイミド樹脂膜からなる表面保護膜１９を形成した後、ソース電極１６の上部の表面保護膜１９に開口２９を形成する。この開口２９の底部に露出したソース電極１６は、ソースパッドを構成する。また、図には示さない領域において、ゲート電極１７の上部の表面保護膜１９に開口を形成することにより、ゲートパッドを形成する。
【００５３】
次に、図９（ｂ）に示すように、ｎ＋型ＳｉＣ基板１の裏面全体にドレイン電極３０を形成することにより、図１に示す本実施の形態１の縦型接合ＦＥＴが完成する。ドレイン電極３０は、Ｎｉシリサイド膜からなり、その表面にはＡｕ（金）メッキが施される。
【００５４】
以上のように構成された本実施の形態１の縦型接合ＦＥＴによれば、次のような効果を得ることができる。
【００５５】
垂直イオン注入法を用いてｎ−型ドリフト層２にｎ型カウンタードープ層５およびｐ型ゲート層７を形成するので、斜めイオン注入法と垂直イオン注入法とを組み合わせてトレンチの側壁および底面にｐ型不純物をドープしてｐ型ゲート領域を形成する従来のトレンチ型接合ＦＥＴの製造方法に比べて、ｐ型ゲート層７の不純物濃度プロファイルを精度よく制御することができる。
【００５６】
また、斜めイオン注入法により生じる横方向への不純物の拡散ばらつきを考慮する必要がなくなるため、ｐ型ゲート層７の幅（Ｇ）の寸法精度を向上させることができる。これは、安定した高歩留りを得るためのプロセスマージン確保が容易になり、耐圧マージンを確保しながら、よりシビアなオン抵抗設計が可能になることを意味する。
【００５７】
また、浅溝４の側壁に形成したサイドウォールスペーサー６に対して自己整合でｐ型ゲート層７を形成することにより、ｐ型ゲート層７の幅（Ｇ）を加工限界以下まで狭くすることができる。これにより、電流経路となるｎ＋型ソース層３のアクティブ領域に占める面積比率を増やすことができるので、ソース、ドレイン間に流れる電流の密度を向上させることができ、チップ全体としてオン抵抗を下げることができる。言い換えると、電流密度を低下させることなく、チップサイズを小さくすることができる。
【００５８】
ｎ＋型ソース層３とｐ型ゲート層７とが接触した構造では、両者の接合部でのリーク電流の発生が懸念される（特許文献２参照）が、ｎ＋型ソース層３とｐ型ゲート層７とを非接触にしたことにより、リーク電流を抑制することができる。
【００５９】
（実施の形態１の変形例）
前記実施の形態１では、ｎ−型ドリフト層２に浅溝４を形成した後、浅溝４の下部のｎ−型ドリフト層２に不純物をイオン注入してｎ型カウンタードープ層５およびｐ型ゲート層７Ｃを形成したが、浅溝４を省略し、次のような方法でｎ型カウンタードープ層５およびｐ型ゲート層７Ｃを形成することもできる。
【００６０】
まず、図１０（ａ）に示すように、実施の形態１と同様の方法でｎ＋型ＳｉＣ基板１の主面上にｎ−型ドリフト層２を形成した後、図１０（ｂ）に示すように、ＣＶＤ法を用いてｎ＋型ＳｉＣ基板１の主面上に酸化シリコン膜３１を堆積し、フォトレジスト膜をマスクにしたドライエッチングで酸化シリコン膜３１をパターニングする。続いて、この酸化シリコン膜３１をマスクにしてｎ−型ドリフト層２にｎ型不純物（窒素）をイオン注入することにより、ｎ＋型ソース層３を形成する。
【００６１】
次に、図１０（ｃ）に示すように、ＣＶＤ法を用いてｎ＋型ＳｉＣ基板１の主面上に窒化シリコン膜３２を堆積した後、化学機械研磨法を用いて窒化シリコン膜３２を研磨し、酸化シリコン膜３１の表面が露出するまで窒化シリコン膜３２を後退させる。
【００６２】
次に、図１１（ａ）に示すように、酸化シリコン膜３１と窒化シリコン膜３２のエッチング速度の差を利用し、酸化シリコン膜３１を選択的にエッチングすることにより、ｎ＋型ソース層３の上部に窒化シリコン膜３２を残す。
【００６３】
次に、図１１（ｂ）に示すように、窒化シリコン膜３２をマスクにしてｎ−型ドリフト層２にｎ型不純物（窒素）をイオン注入することにより、ｎ型カウンタードープ層５を形成する。実施の形態１と同様、ｎ型カウンタードープ層５の形成は、垂直イオン注入法を用い、加速電圧を変えたｎ型不純物の多段注入により行う。
【００６４】
次に、図１２（ａ）に示すように、ＣＶＤ法を用いてｎ＋型ＳｉＣ基板１の主面上に窒化シリコン膜を堆積した後、この窒化シリコン膜を異方性エッチングすることにより、窒化シリコン膜３２の側壁にサイドウォールスペーサー３３を形成する。
【００６５】
次に、図１２（ｂ）に示すように、窒化シリコン膜３２とサイドウォールスペーサー３３とをマスクにしてｎ−型ドリフト層２にｐ型不純物（アルミニウムまたはホウ素）をイオン注入することにより、サイドウォールスペーサー３３に対して自己整合でｐ型ゲート層７を形成する。ｐ型ゲート層７の形成は、垂直イオン注入法を用い、加速電圧を変えたｐ型不純物の多段注入により行う。
【００６６】
その後の工程は、実施の形態１とほぼ同様であるため、説明は省略する。図１３は、本実施の形態２の縦型接合ＦＥＴが形成されたＳｉＣ基板のアクティブ領域の一部を示す断面図である。
【００６７】
本変形例においても、垂直イオン注入法を用いた不純物のドープによってｎ型カウンタードープ層５およびｐ型ゲート層７を形成するので、従来のトレンチ型接合ＦＥＴの製造方法に比べて、ｐ型ゲート層７の幅（Ｇ）の寸法精度を向上させることができる。
【００６８】
また、アクティブ領域に占めるｎ＋型ソース層３の面積比率を増やすことができるので、ソース、ドレイン間に流れる電流の密度を向上させることができ、チップ全体としてオン抵抗を下げることができる。
【００６９】
さらに、ｎ型カウンタードープ層５を介してｎ＋型ソース層３とｐ型ゲート層７とが非接触となるので、リーク電流を抑制することもできる。
【００７０】
（実施の形態２）
本実施の形態２の縦型接合ＦＥＴの製造方法について、図面を参照しながら工程順に説明する。
【００７１】
まず、図１４（ａ）に示すように、ｎ＋型ＳｉＣ基板１の主面上にｎ−型ドリフト層２を形成した後、アクティブ領域のｎ−型ドリフト層２にｎ型不純物（窒素）をイオン注入することによって、ｎ＋型ソース層３を形成する。続いて、図１４（ｂ）に示すように、ｎ＋型ＳｉＣ基板１の主面上に堆積した酸化シリコン膜２１をパターニングした後、この酸化シリコン膜２１をマスクにしてｎ＋型ソース層３およびその下部のｎ−型ドリフト層２をドライエッチングすることにより、複数の浅溝４を形成する。ここまでの工程は、実施の形態１の図２（ａ）〜図２（ｃ）に示した工程と同じである。
【００７２】
次に、図１５（ａ）に示すように、酸化シリコン膜２１をマスクにして浅溝４の下部のｎ−型ドリフト層２にｐ型不純物（アルミニウムまたはホウ素）をイオン注入することにより、ｐ型ゲート層（第１ゲート層）３５を形成する。このとき、ｐ型不純物のイオン注入は、実施の形態１のｐ型ゲート層７と同様、垂直イオン注入法により行うが、２００〜６００ｋｅＶ程度の高い加速電圧で行い、ｐ型ゲート層３５をｎ−型ドリフト層２の深い領域に形成する。
【００７３】
次に、図１５（ｂ）に示すように、実施の形態１と同様の方法で酸化シリコン膜２１および浅溝４の側壁に酸化シリコン膜からなるサイドウォールスペーサー６を形成した後、酸化シリコン膜２１とサイドウォールスペーサー６とをマスクにして浅溝４の下部のｎ−型ドリフト層２にｐ型不純物（アルミニウムまたはホウ素）をイオン注入することにより、ｐ型ゲート層３６（第２ゲート層）を形成する。このとき、ｐ型不純物のイオン注入は、実施の形態１のｐ型ゲート層７と同様、垂直イオン注入法により行うが、２００ｋｅＶ未満の低い加速電圧で行い、ｐ型ゲート層３６をｎ−型ドリフト層２の浅い領域、ｐ型ゲート層３５の上部に形成する。また、ｐ型ゲート層３６の不純物濃度は、ｐ型ゲート層３５の不純物濃度と同程度とする。
【００７４】
これにより、ｐ型ゲート層は、ｎ−型ドリフト層２の深い領域に形成された幅の広いｐ型ゲート層３５とｎ−型ドリフト層２の浅い領域に形成された幅の狭いｐ型ゲート層３６とで構成されるレトログレード構造となる。
【００７５】
その後の工程は、実施の形態１とほぼ同様であるため、説明は省略する。図１６は、本実施の形態２の縦型接合ＦＥＴが形成されたＳｉＣ基板のアクティブ領域の一部を示す断面図である。
【００７６】
本実施の形態２によれば、垂直イオン注入法を用いた不純物のドープによってｐ型ゲート層３５、３６を形成するので、ｐ型ゲート層３５、３６の幅の寸法精度を向上させることができる。
【００７７】
また、ｐ型ゲート層を上記のようなレトログレード構造としたことにより、縦型接合ＦＥＴを高性能化することができる。
【００７８】
さらに、ｎ＋型ソース層３とｐ型ゲート層３５、３６とを非接触にしたことにより、リーク電流を抑制することができる。
【００７９】
（実施の形態３）
本実施の形態３の縦型接合ＦＥＴは、実施の形態１の縦型接合ＦＥＴと実施の形態２の縦型接合ＦＥＴとを組み合わせたものである。すなわち、図１７に示すように、本実施の形態３の縦型接合ＦＥＴは、実施の形態１の縦型接合ＦＥＴにおいて、ｐ型ゲート層を実施の形態２のようなレトログレード構造としたものである。
【００８０】
本実施の形態３の縦型接合ＦＥＴの製造方法について、図面を参照しながら工程順に説明する。
【００８１】
まず、図１８（ａ）に示すように、ｎ＋型ＳｉＣ基板１の主面上にｎ−型ドリフト層２を形成し、続いて、ｎ−型ドリフト層２にｎ＋型ソース層３を形成した後、酸化シリコン膜２１をマスクにしたドライエッチングでｎ−型ドリフト層２に複数の浅溝４を形成する。
【００８２】
次に、図１８（ｂ）に示すように、酸化シリコン膜２１をマスクにして浅溝４の下部のｎ−型ドリフト層２にｎ型不純物（窒素）をイオン注入することにより、ｎ型カウンタードープ層５を形成する。ここまでの工程は、実施の形態１の図２（ａ）〜図４（ａ）に示した工程と同じである。
【００８３】
次に、図１９（ａ）に示すように、酸化シリコン膜２１をマスクにして浅溝４の下部のｎ−型ドリフト層２にｐ型不純物（アルミニウム）をイオン注入することにより、ｐ型ゲート層３５を形成する。このｐ型不純物のイオン注入は、垂直イオン注入法により行うが、実施の形態２と同様、２００〜６００ｋｅＶ程度の高い加速電圧で行い、ｐ型ゲート層３５をｎ−型ドリフト層２の深い領域に形成する。
【００８４】
次に、図１９（ｂ）に示すように、実施の形態１と同様の方法で酸化シリコン膜２１および浅溝４の側壁に酸化シリコン膜からなるサイドウォールスペーサー６を形成した後、図２０に示すように、酸化シリコン膜２１とサイドウォールスペーサー６とをマスクにして浅溝４の下部のｎ−型ドリフト層２にｐ型不純物（アルミニウム）をイオン注入することにより、ｐ型ゲート層３５を形成する。このｐ型不純物のイオン注入は、垂直イオン注入法により行うが、実施の形態２と同様、２００ｋｅＶ未満の低い加速電圧で行い、ｐ型ゲート層３６をｎ−型ドリフト層２の浅い領域に形成する。
【００８５】
これにより、ｐ型ゲート層は、ｎ−型ドリフト層２の深い領域に形成された幅の広いｐ型ゲート層３５とｎ−型ドリフト層２の浅い領域に形成された幅の狭いｐ型ゲート層３６とで構成されるレトログレード構造となる。また、浅い領域に形成されたｐ型ゲート層３６に隣接してｎ型カウンタードープ層５が配置される。
【００８６】
本実施の形態３によれば、前述した実施の形態１の効果および実施の形態２の効果を得ることができる。
【００８７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明はこれまで記載した実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８８】
例えば、前記実施の形態３では、実施の形態１の縦型接合ＦＥＴと実施の形態２の縦型接合ＦＥＴとを組み合わせたが、図２１に示すように、実施の形態１の変形例の縦型接合ＦＥＴと実施の形態２の縦型接合ＦＥＴとを組み合わせてもよい。
【００８９】
その他、実施の形態に記載された内容の一部を以下に記載する。
（１）第１導電型の半導体基板の主面に接合型電界効果トランジスタを形成する半導体装置の製造方法は、
（ａ）前記第１導電型の半導体基板の上部に第１導電型のドリフト層を形成する工程、
（ｂ）前記ドリフト層の上部に形成した第１絶縁膜をマスクにして前記ドリフト層に第１不純物をドープすることにより、前記ドリフト層の表面に所定の間隔で配置された複数の第１導電型のソース層を形成する工程、
（ｃ）前記（ｂ）工程の後、第１絶縁膜を除去し、前記複数のソース層のそれぞれの上部に第２絶縁膜を形成する工程、
（ｄ）前記第２絶縁膜をマスクに用い、前記ドリフト層に垂直イオン注入法で第２不純物をドープすることにより、前記ドリフト層に第１導電型のカウンタードープ層を形成する工程、
（ｅ）前記（ｄ）工程の後、前記第２絶縁膜の側壁に第３絶縁膜からなるサイドウォールスペーサーを形成する工程、
（ｆ）前記第２絶縁膜および前記サイドウォールスペーサーをマスクに用い、前記ドリフト層に垂直イオン注入法で第３不純物をドープすることにより、前記ドリフト層に第２導電型のゲート層を形成する工程、
を有する。
（２）（１）の半導体装置の製造方法において、前記カウンタードープ層の不純物濃度を、前記ソース層の不純物濃度よりも低くする。
（３）（１）の半導体装置の製造方法において、前記カウンタードープ層を、前記ゲート層の側面と接するように形成する。
（４）（１）の半導体装置の製造方法において、前記半導体基板は、シリコンカーバイドからなり、前記第１および第２不純物は、窒素であり、前記第３不純物は、アルミニウムまたはホウ素である。
【符号の説明】
【００９０】
１  ｎ＋型ＳｉＣ基板
２  ｎ−型ドリフト層
３  ｎ＋型ソース層
３Ｇ  ｎ＋型ガードリング層
４、４Ｃ  浅溝（溝）
５  ｎ型カウンタードープ層
６  サイドウォールスペーサー
７、７Ｃ  ｐ型ゲート層
８  ｐ−型ターミネーション層
９  カーボン層
１０  サイドウォールスペーサー
１１  ソースコンタクト層
１２  ゲートコンタクト層
１３  ガードリングコンタクト層
１４  サイドウォールスペーサー
１５  コンタクトホール
１６  ソース電極
１７  ゲート電極
１８  ガードリング配線
１９  表面保護膜
２０  酸化シリコン膜（第１絶縁膜）
２１、２２、２３  酸化シリコン膜
２３  酸化シリコン膜
２４  バリアメタル膜
２５  開口
２６  フォトレジスト膜
２７  Ｎｉ膜
２８  層間絶縁膜
２９  開口
３０  ドレイン電極
３１  酸化シリコン膜
３２  窒化シリコン膜
３３  サイドウォールスペーサー
３５  ｐ型ゲート層（第１ゲート層）
３６  ｐ型ゲート層（第２ゲート層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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