(57)【要約】【課題】回路規模の増大を抑制しつつ、Ｓ／Ｎ比を向上させることができるアナログデジタル変換器を提供すること。【解決手段】実施形態に係るアナログデジタル変換器は、全差動型演算増幅器、比較器、第１増幅回路、第２増幅回路を備える。全差動型演算増幅器は、非反転入力、反転入力、反転出力、非反転出力を有する。比較器は、演算増幅器の反転出力および非反転出力から出力されるアナログ信号の電圧を閾値と比較してデジタルデータへ変換する。第１増幅回路は、第１の期間に、比較器の変換対象となる入力信号の逆相信号に応じた電荷を一対のキャパシタのそれぞれに蓄積し、第２の期間に、一対のキャパシタのうち、一方のキャパシタから他方のキャパシタへ演算増幅器を介して電荷を転送することで、逆相信号を２倍に増幅する。第２増幅回路は、第１増幅回路と同様の動作を行うことで、入力信号を２倍に増幅する。【選択図】図２
2014175930.tif 000002
【特許請求の範囲】
【請求項１】
非反転入力、反転入力、反転出力および非反転出力を有する全差動型の演算増幅器と、
前記演算増幅器の反転出力および非反転出力から出力されるアナログ信号の電圧を所定の閾値と比較してデジタルデータへ変換する比較器と、
第１の期間に、前記比較器の変換対象となる入力信号の逆相信号に応じた電荷を一対のキャパシタのそれぞれに蓄積し、第２の期間に、該一対のキャパシタのうち、一方のキャパシタから他方のキャパシタへ前記演算増幅器を介して電荷を転送することで、前記逆相信号を２倍に増幅する第１増幅回路と、
前記第１の期間に、前記入力信号に応じた電荷を一対のキャパシタのそれぞれに蓄積し、前記第２の期間に、該一対のキャパシタのうち、一方のキャパシタから他方のキャパシタへ前記演算増幅器を介して電荷を転送することで、前記入力信号を２倍に増幅する第２増幅回路と
を備えることを特徴とするアナログデジタル変換器。
【請求項２】
前記デジタルデータに基づき、前記反転出力および前記非反転出力から出力される信号の電圧を所定範囲内に抑える制御用電圧を前記第１増幅回路と前記第２増幅回路とへ供給する供給部
をさらに含むことを特徴とする請求項１に記載のアナログデジタル変換器。
【請求項３】
前記供給部は、
前記比較器による直近の１回の変換結果を示す前記デジタルデータに基づき、２種類の前記制御用電圧の組み合わせによって生成される３種類の電圧のうち、いずれかの電圧を前記第１増幅回路と前記第２増幅回路とへ選択して供給する
ことを特徴とする請求項２に記載のアナログデジタル変換器。
【請求項４】
前記供給部は、
前記比較器による直近の２回の変換結果を示す前記デジタルデータに基づき、４種類の前記制御用電圧を組み合わせて生成される７種類の電圧のうち、いずれかの電圧を前記第１増幅回路と前記第２増幅回路とへ選択して供給する
ことを特徴とする請求項２に記載のアナログデジタル変換器。
【請求項５】
前記供給部は、
前記比較器による直近の２回の変換結果を示す前記デジタルデータに基づき、２種類の前記制御用電圧と、電圧値を変更可能な１種類の前記制御用電圧とを組み合わせて生成される７種類の電圧のうち、いずれかの電圧を前記第１増幅回路と前記第２増幅回路とへ選択して供給する
ことを特徴とする請求項２に記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、アナログデジタル変換器に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）エリアセンサは、複数の光電変換素子が行列状に配置される画素部から行単位で読み出されるアナログの画素信号をデジタルデータへ変換する列並列型アナログデジタル変換部を備える。
【０００３】
列並列型アナログデジタル変換部は、光電変換素子の列毎に一つのアナログデジタル変換器（以下、「ＡＤＣ：Analog  to  Digital  Converter」と記載する）が配置されるＡＤＣ群を備える。かかるＣＭＯＳエリアセンサ用のＡＤＣとして、高分解能な巡回型ＡＤＣが知られている。
【０００４】
巡回型ＡＤＣは、一般に、入力されるアナログの信号をキャパシタによってサンプリングした後、演算増幅器を利用してサンプリングされた信号の大小を比較器によって判定し、２倍増幅を行いつつ一定の値を減算して得られた信号をキャパシタによって再度サンプリングする。さらに、演算増幅器を利用してサンプリングされた信号の大小を比較器によって判定、２倍増幅を行いつつ一定の値を減算、得られた信号をキャパシタによって再度サンプリングするという一連の動作を繰り返す。
【０００５】
ところで、ＣＭＯＳエリアセンサは、近年、多画素化および小型化に伴う微細画素化が進んでいる。その一方で、ＣＭＯＳエリアセンサには、撮像画像の画質向上が望まれている。このことから、ＣＭＯＳエリアセンサ用として、回路規模の増大を抑制しつつ、Ｓ／Ｎ比（Signal  to  Noise  Ratio）を向上可能なＡＤＣが望まれている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１４１３９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一つの実施形態は、回路規模の増大を抑制しつつ、Ｓ／Ｎ比を向上させることができるアナログデジタル変換器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一つの実施形態によれば、アナログデジタル変換器が提供される。アナログデジタル変換器は、全差動型の演算増幅器と、比較器と、第１増幅回路と、第２増幅回路とを備える。全差動型の演算増幅器は、非反転入力、反転入力、反転出力および非反転出力を有する。比較器は、前記演算増幅器の反転出力および非反転出力から出力されるアナログ信号の電圧を所定の閾値と比較してデジタルデータへ変換する。第１増幅回路は、第１の期間に、前記比較器の変換対象となる入力信号の逆相信号に応じた電荷を一対のキャパシタのそれぞれに蓄積し、第２の期間に、該一対のキャパシタのうち、一方のキャパシタから他方のキャパシタへ前記演算増幅器を介して電荷を転送することで、前記逆相信号を２倍に増幅する。第２増幅回路は、前記第１の期間に、前記入力信号に応じた電荷を一対のキャパシタのそれぞれに蓄積し、前記第２の期間に、該一対のキャパシタのうち、一方のキャパシタから他方のキャパシタへ前記演算増幅器を介して電荷を転送することで、前記入力信号を２倍に増幅する。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係るＡＤＣを備えたＣＭＯＳエリアセンサを示す説明図。
【図２】実施形態に係るＡＤＣの回路構成の一例を示す説明図。
【図３】実施形態に係るＡＤＣの動作の一例を示すタイミングチャート。
【図４】実施形態に係るＡＤＣの動作状態の一例を示す説明図。
【図５】実施形態に係るＡＤＣの動作状態の一例を示す説明図。
【図６】実施形態に係るＡＤＣの動作状態の一例を示す説明図。
【図７】実施形態に係るＡＤＣの動作状態の一例を示す説明図。
【図８】実施形態に係るＡＤＣの動作状態の一例を示す説明図。
【図９】実施形態に係るＡＤＣの動作状態の一例を示す説明図。
【図１０】実施形態に係るＡＤＣの動作状態の一例を示す説明図。
【図１１】実施形態に係るＡＤＣの動作状態の一例を示す説明図。
【図１２】実施形態に係るＡＤＣの動作状態の一例を示す説明図。
【図１３】実施形態に係るＡＤＣの動作状態の一例を示す説明図。
【図１４】実施形態に係るＡＤＣの動作状態の一例を示す説明図。
【図１５】実施形態の変形例に係るＡＤＣの回路構成の一例を示す説明図。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、実施形態に係る巡回型のアナログデジタル変換器（以下、「ＡＤＣ」と記載する）を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【００１１】
図１は、実施形態に係るＡＤＣ３０を備えたＣＭＯＳエリアセンサ１を示す説明図である。なお、図１には、実施形態に係るＡＤＣ３０の説明に必要な構成要素を選択的に図示しており、一般的なＣＭＯＳエリアセンサが備える他の構成要素については、図示を省略している。
【００１２】
図１に示すように、ＣＭＯＳエリアセンサ１は、画素部２と、ＡＤＣ群３と、スイッチ制御信号発生部４と、バイアス電圧発生部５とを備える。画素部２は、入射光を受光強度に応じた量の電荷へ光電変換して蓄積する複数の光電変換素子２０を備える。
【００１３】
これら複数の光電変換素子２０は、撮像画像の各画素に対応して行列状に配置される。各光電変換素子２０に蓄積される電荷は、画素部２における光電変換素子２０の行単位で順次選択され、アナログの画素信号としてＡＤＣ群３へ出力される。
【００１４】
ＡＤＣ群３は、画素部２における光電変換素子２０の列毎に一つずつ配置される複数のＡＤＣ３０を備える列並列型のアナログデジタル変換器である。かかるＡＤＣ群３は、画素部２から光電変換素子２０の行単位で入力されるアナログの画素信号を順次デジタルデータへ変換する。
【００１５】
つまり、各ＡＤＣ３０は、対応する列の光電変換素子２０から入力されるアナログの画素信号（以下、「入力信号」と記載する）を並行してデジタルデータへ変換する。かかるＡＤＣ３０の具体的な回路構成の一例については、図２を参照して後述する。
【００１６】
スイッチ制御信号発生部４は、各ＡＤＣ３０が備える複数のスイッチに対してＯＮとＯＦＦとを切り替える制御信号を出力する処理部である。また、バイアス電圧発生部５は、ＡＤＣ３０で入力信号がデジタルデータへ変換される際に参照される参照電圧を各ＡＤＣ３０へ印加する処理部である。
【００１７】
次に、図２を参照し、実施形態に係るＡＤＣ３０の具体的な回路構成の一例について説明する。図２は、実施形態に係るＡＤＣ３０の回路構成の一例を示す説明図である。図２に示すように、ＡＤＣ３０は、画素部２から入力信号が入力される入力部Ｉａと、増幅減算部３１と、一対の差動比較器Ｃｍｐｘ、Ｃｍｐｙと、一対のラッチＬｔｘ、Ｌｔｙと、データ保持スイッチ制御部３２とを備える。
【００１８】
増幅減算部３１は、入力信号を増幅して所定の値を減算した信号を差動比較器Ｃｍｐｘ、Ｃｍｐｙへ出力する処理部である。かかる増幅減算部３１は、差動型の演算増幅器ＯＴＡと、第１増幅回路Ｘと、第２増幅回路Ｙとを備える。
【００１９】
演算増幅器ＯＴＡは、非反転入力Ｉｎｘ、反転入力Ｉｎｙ、反転出力Ｏｕｔｘ、非反転出力Ｏｕｔｙを備え、非反転入力Ｉｎｘおよび反転入力Ｉｎｙの差分に応じた信号を反転出力Ｏｕｔｘ、非反転出力Ｏｕｔｙを出力する。
【００２０】
第１増幅回路Ｘおよび第２増幅回路Ｙは、演算増幅器ＯＴＡを挟んで対称な全差動構造となるように設けられる。かかる第１増幅回路は、第１の期間に第１のキャパシタＣ１ｘ、第２のキャパシタＣ２ｘに入力信号の逆相信号で決まる電荷を充電する。次いで第２の期間に演算増幅器ＯＴＡを利用して第１のキャパシタＣ１ｘの電荷を第２のキャパシタＣ２ｘに転送する。ここで、第１のキャパシタＣ１ｘおよび第２のキャパシタＣ２ｘの容量値と充電電圧とは同等のため、第１のキャパシタＣ１ｘと第２のキャパシタＣ２ｘに蓄積された電荷は同等である。従って、第１のキャパシタＣ１ｘの電荷を第２のキャパシタＣ２ｘに転送すると、第２のキャパシタＣ２ｘに蓄積された電荷は２倍になる。
【００２１】
一方、第２増幅回路Ｙは、第１の期間に第３のキャパシタＣ１ｙ、第４のキャパシタＣ２ｙに入力信号で決まる電荷を充電する。次いで第２の期間に演算増幅器ＯＴＡを利用して第３のキャパシタＣ１ｙの電荷を第４のキャパシタＣ２ｙに転送する。ここで、第３のキャパシタＣ１ｙおよび第４のキャパシタＣ２ｙの容量値と充電電圧とは同等のため、第３のキャパシタＣ１ｙと第４のキャパシタＣ２ｙに蓄積された電荷は同等である。従って、第３のキャパシタＣ１ｙの電荷を第４のキャパシタＣ２ｙに転送すると、第４のキャパシタＣ２ｙに蓄積された電荷は２倍になる。
【００２２】
かかる増幅減算部３１によれば、第１の期間に４つのキャパシタＣ１ｘ、Ｃ２ｘ、Ｃ１ｙ、Ｃ２ｙに入力信号で決まる電荷を充電し、第２の期間に演算増幅器ＯＴＡを利用して第１のキャパシタＣ１ｘ、第３のキャパシタＣ１ｙの電荷を第２のキャパシタＣ２ｘ、第４のキャパシタＣ２ｙに転送すると、第２のキャパシタＣ２ｘ、第４のキャパシタＣ２ｙに蓄積される電荷はそれぞれ２倍になる。
【００２３】
したがって、演算増幅器ＯＴＡの反転出力Ｏｕｔｘから出力される信号と非反転出力Ｏｕｔｙから出力される信号との差分の振幅は、入力信号の振幅の４倍となる。つまり、増幅減算部３１によれば、第２の期間に、入力信号を４倍に増幅することができる。
【００２４】
その後、増幅減算部３１は、演算増幅器ＯＴＡの反転出力Ｏｕｔｘおよび非反転出力Ｏｕｔｙから出力される信号をそれぞれ逐次２倍に増幅する一方、演算増幅器ＯＴＡの非反転入力Ｉｎｘおよび反転入力Ｉｎｙに信号の大きさに応じた電荷をそれぞれ入力させて増幅減算処理を行う。なお、かかる増幅減算部３１の動作の具体的一例については、図４〜図１４を参照して後述する。
【００２５】
このように、ＡＤＣ３０では、入力信号を最初に第１の期間で増幅する際、従来のように２倍に増幅するのではなく、４倍に増幅する。これにより、ＡＤＣ３０では、第１の期間に行う初回の増幅後に発生する雑音（ノイズ）の量が、第２の期間以降変化しないと仮定すると、Ｓ／Ｎ比におけるＳ（信号量）が従来の２倍ではなく４倍になるので、Ｓ／Ｎ比を向上させることができる。
【００２６】
以下、ＡＤＣ３０の回路構成の一例について、より具体的に説明する。増幅減算部３１が備える第１増幅回路Ｘは、第１のキャパシタＣ１ｘおよび第２のキャパシタＣ２ｘを備え、第２増幅回路Ｙは、第３のキャパシタＣ１ｙおよび第４のキャパシタＣ２ｙを備える。これら、第１のキャパシタＣ１ｘ、第２のキャパシタＣ２ｘ、第３のキャパシタＣ１ｙおよび第４のキャパシタＣ２ｙは、信号のサンプリングおよび増幅に用いられる。
【００２７】
ここで、第１のキャパシタＣ１ｘの上部電極Ｔ１ｘと第２のキャパシタＣ２ｘの上部電極Ｔ２ｘとは、スイッチＳｍｘを介して接続される。また、スイッチＳｍｘと第２のキャパシタＣ２ｘの上部電極Ｔ２ｘとを接続する接続線には、スイッチＳｃ２を介してバイアス電圧発生部５（図１参照）から所定の参照電圧Ｖｓｐが印加される。
【００２８】
さらに、スイッチＳｍｘと第２のキャパシタＣ２ｘの上部電極Ｔ２ｘとを接続する接続線は、スイッチＳｉｎｘを介して演算増幅器ＯＴＡの非反転入力Ｉｎｘと接続される。かかる非反転入力Ｉｎｘには、スイッチＳａｒｘを介してバイアス電圧発生部５から所定の参照電圧Ｖｃｍが印加される。この参照電圧Ｖｃｍは、スイッチＳｃｍｘを介して第１のキャパシタＣ１ｘの上部電極Ｔ１ｘにも印加される。
【００２９】
また、演算増幅器ＯＴＡの反転出力Ｏｕｔｘは、スイッチＳｂａｘを介して第１のキャパシタＣ１ｘの下部電極Ｂ１ｘにも接続され、スイッチＳｆｂｘを介して第２のキャパシタＣ２ｘの下部電極Ｂ２ｘにも接続される。
【００３０】
また、第１のキャパシタＣ１ｘの下部電極Ｂ１ｘは、スイッチＳｐ１を介して入力部Ｉａと接続される。さらに、第１のキャパシタＣ１ｘの下部電極Ｂ１ｘには、演算増幅器ＯＴＡの反転出力Ｏｕｔｘから出力される信号の電圧を所定の範囲内に抑える制御用電圧Ｖｄａｃｈ、Ｖｄａｃｌが、それぞれ対応するスイッチＳｈｘ、スイッチＳｌｘを介して印加される。ここでの所定の範囲とは、演算増幅器ＯＴＡが性能を保持できるような反転出力Ｏｕｔｘ、非反転出力Ｏｕｔｙの電圧範囲である。
【００３１】
これらの制御用電圧Ｖｄａｃｈ、Ｖｄａｃｌは、データ保持スイッチ制御部３２が保持したデジタルデータに応じて、スイッチＳｈｘ、Ｓｌｘを利用して選択され、第１のキャパシタＣ１ｘ、第２のキャパシタＣ２ｘに印可される。なお、制御用電圧ＶｄａｃｈおよびＶｄａｃｌの電圧は常に一定である。
【００３２】
さらに、第１のキャパシタＣ１ｘの下部電極Ｂ１ｘは、スイッチＳｂａｘ、Ｓｆｂｘを介して第２のキャパシタＣ２ｘの下部電極Ｂ２ｘと接続される。かかる第２のキャパシタＣ２ｘの下部電極Ｂ２ｘは、スイッチＳｐ３を介して入力部Ｉａとも接続される。
【００３３】
一方、第３のキャパシタＣ１ｙの上部電極Ｔ１ｙと第４のキャパシタＣ２ｙの上部電極Ｔ２ｙとは、スイッチＳｍｙを介して接続される。また、スイッチＳｍｙと第４のキャパシタＣ２ｙの上部電極Ｔ２ｙとを接続する接続線には、スイッチＳｐ２を介して入力部Ｉａから入力信号が入力される。
【００３４】
さらに、スイッチＳｍｙと第４のキャパシタＣ２ｙの上部電極Ｔ２ｙとを接続する接続線は、スイッチＳｉｎｙを介して演算増幅器ＯＴＡの反転入力Ｉｎｙと接続される。かかる反転入力Ｉｎｙには、スイッチＳａｒｙを介してバイアス電圧発生部５（図１参照）から所定の参照電圧Ｖｃｍが印加される。この参照電圧Ｖｃｍは、スイッチＳｃｍｙを介して第３のキャパシタＣ１ｙの上部電極Ｔ１ｙにも印加される。
【００３５】
また、演算増幅器ＯＴＡの非反転出力Ｏｕｔｙは、スイッチＳｂａｙを介して第３のキャパシタＣ１ｙの下部電極Ｂ１ｙにも接続され、スイッチＳｆｂｙを介して第４のキャパシタＣ２ｙの下部電極Ｂ２ｙにも接続される。
【００３６】
また、第３のキャパシタＣ１ｙの下部電極Ｂ１ｙには、スイッチＳｃ１を介してバイアス電圧発生部５（図１参照）から所定の参照電圧Ｖｓｐが印加される。また、第３のキャパシタＣ１ｙの下部電極Ｂ１ｙには、演算増幅器ＯＴＡの非反転出力Ｏｕｔｙから出力される信号の電圧を所定の範囲内に抑える制御用電圧Ｖｄａｃｈ、Ｖｄａｃｌが、それぞれ対応するスイッチＳｈｙ、スイッチＳｌｙを介して印加される。ここでの所定の範囲とは、演算増幅器ＯＴＡが性能を保持できるような反転出力Ｏｕｔｘ、非反転出力Ｏｕｔｙの電圧範囲である。
【００３７】
さらに、第３のキャパシタＣ１ｙの下部電極Ｂ１ｙは、スイッチＳｂａｙ、Ｓｆｂｙを介して第４のキャパシタＣ２ｙの下部電極Ｂ２ｙと接続される。かかる第４のキャパシタＣ２ｙの下部電極Ｂ２ｙには、スイッチＳｃ３を介してバイアス電圧発生部５（図１参照）から所定の参照電圧Ｖｓｐが印加される。
【００３８】
このように、増幅減算部３１は、全差動構造を備える。これにより、増幅減算部３１は、入力信号へ混入する外的ノイズを同相除去することができる。かかる増幅減算部３１の動作については、図３〜図１４を参照して後述する。
【００３９】
差動比較器Ｃｍｐｘは、演算増幅器ＯＴＡの反転出力Ｏｕｔｘおよび非反転出力Ｏｕｔｙから入力される信号の差分と、バイアス電圧発生部５から入力される所定の参照電圧ＶｒｅｆｐからＶｒｅｆｍを差し引いた差分（所定の閾値）とを比較する。
【００４０】
また、差動比較器Ｃｍｐｙは、演算増幅器ＯＴＡの反転出力Ｏｕｔｘおよび非反転出力Ｏｕｔｙから入力される信号の差分と、バイアス電圧発生部５から入力される参照電圧ＶｒｅｆｍからＶｒｅｆｐを差し引いた差分（所定の閾値）とを比較する。
【００４１】
そして、これらの各差動比較器Ｃｍｐｘ、Ｃｍｐｙは、比較結果を示すデジタルデータであるＨｉｇｈレベルまたはＬｏｗレベルの信号へ変換して、対応するフリップフロップＬｔｘ、Ｌｔｙへそれぞれ出力する。つまり、各差動比較器Ｃｍｐｘ、Ｃｍｐｙは、変換対象が所定の閾値よりも大きい場合にＨｉｇｈレベルの信号を出力し、所定の閾値よりも小さい場合にＬｏｗレベルの信号を出力する。
【００４２】
ラッチＬｔｘは、所定の制御部（図示略）から入力される制御信号ＮｇｌｔがＨｉｇｈレベルからＬｏｗレベルへ切り替ってから次にＨｉｇｈレベルへ切り替わるまで、差動比較器Ｃｍｐｘの出力Ｎｃｘを保持する。そして、ラッチＬｔｘは、保持した出力ＮｃｘをデータＮｄｘとしてデータ保持スイッチ制御部３２へ出力する。
【００４３】
一方、ラッチＬｔｙは、所定の制御部（図示略）から入力される制御信号ＮｇｌｔがＨｉｇｈレベルからＬｏｗレベルへ切り替ってから次にＨｉｇｈレベルへ切り替わるまで、差動比較器Ｃｍｐｙの出力Ｎｃｙを保持する。そして、ラッチＬｔｙは、保持した出力ＮｃｙをデータＮｄｙとしてデータ保持スイッチ制御部３２へ出力する。
【００４４】
データ保持スイッチ制御部３２は、差動比較器Ｃｍｐｘ、Ｃｍｐｙによって変換されたデジタルデータに基づき、演算増幅器ＯＴＡの反転出力Ｏｕｔｘおよび非反転出力Ｏｕｔｙから出力される信号の電圧を所定範囲内に抑える制御用電圧Ｖｄａｃｈ、Ｖｄａｃｌを第１増幅回路Ｘおよび第２増幅回路Ｙに選択印可するためにスイッチＳｈｘ、Ｓｌｘ、Ｓｈｙ，Ｓｌｙを制御するように機能する。
【００４５】
データ保持スイッチ制御部３２は、ラッチＬｔｘ、Ｌｔｙから入力されるデータＮｄｘ、Ｎｄｙを保持し、保持したデータに基づき、演算増幅器ＯＴＡの出力信号の電圧値を所定電圧未満に抑えるための制御用電圧Ｖｄａｃｈ、Ｖｄａｃｌの何れを印可するかのスイッチＳｈｘ、Ｓｌｘ、Ｓｈｙ、Ｓｌｙを制御する回路である。
【００４６】
そして、データ保持スイッチ制御部３２は、制御用電圧をスイッチＳｈｘ、Ｓｈｙの電圧制御端子およびスイッチＳｌｘ、Ｓｌｙの電圧制御端子へ印加する。さらに、データ保持スイッチ制御部３２は、次に保持するデータＮｄｘ、Ｎｄｙが生成される際、差動比較器Ｃｍｐｘ、Ｃｍｐｙによって直近に変換されたデータＮｄｘ、Ｎｄｙに応じて、スイッチＳｈｘ、Ｓｌｘ、Ｓｈｙ、ＳｌｙへＯＮとＯＦＦとを切り替える制御信号を出力する。
【００４７】
なお、スイッチＳｈｘ、Ｓｌｘ、Ｓｈｙ、Ｓｌｙ以外のスイッチＳｐ１、Ｓｐ２、Ｓｐ３、Ｓｃ１、Ｓｃ２、Ｓｃ３、Ｓｍｘ、Ｓｍｙ、Ｓａｒｘ、Ｓａｒｙ、Ｓｉｎｘ、Ｓｉｎｙ、Ｓｆｂｘ、Ｓｆｂｙ、Ｓｂａｘ、Ｓｂａｙ、Ｓｃｍｘ、Ｓｃｍｙは、スイッチ制御信号発生部４から入力される制御信号に基づいてＯＮとＯＦＦとが切り替えられる。
【００４８】
かかるＡＤＣ３０は、入力信号を巡回アナログデジタル変換（以下、「巡回Ａ／Ｄ変換」と記載する）する場合、初回の巡回Ａ／Ｄ変換では入力信号を４倍に増幅しつつ一定の値を減算し、減算によって得られた信号を２回目以降の巡回Ａ／Ｄ変換で２倍に増幅しつつ一定値を減算してデジタルデータへ変換する。
【００４９】
これにより、ＡＤＣ３０では、初回の信号増幅後に発生するノイズに変化がないと仮定すると、入力信号を毎回２倍に増幅する従来の一般的な巡回型のＡＤＣに比べて、変換対象の信号が２倍になる。したがって、ＡＤＣ３０によれば、従来の一般的な巡回型のＡＤＣに比べて、Ｓ／Ｎ比を向上させることができる。
【００５０】
また、ＡＤＣ３０は、前述したように、全差動構造を備えることができるので、入力信号へ混入する外的ノイズを同相除去することができる。しかも、ＡＤＣ３０が備えるキャパシタの個数は、第１のキャパシタＣ１ｘ、第２のキャパシタＣ２ｘ、第３のキャパシタＣ１ｙ、第４のキャパシタＣ２ｙの４個である。
【００５１】
かかるキャパシタの個数は、初回の増幅で入力信号を４倍に増幅しない場合であっても、信号を２倍に増幅しつつ全差動で動作させる場合には最低限必要となるキャパシタの個数である。
【００５２】
具体的には、信号を２倍に増幅しつつ全差動で動作させる場合、例えば、信号を２倍に増幅する２つの回路を設ける必要がある。かかる場合、信号を２倍に増幅する回路は、一方のキャパシタによって信号の信号電荷を保持したまま、保持した信号電荷を他方のキャパシタへ複製し、両キャパシタによって保持された電荷を加算することで入力信号を２倍に増幅する。
【００５３】
このため、かかる回路には、最低２個のキャパシタが必要である。そして、全差動で動作させるには、かかる回路を２つ設ける必要がある。したがって、合計で最低限４個のキャパシタが必要となる。このように、初回の増幅で入力信号を４倍に増幅しない場合であっても、信号を２倍に増幅しつつ全差動で動作させる場合には最低限必要となる。
【００５４】
これに対して、ＡＤＣ３０では、入力信号を４倍にするためのキャパシタを別途増設することなく、上述した４個のキャパシタを用い、入力信号を４倍に増幅させた後、信号を２倍に増幅しつつ全差動で動作させて入力信号から外的ノイズを除去することができる。したがって、ＡＤＣ３０によれば、回路規模の増大を抑制しつつＳ／Ｎ比を向上させることができる。
【００５５】
次に、図３〜図１４を参照し、実施形態に係るＡＤＣ３０の動作について説明する。図３は、実施形態に係るＡＤＣ３０の動作の一例を示すタイミングチャートであり、図４〜図１４は、実施形態に係るＡＤＣ３０の動作状態の一例を示す説明図である。
【００５６】
なお、図４〜図１４には、図２に示す増幅減算部３１部分の等価回路を示している。以下では、図４〜図１４に示す構成要素のうち、図２に示す構成と同一の構成要素については、図２に示す符号と同一の符号を付することにより、その説明を省略する。
【００５７】
また、図３に示すＮｄｘ、Ｎｄｙに対応するタイミングチャートは、データ保持スイッチ制御部３２によってデジタルデータが保持されるタイミングを示しており、制御信号Ｎｇｌｔに対応するタイミングチャートは、制御信号Ｎｇｌｔの信号レベルを示している。
【００５８】
また、Ｎｄｘ、Ｎｄｙに対応するタイミングチャート以外のタイミングチャートは、対応する各スイッチＳｐ１、Ｓｐ２、Ｓｐ３、Ｓｃ１、Ｓｃ２、Ｓｃ３、Ｓｍｘ、Ｓｍｙ、Ｓａｒｘ、Ｓａｒｙ、Ｓｉｎｘ、Ｓｉｎｙ、Ｓｆｂｘ、Ｓｆｂｙ、Ｓｂａｘ、Ｓｂａｙ、Ｓｃｍｘ、Ｓｃｍｙ、Ｓｈｘ、Ｓｌｘ、Ｓｈｙ、ＳｌｙのＯＮとＯＦＦとを切り替える制御信号の信号レベルを示している。
【００５９】
図３に示すように、時刻Ｔ１より前の時点では、全てのスイッチＳｐ１、Ｓｐ２、Ｓｐ３、Ｓｃ１、Ｓｃ２、Ｓｃ３、Ｓｍｘ、Ｓｍｙ、Ｓａｒｘ、Ｓａｒｙ、Ｓｉｎｘ、Ｓｉｎｙ、Ｓｆｂｘ、Ｓｆｂｙ、Ｓｂａｘ、Ｓｂａｙ、Ｓｈｘ、Ｓｌｘ、Ｓｈｙ、Ｓｌｙの制御信号がＬｏｗレベルである。
【００６０】
かかる期間において、増幅減算部３１では、図４に示すように、全てのスイッチＳｐ１、Ｓｐ２、Ｓｐ３、Ｓｃ１、Ｓｃ２、Ｓｃ３、Ｓｍｘ、Ｓｍｙ、Ｓａｒｘ、Ｓａｒｙ、Ｓｉｎｘ、Ｓｉｎｙ、Ｓｆｂｘ、Ｓｆｂｙ、Ｓｂａｘ、Ｓｂａｙ、Ｓｃｍｘ、Ｓｃｍｙ、Ｓｈｘ、Ｓｌｘ、Ｓｈｙ、ＳｌｙがＯＦＦである。
【００６１】
その後、図３に示すように、増幅減算部３１では、時刻Ｔ１で制御信号ＮｇｌｔをＨｉｇｈレベルにし、スイッチＳｐ１、Ｓｐ２、Ｓｐ３、Ｓｃ１、Ｓｃ２、Ｓｃ３、Ｓｍｘ、Ｓｍｙ、Ｓａｒｘ、Ｓａｒｙの制御信号をＨｉｇｈレベルにする。これにより、図５に示すように、スイッチＳｐ１、Ｓｐ２、Ｓｐ３、Ｓｃ１、Ｓｃ２、Ｓｃ３、Ｓｍｘ、Ｓｍｙ、Ｓａｒｘ、ＳａｒｙがＯＮとなる。
【００６２】
この状態では、第１のキャパシタＣ１ｘおよび第２のキャパシタＣ２ｘの各上部電極Ｔ１ｘ、Ｔ２ｘに参照電圧Ｖｓｐが印加され、各下部電極Ｂ１ｘ、Ｂ２ｘには画素出力、即ち入力信号の電圧（以下、「入力電圧Ｖｉｎ」と記載する）が印加される。一方、第３のキャパシタＣ１ｙおよび第４のキャパシタＣ２ｙの各上部電極Ｔ１ｙ、Ｔ２ｙには入力電圧Ｖｉｎが印加され、各下部電極Ｂ１ｙ、Ｂ２ｙには参照電圧Ｖｓｐが印加される。
【００６３】
ここで、第１のキャパシタＣ１ｘ、第２のキャパシタＣ２ｘ、第３のキャパシタＣ１ｙ、第４のキャパシタＣ２ｙの各容量が全てＣであるとすると、第１のキャパシタＣ１ｘおよび第２のキャパシタＣ２ｘにはＣ（Ｖｓｐ−Ｖｉｎ）の電荷が蓄積される。一方、第３のキャパシタＣ１ｙおよび第４のキャパシタＣ２ｙにはＣ（Ｖｉｎ−Ｖｓｐ）の電荷が蓄積される。
【００６４】
また、演算増幅器ＯＴＡの非反転入力Ｉｎｘ、反転入力Ｉｎｙには参照電圧Ｖｃｍが印加される。ここで、演算増幅器ＯＴＡは反転出力Ｏｕｔｘ、非反転出力Ｏｕｔｙの平均値が参照電圧Ｖｃｍ近傍となるように制御される。なお、かかる演算増幅器ＯＴＡの増幅率および入力抵抗は非常に大きいとみなす。
【００６５】
次に、図３に示すように、増幅減算部３１では、時刻Ｔ２でスイッチＳｃ１、Ｓｃ２、Ｓｃ３、Ｓａｒｘ、Ｓａｒｙの制御信号をＬｏｗレベルにすると、スイッチＳｃ１、Ｓｃ２、Ｓｃ３、Ｓａｒｘ、ＳａｒｙがＯｆｆとなる。
【００６６】
これにより、図６に示すように、第１のキャパシタＣ１ｘおよび第２のキャパシタＣ２ｘには、Ｃ（Ｖｓｐ−Ｖｉｎ）の電荷が保持（サンプリング）される。このように、入力信号の信号電荷を第１のキャパシタＣ１ｘおよび第２のキャパシタＣ２ｘに保持させることで、入力信号の逆相信号が２つのキャパシタユニットに保持される。
【００６７】
一方、第３のキャパシタＣ１ｙおよび第４のキャパシタＣ２ｙには、Ｃ（Ｖｉｎ−Ｖｓｐ）の電荷が保持（サンプリング）される。このように、入力信号の逆相信号の信号電荷を第３のキャパシタＣ１ｙおよび第４のキャパシタＣ２ｙに保持させることで、入力信号が２つのキャパシタユニットに保持される。また、演算増幅器ＯＴＡの非反転入力Ｉｎｘおよび反転入力Ｉｎｙには参照Ｖｃｍの電圧が保持される。
【００６８】
このように、参照電圧Ｖｓｐ、Ｖｃｍ側のスイッチＳｃ１、Ｓｃ２、Ｓｃ３、Ｓａｒｘ、Ｓａｒｙを先にＯＦＦとする所謂ボトムサンプリングを行うことで、スイッチングの際に発生するノイズの発生を抑制している。
【００６９】
次に、図３に示すように、増幅減算部３１では、スイッチＳｐ１、Ｓｐ２、Ｓｐ３の制御信号をＬｏｗレベルにすると、図７に示すように、スイッチＳｐ１、Ｓｐ２、Ｓｐ３がＯＦＦになる。さらに、時刻Ｔ３でスイッチＳｈｘ、Ｓｈｙ、Ｓｉｎｘ、Ｓｉｎｙ、Ｓｆｂｘ、Ｓｆｂｙの制御信号をＨｉｇｈレベルにすると、図８に示すように、スイッチＳｈｘ、Ｓｈｙ、Ｓｉｎｘ、Ｓｉｎｙ、Ｓｆｂｘ、ＳｆｂｙがＯＮとなる。
【００７０】
これにより、第１のキャパシタＣ１ｘに保持された入力信号の逆相信号が演算増幅器ＯＴＡの非反転入力Ｉｎｘへ入力される。また、第３のキャパシタＣ１ｙに保持された入力信号が演算増幅器ＯＴＡの反転入力Ｉｎｙへ入力される。
【００７１】
このとき、演算増幅器ＯＴＡの非反転入力Ｉｎｘおよび反転入力Ｉｎｙには負帰還がかかり、一定時間後の時刻Ｔ４では、非反転入力Ｉｎｘおよび反転入力Ｉｎｙの電圧がほぼ同じ電圧となる。この電圧をＶａ１と表す。
【００７２】
このとき、第１のキャパシタＣ１ｘの上部電極Ｔ１ｘおよび第３のキャパシタＣ１ｙの上部電極Ｔ１ｙには電圧Ｖａ１が印加され、第１のキャパシタＣ１ｘの下部電極Ｂ１ｘおよび第３のキャパシタＣ１ｙの下部電極Ｂ１ｙには制御用Ｖｄａｃｈが印加される。これにより、第１のキャパシタＣ１ｘおよび第３のキャパシタＣ１ｙに保持される電荷は、Ｃ（Ｖａ１−Ｖｄａｃｈ）となる。
【００７３】
一方、第２のキャパシタＣ２ｘの上部電極Ｔ２ｘおよび第４のキャパシタＣ２ｙの上部電極Ｔ２ｙには電圧Ｖａ１が印加される。ここで、第２のキャパシタＣ２ｘの下部電極Ｂ２ｘの電圧をＶ２ｘ１とすると、第２のキャパシタＣ２ｘに蓄積される電荷はＣ（Ｖａ１−Ｖ２ｘ１）となる。一方、第４のキャパシタＣ２ｙの下部電極Ｂ２ｙの電圧をＶ２ｙ１とすると、第４のキャパシタＣ２ｙに蓄積される電荷はＣ（Ｖａ１−Ｖ２ｙ１）となる。
【００７４】
ここで、電荷保存則より、時刻Ｔ２と時刻Ｔ４とでは、第１のキャパシタＣ１ｘ、第２のキャパシタＣ２ｘ、第３のキャパシタＣ１ｙ、第４のキャパシタＣ２ｙの電荷の総和が保持されるため、以下の式が成り立つ。
【００７５】
Ｃ（Ｖｓｐ−Ｖｉｎ）＋Ｃ（Ｖｓｐ−Ｖｉｎ）＝Ｃ（Ｖａ１−Ｖｄａｃｈ）＋Ｃ（Ｖａ１−Ｖ２ｘ１）・・・式（１）
Ｃ（Ｖｉｎ−Ｖｓｐ）＋Ｃ（Ｖｉｎ−Ｖｓｐ）＝Ｃ（Ｖａ１−Ｖｄａｃｈ）＋Ｃ（Ｖａ１−Ｖ２ｙ１）・・・式（２）
【００７６】
そして、式（１）と式（２）との差分を取ると、
４Ｃ（Ｖｓｐ−Ｖｉｎ）＝Ｃ（−Ｖ２ｘ１＋Ｖ２ｙ１）・・・式（３）
となり、この式（３）を変形すると、
Ｖ２ｘ１−Ｖ２ｙ１＝４（Ｖｉｎ−Ｖｓｐ）・・・式（４）
となる。
かかる式（４）から、Ｖ２ｘ１とＶ２ｙ１の差分は入力電圧Ｖｉｎと参照電圧Ｖｓｐの差の４倍となっていることがわかる。
【００７７】
このように、第１増幅回路Ｘが入力信号を２倍に増幅して演算増幅器ＯＴＡの非反転入力Ｉｎｘへ出力し、第２増幅回路Ｙが入力信号の逆相信号を２倍に増幅して演算増幅器ＯＴＡの反転入力Ｉｎｙへ出力することで、入力信号が４倍に増幅される。
【００７８】
さらに、演算増幅器ＯＴＡは、Ｖ２ｘ１、Ｖ２ｙ１の平均がＶｃｍになるように制御されるので、
（Ｖ２ｘ１＋Ｖ２ｙ１）／２＝Ｖｃｍ・・・式（５）
が成り立ち、式（４）と合わせると、
Ｖ２ｘ１＝Ｖｃｍ＋２（Ｖｉｎ−Ｖｓｐ）・・・式（６）
Ｖ２ｙ１＝Ｖｃｍ−２（Ｖｉｎ−Ｖｓｐ）・・・式（７）
となる。
【００７９】
ここで、差動比較器Ｃｍｐｘ、Ｃｍｐｙの参照電圧Ｖｒｅｆｐ、Ｖｒｅｆｍの電圧をＶｃｍ＋Ｖｒｅｆ／８、Ｖｃｍ−Ｖｒｅｆ／８とする。すると、差動比較器Ｃｍｐｘは、Ｖ２ｘ１とＶ２ｙ１との差分がＶｒｅｆ／４より大きい場合に、Ｈｉｇｈレベルの出力Ｎｃｘを出力し、小さい場合にＬｏｗレベルの出力Ｎｃｘを出力する。一方、差動比較器Ｃｍｐｙは、Ｖ２ｘ１、Ｖ２ｙ１の差分が−Ｖｒｅｆ／４より大きい場合に、Ｈｉｇｈレベルの出力Ｎｃｙを出力し、小さい場合にＬｏｗレベルの出力Ｎｃｙを出力する。
【００８０】
また、時刻Ｔ４で制御信号ＮｇｌｔをＨｉｇｈレベルからＬｏｗレベルにすると、差動比較器Ｃｍｐｘ、Ｃｍｐｙの出力Ｎｃｘ、Ｎｃｙの出力レベルがデータＮｄｘ、ＮｄｙとしてラッチＬｔｘ、Ｌｔｙに保持される。
【００８１】
ここで、データＮｄｘがＨｉｇｈならば今回の変換結果の論理データＤ１を１、データＮｄｘがＬｏｗかつデータＮｄｙがＨｉｇｈならば論理データＤ１を０、データＮｄｙがＬｏｗならば論理データＤ１を−１とする。かかる論理データＤ１は、データ保持スイッチ制御部３２にも蓄積された後、時刻Ｔ５で制御信号ＮｇｌｔがＨｉｇｈレベルに戻される。
【００８２】
次に、図３に示すように、スイッチＳｍｘ、Ｓｍｙの制御信号をＬｏｗレベルにすると、図９に示すように、スイッチＳｍｘ、ＳｍｙがＯＦＦとなり、スイッチＳｈｘ、Ｓｈｙの制御信号をＬｏｗレベルにすると、図１０に示すように、スイッチＳｈｘ、ＳｈｙがＯＦＦとなる。
【００８３】
その後、図３に示すように、スイッチＳｂａｘ、Ｓｂａｙ、Ｓｃｍｘ、Ｓｃｍｙの制御信号をＨｉｇｈレベルにすると、図１１に示すように、スイッチＳｂａｘ、Ｓｂａｙ、Ｓｃｍｘ、ＳｃｍｙがＯＮとなる。
【００８４】
このとき、第１のキャパシタＣ１ｘには、Ｃ（Ｖｃｍ−Ｖ２ｘ１）の電荷が複製されて蓄積され、第３のキャパシタＣ１ｙには、Ｃ（Ｖｃｍ−Ｖ２ｙ１）の電荷が蓄積される。
【００８５】
また、第２のキャパシタＣ２ｘには、Ｃ（Ｖａ１−Ｖ２ｘ１）の電荷が蓄積され、第４のキャパシタＣ２ｙには、Ｃ（Ｖａ１−Ｖ２ｙ１）の電荷が蓄積される。
【００８６】
その後、図３に示すように、時刻Ｔ６でスイッチＳｃｍｘ、Ｓｃｍｙの制御信号をＬｏｗレベルにすると、図１２に示すように、スイッチＳｃｍｘ、ＳｃｍｙがＯＦＦとなり、第１のキャパシタＣ１ｘ、第３のキャパシタＣ１ｙの電荷が保持される。
【００８７】
ここで、式（６）、式（７）より、第１のキャパシタＣ１ｘ、第３のキャパシタＣ１ｙ、第２のキャパシタＣ２ｘ、第４のキャパシタＣ２ｙの電荷は、それぞれＣ［−２（Ｖｉｎ−Ｖｓｐ）］、Ｃ［２（Ｖｉｎ−Ｖｓｐ）］、Ｃ［Ｖａ１−Ｖｃｍ−２（Ｖｉｎ−Ｖｓｐ）］、Ｃ［Ｖａ１−Ｖｃｍ＋２（Ｖｉｎ−Ｖｓｐ）］となる。
【００８８】
その後、図３に示すように、スイッチＳｂａｘ、Ｓｂａｙの制御信号をＬｏｗレベルにして、図１３に示すように、スイッチＳｂａｘ、ＳｂａｙをＯＦＦにした後、先の論理データＤ１に依存したスイッチングを行う。
【００８９】
このスイッチングは、データ保持スイッチ制御部３２によって行われ、論理データＤ１が１であれば、スイッチＳｈｘ、ＳｌｙをＯＮにして、第１のキャパシタＣ１ｘの下部電極Ｂ１ｘに制御用電圧Ｖｄａｃｈを印加し、第３のキャパシタＣ１ｙの下部電極Ｂ１ｙへ制御用電圧Ｖｄａｃｌを印加する。
【００９０】
また、論理データＤ１が０ならば、図１４に示すように、スイッチＳｈｘ、ＳｈｙをＯＮにして、第１のキャパシタＣ１ｘの下部電極Ｂ１ｘに制御用電圧Ｖｄａｃｈを印加し、第３のキャパシタＣ１ｙの下部電極Ｂ１ｙへ制御用電圧Ｖｄａｃｈを印加する。
【００９１】
また、論理データＤ１が−１ならば、スイッチＳｌｘ、ＳｈｙをＯＮにして、第１のキャパシタＣ１ｘの下部電極Ｂ１ｘに制御用電圧Ｖｄａｃｌを印加し、第３のキャパシタＣ１ｙの下部電極Ｂ１ｙへ制御用電圧Ｖｄａｃｈを印加する。
【００９２】
また、かかる論理データＤ１に依存するスイッチングを行う期間には、図３に示すように、スイッチＳｍｘ、Ｓｍｙの制御信号をＨｉｇｈレベルにして、図１４に示すように、スイッチＳｍｘ、ＳｍｙもＯＮする。
【００９３】
これにより、第１のキャパシタＣ１ｘに蓄積された電荷が第２のキャパシタＣ２ｘに転送され、第３のキャパシタＣ１ｙに蓄積された電荷が第４のキャパシタＣ２ｙに転送される。
【００９４】
ここで、制御用電圧ＶｄａｃｈをＶｃｍ＋Ｖｒｅｆ／２、制御用電圧ＶｄａｃｌをＶｃｍ−Ｖｒｅｆ／２と表す。そして、第１のキャパシタＣ１ｘの下部電極Ｂ１ｘの電圧をＶ１ｘ２、第３のキャパシタＣ１ｙの下部電極Ｂ１ｙの電圧をＶ１ｙ２、第２のキャパシタＣ２ｘの下部電極Ｂ２ｘの電圧をＶ２ｘ２とし、第４のキャパシタＣ２ｙの下部電極Ｂ２ｙの電圧をＶ２ｙ２と表す。さらに、演算増幅器ＯＴＡの非反転入力Ｉｎｘ、反転入力Ｉｎｙの電圧をＶａ２と表す。
【００９５】
すると、図３に示す時刻Ｔ７で、第１のキャパシタＣ１ｘには、Ｃ（Ｖａ２−Ｖ１ｘ２）の電荷が蓄積され、第３のキャパシタＣ１ｙには、Ｃ（Ｖａ２−Ｖ１ｙ２）の電荷が蓄積される。また、第２のキャパシタＣ２ｘには、Ｃ（Ｖａ２−Ｖ２ｘ２）の電荷が蓄積され、第４のキャパシタＣ２ｙには、Ｃ（Ｖａ２−Ｖ２ｙ２）の電荷が蓄積される。
【００９６】
ここで、電荷保存則より、時刻Ｔ６と時刻Ｔ７とで第１のキャパシタＣ１ｘ、第２のキャパシタＣ２ｘの電荷の総和が保持され、第３のキャパシタＣ１ｙ、第４のキャパシタＣ２ｙの電荷の総和が保持されるため、以下の式が成り立つ。
【００９７】
Ｃ［−２（Ｖｉｎ−Ｖｓｐ）］＋Ｃ［Ｖａ１−Ｖｃｍ−２（Ｖｉｎ−Ｖｓｐ）］＝Ｃ（Ｖａ２−Ｖ１ｘ２）＋Ｃ（Ｖａ２−Ｖ２ｘ２）・・・式（８）
Ｃ［２（Ｖｉｎ−Ｖｓｐ）］＋Ｃ［Ｖａ１−Ｖｃｍ＋２（Ｖｉｎ−Ｖｓｐ）］＝Ｃ（Ｖａ２−Ｖ１ｙ２）＋Ｃ（Ｖａ２−Ｖ２ｙ２）・・・式（９）
【００９８】
これら式（８）と式（９）との差分を取ると、
８Ｃ（Ｖｓｐ−Ｖｉｎ）＝Ｃ（Ｖ１ｘ２−Ｖ１ｙ２）＋Ｃ（Ｖ２ｘ２−Ｖ２ｙ２）・・・式（１０）となる。
この式（１０）を変形すると、
Ｖ２ｘ２−Ｖ２ｙ２＝８（Ｖｉｎ−Ｖｓｐ）−（Ｖ１ｘ２−Ｖ１ｙ２）・・・式（１１）となる。
【００９９】
かかる式（１１）から、このスイッチングにより、電圧Ｖ２ｘ２と電圧Ｖ２ｙ２の差分は入力電圧Ｖｉｎと参照電圧Ｖｐｓとの差の８倍から、電圧Ｖ１ｘ２と電圧Ｖ１ｙ２との差分を引いているのがわかる。
【０１００】
このように、反転出力Ｏｕｔｘ、非反転出力Ｏｕｔｙの差分電圧は、入力電圧の差分（Ｖｉｎ−Ｖｓｐ）の８倍にオフセットを加減算したものになる。
【０１０１】
ここで、（Ｖ１ｘ２−Ｖ１ｙ２）は、論理データＤ１がＨｉｇｈであれば（Ｖｄａｃｈ−Ｖｄａｃｌ）＝Ｖｒｅｆ、論理データＤ１が０ならば（Ｖｄａｃｈ−Ｖｄａｃｈ）＝０、論理データＤ１が−１ならば、（Ｖｄａｃｌ−Ｖｄａｃｈ）＝−Ｖｒｅｆとなる。
【０１０２】
従って、式（１１）は次のように書き換えられる。
Ｖ２ｘ２−Ｖ２ｙ２＝８（Ｖｉｎ−Ｖｓｐ）−Ｄ１＊Ｖｒｅｆ・・・式（１２）
さらに、演算増幅器ＯＴＡは、電圧Ｖ２ｘ２と電圧Ｖ２ｙ２との平均がＶｃｍになるよう制御されるので、
（Ｖ２ｘ２＋Ｖ２ｙ２）／２＝Ｖｃｍ・・・式（１３）
が成り立つ。
【０１０３】
このため、かかる式（１３）と先に記載した式（１２）とを合わせると、
Ｖ２ｘ２＝Ｖｃｍ＋０．５［８（Ｖｉｎ−Ｖｓｐ）−２＊Ｄ１＊Ｖｒｅｆ］・・・式（１４）
Ｖ２ｙ２＝Ｖｃｍ−０．５［８（Ｖｉｎ−Ｖｓｐ）−２＊Ｄ１＊Ｖｒｅｆ］・・・式（１５）
となる。
【０１０４】
ここで、差動比較器Ｃｍｐｘは、電圧Ｖ２ｘ２と電圧Ｖ２ｙ２との差分がＶｒｅｆ／４より大きい場合に、Ｈｉｇｈレベルの出力Ｎｃｘを出力し、小さい場合に、Ｌｏｗレベルの出力Ｎｃｘを出力する。
【０１０５】
また、差動比較器Ｃｍｐｙは、電圧Ｖ２ｘ２と電圧Ｖ２ｙ２との差分が−Ｖｒｅｆ／４より大きい場合に、Ｈｉｇｈレベルの出力Ｎｃｙを出力し、小さい場合に、Ｌｏｗレベルの出力Ｎｃｙを出力する。そして、図３に示すように、時刻Ｔ７で制御信号ＮｇｌｔをＨｉｇｈレベルからＬｏｗレベルにすると、差動比較器Ｃｍｐｘ、Ｃｍｐｙの出力Ｎｃｘ、Ｎｃｙの出力レベルがデータＮｄｘ、ＮｄｙとしてラッチＬｔｘ、Ｌｔｙに保持される。
【０１０６】
ここで、データＮｄｘがＨｉｇｈならば今回の変換結果の論理データＤ２を１、データＮｄｘがＬｏｗかつデータＮｄｙがＨｉｇｈならば論理データＤ２を０、データＮｄｙがＬｏｗならば論理データＤ２を−１とする。かかる論理データＤ２は、データ保持スイッチ制御部３２にも蓄積された後、時刻Ｔ８で制御信号ＮｇｌｔがＨｉｇｈレベルに戻される。
【０１０７】
さらに、時刻Ｔ５、時刻Ｔ６、時刻Ｔ７、時刻Ｔ８で行ったスイッチングを繰り返すことにより、入力信号の再サンプリング及び比較を繰り返すことで得られる論理データをこれまでの論理データＤ１、Ｄ２に続けて論理データＤ３、Ｄ４、Ｄ５、・・・Ｄｎと得ることにより、ｎ−ｂｉｔの巡回Ａ／Ｄ変換を行うことができる。
【０１０８】
なお、論理データＤ１〜Ｄｎは一般のＰｉｐｅｌｉｎｅ型ＡＤＣおよびＣｙｃｌｉｃ型ＡＤＣと同様の下記式（１６）で組み合わせることで、入力アナログ値に対応したデジタル値Ｄｏｕｔが得られる。
【数１】
2014175930.tif 000003
【０１０９】
上述したように、実施形態に係るＡＤＣ３０によれば、初回の巡回Ａ／Ｄ変換の際に入力信号を４倍に増幅し、増幅された入力信号を２回目以降の巡回Ａ／Ｄで逐次２倍に増幅する。かかるＡＤＣ３０は、初回も２回目以降も入力信号を毎回２倍に増幅して巡回Ａ／Ｄ変換を行う従来の一般的なＡＤＣと比べた場合、時刻Ｔ２で行うサンプリング時のＳ／Ｎ比は同じである。しかし、従来の構成では、時刻Ｔ５の時点で信号量が元の信号量の２倍なのに対し、実施形態に係るＡＤＣ３０では４倍になっているため、時刻Ｔ５以降のＳ／Ｎ比が従来の構成より高くなる。
【０１１０】
しかも、実施形態に係るＡＤＣが備えるキャパシタの個数は、入力信号を逐次２倍に増幅しつつ全差動で動作させるために最低限必要な４個である。したがって、実施形態に係るＡＤＣによれば、回路規模の増大を抑制しつつ、Ｓ／Ｎ比の向上を図ることができる。
【０１１１】
なお、図２に示すＡＤＣ３０の回路構成は一例である。ここで、図１５を参照し、実施形態の変形例に係るＡＤＣ３０ａの回路構成の一例について説明する。図１５は、実施形態の変形例に係るＡＤＣ３０ａの回路構成の一例を示す説明図である。
【０１１２】
ここでは、図１５に示すＡＤＣ３０ａの構成要素のうち、図２に示す構成要素と同一の構成要素については、図２に示す符号と同一の符号を付することにより、その説明を省略する。
【０１１３】
図１５に示すように、変形例に係るＡＤＣ３０ａは、増幅減算部３１ａが備える第１のキャパシタＣ１ｘおよび第３のキャパシタＣ１ｙの各下部電極Ｂ１ｘ、Ｂ１ｙへ制御用電圧Ｎｄａｃｈｈ、Ｎｄａｃｈ、Ｎｄａｃｌ、Ｎｄａｃｌｌという４種類の制御用電圧を印加可能に構成される。
【０１１４】
かかる４種類の制御用電圧Ｎｄａｃｈｈ、Ｎｄａｃｈ、Ｎｄａｃｌ、Ｎｄａｃｌｌは、データ保持スイッチ制御部３２ａによって生成される。そして、データ保持スイッチ制御部３２ａによるスイッチｓｈｈｘ、ｓｈｘ、ｓｌｘ、ｓｌｌｘ、ｓｈｈｙ、ｓｈｙ、ｓｌｙ、ｓｌｌｙの切り替え制御によって第１のキャパシタＣ１ｘおよび第３のキャパシタＣ１ｙの各下部電極Ｂ１ｘ、Ｂ１ｙへ印加される。また、差動比較器Ｃｍｐｘ、ＣｍｐｙのＮｃｍｐｐｉｎにはＶｉｎ、ＮｃｍｐｍｉｎにはＮｓｐｌｒｅｆの電圧Ｖｓｐｌｒｅｆがそれぞれ印加される。
【０１１５】
さらに、ＡＤＣ３０ａは、差動比較器Ｃｍｐｘ、Ｃｍｐｙへ入力される参照電圧を制御する制御論理部３３を備える。かかる制御論理部３３は、ＮｃｍｐｕｐとＮｃｍｐｕｍとの電位差がＶｒｅｆ／４となるような電圧をＮｃｍｐｕｐとＮｃｍｐｕｍとへ印加し、ＮｃｍｐｌｐとＮｃｍｐｌｍとの電位差が−Ｖｒｅｆ／４となるような電圧をＮｃｍｐｌｐとＮｃｍｐｌｍへ印加することが可能であり、更に細かい電位差を印可する事も可能とする。
【０１１６】
かかるＡＤＣ３０ａは、入力信号を増幅する際、１回目の増幅を行う前に、差動比較器Ｃｍｐｘ、Ｃｍｐｙによる入力信号の比較を逐次２回行うことで、入力信号を２ｂｉｔの分解能で測定する。
【０１１７】
そして、ＡＤＣ３０ａは、１回目の増幅で入力信号を４倍に増幅するとともに、増幅前に差動比較器Ｃｍｐｘ、Ｃｍｐｙによって行われた２回の比較結果のデータに基づいて生成された所定の値を入力信号から減算する。なお、１回目の増幅および減算処理を行った後は、前述した時刻Ｔ５、時刻Ｔ６、時刻Ｔ７、時刻Ｔ８で行ったスイッチングを繰り返す。
【０１１８】
このように、ＡＤＣ３０ａでは、第１のキャパシタＣ１ｘおよび第３のキャパシタＣ１ｙの各下部電極Ｂ１ｘ、Ｂ１ｙへ印加可能な電圧を４種類とした。これにより、ＡＤＣ３０ａでは、増幅後の入力信号に対して７通りの減算処理を行うことが可能となるので、演算増幅器ＯＴＡが出力する信号の電圧範囲をより低く抑えることができる。したがって、ＡＤＣ３０ａによれば、演算増幅器ＯＴＡの出力電圧保証範囲は小さくて済む。
【０１１９】
なお、第１のキャパシタＣ１ｘおよび第３のキャパシタＣ１ｙの各下部電極Ｂ１ｘ、Ｂ１ｙへ減算処理用の電圧を印加する信号線を３本とし、そのうちの１本の信号線に印加する電圧を時間的に変化させてもよい。かかる場合、前述した事前に行う２回の比較で得られた２ｂｉｔのデータに基づき、１本の信号線に印加する電圧を時間的に変化させる。なお、これら３本の信号線の電圧を印加するスイッチ以外の各スイッチのスイッチング動作は、ＡＤＣ３０ａと同様である。かかる構成によっても、図１５に示すＡＤＣ３０ａと同様に、演算増幅器ＯＴＡが出力する信号の電圧範囲をより低く抑えることができる。
【０１２０】
なお、実施形態に記載した各ＡＤＣ３０、３０ａへ減算処理のために印加するバイアスは、抵抗ＤＡＣ（Digital  to  Analog  Converter）とバッファアンプとを組み合わせた構成の回路によって生成することが可能であるが、こちらは一例である。
【０１２１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２２】
１  ＣＭＯＳエリアセンサ、  ２  画素部、  ３  ＡＤＣ群、  ４  スイッチ制御信号発生部、  ５  バイアス電圧発生部、  ２０  光電変換素子、  ３０、３０ａ  ＡＤＣ、  ３１、３１ａ  増幅減算部、  ３２、３２ａ  データ保持スイッチ制御部、  ３３制御論理部、  Ｃ１ｘ  第１のキャパシタ、  Ｃ２ｘ  第２のキャパシタ、  Ｃ１ｙ  第３のキャパシタ、  Ｃ２ｙ  第４のキャパシタ、  ＯＴＡ  演算増幅器、  Ｃｍｐｘ、Ｃｍｐｙ  差動比較器、  Ｌｔｘ、Ｌｔｙ  ラッチ
【図１】
2014175930.tif 000004
【図２】
2014175930.tif 000005
【図３】
2014175930.tif 000006
【図４】
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【図５】
2014175930.tif 000008
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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