(57)【要約】【課題】本発明は、積層セラミック電子部品に関する。【解決手段】本発明による積層セラミック電子部品は、互いに対向する第１及び第２主面、互いに対向する第１及び第２側面、及び互いに対向する第１及び第２端面を有するセラミック本体と、上記セラミック本体の内部に容量形成のための容量部を形成する上記重なり合う領域を有し、且つ上記重なり合う領域が第１側面に露出されるように形成され、上記容量部から第１側面に露出されるように延長形成された第１リード部を有する第１内部電極、及び第２内部電極を含む第１ブロックと、上記セラミック本体の内部に形成され、容量形成のための重なり合う領域を有する容量部と上記容量部から上記第１側面に露出されるように延長形成された第３リード部を有する第３内部電極、及び第４内部電極を含む第２ブロックと、を含み、上記第２ブロックは上記第１ブロックの上部及び下部に配置される。【選択図】図９
2014120749.tif 000002
【特許請求の範囲】
【請求項１】
誘電体層を含み、互いに対向する第１及び第２主面、互いに対向する第１及び第２側面、及び互いに対向する第１及び第２端面を有するセラミック本体と、
前記セラミック本体の内部に容量形成のための容量部を形成する前記重なり合う領域を有し、且つ前記重なり合う領域が第１側面に露出されるように形成され、前記容量部から第１側面に露出されるように延長形成された第１リード部を有する第１内部電極、及び前記誘電体層を挟んで前記第１内部電極と交互に積層され、前記第１内部電極と絶縁され、且つ前記容量部から第１側面に露出されるように延長形成された第２リード部を有する第２内部電極を含む第１ブロックと、
前記セラミック本体の内部に形成され、容量形成のための重なり合う領域を有する容量部と前記容量部から前記第１側面に露出されるように延長形成された第３リード部を有する第３内部電極、及び前記誘電体層を挟んで前記第３内部電極と交互に積層され、前記第３内部電極と絶縁され、且つ前記容量部から第１側面に露出されるように延長形成された第４リード部を有する第４内部電極を含む第２ブロックと、
前記第１及び第３リード部と連結されて形成される第１外部電極、及び前記第２及び第４リード部と連結されて形成される第２外部電極と、
前記セラミック本体の第１側面に形成される絶縁層と、を含み、
前記第２ブロックは前記第１ブロックの上部及び下部に配置される、積層セラミック電子部品。
【請求項２】
前記第１ブロックは、前記セラミック本体の長さ−厚さ方向の断面において、前記第１及び第２ブロックの全体厚さに対して２０〜８０％の厚さを有する、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記第２ブロックはそれぞれ、前記セラミック本体の長さ−厚さ方向の断面において、前記第１及び第２ブロックの全体厚さに対して１０〜４０％の厚さを有する、請求項１に記載の積層セラミック電子部品。
【請求項４】
前記第１〜第４内部電極は、前記セラミック本体の実装面に対して垂直に配置される、請求項１に記載の積層セラミック電子部品。
【請求項５】
前記第１外部電極は、前記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成される、請求項１に記載の積層セラミック電子部品。
【請求項６】
前記第２外部電極は、前記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成される、請求項１に記載の積層セラミック電子部品。
【請求項７】
前記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含む、請求項１に記載の積層セラミック電子部品。
【請求項８】
前記絶縁層は、前記第１及び第２内部電極の露出部を全て覆うように形成される、請求項１に記載の積層セラミック電子部品。
【請求項９】
前記絶縁層は、前記セラミック本体の第１側面から測定される第１及び第２外部電極の高さより低く形成される、請求項１に記載の積層セラミック電子部品。
【請求項１０】
誘電体層を含み、互いに対向する第１及び第２主面、互いに対向する第１及び第２側面、及び互いに対向する第１及び第２端面を有するセラミック本体と、
前記セラミック本体の内部に容量形成のための容量部を形成する重なり合う領域を有し、且つ前記重なり合う領域が第１及び第２側面に露出されるように形成され、前記容量部から第１及び第２側面に露出されるように延長形成された第１リード部を有する第１内部電極、及び前記誘電体層を挟んで前記第１内部電極と交互に積層され、前記第１内部電極と絶縁され、且つ前記容量部から第１及び第２側面に露出されるように延長形成された第２リード部を有する第２内部電極を含む第１ブロックと、
前記セラミック本体の内部に形成され、容量形成のための重なり合う領域を有する容量部と前記容量部から前記第１及び第２側面に露出されるように延長形成された第３リード部を有する第３内部電極、及び前記誘電体層を挟んで前記第３内部電極と交互に積層され、前記第３内部電極と絶縁され、且つ前記容量部から第１及び第２側面に露出されるように延長形成された第４リード部を有する第４内部電極を含む第２ブロックと、
前記第１及び第３リード部と連結されて形成される第１外部電極、及び前記第２及び第４リード部と連結されて形成される第２外部電極と、
前記セラミック本体の第１及び第２側面に形成される絶縁層と、を含み、
前記第２ブロックは前記第１ブロックの上部及び下部に配置される、積層セラミック電子部品。
【請求項１１】
前記第１ブロックは、前記セラミック本体の長さ−厚さ方向の断面において、前記第１及び第２ブロックの全体厚さに対して２０〜８０％の厚さを有する、請求項１０に記載の積層セラミック電子部品。
【請求項１２】
前記第２ブロックはそれぞれ、前記セラミック本体の長さ−厚さ方向の断面において、前記第１及び第２ブロックの全体厚さに対して１０〜４０％の厚さを有する、請求項１０に記載の積層セラミック電子部品。
【請求項１３】
前記第１及び第２内部電極は、前記セラミック本体の実装面に対して垂直に配置される、請求項１０に記載の積層セラミック電子部品。
【請求項１４】
前記第１外部電極は、前記セラミック本体の第１主面、第２主面及び第１端面のうち一つ以上に延長形成される、請求項１０に記載の積層セラミック電子部品。
【請求項１５】
前記第２外部電極は、前記セラミック本体の第１主面、第２主面及び第２端面のうち一つ以上に延長形成される、請求項１０に記載の積層セラミック電子部品。
【請求項１６】
前記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含む、請求項１０に記載の積層セラミック電子部品。
【請求項１７】
前記絶縁層は、前記第１及び第２内部電極の露出部を全て覆うように形成される、請求項１０に記載の積層セラミック電子部品。
【請求項１８】
前記絶縁層は、前記セラミック本体の第１または第２側面から測定される第１及び第２外部電極の高さより低く形成される、請求項１０に記載の積層セラミック電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部電極間のショート不良を改善するとともに、電圧印加時に積層セラミック電子部品によって発生するアコースティックノイズを低減させることができる積層セラミック電子部品に関する。
【背景技術】
【０００２】
セラミック材料を用いる電子部品は、キャパシタ、インダクタ、圧電素子、バリスタまたはサーミスタなどがある。
【０００３】
このようなセラミック電子部品のうち積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ  Ｃｅｒａｍｉｃ  Ｃａｐａｃｉｔｏｒ）は、小型でありながらも高容量が保障され、実装が容易であるという長所を有する。
【０００４】
このような積層セラミックキャパシタは、コンピュータ、個人向け携帯情報端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）または携帯電話などの様々な電子製品の回路基板に取り付けられ、電気を充電または放電させる重要な役割をするチップ形態のコンデンサであり、用いられる用途及び容量によって、様々なサイズ及び積層形態を有する。
【０００５】
特に、近年、電子製品の小型化により、このような電子製品に用いられる積層セラミックキャパシタにおいても超小型化及び超高容量化が求められている。
【０００６】
これにより、製品の超小型化のために誘電体層及び内部電極の厚さを薄くし、超高容量化のために多数の誘電体層を積層した積層セラミックキャパシタが製造されている。
【０００７】
一方、全ての外部電極が下面に位置する積層セラミックキャパシタがあるが、このような構造の積層セラミックキャパシタは、実装密度及び容量に優れ、ＥＳＬが低いという長所を有するが、セラミック本体の切断時における切断ストレスにより、互いに対向する内部電極の位置ずれ現象による内部電極間のショート不良が発生しやすいという欠点がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】日本特許公開公報第２００６−０８６３５９号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、内部電極間のショート不良を改善するとともに、電圧印加時に積層セラミック電子部品によって発生するアコースティックノイズを低減させることができる積層セラミック電子部品に関する。
【課題を解決するための手段】
【００１０】
本発明の一形態によると、誘電体層を含み、互いに対向する第１及び第２主面、互いに対向する第１及び第２側面、及び互いに対向する第１及び第２端面を有するセラミック本体と、上記セラミック本体の内部に容量形成のための容量部を形成する上記重なり合う領域を有し、且つ上記重なり合う領域が第１側面に露出されるように形成され、上記容量部から第１側面に露出されるように延長形成された第１リード部を有する第１内部電極、及び上記誘電体層を挟んで上記第１内部電極と交互に積層され、且つ上記第１内部電極と絶縁されており、上記容量部から第１側面に露出されるように延長形成された第２リード部を有する第２内部電極を含む第１ブロックと、上記セラミック本体の内部に形成され、容量形成のための重なり合う領域を有する容量部と上記容量部から上記第１側面に露出されるように延長形成された第３リード部を有する第３内部電極、及び上記誘電体層を挟んで上記第３内部電極と交互に積層され、且つ上記第３内部電極と絶縁されており、上記容量部から第１側面に露出されるように延長形成された第４リード部を有する第４内部電極を含む第２ブロックと、上記第１及び第３リード部と連結されて形成される第１外部電極、及び上記第２及び第４リード部と連結されて形成される第２外部電極と、上記セラミック本体の第１側面に形成される絶縁層と、を含み、上記第２ブロックは上記第１ブロックの上部及び下部に配置される積層セラミック電子部品が提供される。
【００１１】
上記第１ブロックは、上記セラミック本体の長さ−厚さ方向の断面において、上記第１及び第２ブロックの全体厚さに対して２０〜８０％の厚さを有することができる。
【００１２】
上記第２ブロックはそれぞれ、上記セラミック本体の長さ−厚さ方向の断面において、上記第１及び第２ブロックの全体厚さに対して１０〜４０％の厚さを有することができる。
【００１３】
上記第１及び第２内部電極は、上記セラミック本体の実装面に対して垂直に配置されることができる。
【００１４】
上記第１外部電極は、上記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成されることができる。
【００１５】
上記第２外部電極は、上記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成されることができる。
【００１６】
上記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含むことができる。
【００１７】
上記絶縁層は、互いに重なり合う第１及び第２内部電極の露出部を全て覆うように形成されることができる。
【００１８】
上記絶縁層は、上記セラミック本体の第１側面から測定される第１及び第２外部電極の高さより低く形成されることができる。
【００１９】
本発明の他の形態によると、誘電体層を含み、互いに対向する第１及び第２主面、互いに対向する第１及び第２側面、及び互いに対向する第１及び第２端面を有するセラミック本体と、上記セラミック本体の内部に容量形成のための容量部を形成する重なり合う領域を有し、且つ上記重なり合う領域が第１及び第２側面に露出されるように形成され、上記容量部から第１及び第２側面に露出されるように延長形成された第１リード部を有する第１内部電極、及び上記誘電体層を挟んで上記第１内部電極と交互に積層され、且つ上記第１内部電極と絶縁されており、上記容量部から第１及び第２側面に露出されるように延長形成された第２リード部を有する第２内部電極を含む第１ブロックと、上記セラミック本体の内部に形成され、容量形成のための重なり合う領域を有する容量部と上記容量部から上記第１及び第２側面に露出されるように延長形成された第３リード部を有する第３内部電極、及び上記誘電体層を挟んで上記第３内部電極と交互に積層され、且つ上記第３内部電極と絶縁されており、上記容量部から第１及び第２側面に露出されるように延長形成された第４リード部を有する第４内部電極を含む第２ブロックと、上記第１及び第３リード部と連結されて形成される第１外部電極、及び上記第２及び第４リード部と連結されて形成される第２外部電極と、上記セラミック本体の第１及び第２側面に形成される絶縁層と、を含み、上記第２ブロックは上記第１ブロックの上部及び下部に配置される積層セラミック電子部品が提供される。
【００２０】
上記第１ブロックは、上記セラミック本体の長さ−厚さ方向の断面において、上記第１及び第２ブロックの全体厚さに対して２０〜８０％の厚さを有することができる。
【００２１】
上記第２ブロックはそれぞれ、上記セラミック本体の長さ−厚さ方向の断面において、上記第１及び第２ブロックの全体厚さに対して１０〜４０％の厚さを有することができる。
【００２２】
上記第１及び第２内部電極は、上記セラミック本体の実装面に対して垂直に配置されることができる。
【００２３】
上記第１外部電極は、上記セラミック本体の第１主面、第２主面及び第１端面のうち一つ以上に延長形成されることができる。
【００２４】
上記第２外部電極は、上記セラミック本体の第１主面、第２主面及び第２端面のうち一つ以上に延長形成されることができる。
【００２５】
上記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含むことができる。
【００２６】
上記絶縁層は、互いに重なり合う第１及び第２内部電極の露出部を全て覆うように形成されることができる。
【００２７】
上記絶縁層は、上記セラミック本体の第１または第２側面から測定される第１及び第２外部電極の高さより低く形成されることができる。
【発明の効果】
【００２８】
本発明の一形態によると、第１及び第２内部電極がセラミック本体の一側面に交互に露出されるようにすることで、内部電極間のショート不良を改善することができる。
【００２９】
本発明の一形態によると、容量部を形成する第１及び第２内部電極の重なり合う領域が増大することにより、積層セラミックキャパシタの容量が増加されることができる。
【００３０】
また、外部から異なる極性の電圧が印加される第１及び第２内部電極間の距離が近くなってカレントループ（ｃｕｒｒｅｎｔ  ｌｏｏｐ）が短くなり、これによって、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ）が低くなることができる。
【００３１】
また、本発明の一形態による積層セラミックキャパシタによると、印刷回路基板上の実装面積を最小化することができ、アコースティックノイズを著しく減少することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態による積層セラミックキャパシタの概略的な構造を示した斜視図である。
【図２】図１の分解斜視図である。
【図３】図１の第１内部電極と第１外部電極の結合構造を示した断面図である。
【図４】図１の第２内部電極と第２外部電極の結合構造を示した断面図である。
【図５】図１の第１及び第２内部電極と第１及び第２外部電極の結合構造を示した断面図である。
【図６】図１の第３内部電極と第１外部電極の結合構造を示した断面図である。
【図７】図１の第４内部電極と第２外部電極の結合構造を示した断面図である。
【図８】図１の第３及び第４内部電極と第１及び第２外部電極の結合構造を示した断面図である。
【図９】図１の第１側面から見た積層セラミックキャパシタの内部構造を概略的に示した概略図である。
【図１０】本発明の他の実施形態による積層セラミックキャパシタの概略的な構造を示した斜視図である。
【図１１】図１０の第１内部電極と第１外部電極の結合構造を示した断面図である。
【図１２】図１０の第２内部電極と第２外部電極の結合構造を示した断面図である。
【図１３】図１０の第１及び第２内部電極と第１及び第２外部電極の結合構造を示した断面図である。
【図１４】図１０の第３内部電極と第１外部電極の結合構造を示した断面図である。
【図１５】図１０の第４内部電極と第２外部電極の結合構造を示した断面図である。
【図１６】図１０の第３及び第４内部電極と第１及び第２外部電極の結合構造を示した断面図である。
【発明を実施するための形態】
【００３３】
以下、添付の図面を参照して本発明の好ましい実施形態を説明する。但し、本発明の実施形態は様々な他の形態に変形することができ、本発明の範囲は以下で説明する実施形態に限定されるものではない。また、本発明の実施形態は当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面における要素の形状及び大きさ等はより明確な説明のために誇張されることがあり、図面上において同一の符号で表される要素は同一の要素である。
【００３４】
図１は本発明の一実施形態による積層セラミックキャパシタの概略的な構造を示した斜視図である。
【００３５】
図２は図１の分解斜視図である。
【００３６】
図３は図１の第１内部電極と第１外部電極の結合構造を示した断面図である。
【００３７】
図４は図１の第２内部電極と第２外部電極の結合構造を示した断面図である。
【００３８】
図５は図１の第１及び第２内部電極と第１及び第２外部電極の結合構造を示した断面図である。
【００３９】
図６は図１の第３内部電極と第１外部電極の結合構造を示した断面図である。
【００４０】
図７は図１の第４内部電極と第２外部電極の結合構造を示した断面図である。
【００４１】
図８は図１の第３及び第４内部電極と第１及び第２外部電極の結合構造を示した断面図である。
【００４２】
図９は図１の第１側面から見た積層セラミックキャパシタの内部構造を概略的に示した概略図である。
【００４３】
本実施形態による積層セラミックキャパシタは、２端子垂直積層型キャパシタであることができる。「垂直積層型（ｖｅｒｔｉｃａｌｌｙ  ｌａｍｉｎａｔｅｄ  ｏｒ  ｖｅｒｔｉｃａｌ  ｍｕｌｔｉｌａｙｅｒ）」とは、キャパシタ内に積層された内部電極が回路基板の実装領域面に対して垂直に配置されることを意味し、「２端子（２−ｔｅｒｍｉｎａｌ）」とは、キャパシタの端子として二つの端子が回路基板に接続されることを意味する。
【００４４】
図１から図９を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、上記セラミック本体の内部に形成される内部電極１２１、１２２、１２３、１２４と、上記セラミック本体の一面に形成される絶縁層１４０と、外部電極１３１、１３２と、を含むことができる。
【００４５】
本実施形態において、セラミック本体１１０は、互いに対向する第１主面５及び第２主面６と、上記第１主面及び第２主面を連結する第１側面１及び第２側面２と、第１端面３及び第２端面４と、を有することができる。上記セラミック本体１１０の形状は、特に制限されないが、図示されたように六面体形状であることができる。本発明の一実施形態によると、セラミック本体の第１側面１は、回路基板の実装領域に配置される実装面になることができる。
【００４６】
本発明の一実施形態によると、ｘ−方向は第１及び第２外部電極が所定の間隔を置いて形成される方向であり、ｙ−方向は内部電極が誘電体層を挟んで積層される方向であり、ｚ−方向は内部電極が回路基板に実装される方向である。
【００４７】
本発明の一実施形態によると、上記セラミック本体１１０は、複数の誘電体層１１１が積層されて形成されることができる。上記セラミック本体１１０を構成する複数の誘電体層１１１は、焼結された状態であって、隣接する誘電体層同士の境界が確認できないほど一体化されていることができる。
【００４８】
上記誘電体層１１１は、セラミック粉末、有機溶剤及び有機バインダーを含むセラミックグリーンシートの焼成により形成されることができる。上記セラミック粉末は、高い誘電率を有する物質であって、これに制限されるものではないが、チタン酸バリウム（ＢａＴｉＯ３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ３）系材料などを用いることができる。
【００４９】
本発明の一実施形態によると、セラミック本体１１０の内部には内部電極が形成されることができる。
【００５０】
図３から図８を参照すると、第１極性の第１内部電極１２１と第２極性の第２内部電極１２２、及び第１極性の第３内部電極１２３と第２極性の第４内部電極１２４がそれぞれ一対を成して、一つの誘電体層１１１を挟んで互いに対向するようにｙ−方向に配置されることができる。
【００５１】
本発明の一実施形態によると、第１〜第４内部電極１２１、１２２、１２３、１２４は、積層セラミックキャパシタの実装面、即ち、第１側面１に垂直に配置されることができる。
【００５２】
本発明において、第１及び第２極性は互いに異なる極性を意味することができる。
【００５３】
本発明の一実施形態によると、第１〜第４内部電極１２１、１２２、１２３、１２４は、導電性金属を含む導電性ペーストで形成されることができる。
【００５４】
上記導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であることができる。
【００５５】
誘電体層を形成するセラミックグリーンシート上に、スクリーン印刷法またはグラビア印刷法などの印刷法により、導電性ペーストで内部電極層を印刷することができる。
【００５６】
内部電極層が印刷されたセラミックグリーンシートを交互に積層して焼成することにより、セラミック本体を形成することができる。
【００５７】
本発明の一実施形態による積層セラミックキャパシタ１００は、上記セラミック本体１１０の内部に容量形成のための容量部１２０を形成する重なり合う領域を有し、且つ上記重なり合う領域が第１側面１に露出されるように形成され、上記容量部１２０から第１側面１に露出されるように延長形成された第１リード部１２１ａを有する第１内部電極１２１、及び上記誘電体層１１１を挟んで上記第１内部電極１２１と交互に積層され、上記第１内部電極１２１と絶縁され、且つ上記容量部１２０から第１側面１に露出されるように延長形成された第２リード部１２２ａを有する第２内部電極１２２を含む第１ブロックＩと、上記セラミック本体１１０の内部に形成され、容量形成のための重なり合う領域を有する容量部１２０と上記容量部１２０から上記第１側面１に露出されるように延長形成された第３リード部１２３ａを有する第３内部電極１２３、及び上記誘電体層１１１を挟んで上記第３内部電極１２３と交互に積層され、上記第３内部電極１２３と絶縁され、且つ上記容量部１２０から第１側面１に露出されるように延長形成された第４リード部１２４ａを有する第４内部電極１２４を含む第２ブロックＩＩと、を含むことができる。
【００５８】
上記第２ブロックＩＩは上記第１ブロックＩの上部及び下部に配置されることができるが、これに制限されるものではない。
【００５９】
以下、上記第１ブロックＩ及び第２ブロックＩＩのそれぞれについて具体的に説明した後、第１ブロックＩと第２ブロックＩＩとの関係について具体的に説明する。
【００６０】
上記第１ブロックＩは、上記セラミック本体１１０の内部に容量形成のための容量部１２０を形成する上記重なり合う領域を有し、且つ上記重なり合う領域が第１側面１に露出されるように形成され、上記容量部１２０から第１側面１に露出されるように延長形成された第１リード部１２１ａを有する第１内部電極１２１と、上記誘電体層１１１を挟んで上記第１内部電極１２１と交互に積層され、上記第１内部電極１２１と絶縁され、且つ上記容量部１２０から第１側面１に露出されるように延長形成された第２リード部１２２ａを有する第２内部電極１２２と、を含むことができる。
【００６１】
上記第１及び第２内部電極１２１、１２２は、互いに異なる極性の外部電極と連結されるようにそれぞれ第１及び第２リード部１２１ａ、１２２ａを有しており、上記第１及び第２リード部１２１ａ、１２２ａは、上記セラミック本体１１０の第１側面１に露出されることができる。
【００６２】
本発明の一実施形態によると、積層セラミックキャパシタは垂直積層型であって、第１及び第２リード部１２１ａ、１２２ａはセラミック本体の同一面に露出されることができる。
【００６３】
本発明の一実施形態によると、内部電極のリード部は、内部電極を形成する導体パターンのうち幅（Ｗ）が増加してセラミック本体の一面に露出された領域を意味することができる。
【００６４】
上記第１及び第２内部電極１２１、１２２は重なり合う領域によって静電容量を形成し、互いに異なる極性の外部電極と連結される第１及び第２リード部１２１ａ、１２２ａは重なり合う領域を有しない。
【００６５】
上記のように容量部１２０を形成する重なり合う領域が第１側面１に露出されるように形成されているため、セラミック本体を焼成する段階で残炭の除去経路をさらに確保することができる。
【００６６】
これにより、内部電極の連結性がさらに向上するため、積層セラミックキャパシタの容量が増加する効果を奏することができる。
【００６７】
また、上記容量部１２０の面積が増大するため、積層セラミックキャパシタの容量が増加することができる。
【００６８】
上記第２ブロックＩＩは、上記セラミック本体１１０の内部に形成され、容量形成のための重なり合う領域を有する容量部１２０と上記容量部１２０から上記第１側面１に露出されるように延長形成された第３リード部１２３ａを有する第３内部電極１２３と、上記誘電体層１１１を挟んで上記第３内部電極１２３と交互に積層され、上記第３内部電極１２３と絶縁され、且つ上記容量部１２０から第１側面１に露出されるように延長形成された第４リード部１２４ａを有する第４内部電極１２４と、を含むことができる。
【００６９】
上記第３及び第４内部電極１２３、１２４は、互いに異なる極性の外部電極と連結されるようにそれぞれ第３及び第４リード部１２３ａ、１２４ａを有しており、上記第３及び第４リード部１２３ａ、１２４ａは、上記セラミック本体１１０の第１側面１に露出されることができる。
【００７０】
本発明の一実施形態によると、積層セラミックキャパシタは垂直積層型であって、第３及び第４リード部１２３ａ、１２４ａはセラミック本体の同一面に露出されることができる。
【００７１】
上記第３及び第４内部電極１２３、１２４は重なり合う領域によって静電容量を形成し、互いに異なる極性の外部電極と連結される第３及び第４リード部１２３ａ、１２４ａは重なり合う領域を有しない。
【００７２】
上記のように第３及び第４リード部１２３ａ、１２４ａは重なり合っておらず絶縁されているため、セラミック本体の切断時における切断ストレスにより、互いに対向する内部電極の位置ずれ現象によって内部電極間のショート不良が発生することを改善することができる。
【００７３】
本発明の一実施形態によると、上記第２ブロックＩＩは上記第１ブロックＩの上部及び下部に配置されることができる。
【００７４】
上記セラミック本体１１０の中央部の領域には第１ブロックＩが配置され、上記第１ブロックＩの上部及び下部には上記第２ブロックＩＩが配置されることにより、第１ブロックＩによって積層セラミックキャパシタの容量が増加する効果が奏され、第２ブロックＩＩによって内部電極間のショート不良が改善されることができる。
【００７５】
また、第２ブロックＩＩに含まれる第３及び第４内部電極１２３、１２４は、容量部１２０が上記セラミック本体１１０の第１側面に露出されないため、後述するように、第１側面１に絶縁層１４０を形成する場合に発生する塗布不良による信頼性の問題を改善することができる。
【００７６】
即ち、通常、第１側面１に露出された内部電極を外部と遮断するために絶縁層１４０を形成するが、絶縁層の形成時、第１側面１の四つの角部領域では、絶縁層１４０によるシール（ｓｅａｌｉｎｇ）が不完全であるという問題が生じる可能性がある。
【００７７】
この場合、上記第１側面１の四つの角部領域の不完全なシールによって、耐湿不良などの信頼性の問題が生じる恐れがある。
【００７８】
本発明の一実施形態によると、上記のように容量部１２０が上記セラミック本体１１０の第１側面に露出されない第２ブロックＩＩが上記第１ブロックＩの上部及び下部に配置されることで、上記第１側面１の四つの角部領域のシールが不完全な場合にも、信頼性の問題が発生しない。
【００７９】
従って、本発明の一実施形態によると、上記第２ブロックＩＩが上記第１ブロックＩの上部及び下部に配置されることで、積層セラミックキャパシタの容量が増加する効果が奏され、内部電極間のショート不良を改善するだけでなく、耐湿不良による信頼性低下の問題も改善することができる。
【００８０】
図３から図５を参照すると、セラミック本体１１０の第１側面１に引き出された第１内部電極１２１の第１リード部１２１ａと連結されるように第１外部電極１３１が形成され、セラミック本体１１０の第１側面１に引き出された第２内部電極１２２の第２リード部１２２ａと連結されるように第２外部電極１３２が形成されることができる。
【００８１】
図６から図８を参照すると、セラミック本体１１０の第１側面１に引き出された第３内部電極１２３の第３リード部１２３ａと連結されるように第１外部電極１３１が形成され、セラミック本体１１０の第１側面１に引き出された第４内部電極１２４の第４リード部１２４ａと連結されるように第２外部電極１３２が形成されることができる。
【００８２】
即ち、上記第１外部電極１３１は上記第１及び第３リード部１２１ａ、１２３ａと連結されて形成され、上記第２外部電極１３２は上記第２及び第４リード部１２２ａ、１２４ａと連結されて形成されることができる。
【００８３】
上記第１外部電極１３１は、第１及び第３リード部１２１ａ、１２３ａと連結されるように上記セラミック本体１１０の第１側面１に形成され、上記セラミック本体１１０の第１端面３に延長形成されることができるが、これに制限されるものではない。
【００８４】
また、上記第２外部電極１３２は、第２及び第４リード部１２２ａ、１２４ａと連結されるように上記セラミック本体１１０の第１側面１に形成され、上記セラミック本体１１０の第２端面４に延長形成されることができるが、これに制限されるものではない。
【００８５】
即ち、上記第１外部電極１３１は、上記セラミック本体１１０の第１主面５、第２主面６及び第２側面２のうち一つ以上に延長形成されることができる。
【００８６】
また、上記第２外部電極１３２は、上記セラミック本体１１０の第１主面５、第２主面６及び第２側面２のうち一つ以上に延長形成されることができる。
【００８７】
従って、本発明の一実施形態によると、上記第１外部電極１３１は、上記セラミック本体１１０の第１側面１に引き出された第１及び第３内部電極１２１、１２３の第１及び第３リード部１２１ａ、１２３ａと連結されるとともに、上記セラミック本体１１０の長さ方向の一側端部を囲んで形成されることができる。
【００８８】
また、上記第２外部電極１３２は、上記セラミック本体１１０の第１側面１に引き出された第２及び第４内部電極１２２、１２４の第２及び第４リード部１２２ａ、１２４ａと連結されるとともに、上記セラミック本体１１０の長さ方向の他側端部を囲んで形成されることができる。
【００８９】
上記第１及び第２外部電極１３１、１３２は、導電性金属を含む導電性ペーストで形成されることができる。
【００９０】
上記導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）、またはこれらの合金であることができる。
【００９１】
上記導電性ペーストは絶縁性物質をさらに含むことができ、これに制限されるものではないが、例えば、上記絶縁性物質はガラスであることができる。
【００９２】
上記第１及び第２外部電極１３１、１３２の形成方法は、特に制限されず、上記セラミック本体をディッピング（ｄｉｐｐｉｎｇ）して形成してもよく、メッキなどの他の方法を用いて形成してもよい。
【００９３】
一方、本発明の一実施形態によると、図５及び図８に図示されたように、セラミック本体１１０の第１側面１には絶縁層１４０が形成されることができる。
【００９４】
上記絶縁層１４０は、第１及び第２外部電極１３１、１３２の間に形成されることができる。
【００９５】
上記絶縁層１４０は、第１側面に露出された第１及び第２内部電極１２１、１２２の重なり合う領域を全て覆うように形成されることができる。
【００９６】
本発明の一実施形態によると、図５に図示されたように、上記絶縁層１４０は、第１及び第２外部電極の間のセラミック本体の一面を完全に埋めるように形成されることができる。
【００９７】
また、図示されていないが、本発明の一実施形態によると、絶縁層１４０は、第１及び第２内部電極１２１、１２２の重なり合う領域のみを覆うように形成され、第１及び第２外部電極１３１、１３２と所定の間隔を置いて形成されることができる。
【００９８】
本発明の一実施形態によると、絶縁層１４０の高さは、第１外部電極１３１または第２外部電極１３２の高さより低く形成されることができる。上記絶縁層及び外部電極の高さは、実装面、即ち、第１側面を基準として測定されることができる。
【００９９】
本実施形態によると、上記絶縁層の高さが第１及び第２外部電極の高さより低いため、積層セラミックキャパシタ１００が回路基板上により安定して実装されることができる。
【０１００】
また、第１及び第２外部電極１３１、１３２は、セラミック本体の第１側面の一部に形成されることができる。
【０１０１】
上記絶縁層１４０は、特に制限されるものではないが、例えば、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含むことができる。
【０１０２】
本発明の一実施形態によると、上記絶縁層１４０はセラミックスラリーで形成されることができる。
【０１０３】
上記セラミックスラリーの量及び形状を調節することにより、絶縁層１４０の形成位置及び高さを調節することができる。
【０１０４】
上記絶縁層１４０は、焼成工程によってセラミック本体を形成した後、上記セラミック本体にセラミックスラリーを塗布し、焼成することにより形成することができる。
【０１０５】
他の方法としては、セラミック本体を構成するセラミックグリーンシート上に絶縁層を形成するためのセラミックスラリーを適用した後、セラミックグリーンシートとともに焼成することにより形成することができる。
【０１０６】
上記セラミックスラリーの適用方法は、特に制限されず、例えば、スプレー方式で噴射したり、ローラーを用いて塗布することができる。
【０１０７】
上記絶縁層１４０がセラミック本体の一面に露出された第１及び第２内部電極１２１、１２２の重なり合う領域を覆うことにより、内部電極間のショートを防止するとともに、耐湿特性の低下などの内部欠陥を防止することができる。
【０１０８】
図９を参照すると、上記のように第１及び第２内部電極１２１、１２２が上記セラミック本体１１０の第１側面１に交互に露出されていることが分かる。
【０１０９】
また、上記のように、第３及び第４内部電極１２３、１２４は、第３及び第４リード部を除いては上記セラミック本体１１０の第１側面１に露出されていないことが分かる。
【０１１０】
図９を参照すると、上記第１ブロックＩは、上記セラミック本体１１０の長さ−厚さ方向（Ｌ−Ｔ）の断面において、上記第１及び第２ブロックの全体厚さに対して２０〜８０％の厚さを有することができる。
【０１１１】
上記第２ブロックＩＩはそれぞれ、上記セラミック本体１１０の長さ−厚さ方向（Ｌ−Ｔ）の断面において、上記第１及び第２ブロックの全体厚さに対して１０〜４０％の厚さを有することができる。
【０１１２】
上記のように、上記第１ブロックＩは上記第１及び第２ブロックの全体厚さに対して２０〜８０％の厚さを有し、上記第２ブロックＩＩは１０〜４０％の厚さを有するように調節することで、積層セラミックキャパシタの容量が増加する効果が奏され、内部電極間のショート不良を改善するだけでなく、耐湿不良による信頼性低下の問題も改善することができる。
【０１１３】
上記第１ブロックＩの厚さが上記第１及び第２ブロックの全体厚さに対して２０％未満である場合には、セラミック本体１１０の第１側面に露出される第１及び第２内部電極１２１、１２２の重なり合う領域が小さくて容量部１２０が減少し、十分な残炭経路を確保することが困難であるため、容量増加の効果が僅かである。
【０１１４】
上記第１ブロックＩの厚さが上記第１及び第２ブロックの全体厚さに対して８０％を超過する場合には、セラミック本体１１０の第１側面に露出される第１及び第２内部電極１２１、１２２の重なり合う領域がセラミック本体の厚さ方向に増加するため、ショート不良が発生する恐れがある。
【０１１５】
図１０は本発明の他の実施形態による積層セラミックキャパシタの概略的な構造を示した斜視図である。
【０１１６】
図１１は図１０の第１内部電極と第１外部電極の結合構造を示した断面図である。
【０１１７】
図１２は図１０の第２内部電極と第２外部電極の結合構造を示した断面図である。
【０１１８】
図１３は図１０の第１及び第２内部電極と第１及び第２外部電極の結合構造を示した断面図である。
【０１１９】
図１４は図１０の第３内部電極と第１外部電極の結合構造を示した断面図である。
【０１２０】
図１５は図１０の第４内部電極と第２外部電極の結合構造を示した断面図である。
【０１２１】
図１６は図１０の第３及び第４内部電極と第１及び第２外部電極の結合構造を示した断面図である。
【０１２２】
図１０から図１６を参照すると、本発明の他の実施形態による積層セラミック電子部品は、誘電体層１１１を含み、互いに対向する第１及び第２主面５、６、互いに対向する第１及び第２側面１、２、及び互いに対向する第１及び第２端面３、４を有するセラミック本体１１０と、上記セラミック本体１１０の内部に容量形成のための容量部１２０を形成する重なり合う領域を有し、且つ上記重なり合う領域が第１及び第２側面１、２に露出されるように形成され、上記容量部１２０から第１及び第２側面１、２に露出されるように延長形成された第１リード部１２１ａを有する第１内部電極１２１、及び上記誘電体層１１１を挟んで上記第１内部電極１２１と交互に積層され、上記第１内部電極１２１と絶縁され、且つ上記容量部１２０から第１及び第２側面１、２に露出されるように延長形成された第２リード部１２２ａを有する第２内部電極１２２を含む第１ブロックＩと、上記セラミック本体１１０の内部に形成され、容量形成のための重なり合う領域を有する容量部１２０と上記容量部１２０から上記第１及び第２側面１、２に露出されるように延長形成された第３リード部１２３ａを有する第３内部電極１２３、及び上記誘電体層１１１を挟んで上記第３内部電極１２３と交互に積層され、上記第３内部電極１２３と絶縁され、且つ上記容量部１２０から第１及び第２側面１、２に露出されるように延長形成された第４リード部１２４ａを有する第４内部電極１２４を含む第２ブロックＩＩと、上記第１及び第３リード部１２１ａ、１２３ａと連結されて形成される第１外部電極１３１と、上記第２及び第４リード部１２２ａ、１２４ａと連結されて形成される第２外部電極１３２と、上記セラミック本体１１０の第１及び第２側面１、２に形成される絶縁層１４０と、を含み、上記第２ブロックＩＩは上記第１ブロックＩの上部及び下部に配置されることができる。
【０１２３】
上記第１ブロックＩは、上記セラミック本体の長さ−厚さ方向の断面において、上記第１及び第２ブロックの全体厚さに対して２０〜８０％の厚さを有することができる。
【０１２４】
上記第２ブロックＩＩはそれぞれ、上記セラミック本体の長さ−厚さ方向の断面において、上記第１及び第２ブロックの全体厚さに対して１０〜４０％の厚さを有することができる。
【０１２５】
上記第１及び第２内部電極は、上記セラミック本体の実装面に対して垂直に配置されることができる。
【０１２６】
上記第１外部電極は、上記セラミック本体の第１主面、第２主面及び第１端面のうち一つ以上に延長形成されることができる。
【０１２７】
上記第２外部電極は、上記セラミック本体の第１主面、第２主面及び第２端面のうち一つ以上に延長形成されることができる。
【０１２８】
上記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含むことができる。
【０１２９】
上記絶縁層は、互いに重なり合う第１及び第２内部電極の露出部を全て覆うように形成されることができる。
【０１３０】
上記絶縁層は、上記セラミック本体の第１または第２側面から測定される第１及び第２外部電極の高さより低く形成されることができる。
【０１３１】
以下では、上述の本発明の一実施形態と異なる構成要素を中心に説明し、同一の構成要素についての詳細な説明は省略する。
【０１３２】
本発明の他の実施形態によると、上記第１リード部１２１ａ及び第２リード部１２２ａは、上記セラミック本体１１０の第１及び第２側面１、２に露出されるように延長形成されることができるが、これに制限されるものではない。
【０１３３】
一方、上記第１及び第２内部電極１２１、１２２は、上記第１及び第２端面３、４からそれぞれ一定距離離隔されて形成されることができる。
【０１３４】
また、本発明の他の実施形態によると、上記第３リード部１２３ａ及び第４リード部１２４ａは、上記セラミック本体１１０の第１及び第２側面１、２に露出されるように延長形成されることができるが、これに制限されるものではない。
【０１３５】
一方、上記第３及び第４内部電極１２３、１２４は、上記第１及び第２端面３、４からそれぞれ一定距離離隔されて形成されることができる。
【０１３６】
上記第１及び第２外部電極１３１、１３２は、上記第１及び第３リード部１２１ａ、１２３ａ、及び第２及び第４リード部１２２ａ、１２４ａとそれぞれ連結され、第１及び第２側面１、２に形成されることができる。
【０１３７】
即ち、本発明の他の実施形態による積層セラミックキャパシタの上記第１及び第２外部電極１３１、１３２は、それぞれ第１側面１及び第２側面２の両方に形成されることができる。
【０１３８】
本発明の他の実施形態によると、上記のように第１リード部１２１ａ及び第２リード部１２２ａが上記セラミック本体１１０の第１及び第２側面１、２に露出されるように延長形成することで、残炭の除去経路がさらに確保されるため、内部電極の連結性が向上し、これによって静電容量が増加する効果を奏することができる。
【０１３９】
また、第１及び第２内部電極が重なり合う領域である容量部１２０の面積が増大することにより、静電容量が増加する効果を奏することができる。
【０１４０】
また、セラミック本体の切断時における切断ストレスにより、互いに対向する内部電極の位置ずれ現象によって内部電極間のショート不良が発生することを改善することができる。
【０１４１】
一方、本発明の他の実施形態によると、図１６に図示されたように、セラミック本体１１０の第１及び第２側面１、２には絶縁層１４０が形成されることができる。
【０１４２】
上記絶縁層１４０は第１及び第２外部電極１３１、１３２の間に形成されることができる。
【０１４３】
上記絶縁層１４０は、第１及び第２側面に露出された第１リード部１２１ａを覆うように形成されることができる。
【０１４４】
本発明の一実施形態によると、図１６に図示されたように、上記絶縁層１４０は、第１及び第２外部電極の間のセラミック本体の一面を完全に埋めるように形成されることができる。
【０１４５】
また、図示されていないが、本発明の一実施形態によると、絶縁層１４０は、第１及び第２リード部１２１ａ、１２２ａのみを覆うように形成され、第１及び第２外部電極１３１、１３２と所定の間隔を置いて形成されることができる。
【０１４６】
本発明の一実施形態によると、絶縁層１４０の高さは第１外部電極１３１及び第２外部電極１３２の高さより低く形成されることができる。上記絶縁層及び外部電極の高さは、実装面、即ち、第１側面を基準として測定されることができる。
【０１４７】
本実施形態によると、上記絶縁層の高さが第１及び第２外部電極の高さより低いため、積層セラミックキャパシタ１００が回路基板上により安定して実装されることができる。
【０１４８】
また、第１及び第２外部電極１３１、１３２は、セラミック本体の第１及び第２側面１、２の一部に形成されることができる。
【０１４９】
上記のように、本発明の一実施形態によると、上記セラミック本体１１０の内部に容量部１２０を形成する重なり合う領域が第１側面１に露出されるように形成されることで、積層セラミックキャパシタ１００の容量が増加することができる。
【０１５０】
また、外部から異なる極性の電圧が印加される第１及び第２内部電極間の距離が近くなってカレントループ（ｃｕｒｒｅｎｔ  ｌｏｏｐ）が短くなり、これによって、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ）が低くなることができる。
【０１５１】
下記表１は、本発明の一実施形態による積層セラミックキャパシタにおいて、第１及び第２ブロックの全体厚さに対する第１ブロックＩの厚さの比率による静電容量、ショート発生率及び故障頻度を比較した表である。
【０１５２】
上記故障頻度を測定するための実験は、８５℃、８５％の相対湿度下で６．３Ｖの電圧を印加して、試料１００個に対して４８時間行われた。
【０１５３】
【表１】
2014120749.tif 000003
【０１５４】
上記表１を参照すると、本発明の一実施形態による積層セラミックキャパシタにおいて、本発明の数値範囲から外れる場合には、静電容量が低下するか、またはショート発生率及び故障頻度が増加することが分かる。
【０１５５】
一方、本発明の数値範囲を満たす場合には、静電容量が増加し、ショート発生率及び故障頻度が低下して、信頼性に優れていることが分かる。
【０１５６】
本発明は、上述の実施形態及び添付の図面により限定されず、添付の請求範囲により限定される。従って、請求範囲に記載された本発明の技術的思想から外れない範囲内で様々な形態の置換、変形及び変更が出来るということは当技術分野の通常の知識を有する者には明白であり、これも本発明の範囲に属する。
【符号の説明】
【０１５７】
１００  積層セラミックキャパシタ
１１０  セラミック本体
１１１  誘電体層
１２０  容量部
１２１、１２２、１２３、１２４  第１〜第４内部電極
１２１ａ、１２２ａ、１２３ａ、１２４ａ  第１〜第４リード部
１３１、１３２  第１及び第２外部電極
１４０  絶縁層
Ｉ  第１ブロック
ＩＩ  第２ブロック
【図１】
2014120749.tif 000004
【図２】
2014120749.tif 000005
【図３】
2014120749.tif 000006
【図４】
2014120749.tif 000007
【図５】
2014120749.tif 000008
【図６】
2014120749.tif 000009
【図７】
2014120749.tif 000010
【図８】
2014120749.tif 000011
【図９】
2014120749.tif 000012
【図１０】
2014120749.tif 000013
【図１１】
2014120749.tif 000014
【図１２】
2014120749.tif 000015
【図１３】
2014120749.tif 000016
【図１４】
2014120749.tif 000017
【図１５】
2014120749.tif 000018
【図１６】
2014120749.tif 000019
【手続補正書】
【提出日】平成26年2月26日(2014.2.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
誘電体層を含み、互いに対向する第１及び第２主面、互いに対向する第１及び第２側面、及び互いに対向する第１及び第２端面を有するセラミック本体と、
前記セラミック本体の内部に容量形成のための容量部を形成する前記重なり合う領域を有し、且つ前記重なり合う領域が第１側面に露出されるように形成され、前記容量部から第１側面に露出されるように延長形成された第１リード部を有する第１内部電極、及び前記誘電体層を挟んで前記第１内部電極と交互に積層され、前記第１内部電極と絶縁され、且つ前記容量部から第１側面に露出されるように延長形成された第２リード部を有する第２内部電極を含む第１ブロックと、
前記セラミック本体の内部に形成され、容量形成のための重なり合う領域を有する容量部と前記容量部から前記第１側面に露出されるように延長形成された第３リード部を有する第３内部電極、及び前記誘電体層を挟んで前記第３内部電極と交互に積層され、前記第３内部電極と絶縁され、且つ前記容量部から第１側面に露出されるように延長形成された第４リード部を有する第４内部電極を含む第２ブロックと、
前記第１及び第３リード部と連結されて形成される第１外部電極、及び前記第２及び第４リード部と連結されて形成される第２外部電極と、
前記セラミック本体の第１側面に形成される絶縁層と、を含み、
前記第２ブロックは前記第１ブロックの上部及び下部に配置され、
前記第１ブロックは、前記セラミック本体の長さ−厚さ方向の断面において、前記第１及び第２ブロックの全体厚さに対して２０〜８０％の厚さを有する、積層セラミック電子部品。
【請求項２】
前記第２ブロックはそれぞれ、前記セラミック本体の長さ−厚さ方向の断面において、前記第１及び第２ブロックの全体厚さに対して１０〜４０％の厚さを有する、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記第１〜第４内部電極は、前記セラミック本体の実装面に対して垂直に配置される、請求項１に記載の積層セラミック電子部品。
【請求項４】
前記第１外部電極は、前記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成される、請求項１に記載の積層セラミック電子部品。
【請求項５】
前記第２外部電極は、前記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成される、請求項１に記載の積層セラミック電子部品。
【請求項６】
前記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含む、請求項１に記載の積層セラミック電子部品。
【請求項７】
前記絶縁層は、前記第１及び第２内部電極の露出部を全て覆うように形成される、請求項１に記載の積層セラミック電子部品。
【請求項８】
前記絶縁層は、前記セラミック本体の第１側面から測定される第１及び第２外部電極の高さより低く形成される、請求項１に記載の積層セラミック電子部品。
【請求項９】
誘電体層を含み、互いに対向する第１及び第２主面、互いに対向する第１及び第２側面、及び互いに対向する第１及び第２端面を有するセラミック本体と、
前記セラミック本体の内部に容量形成のための容量部を形成する重なり合う領域を有し、且つ前記重なり合う領域が第１及び第２側面に露出されるように形成され、前記容量部から第１及び第２側面に露出されるように延長形成された第１リード部を有する第１内部電極、及び前記誘電体層を挟んで前記第１内部電極と交互に積層され、前記第１内部電極と絶縁され、且つ前記容量部から第１及び第２側面に露出されるように延長形成された第２リード部を有する第２内部電極を含む第１ブロックと、
前記セラミック本体の内部に形成され、容量形成のための重なり合う領域を有する容量部と前記容量部から前記第１及び第２側面に露出されるように延長形成された第３リード部を有する第３内部電極、及び前記誘電体層を挟んで前記第３内部電極と交互に積層され、前記第３内部電極と絶縁され、且つ前記容量部から第１及び第２側面に露出されるように延長形成された第４リード部を有する第４内部電極を含む第２ブロックと、
前記第１及び第３リード部と連結されて形成される第１外部電極、及び前記第２及び第４リード部と連結されて形成される第２外部電極と、
前記セラミック本体の第１及び第２側面に形成される絶縁層と、を含み、
前記第２ブロックは前記第１ブロックの上部及び下部に配置され、
前記第１ブロックは、前記セラミック本体の長さ−厚さ方向の断面において、前記第１及び第２ブロックの全体厚さに対して２０〜８０％の厚さを有する、積層セラミック電子部品。
【請求項１０】
前記第２ブロックはそれぞれ、前記セラミック本体の長さ−厚さ方向の断面において、前記第１及び第２ブロックの全体厚さに対して１０〜４０％の厚さを有する、請求項９に記載の積層セラミック電子部品。
【請求項１１】
前記第１及び第２内部電極は、前記セラミック本体の実装面に対して垂直に配置される、請求項９に記載の積層セラミック電子部品。
【請求項１２】
前記第１外部電極は、前記セラミック本体の第１主面、第２主面及び第１端面のうち一つ以上に延長形成される、請求項９に記載の積層セラミック電子部品。
【請求項１３】
前記第２外部電極は、前記セラミック本体の第１主面、第２主面及び第２端面のうち一つ以上に延長形成される、請求項９に記載の積層セラミック電子部品。
【請求項１４】
前記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含む、請求項９に記載の積層セラミック電子部品。
【請求項１５】
前記絶縁層は、前記第１及び第２内部電極の露出部を全て覆うように形成される、請求項９に記載の積層セラミック電子部品。
【請求項１６】
前記絶縁層は、前記セラミック本体の第１または第２側面から測定される第１及び第２外部電極の高さより低く形成される、請求項９に記載の積層セラミック電子部品。