(57)【要約】【課題】  半導体トランジスタの高電圧印加試験において、不良の原因となった因子や不良発生箇所の特定が容易となる試験方法を提供する。【解決手段】  キャパシタ１７を備える試験電圧印加回路１５を、被試験トランジスタ１０のドレイン端子１３に印加するための試験電圧を供給する試験装置に接続し、キャパシタ１７の一端（ノードＡ）を試験電圧に充電する。その後、被試験トランジスタ１０のゲート端子１１、ドレイン端子１３、ソース端子１２に夫々、被試験トランジスタがオフ状態となる所定のゲート電圧、ドレイン電圧、及びソース電圧を印加する際に、当該ドレイン電圧の印加を、試験電圧印加回路１５と試験装置の接続を切り離すとともに、試験電圧に充電されたキャパシタ１７の一端をドレイン端子１３に接続することにより行う。【選択図】        図４
2014175643.tif 000002
【特許請求の範囲】
【請求項１】
半導体トランジスタのウェハ試験またはパッケージ試験において、信頼性不良を検出するテスト方法であって、
キャパシタを備える試験電圧印加回路を、被試験トランジスタのドレイン端子に印加するための試験電圧を供給する試験装置に接続し、キャパシタの一端を前記試験電圧に充電する第１工程と、
前記被試験トランジスタのゲート端子、前記ドレイン端子、及びソース端子に夫々所定の前記被試験トランジスタがオフ状態となる第１ゲート電圧、第１ドレイン電圧、及び第１ソース電圧を印加する第２工程と、
前記第２工程の後、前記ドレイン端子の電圧、又は前記ドレイン端子に流れるドレイン電流を検知する第３工程と、を有し、
前記第２工程において、前記第１ドレイン電圧の印加を、前記試験電圧印加回路と前記試験装置の接続を切り離すとともに、充電された前記キャパシタの前記一端を前記ドレイン端子に接続することにより行うことを特徴とするテスト方法。
【請求項２】
前記第３工程が、前記試験装置と前記ドレイン端子を直接接続して、前記被試験トランジスタの前記ゲート端子、前記ドレイン端子、及び前記ソース端子に夫々所定の前記被試験トランジスタがオフ状態となる第２ゲート電圧、第２ドレイン電圧、及び第２ソース電圧を印加するとともに、前記被試験トランジスタの前記ドレイン端子に流れるドレイン電流を検知する工程であることを特徴とする請求項１に記載のテスト方法。
【請求項３】
前記第２工程において前記被試験トランジスタに印加される前記第１ドレイン電圧と前記第１ソース電圧間の電圧差が、前記第３工程において前記被試験トランジスタに印加される前記第２ドレイン電圧と前記第２ソース電圧間の電圧差以上であることを特徴とする請求項２に記載のテスト方法。
【請求項４】
前記第３工程後、前記試験装置と前記被試験トランジスタの前記ドレイン端子との接続を切り離す第４工程を有し、
前記第１〜第４工程が、繰り返して複数回行われ、
当該複数回の前記第２工程において、前記被試験トランジスタに印加される前記第１ドレイン電圧と前記第１ソース電圧間の電圧差を徐々に増加させることを特徴とする請求項３に記載のテスト方法。
【請求項５】
前記試験電圧印加回路が、抵抗器を備え、
前記第２工程における前記第１ドレイン電圧の印加時において、充電された前記キャパシタの前記一端と前記被試験トランジスタの前記ドレイン端子を、前記抵抗器を介して接続し、
前記第２工程における前記第１ドレイン電圧の印加時において、
前記被試験トランジスタが良品の場合、前記試験電圧により定まる一定電圧まで前記第１ドレイン電圧が上昇するが、前記被試験トランジスタが不良品の場合、前記第１ドレイン電圧が前記一定電圧にまで上昇する電圧の立ち上がりの途中で、前記第１ドレイン電圧が低下し始めるように、前記抵抗器の抵抗値が設定されていることを特徴とする請求項１〜４の何れか一項に記載のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体トランジスタのテスト方法に関し、特に、パワーデバイス等の高耐圧仕様の半導体トランジスタのウェハ試験またはパッケージ試験において、試験後の物理解析による不良原因の特定を容易とするテスト方法に関する。
【背景技術】
【０００２】
パワーデバイス等の高電圧の耐圧仕様の半導体回路では、高電圧を印加して試験を行なうため、短絡不良等が発生すると高電圧が印加されて大電流が流れる。これによりデバイスが高電力状態となると、被試験トランジスタや試験治具が顕著な破壊を起こすため、不良の発生となった因子や不良発生箇所の特定を容易に行うことができなくなってしまう。
【０００３】
このため、破壊ダメージの低減は製品開発を行う上で重要な課題となっている。破壊ダメージを低減する方法として、試験装置側で電流制限を行ない、クランプ電流値を設定することで被試験トランジスタや試験治具に流れる電流を制限する方法が一般的である。
【０００４】
図８に、一般的なパワーデバイスの高電圧印加試験における試験装置と被試験トランジスタの接続の様子を示す。図９に高電圧印加試験中に不良が発生した場合のタイミングチャートを示す。図８に示すように、被試験トランジスタ１０のドレイン端子１３、ソース端子１２、ゲート端子１１の夫々を試験装置に接続し、ドレイン端子１３、ソース端子１２、ゲート端子１１の夫々に、被試験トランジスタがオフ状態となる電圧を印加する。図９（ａ）にドレイン‐ソース間の電圧波形、図９（ｂ）にゲート‐ソース間の電圧波形、図９（ｃ）にドレイン電流の波形を示す。
【０００５】
被試験トランジスタがオフ状態であれば、ドレイン‐ソース間に高電圧（例えば、数百Ｖ〜）が印加されていても、ドレイン電流は正常時のオフリーク電流として数μＡ程度しか流れない。一方、ドレイン端子１３に高電圧を印加した状態で短絡不良が発生すると、ドレイン端子に接続した試験装置の電流制限が働き、ドレイン電圧が降下する。ドレイン電流は電流制限をかけた値（クランプ電流値Ｉｃｌａｍｐ：数ｍＡ程度）まで流れるが、それ以上の電流は流れない。これにより、破壊ダメージが大きくなる原因である高電圧かつ大電流の発生を抑止し、破壊ダメージを低減するものである。
【０００６】
しかしながら、電流クランプによる異常電流の抑制では、クランプ電流値を正常時の電流よりも小さく設定することができず、また、試験装置と被試験トランジスタ間における試験治具や配線の寄生容量及び寄生インダクタンスに起因する電流を制限できないため、被試験トランジスタに流れる電流を抑制しきれず、十分な破壊ダメージ低減ができない。上記の方法では、チップ内に発生する破壊箇所（不具合の発生箇所）を数μメートルのサイズに抑制することは困難である。破壊ダメージを低減するためには、不良発生時に数１０ナノ秒〜数１００ナノ秒の間に電流を遮断または抑制する必要がある。
【０００７】
試験装置からの電流を完全に遮断しつつ、試験装置と被試験トランジスタ間の寄生容量及び寄生インダクタンスに起因する電流による破壊ダメージを低減する方法としては、特許文献１に記載の方法がある。特許文献１では、試験装置と被試験トランジスタの間にトランジスタスイッチを設け、異常検出部が異常を検出すると、試験装置から被試験トランジスタを切り離して、試験装置に流れる電流が被試験トランジスタに流れ込むのを遮断するとともに、被試験トランジスタと並列に接続したトランジスタをオンして、被試験トランジスタに流れ込もうとする電流を分流させることで、被試験トランジスタに過剰な電流が流れるのを防止している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１２−１２７８１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、異常箇所の破壊ダメージを低減してソフト破壊を実現するためには、破壊発生後速やかに（数十ナノ秒後〜数百ナノ秒後）被試験トランジスタへの電流の流れ込みを防止する必要があるが、不良発生時に即時に異常電圧が発生するアバランシェ試験以外の試験では実現が困難であった。
【００１０】
例えば、高電圧試験の代表的な項目であるドレインリークテストでは不良発生時にドレイン電圧に異常電圧が発生しないことが多く、特許文献１の手法では被試験トランジスタと並列に接続したトランジスタをオン、試験装置と被試験トランジスタ間に取り付けたトランジスタスイッチをオフさせることはできない。破壊ダメージを低減してソフト破壊を実現するためには破壊箇所に流れ込む電荷量をいかにして低減するかが重要である。
【００１１】
本発明は、上記の状況を鑑み、パワーデバイス等の半導体製品の高電圧印加の試験において、不良時に発生する試験装置からの電流、或いは試験装置と被試験トランジスタ間における試験治具や配線の寄生容量及び寄生インダクタンスに起因する電流が破壊箇所に流れ込むのを抑制し、不良の原因となった因子や不良発生箇所の特定が容易となるテスト方法を提供することをその目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明に係るテスト方法は、半導体トランジスタのウェハ試験またはパッケージ試験において、信頼性不良を検出するテスト方法であって、
キャパシタを備える試験電圧印加回路を、被試験トランジスタのドレイン端子に印加するための試験電圧を供給する試験装置に接続し、キャパシタの一端を前記試験電圧に充電する第１工程と、
前記被試験トランジスタのゲート端子、前記ドレイン端子、及びソース端子に夫々所定の前記被試験トランジスタがオフ状態となる第１ゲート電圧、第１ドレイン電圧、及び第１ソース電圧を印加する第２工程と、
前記第２工程の後、前記ドレイン端子の電圧、又は前記ドレイン端子に流れるドレイン電流を検知する第３工程と、を有し、
前記第２工程において、前記第１ドレイン電圧の印加を、前記試験電圧印加回路と前記試験装置の接続を切り離すとともに、充電された前記キャパシタの前記一端を前記ドレイン端子に接続することにより行うことを第１の特徴とする。
【００１３】
上記第１の特徴の本発明に係るテスト方法は、更に、
前記第３工程が、前記試験装置と前記ドレイン端子を直接接続して、前記被試験トランジスタの前記ゲート端子、前記ドレイン端子、及び前記ソース端子に夫々所定の前記被試験トランジスタがオフ状態となる第２ゲート電圧、第２ドレイン電圧、及び第２ソース電圧を印加するとともに、前記被試験トランジスタの前記ドレイン端子に流れるドレイン電流を検知する工程であることを第２の特徴とする。
【００１４】
上記第２の特徴の本発明に係るテスト方法は、更に、
前記第２工程において前記被試験トランジスタに印加される前記第１ドレイン電圧と前記第１ソース電圧間の電圧差が、前記第３工程において前記被試験トランジスタに印加される前記第２ドレイン電圧と前記第２ソース電圧間の電圧差以上であることを第３の特徴とする。
【００１５】
上記第３の特徴の本発明に係るテスト方法は、更に、
前記第３工程後、前記試験装置と前記被試験トランジスタの前記ドレイン端子との接続を切り離す第４工程を有し、
前記第１〜第４工程が、繰り返して複数回行われ、
当該複数回の前記第２工程において、前記被試験トランジスタに印加される前記第１ドレイン電圧と前記第１ソース電圧間の電圧差を徐々に増加させることを第４の特徴とする。
【００１６】
上記第１乃至第３の何れかの特徴の本発明に係るテスト方法は、更に、
前記試験電圧印加回路が、抵抗器を備え、
前記第２工程における前記第１ドレイン電圧の印加時において、充電された前記キャパシタの前記一端と前記被試験トランジスタの前記ドレイン端子を、前記抵抗器を介して接続し、
前記第２工程における前記第１ドレイン電圧の印加時において、
前記被試験トランジスタが良品の場合、前記試験電圧により定まる一定電圧まで前記第１ドレイン電圧が上昇するが、前記被試験トランジスタが不良品の場合、前記第１ドレイン電圧が前記一定電圧にまで上昇する電圧の立ち上がりの途中で、前記第１ドレイン電圧が低下し始めるように、前記抵抗器の抵抗値が設定されていることを第５の特徴とする。
【００１７】
上記第１乃至第５の何れかの特徴の本発明に係るテスト方法は、更に、
前記試験装置と前記ドレイン端子の接続を、前記試験電圧印加回路を介して接続するか、又は、前記試験電圧印加回路を介さず直接接続するかを切り替えるスイッチを備え、
前記スイッチを用いて、前記ドレイン端子に印加される前記試験電圧の供給先を、前記試験電圧印加回路の前記キャパシタから、前記試験装置に変更する工程を有することが好ましい。
【００１８】
上記第１乃至第５の何れかの特徴の本発明に係るテスト方法は、更に、
前記試験電圧印加回路が、そのドレイン端子側が前記キャパシタの前記一端と接続する放電用トランジスタを備え、
前記第２工程における前記第１ドレイン電圧の印加開始から所定期間の経過後に、前記放電用トランジスタをオンすることが好ましい。
【発明の効果】
【００１９】
本発明に依れば、予め充電されたキャパシタを介して被試験トランジスタのドレイン端子に電圧を印加することで、高電圧試験中に被試験トランジスタに不良が発生した場合に試験装置側から流れ込む電荷量を最小限に抑制できる。これにより、不良発生箇所から破壊ダメージが拡大するのを防止し、不良が発生した場合に不良の原因となった因子や不良発生箇所の特定が容易となる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係る信頼性不良のテスト方法の構成例を示すフローチャート
【図２】本発明の一実施形態に係るテスト方法において、被試験トランジシタが良品の場合の試験時におけるゲート端子の電圧、キャパシタの端子電圧、及び、ソース‐ドレイン端子間の電圧の変化を示すタイミングチャート
【図３】本発明の一実施形態に係るテスト方法において、被試験トランジシタが不良品の場合の試験時におけるゲート端子の電圧、キャパシタの端子電圧、及び、ソース‐ドレイン端子間の電圧の変化を示すタイミングチャート
【図４】本発明の一実施形態に係るテスト方法において、ドレイン端子に高電圧を印加する電圧印加回路の接続の様子を示す図
【図５】本発明の高電圧印加試験方法を通常のウエハテストの一項目として実行する場合の一例を示すフローチャート
【図６】本発明の一実施形態に係るテスト方法において、ドレイン端子に印加する電圧の変化の様子を示す図
【図７】本発明の高電圧印加試験方法を通常のウエハテストの一項目として実行する場合の他の例を示すフローチャート
【図８】一般的なパワーデバイスの高電圧印加試験における試験装置と被試験トランジスタの接続の様子を示す図
【図９】従来の高電圧印加試験において、試験時に不良が発生した場合のソース‐ドレイン間電圧、ゲート‐ソース間電圧、及びドレイン電流の時間変化を示すタイミングチャート
【発明を実施するための形態】
【００２１】
〈第１実施形態〉
以下に、本発明の一実施形態に係る信頼性不良のテスト方法（以降、適宜「本発明方法１」と称する）の構成につき、図面を参照して詳細に説明する。本発明方法１の構成例を示すフローチャートを図１に示す。本発明方法において、被試験トランジスタが良品の場合の高電圧印加試験中のタイミングチャートを図２に、被試験トランジスタが不良品の場合の高電圧印加試験中のタイミングチャートを図３に、夫々示す。なお、本発明方法１は、特に、ＧａＮやＳｉＣなどの化合物半導体を材料としたパワートランジスタの信頼性試験を想定している。しかしながら、本発明方法１は、これに限られるものではない。また、本発明方法１は、上記図１のフローチャートで示される方法に限定されるものではない。
【００２２】
図４に、本発明方法１における、パワーデバイスの高電圧印加試験における試験装置と被試験トランジスタの接続の様子を示す。
【００２３】
本発明方法１では、まず、被試験トランジスタ１０のドレイン端子１３、ソース端子１２、ゲート端子１１の夫々を各端子用の試験装置３０ａ〜３０ｃに接続する。このとき、被試験トランジスタ１０のドレイン端子１３と試験装置３０ｃの間に、試験電圧印加回路１５を接続する（ステップＳ１００）。
【００２４】
図４に示すように、被試験トランジスタ１０のドレイン端子１３と試験装置３０ｃの間に、試験電圧印加回路１５が、スイッチ１６、１９を介して接続されている。試験電圧印加回路１５は、キャパシタ１７、放電トランジスタ１８、及び、抵抗器２０を備える。また、試験装置３０ｃは、被試験トランジスタ１０のドレイン端子１３と、スイッチ２１により、試験電圧印加回路１５を介さずに直接接続することができる。
【００２５】
キャパシタ１７は、その一端（図４のノードＡ）が被試験トランジスタ１０のドレイン端子１３に印加するための試験電圧を供給する試験装置３０ｃの出力端子と、スイッチ１６を介して接続し、他端が当該試験電圧よりも低電圧の固定電位（ここでは、接地電位）と接続している。キャパシタ１７の容量は、被試験トランジスタのＤＣ特性（ＩｄやＱｇｄ等）に併せて数ｐＦ程度に最小化されている。
【００２６】
放電トランジスタ１８は、そのドレイン端子がキャパシタ１７の前記一端（ノードＡ）と接続し、ソース端子が当該試験電圧よりも低電圧の固定電位（ここでは、接地電位）と接続している。抵抗器２０は、その一端がスイッチ１９を介して被試験トランジスタ１０のドレイン端子１３と接続し、その他端がキャパシタ１７の前記一端（及び、放電トランジスタ１８の前記一端）と接続している。つまり、試験電圧印加回路１５内において、キャパシタ１７と放電トランジスタ１８は並列に接続され、その高電圧側の一端が、スイッチ１６を介して試験装置３０ｃと接続されるとともに、スイッチ１９及び抵抗器２０を介して被試験トランジスタ１０のドレイン端子１３と接続される。
【００２７】
図２及び図３を参照すると、時刻Ｔ１において、このように試験電圧印加回路１５を接続した状態で、スイッチ１９、２１をオフし、スイッチ１６をオンする（ステップＳ１０１）。これにより、試験電圧印加回路１５を試験装置に接続するとともに、試験装置と被試験トランジスタ１０との接続、及び、試験電圧印加回路１５と被試験トランジスタ１０との接続を切り離す。キャパシタの一端（ノードＡ）は、試験装置から供給される試験電圧Ｖ１（例えば、６００Ｖ）まで充電される。放電トランジスタ１８のゲート端子には、試験装置３０ｄを介して、放電トランジスタ１８をオフ状態とする制御信号が印加されている。
【００２８】
その後、時刻Ｔ２において、ゲート端子１１に被試験トランジスタをオフ状態とする所定のゲート電圧を印加し、その後、時刻Ｔ３において、ドレイン端子１３及びソース端子１２に、夫々、被試験トランジスタがオフ状態となる所定のドレイン電圧及びソース電圧を印加する。このとき、ドレイン端子１３へのドレイン電圧の印加は、スイッチ１６をオフし、スイッチ１９をオンすることにより、試験電圧印加装置１５と試験装置との接続を切り離した状態で、キャパシタ１７の一端の充電電圧（ノードＡの電圧）を印加する（ステップＳ１０２）。
【００２９】
このとき、ドレイン端子１３とキャパシタ１７の間には抵抗器２１が設けられているので、ドレイン端子１３に印加される電圧は、図２（ｃ）及び図３（ｃ）に示すように、ゆっくりと立ち上がり、ドレイン端子１３に供給される。抵抗器の抵抗値を、１０ｋΩ〜１００ｋΩ程度に設定することで、ドレイン端子１３に印加される電圧は、数百ナノ秒程度の時定数をもってゆっくりと立ち上がる。被試験トランジスタ１０が良品の場合、ドレイン端子１３に印加される電圧は、図２の時刻Ｔ４において、キャパシタ１７の静電容量Ｃ０及び被試験トランジスタ１０の寄生容量Ｃ１に依存して定まる一定電圧であり、試験電圧Ｖ１近傍の電圧Ｖ１’（〜（Ｃ１／（Ｃ１＋Ｃ０））Ｖ１）に到達し、その後、一定電圧Ｖ１’を維持する。なお、かかる時定数は、キャパシタ１７の静電容量Ｃ０（上述の通り、数ｐＦ程度）、被試験トランジスタ１０の寄生容量Ｃ１、及び、抵抗器２０の抵抗値に依存する。
【００３０】
一方、被試験トランジスタ１０に不良が発生した場合、破壊箇所からリーク電流が流れ始め、これに伴ってドレイン端子１３の電圧は低下し始める。しかしながら、当該リーク電流はキャパシタ１７に充電された電荷の放電により生じるため、キャパシタ１７に充電された電荷量を超えて電流は流れることはない。キャパシタ１７の静電容量は数ｐＦ程度であるので、ドレイン端子１３の電圧は、数１０ナノ秒〜数１００ナノ秒程度の短時間のうちに、即座にソース端子１２の電圧と同電位まで降下する。したがって、図３の時刻Ｔ５以降に示すように、ドレイン端子１３に印加されるドレイン電圧は、一定電圧Ｖ１’まで上昇することなく、その立ち上がりの途中から低下し始める。
【００３１】
したがって、被試験トランジスタ１０にキャパシタ１７を介して電圧を所定の時間（〜１μ秒程度）印加し、時刻Ｔ４経過後のドレイン端子１３の電圧を検知する工程により、そのＶ１’からの電圧降下量が設定値以下であれば良品であり、Ｖ１’から設定値以上に電圧が降下していれば不良品と判定できる。電圧を検知する場合、例えば、スイッチ２１をオフのまま、抵抗器２０とスイッチ１９の間の経路の電圧を検知すればよい。
【００３２】
抵抗器２０の抵抗値は、ドレイン端子１３の電圧がゆっくりとＶ１’にまで立ち上がり、且つ、不良が発生する場合に、ドレイン端子１３の電圧がＶ１’まで上昇する電圧の立ち上がりの途中で即座に電圧降下が起こるように設定される。つまり、ドレイン端子１３の電圧が破壊が起きる電圧に達した時点で即、電圧降下が起こるように、抵抗器２１の抵抗値が設定されている。これにより、破壊が発生した電圧以上の過剰な電圧が被試験トランジスタに印加されるのを防ぎ、不良箇所の破壊ダメージを最小限に抑えることができる。抵抗値が小さいと、ドレイン端子１３の電圧変化が急になるため、例えば５５０Ｖで破壊が起きる場合であっても５５０Ｖ以上（例えば、６００Ｖ）の電圧が被試験トランジスタ１０に印加されることがあり、不良箇所の破壊ダメージを拡大させる原因になる。破壊が発生する電圧以上の過剰な電圧が被試験トランジスタに印加されることは、不良箇所のダメージを抑制できなくなる原因の一つであるが、本発明方法１では、これを防ぐことができる。
【００３３】
被試験トランジスタ１０にキャパシタ１７を介して電圧を所定の時間（〜１μ秒程度）印加した後、時刻Ｔ４経過後の時刻Ｔ６において、試験装置３０ｄを介して放電トランジスタ１８をオンし、キャパシタ１７に充電されている電荷、及び、被試験トランジスタ１０の寄生容量１４や試験経路の配線の寄生容量に蓄えられている電荷を放電する（ステップＳ１０３）。これにより、ドレイン端子１３の電圧はソース端子１２の電圧と同電位まで降下する。なお、不良品の場合には、不良が発生した時点からドレイン端子１３の電圧降下が既に始まっているが、時刻Ｔ６で放電トランジスタ１８をオンすることが好ましい。時刻Ｔ６においてキャパシタ１７の放電が不完全であり、ドレイン端子１３の電圧が完全に下がりきっていない場合がある。その場合、キャパシタ１７に蓄えられている残りの電荷を放電トランジスタ１８を介して逃がすことで、被試験トランジスタ１０に流れるリーク電流が低減され、この結果、破壊ダメージが低減される。並行して、試験装置３０ａ、３０ｂは、ゲート端子１１に印加するゲート電圧の供給、及び、ソース端子１２に印加するソース電圧の供給を停止し、時刻Ｔ７において高電圧印加試験を終了する。
【００３４】
図５に、上記の高電圧印加試験を通常のウエハテストの一項目として実行し、ウエハテスト実行時に発生する高電圧試験の不良品の破壊ダメージを低減し、ウエハテスト不良の解析を容易化するテストフローの一例を示す。図５のソフト破壊テスト工程（ステップＳ２０３：工程Ａ）が、本発明方法１のステップＳ１０１〜Ｓ１０３に相当する。
【００３５】
通常、ウエハテストはケルビンテスト（接触確認工程：ステップＳ２０１）を実行した後、低電圧（１０Ｖ程度）のオフリークテストを実行する（ステップＳ２０２）。その後、被試験トランジスタ１０をオフ状態に維持したまま、ソース端子１２とドレイン端子１３の間に高電圧を印加し、ソフト破壊テスト（ステップＳ２０３：工程Ａ）を実施する。このソフト破壊テストでは、上述の通り、試験電圧印加回路１５を試験装置３０ｃと被試験トランジスタ１０のドレイン端子の間に接続し、充電されたキャパシタ１７を介して所定の高電圧（例えば、６００Ｖ）を被試験トランジスタ１０のドレイン端子１３に印加する。
【００３６】
その後、再び低電圧のオフリークテストを実行する（ステップＳ２０４：工程Ｂ）。このとき、試験電圧印加回路１５のスイッチ１９をオフ、スイッチ２１をオンし、試験装置３０ｃと被試験トランジスタ１０のドレイン端子を直接接続する。そして、ソース端子１２とドレイン端子１３の間に１０Ｖ程度の低電圧を印加しながら、被試験トランジスタ１０をオフ状態に設定し、被試験トランジスタ１０のドレイン端子１３に流れるドレイン電流を試験装置３０ｃが検知する。このときのドレイン電流の大きさを検知することで、直前のソフト破壊テスト工程において不良が発生したかを判定することができる。
【００３７】
ステップＳ２０４においてドレイン電流が正常の場合は、引き続き、ステップＳ２０５以降において、Ｖｔｈ試験（閾値電圧が設定範囲内であるかの確認工程）、及びＹｆｓ試験（利得の確認工程）などの通常のウエハテスト項目を実施する。これらの通常のウエハテスト項目と、本発明での高電圧印加試験を連続して実行することで、ウエハテスト実行時に発生する高電圧印加試験の不良品の破壊ダメージを低減することができる。
【００３８】
以上、本発明方法１では、予め充電されたキャパシタ１７を介して被試験トランジスタ１０のドレイン端子１３に電圧を印加して、高電圧印加試験を行なう。これにより、被試験トランジスタ１０に不良が発生した場合に試験装置側から流れ込む電荷量を抑制できる。この結果、不良発生箇所から破壊ダメージが拡大するのを防止し、不良が発生した場合に不良の原因となった因子や不良発生箇所の特定が容易となる。
【００３９】
また、上述の通り、抵抗器２０の抵抗値が適当に設定されていることにより、破壊が発生した際に破壊が発生した電圧以上の過剰な電圧が被試験トランジスタに印加されるのを防ぎ、不良箇所の破壊ダメージを最小限に抑えることができる。
【００４０】
さらに、充電されたキャパシタ１７に放電トランジスタ１８を接続することにより、キャパシタ１７に充電されている電荷を放電し、被試験トランジスタ１０に流れ込まないようにしている。これにより、被試験トランジスタ１０に流れ込む電荷量をキャパシタ１７の充電電荷量以下に制限できる。
【００４１】
〈第２実施形態〉
以下に、本発明の一実施形態に係る信頼性不良のテスト方法（以降、適宜「本発明方法２」と称する）の構成につき、図面を参照して詳細に説明する。本発明方法２は、図４に示す試験電圧印加回路１５を使用しつつも、破壊が発生する電圧以上の電圧を被試験トランジスタ１０に印加されないようにする手法が本発明方法１と異なっている。
【００４２】
図６に本発明方法２において、被試験トランジスタ１０のドレイン端子１３に印加する電圧の変化を示す。この場合、高電圧（例えば、６００Ｖ）を最初からドレイン端子１３に印加するのではなく、所定の電圧ステップ（例えば、＋１０Ｖ）で印加電圧を高くしていくことで被試験トランジスタに過剰な電圧が印加されないようにしている。
【００４３】
図６に示すように、本発明方法２では、被試験トランジスタ１０のドレイン端子１３に電圧を印加する工程が、工程Ａと工程Ｂの２つを有し、工程Ａと工程Ｂを交互に、繰り返し実行する。工程Ａは、本発明方法１のステップＳ１０１〜Ｓ１０３と同様であり、試験電圧印加回路１５を試験装置３０ｃと被試験トランジスタ１０のドレイン端子の間に接続し、充電されたキャパシタ１７を介して所定の高電圧を被試験トランジスタ１０のドレイン端子１３に印加する工程である。
【００４４】
工程Ａの後、工程Ｂにおいて、試験電圧印加回路１５のスイッチ１９をオフ、スイッチ２１をオンし、試験装置３０ｃと被試験トランジスタ１０のドレイン端子を直接接続する。そして、ソース端子１２とドレイン端子１３の間に１０Ｖ程度の低電圧を印加しながら、被試験トランジスタ１０をオフ状態に設定し、被試験トランジスタ１０のドレイン端子１３に流れるドレイン電流を試験装置３０ｃが検知する。このドレイン電流の大きさを検知することで、工程Ａにおいて不良（破壊）が発生したか否かを確認する。ドレイン電流が異常の場合、不良発生と判断し、試験を終了する。
【００４５】
不良（破壊）が発生していない場合は、引き続き、スイッチ２１をオフし、試験装置と被試験トランジスタ１０のドレイン端子１３との接続を切り離す。その後、スイッチ１６をオンし、再び工程Ａを実行する。つまり、所定の高電圧を、充電されたキャパシタ１７を介して被試験トランジスタ１０のドレイン端子１３に印加する。このとき、キャパシタ１７を充電するために印加する試験電圧Ｖ１を、直前の工程Ａにおける試験電圧Ｖ１よりも高くなるように、所定の電圧ステップで徐々に増加させていく。この結果、工程Ａを複数回実行するに際し、夫々の工程Ａにおいて被試験トランジスタ１０のソース端子１２とドレイン端子１３間に印加される電圧は、図６に示すように、例えば１０Ｖから６００Ｖまで、＋１０Ｖ刻みで徐々に増加していく。一方、工程Ｂにおいて被試験トランジスタ１０のソース端子１２とドレイン端子１３間に印加される電圧は、複数回の工程Ｂにおいて一定電圧であり、工程Ａにおける印加電圧以下である。
【００４６】
このように、工程Ａにおいて、被試験トランジスタ１０のソース端子１２とドレイン端子１３間に印加する高電圧を徐々に増加させることで、キャパシタ１７を介して印加される電圧を抵抗器２０で遅延させる必要がなくなる。この場合、抵抗器２０は１０Ω以下の小さな値のものでよい。或いは、抵抗器２０はなくても構わない。
【００４７】
図７は、上記本発明方法２の高電圧印加試験を通常のウエハテストの一項目として実行する場合のテストフローの一例である。ケルビンテスト（接触確認工程：ステップＳ３０１）、及び、低電圧（１０Ｖ程度）のオフリークテスト（ステップＳ３０２）の実行後、
高電圧印加試験で印加する試験電圧Ｖ１の初期値を設定する（ステップＳ３０３）。その後、被試験トランジスタ１０をオフ状態に維持したまま、ソース端子１２とドレイン端子１３の間に高電圧を充電されたキャパシタ１７を介して印加し、ソフト破壊テスト（ステップＳ３０４：工程Ａに相当）を実施する。なお、この工程は図５のステップＳ２０３と同様である。
【００４８】
その後、再び低電圧のオフリークテストを実行する（ステップＳ３０５：工程Ｂに相当）。なお、この工程は図５のステップＳ２０４と同様である。ソース端子１２とドレイン端子１３の間に１０Ｖ程度の低電圧を印加しながら、被試験トランジスタ１０をオフ状態に設定し、被試験トランジスタ１０のドレイン端子１３に流れるドレイン電流を試験装置３０ｃが検知し、被試験トランジスタ１０の不良（破壊）の有無を判定する。被試験トランジスタ１０が不良品の場合、以降の試験工程は実行しない。
【００４９】
ステップＳ３０５においてドレイン電流が正常の場合は、引き続き、試験電圧Ｖ１の設定値を所定の電圧ステップ（例えば、＋１０Ｖ）だけ増加させ（ステップＳ３０７）、ステップＳ３０４に戻って、より高電圧の試験電圧Ｖ１を用いて、再びソフト破壊テストを実行する。
【００５０】
このようにソフト破壊テスト（ステップＳ３０４）と低電圧のオフリークテスト（ステップＳ３０５）を交互に複数回、試験電圧Ｖ１を増加させながら繰り返す。試験電圧Ｖ１が所定の上限設定値以上になる（ステップＳ３０６でＹＥＳ分枝）と、高電圧印加試験を終了し、引き続いてＶｔｈ試験（ステップＳ３０８）、及びＹｆｓ試験（利得の確認工程）などの通常のウエハテスト項目を実施する。
【００５１】
本発明方法２の他の構成（例えば、放電トランジスタ１８の動作）については、本発明方法１と同様であり、詳細な説明は割愛する。
【００５２】
以上、本発明方法２では、本発明方法１と同様、予め充電されたキャパシタ１７を介して被試験トランジスタ１０のドレイン端子１３に電圧を印加して、高電圧印加試験を行なうことにより、被試験トランジスタ１０に不良が発生した場合に試験装置側から流れ込む電荷量を抑制できる。この結果、不良発生箇所から破壊ダメージが拡大するのを防止し、不良が発生した場合に不良の原因となった因子や不良発生箇所の特定が容易となる。
【００５３】
また、キャパシタ１７を介して被試験トランジスタ１０のドレイン端子１３に印加する高電圧を徐々に増加させながら、複数回の高電圧印加試験を実施することにより、破壊が発生した際に破壊が発生した電圧以上の過剰な電圧が被試験トランジスタに印加されるのを防ぎ、不良箇所の破壊ダメージを最小限に抑えることができる。
【００５４】
なお、上記実施形態では、図１のステップＳ１０３、及び、図２（図３）の時刻Ｔ６において、キャパシタ１７に充電されている電荷と被試験トランジスタ１０の寄生容量１４に蓄えられている電荷を、試験電圧印加回路１５内に設けられた放電トランジスタ１８を用いて放電する構成である。しかしながら、放電トランジスタ１８を用いる代わりに、時刻Ｔ６においてスイッチ１９をオフ、スイッチ２１をオンし、試験装置３０ｃを介してソース端子１２と同電位を被試験トランジスタ１０のドレイン端子１３に印加し、被試験トランジスタ１０の寄生容量１４に蓄えられている電荷を放電するようにする構成も考えられる。
【００５５】
したがって、上記実施形態では、放電用のトランジスタを試験電圧印加回路１５内に設けるとしたが、これを試験装置３０ｃ内に設けても構わない。この場合、時刻Ｔ６においてスイッチ１９をオフ、スイッチ２１をオンとすることにより、キャパシタ１７の放電はされず、時刻Ｔ６における充電状態が時刻Ｔ６後も維持される。その後、再度のソフト破壊テストを行なう際に、スイッチ１６が再びオンされ、キャパシタ１７は試験電圧Ｖ１にまで再充電される。
【産業上の利用可能性】
【００５６】
本発明は、半導体デバイスのテスト方法としての利用が可能であり、特に、化合物半導体を材料としたパワーデバイス等、高耐圧仕様の半導体トランジスタの信頼性テスト方法として好適に利用可能である。
【符号の説明】
【００５７】
１：  本発明の一実施形態に係るテスト方法（本発明方法）
１０：  被試験トランジスタ
１１：  ゲート端子
１２：  ソース端子
１３：  ドレイン端子
１４：  被試験トランジスタの寄生容量
１５：  試験電圧印加回路
１６、１９、２１：  スイッチ
１７：  キャパシタ
１８：  放電トランジスタ
２０：  抵抗器
３０ａ〜３０ｄ：  試験装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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