(57)【要約】【課題】エッチング不良を抑制する。【解決手段】本発明の半導体装置の製造方法は、基板上に導電層２を形成する導電層形成工程Ｐ1と、導電層２上にレジスト３を形成するレジスト形成工程Ｐ2と、レジスト３をマスクとしたドライエッチングにより導電層２をパターニングする導電層パターニング工程Ｐ3と、導電層パターニング工程Ｐ3の後に、導電層２がパターニングされた基板をライトエッチング処理するライトエッチング工程Ｐ4と、ライトエッチング処理工程Ｐ4の後に、レジスト３をマスクとしたドライエッチングにより導電層２をオーバーエッチングするオーバーエッチング工程Ｐ5とを具備する。【選択図】図１
2014120500.tif 000002
【特許請求の範囲】
【請求項１】
基板上に導電層を形成する導電層形成工程と、
前記導電層上にレジストを形成するレジスト形成工程と、
前記レジストをマスクとしたドライエッチングにより前記導電層をパターニングする導電層パターニング工程と、
前記導電層パターニング工程の後に、前記導電層がパターニングされた前記基板をライトエッチング処理するライトエッチング工程と、
前記ライトエッチング処理工程の後に、前記レジストをマスクとしたドライエッチングにより前記導電層をオーバーエッチングするオーバーエッチング工程と
を具備する半導体装置の製造方法。
【請求項２】
前記導電層は、トランジスタの半導体層である
請求項１の半導体装置の製造方法。
【請求項３】
前記導電層は、トランジスタの半導体層と前記基板との間に位置する遮光層である
請求項１の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、導電層をパターニングする技術に関する。
【背景技術】
【０００２】
各種の半導体装置の製造方法が従来から提案されている。周知のように、半導体装置の製造工程では、導電層上に形成したレジストをマスクとしてエッチング処理を行い、導電層を所定の形状にパターニングする。
【０００３】
半導体装置の製造工程における導電層のエッチング処理では、導電層に異物が付着している場合にエッチング不良が生じる問題がある。具体的には、除去されるべき導電層が、付着している異物によりマスクされ、エッチング処理で除去されずに残るという問題がある。導電層に付着した異物によるエッチング不良を防止する技術として、例えば特許文献１には、導電層のエッチング処理の前に基板の表面を純水で洗浄する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１０−２１２５４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の技術では、導電層に付着した異物を有効に除去するために、高い水圧で基板の表面を洗浄する必要がある。しかし、高圧で基板の表面を洗浄することで、レジストが導電層から剥離する可能性がある。導電層とレジストとが相互に密着し難い材質である場合やレジストの面積が小さい場合には、レジストの剥離の問題は特に顕在化する。以上の事情を考慮して、本発明は、基板上のレジストが導電層から剥離することを防止しつつ、エッチング不良やパターン欠陥の原因となる異物を除去することを目的とする。
【課題を解決するための手段】
【０００６】
以上の課題を解決するために、本発明の半導体装置の製造方法は、基板上に導電層を形成する導電層形成工程と、導電層上にレジストを形成するレジスト形成工程と、レジストをマスクとしたドライエッチングにより導電層をパターニングする導電層パターニング工程と、導電層パターニング工程の後に、導電層がパターニングされた基板をライトエッチング処理するライトエッチング工程と、ライトエッチング処理工程の後に、レジストをマスクとしたドライエッチングにより導電層をオーバーエッチングするオーバーエッチング工程とを具備する。以上の方法では、導電層パターニング工程とオーバーエッチング工程との間にライトエッチング工程が実行される。すなわち、導電層パターニング工程の完了時に導電層上に存在する異物は、ライトエッチングにより除去される。したがって、異物に起因した導電層のエッチング不良を有効に防止することが可能である。また、ウェットエッチングにより異物が除去されるから、高圧の純水で導電層を洗浄する特許文献１の技術と比較して、導電層上に形成されたレジストが導電層から剥離することを防止できる。
【０００７】
本発明の好適な態様において、導電層は、トランジスタの半導体層である。以上の構成によれば、レジストの剥離を防止しながら、エッチング不良の原因となる異物を有効に除去することで所期の形状の半導体層を高精度に形成することが可能である。
【０００８】
本発明の好適な態様において、導電層は、トランジスタの半導体層と基板との間に位置する遮光層である。以上の構成においても、レジストの剥離を防止しながら、エッチング不良の原因となる異物を有効に除去することで所期の形状の遮光層を高精度に形成することが可能である。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る半導体装置の製造方法の工程図である。
【図２】対比例の問題点の説明図である。
【図３】第２実施形態における液晶装置Ｌの断面図である。
【図４】第２実施形態における第１基板上の要素の回路図である。
【図５】第２実施形態における第１基板の拡大断面図である。
【発明を実施するための形態】
【００１０】
＜第１実施形態＞
以下、第１実施形態における半導体装置の製造方法を説明する。第１実施形態の製造方法は、基板等の基体の表面に特定の形状の導電層を形成する方法である。図１は、本実施形態に係る半導体装置の製造方法の工程図である。
【００１１】
図１の導電層形成工程Ｐ1では、下地となる基体１の表面１００の全体に亘り導電層２が形成される。導電層２は、金属や半導体等の導電材料で形成された薄膜である。導電層２の成膜には、化学蒸着（ＣＶＤ）やスパッタリング等の公知の成膜技術が任意に採用され得る。
【００１２】
導電層形成工程Ｐ1の後に図１のレジスト形成工程Ｐ2が実行される。レジスト形成工程Ｐ2では、導電層形成工程Ｐ1で形成された導電層２の面上に特定の形状のレジスト３が形成される。具体的には、導電層２のうち最終的にパターンとして残すべき領域を覆う形状のレジスト３が形成される。レジスト３の形成には公知の技術が任意に採用される。例えば、エッジリンス処理、周辺露光処理、現像処理が好適である。
【００１３】
レジスト形成工程Ｐ2の後に図１の導電層パターニング工程Ｐ3が実行される。導電層パターニング工程Ｐ3では、エッチング装置の処理室（チャンバー）内で、レジスト３をマスクとしたドライエッチング（メインエッチング）により導電層２を選択的に除去することで導電パターン２aが形成される。具体的には、レジスト形成工程Ｐ2でレジスト３を形成した基体１をエッチングガスに曝し、導電層２のうちレジスト３でマスクしていない領域とエッチングガスとを化学的に反応させる。導電層２２のうちエッチングガスと化学的に反応した領域が除去される。
【００１４】
図１に示される異物Ｘは、導電層パターニング工程Ｐ3で基体１から剥離した導電層２の一部とエッチングガスとの混合物（いわゆるデポ物）、エッチング装置内の部材からの発塵などである。導電層２に付着した異物Ｘがドライエッチングにおいてマスクとして作用し、導電層２のうち異物Ｘが付着していた領域Ｙが導電層パターニング工程Ｐ3で除去されずに残る可能性がある。
【００１５】
導電層パターニング工程Ｐ3の後に、基体１がエッチング装置から取り出されたうえで、図１のライトエッチング工程Ｐ4が実行される。ライトエッチング工程Ｐ4においては、導電層パターニング工程Ｐ3でメインエッチングをした基体１をウェットエッチング（ライトエッチング）する。具体的には、導電層パターニング工程Ｐ3でメインエッチングした基体１をエッチング液に浸す。なお、本実施形態においては、エッチング液に基体１を浸すディップ方式を用いるが、エッチング液を基体１に吐出するいわゆるかけ流し方式を用いることもできる。エッチング液としては水酸化カリウム水溶液、希フッ酸（ＤＨＦ）などが好適である。基体１に付着していた異物Ｘは、エッチング液によって基体１がエッチングされることにより基体１の面上から除去される。
【００１６】
ライトエッチング工程Ｐ4の後に、エッチング装置の処理室内に基体１が戻されたうえで、図１のオーバーエッチング工程Ｐ5が実行される。オーバーエッチング工程Ｐ5においては、レジスト３をマスクとしたドライエッチング（オーバーエッチング）により導電層２を選択的に除去する。オーバーエッチング工程Ｐ5の具体的な内容は、導電層パターニング工程Ｐ3の内容と同様である。オーバーエッチング工程Ｐ5の時間長は、レジスト３でマスクされていない領域の導電層２が完全に除去されるのに十分な時間に設定される。
【００１７】
オーバーエッチング工程Ｐ5の後に図１のレジスト剥離工程Ｐ6が実行される。レジスト剥離工程Ｐ6では、エッチング（Ｐ3〜Ｐ5）のマスクとして利用したレジスト３を基体１から除去する。レジスト３の除去には公知の技術が任意に利用され得る。本実施形態においては、以上の工程により、導電パターン２aが基体１の表面１００に形成される。
【００１８】
ライトエッチング工程Ｐ4を実行しない半導体装置の製造方法を第１実施形態との対比例として想定する。対比例では、ライトエッチング工程Ｐ4が省略され、導電層パターニング工程Ｐ3に引き続いてオーバーエッチング工程Ｐ5が行われる。したがって、対比例においては、導電層パターニング工程Ｐ3において導電層２に異物Ｘが付着した場合に、導電層２に異物Ｘが付着した状態でオーバーエッチング工程Ｐ5が行われる。導電層２に異物Ｘが残存している状態でオーバーエッチング工程Ｐ5を行うと、異物Ｘが導電層２をマスクするため、オーバーエッチング工程Ｐ5を終了した時点で、図２に示すように、導電層２のうち異物Ｘが残存していた領域Ｙが除去されない可能性が生じる。本実施形態によれば、導電層パターニング工程Ｐ3とオーバーエッチング工程Ｐ5との間にライトエッチング工程Ｐ4が実行されるので、導電層パターニング工程Ｐ3の完了時に基体１に付着する異物Ｘは、図１から理解される通り、ライトエッチング工程Ｐ4にて除去される。したがって、ライトエッチング工程Ｐ4を省略した対比例と比較して、異物Ｘに起因した導電層２のエッチング不良を有効に防止することが可能である。また、ライトエッチング工程Ｐ4でのウェットエッチングにより異物Ｘが除去されるから、高圧の純水を利用して基板を洗浄する特許文献１の技術と比較して、レジスト３の剥離を防止することが可能である。
【００１９】
＜第２実施形態＞
第１実施形態で例示した製造方法で製造された液晶装置Ｌを第２実施形態として以下に例示する。
【００２０】
図３は液晶装置Ｌの断面図である。図３に示されるように、液晶装置Ｌは、間隔をあけて相互に対向する第１基板１０および第２基板３０と、両基板の間に封入された液晶４０とを含む。第２基板３０のうち液晶４０側の表面には対向電極３２が設けられ、第１基板１０のうち液晶４０側の表面には複数の画素電極１２が設けられる。画素電極１２および対向電極３２はＩＴＯ（Indium Tin Oxide）等の透明導電材料で形成される。
【００２１】
図４は、第１基板１０上の要素の回路図である。Ｘ方向に延在する複数の走査線２２とＹ方向に延在する複数の信号線２３との各交差に対応するように複数の画素回路が行列状に配列される。各画素回路は、ＴＦＴ（薄膜トランジスタ）２００と容量素子３００と画素電極１２とを含む。ＴＦＴ２００は、画素電極１２と信号線２３との電気的な接続を制御するためのスイッチング素子である。ＴＦＴ２００のゲート電極２２aは走査線２２に接続される。画素電極１２は、ＴＦＴ２００のドレインに電気的に接続される。ＴＦＴ２００がオン状態に制御されることで、表示階調に応じた階調電位が信号線２３から画素電極１２に供給される。容量素子３００は、画素電極１２と並列に配置された補助容量であり、画素電極１２に接続された第１電極１７と第１電極１７に対向する第２電極２０とで構成される。
【００２２】
図５を用いて、本実施形態の第１基板１０上に積層される各層について説明する。
【００２３】
第１基板１０の表面１０１に遮光層１１が形成される。遮光層１１は、第１基板１０側からＴＦＴ２００に向かう光を遮光する形状にパターニングされる。遮光層１１は、例えばタングステンシリコンで形成される。第１基板１０は例えば石英基板、ガラス基板等の透明基板である。
【００２４】
第１基板１０の表面１０１および遮光層１１の表面に亘り下地絶縁膜１４が形成される。下地絶縁膜１４の表面１４１にＴＦＴ２００の所定の形状の半導体層１３が形成される。半導体層１３は、例えばアモルファスシリコンで形成される。
【００２５】
下地絶縁膜１４の表面１４１および半導体層１３の表面に亘りゲート絶縁膜１５が形成される。ゲート絶縁膜１５は半導体層１３とゲート電極２２aとを絶縁する。本実施形態におけるＴＦＴ２００は、半導体層１３とゲート電極２２aとで構成される。ゲート電極２２ａが形成されたゲート絶縁膜１５の面上に層間絶縁膜１６が形成される。
【００２６】
層間絶縁膜１６の表面１６１に第１電極１７が形成される。表面１６１のうち第１電極１７が形成されない領域に絶縁膜１８が形成される。本実施形態における第１電極１７は、例えばポリシリコンにより形成される。なお、第１電極１７を金属で形成することもできる。第１電極１７は、層間絶縁膜１６とゲート絶縁膜１５とを貫通するコンタクトホールを介して半導体層１３（ドレイン領域）に電気的に接続される。
【００２７】
第１電極１７の面上に誘電体膜１９が形成され、誘電体膜１９の面上に第２電極２０が形成される。第１電極１７と第２電極２０とが誘電体膜１９を挟んで対向する部分が図４の容量素子３００として機能する。第２電極２０が形成された絶縁膜１８の面上に層間絶縁膜２１が形成される。層間絶縁膜２１の面上には、中継層２４および信号線２３が形成される。中継層２４は、ＴＦＴ２００と画素電極１２とを電気的に接続する配線であり、層間絶縁膜２１および絶縁膜１８を貫通するコンタクトホールを介して第１電極１７に電気的に接続される。信号線２３は、層間絶縁膜２１、絶縁膜１８、層間絶縁膜１６およびゲート絶縁膜１５を貫通するコンタクトホールを介して半導体層１３（ソース領域）に電気的に接続される。
【００２８】
層間絶縁膜２１、信号線２３および中継層２４の表面に亘り層間絶縁層２５が形成され、層間絶縁層２５の面上に画素電極１２が形成される。画素電極１２は、層間絶縁層２５を貫通するコンタクトホールを介して中継層２４に電気的に接続される。
【００２９】
以上の説明から理解される通り、第１基板１０のうち画素電極１２側の表面から各層が順次に形成される。本実施形態においては、例えば、遮光層１１、半導体層１３または第１電極１７を形成する工程において、第１実施形態に係る製造方法を採用することが可能である。例えば、第１実施形態の製造方法で遮光層１１を形成する場合、第１基板１０が第１実施形態の基体１に相当するとともに遮光層１１が導電層２に相当する。第１実施形態の製造方法で半導体層１３を形成する場合、下地絶縁膜１４が第１実施形態の基体１に相当するとともに半導体層１３が導電層２に相当する。第１実施形態の製造方法で第１電極１７を形成する場合、層間絶縁膜１６が第１実施形態の基体１に相当するとともに第１電極１７が導電層２に相当する。本実施形態においても第１実施形態と同様の効果が実現される。
【００３０】
＜変形例＞
前述の各形態は多様に変形され得る。具体的な変形の態様を以下に例示する。以下の例示から任意に選択された２以上の態様は適宜に併合され得る。
【００３１】
前述の形態では、図１を参照して説明した製造方法を単層の導電層２の加工に適用した場合を例示したが、複数層が積層された導電層２を同様の方法で加工することも可能である。
【００３２】
第２実施形態においては、液晶装置Ｌにおける半導体装置の製造方法について説明したが、液晶装置以外の有機ＥＬディスプレイ、ディジタルマイクロミラーデバイス（ＤＭＤ）、反射型液晶装置（ＬＣＯＳ）、電気泳動装置等の半導体装置の製造工程においても第１実施形態に係る方法は採用できる。また、第２実施形態においては、遮光層１１、半導体層１３および第１電極１７を形成する工程のすべてで本発明に係る方法を採用したが、遮光層１１、半導体層１３、第１電極１７のうち何れか２つの層を形成する工程で本件発明に係る方法を採用してもよいし、何れか１つの層を形成する工程で本件発明に係る方法を採用してもよい。また、遮光層１１、半導体層１３および第１電極１７以外の層（例えば画素電極１２や中継層２４）を形成する工程において、本発明に係る方法を採用してもよい。
【符号の説明】
【００３３】
１……基体、２……導電層、２a……導電パターン、３……レジスト、１００……表面、１０……第１基板、１０１……表面、１１……遮光層、１２……画素電極、１３……半導体層、１４……下地絶縁膜、１４１……表面、１５……ゲート絶縁膜、１６……層間絶縁膜、１６１……表面、１７……第１電極、１８……絶縁膜、１９……誘電体膜、２０……第２電極、２１……層間絶縁膜、２２……走査線、２２a……ゲート電極、２３……信号線、２４……中継層、２５……層間絶縁層、３０……第２基板、２００……ＴＦＴ、３００……容量素子、３２……対向電極、４０……液晶
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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