(57)【要約】【課題】基底面転位に起因した特性の劣化を抑制することができる半導体基板及び半導体装置を提供すること。【解決手段】実施形態に係る半導体基板は、基板と、半導体層と、を備える。前記基板は、第１面を有し炭化珪素を含む。前記半導体層は、前記第１面の上に設けられ、前記第１面に対して垂直な方向にＨセンチメートルの厚さを有し、前記基板の（０００１）面にオフ角度θを設けて結晶成長した炭化珪素を含む。前記半導体層は、前記方向にみて１平方センチメートル当たりにｎ個の基底面転位を含む。Ｓ＝（１／２）×Ｈ２／（ｔａｎθ（ｓｉｎθ×ｔａｎ３０°））平方センチメートル、とした場合、ｋ×Ｓ＜０．０７５平方センチメートルを満たす。【選択図】図１
2014175412.tif 000002
【特許請求の範囲】
【請求項１】
第１面を有し炭化珪素を含む基板と、
前記第１面の上に設けられ、前記第１面に対して垂直な方向にＨセンチメートルの厚さを有し、前記基板の（０００１）面に対してオフ角度θを設けて結晶成長された炭化珪素を含む半導体層と、
を備え、
前記半導体層は、前記垂直方向にみて１平方センチメートル当たりにｋ個の基底面転位を含み、
Ｓ＝（１／２）×Ｈ２／（ｔａｎθ（ｓｉｎθ×ｔａｎ３０°））平方センチメートル、とした場合、
ｋ×Ｓ＜０．０７５平方センチメートルを満たす半導体基板。
【請求項２】
前記半導体層は、ｎ形半導体領域と、前記ｎ形半導体領域と接するｐ形半導体領域とを含む請求項１記載の半導体装置。
【請求項３】
前記基板の前記方向に見た直径は、４インチよりも大きい請求項１または２に記載の半導体基板。
【請求項４】
前記オフ角度θは、２度以下である請求項１〜３のいずれか１つに記載の半導体基板。
【請求項５】
第１面を有し炭化珪素を含む基板と、
前記基板の前記第１面の上に設けられ、前記第１面に対して垂直な方向にＨセンチメートルの厚さを有し、前記基板の（０００１）面に対するオフ角度θを設けて結晶成長された炭化珪素を含む半導体層と、
を備え、
前記半導体層は、ｎ形半導体領域と、前記ｎ形半導体領域と接するｐ形半導体領域とを含み、
前記半導体層は、前記方向にみた１平方センチメートル当たりｋ個の基底面転位を含み、
Ｓ＝（１／２）×Ｈ２／（ｔａｎθ（ｓｉｎθ×ｔａｎ３０°））平方センチメートル、とした場合、
ｋ×Ｓ＜０．０７５平方センチメートルを満たす半導体装置。
【請求項６】
前記半導体層は、ダイオードを含み、
前記ダイオードの順電圧の経時変化量は、０．１ボルト以内である請求項５記載の半導体装置。
【請求項７】
前記ダイオードの順方向電流の許容値は、５０アンペア以上である請求項６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体基板及び半導体装置に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）と比較してバンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。このようなＳｉＣの特性を利用して低損失かつ高温動作に優れた半導体装置を実現することができる。ＳｉＣを用いた半導体装置を製造する際に利用される半導体基板には、通常、ＳｉＣの基板（バルク基板）と、基板上にＳｉＣをエピタキシャル成長させた半導体層と、を備えたものが用いられる。
【０００３】
ＳｉＣの半導体層において、基板上にＳｉＣをエピタキシャル成長させて所望の結晶多形を得るにあたり、基板の（０００１）面を傾斜させてステップフロー成長させる技術が適用される。このステップフロー成長によって半導体層を形成した場合、基板から半導体層にステップフロー方向の基底面転位が引き継がれる。ＳｉＣの半導体基板を用いた半導体装置においては、基底面転位に起因した特性の劣化を抑制することが重要である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００７−５２５４０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、基底面転位に起因した特性の劣化を抑制することができる半導体基板及び半導体装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体基板は、基板と、半導体層と、を備える。
前記基板は、第１面を有し炭化珪素を含む。
前記半導体層は、前記第１面の上に設けられ、前記第１面に垂直な方向にＨセンチメートルの厚さを有し、前記基板の（０００１）面にオフ角度θを設けて結晶成長した炭化珪素を含む。
前記半導体層は、前記方向にみて１平方センチメートル当たりにｋ個の基底面転位を含む。
Ｓ＝（１／２）×Ｈ２／（ｔａｎθ（ｓｉｎθ×ｔａｎ３０°））平方センチメートル、とした場合、ｋ×Ｓ＜０．０７５平方センチメートルを満たす。
【図面の簡単な説明】
【０００７】
【図１】図１（ａ）及び（ｂ）は、第１の実施形態に係る半導体基板を例示する模式図である。
【図２】図２は、欠陥の発生を例示する模式的断面図である。
【図３】図３（ａ）及び（ｂ）は、積層欠陥の増加について例示する模式的平面図である。
【図４】図４は、積層欠陥の数による電流電圧特性の変化を例示する図である。
【図５】図５は、積層欠陥の数による特性変動の一例を示す図である。
【図６】図６（ａ）及び（ｂ）は、積層欠陥の面積について説明する模式図である。
【図７】図７（ａ）〜（ｃ）は、積層欠陥の面積について説明する模式図である。
【図８】図８は、順電圧の経時変化について例示する図である。
【図９】図９は、第２の実施形態に係る半導体装置を例示する模式的断面図である。
【図１０】図１０は、第３の実施形態に係る半導体装置を例示する模式的断面図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態を図に基づき説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。また、以下の説明において、導電形を表すｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ−はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ−はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
【０００９】
（第１の実施形態）
図１（ａ）及び（ｂ）は、第１の実施形態に係る半導体基板を例示する模式図である。
図１（ａ）には、第１の実施形態に係る半導体基板１００を例示する模式的斜視図が表されている。図１（ｂ）には、単位面積での欠陥を例示する模式的平面図が表されている。
【００１０】
図１（ａ）に表したように、本実施形態に係る半導体基板１００は、基板１０と、半導体層２０と、を備える。基板１０は、第１面１０ａを有する。基板１０は、ＳｉＣを含む。基板１０は、例えば４Ｈの多形を有するＳｉＣ基板である。第１面１０ａは、ＳｉＣ結晶の（０００１）面に対して所定のオフ角度θを有する面である。第１面１０ａは、例えばＳｉＣ結晶の（０００１）面に対して＜１１−２０＞方向にオフ角度θだけ傾斜している。オフ角度θとしては、例えば、２°、４°及び８°のいずれかが用いられる。
【００１１】
基板１０は、例えば昇華再結晶法や液相成長法によって形成される。基板１０内には、ランダムな方向に基底面転位ＢＰＤ（Basal Plane Dislocation）が発生している。
【００１２】
半導体層２０は、基板１０の第１面１０ａの上に設けられる。半導体層２０は、第１面１０ａに垂直な方向（Ｚ方向と言う。）にＨセンチメートル（ｃｍ）の厚さを有する。半導体層２０は、基板１０の（０００１）面にオフ角度θを設けて結晶成長したＳｉＣを含む。
【００１３】
半導体層２０は、基板１０の第１面１０ａの上に、エピタキシャル成長によって形成される。半導体層２０は、基板１０をオフ角度θだけ傾斜させた状態で、ステップフロー成長によって形成される。半導体層２０には、ステップフロー成長の際に基板１０内に存在するステップフロー方向の基底面転位ＢＰＤが引き継がれる。半導体層２０に発生する基底面転位ＢＰＤは、基板１０の基底面転位ＢＰＤを起点としてステップフロー成長の方向に線状に延びる。半導体層２０内の基底面転位ＢＰＤは、（０００１）面に沿った例えば＜１１−２０＞方向に延びる。
【００１４】
なお、基板１０と半導体層２０との間にバッファ層（図示せず）が設けられていてもよい。バッファ層は、半導体層２０の不純物濃度よりも高い不純物濃度を有するｎ形半導体層である。バッファ層を設けることで、多くの基底面転位ＢＰＤはバッファ層内で貫通刃状転位ＴＥＤ（Threading Edge Dislocation）に変換され、半導体層２０内に基底面転位ＢＰＤがほとんど残らないことが知られている。しかしながら、全ての基底面転位ＢＰＤが貫通刃状転位ＴＥＤに変換されるわけではない。変換されずに残った基底面転位ＢＰＤは、デバイスの特性を劣化させる要因になる。
【００１５】
半導体層２０は、ｎ形半導体領域２１と、ｎ形半導体領域２１に接するｐ形半導体領域２２と、を含んでいてもよい。基板１０の導電形がｎ形の場合、積層順は、基板１０の上にｎ形半導体領域２１、ｐ形半導体領域２２の順である。基板１０の導電形がｐ形の場合には、積層順は、基板１０の上にｐ形半導体領域２２、ｎ形半導体領域２１の順である。
【００１６】
図１（ｂ）に表したように、半導体層２０は、Ｚ方向にみて１平方センチメートル（ｃｍ２）当たりにｋ個の基底面転位ＢＰＤを含む。基底面転位ＢＰＤは、積層欠陥ＳＦ（Stacking Fault）を発生させる起点となり得る。積層欠陥ＳＦは、基底面転位ＢＰＤから拡張して三角形状に形成される。
【００１７】
本実施形態において、半導体層２０のＺ方向にみた１ｃｍ２当たりに含まれる積層欠陥ＳＦのＺ方向にみた面積の合計の基準値をＳ０ｃｍ２とする。また、１つの積層欠陥ＳＦのＺ方向にみた面積Ｓｃｍ２を、Ｓ＝（１／２）×Ｈ２／（ｔａｎθ（ｓｉｎθ×ｔａｎ３０°））とする。この場合、本実施形態に係る半導体基板１００は、ｋ×Ｓ＜Ｓ０を満たす。本実施形態では、例えばＳ０は０．０７５ｃｍ２である。
【００１８】
ｋ×Ｓ＜Ｓ０を満たすことで、この半導体基板１００を用いて形成した半導体装置の特性劣化が抑制される。例えば、半導体基板１００を用いて形成したダイオードにおいては、順電圧Ｖｆの劣化が抑制される。
【００１９】
ここで、欠陥の発生と欠陥による影響について説明する。
図２は、欠陥の発生を例示する模式的断面図である。
図２に表したように、基板１０にオフ角度θを設けた状態で基板１０の第１面１０ａ上に半導体層２０をエピタキシャル成長させると、基板１０内に複数存在する基底面転位ＢＰＤの一部は、基板１０と半導体層２０との界面で貫通刃状転位ＴＥＤ（Threading Edge Dislocation）へ転換される。また、基板１０内の基底面転位ＢＰＤの他の一部は、半導体層２０内に引き継がれる。例えば、基板１０内にｎ個（ｎは自然数）の基底面転位ＢＰＤが存在する場合、ｎ個のうちｍ個（ｎ＞ｍ：ｍは自然数）が貫通刃状転位ＴＥＤに転換され、（ｎ−ｍ）個が基底面転位ＢＰＤのまま引き継がれる。
【００２０】
図３（ａ）及び（ｂ）は、積層欠陥の増加について例示する模式的平面図である。
図３（ａ）には積層欠陥ＳＦの少ないデバイスＤ１が例示され、図３（ｂ）には積層欠陥ＳＦの多いデバイスＤ２が例示される。ここで、デバイスＤ１及びＤ２は、ＰｉＮダイオードである。
図４は、積層欠陥の数による電流電圧特性の変化を例示する図である。
図４の横軸は順方向印加電圧Ｖｆ、縦軸は電流である。図４には、図３（ａ）に表したデバイスＤ１及び図３（ｂ）に表したデバイスＤ２の特性が示されている。
【００２１】
図３（ａ）及び（ｂ）に表したように、積層欠陥ＳＦは基底面転位ＢＰＤより拡張する。１つの積層欠陥ＳＦは、１つの基底面転位ＢＰＤから拡張すると考えられる。図４に表したように、図３（ａ）に表した積層欠陥ＳＦの少ないデバイスＤ１の電流電圧特性は、図３（ｂ）に表した積層欠陥ＳＦの多いデバイスＤ２の電流電圧特性とは相違する。すなわち、デバイスＤ１では、同じ順電圧ＶｆにおいてデバイスＤ２よりも多くの電流が流れる。積層欠陥ＳＦはデバイスＤ１及びＤ２において高抵抗領域として作用する。したがって、積層欠陥ＳＦの少ないデバイスＤ１の方が、積層欠陥ＳＦの多いデバイスＤ２よりもオン電圧が低くなる。
【００２２】
積層欠陥ＳＦの面積は、半導体層２０内における電子と正孔との再結合エネルギーなどによって増加する場合がある。すなわち、デバイスＤ１及びＤ２において、経時的に積層欠陥ＳＦの面積が増加することで、特性の変動が発生する可能性がある。
【００２３】
図５は、積層欠陥の数による特性変動の一例を示す図である。
図５の横軸はＰｉＮダイオードの活性領域内の積層欠陥ＳＦの数、縦軸は順電圧Ｖｆの変動ΔＶｆである。ここでは、正常な耐圧を有するＰｉＮダイオードに一定時間の通電を行った場合の順電圧Ｖｆの変動ΔＶｆを表している。なお、ＰｉＮダイオードの活性領域内の基底面転位ＢＰＤの数は、発光解析（ＥＬ：Electro Luminescence）やＰＬ分析（ＰＬ：Photo Luminscence）によって表示される画像の積層結果ＳＦの個数から測定される。図５では、複数個の測定点から想定される関係を直線で表している。
【００２４】
図５に表したように、積層欠陥ＳＦの数とΔＶｆとの間には、ある程度の正の関係が読み取れる。ここで、複数の積層欠陥ＳＦがＺ方向に重なる場合と、重ならない場合とでは、順電圧Ｖｆに相違が生じる。順電圧Ｖｆに大きな影響を及ぼすのは、積層欠陥ＳＦのＺ方向にみた面積であると考えられる。
【００２５】
図６（ａ）及び（ｂ）は、積層欠陥の面積について説明する模式図である。
図６（ａ）には、ＥＬによって表示される積層欠陥ＳＦの例が表され、図６（ｂ）には、積層欠陥ＳＦのＺ方向にみた形状が表されている。図６（ａ）に表したように、ＥＬによって表示されたデバイスの画像には、積層欠陥ＳＦの一部の像が現れる。ＥＬの画像には、積層欠陥ＳＦの半導体層２０の表面近傍の一部の像が現れる。この像から、積層欠陥ＳＦの形状が想定される。
【００２６】
図６（ｂ）には、図６（ａ）に表した積層欠陥ＳＦの一部の像から想定された積層欠陥ＳＦの形状の拡大図が表されている。積層欠陥ＳＦは、（０００１）面に沿って直角三角形状に形成される。（０００１）面に直交する＜０００１＞方向からみた積層欠陥ＳＦの直角三角形状の一つの鋭角は約３０°、他の一つの鋭角は約６０°である。Ｚ方向は、＜０００１＞方向に対してオフ角度θが設けられているため、Ｚ方向からみた積層欠陥ＳＦの形状は、積層欠陥ＳＦの直角三角形状をＺ方向と直交する面に投影した形になる（図６（ｂ）参照）。
【００２７】
本願発明者らは、積層欠陥ＳＦの数と特性（Ｖｆ）の変動ΔＶｆとの関係に基づき、半導体基板１００においてｋ×Ｓ＜Ｓ０を満たすことでデバイスの特性変動（経時劣化）が抑制されることを見出した。
【００２８】
次に、半導体基板１００におけるｋ×Ｓ＜Ｓ０の条件について説明する。
半導体基板１００では、半導体基板１００を用いて形成したデバイスの特性の変動（例えば、順電圧Ｖｆの変動ΔＶｆ）が予め定めた一定の範囲内に収まる基底面転位ＢＰＤの個数ｋｍａｘを規定している。ここで、変動ΔＶｆの許容値をＶｔｏｌとする。
【００２９】
許容値Ｖｔｏｌを設定すると、例えば図５に表したような積層欠陥ＳＦの個数と変動ΔＶｆとの関係から、ΔＶｆ＝０（変動なし）を中心として±Ｖｔｏｌの範囲内に収まる積層欠陥ＳＦの個数が求められる。
【００３０】
このような積層欠陥ＳＦの個数と変動ΔＶｆとの関係について、本願発明者らが行った実験の一例に基づき、Ｖｔｏｌを例えば０．１Ｖにした場合、デバイス（ＰｉＮダイオード）の活性領域内の積層欠陥ＳＦの個数は約５個になる。なお、図５に表したように、積層欠陥ＳＦの個数と変動ΔＶｆとの関係を示すプロットが散在している場合には、各プロットによる最小二乗法等によって求めた関係を利用してもよい。
【００３１】
基底面転位ＢＰＤの個数は、積層欠陥ＳＦの個数と一致すると考えられる。したがって、デバイスの活性領域内の基底面転位ＢＰＤの個数は、積層欠陥ＳＦの数と同じ約５個になる。実験で用いたデバイスの活性領域の面積は、約０．１６ｃｍ２である。したがって、１ｃｍ２当たりの基底面転位ＢＰＤの個数ｋｍａｘは約３０個になる。
【００３２】
次に、Ｚ方向にみた１ｃｍ２当たりに含まれる積層欠陥ＳＦのＺ方向にみた面積の合計の基準値Ｓ０について説明する。
基準値Ｓ０は、変動ΔＶｆの許容範囲に収まる基底面転位ＢＰＤの個数ｋｍａｘと、１つ当たりの積層欠陥ＳＦのＺ方向にみた面積Ｓとの積である。
【００３３】
図７（ａ）〜（ｃ）は、積層欠陥の面積について説明する模式図である。
図７（ａ）には、Ｚ方向に直交する方向にみた模式的断面図が表される。図７（ｂ）には、Ｚ方向にみた模式的平面図が表される。図７（ｃ）には、積層欠陥ＳＦの面（０００１）面に垂直な＜０００１＞方向からみた模式的平面図が表される。
ここで、１つ当たりの積層欠陥ＳＦのＺ方向にみた面積Ｓは、図７（ｂ）のハッチングで表した部分の面積である。
【００３４】
図７（ａ）に表したように、基板１０の第１面１０ａ上に設けられた半導体層２０はＺ方向にＨｃｍの厚さを有する。また、半導体層２０には、長さＸｃｍの基底面転位ＢＰＤであった部分が存在する。また、基板１０のオフ角度はθである。
【００３５】
図７（ｃ）に表したように、積層欠陥ＳＦの＜０００１＞方向からみた形状は、３０°及び６０°の鋭角と、直角と、を有する直角三角形状になる。
【００３６】
ここで、図７（ｂ）に表したように、積層欠陥ＳＦのＺ方向にみた三角形状のうち、基底面転位ＢＰＤに相当する辺の長さをｘ、半導体層２０に沿って延びる辺の長さをｙとする。長さｘ，ｙは、次のように定義される。
ｘ＝Ｘ／ｔａｎ３０°＝Ｈ／（ｓｉｎθ・ｔａｎ３０°）
ｙ＝Ｘｃｏｓθ＝Ｈｃｏｓθ／ｓｉｎθ＝Ｈ／ｔａｎθ
【００３７】
上記のように、基板１０のオフ角度θ及び半導体層２０の厚さＨが与えられた際の１つの積層欠陥ＳＦのＺ方向にみた面積Ｓは、次のように定義される。
Ｓ＝（１／２）×Ｈ２／（ｔａｎθ（ｓｉｎθ・ｔａｎ３０°））
【００３８】
上記の面積Ｓの定義から、面積Ｓは、半導体層２０の厚さＨと、基板１０のオフ角度θとが定まると求められる。一例として、半導体層２０の厚さＨが３８μｍ（０．００３８ｃｍ）、基板１０のオフ角度θが４°の場合、面積Ｓは約０．００２５ｃｍ２になる。したがって、１ｃｍ２当たり３０個の積層欠陥ＳＦの合計の面積Ｓ０は０．０７５ｃｍ２になる。
【００３９】
このように、本実施形態の半導体基板１００においては、Ｚ方向にみて１ｃｍ２当たりの積層欠陥ＳＦのＺ方向にみた面積の合計が、０．０７５ｃｍ２を超えなければ、この半導体基板１００を用いて形成したデバイスの特性Ｖｆの変動が０．１Ｖに収まることになる。つまり、半導体基板１００のＺ方向にみて１ｃｍ２当たりの基底面転位ＢＰＤの個数ｋが、ｋ×Ｓ＜Ｓ０を満たすことで、デバイスの特性変動が効果的に抑制される。
【００４０】
図８は、順電圧の経時変化について例示する図である。
図８には、デバイスＤ１０及びＤ２０についての順電圧Ｖｆの経時変化が表されている。図８の横軸は時間、縦軸は順電圧Ｖｆである。デバイスＤ１０は、本実施形態に係る半導体基板１００を用いて作製されたデバイスである。デバイスＤ２０は、ｋ×Ｓ＜Ｓ０を満たさない半導体基板を用いて作製されたデバイスである。ここで、Ｓ０は０．０７５ｃｍ２である。
【００４１】
図８に表したように、本実施形態に係る半導体基板１００を用いたデバイスＤ１０では、デバイスＤ２０に比べて順電圧Ｖｆの経時変化が抑制されていることが分かる。
【００４２】
ここで、変動ΔＶｆの許容値Ｖｔｏｌ及び基準値Ｓ０の例を示す。
Ｖｔｏｌ＝０．１５Ｖの場合、基準値Ｓ０＝０．１２ｃｍ２である。
Ｖｔｏｌ＝０．２の場合、基準値Ｓ０＝０．１３ｃｍ２である。
Ｖｔｏｌ＝０．２５Ｖの場合、基準値Ｓ０＝０．１５ｃｍ２である。
Ｖｔｏｌ＝０．３Ｖの場合、基準値Ｓ０＝０．１６ｃｍ２である。
Ｖｔｏｌ＝０．３５Ｖの場合、基準値Ｓ０＝０．１７ｃｍ２である。
【００４３】
本実施形態の半導体基板１００は、Ｚ方向にみた直径が４インチよりも大きい場合に有効である。さらに、半導体基板１００は、Ｚ方向にみた直径が６インチ以上であり、オフ角度θが２°以下の場合、特に有効である。半導体基板１００の直径が６インチ以上あると、この半導体基板１００を用いてチップサイズの大きなデバイスが形成される。例えば、半導体基板１００の直径が６インチの場合、１辺５ｍｍ以上６ｍｍ以下程度のチップサイズを有するデバイス（デバイスがダイオードである場合、ダイオードの順方向電流の許容値として５０アンペア（Ａ）以上のデバイス）が形成される。このようなチップサイズにおいて、基板１０のオフ角度θが２°以下になると、半導体基板１００の直径が６インチよりも小さい場合に比べて積層欠陥ＳＦの面積が大きくなりやすい。そこで、半導体基板１００の直径が６インチ以上、オフ角度θが２°以下の場合において、上記の関係（ｋ×Ｓ＜Ｓ０）を満たす半導体基板１００を用いることで、大きなチップサイズのデバイスであっても特性の変動が十分に抑制される。
【００４４】
（第２の実施形態）
次に、第２の実施形態に係る半導体装置を説明する。
図９は、第２の実施形態に係る半導体装置を例示する模式的断面図である。
図９に表したように、第２の実施形態に係る半導体装置１１０は、第１の実施形態に係る半導体基板１００を用いた装置である。半導体装置１１０は、ＳｉＣを用いた例えばＰｉＮダイオードである。
【００４５】
半導体装置１１０に用いられる半導体基板１００は、基板１０と、半導体層２０と、を備える。半導体基板１００は、上記のように、ｋ×Ｓ＜Ｓ０を満たす。
【００４６】
半導体層２０は、基板１０の上に設けられたｎ形半導体領域２１と、ｎ形半導体領域２１の上に設けられ、ｎ形半導体領域２１と接するｐ形半導体領域２２と、を含む。
【００４７】
基板１０は、ｎ＋形の半導体領域である。基板１０は、例えばｎ＋形のＳｉＣを含む。本実施形態では、基板１０には六方晶のＳｉＣ（例えば、４Ｈ−ＳｉＣ）が含まれる。基板１０は、例えば昇華法によって作製されたＳｉＣのバルク基板である。
【００４８】
基板１０は第１面１０ａを有する。基板１０の第１面１０ａは、ＳｉＣを含むウェーハの表面である。第１面１０ａは、基板１０と半導体層２０との境界面でもある。本実施形態では、基板１０の第１面１０ａは、六方晶のＳｉＣ面である（０００１）面に対して０°よりも大きく８°以下で傾斜している。例えば、基板１０は、２°オフ基板、４°オフ基板及び８°オフ基板などのオフ基板である。ここで、ＳｉＣの基板１０の表面は、Ｓｉ面でも、Ｃ面でもよい。オフ基板である基板１０の内部には、その基底面内に存在する基底面転位が存在する。
【００４９】
基板１０には、ｎ形の不純物がドーピングされる。基板１０の不純物濃度は、例えば１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。本実施形態では、約５×１０１８ｃｍ−３である。
【００５０】
ｎ形半導体領域２１は、ｎ−形のＳｉＣを含む半導体領域である。ｎ形半導体領域２１は、基板１０の第１面１０ａ上にエピタキシャル成長によって形成され、基板と同等の結晶構造を有する。
【００５１】
ｎ形半導体領域２１の厚さは、半導体装置１１０の耐圧特性およびその他の特性の設計により決定され、例えば２００マイクロメートル（μｍ）程度以下である。ｎ形半導体領域２１にはｎ形の不純物がドーピングされる。ｎ形半導体領域２１の不純物濃度は、基板１０の不純物濃度よりも低い。ｎ形半導体領域２１の不純物濃度は、例えば８×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下である。
【００５２】
ｐ形半導体領域２２は、ｐ＋形のＳｉＣによる半導体領域である。ｐ形半導体領域２２は、ｎ形半導体領域２１の上にエピタキシャル成長によって形成される。ｐ形半導体領域２２の厚さは、例えば数μｍ程度である。ｐ形半導体領域２２にはｐ形の不純物がドーピングされる。ｐ形半導体領域２２の不純物濃度は、例えば１×１０１６ｃｍ−３以上５×１０１９ｃｍ−３以下である。
【００５３】
ｐ形半導体領域２２は、例えばｎ形半導体領域２１の上の一部に設けられる。すなわち、ｐ形半導体領域２２は、メサ形に形成されている。
【００５４】
メサ形に形成されたｐ形半導体領域２２の周りのｎ形半導体領域２１の上には、終端構造領域５１が設けられる。終端構造領域５１は、例えばｐ形半導体領域２２の周りを連続して囲むように設けられる。また、終端構造領域５１の周りのｎ形半導体領域２１の上には、終端構造領域５１とは離間してチャネルストッパ層５３が設けられる。チャネルストッパ層５３は、例えば終端構造領域５１の周りを囲むように設けられる。
【００５５】
終端構造領域５１は、例えばｐ-形の半導体領域である。終端構造領域５１は、例えばＪＴＥ（Junction Termination Extension）である。終端構造領域５１は、ＪＴＥ以外でも、リサーフ層、ＦＬＲ（Field Limiting Ring）及びＦＰ（field plate）であってもよい。終端構造領域５１は、逆バイアス時の終端における電界集中を緩和して耐圧の向上を図る。
【００５６】
基板１０の第１面１０ａとは反対側の第２面１０ｂには、第１電極であるカソード電極７０が設けられる。カソード電極７０は、基板１０と導通する。カソード電極７０は、基板１０とオーミック接続している。また、ｐ形半導体領域２２の上には、第２電極であるアノード電極８０が設けられる。アノード電極８０は、ｐ形半導体領域２２と導通する。アノード電極８０は、ｐ形半導体領域２２とオーミック接続している。
【００５７】
このような半導体装置１１０において、基板１０は、ＰｉＮダイオードのＮ（ｎ形半導体領域）である。ｎ形半導体領域２１は、ＰｉＮダイオードのｉ（真性半導体領域）である。ｐ形半導体領域２２は、ＰｉＮダイオードのＰ（ｐ形半導体領域）である。
【００５８】
次に、半導体装置１１０の動作について説明する。
先ず、半導体装置１１０のカソード電極７０に対してアノード電極８０が正になるよう(順方向)電圧を印加した場合の動作を説明する。順方向電圧を印加した場合、ｐ＋形のｐ形半導体領域２２と、ｎ−形のｎ形半導体領域２１と、の界面に存在するｐｎ接合面を介してビルトインポテンシャルを超えた電子及びホールが流れる。これにより、半導体装置１１０に電流が流れる（順方向動作）。
【００５９】
次に、半導体装置１１０のカソード電極７０に対してアノード電極８０が負になるよう(逆方向)電圧を印加した場合の動作を説明する。逆方向電圧を印加した場合、ｐｎ接合面の主にｉ層側に空乏層が広がり、半導体装置１１０に電流はほとんど流れない（逆方向動作）。
【００６０】
半導体装置１１０は、第１の実施形態に係る半導体基板１００を用いて形成されている。このため、半導体装置１１０では、積層欠陥ＳＦに起因する特性の変動が抑制される。例えば、積層欠陥ＳＦが発生した場合に起こるオン電圧の上昇及び耐圧の低下が抑制される。したがって、半導体装置１１０では、初期のオン電圧及び耐圧が長期間維持される。
【００６１】
（第３の実施形態）
次に、第３の実施形態に係る半導体装置を説明する。
図１０は、第３の実施形態に係る半導体装置を例示する模式的断面図である。
図１０に表したように、第３の実施形態に係る半導体装置１２０は、第１の実施形態に係る半導体基板１００を用いた装置である。半導体装置１２０は、ＳｉＣを用いた例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
【００６２】
半導体装置１２０に用いられる半導体基板１００は、基板１０と、半導体層２０と、を備える。半導体基板１００は、上記のように、ｋ×Ｓ＜Ｓ０を満たす。
【００６３】
半導体装置１２０は、基板１０と、ｎ形半導体領域２１と、ｐ形半導体領域２２と、エミッタ領域３６と、ゲート絶縁膜６０と、ゲート電極Ｇと、第１電極であるコレクタ電極７２と、第２電極であるエミッタ電極８２と、を備える。
【００６４】
半導体装置１２０では、基板１０の導電形がｐ＋形である。半導体装置１２０では、基板１０は、例えばｐ＋形のＳｉＣのバルク基板である。半導体装置１２０において、ｎ形半導体領域２１は、ｎ−形のＳｉＣを含む半導体領域である。ｎ形半導体領域２１は、ＩＧＢＴのドリフト層になる。
【００６５】
半導体装置１２０において、ｐ形半導体領域２２は、ｐ−形のＳｉＣを含む半導体領域である。ｐ形半導体領域２２は、ｎ形半導体領域２１の一部の上に形成され、所定の結晶構造を有する。ｐ形半導体領域２２は、ＩＧＢＴのベース領域になる。半導体装置１２０では、複数のｐ形半導体領域２２が設けられる。複数のｐ形半導体領域２２は、ｎ形半導体領域２１の上で互いに離間して配置される。
【００６６】
エミッタ領域３６は、ｎ＋形のＳｉＣを含む半導体領域である。半導体装置１２０では、複数のエミッタ領域３６が設けられる。複数のエミッタ領域３６のそれぞれは、複数のｐ形半導体領域２２のそれぞれに設けられる。
【００６７】
ゲート絶縁膜６０は、少なくともｐ形半導体領域２２の表面２２ａ上に設けられる。ゲート絶縁膜６０の上にはゲート電極Ｇが設けられる。ゲート電極Ｇは、隣り合う２つのｐ形半導体領域２２の上にゲート絶縁膜６０を介して設けられる。ゲート電極Ｇとエミッタ電極８２との間には絶縁膜６１が設けられる。
【００６８】
エミッタ電極８２は、エミッタ領域３６と接する。エミッタ電極８２は、エミッタ領域３６とオーミック接続する。本実施形態では、エミッタ電極８２は、ｐ形半導体領域２２にも接する。これにより、エミッタ電極８２は、ＩＧＢＴのエミッタ領域３６及びｐ形半導体領域２２の共通電極として機能する。
コレクタ電極７２は、基板１０の第２面１０ｂに接する。コレクタ電極７２は、基板１０とオーミック接続している。
【００６９】
次に、半導体装置１２０の動作について説明する。
コレクタ電極７２に、エミッタ電極８２に対して正の電圧が印加された状態で、ゲート電極Ｇに閾値以上の電圧が印加されると、ベース領域であるｐ形半導体領域２２におけるゲート絶縁膜６０との界面付近に反転層（チャネル）が形成される。これにより、電子がエミッタ領域３６からチャネルを介してｐ形半導体領域２２（ベース領域）に注入され、オン状態になる。このときさらに、コレクタ電極７２から正孔がｎ形半導体領域２１（ドリフト領域）に注入される。ドリフト領域に注入された正孔は、ベース領域を通ってエミッタ電極８２へ流れる。半導体装置１２０においては、オン状態のとき、正孔がコレクタ電極７２からドリフト領域に注入され、伝導度変調が生じてドリフト領域の抵抗が低減する。
【００７０】
一方、ゲート電極Ｇに印加される電圧が閾値よりも小さいと、チャネルが消失する。これにより、半導体装置１２０はオフ状態になって、コレクタ電極７２からエミッタ電極８２へ流れる電流が遮断される。
【００７１】
半導体装置１２０は、第１の実施形態に係る半導体基板１００を用いて形成されている。このため、半導体装置１２０では、積層欠陥ＳＦに起因する特性の変動が抑制される。例えば、積層欠陥ＳＦが発生した場合に起こるオン電圧の上昇及び耐圧の低下が抑制される。したがって、半導体装置１２０では、初期のオン電圧及び及び耐圧が長期間維持される。
【００７２】
以上説明したように、実施形態に係る半導体基板及び半導体装置によれば、基底面転位に起因した特性の劣化を抑制することができる。
【００７３】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。例えば、上記の実施形態では、半導体装置の例としてＰｉＮダイオード及びＩＧＢＴを説明したが、ＰＮダイオード、バイポーラ型接合トランジスタ、サイリスタ、ゲートターンオフサイリスタなど、ｐｎ接合領域を有する各種の半導体装置に適用可能である。
【００７４】
また、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００７５】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【００７６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７７】
１０…基板、１０ａ…第１面、１０ｂ…第２面、２０…半導体層、２１…ｎ形半導体領域、２２…ｐ形半導体領域、７０…カソード電極、７２…コレクタ電極、８０…アノード電極、８２…エミッタ電極、θ…オフ角度、１００…半導体基板、１１０，１２０…半導体装置、ＢＰＤ…基底面転位、ＳＦ…積層欠陥、Ｖｔｏｌ…許容値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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