(57)【要約】【課題】隣接するビア同士の間隔が狭くてもビア間におけるクロストークノイズの発生を抑制することが可能なプリント基板、プリント基板ユニット、及びプリント基板の製造方法を提供する。【解決手段】プリント基板は、第１の導体層と、第１の導体層と異なる層に設けた第２の導体層と、第１の導体層と第２の導体層との間に配設された絶縁層と、第１の導体層と第２の導体層と絶縁層とを貫通する複数の貫通孔と、貫通孔の各々に形成されて第１の導体層と第２の導体層とを層間接続する複数のビアと、を備え、複数のビアの各々は、貫通孔における内部空間の一部を占有する導体部と残部を占有する非導体部とを有し、互いに隣接する任意の一組のビアにおいて一方のビアにおける導体部が他方のビアにおける非導体部と向き合うように配置されている。【選択図】図１
2014183132.tif 000002
【特許請求の範囲】
【請求項１】
第１の導体層と、
前記第１の導体層と異なる層に設けた第２の導体層と、
前記第１の導体層と前記第２の導体層との間に配設された絶縁層と、
前記第１の導体層と前記第２の導体層と前記絶縁層とを貫通する複数の貫通孔と、
前記貫通孔の各々に形成されて前記第１の導体層と前記第２の導体層とを層間接続する複数のビアと、
を備え、
前記複数のビアの各々は、前記貫通孔における内部空間の一部を占有する導体部と、残部を占有する非導体部とを有し、
互いに隣接する任意の一組のビアにおいて、一方のビアにおける前記導体部が他方のビアにおける前記非導体部と向き合うように配置されている、
プリント基板。
【請求項２】
前記導体部は、螺旋形状を有している、
請求項１に記載のプリント基板。
【請求項３】
前記導体部は、前記複数のビアの各々において同一方向に巻き回されている、
請求項２に記載のプリント基板。
【請求項４】
前記ビアにおける前記非導体部は、絶縁体によって形成されている、
請求項１から３の何れか一項に記載のプリント基板。
【請求項５】
前記第１の導体層と前記第２の導体層とは信号線を含んでいる、
請求項１から４の何れか一項に記載のプリント基板。
【請求項６】
請求項１から５の何れか一項に記載のプリント基板と、
前記プリント基板の表面に実装された半導体素子と、
を備える、プリント基板ユニット。
【請求項７】
第１の導体層と、前記第１の導体層と異なる層に設けた第２の導体層と、前記第１の導体層と前記第２の導体層との間に配設された絶縁層と、を備えるプリント基板の製造方法であって、
前記第１の導体層と前記第２の導体層と前記絶縁層とを貫通する貫通孔を複数箇所に形成する工程と、
前記貫通孔の各々に、前記第１の導体層と前記第２の導体層とを層間接続する複数のビアを形成するビア形成工程と、
前記ビア形成工程において、前記貫通孔における内部空間に、当該内部空間の一部を占有する導体部と残部を占有する非導体部とが形成されるように前記複数のビアの各々を形成し、かつ、互いに隣接する任意の一組のビアにおいて、一方のビアにおける前記導体部を他方のビアにおける前記非導体部と向き合うように配置する、
プリント基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリント基板、プリント基板ユニット、及びプリント基板の製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）チップ等の半導体素子を実装するプリント基板に
おいて、ビアによって上層と下層の配線パターン同士を層間接続する手法が広く用いられている。プリント基板における信号線を層間接続する複数のビアが隣接すると、隣接するビア間のクロストーク（漏話）によるノイズ（クロストークノイズ）が起こる場合がある。
【０００３】
特に、近年では、電子機器の通信速度や処理速度の高速化に伴い、ＬＳＩチップとプリント基板間における信号の伝送速度の高速化が求められており、隣接するビア間でのクロストークが起こり易い。そこで、従来は、隣接するビア同士の間隔を広げることでクロストークノイズの発生の抑制を図っていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−１３６４９号公報
【特許文献２】特開平１０−２７０８５５号公報
【特許文献３】特開２０００−２２３８４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、プリント基板におけるビアの間隔は、実装するＬＳＩにおける接続端子のピッチに合わせる必要がある。一方、ＬＳＩの接続端子は、ＬＳＩの高密度化の要請から年々狭ピッチ化が進められている。よって、このような状況下では、クロストークノイズの発生を抑制するためにビア同士の間隔を十分に確保することが難しくなりつつある。
【０００６】
本件は、上記の課題に鑑みてなされたものであり、隣接するビア同士の間隔が狭くてもビア間におけるクロストークノイズの発生を抑制することが可能なプリント基板、プリント基板ユニット、及びプリント基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本件の一観点によると、第１の導体層と、前記第１の導体層と異なる層に設けた第２の導体層と、前記第１の導体層と前記第２の導体層との間に配設された絶縁層と、前記第１の導体層と前記第２の導体層と前記絶縁層とを貫通する複数の貫通孔と、前記貫通孔の各々に形成されて前記第１の導体層と前記第２の導体層とを層間接続する複数のビアと、を備え、前記複数のビアの各々は、前記貫通孔における内部空間の一部を占有する導体部と、残部を占有する非導体部とを有し、互いに隣接する任意の一組のビアにおいて、一方のビアにおける前記導体部が他方のビアにおける前記非導体部と向き合うように配置されている、プリント基板が提供される。
【０００８】
また、本件の他の観点によると、第１の導体層と、前記第１の導体層と異なる層に設けた第２の導体層と、前記第１の導体層と前記第２の導体層との間に配設された絶縁層と、を備えるプリント基板の製造方法であって、前記第１の導体層と前記第２の導体層と前記絶縁層とを貫通する貫通孔を複数箇所に形成する工程と、前記貫通孔の各々に、前記第１
の導体層と前記第２の導体層とを層間接続する複数のビアを形成するビア形成工程と、前記ビア形成工程において、前記貫通孔における内部空間に、当該内部空間の一部を占有する導体部と残部を占有する非導体部とが形成されるように前記複数のビアの各々を形成し、かつ、互いに隣接する任意の一組のビアにおいて、一方のビアにおける前記導体部を他方のビアにおける前記非導体部と向き合うように配置する、プリント基板の製造方法が提供される。
【発明の効果】
【０００９】
本件によれば、隣接するビア同士の間隔が狭くてもビア間におけるクロストークノイズの発生を抑制することが可能なプリント基板、プリント基板ユニット、及びプリント基板の製造方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】実施形態に係るプリント基板ユニットの断面構造を概略的に示す図である。
【図２】実施形態に係る電極チップの斜視図である。
【図３】実施形態に係る電極チップの側面図である。
【図４】実施形態に係る電極チップを形成する芯材を示す図である。
【図５】実施形態に係るプリント基板ユニットの構造を模式的に示す図である。
【図６】実施形態に係るプリント基板ユニットの製造工程を説明する図である（１）。
【図７】実施形態に係るプリント基板ユニットの製造工程を説明する図である（２）。
【図８】実施形態に係るプリント基板ユニットの製造工程を説明する図である（３）。
【図９】実施形態に係るプリント基板ユニットの製造工程を説明する図である（４）。
【図１０】プリント基板において互いに隣接するビアの相対関係を説明する図である。
【図１１】クロストーク電圧を説明する概念図である（１）。
【図１２】クロストーク電圧を説明する概念図である（２）。
【図１３】従来の一組の隣接するビアの概念図を示す図である。
【図１４】従来例に係る一組のビアの導体対向面積を説明する図である。
【図１５】実施形態に係る一組のビアの導体対向面積を説明する図である（１）。
【図１６】実施形態に係る一組のビアの導体対向面積を説明する図である（２）。
【図１７】変形例に係る電極チップを示す図である（１）。
【図１８Ａ】変形例に係る電極チップを示す図である（２）。
【図１８Ｂ】変形例に係る電極チップを示す図である（３）。
【図１８Ｃ】変形例に係る電極チップを示す図である（４）。
【図１８Ｄ】変形例に係る電極チップを示す図である（５）。
【発明を実施するための形態】
【００１１】
以下、プリント基板、プリント基板ユニット及びこれらの製造方法に係る実施形態について、図面を参照しながら詳細に説明する。
【００１２】
＜実施形態＞
＜＜プリント基板及びプリント基板ユニット＞＞
図１は、実施形態に係るプリント基板ユニット１の断面構造を概略的に示す図である。プリント基板ユニット１は、例えばコンピュータ装置等といった電子機器の筐体に収容されている。プリント基板ユニット１は、プリント基板２及び、このプリント基板２上に実装された半導体素子３を備えている。半導体素子３は、例えばＬＳＩ（Large Scale Inte
gration）チップである。半導体素子３は、プリント基板２の上面２ａ上にフェイスダウ
ン（フリップチップ）方式によって搭載及び固定されている。本実施形態において、プリント基板２の上面２ａは、半導体素子３の実装面である。また、半導体素子３は、高周波信号を扱う高周波半導体素子であり、例えば２．５ＧＨｚ以上の動作周波数で信号の伝送を行う伝送方式を採用している。
【００１３】
半導体素子３の下面には、例えば半田ボール等によって形成される接続端子３１が複数形成されている。半導体素子３の接続端子３１は、プリント基板２の上面２ａに形成された電極部分であるパッド２１に接続されている。パッド２１は、プリント基板２を厚さ方向に貫通する電極であるビア４に対応する位置に形成されている。ビア４は、プリント基板２を厚さ方向に貫通する貫通孔であるスルーホール５の内部に形成されており、本実施形態ではスルーホール５内に電極チップ４０を挿入することで形成されている。電極チップ４０の詳細については後述する。また、プリント基板２における上面２ａとは反対側の下面２ｂの各所にもパッド２１が形成されており、このパッド２１に外部接続端子である複数の半田バンプ２２が設けられている。
【００１４】
プリント基板２は、多層プリント配線基板であり、所定の配線パターンが形成された複数の配線層が絶縁層を介して積層されたものである。プリント基板２は、例えば表面に導体パターンを形成したガラス布エポキシ樹脂等の絶縁基板を複数積層することで形成されている。図１に示す例において、プリント基板２は、配線層である第１層Ｌ１〜第４層Ｌ４を有する４層構造となっている。第１層Ｌ１及び第４層Ｌ４は、それぞれパッド２１及びこのパッド２１に接続された信号線（信号パターン）２４を有している。第１層Ｌ１及び第４層Ｌ４は、第１の導体層及び第２の導体層の一例である。また、第２層Ｌ２には、電源プレーン２５が形成され、第３層Ｌ３には、グラウンドプレーン２６が形成されている。第２層Ｌ２及び第３層Ｌ３は、それぞれ電源層、グラウンド層として用いられる。
【００１５】
電源プレーン２５及びグラウンドプレーン２６は、プリント基板２の平面方向に沿って面状に広がっており、いわゆるベタパターンとして形成されている。信号線２４、電源プレーン２５、グラウンドプレーン２６、及びパッド２１は、例えば、銅（Ｃｕ）等の導体によって形成されている。また、第２層Ｌ２におけるスルーホール５の周囲には、電源プレーン２５が形成されない非導体領域２７が環状（ドーナツ状）に形成されており、これにより第１層Ｌ１及び第４層Ｌ４における信号線２４と電源プレーン２５とを遮断している。同様に、第３層Ｌ３におけるスルーホール５の周囲には、グラウンドプレーン２６が形成されない非導体領域２７が環状に形成されており、これにより第１層Ｌ１及び第４層Ｌ４における信号線２４とグラウンドプレーン２６とを遮断している。また、第１層Ｌ１及び第２層Ｌ２の間、第２層Ｌ２及び第３層Ｌ３の間、第３層Ｌ３及び第４層Ｌ４の間には、絶縁樹脂よりなる絶縁層２８が形成されている。また、プリント基板２の上面２ａ及び下面２ｂは、保護膜としてのソルダーレジスト２９によって覆われている。また、ソルダーレジスト２９は適所に開口部が形成されており、この開口部を通じて露出したパッド２１に半田バンプ２２や半導体素子３における接続端子３１が接続されている。
【００１６】
＜＜電極チップ＞＞
次に、本実施形態におけるビア４を形成する柱状の電極チップ４０について詳細に説明する。図２に実施形態に係る電極チップ４０の斜視図を示し、図３に電極チップ４０の側面図を示す。電極チップ４０は、いわゆるドリル刃の如く螺旋形状を有する導体チップであり、例えば銅（Ｃｕ）等によって形成されている。以下、電極チップ４０における螺旋軸の延伸方向を「軸方向」として定義する。電極チップ４０のうち、ドリル刃でいうところのドリル径（直径）に相当する部分の寸法を「チップ径Ｄ」と呼ぶこととする。電極チップ４０は、図４に示すような、例えばチップ径Ｄの４０〜５０％程度の芯厚ｔを有する芯材４１を捩る（捻る）ことによって螺旋形状に成形したものである。但し、芯材４１に
おける芯厚ｔのチップ径Ｄに対する比率については上記範囲に限られず、適宜変更することができる事項である。
【００１７】
電極チップ４０のうち、螺旋形状の導体部分を本体部と称すと、この本体部によって形成される螺旋間には、溝部４２が形成される。電極チップ４０における螺旋の螺旋軸に対する角度として定義される「ネジレ角θ」は、適宜変更することができる。また、電極チップ４０の軸方向における長さ（以下、単に「軸長さ」という）Ｌは、ビア４のビア深さに等しくなるように調節されており、本実施形態では、プリント基板ユニット１における第１層Ｌ１〜第４層Ｌ４の厚さの総和に略等しい。図２〜図４を参照して説明した電極チップ４０は、例えばマイクロドリルの作製手法と同様の手法、例えば押出法やプレス法等を用いて作製することができる。
【００１８】
＜＜製造方法＞＞
次に、電極チップ４０を用いたプリント基板ユニット１の製造工程について説明する。図５は、プリント基板ユニット１の構造を模式的に示す図である。また、図６〜９は、プリント基板ユニット１の製造工程を説明する図である。
【００１９】
図６に示すように、第１の樹脂シート５０と、第２の樹脂シート６０と、プリプレグ７０とを用意する。第１の樹脂シート５０は、上面にパッド２１及び信号線２４が形成され、下面に電源プレーン２５が形成されている。第１の樹脂シート５０における電源プレーン２５には、適所に非導体領域２７が形成されている。第２の樹脂シート６０は、上面にグラウンドプレーン２６が形成され、下面にパッド２１及び信号線２４が形成されている。第２の樹脂シート６０におけるグラウンドプレーン２６には、適所に非導体領域２７が形成されている。第１の樹脂シート５０及び第２の樹脂シート６０は、例えば、両面銅張積層板の表面における銅箔に所定の導体パターンを形成したものである。銅張積層板は、例えばガラス繊維クロス等といった基材にエポキシ樹脂等の熱硬化性の絶縁樹脂を含浸させたシートと銅箔とを合わせて熱及び圧力を加えて板状に成形したものである。また、プリプレグ７０は、例えばガラス繊維クロス等といった基材にエポキシ樹脂等の熱硬化性の絶縁樹脂を含浸させたものを半硬化させた樹脂シートである。
【００２０】
次に、第１の樹脂シート５０及び第２の樹脂シート６０の間に挟むようにしてプリプレグ７０を配置し、これらを位置合わせしつつ積み重ね、真空加熱プレスにより一括積層する。これにより、プリプレグ７０が熱硬化するとともに、プリプレグ７０を介して第１の樹脂シート５０及び第２の樹脂シート６０が接着される。その結果、図７に示すように、第１層Ｌ１〜第４層Ｌ４がこれらの順に積層され、かつ、各層同士の間には絶縁樹脂からなる絶縁層２８が形成されたプリント基板２が形成される。なお、この状態において、プリント基板２には、スルーホール５は形成されていない。
【００２１】
次いで、図８に示すように、プリント基板２の平面方向における所定位置に複数のスルーホール５を穿設する。スルーホール５は、プリント基板２を厚さ方向に貫通する貫通孔である。つまり、本実施形態では、プリント基板２の外層を形成する第１層Ｌ１の表面から第４層Ｌ４の表面に至るまでスルーホール５が各層を貫通して設けられる。なお、スルーホール５の穿設手法として、例えばレーザによるアブレーション加工、ドリルによる切削加工等を適宜採用できる。レーザとしては、例えば炭酸ガスレーザ、ＵＶ−ＹＡＧレーザ、エキシマレーザ等を使用してもよい。なお、スルーホール５は、プリント基板２において、ビア４を形成すべき位置に形成される。
【００２２】
図８に示すように、第１層Ｌ１及び第４層Ｌ４においては、スルーホール５の外周を囲むようにパッド２１が環状に形成されている。また、第２層Ｌ２及び第３層Ｌ３においては、スルーホール５の外周を囲むように非導体領域２７が環状に形成されている。
【００２３】
次いで、図９に示すように、プリント基板２における複数のスルーホール５の各々に、電極チップ４０を挿入して埋め込む。なお、その際、プリント基板２に形成されたスルーホール５の内面には、めっき等の導体膜は形成されていない。また、電極チップ４０については、図２〜図４において説明した通りである。ここで、電極チップ４０の軸長さＬは、スルーホール５の長さ、すなわち形成すべきビア４のビア深さに等しくなるように調節されている。また、電極チップ４０のチップ径Ｄは、スルーホール５（ビア４）の直径であるビア径に等しくなるように調節されている。これにより、各スルーホール５に電極チップ４０が挿入されると、螺旋形状を有する各電極チップ４０は、第１層Ｌ１及び第４層Ｌ４におけるそれぞれのパッド２１と電気的に接続される。なお、第２層Ｌ２及び第３層Ｌ３においては、スルーホール５の外周を囲むように非導体領域２７が形成されているため、電源プレーン２５及びグラウンドプレーン２６に対して電極チップ４０は電気的に遮断されている。各スルーホール５に電極チップ４０が配置されることにより、ビア４が形成される。ビア４は、プリント基板２を厚さ方向に貫通し、プリント基板２の第１層Ｌ１に形成されたパッド２１と第４層Ｌ４に形成されたパッド２１とにそれぞれ電気的に接続される。その結果、プリント基板２の第１層Ｌ１及び第４層Ｌ４における信号線２４が、ビア４を介して互いに接続される。その後、第１層Ｌ１及び第４層Ｌ４の表面をソルダーレジスト２９によって被覆した後、適所に開口部を形成して、パッド２１及び電極チップ４０の両端面を外部に露出させる。
【００２４】
次に、プリント基板２の上面２ａ側に半導体素子３を実装し、下面２ｂ側に半田バンプ２２を形成することにより、図１に示したプリント基板ユニット１が完成する。半導体素子３の実装に際しては、半導体素子３の下面に設けられた接続端子３１を、ビア４を形成する電極チップ４０の端面に対して接合する。また、電極チップ４０は、第１層Ｌ１のパッド２１と電気的に接続されているため、半導体素子３の接続端子３１をパッド２１に接続することで、半田バンプ２２とビア４とを導通させてもよい。
【００２５】
ここで、スルーホール５内に挿入された電極チップ４０は、上記のように螺旋形状を有している。このため、スルーホール５内のうち、導体である電極チップ４０が占有する部分に導体部４００が形成され、電極チップ４０が占有しない部分に非導体部４０１が形成されることになる。この非導体部４０１は、電極チップ４０における螺旋同士の間に形成される中空部分（隙間部分）であり、溝部４２によって形成されている。このようにして、ビア４は、スルーホール５における内部空間の一部を占有する導体部４００と、スルーホール５における内部空間の残部を占有する非導体部４０１とを含んで形成される。ビア４における導体部４００は、プリント基板２における複数のビア４の各々において、同一方向に巻き回されている。
【００２６】
図１０は、プリント基板２において互いに隣接するビア４の相対関係を説明する図である。上記のように、ビア４は、螺旋形状を有する電極チップ４０に対応する導体部４００と、電極チップ４０の溝部４２に対応する非導体部４０１とを有している。本実施形態では、螺旋形状を有する電極チップ４０をスルーホール５に挿入することで、一組のビア４の一方における導体部４００が、他方のビア４における非導体部４０１と向き合うように配置される。ここで、一組のビア４の一方における導体部４００が他方のビア４における非導体部４０１と向き合うように配置される領域は、ビア４の延伸方向（軸方向）における少なくとも一部の区間に形成されればよい。これによれば、隣接するビア４間におけるクロストークが起こりにくくなるため、クロストークノイズの発生を従来に比べて抑制することができる。以下、本実施形態に係るビア４によるクロストークノイズの低減作用について詳しく説明する。
【００２７】
ところで、互いに隣接する一組のビア４は、並行配線とみなすことができる。本実施形
態に係るプリント基板ユニット１のように、プリント基板２及び半導体素子３間の信号を高速伝送する場合、クロストークが起こり易くなることが懸念される。このような条件下では、ビア４間におけるカップリング容量を少なくすることがクロストークノイズの低減に有効である。
【００２８】
クロストークノイズを発生する対象となる貫通ビア（以下、「対象ビア」という）のクロストーク電圧Ｖ０は、下記式にて算出される。
Ｖ０（ｔ）∝Ｃ１／（Ｃ１＋Ｃ２）×Ｖ１（ｔ）・・・（１）
ここで、Ｃ１は、対象ビアとこの対象ビアに隣接する貫通ビア（以下、「隣接ビア」という）との間のカップリング容量を表す。Ｃ２は、クロストークノイズを発生する対象ビアの対地容量を表す。Ｖ１は、ノイズ源となる隣接ビアの信号電圧を表す、ｔは、時間を表す。図１１は、クロストーク電圧を説明する概念図である。上記（１）式によれば、クロストークノイズ（クロストーク電圧）を低減するための一つのアプローチとして、対象ビアと隣接ビアとの間のカップリング容量を小さくする方法がある。
【００２９】
また、図１２に示すように、並行する一組の平板のコンデンサ容量Ｃは、下記式（２）によって算出することができる。
Ｃ＝εｒ×Ｓ／ｄ・・・（２）
ここで、εｒは比誘電率を表す。Ｓは、並行する平板の面積を表す。ｄは、並行する平板同士の間隔ｄを表す。
【００３０】
上記（２）式によれば、比誘電率平εｒを一定条件で考えると、板同士の間隔ｄを広げるか、並行する平板の面積Ｓを小さくすることによって、並行する一組の平板のコンデンサ容量Ｃを小さくすることができることが理解できる。このことから、対象ビアと隣接ビアとの間のカップリング容量の低減は、対象ビアと隣接ビアとの間隔を大きくするか、或いは、対象ビアと隣接ビアとが互いに対向する面積を小さくすることにより実現可能である。ここで、対象ビアと隣接ビアとが互いに対向する面積とは、対象ビアと隣接ビアのそれぞれの導体部が互いに対向する面積を意味している。
【００３１】
従来では、対象ビアと隣接ビアとの間の間隔を広げることでこれらの間のカップリング容量を低減し、対象ビアにおけるクロストーク電圧の低減を図ってきた。しかしながら、近年では、ＬＳＩ等といった半導体素子に対する高密度化の要請から、半導体素子の接続端子の狭ピッチ化が進められている。このため、貫通ビアのクロストーク電圧を適正な大きさまで低減するために、貫通ビア同士の間隔を確保することが難しい場合がある。また、将来的には、信号の伝送速度が現在よりも益々速くなっていくことが予想され、貫通ビアのクロストーク電圧が増大し易い状況下におかれることになる。
【００３２】
これに対して、本実施形態では、図１０に示すように、ビア４（電極チップ４０）を螺旋形状とし、スルーホール５内の全領域を導体部で覆うのではなく、一部の領域に導体部４００を形成するようにした。これにより、隣接する任意の一組のビア４において、一方のビア４における導体部４００を他方のビア４における非導体部４０１と向き合わせた状態で配置することができる。その結果、一組の隣接するビア４において、相互の導体部４００同士が互いに対向する部分の面積（以下、「導体対向面積」ともいう）を、従来の貫通ビアに比べて小さくすることができる。ここでいう、従来の貫通ビアとは、スルーホールの内周面を導体膜によって被覆したり、スルーホール内部を全て導体部で充填することにより形成した貫通ビアを指す。図１３に、従来の一組の隣接するビア４´の概念図を示す。従来のビア４´は、スルーホール内に充填された導体部４００によって形成されている。
【００３３】
ここで、図１４及び図１５を参照して、従来例に係る一組のビア４´の導体対向面積Ｓ
１と、本実施形態に係る一組のビア４の導体対向面積Ｓ２とを比較する。図１４は、従来例に係るビア４´の導体対向面積Ｓ１を説明する図であり、従来のビア４´を四角柱状に簡略化して表している。図１５は、本実施形態に係るビア４の導体対向面積Ｓ２を説明する図であり、ビア４を四角柱状に簡略化して表している。図中の符号Ｄは、本実施形態に係るビア４（従来のビア４´）のビア径を表す。符号Ｐは、隣接する一組のビア４（ビア４´）同士の間隔を表す。また、符号Ｌはビア４（ビア４´）の深さ（ビア深さ）を表す。
【００３４】
まず、図１４を参照すると、図中、ハッチングを付した導体部４００Ａと導体部４００Ｂが互いに重なり合う部分の面積が導体対向面積Ｓ１に相当する。従って、導体対向面積Ｓ１は、ビア４´のビア径Ｄ及びビア深さＬを掛け合わせて得られる面積として算出することができる（Ｓ１＝Ｄ×Ｌ）。
【００３５】
次に、図１５を参照すると、図中、ハッチングを付した部分が、各ビア４の導体部４００Ａ，４００Ｂを表している。各ビア４の導体部４００Ａ，４００Ｂが互いに重なり合う部分の面積が導体対向面積Ｓ２に相当する。図１６は、ビア４同士の各対向面に直交する視点Ａ（図１５を参照）からビア４を眺めて得られた平行投影図を重ね合わしたものである。図中、ビア４の対向面における導体部４００Ａ，４００Ｂが重なり合う部分（以下、「導体対向部」という）Ｘの面積、すなわち導体対向面積Ｓ２は以下のように算出することができる。
【００３６】
図１６に示すように、導体対向部Ｘの形状は、対角線ａ及びｂを有する菱形として近似することができる。導体対向部Ｘの対角線ａ及びｂは、芯厚ｔ（電極チップ４０における芯材４１の芯厚ｔ、図３を参照）と、電極チップ４０のネジレ角θによって表すことができる。具体的には、下記（３）式、（４）式によって対角線ａ、ｂを算出することができる。そして、（５）式に基づいて、導体対向面積Ｓ２を求めることができる。
ａ＝芯厚ｔ／ｓｉｎθ・・・（３）
ｂ＝芯厚ｔ／ｃｏｓθ・・・（４）
Ｓ２＝ａ×ｂ／２＝芯厚ｔ２／（ｓｉｎθ×ｃｏｓθ×２）・・・（５）
【００３７】
ここで、例示的に、電極チップ４０の芯厚ｔをビア径Ｄ（チップ径Ｄ）の５０％、ネジレ角θを５°、ビア径Ｄを０．２ｍｍ、ビア深さＬを１．８ｍｍとすると、導体対向面積Ｓ１、Ｓ２は以下の値として算出することができる。すなわち、導体対向面積Ｓ１が０．３６ｍｍ２、導体対向面積Ｓ２が０．０５８ｍｍ２となり、導体対向面積Ｓ２は導体対向面積Ｓ１の約１６％の大きさに相当する面積として算出される。
【００３８】
そして、従来のビア４´のカップリング容量をＣ１ａ、本実施形態に係るビア４のカップリング容量をＣ１ｂで表すと、Ｃ１ｂ＝０．１６×Ｃ１ａによって算出される。そして、隣接する一組のビア４のうち一方を対象ビアとした場合における対象ビアのクロストーク電圧Ｖ０ｂ（ｔ）は、下記（６）式によって表される。
Ｖ０ｂ（ｔ）∝（Ｃ１ａ×０．１６／（Ｃ１ａ×０．１６＋Ｃ２）×Ｖ１（ｔ）・・・（６）
【００３９】
ここで、対象ビアの対地容量Ｃ２とカップリング容量Ｃ１ａとが等しいものと仮定すると、対象ビアである一方のビア４におけるクロストーク電圧Ｖ０ｂ（ｔ）は、ノイズ源となる隣接ビア、すなわち他方のビア４の信号電圧Ｖ１（ｔ）の約１４％となる（Ｖ０ｂ（ｔ）∝０．１４×Ｖ１（ｔ））。
【００４０】
以上のように、本実施形態では、ビア４に螺旋構造を採用したので、互いに隣接する一組のビア４の一方における導体部４００が、他方のビア４における非導体部４０１と向き
合うように配置される。その結果、互いに隣接する任意の一組のビア４において、導体部４００同士が対向配置される部分の面積を従来に比べて小さくすることができる。よって、隣接するビア４間におけるカップリング容量を小さくすることができ、その結果、クロストークノイズの電圧レベルを従来に比べて相対的に小さくすることができる。その際、ビア４同士の間隔Ｐを広げる手法を用いずに、隣接するビア４間におけるクロストークを抑制し、クロストークノイズを低減することができる。そのため、本実施形態に係るビア４を適用したプリント基板２及びプリント基板ユニット１によれば、ビア４同士の間隔が狭くてもクロストークノイズの発生を抑制することが可能となる。
【００４１】
また、本実施形態におけるビア４（電極チップ４０）は、螺旋形状を有している。このため、隣接するスルーホール５に挿入される電極チップ４０同士の同期をとらなくても、隣接する一組のビア４の一方における導体部４００を他方の非導体部４０１と対向させることができる。つまり、スルーホール５に電極チップ４０を挿入する際に、隣接するスルーホール５に挿入される電極チップ４０との間で相互の向き合わせを実施する必要がなく、製造工数を減らすことができる。
【００４２】
また、本実施形態においては、ビア４の延伸方向（軸方向）における少なくとも一部の区間において、一組のビア４の一方における導体部４００と他方のビア４における非導体部４０１と向き合うように配置すればよい。これにより、隣接するビア４間において、双方のビア４における互いの導体部４００が対向する部分の面積を低減することができる。その結果、ビア４のカップリング容量を小さくすることができ、クロストークノイズの発生を抑制することができる。
【００４３】
また、プリント基板２に複数形成された各ビア４の導体部４００は、同一方向に巻き回されている。これによれば、互いに隣接する一組のビア４間において、導体部４００同士が対向配置される部分の面積をより一層小さくことができる。その結果、クロストークノイズをより好適に低減することができる。また、本実施形態におけるビア４は、第１層Ｌ１と第４層Ｌ４における信号線２４同士を電気的に接続するため、信号の高速伝送に伴ってクロストークが起こり易い条件下にあるといえる。これに対して、本実施形態のプリント基板２では、螺旋構造を有するビア４を適用することによって、ビア４のカップリング容量を小さくすることができるため、効果的にクロストークノイズの発生を抑制できる。
【００４４】
＜変形例＞
本実施形態に係る電極チップ４０、ビア４、プリント基板２、及びプリント基板ユニット１は、種々の変形例を採用することができる。図１７は、変形例に係る電極チップ４０´を示す図である。図１７に示す電極チップ４０´は、螺旋形状を有する導電体チップである本体部４３、及び、溝部に対応する部分に形成された絶縁体を含む絶縁部４４を有する。絶縁部４４は、例えば本体部４３の周囲に絶縁体の粉を付着させて、焼成したものである。絶縁体としては、例えばアルミナセラミックスにガラス成分を混ぜた絶縁体等が挙げられるが、これに限定されず、種々の材料を用いることができる。また、絶縁部４４は、エポキシ樹脂等といった絶縁樹脂を硬化させることで形成してもよい。
【００４５】
図１７に示すように、電極チップ４０´の外径Ｄは、上述したプリント基板２に穿設するスルーホール５の径に等しい。このような電極チップ４０´を、上述の電極チップ４０の代わりにスルーホール５に挿入する（埋め込む）ことで、ビア４が形成される。この場合、電極チップ４０´の本体部４３によってビア４の導体部４００が形成される。また、電極チップ４０´の絶縁部４４によってビア４の非導体部４０１が形成される。これによれば、半導体素子３をプリント基板２に半田接合する際に、半田がスルーホール５内に流入することを抑制することができる。つまり、半田がスルーホール５内に流入することに起因して、ビア４間における導体対向面積が増加することを抑制することができる。従っ
て、ビア４に発生するクロストークノイズをより好適に抑制することができる。
【００４６】
また、図１８Ａ〜１８Ｄに、隣接する一組の貫通ビアを形成するに用いられる電極チップの他のバリエーションを示す。一組のビア４のうち、一方のビア４Ａを形成する電極チップを４０Ａで表し、他方のビア４Ｂを形成する電極チップを４０Ｂで表す。
【００４７】
図１８Ａにおいて、電極チップ４０Ａ，４０Ｂは、導電体である本体部４３及び絶縁部４４から形成されており、全体として円柱形状に成形されている。本体部４３は、円盤形の上端部４３１及び下端部４３２を有しており、上端部４３１及び下端部４３２の間に、円柱形状の円柱部４３３や平板形状の壁部４３４が適宜組み合わされて配置されている。例えば、電極チップ４０Ａにおいては、上端部４３１及び下端部４３２にそれぞれ円柱部４３３が接続されており、一組の円柱部４３３同士が壁部４３４によって接続されている。一方、電極チップ４０Ｂにおいては、上端部４３１及び下端部４３２にそれぞれ壁部４３４が接続されており、一組の壁部４３４同士が円柱部４３３によって接続されている。つまり、電極チップ４０Ａ，４０Ｂは、円柱部４３３及び壁部４３４が形成される位置（高さ）が互い違いになっている。また、壁部４３４の両側には、この壁部４３４を挟み込むようにして絶縁部４４が形成されている。また、上端部４３１、下端部４３２及び円柱部４３１の径は、スルーホール５の径と等しい。
【００４８】
電極チップ４０Ａ，４０Ｂがスルーホール５に埋め込まれることで、ビア４Ａ，４Ｂがそれぞれ形成される。その際、電極チップ４０Ａ，４０Ｂにおける本体部４３によってビア４Ａ，４Ｂの導体部４００が形成される。また、電極チップ４０Ａ，４０Ｂにおける絶縁部４４によってビア４Ａ，４Ｂの非導体部４０１が形成される。
【００４９】
図示のように、隣接する一組のビア４Ａ，４Ｂにおいて、電極チップ４０Ａの円柱部４３１が電極チップ４０Ｂの壁部４３４及び絶縁部４４と同じ高さに配置されている。そして、電極チップ４０Ｂの円柱部４３３が電極チップ４０Ａの壁部４３４及び絶縁部４４と同じ高さに配置されている。その際、電極チップ４０Ａ，４０Ｂの円柱部４３３が絶縁部４４と向き合うように、相互の向きが規定されている。つまり、電極チップ４０Ａ（４０Ｂ）をスルーホール５に埋め込む際、その円柱部４３３を、隣接する電極チップ４０Ｂ（４０Ａ）の壁部４３４と対向させるのではなく、絶縁部４４と対向させるようにする。このように、一組のビア４Ａ，４Ｂ（電極チップ４０Ａ，４０Ｂ）における互いの向き合わせを行うことによって、ビア４Ａ，４Ｂにおいて互いの導体部４００が対向する部分の面積を低減することができる。その結果、ビア４Ａ，４Ｂのカップリング容量を小さくすることができ、クロストークノイズの発生を抑制することができる。
【００５０】
電極チップ４０Ａ，４０Ｂにおいて、円柱部４３３及び壁部４３４の数や、これらの高さについては自由に変更することができる。例えば、図１８Ａに示した電極チップ４０Ａ，４０Ｂの変形例を図１８Ｂに示している。図１８Ｂに示す一組の電極チップ４０Ａ，４０Ｂでは、図１８Ａに示してものに比べて、円柱部４３３及び壁部４３４を配置する数が多くなっている。
【００５１】
次に、図１８Ｃについて説明する。図１８Ｃに示す一組の電極チップ４０Ａ，４０Ｂは、導体である本体部４３として、上端部４３１、下端部４３２及びメッシュ部４３５を備えている。メッシュ部４３５は、導体をメッシュ形状に成形したものであり、上端部４３１及び下端部４３２の間に配置されると共にこれらを接続している。また、図１８Ａ、１８Ｂに示す例と同様に、電極チップ４０Ａ，４０Ｂは、本体部４３及び絶縁部４４を含んでおり、全体として円柱形状を有している。なお、電極チップ４０Ａ，４０Ｂの側面において、メッシュ部４３５は絶縁部４４の表面に露出した状態となっている。
【００５２】
図１８Ｃに示す電極チップ４０Ａ，４０Ｂを、隣接するスルーホール５に埋め込むことで、電極チップ４０Ａ（４０Ｂ）におけるメッシュ部４３５を電極チップ４０Ｂ（４０Ａ）における絶縁部４４と対向させることができる。これにより、ビア４Ａ，４Ｂにおいて互いの導体部４００が対向する部分の面積を低減することができる。その結果、ビア４Ａ，４Ｂのカップリング容量を小さくすることができ、クロストークノイズの発生を抑制することができる。
【００５３】
次に、図１８Ｄについて説明する。図１８Ｄに示す一組の電極チップ４０Ａ，４０Ｂは、導体である本体部４３として、上端部４３１、下端部４３２及びこれらを繋ぐ複数の縦枠部４３６を備えている。複数の縦枠部４３６は放射状に配置されており、縦枠部４３６の各々は上端部４３１及び下端部４３２の縁部同士を接続している。また、図１８Ａ乃至１８Ｃに示す例と同様に、電極チップ４０Ａ，４０Ｂは、本体部４３及び絶縁部４４を含んでおり、全体として円柱形状を有している。電極チップ４０Ａ，４０Ｂの側面には、複数の縦枠部４３６が一定間隔ごとに露出した状態で配置されている。つまり、電極チップ４０Ａ，４０Ｂの側面には、縦枠部４３６と絶縁部４４とが交互に並んで配置されている。
【００５４】
図１８Ｄに示す電極チップ４０Ａ，４０Ｂを、隣接するスルーホール５に埋め込む際、電極チップ４０Ａ（４０Ｂ）における縦枠部４３６を電極チップ４０Ｂ（４０Ａ）における絶縁部４４に対向させる。これにより、ビア４Ａ，４Ｂにおいて互いの導体部４００同士が対向する部分の面積を低減することができる。その結果、ビア４Ａ，４Ｂのカップリング容量を小さくすることができ、クロストークノイズの発生を抑制することができる。なお、図１８Ａ〜図１８Ｄに示す例では、絶縁部４４を含んで電極チップ４０Ａ，４０Ｂを形成するようにしているが、絶縁部４４を省略してもよい。すなわち、導体である本体部４３のみによって電極チップ４０Ａ，４０Ｂを形成してもよい。
【００５５】
また、上記の実施形態において、プリント基板２を４層構造としているが、プリント基板２の層構造を適宜変更することができる。また、プリント基板２の内層（第２層Ｌ２、第３層Ｌ３）を電源層又はグラウンド層とせずに、信号線を含む配線層としてもよい。その場合、プリント基板２の内層（第２層Ｌ２、第３層Ｌ３）に形成する配線層は、ビア４を介して層間接続することができる。
【００５６】
また、本実施形態では、プリント基板２を貫通するスルーホール５に電極チップ４０を埋め込むことで、ビア４を貫通ビアとして形成したが、これには限られない。例えば、プリント基板２における特定の層間を接続するビアに、図２に示した螺旋形状を有する電極チップ４０や、図１７又は図１８の各図に示した変形例に係る電極チップを適用してもよい。また、本実施形態では、プリント基板２を３層以上の配線層を有する多層プリント基板としているが、例えば両面プリント基板（２層板）とし、表面の配線層同士をビア４によって層間接続してもよい。
【００５７】
以上、実施形態に沿って本件に係る電極チップ４０、ビア４、プリント基板２、及び、及びプリント基板ユニット１について説明したが、本件はこれらに制限されるものではない。そして、上記実施形態について、種々の変更、改良、組み合わせ等が可能なことは当業者にとって自明である。
【符号の説明】
【００５８】
１・・・プリント基板ユニット
２・・・プリント基板
３・・・半導体素子
４・・・ビア
５・・・スルーホール
２１・・・パッド
２２・・・半田バンプ
２４・・・信号線
２８・・・絶縁層
４０・・・電極チップ
４２・・・押付け板部
４００・・導体部
４０１・・非導体部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１８Ｄ】
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