(57)【要約】【課題】熱処理等を行うことなく、高い歩留りで、ノーマリーオフとなる半導体装置を提供する。【解決手段】基板の上に、第１の半導体層を形成する工程と、前記第１の半導体層の上に、第２の半導体層を形成する工程と、前記第２の半導体層の上に、ｐ型となる不純物元素がドープされた第３の半導体層を形成する工程と、前記第３の半導体層において、ゲート電極が形成される領域を除く領域の前記第３の半導体層を除去する工程と、前記第３の半導体層の上に、前記ゲート電極を形成する工程と、前記第２の半導体層に接し、ソース電極及びドレイン電極を形成する工程と、を有し、前記第３の半導体層を形成する際の基板温度は、前記第１の半導体層及び前記第２の半導体層を形成する際の基板温度よりも、高いことを特徴とする半導体装置の製造方法より上記課題を解決する。【選択図】  図８
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【特許請求の範囲】
【請求項１】
基板の上に、第１の半導体層を形成する工程と、
前記第１の半導体層の上に、第２の半導体層を形成する工程と、
前記第２の半導体層の上に、ｐ型となる不純物元素がドープされた第３の半導体層を形成する工程と、
前記第３の半導体層において、ゲート電極が形成される領域を除く領域の前記第３の半導体層を除去する工程と、
前記第３の半導体層の上に、前記ゲート電極を形成する工程と、
前記第２の半導体層に接し、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記第３の半導体層を形成する際の基板温度は、前記第１の半導体層及び前記第２の半導体層を形成する際の基板温度よりも、高いことを特徴とする半導体装置の製造方法。
【請求項２】
基板の上に、第１の半導体層を形成する工程と、
前記第１の半導体層の上に、第２の半導体層を形成する工程と、
前記第２の半導体層の上に、ｐ型となる不純物元素がドープされた第３の半導体層を形成する工程と、
前記第３の半導体層において、ゲート電極が形成される領域を除く領域の前記第３の半導体層を除去する工程と、
前記第３の半導体層の上に、前記ゲート電極を形成する工程と、
前記第２の半導体層に接し、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記第３の半導体層を形成する工程は、第１の成長工程と前記第１の成長工程の後に行われる第２の成長工程とを含むものであって、
前記第１の成長工程における基板温度は、前記第２の成長工程における基板温度、前記第１の半導体層及び前記第２の半導体層を形成する際の基板温度のいずれの温度よりも、高いことを特徴とする半導体装置の製造方法。
【請求項３】
前記第２の成長工程における前記基板の温度は、前記第１の半導体層及び前記第２の半導体層を形成する際の前記基板の温度と略同じであることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層は、ＭＯＶＰＥにより形成されるものであることを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記ｐ型となる不純物元素は、ＭｇまたはＢｅであることを特徴とする請求項１から４のいずれかに記載の半導体装置の製造方法。
【請求項６】
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成された第３の半導体層と、
前記第３の半導体層の上に形成されたゲート電極と、
前記第２の半導体層に接して形成されたソース電極及びドレイン電極と、
を有し、
前記第３の半導体層は、ｐ型となる不純物元素がドープされた半導体材料により、前記ゲート電極の直下となる領域に形成されており、
前記第２の半導体層には、前記ｐ型となる不純物元素の濃度が、水素の濃度よりも高い領域が存在していることを特徴とする半導体装置。
【請求項７】
前記第３の半導体層は、ＧａＮを含む材料にｐ型となる不純物元素がドープされていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ｐ型となる不純物元素は、ＭｇまたはＢｅであることを特徴とする請求項６または７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、高い飽和電子速度や広いバンドギャップを有しており、高耐圧・高出力電子デバイスとしての検討がなされている。このような高耐圧・高出力電子デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている。
【０００３】
窒化物半導体を用いたＨＥＭＴとしては、ＧａＮにより電子走行層、ＡｌＧａＮにより電子供給層を形成した構造のものがある。この構造のＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因して生じる歪み、所謂ピエゾ分極により高濃度の２次元電子ガス（２ＤＥＧ：２ dimensional electron gas）が生じるため、高効率・高出力な半導体装置を得ることができる。
【０００４】
ところで、ＧａＮにより電子走行層、ＡｌＧａＮにより電子供給層が形成されている構造のＨＥＭＴにおいては、電子走行層において高濃度の２ＤＥＧが発生することから、ノーマリーオフにすることが困難であるという問題点を有していた。このため、この問題点を解決するため、ゲート電極と電子供給層との間に、ｐ−ＧａＮ層を形成して、ゲート電極直下における２ＤＥＧの発生を抑制することにより、ノーマリーオフにする方法が開示されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１９３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、電子供給層とゲート電極との間に形成されるｐ−ＧａＮ層は、一般的には、電子供給層の上に、ＭｇがドープされたＧａＮ膜を形成し、この後、Ｍｇと結合する水素を脱離させることによりｐ型にする。この後、ゲート電極が形成される領域を除く領域において、ＭｇがドープされたＧａＮ膜をドライエッチングにより除去することにより、ゲート電極が形成される領域にｐ−ＧａＮ層が形成される。ＭｇがドープされたＧａＮ膜より、水素を脱離させる方法としては、一般的にアニール等の熱処理が挙げられる。しかしながら、このような熱処理を行うと、Ｇａ等の主要元素も同時に脱離し、ＭｇがドープされたＧａＮ膜の表面モフォロジーを悪化させ、また、クラック等の発生も誘起されるため、トランジスタとしての信頼性が低下するとともに、歩留りの低下を招く。
【０００７】
よって、Ｍｇ等のｐ型となる不純物元素がドープされたＧａＮ膜を成膜した後に、熱処理等を行うことなく、高い歩留りで、ノーマリーオフとなる半導体装置及び半導体装置の製造方法が求められている。
【課題を解決するための手段】
【０００８】
本実施の形態の一観点によれば、基板の上に、第１の半導体層を形成する工程と、前記第１の半導体層の上に、第２の半導体層を形成する工程と、前記第２の半導体層の上に、ｐ型となる不純物元素がドープされた第３の半導体層を形成する工程と、前記第３の半導体層において、ゲート電極が形成される領域を除く領域の前記第３の半導体層を除去する工程と、前記第３の半導体層の上に、前記ゲート電極を形成する工程と、前記第２の半導体層に接し、ソース電極及びドレイン電極を形成する工程と、を有し、前記第３の半導体層を形成する際の基板温度は、前記第１の半導体層及び前記第２の半導体層を形成する際の基板温度よりも、高いことを特徴とする。
【０００９】
また、本実施の形態の他の一観点によれば、基板の上に、第１の半導体層を形成する工程と、前記第１の半導体層の上に、第２の半導体層を形成する工程と、前記第２の半導体層の上に、ｐ型となる不純物元素がドープされた第３の半導体層を形成する工程と、前記第３の半導体層において、ゲート電極が形成される領域を除く領域の前記第３の半導体層を除去する工程と、前記第３の半導体層の上に、前記ゲート電極を形成する工程と、前記第２の半導体層に接し、ソース電極及びドレイン電極を形成する工程と、を有し、前記第３の半導体層を形成する工程は、第１の成長工程と前記第１の成長工程の後に行われる第２の成長工程とを含むものであって、前記第１の成長工程における基板温度は、前記第２の成長工程における基板温度、前記第１の半導体層及び前記第２の半導体層を形成する際の基板温度のいずれの温度よりも、高いことを特徴とする。
【００１０】
また、本実施の形態の他の一観点によれば、基板の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、前記第２の半導体層の上に形成された第３の半導体層と、前記第３の半導体層の上に形成されたゲート電極と、前記第２の半導体層に接して形成されたソース電極及びドレイン電極と、を有し、前記第３の半導体層は、ｐ型となる不純物元素がドープされた半導体材料により、前記ゲート電極の直下となる領域に形成されており、前記第２の半導体層には、前記ｐ型となる不純物元素の濃度が、水素の濃度よりも高い領域が存在していることを特徴とする。
【発明の効果】
【００１１】
開示の半導体装置の製造方法及び半導体装置によれば、高い歩留りでノーマリーオフにすることができるとともに、製造工程が簡略化される。
【図面の簡単な説明】
【００１２】
【図１】窒化物半導体積層膜により形成された試料Ｓ１及び試料Ｓ２の構造図
【図２】試料Ｓ１におけるＣ−Ｖプロファイルの特性図
【図３】試料Ｓ２におけるＣ−Ｖプロファイルの特性図
【図４】試料Ｓ１における表面のＡＦＭ像
【図５】試料Ｓ２における表面のＡＦＭ像
【図６】試料Ｓ１におけるＳＩＭＳにより得られた濃度分布図
【図７】試料Ｓ２におけるＳＩＭＳにより得られた濃度分布図
【図８】第１の実施の形態における半導体装置の構造図
【図９】第１の実施の形態における半導体装置の製造工程図（１）
【図１０】第１の実施の形態における半導体装置の製造工程図（２）
【図１１】第２の実施の形態における半導体装置の構造図
【図１２】第３の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図
【図１３】第３の実施の形態における電源装置の回路図
【図１４】第３の実施の形態における高出力増幅器の構造図
【発明を実施するための形態】
【００１３】
発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１４】
〔第１の実施の形態〕
（窒化物半導体積層膜における検討）
最初に、本実施の形態における半導体装置に至るまでに、窒化物半導体積層膜において行った検討内容について説明する。前述したように、成膜した後にアニール等の高温の熱処理を行うと、Ｇａ等の主要元素も同時に脱離し、最表面における表面モフォロジーを悪化させ、また、クラック等の発生も誘起されるため、トランジスタとしての信頼性が低下し、歩留りの低下を招く。
【００１５】
本実施の形態における半導体装置を説明するため、窒化物半導体積層膜により形成される試料Ｓ１と試料Ｓ２とを作製した。試料Ｓ１と試料Ｓ２は、図１に示されるように、構造は略同様のものであるが、形成方法及び電子供給層におけるＭｇと水素の比率が異なっている。
【００１６】
（試料Ｓ１の形成方法）
最初に、試料Ｓ１について説明する。試料Ｓ１は、基板１１の上に、核形成層１２、バッファ層１３、電子走行層２１、電子供給層２２、ｐ−ＧａＮ層２３がＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）によるエピタキシャル成長により順次積層されて形成されている。
【００１７】
基板１１には、シリコン基板が用いられている。核形成層１２は、Ａｌを含む有機金属材料であるトリメチルアルミニウム（ＴＭＡ）とアンモニア（ＮＨ３）を原料ガスとして供給し、基板温度１０００℃、成長圧力２０ｋＰａの条件で、ＡｌＮを厚さ約２００ｎｍ成長させることにより形成する。
【００１８】
バッファ層１３は、Ｇａを含む有機金属材料であるトリメチルガリウム（ＴＭＧ）、ＴＭＡ、ＮＨ３を原料ガスとして供給し、基板温度１０００℃、成長圧力４０ｋＰａの条件で、ＡｌＧａＮを厚さ約５００ｎｍ成長させることにより形成する。尚、バッファ層１３は、図示はしないが、組成比の異なる３層により形成されており、核形成層１２が形成されている側から順に、Ａｌ０．８Ｇａ０．２Ｎ層、Ａｌ０．５Ｇａ０．５Ｎ層、Ａｌ０．２Ｇａ０．８Ｎ層となるように形成されている。このような組成比の異なる層により形成されるバッファ層１３は、ＴＭＧとＴＭＡの供給量の比を変えることにより形成することができる。
【００１９】
電子走行層２１は、ＴＭＧとＮＨ３を原料ガスとして供給し、基板温度１０００℃、成長圧力６０ｋＰａの条件で、ＧａＮを厚さ約１０００ｎｍ成長させることにより形成する。
【００２０】
電子供給層２２は、ＴＭＧ、ＴＭＡ、ＮＨ３を原料ガスとして供給し、基板温度１０００℃、成長圧力４０ｋＰａの条件で、Ａｌ０．２Ｇａ０．８Ｎを厚さ約１０ｎｍ成長させることにより形成する。
【００２１】
ｐ−ＧａＮ層２３は、ＴＭＧとＮＨ３を原料ガスとして供給し、最初に第１の成長工程として、基板温度１０３０℃、成長圧力６０ｋＰａの条件で、ＧａＮを厚さ約２５ｎｍ成長させる。この後、第２の成長工程として、基板温度１０００℃、成長圧力６０ｋＰａの条件で、ＧａＮを厚さ約２５ｎｍ成長させる。これにより、厚さが５０ｎｍのｐ−ＧａＮ層２３を形成する。
【００２２】
（試料Ｓ２の形成方法）
次に、試料Ｓ２について説明する。試料Ｓ２は、基板１１の上に、核形成層１２、バッファ層１３、電子走行層２１、電子供給層２２、ｐ−ＧａＮ層２３がＭＯＶＰＥによるエピタキシャル成長により順次積層されて形成されている。
【００２３】
基板１１には、シリコン基板が用いられている。核形成層１２は、Ａｌを含む有機金属材料であるトリメチルアルミニウム（ＴＭＡ）とアンモニア（ＮＨ３）を原料ガスとして供給し、基板温度１０００℃、成長圧力２０ｋＰａの条件で、ＡｌＮを厚さ約２００ｎｍ成長させることにより形成する。
【００２４】
バッファ層１３は、Ｇａを含む有機金属材料であるトリメチルガリウム（ＴＭＧ）、ＴＭＡ、ＮＨ３を原料ガスとして供給し、基板温度１０００℃、成長圧力４０ｋＰａの条件で、ＡｌＧａＮを厚さ約５００ｎｍ成長させることにより形成する。尚、バッファ層１３は、図示はしないが、組成比の異なる３層により形成されており、核形成層１２が形成されている側から順に、Ａｌ０．８Ｇａ０．２Ｎ層、Ａｌ０．５Ｇａ０．５Ｎ層、Ａｌ０．２Ｇａ０．８Ｎ層となるように形成されている。このような組成比の異なる層により形成されるバッファ層１３は、ＴＭＧとＴＭＡの供給量の比を変えることにより形成することができる。
【００２５】
電子走行層２１は、ＴＭＧとＮＨ３を原料ガスとして供給し、基板温度１０００℃、成長圧力６０ｋＰａの条件で、ＧａＮを厚さ約１０００ｎｍ成長させることにより形成する。
【００２６】
電子供給層２２は、ＴＭＧ、ＴＭＡ、ＮＨ３を原料ガスとして供給し、基板温度１０００℃、成長圧力４０ｋＰａの条件で、Ａｌ０．２Ｇａ０．８Ｎを厚さ約１０ｎｍ成長させることにより形成する。
【００２７】
ｐ−ＧａＮ層２３は、ＴＭＧとＮＨ３を原料ガスとして供給し、基板温度１０００℃、成長圧力６０ｋＰａの条件で、ＧａＮを厚さ約５０ｎｍ成長させることにより形成する。
【００２８】
（試料Ｓ１及びＳ２における評価）
次に、作製した試料Ｓ１及びＳ２について評価を行った結果について説明する。
【００２９】
最初に、作製した試料Ｓ１及びＳ２におけるＣ−Ｖプロファイルについて説明する。図２は、試料Ｓ１において測定したＣ−Ｖプロファイルを示し、図３は、試料Ｓ２において測定したＣ−Ｖプロファイルを示す。Ｃ−Ｖプロファイルの測定は、作製した試料Ｓ１及びＳ２の表面に、不図示の２種類の電極、例えば、リング電極とリング電極の内側に形成される電極とを形成し、２種類の電極間に電圧（Ｖ）を印加し容量（Ｃ）を測定することにより得られたものである。Ｃ−Ｖプロファイルの測定は、最初に印加する電圧を０Ｖから−７Ｖまで徐々に減少させた後、−７Ｖから＋７Ｖまで徐々に増加させ、この後、更に＋７Ｖから−７Ｖまで徐々に減少させ、各々の電圧における容量を測定することにより行った。具体的には、図３において、最初に電圧を矢印３ａに示されるように０Ｖから−７Ｖまで徐々に減少させた後、矢印３ｂに示されるように−７Ｖから＋７Ｖまで徐々に増加させ、この後、矢印３ｃに示されるように更に＋７Ｖから−７Ｖまで徐々に減少させる。
【００３０】
試料Ｓ１の場合には、図２に示されるように、電圧変動に伴う容量変化は殆どなく、また、ヒステリシスも生じていない。よって、試料Ｓ１に対応したＨＥＭＴを作製した場合には、ノーマリーオフにすることができるものと推察される。一方、試料Ｓ２の場合には、図３に示されるように、電圧変動に伴う容量変化は大きく、また、ヒステリシスも生じている。よって、試料Ｓ２に対応したＨＥＭＴを作製した場合には、ノーマリーオフにすることができないものと推察される。尚、試料Ｓ２と同様の構造でＨＥＭＴを作製した場合には、この後、アニール等の熱処理を行うことにより、試料Ｓ１の場合と同様に、電圧変動に伴う容量変化は殆どなく、また、ヒステリシスも生じないものにすることも可能ではある。しかしながら、この場合には、前述したように、ｐ−ＧａＮ層２３からＧａ等が脱離し、表面モフォロジーを悪化させ、また、クラック等の発生も誘起さ、トランジスタとしての信頼性が低下するとともに、歩留りの低下を招いてしまう。
【００３１】
次に、作製した試料Ｓ１及びＳ２における表面モフォロジーについて説明する。図４は、試料Ｓ１におけるｐ−ＧａＮ層２３の表面において、ＡＦＭ（Atomic Force Microscope）による観察により得られたＡＦＭ像である。図５は、試料Ｓ２におけるｐ−ＧａＮ層２３の表面において、ＡＦＭによる観察により得られたＡＦＭ像である。図４及び図５に示されるように、試料Ｓ１及び試料Ｓ２における表面モフォロジーは良好であり、ともにｐ−ＧａＮ層２３からは、Ｇａ等が脱離していないものと推察される。よって、この上に、電極等を形成した場合においても、電極の剥がれ等が生じることはなく、トランジスタとしての信頼性の低下や、歩留りの低下が生じることはない。尚、このように、良好な表面モフォロジーが得られるのは、双方ともアニール等の熱処理を行っていないからであり、上述したように、アニール等の熱処理を行った場合には、このような良好な表面モフォロジーを得ることはできない。
【００３２】
次に、作製した試料Ｓ１及びＳ２におけるＳＩＭＳ（Secondary Ion Mass Spectrometry）による測定結果について説明する。図６は、試料Ｓ１におけるＳＩＭＳによる測定結果であり、図７は、試料Ｓ２におけるＳＩＭＳによる測定結果である。図６及び図７は、ともに、左側の軸はＨ及びＭｇの濃度を示し、右側の軸はＡｌの二次イオン強度を示す。図６に示されるように、試料Ｓ１では、Ａｌが含まれている電子供給層２２におけるｐ−ＧａＮ層２３との界面の近傍においては、Ｈの濃度よりもＭｇの濃度が高くなっている部分が存在している。これに対し、図７に示される試料Ｓ２では、Ａｌが含まれている電子供給層２２において、Ｍｇの濃度はＨの濃度よりも低くなっている。このように、試料Ｓ１において、電子供給層２２におけるｐ−ＧａＮ層２３との界面の近傍で、Ｈの濃度よりもＭｇの濃度が高くなっているのは、ｐ−ＧａＮ層２３を形成する際の温度が高いため、Ｍｇが電子供給層２２に拡散することによるものと推察される。尚、図６に示される試料Ｓ１におけるＭｇの濃度のピークとなる濃度は、約１．４６×１０１９ｃｍ−３であり、図７に示される試料Ｓ２におけるＭｇの濃度のピークとなる濃度は、約５．００×１０１８ｃｍ−３である。
【００３３】
このように、電子走行層２１、電子供給層２２を形成する際の温度よりも高い温度で、ｐ−ＧａＮ層２３を形成することにより、歩留りを低下させることなく、ノーマリーオフとなるＨＥＭＴを得ることが可能である。
【００３４】
本実施の形態は、以上の検討結果に基づくものであり、試料Ｓ１に対応したＨＥＭＴを作製することにより、歩留りを低下させることなく、ノーマリーオフとなるＨＥＭＴを低コストで得ることができる。
【００３５】
（半導体装置）
次に、第１の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図８に示される構造のＨＥＭＴである。
【００３６】
具体的には、半導体等からなる基板１１１上に、核形成層１１２、バッファ層１１３、電子走行層１２１、電子供給層１２２が形成されている。これにより、電子走行層１２１と電子供給層１２２の界面近傍における電子走行層１２１には、２ＤＥＧ１２１ａが生成される。また、電子供給層１２２の上において、ゲート電極１３１が形成される領域には、ｐ−ＧａＮ層１２３が形成されている。また、電子供給層１２２の上には、ソース電極１３２及びドレイン電極１３３が形成されており、ゲート電極１３１は、ｐ−ＧａＮ層１２３の上に形成されている。尚、本願においては、電子走行層１２１を第１の半導体層と、電子供給層１２２を第２の半導体層と、ｐ−ＧａＮ層１２３を第３の半導体層と記載する場合がある。
【００３７】
基板１１１にはシリコン基板が用いられている。電子走行層１２１はＧａＮにより形成されており、電子供給層１２２はＡｌＧａＮにより形成されており、ｐ−ＧａＮ層１２３はｐ型となる不純物元素であるＭｇやＢｅ等がドープされたＧａＮにより形成されている。電子供給層１２２におけるｐ−ＧａＮ層１２３との界面近傍においては、ｐ−ＧａＮ層１２３に含まれるＭｇ等のｐ型となる不純物元素が拡散しており、Ｍｇ（マグネシウム）の濃度が水素（Ｈ）の濃度よりも高い領域が存在している。
【００３８】
本実施の形態における半導体装置は、電子供給層１２２におけるｐ−ＧａＮ層１２３との界面近傍において、ＨよりもＭｇの方が多い領域が存在しているため、ゲート電極１３１直下における２ＤＥＧ１２１ａを消失させることができる。これにより、本実施の形態における半導体装置においては、歩留りを低下させることなく、ノーマリーオフにすることができる。
【００３９】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について説明する。
【００４０】
最初に、図９（ａ）に示されるように、基板１１１の上に、核形成層１１２、バッファ層１１３、電子走行層１２１、電子供給層１２２、ｐ−ＧａＮ膜１２３ｔをＭＯＶＰＥによるエピタキシャル成長により順次積層形成する。
【００４１】
本実施の形態においては、基板１１１には、シリコン基板が用いられている。核形成層１１２は、Ａｌを含む有機金属材料であるトリメチルアルミニウム（ＴＭＡ）とアンモニア（ＮＨ３）を原料ガスとして供給し、基板温度１０００℃、成長圧力２０ｋＰａの条件で、ＡｌＮを厚さ約２００ｎｍ成長させることにより形成する。
【００４２】
バッファ層１１３は、Ｇａを含む有機金属材料であるトリメチルガリウム（ＴＭＧ）、ＴＭＡ、ＮＨ３を原料ガスとして供給し、基板温度１０００℃、成長圧力４０ｋＰａの条件で、ＡｌＧａＮを厚さ約５００ｎｍ成長させることにより形成する。尚、本実施の形態においては、バッファ層１１３は、組成比の異なる３層により形成されており、核形成層１１２が形成されている側から順に、Ａｌ０．８Ｇａ０．２Ｎ層、Ａｌ０．５Ｇａ０．５Ｎ層、Ａｌ０．２Ｇａ０．８Ｎ層となるように形成されている。このような組成比の異なる層により形成されるバッファ層１１３は、ＴＭＧとＴＭＡの供給量の比を変えることにより形成することができる。
【００４３】
電子走行層１２１は、ＴＭＧとＮＨ３を原料ガスとして供給し、基板温度１０００℃、成長圧力６０ｋＰａの条件で、ＧａＮを厚さ約１０００ｎｍ成長させることにより形成する。
【００４４】
電子供給層１２２は、ＴＭＧ、ＴＭＡ、ＮＨ３を原料ガスとして供給し、基板温度１０００℃、成長圧力４０ｋＰａの条件で、Ａｌ０．２Ｇａ０．８Ｎを厚さ約１０ｎｍ成長させることにより形成する。
【００４５】
ｐ−ＧａＮ膜１２３ｔは、ＴＭＧとＮＨ３を原料ガスとして供給し、最初に第１の成長工程として、基板温度１０３０℃、成長圧力６０ｋＰａの条件で、ＧａＮを厚さ約２５ｎｍ成長させる。この後、第２の成長工程として、基板温度１０００℃、成長圧力６０ｋＰａの条件で、ＧａＮを厚さ約２５ｎｍ成長させる。これにより、厚さが５０ｎｍのｐ−ＧａＮ膜１２３ｔを形成する。尚、ｐ−ＧａＮ膜１２３ｔを形成する際には、原料ガスとともに、シクロペンタンジエニルマグネシウム（ＣＰ２Ｍｇ）を供給することにより、ｐ型となる不純物元素であるＭｇをドープする。この際、ドープされるＭｇの濃度は、約４×１０１９ｃｍ−３である。
【００４６】
上記においては、ｐ−ＧａＮ膜１２３ｔを形成する際、最初に第１の成長工程として、厚さが約２５ｎｍの膜を基板温度１０３０℃で形成し、次に、第２の成長工程として、厚さが約２５ｎｍの膜を基板温度１０００℃で形成する場合について説明した。しかしながら、本実施の形態は、基板温度１０３０℃で、ｐ−ＧａＮ膜１２３ｔをすべて形成してもよい。即ち、第１の成長工程のみでｐ−ＧａＮ膜１２３ｔを形成してもよい。ｐ−ＧａＮ層１２３ｔを形成する際の基板温度が、電子走行層１２１及び電子供給層１２２を形成する際の基板温度よりも高い温度であれば、本実施の形態における効果が得られるものと推察される。
【００４７】
尚、ｐ−ＧａＮ膜１２３ｔにおける最表面の表面モフォロジーの観点からは、ｐ−ＧａＮ膜１２３ｔは、最初に基板温度１０３０℃で形成し、この後、基板温度を下げて基板温度１０００℃で形成する方が好ましい。また、上記においては、ｐ型となる不純物元素としてＭｇを用いた場合について説明したが、ｐ型となる不純物元素としてはＢｅを用いてもよい。この場合、原料ガスとともに、ビスシクロペンタジエニルベリリウム（ＭｅＣｐ２Ｂｅ）を供給することにより、ｐ型となる不純物元素であるＢｅをドープし、ｐ−ＧａＮ膜１２３ｔを形成する。
【００４８】
次に、図９（ｂ）に示されるように、ゲート電極１３１の直下となる領域にｐ−ＧａＮ層１２３を形成する。具体的には、ｐ−ＧａＮ膜１２３ｔの上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ｐ−ＧａＮ層１２３が形成される領域に、不図示のレジストパターンを形成する。この後、ＲＩＥ等によるドライエッチングにより、レジストパターンの形成されていない領域のｐ−ＧａＮ膜１２３ｔを除去し、電子供給層１２２を露出させることにより、ゲート電極１３１が形成される領域に、ｐ−ＧａＮ層１２３を形成する。この後、レジストパターンは有機溶剤等により除去する。
【００４９】
次に、図１０に示すように、ｐ−ＧａＮ層１２３の上にゲート電極１３１を形成し、電子供給層１２２の上にソース電極１３２及びドレイン電極１３３を形成する。これにより、本実施の形態における半導体装置を作製することができる。尚、ゲート電極１３１は、Ｎｉ／Ａｕによる金属積層膜により形成されており、ソース電極１３２及びドレイン電極１３３は、Ｔｉ／Ａｌによる金属積層膜により形成されている。本実施の形態においては、ｐ−ＧａＮ膜１２３ｔを成膜した後に、アニール等の熱処理を行っていないため、ｐ−ＧａＮ層１２３における表面モフォロジーは良好であり、トランジスタとしての信頼性及び歩留りは良好である。また、熱処理を行わないため、製造工程も簡略化され短時間で製造することができ、半導体装置を低コストで製造することができる。
【００５０】
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態は、電子供給層をＩｎＡｌＮにより形成した半導体装置である。具体的には、図１１に示されるように、電子走行層１２１の上に、ＩｎＡｌＮにより電子供給層２２２が形成されている。
【００５１】
本実施の形態における半導体装置の製造方法においては、電子供給層２２２を形成する際、基板温度は７００℃であり、ＴＭＩ（トリメチルインジウム）、ＴＭＡ、ＮＨ３を原料ガスとしてＭＯＶＰＥにより形成する。このように電子供給層２２２は、厚さが約１０ｎｍのＩｎ０．１７Ａｌ０．８３Ｎ層により形成されている。尚、上記以外の内容については、第１の実施の形態と同様である。
【００５２】
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
【００５３】
本実施の形態における半導体デバイスは、第１または第２の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図１２に基づき説明する。尚、図１２は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１または第２の実施の形態に示されているものとは、異なっている。
【００５４】
最初に、第１または第２の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。
【００５５】
次に、ゲート電極４４１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４４２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４４３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態におけるゲート電極４４１はゲート電極パッドであり、第１または第２の実施の形態におけるゲート電極１３１と接続されている。同様に、ソース電極４４２はソース電極パッドでありソース電極１３２と接続されており、ドレイン電極４４３はドレイン電極パッドでありドレイン電極１３３と接続されている。
【００５６】
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
【００５７】
また、本実施の形態における電源装置及び高周波増幅器は、第１または第２の実施の形態における半導体装置のいずれかを用いた電源装置及び高周波増幅器である。
【００５８】
図１３に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図１３に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図１３に示す例では３つ）４６８を備えている。図１３に示す例では、第１または第２の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
【００５９】
次に、図１４に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図１４に示す例では、パワーアンプ４７３は、第１または第２の実施の形態における半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図１４に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
【００６０】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００６１】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に、第１の半導体層を形成する工程と、
前記第１の半導体層の上に、第２の半導体層を形成する工程と、
前記第２の半導体層の上に、ｐ型となる不純物元素がドープされた第３の半導体層を形成する工程と、
前記第３の半導体層において、ゲート電極が形成される領域を除く領域の前記第３の半導体層を除去する工程と、
前記第３の半導体層の上に、前記ゲート電極を形成する工程と、
前記第２の半導体層に接し、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記第３の半導体層を形成する際の基板温度は、前記第１の半導体層及び前記第２の半導体層を形成する際の基板温度よりも、高いことを特徴とする半導体装置の製造方法。
（付記２）
基板の上に、第１の半導体層を形成する工程と、
前記第１の半導体層の上に、第２の半導体層を形成する工程と、
前記第２の半導体層の上に、ｐ型となる不純物元素がドープされた第３の半導体層を形成する工程と、
前記第３の半導体層において、ゲート電極が形成される領域を除く領域の前記第３の半導体層を除去する工程と、
前記第３の半導体層の上に、前記ゲート電極を形成する工程と、
前記第２の半導体層に接し、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記第３の半導体層を形成する工程は、第１の成長工程と前記第１の成長工程の後に行われる第２の成長工程とを含むものであって、
前記第１の成長工程における基板温度は、前記第２の成長工程における基板温度、前記第１の半導体層及び前記第２の半導体層を形成する際の基板温度のいずれの温度よりも、高いことを特徴とする半導体装置の製造方法。
（付記３）
前記第２の成長工程における前記基板の温度は、前記第１の半導体層及び前記第２の半導体層を形成する際の前記基板の温度と略同じであることを特徴とする付記２に記載の半導体装置の製造方法。
（付記４）
前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層は、ＭＯＶＰＥにより形成されるものであることを特徴とする付記１から３のいずれかに記載の半導体装置の製造方法。
（付記５）
前記ｐ型となる不純物元素は、ＭｇまたはＢｅであることを特徴とする付記１から４のいずれかに記載の半導体装置の製造方法。
（付記６）
前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から５のいずれかに記載の半導体装置の製造方法。
（付記７）
前記第３の半導体層は、ＧａＮを含む材料にｐ型となる不純物元素がドープされていることを特徴とする付記１から６のいずれかに記載の半導体装置の製造方法。
（付記８）
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から７のいずれかに記載の半導体装置の製造方法。
（付記９）
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成された第３の半導体層と、
前記第３の半導体層の上に形成されたゲート電極と、
前記第２の半導体層に接して形成されたソース電極及びドレイン電極と、
を有し、
前記第３の半導体層は、ｐ型となる不純物元素がドープされた半導体材料により、前記ゲート電極の直下となる領域に形成されており、
前記第２の半導体層には、前記ｐ型となる不純物元素の濃度が、水素の濃度よりも高い領域が存在していることを特徴とする半導体装置。
（付記１０）
前記第３の半導体層は、ＧａＮを含む材料にｐ型となる不純物元素がドープされていることを特徴とする付記９に記載の半導体装置。
（付記１１）
前記ｐ型となる不純物元素は、ＭｇまたはＢｅであることを特徴とする付記９または１０に記載の半導体装置。
（付記１２）
前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記９から１１のいずれかに記載の半導体装置。
（付記１３）
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記９から１２のいずれかに記載の半導体装置。
（付記１４）
前記基板は、シリコン基板であることを特徴とする付記９から１３のいずれかに記載の半導体装置。
（付記１５）
前記基板と前記第１の半導体層との間には、ＡｌＧａＮを含む材料によりバッファ層が形成されていることを特徴とする付記９から１４のいずれかに記載の半導体装置。
（付記１６）
付記９から１５のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記１７）
付記９から１５のいずれかに記載の半導体装置を有することを特徴とする増幅器。
【符号の説明】
【００６２】
１１        基板
１２        核形成層
１３        バッファ層
２１        電子走行層（第１の半導体層）
２２        電子供給層（第２の半導体層）
２３        ｐ−ＧａＮ層（第３の半導体層）
１１１      基板
１１２      核形成層
１１３      バッファ層
１２１      電子走行層（第１の半導体層）
１２１ａ    ２ＤＥＧ
１２２      電子供給層（第２の半導体層）
１２３      ｐ−ＧａＮ層（第３の半導体層）
１３１      ゲート電極
１３２      ソース電極
１３３      ドレイン電極
【図１】
2014183124.tif 000003
【図２】
2014183124.tif 000004
【図３】
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【図６】
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【図７】
2014183124.tif 000007
【図８】
2014183124.tif 000008
【図９】
2014183124.tif 000009
【図１０】
2014183124.tif 000010
【図１１】
2014183124.tif 000011
【図１２】
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【図１３】
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【図１４】
2014183124.tif 000014
【図４】
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【図５】
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