(57)【要約】【課題】メモリセルの抵抗状態の変動を抑制できる半導体記憶装置を提供する。【解決手段】一の実施の形態に係る半導体記憶装置は、可変抵抗素子を含む複数のメモリセルと、メモリセルに印加する電圧を制御する制御回路とを備える。可変抵抗素子は、基材として酸化シリコンを含む。制御回路は、可変抵抗素子をセット状態に変化させるセット動作時に、選択メモリセルに第１の極性のセット電圧を印加するよう構成される。制御回路は、可変抵抗素子をリセット状態に変化させるリセット動作時に、選択メモリセルに第１の極性とは逆の第２の極性のリセット電圧を印加するとともに、リセット電圧に満たない電圧が印加された非選択メモリセルに対し第１の極性のキャンセル電圧を印加するよう構成される。セット電圧の電圧値及び電圧印加時間と、キャンセル電圧の電圧値及び電圧印加時間とは、所定の関係を有する。【選択図】図１３
2014175034.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１配線と、
前記第１配線に交差するように延びる複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され可変抵抗素子を含む複数のメモリセルと、
前記メモリセルに印加する電圧を制御する制御回路とを備え、
前記可変抵抗素子は、基材として酸化シリコンを含み、
前記制御回路は、前記可変抵抗素子を第１の電圧で導通するセット状態に変化させるセット動作時に、選択メモリセルに第１の極性のセット電圧を印加するよう構成されるとともに、
前記制御回路は、前記可変抵抗素子を前記第１の電圧よりも大きい第２の電圧で導通するリセット状態に変化させるリセット動作時に、前記選択メモリセルに前記第１の極性とは逆の第２の極性のリセット電圧を印加するとともに、前記リセット電圧に満たない電圧が印加された非選択メモリセルに対し前記第１の極性のキャンセル電圧を印加するよう構成されており、
前記セット電圧の電圧値（Ｖｓ）及び電圧印加時間（Ｔｓ）と、前記キャンセル電圧の電圧値（Ｖｃａｎｃｅｌ）及び電圧印加時間（Ｔｃａｎｃｅｌ）との関係は、
2014175034.tif 000010
となる（Ａ＝１０００）
ことを特徴とする半導体記憶装置。
【請求項２】
複数の第１配線と、
前記第１配線に交差するように延びる複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され可変抵抗素子を含む複数のメモリセルと、
前記メモリセルに印加する電圧を制御する制御回路とを備え、
前記可変抵抗素子は、基材としてシリコンを含み、
前記制御回路は、前記可変抵抗素子を第１の電圧で導通するセット状態に変化させるセット動作時に、選択メモリセルに第１の極性のセット電圧を印加するよう構成されるとともに、
前記制御回路は、前記可変抵抗素子を前記第１の電圧よりも大きい第２の電圧で導通するリセット状態に変化させるリセット動作時に、前記選択メモリセルに前記第１の極性とは逆の第２の極性のリセット電圧を印加するとともに、前記リセット電圧に満たない電圧が印加された非選択メモリセルに対し前記第１の極性のキャンセル電圧を印加するよう構成されており、
前記セット電圧の電圧値（Ｖｓ）及び電圧印加時間（Ｔｓ）と、前記キャンセル電圧の電圧値（Ｖｃａｎｃｅｌ）及び電圧印加時間（Ｔｃａｎｃｅｌ）との関係は、
2014175034.tif 000011
となる（Ａ＝６１００）
ことを特徴とする半導体記憶装置。
【請求項３】
前記制御回路は、前記キャンセル電圧を印加した前記非選択メモリセルに対し、前記第２の極性であり、且つ、電圧値又は電圧印加時間の少なくともいずれか一方が前記リセット電圧よりも小さく設定される弱リセット電圧を印加するよう構成されている
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記制御回路は、前記リセット電圧印加時に、選択第１配線に第１リセット電圧、選択第２配線に第２リセット電圧、非選択第１配線及び非選択第２配線に第３リセット電圧を印加するとともに、前記キャンセル電圧印加時に、選択第１配線に第１キャンセル電圧、選択第２配線に第２キャンセル電圧、非選択第１配線及び非選択第２配線に第３キャンセル電圧を印加するよう構成されており、
前記第３リセット電圧及び前記第３キャンセル電圧は、同一の電圧値である
ことを特徴とする請求項１乃至３のいずれか記載の半導体記憶装置。
【請求項５】
前記キャンセル電圧の電圧値は、前記セット電圧の電圧値よりも小さい
ことを特徴とする請求項１乃至４のいずれか記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、可変抵抗素子の抵抗値の変化によりデータを記憶するメモリセルを配列してなる半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。
【０００３】
抵抗変化メモリ装置のメモリセルアレイは、可変抵抗素子を含むメモリセルをビット線及びワード線の交差部に配置する。このようなメモリセルアレイでは、可変抵抗素子の有する特性を利用してメモリセルの選択を行うことができる。また、ビット線及びワード線を交互に積層させ、メモリセルアレイを三次元的に積層配列することで、高密度メモリセルアレイを実現することもできる。
【０００４】
選択メモリセルに対し電圧印加動作を実行して抵抗状態を変化させる場合、メモリセルアレイ内の他の非選択メモリセルに対しても電圧が印加されることがある。この電圧により非選択メモリセルの抵抗状態が影響を受け、非選択メモリセルに保持されているデータが変化するおそれがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−２０３９２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、メモリセルの抵抗状態の変動を抑制できる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
一の実施の形態に係る半導体記憶装置は、
複数の第１配線と、
前記第１配線に交差するように延びる複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され可変抵抗素子を含む複数のメモリセルと、
前記メモリセルに印加する電圧を制御する制御回路とを備え、
前記可変抵抗素子は、基材として酸化シリコンを含み、
前記制御回路は、前記可変抵抗素子を第１の電圧で導通するセット状態に変化させるセット動作時に、選択メモリセルに第１の極性のセット電圧を印加するよう構成されるとともに、
前記制御回路は、前記可変抵抗素子を前記第１の電圧よりも大きい第２の電圧で導通するリセット状態に変化させるリセット動作時に、前記選択メモリセルに前記第１の極性とは逆の第２の極性のリセット電圧を印加するとともに、前記リセット電圧に満たない電圧が印加された非選択メモリセルに対し前記第１の極性のキャンセル電圧を印加するよう構成されており、
前記セット電圧の電圧値（Ｖｓ）及び電圧印加時間（Ｔｓ）と、前記キャンセル電圧の電圧値（Ｖｃａｎｃｅｌ）及び電圧印加時間（Ｔｃａｎｃｅｌ）との関係は、
2014175034.tif 000003
となる（Ａ＝１０００）。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る半導体記憶装置のブロック図である。
【図２】メモリセルアレイ１の一部の斜視図である。
【図３】図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図４】メモリセルアレイ１及びその周辺回路の回路図である。
【図５】メモリセルの動作方法を説明する図である。
【図６】メモリセルのデータ保持状態を説明する図である。
【図７】第１の実施の形態のセット動作時における電圧印加状態を示す図である。
【図８】第１の実施の形態のセット動作時における電圧波形図である。
【図９】第１の実施の形態のリセット動作時における電圧印加状態を示す図である。
【図１０】第１の実施の形態のリセット動作時における電圧波形図である。
【図１１】第１の実施の形態の半選択メモリセルのデータ保持状態を説明する図である。
【図１２】第１の実施の形態のリセット動作時及びキャンセル動作時における電圧印加状態を示す図である。
【図１３】第１の実施の形態のリセット動作及びキャンセル動作時における電圧波形図である。
【図１４】第１の実施の形態の動作時における電圧印加時間と電圧値との関係を示すグラフである。
【図１５】第１の実施の形態の動作時における係数と膜厚との関係を示すグラフである。
【図１６】第１の実施の形態の動作時におけるメモリセルの状態を説明する図である。
【図１７】第１の実施の形態の動作の効果を説明するグラフである。
【図１８】他の例の動作時における電圧印加時間と電圧値との関係を示すグラフである。
【図１９】他の例の動作時における係数と膜厚との関係を示すグラフである。
【図２０】第２の実施の形態のリセット動作時、キャンセル動作時、及び負電圧印加動作時における電圧印加状態を示す図である。
【図２１】第２の実施の形態のリセット動作時、キャンセル動作時、及び負電圧印加動作時における電圧印加状態を示す図である。
【図２２】第２の実施の形態のリセット動作、キャンセル動作時、及び負電圧印加動作時における電圧波形図である。
【図２３】第３の実施の形態のリセット動作時及びキャンセル動作時における電圧印加状態を示す図である。
【発明を実施するための形態】
【０００９】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して重複する説明を省略する。
【００１０】
［全体構成］
図１は、本発明の第１の実施の形態に係る不揮発性メモリの構成を示すブロック図である。この不揮発性メモリは、後述する可変抵抗素子ＶＲを使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。
【００１１】
メモリセルアレイ１のビット線ＢＬには、メモリセルアレイ１のビット線ＢＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うために、ビット線ＢＬの電圧を制御するカラム制御回路２が電気的に接続されている。また、メモリセルアレイ１のワード線ＷＬには、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うために、ワード線ＷＬの電圧を制御するロウ制御回路３が電気的に接続されている。
【００１２】
［メモリセルアレイ１］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が、半導体基板Ｓの表面に平行なＹ方向に配設される。ワード線ＷＬと交差するように複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が、半導体基板Ｓの表面に平行なＸ方向に配設される。ワード線ＷＬ０〜ＷＬ２とビット線ＢＬ０〜ＢＬ２との各交差部には、両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＮ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
【００１３】
［メモリセルＭＣ］
図３に示すように、メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの間に可変抵抗素子ＶＲが接続された回路である。可変抵抗素子ＶＲのＺ方向の上下には、バリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２が配置される。電極ＥＬ１上には可変抵抗素子ＶＲが配置され、可変抵抗素子ＶＲ上には電極ＥＬ２が配置されている。電極ＥＬ２の電極材料としては、伝導フィラメントを構成する金属元素を含むものが用いられる。電極ＥＬ２に用いられる金属元素としては、例えば、Ａｇ、Ｎｉ、Ｃｏ、Ａｌ、Ｚｎ、Ｔｉ、Ｔａ、Ｃｕ等を選択することができる。電極ＥＬ２には、さらに、不純物がドープされたシリコン、Ｗ、Ｔｉ、ＴｉＮｘ、ＴｉＳｉｘ、ＴｉＳｉｘＮｙ、Ｔａ、ＴａＮｘ、ＴａＳｉｘＮｙが積層されていてもよい。電極ＥＬ１としては、種々の金属元素を用いることができるが、例えば、不純物がドープされたシリコン、Ｗ、Ｔｉ、ＴｉＮｘ、ＴｉＳｉｘ、ＴｉＳｉｘＮｙ、Ｔａ、ＴａＮｘ、ＴａＳｉｘＮｙや、これらの積層構造から選択することができる。
【００１４】
［可変抵抗素子］
可変抵抗素子ＶＲとしては、電圧印加によって、電界、電流、熱、化学エネルギー等を介して抵抗値を変化させることができる物質が用いられる。可変抵抗素子ＶＲは、例えば、基材として酸化シリコン（ＳｉＯｘ）を含む膜からなる。具体的には、酸化シリコン（ＳｉＯｘ）の単層膜、又は酸化シリコン（ＳｉＯｘ）と半導体や絶縁体とが積層された構造からなる。酸化シリコン（ＳｉＯｘ）に積層される半導体や絶縁体としてはシリコン（Ｓｉ）や酸化ハフニウム（ＨｆＯｘ）等が用いられる。後述するように、本実施の形態の可変抵抗素子ＶＲは、状態により印加電圧に対する電流電圧特性が異なる。これを利用して、可変抵抗素子ＶＲを選択素子として用いることができる。
【００１５】
［メモリセルアレイ及びその周辺回路］
図４は、メモリセルアレイ１及びその周辺回路の回路図である。各ビット線ＢＬの一端はカラム制御回路２の一部であるカラム系周辺回路２ａに接続されている。また、各ワード線ＷＬの一端はロウ制御回路３の一部であるロウ系周辺回路３ａに接続されている。このカラム系周辺回路２ａ及びロウ系周辺回路３ａにより、ビット線ＢＬ及びワード線ＷＬに対して動作に必要な電圧が供給される。カラム系周辺回路２ａ及びロウ系周辺回路３ａには、ビット線ＢＬ及びワード線ＷＬの動作制御に必要な異なる機能をそれぞれ付加することが可能である。
【００１６】
以下、メモリセルＭＣに対してビット線ＢＬが高電圧、ワード線ＷＬが低電圧となるように電圧が印加されている場合、正の極性（第１の極性）の電圧が印加されていると称し、メモリセルＭＣに対してビット線ＢＬが低電圧、ワード線ＷＬが高電圧となるように電圧が印加されている場合、負の極性（第２の極性）の電圧が印加されていると称することがある。この場合、メモリセルＭＣに対して正の極性に印加された電圧は正の電圧として示され、メモリセルに対して負の極性に印加された電圧は負の電圧として示される。
【００１７】
［メモリセルの動作］
図５は、可変抵抗素子ＶＲを含むメモリセルＭＣの動作方法を説明する図である。
【００１８】
選択メモリセルＭＣの可変抵抗素子ＶＲに所定の電圧を所定時間印加することにより、選択メモリセルＭＣの可変抵抗素子ＶＲが所定の電圧よりも低い電圧で導通するセット状態へと変化する。以下、この可変抵抗素子ＶＲをセット状態へ変化させる動作をセット動作という。セット状態は、電極ＥＬ１、ＥＬ２を接続する伝導フィラメントＦの一部が切断した状態である。
【００１９】
一方、選択メモリセルＭＣの可変抵抗素子ＶＲに所定の電圧を所定時間印加することにより、選択メモリセルＭＣの可変抵抗素子ＶＲが所定の電圧よりも高い電圧で導通するリセット状態へと変化する。以下、この可変抵抗素子ＶＲをリセット状態へ変化させる動作をリセット動作という。リセット状態は、伝導フィラメントＦの切断距離が、セット状態よりも長い状態である。
【００２０】
読み出し動作時には、選択メモリセルＭＣの可変抵抗素子ＶＲに所定の読み出し電圧を印加する。これにより、電極ＥＬ１側に向けて伝導フィラメントＦが伸びるが、セット状態とリセット状態とでは、伝導フィラメントＦが電極ＥＬ１に接続する電圧が異なる。その違いを利用して、選択メモリセルＭＣの状態を読み出すことができる。
【００２１】
図６は、メモリセルのデータ保持状態を説明する図である。図６は、可変抵抗素子ＶＲのセット状態とリセット状態の電気的特性を示している。図６は、電極ＥＬ２としてＡｇを用い、可変抵抗素子ＶＲの基材として酸化シリコン（ＳｉＯｘ）を用いた場合の例である。図６には、セット状態の電流電圧特性が破線で示されており、リセット状態の電流電圧特性が実線で示されている。
【００２２】
メモリセルＭＣがセット状態の場合、電圧Ｖｔｈ＿ｓ以上の電圧を印加すると、電流が多く流れる。一方、メモリセルＭＣがリセット状態の場合、電圧Ｖｔｈ＿ｒ以上の電圧を印加すると、電流が多く流れる。この場合、電圧Ｖｔｈ＿ｓは電圧Ｖｔｈ＿ｒより小さく、Ｖｔｈ＿ｓ≦Ｖｒｅａｄ＜Ｖｔｈ＿ｒを満たす電圧Ｖｒｅａｄを読み出し電圧とすれば、セット状態とリセット状態とで読み出し電圧Ｖｒｅａｄ印加時の電流には大きな差が生じる。この電流差に基づき、メモリセルＭＣの抵抗状態をデータとして読み出す。
【００２３】
ここで、読み出し動作時の印加電圧の制御により、読み出し動作時に非選択のメモリセルＭＣには電圧Ｖｔｈ＿ｓより小さい電圧が印加されるようにすることができる。これにより、非選択メモリセルＭＣには非常に小さな電流しか流れず、メモリセルＭＣに選択素子としての機能を持たせることができる。
【００２４】
次に、メモリセルＭＣに対するセット動作及びリセット動作の詳細な説明を行う。
【００２５】
［セット動作］
以下、図７及び図８を参照して、本実施の形態に係るセット動作を説明する。ここで、本実施の形態におけるセット動作は、選択メモリセルＭＣに対し正の極性のセット電圧を印加して、可変抵抗素子ＶＲをセット状態へ変化させる動作であるものとする。以下、セット動作について説明する。
【００２６】
図７は、本実施の形態のセット動作時における電圧印加状態を示す図である。図７は、１層のメモリセルアレイ１に対してセット動作を実行する場合の電圧印加状態を示している。図８は、本実施の形態のセット動作時におけるメモリセルＭＣに印加される電圧波形図である。本実施の形態では、選択ビット線ＢＬ０及び選択ワード線ＷＬ２に接続されたメモリセルＭＣ２０を選択メモリセルＭＣとしてセット動作を実行する例を説明する。また、以下の説明では、選択ビット線ＢＬ０又は選択ワード線ＷＬ２のいずれか一方に接続されたメモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００を半選択メモリセルＭＣといい、選択ビット線ＢＬ０及び選択ワード線ＷＬ２のいずれにも接続されないメモリセルＭＣ１１、ＭＣ１２、ＭＣ０１、ＭＣ０２を非選択メモリセルＭＣというものとする。
【００２７】
図７に示すように、選択ビット線ＢＬ０には、リセット状態の可変抵抗素子ＶＲをセット状態に変更することができるセット電圧Ｖｓが印加される。選択ワード線ＷＬ２の電位は０Ｖとする。非選択ビット線ＢＬ１、ＢＬ２には、セット電圧Ｖｓの半分の電圧Ｖｓ／２が印加される。また、非選択ワード線ＷＬ０、ＷＬ１には、セット電圧Ｖｓの半分の電圧Ｖｓ／２が印加される。これらの電圧の印加時間は、セット電圧印加時間Ｔｓである。以下、電圧の印加時間（電圧パルス幅）とは、所定の配線に印加される電圧が、所望の値の半分を上回った時間から、所望の値の半分を下回る時間までのことをいうものとする。例えば、セット動作時のセット電圧印加時間は、選択ビット線ＢＬ０の電圧が電圧Ｖｓ／２を上回った時から、電圧Ｖｓ／２を下回った時までの時間を基に算出する。
【００２８】
図８に示すように、セット動作時の電圧印加により、選択メモリセルＭＣ２０には、セット動作に必要な正の極性のセット電圧Ｖｓが印加される。これにより、選択メモリセルＭＣ２０は、リセット状態の可変抵抗素子ＶＲがセット状態に変更される。また、半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００には、正の極性の電圧Ｖｓ／２が印加される。この電圧Ｖｓ／２では、半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００にはセット動作が生じないため、半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００は、セット動作前の状態のまま保たれる。非選択メモリセルＭＣ１１、ＭＣ１２、ＭＣ０１、ＭＣ０２には電圧が印加されないため、非選択メモリセルＭＣ１１、ＭＣ１２、ＭＣ０１、ＭＣ０２は、セット動作前の状態のまま保たれる。
【００２９】
ところで、この半導体記憶装置においてセット動作を確実に実行するためには、図６に示す電圧Ｖｔｈ＿ｓと電圧Ｖｔｈ＿ｒとが数１の関係にあることが必要となる。
［数１］
０．５×Ｖｔｈ＿ｒ＜Ｖｔｈ＿ｓ
【００３０】
セット動作に必要な電圧Ｖｓは、リセット状態の選択メモリセルＭＣの可変抵抗素子ＶＲ内に伝導フィラメントＦを形成して電極ＥＬ１、ＥＬ２間を導通状態とするための電圧である。この電圧は、図６に示すリセット状態のメモリセルが導通する電圧Ｖｔｈ＿ｒと等しい。
上述のように、セット動作時の半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００には、電圧Ｖｓ／２（＝電圧Ｖｔｈ＿ｒ／２）が印加される。半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００がセット状態であった場合、この電圧Ｖｓ／２が電圧Ｖｔｈ＿ｓを超えていると、半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００が導通する。その結果、メモリセルアレイ内に大きな電流が流れ、選択メモリセルＭＣ以外での消費電流が増大してしまう。
【００３１】
しかし、数１の関係が満たされていれば、セット動作時に半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００に印加される電圧Ｖｓ／２が電圧Ｖｔｈ＿ｓを超えることはない。そのため、半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００は導通せず、確実にセット動作を実行することができる。
【００３２】
［リセット動作］
以下、図９及び図１０を参照して、本実施の形態に係るリセット動作を説明する。ここで、本実施の形態におけるリセット動作は、選択メモリセルＭＣに対し負の極性のリセット電圧を印加して、可変抵抗素子ＶＲをリセット状態へ変化させる動作であるものとする。以下、リセット動作について説明する。
【００３３】
図９は、本実施の形態のリセット動作時における電圧印加状態を示す図である。図１０は、本実施の形態のリセット動作時におけるメモリセルＭＣに印加される電圧波形図である。本実施の形態では、選択ビット線ＢＬ０及び選択ワード線ＷＬ２に接続されたメモリセルＭＣ２０を選択メモリセルＭＣとしてリセット動作を実行する例を説明する。
【００３４】
図９に示すように、選択ワード線ＷＬ２には、セット状態の可変抵抗素子ＶＲをリセット状態に変更することができるリセット電圧Ｖｒが印加される。選択ビット線ＢＬ０の電位は０Ｖとする。非選択ビット線ＢＬ１、ＢＬ２には、リセット電圧Ｖｒの半分の電圧Ｖｒ／２が印加される。また、非選択ワード線ＷＬ０、ＷＬ１には、リセット電圧Ｖｒの半分の電圧Ｖｒ／２が印加される。これらの電圧の印加時間は、リセット電圧印加時間Ｔｒである。
【００３５】
図１０に示すように、リセット動作時の電圧印加により、選択メモリセルＭＣ２０には、リセット動作に必要な負の極性のリセット電圧−Ｖｒが印加される。これにより、選択メモリセルＭＣ２０は、セット状態の可変抵抗素子ＶＲがリセット状態に変更される。また、半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００には、負の極性の電圧−Ｖｒ／２が印加される。この電圧−Ｖｒ／２では、半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００にはリセット動作が生じない。非選択メモリセルＭＣ１１、ＭＣ１２、ＭＣ０１、ＭＣ０２には電圧が印加されないため、非選択メモリセルＭＣ１１、ＭＣ１２、ＭＣ０１、ＭＣ０２は、リセット動作前の状態のまま保たれる。
【００３６】
次に、リセット動作時の問題について説明する。図１１は、リセット動作時における、半選択メモリセルＭＣのデータ保持状態を説明する図である。
【００３７】
上述のように、リセット動作時には、半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００には、負の極性の電圧−Ｖｒ／２が印加される。セット状態の可変抵抗素子ＶＲに、この負の極性の電圧−Ｖｒ／２が印加されると、完全なリセット動作は生じないものの、若干の状態変化が生じる場合がある。以下、可変抵抗素子ＶＲに負の極性の電圧−Ｖｒ／２が印加されたことによる状態変化のことを、ディスターブと称することがある。
【００３８】
図１１に示すように、セット状態の可変抵抗素子ＶＲに負の極性の電圧を印加した場合、可変抵抗素子ＶＲが導通する電圧が変化する。通常のセット状態の可変抵抗素子ＶＲに何も電圧が印加されない場合（印加電圧０Ｖ）、セット状態の可変抵抗素子ＶＲが導通する電圧は、電圧Ｖｔｈ＿ｓである。また、負の極性のリセット電圧−Ｖｒが印加されると、セット状態の可変抵抗素子ＶＲに対してリセット動作が行われ、可変抵抗素子ＶＲが導通する電圧はリセット状態の電圧Ｖｔｈ＿ｒとなる。
【００３９】
ここで、セット状態の可変抵抗素子ＶＲに、リセット電圧−Ｖｒに満たない負の極性の電圧（例えば、電圧−Ｖｒ／３、電圧−２Ｖｒ／３）が印加された場合でも、可変抵抗素子ＶＲが導通する電圧が変化する。これにより、電圧Ｖｔｈ＿ｓが変化して、図６に示す読み出し電圧Ｖｒｅａｄを超えると、読み出し動作を実行することが不可能になるおそれがある。このように、半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００の可変抵抗素子ＶＲに負の極性の電圧−Ｖｒ／２が印加された場合、ディスターブが生じる。
【００４０】
これに対し、本実施の形態の半導体記憶装置では、以下に説明するキャンセル動作を実行して、半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００の可変抵抗素子ＶＲのディスターブを解消する。以下、図１２及び図１３を参照して、本実施の形態に係るキャンセル動作について説明する。
【００４１】
［キャンセル動作］
ここで、本実施の形態におけるキャンセル動作は、リセット動作後の半選択メモリセルＭＣに対し正の極性のキャンセル電圧を印加して、可変抵抗素子ＶＲのディスターブを解消させる動作である。可変抵抗素子ＶＲに対し、リセット電圧−Ｖｒに満たない負の極性の電圧が印加されると、可変抵抗素子ＶＲが導通する電圧が高くなるように変化する（ディスターブ）。このディスターブを受けた可変抵抗素子ＶＲに対して、正の極性のキャンセル電圧を印加する動作によって、可変抵抗素子ＶＲが導通する電圧を低くすることができる。以下、キャンセル動作について説明する。
【００４２】
図１２は、本実施の形態のリセット動作時及びキャンセル動作時における電圧印加状態を示す図である。本実施の形態のキャンセル動作は、図１２に示す動作を順に実行する。図１３は、本実施の形態のリセット動作時及びキャンセル動作時におけるメモリセルＭＣに印加される電圧波形図である。本実施の形態では、選択ビット線ＢＬ０及び選択ワード線ＷＬ２に接続されたメモリセルＭＣ２０を選択メモリセルＭＣとしてリセット動作を実行し、半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００に対してキャンセル動作を実行する例を説明する。
【００４３】
図１２に示すリセット動作時の電圧印加状態は、図９に示す電圧印加状態と同様であるため、その説明を省略する。
【００４４】
本実施の形態のキャンセル動作では、まず半選択メモリセルＭＣ２１、ＭＣ２２に可変抵抗素子ＶＲのディスターブを解消させるキャンセル動作１を実行する。その後、半選択メモリセルＭＣ１０、ＭＣ００に可変抵抗素子ＶＲのディスターブを解消させるキャンセル動作２を実行する。この順番は任意に変更可能である。
【００４５】
図１２に示すように、キャンセル動作１では、ビット線ＢＬ０、ＢＬ１、ＢＬ２には、可変抵抗素子ＶＲのディスターブを解消させることのできるキャンセル電圧Ｖｃａｎｃｅｌが印加される。ワード線ＷＬ０の電位は０Ｖとする。また、ワード線ＷＬ１、ＷＬ２には、キャンセル電圧Ｖｃａｎｃｅｌが印加される。これらの電圧の印加時間は、キャンセル電圧印加時間Ｔｃａｎｃｅｌである。
【００４６】
図１３に示すように、キャンセル動作１時の電圧印加により、半選択メモリセルＭＣ２１、ＭＣ２２には、キャンセル動作に必要な正の極性のキャンセル電圧Ｖｃａｎｃｅｌが印加される。これにより、半選択メモリセルＭＣ２１、ＭＣ２２は、可変抵抗素子ＶＲのディスターブが解消される。つまり、可変抵抗素子ＶＲが導通する電圧を通常の電圧Ｖｔｈ＿ｓ程度に下げることができる。
【００４７】
ここで、選択メモリセルＭＣ２０には、正の極性のキャンセル電圧Ｖｃａｎｃｅｌが印加される。しかし、リセット動作が完全に終了した選択メモリセルＭＣ２０に対してキャンセル電圧Ｖｃａｎｃｅｌが印加されたとしても、リセット状態には変化が生じず、選択メモリセルＭＣ２０に悪影響はない。また、半選択メモリセルＭＣ１０、ＭＣ００、及び非選択メモリセルＭＣ１１、ＭＣ１２、ＭＣ０１、ＭＣ０２には電圧が印加されないため、これらのメモリセルＭＣは、キャンセル動作１前の状態のまま保たれる。
【００４８】
次に、図１２に示すように、キャンセル動作２では、ビット線ＢＬ０に、可変抵抗素子ＶＲのディスターブを解消させることのできるキャンセル電圧Ｖｃａｎｃｅｌが印加される。ビット線ＢＬ１、ＢＬ２、及びワード線ＷＬ０、ＷＬ１、ＷＬ２の電位は０Ｖとする。この電圧の印加時間は、キャンセル電圧印加時間Ｔｃａｎｃｅｌである。
【００４９】
図１３に示すように、キャンセル動作２時の電圧印加により、半選択メモリセルＭＣ１０、ＭＣ００には、キャンセル動作に必要な正の極性のキャンセル電圧Ｖｃａｎｃｅｌが印加される。これにより、半選択メモリセルＭＣ１０、ＭＣ００は、可変抵抗素子ＶＲのディスターブが解消される。つまり、可変抵抗素子ＶＲが導通する電圧を通常の電圧Ｖｔｈ＿ｓ程度に下げることができる。
【００５０】
ここで、選択メモリセルＭＣ２０には、正の極性のキャンセル電圧Ｖｃａｎｃｅｌが印加される。しかし、リセット動作が完全に終了した選択メモリセルＭＣ２０に対してキャンセル電圧Ｖｃａｎｃｅｌが印加されたとしても、リセット状態には変化が生じず、選択メモリセルＭＣ２０に悪影響はない。また、半選択メモリセルＭＣ２１、ＭＣ２２、及び非選択メモリセルＭＣ１１、ＭＣ１２、ＭＣ０１、ＭＣ０２には電圧が印加されないため、これらのメモリセルＭＣは、キャンセル動作２前の状態のまま保たれる。
【００５１】
なお、キャンセル動作時に半選択メモリセルＭＣに印加されるキャンセル電圧Ｖｃａｎｃｅｌは、セット動作時に選択メモリセルＭＣに印加されるセット電圧Ｖｓｅｔよりも小さい値に設定される。半選択メモリセルＭＣにリセット状態のメモリセルＭＣが含まれていた場合、キャンセル電圧Ｖｃａｎｃｅｌがセット電圧Ｖｓｅｔより大きいと、リセット状態の半選択メモリセルＭＣに誤ってセット動作が生じてしまうからである。そのため、キャンセル動作時に半選択メモリセルＭＣに印加されるキャンセル電圧Ｖｃａｎｃｅｌは、セット動作時に選択メモリセルＭＣに印加されるセット電圧Ｖｓｅｔよりも小さい値に設定される。
【００５２】
［キャンセル電圧値及びキャンセル電圧印加時間の制御］
本実施の形態において、上述のキャンセル動作を実行するとともに、キャンセル電圧値及びキャンセル電圧印加時間を、以下に説明するように制御する。メモリセルＭＣの状態変化は、電圧値と電圧印加時間の両方によって制御される。本実施形態において、ディスターブを受けた可変抵抗素子ＶＲの導通電圧の変動を、十分に解消するために必要なキャンセル電圧値及びキャンセル電圧印加時間の条件について説明する。
【００５３】
今般、発明者らの知見により、伝導フィラメントＦが可変抵抗素子ＶＲ内で所定距離だけ伸びるために必要な電圧Ｖｔｈと時間Ｔｔｈとの関係が、以下の数２で表されることが見出された。
［数２］
2014175034.tif 000004
【００５４】
ここで、ｔ［ｎｍ］は、伝導フィラメントＦの先端と対向する電極との間の距離である。また、電圧Ｖｔｈの単位は［Ｖ］であり、時間Ｔｔｈの単位は［ｓｅｃ］である。Ｋの単位は［ｎｍ／Ｖ］であり、Ａの単位は［ｓｅｃ］である。この数２は、伝導フィラメントＦがある距離ｔだけ伸びるために必要な電圧Ｖｔｈ及び電圧印加時間Ｔｔｈの関係を示している。この数２は、可変抵抗素子ＶＲに印加される電圧Ｖｔｈが大きくなると、可変抵抗素子ＶＲ内の伝導フィラメントＦが伸びて電極に到達する時間Ｔｔｈが指数関数的に減少することを示している。
【００５５】
図１４は、酸化シリコンを可変抵抗素子ＶＲの基材として採用し、膜厚ｔを２．８ｎｍ、温度を２８℃に設定した場合に、膜厚ｔの分だけ伝導フィラメントＦが伸びるために必要な電圧Ｖｔｈと電圧印加時間Ｔｔｈとを表すグラフである。図１５は、酸化シリコンを可変抵抗素子ＶＲの基材として採用し、膜厚ｔを変更した場合の係数Ｋの値を表すグラフである。図１４に示すように、酸化シリコンを可変抵抗素子ＶＲの基材とした場合に、数２を満たしていることがわかる。なお、本実施の形態において、各係数の値は、Ｋ＝１／０．０８、Ａ＝１０００である。
【００５６】
ここで、数２を変形して、数３を得ることができる。
［数３］
2014175034.tif 000005
【００５７】
この数３は、伝導フィラメントＦが可変抵抗素子ＶＲ内で伸びる距離ｔが、電圧値Ｖｔｈと電圧印加時間Ｔｔｈとに依存していることを表している。
【００５８】
次に、図１６を参照して、可変抵抗素子ＶＲがリセット状態、セット状態、及びディスターブを受けた状態について説明する。図１６は、メモリセルＭＣの各状態を説明する模式図である。可変抵抗素子ＶＲ内の伝導フィラメントＦの先端と電極ＥＬ１との距離が、前述の伝導フィラメントＦが可変抵抗素子ＶＲ内で伸びる距離ｔに対応する。
【００５９】
メモリセルＭＣ内の可変抵抗素子ＶＲがリセット状態にある場合、可変抵抗素子ＶＲ内の伝導フィラメントＦの先端と電極ＥＬ１とは、距離ｔｒだけ離れている。メモリセルＭＣ内の可変抵抗素子ＶＲがセット状態にある場合、可変抵抗素子ＶＲ内の伝導フィラメントＦの先端と電極ＥＬ１とは、距離ｔｓだけ離れている。ディスターブを受けた可変抵抗素子ＶＲは、セット状態においてリセット電圧−Ｖｒに満たない負の極性の電圧を印加された状態であり、可変抵抗素子ＶＲ内の伝導フィラメントＦの先端と電極ＥＬ１とは、距離ｔｄｉｓだけ離れている。
【００６０】
ここで、図１６から明らかなように、距離ｔｒと距離ｔｄｉｓとは以下の数４の関係にある。
［数４］
ｔｄｉｓ＞ｔｓ
【００６１】
図６に示すメモリセルＭＣが導通する電圧Ｖｔｈ（セット状態なら電圧Ｖｔｈ＿ｓ、リセット状態なら電圧Ｖｔｈ＿ｒ）と、図１６に示す伝導フィラメントＦ及び電極ＥＬ１の間の距離とは、相関関係にある。そのため、電圧Ｖｔｈの関係性は、伝導フィラメントＦ及び電極ＥＬ１の間の距離の関係性に変換される。数１及び数３より、数５が導出される。
［数５］
ｔｄｉｓ＞０．５×ｔｒ
【００６２】
数３及び数５より、リセット状態において伝導フィラメントＦを電極ＥＬ１に接続するために必要な電圧の条件（電圧値Ｖｔｈ＿ｒ、時間Ｔｔｈ＿ｒ）と、
ディスターブを受けた状態において伝導フィラメントＦを電極ＥＬ１に再接続するキャンセル動作を実行するために必要な電圧の条件（電圧値Ｖｔｈ＿ｄｉｓ、時間Ｔｔｈ＿ｄｉｓ）とは、以下の数６に示す関係を有する。ここで、可変抵抗素子ＶＲの基材として酸化シリコンを採用している場合、Ａの値はＡ＝１０００となる。
［数６］
2014175034.tif 000006
【００６３】
リセット状態において伝導フィラメントＦを電極ＥＬ１に接続するために必要な電圧Ｖｔｈ＿ｒ及び電圧印加時間Ｔｔｈ＿ｒは、セット動作時に選択メモリセルＭＣに印加する正の極性のセット電圧Ｖｓ及び電圧印加時間Ｖｓに等しい。また、ディスターブを受けた状態において伝導フィラメントＦを電極ＥＬ１に再接続するキャンセル動作を実行するために必要な電圧Ｖｔｈ＿ｄｉｓ及び電圧印加時間Ｔｔｈ＿ｄｉｓは、キャンセル動作時に半選択メモリセルＭＣに印加するキャンセル電圧Ｖｃａｎｃｅｌ及び電圧印加時間Ｔｃａｎｃｅｌに等しい。
【００６４】
すなわち、キャンセル動作時のキャンセル電圧Ｖｃａｎｃｅｌの値及び電圧印加時間Ｔｃａｎｃｅｌと、セット動作時のセット電圧Ｖｓｅｔの値及び電圧印加時間Ｔｓｅｔとは、以下の数７に示す関係にあることが必要とされる。
［数７］
2014175034.tif 000007
【００６５】
［効果］
本実施の形態に係る半導体記憶装置において、セット動作、リセット動作及びキャンセル動作を実行する。これにより、キャンセル動作時の電圧印加により、半選択メモリセルＭＣには、キャンセル動作に必要な正の極性のキャンセル電圧Ｖｃａｎｃｅｌが印加される。これにより、半選択メモリセルＭＣの可変抵抗素子ＶＲのディスターブが解消される。また、上述のセット動作及びキャンセル動作を実行する際に、キャンセル電圧Ｖｃａｎｃｅｌの値及び電圧印加時間Ｔｃａｎｃｅｌと、セット電圧Ｖｓｅｔの値及び電圧印加時間Ｔｓｅｔとを数７の関係を満たすように実行する。これにより、キャンセル動作後のメモリセルアレイ１に対して動作を実行する場合でも、動作を確実に実行することができる。
【００６６】
図１７は、本実施の形態のキャンセル動作を行った場合の効果を示すグラフである。図１７には、キャンセル動作前とキャンセル動作後における半選択メモリセルＭＣの導通する電圧Ｖｔｈと、ある電圧Ｖｔｈで導通する半選択メモリセルＭＣの数を表す累積確率とを示している。図１７に示すように、キャンセル動作を実行した後は、低い電圧Ｖｔｈで導通するメモリセルが増えている。これは、可変抵抗素子ＶＲが導通する電圧を通常の電圧Ｖｔｈ＿ｓ程度に下げることができたことを表す。
【００６７】
このように、キャンセル動作を実行するとともに、キャンセル電圧Ｖｃａｎｃｅｌの値及び電圧印加時間Ｔｃａｎｃｅｌと、セット電圧Ｖｓｅｔの値及び電圧印加時間Ｔｓｅｔとを数７の関係を満たすように実行することにより、半選択メモリセルＭＣの可変抵抗素子ＶＲのディスターブが解消される。すなわち、リセット動作に起因するメモリセルＭＣの抵抗状態の変動を抑制することが可能となる。
【００６８】
［第１の実施の形態の他の例］
上述の第１の実施の形態では、可変抵抗素子ＶＲの基材として酸化シリコンを用いる例を示していた。可変抵抗素子ＶＲの基材としてシリコンを用いたとしても、上記の説明を適用することができる。
【００６９】
今般、発明者らは、可変抵抗素子ＶＲの基材としてシリコンを採用した場合、伝導フィラメントＦが可変抵抗素子ＶＲ内で所定距離だけ伸びるために必要な電圧Ｖｔｈと時間Ｔｔｈとの関係が、以下の数８で表されることを見出した。
［数８］
2014175034.tif 000008
【００７０】
ここで、ｔ［ｎｍ］は、伝導フィラメントＦの先端と対向する電極との間の距離である。また、電圧Ｖｔｈの単位は［Ｖ］であり、時間Ｔｔｈの単位は［ｓｅｃ］である。Ｋの単位は［ｎｍ／Ｖ］であり、Ａの単位は［ｓｅｃ］である。
【００７１】
図１８は、シリコンを可変抵抗素子ＶＲの基材として採用し、膜厚ｔを１０ｎｍ、温度を２８℃に設定した場合に、膜厚ｔの分だけ伝導フィラメントＦが伸びるために必要な電圧Ｖｔｈと電圧印加時間Ｔｔｈとを表すグラフである。図１９は、シリコンを可変抵抗素子ＶＲの基材として採用し、膜厚ｔを変更した場合の係数Ｋの値を表すグラフである。図１８に示すように、シリコンを可変抵抗素子ＶＲの基材とした場合に、数８を満たしていることがわかる。なお、本実施の形態において、各係数の値は、Ｋ＝１／０．０２、Ａ＝６１００である。
【００７２】
この場合、上述の第１の実施の形態と同様に、キャンセル動作時のキャンセル電圧Ｖｃａｎｃｅｌの値及び電圧印加時間Ｔｃａｎｃｅｌと、セット動作時のセット電圧Ｖｓｅｔの値及び電圧印加時間Ｔｓｅｔとは、以下の数９に示す関係にあることが必要とされる。
［数９］
2014175034.tif 000009
【００７３】
［効果］
可変抵抗素子ＶＲの基材としてシリコンを採用した場合に、キャンセル動作を実行するとともに、キャンセル電圧Ｖｃａｎｃｅｌの値及び電圧印加時間Ｔｃａｎｃｅｌと、セット電圧Ｖｓｅｔの値及び電圧印加時間Ｔｓｅｔとを数９の関係を満たすように実行する。これにより、半選択メモリセルＭＣの可変抵抗素子ＶＲのディスターブが解消される。すなわち、リセット動作に起因するメモリセルＭＣの抵抗状態の変動を抑制することが可能となる。
【００７４】
［第２の実施の形態］
次に、本発明の第２の実施の形態を、図２０乃至図２２を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。上述の第１の実施の形態は、キャンセル動作時に選択メモリセルＭＣには正の極性のキャンセル電圧Ｖｃａｎｃｅｌのみを印加するものとして説明した。以下の第２の実施形態では、キャンセル動作は、正の極性のキャンセル電圧Ｖｃａｎｃｅｌ印加後に弱い負の極性の電圧を印加するものとして説明する。
【００７５】
［本実施の形態の動作］
本実施の形態のセット動作は、リセット状態の可変抵抗素子ＶＲに対して、伝導フィラメントＦが電極ＥＬ１に接続することのできる正の極性のセット電圧Ｖｓを印加する。その後、伝導フィラメントＦを一部切断するように負の極性の電圧を印加して、図５に示すセット状態を形成する。
【００７６】
本実施の形態のキャンセル動作においても、セット動作と同様に、ディスターブを受けた可変抵抗素子ＶＲに対して、伝導フィラメントＦが電極ＥＬ１に接続することのできる正の極性のキャンセル電圧Ｖｃａｎｃｅｌを印加する。その後、伝導フィラメントＦを一部切断するように負の極性の電圧を印加して、キャンセル動作を実行する。以下、図２０乃至図２２を参照して、本実施の形態に係るキャンセル動作と負電圧印加動作について説明する。
【００７７】
図２０及び図２１は、本実施の形態のリセット動作、キャンセル動作、及び負電圧印加動作時における電圧印加状態を示す図である。本実施の形態の負電圧印加動作は、キャンセル動作１、２の後にそれぞれ実行される。図２２は、本実施の形態のリセット動作時、キャンセル動作時、及び負電圧印加動作時におけるメモリセルＭＣに印加される電圧波形図である。本実施の形態では、選択ビット線ＢＬ０及び選択ワード線ＷＬ２に接続されたメモリセルＭＣ２０を選択メモリセルＭＣとしてリセット動作を実行し、半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００に対してキャンセル動作を実行する例を説明する。
【００７８】
リセット動作時及びキャンセル動作時の電圧印加状態は、図１２に示す電圧印加状態と同様であるため、その説明を省略する。
【００７９】
本実施の形態では、半選択メモリセルＭＣ２１、ＭＣ２２にキャンセル動作１を実行した後、半選択メモリセルＭＣ２１、ＭＣ２２に負電圧印加動作１を行う。また、半選択メモリセルＭＣ１０、ＭＣ００にキャンセル動作２を実行した後、半選択メモリセルＭＣ１０、ＭＣ００に負電圧印加動作２を行う。負電圧印加動作は、キャンセル動作が行われた後に実行されるものであれば、そのタイミングは任意に変更可能である。
【００８０】
図２０及び図２１に示すように、負電圧印加動作１では、ワード線ＷＬ２に、弱リセット電圧Ｖ１が印加される。ビット線ＢＬ０、ＢＬ１、ＢＬ２、及びワード線ＷＬ０、ＷＬ１の電位は０Ｖとする。
【００８１】
図２２に示すように、負電圧印加動作１時の電圧印加により、半選択メモリセルＭＣ２１、ＭＣ２２には、負の極性の弱リセット電圧Ｖ１が印加される。これにより、半選択メモリセルＭＣ２１、ＭＣ２２は、キャンセル動作により電極ＥＬ１へと接続するように伸びた伝導フィラメントＦの一部が切断される。つまり、可変抵抗素子ＶＲを図５に示すセット状態へと変化させることができる。
【００８２】
ここで、選択メモリセルＭＣ２０には、負の極性の弱リセット電圧Ｖ１が印加される。しかし、選択メモリセルＭＣ２０は、リセット動作が行われたものであり、弱リセット電圧Ｖ１が印加されたとしても、悪影響はない。また、半選択メモリセルＭＣ１０、ＭＣ００、及び非選択メモリセルＭＣ１１、ＭＣ１２、ＭＣ０１、ＭＣ０２には電圧が印加されないため、これらのメモリセルＭＣは、負電圧印加動作１前の状態のまま保たれる。
【００８３】
また、図２０及び図２１に示すように、負電圧印加動作２では、ビット線ＢＬ１、ＢＬ２、及びワード線ＷＬ０、ＷＬ１、ＷＬ２に、弱リセット電圧Ｖ１が印加される。ビット線ＢＬ０の電位は０Ｖとする。
【００８４】
図２２に示すように、負電圧印加動作２時の電圧印加により、半選択メモリセルＭＣ１０、ＭＣ００には、負の極性の弱リセット電圧Ｖ１が印加される。これにより、半選択メモリセルＭＣ１０、ＭＣ００は、キャンセル動作により電極ＥＬ１へと接続するように伸びた伝導フィラメントＦの一部が切断される。つまり、可変抵抗素子ＶＲを図５に示すセット状態へと変化させることができる。
【００８５】
ここで、選択メモリセルＭＣ２０には、負の極性の弱リセット電圧Ｖ１が印加される。しかし、選択メモリセルＭＣ２０は、リセット動作が行われたものであり、弱リセット電圧Ｖ１が印加されたとしても、悪影響はない。また、半選択メモリセルＭＣ１０、ＭＣ００、及び非選択メモリセルＭＣ１１、ＭＣ１２、ＭＣ０１、ＭＣ０２には電圧が印加されないため、これらのメモリセルＭＣは、負電圧印加動作２前の状態のまま保たれる。
【００８６】
なお、半選択メモリセルＭＣに印加される弱リセット電圧Ｖ１は、半選択メモリセルＭＣをセット状態に維持するものでなければならない。そのため、弱リセット電圧Ｖ１の値又は電圧印加時間の少なくともいずれか一方は、リセット動作時に選択メモリセルＭＣに与えられるリセット電圧Ｖｒの値又は電圧印加時間よりも小さく設定される。
【００８７】
［効果］
本実施の形態に係る半導体記憶装置において、キャンセル動作の後に半選択メモリセルＭＣに対して負電圧印加動作を実行する。これにより、キャンセル動作後の半選択メモリセルＭＣを所望のセット状態に確実に設定することができる。
【００８８】
また、この場合であっても、キャンセル電圧Ｖｃａｎｃｅｌの値及び電圧印加時間Ｔｃａｎｃｅｌと、セット電圧Ｖｓｅｔの値及び電圧印加時間Ｔｓｅｔとを数７又は数９の関係を満たすように実行する。これにより、キャンセル動作時の電圧印加により、半選択メモリセルＭＣには、キャンセル動作に必要な正の極性のキャンセル電圧Ｖｃａｎｃｅｌが印加される。これにより、半選択メモリセルＭＣの可変抵抗素子ＶＲのディスターブが解消される。すなわち、リセット動作に起因するメモリセルＭＣの抵抗状態の変動を抑制することが可能となる。
【００８９】
［第３の実施の形態］
次に、本発明の第３の実施の形態を、図２３を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。以下の第３の実施形態では、キャンセル動作時にビット線ＢＬ及びワード線ＷＬに印加する電圧の制御が第１及び第２の実施の形態と異なる。
【００９０】
［キャンセル動作］
本実施の形態におけるキャンセル動作も、リセット動作後の半選択メモリセルＭＣに対し正の極性のキャンセル電圧を印加して、可変抵抗素子ＶＲのディスターブを解消させる動作である。ここで、本実施の形態は、リセット動作時とキャンセル動作時とで、非選択ビット線ＢＬ１、ＢＬ２及び非選択ワード線ＷＬ０、ＷＬ１の電圧を変更しないように制御を行う。以下、本実施の形態のキャンセル動作について説明する。
【００９１】
図２３は、本実施の形態のリセット動作時及びキャンセル動作時における電圧印加状態を示す図である。本実施の形態のキャンセル動作は、図２３に示す動作を順に実行する。
【００９２】
図２３に示すリセット動作時の電圧印加状態は、図１２に示す電圧印加状態と同様であるため、その説明を省略する。
【００９３】
本実施の形態のキャンセル動作時には、まず半選択メモリセルＭＣ２１、ＭＣ２２に可変抵抗素子ＶＲのディスターブを解消させるキャンセル動作１’を実行する。その後、半選択メモリセルＭＣ１０、ＭＣ００に可変抵抗素子ＶＲのディスターブを解消させるキャンセル動作２’を実行する。この順番は任意に変更可能である。
【００９４】
図２３に示すように、キャンセル動作１’では、ビット線ＢＬ０、ＢＬ１、ＢＬ２には、電圧Ｖｒ／２が印加される。ワード線ＷＬ２には、電圧Ｖｒ／２−Ｖｃａｎｃｅｌが印加される。また、ワード線ＷＬ０、ＷＬ１には、電圧Ｖｒ／２が印加される。これらの電圧の印加時間は、キャンセル電圧印加時間Ｔｃａｎｃｅｌである。
【００９５】
また、図２３に示すように、キャンセル動作２’では、ビット線ＢＬ０に、電圧Ｖｒ／２＋Ｖｃａｎｃｅｌが印加される。ビット線ＢＬ１、ＢＬ２、及びワード線ＷＬ０、ＷＬ１、ＷＬ２には、電圧Ｖｒ／２が印加される。これらの電圧の印加時間は、キャンセル電圧印加時間Ｔｃａｎｃｅｌである。
【００９６】
図２３に示すようなキャンセル動作を実行した場合でも、半選択メモリセルＭＣにはキャンセル動作に必要な正の極性のキャンセル電圧Ｖｃａｎｃｅｌが印加される。本実施の形態のリセット動作及びキャンセル動作時におけるメモリセルＭＣに印加される電圧波形図は、図１３に示すものと同様になる。これにより、半選択メモリセルＭＣは、可変抵抗素子ＶＲのディスターブが解消される。つまり、可変抵抗素子ＶＲが導通する電圧を通常の電圧Ｖｔｈ＿ｓ程度に下げることができる。
【００９７】
［効果］
本実施の形態に係る半導体記憶装置において、リセット動作時に非選択となるビット線ＢＬ１、ＢＬ２及びワード線ＷＬ０、ＷＬ１は、リセット動作時及びキャンセル動作時の双方で同一電圧Ｖｒ／２に固定されている。大規模なメモリセルアレイ１では、非選択ビット線ＢＬ、非選択ワード線ＷＬの数が非常に多くなる。この非選択ビット線ＢＬ、非選択ワード線ＷＬの電圧をリセット動作及びキャンセル動作の全体に亘って固定することにより、動作に必要な電圧の制御が容易になる。
【００９８】
また、この場合であっても、キャンセル電圧Ｖｃａｎｃｅｌの値及び電圧印加時間Ｔｃａｎｃｅｌと、セット電圧Ｖｓｅｔの値及び電圧印加時間Ｔｓｅｔとを数７又は数９の関係を満たすように実行する。これにより、キャンセル動作時の電圧印加により、半選択メモリセルＭＣには、キャンセル動作に必要な正の極性のキャンセル電圧Ｖｃａｎｃｅｌが印加される。これにより、半選択メモリセルＭＣの可変抵抗素子ＶＲのディスターブが解消される。すなわち、リセット動作に起因するメモリセルＭＣの抵抗状態の変動を抑制することが可能となる。
【００９９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置換、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１００】
１・・・メモリセルアレイ、  ２・・・カラム制御回路、  ３・・・ロウ制御回路、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  ＭＣ・・・メモリセル、  ＶＲ・・・可変抵抗素子、  ＥＬ・・・電極。
【図１】
2014175034.tif 000012
【図２】
2014175034.tif 000013
【図３】
2014175034.tif 000014
【図４】
2014175034.tif 000015
【図５】
2014175034.tif 000016
【図６】
2014175034.tif 000017
【図７】
2014175034.tif 000018
【図８】
2014175034.tif 000019
【図９】
2014175034.tif 000020
【図１０】
2014175034.tif 000021
【図１１】
2014175034.tif 000022
【図１２】
2014175034.tif 000023
【図１３】
2014175034.tif 000024
【図１４】
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【図１５】
2014175034.tif 000026
【図１６】
2014175034.tif 000027
【図１７】
2014175034.tif 000028
【図１８】
2014175034.tif 000029
【図１９】
2014175034.tif 000030
【図２０】
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【図２１】
2014175034.tif 000032
【図２２】
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【図２３】
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