(57)【要約】【課題】半導体リレーを用いた遮断回路を備え、インバータのデューティ制御によってモータを駆動する制御装置において、相間の駆動デューティに偏りがある運転状況でもモータを安定して駆動させる。【解決手段】インバータ回路３の３相の出力ラインを、モータ４の各相に接続すると共に昇圧回路１０に接続し、モータ４の駆動時に昇圧回路１０で昇圧された出力を、モータ４の各相に接続した各半導体リレー５Ｕ，５Ｖ，５Ｗに駆動信号として分配し、さらに、昇圧回路１０の作動を停止してモータ４の駆動を遮断するスイッチ回路１１を昇圧回路１１に電源を供給するラインに介装して配設する。【選択図】図３
2014180105.tif 000002
【特許請求の範囲】
【請求項１】
ｎ（≧３）相のインバータ回路の各相の出力ラインを、ｎ相のモータの各相に接続し、前記インバータ回路の出力信号に基づいてモータを駆動制御するモータ駆動制御装置であって、
前記インバータ回路の（ｎ−１）相以上の出力ラインと接続した昇圧回路と、
前記インバータ回路の（ｎ−１）相以上の出力ラインと接続されたモータの各相に接続した半導体リレーと、を配設し、
前記モータの駆動時に前記昇圧回路で昇圧された出力を、前記各半導体リレーに駆動信号として分配すると共に、
前記昇圧回路の作動を停止してモータの駆動を遮断するスイッチ回路を配設したことを特徴とするモータ駆動制御装置。
【請求項２】
前記昇圧回路は、前記昇圧回路への電源供給ラインと前記インバータ回路の出力ラインとの接続点より、前記電源供給ライン上流側に接続されたダイオードと、該ダイオードの出力端に一端を接続した電荷チャージ用のコンデンサとを含んで構成され、前記コンデンサの他端を、前記モータの各相が接続される中性点に接続したことを特徴とする請求項１に記載のモータ駆動制御装置。
【請求項３】
前記スイッチ回路を、前記昇圧回路への電源供給ラインに介装し、または、前記コンデンサにチャージされた電荷を放出させるラインに介装したことを特徴とする請求項２に記載のモータ駆動制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータの駆動を停止する遮断回路を備えたモータの駆動制御装置に関する。
【背景技術】
【０００２】
特許文献１には、電動パワーステアリング装置において、インバータ回路とモータとを結ぶ各相の出力ラインに、機械式リレーに比較して信頼性の高い半導体リレーを用いて半導体リレーを設け、モータの駆動を遮断するときには、該半導体リレーをオフとしてモータの駆動を停止する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭２００６−２１６４５号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１では、インバータ回路のある相が他の相に比較して特に大きなデューティで制御される運転状況で、該デューティが大きい相の出力ラインにおいてモータ駆動中に昇圧回路の昇圧がなされず、または昇圧が不足し、半導体リレーがオフとなってモータの駆動が停止してしまう可能性があった。
【０００５】
本発明は、このような従来の課題に着目してなされたもので、信頼性の高い半導体リレーを用いた遮断回路を備えたモータの駆動制御装置において、相間の駆動デューティに偏りがある運転状況でもモータを安定して駆動させることを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明は、
ｎ（≧３）相のインバータ回路の各相の出力ラインを、ｎ相のモータの各相に接続し、インバータ回路の出力信号に基づいてモータを駆動制御するモータ駆動制御装置であって、以下のように構成される。
【０００７】
インバータ回路の（ｎ−１）相以上の出力ラインと接続した昇圧回路と、インバータ回路の（ｎ−１）相以上の出力ラインと接続されたモータの各相に接続した半導体リレーと、を配設し、モータの駆動時に前記昇圧回路で昇圧された出力を、各半導体リレーに駆動信号として分配すると共に、昇圧回路の作動を停止してモータの駆動を遮断するスイッチ回路を配設する。
【発明の効果】
【０００８】
モータ駆動中に、インバータ回路のある相が他の相に比較して特に大きなデューティで制御される運転状況でも、昇圧回路によって比較的大きなオフデューティを有する他の相によって昇圧された出力が、各半導体リレーに分配されることにより、各半導体リレーがオフとなることを抑制されつつモータの駆動を継続できる。また、スイッチ回路により昇圧回路の昇圧を停止したときは、各半導体リレーがオフとされてモータの駆動を停止できる。
【図面の簡単な説明】
【０００９】
【図１】車両の電動パワーステアリング装置（ＥＰＳ）のシステム構成図。
【図２】同上ＥＰＳ等に適用される本発明にかかるモータの駆動制御装置の概要を示す図。
【図３】上記モータの駆動制御装置の、詳細な第１実施形態の回路図。
【図４】インバータ回路のＵ、Ｖ、Ｗ各相がデューティ５０％で駆動されるときの、各部の電位を示すタイムチャート。
【図５】インバータ回路のＵ相がデューティ１００％、Ｖ，Ｗ相がデューティ５０％で駆動されるときの、各部の電位を示すタイムチャート。
【図６】インバータ回路のＵ，Ｖ，Ｗ相が相違するデューティで駆動されるときの、各部の電位を示すタイムチャート。
【図７】上記モータの駆動制御装置の、詳細な第２実施形態の回路図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態を、図面に基づき説明する。
図１は、車両の電動パワーステアリング装置（ＥＰＳ）のシステム構成図である。
ＥＰＳが適用されるステアリング装置は、操作機構とギヤ機構とリンク機構を有している。
【００１１】
操作機構は、ステアリングホイールＳＷとステアリングシャフト（コラムシャフト）ＳＳを有している。ステアリングシャフトＳＳは第１シャフトＳ１と第２シャフトＳ２（中間シャフト）からなる。
【００１２】
ギヤ機構はラック＆ピニオン型であり、ラックＲとピニオンＰを有している。ピニオンＰは、第２シャフトＳ２に連結されたピニオンシャフトＰＳの先端に設けられており、ラックＲと噛み合っている。
【００１３】
リンク機構は、ラックＲに連結されたタイロッドＴＲと、タイロッドＴＲに連結された転舵輪ＦＬ，ＦＲとを有している。
ＥＰＳ１０１は、電動モータ１０２がギヤを直接駆動して補助力を発生する電動直結式であり、ピニオンシャフトＰＳに取り付けられてピニオンシャフトＰＳの回転に対して補助動力を与えるピニオンアシスト式である。
【００１４】
ＥＰＳ１０１は、電源としてのバッテリＢＡＴＴから供給される電力（電流）により駆動されるモータ１０２と、モータ１０２の回転を減速する減速ギヤ機構１０３と、操舵トルクを検出するトルクセンサＴＳと、モータ１０２の回転（回転角ないし回転位置）を検出する図示しないレゾルバと、これらセンサ類から信号の入力を受けてモータ１０２の駆動を制御する電子制御ユニットＥＣＵとを有している。これらの構成部品は同一のハウジングＨＳＧの内部に収容されており、ＥＰＳ１０１は機電一体型のユニットとして構成されている。
【００１５】
これはピニオンＥＰＳの例で、他にデュアルピニオンＥＰＳ、ラックＥＰＳ、コラムＥＰＳなどがある。
図２は、上記電子制御パワステアリングシステム等に使用される、遮断回路を含んだモータの駆動制御装置の概要を示す。
【００１６】
ＣＰＵ１は、インバータ駆動用のＰＷＭ信号をドライバ回路（ＦＥＴドライバ）２に出力する。ドライバ回路２は、インバータ駆動用のＰＷＭ信号の電圧レベルを拡大したＰＷＭ信号をインバータ回路３に出力する。
【００１７】
インバータ回路３は、各半導体スイッチ素子のスイッチング制御を行って、Ｕ相、Ｖ相、Ｗ相の各出力ラインを介して、各相のＰＷＭ信号を３相モータ４（図１のＥＰＳにおけるモータ１０２）の各相に出力する。これにより、モータ４が駆動される。
【００１８】
電子制御パワステアリングシステムに適用したものでは、モータ４の駆動によって発生した駆動力により、運転者のステアリングの操舵力が補助される。
また、電子制御パワステアリングシステムでは、車体に事故が発生し、ステアリングを操舵するアシスト力を無効にする必要があり、この際にモータの駆動を遮断するためモータの遮断回路が設けられる。
【００１９】
図２においてモータの遮断回路が以下のように構成されている。
モータ４の各相（ステータコイルのＵ，Ｖ，Ｗ相）は、インバータ回路３からＰＭＷ信号を入力する一端側とは反対側の他端同士が半導体リレー５（５Ｕ，５Ｖ，５Ｗ）を介して中性点で接続される。
【００２０】
また、インバータ回路３のＵ，Ｖ，Ｗ各相の出力ラインは、それぞれ分岐して昇圧回路１０に接続され、モータ４駆動中は、昇圧回路１０で昇圧された制御信号（ゲート電圧）を半導体リレー５に供給してモータ４の駆動を許容するが、ＣＰＵ１からモータ４の駆動を遮断させる指令が出力されると、該指令を入力したスイッチ回路１１が昇圧回路１０の作動を停止して、半導体リレー５をオフに維持し、モータ４を停止させる。
【００２１】
図３は、上記概要構成を有したモータの駆動制御装置の、詳細な第１実施形態の回路図を示す。
インバータ回路３は、３相ＦＥＴブリッジ回路で構成され、モータ４（ステータコイル）のＵ相、Ｖ相、Ｗ相に出力される各出力電圧Ｖｕ、Ｖｖ、Ｖｗが、昇圧回路１０の上流側のコンデンサＣｕ、Ｃｖ、Ｃｗに入力される。
【００２２】
コンデンサＣｕ、Ｃｖ、Ｃｗの出力側には、それぞれ下流側のダイオードＤｕｄ、Ｄｖｄ、Ｄｗｄが接続され、これらダイオードＤｕｄ、Ｄｖｄ、Ｄｗｄの出力側は上流側の合流点ｕｃで接続され、共通の出力電圧（ゲート電圧）Ｖｓとして取り出される。
【００２３】
共通のゲート電圧Ｖｓは、抵抗ｒ１１を介して下流側の分岐点ｄｂでＵ，Ｖ，Ｗの３相に分岐され、抵抗ｒ２１、ｒ２２、ｒ２３を介してＵ相、Ｖ相、Ｗ相の半導体リレー５Ｕ，５Ｖ，５Ｗのゲート電極にそれぞれ供給される。
【００２４】
また、抵抗ｒ１１の下流側と、下流側の分岐点ｄｂとの間に、下流側の１個のコンデンサＣｄの一端を接続し、該コンデンサＣｄの他端をモータ４の中性点Ｖｎに接続する。
コンデンサＣｄと並列に抵抗ｒ３１及びツェナーダイオードＤｚが接続され、ゲート電圧Ｖｓと中性点Ｖｎとの電位差がツェナーダイオードＤｚの降伏電圧Ｖｚ（例えば１５Ｖ程度）以下に制限される。これにより、半導体リレー５Ｕ，５Ｖ，５Ｗの耐久性を向上できる。
【００２５】
モータ４のＵ，Ｖ，Ｗ相の下流側端子は、半導体リレー５Ｕ，５Ｖ，５Ｗのドレイン電極に接続され、各半導体リレー５Ｕ，５Ｖ，５Ｗのソース電極が中性点Ｖｎに接続される。
【００２６】
また、電源電圧ＶBを、抵抗ｒ４１及びＵ相、Ｖ相、Ｗ相に分岐する上流側のダイオードＤｕｕ、Ｄｖｕ、Ｄｗｕを介して、コンデンサＣｕ、Ｃｖ、Ｃｗと下流側のＤｕｄ、Ｄｖｄ、Ｄｗｄのとの間に供給する電源供給回路が配設され、本第１の実施形態では、電源と抵抗ｒ４１との間（または抵抗ｒ４１と上流側のダイオードＤｕｕ、Ｄｖｕ、Ｄｗｕとの間）にスイッチ回路としてトランジスタＴｒ１が配設される。
【００２７】
該トランジスタＴｒ１は、ＣＰＵ１から出力されるスイッチ信号をベース端子に入力し、常時は、トランジスタＴｒ１のベース端子にＬレベルに維持してトランジスタＴｒ１をオンとすることにより、昇圧回路１０に電源電圧を供給して作動させつつモータ４を駆動する。
【００２８】
以下、具体的な作動例を、図４以降のタイムチャートに従って説明する。
図４は、インバータ回路３のＵ、Ｖ、Ｗ各相がデューティ５０％で駆動されるときの、各部の電位を示す。
【００２９】
インバータ回路３のＵ、Ｖ、Ｗ各相の出力電圧Ｖｕ，Ｖｖ，ＶｗがＬレベル（０Ｖ）のとき、コンデンサＣｕ、Ｃｖ、Ｃｗの入力側の各電圧も同じくＬレベル（０Ｖ）であり、コンデンサＣｕ、Ｃｖ、Ｃｗの出力側の各電圧Ｖｕｃ，Ｖｖｃ，Ｖｗｃは、以下のようになる。
【００３０】
Ｖｕｃ＝ＶB−Ｖｆ
Ｖｖｃ＝ＶB−Ｖｆ
Ｖｗｃ＝ＶB−Ｖｆ
但し、ＶｆはダイオードＤｕｕ、Ｄｖｕ、Ｄｗｕ（及びＤｕｄ、Ｄｖｄ、Ｄｗｄ）の立ち上がり電圧（例えば、０．７Ｖ程度）
一方、半導体リレー５Ｕ，５Ｖ，５Ｗのソース電極に印加される中性点の電圧（ソース電圧）Ｖｎは、インバータ回路３の出力電圧と同じくＬレベル（０Ｖ）である。
【００３１】
また、半導体リレー５Ｕ，５Ｖ，５Ｗのゲート電極に印加される電圧（ゲート電圧）Ｖｓは、前記コンデンサＣｕ，Ｃｖ，Ｃｗの出力電圧Ｖｕｃ，Ｖｖｃ，Ｖｗｃより、ダイオードＤｕｄ、Ｄｖｄ、Ｄｗｄの立ち上がり電圧Ｖｆ分低いので、以下のようになる。
【００３２】
Ｖｓ＝ＶB−２Ｖｆ
したがって、ゲート電圧Ｖｓとソース電圧Ｖｎとの電位差ΔＶｓｎはＶB−２Ｖｆとなるが、この電位差ΔＶｓｎ＝ＶB−２ＶｆがツェナーダイオードＤｚの降伏電圧Ｖｚを超える場合には、電位差ΔＶｓｎ＝Ｖｚに維持される。ダイオードの立ち上がり電圧は、０．７Ｖ程度であるので、電源電圧ＶBを２０Ｖ以上とし、降伏電圧Ｖｚを１５Ｖ程度とした場合には、電位差ΔＶｓｎ＝Ｖｚに維持されることになる。
【００３３】
次に、インバータ回路３の出力電圧Ｖｕ，Ｖｖ，ＶｗがＨレベル（ＶB）に上昇すると、コンデンサＣｕ、Ｃｖ、Ｃｗ出力電圧Ｖｕｃ，Ｖｖｃ，Ｖｗｃは、チャージポンピングにより、インバータ回路３の出力電圧上昇分ＶB引き上げられ、以下のようになる。
【００３４】
Ｖｕｃ＝ＶB−Ｖｆ＋ＶB＝２ＶB−Ｖｆ
Ｖｖｃ＝ＶB−Ｖｆ＋ＶB＝２ＶB−Ｖｆ
Ｖｗｃ＝ＶB−Ｖｆ＋ＶB＝２ＶB−Ｖｆ
また、ゲート電圧Ｖｓは、出力電圧Ｖｕｃ，Ｖｖｃ，Ｖｗｃ＝２ＶB−Ｖｆより、下流側のダイオードＤｕｄ、Ｄｖｄ、Ｄｗｄの立ち上がり電圧Ｖｆ分低いので、以下のようになる。
【００３５】
Ｖｓ＝ＶB−Ｖｆ＋ＶB−Ｖｆ＝２ＶB−２Ｖｆ
同時に、ソース電圧Ｖｎもインバータ回路３の出力電圧上昇分ＶB引き上げられる。
したがって、ゲート電圧Ｖｓとソース電圧Ｖｎとの電位差は、以下のようになる。
【００３６】
Ｖｓ−Ｖ＝２ＶB−２Ｖｆ−ＶB＝ＶB−２Ｖｆ
なお、この電位差ＶB−２ＶｆがツェナーダイオードＤｚの降伏電圧Ｖｚを超える場合には、ゲート電圧Ｖｓとソース電圧Ｖｎとの電位差ΔＶｓｎは、降伏電圧Ｖｚに維持される。上記のように、電源電圧ＶBを２０Ｖ以上とし、降伏電圧Ｖｚを１５Ｖ程度とした場合には、ＶB−２ＶｆがＶｚを超えるので電位差ΔＶｓｎ＝Ｖｚとなる。
【００３７】
以上のように、インバータ回路３の出力電圧Ｖｕ，Ｖｖ，ＶｗがＨレベル及びＬレベルが切り換えられても、各半導体リレー５Ｕ，５Ｖ，５Ｗのゲート電圧Ｖｓ、ソース電圧Ｖｎ間は、ツェナーダイオードＤｚで規定される降伏電圧Ｖｚ（またはＶB−２Ｖｆ）となる。
【００３８】
半導体リレー５Ｕ，５Ｖ，５Ｗは、電位差ΔＶｓｎがリレー駆動電圧Ｖ０（例えば１０Ｖ程度）以上あれば、オンとなるので、該リレー駆動電圧Ｖ０以上の電位差ΔＶｓｎ（＝ＶｚまたはＶB−２Ｖｆ）が確保され、各半導体リレー５Ｕ，５Ｖ，５Ｗはオンされ続け、モータ４の駆動を継続できる。
【００３９】
次に、ある１つの相、例えばＵ相がデューティ１００％で駆動され、他の相は、１００％より小さいデューティ、例えば５０％で駆動する場合について図５を参照して説明する。かかる運転状況は、パワーステアリング装置を例にとると、ステアリングを同一回転方向に大きく回動操作したときや、回転方向を逆転するときなどモータ４の出力トルクが大きく増大したときなどに生じる。
【００４０】
インバータ回路３の出力電圧Ｖｕは、図示のようにＨレベル（ＶB）に維持され、出力電圧Ｖｖ，Ｖｗは、Ｈレベル（ＶB）とＬレベル（０Ｖ）を５０％ずつ繰り返す。
出力電圧Ｖｖ，ＶｗがＬレベル（０Ｖ）であるときは、中性点の電圧（ソース電圧）Ｖｎは、モータ４のＵ相から電圧ＶBが印加されつつＶ相とＷ相はＬレベル（０Ｖ）であるため、１／３・ＶBの電圧となる。
【００４１】
一方、ゲート電圧Ｖｓは、以下のように求められる。
Ｕ，Ｖ，Ｗ各相が５０％のデューティで駆動される場合と同様、電源供給ラインから印加されるコンデンサＣｕ、Ｃｖ、Ｃｗの出力側の各電圧Ｖｕｃ，Ｖｖｃ，Ｖｗｃ（＝ＶB−Ｖｆ）よりダイオードＤｕｄ、Ｄｖｄ、Ｄｗｄの立ち上がり電圧Ｖｆ分低いので、ゲート電圧Ｖｓ＝ＶB−Ｖｆ−Ｖｆ＝ＶB−２Ｖｆとなる。
【００４２】
したがって、ゲート電圧Ｖｓとソース電圧Ｖｎとの電位差ΔＶｓｎは、
ΔＶｓｎ＝ＶB−２Ｖｆ−１／３・ＶB＝２／３・ＶB−２Ｖｆと求められるが、この値がツェナーダイオードＤｚの降伏電圧Ｖｚを超える場合は、ΔＶｓｎ＝Ｖｚに維持される。図５では、ΔＶｓｎ＝Ｖｚ、Ｖｓ＝１／３ＶB＋Ｖｚの場合を示す。
【００４３】
即ち、電位差ΔＶｓｎは、２／３・ＶB−２Ｖｆと、Ｖｚとの小さい方になるが、いずれもリレー駆動電圧Ｖ０以上に確保され各半導体リレー５Ｕ，５Ｖ，５Ｗはオンとなる。
また、出力電圧Ｖｖ，ＶｗがＨレベル（ＶB）のときは、中性点の電圧（ソース電圧）Ｖｎは、ＶBまで増大し、ゲート電圧Ｖｓは、Ｖｓ＝ＶB−Ｖｆ＋ＶB−Ｖｆ＝２ＶB−２Ｖｆとなる。
【００４４】
したがって、ゲート電圧Ｖｓとソース電圧Ｖｎとの電位差ΔＶｓｎ＝２ＶB−２Ｖｆ−ＶB＝ＶB−２Ｖｆとなるが、この電位差がツェナーダイオードＤｚの降伏電圧Ｖｚを超える場合には、該降伏電圧Ｖｚに維持される。
【００４５】
このように、１つの相がデューティ１００％で駆動され、他の相は、１００％より小さいデューティで駆動される場合も、ゲート電圧Ｖｓとソース電圧Ｖｎとの電位差ΔＶｓｎがリレー駆動電圧Ｖ０以上に確保され、各半導体リレー５Ｕ，５Ｖ，５Ｗはオンに維持されて、モータ４の駆動を継続できる。
【００４６】
ここで、特許文献１において、同様に、１つの相例えばＵ相がデューティ１００％若しくは１００％に近いデューティで駆動され、他のＶ，Ｗ相は、それより小さいデューティで駆動されるような運転状況では、昇圧回路が半導体リレー毎に独立して設けられるため、モータの駆動が困難となる。
【００４７】
すなわち、Ｕ相では、デューティ１００％で駆動される場合はＬレベル期間がないため上流側コンデンサの上下流間の電位差が小さい値に保持されたままチャージポンピングがなされない。また、Ｕ相が１００％に近くＬレベル期間が短いデューティで駆動される場合も、上流側コンデンサの充放電量が小さくチャージポンピングが十分になされない。
【００４８】
このため、Ｕ相では、ゲート電圧Ｖｓをソース電圧Ｖｎに対して十分に昇圧させることができず、Ｕ相の半導体リレーがオンされずにモータが停止してしまうことがある。
これに対し、上記実施形態では、例えばＵ相がデューティ１００％で駆動される場合、上流側コンデンサＣｕは、入力電圧ＶｕがＶBに維持されるので、出力電圧ＶｕｃもＶB−Ｖｆに維持されるが、他のＶ相およびＷ相で、入力電圧Ｖｖ，ＶｗがＬレベル（０Ｖ）のときに放電し、Ｈレベルのときに充電するポンプチャージングにより、出力電圧Ｖｃｖ，Ｖｃｗが昇圧され、該昇圧された出力電圧がＵ，Ｖ，Ｗ各相共通に供給されるので、Ｕ相の半導体リレー５ｕもオン状態に維持されモータ４の駆動を継続できるのである。
【００４９】
図６は、インバータ回路２の各相のデューティが相違する場合の、各部の電位を示す。
この場合も、ゲート電圧Ｖｓとソース電圧Ｖｎとの電位差ΔＶｓｎは、リレー駆動電圧Ｖ０以上の値を確保することができ、各半導体リレー５Ｕ，５Ｖ，５Ｗはオンに維持されて、モータ４の駆動を継続できる。
【００５０】
一方、パワーステアリング装置等を手動で動かす必要を生じた場合など、ＣＰＵ１からモータの遮断指令に応じたＨレベルのスイッチ信号が出力された場合には、トランジスタＴｒ１がオフとなって、昇圧回路１０への電源電圧ＶBの供給が断たれることにより、コンデンサＣｕ，Ｃｖ，Ｃｗから電荷が放出されて、各半導体リレー５Ｕ，５Ｖ，５Ｗのゲート電圧、ソース電圧間の、電位差Ｖｓｎが減少し、各半導体リレー５Ｕ，５Ｖ，５Ｗがオフとなってモータ４の駆動が停止される。
【００５１】
ここで、１つのスイッチ回路の遮断動作によって複数の半導体リレー５Ｕ，５Ｖ，５Ｗの作動が停止されるので、複数の半導体リレーの停止時間のバラツキが抑制され、遮断してから各相の半導体リレー５Ｕ，５Ｖ，５Ｗが全て停止するまでの間に意図しないモータの作動を抑制でき、ステアリング性（運転性）の悪化を抑制できる。
【００５２】
図７は、モータの駆動制御装置の、詳細な第２実施形態の回路図を示す。
第２実施形態では、第１実施形態と同様の回路において、昇圧回路の昇圧機能を停止してモータを遮断させるスイッチ回路としてのトランジスタＴｒ２のコレクタ端子を、抵抗ｒ１１と抵抗ｒ１２との間に接続し、エミッタ端子を接地し、ベース端子にＣＰＵ１かえあのスイッチ信号を入力する構成としたものである。
【００５３】
常時は、トランジスタＴｒ２のベース端子にＬレベルに維持してトランジスタＴｒ２をオフとすることにより、昇圧回路１０を作動させつつモータ４を駆動する。作動については、第１実施形態の通常のモータ駆動時（トランジスタＴｒ１のオン時）と同様である。
【００５４】
また、ＣＰＵ１からモータの遮断指令に応じたＨレベルのスイッチ信号が出力された場合には、トランジスタＴｒ１がオンとなって、下流側のコンデンサＣｄに充電されていた電荷が放電される。これにより、各半導体リレー５Ｕ，５Ｖ，５Ｗのゲート電圧、ソース電圧間の、電位差Ｖｓｎが減少し、各半導体リレー５Ｕ，５Ｖ，５Ｗがオフとなってモータ４の駆動が停止される。
【００５５】
また、第２実施形態においても、パワーステアリング装置に適用した場合、１つのスイッチ回路の遮断動作によって複数の半導体リレー５Ｕ，５Ｖ，５Ｗの作動が停止されるので、複数の半導体リレーの停止時間のバラツキが抑制され、遮断してから各相の半導体リレー５Ｕ，５Ｖ，５Ｗが全て停止するまでの間に意図しないモータの作動を抑制でき、ステアリング性（運転性）の悪化を抑制できる。
【００５６】
また、第２実施形態では、スイッチ回路１１による遮断位置を各半導体リレー５Ｕ，５Ｖ，５Ｗに、より近づけているため、半導体リレーの停止遅れ時間を短縮することができる。
【００５７】
また、以上の実施形態では、下流側のチャージ用コンデンサＣｄを、モータ４の電圧が変動する中性点に接続したことにより、インバータ回路３から供給される電荷が抑えられ、コンデンサＣｄへのチャージ時間を短縮することができ、半導体リレー５の作動開始遅れを抑制することができる。
【００５８】
但し、半導体リレー５Ｕ，５Ｖ，５Ｗを、インバータ回路３のＵ，Ｖ，Ｗ相の出力端子とモータ４のＵ，Ｖ，Ｗ相の入力端子との間に接続した構成としてもよい。
さらに、以上の実施形態では、Ｕ，Ｖ，Ｗの３相の出力ラインを昇圧回路に接続し、３相の半導体リレーを制御する回路を示し、モータの遮断時には３相の半導体リレーをオフとするようにしたため高応答で遮断できる。
【００５９】
但し、Ｕ，Ｖ，Ｗの３相のうち２相の出力ラインを昇圧回路に接続し、対応する２相の半導体リレーを制御する回路としてもよく、２つの相を遮断してモータを遮断することができ、構成が簡易化され低コストに実施できる。
【００６０】
また、本発明は、３相以上のｎ相のモータに適用可能であり、（ｎ−１）個の相を遮断してモータを遮断することができる。
【符号の説明】
【００６１】
１  ＣＰＵ
３  インバータ回路
４  モータ
５，５Ｕ，５Ｖ，５Ｗ  半導体リレー
１０  昇圧回路
１１  スイッチ回路
Ｃｕ，Ｃｖ，Ｃｗ  上流側のコンデンサ
Ｃｄ  下流側のコンデンサ
Ｄｕｕ，Ｄｖｕ，Ｄｗｕ  上流側のダイオード
Ｄｕｄ，Ｄｖｄ，Ｄｗｄ  下流側のダイオード
Ｄｚ  ツェナーダイオード
Ｖｎ  ソース電圧
Ｖｓ  ゲート電圧
【図１】
2014180105.tif 000003
【図２】
2014180105.tif 000004
【図３】
2014180105.tif 000005
【図４】
2014180105.tif 000006
【図５】
2014180105.tif 000007
【図６】
2014180105.tif 000008
【図７】
2014180105.tif 000009