(57)【要約】【課題】負性抵抗発振が抑制され、高増幅出力を得る半導体装置を提供する。【解決手段】半導体装置は、電界効果トランジスタと、実装部材と、出力整合回路基板と、中継基板と、第１および第２のボンディングワイヤと、を有する。電界効果トランジスタは、セル領域が分散して配置され、それぞれのセル領域と接続された複数のドレイン端子電極を有する。実装部材は、入力導電部と、出力導電部と、を有する。出力整合回路基板は、出力導電部と、電界効果トランジスタと、の間に設けられ、導電部を有する。中継基板は、出力整合回路基板と、電界効果トランジスタと、の間に設けられ、出力整合回路基板の誘電率よりも低い誘電率を有し、中継導電部を有する。第１のボンディングワイヤは、それぞれのドレイン端子電極と、中継導電部と、を接続する。第２のボンディングワイヤは、中継導電部と出力整合回路の導電部とを接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電子速度が異なる２つの伝導帯により負性抵抗を生じる動作層上に設けられたフィンガー電極により、動作電流が制御されるセル領域が分散して複数個配置された電界効果トランジスタであって、それぞれのセル領域と接続された複数のドレイン端子電極を有する、電界効果トランジスタと、
入力導電部と、出力導電部と、を有する実装部材と、
前記出力導電部と、前記電界効果トランジスタと、の間に設けられ、上面に導電部を有する出力整合回路基板と、
前記出力整合回路基板と、前記電界効果トランジスタと、の間に設けられ、前記出力整合回路基板の誘電率よりも低い誘電率を有し、かつ上面に中継導電部を有する中継基板と、
それぞれのドレイン端子電極と、前記中継導電部と、を接続する複数の第１のボンディングワイヤと、
前記中継導電部と前記出力整合回路基板の前記導電部とを接続する第２のボンディングワイヤと、
前記出力整合回路基板の前記導電部と前記出力導電部とを接続する第３のボンディングワイヤと、
を備え、
少なくとも２本の第１のボンディングワイヤは、前記中継導電部に接続されることにより共通に束ねられている半導体装置。
【請求項２】
前記第１のボンディングワイヤは、前記負性抵抗により生じる発振の周波数における導体損が前記負性抵抗の絶対値以上となる長さを有し、かつ増幅周波数においてインピーダンス変換に用いる初段のインピーダンスの値以下となる長さを有する請求項１記載の半導体装置。
【請求項３】
前記負性抵抗により生じる発振は、ガン発振である請求項１記載の半導体装置。
【請求項４】
前記電界効果トランジスタは、少なくとも２つのフィンガーゲート電極と、それぞれのフィンガーゲート電極を挟むように設けられたフィンガードレイン電極およびフィンガーソース電極と、を有するマルチフィンガー電極であって、１つのセル領域内では前記フィンガーゲート電極と前記フィンガードレイン電極と前記フィンガーソース電極とが平行である、複数のマルチフィンガー電極をさらに有する請求項１〜３のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
化合物半導体からなる電界効果トランジスタは、負性抵抗を有するダイオードとして動作することがある。
【０００３】
たとえば、数十ＧＨｚのガン発振を生じると、所望の周波数における増幅出力が低下する。
【０００４】
ドレイン端子電極のインピーダンスは低いので、負荷が接続されてもその負荷が殆ど見えず、低インピーダンス状態となる。
【０００５】
もし、動作層を複数のセル領域に分割しドレイン端子電極も複数に分割すると、ドレイン端子電極に負荷が接続された状態となり、隣り合うセル領域間で負性抵抗発振を抑制することが容易となる。
【０００６】
しかしながら、セル領域を分割することにより動作が不均一となることがある。  
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−８１２４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
負性抵抗発振が抑制され、高い増幅出力を得ることが容易な半導体装置を提供する。  
【課題を解決するための手段】
【０００９】
実施形態の半導体装置は、電界効果トランジスタと、実装部材と、出力整合回路基板と、中継基板と、第１のボンディングワイヤと、第２のボンディングワイヤと、第３のボンディングワイヤと、を有する。前記電界効果トランジスタは、電子速度が異なる２つの伝導帯により負性抵抗を生じる動作層上に設けられたフィンガー電極により動作電流が制御されるセル領域が分散して複数個配置される。前記電界効果トランジスタは、それぞれのセル領域と接続された複数のドレイン端子電極を有する。前記実装部材は、入力導電部と、出力導電部と、を有する。前記出力整合回路基板は、上面に導電部を有し、前記出力導電部と、前記電界効果トランジスタと、の間に設けられる。前記中継基板は、前記出力整合回路基板と、前記電界効果トランジスタと、の間に設けられ、前記出力整合回路基板の誘電率よりも低い誘電率を有し、上面に中継導電部を有する。複数の第１のボンディングワイヤは、それぞれのドレイン端子電極と、前記中継導電部と、を接続する。前記第２のボンディングワイヤは、前記中継導電部と前記出力整合回路の前記導電部とを接続する。前記第３のボンディングワイヤは、前記出力整合回路の前記導電部と前記出力導電部とを接続する。少なくとも２つの第１のボンディングワイヤは、前記中継導電部に接続されることで、共通に束ねられている。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態にかかる半導体装置の模式平面図である。
【図２】第１の実施形態の半導体装置のセル領域の模式平面図である。
【図３】隣接する２つのセル領域に接続される出力側回路構成図である。
【図４】エネルギーバンド構造の伝導帯に２つの極小値を有する半導体により生じる負性抵抗を説明するグラフ図である。
【図５】２セル間で生じた負性発振における対称面を説明する回路構成図である。
【図６】等価的に接地された１つのセル領域の回路構成図である。
【図７】第１比較例にかかる半導体装置の模式平面図である。
【図８】等価的に接地された１つのセル領域の回路構成図である。
【図９】第２比較例にかかる半導体装置の模式平面図である。
【図１０】等価的に接地された１つのセル領域の回路構成図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ、本発明の実施形態を説明する。
図１は、第１の実施形態にかかる半導体装置の模式平面図である。
半導体装置は、ＨＥＭＴ(High  Electron  Mobility  Transistor)などの電界効果トランジスタ１０と、実装部材６２と、入力整合回路基板６４と、中継基板６６と、出力整合回路基板６８と、を有する。
【００１２】
実装部材６２は、ベース板６０と、ベース板６０の上に設けられ絶縁材からなる枠部６１と、枠部６１の表面に設けられた入力導電部６１ａおよび出力導電部６１ｂと、を有する。ベース板６０は、高熱伝導率を有する銅などの金属からなるものとする。枠部６１はアルミナなどの絶縁材からなるものとする。
【００１３】
入力導電部６１ａと電界効果トランジスタ１０との間には、入力整合回路基板６４が設けられる。また、出力導電部６１ｂと電界効果トランジスタ１０との間には、中継基板６６と、出力整合回路基板６８と、が、半導体素子１０の側からこの順序で設けられる。入力整合回路基板６４と、中継基板６６と、出力整合回路基板６８と、は、たとえば、絶縁基板と、絶縁基板の上面に設けられ整合回路となる導電パターンと、を有する。整合回路定数の値は、電界効果トランジスタ１０の入力インピーダンスおよび出力インピーダンスより定まる。また、入力整合回路基板６４と中継基板６６と出力整合回路基板６８とは、ベース板６０に接合される。たとえば、電界効果素子１０の出力インピーダンス（Ω）は、０．５＋ｊ１．０などである。
【００１４】
出力整合回路基板６８を構成する絶縁基板の比誘電率εｒ１は、枠部６１を構成する絶縁材の比誘電率εｒ２および中継基板６６を構成する絶縁基板の比誘電率εｒ３よりも高い。たとえば、出力整合回路基板６８を構成する絶縁基板の比誘電率εｒ１は、９０などとすることができる。枠部６１を構成する絶縁材は、Ａｌ２Ｏ３（アルミナ）などとすることができる、アルミナの比誘電率は、９．８などである。中継基板６６を構成する絶縁基板は、アルミナなどとすることができる。
【００１５】
実装部材６２の入力導電部６１ａと入力整合回路基板６４ａ、６４ｂとの間は、入力側ボンディングワイヤで接続される。入力整合回路６２と電界効果トランジスタ１０との間は、入力側ボンディングワイヤで接続される。
【００１６】
電界効果トランジスタ１０と中継基板６６ａ、６６ｂとの間は、第１のボンディングワイヤ７１で接続される。中継基板６６ａ、６６ｂと出力整合回路基板６８ａ、６８ｂとの間は第２のボンディングワイヤ７３で接続される。第１および第２のボンディングワイヤを中継基板６６の表面の中継導電部６６ａ、６６ｂを中継点とする連続した１つのボンディングワイヤとしてもよい。出力整合回路基板の導電部６８ａ、６８ｂと実装部材６２上の出力導電部６１ｂとの間は、第３のボンディングワイヤで７５接続される。少なくとも２つの第１のボンディングワイヤ７１は、中継導電部６６ａ、６６ｂに接続されていることで共通に束ねられている。図１において、４本の第１のボンディングワイヤ７１が、中継導電部６６ａに接続されていることで共通に束ねられている。
【００１７】
図２は、セル領域の模式平面図である。
電界効果トランジスタ１０は、電子が負性（微分）抵抗を有する半導体からなる動作層上に設けられたマルチフィンガー電極構造により電流が制御されるセル領域１１を８つ有する。たとえば、マルチフィンガー電極１３は、複数のフィンガーゲート電極３０と、それぞれのフィンガーゲート電極３０を挟むように設けられたフィンガードレイン電極５０およびフィンガーソース電極４０と、を有する。図２において、セル領域１１を破線で表す。また、図１において、ドレイン端子電極５３は８つ、ゲート端子電極３３は８つ、接ソース端子電極４３は１６個設けられている。なお、ソース端子電極４３は、ヴィアホール１２を介して共通して接地に接続することができる。
【００１８】
図３は、隣接する２つのセル領域に接続される出力側の回路構成図である。
隣接する２つのセル領域１１ａ、１１ｂは、発振ループを構成する可能性がある。電界効果トランジスタ１０がｎ形ＧａＡｓからなるＭＥＳＦＥＴ（Metal  Semiconductor  Field  Effect Transistor)、ＧａＡｓ  ＨＥＭＴ、ＩｎＰ  ＨＥＭＴなどの場合、そのエネルギーバンド構造は電子速度の大きい下の伝導帯と電子速度が小さい上の伝導帯とを含む。
【００１９】
図４は、エネルギーバンド構造の伝導帯に２つの極小値を有する半導体により生じる負性抵抗を説明するグラフ図である。
電界効果トランジスタ１０のドレインとソースとの間がダイオードとして動作するときの電圧電流特性は、電子速度の異なる２つの伝導帯のため、負性（微分）抵抗領域Ｎを生じる。ダイオードに生じる負性抵抗をＺｄとし、ダイオードに接続された負荷をＺＬとすると、負性抵抗発振の条件は、Ｚｄ＋ＺＬ≦０である。すなわちＸ帯で増幅可能な電界効果トランジスタ１０は、ミリ波帯でガン発振を生じることがある。
【００２０】
図５は、２つのセル領域の間で生じた負性発振における対称面を説明する回路構成図である。
２つのセル領域１１ａ、１１ｂの間で発振を生じると、２つのセル領域１１ａ、１１ｂは、互いに逆相で動作する。この場合、対称面９０は電気壁と見えるので、たとえば、負性抵抗発振周波数であるミリ波帯においては、接地と等価となる。
【００２１】
図６は、対称面を等価的な接地とする１つのセル領域の負性抵抗発振の回路構成図である。
第１のボンディングワイヤ７１、第２のボンディングワイヤ７３、第３のボンディングワイヤ７５は、負性抵抗発振周波数において、導体（銅など）損を生じるので、抵抗成分Ｒ２１、Ｒ２２、Ｒ４を有するものとする。セル領域１１ａと１１ｂとを繋いでいる出力整合回路基板６８上の導電パターン６８ａと、実装部材６２上の導電部６１ｂと、は、４分の１波長よりも短い。このため、ショートスタブはインダクタンスとしてそれぞれ機能する。他方、分割されたドレイン端子電極５３は４分の１波長よりも短い。このため、オープンスタブはキャパシタンスとして機能する。このとき、ダイオードの負荷ＺＬは、式（１）で表すことができる。
【００２２】
【数１】
2014175727.tif 000003
【００２３】
ここで、負性抵抗発振の周波数を４０ＧＨｚとする。基板厚さが５０μｍのＧａＡｓ（比誘電率：１２．８）上において、幅５０μｍかつ長さが１００μｍのオープンスタブの等価キャパシタンスＣ１は略０．００８２５ｐＦ、導体損Ｒ１は略０．１２Ωとなる。インダクタンスＬ２が０．４ｎＨとなるボンディングワイヤ長は略４００μｍである。これを第１のボンディングワイヤ７１のインダクタンスＬ２１を０．１ｎＨ（長さ：１００μｍ）とし、第２のボンディングワイヤ７３のインダクタンスＬ２２を０．３ｎＨ（長さが略３００μｍ）とし、中継基板６６上で中継、すなわち、分割する。ボンディングワイヤを直径が３０μｍのＡｕであるとすると、導体損はＲ２１＝０．０６５Ω、Ｒ２２＝０．１９５Ωになる。
【００２４】
第１のボンディングワイヤ７１は、負性抵抗発振の周波数における導体損が負性抵抗の値以上となる長さを有するように設定する。また、第１のボンディングワイヤ７１は、増幅周波数においてインピーダンス変換に用いる初段のインピーダンスの値以下となる長さを有するように設定する。
【００２５】
中継基板６６を、厚さが２５４μｍのアルミナ（比誘電率εｒ３：９．８）とすると、基板上の幅１００μｍ、長さ１００μｍのショートスタブの等価インダクタンスＬ６は、略０．２ｎＨ、導体損Ｒ６は、略０．０６Ωとなる。
【００２６】
出力整合回路基板６８を、厚さが１００μｍの高誘電体材料（比誘電率εｒ１：９０）とすると、基板上の幅９８０ｎｍ、長さ１００μｍのショートスタブの等価インダクタンスＬ３は、略０．１７ｎＨ、導体損Ｒ３は、略０．０１Ωとなる。
【００２７】
直径が３０μｍのＡｕボンディングワイヤ７５の長さを２４０μｍとすると、等価インダクタンスＬ４は０．２４ｎＨ、導体損Ｒ４は０．１５Ωとなる。
【００２８】
実装部材６２の出力導電部６１ｂの基板を、厚さが２５４μｍのアルミナ（比誘電率εｒ２：９．８）上の幅１００μｍ、長さ１００μｍのショートスタブの等価インダクタンスＬ５は略０．２ｎＨ，導体損Ｒ５は、略０．０６Ωとなる。
【００２９】
それぞれの回路定数の上記値を式（１）に代入すると、ダイオードの負荷ＺＬは、式（２）となる。
【００３０】
ＺＬ＝０．１１４＋ｊ１１．７９  （Ω）        式（２）
但し、ｊ：虚数単位
【００３１】
実験的に求めた負性抵抗Ｚｄは、−０．１Ωであるので、負性抵抗発振を抑制することが可能である。また、ボンディングワイヤを中継基板６６に設けられた中継導電部上で束ねたことにより、位相差が低減される。このため、複数のセル領域１１は、均一に動作でき、出力合成効率を高めることができる。
【００３２】
図７は、第１比較例にかかる半導体装置の模式平面図である。
半導体装置は、ＨＥＭＴなどの電界効果トランジスタ１１０と、実装部材１６２と、入力整合回路基板１６４と、出力整合回路基板１６８と、を有する。
【００３３】
実装部材１６２は、ベース板１６０と、ベース板１６０の上に設けられ絶縁材からなる枠部１６１と、枠部１６１の表面に設けられた入力導電部１６１ａおよび出力導電部１６１ｂと、を有する。ベース板１６０は、高熱伝導率を有する銅などの金属からなるものとする。枠部１６１はアルミナなどの絶縁材からなる。
【００３４】
入力導電部１６１ａと電界効果トランジスタ１１０との間には、入力整合回路の導電部１６４ａ。１６４ｂが設けられる。また、出力導電部１６１ｂと電界効果トランジスタ１１０との間には、出力整合回路基板１６８の導電部１６８ａ、１６８ｂと、が設けられる。入力整合回路基板１６４と、出力整合回路基板１６８とは、たとえば、絶縁基板と、絶縁基板の上面に設けられ整合回路となる導電パターンと、を有する。出力整合回路基板１６８を構成する絶縁基板の比誘電率εｒ１は、枠部１６１を構成する絶縁材の比誘電率εｒ２よりも高い。
【００３５】
電界効果トランジスタ１１０と出力整合回路１６８の導電部１６８ａ、１６８ｂとの間は、ボンディングワイヤ１７２で接続される。出力整合回路基板１６８の導電部１６８ａ、１６８ｂと実装部材１６２の出力導電部１６１ｂとの間は、ボンディングワイヤ１７５で接続される。第１比較例では、４本のボンディングワイヤ１７２は、ドレイン端子電極１５３の上でも共通に束ねられて接続されている。
【００３６】
電界効果トランジスタ１１０は、化合物半導体からなる動作層に上に設けられたマルチフィンガー電極構造により電流が制御されるセル領域１１１を８つ有する。また、本図において、ドレイン端子電極１５３は４つのセル領域ごとに束ねられた２つ、ゲート端子電極１３３は８つ、ソース端子電極１４３は１６個、設けられている。４つのセル領域は、束ねられて共通のドレイン端子電極１５３に接続されているので均一動作が容易で、出力合成効率を高めることができる。
【００３７】
図８は、等価的に接地された１つのセル領域の回路構成図である。
隣接したセル領域１１１ａと１１１ｂとは、ドレイン端子電極１５３により接続されているので、対称面で接地となる。すなわち、ドレイン端子電極１５３、出力整合回路基板１６８上の導電パターン１６８ａ、１６８ｂ、出力導電部１６１ｂは、ショートスタブとして機能する。
【００３８】
セル領域１１１ａと１１１ｂとを繋いでいるドレイン端子電極１５３と、出力整合回路基板１６８上の導電パターン１６８ａと、実装部材１６２上の導電部６１ｂと、は、４分の１波長よりも短い。このため、ショートスタブはインダクタンスとしてそれぞれ機能する。なお、負性抵抗発振の周波数を４０ＧＨｚとするとき、回路定数の一例を図８に表わす。
【００３９】
また、ダイオードの負荷ＺＬは、式（３）で表すことができる。
【００４０】
【数２】
2014175727.tif 000004
【００４１】
回路定数の上記値を式（２）に代入すると、ダイオードの負荷ＺＬは式（４）で表される。
【００４２】
ＺＬ＝０．０８５＋ｊ６．７３  （Ω）         式（４）
但し、ｊ：虚数単位
【００４３】
実験的に求めた負性抵抗Ｚｄは、−０．１Ω程度なので、負性抵抗発振を生じる可能性がある。
【００４４】
図９は、第２比較例にかかる半導体装置の模式平面図である。
図１０は、等価的に接地された１つのセル領域の回路構成図である。
図９に表すように、第２比較例は、第１比較例において、ドレイン端子電極１５３が８つのセル領域毎に分割された構造とする。また、図１０に表すように、セル領域１１１ａと１１１ｂとを繋いでいる出力整合回路基板１６８上の導電パターン１６８ａと、実装部材１６２上の導電部６１ｂと、は、４分の１波長よりも短い。このため、ショートスタブはインダクタンスとしてそれぞれ機能する。他方、分割されたドレイン端子電極１５３は４分の１波長よりも短い。このため、オープンスタブはキャパシタンスとして機能する。なお、負性抵抗発振の周波数を４０ＧＨｚとするとき、回路定数の一例を図１０に表わす。
【００４５】
この場合、ダイオードの負荷ＺＬは式（５）で表される。
【００４６】
【数３】
2014175727.tif 000005
【００４７】
回路定数の上記値を式（５）に代入すると、ダイオードの負荷ＺＬは式（６）で表される。
【００４８】
ＺＬ＝０．２７５＋ｊ２５．９９  （Ω）         式（６）
但し、ｊ：虚数単位
【００４９】
このように、負荷の大きさは、第１比較例の負荷の約３倍と大きくできる。実験的に求めた負性抵抗Ｚｄは、−０．１Ω程度なので、負性抵抗発振を抑制することができる。しかし、ドレイン端子電極１５３と、出力整合回路基板１６８上の導電パターンとを接続するボンディングワイヤ１７２が長くなる。このため、８本のボンディングワイヤの間で位相差を生じ、８つのセル領域１１１の動作が不均一となり、出力合成効率を高くすることが困難である。
【００５０】
第１および第２の比較例に対して、第１の実施形態では、複数のドレイン端子電極５３と出力整合回路１６８の導電部１６８ａ、１６８ｂとを接続するインダクタ成分（ボンディングワイヤ）を、中継基板６６上の中継導電部６６ａ、６６ｂにより分割、中継、すなわち束ねる。このため、インダクタンス成分を均一にし、複数のセル領域１１を均一に動作させることができる。このようにして、負性抵抗発振を抑制しつつ、高い増幅出力を得ることができる。
【００５１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５２】
１０  電界効果トランジスタ、５３  ドレイン端子電極、６１ａ  入力導電部、６１ｂ  出力導電部、６２  実装部材、６６  中継基板、６６ａ、６６ｂ  中継導電部、６８  出力整合回路基板、７１  第１のボンディングワイヤ、７３  第２のボンディングワイヤ、ＺＬ  負荷、Ｚｄ  負性抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2014175727.tif 000011
【図７】
2014175727.tif 000012
【図８】
2014175727.tif 000013
【図９】
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【図１０】
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