(57)【要約】      （修正有）【課題】多チャンネル伝導経路を有するＨＥＭＴを提供する。【解決手段】デバイスが電子電荷を送り出すソース、及び電子電荷を受け取るドレインを含む。また、そのデバイスはソースとドレインとの間の伝導経路の少なくとも一部を与える第１のスタック及び第２のスタックも含み、第１のスタックは、第１の極性の第１の窒化ガリウム（ＧａＮ）層を含み、第２のスタックは、第２の極性の第２の窒化ガリウム（ＧａＮ）層を含み、第１の極性は第２の極性とは異なる。デバイスの動作中に、伝導経路が第１のＧａＮ層内に形成される第１の２次元電子ガス（２ＤＥＧ）チャネルと、第２のＧａＮ層内に形成される第２の２ＤＥＧチャネルとを含むように電子電荷の伝導を制御するために、少なくとも第１のスタックに動作可能に接続される少なくとも１つのゲートを含む。【選択図】図２Ａ
2014183311.tif 000002
【特許請求の範囲】
【請求項１】
デバイスであって、
電子電荷を送り出すソースと、
前記電子電荷を受け取るドレインと、
前記ソースと前記ドレインとの間の伝導経路の少なくとも一部を与える第１のスタックであって、前記第１のスタックは第１の極性の第１の１組の層を含み、前記第１の１組は前記第１の極性の第１の窒化ガリウム層を含む、第１のスタックと、
前記ソースと前記ドレインとの間の前記伝導経路の少なくとも一部を与える第２のスタックであって、前記第２のスタックは第２の極性の第２の１組の層を含み、前記第２の１組は前記第２の極性の第２の窒化ガリウム層を含み、前記第１の極性は前記第２の極性とは異なる、第２のスタックと、
前記デバイスの動作中に、前記伝導経路が前記第１の窒化ガリウム層内に形成される第１の２次元電子ガスチャネルと、前記第２の窒化ガリウム層内に形成される第２の２次元電子ガスチャネルとを含むように、前記電子電荷の伝導を制御する、少なくとも前記第１のスタックに動作可能に接続される少なくとも１つのゲートと、
を備える、デバイス。
【請求項２】
前記第１のスタックと前記第２のスタックとの間に堆積される中間層を更に備える、
請求項１に記載のデバイス。
【請求項３】
前記中間層は、窒化アルミニウム／酸化アルミニウム絶縁体を含む、
請求項２に記載のデバイス。
【請求項４】
前記中間層は、ドーピング層を含む、
請求項２に記載のデバイス。
【請求項５】
前記ドーピング層は、マグネシウム＋窒化処理によって形成される、
請求項４に記載のデバイス。
【請求項６】
前記少なくとも１つのゲートは、前記第１のスタックに電気的に接続される第１のゲートと、前記第２のスタックに電気的に接続される第２のゲートとを含む、
請求項１に記載のデバイス。
【請求項７】
前記第１のスタックは、Ｎ極性障壁層と、Ｎ極性窒化ガリウム層と、Ｎ極性バッファ層とを含み、
前記第２のスタックは、Ｇａ極性障壁層と、Ｇａ極性窒化ガリウム層と、Ｇａ極性バッファ層とを含む、
請求項１に記載のデバイス。
【請求項８】
前記第１のスタックは、Ｇａ極性バッファ層と、前記Ｇａ極性バッファ層上に堆積される第１のＧａ極性障壁層と、前記第１のＧａ極性障壁層上に堆積されるＧａ極性窒化ガリウム層と、前記Ｇａ極性窒化ガリウム層上に堆積される第２のＧａ極性障壁層と、前記第２のＧａ極性障壁層上に堆積される第１の絶縁体層とを含み、
前記第２のスタックは、第２の絶縁体層と、前記第２の絶縁体層上に堆積される第１のＮ極性障壁層と、前記第１のＮ極性障壁層上に堆積されるＮ極性窒化ガリウム層と、前記Ｎ極性窒化ガリウム層上に堆積される第２のＮ極性障壁層と、前記第２のＮ極性障壁層上に堆積されるＮ極性窒化ガリウムバッファとを含み、
前記少なくとも１つのゲートは、前記第１のスタックに電気的に接続される第１のゲートと、前記第２のスタックに電気的に接続される第２のゲートとを含み、
前記第１のスタックの前記第１の絶縁体層は、前記第１のゲートに近接して配置され、
前記第２のスタックの前記第２の絶縁体層は、前記第２のゲートに近接して配置される、
請求項１に記載のデバイス。
【請求項９】
前記第１の絶縁体層の厚み及び前記第２の絶縁体層の厚みは、前記デバイスの動作中に、前記伝導経路が前記Ｇａ極性層内に形成される第１の反転キャリアチャネルと、前記Ｎ極性層内に形成される第２の反転キャリアチャネルとを含むように選択される、
請求項８に記載のデバイス。
【請求項１０】
前記第１の絶縁体層の厚み及び前記第２の絶縁体層の厚みは、前記第１の絶縁体層及び前記第２の絶縁体層の材料の誘電率に比例する、
請求項８に記載のデバイス。
【請求項１１】
前記第１の絶縁体層又は前記第２の絶縁体層の厚みは、前記第１の２次元電子ガスチャネル又は前記第２の２次元電子ガスチャネルを作り出すのに十分な最小電圧が第１の反転キャリアチャネル又は第２の反転キャリアチャネルを作り出すのにも十分であるように選択される、
請求項８に記載のデバイス。
【請求項１２】
高電子移動度トランジスタであって、
伝導経路を通して電子電荷を送り出すソースと、
電子電荷を送り出すソースと、
前記電子電荷を受け取るドレインと、
前記ソースと前記ドレインとの間の伝導経路の少なくとも一部を与える第１のスタックであって、前記第１のスタックは第１の極性の第１の１組の層を含み、前記第１の１組は前記第１の極性の第１の窒化ガリウム層を含む、第１のスタックと、
前記ソースと前記ドレインとの間の前記伝導経路の少なくとも一部を与える第２のスタックであって、前記第２のスタックは第２の極性の第２の１組の層を含み、前記第２の１組は前記第２の極性の第２の窒化ガリウム層を含み、前記第１の極性は前記第２の極性とは異なる、第２のスタックと、
前記第１のスタックに電気的に接続される第１のゲートと、
前記第２のスタックに電気的に接続される第２のゲートと、
前記第１のゲートの第１の電圧と前記第２のゲートの第２の電圧とを制御するコントローラであって、前記伝導経路は前記コントローラによって選択された前記第１の電圧及び前記第２の電圧に基づいて生成される種々の数のチャネルを含む、コントローラと、
を備える、高電子移動度トランジスタ。
【請求項１３】
前記種々の数のチャネルは、前記第１の窒化ガリウム層内に形成される第１の２次元電子ガスチャネル、前記第２の窒化ガリウム層内に形成される第２の２次元電子ガスチャネル、前記第１の窒化ガリウム層内に形成される第１の反転キャリアチャネル、及び前記第２の窒化ガリウム層内に形成される第２の反転キャリアチャネルからなる群から選択される４つまでのチャネルを含む、
請求項１２に記載の高電子移動度トランジスタ。
【請求項１４】
前記第１の２次元電子ガスチャネル及び前記第２の２次元電子ガスチャネルは、ヘテロ接合によって、前記第１の窒化ガリウム層及び前記第２の窒化ガリウム層によって形成され、
前記第１の反転キャリアチャネルは、前記第１のゲートと前記第１の窒化ガリウム層との間の容量性関係によって形成され、
前記第２の反転キャリアチャネルは、前記第２のゲートと前記第２の窒化ガリウム層との間の容量性関係によって形成される、
請求項１３に記載の高電子移動度トランジスタ。
【請求項１５】
第１及び第２のソース−ゲート間領域と、
第１及び第２のドレイン−ゲート間領域と、
を更に備え、
前記ソース−ゲート間領域及び前記ドレイン−ゲート間の表面にドーピングを適用して、前記第１の反転キャリアチャネル及び前記第２の反転キャリアチャネルの前記伝導経路の少なくとも一部を形成する、
請求項１３に記載の高電子移動度トランジスタ。
【請求項１６】
前記第１のスタックは、Ｇａ極性バッファ層と、前記Ｇａ極性バッファ層上に堆積される第１のＧａ極性障壁層と、前記第１のＧａ極性障壁層上に堆積されるＧａ極性窒化ガリウム層と、前記Ｇａ極性窒化ガリウム層上に堆積される第２のＧａ極性障壁層と、前記第２のＧａ極性障壁層上に堆積される第１の絶縁体層とを含み、
前記第２のスタックは、第２の絶縁体層と、前記第２の絶縁体層上に堆積される第１のＮ極性障壁層と、前記第１のＮ極性障壁層上に堆積されるＮ極性窒化ガリウム層と、前記Ｎ極性窒化ガリウム層上に堆積される第２のＮ極性障壁層と、前記第２のＮ極性障壁層上に堆積されるＮ極性窒化ガリウムバッファとを含み、
前記第１のスタックの前記第１の絶縁体層は、前記第１のゲートに近接して配置され、
前記第２の絶縁体層は、前記第２のゲートに近接して配置される、
請求項１２に記載の高電子移動度トランジスタ。
【請求項１７】
前記障壁層のそれぞれは、ドープされない分極層を含み、
前記絶縁体層のそれぞれは空乏層上に堆積された誘電体層を含み、
前記第１の窒化ガリウム層及び前記第２の窒化ガリウム層は、意図することなくドープされる、
請求項１６に記載の高電子移動度トランジスタ。
【請求項１８】
前記空乏層は、電圧が印加されないときに、前記第１のゲート及び前記第２のゲート下の前記第１の２次元電子ガスチャネル及び前記第２の２次元電子ガスチャネルを空乏化する、
請求項１７に記載の高電子移動度トランジスタ。
【請求項１９】
高電子移動度トランジスタの動作を制御する方法であって、
前記高電子移動度トランジスタのソースからドレインに電子電荷を送り出すのに必要とされる伝導経路のチャネル数を決定することと、
前記必要とされるチャネル数を生成するために前記高電子移動度トランジスタの少なくとも１つのゲートに適用されることになる制御モードを決定することと、
前記ゲートに前記電圧を印加するコマンドを生成することと、
を含み、
前記方法のステップはプロセッサによって実行される、
高電子移動度トランジスタの動作を制御する方法。
【請求項２０】
前記必要とされるチャネル数は、前記電圧によって異なり、ヘテロ接合によって形成される２次元電子ガスチャネル、及び前記高電子移動度トランジスタの少なくとも１つの層と前記高電子移動度トランジスタの前記ゲートとの間の容量性関係によって形成される反転キャリアチャネルの１つ又は組み合わせを含む、
請求項１９に記載の高電子移動度トランジスタの動作を制御する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は包括的には窒化ガリウム（ＧａＮ：Ｇａｌｌｉｕｍ  Ｎｉｔｒｉｄｅ）系高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）に関し、より詳細には、複数の導電チャネルを用いるトランジスタに関する。
【背景技術】
【０００２】
高電子移動度トランジスタ（ＨＥＭＴ）は、ヘテロ構造ＦＥＴ（ＨＦＥＴ：Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ  ＦＥＴ）又は変調ドープＦＥＴ（ＭＯＤＦＥＴ：Ｍｏｄｕｌａｔｉｏｎ−Ｄｏｐｅｄ  ＦＥＴ）トランジスタとしても知られており、積重された半導体層を含む。それらの層の厚み、構成及び材料は、異なるタイプのトランジスタでは異なる。ＨＥＭＴスタックは、狭いバンドギャップを有する別の材料上に広いバンドギャップの半導体層を成長させた１つの層を含むことができる。異なるバンドギャップを有する２つの材料の接合はヘテロ接合として知られている。
【０００３】
本明細書において用いられるときに、ヘテロ接合は、異種の結晶性半導体又は他の材料からなる２つの層又は領域間に生じる界面である。一般的に用いられる材料の組み合わせは、ＧａＡｓとＡｌＧａＡｓの組み合わせであり、２次元電子ガス（２ＤＥＧ：Ｔｗｏ−Ｄｉｍｅｎｓｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ）を生成するために変調ドーピングの導入を伴う。用いられる別の材料の組み合わせは、ＧａＮとＡｌＧａＮの組み合わせであり、２ＤＥＧを生成するために分極電荷の導入を伴う。材料の組み合わせの選択は、応用形態によって異なる場合がある。
【０００４】
半導体は、移動する電子（又は正孔）を与える不純物をドープして導通できるようにする。しかしながら、それらの電子は、電子を生成するために用いられる不純物（ドーパント）との衝突によって減速される。ＨＥＭＴはヘテロ接合を用いて生成された高移動度電子を使用することを通じて、これを回避する。ヘテロ接合は、非常に高い濃度の高移動度の伝導電子を有する非常に薄い層を形成できるようにし、それにより、チャネルに非常に低い固有抵抗、すなわち、高い電子移動度を与えることができる。
【０００５】
窒化ガリウム（ＧａＮ）を利用するＨＥＭＴは、高電力において良好に機能する。本明細書において用いられるときに、トランジスタに適したＧａＮ材料は、二元材料、三元材料又は四元材料を含むことができる。
【０００６】
図１は、−３Ｖのしきい値電圧を有するように設計することができる、特許文献１に記載されている従来のＧａＮ  ＨＥＭＴデバイスの一例を示す。層１０はＳｉＣ、サファイア、Ｓｉ又はＧａＮ等の基板であり、層１１はＧａＮバッファであり、層１２はＡｌＧａＮであり、一例としてＡｌ組成が２０％である（Ａｌ０．２Ｇａ０．８Ｎ）。層１１及び１２はいずれもＧａ面材料である。ゲート下の２ＤＥＧを空乏化させ、それにより、デバイスをターンオフするために、負のゲート電圧が必要とされる。
【０００７】
ＧａＮ  ＨＥＭＴデバイスは、１つのＩＩＩ族窒化物半導体本体を含むことができ、その上に少なくとも２つのＩＩＩ族窒化物層が形成されている。ＩＩＩ族窒化物層１２、例えば、ＡｌＧａＮを形成する材料は、バッファ層１１、例えば、ＧａＮを形成する材料よりも広いバンドギャップを有する。隣接するＩＩＩ族窒化物層内の異なる材料から生じる分極電界（ｐｏｌａｒｉｚａｔｉｏｎ  ｆｉｅｌｄ）が、２つの層の接合部９付近に、具体的にはバンドギャップが狭い方の層内に、導電性の２次元電子ガス（２ＤＥＧ）領域を誘発する。２ＤＥＧ領域又はチャネルは、複数の図面を通して、破線として示される。それらの層のうち、その中を通って電流が導通される層がチャネル層である。本明細書において、電流搬送チャネル、すなわち、２ＤＥＧチャネルが位置する、狭い方のバンドギャップ層がチャネル層と呼ばれる。また、そのデバイスはゲート電極１８と、ゲート電極１８のそれぞれの側にソース電極及びドレイン電極１６、１７とを含む。デバイスを通して電流を導通できるようにする、ゲートとドレインとの間、及びゲートとソースとの間の領域はアクセス領域７である。ゲート電極１８下の領域はゲート領域６である。
【０００８】
ＧａＮデバイスの設計の改善は、シングルゲートシングルチャネルＧａ極性ＧａＮ系ＨＥＭＴに重点を置いている。しかしながら、従来のＧａ極性ＨＥＭＴは通常、エンハンスメントモード（Ｅモード：Ｅｎｈａｎｃｅｍｅｎｔ−ｍｏｄｅ）デバイスを作製する際に、ゲートリセス構造、フッ素を用いた処理（Ｆ−ｔｒｅａｔｍｅｎｔ）又はキャッピング層のような高度なプロセス技法を必要とする。それらの技法は、ゲート領域下の２ＤＥＧを空乏化させることができるが、制御性という課題又は格子にダメージを与えるという問題を抱えている。
【０００９】
Ｎ極性ＧａＮ  ＨＥＭＴは逆の分極電界を有しており、低いアクセス抵抗を有するシングルチャネルＥモードデバイスを作製する際に、特に低電圧で動作する場合にＧａ極性デバイスよりも好都合である可能性がある。例えば、特許文献２を参照されたい。しかしながら、Ｎ極性デバイスの性能が高められても、Ｎ極性ＧａＮ  ＨＥＭＴの場合の低バイアス電圧下での駆動電流は、最新技術のＧａ極性ＧａＮ  ＨＥＭＴよりも小さい。駆動電流に関するこの制約は、ＲＦ増幅能力を劣化させ、デバイスの出力電力密度を制限する。
【００１０】
非特許文献１に記載されているデプレッションモードシングルゲートダブルチャネルＧａ極性ＧａＮ  ＨＥＭＴは、各ＧａＮ層においてチャネルを生成するが、両方のチャネル上でゲート制御を欠いており、電源障害保護の応用形態には適していない。
【００１１】
それゆえ、ＨＥＭＴデバイスの電流駆動能力、出力電力性能及びゲート制御性を改善することが必要とされている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許出願公開第２００９／０１４６１８５号
【特許文献２】米国特許第７，９４８，０１１号
【非特許文献】
【００１３】
【非特許文献１】Ｒｏｎｇｍｉｎｇ  Ｃｈｕ著「ＡｌＧａＮ−ＧａＮ  Ｄｏｕｂｌｅ−Ｃｈａｎｎｅｌ  ＨＥＭＴｓ」（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，  Ｖｏｌ．  ５２，  Ｎｏ．  ４，  Ｐａｇｅ  ４３８，  Ａｐｒｉｌ  ２００５）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、電流容量が向上した高電子移動度トランジスタ（ＨＥＭＴ）のようなデバイスを提供することである。幾つかの実施形態の更なる目的は、多チャネル伝導経路を有するＨＥＭＴデバイスを提供することである。幾つかの実施形態の更なる目的は、電流容量を維持しながら、低電圧において動作するＨＥＭＴを提供することである。幾つかの実施形態の更なる目的は、対称及び非対称両方のゲート制御を有し、自在にチャネル伝導経路を生成するＨＥＭＴを提供することである。幾つかの実施形態の更なる目的は、Ｅモード／Ｄモード、又は混成Ｅモード及びＤモードのいずれかで動作するＨＥＭＴを提供することである。
【課題を解決するための手段】
【００１５】
本発明の幾つかの実施形態は、異なる極性の窒化物スタックを用いて、ソースとドレインとの間の伝導経路の少なくとも一部を形成する複数のチャネルを有するＨＥＭＴを作り出すことができるという認識に基づく。具体的には、ＨＥＭＴのスタックが異なる極性を有する場合には、同じ極性のスタックによって形成されたチャネルの干渉とは対照的に、チャネル間の干渉が最小限に抑えられる。
【００１６】
幾つかの実施形態では、各スタックは対応する極性のＧａＮ層及びオプションの障壁層を含む。チャネルは、ＧａＮ層及び障壁層から形成されるヘテロ接合によって、又はゲートとＧａＮ層との間の容量性関係によって形成することができる。各スタックにおいてデュアルチャネルを形成する結果、１つのデバイス内に複数のチャネルが生成される。さらに、デバイス内の各チャネルの量子閉じ込めに起因して、チャネル干渉が抑圧される。
【００１７】
ゲート誘電体材料及び厚みを注意深く選択することが好都合であることが更に認識される。これは、ゲート誘電体層の特性が、ゲートとＧａＮ層との間の容量性結合を制御する際のゲート電圧に関連するためである。例えば、幾つかの実施形態では、表面ゲート誘電体層の等価酸化膜厚は、金属−絶縁体−酸化物静電容量に反比例する。注意深く選択することによって、最小電圧が、２ＤＥＧチャネルを制御するのに十分であり、かつ反転キャリアチャネルを作り出し、制御するのに十分であるのを確実にすべきである。
【００１８】
幾つかの実施形態は、デュアルチャネル間の干渉を回避する最適な厚みまで、スタックの層厚を最小化することを利用する。これは、デュアルゲート及びシングルゲートの両方の複数チャネルデバイスの場合に実行することができる。
【００１９】
ゲートを自在に制御することによって、複数のチャネルが生成されることが更に認識される。これは、チャネル生成がゲートに印加される電圧の関数であるためである。ダブルゲート構造を用いる本発明の幾つかの実施形態では、対称ゲート制御又は非対称ゲート制御を適用することによって、異なるゲートバイアスにおいて、種々の数のチャネルを誘発することができる。シングルゲート構造を用いる本発明の幾つかの実施形態では、異なる電圧においてゲート制御を適用することによって、種々の数のチャネルを生成することができる。
【００２０】
したがって、１つの実施形態が、デバイスであって、電子電荷を送り出すソースと、電子電荷を受け取るドレインと、ソースとドレインとの間の伝導経路の少なくとも一部を与える第１のスタックであって、第１のスタックは第１の極性の第１の１組の層を含み、第１の１組は第１の極性の第１の窒化ガリウム（ＧａＮ）層を含む、第１のスタックと、ソースとドレインとの間の伝導経路の少なくとも一部を与える第２のスタックであって、第２のスタックは第２の極性の第２の１組の層を含み、第２の１組は第２の極性の第２の窒化ガリウム（ＧａＮ）層を含み、第１の極性は第２の極性とは異なる、第２のスタックと、デバイスの動作中に、伝導経路が第１のＧａＮ層内に形成される第１の２次元電子ガス（２ＤＥＧ）チャネルと、第２のＧａＮ層内に形成される第２の２ＤＥＧチャネルとを含むように電子電荷の伝導を制御するために、少なくとも第１のスタックに動作可能に接続される少なくとも１つのゲートと、を備える、デバイスを開示する。
【００２１】
別の実施形態が、高電子移動度トランジスタ（ＨＥＭＴ）であって、伝導経路を通して電子電荷を送り出すソースと、電子電荷を送り出すソースと、電子電荷を受け取るドレインと、ソースとドレインとの間の伝導経路の少なくとも一部を与える第１のスタックであって、第１のスタックは第１の極性の第１の１組の層を含み、第１の１組は第１の極性の第１の窒化ガリウム（ＧａＮ）層を含む、第１のスタックと、ソースとドレインとの間の伝導経路の少なくとも一部を与える第２のスタックであって、第２のスタックは第２の極性の第２の１組の層を含み、第２の１組は第２の極性の第２の窒化ガリウム（ＧａＮ）層を含み、第１の極性は第２の極性とは異なる、第２のスタックと、第１のスタックに電気的に接続される第１のゲートと、第２のスタックに電気的に接続される第２のゲートと、第１のゲートの第１の電圧と第２のゲートの第２の電圧とを制御するコントローラであって、伝導経路はコントローラによって選択された第１の電圧及び第２の電圧に基づいて生成される種々の数のチャネルを含む、コントローラと、を備える、高電子移動度トランジスタを開示する。
【００２２】
更に別の実施形態が、高電子移動度トランジスタ（ＨＥＭＴ）の動作を制御する方法であって、ＨＥＭＴのソースからドレインに電子電荷を送り出すのに必要とされる伝導経路のチャネル数を決定することと、必要とされるチャネル数を生成するためにＨＥＭＴの少なくとも１つのゲートに適用されることになる制御モードを決定することと、ゲートに電圧を印加するコマンドを生成することと、
を含む方法を開示する。方法のステップはプロセッサによって実行される。
【発明の効果】
【００２３】
これにより、電流容量が向上した高電子移動度トランジスタ（ＨＥＭＴ）のようなデバイスと、多チャネル伝導経路を有するＨＥＭＴデバイスと、電流容量を維持しながら、低電圧において動作するＨＥＭＴと、対称及び非対称両方のゲート制御を有し、自在にチャネル伝導経路を生成するＨＥＭＴと、Ｅモード／Ｄモード、又は混成Ｅモード及びＤモードのいずれかで動作するＨＥＭＴを提供することができる。
【図面の簡単な説明】
【００２４】
【図１】シングルチャネルを用いる従来の高電子移動度トランジスタ（ＨＥＭＴ）の概略図である。
【図２Ａ】本発明の一実施形態によるデバイスの概略図である。
【図２Ｂ】本発明の一実施形態による、Ｎ極性ＧａＮスタックの上にＧａ極性ＧａＮスタックを有する高電子移動度トランジスタの概略図である。
【図３Ａ】本発明の一実施形態による、Ｇａ極性ＧａＮスタックの上にＮ極性ＧａＮスタックを有するダブルゲート多チャネル高電子移動度トランジスタの概略図である。
【図３Ｂ】本発明の一実施形態による、Ｇａ極性ＧａＮスタックの上にＮ極性ＧａＮスタックを有する別のダブルゲート多チャネル高電子移動度トランジスタの概略図である。
【図４】本発明の一実施形態による、Ｇａ極性スタックの上にＮ極性スタックを有するシングルゲート多チャネル高電子移動度トランジスタの概略図である。
【図５】本発明の幾つかの実施形態に従って設計されたＨＥＭＴの動作を制御する方法の流れ図である。
【図６Ａ】本発明の幾つかの実施形態による、ＨＥＭＴを設計する方法の図である。
【図６Ｂ】本発明の幾つかの実施形態による、ＨＥＭＴを設計する方法の図である。
【図７Ａ】ゼロバイアス下にある本発明の幾つかの実施形態によるＥモードダブルゲート多チャネルＨＥＭＴデバイスのバンド図である。
【図７Ｂ】４Ｖゲートバイアスにおける本発明の幾つかの実施形態によるデバイスの伝導帯のバンド図である。
【図７Ｃ】本発明の幾つかの実施形態によるダブルゲートダブルチャネルＨＥＭＴデバイスの入力特性のグラフである。
【図７Ｄ】本発明の幾つかの実施形態によるダブルゲートダブルチャネルＨＥＭＴデバイスの出力特性のグラフである。
【図８Ａ】ゼロバイアス下にある本発明の幾つかの実施形態による多チャネルＨＥＭＴのバンド図である。
【図８Ｂ】４Ｖゲートバイアスにおける本発明の幾つかの実施形態による多チャネルＨＥＭＴのバンド図である。
【図８Ｃ】本発明の幾つかの実施形態によるダブルゲート多チャネルＨＥＭＴデバイスの入力特性のグラフである。
【図８Ｄ】本発明の幾つかの実施形態によるダブルゲートデュアルチャネルＨＥＭＴデバイスの出力特性のグラフである。
【図９Ａ】本発明の幾つかの実施形態によるＥモードシングルゲートダブルチャネルＨＥＭＴデバイスのバンド図である。
【図９Ｂ】十分に高い正のゲートバイアス電圧の場合の本発明の幾つかの実施形態によるＥモードシングルゲートダブルチャネルＨＥＭＴデバイスのバンド図である。
【図９Ｃ】十分に高い正のゲートバイアス電圧の場合の本発明の幾つかの実施形態によるシングルゲート多チャネルＨＥＭＴデバイスのバンド図である。
【図９Ｄ】本発明の幾つかの実施形態によるシングルゲートダブルチャネルＨＥＭＴデバイスの入力特性のグラフである。
【図９Ｅ】本発明の幾つかの実施形態によるシングルゲートダブルチャネルＨＥＭＴデバイスの出力特性のグラフである。
【図９Ｆ】本発明の幾つかの実施形態によるシングルゲート多チャネルＨＥＭＴデバイスの入力特性のグラフである。
【図９Ｇ】本発明の幾つかの実施形態によるシングルゲート多チャネルＨＥＭＴデバイスの出力特性のグラフである。
【発明を実施するための形態】
【００２５】
図２Ａは本発明の幾つかの実施形態に従って設計されたデバイス２００の概略図を示す。そのデバイスは、電子キャリアを送り出すソース２０１と、電子キャリアを受け取るドレイン２０２とを含む高電子移動度トランジスタ（ＨＥＭＴ）とすることができる。また、そのデバイスは、ソースとドレインとの間の伝導経路の少なくとも一部を提供する、異なる極性の２つのスタック、すなわち、第１のスタック２１０及び第２のスタック２２０も含む。また、そのデバイスは、第１のスタックと第２のスタックとの間に堆積された中間層２０７と、電子電荷の伝導を制御するために少なくとも第１のスタックに動作可能に接続される少なくとも１つのゲート２０５とを含むことができる。
【００２６】
種々の実施形態において、第１のスタック及び第２のスタックは、ヘテロ接合における分極差に起因して２次元電子ガス（２ＤＥＧ）チャネルを生成する窒化ガリウム（ＧａＮ）を含むヘテロ構造である。例えば、ゲート２０５は、デバイスの動作中に、伝導経路が第１のＧａＮ層２６９内に形成された第１の２次元電子ガス（２ＤＥＧ）チャネル２７９と、第２のＧａＮ層２６８内に形成された第２の２ＤＥＧチャネル２７８とを含むように、電子電荷の伝導を制御する。
【００２７】
本発明の幾つかの実施形態は、異なる極性の窒化物スタックを用いて、ソースとドレインとの間の伝導経路の少なくとも一部を形成する複数のチャネルを有するＨＥＭＴを作り出すことができるという認識に基づく。
【００２８】
例えば、１つの極性を有するデバイス構造、例えば、ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮ／ＧａＮ構造を用いて、１つの伝導経路の２つのチャネルまでを生成することができる。さらに、単一極性構造は制御するのが難しく、１つの制御モード、例えば、Ｄモードしか有することができない。対照的に、異なる極性のスタックを備えるデバイスは、チャネル数を増やすことができ、制御能力を改善することができる。
【００２９】
種々の絶縁体技法を用いることによって、異なる極性の２つのスタックを統合して、４つまでのチャネルを作り出すことができる。異なる極性の異なるスタックに属するチャネル間の干渉は、同じ極性のスタックによって形成されたチャネルに比べて低減することができる。
【００３０】
したがって、本発明の種々の実施形態において、第１のスタック２１０は第１の極性の第１の１組の層を含み、すなわち、第１の１組は、第１の極性の第１のＧａＮ層２６９及び関連する分極層を含み、第２のスタック２２０は第２の極性の第２の１組の層を含み、すなわち、第２の１組は、第２の極性の第２のＧａＮ層２６８及び関連する分極層を含む。上記の認識によれば、第１の極性は第２の極性とは異なる。例えば、第１のスタックはＧａ極性、例えば、ウルツ鉱［０００１］Ｇａ極性からなることができ、第２のスタックは、Ｎ極性、例えば、
【数１】
2014183311.tif 000003
Ｎ極性からなることができる。スタックの極性は入れ替えることができる。
【００３１】
種々の実施形態において、デバイスの設計及び目的に基づいて、中間層２０７のタイプが選択される。窒化物スタックを分離する絶縁体は、伝導経路を生成する自在ゲート制御のためにバンドを工学的に操作する２つの半独立システムを提供する。例えば、一実施形態では、中間層は、窒化アルミニウム／酸化アルミニウム（ＡｌＮ／ＡｌＯｘ）絶縁体のような絶縁体を含む。一実施形態では、極性反転を達成し、２つの異なるスタックの独立した動作を維持するために、中間層の厚みは少なくとも５ｎｍである。
【００３２】
代替の実施形態では、極性反転は、プラズマ支援分子ビームエピタキシー法によって成長した窒化マグネシウム化合物によって達成される（Ｍｇ＋Ｎ処理と呼ばれる）。Ｍｇ＋Ｎ処理によれば、上層を成長させるためにバッファ層を導入することなく、逆極性のＧａＮスタックを付着させることができる。この実施形態によれば、両方のスタックにおいてチャネル生成を単一のゲートによって同期して制御できるようになる。
【００３３】
ゲートの誘電体材料の厚み、及び／又はスタックの厚み及び構造が適切に選択される場合には、ゲートとスタックの層との間の容量性関係が、伝導経路の更なるチャネル、すなわち反転キャリアチャネルを作り出すことができることが更に認識される。したがって、本発明の幾つかの実施形態では、デバイス２００の動作中に、伝導経路は４つまでのチャネル、すなわち、２つまでの２ＤＥＧチャネル２７８及び２７９と、２つまでの反転キャリアチャネル２７６及び２７７とを含むことができる。
【００３４】
本発明の幾つかの実施形態では、そのデバイスは２つのゲート、例えば、第１のスタックに電気的に接続される第１のゲート２０５と、第２のスタックに電気的に接続される第２のゲート２０６とを含む。この実施形態によれば、対応するスタックの中にチャネルを生成するのをより良好に制御できるようになる。さらに、これらの実施形態によれば、デバイスを対称に、及び非対称に制御できるようになり、すなわち、第１のゲート及び第２のゲートの対称制御及び非対称制御の両方を用いるＨＥＭＴを提供できるようになる。対称制御中、第１のゲート及び第２のゲートに供給される電圧は同じである。非対称制御中、第１のゲートに供給される電圧は第２のゲートに供給される電圧とは異なる。対称制御及び非対称制御によって、伝導経路の種々の数のチャネルを作り出すことができるようになる。
【００３５】
例えば、一実施形態では、デバイス２００は、第１のゲートの第１の電圧及び第２のゲートの第２の電圧を制御するコントローラ５００に動作可能に接続される。伝導経路は、コントローラによって選択される第１の電圧及び第２の電圧に従って生成される種々の数のチャネルを含む。種々の数のチャネルは、下から上に数えて、第１のＧａＮ層内に形成される第１の２次元電子ガス（２ＤＥＧ）チャネル、第１のスタックの第２のＧａＮ層内に形成される第２の２ＤＥＧチャネル、並びに第１のＧａＮ層内に形成される第１の反転キャリアチャネル及び第２のスタックの第２のＧａＮ層内に形成される第２の反転キャリアチャネルからなる群から選択される４つまでのチャネルを含む。
【００３６】
上記のように、第１及び第２の２ＤＥＧチャネルは、ヘテロ接合によって第１及び第２のＧａＮ層内に形成され、第１の反転キャリアチャネルは第１のゲートと第１のＧａＮ層との間の容量性関係によって形成され、第２の反転キャリアチャネルは、第２のゲートと第２のＧａＮ層との間の容量性関係によって形成される。伝導経路を通して電子キャリアを送る種々の数のチャネルを有するＨＥＭＴは、応用形態によっては好都合である。
【００３７】
幾つかの実施形態では、ゲートの誘電体層の等価酸化膜厚は、反転キャリアチャネルを形成する金属−絶縁体−酸化物静電容量に反比例する。コントローラは、２ＤＥＧチャネル及び反転キャリアチャネルを作り出し、制御するのに十分な最小電圧を求める。また、表面ゲート誘電体及びゲート電子材料は、ゲート漏れを防ぐだけの十分なショットキー障壁高を確立するように選択される。ＧａＮ層の厚みを注意深く選択することが好都合であることが更に認識される。これは、ゲート電界浸透が層厚に反比例するためである。例えば、シングルゲート多チャネルデバイスの種々の実施形態において、第１のスタックのＧａＮ層厚を薄くすると、第２のスタックのＧａＮ層内のチャネルのゲート制御が強化される。
【００３８】
図２Ｂは、本発明の一実施形態に従って設計されるデバイス２００の概略図を示す。この実施形態のデバイス２００において、第１のスタック２１０は、Ｇａ極性ＧａＮスタックを含み、第２のスタック２２０は、Ｎ極性ＧａＮスタックを含む。第１のスタック２１０は、Ｇａ極性バッファ層２１５と、Ｇａ極性バッファ層上に堆積された第１のＧａ極性障壁層２１４と、第１のＧａ極性障壁層上に堆積されたＧａ極性ＧａＮ層２１３と、Ｇａ極性ＧａＮ層上に堆積された第２のＧａ極性障壁層２１２と、第２のＧａ極性障壁層上に堆積された第１の絶縁体層２１１とを含む。層の他の変形形態も可能である。
【００３９】
同様に、第２のスタック２２０は、第２の絶縁体層２２１と、第２の絶縁体層上に堆積された第１のＮ極性障壁層２２２と、第１のＮ極性障壁層上に堆積されたＮ極性ＧａＮ層２２３と、Ｎ極性ＧａＮ層上に堆積された第２のＮ極性障壁層２２４と、第２のＮ極性障壁層上に堆積されたＮ極性ＧａＮバッファ層２２５とを含む。中間層２３０はＮ極性及びＧａ極性の両方のＧａＮスタックを１つのデバイス内に統合する。ＧａＮチャネル層内のチャネル生成のために、２つのゲート２４１及び２４２が利用される。
【００４０】
ＧａＮ層２２３及び２１３はチャネル層である。デバイス２００の対称動作中又は非対称動作中に、Ｇａ極性ＧａＮ層２１３内に１つの２次元電子ガス（２ＤＥＧ）チャネル２６０が形成され、Ｎ極性ＧａＮ層２２３内に別の２次元電子ガス（２ＤＥＧ）チャネル２６１が形成される。チャネル２６０、２６１は、ソースとドレインとの間の伝導経路の少なくとも一部を形成する。したがって、デバイス２００は、デュアル２ＤＥＧチャネル伝導経路であるため、電流容量を高めることができる。
【００４１】
図３Ａは、本発明の別の実施形態に従って設計されるデバイス３００の概略図を示す。デバイス３００は、Ｎ極性ＧａＮスタック３１０及びＧａ極性ＧａＮスタック３２０を含む。スタック３１０は、絶縁体層３１１と、表面分極障壁層３１２と、ＧａＮチャネル層３１３と、背面分極障壁３１４と、バッファ層３１５とを含む。同様に、スタック３２０は、絶縁体３２１と、表面分極障壁３２２と、ＧａＮチャネル層３２３と、背面分極障壁３２４と、バッファ層３２５とを含む。中間層３３０は、Ｇａ極性及びＮ極性両方のＧａＮスタックを１つのデバイス内に統合する。ＧａＮチャネル層内でチャネルを生成するために、２つのゲート３４１及び３４２が利用される。デバイス３００の対称動作又は非対称動作中に、Ｎ極性層３１０内に反転キャリアチャネル３６０及び２次元電子ガス（２ＤＥＧ）チャネル３５０を形成することができる。Ｇａ極性層３２０内に別の反転キャリアチャネル３６１及び２次元電子ガス（２ＤＥＧ）チャネル３５１を形成することができる。チャネル３５０、３５１、３６０、３６１はソースとドレインとの間の伝導経路の少なくとも一部を形成する。
【００４２】
反転キャリアチャネル３６０、３６１は、３４１／３１１／３１２／３１３層及び／又は３４２／３２１／３２２／３２３層によって形成される金属−絶縁体−半導体（ＭＩＳ：Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタにおいて印加されるゲート電圧に起因する。したがって、デバイス３００は、より大きな電流容量を有することができ、４つの取り得るチャネルの生成のゲート制御によって決まる特定のチャネル数を有することができる。
【００４３】
図３Ｂは、本発明の別の実施形態による、ダブルゲート多チャネルＨＥＭＴデバイス３０１を示す。この実施形態では、ゲート−ソース間スタック３７０、３７１及びゲート−ドレイン間スタック３８０、３８１がそれぞれ挿入される。表面反転キャリアチャネルのためにソース及びドレインを接続する完全な伝導経路（Ｎ極性スタックの場合のチャネル３６０、３６６及び３６７と、Ｇａ極性スタックの場合のチャネル３６１、３６８及び３６９とを含む）を確保するために、領域３７０、３７１、３８０及び３８１の表面に極浅ドーピング３９０が適用される。
【００４４】
同様に、障壁層も延長領域内に延長され、２ＤＥＧチャネル３５６、３５７、３５８及び３５９を誘発し、完全な伝導経路を形成する。表面ドーピングの拡散深度は数ナノメートルで制御され、表面反転キャリアチャネルと２ＤＥＧチャネルとの間の重なりを最小化できることに留意されたい。延長領域３７０、３７１、３８０及び３８１の長さは、対称、非対称のいずれかとすることができる。ゲート−ドレイン間領域を長くすると、漏れ電流を少なくすることができ、ゲートエッジのドレイン側におけるピーク電界を緩和し、デバイス絶縁破壊性能を改善することができる。
【００４５】
デバイス２００及び３００の場合、障壁層の厚みを選択することによって、ダブルゲート極性反転ＧａＮ  ＨＥＭＴは、Ｅモード／Ｄモード動作又は混成Ｅモード及びＤモード動作のいずれかを提供できることが更に認識される。したがって、本発明の幾つかの実施形態は、所定のモードに基づいて障壁層の厚みを選択する。
【００４６】
図４は、本発明の実施形態に従って設計されたデバイス４００の概略図を示す。デバイス４００は、Ｎ極性ＧａＮスタック４１０及びＧａ極性ＧａＮスタック４２０を含む。スタック４１０は、ゲート絶縁体４１１と、表面分極障壁４１２と、ＧａＮチャネル層４１３と、背面分極障壁４１４とを含む。
【００４７】
同様に、スタック４２０は、表面分極障壁４２２と、ＧａＮチャネル層４２３と、背面分極障壁４２４と、バッファ層４２５とを含む。中間層４３０は、特定の処理によって達成される薄いドーピング層を含む。例えば、一実施形態では、ドーピング層はＭｇ＋Ｎ処理によって形成される。他の実施形態は異なる技法を用いる。ドーピング層は、Ｇａ極性及びＮ極性両方のＧａＮスタックを１つのデバイス内に統合する。ＧａＮチャネル層内でチャネルを生成するためにゲート４４０が電圧印加される。固定電荷を調整し、極性反転界面において分極電荷を相殺するためにＭｇ＋Ｎ処理を選択することによって、デバイス内に複数のチャネルを生成することができる。Ｎ極性ＧａＮ層では、反転チャネル４５０及び２ＤＥＧチャネル４６０を誘発することができ、一方、Ｇａ極性ＧａＮ層では、２ＤＥＧチャネル４６１のみを誘発することができる。
【００４８】
この実施形態では、２ＤＥＧチャネル４６０及び４６１はそれぞれ、界面４２６及び４２７において対応するヘテロ接合によって形成される量子井戸内に閉じ込められる。反転キャリアチャネル４５０は、４４０／４１１／４１２／４１３によって形成されるＭＩＳキャパシタにおいて印加されるゲート電圧に起因する。したがって、複数のチャネルが生成されるので、デバイス４００は電流容量を高めることができる。また、ゲート制御によって決まる特定の数のチャネルを生成することができる。
【００４９】
デバイス４００において、スタック４１０及び４２０の配置は入れ替えることができる。しかしながら、シングルゲート多チャネルデバイスの場合、Ｇａ極性スタック４２０の上にＮ極性スタック４１０を配置することによって、Ｇａ極性スタックがＮ極性スタックの上に配置される構造に比べて、より良好にチャネルをゲート制御することができる。図４に示されるデバイスの設計では、２つの２ＤＥＧチャネル４６０と４６１との間の電圧降下は２つの薄い障壁層にのみ関連するので、２つのチャネルのより良好な同期ゲート制御を与える。
【００５０】
障壁層の選択はチャネル生成を変更する。例えば、２ｎｍ／２０ｎｍ／２ｎｍＮ極性スタック４１０及び３ｎｍ／２０ｎｍ／３ｎｍＧａ極性スタック４２０を備えるシングルゲート多チャネルデバイスは、Ｎ極性ＧａＮ層内に１つの反転チャネル、及びＧａ極性ＧａＮ層内に１つの２ＤＥＧチャネルのみを作り出すことができる。これは、Ｇａ極性表面障壁層４２２のより強い分極が、Ｎ極性ＧａＮ層４１３内の２ＤＥＧチャネル生成に及ぼすＮ極性背面障壁４１４の影響を相殺するためである。
【００５１】
Ｎ極性ＧａＮ層４１３を薄くすることは、Ｎ極性及びＧａ極性ＧａＮ層（４１３及び４２３）内の両方の２ＤＥＧチャネルのゲート制御を強化する。例えば、２ｎｍ／１０ｎｍ／２ｎｍＮ極性スタック４１０及び２ｎｍ／２０ｎｍ／２ｎｍＧａ極性スタック４２０を備えるシングルゲート多チャネルデバイスは、Ｎ極性ＧａＮ層及びＧａ極性ＧａＮ層内の２ＤＥＧチャネル、それぞれ４６０及び４６１に加えて、Ｎ極性ＧａＮ層内に別の反転チャネル４５０を生成することができる。これは、障壁分極が等しく、表面層厚が薄い場合、２ＤＥＧ生成が同期し、チャネル位置における電界が強化されるためである。
【００５２】
図５は、本発明の幾つかの実施形態に従って設計されたＨＥＭＴの動作を制御する方法の流れ図を示す。その方法は、例えば、プロセッサを用いて、コントローラ５００によって実施することができる。コントローラ５００はＨＥＭＴの内部モジュールとすることができるか、又は別のデバイスとして実施することができる。
【００５３】
方法５００は、ＨＥＭＴのソースからドレインに電子電荷を送り出すのに必要とされるチャネルの数を決定する（５１０）。例えば、チャネルの数は、目標電流値と、デバイスの材料、製造プロセス及び構造のような半導体特性とに基づいて決定することができる。次に、その方法は、必要とされるチャネル数を生成するためにＨＥＭＴの少なくとも１つのゲート及びドレイン端子に適用されることになる制御モードを決定する（５２０）。次に、上記の制御モードを適用するコマンドが生成される（５３０）。制御モードは、ソース接地端子を基準にしたゲートバイアス電圧及びドレイン供給電圧を含む。都合の良いことに、この方法によれば、種々の数のチャネルを生成するために、ゲートを独立制御できるようになる。
【００５４】
必要とされるチャネル数は電圧によって異なり、ヘテロ接合によって形成される２次元電子ガス（２ＤＥＧ）チャネル、及びＨＥＭＴの少なくとも１つの層とＨＥＭＴのゲートとの間の容量性関係によって形成される反転キャリアチャネルの１つ又は組み合わせを含む。例えば、反転キャリアチャネルを導入すると、チャネル数が増加する。反転チャネルを生成するために、幾つかの実施形態は、ＭＩＳ構造を最適化することによって、ゲート静電容量を大きくする。
【００５５】
図６Ａは、本発明の幾つかの実施形態に従って設計されたＨＥＭＴのデバイス構造を決定する方法の流れ図を示す。その方法はパワーデバイスの仕様６００から開始し、その仕様は、トランジスタタイプ、絶縁破壊電圧、電力容量、電力効率等の１つ又は組み合わせを含むことができる。その仕様を用いて、必要とされるチャネル数を規定するために（６０２）、正規化された電流駆動能力６０１が決定される。また、デバイス動作モード６１１、例えば、Ｅモード又はＤモードが決定され、それにより、ＧａＮ分極スタック６０３を規定することができる。
【００５６】
ステップ６０２及び６０３の結果によって、スタック層形成６１３及びゲート制御モード６０４が決定される。幾つかの実施形態では、判定基準に従ってデバイスの構造を決定することができる（６０５）。例えば、非対称ゲート制御又は４チャネルデバイスは、ダブルゲート垂直極性反転ヘテロ構造（ＶＰＩＨ：ｖｅｒｔｉｃａｌ  ｐｏｌａｒｉｔｙ  ｉｎｖｅｒｓｉｏｎ  ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ）を必要とし、結果として構造６０６が生じることができる。一方、対称ゲート制御の場合、シングルゲート及びダブルゲートＶＰＩＨ６０７を用いることができる。２ＤＥＧチャネル及び反転チャネルを組み合わせることによって、多チャネルが実現される。
【００５７】
図６Ｂは、上記のような多チャネルＨＥＭＴを設計する方法６８０を示す。ＨＥＭＴが設計された後に、それに応じて、そのＨＥＭＴを製造することができる（６４０）。上記のＮ極性層及びＧａ極性層の仕様がステップ６１０において選択される。デバイス動作モードステップ６２０では、絶縁体層及び障壁層の両方の分極材料、厚みがデバイスのモード６２１又は６２５に応じて決定される（６２３、６２７）。幾つかの実施形態は、しきい値電圧調整のためのトラップ及び固定電荷を含む、層の表面条件も決定する。
【００５８】
動作条件ステップ６３０中に、限定はしないが、ドレイン−ゲート長、絶縁体層長及び絶縁体材料の選択を含む、ドレインバイアス仕様６５０が決定される（６５５）。
【００５９】
絶縁破壊電圧を高めるために、限定はしないが、デバイスの全長、ゲート長、Ｎ極性及びＧａ極性厚、絶縁体の材料及び厚み並びに障壁の選択を含む、ドレイン電流仕様６６０が決定される（６６５）。
【００６０】
限定はしないが、絶縁体材料及び絶縁体厚、並びにＮ極性層厚及びＧａ極性層厚の選択を含む、ゲートバイアス仕様６７０が決定される（６７５）。先に論じられたように、デバイス構成要素を選択するときに、デバイス性能仕様の中でトレードオフを行う必要がある。方法６００の幾つかのステップはプロセッサを用いて決定される。
【００６１】
例えば、一実施形態では、動作中にゲートに印加される電圧に応じて、絶縁体層の厚みが選択される。言い換えると、絶縁体層は、動作のためのゲート電圧の範囲を設定するしきい値電圧に関連付けることができる。
【００６２】
反転キャリアチャネル生成及び底部２ＤＥＧチャネル生成の物理現象は、それらのチャネルが同じ層内で作り出されるという事実にもかかわらず異なる。２ＤＥＧ構成要素のしきい値電圧は、最新技術では、プロセス技法及び経験のみによって調整することができる。十分な反転キャリアを誘発するために、一実施形態は、以下のように定義されるしきい値電圧ＶＴに達するゲートバイアスを誘発する。
【００６３】
【数２】
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【００６４】
ただし、ΦｍｓはゲートとＧａＮとの間の仕事関数差であり、Ｑｆは絶縁体層内の固定電荷であり、Ｃｉは絶縁体誘電体の全静電容量であり、ΨＢはＧａＮ材料によって決定される固有変数であり、ＮＡはＧａＮ層表面と誘電体層との間の界面における正味の分極電荷密度の値であると見なされる。特定のゲート誘電体及びゲート材料が選択されるとき、ＮＡ、ΨＢ及びΦｍｓの値は固定され、その後、その調整作業は、ゲート絶縁体の成長厚及び品質次第である。
【００６５】
幾つかの実施形態では、絶縁体層の厚みは絶縁体層材料の誘電率の比例関数である。例えば、厚いゲート絶縁体厚若しくは低い誘電率材料によって、又はプロセスによって導入される負の界面電荷によって静電容量が小さい場合、デュアルチャネルを形成するために大きなゲートバイアスが印加される必要がある。一方、金属−絶縁体−半導体静電容量の増加又は正の電荷量の増加の結果として、２ＤＥＧではなく、反転キャリアチャネルを早期に生成することができるようになるが、それはＥモード動作に影響を及ぼし、望ましくないリーク電流による電力消費を引き起こす恐れがある。
【００６６】
駆動電流を更に改善するために、幾つかの実施形態によって、ＧａＮ層厚の垂直方向への伸縮及び最適化が検討される。ＧａＮ層厚を薄くすると、表面反転キャリア密度があまり影響を及ぼされなくなるが、２ＤＥＧとゲート電極との間の距離が短くなることによってゲートバイアスによって課せられる電界が強くなることに起因して、２ＤＥＧ密度が増加する。
【００６７】
図７Ａは、Ｅモードダブルゲート多チャネルデバイス２００のバンド図を示しており、サンドイッチスタック２１２／２１３／２１４及び２２２／２２３／２２４を用いるとき、２ＤＥＧはゼロバイアスにおいてゲート層下で空乏化される。層２１２及び２２２はそれぞれ、他の対応する分極障壁層２１４及び２２４によって、誘発された２ＤＥＧ２６０及び２６１を空乏化する。バンド図に関して、これらの層２１２及び２２２は、ゲートバイアスが印加されないときに電子の蓄積を回避するために、量子井戸７２０及び７２１を電子擬フェルミ準位７１０から離れるように持ち上げる役割を果たす。
【００６８】
印加されるゲートバイアスが十分に高い正の値まで更に増加するにつれて、Ｎ極性及びＧａ極性スタック内の量子井戸７２０及び７２１（図７Ｂに示される）は最終的に電子擬フェルミ準位７１０に入り込む。図７Ｂは、４Ｖゲートバイアスにおけるデバイスの伝導帯図を示す。擬フェルミ準位より低い量子井戸は、２ＤＥＧチャネル２６０及び２６１を示す。
【００６９】
図７Ｃ及び図７ＤはダブルゲートダブルチャネルＨＥＭＴの利点を更に示すグラフである。例えば、１つの利点は、小さなしきい値電圧にある。図７Ｃに示されるように、その入力特性は、ダブルゲートダブルチャネルデバイスが、低電圧Ｅモード動作に適している１．６Ｖのしきい値電圧を有することを実証する。別の利点は、ドレイン電流の上昇にある。図７Ｄに示されるように、低電圧バイアス（Ｖｇｓ＝４Ｖ及びＶｄｓ＝４Ｖ）において、デュアルチャネルの正規化された最大ドレイン電流は約３．０Ａ／ｍｍに達し、その値は同じバイアス条件下での従来のシングルチャネルデバイスの最大電流容量のほぼ４倍である。駆動電流の増加は、障壁層及び複数の２ＤＥＧチャネルに起因して分極が強くなることによって与えられる。
【００７０】
ドレイン電流のこの更なる増加は、欠陥を低減し、それゆえ、散乱を低減することができる界面条件の改善によって達成することもできる。この界面条件は、製造中の欠陥を最小限に抑えるエピ層の分子ビームエピタキシー成長によって改善することができる。
【００７１】
図８Ａ及び図８Ｂは、複数の２ＤＥＧチャネル３５０、３５１及び他の可能な反転チャネル３６０、３６１の場合に、印加されるゲートバイアスが更に増加するにつれて、Ｎ極性及びＧａ極性スタック内の量子井戸が電子擬フェルミ準位に次第に接近し、ゲート電圧が特定の値に達すると、最終的に電子擬フェルミ準位に入り込むことを示す。３１１及び３１２を含む最適化されたゲート誘電体層の場合、ゲート誘電体層の等価酸化膜厚が最小化されるとき、ＧａＮ表面伝導帯も下方に曲がることができる。擬フェルミ準位より低い量子井戸８２３及び８２４は２ＤＥＧチャネル３５０及び３５１を示す。ゲート絶縁体スタック界面における量子井戸８２５及び８２６は、反転チャネル３６０及び３６１を示す。フェルミ準位８１０及びバンドプロファイル８２０及び８２１は、エネルギーバンドプロファイルが、印加されるバイアスとともに如何に変更されたかを示す。
【００７２】
図８Ｃ及び図８Ｄは、シングルチャネルＨＥＭＴデバイスを上回るダブルゲート多チャネルＨＥＭＴ３０１の利点を更に示すグラフである。例えば、１つの利点は、小さなしきい値電圧にある。図８Ｃに示されるように、その入力特性は、ダブルゲート多チャネルデバイスが、低電圧Ｅモード動作に適している１．０Ｖのしきい値電圧を有することを実証する。別の利点は、ドレイン電流の上昇にある。図８Ｄに示されるように、低電圧バイアス（Ｖｇｓ＝４Ｖ及びＶｄｓ＝４Ｖ）において、デュアルチャネルの正規化された最大ドレイン電流は約４．６Ａ／ｍｍに達し、その値は同じバイアス条件下でのシングルチャネルデバイスの最大電流容量のほぼ６倍である。駆動電流の増加は、障壁層、反転チャネルの導入、並びに更なる２ＤＥＧ及び反転導電経路対に起因して分極が強くなることによって与えられる。さらに、デバイス３０１の場合、反転キャリアチャネル３６０及び３６１が２ＤＥＧチャネル３５０及び３５１から分離されるので、各チャネルの閉じ込めが電子キャリア移動度の減少を最小化する。Ｇａ極性及びＮ極性両方のＧａＮ層内で、各層の厚みを最適化して、チャネルの良好な閉じ込めを達成し、キャリア移動度低下を最小化できることにも留意されたい。
【００７３】
表面反転キャリアチャネル構成要素、又は底部２ＤＥＧシートチャネル構成要素、又はその両方を工学的に操作することによって電流容量を更に改善することができる。例えば、表面反転キャリアチャネルの電流駆動能力は、界面の状態、電子密度及びキャリア閉じ込めに関連付けられる。界面状態は上記の方法を用いて改善することができる。電子密度は、層厚を薄くすることを通して電界を強くすることによって、又はヘテロ接合において分極差を大きくすることによって高めることができる。
【００７４】
２ＤＥＧ電流伝導度は、障壁層に対して高濃度にドープされている広いバンドギャップの分極材料を用いることによって高めることもできる。広いバンドギャップの分極材料は、より大きな正味の分極差を生成し、それにより、界面３２６及び３２７の近くで、より多くの２ＤＥＧを誘発すると予想される。２ＤＥＧチャネル電流構成要素の向上は、ＧａＮ層を垂直方向に伸縮することによって果たすこともできる。後者の方法は、垂直方向において小さな抵抗を有する、垂直方向に伸縮されるＧａＮ層を利用する。この伸縮は底面３２６及び３２７における電界変調を強化し、それゆえ、２ＤＥＧシートの反転密度を高めることにつながる。
【００７５】
図９Ａは、Ｅモードシングルゲート多チャネルデバイス４００のバンド図を示しており、サンドイッチスタック４１１／４１２／４１３及び４２２／４２３／４２４を用いるとき、２ＤＥＧはゼロバイアスにおいてゲート層下で空乏化される。層４１２及び４２２はそれぞれ、他の対応する分極障壁層４１４及び４２４によって、誘発された２ＤＥＧ４６０及び４６１を空乏化する。バンド図に関して、これらの層４１２及び４２２は、ゼロバイアスのときに電子の蓄積を回避するために、量子井戸９２０及び９２１をフェルミ準位９１０から離れるように持ち上げる役割を果たす。
【００７６】
反転チャネル４５０及び２ＤＥＧチャネル４６１を含む多チャネルの場合、印加されるゲートバイアスが十分に高い正の値に増加するにつれて、Ｇａ極性スタック内の量子井戸９２１（図９Ｂに示される）は最終的に電子擬フェルミ準位９１１に入り込む。しかしながら、Ｇａ極性障壁層４２２のより強い分極が、量子井戸９２０が擬フェルミ準位に達するのを防ぐ。この場合、Ｎ極性ＧａＮスタック内で２ＤＥＧチャネル４６０を生成することはできない。しかし、強いゲートバイアスが印加されることに起因して、ＧａＮ表面伝導帯９２２が下方に曲がる。この曲がるプロセスは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の表面反転層形成に類似である。十分に高い正の電圧が印加されるとき、表面界面近くのＧａＮ層内に負の電荷が蓄積される。最初に、この電荷は、絶縁体−半導体界面から開始する半導体の空乏に起因する。この空乏層幅は、ゲート電圧の増加とともに更に大きくなるが、ＧａＮ層の厚みによって制限される。ゲート電圧を更に増加させると、その界面において表面伝導帯９２２がフェルミ準位に向かって曲がっていく。
【００７７】
２ＤＥＧチャネル４６０、４６１及び別の可能な反転チャネル４５０を含む多チャネルの場合、印加されるゲートバイアスが更に増加するにつれて、Ｎ極性及びＧａ極性スタック内の量子井戸９２６及び９２７（図９Ｃに示される）が、電子擬フェルミ準位７１６に次第に接近し、ゲート電圧が特定の値に達すると、最終的に擬フェルミ準位に入り込む。４１１及び４１２を含む最適化されたゲート誘電体層の場合、ゲート誘電体層の等価酸化膜厚が最小化されるときに、ＧａＮ表面伝導帯９２８も下方に曲がることができる。このシナリオでは、Ｎ極性ＧａＮ  ＨＥＭＴの場合、この表面反転キャリアチャネル４５０は、底部界面に近い２ＤＥＧチャネル４６０から分離される。
【００７８】
図９Ｄ及び図９ＥはシングルゲートダブルチャネルＨＥＭＴの利点を更に示すグラフである。例えば、１つの利点は、小さなしきい値電圧にある。図９Ｄに示されるように、その入力特性は、シングルゲート多チャネルデバイスが、低電圧Ｅモード動作に適している０．２２Ｖのしきい値電圧を有することを実証する。別の利点は、駆動電流の上昇にある。図９Ｅに示されるように、低電圧バイアス（Ｖｇｓ＝５Ｖ及びＶｄｓ＝４Ｖ）において、デュアルチャネルの正規化された最大ドレイン電流は約２．１Ａ／ｍｍに達し、その値は同じバイアス条件下での従来のシングルチャネルデバイスの最大電流容量のほぼ２倍である。駆動電流の増加は、Ｇａ極性スタック内で生成される２ＤＥＧチャネル４６１に加えて、Ｎ極性ＧａＮスタック内の反転チャネル４５０の導入によって与えられる。
【００７９】
図９Ｆ及び図９Ｇはシングルゲート多チャネルＨＥＭＴの利点を更に示すグラフである。例えば、１つの利点は、小さなしきい値電圧にある。図９Ｆに示されるように、その入力特性は、シングルゲート多チャネルデバイスが、低電圧Ｅモード動作に適している０．２４Ｖのしきい値電圧を有することを実証する。別の利点は、ドレイン電流の上昇にある。図９Ｇに示されるように、低電圧バイアス（Ｖｇｓ＝５Ｖ及びＶｄｓ＝４Ｖ）において、デュアルチャネルの正規化された最大ドレイン電流は約３．２Ａ／ｍｍに達し、その値は同じバイアス条件下での従来のシングルチャネルデバイスの最大電流容量のほぼ３倍である。駆動電流の増加は、Ｎ極性及びＧａ極性両方のＧａＮ層内の２つの２ＤＥＧチャネル４６０及び４６１、並びにＮ極性ＧａＮ層内の反転チャネル４５０の導入によって与えられる。Ｎ極性ＧａＮ層４１３内で、Ｎ極性ＧａＮ層の厚みを最適化して、各チャネルの閉じ込めを達成し、キャリア移動度低下を最小化できることも指摘されるべきである。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【外国語明細書】
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