(57)【要約】      （修正有）【課題】信頼性を向上させることができるメモリシステムを提供する。【解決手段】システムはビットエラー率自己内装テストを実行できるスマートメモリコントローラ１９０を包含することができる。前記スマートメモリコントローラは前記ビットエラー率自己内装テストを制御するビットエラー率コントローラロジックを包含することができる。前記スマートメモリコントローラは内部的にエラー率タイミングパターンを発生させ、自己内装テストを実行し、前記結果によってエラー率を測定でき、前記測定されたエラー率に基づいて１つ又はそれ以上のテストパラメーターを自動的に調整し、前記調整されたパラメーターを使用して前記自己内装テストを反複することができる。【選択図】図６Ｂ
2014110073.tif 000002
【特許請求の範囲】
【請求項１】
メモリ装置にビットエラー率自己内装テスト（ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ  ｔｅｓｔ）を提供する方法において、
テストモードに進入する段階と、
前記メモリ装置によってエラー率タイミングパターンを内部的に生成する段階と、
前記メモリ装置によって前記内部的に生成されたエラー率タイミングパターンに基づいて前記ビットエラー率自己内装テストを実行する段階と、
前記ビットエラー率自己内装テストに基づいてエラー率を測定する段階と、
前記ビットエラー率自己内装テストを繰り返す段階と、を含む方法。
【請求項２】
前記測定されたエラー率に基づいて１つ又はそれ以上のテストパラメーターを調整する段階をさらに含み、
前記繰り返す段階は前記調整されたパラメーターを使用して前記ビットエラー率自己内装テストを繰り返すことを含む請求項１に記載の方法。
【請求項３】
前記ビットエラー率自己内装テストを実行する段階は書込みエラー率テストを実行する段階を含み、
前記測定する段階は書込みエラー率を測定する段階を含み、
前記調整する段階は前記測定された書込みエラー率に基づいて前記１つ又はそれ以上のパラメーターを調整する段階を含み、
前記繰り返す段階は前記調整されたパラメーターを使用して前記書込みエラー率テストを繰り返す段階を含む請求項２に記載の方法。
【請求項４】
前記ビットエラー率自己内装テストを実行する段階は読出しエラー率テストを実行する段階を含み、
前記測定する段階は読出しエラー率を測定する段階を含み、
前記調整する段階は前記測定された読出しエラー率に基づいて前記１つ又はそれ以上のテストパラメーターを調整する段階を含み、
前記繰り返す段階は前記調整されたパラメーターを使用して前記読出しエラー率テストを繰り返す段階を含む請求項２に記載の方法。
【請求項５】
前記テストモードに進入する段階は、
１つ又はそれ以上のモードレジスターセットコマンドを受信する段階と、
前記１つ又はそれ以上のモードレジスターセットコマンドに応答して前記テストモードに進入する段階をさらに含む請求項１に記載の方法。
【請求項６】
１つ又はそれ以上のモードレジスターセットコマンドを受信する段階と、
前記１つ又はそれ以上のモードレジスターセットコマンドに応答して前記１つ又はそれ以上のテストパラメーターを設定（ｃｏｎｆｉｇｕｒｅ）する段階をさらに含む請求項１に記載の方法。
【請求項７】
前記１つ又はそれ以上のテストパラメーターを設定する段階は、
開始電圧、電圧範囲、及び電圧段階の中で少なくとも１つをセッティングする段階をさらに含む請求項６に記載の方法。
【請求項８】
前記１つ又はそれ以上のテストパラメーターを設定する段階は、
読出しパルス幅及び書込みパルス幅の中で少なくとも１つをセッティングする段階をさらに含む請求項６に記載の方法。
【請求項９】
前記１つ又はそれ以上のテストパラメーターを調整する段階は、
次のプログラムされた電圧レベルに読出し電圧を自動的にセッティングする段階をさらに含む請求項１に記載の方法。
【請求項１０】
前記１つ又はそれ以上のテストパラメーターを調整する段階は、
次のプログラムされた電圧レベルに書込み電圧を自動的にセッティングする段階をさらに含む請求項１に記載の方法。
【請求項１１】
前記測定されたエラー率が所定の臨界値を超過した時、前記メモリ装置で自動的にメモリ空間を再割当する段階をさらに含む請求項１に記載の方法。
【請求項１２】
メモリ装置でビットエラー率自己内装テスト（ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ  ｔｅｓｔ）を提供する方法において、
前記メモリ装置によって書込みエラー率自己内装テスト及び読出しエラー率自己内装テストの中で少なくとも１つを実行する段階と、
前記書込みエラー率自己内装テスト及び読出しエラー率自己内装テストの中で前記少なくとも１つの結果を分析する段階と、
前記分析に応答して１つ又はそれ以上のテストパラメーターを自動的に調整する段階と、を含む方法。
【請求項１３】
前記自動的に調整する段階は、
アドレス位置のための電圧レベルを自動的に調整する段階をさらに含む請求項１２に記載の方法。
【請求項１４】
前記自動的に調整する段階は、
アドレスセグメントのための電圧レベルを自動的に調整する段階をさらに含む請求項１２に記載の方法。
【請求項１５】
前記自動的に調整する段階は、
前記メモリ装置と連関された全体のチップのための電圧レベルを自動的に調整する段階をさらに含む請求項１２に記載の方法。
【請求項１６】
前記自動的に調整する段階は、
アドレス位置のためのパルス幅を自動的に調整する段階をさらに含む請求項１２に記載の方法。
【請求項１７】
前記自動的に調整する段階は、
アドレスセグメントのためのパルス幅を自動的に調整する段階をさらに含む請求項１２に記載の方法。
【請求項１８】
前記自動的に調整する段階は、
前記メモリ装置と連関された全体のチップのためのパルス幅を自動的に調整する段階をさらに含む請求項１２に記載の方法。
【請求項１９】
ビットエラー率自己内装テスト（ｂｉｔ  ｅｒｒｏｒ  ｒａｔｅ  ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ  ｔｅｓｔ）を制御するビットエラー率制御ロジックと、
前記ビットエラー率自己内装テストのための内部の基準クロックを発生させるオンチップオシレータと、
前記ビットエラー率自己内装テストのための書込みエラーテストパターンを発生させる書込みエラー率テストパターン発生器と、
前記ビットエラー率自己内装テストのための読出しエラーテストパターンを発生させる読出しエラー率テストパターン発生器と、を含むメモリ装置。
【請求項２０】
前記ビットエラー率自己内装テストのサイクルをカウントするロジックをさらに含む請求項１９に記載のメモリ装置。
【請求項２１】
書込みサイクルの回数を格納する書込みエラー率サイクルカウントレジスターと、
読出しサイクルの回数を格納する読出しエラー率サイクルカウントレジスターと、をさらに含む請求項１９に記載のメモリ装置。
【請求項２２】
パルス幅発生器回路と、
前記パルス幅発生器回路内で対象パルス幅ディレイを選択するコードを提供するパルス幅レジスターと、をさらに含む請求項１９に記載のメモリ装置。
【請求項２３】
電圧発生器と、
前記電圧発生器内で電圧バイアスレベルを選択するコードを生成する電圧レギュレータレジスターと、をさらに含む請求項１９に記載のメモリ装置。
【請求項２４】
前記ビットエラー率自己内装テストの書込みエラー回数をカウントする書込みエラーカウンターと、
前記ビットエラー率自己内装テストの読出しエラー回数をカウントする読出しエラーカウンターと、をさらに含む請求項２３に記載のメモリ装置。
【請求項２５】
ビットエラー率自己内装テスト（ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ  ｔｅｓｔ）を提供するシステムにおいて、
バスと、
前記バスに連結されたメモリと、
スマートメモリコントローラと、を含み、
前記スマートメモリコントローラは、
ビットエラー率自己内装テストを制御するビットエラー率制御ロジックと、
前記ビットエラー率自己内装テストのための内部基準クロックを発生させるオンチップオシレータと、
前記ビットエラー率自己内装テストのための書込みエラーテストパターンを発生させる書込みエラー率テストパターン発生器と、
前記ビットエラー率自己内装テストのための読出しエラーテストパターンを発生させる読出しエラー率テストパターン発生器と、を含むシステム。
【請求項２６】
前記スマートメモリコントローラは、
前記ビットエラー率自己内装テストのサイクルをカウントするロジックをさらに含む請求項２５に記載のシステム。
【請求項２７】
前記スマートメモリコントローラは、
書込みサイクルの回数を格納する書込みエラー率サイクルカウントレジスターと、
読出しサイクルの回数を格納する読出しエラー率サイクルカウントレジスターと、をさらに含む請求項２５に記載のシステム。
【請求項２８】
前記スマートメモリコントローラは、
パルス幅発生器回路と、
前記パルス幅発生器回路内で対象パルス幅ディレイを選択するコードを提供するパルス幅レジスターと、をさらに含む請求項２５に記載のシステム。
【請求項２９】
前記スマートメモリコントローラは、
電圧発生器と、
前記電圧発生器内で電圧バイアスレベルを選択するコードを生成する電圧レギュレータレジスターと、をさらに含む請求項２５に記載のシステム。
【請求項３０】
前記スマートメモリコントローラは、
前記ビットエラー率自己内装テストの書込みエラー回数をカウントする書込みエラーカウンターと、
前記ビットエラー率自己内装テストの読出しエラー回数をカウントする読出しエラーカウンターと、をさらに含む請求項２９に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスマートメモリアーキテクチャに関し、さらに詳細には抵抗性メモリのためのスマートメモリアーキテクチャを提供する方法及びシステムに関する。
【背景技術】
【０００２】
本発明は情報を格納するか、或いはスタティックランダムアクセスメモリ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ；ＳＲＡＭ）、ダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ；ＤＲＡＭ）、フラッシュメモリ（ｆｌａｓｈ  ｍｅｍｏｒｙ）、相変化ランダムアクセスメモリ（ｐｈａｓｅ−ｃｈａｎｇｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ；ＰＣＲＡＭ）、スピン変換トルクランダムアクセスメモリ（ｓｐｉｎ−ｔｒａｎｓｆｅｒ  ｔｏｒｑｕｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ；ＳＴＴ−ＲＡＭ）、磁気ランダムアクセスメモリ（ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ；ＭＲＡＭ）、抵抗ランダムアクセスメモリ（ｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ；ＲＲＡＭ（登録商標））、及び次世代メモリ装置（ｆｕｔｕｒｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）を含むメモリ集積回路（ｍｅｍｏｒｙ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔｓ）から情報を検索するためのメモリシステムと関連される。
【０００３】
本明細書で説明される発明は蓋然論に基づいたタイプの特性（ｐｒｏｂａｂｉｌｉｓｔｉｃ−ｔｙｐｅ  ｃｈａｒａｃｔｅｒｉｓｔｉｃ）及び相対的に高いエラー率を有するＳＴＴ−ＲＡＭ、ＭＲＡＭ及びＲＲＡＭ（登録商標）のようなメモリに特に適合である。
【０００４】
半導体メモリ装置はデータを格納するための電気的システムに広く使用されて来た。半導体メモリには一般的に２つのタイプ、不揮発性及び揮発性メモリがある。ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）又は  ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のような揮発性メモリ装置は電源が切られれば、データを失う。しかし、フラッシュメモリ、イレーザブルプログラマブルリードオンリメモリ（ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ；ＥＰＲＯＭ）又は磁気ランダムアクセスメモリ（ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ；ＭＲＡＭ）のような不揮発性メモリ装置は電源が切られてもデータを維持する。したがって、電源故障又は停電が許容されないところで、データを格納するために不揮発性メモリ装置が使用される。
【０００５】
図１Ａ乃至図１Ｄはスピン変換トルク（ｓｐｉｎ  ｔｒａｎｓｆｅｒ  ｔｏｒｑｕｅ；ＳＴＴ）ＭＲＡＭセルに使用される磁気トンネル接合（ｍａｇｎｅｔｉｃ  ｔｕｎｎｅｌ  ｊｕｎｃｔｉｏｎ；ＭＴＪ）１０の断面図である。図１Ａ乃至図１Ｄを参照して、ＭＴＪ１０が基準層（ｒｅｆｅｒｅｎｃｅ  ｌａｙｅｒ）１２、トンネルリング層（ｔｕｎｎｅｌｉｎｇ  ｌａｙｅｒ）１４、及び自由層（ｆｒｅｅ  ｌａｙｅｒ）１６を包含するように図示される。基準層１２及び自由層１６は強磁性層であり得る。反面に、トンネルリング層１４は非磁性層であり得る。基準層１２０の磁化の方向は製造過程で固定され、したがって、ＳＴＴ−ＲＡＭメモリ装置の動作の時に変わらない。しかし、自由層１６の磁化の方向は動作の時にＭＴＪ構造を通じて必要である強さの電流が流れるようにすることによって変えられる。
【０００６】
図１Ａで、基準層１２及び自由層１６は同一の磁化の方向、例えば平行な磁気状態方向を有するように図示される。図１Ｂで、基準層１２及び自由層１６は反対の磁化方向、例えば、反平行（ａｎｔｉ−ｐａｒａｌｌｅｌ）状態を有するように図示される。図１Ｃで、基準層１２及び自由層１６は自由層１６とトンネルリング層１４とが接する面と垂直である磁化方向である、同一な磁化方向（平行状態）を有するように図示される。図１Ｄで、基準層１２及び自由層１４は、磁化方向が自由層１６とトンネルリング層１４が接する面と垂直である、反対の磁化方向（反平行状態）を有するように図示される。
【０００７】
図１Ａ及び図１Ｃに図示されたような平行状態から図１Ｂ及び図１Ｄに図示されたような反並行状態に転換させるために、基準層１２の電圧ポテンシャル（ｖｏｌｔａｇｅ  ｐｏｔｅｎｔｉａｌ）が自由層１６の電圧ポテンシャルに比べて増加される。この電圧差はそれらの角度モメンタム（ａｎｇｕｌａｒ  ｍｏｍｅｎｔｕｍ）及び自由層１６の磁化方向を反平行（ａｎｔｉ−ｐａｒａｌｌｅｌ）状態に変換させる、自由層１６から基準層１２にスピン偏極化された電子の流れ（ｓｐｉｎ  ｐｏｌａｒｉｚｅｄ  ｅｌｅｃｔｒｏｎｓ  ｆｌｏｗｉｎｇ）を起こす。反平行状態から平行状態に変換させるために、基準層１６の電圧ポテンシャルは基準層１２の電圧ポテンシャルに比べて増加される。この電圧差はそれらの角度モメンタム及び自由層１６の磁化方向を平行状態に変換させる、基準層１２から自由層１６にスピン偏極化された電子の流れを起こす。
【０００８】
平行状態から非平行（ｎｏｎ−ｐａｒａｌｌｅｌ）状態に又はその反対に転換させるために、ＭＴＪ１０へ印加される電圧及びＭＴＪを通過する対応する電流の流れは各々閾値値の各々の対より大きくなければならない。スイッチングを発生させるために閾値電圧を超過しなければならない電圧をスイッチング電圧（ｓｗｉｔｃｈｉｎｇ  ｖｏｌｔａｇｅ）Ｖｃと称する。同様に、スイッチングを発生させるために閾値電流を超過しなければならない電流をスイッチング電流（ｓｗｉｔｃｈｉｎｇ  ｃｕｒｒｅｎｔ）Ｉｃと称する。
【０００９】
広く公知されたように、自由層１６及び基準層１２は同一な磁化方向（例えば、平行方向）を有し、ＭＴＪ１０は相対的に小さい抵抗を有する。反対に、自由層１６及び基準層１２が反対の磁化方向（例えば、反平行状態）を有する時、ＭＴＪ１０は相対的に大きい抵抗を有する。抵抗値において、この差はＭＴＪ１０がメモリ格納装置として行動できる能力を提供する。ＭＴＪ１０の物理的な属性によって、ＭＴＪが平行状態から反平行状態に変わるように要求する臨界電流はしばしばＭＴＪが反平行状態から平行状態に変わるように要求する臨界電流よりさらに大きくなり得る。
【００１０】
図２ＡはＳＴＴ−ＭＲＡＭタイプのメモリセル及び関連された選択トランジスター２０が会って形成するＳＴＴ−ＭＲＡＭセル３０で多様な抵抗を形成するＭＴＪ１０を示す。ＭＴＪ１０は基準又は被固定層（ｒｅｆｅｒｅｎｃｅ  ｏｒ  ｐｉｎｎｅｄ  ｌａｙｅｒ）１２、自由層（ｆｒｅｅ  ｌａｙｅｒ）１６及び基準層（ｒｅｆｅｒｅｎｃｅ  ｌａｙｅｒ）１２と自由層（ｆｒｅｅ  ｌａｙｅｒ）１６との間に配置されたトンネルリング層（ｔｕｎｎｅｌｉｎｇ  ｌａｙｅｒ）１４を含む。トランジスター２０はＰＭＯＳトランジスターに比べて、それの本質的に高い電流駆動、低い閾値電圧、及び少ない面積のため、ＮＭＯＳトランジスターであり得る。ＭＲＡＭ３０に“１”を記録するのに使用される電流は“０”を記録するのに使用される電流と異なり得る。この２つの状態の間に電流の流れの方向の非対称性はトランジスター２０のゲート−ソース電圧において、非対称性によって誘発される。
【００１１】
以下、ＭＲＡＭセルはそれの連関されたＭＴＪの自由層及び基準層が平行（Ｐ）状態、例えば、ＭＴＪが低い抵抗状態にある時、論理“０”タッチ状態であることと定義される。反対に、ＭＲＡＭセルはそれの連関されたＭＴＪの自由層及び基準層が反平行（ＡＰ）状態、例えば、ＭＴＪが高い抵抗状態にある時、論理“１”タッチ状態であることと定義される。他の実施形態で、ＭＲＡＭセルはＡＰ状態にある時、論理“０”タッチ状態であることと定義され、Ｐ状態にある時、論理“１”タッチ状態であることと定義されることもあり得る。その上に、ＭＴＪ１０の基準層は図２Ａに示したようにそれの関連された選択トランジスターと接していることと仮定する。
【００１２】
したがって、前記説明されたように、矢印３５方向（例えば、上方向）の電流流れは（ｉ）Ｐ状態からＡＰ状態に変化を誘発して“１”を記録するか、又は（ｉｉ）以前に形成された関連されたＭＴＪのＡＰ状態を安定化させることができる。類似に、矢印４０方向（例えば、下方方向）の電流流れは（ｉ）ＡＰ状態からＰ状態に変化を誘発して“０”を記録するか、また（ｉｉ）以前に形成された関連されたＭＴＪのＰ状態を安定化させることができる。しかし、他の実施形態で、ＭＴＪの自由層がそれの関連されたトランジスターと接しているようにこの方向が反対になっていることは容易に理解できる。そのような実施形態で（図示せず）、矢印３５方向（例えば、上方向）の電流流れは（ｉ）ＡＰ状態からＰ状態に変化を誘発するか、又は（ｉｉ）以前に形成された関連されたＭＴＪのＰ状態を安定化させることができる。類似に、矢印４０方向（例えば、下方方向）の電流流れは（ｉ）Ｐ状態からＡＰ状態に変化を誘発するか、又は（ｉｉ）以前に形成された関連されたＭＴＪのＡＰ状態を安定化させることができる。
【００１３】
図２Ｂは図２ＡのＭＲＡＭ３０を示した回路図であり、それ内に格納されたデータに依存して抵抗が変わる格納素子がＭＲＡＭ内に図示された。ＭＴＪ１０はそれの状態を（ｉ）電流が矢印３５方向へ流れる時、ＰからＡＰに変化させるか、（ｉｉ）電流が矢印４０方向に流れる時に、ＡＰからＰに変化させ得る。
【００１４】
反対に、ＭＴＪ１０をＡＰ状態からＰ状態に転換させるのに必要である電圧は臨界スイッチング電圧（ｃｒｉｔｉｃａｌ  ｓｗｉｔｃｈｉｎｇ  ｖｏｌｔａｇｅ）Ｖｃ０を超過しなければならない。この電圧に対応する電流は臨界又はスイッチング電流（ｃｒｉｔｉｃａｌ  ｏｒ  ｓｗｉｔｃｈｉｎｇ  ｃｕｒｒｅｎｔ）ＩｃＯと称する。特定な臨界値Ｖｃ０及び関連された臨界スイッチング電流Ｉｃ０が多様な方法で定義されることができる反面、そのような値は特定な時間内にメモリセルの５０％スイッチング確率に基づいて選択され得る。言い換えれば、臨界スイッチング電流Ｉｃ０は選択されるか、或いはそうではなければ、ＭＴＪ１０のデザインに基づいて、又は特定な閾値Ｖｃ０又はスイッチング電流Ｉｃ０でのスイッチングの可能性に測定値に基づいて判断され得る。閾値臨界スイッチング電流Ｉｃ０が満足される時、格納されたメモリビットが値（例えば、“１”から“０”に又は“１”から“０”に）を変化させる確率は５０％であり得る。標準信頼性予想（ｓｔａｎｄａｒｄ  ｒｅｌｉａｂｉｌｉｔｙ  ｅｘｐｅｃｔａｔｉｏｎ）を充足させるのに適合するように許容できるエラー比率でスイッチングが発生することを保障するためにオーバードライブ電流（ｏｖｅｒｄｒｉｖｅ  ｃｕｒｒｅｎｔ）が印加され得る。このオーバードライブ電流又はスイッチング電流ＩｓｗはＩｃ０値の１．３倍、１．５倍、２倍、又は２倍以上であり得る。例えば、仮にＭＴＪ装置のためのＩｃ０が２０ナノ秒記録パルス幅（ｗｒｉｔｅ  ｐｕｌｓｅ  ｗｉｄｔｈ）で７μＡであれば、ＭＴＪの状態を信頼できるように転換させるのに使用されるＩｓｗは１１μＡであるか、或いはそれよりさらに大きくなり得る。
【００１５】
所定の場合に、“安全な（ｓａｆｅ）”書込み電流（例えば、記録エラー比率が１０の−９自乗より小さい場合）は特定な時間（例えば、１０ナノ秒）の間に、臨界スイッチング電流Ｉｃ０の１．５倍乃至２倍であり得る。メモリセルからビット値を読み出すために、相対的に“安全な”書込み電流が（例えば、読み出しエラー比率が１０の−９自乗より小さい時）適用され得る。例えば、“安全な”読出し電流は臨界スイッチング電流Ｉｃ０の０．２倍（即ち、２０％）であり得る。他の例で、もし臨界スイッチング電流Ｉｃ０が６μＡであれば、ノーマル動作モード（ｎｏｒｍａｌ  ｏｐｅｒａｔｉｏｎ  ｍｏｄｅ）下での書込み電流は少なくとも１２μＡであるか、或いは略そのぐらいの値であり、ノーマル動作モード下での読出し電流は１．２μＡであるか、或いは略そのぐらいの値であり得る。このような方法で、ノーマル読出し条件下で適切にスイッチングするメモリセルの確率は非常に高い（所定の場合では概ね１００％）。類似に、ノーマル読出し条件下でメモリセルの値を偶然にスイッチングする確率は非常に低いことがあり得る（所定の場合では概ね０）。
【００１６】
一度、ＡＰ状態になれば、印加された電圧を除去することはＭＴＪ１０に影響を及ばない。類似に、ノーマル動作モード下でＡＰ状態からＰ状態に転換させるために、少なくとも負の電圧Ｖｃ０が、少なくともスイッチング電流Ｉｃ０の電圧レベルが反対方向にあるメモリセルを通じて流れることができるように印加される。一度、Ｐ状態になれば、印加された電圧を除去することはＭＴＪ１０の状態に影響を及ばない。
【００１７】
言い換えれば、ＭＴＪ１０は反平行状態（即ち、高い抵抗状態、又は論理“１”状態）から平行状態（即ち、低い抵抗状態、又は論理“０”状態）に転換できる。ＭＴＪ１０が初期に論理“１”又はＡＰ状態にあると仮定すれば、“０”を格納するために、ノーマル動作モード下で少なくとも臨界電流Ｉｃ０より大きい電流が矢印４０方向にトランジスター２０を通じて流れることができるように誘導される。これを実現するために、トランジスター２０のソースノード（ＳＬ又はソースライン）が抵抗性通路（ｒｅｓｉｓｔｉｖｅ  ｐａｔｈ）（図示せず）を通じてグラウンドポテンシャル（ｇｒｏｕｎｄ  ｐｏｔｅｎｔｉａｌ）にカップル（ｃｏｕｐｌｅ）され、正の電圧がトランジスター２０のゲートノード（ＷＬ又はワードライン）へ印加され、そして正の電圧がトランジスター２０のドレーンノード（ＢＬ又はビットライン）へ印加され得る。
【００１８】
先に説明されたように、ＭＴＪ１０は“１”を格納するために平行状態から反平行状態に転換されることができる。ＭＴＪ１０が初期に論理“０”又はＰ状態にあると仮定すれば、“１”を格納するために、ノーマル動作モード下で少なくとも臨界電流Ｉｃ０より大きい電流が矢印３５方向にトランジスター２０を通じて流れることができるように誘導される。これを実現するために、正の電圧が抵抗性通路（図示せず）を通じてノードＳＬへ印加され、正の電圧がノードＷＬへ印加され、そしてノードＢＬは抵抗性通路（図示せず）を通じてグラウンドポテンシャルに連結される。
【００１９】
図３は多様な書込みサイクルの間にＭＴＪ状態（又はそれの抵抗）での変化を示す。Ｐ状態（低い抵抗状態）からＡＰ状態（高い抵抗状態）に転換させるために、少なくとも臨界スイッチング電圧Ｖｃ０より大きい正の電圧が印加され得る。一度、ＡＰ状態になれば、印加される電圧を除去することはＭＴＪの状態に影響を及ばない。同様に、ＡＰ状態からＰ状態に転換させるために、少なくとも臨界スイッチング電圧Ｖｃ０より小さい負の電圧が印加される。一度、Ｐ状態になれば、印加される電圧を除去することはＭＴＪの状態に影響を及ばない。ＡＰ状態である時、ＭＴＪの抵抗はＲｈｉｇｈである。同様に、ＡＰ状態である時、ＭＴＪの抵抗はＲｌｏｗである。
【００２０】
図４Ａは“０”（即ち、低い抵抗状態、又は論理“０”状態）を格納するために、反平行状態（即ち、高い抵抗状態、又は論理“１”状態）から平行状態に転換させるためにプログラムされるＭＴＪ１０を示す。この図面で、ＭＴＪ１０は初期に論理“１”状態又はＡＰ状態であると仮定する。先に説明されたように、“０”を格納するために、少なくとも臨界電流Ｉｃ０より大きい電流が矢印４０方向にトランジスター２０を流れることができるように誘導される。これを実現するために、トランジスター２０のソースノード（ＳＬ又はソースライン）が抵抗性通路（ｒｅｓｉｓｔｉｖｅ  ｐａｔｈ）（図示せず）を通じてグラウンドポテンシャル（ｇｒｏｕｎｄ  ｐｏｔｅｎｔｉａｌ）に連結（ｃｏｕｐｌｅ）され、正の電圧（ＶＰＰ）がトランジスター２０のゲートノード（ＷＬ又はワードライン）へ印加され、そして正の電圧（ＶＣＣ）がトランジスター２０のドレーンノード（ＢＬ又はビットライン）へ印加され得る。
【００２１】
図５は図４Ａ及び図４Ｂに図示されたＭＴＪ１０のような一般的なＭＴＪにおいて、大略２５ナノ秒と２５ナノ秒との間に発生する“０”を書き込む間、そして大略４５ナノ秒と４５ナノ秒との間に、発生する“１”を書く込む間に、ノードＷＬ、ＳＬ、ＢＬでの電圧レベルを示すタイミング図である。供給電圧ＶＣＣは約１．８ボルトであると仮定する。列選択信号ＣＳのみでなく、ワードライン信号ＷＬが３ボルトのプログラム電圧ＶＰＰまでブースティングされたことと図示される。“０”を書き込む動作の間に、ノードＢＬ、ＳＬ、及びＳＮでの電圧は大略各々１．４３Ｖ、０．３４Ｖ、及び０．８８Ｖであることと図示される。“１”を書き込む動作の間に、ノードＢＬ、ＳＬ、及びＳＮでの電圧は大略各々０．２３Ｖ、１．４３Ｖ、及び０．８４Ｖであることと図示される。たとえ図示されずが、この例示的なコンピューターシミュレーションにおいて、“０”書込み及び“１”書込み動作の間にＭＴＪを通過する電流流れは各々１２１μＡ及び９９．２μＡであり得る。
【００２２】
図４Ｂは“１”を格納するために平行状態から反平行状態に転換させるためにプログラムされるＭＴＪ１０を示す。ＭＴＪ１０は初期に論理“０”状態又はＡＰ状態であると仮定する。“１”を格納するために、臨界電流Ｉｃ０より大きい電流ＩＳＷが矢印３５方向にトランジスター２０を通じて流れることができるように誘導される。これを実現するために、電圧ＶＣＣが抵抗性通路（ｒｅｓｉｓｔｉｖｅ  ｐａｔｈ）（図示せず）を通じてトランジスター２０のノードＳＬへ印加され、電圧ＶＰＰがノードＷＬへ印加され、そしてノードＢＬは抵抗性通路（図示せず）を通じてグラウンドポテンシャルに連結され得る。したがって、“１”を書き込む動作の間に、トランジスター２０のゲート−ソース電圧は（ＶＷＬ−ＶＳＮ）にセッティングされ、トランジスター２０のドレーン−ソース電圧は（ＶＳＬ−ＶＳＮ）にセッティングされ得る。このＳＴＴ−ＲＡＭタイプのメモリセルは優れた不揮発性メモリソリューションを提供することができる。
【００２３】
残念ながら、ＳＴＴ−ＲＡＭ又は他のいずれのタイプのメモリチップにおいて、製造又は他の欠陥はメモリチップ上のすべてのメモリセルが正しく作動しないようにすることがあり得る。メモリ修理の間に、メモリチップはテストされ得り、フェイル（ｆａｉｌ）されたメモリ素子は他のメモリ素子に代替され得る。レーザー修理（ｌａｓｅｒ  ｒｅｐａｉｒ）であると一般的に称されるこのメモリ修理は１番目のウエハー分類テスト以後に一般的に実行される。レーザーはメモリヒューズバンク（ｍｅｍｏｒｙ  ｆｕｓｅ  ｂａｎｋ）を無くさせて不完全なメモリ素子を動作しないようにし、それを冗長な素子に代替する。メモリ修理はメモリの最終消費者が利用できるようにさせない。
【００２４】
メモリアクセス、安全データ格納、データ検証及びデータ復旧、データテスト、そしてメモリ修理を提供するための多様なタイプのメモリシステムが提案されてきた。例えば、これらのシステムには特許文献１（ＣＯＮＦＩＧＵＲＡＢＬＥ  ＡＤＤＲＥＳＳＩＮＧ  ＦＯＲ  ＭＵＬＴＩＰＬＥ  ＣＨＩＰＳ  ＩＮ  Ａ  ＰＡＣＫＡＧＥ）、特許文献２（ＴＥＳＴＩＮＧ  ＯＦ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴ  ＤＥＶＩＣＥ）、特許文献３（ＩＮＴＥＧＲＡＴＥＤ  ＴＥＳＴＩＮＧ  ＭＯＤＵＬＥ  ＩＮＣＬＵＤＩＮＧ  ＤＡＴＡ  ＧＥＮＥＲＡＴＯＲ）、特許文献４（ＳＨＡＲＥＤ  ＭＥＭＯＲＹ  ＢＵＳ  ＡＲＣＨＩＴＥＣＴＵＲＥ  ＦＯＲ  ＳＹＳＴＥＭ  ＷＩＴＨ  ＰＲＯＣＥＳＳＯＲ  ＡＮＤ  ＭＥＭＯＲＹ  ＵＮＩＴＳ）、特許文献５（ＭＥＭＯＲＹ  ＡＣＣＥＳＳＩＮＧ  ＣＩＲＣＵＩＴ  ＳＹＳＴＥＭ）、特許文献６（ＰＲＯＣＥＳＳＯＲ−ＭＥＭＯＲＹ  ＵＮＩＴ  ＦＯＲ  ＵＳＥ  ＩＮ  ＳＹＳＴＥＭ−ＩＮ−ＰＡＣＫＡＧＥ  ＡＮＤ  ＳＹＳＴＥＭ−ＩＮ−ＭＯＤＵＬＥ  ＤＥＶＩＣＥＳ）、特許文献７（ＰＲＯＧＲＡＭＭＡＢＬＥ  ＭＥＭＯＲＹ  ＲＥＰＡＩＲ  ＳＣＨＥＭＥ）、及び特許文献８（ＴＥＳＴＩＮＧ  ＡＮＤ  ＲＥＣＯＶＥＲＹ  ＯＦ  ＭＵＬＴＩＬＡＹＥＲ  ＤＥＶＩＣＥ）等があり、それらの各々の内容は全体的に参照することによってここに包含される。
【００２５】
たとえこれら及び他のシステムが提示された発明の原理によって類似な問題を解決したが、それらはＰＣＲＡＭ、ＭＲＡＭ及びＰＲＡＭ装置のような高いエラー率を有するメモリ及び蓋然論に基づいた傾向（ｐｒｏｂａｂｉｌｉｓｔｉｃ  ｔｅｎｄｅｎｃｉｅｓ）のために設計されるか、或いはそれらに明確に適用されなかった。特に、特許文献６はプロセシングモジュール、メモリモジュール、及びプログラム可能であるシステムモジュールを含むシステムインパッケージ（ｓｙｓｔｅｍ−ｉｎ−ｐａｃｋａｇｅ；ＳｉＰ）及びシステムインモジュール（ｓｙｓｔｅｍ  ｉｎ  ｍｏｄｕｌｅ；ＳｉＭ）で使用されるプロセッサーメモリユニットのための装置及び方法を説明している。プログラム可能であるシステムモジュールは他の通信規約（ｐｒｏｔｏｃｏｌ）を有する機能的な要素を含むプロセッサー−メモリユニットの統合及びテストを可能にするメモリモジュール及び装置の間でのインターフェイスとして作用するように構成される。インターフェイス層（システムモジュール）１２０は収率改善、データ圧縮、テストアルゴリズム、電源管理等のためのプロセス特定な信号処理アルゴリズム（ｐｒｏｃｅｓｓ  ｓｐｅｃｉｆｉｃ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｉｎｇ  ａｌｇｏｒｉｔｈｍｓ）を包含することができる。このシステムはプラスロジックインターフェイス製品（ｐｌｕｓ  ｌｏｇｉｃ  ｉｎｔｅｒｆａｃｅ  ｐｒｏｄｕｃｔ）のみでなく、マルチチップ（ｍｕｌｔｉ−ｃｈｉｐ）ＤＲＡＭに特に有用である。しかし、発明の原理の追加的な特徴及び実施形態によって、このようなタイプのシステムの有用性はフラッシュメモリ、ＰＣＲＡＭ、ＭＲＡＭ、ＲＲＡＭ（登録商標）及び他のメモリ装置に拡張され得る。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】米国特許第６、６５７、９１４号公報
【特許文献２】米国特許第６、７５４、８６６号公報
【特許文献３】米国特許第７、３６５、５５７号公報
【特許文献４】米国特許第７、４６６、１６０号公報
【特許文献５】米国特許第７、４６６、６０３号公報
【特許文献６】米国特許第７、６７３、１９３号公報
【特許文献７】米国特許第７、７６８、８４７号公報
【特許文献８】米国特許第７、７７９、３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２７】
本発明の特徴及び原理によれば、スマートメモリシステムは論理プロセッサー（ｌｏｇｉｃ  ｐｒｏｃｅｓｓｏｒ）に比べて相対的に高いエラー率及び遅い読出し／書込み回数を有するメモリが信頼できるように、そして均一に動作するようにする。本発明の特徴は蓋然論に基づいた傾向（ｐｒｏｂａｂｉｌｉｓｔｉｃ  ｔｅｎｄｅｎｃｙ）及び高いエラー率を有するメモリのための有用な利益を提供することができる。何によりも、本発明の原理を含むスマートメモリシステムは高い書込みエラー率を有する不揮発性メモリ装置がフェイル（ｆａｉｌ）された位置及び対応するデータを表示することによって、そしてその時まで好適な時間に再書込み（ｒｅ−ｗｒｉｔｉｎｇ）を実行するか、又は単純にフェイルされた位置をマスキングするか（ｍａｓｋ）、或いは他の位置にデータを再書き込むことによって使用されることができるようにする。
【課題を解決するための手段】
【００２８】
本発明の１つ又はそれ以上の特徴を含む所定の実施形態は書込み及び読出し成功を保障する確認シグナリング（ａｃｋｎｏｗｌｅｄｇｅ  ｓｉｇｎａｌｉｎｇ）を有する共通の非同期式メモリバスを包含することができる。ハンドシェーキングメモリインターフェイス（ｈａｎｄｓｈａｋｉｎｇ  ｍｅｍｏｒｙ  ｉｎｔｅｒｆａｃｅ）は内部読出し及び書込みトラッキング（ｉｎｔｅｒｎａｌ  ｒｅａｄ  ａｎｄ  ｗｒｉｔｅ  ｔｒａｃｋｉｎｇ）、そして検証スキーム（ｖｅｒｉｆｙｉｎｇ  ｓｃｈｅｍｅ）を使用することによってプロセス独立性、電圧独立性、及び温度独立性の動作を考慮することができる。
【００２９】
システムはメモリコントローラ不揮発性メモリでメモリシステムフェイル及び記録フェイル位置を格納することによって動的に、それをモニターリングする動作をさらに実行することができる。システムは不揮発性メモリテーブルからフェイル位置及びフェイルのタイプをリコールし、フェイルのタイプに基づいて適切な修理をさらに実行することができる。例えば、この修理はデータ再書込み、メモリ修理、フェイルメモリ領域の孤立、又は他の適当な修理を包含することができる。
【００３０】
システムは貧弱な保有特性（ｒｅｔｅｎｔｉｏｎ  ｃｈａｒａｃｔｅｒｉｓｔｉｃ）を有するメモリにリフレッシュサイクル（ｒｅｆｒｅｓｈ  ｃｙｃｌｅ）を提供することをさらに実行することができる。初期ストレステストはメモリで欠点をスクリーンするスマートコントローラによって提供され得る。フェイルモード及びストレスレベル（電圧、電流、温度等）統計データに基づいて、スマートメモリは特定な修理リフレッシュ間隔（ｆｉｘ  ｒｅｆｒｅｓｈ  ｉｎｔｅｒｖａｌ）を提供することをさらに実行することができる。例えば、リフレッシュ間隔は３秒、１０日、５週、２ヶ月又はそれ以上であり得る。時間は内部の低電力時計（ｌｏｗ  ｐｏｗｅｒ  ｃｌｏｃｋ）によって決められる。リフレッシュサイクルは全体のメモリ読出し及びデータを再書き込むことを包含することができる。回路網は書込み−検証及び再書込み回路網と類似な読出し及び再書込み動作を具現するためにメモリの内部にあり得る。
【００３１】
スマートメモリシステムは外部の自動検査装置（Ａｕｔｏｍａｔｅｄ  Ｔｅｓｔ  Ｅｑｕｉｐｍｅｎｔ；ＡＴＥ）が直接的にシステムメモリに接近するように許諾することによって最終消費者の装置（ｅｎｄ−ｕｓｅｒ  ｄｅｖｉｃｅ）で実行した後にもオンチップ（ｏｎ−ｃｈｉｐ）テストを許諾することをさらに実行することができる。例えば、ＡＴＥは使用者要請（ｕｓｅｒ  ｒｅｑｕｅｓｔ）、自動テストスケジュール（ａｕｔｏｍａｔｉｃ  ｔｅｓｔ  ｓｃｈｅｄｕｌｅ）、又は感知されたメモリエラーに対する反応に基づいてメモリシステムをテストするためのテストパターンを管理するか、或いは実行することができる。
【００３２】
スマートメモリシステムは電源管理技術を具現するように構成されることができる。例えば、電源管理技術は準備する間のＳＡ読出し電流、ＳＡクランプ（ｃｌａｍｐ）電圧、ＳＡ読出し遅延、書込み電圧、周辺の電圧を管理するか、或いはメモリ装置の必要動力を管理することができる。
【００３３】
ＲＩＳＣプロセッサー又は他のタイプのプロセッサーはメーンシステムメモリにデータを格納する前にデータに対する簡単な又は複雑な計算を実行するメモリコントローラのようなスマートメモリシステム内に包含され得る。これは装置プロセッサーがメモリコントローラプロセッサーに対する多様な作業をオフロード（ｏｆｆｌｏａｄ）することによって、スマートメモリシステムに向上された価値を提供することができ、そしてこのようにすることによって装置リソースを解消（ｆｒｅｅ  ｕｐ）させることができる。
【００３４】
本発明の原理を包含する一実施形態によれば、スマートメモリシステムはメモリプロセスを使用して製造された１つ又はそれ以上のメモリプロセッサーチップを含むメモリ、及び論理プロセス（ｌｏｇｉｃ  ｐｒｏｃｅｓｓ）を使用して製造された１つ又はそれ以上のメモリプロセッサーチップを含むメモリを包含することができる。例えば、プロセッサーはメモリアレイとメモリプロセッサーとの間で非同期式ハンドシェーキングインターフェイス（ａｓｙｎｃｈｒｏｎｏｕｓ  ｈａｎｄｓｈａｋｉｎｇ  ｉｎｔｅｒｆａｃｅ）を提供するように構成された共通アドレス／データ／コントロールメモリバス（ｃｏｍｍｏｎ  ａｄｄｒｅｓｓ／ｄａｔａ／ｃｏｎｔｒｏｌ  ｍｅｍｏｒｙ  ｂｕｓ）を包含することができる。プロセッサーは分析のためにメモリチップから書込みエラータグ（Ｗｒｉｔｅ  Ｅｒｒｏｒ  Ｔａｇ）メモリデータを除去するためのメカニズムを包含することができる。電源管理ロジックのみでなく、メモリアドレス再構成のためのプログラムロジックも包含され得る。
【００３５】
メモリはメモリアレイとメモリプロセッサーとの間で非同期式ハンドシェーキングインターフェイス（ａｓｙｎｃｈｒｏｎｏｕｓ  ｈａｎｄｓｈａｋｉｎｇ  ｉｎｔｅｒｆａｃｅ）を提供する共通アドレス／データ／コントロールメモリバス（ｃｏｍｍｏｎ  ａｄｄｒｅｓｓ／ｄａｔａ／ｃｏｎｔｒｏｌ  ｍｅｍｏｒｙ  ｂｕｓ）を包含することができる。書込みエラータグ（Ｗｒｉｔｅ  Ｅｒｒｏｒ  Ｔａｇ）及び書込み／検証書込み回路は速い平行保有テスト（ｐａｒａｌｌｅｌ  ｒｅｔｅｎｔｉｏｎ  ｔｅｓｔ）を実行するためにテストデザイン（Ｄｅｓｉｇｎ  ｆｏｒ  Ｔｅｓｔ；ＤＦＴ）回路に加えてメモリに包含され得る。テストインターフェイスもＳｉＰメモリテストに包含され得る。制御レジスター及びマルチプレクシング回路網もアドレス再構成のために提供されるか、或いは電源プレーン（ｐｏｗｅｒ  ｐｌａｎｅｓ）及びゲーティング回路網（ｇａｔｉｎｇ  ｃｉｒｃｕｉｔｒｙ）が電源管理に包含され得る。
【００３６】
本発明は複数のシステムに互換できるようにすることを含んで多様な利益を提供することができる。設定可能であるアドレススキーム（Ｃｏｎｆｉｇｕｒａｂｌｅ  ａｄｄｒｅｓｓ  ｓｃｈｅｍｅ）がプログラム可能し、メモリ−タイプの独立的なＩ／Ｏインターフェイス、複数のプロセッサー、及び周辺部を支援するのに使用され得る。
【００３７】
本発明の確実な特徴はそれらをシステムインパッケージ（Ｓｙｓｔｅｍ−ｉｎ−Ｐａｃｋａｇｅ；ＳｉＰ）又はシステムオンチップ（Ｓｙｓｔｅｍ−ｏｎ−Ｃｈｉｐ；ＳｏＣ）に具現することによって最もよく実現されることができる。そのような具現はメモリアレイとメモリプロセッサーチップとの間によい連関性を必要とする。例えば、これはツルーシリコンビア（Ｔｒｕｅ  Ｓｉｌｉｃｏｎ  Ｖｉａ；ＴＳＶ）又は他のＳｉＰ技術を使用して実現されることができる。低いレイテンシ（ｌａｔｅｎｃｙ）及び高いスループット（ｔｈｒｏｕｇｈｐｕｔ）ＳｉＰ連結は向上されたシステム動作を提供することができる。ＳｉＰ連結技術費用は続いて減少するので、そのようなシステムの費用弱点は最小化になり得る。
【００３８】
本発明の原理はクロックレス（ｃｌｏｃｋ−ｌｅｓｓ）メモリ動作を提供することによって、及び／又は使用されないメモリ領域をシャットダウンすることによって、ＳｉＰソリューションを使用してＩ／Ｏ負荷を減少させて電力消耗を減少させ得る。電圧制御、温度補償、及び非同期式タイミング回路網は電力消耗を減らしさらに効率的な動作を提供するのを助けることができる。
【００３９】
他の原理はディバイスプロセッサーが反複的な計算又は他の作業をスマートメモリシステムに押しつける（ｏｆｆｌｏａｄ）。例えば、ＡＲＭ、ＭＩＰｓ又は他の望ましいプロプラエタリプロセッサー（ｐｒｏｐｒｉｅｔａｒｙ  ｐｒｏｃｅｓｓｏｒ）組合は多様なプロセシング作業を実行して装置リソースを解消できるようにメモリコントローラ、又はスマートメモリシステムの他の領域に提供され得る。
【００４０】
メモリモニターリング、修理、訂正、及び再配列は本発明の原理にしたがってスマートメモリコントローラによって実行され得る。ＥＣＣ、アンチヒューズリペア（ａｎｔｉ−ｆｕｓｅ  ｒｅｐａｉｒ）、エラーマスキング（ｅｒｒｏｒ  ｍａｓｋｉｎｇ）、読出し−書込み比較（ｒｅａｄ−ｃｏｍｐａｒｅ−ｗｒｉｔｅ）、弱いビット交替（ｗｅａｋ  ｂｉｔ  ｒｅｐｌａｃｅｍｅｎｔ）、及び他のエラー訂正技術がデータ安定性を強化させ、エラー率を減少させるためにスマートメモリシステム内に具現され得る。
【００４１】
本発明の原理を包含する一実施形態にしたがって、メモリ回路はメモリセルに格納されるように採択された第１データを、先にメモリセルの前に格納された第２データと比較するように構成された比較ブロックを部分的に包含することができる。比較ブロックはメモリセルのアドレスを格納するようにさらに構成されることができが、第２データが第１データとマッチされなければ、メモリセル内に第２データが格納される。メモリセルは順次的な書込みサイクルの間に記録される。アドレスはタグメモリに格納され得る。例えば、メモリセルはＤＲＡＭ、ＳＲＡＭ、ＲＯＭ、ＰＲＯＭ、ＥＥＰＲＯＭ、ＦＬＡＳＨ、ＦｅＲＡＭ、ＰＣＲＡＭ、ＲＲＡＭ（登録商標）、ＭＲＡＭ又はＳＴＴ−ＭＲＡＭセルであり得る。
【００４２】
所定の実施形態で、メモリ回路はメモリアレイ、書込みブロック及び読出しブロックをさらに包含することができる。書込みブロックはメモリアレイと比較ブロックとの間に連結され得る。読出しブロックはメモリアレイと比較ブロックとの間に連結されて読出しブロックは第２データを感知するように採択できる。メモリブロックは、メモリセルがメモリ外部にある装置によってノーマルの書込み動作の間にアクセスされない時、反転された第２データをメモリセルに格納するように構成された制御ロジックをさらに包含することができる。
【００４３】
一実施形態で、メモリアレイは複数のメモリセルに連結された少なくとも１つの列を包含することができる。列は第１信号ライン及び第２信号ラインを包含することができる。メモリセルは第１信号ラインに連結された第１電流運搬端子（ｃｕｒｒｅｎｔ  ｃａｒｒｙｉｎｇ  ｔｅｒｍｉｎａｌ）、第２信号ラインに連結された第２電流運搬端子及びワードラインに連結された制御端子を包含することができる。メモリセルは磁気トンネル接合（ｍａｇｎｅｔｉｃ  ｔｕｎｎｅｌ  ｊｕｎｃｔｉｏｎ；ＭＴＪ）及び第１トランジスターをさらに包含することができる。磁気接合ターミナルはメモリセルの第１電流運搬端子に連結された第１端子を有することができる。第１トランジスターは不揮発性メモリセルの第２電流運搬端子に連結された第１電流運搬端子、不揮発性メモリセルの第２電流運搬端子に連結されたゲート端子、及び磁気トンネル接合の第２ターミナルに連結された第２電流運搬端子を有することができる。
【００４４】
一実施形態によって、メモリ回路で書込み動作の間に書込みエラーを訂正する方法はメモリセルに格納されるように採択された第１データを書込み動作の間にメモリセルの前に格納された第２データと比較すること、仮に第２データが第１データとマッチされなければ、それ内にデータが格納されたメモリセルのアドレスを格納すること、及び書込みエラーを訂正するために連続的な書込みサイクルの間にメモリセルに書き込むことを包含することができる。
【００４５】
他の実施形態にしたがって、メモリ回路で書込み動作の間に書込みエラーを訂正する方法はメモリセルに格納されるように採択された第１データを書込み動作の間にメモリセルの前に格納された第２データと比較すること、もし第２データが第１データとマッチされなければ、第２データを反転すること、及びもし、第２データが書込みエラーを訂正するための第１データとマッチされなければ、反転された第２データをそれの内に第２データが格納されたメモリセルのアドレスに書き込むことを包含することができる。方法はメモリセルのアドレスをラッチすること、第１データをラッチすること、第１データをメモリセルのアドレスにあるメモリアレイに書き込むこと、及び書込み動作の間に第２データを感知することをさらに含むことができる。
【００４６】
その他の実施形態にしたがって、メモリ回路で書込み動作の以後に書込みエラーを訂正する方法はもし書込み動作の以後に第２データが第１データとマッチングされなければ、それの内に第２データが格納されたメモリセルのアドレスをローディングし、第２データを感知し、書込みエラーを訂正するためにそれの内に第２データが格納されたメモリセルのアドレスに反転された第２データを書き込むことを包含することができる。
【００４７】
所定の実施形態はメモリ装置にエラー率自己内装テスト（ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ  ｔｅｓｔ）を提供する方法を包含することができる。例えば、方法はテストモードに進入し、メモリ装置によってエラー率タイミングパターンを内部的に生成し、メモリ装置によって内部的に生成されたエラー率タイミングパターンに基づいてビットエラー率自己内装テスト（ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ  ｔｅｓｔ）を実行し、エラー率自己内装テストによるエラー率を測定し、測定されたエラー率に基づいて１つ又はそれ以上のテストパラメーターを調整し、そして調整されたパラメーターを使用してビットエラー率自己内装テストを繰り返すことを包含することができる。
【００４８】
他の実施形態はメモリ装置にビットエラー率自己内装テストを提供する方法を包含することができる。方法はメモリ装置によって書込みエラー率自己内装テスト（ｗｒｉｔｅ  ｅｒｒｏｒ  ｒａｔｅ  ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ  ｔｅｓｔ）及び読出しエラー率自己内装テスト（ｒｅａｄ  ｅｒｒｏｒ  ｒａｔｅ  ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ  ｔｅｓｔ）の中で少なくとも１つを実行し、書込みエラー率自己内装テスト及び読出しエラー率自己内装テストの中で少なくとも１つの結果を分析し、そして前記分析に応答して１つ又はそれ以上のテストパラメーターを自動的に調整することを包含することができる。
【００４９】
一実施形態によれば、メモリ装置はビットエラー率自己内装テストを制御するように構成されたビットエラー率制御ロジック（ｂｉｔ  ｅｒｒｏｒ  ｒａｔｅ  ｃｏｎｔｒｏｌ  ｌｏｇｉｃ）、ビットエラー率制御ロジックに結合されたアドレス及びデータ生成器（ａｄｄｒｅｓｓ  ａｎｄ  ｄａｔａ  ｇｅｎｅｒａｔｏｒ）、ビットエラー率自己内装テストのために内部の基準クロックを生成するように構成されたオンチップオシレータ（ｏｎ−ｃｈｉｐ  ｏｓｃｉｌｌａｔｏｒ）、ビットエラー率自己内装テストのための書込みエラーテストパターンを生成するように構成された書込みエラー率テストパターン生成器（ｗｒｉｔｅ  ｅｒｒｏｒ  ｒａｔｅ  ｔｅｓｔ  ｐａｔｔｅｒｎ  ｇｅｎｅｒａｔｏｒ）、及びビットエラー率自己内装テストのための読出しテストパターンを生成するように構成された読出しエラー率テストパターン生成器（ｒｅａｄ  ｅｒｒｏｒ  ｒａｔｅ  ｔｅｓｔ  ｐａｔｔｅｒｎ  ｇｅｎｅｒａｔｏｒ）を包含することができる。
【００５０】
他の実施形態で、不揮発性メモリ装置（ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ；ＮＶＭ）プログラムメモリはフェイル（ｆａｉｌ）アドレス位置及びエラーのタイプと関連された情報を格納するのに利用され得る。ＮＶＭプログラムメモリはフェイルメモリ位置のアドレスを新しいメモリ位置に再配列するのにさらに使用され得る。スマートメモリシステムのメモリコントローラはＮＶＭプログラムメモリに格納されたエラー情報に基づいてメモリをテストするか、或いはメモリアドレスを再配置するか、或いはメモリリフレッシュを実行するか、又は他の適切な動作を実行するためにＮＶＭプログラムメモリとインターフェイスすることができる。
【発明の効果】
【００５１】
本発明の実施形態によれば、メモリシステムの信頼性を向上させることができる。
【図面の簡単な説明】
【００５２】
【図１Ａ】関連分野で広く公知された、平行磁化状態にある時の磁気ランダムアクセスメモリセルの磁気トンネル接合構造を示す断面図である。
【図１Ｂ】関連分野で広く公知された、反平行磁化状態にある時の図１Ａの磁気トンネル接合構造を示す断面図である。
【図１Ｃ】関連分野で広く公知された、平行磁化状態にある時の磁気ランダムアクセスメモリセルの磁気トンネル接合構造を示す断面図である。
【図１Ｄ】関連分野で広く公知された、反平行磁化状態にある時の図１Ｃの磁気トンネル接合構造を示す断面図である。
【図２Ａ】関連分野で広く公知された、関連された選択トランジスターに連結された磁気トンネル接合構造の層を示す図面である。
【図２Ｂ】関連分野で広く公知された、図２の磁気トンネル接合構造及び関連された選択トランジスターを図式化した図面である。
【図３】関連分野で広く公知された、印加された電圧に応答して、図２Ａの磁気トンネル接合構造の抵抗においての変化を示すグラフである。
【図４Ａ】関連分野で広く公知された、反平行状態から平行状態に転換させるためにプログラムされる磁気トンネル接合構造を示す図面である。
【図４Ｂ】関連分野で広く公知された、平行状態から反平行状態に転換させるためにプログラムされる磁気トンネル接合構造を示す図面である。
【図５】関連分野で広く公知された、“０”及び“１”を書き込む動作の間に磁気ランダムアクセスメモリに関連された複数の信号を示すタイミング図である。
【図６Ａ】本発明の実施形態によるメモリシステム及び関連された回路網を示すブロック図である。
【図６Ｂ】本発明の実施形態による不揮発性メモリ（ＮＶＭ）プログラムメモリ及びメモリコントローラを含むスマートメモリシステム及び関連された回路網を示すブロック図である。
【図７】本発明の実施形態によるメモリシステム及び関連された書込み及び読出し回路網の追加的な部分を示す図面である。
【図８】本発明の実施形態によるメモリシステム及び関連された書込み回路網の追加的な部分を示す図面である。
【図９Ａ】本発明の実施形態によるメモリシステムの書込み方法の段階を示すフローチャートである。
【図９Ｂ】本発明の実施形態によるメモリシステムの書込み方法の段階を示すフローチャートである。
【図１０】本発明の実施形態によるメモリシステムの再書込み方法の段階を示すフローチャートである。
【図１１】一般的なメモリシステムのブロック図である。
【図１２】本発明の実施形態によるスマートメモリシステムのブロック図である。
【図１３】本発明の実施形態による知能的なメモリ及びロジックインターフェイスを有するメモリコントローラのブロック図である。
【図１４Ａ】本発明の実施形態によるスマートメモリシステムを含む実施形態を示すブロック図である。
【図１４Ｂ】本発明の実施形態によるスマートメモリシステムを含む実施形態を示すブロック図である。
【図１５Ａ】各々本発明の実施形態によるピンアウトテーブル及びコマンドテーブルである。
【図１５Ｂ】各々本発明の実施形態によるピンアウトテーブル及びコマンドテーブルである。
【図１５Ｃ】本発明の実施形態による図１５Ａ及び図１５Ｂのテーブルに関連された読出し／書込み動作ハンドシェーキング（ｈａｎｄｓｈａｋｉｎｇ）回路網を示す図面である。
【図１６Ａ】本発明の実施形態による信号テーブルである。
【図１６Ｂ】本発明の実施形態による、図１６Ａのテーブルと関連された確認応答（ａｃｋｎｏｗｌｅｄｇｅｍｅｎｔ）を利用する非同期式読出し動作のタイミング図である。
【図１７Ａ】本発明の実施形態による信号テーブルである。
【図１７Ｂ】本発明の実施形態による図１７Ａのテーブルと関連された確認応答（ａｃｋｎｏｗｌｅｄｇｅｍｅｎｔ）を利用する非同期式書込み動作のタイミング図である。
【図１８Ａ】図１６Ａ及び図１７Ｂに示した非同期式読出し及び書込み動作を制御するためのメモリ制御回路を示す図面である。
【図１８Ｂ】図１８Ａの制御回路のための信号のタイミングを示すタイミング図である。
【図１９】図１６Ａ乃至図１７Ｂに示した読出し及び書込み動作に使用され得る読出し／書込み構造を示す図面である。
【図２０Ａ】本発明の実施形態によるメモリアレイ及び制御ロジックを示す図面である。
【図２０Ｂ】本発明の実施形態による書込み確認回路を示す図面である。
【図２１】本発明の実施形態による読出しトラッキング（ｔｒａｃｋｉｎｇ）回路を示す図面である。
【図２２】本発明の実施形態による電流−電圧コンバーター及び増幅器を示す図面である。
【図２３Ａ】本発明の実施形態によるＳＡＥタイミングトラッキング及び制御回路を示すブロック図である。
【図２３Ｂ】本発明の実施形態によるＳＡＥタイミングトラッキング及び制御回路を示すブロック図である。
【図２４】本発明の実施形態によるアナログ−デジタルコンバーターを示す図面である。
【図２５Ａ】本発明の実施形態による温度補償電圧発生器を示す図面である。
【図２５Ｂ】図２５Ａに示した回路を含むシステムブロック図である。
【図２６Ａ】本発明の実施形態によるシステム−イン−パッケージ（ＳｉＰ）スマートメモリシステムを示すブロック図である。
【図２６Ｂ】本発明の実施形態によるシステム−イン−パッケージ（ＳｉＰ）スマートメモリシステムを示すブロック図である。
【図２７】本発明の実施形態によるブロック図である。
【図２８Ａ】本発明の実施形態による図２７のメモリブロック図のビットエラー率制御ロジックを示すブロック図である。
【図２８Ｂ】本発明の実施形態による図２７のメモリブロック図のビットエラー率制御ロジックを示すブロック図である。
【図２９】本発明の実施形態による図２７のメモリブロック図のビットエラー率制御ロジックを示すブロック図である。
【図３０】本発明の実施形態による図２７のメモリブロック図のビットエラー率制御ロジックを示すブロック図である。
【図３１Ａ】本発明の実施形態による図２７のメモリブロック図のビットエラー率制御ロジックを示すブロック図である。
【図３１Ｂ】本発明の実施形態による図２７のメモリブロック図のビットエラー率制御ロジックを示すブロック図である。
【図３２】本発明の実施形態による書込みエラー率自己内装テスト（ｗｒｉｔｅ  ｅｒｒｏｒ  ｒａｔｅ  ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ  ｔｅｓｔ）を実行する段階を示すフローチャートである。
【図３３】本発明の実施形態による読出しエラー率自己内装テスト（ｒｅａｄ  ｅｒｒｏｒ  ｒａｔｅ  ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ  ｔｅｓｔ）を実行する段階を示すフローチャートである。
【図３４】本発明の実施形態によるビットエラー率自己内装テストを実行する段階を示すフローチャートである。
【図３５】本発明の実施形態によるデータ“１”書込みエラー率自己内装テストの波形を示すタイミング図である。
【図３６】本発明の実施形態によるデータ“０”書込みエラー率自己内装テストの波形を示すタイミング図である。
【図３７】本発明の実施形態によるビットエラー率自己内装テストを実行する段階を示すフローチャートである。
【図３８】本発明の実施形態によるビットエラー率自己内装テスト生成器及び制御ロジックを含むシステム示す図面である。
【発明を実施するための形態】
【００５３】
図面と共に説明される本発明の思想にしたがう実施形態が参照符号を通じて詳細に説明される。後述する詳細な説明で、多様な実施形態が発明の理解を助けるために説明される。しかし、本技術が属する分野で通常の知識を有する者はこの詳細な説明無しでも発明を実施することができる。所定の事例では、広く公知された方法、過程、要素、回路、及びネットワークは発明の実施形態が不必要に模糊荷なら無いようにするために説明が省略されることもあり得る。
【００５４】
たとえ“第１”、“第２”等の用語がここで多様な要素を説明するために使用されるが、これらの要素はこの用語によって限定されない。この用語は単なる他の物から１つの構成要素を区別するために使用されている。例えば、本発明の範囲を逸脱しない範囲内で第１回路は第２回路と称され、類似に、第２回路は第１回路と称されることがあり得る。
【００５５】
本発明の詳細な説明で使用される用語は単なる特定な実施形態を詳細に説明しようとする目的のみであり、その実施形態に限定するためのことではない。詳細な説明で使用される単数形に表記された用語は明確に他のことを示さない限り、複数の形態を包含するように意図される。“及び／又は”のような用語は関連された列挙された目録の１つ又はそれ以上の組合を包含するために使用されたことであることは容易に理解できる。本発明の詳細な説明で使用される“含む”及び／又は“包含する”のような用語は説明された特徴、整数、段階、動作、成分、及び／又は構成要素の存在を明示するが、追加的な１つ又はそれ以上の特徴、整数、段階、動作、成分、構成要素及び／又はそれらのグループの存在を否定することではない。図面の構成要素及び特徴はスケールに合わせて画かれたものではない。
【００５６】
書込み動作の間に、不揮発性メモリセルは同一であり安定的な状態下でも互に異なる時に他の書込み時間を無作為に示すことができる。そのような動作は製品出荷の時、テストの間に遮断されたウェア−アウトメカニズム（ｗｅａｒ−ｏｕｒ  ｍｅｃｈａｎｉｓｍ）の結果ではなく、代わりにメモリセルの書込み特徴の確率的な行動（ｐｒｏｂａｂｉｌｉｓｔｉｃ  ｂｅｈａｖｉｏｒ）によることであり得る。確率に根拠しない理由によって不良であると判断されるメモリセルは製品出荷の時、テスト及び修理動作の間にセル集団（ｃｅｌｌ  ｐｏｐｕｌａｔｉｏｎ）から除去されることがあり得る。例えば、所定の欠陥はリダンダンシ動作（ｒｅｄｕｎｄａｎｃｙ  ｏｐｅｒａｔｉｏｎ）の間に欠陥があるセルをオンチップリダンダントセルに代替することによって修理されることができる。欠陥が修理されることができない時に、不良チップは廃棄されることができる。しかし、テスト及び修理動作が行われた後でも、残されたメモリセル集団はメモリチップの信頼性に影響を及ばすことができる確率的な行動を保有することができる。
【００５７】
製品出荷の時のテスト及び修理が行われた後、チップは最終消費者による使用のために装置に結合され得る。チップが最終消費者によって一般的に使用される時、メモリシステムは遅い書込み動作のような欠陥があるセルを使用可能であるアドレス空間にマッピングすることによって、欠陥があるセルに対応するアドレス位置を表示し、修理することができる。しかし、マッピングされたセルは普通の状態に回復されずに、その結果、それらのアドレス位置は永久的にリルーティング（ｒｅｒｏｕｔｅｄ）されたので、それらの位置は遅い書込み動作のような欠陥があるセルをマッピングする過程は使用可能であるアドレス位置の減少をもたらすことができる。したがって、確率的（ｐｒｏｂａｂｉｌｉｓｔｉｃ）なセル行動による欠陥があるメモリ動作は制限されたリダンダント要素の枯渇による低い収率、又は最終消費者によって使用可能であるアドレス空間の枯渇をもたらすことができる。
【００５８】
特に、書込み動作の間に、メモリセルは安定な環境条件下でも他の状況で不規則に互に異なる書込み時間を有することができる。したがって、様々な場合に、セル集団が欠陥から自由な場合にも、この行動はデータをメモリシステムに書き込む間にエラーを発生させ得る。新しいメモリ回路ソリューションはこの確率的なセル行動問題点（ｐｒｏｂａｂｉｌｉｓｔｉｃ  ｃｅｌｌ  ｂｅｈａｖｉｏｒ  ｐｒｏｂｌｅｍ）を克服することを必要とする。
【００５９】
本発明の一実施形態によれば、タグメモリ（ｔａｇ  ｍｅｍｏｒｙ）又は不揮発性メモリ（ＮＶＭ）は確率的な行動による、書込みに失敗したデータのアドレス位置を格納することができる。格納されたタグアドレス位置は使用者が普通の書込み動作を初期化した後に、データを再書き込み（ｒｅｗｒｉｔｅ）、修正するのに使用され得る。代わりに、使用者から隠された書込みは、セルが確率的な行動に基づいて割当された時間に書込みが失敗した時に、使用者によって初期化された普通の書込み動作の間に実行され得る。
【００６０】
図６Ａは本発明の実施形態によるメモリシステム及び関連された回路１００を示すブロック図である。図６を参照して、メモリシステム１００はメモリアレイ（ｍｅｍｏｒｙ  ａｒｒａｙ）１０２、ローデコーダー（ｒｏｗ  ｄｅｃｏｄｅｒ）１１０、カラムデコーダー（ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ）１２０、アドレッシング回路（ａｄｄｒｅｓｓｉｎｇ  ｃｉｒｃｕｉｔ）１３０、制御ロジック（ｃｏｎｔｒｏｌ  ｌｏｇｉｃ）１４０、感知及び書込みドライバー（ｓｅｎｓｉｎｇ  ａｎｄ  ｗｒｉｔｅ  ｄｒｉｖｅｒｓ）１５０、隠された読出し比較領域（ｈｉｄｄｅｎ  ｒｅａｄ  ｃｏｍｐａｒｅ  ｓｅｃｔｉｏｎ）１６０、書込みエラーアドレスタグメモリ（ｍｅｍｏｒｙ  ａｒｒａｙ）１７０（以下、タグメモリと称され得る）、及びデータ入出力領域（ｄａｔａ  ｉｎｐｕｔ  ｏｕｔｐｕｔ  ｓｅｃｔｉｏｎ）１８０を包含することができる。
【００６１】
アドレッシング回路１３０はアドレスバッファ及びラッチ１３２、及びプリデコーダー１３４をさらに包含することができる。データ入出力（Ｉ／Ｏ）領域１８０は入力バッファデータインラッチ（ｉｎｐｕｔ  ｂｕｆｆｅｒ  ｄａｔａ−ｉｎ  ｌａｔｃｈ）１８２及びデータアウト−ラッチ出力バッファ（ｄａｔａ−ｏｕｔ  ｌａｔｃｈ  ｏｕｔｐｕｔ  ｂｕｆｆｅｒ）１８４をさらに包含することができる。ここで、感知する（ｓｅｎｓｉｎｇ）及び読み出す（ｒｅａｄｉｎｇ）という用語は感知（ｓｅｎｓｅ）及び読出し（ｒｅａｄ）に代替され得る。
【００６２】
メモリアレイ１０２は複数のカラム、ワードライン、及びカラムとワードラインが交差するところに配置されたメモリセルを包含することができる。各々のメモリセルはデータビット（ｄａｔａ  ｂｉｔ）を格納することができる。例えば、メモリセルはＤＲＡＭ、ＳＲＡＭ、ＲＯＭ、ＰＲＯＭ、ＥＥＰＲＯＭ、ＦＬＡＳＨ、ＦｅＲＡＭ、ＰＣＲＡＭ、ＭＲＡＭ、ＳＴＴ−ＭＲＡＭ、ＲＲＡＭ（登録商標）、又は技術に依存する他のタイプのメモリセルであり得る。しかし、前記実施形態に限定されなく、以下後述される実施形態はＳＴＴ−ＭＲＡＭセルを利用して説明される。
【００６３】
ローデコーダー１１０はプリデコーダー（ｐｒｅ−ｄｅｃｏｄｅｒ）１３４によって駆動されるそれの入力バスによって決定されるワードワードラインの中の１つを選択し、駆動することができる。類似に、カラムデコーダー１２０はプリデコーダー１３４によって駆動されるそれの入力バスによって決定されるカラムの中で１つを選択し、駆動することができる。プリデコーダー１３４はアドレスバッファ及びラッチ１３２からのアドレスバス信号に応答する、そして制御ロジックからのアドレス（ＡＤＤＲ）イネーブル信号１３５に応答するロー及びカラムデコーダー入力バス信号を駆動することができる。アドレスバッファ及びラッチ１３２はアドレスバスＡ（ｎ：０）からの信号に応答して動作することができ、望むデータビットの位置に対応するメモリシステム外部から受信されたｎ＋１個のアドレス信号をラッチすることができる。また、アドレスバッファ及びラッチ１３２は制御ロジック１４０に応答して動作することができる。
【００６４】
制御ロジック１４０はメモリシステム外部から信号をコマンドバスＣＭＤ（ｍ：０）に受信し、隠された読出し比較領域（ｈｉｄｄｅｎ  ｒｅａｄ  ｃｏｍｐａｒｅ  ｓｅｃｔｉｏｎ）１６０からのエラーフラッグ（ｅｒｒｏｒ  ｆｌａｇ）１６５に応答して動作することができる。制御ロジックはメモリシステムの動作を制御するのに使用される多様な信号を伝送する。例えば、信号は感知及び書込みドライバー１５０へ伝送される読出し書込み（Ｒ／Ｗ）制御信号１４２、データＩ／Ｏ１８０へ伝送されるデータラッチ制御（ＤＱ制御）信号１４４、及び書込みエラーアドレスタグメモリ１７０へ伝送される制御信号１４６を包含することができる。
【００６５】
書込みエラーアドレスタグメモリ１７０は双方向バス１７２を通じて制御信号１４０及びエラーフラッグ１６５に応答してアドレスバッファ及びラッチ１３２からアドレス信号を送受信することができる。これに対しては詳細に後述される。書込みエラーアドレスタグメモリ１７０は確率的な行動を保有するメモリセルのアドレスを格納でき、したがって、メモリシステムの書込みサイクルの間成功的に書込み動作を遂行できないことがあり得る。書込みエラーアドレスタグメモリ１７０に格納されたアドレスは最初にメモリシステムに入力されるデータを適正に示すために論理的に変換されることができるメモリに格納されたデータビットを示すことができる。
【００６６】
例えば、本発明の実施形態による書込みエラーアドレスタグメモリは不揮発性メモリ、ＦＩＦＯ、ＳＲＡＭ、又はＤフリップフロップレジスター（Ｄ  ｆｌｉｐ−ｆｌｏｐ  ｒｅｇｉｓｔｅｒ）であり得る。書込みエラーアドレスタグメモリ（ｗｒｉｔｅ  ｅｒｒｏｒ  ａｄｄｒｅｓｓ  ｔａｇ  ｍｅｍｏｒｙ）１７０にあるメモリセルはメモリアレイ１０２にあるメモリセルと同一なタイプの技術に基づくか、或いはそのようにデザインされるか、又は他のタイプの技術であるか、或いはそのようにデザインされることができる。書込みエラーアドレスタグメモリ１７０にあるメモリの幅（ｗｉｄｔｈ）はアドレス信号（即ち、ｎ＋１）の個数に対応することができる。書込みエラーアドレスタグメモリ１７０にあるメモリの深さ（ｄｅｐｔｈ）は各々の再書込み（ｒｅｗｒｉｔｅ）動作のために必要であるか、或いは要求されるエラー訂正可能であるビットの個数に依存することができる。例えば、もし確率的な書込みエラー率が平均的なメモリセル集団に比べて高ければ、書込みエラー住所タグメモリ深さはエラー率が小さい時より大きく選択され得る。
【００６７】
入力バッファデータインラッチ（ｄａｔａ−ｉｎ  ｌａｔｃｈ）１８２はメモリシステムの外部から両方向バスＤＱ（ｘ：０）にデータを受信及びラッチすることができ、感知回路及び書込みドライバーの間に統合され得る隠された読出し比較領域（ｈｉｄｄｅｎ  ｒｅａｄ  ｃｏｍｐａｒｅ  ｓｅｃｔｉｏｎ）１６０へ別の両方向バスを通じてデータを伝送することができるが、これに対しては詳細に後述される。データアウトラッチ（ｄａｔａ−ｏｕｔ  ｌａｔｃｈ）出力バッファ１８４は感知及び書込みドライバー１５０から両方向バス１８６にデータを受信及びラッチすることができ、両方向バスＤＱ（ｘ：０）を通じてメモリシステム外部へデータを伝送することができる。
【００６８】
図６Ｂは図６Ａに図示されたことと類似なエラー検出及びアドレステーブル生成回路（ｅｒｒｏｒ  ｄｅｔｅｃｔｉｏｎ  ａｎｄ  ａｄｄｒｅｓｓ  ｔａｂｌｅ  ｇｅｎｅｒａｔｉｏｎ  ｃｉｒｃｕｉｔ）を示すブロック図である。しかし、これは発明の実施形態にしたがって他の構成要素をさらに包含することができる。特に、図６Ａに図示されたことと異なりに、図６Ｂのエラー検出及びアドレステーブル生成回路は外部のスマートメモリコントローラ１９０及び不揮発性メモリ（ＮＶＭ）プログラムメモリ１９５をさらに包含することができる。スマートメモリコントローラ１９０は本明細書でスマートメモリプロセッサー（ｓｍａｒｔ  ｍｅｍｏｒｙ  ｐｒｏｃｅｓｓｏｒ）、メモリプロセッサー（ｍｅｍｏｒｙ  ｐｒｏｃｅｓｓｏｒ）、又はスマートコントローラ（ｓｍａｒｔ  ｃｏｎｔｒｏｌｌｅｒ）等に表現されることができる。この場合に、ＮＶＭプログラムメモリ１９５は先に実施形態の書込みエラータグメモリ１７０に加えてＦＩＦＯであり得る。ＮＶＭプログラムメモリ１９５は本明細書で不揮発性エラー保有メモリ（ｅｒｒｏｒ  ｒｅｔｅｎｔｉｏｎ）と称され得る。
【００６９】
図６Ｂを参照して、スマートメモリコントローラ１９０はメモリコントローラ１９１、メモリコンフィギュレータ（ｍｅｍｏｒｙ  ｃｏｎｆｉｇｕｒａｔｏｒ）１９２、及び電源管理者（ｐｏｗｅｒ  ｍａｎａｇｅｒ）１９３を包含することができる。スマートメモリコントローラ１９０はメモリバス１９４を通じてスマートメモリ１００及びＮＶＭメモリ１９５と通信できる。システムはメモリシステムフェイル（ｆａｉｌｕｒｅｓ）を動的にモニターリングし、不揮発性メモリ１９６にそれらを格納することによってフェイル／エラー形態のみならず、フェイル位置も記録することができる。特に、ＦＩＦＯ１７０に一時的に格納された書込みエラーアドレスタグ情報はメモリコントローラ１９０の制御の下にメモリバス１９４を通じてＮＶＭプログラムメモリ１９５へ伝送され得る。ＮＶＭプログラムメモリ１９５はスマートメモリコントローラ１９０からエラーポインター（ｅｒｒｏｒ  ｐｏｉｎｔｅｒ）１９９を受信することができる。ＮＶＭプログラムメモリ１９５はエラータイプの作成（ｔａｂｕｌａｔｉｏｎ）１９７のみならず、フェイルされたメモリアドレスのデータベース１９６を蓄積することができる。システムはＮＶＭテーブルからフェイルされた位置をリコールすることができ（即ち、ＲＥＣＡＬＬ１９８）、フェイルタイプに基づいて概略的な修理動作（ｆｉｘ  ｏｐｅｒａｔｉｏｎ）を実行することができる。メモリコンフィギュレータ１９３はアドレス位置を修理不可能なエラーにマッピング（ｍａｐｐｉｎｇ）するのに使用され得る。
【００７０】
データエラーの形態１９７にしたがってフェイルメモリアドレスをタグメモリ１７０又はＮＶＭプログラムメモリ１９５に格納できるようにすることによって、メモリコントローラ１９０はタグ又はＮＶＭプログラムメモリにアクセスするように構成され得り、指示されたエラーのタイプに基づいたアドレス位置のための概略的な修理動作（ｆｉｘ  ｏｐｅｒａｔｉｏｎ）を実行するように構成されることができる。例えば、修理動作はメモリ再書込み（ｒｅｗｒｉｔｅ）、フェイルされたメモリ位置を孤立させるためのアドレス再構成（ｒｅｃｏｎｆｉｇｕｒａｔｉｏｎ）、又は他の概略的な修理を包含することができる。メモリモニターリング（Ｍｅｍｏｒｙ  ｍｏｎｉｔｏｒｉｎｇ）、修理（ｒｅｐａｉｒ）、訂正（ｃｏｒｒｅｃｔｉｏｎ）、そして再配列（ｒｅ−ａｓｓｉｇｎｍｅｎｔ）は本発明の実施形態にしたがってスマートメモリコントローラによって実行され得る。データ安定性を強化させ、エラー率を減らすためにＥＣＣ、アンチヒューズ修理（ａｎｔｉ−ｆｕｓｅ  ｒｅｐａｉｒ）、エラーマスキング（ｅｒｒｏｒ  ｍａｓｋｉｎｇ）、読出し−書込み比較（ｒｅａｄ−ｃｏｍｐａｒｅ−ｗｒｉｔｅ）、ウィークビットリフレッシュ（ｗｅａｋ  ｂｉｔ  ｒｅｆｒｅｓｈ）、及び他のエラー訂正技術がスマートメモリシステム内に具現され得る。
【００７１】
図７は本発明の実施形態にしたがってメモリシステム１００の一部分２００及び関連された書込み及び読出し回路を示した回路図である。回路２００はメモリアレイタイル（ＭＡＴ）１０２、ローカルカラム選択回路（ｌｏｃａｌ  ｃｏｌｕｍｎ  ｓｅｌｅｃｔ  ｃｉｒｃｕｉｔ；ＬＣＳ）１０４、感知及び書込みドライバー１５０、及び隠された読出し比較領域１６０を包含することができる。たとえ本実施形態はＳＴＴ−ＭＲＡＭセルを含むことと説明されているが、これに限定されなく、先に説明された他のタイプのメモリを包含することができる。
【００７２】
図７を参照すれば、ＭＡＴ２００はそれの選択トランジスターがワードライン（ＷＬ０−ＷＬｎ）に連結され、ワードラインは先に図６Ａ及び図６Ｂと関連して説明されたようにローデコーダー１１０によって駆動される複数のＳＴＴ−ＭＲＡＭセルを包含することができる。ＳＴＴ−ＭＲＡＭセルはメモリアレイ１０２のカラムの中で１つに対応するソースラインＳＬ２１０及びビットライン対ＢＬ２１２に連結され得る。ＭＡＴ１０２はＬＣＳ１０４によって選択可能である複数のＳＬ及びＢＬ対を包含することができる。ＬＣＳ１０４はＭＡＴ１０２の選択されたＳＬ及びＢＬ対をカラム選択信号（ＣＳ）２１５の制御の下にＬＣＳ１０４のソースライン及びビットライン対（例えば、ＭＳＬ２２０及びＭＢＬ２３０）に連結させるｎ−チャンネル選択トランジスターの対、プリチャージ信号（ＰＲＥ）２３５、アイソレーション上部信号（ｉｓｏｌａｔｉｏｎ  ｔｏｐ  ｓｉｇｎａｌ；ＩＳＯＴ）、及びアイソレーション下部信号（ｉｓｏｌａｔｉｏｎ  ｂｏｔｔｏｍ  ｓｉｇｎａｌ；ＩＳＯＢ）を包含することができる。
【００７３】
ＬＣＳ１０４の上部、下部に各々配置された２つの別個のメモリアレイ１０２が本実施形態に図示された。ＬＣＳ１０４は各々のＩＳＯＴ又はＩＳＯＢ信号の中で１つをイネーブル（ｅｎａｂｌｅ）させることによって、隣接するＭＡＴ１０２の中でいずれか１つを選択するか否かを判断することができる。図７Ａに図示された実施形態で、上部ＭＡＴはＩＳＯＴをイネーブルさせ、ＩＳＯＢをディスエーブル（ｄｉｓａｂｌｅ）させることによって選択され得る。そして、ＳＬ及びＢＬ対の中で１つは上部ＭＡＴアレイの選択されたＳＬ及びＢＬ対を各々のＭＳＬ及びＭＢＬラインに連結させるために（カラムデコーダーによって駆動されることによって）ＣＳ信号によって選択され得る。そうすると、ＳＬ／ＢＬ対及び対応するＭＳＬ／ＭＢＬ対はプリチャージ信号ＰＲＥがディスエーブルされる時、選択されたメモリセルのために書込み又は読出し動作を実行する準備になる。
【００７４】
ＭＳＬ２２０及びＭＢＬ２３０はＬＣＳ１０４から（本明細書で読出しブロックと称される）感知回路２５５及び（本明細書で書込みブロックと称される）書込みドライバー２５０まで連結され得る。他の実施形態（図示せず）で、ＳＬ及びＭＳＬ信号は作用をする相補的なカラムを必要としなく、そしてそれのソースが（技術分野で広く知られているＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、及びフラッシュのような）ＭＡＴ内の接地に連結されているメモリセルのためのシングルラインカラムを提供するカラム及び関連された回路から省略され得る。
【００７５】
図７に示したように、書込みドライバー２５０は制御ロジックによって駆動されるイネーブル書込み信号ＥＮＷ２６０、及び書込みドライバーのデータ（Ｄ）出力に連結される隠された読出し比較領域１６０の出力（Ｙ）に連結され得る。書込みモード動作の間に、書込みドライバー２５０はＥＮＷの制御の下に相補的な方法にＭＳＬ及びＭＢＬラインを駆動し、これに対しては詳細に後述される。ＥＮＷがディスエーブルされる時、書込みドライバー２５０はＭＳＬ及びＭＢＬラインを駆動しない。
【００７６】
感知回路（即ち、読出しブロック）２５５はイネーブル読出しＥＮＲ２４０信号によってイネーブルされ得り、電源供給装置に連結されたトランジスターＭ５及び接地に連結されたトランジスターＭ３を包含することができる。Ｍ５及びＭ３はＥＮＲ信号及びそれの相補的なこと（ｃｏｍｐｌｅｍｅｎｔ）に各々連結され得る。ＥＮＲ及びＥＮＷ信号は同時にイネーブルされないことがあり得る。ＥＮＲがイネーブルハイ（ｅｎａｂｌｅｄ  ｈｉｇｈ）される時、トランジスターＭ３はターンオフ（ｔｕｒｎ  ｏｆｆ）され、反面に、ＥＮＲによって制御されるトランジスターＭ４はターンオンされ（ｔｕｒｎ  ｏｎ）、ＭＢＬ信号を電流ミラー（ｃｕｒｒｅｎｔ  ｍｉｒｒｏｒ）Ｍ１及びＭ２へ通過させ、トランジスターＭ５はＭＳＬ２２０を電源供給装置に連結させる。電流ＩＤ１はＭＢＬでトランジスターＭ４から電流ミラーのトランジスターＭ１を通じて流れ得る。
【００７７】
センスアンプ（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ；ＳＡ）２４５は電流基準信号（ｃｕｒｒｅｎｔ  ｒｅｆｅｒｅｎｃｅ  ｓｉｇｎａｌ；ＩＲＥＦ）、及び電流ミラーの第２トランジスターＭ２を通じて流れる第２電流ＩＤ２に連結され得る。ＳＡは２つの電流ＩＤ２及びＩＲＥＦを比較し、データアウト信号ＤＲを読出しライン２８５にイッシュー（ｉｓｓｕｅ）することができる。データ読出しライン２８５は両方向バス（図６Ａ及び図６Ｂを参照）を通じてデータアウトラッチ出力バッファ（ｄａｔａ−ｏｕｔ  ｌａｔｃｈ  ｏｕｔｐｕｔ  ｂｕｆｆｅｒ）１８４及び隠された読出し比較領域（ｈｉｄｄｅｎ  ｒｅａｄ  ｃｏｍｐａｒｅ）１６０に連結され得る。ＥＮＲがディスエーブルロー（ｄｉｓａｂｌｅｄ  ｌｏｗ）される時、Ｍ４はＭＢＬ２３０を電流ミラー及びＭ３から孤立させ、電流ミラー入力を接地電圧に連結させることができる。また、ＳＡ２４５はＭＡＴ１０２内に配置されるか、或いはグローバルセンスアンプ及びグローバル書込みドライバー（図示せず）と共に配置され得る。
【００７８】
図８は本発明の実施形態によるメモリシステム及び関連された書込み回路１００の書込みドライバー３００の実施形態を示す図面である。例えば、図７の書込みドライバー２５０は図８の書込み回路３００として具現され得る。図７及び図８を参照して、書込みドライバー２５０及び３００はＥＮＷ２６０の制御の下に各々ＳＬ及びＢＬ信号を駆動する２つのインバータドライバー３５１及び３５２を包含することができる。シングルラインＳＬはＭＳＬに連結される反面、反転されたビットライン信号ＢＬはＭＢＬに連結され得る。ＥＮＥＮＷがイネーブルハイ（ｅｎａｂｌｅｄ  ｈｉｇｈ）になる時、隠された読出し比較領域１６０からの入力（Ｄ）の反転されたバーションはＢＬ信号に連結される反面、入力（Ｄ）の反転されないバーションはＳＬ信号に連結され得ることであるので、ＢＬ及びＳＬ信号は論理的に相補的であり得る。ＥＮＥＮＷがディスエーブルロー（ｄｉｓａｂｌｅｄ  ｌｏｗ）になる時、インバータドライバー３５１及び３５２のトランジスターは入力（Ｄ）の状態と関わらず、オフ（ｏｆｆ）され、ＭＳＬ及びＭＢＬの制御は感知回路に戻ることができる。
【００７９】
各々の書込みサイクルは同一のメモリ位置の隠された読出しサイクルにしたがう。そして、隠された読出し動作（データアウト）からのデータは記録されているデータビット値に比較され得る。もし、データが一致すれば、書込みサイクルは終了される。もし、データが一致しなければ、ＸＮＯＲの出力はアクティブロー（ａｃｔｉｖｅ  ｌｏｗ）になり、ＥＲＲＯＷフラッグが生成され得る。この位置のためのメモリアドレスは“タグ（ｔａｇ）”されるか、以後の再書込み（ｒｅｗｒｉｔｅ）動作のための書込みエラーアドレスタグメモリに格納され得る。
【００８０】
本発明の実施形態にしたがって、前述したメモリアレイは次の動作を実行するための回路を包含することができる：データビットのアドレスをアドレッシング回路にラッチする段階と、データビットをデータ入出力回路にラッチする段階と、データをデータビットのアドレスでメモリアレイに書き込む段階と、データアウトビットを前記ビットのアドレスでメモリアレイから読み出す段階と、データビットがデータアウトビットと一致するか否かを判断するためにデータビットをデータアウトビットと比較する段階と、もし比較段階でデータビットがデータアウトビットと一致しないと判断されれば、データビットのアドレスを書込みエラーアドレスタグメモリ（ｗｒｉｔｅ  ｅｒｒｏｒ  ａｄｄｒｅｓｓ  ｔａｇ  ｍｅｍｏｒｙ）に書き込む段階と、そして、比較段階でデータビットがデータアウトビットと一致すると判断されれば、データビットのアドレスを書込みエラーアドレスタグメモリに書き込まない段階。
【００８１】
図９Ａはメモリシステムの書込み方法の多様な段階を示すフローチャート４００である。図７乃至図９Ａを参照して、書込み動作４１０の開始の後、アドレス及びデータをラッチする動作４２０の間、データ（又は第１データと称される）は入力バッファデータインラッチ（ｉｎｐｕｔ  ｂｕｆｆｅｒ  ｄａｔａ−ｉｎ  ｌａｔｃｈ）１８２にラッチされ、隠された読出し比較領域１６０にあるマルチプレクサー２７０から書込みドライバー２５０の入力（Ｄ）を通じて伝送され得る。また、アドレス及びデータをラッチする段階４２０の間に、データビットのアドレスはアドレスバッファ及びラッチ１３２にラッチされ、メモリアレイでワードライン及びカラムを順に選択するロー及びカラムデコーダーのための入力バスを駆動するプリデコーダー１３４を通じて伝送され得る。データを書き込む段階４３０はＥＮＷをイネーブルさせることによってデータをメモリアレイの選択されたアドレスでメモリセルに書き込む。
【００８２】
データを書き込む段階４３０以後、隠された読出しデータ段階４４０は同一のアドレス位置でデータアウトビットを隠された読出し比較領域１６０へ伝送することを実行することができる。読出しはＣＭＤバスを通じてメモリシステムに指示しなければならないこと無しで書込み動作の一部として自動的に実行されるので、読出しは隠されたこととして考慮され得る。以後、比較段階４５０の間に、第１データビットが第２データビットと一致するか否かを判断するために、入力バッファデータインラッチ１８２からのデータビット（即ち、“真（ｔｒｕｅ）”又は第１データビット）はＳＡ２４５からのデータビット（即ち、成功的に記録されるか、或いは記録されなく、本明細書で第２データと称される、メモリに書き込まれたデータビット）と比較され得る。論理的比較は隠された読出し比較領域１６０で排他的論理合又はＸＮＯＲゲート２７５によって実行され得る。もし、第１データビットが第２データビットと同一であれば、書込み動作は成功し、次の動作４７０が進行され得る。しかし、第１データビットが第２データビットと同一でなければ、排他的論理合又はＸＮＯＲゲートはエラーフラッグ（ＥＲＲ）１６５をセッティングすることができ、この時、エラーフラッグ１６５はコントローラ１４０が“タグされた（ｔａｇｇｅｄ）”アドレスを両方向バスを通じてアドレスバッファ及びラッチから書込みエラーアドレスタグメモリ（ｗｒｉｔｅ  ｅｒｒｏｒ  ａｄｄｒｅｓｓ  ｔａｇ  ｍｅｍｏｒｙ）１７０へ信号を送るようにし、アドレスは再書込み動作が実行されるまで書き込まれ（段階４６０）、そこに格納され得る。これに対しては後に詳細に説明する。タグメモリ格納動作４６０は明瞭な動作であり、次のメモリサイクルが始まる始点で容易に実行されることができるので、それは次のメモリ動作４７０を遅延させない。
【００８３】
本発明のその他の実施形態にしたがって、全体の書込みサイクルは追加的な隠された書込み動作を包含するように拡張され得る。この場合、書込み訂正動作（再書込み）は使用者に明瞭である。書込みタイミング説明はこの明瞭な再書込み時間（ｔｒａｎｓｐａｒｅｎｔ  ｒｅ−ｗｒｉｔｅ  ｔｉｍｅ）を包含するように作られる。したがって、書込みサイクル時間は再書込みが要求されるか否かに関係なく、同一であり得る。
【００８４】
図９Ｂは本発明の実施形態によるメモリシステムの書込み方法の段階を示すフローチャート５００である。図９Ｂの段階５１０乃至５５０は図９Ａの段階４１０乃至４５０と同一であるので、詳細な説明は省略される。しかし、段階５６０で、メモリアレイの現在のアドレス位置でのデータアウトはＳＡ出力ＤＲ２８５を通過する。そして、読み出されたデータを反転させる段階５６０はデータアウトビットを反転させるために隠された読出し比較領域１６０でインバータによって実行され得る。反転されたデータアウトビットは制御ロジックからのＲＥＷ信号２９０に応答してマルチプレクサー２７０を通じて書込みドライバー２５０の入力Ｄへ転送される。反転されたデータを書き込む段階５７０でメモリアレイの現在のアドレスに訂正された反転されたデータアウトビットを書き込む動作が実行され得る。そして、次の段階５８０が実行され得る。
【００８５】
再書込み動作は詳細に後述される。メモリシステムの仕様（ｓｐｅｃｉｆｉｃａｔｉｏｎ）に依存して、欠陥がある書込み動作からタグされたアドレスはプロセッサーやシステム周辺部がメモリにアクセスしない任意の時間に、タグされたアドレスに位置するメモリセルを再書き込むのに使用され得る。再書込みサイクルの間に、タグされたアドレスにあるデータは簡単に反転され得る。データを反転させるためにメモリビットは隠された読出し特性を利用して先に読み出さなければならなく、反対側のデータ（ｏｐｐｏｓｉｔｅ  ｄａｔａ）はセルに書き込まれ得る。その後、セルの以前の確率的に長い書込み動作（ｐｒｅｖｉｏｕｓ  ｐｒｏｂａｂｉｌｉｓｔｉｃ  ｌｅｎｇｔｈｙ  ｗｒｉｔｅ  ｂｅｈａｖｉｏｒ）によって生じる元の書込みエラーは訂正され得る。
【００８６】
後に再び書込み動作を実行するために待つよりも、むしろ再書込みサイクルが進行の中である時、メモリが“停止アクセス（ｈａｌｔ  ａｃｃｅｓｓ）”信号をプロセッサー又はマスターシステムに伝達するハンドシェーキングシステム（ｈａｎｄｓｈａｋｉｎｇ  ｓｙｓｔｅｍ）でデータは直ちに訂正され得る。再書込み動作が完了されると直ぐに、“再書込み完了”信号（ｒｅ−ｗｒｉｔｅ  ｃｏｍｐｌｅｔｅ  ｓｉｇｎａｌ）はマスターシステムに伝送され得る。適切な書込み動作を確保するための追加的なハンドシェーキングシステムは詳細に後述される。
【００８７】
本発明の他の実施形態にしたがって、前述したメモリアレイは次の動作を実行するための回路を包含することができる：データビットのアドレスを書込みエラーアドレスタグメモリからアドレッシング回路にローディングする段階と、データビットのアドレスでメモリアレイにあるデータアウトビットを読み出す段階と、隠された読出し比較回路でデータアウトビットを反転させる段階と、そして、反転されたデータアウトビットをデータビットのアドレスにあるメモリアレイに書き込む段階。
【００８８】
図１０は本発明の実施形態によるメモリシステムの再書込み方法の段階を示すフローチャート６００である。図１０を参照して、再書込み動作６１０を開始した後に、書込みアドレスタグメモリからアドレッシング回路へエラーアドレスをローディングする段階６２０の間に、書込みエラーアドレスタグメモリ１７０から“タグされた”アドレスは両方向バスを通じてアドレスバッファ及びラッチ１３２へローディングされ得る。そして、以前に“タグされた”アドレスにあるデータは読出し段階６３０の間に読み出され得る。メモリアレイの“タグされた”アドレス位置にあるデータアウトはＳＡ出力ＤＲ２８５をパスされる。その後、データを反転させる段階６４０はデータアウトビットを反転させるための隠された読出し比較領域１６０によって実行され得る。そして、反転されたデータアウトビットは制御ロジックからのＲＥＷ信号に応答してマルチプレクサー２７０を通じて書込みドライバー２５０の入力Ｄへ転送される。その後、反転されたデータを書き込む段階６５０がメモリアレイで訂正された反転されたデータアウトビットを先に“タグされた”アドレスに書き込む動作が実行され得る。そして、次のメモリ動作が段階６６０で実行され得る。書込みエラーアドレスタグメモリに格納された先に“タグされた”アドレスによって満たされたメモリ空間は順次的な書込みサイクルで新しい“タグされた”アドレスに利用可能するようにすることができる。
【００８９】
図１１は一般的なメモリシステム７００を示すブロック図である。図１１を参照すれば、一般的なメモリシステム７００は仕様（ｓｐｅｃｉｆｉｃａｔｉｏｎ）７０２、及びソフトウェア機能（ｆｕｎｃｔｉｏｎａｌｉｔｙ）７０６をプロセッサーコア７３０に分配し、ハードウェア機能７０８を合成化された（ｓｙｎｔｈｅｓｉｚｅｄ）ハードウェア領域７１２に分配するハードウェア／ソフトウェア区分領域（ｈａｒｄｗａｒｅ／ｓｏｆｔｗａｒｅ  ｐａｒｔｉｔｉｏｎｉｎｇ  ｓｅｃｔｉｏｎ）７０４を使用して提供され得る。メモリシステム７００は埋め込み指示メモリ（ｅｍｂｅｄｄｅｄ  ｉｎｓｔｒｕｃｔｉｏｎ  ｍｅｍｏｒｙ）７０５及びデータメモリ７１０のような少量の埋め込みメモリ、及び別のＲＡＭ７４０又はフラッシュメモリチップ７４５又はチップパッケージのような大量の独立されたメモリ装置７１５を包含することができる。埋め込みメモリはプロセッサーにのプログラム指示を提供する指示メモリ７０５、及び装置と独立されたメモリ７１５の間で伝送されるか、或いは又はプロセッサーコア７３０によって実行される他の過程の計算のために使用される少量のデータを格納する（データキャッシュ７２０及びスクラッチパッドメモリ（ｓｃｒａｔｃｈ  ｐａｄ  ｍｅｍｏｒｙ）７２５を包含できる）データメモリを包含することができる。
【００９０】
一般的なメモリシステムは最終消費者段階で実行される前にメモリエラーを感知し、修理するための工場（生産者）によって実行されるエラー訂正過程に依存して来た。したがって、そのようなシステムは高いエラー率及び遅い読出し／書込み時間を発生させる確率的な特性（ｐｒｏｂａｂｉｌｉｓｔｉｃ  ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を保有するメモリ（例えば、ＰＣＲＡＭ、ＭＲＡＭ、及びＲＲＡＭ（登録商標））と共に使用するのにはよく符合することはできなかった。
【００９１】
本発明の実施形態によるスマートメモリシステムは論理プロセッサーと関連された高いエラー率及び遅い読出し／書込み時間を有するメモリが信頼性あるように、そして均一に作動できるようにする。図１２は本発明の実施形態によるスマートメモリシステム８００を示すブロック図である。図１２を参照して、スマートメモリシステム８００は成功的な読出し及び書込み動作を保障するためにメモリ８１５及びスマートメモリコントローラ８２０の間で越広帶域入出力（Ｉ／Ｏ）を有するハンドシェーキングインターフェイス８５０を提供するように構成されるスマートメモリ８０２を包含することができる。より詳細に説明すれば、共通の非同期式メモリバス（ｃｏｍｍｏｎ  ａｓｙｎｃｈｒｏｎｏｕｓ  ｍｅｍｏｒｙ  ｂｕｓ）８１０は書込み及び読出し動作の成功を保障するための応答信号（ａｃｋｎｏｗｌｅｄｇｅ  ｓｉｇｎａｌｉｎｇ）と共に提供され得る。共通の非同期式メモリバスは望むデータがメーンシステムメモリ８１５から成功的に読み出されたか、又はメーンシステムメモリ８１５に成功的に書き込まれたかを保障するために読出し及び書込み動作の間にハンドシェーキング処理を具現することができる。その上に、ハンドシェーキングメモリインターフェイス８５０は出口が狭い現像を防止することができ、リルーティング（ｒｅ−ｒｏｕｔｉｎｇ）能力を提供することができる。たとえ本明細書では次世代メモリ（ｅｍｅｒｇｉｎｇ  ｍｅｍｏｒｙ）（例えば、ＳＴＴ−ＭＲＡＭ、ＲＲＡＭ（登録商標））８１５として説明されたが、メーンシステムメモリ８１５はＤＲＡＭ、ＳＲＡＭ、ＲＯＭ、ＰＲＯＭ、ＥＥＰＲＯＭ、ＦＬＡＳＨ、ＦｅＲＡＭ、ＰＣＲＡＭ、ＲＲＡＭ（登録商標）、ＭＲＡＭ、ＳＴＴ−ＭＲＡＭ、ＲＲＡＭ（登録商標）又は他の多様な形態のメモリ包含することができる。
【００９２】
スマートメモリシステム８００は多様な追加的なエラー率減少スキーム、例えば、貧弱な保有特性を保有した不揮発性メモリビット又はセクターがそこに格納されたデータを維持するためにそれをタグ（ｔａｇ）するか、或いはリフレッシュ動作を実行することによって使用されるように許容することをさらに提供することができる。エラー−訂正コード（ＥＣＣ）、信号処理、及びプログラム可能である修理動作がシステムエラーを修理し、訂正するために提供され得る。スマートメモリコントローラ８２０は適切なメモリ保有及び読出し／書込み動作を保障するために再構成（ｒｅ−ｃｏｎｆｉｇｕｒａｔｉｏｎ）及び最適化（ｏｐｔｉｍｉｚａｔｉｏｎ）過程を実行することができる。高速インターフェイス８２５は論理プロセスの速度を一致させるためにスマートコントローラ８２０及びシステムバス８１０の間に包含され得る。
【００９３】
例えば、スマートメモリ８０２は１つ又はそれ以上の複数の論理プロセッサー又は他の装置を有する装置で具現されるか、或いはこれに連関され得る。本実施形態で、装置ロジック（ｄｅｖｉｃｅ  ｌｏｇｉｃ）８３０はアプリケーションロジック（ａｐｐｌｉｃａｔｉｏｎ  ｌｏｇｉｃ）８３５、プロセッサー（ｐｒｏｃｅｓｓｏｒｓ）８４０、内部メモリプラスコントローラ（ｉｎｔｅｒｎａｌ  ｍｅｍｏｒｙ  ｐｌｕｓ  ｃｏｎｔｒｏｌｌｅｒ）８４５、及びアナログ装置（ａｎａｌｏｇ  ｄｅｖｉｃｅ  ｆｕｎｃｔｉｏｎｓ）８５０を包含することができる。スマートメモリ８０２はシステムバス８１０を通じて論理要素（ｌｏｇｉｃ  ｃｏｍｐｏｎｅｎｔｓ）の中で１つ又はそれ以上と通信するように構成されることができる。本実施形態は複数のシステムで互換できるように構成されることができる。例えば、設定可能であるアドレススキームはプログラム可能であり、そしてメモリ−タイプの独立されたＩ／Ｏインターフェイスにしたがって、複数のプロセッサー及び周辺部を支援するのに使用され得る。
【００９４】
図１３は本発明の実施形態による知能形メモリ（ｉｎｔｅｌｌｉｇｅｎｔ  ｍｅｍｏｒｙ）及び論理インターフェイスを含むメモリシステム９００を示すブロック図である。図１３を参照して、スマートメモリコントローラ１９０はスマートコントローラの他の動作を制御するのみでなく、使用者装置及びメモリの間の通信を監督（ｏｖｅｒｓｅｅ）するメモリコントローラ１９１を包含することができる。メモリコンフィギュレータ（ｃｏｎｆｉｇｕｒａｔｏｒ）１９２は使用の中のエラーに基づいた使用可能であるアドレス空間を再構成し、他のメモリに構成過程（ｃｏｎｆｉｇｕｒａｔｉｏｎ  ｐｒｏｃｅｓｓｅｓ）を提供するために提供され得る。電源管理者１９３がメモリ動作のための安定された電圧を供給するために温度変化及び他の電源変数を補償するためにさらに包含され得る。
【００９５】
システム９００はそれをメモリコントローラ不揮発性メモリ（ＮＶＭ）１９５に格納することによってメモリシステムのフェイル（ｆａｉｌｕｒｅ）を動的にモニターリングし、フェイル位置を記録するようにさらに構成されることができる。その後、システムはＮＶＭテーブル１９６からフェイル位置をリコールすることができ、フェイルのタイプ１９７に基づいて適切な修理動作を実行することができる。例えば、修理動作はデータ再書込み（ｒｅ−ｗｒｉｔｉｎｇ  ｔｈｅ  ｄａｔａ）、メモリ修理（ｒｅｐａｉｒｉｎｇ  ｔｈｅ  ｍｅｍｏｒｙ）、フェイルされたメモリ位置隔離（ｉｓｏｌａｔｉｎｇ  ｔｈｅ  ｆａｉｌｅｄ  ｍｅｍｏｒｙ  ｌｏｃａｔｉｏｎ）、又は他の適切な修理を包含することができる。例えば、スマートメモリコントローラ１９０はメモリ問題の原因を診断し、感知されたエラーのタイプに依存する適切な修理方法を提供するために領域内のメモリモニターリング及び復旧システム能力（ｍｅｍｏｒｙ  ｍｏｎｉｔｏｒｉｎｇ  ａｎｄ  ｒｅｃｏｖｅｒｙ  ｓｙｓｔｅｍ  ｃａｐａｂｉｌｉｔｉｅｓ  ｉｎ  ｓｅｃｔｉｏｎ）９０５を包含するか、或いはこれと連関され得る。ＮＶＭプログラムメモリ１９５は感知されたエラーの形態にしたがって、欠陥があるメモリセルのアドレス位置を格納するように構成されることができる。本実施形態で、ＮＶＭプログラムメモリ１９５はエラーの形態１９７にしたがって、フェイルされたアドレス位置１９６と関連された情報を格納するのに利用され得る。ＮＶＭプログラムメモリ１９５は新しいメモリ位置にフェイルされたメモリ位置の住所を再割当するのにさらに使用され得る。スマートメモリシステム９００のスマートメモリコントローラ１９０はＮＶＭプログラムメモリ１９５に格納されたエラー情報に基づいてメモリテスト、メモリアドレスの再割当、メモリリフレッシュの実行、又は他の適切な動作を実行するためにＮＶＭプログラムメモリ１９５とインターフェイシング（ｉｎｔｅｒｆａｃｅ）することができる。
【００９６】
他の原理は装置プロセッサーが反複的な計算又はスマートメモリシステム９００に他の作業を押しつけること（ｏｆｆｌｏａｄ）を許容するようにする機能を有するスマートメモリコントローラ１９０を提供することができる。例えば、ＡＲＭ、ＭＩＰｓ、又は他の望ましいプロセッサーの組合（例えば、３２−ビットＲＩＣＳプロセッサー）９１０が装置リソースを解消多様なプロセシング作業を実行するためにスマートメモリシステム９００のスマートコントローラ１９０に包含されるか、或いは又はこれに連関され得る。
【００９７】
さらに具体的に説明すれば、ＡＲＭ、ＭＩＰｓ、又は他のＲＩＣＳプロセッサー又はＣＰＵ９１０の他の形態はメモリインターフェイス１９４を通じてメーンシステムメモリにそれらを格納する前に、データに対する単純な又は複雑な計算を実行するためにメモリシステム９００に包含され得り、その結果、スマートメモリコントローラ１９０に包含され得る。これは装置プロセッサーが多様な作業をメモリコントローラプロセッサー９１０に押しつけ、その結果、他の処理のためのシステムリソースを解消するように許容することによってスマートメモリシステムの向上された有用性（ａｄｄｅｄ  ｖａｌｕｅ）を提供することができる。スマートメモリシステムバス９３５はスマートメモリコントローラ１９０、オフ−ロードプロセッサー（ｏｆｆ−ｌｏａｄ  ｐｒｏｃｅｓｓｏｒ）９１０、メモリモニター及び復旧領域９０５、ＮＶＭプログラムメモリ１９５、メモリインターフェイス１９４、及び／又はＦＩＦＯ／ＳＲＡＭ領域９１５のような、スマートメモリシステムの多様な構成要素を共に連結することができる。
【００９８】
スマートメモリコントローラ１９０は装置及び／又は論理構成要素９２０からスマートメモリコントローラ１９０へ伝達するバッファメモリへのＦＩＦＯ及び／又はＳＲＡＭメモリ領域９１５を包含するか、或いは又はこれと関連され得る。ＡＳＩＣ（ロジック及び／又はアナログ）インターフェイス９２０はスマートメモリコントローラ１９０とＡＳＩＣ（ロジック及び／又はアナログ）構成要素９２５との間でインターフェイスを提供するように構成されることができる。メモリバス及び／又はインターフェイス１９４はスマートメモリコントローラ１９０とメモリアレイ及び／又はメモリ構成要素９３０との間を連結することができる。
【００９９】
図１４Ａ及び図１４Ｂは本発明の実施形態によるスマートメモリシステムを含む装置を示すブロック図である。図１４Ａを参照して、本発明の一実施形態にしたがって、スマートメモリシステム１０００は多様なメモリ処理過程を使用して製作された１つ又はそれ以上のメモリチップ（例えば、１００５、１０１５、及び／又は１０１０）を含むメモリ１００２、多様な論理的な処理過程を使用して製作された１つ又はそれ以上のメモリプロセッサーチップ（図示せず）を含むスマートメモリコントローラ１９０を包含することができる。例えば、スマートメモリコントローラ１９０はメモリアレイ１００２とスマートメモリコントローラ１９０との間で非同期式ハンドシェーキングインターフェイスを提供するように構成される共通アドレス、データ、及び／又はコントロールメモリバス１０２０を包含するか、或いはこれと関連され得る。スマートメモリコントローラ１９０は、前述したように、分析のためにメモリチップ１００２から書込みエラータグメモリデータを押しつけるメカニズム、そしてリフレッシングのために貧弱な保有アドレステーブル（ｐｏｏｒ  ｒｅｔｅｎｔｉｏｎ  ａｄｄｒｅｓｓ  ｔａｂｌｅ；ＰＲＡＴ）内の貧弱な保有ビットアドレス情報を格納するためのメカニズムを提供することができる。前述したように、プログラムロジックが電源管理ロジックのみでなく、メモリアドレス再構成のために包含され得る。
【０１００】
メモリシステムはメモリアレイ１００２及びスマートメモリコントローラ１９０の間で非同期式ハンドシェーキングインターフェイスを提供する共通のアドレス、データ、及び／又はコントロールメモリバス１０２０を包含することができる。書込みエラータグ及び書込み／検証回路１００３は速い並列保有テスト（ｆａｓｔ  ｐａｒａｌｌｅｌ  ｒｅｔｅｎｔｉｏｎ  ｔｅｓｔ）を実行するためのテストのためのデザイン（Ｄｅｓｉｇｎ  ｆｏｒ  Ｔｅｓｔ；ＤＦＴ）回路１００６にしたがってメモリに包含され得る。テストインターフェイス１００８がＳｉＰメモリテストのために包含され得る。コントロールレジスター及びマルチプレクシング回路もやはりアドレス再構成のために提供され得り、別の電源プレーン（ｐｏｗｅｒ  ｐｌａｎｅｓ）及びゲーティング回路（ｇａｔｉｎｇ  ｃｉｒｃｕｉｔｒｙ）が電源管理のために包含され得る。本発明の実施形態によれば、ＳｉＰソリューションを使用してＩ／Ｏローディングを減少させることによって、クロックーレスメモリ動作（ｃｌｏｃｋ−ｌｅｓｓ  ｍｅｍｏｒｙ  ｏｐｅｒａｔｉｏｎ）を提供することによって、そして、使用されないメモリ領域を停止させることによって電力消耗を減少させ得る。電源制御、温度補償、及び非同期式タイミング回路は電力消耗を減少させ、さらに効率的な動作を提供することができるようにする。
【０１０１】
さらに詳細に説明すれば、図１４Ａに示したように、スマートメモリプロセッサーは多様なタイプのメモリソリューション１００４（例えば、ＤＲＡＭ１００５、ＳＴＴ−ＲＡＭ１０１５、及びＭＬＣＮＡＮＤメモリ１０１０）の間でインターフェイスとして提供されることができ、これらの各々は他の利益、能力、及び多様な装置ロジック（ｄｅｖｉｃｅ  ｌｏｇｉｃ）及びプロセシング要素（ｐｒｏｃｅｓｓｉｎｇ  ｃｏｍｐｏｎｅｎｔ）（例えば、ＡＳＩＣマルチ−コアプロセッサー１０３０、フィールドプログラマブルゲートアレイ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ；ＦＰＧＡ）１０３５、アナログＲＦ電源管理及びオーディオ／ビデオプロセッサー１０４０、そして多様な入力／出力（Ｉ／Ｏ）装置１０４５を有している。スマートメモリコントローラ１９０は読出し及び書込み成功を保障するためにハンドシェーキング回路１０１２を提供するメモリバス１０２０を通じて多様なメモリ装置と通信できる。メモリコントローラ１９０はシステムバス１０２５を通じて多様な装置ロジック及びプロセシング要素１００４と通信できる。スマートメモリコントローラはさらに優れたエラー減少及び訂正能力とシステムに対する他の価値を提供する、先に図１２及び図１３で説明されたような構成要素を包含することができる。
【０１０２】
図１４Ｂを参照して、コンピューターシステム１１０５はＳＡＴＡ、ＳＣＳＩ、ＵＳＢ、又は他のインターフェイス１１１２を通じて、ハードドライブ又は他の大容量格納媒体装置（ＳＳＤ／ＨＤＤ）のようなデータ格納システム１１１０と通信できる。本発明の実施形態によれば、コンピューターシステム１１０５は、例えば、高速メモリバス１１２５を通じて、ＳｉＰ内へ提供されたワーキングメモリ１１２０（例えば、スマートメモリシステム）と通信するようにさらに構成されることができる。ワーキングメモリ１１２０内で、スマートメモリコントローラ１９０（本明細書で、ＳＴＴ−ＭＲＡＭコントローラ）は非同期式ハンドシェーキングインターフェイス１１３０を通じてメモリ１１１５（不揮発性ワーキングメモリ、例えば、ＳＴＴ−ＭＲＡＭ、ＲＲＡＭ（登録商標））と通信するようにさらに構成されることができる。ハンドシェーキングインターフェイス１１３０は書込みエラータギング（ｗｒｉｔｅ  ｅｒｒｏｒ  ｔａｇｇｉｎｇ）及び再書込み能力のみならず、読出し／書込み確認応答（ａｃｋｎｏｗｌｅｄｇｅｍｅｎｔ）を提供することができる。一定な電圧及び／又は電流制御システムが速いエラー率スクリーン能力と共に提供され得る。
【０１０３】
図１５Ａ及び図１５Ｂは各々本発明の実施形態によるピンアウトテーブル（ｐｉｎ  ｏｕｔ  ｔａｂｌｅ）及びコマンドテーブルである。図１５Ｃは本発明の実施形態にしたがって、図１５Ａ及び図１５Ｂのテーブルと関連された読出し／書込み動作ハンドシェーキング回路を示す図面である。図１６Ａは本発明の実施形態によるテーブルである。図１６Ｂは本発明の実施形態にしたがって、図１６Ａのテーブルと関連された確認応答（ａｃｋｎｏｗｌｅｄｇｅｍｅｎｔ）と共に非同期式読出し動作を示すタイミング図である。図１７Ａは本発明の実施形態によるテーブルである。図１７Ｂは本発明の実施形態にしたがって、図１７Ａのテーブルと関連された確認応答（ａｃｋｎｏｗｌｅｄｇｅｍｅｎｔ）と共に非同期式書込み動作を示すタイミング図である。
【０１０４】
図１５Ａ乃至図１５Ｃ及び図１７Ａ乃至図１７Ｂを参照して、スマートメモリコントローラは適切な読出し及び／又は書込み動作を保障するために確認応答（ａｃｋｎｏｗｌｅｄｇｅｍｅｎｔ）と共にハンドシェーキングインターフェイスを包含でき、このようにすることによってメモリエラーを減少させ得る。図１５Ａ乃至図１５Ｃ、そして図１６Ａ乃至図１６Ｂを参照して、ハンドシェーキングと共に非同期式読出し動作の間に、アドレス（例えば、Ａ０乃至Ａｊ）はアドレスライン１５０５に配置され得り、読出し信号（ＲＤ）１５１０は読出し動作をイネーブルさせるために制御ロジック１４０へ伝送され得る。有効アドレス（例えば、有効アドレス１６０５）がアドレスライン１５０５に現われること、確認応答信号（ａｃｋｎｏｗｌｅｄｇｅｍｅｎｔ  ｓｉｇｎａｌ；ＡＣＫ）１５１５はハイ（ｈｉｇｈ）からロー（ｌｏｗ）に遷移される。一端データが指示されたアドレス位置から成功的に読み出されれば、確認応答信号ＡＣＫ１５１５はデータが有効であることを指示するためにローからハイに再び遷移される。その後、データはデータＩ／Ｏ１５２０を通じて出力され得る。
【０１０５】
図１５Ａ乃至図１５Ｃ及び図１７Ａ乃至図１７Ｂを参照して、ハンドシェーキングと共に非同期式書込み動作の間に、メモリに書き込まれるデータはデータＩ／Ｏライン１５２０に配置され、アドレスはアドレスライン１５０５に配置され得る。書込み信号（ＷＲ）１５２５がアドレスライン１５０５に特定されたアドレス位置でメモリセルへの書込み動作を初期化させるために伝送され得る。一旦、確認応答信号ＡＣＫ１５１５は書込み過程が開始されれば、ハイからロー状態に低下され得る。一旦、書込み動作が完了され、データが選択されたメモリセルに適切に書き込まれることによって検証されれば、書込み動作が成功的であることを示すために確認応答信号ＡＣＫ１５１５がローからハイ状態に再び遷移される。
【０１０６】
Ｉ／Ｏ読出し／書込み評価領域１５３０は制御ロジック１４０からＲＤ及び／又はＷＲ信号を受信することができ、読出し及び書込み信号を処理できる。領域１５３０は処理過程に基づいて制御ロジック１４０へリターン信号１５４０を伝送することができる。ＤＱ入力／出力領域１５２０は制御信号１５４０を通じて制御ロジック１４０によって制御され得る。確認応答（ａｃｋｎｏｗｌｅｄｇｅｍｅｎｔ）と共に読出し及び書込み動作を提供することによって、確率的な傾向（ｅｘｈｉｂｉｔｉｎｇ  ｐｒｏｂａｂｉｌｉｓｔｉｃ  ｔｅｎｄｅｎｃｉｅｓ）又は遅い読出し／書込み時間を保有するメモリは低いエラー率として具現され得る。
【０１０７】
図１８Ａは先に図１５Ａ乃至図１８Ｂで説明されたような確認応答（ａｃｋｎｏｗｌｅｄｇｅｍｅｎｔ）と共に読出し及び書込み動作を制御するために使用され得るメモリ制御回路を示すブロック図である。図１８Ｂは図１８Ａの回路によって使用され、生成され得る信号を示すタイミング図である。図１８Ａ乃至図１８Ｂを参照して、読出し（ＲＤ）信号１５１０及び／又は書込み（ＷＲ）信号１５２５が使用者指示に応答して装置によって生成され得る。ＲＤ又はＷＲ信号が活性化された時、回路はそれをハイからロー状態に低下させることによって、確認応答ＡＣＫ信号１５１５を順に初期化させる信号パルスＰＲＷを生成することができる。
【０１０８】
さらに詳細に説明すれば、活性書込み信号（ａｃｔｉｖｅ  ｗｒｉｔｅ  ｓｉｇｎａｌ；ＷＲ）１５２５は書込みイネーブル信号（ＷＥＮ）を提供するために入力バッファＩＢを通じて流れ得る。類似に、活性読出し信号（ａｃｔｉｖｅ  ｒｅａｄ  ｓｉｇｎａｌ；ＲＤ）１５１０は読出しイネーブル信号ＲＥＮを提供するために入力バッファＩＢを通じて流れ得る。イネーブル信号ＷＥＮ又はＲＥＮがＯＲゲート１８０５を通じて流れる時、ハイＲＷ信号１８１０を生成し、ＮＡＮＤゲート１８２０で遅延された補完（ｄｅｌａｙｅｄ  ｃｏｍｐｌｅｍｅｎｔ）１８１５と共に結合された時、そしてインバータ１８２５によって反転された時、パルスＰＲＷを生成する。
【０１０９】
読出しサイクルで、ＲＤ信号１５１０は読出し経路及び読出しトラッキング回路（ｒｅａｄ  ｔｒａｃｋｉｎｇ  ｃｉｒｃｕｉｔ）１８３０をターンオン（ｔｕｒｎ  ｏｎ）させることができる（以下、図２１で詳細に説明される）。メモリセルから読み出されたデータがデータ出力ラッチに成功的に検索され、ラッチされる時、読出しｏｋ（ＲＤ＿ＯＫ）信号１８３５は（以下図２３Ａで詳細に説明される）ＳＡＥタイミングトラッキング及び制御回路（ＳＡＥ  ｔｉｍｉｎｇ  ｔｒａｃｋｉｎｇ  ａｎｄ  ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔｒｙ）１８４０によって生成されることができるが、これはＯＲゲート１８５０からＯＫ信号１８４５を生成し、読出しサイクルが成功的に完了されたことを示すために確認応答（ａｃｋｎｏｗｌｅｄｇｅ；ＡＣＫ）信号１５１５をハイ状態に再びもたらすことができる。
【０１１０】
類似に、書込みサイクルの間、書込み（ＷＲ）信号１５２５は（以下、図２０Ｂで詳細に説明される）書込み経路及び書込み確認回路（ｗｒｉｔｅ  ｐａｔｈ  ａｎｄ  ｔｈｅ  ｗｒｉｔｅ  ｃｏｎｆｉｒｍａｔｉｏｎ  ｃｉｒｃｕｉｔ）１８５５をターンオン（ｔｕｒｎ  ｏｎ）させることができる。一端書込み検証回路１８５５を使用してデータが書き込まれ、検証されれば、書込みｏｋＷＲ＿ＯＫ信号１８６０が生成され、これはＯＲゲート１８５０からＯＫ信号１８４５を生成し、書込みサイクルが成功的に完了されたことを示すために確認応答ＡＣＫ信号１５１５をハイ（ｈｉｇｈ）状態に再びもたらすことができる。
【０１１１】
さらに詳細に説明すれば、ＯＲゲート１８５０を通過した時、書込み確認回路（ｗｒｉｔｅ  ｃｏｎｆｉｒｍ  ｃｉｒｃｕｉｔ）１８５５からのＷＲ＿ＯＫ信号１８６０及び読出しトラッキング回路（ｒｅａｄ  ｔｒａｃｋｉｎｇ  ｃｉｒｃｕｉｔ）１８３０からのＲＤ＿ＯＫ信号１８３５はＯＫ信号１８４５を生成することができる。その後、ＯＫ信号１８４５は確認応答トリガーリング信号（ａｃｋｎｏｗｌｅｄｇｅ  ｔｒｉｇｇｅｒｉｎｇ  ｓｉｇｎａｌ；ＡＣＴＢ）１８７０を出力するラッチ１８６５へ伝送され得る。そして、ＡＣＴＢ信号１８７０はＡＣＫ信号をハイ状態に再び戻されるためにプログラム可能な遅延（ｐｒｏｇｒａｍｍａｂｌｅ  ｄｅｌａｙ）１８７５を通じて出力バッファ（ＯＢ）へ流れ得る。
【０１１２】
図１９は図１６Ａ乃至図１７Ｂの読出し及び書込み動作で使用され得る拡張性を有する階層的（ｓｃａｌａｂｌｅ  ｈｉｅｒａｒｃｈｉｃａｌ）読出し／書込み構造を示す図面である。図１９を参照して、メモリ装置の読出し又は書込み動作はワードライン及びビットライン／選択ラインを使用してメモリアレイから選択されたメモリセルと関連して続いて進行することができる。選択されたメモリセルから検索されたデータはセルから出力されたデータを読み出すためにグローバルセンスアンプ（ｇｌｏｂａｌ  ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ；ＳＡ）（例えば、１９０５）へ伝送され得る。選択されたメモリセルに書き込まれるデータはグローバル書込み回路（例えば、１９０５）によってセルへ提供され得る。
【０１１３】
図２０Ａはメモリアレイ及び制御回路を示す図面である。図２０Ｂは書込み確認回路（ｗｒｉｔｅ  ｃｏｎｆｉｒｍａｔｉｏｎ  ｃｉｒｃｕｉｔ）１８５５を示す図面である。図２０Ｂを参照して、書込み検証及び再書込み動作が詳細に説明される。書込み動作の間に、メモリアレイタイル（Ｍｅｍｏｒｙ  Ａｒｒａｙ  Ｔｉｌｅ；ＭＡＴ）領域内のメモリセルはそれの対応するワードライン（ＷＬ）及びビットラインＢＬを活性化することによって選択され得る。その後、データは選択されたメモリセルに書き込まれ得る。必要である書込みパルス幅（ｔＷＰ）（例えば、５ｎｓ）の後に、書込み制御回路はローカル書込みイネーブル信号（ｌｏｃａｌ  ｗｒｉｔｅ  ｅｎａｂｌｅ  ｓｉｇｎａｌ；ＥＮＷ）をディスエーブルさせることができる。その後、ローカル書込みイネーブル信号ＥＮＲは書込み動作の間に書かれた同一なアドレス位置からのデータを読み出すために生成され得る。データインＤＷラインは有効な状態を維持し、ＸＮＯＲゲート２００５を通じてデータアウトＤＲラインと比較され得る。もし、２つのデータ信号ＤＷ及びＤＲが異なれば、書込みｏｋＷＲ＿ＯＫ信号１８６０はロー（ｌｏｗ）状態を維持し、書込み動作が成功的でないことを示すことができる。もし、２つのデータ信号ＤＷ及びＤＲが同一であれば（メモリセルに書き込まれるデータがセルから読み出されたデータと同一であることを示す）、ＷＲ＿ＯＫ信号１８６０はハイ（ｈｉｇｈ）状態になり、書込み動作が成功したことを示すことができる。先に説明されたように、その後、ＷＲ＿ＯＫ信号１８６０はメモリコントローラへ書込み動作が成功てきであることを示す確認応答信号（ａｃｋｎｏｗｌｅｄｇｅｍｅｎｔ  ｓｉｇｎａｌ）１５１５を生成するのに使用され得る。そうでなければ、書込み動作開始及びＤＲが有効になった後に、再びセッティング可能である（ｒｅ−ｓｅｔｔａｂｌｅ）レジスター又はイネーブル回路（図示せず）が、ＷＲ＿ＯＫがロー状態にリセットになり、維持されることを保障するために使用され得る。
【０１１４】
読出しトラッキングは書込み−検証読出し動作を完了し比較出力ＷＲ＿ＯＫ信号１８６０をストロボ（ｓｔｒｏｂｅ）するために使用され得る。ＷＲ＿ＯＫ信号１８６０がハイ状態になる時、書込みサイクルが完成できる。もし、ロー信号がＷＲ＿ＯＫ信号１８６０へ転送されれば、書込み制御回路はデータを再書込みのために同一のアドレス位置で新しい書込みサイクルを生成し、検証過程が反複され得る。この過程は書込み動作が成功する時まで、又はセルが欠陥があることと判断されて、それの住所がＮＶＭプログラムメモリ１９５へ伝送される時まで続ける。
【０１１５】
図２１は読出しトラッキング回路（ｒｅａｄ  ｔｒａｃｋｉｎｇ  ｃｉｒｃｕｉｔ）１８３０を示す図面である。図２２は電流−電圧コンバーター及び増幅回路を示す図面である。図２３Ａ及び図２３ＢはＳＡＥタイミングトラッキング及び制御回路を示すブロック図である。図２４はアナログ−デジタルコンバーター回路を示す図面である。
【０１１６】
図２０Ａ、図２０Ｂ、図２１、図２２、図２３Ａ、図２３Ｂ及び図２４を参照して、読出しトラッキング回路１８３０で、ダミー読出し経路（ｄｕｍｍｙ  ｒｅａｄ  ｐａｔｈ）は読出し回路ＲＣ遅延（ｄｅｌａｙ）をトラッキングするのに使用され得る。読出しトラッキング回路１８３０は（図７で図示されたことと類似な）電流メートルプリ−アンプ回路（ｃｕｒｒｅｎｔ  ｍｅｔｅｒ  ｐｒｅ−ａｍｐｌｉｆｉｅｒ  ｃｉｒｃｕｉｔｓ）と同様に、電流−電圧コンバーター及び増幅回路を包含することができる。ローカルカラム選択ＬＣＳ回路２１０５はＭＡＴ領域２１１０と通信することができ、選択されたツルー及び相補のビットライン（ｔｒｕｅ  ａｎｄ  ｃｏｍｐｌｅｍｅｎｔ  ｂｉｔ  ｌｉｎｅｓ）ＴＢＬＨ２１２０及びＴＢＬＬ２１２５で感知されたデータにしたがって、ビットラインプリチャージ信号（ＢＬＰＲ）２１１５を読出しトラッキング回路１８３０へ通過させることができる。
【０１１７】
ダミー読出し経路（ｄｕｍｍｙ  ｒｅａｄ  ｐａｔｈ）はビットライン（ＢＬｓ）、カラム選択トランジスター、プリアンプ（ｐｒｅ−ａｍｐｓ）及びグローバルセンスアンプ（ｇｌｏｂａｌ  ｓｅｎｓｅ  ａｍｐｓ）を包含することができる。ツルー及び相補のダミーＢＬｓ（Ｒｈｉｇｈ、ＴＢＬＨ、Ｒｌｏｗ、ａｎｄ  ＴＢＬＬ）は遅延感知（ｓｅｎｓｉｎｇ  ｄｅｌａｙ）を発生させるのに使用され得る。第１段階（ＴＤＸ／ＴＤＸＢ）から充分な分離が生成された時、ダミーセンスアンプの出力トラッキングセンスアンプ信号（例えば、図２４のＴＳＡＥ２）は活性化され得る。活性のＴＳＡＥ２信号は一般センスアンプＳＡ２３１５に一般データをラッチさせ、各々のＳＡ段階の電流経路を孤立させるために（図２３Ａ及び図２３Ｂの）ＳＡＥ２信号を作動させることができる。
【０１１８】
読出しイネーブル信号ＲＥＮ及びＴＳＡＥ２は（図２３の）センスアンプタイミング制御回路２３０５へ入力され得る。センスアンプタイミング制御回路２３０５はビットラインプリチャージ（ＢＬＰＲ）信号２１１５及びセンスアンプイネーブル信号（例えば、ＳＡＥ及びＳＡＥ２）を発生させ得る。ビットラインプリチャージ（ＢＬＰＲ）信号２１１５は読出し動作が実行される時間までハイ（ｈｉｇｈ）状態に留まり得る。それが放出された後（例えば、シャットオフ（ｓｈｕｔ  ｏｆｆ））、読出しが実行され得る。さらに詳細に説明すれば、ＲＥＮ又はＷＥＮは読出し又は書込みのためのビットラインを放出させるＢＬＰＲを不活性化させることができる。センスアンプイネーブル信号ＳＡＥはＲＤ＿ＯＫ信号１８３５を生成するために（図２３Ａの）プログラム可能である遅延（ｐｒｏｇｒａｍｍａｂｌｅ  ｄｅｌａｙ）２３１０を通じて伝送され得る。（図２３Ｂの）センスアンプＳＡ２３１５はセンスアンプイネーブル信号（ＳＡＥ及びＳＡＥ２）と（図１９の）グローバルビットライン電圧ＧＢＬ及びＧＲＢＬを受信し、読出しデータ信号ＤＲ２３２０を出力することができる。
【０１１９】
図２５Ａは本発明の実施形態による、温度補償電圧生成回路（ｔｅｍｐｅｒａｔｕｒｅ  ｃｏｍｐｅｎｓａｔｉｏｎ  ｖｏｌｔａｇｅ  ｇｅｎｅｒａｔｉｏｎ  ｃｉｒｃｕｉｔｒｙ）２５０５を示す図面である。図２５Ｂは図２５Ａの回路を含むシステムを示すブロック図である。以下、図２５Ａ及び図２５Ｂを参照して説明される。
【０１２０】
例えば、低い読出し電圧及び電流は読出し動作の間にの読出しディスターブ（ｒｅａｄ  ｄｉｓｔｕｒｂａｎｃｅｓ）を防止するのに助けるので、電源管理システムはＳＴＴ−ＲＡＭメモリアプリケーションで重要であり得る。例えば、あまりにも高い読出し電流はデータを“１”から“０”に変化させることによってデータ変形（ｃｏｒｒｕｐｔｉｏｎ）をもたらすことができる。
【０１２１】
スマートメモリコントローラ１９０は電源管理者１９３を包含することができる。電源管理者１９３はプロセス−電圧−温度（ＰＶＴ）補償電圧発生器２５０５を包含することができる。ＰＶＴ補償電圧発生器２５０５はＭ１トランジスターを通じて安定であり、一定な読出し電圧を提供するためにイネーブル読出しＥＮＲ信号の電圧レベルを制御することができる。ＰＶＴ補償電圧発生器２５０５はメモリ動作のための安定な供給電圧を提供するために電圧変動及び他の電圧変数を補償できる。ＰＶＴ補償電圧発生器２５０５はＭＯＳトランジスター（例えば、Ｍ１、Ｍ２、Ｍ３、及びＭ４）の複数のグループ（例えば、２５１０、２５１５、及び２５２０）に連結され得る。ＰＶＴ補償電圧発生器２５０５は電圧レベルによって制御されるＥＮＲ（ｖｏｌｔａｇｅ−ｌｅｖｅｌ−ｃｏｎｔｒｏｌｌｅｄ  ＥＮＲ）信号をＭＯＳトランジスターのグループへ伝送することができる。ＥＮＲ及びＥＮＲＢ信号はＭＯＳトランジスターを通じて流れる安定であり、一定な読出し電流をもたらすことができる。例えば、電流ＩＲＬ１及びＩＲＬ２はグループ２５１０と関連され、電流ＩＲＨ１及びＩＲＨ２はグループ２５２０と関連され、電流ＩＲ１及びＩＲ２はグループ２５１５と関連され得る。
【０１２２】
本発明の他の実施形態によるスマートメモリシステムはセンスアンプＳＡ読出し電流、ＳＡクランプ電圧（ｃｌａｍｐ  ｖｏｌｔａｇｅｓ）、ＳＡ読出し遅延（ｒｅａｄ  ｄｅｌａｙ）、書込み電圧（ｗｒｉｔｅ  ｖｏｌｔａｇｅ）、準備状態間の周辺部電圧、及び／又はメモリ装置２５１５において、他の電源要求事項を制御できる電源管理技術を具現するように構成されることができる。電源管理システムは温度に基づいた補償（ｔｅｍｐｅｒａｔｕｒｅ−ｂａｓｅｄ  ｃｏｍｐｅｎｓａｔｉｏｎ）を電圧レベルにさらに提供することができる。
【０１２３】
図２６Ａ及び図２６Ｂは本発明の実施形態によるシステムインパッケージ（Ｓｙｓｔｅｍ−ｉｎ−Ｐａｃｋａｇｅ；ＳｉＰ）スマートメモリシステム２６０５を示すブロック図である。スマートメモリシステム２６０５はメモリスタック（ｍｅｍｏｒｙ  ｓｔａｃｋ）２６１０、スマートメモリコントローラ１９０、及び１つ又はそれ以上の汎用プロセッサー（ｇｅｎｅｒａｌ  ｐｕｒｐｏｓｅ  ｐｒｏｃｅｓｓｏｒｓ）２６２０を包含することができる。例えば、本発明の実施形態による特定な特徴及び利得がシステムインパッケージ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ；ＳｉＰ）又はシステムオンチップ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ；ＳｏＣ）デザインにおいて、スマートメモリシステムに結合されることによって実現されることができる。
【０１２４】
ＳｉＰにおいての本発明の実施形態による特徴は向上されたシステム動作を提供するためのメモリアレイ及びメモリプロセッサーの間の向上された結合から利益を得られることを認識しなければならない。例えば、これはツルーシリコンビア（Ｔｒｕｅ  Ｓｉｌｉｃｏｎ  Ｖｉａ；ＴＳＶ）又は他のシステムインパッケージ（Ｓｙｓｔｅｍ  ｉｎ−Ｐａｃｋａｇｅ；ＳｉＰ）技術のようなローレイテンシ及びハイスループットＳｉＰ相互接続（ｌｏｗ  ｌａｔｅｎｃｙ  ａｎｄ  ｈｉｇｈ  ｔｈｒｏｕｇｈｐｕｔ  ＳｉＰ  ｉｎｔｅｒｃｏｎｎｅｃｔｓ）を利用することによって実現されることができる。例えば、ＴＳＶ相互接続２６２５はメモリスタック２６１０及びスマートメモリコントローラ１９０を連結させることができる。類似に、ＴＳＶ相互接続２６３０はスマートメモリコントローラ１９０と１つ又はそれ以上のＡＲＭプロセッサー２６２０を連結させることができる。そのようなシステムでの費用損失は相互接続技術費用が減少することによって最小化になり得る。
【０１２５】
図２６Ｂを参照して、本発明の実施形態によるスマートメモリシステムがＳｉＰ装置として具現され得る。ＳｉＰ装置はスマートメモリコントローラ１９０に配置された（例えば、ＳＴＴ−ＭＲＡＭメモリスタック２６１０のような）メモリスタックを包含することができるが、メモリスタックは（例えば、汎用ＡＲＭプロセッサー２６２０のような）１つ又はそれ以上のＲＩＳＣプロセッサーに順に配置され得る。メモリスタックは各々ツルーシリコンビア（Ｔｒｕｅ  Ｓｉｌｉｃｏｎ  Ｖｉａｓ；ＴＳＶｓ）２６２５及び２６３０を通じてスマートメモリコントローラ１９０、及びプロセッサー２６２０を備えたスマートメモリコントローラ１９０と通信できる。
【０１２６】
図２７Ｂは本発明の実施形態によるメモリのブロック図２７０５である。図２８Ａ、図２８Ｂ、図２９、図３０、図３１Ａ、及び図３１Ｂは本発明の実施形態による図２７のメモリブロックのビットエラー率制御ロジック２７４０を示すブロック図である。
【０１２７】
これらの図面と関連して説明される発明の思想はメモリ装置でビットエラー率（ＢＥＲ）自己内装テスト（ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ  ｔｅｓｔ）を実行する能力を提供することができる。テストモードに進入した後、エラー率タイミングパターンが内部的に生成され得る。ＢＥＲ自己内装テストは内部的に生成されたエラー率タイミングパターンに基づいて実行され得る。ＢＥＲ自己内装テストに基づいてエラー率が測定され得る。測定されたエラー率に基づいて、１つ又はそれ以上のテストパラメーター（ｐａｒａｍｅｔｅｒｓ）が自動的に調整され得り、ビットエラー率自己内装テストは調整されたパラメーターを使用して反複され得る。電圧レベル及び／又はパルス幅がアドレス位置、アドレスセグメント（ｓｅｇｍｅｎｔ）のために、又はメモリ装置と関連された全体のチップのために自動的に調整され得る。その次のテストは自己内装テストを改善し、向上させることができる調整された電圧レベル及び／又はパルス幅を包含することができる。これに対しては以下詳細に説明される。
【０１２８】
本発明の思想は高いエラー率を有するメモリビットを遮断するためのＳＴＴＭＲＡＭ、ＰＣＭ及びＲｅＲＡＭメモリ製品のような抵抗性メモリに具現され得る。本発明の思想は簡単な機能テスト、安定性テスト、及び／又は保有特性テストに拡張され得る。１つ又は複数のテストモードはＷＥＲ及びＲＥＲを自動的に評価するために使用され得り、結果はテストが完了されるか、或いは各々の電圧段階及びアドレス位置の後に読み出され得る。例えば、スマートメモリコントローラはＢＥＲがシステムエラー訂正コード（ｅｒｒｏｒ  ｃｏｒｒｅｃｔｉｎｇ  ｃｏｄｅ；ＥＣＣ）能力を超えて増加する時、フィールド内のメモリビットの状態をモニターリングし、メモリ空間を自動的に再配置することができる。スマートメモリコントローラは各々のアドレス位置、アドレスセグメントのために、又は全体のメモリチップのために、書込み又は読出し電圧及びパルス幅を調整するためのＷＥＲ及び／又はＲＥＲ結果を使用することができる。１つのスマートメモリコントローラ又はＡＴＥは複数のチップにおいて、テストを初期化させることができる。ウエハー及びパッケージレベルテストにおいて、ＡＴＥはテストモードを初期化させることができ、メモリチップは自己テストを完了することができ、そしてＡＴＥは最終結果を読み出すことができる。所定の実施形態で、特にメモリチップが既にフィールドで効率的に使用された時に、メモリチップに格納されたデータはテストの前に他のモジュへオフ−ロードされ（ｏｆｆ−ｌｏａｄｅｄ）、テストの間に何らかのデータの変形も発生しないことを保障するためにテストの後に復旧されることができる。所定の実施形態で、テストの間に印加された電圧は制御されるか、或いは外部へ供給され得る。したがって、フェイルされたメモリ位置は確認され、修理されるか、或いは孤立されることができる。その上に、ＲＥＲ及びＷＥＲ自己内装テスト（ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ  ｔｅｓｔ）はメモリチップのための簡単なテスト発生及びデータ収集を許諾することができる。
【０１２９】
図２７のメモリブロック図２７０５を参照して、メモリ装置は１つ又はそれ以上のメモリコア（ｍｅｍｏｒｙ  ｃｏｒｅ）２７１０、１つ又はそれ以上のローカラムドライバー（ｒｏｗ  ｃｏｌｕｍｎ  ｄｒｉｖｅｒ）２７１５、及び１つ又はそれ以上のデータ読出し／書込みロジック領域（ｄａｔａ  ｒｅａｄ／ｗｒｉｔｅ  ｌｏｇｉｃ  ｓｅｃｔｉｏｎ）２７２０を包含することができる。そのようなメモリコア２７１０、ドライバー２７１５、及びロジック領域２７２０はブロック（即ち、ＢＫ［０：ｉ］）内に配置され得る。ビットエラー率（ＢＥＲ）制御ロジック２７４０はビットエラー率内装自己テストを制御することができる。スマートメモリコントローラ及び／又はＡＴＥはメモリ２７０５をＢＥＲテストモードにするためのコードを伝送することができる。ＢＥＲ制御ロジック２７４０は１つ又はそれ以上の入力アドレス（例えば、ＩＡ［０：ｋ］）信号を受信することができる。ＢＥＲ制御ロジック２７４０は示したように多様なメモリ構成要素２７０５に寄与される読出し／書込み電圧調整（即ち、Ｖｒｄ及びＶｗｒ）のための電圧レギュレータ制御信号（ｖｏｌｔａｇｅ  ｒｅｇｕｌａｔｏｒ  ｃｏｎｔｒｏｌ  ｓｉｇｎａｌ）を生成することができる。アドレス及びデータ発生器２７８０はＢＥＲ制御ロジック２７４０に連結され得る。アドレス及びデータ発生器２７８０は１つ又はそれ以上の入力アドレス（例えば、ＩＡ［０：ｋ］）を受信することができ、ＢＥＲ内装自己テストでの使用のために内部で１つ又はそれ以上のアドレス及び／又はデータを発生させ得る。アドレス及びデータ発生器２７８０はビットエラー率内装自己テスト（ｂｉｔ  ｅｒｒｏｒ  ｒａｔｅ  ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ  ｔｅｓｔ）のための書込みエラーテストパターンを生成する書込みエラー率テストパターン発生器、及びビットエラー率内装自己テストのための読出しエラーテストパターンを生成する読出しエラー率テストパターン発生器を包含することができる。
【０１３０】
ＢＥＲ制御ロジック２７４０はコマンド制御及びテストモードロジック（ｃｏｍｍａｎｄ  ｃｏｎｔｒｏｌ  ａｎｄ  ｔｅｓｔ  ｍｏｄｅ  ｌｏｇｉｃ）２７４５に連結され得る。コマンド制御及びテストモードロジック２７４５はテストモードレジスターをセッティングするために入力アドレスバッファ２７５０から１つ又はそれ以上の外部命令ＸＣＭＤ［０：ｎ］信号、及び入力アドレスを受信することができる。入力アドレスバッファはＢＥＲテストモードでノーマル動作の時、外部アドレス信号ＸＡ［０：ｋ］から、又は内部的に生成されたアドレスＩＡ［０：ｋ］から入力アドレスを受信することができる。コマンド制御及びテストモードロジック２７４５は書込みリセット（ＲＳＴＷ）、書込み（ＷＲ）、読出し（ＲＤ）、及び／又はテスト完了（ＥＸＴＳＴ）信号を包含でき、ＢＥＲ制御信号２７４０によって受信できる１つ又はそれ以上のテスト信号２７４２を発生させ得る。ＢＥＲ制御ロジック２７４０はテスト（ＴＥＳＴ）、テストワイヤエラー率（ｔｅｓｔ  ｗｉｒｅ  ｅｒｒｏｒ  ｒａｔｅ；ＴＷＥＲ）、テストパルス幅（ＴＰＷＳ）、及び／又はテスト電圧レギュレータ（ＴＶＲＧ）信号を包含でき、コマンド制御及びテストモードロジック２７４５によって受信できる１つ又はそれ以上の信号２７４３を発生させ得る。ＢＥＲ制御信号２７４０はデータＩ／Ｏバッファ及びレジスターテスト出力直列変換機（ｄａｔａ  Ｉ／Ｏ  ｂｕｆｆｅｒｓ  ａｎｄ  ｒｅｇｉｓｔｅｒｓ  ｔｅｓｔ  ｏｕｔｐｕｔ  ｓｅｒｉａｌｉｚｅｒ）２７３５によって受信できる１つ又はそれ以上のテストデータアウト（例えば、ＴＤＯ［０：ｘ］）信号も発生させ得る。
【０１３１】
メモリ２７０５はコマンド制御及びテストモードロジック２７４５及びＢＥＲ制御ロジック２７４０に連結され得る読出し及び／又は書込みタイミング制御ロジック２７７５を包含することができる。読出し及び／又は書込みタイミング制御ロジック２７７５は対応するデータ読出し／書込みロジック２７２０に連結され得る。
【０１３２】
アドレス及びデータ発生器２７８０はマルチプレクサーのような選択器２７９０へ挿入できる（ｆｅｄ  ｔｏ）１つ又はそれ以上のテストデータイン（ｔｅｓｔ  ｄａｔａ  ｉｎ）（例えば、ＴＤＩＮ［０：ｍ］）信号を発生させ得る。選択器２７９０は１つ又はそれ以上のデータイン（例えば、ＴＤＩＮ［０：ｍ］）信号を受信し、選択された信号をデータ経路ロジック（ｄａｔａ  ｐａｔｈ  ｌｏｇｉｃ）２７２５へ伝送することができる。データ経路ロジック２７２５は１つ又はそれ以上のデータ読出し（例えば、ＤＲ［０：ｍ］）信号を生成し、これらをデータＩ／Ｏバッファ及びレジスターテスト出力直列変換機（ｄａｔａ  Ｉ／Ｏ  ｂｕｆｆｅｒｓ  ａｎｄ  ｒｅｇｉｓｔｅｒｓ  ｔｅｓｔ  ｏｕｔｐｕｔ  ｓｅｒｉａｌｉｚｅｒ）２７３５へ伝送することができる。データＩ／Ｏバッファ及びレジスターテスト出力直列変換機２７３５は１つ又はそれ以上の外部データＩ／Ｏ（例えば、ＸＤＱ［０：ｍ］）信号、プロセッサー信号を受信でき、１つ又はそれ以上のデータイン（例えば、ＤＩＮ［０：ｍ］）信号を発生させ得る。
【０１３３】
入力アドレスバッファ２７５０は１つ又はそれ以上の外部アドレス（例えば、ＸＡ［０：ｋ］）信号のみでなく、１つ又はそれ以上の内部的に生成されたアドレス（例えば、ＩＡ［０：ｋ］）信号も受信することができる。入力アドレスバッファ２７５０はコマンドコントロール及びテストモードロジック２７４５及びアドレスデコーダー２７７０に連結され得る。アドレスデコーダー２７７０はアドレスをデコーディングでき、ローカラムドライバー２７１５とインターフェイシングすることができる。
【０１３４】
入力クロックバッファ（ｉｎｐｕｔ  ｃｌｏｃｋ  ｂｕｆｆｅｒ）２７５５はテストクロック信号（例えば、ＴＣＫ）、ＸＣＬＫクロック信号、及び／又はＴＥＳＴ信号を受信することができる。入力クロックバッファ２７７５は入力アドレスバッファ２７５０、アドレスデコーダー２７７０、コマンドコントロール及びテストモードロジック２７４５、読出し／書込みタイミング制御ロジック２７７５、ＢＥＲ制御ロジック２７４０、及び／又はアドレス及びデータ生成器２７８０へ入力されることができる（ｆｅｄ  ｔｏ）クロック信号ＣＬＫを出力することができる。
【０１３５】
オンチップオシレータクロック発生器（ｏｎ−ｃｈｉｐ  ｏｓｃｉｌｌａｔｏｒ  ｃｌｏｃｋ  ｇｅｎｅｒａｔｏｒ）２７６０はＴＥＳＴ信号を受信でき、内部テストクロック（例えば、ＴＣＫ）を発生させ得る。ＴＣＫクロック信号はアップ／ダウンカウンター２７６５へ入力され（ｆｅｄ  ｔｏ）、それの出力は電圧発生器２７３０及び読出し／書込みタイミング制御ロジック２７７５に連結され得る。電圧発生器２７３０はＢＥＲ制御ロジック２７４０からＶＲＧ［０；ｊ］信号のみならず、アップ／ダウンカウンター２７６５の出力を受信することができる。ＶＲＧ［０；ｊ］信号はｊ＋１電圧レベルを選択することができる。         電圧発生器２７３０はデータ読出し／書込みロジック２７２０によって受信できる別の（ｊ＋１）読出し電圧（Ｖｒｄ）レベル及び（ｊ＋１）書込み電圧（Ｖｗｒ）レベルを出力することができる。Ｖｒｄパワーバス（ｐｏｗｅｒ  ｂｕｓ）はセンスアンプ（ａｍｐｌｉｆｉｅｒ）、特に読出し電流バイアス回路を駆動することができる。Ｖｗｒパワーバスは書込みドライバーを駆動することができる。
【０１３６】
図２８Ａ、図２８Ｂ、図２９、図３０、図３１Ａ、及び図３１Ｂは本発明の実施形態による図２７のメモリ２７０５のＢＥＲ制御ロジック２７４０の回路図を示すブロック図である。
【０１３７】
図２８Ａを参照して、シークェンスカウンター（ｓｅｑｕｅｎｃｅ  ｃｏｕｎｔｅｒ）２８１０はＴＥＳＴ信号及びクロック信号ＣＬＫ）を受信でき、書込みエラー率（ｗｒｉｔｅ  ｅｒｒｏｒ  ｒａｔｅ；ＷＥＲ）コマンドレジスター（ｃｏｍｍａｎｄ  ｒｅｇｉｓｔｅｒ）２８１５、読出しエラー率（ｒｅａｄ  ｅｒｒｏｒ  ｒａｔｅ；ＲＥＲ）コマンドレジスター２８２０、ＷＥＲサイクルカウントレジスター（ｃｙｃｌｅ  ｃｏｕｎｔ  ｒｅｇｉｓｔｅｒ）２８２５、及び／又はＲＥＲサイクルカウントレジスター２８３０へ伝送されることができるシークェンス信号２８５０を発生させ得る。ＷＥＲコマンドレジスター２８１５及びＷＥＲサイクルカウントレジスター２８２５はＴＷＥＲ信号を受信することができる。ＲＥＲコマンドレジスター２８２０及びＲＥＲサイクルカウントレジスター２８３０は各々ＴＲＥＲ信号を受信することができる。選択器２８４５はＷＥＲコマンドレジスター２８１５及びＲＥＲコマンドレジスターの出力の間で選択することができる。選択器２８４５はＲＳＴＷ信号、ＷＲ信号、及び／又はＲＤ信号を出力することができる。選択器２８５５はＷＥＲサイクルカウントレジスター２８２５及びＲＥＲサイクルカウントレジスター２８３０の出力の間で選択することができる。選択器２８５５は次の電圧及び／又はパルス幅（ｎｅｘｔ  ｖｏｌｔａｇｅ  ａｎｄ／ｏｒ  ｐｕｌｓｅ  ｗｉｄｔｈ）への移動のためにＮＸＴ信号を出力することができる。
【０１３８】
１ｅＮサイクル比較器（ｃｙｃｌｅ  ｃｏｍｐａｒａｔｏｒ）２８４０はＷＥＲサイクルカウントレジスター２８２５又はＲＥＲサイクルカウントレジスター２８３０の出力を受信でき、次のアドレス（例えば、ＮＸＡＤＲ）パルス信号を次のメモリアドレス位置にの増分（ｉｎｃｒｅｍｅｎｔ）に生成することができる。ＷＥＲテストで、書込み電圧はＶＳＷ０から開始することができ、１ｅＮＷＥＲサイクル毎にｄＶずつ増加することができる。１つのＷＥＲサイクルはリセット−検証−書込み−検証シークェンス（ｒｅｓｅｔ−ｖｅｒｉｆｙ−ｗｒｉｔｅ−ｖｅｒｉｆｙ  ｓｅｑｕｅｎｃｅ）を包含することができる。リセットは最大書込み電圧で実行され得る。検証は普通の（ｎｏｍｉｎａｌ）読出し電圧で実行され得る。その後、ビット（ｂｉｔ）のスイッチングがチェックされ得る。例えば、ＶＳＷ０は０．５Ｖ又はその付近の値であり得る開始書込み（即ち、セット）電圧であり得る。例えば、ｄＶは０．１Ｖ又はその付近の値であり得る書込み電圧での増分変化量（ｉｎｃｒｅｍｅｎｔａｌ  ｃｈａｎｇｅ）であり得る。書込み電圧（ｅｎｄｉｎｇ  ｗｒｉｔｅ  ｖｏｌｔａｇｅ）はプログラム可能である。例えば、終了書込み電圧はＶＳＷ０＋（Ｎ×ｄＶ）で終了されるように構成されることができる。例えば、終了書込み電圧は０．５Ｖ＋（１０×０．１Ｖ）＝１．５Ｖで終了されるように構成されることができる。
【０１３９】
ＲＥＲテストで、読出し電圧はＶｒｄ０から開始することができ、１ｅＭ読出しサイクル毎にｄＶずつ増加することができる。一実施形態で、各々のＲＥＲパターンは１ｅＫ読出しサイクルＤＰによって後続するリセット−検証シークェンス（ｒｅｓｅｔ−ｖｅｒｉｆｙ  ｓｅｑｕｅｎｃｅ）を包含することができる。所定の実施形態で、Ｍ＝Ｋパターン×反復回数Ｎであり得る。所定の実施形態で、ＲＥＲ＝１ｅ−（Ｋ＋Ｎ）であり得る。
【０１４０】
所定の実施形態で、データ出力は一般的に読み出されることができ、スマートメモリコントローラ又はＡＴＥによってキャプチャされることができる。他の実施形態で、ＷＥＲ及び／又はＲＥＲ結果は各々の電圧段階（ｖｏｌｔａｇｅ  ｓｔｅｐ）の後に、フェイルされたアドレス位置と連関されることのみでなく、読み出され得る。そのような結果及びアドレス位置は予め−割当されたＤＱピン（ｐｒｅ−ａｓｓｉｇｎｅｄ  ＤＱ  ｐｉｎｓ）を通じて読み出され得る。
【０１４１】
図２８Ｂを参照して、最後アドレス比較器（ｌａｓｔ  ａｄｄｒｅｓｓ  ｃｏｍｐａｒａｔｏｒ）２８３５はＴＥＳＴ信号、ＩＡ［０：ｋ］信号、及びＣＬＫ信号を受信でき、ＥＸＴＳＴ信号を生成することができる。
【０１４２】
図２９を参照して、カウンター２９０５はリセットエラー、書込みエラー、及び／又は読出しエラーをカウントすることができる。カウンター２９０５はＸＯＲゲート２９２５を包含することができる。ＸＯＲゲート２９２５はＤＲ［０：ｍ］及びＴＤＩＮ［０：ｍ］信号を受信することができる。ＸＯＲゲート２９２５の出力はリセットエラーカウンター（ｒｅｓｅｔ  ｅｒｒｏｒ  ｃｏｕｎｔｅｒ）２９１０、書込みエラーカウンター（ｗｒｉｔｅ  ｅｒｒｏｒ  ｃｏｕｎｔｅｒ）２９１５、及び読出しエラーカウンター（ｒｅａｄ  ｅｒｒｏｒ  ｃｏｕｎｔｅｒ）２９２０へ入力され得る。リセットエラーカウンター２９１０は自己内装テスト（ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ  ｔｅｓｔ）のリセットエラーの回数をカウントすることができる。書込みエラーカウンター２９１５は自己内装テストの書込みエラーの回数をカウントすることができる。読出しエラーカウンター２９２０は自己内装テストの読出しエラーの回数をカウントすることができる。
【０１４３】
リセットエラーカウンター２９１０はＲＳＴＷ信号を受信することができる。書込みエラーカウンター２９１５はＷＲ信号をカウントすることができる。そして、読出しカウンター２９２０はＲＤ信号を受信することができる。リセットエラーカウンター２９１０はリセットエラーカウント（例えば、ＲＳＥＲＣ［０：ｘ］）信号を生成することができる。書込みエラーカウンター２９１５は書込みエラーカウント（例えば、ＷＲＥＲＣ［０：ｘ］）信号を生成することができる。読出しエラーカウンター２９２０は読出しエラーカウント（例えば、ＲＤＥＲＣ［０：ｘ］）信号を生成することができる。例えば、４０−ビットカウンターは１．１ｅ−１２までカウントすることができる。そのような場合に、ｘ＝３９；例えば、ＲＳＥＲＣ［０：３９］、ＷＲＥＲＣ［０：３９］、及びＲＤＥＲＣ［０：３９］であり得る。面積を減らすために、単なる１つのカウンターがリセットエラー、書込みエラー、及び読出しエラーのために使用され得る。そのような実施形態で、図３に図示された３つを１つに統合するマルチプレクサー（３−ｔｏ−１  ｍｕｌｔｉｐｌｅｘｏｒ）は必要しないので、除去されることができる。
【０１４４】
図３０を参照して、選択器３０１０はＲＳＥＲＣ［０：ｘ］、ＷＲＥＲＣ［０：ｘ］、及びＲＤＥＲＣ［０：ｘ］信号の間で選択することができる。選択された信号はテストデータ出力（例えば、ＴＤＯ［０：ｘ］）信号として選択器３０１０によって出力され得る。例えば、選択器３０１０はマルチプレクサー（ｍｕｌｔｉｐｌｅｘｅｒ）であり得る。
【０１４５】
図３１Ａを参照して、パルス幅レジスター（ｐｕｌｓｅ−ｗｉｄｔｈ  ｒｅｇｉｓｔｅｒ）３１０５はパルス幅を格納することができる。パルス幅レジスター３１０５はＴＰＷＳ信号、ＣＬＫ信号、ＩＡ［０：ｋ］信号、及び／又はＮＸＴ信号を受信することができる。パルス幅レジスター３１０５は１つ又はそれ以上のパルス幅（例えば、ＰＷＳ［０：ｊ］）信号を生成することができる。パルス幅レジスター３１０５はパルス幅発生回路で意図されたパルス幅遅延（ｉｎｔｅｎｄｅｄ  ｐｕｌｓｅ  ｗｉｄｔｈ  ｄｅｌａｙ）を選択するためのコードを提供することができる。例えば、４−ビットコード、ＰＷＳ［０：３］は１６つの他のパルス幅を選択することができる。書込みエラー率及び読出しエラー率はメモリセルを通じて流れる電流の量に依存することができる。本発明の実施形態はプログラム可能であるパルス幅及びプログラム可能であるＶｂｉａｓ電圧を提供することができる。
【０１４６】
図３１Ｂを参照して、電圧レギュレータレジスター（ｖｏｌｔａｇｅ  ｒｅｇｕｌａｔｏｒ  ｒｅｇｉｓｔｅｒ）３１１０は電圧レベル選択器信号ＶＲＧ［０：ｊ］を生成することができる。電圧レギュレータレジスター３１１０はＴＶＲＧ信号、ＣＬＫ信号、ＩＡ［０：ｋ］信号、及び／又はＮＸＴ信号を受信することができる。電圧レギュレータレジスター３１１０は電圧発生器で電圧バイアスレベルを選択するためのコードを生成することができる。例えば、４−ビットコード、ＶＲＧ［０：３］は１６つの他のレベルを選択することができる。格納された又は電圧レギュレータレジスター３１１０によって生成された値はリセットエラーカウント、書込みエラーカウント、及び／又は読出しエラーカウントに基礎することができる。
【０１４７】
図３２は本発明の実施形態による書込みエラー率自己内装テスト（ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ  ｔｅｓｔ）を実行する段階を示すフローチャートである。流れは経路３２１０及び３２１５の中で１つにしたがって開始段階３２０７で開始することができ、そこでモードレジスターセットコマンド（ｍｏｄｅ  ｒｅｇｉｓｔｅｒ  ｓｅｔ  ｃｏｍｍａｎｄ）が“１”を記録するためのＷＥＲテストのためにローディングされるか、或いは（即ち、経路３２１０）、モードレジスターセットコマンドが“０”を記録するためのＷＥＲテストのためにローディングされ得る（即ち、経路３２１５）。３２２０段階で、内部クロックが開始され得る。流れは３２２５へ進行し、そこでエラーカウンターはリセットされる。すべてのエラーカウンター及びサイクルカウンターはテストの開始でリセットされなければならない。開始段階３２０７以後に、次のアドレス及びデータは３２３０段階で生成され、及び／又はアップデートされることができる。２３３５段階で、シークェンサー（ｓｅｑｕｅｎｃｅｒ）はＷＥＲタイミングパターンを生成することができる。その後、３２４０、３２４５、３２５０、及び３２５５段階で、各々メモリはリセットされ、リセットが検証され、データは記録され、そしてデータは検証され得る。例えば、“１”データを記録するために、メモリは最初に“０”にリセットされることができる（初期に格納されるか否かに関わらず“０”を記録）。その後、メモリは“０”が記録されたか否かを検証するために読み出され得る。そして、実際に“１”を記録ことが開始される。そして、データは“１”が記録されたか否かを検証するために再び読み出され得る。もし、第１番目のリセットがフェイル（ｆａｉｌ）になれば、それは両側のビットは“１”にスタック（ｓｔｕｃｋ）されていることを意味するか、又はバックホッピング現象（ｂａｃｋ−ｈｏｐｐｉｎｇ  ｐｈｅｎｏｍｅｎｏｎ）として公知された、初期データは“０”であり、“１”にフリップ（ｆｌｉｐ）されることができる。バックホッピングが発生したか否かを判断するために、スタックビット（ｓｔｕｃｋ  ｂｉｔ）が先ず確認されなければならない。
３２４５段階でリセットが検証された後、３２４７段階でリセットがフェイルされたか否かがチェックされ得る。
【０１４８】
もし、“いいえ”であると判断されれば、流れは書込み／検証動作のために３２５０へ流れ得る。もし、リセットが失敗したことを意味する“はい”であると判断されれば、流れはリセットエラーカウントレジスター（ｒｅｓｅｔ  ｅｒｒｏｒ  ｃｏｕｎｔ  ｒｅｇｉｓｔｅｒ）がアップデートされるところである３２６０へ直ちに進行することができる。
【０１４９】
３２６５段階で、結果データが評価され、書込み動作が失敗したか否かが判断され得る。もし、書込み動作がフェイルになれば、流れはサイクルカウントレジスター（ｃｙｃｌｅ  ｃｏｕｎｔ  ｒｅｇｉｓｔｅｒ）がアップデートされる３２７５段階へ進行する、書込みエラーカウントレジスター（ｗｒｉｔｅ  ｅｒｒｏｒ  ｃｏｕｎｔ  ｒｅｇｉｓｔｅｒ）がアップデートされる３２７０段階へ流れ得る。そうではなければ、もし、書込み動作が成功すれば、流れはサイクルカウントレジスターがアップデートされる３２７５段階へ進行することができる。
【０１５０】
３２８０段階で、サイクルの回数が１ｅＮに至ったか否かが判断される。例えば、Ｎの値は１５であり得る。もし、“いいえ”であると判断されれば、流れはセル位置（即ち、メモリアドレス）及びエラーカウントが読み出される３２９０段階へ進行し、その後、追加的なリセット−検証−書込み−検証シークェンステスティング（ｒｅｓｅｔ−ｖｅｒｉｆｙ−ｗｒｉｔｅ−ｖｅｒｉｆｙ  ｓｅｑｕｅｎｃｅ  ｔｅｓｔｉｎｇ）のための３２４０段階へ進行することができる。大部分の場合、複数のセルは複数のＤＱ配置（ＤＱ  ｃｏｎｆｉｇｕｒａｔｉｏｎ）（例えば、Ｘ８、Ｘ１６、又はＸ３２等）と共に同時にテストされることができる。アドレス比較と共に、ＤＱ毎の複数のビットは同時にテストされることができる。配置（ｃｏｎｆｉｇｕｒａｔｉｏｎ）に依存して、結果的なエラー率（ｒｅｓｕｌｔｉｎｇ  ｅｒｒｏｒ  ｒａｔｅ）は正確でないことがあり、テスト時間は大体に減少することができる。例えば、結果は予め割当されたＤＱピン（ｐｒｅ−ａｓｓｉｇｎｅｄ  ＤＱ  ｐｉｎ）を通じて順次的に、同時に、又はそれらの組合に読み出され得る。ブロック３２９０がテスト時間を節約するために省略されるように、又は各々の段階でテスト結果をデバッギングするか、或いは分析できるように追加的に構成されることができる。そうではなければ、もしサイクル回数は１ｅＮより少ないことを意味する“はい”であると判断されれば、流れは最後アドレスに至ったか否かが判断される３２８５段階へ進行することができる。もし、“はい”であると判断されれば、テストが完了された以後に、流れは３２９５段階へ進行し、１ｅ−Ｎ（即ち、フェイルされたビットの数字を読み出す）以上のＷＥＲを有するビットの個数及びそれらの関連されたアドレスが読み出され得る。上述したように、例えば、結果が予め割当されたＤＱピン（ｐｒｅ−ａｓｓｉｇｎｅｄ  ＤＱ  ｐｉｎ）を通じて順次的に、同時に、又はそれらの組合で読み出され得る。そうではなければ、もし、最後アドレスに到達しなかったことを意味する“いいえ”であると判断される場合、流れはエラーカウンターがリセットされ、テストが続けることである３２２５段階に戻られる。
【０１５１】
図３３は本発明の実施形態による読出しエラー率自己内装テスト（ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ  ｔｅｓｔ）を実行する段階を示すフローチャート３３０５である。流れは経路３３１０及び３３１５の中で１つにしたがって開始段階３３０７で開始することができ、そこでモードレジスターセットコマンド（ｍｏｄｅ  ｒｅｇｉｓｔｅｒ  ｓｅｔ  ｃｏｍｍａｎｄ）が“１”を読み出すためのＲＥＲテストのためにローディングされるか、或いは（即ち、経路３３１０）、モードレジスターセットコマンドが“０”を記録するためのＲＥＲテストのためにローディングされ得る（即ち、経路３３１５）。３３２０段階で、内部クロックが開始され得る。流れはＫ値がプリセット（ｐｒｅ−ｓｅｔ）される３３４０段階へ進行し、その後に、エラーカウンターがリセットされる３３２５段階へ進行することができる。すべてのエラーカウンター及びサイクルカウンターはテストの開始の時、リセットされることができる。
【０１５２】
開始段階３３０７の後、次のアドレス及びデータは３３３０段階で生成され、及び／又はアップデートされることができる。３３３５段階で、シークェンサー（ｓｅｑｕｅｎｃｅｒ）はＲＥＲタイミングパターンを生成することができる。その後、３３４５段階で、書込み−検証動作が実行され得る。
【０１５３】
３３４５段階での書込み−検証動作以後、３３４７段階で書込みが失敗したか否かが判断され得る。もし、“はい”であると判断される場合、流れは書込みエラーカウントレジスターがアップデートされるところである３３６５段階へ進行し、その後、流れは３３６７段階へ進行することができるが、それは次のアドレス処理のための３３３０段階へ進行するか、又は代わりに（例えば、Ｊ回再書込み動作の間に反復されることができ、Ｊは５−２０の間又はその付近の間にある）他の書込み−検証動作のための３３４５段階へ進行することができる。そうではなければ、もし、書込みがフェイルにならなかったことを意味する“いいえ”であると判断されれば、流れは格納されたビットがＫ回読み出される３３５０段階へ進行することができる。
【０１５４】
３３５５段階で、結果データは評価され、読出し動作が失敗したか否かが判断され得る。もし、読出し動作が失敗であれば、流れは読出しエラーカウントレジスターがアップデートされる３３６０段階へ進行することができる。そうではなければ、もし読出し動作が成功すれば、流れはパターンカウントレジスターがアップデートされる３２７０段階へ流れ得る。
【０１５５】
３３７５段階で、パターンの数字が１ｅＮに至ったか否かが判断され得る。例えば、Ｎの値は１５であり得る。例えば、全体の読出しサイクルはＮ×Ｋであり得る。もし、“いいえ”であると判断されれば、流れはセル位置及び読出しエラーカウントレジスターが読み出される３３８５段階へ進行し、その後、流れは書込み−検証シークェンステスティング（ｗｒｉｔｅ−ｖｅｒｉｆｙ  ｓｅｑｕｅｎｃｅ  ｔｅｓｔｉｎｇ）をする３３４５段階へ戻られることができる。例えば、結果は予め割当されたＤＱピン（ｐｒｅ−ａｓｓｉｇｎｅｄ  ＤＱ  ｐｉｎ）を通じて順次的に、同時に、又はそれらの組合で読み出され得る。そうではなければ、もし、パターンの数字が１ｅＮより少ないことを意味する“はい”であると判断されれば、流れは最後アドレスに至ったか否かを判断する３３８０段階へ進行することができる。もし、“はい”であると判断されれば、流れは３３９０段階へ進行し、１ｅ−（Ｎ＋Ｋ）以上のＲＥＲを有するビットの数字（即ち、フェイルされたビットの数字を読み出す）及びそれらの連関されたアドレスに至れば、その後、テストは終了され得る。先に説明されたように、例えば、結果は予め割当されたＤＱピン（ｐｒｅ−ａｓｓｉｇｎｅｄ  ＤＱ  ｐｉｎ）を通じて順次的に、同時に、又はそれらの組合で読み出され得る。そうではなければ、もし、最後のアドレスに至らなかったことを意味する“いいえ”であると判断されれば、流れはエラーカウンターがリセットされる３２２５段階へ進行し、そして次のアドレス及びデータが生成され、及び／又はアップデートされる３３３０段階へ進行し、テストは続けることができる。
【０１５６】
図３４は本発明の実施形態によるビットエラー率自己内装テスト（ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ  ｔｅｓｔ）の段階を示すフローチャート３４０５である。流れはテストモードに進入する３４１０段階で開始し、データ“０”又は“１”のためのＷＥＲテストの中でいずれか１つが初期化されるか、又はデータ“０”又は“１”のためのＲＥＲテストの中でいずれか１つが初期化されることができる。流れは書込み及び読出しパルス幅がセッティングされる３４１５段階へ進行することができる。３４２０段階で、電圧範囲及び段階がセッティングされ得る。言い換えれば、読出し／書込み電圧範囲及び電圧段階のためのレジスターが設定（ｃｏｎｆｉｇｕｒｅ）されることができる。３４２３５段階で、開始電圧及び方向がセッティングされ得る。例えば、開始電圧及び増加（ｉｎｃｒｅｍｅｎｔ）又は減少フラッグ（ｄｅｃｒｅｍｅｎｔ  ｆｌａｇ）が設定され得る。３４３０段階で、テストが開始され得る。３４３５段階で、ＷＥＲ及び／又はＲＥＲテスト段階が図３２及び３３で説明されたように実行され得る。例えば、３４４０段階で結果は予め割当されたＤＱピン（ｐｒｅ−ａｓｓｉｇｎｅｄ  ＤＱ  ｐｉｎ）を通じて順次的に、同時に、又はそれらの組合で読み出され得る。３４４５段階で、完全な電圧範囲がテストされたか、又は完全なパルス幅の範囲がテストされたか否かに対して判断され得る。もし、“はい”であると判断されれば、テストは完成される。そうではなければ、もし電圧範囲内の追加的な電圧が未だテストされないことを意味するか、又は追加的なパルス幅が未だテストされないことを意味する“いいえ”であると判断されれば、流れはテスト電圧が次のプログラムされた電圧レベルにセッティングされるか、又はパルス幅が次のプログラムされたパルス幅にセッティングされる３４５０段階へ進行することができる。その後、流れは追加的なＷＥＲ及び／又はＲＥＲテスティングを続けるか、又は反複するための３４３５段階へ戻られることができる。
【０１５７】
所定の実施形態で、ＷＥＲデータはスイッチングされない確率（ｐｒｏｂａｂｉｌｉｔｙ  ｏｆ  ｎｏｔ  ｓｗｉｔｃｈｉｎｇ）（１／ｐ）対書込み電圧（又は１／ｐ対書込みパルス幅）としてフローティング（ｐｌｏｔ）されることができる（ｐはスイッチング確率、図示せず）。エラーカウントは以前のエラーカウントに関わらずに各々の電圧又はパルス幅で行われることができる。書込みエラー率は全体の有効書込み試図回数（ｔｏｔａｌ  ｖａｌｉｄ  ｗｒｉｔｅ  ａｔｔｅｍｐｔｓ）に分けられた書込みエラーカウントと同一であり得る。この場合、有効でない書込み試図はリセットがフェイルされた場合であり得る。リセットフェイルは１ビットがスタック（ｓｔｕｃｋ）されるか、又は２バックホッピング（ｂａｃｋ−ｈｏｐｐｉｎｇ）が発生したことを意味することができる。例えば、ＷＥＲ“０”が実行される場合、“１”は初めて記録され（即ち、リセット動作）、その後、検証され（即ち、“１”を読み出すことが予想され）、その後、“０”が記録され、そして“０”が読み出されることが予想され得る。もし、リセットがフェイルになれば、“０”は“１”が予想されるところで読み出され得る。リセットがフェイルされたサイクルはＷＥＲ計算から排除され得る。もし、ビットの初期状態が“０”であれば、それはスイッチしないことを（又は“０”にスタックされることを）意味することができる。もし、ビットの初期状態が“１”であれば、それはたとえ“１”が記録されても、“０”にスイッチングされることを意味することができる。これをほとんど高い書込み電圧で発生できるバックホッピング（ｂａｃｋ−ｈｏｐｐｉｎｇ）であると称される。その上に、バックホッピングはリセット及び書込みサイクルが同時にフェイルされた時に発生したことを推論することができる。ＲＥＲの場合は、たとえスイッチング確率対電圧又はパルス幅としてフローティングされるＲＥＲデータにおいて、ある程度差異があったとしても類似であり得る。本発明の実施形態はすべての未加工データ（ｒａｗ  ｄａｔａ）がテスター又はマイクロコントローラで読み出されるように許容する。エンジニア又は技術者が分析するデータはいずれのデータが使用されるかを決定することができる。
【０１５８】
図３５は本発明の実施形態にしたがって、データ“１”ＷＥＲ自己内装テスト（ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ  ｔｅｓｔ）の波形を示すタイミング図３５０５である。示したように、読出し命令は書込み命令に続け、その順序が反複され得る。示したように、ＩＯｘが低い状態である時、ビットライン（ＢＬｘ）は３５１０で相対的に高い電圧レベルにあり、ＷＲ０（即ち、“０”）が記録されていることを分かる。ＢＬｘは３５２５で相対的に低い電圧レベルにあり、データは３５１５で読み出されることを分かる。３５２０で、ソースラインＳＬｘは相対的に高い電圧レベルにあり、ＷＲ１（即ち、“１”）は記録されていることを分かる。その後、ＢＬｘは３５３５で相対的に低い電圧レベルにあり、データは３５３０で読み出されることを分かる。
【０１５９】
たとえ図示されなかったとしても、データ“１”ＲＥＲ自己内装テストは初期書込みの後の状態にある初期の差異（ｐｒｉｍａｒｙ  ｄｉｆｆｅｒｅｎｃｅ）と類似であり、読出し動作（例えば、３５２５、３５３５での）は複数回（例えば、１０００回、１００００回）反複され得る。他のパターンがテストされることができる。例えば、各々のパターンは１００００回のサイクルの間にテストされることができる。最後のサイクルの後に、データがディスターブ（ｄｉｓｔｕｒｂ）されたか否かを判断するためにメモリセルでのデータ値が評価され得る。例えば、そのようなテストは長い間に実行され、結果を検討し分析するためにチェックされ得る。
【０１６０】
図３６は本発明の実施形態にしたがって、データ“０”ＷＥＲ自己内装テスト（ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ  ｔｅｓｔ）の波形を示すタイミング図３５０５である。示したように、読出し命令は書込み命令に続け、その順序が反複され得る。示したように、ＩＯｘが高い状態である時、ソースライン（ＳＬｘ）は３６１０で相対的に高い電圧レベルにあり、ＷＲ１（即ち、“１”）が記録されていることを分かる。ＢＬｘは３６２５で相対的に低い電圧レベルにあり、データは３６１５で読み出されることを分かる。３６２０で、ビットラインＢＬｘは相対的に高い電圧レベルにあり、ＷＲ０（即ち、“０”）が記録されていることを分かる。その後、ＢＬｘは３６３５で相対的に低い電圧レベルにあり、データは３６３０で読み出されることを分かる。
【０１６１】
たとえ図示されなかったとしても、データ“０”ＲＥＲ自己内装テストは初期書込みの後の状態にある初期の差異（ｐｒｉｍａｒｙ  ｄｉｆｆｅｒｅｎｃｅ）と類似であり、読出し動作（例えば、３６２５、３６３５での）は複数回（例えば、１０００回、１００００回）反複され得る。他のパターンがテストされることができる。例えば、各々のパターンは１００００回のサイクルの間にテストされることができる。最後のサイクルの後に、データがディスターブ（ｄｉｓｔｕｒｂ）されたか否かを判断するためにメモリセルでのデータ値が評価されることができる。例えば、そのようなテストは長い間に実行され、結果を検討し分析するためにチェックされ得る。
【０１６２】
図３７は本発明の実施形態によるビットエラー率自己内装テストを実行する段階を示すフローチャート３７０５である。流れはＷＥＲテストが実行されるか否かが判断される３７１０段階で開始することができる。もし、“はい”であると判断されれば、流れはＷＥＲテスト結果が分析される３７１５段階へ進行することができる。その後、電圧レベル及び／又はパルス幅はアドレス位置のために３７２０段階で調整され得る。他の実施形態で、電圧レベル及び／又はパルス幅はアドレスセグメント（ａｄｄｒｅｓｓ  ｓｅｇｍｅｎｔ）のために３７２５段階で調整され得る。その他の実施形態で、電圧レベル及び／又はパルス幅は全体のチップのために３７３０段階で調整され得る。
【０１６３】
そうではなければ、もし、ＷＥＲテストが未だ実行されなかったことを意味する“いいえ”であると判断されれば、流れはＲＥＲテストが実行されたか否かが判断される３７３５段階へ進行することができる。もし、“いいえ”であると判断されれば、流れはさらに進んだ決定及び処理のために３７１０段階へ戻られる。そうではなければ、もし、“はい”であると判断されれば、流れはＲＥＲテスト結果が分析される３７４０段階へ進行することができる。その後、電圧レベル及び／又はパルス幅はアドレス位置のために３７４５段階で調整され得る。他の実施形態で、電圧レベル及び／又はパルス幅はアドレスセグメントのために３７５０段階で調整され得る。その他の実施形態で、電圧レベル及び／又はパルス幅は全体のチップのために３７５５段階で調整され得る。ＷＥＲ又はＲＥＲデータを分析することは適切な分析的なソフトウェアプログラム（ａｐｐｒｏｐｒｉａｔｅ  ａｎａｌｙｔｉｃａｌ  ｓｏｆｔｗａｒｅ  ｐｒｏｇｒａｍ）を駆動する充分なプロセシングパワーを必要とすることがあり得る。分析オフチップ（ａｎａｌｙｓｉｓ  ｏｆｆ  ｃｈｉｐ）を実行することがさらに効率的であり得る。そのようなオフチップ分析（ｏｆｆ  ｃｈｉｐ  ａｎａｌｙｓｉｓ）は（ＳｉＰの場合に）メモリに連結されたこのような能力を備えたＳｏＣで行われるか、又はテスターコンピューター（例えば、ＰＣ）で行われ得る。例えば、分析の結果は３７２０、３７２５、３７３０、３７４５、３７５０、及び３７５５段階を実行するのに使用され得る。その上に、メモリチップはそのような内装特性（ｆｅａｔｕｒｅｓ  ｂｕｉｌｔ−ｉｎ）を有するように設計され得る。
【０１６４】
本明細書で図示されたか、又は説明された流れ図での構成要素及び判断は説明されたような特定な順に実行される必要はなく、むしろそのような構成要素及び判断は他の時間に又は他の順序に実行されることができることと理解されなければならない。
【０１６５】
図３８は本発明の実施形態によるビットエラー率自己内装テスト発生器及び制御ロジック３８３０を含むシステム３８００を示す図面である。ＢＥＲ制御ロジック３８３０はシステムバス３８０５に電気的に連結され得る。コンピューティングシステム３８００はクロック（ｃｌｏｃｋ）３８１０、ランダムアクセスメモリ（ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ；ＲＡＭ）、フラッシュメモリ（ｆｌａｓｈ  ｍｅｍｏｒｙ）、又はＭＴＴメモリ３８１５、スマートメモリコントローラ（ｓｍａｒｔ  ｍｅｍｏｒｙ  ｃｏｎｔｒｏｌｌｅｒ）３８４５、ユーザーインターフェイス（ｕｓｅｒ  ｉｎｔｅｒｆａｃｅ）３８２０、ベースバンドチップセット（ｂａｓｅｂａｎｄ  ｃｈｉｐｓｅｔ）のようなモデム（ｍｏｄｅｍ）３８２５、及び／又は自動検査機器（ａｕｔｏｍａｔｅｄ  ｔｅｓｔ  ｅｑｕｉｐｍｅｎｔ；ＡＴＥ）３８３５を包含でき、その中でいずれのことであるか、又はすべてのことはシステムバス３８０５で電気的に連結され得る。
【０１６６】
もし、コンピューティングシステム３８００がモバイル装置であれば、それはコンピューティングシステム３８００に電源を供給するバッテリー３８４０をさらに包含することができる。たとえ図３８に図示されなかったとしても、コンピューティングシステム３８００はアプリケーションチップセット（ａｐｐｌｉｃａｔｉｏｎ  ｃｈｉｐｓｅｔ）、カメライメージセンサー（ｃａｍｅｒａ  ｉｍａｇｅ  ｓｅｎｓｏｒ；ＣＩＳ）、モバイルＤＲＡＭ（ｍｏｂｉｌｅ  ＤＲＡＭ）、及びそのようなものをさらに包含することができる。スマートメモリコントローラ３８４５及びメモリ３８１５はデータを格納するための不揮発性メモリを使用するソリッドステートディスク／ドライブ（ｓｏｌｉｄ  ｓｔａｔｅ  ｄｒｉｖｅ／ｄｉｓｋ；ＳＳＤ）を包含することができる。
【０１６７】
例示的な実施形態で、コンピューティングシステム３８００はコンピューター、ポータブルコンピューター（ｐｏｒｔａｂｌｅ  ｃｏｍｐｕｔｅｒ）、ウルトラモバイルＰＣ（ｕｌｔｒａ  ｍｏｂｉｌｅ  ＰＣ；ＵＭＰＣ）、ワークステーション（ｗｏｒｋｓｔａｔｉｏｎ）、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線フォン（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）、ｅブック（ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ  ｍｕｌｔｉｍｅｄｉａ  ｐｌａｙｅｒ）、デジタルカメラ（ｄｉｇｉｔａｌ  ｃａｍｅｒａ）、デジタルオーディオレコーダー／プレーヤー（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｒｅｃｏｒｄｅｒ／ｐｌａｙｅｒ）、デジタルピクチャ／ビデオレコーダー／プレーヤー（ｄｉｇｉｔａｌ  ｐｉｃｔｕｒｅ／ｖｉｄｅｏ  ｒｅｃｏｒｄｅｒ／ｐｌａｙｅｒ）、ポータブルゲームマシン（ｐｏｒｔａｂｌｅ  ｇａｍｅ  ｍａｃｈｉｎｅ）、ナビゲーションシステム（ｎａｖｉｇａｔｉｏｎ  ｓｙｓｔｅｍ）、ブラックボックス（ｂｌａｃｋ  ｂｏｘ）、３−Ｄテレビジョン（３−ｄｉｍｅｎｓｉｏｎａｌ  ｔｅｌｅｖｉｓｉｏｎ）、無線環境で情報を送受信できる装置、溝ネットワークを含む多様な電子装置の中で１つ、コンピューターネットワークを含む多様な電子装置の中で１つ、テレマティクス（ｔｅｌｅｍａｔｉｃｓ）ネットワークを含む多様な電子装置の中で１つ、ＲＦＩＤ、又はコンピューティングシステムを含む多様な電子装置の中で１つとして使用されることができる。
【０１６８】
以下の説明は本発明の内容が適用された適当なマシン（ｍａｃｈｉｎｅ  ｏｒ  ｍａｃｈｉｎｅｓ）の簡単であり、一般的な説明を提供するためのことである。一般的に、マシンはプロセッサー（ｐｒｏｃｅｓｓｏｒｓ）、メモリ（ｍｅｍｏｒｙ）、例えば、ランダムアクセスメモリ（ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ；ＲＡＭ）、リードオンリメモリ（ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ；ＲＯＭ）、又は他の状態保存媒体（ｓｔａｔｅ  ｐｒｅｓｅｒｖｉｎｇ  ｍｅｄｉｕｍ）、格納装置（ｓｔｏｒａｇｅ  ｄｅｖｉｃｅｓ）、ビデオインターフェイス（ｖｉｄｅｏ  ｉｎｔｅｒｆａｃｅ）、及び入／出力インターフェイスポート（ｉｎｐｕｔ／ｏｕｔｐｕｔ  ｉｎｔｅｒｆａｃｅ  ｐｏｒｔｓ）に連結されたシステムバスを包含することができる。このマシンは少なくとも部分的に他の装置、仮想現実（ｖｉｒｔｕａｌ  ｒｅａｌｉｔｙ；ＶＲ）環境、バイオメトリックフィードバック（ｂｉｏｍｅｔｒｉｃ  ｆｅｅｄｂａｃｋ）、又は他の入力信号との相互作用から受信された指示によってのみならず、キーボード、マウス等のような入力一般的な入力装置からの入力によって制御され得る。ここで使用されたような“マシン（ｍａｃｈｉｎｅ）”という用語は広くには単一のマシン（ｓｉｎｇｌｅ  ｍａｃｈｉｎｅ）、仮想マシン（ｖｉｒｔｕａｌ  ｍａｃｈｉｎｅ）、又はマシン、仮想マシン又は共に動作する装置と通信することができるように連結されたシステムを含むことと意図され得る。例示的なマシンは個人用又は共用運送手段（例えば、自動車、汽車、タクシー等）と運送装置（ｔｒａｎｓｐｏｒｔａｔｉｏｎ  ｄｅｖｉｃｅｓ）のみならず、パーソナルコンピューター（ｐｅｒｓｏｎａｌｃｏｍｐｕｔｅｒｓ）、ワークステーション（ｗｏｒｋｓｔａｔｉｏｎｓ）、サーバー（ｓｅｒｖｅｒｓ）、ポータブルコンピューター（ｐｏｒｔａｂｌｅ  ｃｏｍｐｕｔｅｒｓ）、ハンドヘルド装置（ｈａｎｄｈｅｌｄ  ｄｅｖｉｃｅｓ）、電話機（ｔｅｌｅｐｈｏｎｅｓ）、タブレット（ｔａｂｌｅｔｓ）のようなコンピューティング装置を包含することができる。
【０１６９】
マシンはプログラム可能である又はプログラムできないロジック装置又はアレイ（ｐｒｏｇｒａｍｍａｂｌｅ  ｏｒ  ｎｏｎ−ｐｒｏｇｒａｍｍａｂｌｅ  ｌｏｇｉｃ  ｄｅｖｉｃｅｓ  ｏｒ  ａｒｒａｙｓ）、応用注文形集積回路（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ；ＡＳＩＣｓ）、埋め込み型コンピューター（ｅｍｂｅｄｄｅｄ  ｃｏｍｐｕｔｅｒｓ）、スマトカード（ｓｍａｒｔ  ｃａｒｄｓ）、及びそれと類似なもののような埋め込みコントローラ（ｅｍｂｅｄｄｅｄ  ｃｏｎｔｒｏｌｌｅｒｓ）を包含することができる。マシンはネットワークインターフェイス、モデム、又は他の通信可能である連結手段を通じて１つ又はそれ以上の遠隔マシンとして１つ又はそれ以上の連結を使用することができる。マシンはイントラネット（ｉｎｔｒａｎｅｔ）、インターネット（ｉｎｔｅｒｎｅｔ）、ローカル領域ネットワーク（ｌｏｃａｌ  ａｒｅａ  ｎｅｔｗｏｒｋｓ）、広域ネットワーク（ｗｉｄｅ  ａｒｅａ  ｎｅｔｗｏｒｋｓ）等のような物理的及び／又はロジカルネットワーク（ｌｏｇｉｃａｌ  ｎｅｔｗｏｒｋ）の方法によって連結され得る。本技術分野での通常を知識を有する者はネットワーク通信がＲＦ（ｒａｄｉｏ  ｆｒｅｑｕｅｎｃｙ）、衛星（ｓａｔｅｌｌｉｔｅ）、マイクロウェーブ（ｍｉｃｒｏｗａｖｅ）、ＩＥＥＥ（Ｉｎｓｔｉｔｕｔｅ  ｏｆ  Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｅｎｇｉｎｅｅｒｓ）５４５．１１、ブルートゥース（Ｂｌｕｅｔｏｏｔｈ（登録商標））、本発明の光（ｏｐｔｉｃａｌ）赤外線（ｉｎｆｒａｒｅｄ）ケーブル（ｃａｂｌｅ）レーザー（ｌａｓｅｒ）等を包含する多様な有線及び／又は無線の近距離及び長距離キャリヤー（ｓｈｏｒｔ  ｒａｎｇｅ  ｏｒ  ｌｏｎｇ  ｒａｎｇｅ  ｃａｒｒｉｅｒｓ）プロトコル（ｐｒｏｔｏｃｏｌｓ）を利用することができることを分かる。
【０１７０】
本発明の実施形態は作業を実行するか、或いは要約データタイプ又はローレベルハードウェアコンテキスト（ｌｏｗ−ｌｅｖｅｌ  ｈａｒｄｗａｒｅ  ｃｏｎｔｅｘｔｓ）を定義するマシンでの結果によってアクセスされる関数、手続、データ構造、アプリケーションプログラム、等を含む関連されたデータを参照して説明され得る。例えば、関連されたデータは揮発性及び／又は不揮発性メモリ（例えば、ＲＡＭ、ＲＯＭ、等）又は他の格納装置に格納されることができ、それらの関連された格納媒体はハード−ドライブ（ｈａｒｄ−ｄｒｉｖｅｓ）、フロッピー（登録商標）ディスク（ｆｌｏｐｐｙ−ｄｉｓｋｓ）、光学格納媒体（ｏｐｔｉｃａｌ  ｓｔｏｒａｇｅ）、テープ（ｔａｐｅｓ）、フラッシュメモリ（ｆｌａｓｈ  ｍｅｍｏｒｙ）、メモリスティック（ｍｅｍｏｒｙ  ｓｔｉｃｋｓ）、デジタルビデオディスク（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｄｉｓｋｓ）、バイオロジカル格納媒体（ｂｉｏｌｏｇｉｃａｌ  ｓｔｏｒａｇｅ）等を包含することができる。関連されたデータはパケット（ｐａｃｋｅｔｓ）、シリアルデータ（ｓｅｒｉａｌ  ｄａｔａ）、パラレルデータｐａｒａｌｌｅｌ  ｄａｔａ）、伝播された信号（ｐｒｏｐａｇａｔｅｄ  ｓｉｇｎａｌｓ）の形態に、物理的な及び／又は論理的ネットワークを含む伝送環境を通じて伝達され得り、圧縮された又は暗号化された形態に使用され得る。関連されたデータは劣悪な環境（ｄｉｓｔｒｉｂｕｔｅｄ  ｅｎｖｉｒｏｎｍｅｎｔ）で使用され得り、マシンアクセスのために局部的に及び／又は遠隔に格納され得る。
【０１７１】
説明された実施形態を参照して本発明の原理が説明されたが、説明された実施形態はそのような原理を逸脱しなく、変形され得り、何らかの望ましい方法で組合され得る。そして、たとえ先に説明されたことが特定な実施形態に焦点が当てられているが、他の構成が考慮されることができる。特に、“本発明の実施形態による”のような表現とこれと類似なことが本明細書で使用されたとしても、これらは一般的に実施形態の可能性を言及するために意図されたことであり、特定な実施形態の構成に本発明を限定するように意図されたことではない。ここで、使用されたように、これらの用語は他の実施形態に組合可能である同一又は他の実施形態を意味することができる。
【０１７２】
発明の実施形態は１つ又はそれ以上のプロセッサーによって実行可能である命令を含む一時的でないマシン可読な媒体（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ  ｍａｃｈｉｎｅ−ｒｅａｄａｂｌｅ  ｍｅｄｉｕｍ）を包含でき、命令は本明細書で説明されたような発明の構成要素を実行するための命令を包含することができる。
【０１７３】
本発明の思想は先に説明された要約で説明された特定な実施形態によって制限されなく、本発明の思想を利用する実施形態は本発明が属する技術分野で通常の知識を有する者に容易に理解され得る。これら、そして他の実施形態の詳細な事項は発明の詳細な説明及び図面に包含される。
【０１７４】
先に説明された実施形態はそれに本発明を限定することとして理解されてはならない。たとえ少ない実施形態が説明されたとしても、本発明の思想を利用する実施形態は本発明が属する技術分野で通常の知識を有する者は、多い変形が開示されたことの説示（ｎｏｖｅｌ  ｔｅａｃｈｉｎｇ）及び利益を排除しなく、これらの実施形態で可能であることを分かる。したがって、すべてのそのような変形例は請求項で定義されることのような発明の思想の範囲内に含まれることと意図される。
【符号の説明】
【０１７５】
１００・・・メモリシステム
１０２・・・メモリアレイ
１１０・・・ローデコーダー
１２０・・・カラムデコーダー
１３２・・・アドレスバッファ及びラッチ
１３４・・・プリデコーダー
１４０・・・制御ロジック
１５０・・・感知及び書込みドライバー
１６０・・・隠された読出し比較領域
１７０・・・書込みエラーアドレスタグ
１８２・・・入力バッファデータインラッチ
１８４・・・データアウトラッチ出力バッファ
１９０・・・スマートメモリコントローラ
１９１・・・コントローラ
１９２・・・コンフィギュレータ
１９３・・・電源管理者
１９４・・・メモリバス
１９５・・・ＮＶＭプログラムメモリ
１９６・・・フェイルアドレス
１９７・・・エラータイプ
【図１Ａ】
2014110073.tif 000003
【図１Ｂ】
2014110073.tif 000004
【図１Ｃ】
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【図１Ｄ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４】
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【図２５Ａ】
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【図２５Ｂ】
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【図２６Ａ】
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【図２６Ｂ】
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【図２７】
2014110073.tif 000046
【図２８Ａ】
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【図２８Ｂ】
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【図２９】
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【図３０】
2014110073.tif 000050
【図３１Ａ】
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【図３１Ｂ】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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