(57)【要約】      （修正有）【課題】高い信頼性を有する配線板の提供。【解決手段】配線板１００は、最上のインダクタパターン４３ａを含む積層インダクタＬ１を有する積層インダクタ形成部Ａ１と、積層インダクタ形成部Ａ１上に第２絶縁層２１ａを介して形成されているプレーン導体Ａ２を有する。配線板１００は、さらに、積層インダクタ形成部Ａ１内の第１絶縁層１１ｂと、最下のインダクタパターン４３ｂ下に形成されている第２絶縁層２１ｂと、第２絶縁層２１ｂ下に形成されているプレーン導体Ａ３と、を有する。最上のインダクタパターン４３ａと、プレーン導体Ａ２とは、１００μｍ以上離れている。【選択図】図１
2014232837.tif 000002
【特許請求の範囲】
【請求項１】
最上の第１絶縁層と、最下の第１絶縁層と、前記最上の第１絶縁層と前記最下の第１絶縁層との間に形成されている中間の第１絶縁層と、前記最上の第１絶縁層上に形成されている最上のインダクタパターンと、前記最下の第１絶縁層下に形成されている最下のインダクタパターンと、前記最上の第１絶縁層と前記中間の第１絶縁層との間に形成されている上側のインダクタパターンと、前記最下の第１絶縁層と前記中間の第１絶縁層との間に形成されている下側のインダクタパターンと、前記最上の第１絶縁層を貫通し、前記最上のインダクタパターンと前記上側のインダクタパターンを接続している最上の第１ビア導体と、前記中間の第１絶縁層を貫通し、前記上側のインダクタパターンと前記下側のインダクタパターンとを接続している中間の第１ビア導体と、前記最下の第１絶縁層を貫通し、前記最下のインダクタパターンと前記下側のインダクタパターンとを接続している最下の第１ビア導体と、を有する積層インダクタ形成部と、
前記積層インダクタ形成部内の前記最上の第１絶縁層上と、前記最上のインダクタパターン上と、に形成されている上側の第２絶縁層と、
前記上側の第２絶縁層を介して前記最上のインダクタパターン上に形成されている上側のプレーン導体と、
を備える配線板であって、
前記最上のインダクタパターンと、前記上側のプレーン導体は、１００μｍ以上離れている。
【請求項２】
請求項１に記載の配線板であって、さらに、
前記積層インダクタ形成部内の前記最下の第１絶縁層と、前記最下のインダクタパターン下に形成されている下側の第２絶縁層と、
前記下側の第２絶縁層下に形成されている下側のプレーン導体と、
を備え、
前記最下のインダクタパターンと、前記下側のプレーン導体とは、１００μｍ以上離れている。
【請求項３】
請求項１に記載の配線板であって、さらに、
前記上側の第２絶縁層に形成されている上側の第２ビア導体を有し、前記最上のインダクタパターンと、前記上側のプレーン導体は、前記上側の第２ビア導体で接続されている。
【請求項４】
請求項１乃至３のいずれか１項に記載の配線板であって、
前記第１絶縁層、及び前記第２絶縁層はいずれも補強材を含む。
【請求項５】
請求項１に記載の配線板であって、
前記プレーン導体は、メッシュホールを有する。
【請求項６】
請求項１に記載の配線板であって、さらに、前記上側の第２絶縁層上と前記プレーン導体上に、第３絶縁層と第３導体層を有する上側のビルドアップ層を有し、前記インダクタパターンの厚みは、前記第３導体層の厚みよりも厚い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線板に関する。
【背景技術】
【０００２】
携帯電話やノートパソコンに代表される携帯用電子機器には、駆動電圧が低く消費電力が小さな低電圧型のマイクロプロセッサが用いられる。低電圧型のマイクロプロセッサを用いることで、電子機器からの発熱が抑えられ、低容量のバッテリーで電子機器を長時間駆動可能にしている。
【０００３】
電源とマイクロプロセッサとの間の配線距離が長い場合、比較的低周波数で配線のインピーダンスが上昇し、電源の供給障害が生じることがある。このため、配線のインピーダンスの上昇を抑制するための技術が種々提案されている。
【０００４】
このような技術の一例が特許文献１である。
【０００５】
上記特許文献１は、異なる層に形成された導体パターンを電気的に接続することで、配線板に積層インダクタを形成することを開示している。この技術を用いることで、インピーダンスの上昇を抑制することが可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１６５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、そのような積層インダクタにおいては、コア基板１０の両面側に形成されているプレーン導体によって、積層インダクタから発生する磁束（磁力線）が阻害される。そして、プレーン導体に渦電流が発生すること等により、積層インダクタに所望のインダクタ特性（インダクタンス、Ｑ値）が得られないことがある。
【０００８】
本発明の目的は、積層インダクタを有する配線板において、所望のインダクタ特性（インダクタンス、Ｑ値）を得ることにある。
【課題を解決するための手段】
【０００９】
本発明の観点に係る配線板は、
最上の第１絶縁層と、最下の第１絶縁層と、前記最上の第１絶縁層と前記最下の第１絶縁層との間に形成されている中間の第１絶縁層と、前記最上の第１絶縁層上に形成されている最上のインダクタパターンと、前記最下の第１絶縁層下に形成されている最下のインダクタパターンと、前記最上の第１絶縁層と前記中間の第１絶縁層との間に形成されている上側のインダクタパターンと、前記最下の第１絶縁層と前記中間の第１絶縁層との間に形成されている下側のインダクタパターンと、前記最上の第１絶縁層を貫通し、前記最上のインダクタパターンと前記上側のインダクタパターンを接続している最上の第１ビア導体と、前記中間の第１絶縁層を貫通し、前記上側のインダクタパターンと前記下側のインダクタパターンとを接続している中間の第１ビア導体と、前記最下の第１絶縁層を貫通し、前記最下のインダクタパターンと前記下側のインダクタパターンとを接続している最下の第１ビア導体と、を有する積層インダクタ形成部と、
前記積層インダクタ形成部内の前記最上の第１絶縁層上と、前記最上のインダクタパターン上と、に形成されている上側の第２絶縁層と、
前記上側の第２絶縁層を介して前記最上のインダクタパターン上に形成されている上側のプレーン導体と、
を備える。
そして、前記最上のインダクタパターンと、前記上側のプレーン導体は、１００μｍ以上離れている。
【発明の効果】
【００１０】
本発明によれば、積層インダクタを有する配線板において、所望のインダクタ特性（インダクタンス、Ｑ値）を得ることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る配線板の断面図。
【図２】実施形態に係る積層インダクタを形成しているパターンを示す図。
【図３】実施形態に係る配線板の一部を示す断面図。
【図４Ａ】実施形態に係る、直線状に積層されているビア導体の一例を示す図。
【図４Ｂ】実施形態に係るプレーン導体の一例を示す平面図。
【図４Ｃ】参考例に係る、オフセットして積層されているビア導体を示す図。
【図４Ｄ】参考例に係る、ビア導体のランドを示す平面図。
【図５Ａ】本発明の実施形態に係る配線板の製造方法を説明する断面図。
【図５Ｂ】実施形態に係る配線板の製造方法を説明する断面図。
【図５Ｃ】実施形態に係る配線板の製造方法を説明する断面図。
【図５Ｄ】実施形態に係る配線板の製造方法を説明する断面図。
【図５Ｅ】実施形態に係る配線板の製造方法を説明する断面図。
【図５Ｆ】実施形態に係る配線板の製造方法を説明する断面図。
【図５Ｇ】実施形態に係る配線板の製造方法を説明する断面図。
【図５Ｈ】実施形態に係る配線板の製造方法を説明する断面図。
【図５Ｉ】実施形態に係る配線板の製造方法を説明する断面図。
【図５Ｊ】実施形態に係る配線板の製造方法を説明する断面図。
【図５Ｋ】実施形態に係る配線板の製造方法を説明する断面図。
【図５Ｌ】実施形態に係る配線板の製造方法を説明する断面図。
【図５Ｍ】実施形態に係る配線板の製造方法を説明する断面図。
【図５Ｎ】実施形態に係る配線板の製造方法を説明する断面図。
【図６Ａ】凹反りの配線板にＩＣチップが搭載されている状態を示す断面図。
【図６Ｂ】凸反りの配線板にＩＣチップが搭載されている状態を示す断面図。
【図７】スタックビア構造を詳細に示す図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態に係る配線板及びその製造方法が、図面を参照しつつ詳細に説明される。なお、図中、矢印Ｚ１、Ｚ２は、それぞれ配線板の主面（表裏面）の法線方向に相当する配線板の積層方向（又は配線板の厚み方向）を指す。一方、矢印Ｘ１、Ｘ２及びＹ１、Ｙ２は、それぞれ積層方向に直交する方向（又は基板を構成する各層の表面に平行な方向）を指す。配線板の主面は、Ｘ−Ｙ平面となる。また、配線板の側面は、Ｘ−Ｚ平面又はＹ−Ｚ平面となる。
【００１３】
以下の実施形態において、導体層は、一乃至複数の導体パターンで構成される層である。導体層は、電気回路を構成する導体パターン、例えば配線（グランドも含む）、パッド、又はランド等を含む場合もあれば、電気回路を構成しない面状の導体パターン等を含む場合もある。
【００１４】
開口内に形成される導体のうち、ビアホール内に形成される導体はビア導体であり、スルーホール内に形成される導体はスルーホール導体であり、開口に充填されている導体はフィルドビアである。
【００１５】
ランドは、孔（ビアホール又はスルーホール等）の上又は縁部に形成される導体であり、少なくとも一部が孔内の導体（ビア導体又はスルーホール導体等）と一体的に形成される。
【００１６】
スタックとは、ビア導体が、その下層に形成されているビア導体のランド上に形成されていることをいう。すなわち、ビア導体の底面が、その下層のビア導体のランドからはみ出さなければ、上層のビア導体が下層のビア導体にスタックされていることになる。
【００１７】
層間材（絶縁層）の樹脂材料には、例えば、層間絶縁層用樹脂フィルム（味の素（株）製：商品名；ＡＢＦ−４５ＳＨ）が使用される。
【００１８】
本実施形態に係る配線板１００は、例えば図１に示されるような多層プリント配線板であり、詳しくは、コア基板１０を有するビルドアップ多層配線板である。
【００１９】
図１に示されるように、配線板１００上には、第１半導体素子としてのＩＣチップ５０が実装されている。図１に示されるように、配線板１００は、マザーボード６０上に実装される。配線板１００と、ＩＣチップ５０との間は、アンダーフィル樹脂７０で封止されている。
【００２０】
配線板１００は、その厚み方向（Ｚ１−Ｚ２方向）の略中央にコア基板１０を有している。そして、コア基板１０は、第１主面Ｆ１（Ｚ１側）及びその反対側の第２主面Ｆ２（Ｚ２側）を有する。
コア基板１０は、表面Ｆと、表面Ｆと反対側の裏面Ｓを有する第１絶縁層（中間の第１絶縁層）１１と、第１絶縁層１１の表面Ｆ上に形成されている上側のインダクタパターン４２ａを含む上側の第１導体層と、第１絶縁層１１の裏面Ｓに形成されている下側のインダクタパターン４２ｂを含む下側の第１導体層と、第１絶縁層１１の表面Ｆと、上側の第１導体層上に形成されている最上の第１絶縁層１１ａと、第１絶縁層１１の裏面と下側の第１導体層下に形成されている最下の第１絶縁層１１ｂと、最上の第１絶縁層１１ａ上に形成されている最上のインダクタパターン４３ａを含む最上の第１導体層と、最下の第１絶縁層１１ｂ下に形成されている最下のインダクタパターン４３ｂを含む最下の第１導体層と、第１絶縁層１１に形成されており、上側の第１導体層と下側の第１導体層とを接続している第１ビア導体（中間の第１ビア導体）３１と、最上の第１絶縁層１１ａに形成されており、最上の第１導体層と上側の第１導体層とを接続している最上の第１ビア導体３２ａと、最下の第１絶縁層１１ｂに形成されており、最下の第１導体層と下側の第１導体層を接続している最下の第１ビア導体３２ｂと、で形成されている積層インダクタ形成部Ａ１を有する。
【００２１】
コア基板１０は、さらに、最上の第１絶縁層１１ａと最上の第１導体層上に形成されている上側の第２絶縁層２１ａと、上側の第２絶縁層２１ａ上に形成されている上側の第２導体層４４ａと、を有する。上側の第２導体層４４ａは上側のプレーン導体Ａ２を有する。上側のプレーン導体Ａ２は上側の第２絶縁層２１ａを介して最上のインダクタパターン上に形成されている。図３に示されるように、上側のプレーン導体Ａ２は、最上のインダクタパターン４３ａの直上に形成されている。そして、最上のインダクタパターン４３ａと上側のプレーン導体Ａ２との間の距離Ｄ１は１００μｍ以上である。
【００２２】
上側の第２導体層４４ａと最上の第１導体層とは上側の第２絶縁層２１ａに形成されている上側の第２ビア導体３３ａで接続されている。上側のプレーン導体Ａ２は電源層であり、上側のプレーン導体Ａ２と最上のインダクタパターン４３ａは、上側の第２ビア導体３３ａで接続されている（図３参照）。
第１主面Ｆ１は上側の第２絶縁層２１ａの上面と同一の面であり、上側の第２絶縁層２１ａの上面上に上側のプレーン導体Ａ２が形成されている。
【００２３】
コア基板１０は、さらに、最下の第１絶縁層１１ｂ及び最下の第１導体層の下に形成されている下側の第２絶縁層２１ｂと、下側の第２絶縁層２１ｂ下に形成されている下側の第２導体層４４ｂと、を有する。下側の第２導体層４４ｂは、下側のプレーン導体Ａ３を有する。そして、最下のインダクタパターン４３ｂと下側のプレーン導体Ａ３との間の距離Ｄ２は１００μｍ以上である。下側のプレーン導体Ａ３は、下側の第２絶縁層２１ｂを介して最下のインダクタパターン４３ｂ下に形成されている。下側のプレーン導体Ａ３は最下のインダクタパターン４３ｂの直下に形成されている。
【００２４】
下側の第２導体層４４ｂと最下の第１導体層とは下側の第２絶縁層２１ｂに形成されている下側の第２ビア導体３３ｂで接続されている。下側のプレーン導体Ａ３は電源層であり、下側のプレーン導体Ａ３と最下のインダクタパターン４３ｂは下側の第２ビア導体３３ｂで接続されている。
第２主面Ｆ２は下側の第２絶縁層２１ｂの下面と同一の面であり、下側の第２絶縁層２１ｂの下面下に下側のプレーン導体Ａ３が形成されている。
【００２５】
最上のインダクタパターン４３ａ、最上の第１ビア導体３２ａ、上側のインダクタパターン４２ａ、中間の第１ビア導体３１、下側のインダクタパターン４２ｂ、最下の第１ビア導体３２ｂ、及び最下のインダクタパターン４３ｂによって積層インダクタＬ１が形成されている。積層インダクタＬ１は上側と下側のプレーン導体Ａ２、Ａ３との間に形成されている。
【００２６】
積層インダクタＬ１の模式図が図２に示されている。図２では、上から順に最上のインダクタパターン４３ａ、上側のインダクタパターン４２ａ、下側のインダクタパターン４２ｂ、最下のインダクタパターン４３ｂが図示されている。図２では、ビア導体は破線で模式的に描かれている。図２に示されるように、各インダクタパターンは渦巻き状の導体パターンで構成されている。なお、図２では、インダクタパターン間の絶縁層が省略されている。
【００２７】
最上のインダクタパターン４３ａ、下側のインダクタパターン４２ｂ、及び最下のインダクタパターン４３ｂが、第１絶縁層１１ａの表面に互いに平行な線に沿って垂直に投影されると、インダクタパターン４３ａ、４２ｂ、４３ｂの投影部は上側のインダクタパターン４２ａの投影部にほぼ重なることが好ましい。
【００２８】
積層インダクタ形成部Ａ１は、さらに、積層インダクタＬ１と同様な構造の積層インダクタＬ２を有する。このように積層インダクタ形成部Ａ１には複数の積層インダクタが形成されている。
【００２９】
異なる積層インダクタＬ１、Ｌ２は並列または直列で互いに電気的に接続される。異なる積層インダクタＬ１、Ｌ２を低抵抗に接続するために、接続方法としては、並列が好ましい。
【００３０】
積層インダクタ形成部Ａ１は最上の第１絶縁層１１ａと、中間の第１絶縁層１１との間に別のインダクタパターンと別の絶縁層とを有してもよい。積層インダクタ形成部Ａ１は最下の第１絶縁層１１ｂと、中間の第１絶縁層１１との間に別のインダクタパターンと別の絶縁層とを有してもよい。このような別のインダクタパターンと別の絶縁層とを含め、インダクタパターンと絶縁層とは交互に積層され、異なる層に形成されている２つのインダクタパターンは、それら２つのインダクタパターンの間に配置されている絶縁層を貫通するビア導体で接続される。
【００３１】
なお、図１、図２では、積層インダクタＬ１、Ｌ２を構成するインダクタパターンの層数は４層であるが、積層インダクタＬ１、Ｌ２において、所望のインダクタンスが得られれば、その層数は特に限定されない。
【００３２】
コア基板１０を構成している各絶縁層は補強材を含むことが好ましい。具体的には、中間の第１絶縁層１１、最上の第１絶縁層１１ａ、上側の第２絶縁層２１ａ、最下の第１絶縁層１１ｂ、下側の第２絶縁層２１ｂは補強材を含んでいる。この補強材として、例えばガラスクロス、ガラス不織布、アラミドクロス、アラミド不織布等を使用できる。
【００３３】
図１では、コア基板１０を構成する、中間の第１絶縁層１１、最上の第１絶縁層１１ａ、上側の第２絶縁層２１ａ、最下の第１絶縁層１１ｂ、下側の第２絶縁層２１ｂのうち、厚み方向の中央に、中間の第１絶縁層１１が形成されている。
【００３４】
コア基板１０の第１主面Ｆ１上に上側のビルドアップ層Ｂ１が形成されており、第２主面Ｆ２下に下側のビルドアップ層Ｂ２が形成されている。
【００３５】
上側のビルドアップ層Ｂ１は、上側の第３絶縁層２３ａと、上側の第３絶縁層２３ａ上に形成されている上側の第３導体層４５ａと、上側の第３絶縁層２３ａ及び上側の第３導体層４５ａ上に形成されている最上の第３絶縁層２４ａと、最上の第３絶縁層２４ａ上に形成されている最上の第３導体層４６ａと、上側の第３絶縁層２３ａを貫通し、上側の第３導体層４５ａと上側の第２導体層４４ａとを接続している上側の第３ビア導体３４ａと、最上の第３絶縁層２４ａを貫通し、最上の第３導体層４６ａと上側の第３導体層４５ａを接続している最上の第３ビア導体３５ａと、を有する。
【００３６】
下側のビルドアップ層Ｂ２は、下側の第３絶縁層２３ｂと、下側の第３絶縁層２３ｂ下に形成されている下側の第３導体層４５ｂと、下側の第３絶縁層２３ｂ及び下側の第３導体層４５ｂ下に形成されている最下の第３絶縁層２４ｂと、最下の第３絶縁層２４ｂ下に形成されている最下の第３導体層４６ｂと、下側の第３絶縁層２３ｂを貫通し、下側の第３導体層４５ｂと下側の第２導体層４４ｂとを接続している下側の第３ビア導体３４ｂと、最下の第３絶縁層２４ｂを貫通し、最下の第３導体層４６ｂと下側の第３導体層４５ｂとを接続している最下の第３ビア導体３５ｂと、を有する。
【００３７】
上側と下側のビルドアップ層Ｂ１、Ｂ２に含まれる上側と下側の第３絶縁層２３ａ、２４ａ、２３ｂ、２４ｂは補強材を含まず、絶縁性の樹脂フィルム、例えば、層間絶縁用フィルム（味の素（株）製：商品名；ＡＢＦ−４５ＳＨ）から形成される。第３絶縁層２３ａ、２４ａ、２３ｂ、２４ｂは無機粒子を含む。
【００３８】
上側のビルドアップ層Ｂ１上に開口３０ｃを有する上側のソルダーレジスト層３０ａが設けられている。開口３０ｃ内に、配線板１００と、ＩＣチップ５０とを電極５０ａを介して接続するための半田バンプ４０ａが設けられている。下側のビルドアップ層Ｂ２下に開口３０ｃを有する下側のソルダーレジスト層３０ｂが設けられている。この開口３０ｃ内に、配線板１００と、マザーボード６０とを電極５０ｂを介して接続するための半田バンプ４０ｂが設けられている。
【００３９】
ＩＣチップ５０に供給される電力の電圧が積層インダクタＬ１、Ｌ２及びキャパシタ（図示せず）を介して平滑化される。
【００４０】
図１に示されるように、コア基板１０の第１主面Ｆ１に上側のプレーン導体Ａ２が形成されており、第２主面Ｆ２に下側のプレーン導体Ａ３が形成されている。これらの上側及び下側のプレーン導体Ａ２、Ａ３の間に積層インダクタＬ１、Ｌ２が形成されている。積層インダクタＬ１、Ｌ２を挟む上下一対のプレーン導体Ａ２、Ａ３は、電磁シールドとして機能する。そのため、積層インダクタＬ１、Ｌ２とビルドアップ層Ｂ１、Ｂ２とを亘る電磁場が形成され難くなる。
【００４１】
上側及び下側のプレーン導体Ａ２、Ａ３は、電源、グランドに接続され、電源用及びグランド用のプレーン導体として機能する。なお、上側のプレーン導体Ａ２は電源層であることが好ましい。下側のプレーン導体Ａ３から積層インダクタＬ１、Ｌ２と上側のプレーン導体Ａ２を介してＩＣチップ５０へ電力が供給される場合、マザーボード６０から短い配線でＩＣチップ５０へ電力が供給される。この場合、上側と下側のプレーン導体Ａ２、Ａ３は電源層であることが好ましい。上側のビルドアップ層Ｂ１から積層インダクタＬ１、Ｌ２へ電力が供給され、積層インダクタＬ１、Ｌ２から上側のプレーン導体Ａ２を介してＩＣチップ５０へ電力が供給される場合、上側のプレーン導体Ａ２は電源層であって下側のプレーン導体Ａ３はグランド層であることが好ましい。この場合、積層インダクタＬ１、Ｌ２が電源層とグランド層で挟まれるので、安定な電力がＩＣチップに供給される。
【００４２】
実施形態においては、図１に示されるように、最上のインダクタパターン４３ａと上側のプレーン導体Ａ２の間に上側の第２絶縁層２１ａが形成されており、最下のインダクタパターン４３ｂと下側のプレーン導体Ａ３の間に下側の第２絶縁層２１ｂが形成されている。
【００４３】
図１、図３に示されるように、上側のプレーン導体Ａ２と、最上のインダクタパターン４３ａとの間の距離Ｄ１は１００μｍ以上である。また、下側のプレーン導体Ａ３と最下のインダクタパターン４３ｂとの間の距離Ｄ２は１００μｍ以上である。ここで、距離Ｄ１、Ｄ２は１層の絶縁層を挟む導体間の距離である。
【００４４】
図３に距離Ｄ１が示されている。距離Ｄ１、Ｄ２が１００μｍ以上であると、配線板１００の厚み方向（Ｚ１−Ｚ２方向）において、最上のインダクタパターン４３ａと上側のプレーン導体Ａ２間の距離や最下のインダクタパターン４３ｂと下側のプレーン導体Ａ３間の距離が長くなる。これにより、積層インダクタＬ１から発生する磁束（磁力線）が、上側及び下側のプレーン導体Ａ２、Ａ３によって阻害され難くなる。この結果、上側及び下側のプレーン導体Ａ２、Ａ３に生じる渦電流の影響が低減される。これにより、積層インダクタＬ１、Ｌ２が所望のインダクタ特性（インダクタンス、Ｑ値）を有する。
【００４５】
なお、積層インダクタＬ１は、上側の第２ビア導体３３ａを介して上側のプレーン導体Ａ２に繋がっていてもよい。上側の第２ビア導体３３ａで上側のプレーン導体Ａ２と最上のインダクタパターン４３ａが接続される。この場合、上側のプレーン導体Ａ２は電源を供給する導体層であることが好ましい。そして、上側のビルドアップ層Ｂ１を介して、積層インダクタＬ１がＩＣチップ５０に電気的に繋がる。そして、積層インダクタＬ１を介して電力がＩＣチップ５０に供給される。積層インダクタＬ１、Ｌ２は、ＩＣチップ５０の直下に形成されており、コア基板１０の中央領域に形成されている。ＩＣチップ５０に安定な電源が供給される。積層インダクタＬ１、Ｌ２を形成している導体の体積は小さいので、積層インダクタＬ１、Ｌ２はコア基板１０の中央領域に形成されていることが好ましい。
【００４６】
また、積層インダクタＬ１は、下側の第２ビア導体３３ｂを介して下側のプレーン導体Ａ３に繋がっていてもよい。下側の第２ビア導体３３ｂで下側のプレーン導体Ａ３と最下のインダクタパターン４３ｂが接続される。この場合、下側のプレーン導体Ａ３は電源を供給する導体層であることが好ましい。
【００４７】
積層インダクタＬ１は、上側及び下側の第２ビア導体３３ａ、３３ｂを介して、上側及び下側のプレーン導体Ａ２、Ａ３に繋がる。これにより、外部からの電力がマザーボード６０、下側のビルドアップ層Ｂ２、積層インダクタＬ１、及び上側のビルドアップ層Ｂ１を介してＩＣチップ５０に供給される。
【００４８】
距離Ｄ１、Ｄ２は、１２０μｍ以上であることが好ましく、さらに１３０μｍ以上であることが好ましい。これにより、積層インダクタＬ１、Ｌ２から発生する磁束（磁力線）がより確実に阻害されない。積層インダクタＬ１、Ｌ２に所望のインダクタ特性（インダクタンス、Ｑ値）が得られるようになる。
【００４９】
また、上側及び下側の第２絶縁層２１ａ、２１ｂの厚みｔ２は、第１絶縁層１１、１１ａ、１１ｂのそれぞれの厚みｔ１よりも厚い。第１絶縁層１１、１１ａ、１１ｂの厚みｔ１や第２絶縁層２１ａ、２１ｂの厚みｔ２は、図３に示されるように、隣接する導体層間の距離とほぼ等しい。この構成によっても、積層インダクタＬ１、Ｌ２から発生する磁束（磁力線）が阻害されず、積層インダクタＬ１、Ｌ２が所望のインダクタ特性（インダクタンス、Ｑ値）を有しやすい。
【００５０】
図４Ｂに上側と下側のプレーン導体Ａ２、Ａ３の一例が示されている。また、図４Ｂに示されるように、上側及び下側のプレーン導体Ａ２、Ａ３は、メッシュホールＭＨを有してもよい。これによれば、プレーン導体Ａ２、Ａ３に、積層インダクタＬ１、Ｌ２から発生する磁束の抜け部分が確保され、積層インダクタＬ１、Ｌ２が所望のインダクタ特性（インダクタンス、Ｑ値）を有しやすい。
【００５１】
図１に示されるように、積層インダクタＬ１、Ｌ２の外に形成されている最上の第１ビア導体３２ａ、第１ビア導体３１、及び下側の第１ビア導体３２ｂをコア基板１０の厚み方向においてほぼ直線状に積層することができる。最上の第１ビア導体３２ａ、中間の第１ビア導体３１、及び下側の第１ビア導体３２ｂによってスタックビア構造が形成されている。このスタックビア構造は、配線板の外周領域に形成されていて、配線板１００の外周に向けて傾斜していることが好ましい。これにより配線板１００の反りが小さくなる。なお、図１では、コア基板１０の第１主面Ｆ１から第２主面Ｆ２に向けてスタックビア構造が傾斜している。そのようなスタックビア構造が図７に示されている。配線板１００の主面の重心を通り、主面に垂直な直線は重心線である。ビア導体の中心を通り、主面に垂直な直線は中心線である。図７に示されるように、中心線と重心線間の距離δ１〜δ５は第１主面かＦ１から第２主面Ｆ２に向けて長くなっている。配線板１００の熱膨張係数とＩＣチップ５０の熱膨張係数との差により生じる配線板１００の反りを小さくするため、スタックビア構造は第１主面Ｆ１から第２主面Ｆ２に向けて配線板１００の外周方向に傾いていることが好ましい。なお、接続信頼性の観点から配線板１００の反りは凹反りであることが好ましい。図６Ａ、図６Ｂに、凹反りの配線板１００（図６Ａ）と、凸反りの配線板１００（図６Ｂ）に、それぞれＩＣチップ５０が実装されている状態が示されている。ＩＣチップ５０の外周の接合部（半田バンプ４０ａ）は中央の接合部よりも大きな応力を受ける。図６Ａでは、外周でＩＣチップ５０と配線板１００間の距離が短くなる。そのため、半田バンプ４０ａなどの接合部材とＩＣチップ５０の電極５０ａとの間や、半田バンプ４０ａなどの接合部材と配線板１００のＣ４パッドＣ４ｐとの間の接合面積が大きい。それに対し、図６Ｂでは、ＩＣチップ５０の外周でＩＣチップ５０と配線板１００との間の距離が長くなる。そのため、半田バンプ４０ａなどの接合部材とＩＣチップ５０の電極５０ａとの間や、半田バンプ４０ａなどの接合部材と配線板１００のＣ４パッドＣ４ｐとの間の接合面積が小さい。配線板１００の反りが図６Ａのように凹反りの場合、コア基板１０の第２主面Ｆ２（図５Ｋ参照）が伸びるので、スタックビア構造の傾きの方向と、伸びる方向が同じ向きとなる。そのため、スタックビア構造の信頼性が高い。また、スタックビア構造が第１主面Ｆ１から第２主面Ｆ２に向かって外に傾いているので、配線板１００が凹反りになりやすい。
【００５２】
実施形態において、「直線状に積層されている」とは、厚み方向に隣接する上下のビア導体の少なくとも一部が平面視において重なり合っている状態を意味する。これによれば、仮に、スタックビア構造が電源に利用される場合、電源ラインが短縮される。このため、ＩＣチップ５０（図１参照）に供給される電圧の損失が最小限に抑えられる。
【００５３】
コア基板１０の表裏部に形成されているグランド層、シグナルラインがスタックビア構造で接続されると、それらが最短距離で接続される。さらに、コア基板１０がスタックビア構造を有することで、コア基板１０の剛性が増加するので、配線板１００の反りが小さくなる。
【００５４】
図１においては、スタックビア構造は積層インダクタＬ１、Ｌ２を囲むように複数形成されている。隣接するスタックビア構造間の間隔は、１５０〜３５０μｍである。スタックビア構造は電磁シールドとして機能する。
【００５５】
実施形態では、積層インダクタＬ１、Ｌ２は、ＩＣチップ５０が実装される領域（半田バンプ４０ａが形成されている領域）の直下に設けられる。これにより、電力を安定にＩＣチップ５０へ供給することができる。
【００５６】
実施形態では、コア基板１０に含まれる各絶縁層１１、１１ａ、１１ｂ、２１ａ、２１ｂに、補強材が含まれている。このため、補強材によってコア基板１０の剛性が高められ、絶縁層の熱収縮が抑制される。その結果、熱に起因する配線板１００の反りの発生が抑制される。
【００５７】
実施形態では、第１絶縁層１１を中心として上下対称にインダクタパターンが形成されている。この場合、第１絶縁層１１は、中央の第１絶縁層１１である。仮に、中央の第１絶縁層１１の表面のみにインダクタパターンが形成されると、第１絶縁層１１を中心として、配線板１００の上下で導体の体積が大きく異なる。この場合、熱により、配線板１００の上下で熱収縮量に差が生じ、配線板１００に反りが発生しやすい。これに対し、実施形態に係る配線板１００では、第１絶縁層１１を中心として上下対称にインダクタパターンが形成されているので、中央の第１絶縁層１１を基準とした配線板１００の上下で導体の体積の差が小さくなる。その結果、熱に起因する配線板１００の反りの発生が抑制される。
【００５８】
実施形態では、コア基板１０を形成している各絶縁層に形成されている各ビア導体によって、コア基板１０の第１主面Ｆ１と第２主面Ｆ２とが電気的に接続される。このため、１つあたりのビア導体の開口の深さは、コア基板１０を形成している全ての絶縁層を貫通する貫通孔の深さよりも小さくなる。これにより、それぞれのビア導体の開口の径が小さくなるので、開口をめっきで充填することが容易となる。その結果、積層インダクタＬ１、Ｌ２を形成するビア導体内にボイドが発生し難くなる。これにより、個々のビア導体の信頼性が高まる。さらに、コア基板１０の表裏間での電気的な接続性が向上する。このように積層インダクタＬ１、Ｌ２内へのボイドの発生が抑制されることでも、積層インダクタＬ１、Ｌ２の性能（特にＱ値）が高められる。
【００５９】
図１、図３に示されているように、実施形態では、最上の第１ビア導体３２ａの径ｄ１（μｍ）は、上側及び下側のビルドアップ層Ｂ１、Ｂ２に形成されている第３ビア導体３４ａ、３５ａ、３４ｂ、３５ｂの径ｄ３（μｍ）よりも大きい。さらに、上側及び下側の第２ビア導体３３ａ、３３ｂの径ｄ２（μｍ）は、第３ビア導体３４ａ、３５ａ、３４ｂ、３５ｂの径ｄ３（μｍ）よりも大きい。第２ビア導体３３ａ、３３ｂの径ｄ２（μｍ）は、第１ビア導体３２ａの径ｄ１（μｍ）よりも大きい。積層インダクタ形成部Ａ１内の各第１ビア導体の径ｄ１は等しい。ビア導体の径は、図３に示されているように、トップ径（絶縁層とビア導体のランドとの界面における径）であり、トップ径側からビア導体用の開口が形成される。例えば、第１ビア導体３１、３２ａ、３２ｂの径ｄ１は８０μｍである。第２ビア導体３３ａ、３３ｂの径ｄ２は１００μｍである。第３ビア導体３４ａ、３５ａ、３４ｂ、３５ｂの径ｄ３は５０μｍである。このように、積層インダクタＬ１、Ｌ２を形成している第１ビア導体３１、３２ａ、３２ｂの径を第３ビア導体３４ａ、３５ａ、３４ｂ、３５ｂの径ｄ３よりも大きくすることで、インダクタパターンの抵抗が下がり、積層インダクタＬ１、Ｌ２の性能（特にＱ値）がさらに高められる。
【００６０】
実施形態では、図３に示されるように、積層インダクタＬ１、Ｌ２を構成する各インダクタパターン４２ａ、４３ａ、４２ｂ、４３ｂの厚みｓ１（μｍ）が、上側及び下側のビルドアップ層Ｂ１、Ｂ２内の第３導体層４５ａ、４６ａ、４５ｂ、４６ｂの厚みｓ３（μｍ）よりも厚い。インダクタパターンの厚みｓ１（μｍ）は、第２導体層４４ａの厚みｓ２（μｍ）よりも厚いことが好ましい。例えば、各インダクタパターンの厚みｓ１が２０〜４０μｍであり、上側及び下側の第２導体層４４ａの厚みｓ２が１２〜１８μｍであり、ビルドアップ層Ｂ１、Ｂ２内の各第３導体層４５ａ、４６ａ、４５ｂ、４６ｂの厚みｓ３が５〜１５μｍである。このように積層インダクタＬ１、Ｌ２を構成する各インダクタパターンの厚みを相対的に厚くすることで、積層インダクタＬ１、Ｌ２の損失や抵抗が減少し、積層インダクタＬ１、Ｌ２のインダクタンスが安定化する。そして、積層インダクタＬ１、Ｌ２の性能が向上する。さらに、コア基板１０の剛性や強度が高くなる。また、第２導体層４４ａ及び第３導体層４５ａの厚みｓ２、ｓ３を相対的に薄くすることで、第２導体層４４ａ及び第３導体層４５ａの微細化が実現できる。またこれにより、配線板１００の厚みが薄くなる。さらに、第２導体層４４ａ及び第３導体層４５ａの厚みが相対的に薄いことで、第２導体層４４ａ及び第３導体層４５ａを被覆している第３絶縁層２３ａ、２４ａにボイドが発生することが抑制される。
【００６１】
実施形態では、例えば、積層インダクタＬ１、Ｌ２を形成する各インダクタパターン４２ａ、４３ａ、４２ｂ、４３ｂは、絶縁層上に形成されている銅箔と、銅箔上の無電解めっき膜と、無電解めっき膜上の電解めっき膜で形成されている。各インダクタパターンがこのような構成からなることで、低抵抗なインダクタパターンが形成される。
【００６２】
実施形態では、積層インダクタ形成部Ａ１内の各絶縁層（第１絶縁層１１、１１ａ、１１ｂ、第２絶縁層２１ａ、２１ｂ）の厚みｔ１、ｔ２（μｍ）は、ビルドアップ層Ｂ１、Ｂ２内の第３絶縁層２３ａ、２４ａ、２３ｂ、２４ｂの厚みｔ３（μｍ）よりも厚い。絶縁層の厚みは、図３に示されるように、隣接する導体層間の距離である。例えば、積層インダクタ形成部Ａ１内の第１絶縁層１１、１１ａ、１１ｂの厚みｔ１は約６０μｍで、ビルドアップ層Ｂ１、Ｂ２内の第３絶縁層２３ａ、２４ａ、２３ｂ、２４ｂの厚みｔ３は約４０μｍである。また、第２絶縁層２１ａ、２１ｂの厚みｔ２は１００〜１５０μｍであり、積層インダクタ形成部Ａ１内の各第１絶縁層の厚みｔ１、及び、ビルドアップ層Ｂ１、Ｂ２内の各第３絶縁層の厚みｔ３よりも厚い。また、上側のプレーン導体Ａ２と最上のインダクタパターン４３ａとの間の距離Ｄ１（μｍ）と、下側のプレーン導体Ａ３と最下のインダクタパターン４３ｂとの間の距離Ｄ２（μｍ）は、１００〜１５０μｍである（図１参照）。このように、コア基板１０を形成する第１絶縁層１１、１１ａ、１１ｂ及び第２絶縁層２１ａ、２１ｂの厚みを相対的に厚くすることで、コア基板１０の剛性を確保することできる。さらに、積層インダクタＬ１、Ｌ２を構成する第１ビア導体３１、３２ａ、３２ｂの長さが相対的に長くなる。これにより、積層インダクタＬ１、Ｌ２が所望のインダクタンスを有しやすくなる。また、第３絶縁層の厚みを相対的に薄くすることで、第３絶縁層内に微細なビア導体を形成することができる。これにより、配線板１００の厚みが薄くなる。
【００６３】
なお、実施形態では、図１に示されるように、積層インダクタＬ１、Ｌ２の最上のインダクタパターン４３ａと、上側のビルドアップ層Ｂ１の最外の第３導体層４６ａはスタックビア構造で接続されている。
【００６４】
仮に、図４Ｃ、図４Ｄに示されるように、上下の２つの第２ビア導体３３ａ、第３ビア導体３４ａが平面方向（Ｘ１−Ｘ２方向）にオフセットしている場合、下側に位置する第２ビア導体３３ａのランド４５Ｌ（図４Ｄ参照）の面積が相対的に大きくなる。この大きなランド４５Ｌによって積層インダクタＬ１、Ｌ２のインダクタンスが阻害され、積層インダクタＬ１、Ｌ２のインダクタンスが小さくなる可能性がある。ランド４５Ｌは、第２ビア導体３３ａの周囲に形成されており、上側に位置する第３ビア導体３４ａが接続される導体部分である。これに対して、図４Ａに示されるように、上下の２つの第２ビア導体３３ａ、第３ビア導体３４ａが直線状に積層されている場合、ランド４５Ｌの面積が相対的に小さくなり、このランド４５Ｌによって積層インダクタＬ１、Ｌ２のインダクタンスが阻害されることがない。その結果、積層インダクタＬ１、Ｌ２が所望のインダクタンスを有する。なお、上下の第２ビア導体３３ａ、第３ビア導体３４ａが直線状に積層されている場合、上側に位置する第３ビア導体３４ａの中心を通る中心線が、下側に位置する第２ビア導体３３ａのビア導体用の開口内を通過する。中心線は図７に示されている。
【００６５】
実施形態において、ランド４５Ｌはビア導体に直接接続されている略円形又は略楕円形の形状の導体であって、ランド４５Ｌにビア導体が積層されている場合、ランド４５Ｌに第２ビア導体３３ａ、第３ビア導体３４ａ、３５ａ以外の配線が接続されていなくともよい（図４Ａ、図４Ｃ、図４Ｄ参照）。
【００６６】
＜配線板１００の製造プロセス＞
以下、本実施形態に係る配線板１００の製造方法の一例が説明される。
【００６７】
図５Ａに示されるように、まず、表面Ｆ、及び、表面Ｆと反対側の裏面Ｓを有する第１絶縁層１１と、第１絶縁層１１の両面に積層されている、銅箔４２ｃとからなる両面銅張積層板（ＣＣＬ−ＨＬ８３２ＮＳＬＣ）が用意される。
【００６８】
続いて、図５Ｂに示されるように、レーザを用いて、表面側の銅箔４２ｃ及び第１絶縁層１１を貫通する開口１１ｃが形成される。
続いて、サブトラクティブ法によって、第１絶縁層１１の両面に導体パターンが形成される。
【００６９】
具体的には、図５Ｃ、図５Ｄに示されるように、銅箔４２ｃ上と開口１１ｃ内とに無電解めっき膜４２ｄが形成される。さらに、電解めっき処理が行なわれ、無電解銅めっき膜４２ｄ上に電解めっき膜４２ｅが形成される。そして、開口１１ｃが電解めっき膜４２ｅで充填される。
【００７０】
続いて、図５Ｅに示されるように、電解めっき膜４２ｅ上にエッチングレジスト（図示せず）が形成され、エッチングレジストから露出する電解めっき膜４２ｅ、無電解めっき膜４２ｄ、銅箔４２ｃが除去される。さらに、エッチングレジストが除去される。これにより、無電解めっき膜４２ｄ及び電解めっき膜４２ｅからなる中間の第１ビア導体３１と、銅箔４２ｃ、銅箔４２ｃ上の無電解めっき膜４２ｄ、及び無電解めっき膜４２ｄ上の電解めっき膜４２ｅからなる上側及び下側の第１導体層と、が形成される。上側の第１導体層は、上側のインダクタパターン４２ａを含み、下側の第１導体層は下側のインダクタパターン４２ｂを含む。上側の第１導体層と下側の第１導体層は、中間の第１ビア導体３１で接続され、これにより両面板が完成する。
【００７１】
続いて、図５Ｆに示されるように、第１絶縁層１１の表面と上側の第１導体層に、プリプレグと、銅箔４３ｃとが積層される。また、第１絶縁層の裏面と下側の第１導体層下に、プリプレグと、銅箔４３ｆとが積層される。さらに、加熱プレスが行われ、プリプレグから最上の第１絶縁層１１ａと最下の第１絶縁層１１ｂが形成される。中間の第１絶縁層１１は、最上及び最下の第１絶縁層１１ａ、１１ｂの間に形成される。
【００７２】
続いて、図５Ｇに示されるように、レーザを用いて、最上の第１絶縁層１１ａに最上の第１ビア導体３２ａを形成するための開口１１ｄが形成される。開口１１ｄは上側の第１導体層に至る。また、最下の第１絶縁層１１ｂに最下の第１ビア導体３２ｂを形成するための開口１１ｄが形成される。開口１１ｄは下側の第１導体層に至る。ビア導体及びビア導体を形成するための開口の径ＶＤ（μｍ）は、絶縁層とビア導体のランドとの界面における径（トップ径）である（図４Ｃ参照）。
【００７３】
続いて、図５Ｈに示されるように、銅箔４３ｃ、４３ｆ上と開口１１ｄ内に無電解めっき膜４３ｄ、４３ｇが形成される。
【００７４】
続いて、図５Ｉに示されるように、電解めっき処理が行われ、無電解めっき膜４３ｄ、４３ｇ上に電解めっき膜４３ｅ、４３ｈが形成される。そして、開口１１ｄ内が電解めっき膜４３ｅ、４３ｈで充填される。
【００７５】
続いて、図５Ｊに示されるように、電解めっき膜４３ｅ、４３ｈ上にエッチングレジスト（図示せず）が形成される。そして、エッチングレジストから露出する電解めっき膜４３ｅ、４３ｈ、無電解めっき膜４３ｄ、４３ｇ、銅箔４３ｃ、４３ｆが除去される。
【００７６】
続いて、エッチングレジストが除去される。最上の第１絶縁層１１ａ上に、最上のインダクタパターン４３ａを含む最上の第１導体層が形成される。最下の第１絶縁層１１ｂ下に、最下のインダクタパターン４３ｂを含む最下の第１導体層が形成される。最上及び最下の第１導体層は、銅箔４３ｃ、４３ｆ、銅箔４３ｃ、４３ｆ上の無電解めっき膜４３ｄ、４３ｇ、及び無電解めっき膜４３ｄ、４３ｇ上の電解めっき膜４３ｅ、４３ｈで形成されている。また、最上の第１絶縁層１１ａに最上の第１導体層と上側の第１導体層とを接続する最上の第１ビア導体３２ａが形成され、最下の第１絶縁層１１ｂに最下の第１導体層と下側の第１導体層とを接続する最下の第１ビア導体３２ｂが形成される。最上及び最下の第１ビア導体３２ａ、３２ｂは、無電解めっき膜と、無電解めっき膜上の電解めっき膜とからなる。
【００７７】
続いて、図５Ｋに示されるように、最上の第１絶縁層１１ａと最上の第１導体層上に、プリプレグと銅箔とが積層される。また、最下の第１絶縁層１１ｂ下と最下の第１導体層下に、プリプレグと銅箔とが積層される。その後、加熱プレスでプリプレグから最上の第１絶縁層１１ａと最上の第１導体層上に上側の第２絶縁層２１ａが形成される．また、最下の第１絶縁層１１ｂと最下の第１導体層下に下側の第２絶縁層２１ｂが形成される。ここで、上側及び下側の第２絶縁層２１ａ、２１ａの厚みが１００μｍ以上となるように、それぞれのプリプレグの厚みが調整される。またこれにより、距離Ｄ１、Ｄ２が１００μｍ以上となる。
【００７８】
続いて、ＣＯ２ガスレーザを用い、上側の第２絶縁層２１ａを貫通し、最上の第１導体層に至る開口が形成される。また、下側の第２絶縁層２１ｂを貫通し、最下の第１導体層に至る開口が形成される。
【００７９】
上側と下側の第２絶縁層２１ａ、２１ｂ上の銅箔上と開口内に無電解めっき膜が形成される。続いて、無電解めっき膜上に電解めっき膜が形成される。
【００８０】
その後、電解めっき膜上にエッチングレジストが形成される。その後、エッチングレジストから露出する電解めっき膜と無電解めっき膜、銅箔が除去される。そして、エッチングレジストが除去される。
これにより、上側の第２絶縁層２１ａ上に、上側のプレーン導体Ａ２を含む上側の第２導体層４４ａが形成される。上側の第２絶縁層２１ａに上側の第２導体層４４ａと最上の第１導体層とを接続する上側の第２ビア導体３３ａが形成される。下側の第２絶縁層２１ｂ下に、下側のプレーン導体Ａ３を含む下側の第２導体層４４ｂが形成される。下側の第２絶縁層２１ｂに下側の第２導体層４４ｂと最下の第１導体層を接続する下側の第２ビア導体３３ｂが形成される。
【００８１】
ここで、上側のプレーン導体Ａ２と最上のインダクタパターン４３ａとの間の距離Ｄ１は１００μｍ以上である。また、下側のプレーン導体Ａ３と最下のインダクタパターン４３ｂ間の距離Ｄ２は１００μｍ以上である。
以上により、図５Ｋに示される本実施形態のコア基板１０が完成する。
【００８２】
続いて、図５Ｌに示されるように、コア基板１０の第１主面Ｆ１上に上側のビルドアップ層Ｂ１が形成され、第２主面Ｆ２下に下側のビルドアップ層Ｂ２が形成される（図１参照）。
即ち、コア基板１０の両面に補強材を含まない層間樹脂絶縁層（上側と下側の第３絶縁層）用樹脂フィルム（味の素（株）製：商品名；ＡＢＦ−４５ＳＨ）が積層される。さらに熱硬化を経て、コア基板１０の両面に、層間樹脂絶縁層である第３絶縁層２３ａ、２３ｂが形成される。その後、第３絶縁層２３ａ、２３ｂにビア導体用の開口が形成される。さらに、セミアディティブ法により上側及び下側の第３導体層４５ａ、４５ｂ、上側及び下側の第３ビア導体３４ａ、３４ｂが形成される。同様な方法により、最上及び最下の第３絶縁層２４ａ、２４ｂ、最上及び最下の第３ビア導体３５ａ、３５ｂと、最上及び最下の第３導体層４６ａ、４６ｂが形成される。上側のビルドアップ層Ｂ１がコア基板１０上に形成され、下側のビルドアップ層Ｂ２がコア基板１０下に形成される。
【００８３】
続いて、図５Ｍに示されるように、上側のビルドアップ層Ｂ１上に開口３０ｃを有する上側のソルダーレジスト層３０ａが形成され、下側のビルドアップ層Ｂ２下に開口３０ｃを有する下側のソルダーレジスト層３０ｂが形成される。
【００８４】
最後に、図５Ｓに示されるように、上側のソルダーレジスト層３０ａの開口３０ｃから露出する最上の第３導体層４６ａ上に半田バンプ４０ａが形成され、下側のソルダーレジスト層の開口３０ｃから露出する最下の第３導体層４６ｂ下に半田バンプ４０ｂが形成される。
以上により、図１に示される配線板１００が完成する。
【符号の説明】
【００８５】
１０  コア基板
１１、１１ａ、１１ｂ  第１絶縁層
２１ａ、２１ｂ  第２絶縁層
２３ａ、２４ａ、２３ｂ、２４ｂ  第３絶縁層
３１、３２ｂ、３２ａ  第１ビア導体
３３ａ、３３ｂ  第２ビア導体
３４ａ、３５ａ、３４ｂ、３５ｂ  第３ビア導体
４２ａ、４３ａ、４２ｂ、４３ｂ  インダクタパターン
４４ａ、４４ｂ  第２導体層
４５ａ、４５ｂ、４６ａ、４６ｂ  第３導体層
５０  ＩＣチップ
６０  マザーボード
７０  アンダーフィル樹脂
１００  配線板（多層プリント配線板）
Ａ１  積層インダクタ形成部
Ａ２、Ａ３  プレーン導体
Ｂ１、Ｂ２  ビルドアップ層
Ｌ１、Ｌ２  積層インダクタ
【図１】
2014232837.tif 000003
【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図５Ｊ】
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【図５Ｋ】
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【図５Ｌ】
2014232837.tif 000021
【図５Ｍ】
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【図５Ｎ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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