(57)【要約】【課題】チップサイズが縮小され消費電流が低減されたクロック再生回路、受光回路、光結合回路、並びに周波数シンセサイザを提供する。【解決手段】クロック再生回路は、信号入力端子と、Ｄフリップフロップ回路と、遅延回路と、コンパレータと、第１キャパシタと、帰還回路と、を有する。信号入力端子には、パルス幅変調信号が入力される。遅延回路は、信号入力端子に接続され、パルス幅変調信号を遅延させてクロック端子に向けて出力する。コンパレータは、第１入力端子、第２入力端子および出力端子を有する。帰還回路は、制御端子を有する電流源を有する。電流源は、コンパレータの信号に応じて変化した制御端子の電圧により、第１キャパシタの充電立ち上がり時間および放電立ち下がり時間のいずれかを変化させ前記信号のデューティ比を所定値に制御する。【選択図】図１
2014110491.tif 000002
【特許請求の範囲】
【請求項１】
所定の周期を有し平均デューティ比が一定であるパルス幅変調信号が入力される信号入力端子と、
クロック端子、電源電圧が供給される入力端子、正相出力端子およびリセット端子を有するＤフリップフロップ回路と、
前記信号入力端子に接続され、前記パルス幅変調信号に同期して生成されたリセット信号を第１の時間に前記リセット端子へ入力するリセット信号生成回路と、
前記信号入力端子に接続され、第１遅延時間前記パルス幅変調信号を遅延させて前記クロック端子へ出力する遅延回路と、
第１入力端子、基準電圧が供給される第２入力端子および出力端子を有し、前記所定の周期の信号を出力するコンパレータと、
前記第１入力端子と接地との間に設けられた第１キャパシタと、
制御端子を有する電流源、前記コンパレータの前記出力端子と前記制御端子との間に設けられたチャージポンプおよび一端が前記制御端子に接続され他端に前記電源電圧が供給された第２キャパシタを有し、前記コンパレータの前記信号に応じて前記チャージポンプの電荷量を変化させ前記コンパレータの前記信号のデューティ比を所定値に制御する帰還回路と、
を備えたクロック再生回路。
【請求項２】
所定の周期を有し平均デューティ比が一定であるパルス幅変調信号が入力される信号入力端子と、
クロック端子、電源電圧が供給される入力端子および出力端子を有するＤフリップフロップ回路と、
前記信号入力端子に接続され、第１遅延時間前記パルス幅変調信号を遅延させて前記クロック端子へ出力する遅延回路と、
第１入力端子、基準電圧が供給される第２入力端子および出力端子を有し、前記所定の周期の信号を出力するコンパレータと、
前記第１入力端子と接地との間に接続された第１キャパシタと、
制御端子を有する電流源を有し、前記電流源は、前記コンパレータの前記信号に応じて変化した前記制御端子の電圧により、前記第１キャパシタの充電立ち上がり時間および放電立ち下がり時間のいずれかを変化させ前記コンパレータの前記信号のデューティ比を所定値に制御する帰還回路と、  
を備えたクロック再生回路。
【請求項３】
前記帰還回路は、前記コンパレータの前記出力端子と前記制御端子との間に設けられたチャージポンプをさらに有し、
前記チャージポンプは、入力された前記コンパレータの前記信号に応じて前記制御端子の前記電圧を変化させる請求項２記載のクロック再生回路。
【請求項４】
前記コンパレータの前記信号のデューティ比が前記所定値よりも大きい場合、前記チャージポンプは、吐き出し電流を増加させることにより前記デューティ比を小さくし、
前記コンパレータの前記信号のデューティ比が前記所定値よりも小さい場合、前記チャージポンプは、引き込み電流を増加させることにより前記デューティ比を大きくする請求項３記載のクロック再生回路。
【請求項５】
前記Ｄフリップフロップ回路の出力は、正相であり、
前記電流源は前記第１キャパシタを放電する請求項２〜４のいずれか１つに記載のクロック再生回路。
【請求項６】
前記Ｄフリップフロップ回路の出力は逆相であり、
前記電流源は、前記第１キャパシタを充電する請求項２〜４のいずれか１つに記載のクロック再生回路。
【請求項７】
前記コンパレータの前記第１入力端子を、前記Ｄフリップフロップ回路の前記出力端子および前記電流源のいずれかへ切り替える制御部をさらに備え、
前記Ｄフリップフロップ回路の前記出力が切り替わると、前記制御部は前記Ｄフリップフロップ回路の前記出力端子と前記第１入力端子とを接続し、
前記フリップフロップ回路の前記出力が切り替わってから第２遅延時間遅延したのち、前記制御部は前記第１キャパシタを充電または放電させ、
前記第１キャパシタの前記電位が変化し前記基準電圧と交差する時、前記コンパレータの前記信号が切り替わる請求項５または６に記載のクロック再生回路。  
【請求項８】
前記パルス信号入力端子に接続され、前記パルス幅変調信号の立ち上がりに同期して生成されたリセット信号を前記リセット端子へ入力するリセット信号生成回路をさらに備えた請求項２〜７のいずれか１つに記載のクロック再生回路。
【請求項９】
請求項１〜８のいずれか１つに記載のクロック再生回路と、
光信号を受光する受光素子と、
前記コンパレータの前記信号が入力され、電圧制御型遅延回路を含む遅延型位相同期回路と、    
前記多相クロック信号の立ち上がりタイミングにおいて、前記受光素子から出力された前記遅延したパルス幅変調信号を判別かつ復調して生成したデータ列と、前記クロック信号と、を出力可能な復調回路と、
を備えた受光回路。
【請求項１０】
請求項９記載の受光回路と、
前記受光素子と電気的に絶縁され、送信側パルス幅変調信号で変調された前記光信号を放出する発光素子と、
を備えた光結合装置。
【請求項１１】
請求項１〜８のいずれか１つに記載のクロック再生回路と、
第１入力端子と第２入力端子とを有する位相比較器と、前記位相比較器からの出力電圧を平滑化するループフィルタと、電圧制御発振器と、前記電圧制御発振器の出力信号の周波数を整数分の１に低下させて前記位相比較器の前記第２端子に入力する分周器と、を有する位相同期ループ回路であって、前記第１入力端子に入力された前記クロック再生回路から出力された前記クロック信号と前記第２入力端子に入力された前記分周器からの出力信号との位相差に応じた出力を前記ループフィルタに入力する位相同期ループ回路と、
を備え、
前記クロック信号と同期し所定の周波数を有するクロック信号を出力する周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、クロック再生回路、受光回路、光結合装置、並びに周波数シンセサイザに関する。
【背景技術】
【０００２】
アナログ信号を伝送する光結合型絶縁装置では、アナログ入力信号をＡ／Ｄ変換し絶縁部ではディジタルデータを伝送する。すなわち、１つのＬＥＤ（Light  Emitting  Diode：発光ダイオード）を用いて、ディジタルデータとクロック信号とが変調されて伝送される。また、受信回路では、変調信号からクロック信号が再生され、かつディジタルデータが復調される。このような光結合型絶縁装置は、たとえば、入出力回路を電気的に絶縁した状態で高精度なアナログ信号を伝送できる。このため、高電圧動作する産業用機器において、高精度な制御信号を正確に送受信することができる。  
【０００３】
光結合型絶縁装置の変調方式としてパルス幅変調（Pulse  Width  Modulation：ＰＷＭ）を用いた場合、遅延型位相同期（Delay-Locked LooP:ＤＬＬ）回路を用いてクロック信号を再生して、ＤＬＬ回路で生成された多相クロックを用いてディジタルデータを復調することができる。
【０００４】
しかしながら、１周期に多ビット情報を含むＰＷＭ信号の場合、ディジタルデータを復調するために必要な多相クロック信号の数が非常に多くなる。このため、遅延型同期回路と復調回路とを集積化した受信回路では、回路面積および消費電力が増大し回路サイズの小型化・低消費電力化が困難となることがある。  
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３０３６６３号公報
【特許文献２】特開２００６−２４６２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
チップサイズが縮小され消費電流が低減されたクロック再生回路、受光回路、光結合回路、並びに周波数シンセサイザを提供する。
【課題を解決するための手段】
【０００７】
実施形態のクロック再生回路は、信号入力端子と、Ｄフリップフロップ回路と、遅延回路と、コンパレータと、第１キャパシタと、帰還回路と、を有する。前記信号入力端子には、所定の周期を有し平均デューティ比が一定であるパルス幅変調信号が入力される。前記Ｄフリップフロップ回路は、クロック端子、電源電圧が供給される入力端子および出力端子を有する。前記遅延回路は、前記信号入力端子に接続され、第１遅延時間前記パルス幅変調信号を遅延させて前記クロック端子へ出力する。前記コンパレータは、第１入力端子、基準電圧が供給される第２入力端子および出力端子を有し、前記所定の周期の信号を出力する。前記第１キャパシタは、前記第１入力端子と接地との間に接続される。前記帰還回路は、制御端子を有する電流源を有する。前記電流源は、前記コンパレータの前記信号に応じて変化した前記制御端子の電圧により、前記第１キャパシタの充電立ち上がり時間および放電立ち下がり時間のいずれかを変化させ前記コンパレータの前記信号のデューティ比を所定値に制御する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態にかかるクロック再生回路の構成を表すブロック図である。
【図２】図２（ａ）は第１の実施形態にかかるクロック再生回路を有する遅延型同期位相回路のブロック図、図２（ｂ）は入力されたパルス幅変調信号、生成された所定のデューティ比を有するクロック信号および多相クロック信号の波形図、である。
【図３】第１の実施形態にかかるクロック再生回路の動作を説明するタイミング図である。
【図４】図４（ａ）は第２の実施形態にかかるクロック再生回路のブロック図、図４（ｂ）はそのタイミング図、である。
【図５】図５（ａ）は第１〜第３の実施形態にかかるＤＬＬ回路を有する受光回路のブロック図、図５（ｂ）はパルス幅変調信号に対応する復調されたバイナリーデータを説明する図、である。
【図６】図６（ａ）は比較例にかかるＤＬＬ回路のブロック図、図６（ｂ）はそのタイミング図、である。
【図７】第１〜第３のクロック再生回路を用いた周波数シンセサイザのブロック図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ本発明の実施の形態について説明する。
図１は、クロック再生回路の構成を表すブロック図である。
クロック再生回路１０は、信号入力端子１２と、Ｄフリップフロップ回路（Ｄ−ＦＦ）２０と、遅延回路２４と、コンパレータ２６と、第１キャパシタ３２と、帰還回路３４と、制御部５０と、を有する。また、クロック再生回路１０は、バイナリーデータが符号化され所定の周期Ｔｓを有するＰＷＭ信号ＶＰＷＭのパルス列が信号入力端子１２へ入力され、所定の周期Ｔｓと所定のデューティ比Ｄとを有するクロック信号φ０が生成される。なお、ＰＷＭ信号ＶＰＷＭのパルス列は、平均デューティ比が所定の値（たとえば５０％）であるものとする。
【００１０】
Ｄ−ＦＦ２０は、クロック端子２０ａと、入力端子（Ｄ）２０ｂと、出力端子（Ｑ）２０ｃと、を有する。Ｄフリップフロップ回路２０の入力端子２０ｂには、電源電圧ＶＤＤが供給される。クロック信号の立ち上がりタイミング時の入力端子２０ｂの信号状態が出力端子２０ｃに出力され、次のクロック信号が入力されるまで、出力端子２０ｃの状態は保持される。
【００１１】
遅延回路２４は、信号入力端子１２へ入力されたＰＷＭ信号ＶＰＷＭの立ち上がりタイミングから第１遅延時間ｔｄ１だけ遅延したＰＷＭ信号ＶＤＰＷＭをクロック端子２０ａに向けて出力する。遅延回路２４は、たとえば、偶数のインバータ回路を直列接続するか、ロジック回路とＣＲ回路で構成された回路などとしたものとすることができる。
【００１２】
コンパレータ２６は、第１入力端子２６ａと、基準電圧Ｖｃｐが供給される第２入力端子２０ｂと、出力端子２６ｃと、を有する。また、容量Ｃの第１キャパシタ３２の一方の端子は、コンパレータ２６の第１入力端子２６ａと接続され、他方の端子は接地される。
【００１３】
帰還回路３４は、たとえば、チャージポンプ３６と、容量Ｃｃｐの第２キャパシタ４６と、電圧制御電流源４８と、を有することができる。チャージポンプ３６の入力側は、コンパレータ２６の出力端子２６ｃと接続され、出力側は制御端子４４と接続される。また、チャージポンプ３６は、制御端子４４と電源端子との間に設けられた第１電流源４０と、制御端子４４と接地との間に設けられた第２電流源４２とを有する。
【００１４】
第２キャパシタ４６の一方の端子は、制御端子４４と接続され、他方の端子は電源電圧ＶＤＤに接続される。
【００１５】
電圧制御電流源４８は、制御端子４４の制御電圧Ｖｃｏｎｔにより第１キャパシタ３２の電圧Ｖｃの時間変化を制御可能である。すなわち、トランスコンダクタンスＫ（＞０）に応じた電流Ｉ４８により、第１キャパシタ３２の電荷を放電する。
【００１６】
制御部５０は、Ｄ−ＦＦ２０の出力端子２０ｃと電圧制御電流源４８との間に設けられた第１スイッチ（ＳＷ１）５２と、Ｄ−ＦＦ２０の出力端子２０ｃとコンパレータ２６の第１入力端子２６ａとの間に設けられた第２スイッチ（ＳＷ２）５４と、を有する。
【００１７】
なお、図１に表すように、制御部５０は、リセット信号生成回路２２と、信号検出回路５８と、第３スイッチ（ＳＷ３）５６と、ＯＲ回路２３と、のいずれかをさらに有する。Ｄ−ＦＦ２０のリセット端子２０ｅには、ＰＷＭ信号の立ち上がりタイミングに同期したリセット信号Ｖｒｓｔが第１の時間に入力される。また、リセット信号ＶｒｓｔをＰＷＭ信号の立ち上がりに同期して生成すると、遅延したＰＷＭ信号ＶＤＰＷＭの立ち上がり前にリセット信号Ｖｒｓｔが出力され、遅延したＰＷＭ信号であるＶＤＰＷＭの立ち上がり前のＤ−ＦＦ２０の状態に戻すことができる。このようにすると、第１キャパシタ３２の電圧Ｖｃとコンパレータ２６の出力電圧信号であるクロック信号φ０とは、遅延したＰＷＭ信号ＶＤＰＷＭの周期と一致して変化する。
【００１８】
ＰＷＭ信号ＶＰＷＭが入力されていない場合、信号検出回路５８の出力信号Ｖｄｅｔによって第３スイッチ５６が短絡され、帰還回路３４の制御電圧Ｖｃｏｎｔを固定値に設定して、回路が動作しないようにすることができる。他方、ＰＷＭ信号ＶＰＷＭが入力されている場合、信号検出回路５８の出力信号Ｖｄｅｔによって、第３スイッチ５６が開放され、制御端子４４の制御電圧Ｖｃｏｎｔによって電圧制御電流源４８が制御される。このため、帰還回路３４は、遅延したＰＷＭ信号ＶＤＰＷＭの出力パルス列に追随しつつクロック再生回路１０を定常状態へ向かって制御する。
【００１９】
図２（ａ）は第１の実施形態にかかるクロック生成回路と接続された遅延型同期位相回路のブロック図、図２（ｂ）は遅延したＰＷＭ信号ＶＤＰＷＭおよび多相クロック信号の波形図、である。
【００２０】
図２（ａ）に表すように、遅延型位相同期（ＤＬＬ：Delay  Locked Loop）回路６０は、たとえば、位相比較器９２と、チャージポンプ９４と、電圧制御型遅延（ＶＣＤＬ：Voltage  Controlled Delay Line）回路６２と、ロック検出回路９６と、を有する負帰還回路である。
【００２１】
クロック再生回路１０には、パルス幅変調（ＰＷＭ：Pulse  Width Modulation）信号ＶＰＷＭが入力され、ＰＷＭ信号の周期Ｔｓと同一の周期を有し、かつ所定のデューティ比Ｄを有するクロック（ＣＬＫ）信号φ０が出力される。伝送するディジタルデータが１．５ｂｉｔの場合、入力されるＰＷＭ信号ＶＰＷＭのパルス幅は、たとえば、Ｔｓ／４、２Ｔｓ／４、３Ｔｓ／４の３水準とすることができる。ＤＬＬ回路６０には、再生されたクロック信号φ０が入力され、クロック検出回路９６には遅延したＰＷＭ信号信号ＶＤＰＷＭが入力される。クロック信号φ０とφ８との位相差がＴｓ／２以上となると、位相比較器９２が正常動作しないため、また無信号時にＤＬＬを止めるために遅延したＰＷＭ信号ＶＤＰＷＭを用いる。
【００２２】
ＶＣＤＬ回路６２は、電圧制御型遅延素子６２ａが直列に多段接続された構成とする。電圧制御型遅延素子６２ａは、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）を含むトランジスタや容量素子により構成されている。ＤＬＬ回路６０が正常にロックされ定常状態の時に、それぞれの電圧制御型遅延素子６２ａは、所定の周期Ｔｓ内でクロック信号φ０の立ち上がりタイミングを少しずつ遅延させることにより多相クロック信号を生成する。たとえば、図２（ｂ）のように、Ｔｓ／８の時間間隔となる多相クロック信号φ１〜φ８を生成して出力することができる。
【００２３】
ロック検出回路９６には、遅延したＰＷＭ信号ＶＤＰＷＭ及びクロック信号φ０〜φ８が入力され、クロック信号φ０とφ８との位相差がＴｓ／２以上となると、位相比較器９２が正常動作しないため、ロック検出回路９６を用いて位相差を検出する。ロック検出回路９６は、クロック信号φ０とφ８信号との位相差、すなわち、クロックφ０に対するクロック信号φ８の遅延量を広い範囲で判定する。そして、遅延量が所定の値よりも小さいときにＵＮＤＥＲ信号を出力し、遅延量が所定の値よりも大きいときにＯＶＥＲ信号を出力する。ＵＮＤＥＲ信号およびＯＶＥＲ信号は、位相比較回路９２に対して出力される。また、ロック検出回路９６は、遅延したＰＷＭ信号ＶＤＰＷＭが入力されていないときは「初期状態」であると判定し、チャージポンプ９４の動作を停止すると共に、各電圧制御型遅延素子６２ａに対して制御信号を出力する。
【００２４】
図６（ａ）は、比較例にかかるＤＬＬ回路のブロック図、図６（ｂ）はそのタイミング図である。
比較例は、クロック再生回路を用いない場合のＤＬＬ回路を表す。図６（ａ）に表すように、ＤＬＬ回路１６０は、位相比較器１９２と、チャージポンプ１９４と、ＶＣＤＬ回路１６２と、ロック検出回路１９６と、を有する。Ｔ−ＦＦ回路１９０は、入力ＰＷＭ信号ＶＰＷＭを固定デューティ比の電圧信号に変換する。このため、ロック検出回路１９６による位相差の検出が可能となるが、多相クロックの周期がＰＷＭ信号ＶＰＷＭの周期の２倍となる。図５（ｂ）に表すように、Ｔｓ／４、２Ｔｓ／４、３Ｔｓ／４のＰＷＭ信号ＶＰＷＭを復調するには、φ３（Ｔｓ／４と２Ｔｓ／４との間）、φ５（２Ｔｓ／４と３Ｔｓ／４との間）、φ１１（５Ｔｓ／４と６Ｔｓ／４との間）、φ１３（６Ｔｓ／４と７Ｔｓ／４）との間）の多相クロックが必要となる。この結果、ＶＣＤＬ回路１６２の面積が拡大し、消費電流も増加する。
【００２５】
これに対して、第１の実施形態にかかるクロック再生回路は、ＰＷＭ信号の周期Ｔｓと同一の周期Ｔｓであり固定デューティ比を有するクロック信号を生成できる。このため、Ｔ−ＦＦ回路を用いずに、ロック検出回路を有するＤＬＬ回路を駆動し、たとえば、３水準のＰＷＭ信号の場合、φ３およびφ５の２つのクロック信号で復調できる。すなわち、ＶＣＤＬ回路の面積が略２分に１となり、消費電流も略２分の１まで低減できる。また、受光回路、光結合装置の小型化が容易となる。
【００２６】
図３は、第１の実施形態のクロック再生回路の動作を説明するタイミング図である。
時間ｔ１に、ＰＷＭ信号ＶＰＷＭの立ち上がりに同期したリセット信号Ｖｒｓｔがリセット信号生成回路２２から発出され、Ｄ−ＦＦ２０のリセット端子２０ｅに入力される。そのため、Ｄ−ＦＦ２０の正相出力Ｑがロー（Ｌ）レベル、逆相出力（Ｑ−で表す）がハイ（Ｈ）レベルに設定されたのち、一定時間後にリセット状態が解除される。このとき、第１スイッチ５２が短絡、第２スイッチ５４が開放なので第１キャパシタの電圧Ｖｃには影響を与えない。時間ｔ２には、第１遅延時間ｔｄ１だけ遅延した周期ＴｓのＰＷＭ信号ＶＤＰＷＭがＤ−ＦＦ２０のクロック端子２０ａに入力される。Ｄ−ＦＦ２０の入力端子２０ｂは電源に接続されているため、遅延したＰＷＭ信号ＶＰＷＭの立ち上がりに同期して正相出力Ｑがハイ（Ｈ）レベルとなる。なお、ＶＤＰＷＭ立ち上がり時にＶｒｓｔが解除しているように、第１遅延時間ｔｄ１が設定されている。
【００２７】
Ｄ−ＦＦ２０の正相出力Ｑの立ち上がりに同期して第１スイッチ５２が開放、第２スイッチ５４が短絡となる。この状態は第２遅延時間ｔｄ２の期間で継続し、この期間第１キャパシタ３２の電圧ＶｃはＤ−ＦＦ２０の正相出力Ｑと同電位になる。時間ｔ２から第２遅延時間ｔｄ２が経過した時間ｔ３では、Ｄ−ＦＦ２０の正相出力Ｑの電位は電源電圧ＶＤＤ（Ｈレベル）であるので、このときの第１キャパシタ３２の電圧ＶｃもＶＤＤとなり、コンパレータ２６の出力電圧信号であるクロック信号φ０はＨレベルとなる。
【００２８】
その後、時間ｔ３において、第１スイッチ５２が短絡、第２スイッチ５４が開放となると、第１キャパシタ３２とＤ−ＦＦ２０の正相出力端子とは切り離され、電圧制御電流源４８により第１キャパシタ３２から電荷の引き抜きを開始する。このため、第１キャパシタの電圧Ｖｃが低下し始める。すなわち、第１キャパシタ３２の電位Ｖｃの立ち下がり時間は、電圧制御電流源４８の制御電圧Ｖｃｏｎｔにより制御可能である。なお、電圧制御電流源４８のトランスコンダクタンスをＫ（＞０）とするとき、電流Ｉ４８は、Ｋ・Ｖｃｏｎｔで表すことができる。
コンパレータ２６の第２入力端子２６ｂには基準電圧としてＶｃｐが供給されている。第１キャパシタ３２の電位Ｖｃが低下し時間ｔ４で基準電圧Ｖｃｐに到達するとコンパレータ２６の出力電圧信号であるクロック信号φ０はＬレベルに転じる。
【００２９】
クロック信号φ０がＬレベルになっても、第１スイッチ５２および第２スイッチ５４の状態に変化がないので、第１キャパシタ３２の電圧Ｖｃは接地電位（Ｌレベル）に向かって変化し続ける。この状態は、遅延したＰＷＭ信号ＶＰＷＭの次の立ち上がりに同期して発出されるリセット信号Ｖｒｓｔが表れるまで継続し、時間ｔ５で時間ｔ２の状態と同様にＨレベルに変化する。したがって、この場合のクロック信号φ０の正パルスデューティ比Ｄは、（ｔ４−ｔ２）／Ｔｓとなる。
【００３０】
帰還回路３４は、コンパレータ２６の出力電圧信号であるクロック信号φ０の正パルスデューティ比が所定の値（たとえば５０％）よりも大きい場合、制御電圧Ｖｃｏｎｔを上昇させるように作用する。制御電圧Ｖｃｏｎｔが上昇すると、第１キャパシタ３２の電圧Ｖｃの立ち下り時間が短くなるので、クロック信号φ０の正パルスデューティ比が小さくなり、所定の値と一致するようになる。他方、クロック信号φ０の正パルスデューティ比が所定の値（たとえば５０％）よりも小さい場合、制御電圧Ｖｃｏｎｔを下降させるように作用する。制御電圧Ｖｃｏｎｔが下降すると、第１キャパシタ３２の電圧Ｖｃの立ち下り時間が長くなるので、クロック信号φ０の正パルスデューティ比Ｄが大きくなり、所定の値と一致するようになる。
【００３１】
たとえば、帰還回路３４がチャージポンプ３６と第２キャパシタ４６とを有し、チャージポンプ３６がコンパレータ２６の出力端子２６ｃと接続されているものとする。チャージポンプ３６へ入力されたコンパレータ２６の出力電圧信号であるクロック信号φ０の正パルスデューティ比Ｄが所定比（たとえば５０％）よりも小さい場合を考える。φ０がＨレベルの時に第１電流源４０をＯＮとし、第２電流源４２をＯＦＦとする。他方、φ０がＬレベルの時に、第２電流源４２をＯＮとし、第１電流源４０をＯＦＦとする。クロック信号φ０の１周期におけるＶｃｏｎｔの変化を考えると、クロック信号φ０の負パルス幅が正パルス幅よりも大きいため、チャージポンプ３６の平均出力電流は引き込み電流となり第２キャパシタ４６の蓄積電荷を増加させる。この結果、制御電圧Ｖｃｏｎｔが低下して、電圧制御電流源４８の電流Ｉ４８が小さくなるので、第１キャパシタ３２の電圧Ｖｃの立ち下り時間が長くなり、クロック信号φ０の正パルスデューティ比Ｄを大きくし所定比（たとえば５０％）に近づけることができる。
【００３２】
他方、チャージポンプ３６へ入力されたコンパレータ２６の出力電圧信号であるクロック信号φ０正パルスデューティ比Ｄが所定比（たとえば５０％）よりも大きい場合を考える。クロック信号φ０の１周期におけるＶｃｏｎｔの変化を考えると、クロック信号φ０の正パルス幅の方が負パルス幅よりも大きいため、チャージポンプ３６の平均出力電流は吐き出し電流となり第２キャパシタ４６の蓄積電荷を減少させる。この結果、制御電圧Ｖｃｏｎｔが上昇して電圧制御電流源４８の電流Ｉ４８が大きくなるので、第１キャパシタ３２の電圧Ｖｃの立ち下り時間が短くなり、クロック信号φ０の正パルスデューティ比Ｄを小さくして所定比（たとえば５０％）に近づけることができる。
【００３３】
このようにして、帰還回路３４は、クロック信号φ０のデューティ比Ｄに応じてチャージポンプ３６を制御し、電圧制御電流源４８の制御電圧Ｖｃｏｎｔを制御して負帰還回路を構成している。このため、遅延したＰＷＭ信号ＶＤＰＷＭのパルス列がクロック再生回路１０に入力された場合、クロック信号φ０のデューティ比Ｄが所定比（たとえば５０％）に向かって収束し定常状態となる。この結果、周期がＴｓであり、かつデューティ比Ｄが所定比（たとえば５０％）のクロック信号を生成できる。
【００３４】
なお、第１の実施形態で消費される電流の大部分は、第１キャパシタ３２を充放電する場合に生じる。第１キャパシタ３２は１周期Ｔｓ内で、Ｃ×ＶＤＤの電荷を充放電することから、消費電流ＩＤＤは、式（１）で近似できる。
【００３５】
ＩＤＤ＝Ｃ×ＶＤＤ／Ｔｓ        式（１）
【００３６】
電源電圧ＶＤＤと周期Ｔｓとは、システムの用途から決まる値である。したがって、消費電流ＩＤＤを低減するには、容量Ｃを低減すればよい。容量Ｃの下限値は、負帰還動作では制限されない。このため、半導体プロセスの限界（たとえば、形成精度やリーク電流などの兼ね合い）で決まる値まで低減することができる。
【００３７】
また、クロック信号φ０が連続して出力され、時間が十分に経過し定常状態と見なせる場合、クロック信号φ０の正パルスデューティ比Ｄは、チャージポンプ３６の引き込み電流用電流源（電流源４２）と、吐き出し電流用電流源(電流源４０)と、により決定する。第１の実施形態では、チャージポンプ３６の引き込み電流と、吐き出し電流と、の絶対値を等しく設定したので、正パルスデューティ比Ｄは５０％であった。引き込み電流をＩｃｐ  ｓｎｋ、吐き出し電流をＩｃｐ  ｓｒｅ、で表すと、十分に時間が経過した時の正パルスデューティ比Ｄは式（２）で表される。
【００３８】
Ｄ（ｔ→∞）＝１／（１＋Ｉｃｐ  ｓｒｅ／Ｉｃｐ  ｓｎｋ）      式（２）
【００３９】
すなわち、Ｉｃｐ  ｓｒｅとＩｃｐ  ｓｎｋとの比を設定すると、出力されるクロック信号φ０の正パルスデューティ比Ｄが決定する。またデューティ比Ｄの設定精度は、チャージポンプの引き込み電流用電流源（電流源４２）と吐き出し電流用電流源(電流源４０)とのカレントミラー比精度に依存する。
【００４０】
信号検出回路５８は、ローパスフィルタと入力しきい値が０．２５ＶＤＤおよび０．７５ＶＤＤのインバータ素子と、通常の論理素子と、で構成することができる。ローパスフィルタの時定数がＶＰＷＭ信号の周期よりも極めて大きい場合、ローパスフィルタ出力が入力信号の平均デューティ比Ｄに応じた信号を出力することを利用して、信号が検出される。たとえば、ＶＰＷＭ信号の平均デューティ比Ｄが５０％とすると、ＶＰＷＭ信号入力時のローパスフィルタ出力は、０．５ＶＤＤとなる。一方、ＶＰＷＭ信号が入力されていない場合のローパスフィルタ出力は，ＶＤＤもしくは接地電位となる。したがって、ローパスフィルタ出力を入力しきい値が０．２５ＶＤＤおよび０．７５ＶＤＤのインバータ素子で検出することにより、入力信号の有無を容易に検出することができる。
【００４１】
また、電圧制御電流源４８は、たとえば、ＮＭＯＳＦＥＴからなるものとすることができる。
【００４２】
ＰＷＭ信号ＶＰＷＭが入力されていない場合、信号検出回路５８が動作して回路を初期状態に設定する。また、ＰＷＭ信号ＶＰＷＭが入力されると、帰還回路３４により、制御電圧Ｖｃｏｎｔが制御され、出力電圧であるクロック信号φ０のデューティ比Ｄが所定値へ収束して行く。なお、第１の実施形態の初期状態では、電圧制御電流源４８の出力電流Ｉ４８が最大値、すなわち、制御電圧Ｖｃｏｎｔを最大（ＶＤＤ）にするのが望ましい。すなわち、制御電圧Ｖｃｏｎｔは、全体的には時間の経過とともに低下する。
【００４３】
リセット信号Ｖｒｓｔは、ＰＷＭ信号ＶＰＷＭの立ち上がりに同期して生成することができる。また、コンパレータ２６の出力電圧信号であるクロック信号φ０は、第１キャパシタ３２の電位Ｖｃが略０．５ＶＤＤまで低下した時間でＨレベルからＬレベルに切り替わる。
【００４４】
第２キャパシタ４６の容量Ｃｃｐを大きくしチャージポンプ回路の電流Ｉｃｐを小さく設定すると、ＰＷＭ信号ＶＤＰＷＭの１周期Ｔｓ内での制御電圧Ｖｃｏｎｔの変化量ΔＶｃｏｎｔは、時間ｔ２〜ｔ４のＨレベルの期間の上昇分と、時間ｔ４〜ｔ５のＬレベルの期間の低下分の和として、式（３）で近似できる。
【００４５】
ΔＶｃｏｎｔ＝Ｄ×Ｔｓ×Ｉｃｐ／Ｃｃｐ−（１−Ｄ）×Ｔｓ×Ｉｃｐ／Ｃｃｐ
＝（２Ｄ−１）×Ｉｃｐ／Ｃｃｐ        式（３）
【００４６】
ここで、吐き出し電流、引き込み電流の絶対値は等しく、Ｉｃｐとする。時間ｔが十分に大きくなると、帰還回路３４の働きにより、制御電圧Ｖｃｏｎｔの変化量ΔＶｃｏｎｔがゼロに近づき、制御電圧Ｖｃｏｎｔは一定値に収束する。このため、式（３）から、電流値Ｉｃｐおよび第２キャパシタ４６の容量Ｃｃｐに関係なく、出力電圧信号のデューティ比Ｄが０．５に近づくことがわかる。
【００４７】
図４（ａ）は第２の実施形態のクロック再生回路のブロック図、図４（ｂ）はその動作タイミング図、である。
図４（ａ）に表すように、 第２の実施形態では、コンパレータ２６の第１入力端子２６ａへは、Ｄ−ＦＦ２０の出力端子２０ｄ（Ｑ−で表すものとする）から逆相出力が入力される。同時に、電圧制御電流源４９は、第１キャパシタ３２へ電荷を充電する方向に接続する。
【００４８】
すなわち、図４（ｂ）に表すように、時間ｔ１に、ＰＷＭ信号ＶＰＷＭの立ち上がりに同期したリセット信号Ｖｒｓｔがリセット信号生成回路２２から発出され、Ｄ−ＦＦ２０のリセット端子２０ｅに入力される。そのため、Ｄ−ＦＦ２０の正相出力がＬレベル、逆相出力がＨレベルに設定されたのち、一定時間後にリセット状態が解除される。このとき、第１スイッチ５２が短絡、第２スイッチ５４が開放なので第１キャパシタ３２の電圧Ｖｃには影響を与えない。時間ｔ２には、第１遅延時間ｔｄ１だけ遅延したＰＷＭ信号ＶＤＰＷＭがＤ−ＦＦ２０のクロック端子２０ａに入力される。Ｄ−ＦＦ２０の入力端子２０ｂは電源に接続されているため、遅延したＰＷＭ信号ＶＤＰＷＭの立ち上がりに同期して逆相出力がＬレベルとなる。なお、ＶＤＰＷＭ立ち上がり時にリセット信号Ｖｒｓｔが解除しているように、第１遅延時間ｔｄ１が設定されている。Ｄ−ＦＦ２０の逆相出力の立ち下がりに同期して第１スイッチ５２が開放、第２スイッチ５４が短絡となる。この状態は第２遅延時間ｔｄ２の期間で継続し、この期間、第１キャパシタ３２の電圧ＶｃはＤ−ＦＦ２０の逆相出力と同電位になる。時間ｔ２から第２遅延時間ｔｄ２が経過した時間ｔ３では、Ｄ−ＦＦ２０の逆相出力の電位は接地電位（Ｌレベル）であるので、このときの第１キャパシタ３２の電圧Ｖｃも接地電位となり、コンパレータ２６の出力電圧信号であるクロック信号φ０はＬレベルとなる。
【００４９】
その後、時間ｔ３となると、第１スイッチ５２が短絡、第２スイッチ５４が開放となると、第１キャパシタ３２とＤ−ＦＦ２０の逆相出力端子とは切り離され、電圧制御電流源４９により第１キャパシタ３２に電荷の充電を開始する。このため、第１キャパシタ３２の電圧Ｖｃが上昇し始める。すなわち、第１キャパシタ３２の電位Ｖｃの立ち上がり時間は、電圧制御電流源４９の制御電圧Ｖｃｏｎｔにより制御可能である。なお、電圧制御電流源４９のトランスコンダクタンスをＫ（＞０）とするとき、電流Ｉ４９は、Ｋ・（ＶＤＤ−Ｖｃｏｎｔ）で表すことができる。
コンパレータ２６の第２入力端子２６ｂには基準電圧としてＶｃｐが供給されている。第１キャパシタ３２の電位Ｖｃが上昇し時間ｔ４で基準電圧Ｖｃｐに到達するとコンパレータ２６の出力電圧信号であるクロック信号φ０はＨレベルに転じる。
【００５０】
クロック信号φ０がＨレベルになっても、第１スイッチ５２および第２スイッチ５４の状態に変化がないので、第１キャパシタの電圧Ｖｃは電源電位（Ｈレベル）に向かって変化し続ける。この状態は，遅延したＰＷＭ信号ＶＤＰＷＭの次の立ち上がりに同期して発出されるリセット信号Ｖｒｓｔが表れるまで継続し、時間ｔ５で時間ｔ２の状態と同様にＬレベルに変化する。したがって、この場合のクロック信号φ０の正パルスデューティ比Ｄは、（ｔ５−ｔ４）／Ｔｓとなる。
【００５１】
帰還回路３４は、コンパレータ２６の出力電圧信号であるクロック信号φ０の正パルスデューティ比Ｄが所定の値（たとえば５０％）よりも大きい場合、制御電圧Ｖｃｏｎｔを上昇させるように作用する。制御電圧Ｖｃｏｎｔが上昇すると、第１キャパシタ３２の電圧Ｖｃの立ち上がり時間が長くなるので、クロック信号φ０の正パルスデューティ比Ｄが大きくなり，所定の値と一致するようになる。他方、クロック信号φ０の正パルスデューティ比Ｄが所定の値（たとえば５０％）よりも小さい場合、制御電圧Ｖｃｏｎｔを下降させるように作用する。制御電圧Ｖｃｏｎｔが下降すると、第１キャパシタ３２の電圧Ｖｃの立ち上がり時間が短くなるので、クロック信号φ０の正パルスデューティ比Ｄが大きくなり，所定の値と一致するようになる。
【００５２】
なお、第２の実施形態の初期状態は、電圧制御電流源４９の出力電流Ｉ４９が最大値、すなわち、制御電圧Ｖｃｏｎｔを最小（接地電位）にするのが望ましい。すなわち、制御電圧Ｖｃｏｎｔは、全体的には時間の経過とともに上昇して、十分な時間が経過すると，Ｖｃｏｎｔは一定値、すなわちクロック信号φ０の正パルスデューティ比Ｄは所定の値（たとえば５０％）に向かって収束する。
【００５３】
図５（ａ）は第１および第２の実施形態にかかるクロック再生回路を有する受光回路を有する光結合装置のブロック図、図５（ｂ）は受光回路の動作タイミング図、である。
図５（ａ）に表すように、受光回路６９は、たとえば、受光素子（ＰＤ）６６と、トランスインピーダンスアンプ（ＴＩＡ）６７と、クロック再生回路１０と、遅延型位相同期（ＤＬＬ：Delay  Locked  Loop）回路６０と、復調回路６８と、を有する。また、入力信号ＶＩＮ  ＰＷＭで変調可能な発光素子６４と、受光回路６９と、を光結合すると、光結合装置となる。
【００５４】
発光素子６４は、入力ＰＷＭ信号ＶＩＮ  ＰＷＭにより変調された光信号を放出する。放出された光信号は受光素子６６で電流信号Ｉｐに変換され、トランスインピーダンスアンプ（ＴＩＡ）６７などにより増幅されＰＷＭ（電圧）信号ＶＰＷＭに変換される。ＰＷＭ信号ＶＰＷＭはクロック再生回路１０に入力され、遅延したＰＷＭ信号ＶＤＰＷＭとクロック信号φ０を出力する。ＤＬＬ回路６０では，クロック信号φ０に同期した多相クロックを生成し、復調回路６８に入力する。復調回路６８は、遅延したＰＷＭ信号ＶＤＰＷＭを多相クロックタイミングで判定することにより、ＶＤＰＷＭに変調されたディジタルデータを復調する。このような構成で、入出力が電気的に絶縁されて高精度なアナログ電気信号を伝送可能な光結合装置（フォトカプラー）とすることができる。
【００５５】
なお、ＰＷＭ信号は、光結合系を介すことなく、電界結合系または磁気結合系で送受信することもできる。
【００５６】
ＰＷＭ信号は、パルス幅を変化することによりバイナリーデータである「０」、「１」信号をそれぞれ割り付けることができる。  
【００５７】
また、図５（ｂ）に表すように、ＰＷＭ信号ＶＰＷＭの平均デューティ比Ｄは５０％で、パルス幅がＴｓ／４、２Ｔｓ／４、３Ｔｓ／４の信号を復調するものとする。たとえば、バイナリーデータが「１」の時は２Ｔｓ／４、バイナリーデータが「０」の時は５０％の確率でＴｓ／４および３Ｔｓ／４に変調する。このようにすると、バイナリーデータと無関係にＶＰＷＭ信号のデューティ比は５０％となる。すなわち、０．５ｂｉｔ分は平均デューティ比を一定にするために用いる。
【００５８】
ＰＷＭ信号ＶＰＷＭのパルス幅が３水準の場合、８種類の多相クロックを用いて復調するのが望ましい。すなわち、ＤＬＬ回路６０は、φ０とφ８との遅延差周期がＴｓとなるように制御するため、クロック信号φ３（３Ｔｓ／８の時間に相当）、φ５（５Ｔｓ／８の時間に相当）で遅延したＰＷＭ信号ＶＤＰＷＭを検出すると、ホールド時間が最大となり、安定してディジタルデータを復調できる。
【００５９】
一般的に、ＰＷＭ信号ＶＰＷＭの１周期に、Ｋビット（Ｋは整数）の情報が含まれている場合、ＶＰＷＭのパルス幅は２Ｋ水準となる。この場合、復調回路にてホールド時間が最大とするには、２×（２Ｋ＋１）種類の多相クロックを用意すればよい。
【００６０】
図７は、第１および第２のクロック再生回路を用いた周波数シンセサイザのブロック図である。
周波数シンセサイザは、第１〜第３の実施形態のクロック再生回路１０と、位相同期ループ（ＰＬＬ：Phase  Locked  Looｐ）回路８０と、を有する。
【００６１】
ＰＬＬ回路８０は、第１入力端子７０ａと第２入力端子７０ｂとを有する位相比較器７０と、位相比較器７０からの出力を平滑化するループフィルタ７２と、電圧制御発振器（ＶＣＯ：Voltage  Controlled  Oscilator）７４と、ＶＣＯ７４の出力信号の周波数をＮ（Ｎ：整数）分の１に低下させて位相比較器７０の第２端子７０ｂに入力させる分周器７６と、を有する。
【００６２】
ＰＬＬ回路８０は、第１入力端子７０ａに入力されたクロック信号と第２入力端子７０ｂに入力された分周器７６からの出力信号との位相差に応じた信号をループフィルタ７２に入力する。ループフィルタ７２は信号を平滑化して、ＶＣＯ７４へ出力する。ＶＣＯ７４は、入力電圧信号によって発振周波数を制御できる。分周器７６は、ＶＣＯ７４の出力周波数をＮ分の１に低下させて、位相比較器７０の第２端子７０ｂにフィードバックして入力し、第１入力端子７０ａと第２入力端子７０ｂの信号が一致するように制御する。
【００６３】
ＰＬＬ回路８０が正常に収束した場合、ＶＣＯ７４は、クロック信号の周波数のＮ倍の周波数を有しクロック信号と同期した出力電圧信号を、出力端子７８から出力する。復調する場合は、ＰＬＬ出力信号をカウンタ回路等を用いて、ＰＷＭ信号ＶＰＷＭとの位相差を計算し、ＰＷＭ信号ＶＰＷＭのパルス幅を判別すれば良い。なお、ＰＷＭ信号ＶＰＷＭに含まれるディジタル信号が１．５ビットの場合、Ｎ＝８とすることにより、復調回路にてホールド時間が最大となる。一方、ＰＷＭ信号ＶＰＷＭにＫビット（Ｋは整数）の情報が含まれている場合、Ｎ＝２×（２Ｋ＋１）とすることにより、復調回路にてホールド時間が最大となる。
【００６４】
ＰＬＬ回路８０は、ループフィルタ７２を有しているので入力信号のジッタを抑圧することが可能である。また、ＰＬＬ回路８０に入力される信号のデューティ比Ｄを所定比に保つことができるため、本実施形態の周波数シンセサイザは、ＶＣＯ７４の周波数引き込み性能を高めＰＬＬ回路８０を安定に動作させることができる。
【００６５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６６】
１０  クロック再生回路、１２  信号入力端子、２０  Ｄ−ＦＦ  ２２  リセット信号生成回路、２４  遅延回路、２６  コンパレータ、２８  （クロック再生回路の）出力端子、３２  第１キャパシタ、３４  帰還回路、３６  チャージポンプ、４４  （電圧制御電流源の）制御端子、４６  第２キャパシタ、４８、４９  電圧制御電流源、５０  制御部、６０  ＤＬＬ回路、６２  ＶＣＤＬ回路、６４  発光素子、６６  受光素子、６７  ＴＩＡ、６８  復調回路、６９  受光回路、７０  位相比較器、７２  ループフィルタ、７４  ＶＣＯ、７６  分周器、８０  ＰＬＬ回路、Ｃ  第１キャパシタの容量、Ｉ４８、Ｉ４９  （電圧制御電流源からの）電流、Ｖｃ  第１キャパシタの電圧、Ｖｃｏｎｔ  制御電圧、ｔｄ１  第１遅延時間、ｔｄ２  第２遅延時間、Ｑ  正相出力、Ｑ−  逆相出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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