(57)【要約】【課題】隣接するレイアウトセル間に挿入するフィラーセルを小型化する。【解決手段】配線層Ｌ３に形成されＸ方向に延在する電源配線ＡＬ２と、配線層Ｌ２に形成され、Ｘ方向に延在するとともに電源配線ＡＬ２に接続された補助電源配線Ｗ２と、配線層Ｌ３に形成され、Ｙ方向に延在する信号配線Ｗ３とを備える。補助電源配線Ｗ２はＸ方向に分断されており、信号配線Ｗ３は当該分断領域を通過するようＹ方向に延在する。分断された補助電源配線Ｗ２の端部は凸形状を有し、これにより端部において配線幅が縮小されている。本発明によれば、信号配線Ｗ３と隣接する部分における補助電源配線Ｗ２の配線幅が縮小されていることから、両者をより近づけることが可能となる。これにより、より幅の狭いフィラーセルＦＣを使用できることから、チップ面積を縮小することが可能となる。【選択図】図１４
2014232855.tif 000002
【特許請求の範囲】
【請求項１】
第１の配線層に形成され、第１の方向に延在する第１の配線と、
前記第１の配線層とは異なる第２の配線層に形成され、前記第１の方向に延在するとともに前記第１の配線に電気的に接続された第２及び第３の配線と、
前記第２の配線層に形成され、前記第１の方向と交差する第２の方向に延在する第４の配線と、を備え、
前記第２及び第３の配線の前記第１の方向における端部は互いに対向しており、
前記第４の配線は、前記第２の配線の前記端部と前記第３の配線の前記端部との間を通過するように設けられ、
前記第２の配線の前記端部と前記第３の配線の前記端部との間隔は、第１の領域においては第１の距離を有し、前記第１の領域とは異なる第２の領域においては前記第１の距離よりも短い第２の距離を有することを特徴とする半導体装置。
【請求項２】
前記第１の配線と前記第２及び第３の配線は、平面視で互いに重なりを有していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の配線層は、前記第２の配線層よりも上層に位置することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の配線と前記第２及び第３の配線は、互いに異なる導電材料からなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１乃至第３の配線は電源配線であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第４の配線は信号配線であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２の領域における前記第４の配線と前記第２の配線の前記端部との距離は、前記第２の領域における前記第４の配線と前記第３の配線の前記端部との距離と等しいことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１の領域における前記第４の配線と前記第２の配線の前記端部との距離は、前記第１の領域における前記第４の配線と前記第３の配線の前記端部との距離と等しいことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記第２の配線層に形成され、前記第１の方向に延在するとともに前記第１の配線に電気的に接続された第５の配線をさらに備え、
前記第５の配線は切り欠き部を有し、これにより前記第５の配線の前記切り欠き部における前記第２の方向の幅は、前記第５の配線の前記切り欠き部とは異なる部分における前記第２の方向の幅よりも狭いことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記切り欠き部の前記第１の方向における幅は、前記第２の配線の前記第１の領域における前記端部と前記第２の領域における前記端部との前記第１の方向における距離と、前記第３の配線の前記第１の領域における前記端部と前記第２の領域における前記端部との前記第１の方向における距離との和に等しいことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
第１の方向に配列された複数のレイアウトセルと、
前記複数のレイアウトセルの第２の方向における端部に沿って、前記第１の方向に延在する電源配線と、
前記電源配線が設けられた配線層とは異なる配線層に設けられ、平面視で前記電源配線と重なるとともに前記電源配線と電気的に接続された補助電源配線と、を備え、
前記補助電源配線は、前記複数のレイアウトセルの境界部分において切り欠きが設けられていることを特徴とする半導体装置。
【請求項１２】
前記複数のレイアウトセルに含まれる第１及び第２のレイアウトセル間に挿入されたフィラーセルをさらに備え、
前記補助電源配線は、前記フィラーセル上において前記第１の方向に分断されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記フィラーセル上において前記第２の方向に延在する信号配線をさらに備えることを特徴とする請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、複数のレイアウトセルによって構成された機能ブロックを備える半導体装置に関する。
【背景技術】
【０００２】
半導体装置の設計においては、ＡＮＤゲート回路やＯＲゲート回路のような基本的な機能を有するロジック回路のレイアウトを「レイアウトセル」としてあらかじめライブラリに登録しておき、必要なレイアウトセルを複数個組み合わせることによって所望の機能を有する機能ブロックを半導体基板上にレイアウトすることが一般的に行われている（特許文献１，２参照）。
【０００３】
一般に、レイアウトセルはＣＭＯＳ構成を有しているとともに、セルトラック（セル棚）と呼ばれる領域に一方向に配列される。このため、レイアウトセルの一方の端部にはＰＭＯＳ用の電源配線（ＶＤＤ配線）が設けられ、レイアウトセルの他方の端部にはＮＭＯＳ用の電源配線（ＶＳＳ配線）が設けられることが多い。これらの電源配線としては、上層のアルミ配線が用いられることが一般的であるが、配線抵抗をより低抵抗化するために、下層のタングステン配線が補助電源配線として用いられることがある。
【０００４】
ここで、異なるセルトラックに配置された２つのレイアウトセル同士を下層の信号配線によって接続する場合、当該信号配線が通過する領域において補助電源配線を分断する必要がある。この場合、補助電源配線を分断すべき領域に、補助電源配線を持たないフィラーセルを挿入することによって補助電源配線を分断し、フィラーセル上に信号配線を配置することによって２つのレイアウトセル同士が接続される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２１８２０６号公報
【特許文献２】特開２０１１−１０９０２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、一般に補助電源配線は信号配線よりも配線幅が太いため、プロセス条件によっては、配線幅の細い信号配線に比べ、実際のサイズが設計値よりも大きくなるという傾向が見られる。このため、補助電源配線と信号配線との間隔は、信号配線同士の最小スペースよりも広い間隔を確保する必要がある。このことは、より幅の広いフィラーセルを使用する必要があることを意味するため、チップ面積が増大するという問題があった。
【課題を解決するための手段】
【０００７】
本発明による半導体装置は、第１の配線層に形成され、第１の方向に延在する第１の配線と、前記第１の配線層とは異なる第２の配線層に形成され、前記第１の方向に延在するとともに前記第１の配線に電気的に接続された第２及び第３の配線と、前記第２の配線層に形成され、前記第１の方向と交差する第２の方向に延在する第４の配線と、を備え、前記第２及び第３の配線の前記第１の方向における端部は互いに対向しており、前記第４の配線は、前記第２の配線の前記端部と前記第３の配線の前記端部との間を通過するように設けられ、前記第２の配線の前記端部と前記第３の配線の前記端部との間隔は、第１の領域においては第１の距離を有し、前記第１の領域とは異なる第２の領域においては前記第１の距離よりも短い第２の距離を有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、分断された第２及び第３の配線の配線幅が端部において縮小されていることから、補助電源配線と信号配線との間隔をより近づけることが可能となる。これにより、より幅の狭いフィラーセルを使用できることから、チップ面積を縮小することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】一般的なレイアウトセル１０の構造を説明するための透視平面図である。
【図２】レイアウトセル１０の模式的な断面図である。
【図３】レイアウトセル１０の等価回路図である。
【図４】複数のレイアウトセル１０をレイアウトした例を示す略平面図である。
【図５】Ｘ方向に隣接するレイアウトセル１０間にフィラーセルＦＣを挿入した例を示す略平面図である。
【図６】半導体装置の設計方法を説明するためのフローチャートである。
【図７】図５に示す領域Ａ２の拡大図である。
【図８】図４に示す領域Ａ１の拡大図である。
【図９】本発明の好ましい実施形態によるレイアウトセル３０の構造を説明するための透視平面図である。
【図１０】（ａ）は配線層Ｌ３のレイアウト、（ｂ）は配線層Ｌ２のレイアウト、（ｃ）は配線層Ｌ１及びその下層に位置する要素のレイアウトを示す平面図である。
【図１１】補助電源配線Ｗ２のＸ方向における端部を拡大して示す平面図である。
【図１２】複数のレイアウトセル３０をレイアウトした例を示す略平面図である。
【図１３】Ｘ方向に隣接するレイアウトセル３０間にフィラーセルＦＣを挿入した例を示す略平面図である。
【図１４】図１３に示す領域Ａ４の拡大図である。
【図１５】図１２に示す領域Ａ３の拡大図である。
【発明を実施するための形態】
【００１０】
本発明の好ましい実施形態について説明する前に、一般的なレイアウトセルの構造及びその問題点について説明する。
【００１１】
図１は一般的なレイアウトセル１０の構造を説明するための透視平面図であり、図２はレイアウトセル１０の模式的な断面図である。
【００１２】
図１に示すレイアウトセル１０は、図３に示す３入力のＯＲゲート回路であり、直列接続された３つのＰＭＯＳトランジスタ２３と、並列接続された３つのＮＭＯＳトランジスタ２４と、１つのインバータ回路２５によって構成されている。ＰＭＯＳトランジスタ２３のソースは電源配線ＡＬ１及び補助電源配線Ｗ１に接続され、ＮＭＯＳトランジスタ２４のソースは電源配線ＡＬ２及び補助電源配線Ｗ２に接続されている。
【００１３】
図１に示すように、一般的なレイアウトセル１０は平面形状が矩形状であり、Ｙ方向の両端部に設けられた電源領域１１，１２と、これらに挟まれたＰＭＯＳ領域１３、接続領域１４及びＮＭＯＳ領域１５を含んでいる。また、図２に示すように、レイアウトセル１０は少なくとも３つの配線層Ｌ１〜Ｌ３を有しており、最下層の配線層Ｌ１にはゲート電極Ｇが設けられ、配線層Ｌ１の上層に位置する配線層Ｌ２には補助電源配線Ｗ１，Ｗ２及び信号配線Ｗ３が設けられ、配線層Ｌ２の上層に位置する配線層Ｌ３には電源配線ＡＬ１，ＡＬ２が設けられる。特に限定されるものではないが、配線層Ｌ２に設けられる配線Ｗ１〜Ｗ３はタングステン（Ｗ）からなり、配線層Ｌ３に設けられる配線ＡＬ１，ＡＬ２はアルミニウム（Ａｌ）からなる。実際には配線層Ｌ３よりもさらに上層の配線層も存在するが、これについては省略する。
【００１４】
図２に示すように、レイアウトセル１０は半導体基板２０に設けられたｎウェル領域２１及びｐウェル領域２２を備えており、これらの領域にそれぞれＰＭＯＳトランジスタ２３及びＮＭＯＳトランジスタ２４が形成される。上述したゲート電極Ｇは、ＰＭＯＳトランジスタ２３及びＮＭＯＳトランジスタ２４のゲート電極として用いられる。ゲート電極Ｇは、スルーホール導体ＴＨ１を介して信号配線Ｗ３に接続され、信号配線Ｗ３はスルーホール導体ＴＨ２を介して図示しないより上層の配線に接続される。
【００１５】
また、ｎウェル領域２１に設けられたソース拡散層Ｓｐ（図１参照）は、スルーホール導体ＴＨ３を介して補助電源配線Ｗ１に接続され、補助電源配線Ｗ１はスルーホール導体ＴＨ４を介して電源配線ＡＬ１に接続される。電源配線ＡＬ１はスルーホール導体ＴＨ５を介して図示しないより上層の配線に接続される。図２には示されていないが、ｎウェル領域２１に設けられたドレイン拡散層Ｄｐ（図１参照）は、信号配線Ｗ３などに接続される。
【００１６】
同様に、ｐウェル領域２２に設けられたソース拡散層Ｓｎ（図１参照）は、スルーホール導体ＴＨ６を介して補助電源配線Ｗ２に接続され、補助電源配線Ｗ２はスルーホール導体ＴＨ７を介して電源配線ＡＬ２に接続される。電源配線ＡＬ２はスルーホール導体ＴＨ８を介して図示しないより上層の配線に接続される。図２には示されていないが、ｐウェル領域２２に設けられたドレイン拡散層Ｄｎ（図１参照）は、信号配線Ｗ３などに接続される。
【００１７】
図１に戻ってレイアウトセル１０の平面的なレイアウトについて説明すると、電源領域１１は、ＰＭＯＳ用の電源配線ＡＬ１，Ｗ１（ＶＤＤ配線）が配置される領域であり、電源領域１２は、ＮＭＯＳ用の電源配線ＡＬ２，Ｗ２（ＶＳＳ配線）が配置される領域である。また、ＰＭＯＳ領域１３はＰＭＯＳトランジスタ２３が配置される領域であり、ＮＭＯＳ領域１５はＮＭＯＳトランジスタ２４が配置される領域である。そして、接続領域１４は、配線層Ｌ１を用いてＰＭＯＳトランジスタ２３のゲート電極ＧとＮＭＯＳトランジスタ２４のゲート電極Ｇを接続したり、配線層Ｌ２を用いてＰＭＯＳトランジスタ２３のドレイン拡散層ＤｐとＮＭＯＳトランジスタ２４のドレイン拡散層Ｄｎを接続したりするための領域である。
【００１８】
図４は、複数のレイアウトセル１０をレイアウトした例を示す略平面図である。
【００１９】
図４に示す例では、セルトラックＣＴ１に２つのレイアウトセル１０ａ，１０ｂが配置され、セルトラックＣＴ２に２つのレイアウトセル１０ｃ，１０ｄが配置されている。セルトラックＣＴ１に配置されたレイアウトセル１０ａ，１０ｂはＸ方向に隣接しており、これにより各レイアウトセル１０ａ，１０ｂに設けられた電源配線ＡＬ１，Ｗ１（ＶＤＤ配線）及び電源配線ＡＬ２，Ｗ２（ＶＳＳ配線）は互いに接続される。
【００２０】
セルトラックＣＴ２に配置されたレイアウトセル１０ｃ，１０ｄは、Ｙ方向における構造がレイアウトセル１０ａ，１０ｂに比べて反転している。そして、レイアウトセル１０ｃ，１０ｄもＸ方向に隣接しており、これにより各レイアウトセル１０ｃ，１０ｄに設けられた電源配線ＡＬ１，Ｗ１（ＶＤＤ配線）及び電源配線ＡＬ２，Ｗ２（ＶＳＳ配線）は互いに接続される。さらに、レイアウトセル１０ａ，１０ｂに設けられた電源配線ＡＬ２，Ｗ２（ＶＳＳ配線）とレイアウトセル１０ｃ，１０ｄに設けられた電源配線ＡＬ２，Ｗ２（ＶＳＳ配線）とが結合される。
【００２１】
但し、図４に示すレイアウトでは、セルトラックＣＴ１とセルトラックＣＴ２の境界に沿って電源配線Ｗ２がＸ方向に延在していることから、セルトラックＣＴ１に配置されたレイアウトセル１０ａ，１０ｂとセルトラックＣＴ２に配置されたレイアウトセル１０ｃ，１０ｄを信号配線Ｗ３によって接続することはできない。これらを信号配線Ｗ３によって接続する必要がある場合には、図５に示すように、レイアウトセル１０ａ，１０ｂ間、並びに、レイアウトセル１０ｃ，１０ｄ間にフィラーセルＦＣを挿入する必要がある。
【００２２】
フィラーセルＦＣは、電源配線ＡＬ１，ＡＬ２のみを有するセルであり、Ｘ方向に延在する補助電源配線Ｗ１，Ｗ２を分断するために用いられる。図５に示すように、フィラーセルＦＣを挿入すれば補助電源配線Ｗ２がＸ方向に切断されるため、この部分を通過するよう配線層Ｌ２に信号配線Ｗ３を配置することが可能となる。但し、２つに分断された補助電源配線Ｗ２（第２及び第３の配線）は、いずれもその上層に位置する電源配線ＡＬ２（第１の配線）に接続されるため、電気的には接続された状態が保たれる。電源配線ＡＬ２と補助電源配線Ｗ２は平面視で互いに重なりを有しており、図２に示したスルーホール導体ＴＨ７を介して電気的に接続されている。
【００２３】
図６は、半導体装置の設計方法を説明するためのフローチャートである。
【００２４】
まず、所望の機能ブロックを形成するために必要な複数のレイアウトセルをライブラリから読み出し、これらをセルトラック上に配置するとともに、必要な配線を形成する（ステップＳ１）。但し、これらの動作は、実際の半導体基板に対して物理的に実行することを意味するのではなく、あくまで、設計ツール内に定義された仮想的なセルトラック内にレイアウトセルを仮想的に配置し、仮想的に配線を行うことを意味する。以降の処理についても同様である。
【００２５】
次に、信号配線Ｗ３を配置すべき配線領域が不足しているか否かを判定する（ステップＳ２）。その結果、配線領域が不足している場合には、レイアウトセル間にフィラーセルＦＣを挿入することによって配線層Ｌ２の配線領域を拡大する（ステップＳ３）。このような操作を繰り返すことにより、所望の機能ブロックが完成する。
【００２６】
図７は、図５に示す領域Ａ２の拡大図である。
【００２７】
図７に示すように、フィラーセルＦＣに設けられる信号配線Ｗ３は、レイアウトセル１０ａ〜１０ｄに設けられた補助電源配線Ｗ２との干渉を防止すべく、分断された補助電源配線Ｗ２の端部Ｗ２Ｅから少なくとも最小スペースＳｂだけ離隔している必要がある。したがって、信号配線Ｗ３の最小配線幅をＬとした場合、フィラーセルＦＣのＸ方向における幅ｗＦＣは、
ｗＦＣ≧Ｌ＋２×Ｓｂ
を満たす必要がある。
【００２８】
ここで、最小スペースＳｂとは、互いに隣接する２つの配線の少なくとも一方が所定の配線幅ＬＸを超えている場合における最小スペースである。これに対し、互いに隣接する２つの配線がいずれも所定の配線幅ＬＸ以下である場合においては、最小スペースはＳａ（＜Ｓｂ）となる。配線幅によって最小スペースの長さが異なるのは、大面積の導体パターンは、実際に形成されるサイズが設計値よりも大きくなりやすいという傾向が見られるためである。このため、配線幅ＬＸを超える配線パターンについては、隣接する配線パターンとの間に確保すべき最小スペースＳｂを通常の最小スペースＳａに比べて拡大する必要が生じる。図７に示す例では、補助電源配線Ｗ２の配線幅ｗＷ２が所定の配線幅ＬＸを超えていることから、補助電源配線Ｗ２の端部Ｗ２Ｅと信号配線Ｗ３との間に必要な間隔は最小スペースＳｂとなる。その結果、フィラーセルＦＣのＸ方向のおける幅ｗＦＣが大きくなり、チップ面積の増大をももたらすという問題があった。
【００２９】
図８は、図４に示す領域Ａ１の拡大図である。
【００３０】
図８に示すように、フィラーセルＦＣを設けない場合、レイアウトセル１０ａ，１０ｃの補助電源配線Ｗ２と、レイアウトセル１０ｂ，１０ｄの補助電源配線Ｗ２は直接接続される。その結果、符号Ｐ１で示す補助電源配線Ｗ２のＸ方向における幅が所定の配線幅ＬＸを超えるため、レイアウトによっては、配線層Ｌ２に形成される他の配線パターンとの間隔を最小スペースＳｂ以上に離間させる必要が生じることがある。図８に示す例では、補助電源配線Ｗ２とドレイン配線ＷＤとの距離が問題となり、この間隔を最小スペースＳａから最小スペースＳｂに拡大する必要が生じる。その結果、レイアウトセル１０のサイズを拡大するか、或いは、補助電源配線Ｗ２を一部除去するなどの対策が必要になるという問題があった。
【００３１】
次に説明する本発明の好ましい実施形態は、上述した問題点を解決可能な構造を有している。以下、本発明の好ましい実施形態について説明するが、上述した一般的なレイアウトセル１０と同じ構造を有する部分については、重複する説明は省略する。
【００３２】
図９は、本発明の好ましい実施形態によるレイアウトセル３０の構造を説明するための透視平面図である。また、図１０（ａ）は配線層Ｌ３のレイアウト、図１０（ｂ）は配線層Ｌ２のレイアウト、図１０（ｃ）は配線層Ｌ１及びその下層に位置する要素のレイアウトを示す平面図である。
【００３３】
図９及び図１０（ａ）〜（ｃ）に示すように、本実施形態によるレイアウトセル３０は、基本的に上述したレイアウトセル１０と同じ構成を有しているが、補助電源配線Ｗ１，Ｗ２のＸ方向における端部Ｗ１Ｅ，Ｗ２Ｅの形状がレイアウトセル１０と相違している。その他の点については、上述したレイアウトセル１０と同じ構成を有していることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００３４】
図１１は、補助電源配線Ｗ２のＸ方向における端部を拡大して示す平面図である。
【００３５】
図１１に示すように、補助電源配線Ｗ２はＸ方向における端部Ｗ２Ｅに切り欠き部Ｋが設けられている。このため、切り欠き部Ｋが設けられていない幅広部分Ｗ２ａにおける補助電源配線Ｗ２のＹ方向における幅よりも、切り欠き部Ｋが設けられている幅狭部分Ｗ２ｂにおける補助電源配線Ｗ２のＹ方向における幅が狭くなっている。ここで、幅広部分Ｗ２ａのＹ方向における幅ｗＷ２ａは所定の配線幅ＬＸの半分を超えており、幅狭部分Ｗ２ｂのＹ方向における幅ｗＷ２ｂは所定の配線幅ＬＸの半分以下である。
【００３６】
また、切り欠き部ＫのＸ方向における幅ｗＫ、言い換えれば、幅広部分Ｗ２ａにおける補助電源配線Ｗ２のＸ方向における端部Ｗ２Ｅａと、幅狭部分Ｗ２ｂにおける補助電源配線Ｗ２のＸ方向における端部Ｗ２ＥｂとのＸ方向における距離は、最小スペースＳｂの半分以上である。
【００３７】
図１２は、複数のレイアウトセル３０をレイアウトした例を示す略平面図である。
【００３８】
図１２に示す例では、図４に示した例と同様、セルトラックＣＴ１に２つのレイアウトセル３０ａ，３０ｂを配置し、セルトラックＣＴ２に２つのレイアウトセル３０ｃ，３０ｄを配置している。これにより、Ｘ方向又はＹ方向に隣接するレイアウトセル３０間においては、電源配線ＡＬ１，Ｗ１（ＶＤＤ配線）及び電源配線ＡＬ２，Ｗ２（ＶＳＳ配線）が互いに接続されることになる。ここで、隣接するレイアウトセル３０間における補助電源配線Ｗ２の接続は、いずれも幅狭部分Ｗ２ｂにおいて行われる。この点は、補助電源配線Ｗ１の接続においても同様である。
【００３９】
そして、セルトラックＣＴ１に配置されたレイアウトセル３０ａ，３０ｂとセルトラックＣＴ２に配置されたレイアウトセル３０ｃ，３０ｄを信号配線Ｗ３によって接続する必要がある場合には、図１３に示すように、レイアウトセル３０ａ，３０ｂ間、並びに、レイアウトセル３０ｃ，３０ｄ間にフィラーセルＦＣが挿入される。図１３に示すように、フィラーセルＦＣを挿入すれば補助電源配線Ｗ２がＸ方向に分断されるため、この部分を通過するよう配線層Ｌ２に信号配線Ｗ３を配置することが可能となる。
【００４０】
図１４は、図１３に示す領域Ａ４の拡大図である。
【００４１】
上述の通り、本実施形態においては、補助電源配線Ｗ２の端部Ｗ２Ｅに切り欠き部Ｋが設けられているため、図１４に示すように、Ｘ方向に対向する２つの補助電源配線Ｗ２（第２及び第３の配線）の端部Ｗ２Ｅは、いずれも凸形状となる。このため、幅広部分Ｗ２ａに対応する第１の領域においては、対向する２つの補助電源配線Ｗ２の距離Ｄ１が広く、幅狭部分Ｗ２ｂに対応する第２の領域においては、対向する２つの補助電源配線Ｗ２の距離Ｄ２が狭くなる（Ｄ１＞Ｄ２）。
【００４２】
そして、フィラーセルＦＣに設けられる信号配線Ｗ３は、レイアウトセル３０ａ〜３０ｄに設けられた補助電源配線Ｗ２との干渉を防止すべく、補助電源配線Ｗ２の端部Ｗ２Ｅｂから少なくとも最小スペースＳａだけ離隔していればよい。これは、Ｙ方向に隣接する２つのレイアウトセル３０（例えば３０ａと３０ｃ）に含まれる補助電源配線Ｗ２を結合しても、それぞれの幅狭部分Ｗ２ｂのＹ方向における幅が所定の配線幅ＬＸの半分以下であることから、結合後の幅狭部分Ｗ２ｂのＹ方向における幅は所定の配線幅ＬＸ以下に収まるからである。このため、図７を用いて説明した例とは異なり、補助電源配線Ｗ２と信号配線Ｗ３との距離を最小スペースＳｂではなく、より狭い最小スペースＳａとすることが可能となる。尚、信号配線Ｗ３と補助電源配線Ｗ２の端部Ｗ２Ｅａとの距離は、ｗＫ＋Ｓａとなる。
【００４３】
したがって、本実施形態においては、フィラーセルＦＣのＸ方向における幅ｗＦＣは、
ｗＦＣ≧Ｌ＋２×Ｓａ
を満たせば足り、図７を用いて説明した例と比べて、
２×（Ｓｂ−Ｓａ）
だけ縮小することが可能となる。このように、本実施形態によれば、フィラーセルＦＣのＸ方向のおける幅ｗＦＣを縮小することができることから、チップ面積を縮小することが可能となる。
【００４４】
図１５は、図１２に示す領域Ａ３の拡大図である。
【００４５】
図１５に示すように、フィラーセルＦＣを設けない場合、レイアウトセル３０ａ，３０ｃの補助電源配線Ｗ２と、レイアウトセル３０ｂ，３０ｄの補助電源配線Ｗ２は直接接続される。しかしながら、本実施形態においては、幅広部分Ｗ２ａが幅狭部分Ｗ２ｂによって分断されるため、符号Ｐ２で示す補助電源配線Ｗ２のＸ方向における幅を所定の配線幅ＬＸ以下に抑えることができる。このため、配線層Ｌ２に形成される他の配線パターンとの間隔は、最小スペースＳａだけ離間していれば足り、図８を用いて説明した例のように、当該間隔を最小スペースＳｂに拡大する必要が無くなる。
【００４６】
以上説明したように、本実施形態によれば、補助電源配線Ｗ２の端部に切り欠き部Ｋが設けられていることから、チップ面積を縮小することが可能となる。
【００４７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００４８】
１０，１０ａ〜１０ｄ，３０，３０ａ〜３０ｄ    レイアウトセル
１１，１２    電源領域
１３      ＰＭＯＳ領域
１４      接続領域
１５      ＮＭＯＳ領域
２０      半導体基板
２１      Ｎウェル領域
２２      Ｐウェル領域
２３      ＰＭＯＳトランジスタ
２４      ＮＭＯＳトランジスタ
２５      インバータ回路
ＡＬ１，ＡＬ２    電源配線
ＣＴ１，ＣＴ２    セルトラック
Ｄｎ，Ｄｐ    ドレイン拡散層
ＦＣ      フィラーセル
Ｇ        ゲート電極
Ｋ        切り欠き部
Ｌ１〜Ｌ３    配線層
Ｓａ，Ｓｂ    最小スペース
Ｓｎ，Ｓｐ    ソース拡散層
ＴＨ１〜ＴＨ８    スルーホール導体
Ｗ１，Ｗ２    補助電源配線
Ｗ３      信号配線
Ｗ１Ｅ，Ｗ２Ｅ，Ｗ２Ｅａ，Ｗ２Ｅｂ    端部
Ｗ２ａ    幅広部分
Ｗ２ｂ    幅狭部分
ＷＤ      ドレイン配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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