(57)【要約】【課題】ＴＥＧを大面積化した場合でも、ゲート電極の寄生抵抗の影響を軽減して、ゲート絶縁膜の特性を高精度に測定できるようにした半導体装置及びその製造方法を提供する。【解決手段】シリコン基板１に形成されたＭＯＳ評価用のＴＥＧ１００を備え、ＴＥＧ１００は、シリコン基板１上に形成されたゲート絶縁膜５と、ゲート絶縁膜５上に形成されたゲート電極１１と、シリコン基板１の互いに異なる位置にそれぞれ電気的に接続する基板接続端子３１、３２と、ゲート電極１１の互いに異なる位置にそれぞれ電気的に接続するゲート接続端子４１、４２とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成されたＭＯＳ評価用のＴＥＧを備え、
前記ＴＥＧは、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の互いに異なる位置にそれぞれ電気的に接続する第１の基板接続端子及び第２の基板接続端子と、
前記ゲート電極の互いに異なる位置にそれぞれ電気的に接続する第１のゲート接続端子及び第２のゲート接続端子と、を有することを特徴とする半導体装置。
【請求項２】
前記ＴＥＧは、前記半導体基板のうちの前記ゲート電極直下のアクティブ領域に隣接して形成された、該アクティブ領域とは反対導電型の不純物拡散層をさらに有し、
前記第１の基板接続端子と前記第２の基板接続端子は、前記不純物拡散層の互いに異なる位置にそれぞれ電気的に接続していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の基板接続端子と前半導体記基板とが接続する位置を第１の位置とし、
前記第２の基板接続端子と前記半導体基板とが接続する位置を第２の位置とし、
前記第１のゲート接続端子と前記ゲート電極とが接続する位置を第３の位置とし、
前記第２のゲート接続端子と前記ゲート電極とが接続する位置を第４の位置としたとき、
平面視で、前記第１の位置と前記第３の位置とを結ぶ第１の方向と、前記第２の位置と前記第４の位置とを結ぶ第２の方向は交差していることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記半導体基板のアクティブ領域と前記ゲート電極とが平面視で重なる領域の面積は、０．０１ｃｍ２以上、１ｃｍ２以下であることを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置。
【請求項５】
半導体基板にＭＯＳ評価用のＴＥＧを形成する半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体基板の互いに異なる位置にそれぞれ電気的に接続する第１の基板接続端子及び第２の基板接続端子を形成する工程と、
前記ゲート電極の互いに異なる位置にそれぞれ電気的に接続する第１のゲート接続端子及び第２のゲート接続端子を形成する工程と、有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）を大面積化した場合でも、ゲート電極や拡散層の寄生抵抗の影響を軽減して、ゲート絶縁膜の特性を高精度に測定できるようにした半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が有する絶縁膜の信頼性評価が行われている（例えば、特許文献１参照。）。また、その評価には通常、ＴＥＧが用いられる（例えば、特許文献２参照。）。ＴＥＧは、ウエーハのスクライブライン等に形成されることが多い。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−７１５９３号公報
【特許文献２】特開２００８−４７５８９号公報
【非特許文献】
【０００４】
【非特許文献１】Ｒｉｈｉｔｏ  Ｋｕｒｏｄａ，Ａｋｉｎｏｂｕ  Ｔｅｒａｍｏｔｏ，Ｔａｋａｎｏｒｉ  Ｋｏｍｕｒｏ，Ｓｈｉｇｅｔｏｓｈｉ  Ｓｕｇａｗａ，Ｔａｄａｈｉｒｏ  Ｏｈｍｉ“Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ  ｆｏｒ  Ｈｉｇｈ−Ｐｅｒｆｏｍａｎｃｅ  ＣＭＯＳ  Ｕｓｉｎｇ  Ｉｎ−Ｗａｆｅｒ  Ａｄｖａｎｃｅｄ−Ｋｅｌｖｉｎ  Ｃｏｎｔａｃｔ  Ｄｅｖｉｃｅ  Ｓｔｒｕｃｔｕｒｅ  ”ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＡＮＵＦＡＣＴＵＲＩＮＧ，ＶＯＬ．２２，ＮＯ．１，ＦＥＢＲＵＡＲＹ  ２００９，ｐ１２６
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、ゲート絶縁膜の初期故障率を見積もる評価項目として、例えば、耐圧に関する欠陥密度（以下、耐圧欠陥密度）が挙げられる。耐圧欠陥密度をより低欠陥密度領域まで測定する方法として、測定に供されるＴＥＧの個数を増やしたり、ＴＥＧの面積を大きくしたりする方法が考えられる。
図１２は、比較例について、ゲート絶縁膜の耐圧欠陥密度を測定した結果を示す図である。図１２の横軸はＭＯＳのブレークダウン電圧ＢＶ［Ｖ］を示し、縦軸は欠陥密度［ｃｍ−２］を示す。図１２に示すように、ブレークダウン電圧ＢＶが同じ値でも、ＴＥＧの面積Ｓが大きいほど耐圧欠陥密度の測定値が低い（即ち、より低欠陥密度まで測定できている）ことがわかる。
【０００６】
しかしながら、ＴＥＧの個数を増やす方法では、個数を増やした分だけＴＥＧの測定回数も増えるため、測定に要する時間（以下、測定時間）が長くなってしまう。また、ＴＥＧの個数を増やすことにより、ＴＥＧを形成するためのウエーハの必要枚数が増えるため、測定や評価にかかるコスト（以下、評価コスト）が増大するという課題があった。
一方、ＴＥＧの面積を大きくする方法であれば、ＴＥＧの個数の増加を防ぐことができるため、測定時間や評価コストを抑えつつ、低欠陥密度を測定することが可能である。しかしながら、この方法では、ＴＥＧを大きくするほどゲート電極や半導体基板の寄生抵抗が増えてしまう。
【０００７】
図１３は、比較例について、ゲートリーク電流Ｊｇ−ゲート電圧Ｖｇ特性を測定した結果を示す図である。図１３の横軸はゲート電圧Ｖｇ［Ｖ］を示し、縦軸はゲートリーク電流Ｊｇ［Ａ／ｃｍ２］を示す。図１３に示すように、ＴＥＧの面積Ｓが大きいほど、ゲート電圧Ｖｇに対するゲートリーク電流Ｊｇの測定値が小さい（低下する）ことがわかる。これは、ＴＥＧの面積が大きいほど、ゲート電極や拡散層の寄生抵抗が増大し、ゲート電極や拡散層での電圧降下が大きくなることによる。この電圧降下の影響によりゲートリーク電流Ｊｇが見かけ上小さくなるため、ゲート絶縁膜が真性破壊するときの電圧を正しく測定することができないという課題があった。
【０００８】
なお、微細ＭＯＳトランジスタにケルビンパターンを適用して、寄生抵抗を除去し、トランジスタ特性を正しく評価しようとする方法が開示されている（例えば、非特許文献１参照）。しかしながら、この方法では、ＭＯＳ領域直上のゲート電極の寄生抵抗を除去することができていない。このため、ゲート電極はその寄生抵抗により、そのゲート幅方向に沿う一端から他端にかけてゲート電圧が降下する。この電圧降下の影響は、ゲート電極が大面積化するほど、つまり、ゲート幅が延びてＭＯＳ面積が大きくするほど顕著となる。
【０００９】
そこで、この発明は、このような事情に鑑みてなされたものであって、ＴＥＧを大面積化した場合でも、ゲート電極の寄生抵抗の影響を軽減して、ゲート絶縁膜の特性を高精度に測定できるようにした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の一態様に係る半導体装置は、半導体基板に形成されたＭＯＳ評価用のＴＥＧを備え、前記ＴＥＧは、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板の互いに異なる位置にそれぞれ電気的に接続する第１の基板接続端子及び第２の基板接続端子と、前記ゲート電極の互いに異なる位置にそれぞれ電気的に接続する第１のゲート接続端子及び第２のゲート接続端子と、を有することを特徴とする。
【００１１】
また、上記の半導体装置において、前記ＴＥＧは、前記半導体基板のうちの前記ゲート電極直下のアクティブ領域に隣接して形成された、該アクティブ領域とは反対導電型の不純物拡散層をさらに有し、前記第１の基板接続端子と前記第２の基板接続端子は、前記不純物拡散層の互いに異なる位置にそれぞれ電気的に接続していることを特徴としてもよい。
【００１２】
また、上記の半導体装置において、前記第１の基板接続端子と前半導体記基板とが接続する位置を第１の位置とし、前記第２の基板接続端子と前記半導体基板とが接続する位置を第２の位置とし、前記第１のゲート接続端子と前記ゲート電極とが接続する位置を第３の位置とし、前記第２のゲート接続端子と前記ゲート電極とが接続する位置を第４の位置としたとき、平面視で、前記第１の位置と前記第３の位置とを結ぶ第１の方向と、前記第２の位置と前記第４の位置とを結ぶ第２の方向は交差していることを特徴としてもよい。
【００１３】
また、上記の半導体装置において、前記半導体基板のアクティブ領域と前記ゲート電極とが平面視で重なる領域の面積は、０．０１ｃｍ２以上、１ｃｍ２以下であることを特徴としてもよい。
本発明の別の態様に係る半導体装置の製造方法は、半導体基板にＭＯＳ評価用のＴＥＧを形成する半導体装置の製造方法であって、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体基板の互いに異なる位置にそれぞれ電気的に接続する第１の基板接続端子及び第２の基板接続端子を形成する工程と、前記ゲート電極の互いに異なる位置にそれぞれ電気的に接続する第１のゲート接続端子及び第２のゲート接続端子を形成する工程と、有することを特徴とする。
【発明の効果】
【００１４】
本発明の一態様によれば、ＭＯＳ評価用のＴＥＧは、半導体基板の互いに異なる位置にそれぞれ電気的に接続する第１の基板接続端子及び第２の基板接続端子と、ゲート電極の互いに異なる位置にそれぞれ電気的に接続する第１のゲート接続端子及び第２のゲート接続端子とを有する。
これにより、ゲート電極と半導体基板との間に配置されているゲート絶縁膜の特性を測定する際に、第１のゲート接続端子と第１の基板接続端子とを電圧モニタ用の端子として用いると共に、第２のゲート接続端子と第２の基板接続端子とを電流モニタ用の端子として用いることができ、ゲート絶縁膜の特性をケルビン接続で測定することができる。
【００１５】
それゆえ、ＴＥＧのＭＯＳ領域（即ち、シリコン基板のアクティブ領域とゲート電極とが平面視で重なる領域）を大面積化した場合でも、ゲート電極や半導体基板の寄生抵抗の影響を軽減して、ゲート絶縁膜の特性を高精度に測定することができる。
【図面の簡単な説明】
【００１６】
【図１】第１実施形態に係る半導体装置の構成例を示す図である。
【図２】第１実施形態に係る半導体装置の製造方法を工程順に示す図である。
【図３】第１実施形態に係る半導体装置の製造方法を工程順に示す図である。
【図４】第１実施形態に係る半導体装置の製造方法を工程順に示す図である。
【図５】第１実施形態に係る半導体装置の製造方法を工程順に示す図である。
【図６】第１実施形態に係る半導体装置の製造方法を工程順に示す図である。
【図７】第１実施形態に係る半導体装置の製造方法を工程順に示す図である。
【図８】第１実施形態に係る半導体装置の製造方法を工程順に示す図である。
【図９】第２実施形態に係る半導体装置の構成例を示す図である。
【図１０】実施例１〜３と比較例１（何れも薄膜の場合）について、ゲート絶縁膜の耐圧欠陥密度を測定した結果を示す図である。
【図１１】実施例４〜６と比較例２（何れも厚膜の場合）について、ゲート絶縁膜の耐圧欠陥密度を測定した結果を示す図である。
【図１２】課題を説明するための図である。
【図１３】課題を説明するための図である。
【発明を実施するための形態】
【００１７】
以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
＜第１実施形態＞
（構成）
図１は本発明の第１実施形態に係る半導体装置の構成例を示す図である。図１（ａ）は平面図、図１（ｂ）は図１（ａ）に示す平面図をＸ１−Ｘ´１線又はＹ１−Ｙ´１線で切断した断面図である。Ｘ１−Ｘ´１断面と、Ｙ１−Ｙ´１断面は同じ構造である。なお、図１（ａ）では、図面の複雑化を回避するために層間絶縁膜の図示を省略している。
【００１８】
図１（ａ）及び（ｂ）に示すように、この半導体装置は、シリコン基板（ウエーハ）１に形成されたＭＯＳ評価用のＴＥＧ１００を少なくとも一つ以上備える。
ＴＥＧ１００は、例えば、シリコン基板１に形成されたｐ型のウェル拡散層（ｐ層）２と、シリコン基板１に形成されたＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）層３と、アクティブ領域（即ち、ＳＴＩ層３以外の領域）４上に形成されたゲート絶縁膜５と、ゲート絶縁膜５上に形成されたゲート電極１１と、シリコン基板１に形成されたｐ型の高濃度不純物拡散層（ｐ＋層）７、８と、シリコン基板１に形成されたｎ型の高濃度不純物拡散層（ｎ＋層）９と、シリコン基板１上に形成されてゲート電極１１を覆う層間絶縁膜２１と、層間絶縁膜２１を貫いてシリコン基板１に電気的に接続する基板接続配線３１、３２と、層間絶縁膜２１を貫いてゲート電極１１に電気的に接続するゲート接続配線４１、４２と、を有する。
【００１９】
ゲート絶縁膜５は、例えば、シリコン基板１の表面を熱酸化することにより得られるシリコン酸化膜（ＳｉＯ２）からなる。また、ゲート電極１１は、その平面視による形状（以下、平面形状）が例えばＬ字型であり、アクティブ領域４上からＳＴＩ層３上へＸ軸方向に沿って引き出した第１の引出部１１ａと、アクティブ領域４からＳＴＩ層３上へ（平面視でＸ軸方向と直交する）Ｙ軸方向に沿って引き出した第２の引出部１１ｂとを有する。ゲート電極１１は、例えば、ｐ型又はｎ型の不純物をドープしたポリシリコン膜（Ｐｏｌｙ−Ｓｉ）からなる。なお、ゲート電極１１直下のアクティブ領域４の面積は例えば１ｃｍ２以下であり、好ましくは０．０１ｃｍ２〜１ｃｍ２である。
【００２０】
ｎ＋層９は、シリコン基板１のうちのゲート電極１１直下のアクティブ領域４に隣接して形成されている。ｎ＋層９の平面形状は例えばＬ字型である。ｎ＋層９は、平面視で、アクティブ領域４を介して第１の引出部１１ａと対向する側に配置された第１の領域９ａと、アクティブ領域４を介して第２の引出部１１ｂと対向する側に配置された第２の領域９ｂとを有する。第１の領域９ａと第２の領域９ｂでは、同一種類のｎ型不純物が同一の濃度プロファイルで分布している。
【００２１】
また、ｐ＋層７は、平面視でＳＴＩ層３を介してｎ＋層９の第１の領域９ａと対向する側に配置されている。ｐ＋層８は、平面視でＳＴＩ層３を介してｎ＋層９の第２の領域９ｂと対向する側に配置されている。ｐ＋層７、８はそれぞれ、その外周部がＳＴＩ層３で囲まれており、その底部はｐ型のシリコン基板１に接している。ｐ＋層７、８は、その平面形状と大きさがそれぞれ同一である。また、ｐ＋層７、８では、同一種類のｐ型不純物が同一の濃度プロファイルで分布している。
【００２２】
基板接続配線３１は電圧モニタ用の配線であり、基板接続配線３２は電流モニタ用の配線である。電圧モニタ用の基板接続配線３１は、ｐ＋層７と、ｎ＋層９の第１の領域９ａとにそれぞれ電気的に接続している。また、電流モニタ用の基板接続配線３２は、ｐ＋層８と、ｎ＋層９の第２の領域９ｂとにそれぞれ電気的に接続している。
ゲート接続配線４１は電圧モニタ用の配線であり、ゲート接続配線４２は電流モニタ用の配線である。電圧モニタ用のゲート接続配線４１はゲート電極１１のうちの第１の引出部１１ａに電気的に接続している。電流モニタ用のゲート接続配線４２は、ゲート電極１１のうちの第２の引出部１１ｂに電気的に接続している。基板接続配線３１、３２及びゲート接続配線４１、４２はそれぞれ、例えば、アルミニウム（Ａｌ）又は、Ａｌを含む合金（以下、Ａｌ合金）からなる。
【００２３】
（製造方法）
次に、図１（ａ）及び（ｂ）に示した半導体装置の製造方法について説明する。
図２〜図８は、本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す図であり、各図（ａ）は平面図、各図（ｂ）は断面図である。図２（ａ）及び（ｂ）に示すように、まず始めにシリコン基板１を用意する。次に、シリコン基板１に素子分離用のＳＴＩ層３を形成する。そして、図３（ａ）及び（ｂ）に示すように、シリコン基板１にボロン等のｐ型不純物をイオン注入して、シリコン基板１にｐ型のウェル拡散層（ｐ層）２を形成する。
【００２４】
次に、図４（ａ）及び（ｂ）に示すように、シリコン基板１の表面を例えば熱酸化して、アクティブ領域４にゲート絶縁膜５を形成する。そして、図５（ａ）及び（ｂ）に示すように、例えばＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン基板１の上方全面にポリシリコン膜を形成する。続いて、フォトリソグラフィ技術とドライエッチング技術を用いて、ポリシリコン膜をパターニングしてゲート電極１１を形成する。
【００２５】
次に、図６（ａ）及び（ｂ）に示すように、フォトリソグラフィ技術及びイオン注入技術を用いて、シリコン基板１のうちのゲート電極１１の一方の側下から露出しているｐ型のアクティブ領域４に、リン又はヒ素等のｎ型不純物を導入する。これにより、ｎ＋層９を形成する。また、ｎ＋層９の形成工程と前後して、ｐ＋層７、８を形成する。ｐ＋層７、８の形成も、ｎ＋層９の形成工程と同様、フォトリソグラフィ技術及びイオン注入技術を用いて行う。
【００２６】
次に、図７（ａ）及び（ｂ）に示すように、例えばＬＰＣＶＤ法により、シリコン基板１上に層間絶縁膜２１を形成する。層間絶縁膜２１は、例えばシリコン酸化膜である。そして、図８（ａ）及び（ｂ）に示すように、フォトリソグラフィ技術とドライエッチング技術を用いて、層間絶縁膜２１とその下方のゲート絶縁膜５とを部分的に除去する。これにより、ｐ＋層７、８を底面とするコンタクトホール２６と、ゲート電極１１を底面とするコンタクトホール２７と、ｎ＋層９を底面とするコンタクトホール２８とを形成する。
【００２７】
次に、例えばスパッタ法を用いて、シリコン基板１の上方全面にＡｌ膜又はＡｌ合金膜を成膜する。これにより、コンタクトホールはＡｌ膜等によって埋め込まれる。そして、フォトリソグラフィ技術とドライエッチング技術を用いて、Ａｌ膜等をパターニングする。これにより、基板接続配線３１、３２及びゲート接続配線４１、４２を形成する。以上の工程を経て、図１に示したＴＥＧ１００が完成する。
【００２８】
この第１実施形態及び後述の第２実施形態では、シリコン基板１が本発明の「半導体基板」に対応している。また、電圧モニタ用の基板接続配線３１が本発明の「第１の基板接続端子」に対応し、電流モニタ用の基板接続配線３２が本発明の「第２の基板接続端子」に対応している。電圧モニタ用のゲート接続配線４１が本発明の「第１のゲート接続端子」に対応し、電流モニタ用のゲート接続配線４２が本発明の「第２のゲート接続端子」に対応している。また、ｎ＋層９が本発明の「不純物拡散層」に対応している。
【００２９】
（第１実施形態の効果）
本発明の第１実施形態は以下の効果を奏する。
（１）ＭＯＳ評価用のＴＥＧ１００は、ｎ＋層９ａに電気的に接続する基板接続配線３１と、ｎ＋層９ｂに電気的に接続する基板接続配線３２と、ゲート電極１１の第１の引出部１１ａに電気的に接続するゲート接続配線４１と、ゲート電極１１の第２の引出部１１ｂに電気的に接続するゲート接続配線４２と、を有する。
【００３０】
これにより、ゲート電極１１とシリコン基板１との間に配置されているゲート絶縁膜５の特性を測定する際に、ゲート接続配線４１と基板接続配線３１とを電圧モニタ用の端子として用いると共に、ゲート接続配線４２と基板接続配線３２とを電流モニタ用の端子として用いることができ、ゲート絶縁膜５の特性をケルビン接続で測定することができる。
例えば図１（ａ）に示すように、ゲート接続配線４２を電位Ｖｉｎに接続すると共に、基板接続配線３２を基板電位Ｖｓｕｂ（＝０Ｖ）に接続することができる。また、これと同時に、ゲート接続配線４１の電位Ｖ１と、基板接続配線３１の電位Ｖ２の電位差Ｖ１−Ｖ２（＝ゲート電圧Ｖｇ）を測定することができる。
【００３１】
それゆえ、ＴＥＧ１００のＭＯＳ領域（即ち、シリコン基板１のアクティブ領域４とゲート電極１１とが平面視で重なる領域であり、例えば図１（ａ）でハッチングを付した領域）を大面積化した場合でも、ゲート電極１１やシリコン基板１の寄生抵抗の影響を軽減して、ゲート絶縁膜５の特性（例えば、Ｊｇ−Ｖｇ特性や、耐圧欠陥密度等）を高精度に測定することができる。
【００３２】
（２）また、ゲート電極１１等の寄生抵抗の影響を軽減しつつ、ＴＥＧ１００を大面積化することができるので、測定に供されるＴＥＧ１００の個数を減らすことが可能となる。これにより、ＴＥＧ１００の測定回数を減らすことができるので、測定時間の短縮に寄与することができる。さらに、ＴＥＧ１００の大面積化により、ＴＥＧ１００を形成するためのウエーハ枚数を減らすことも可能となるので、評価コストの低減にも寄与することが可能となる。
【００３３】
（３）また、ＴＥＧ１００は、ゲート電極１１直下のｐ型のアクティブ領域４に隣接して形成されたｎ＋層９を有する。そして、電圧モニタ用の基板接続配線３１と、電流モニタ用の基板接続配線３２は、ｎ＋層９の互いに異なる位置（即ち、第１の領域９ａ、第２の領域９ｂ）にそれぞれ電気的に接続している。これにより、ｎ＋層９をｎＭＯＳトランジスタのソース又はドレインとして機能させることができる。それゆえ、ゲート電極１１に負バイアスを印加してＭＯＳ領域に電荷を蓄積する蓄積側だけでなく、ゲート電極１１に正バイアスを印加してＭＯＳ領域に反転層を形成する反転側についても、ゲート絶縁膜５の特性を測定することができる。
【００３４】
（４）また、電圧モニタ用の基板接続配線３１とシリコン基板１とが接続する位置を第１の位置とし、電流モニタ用の基板接続配線３２とシリコン基板１とが接続する位置を第２の位置とし、電圧モニタ用のゲート接続配線４１とゲート電極１１とが接続する位置を第３の位置とし、電流モニタ用のゲート接続配線４２とゲート電極１１とが接続する位置を第４の位置とする。このとき、平面視で、第１の位置と第３の位置とを結ぶ第１の方向はＸ軸に沿う方向であり、第２の位置と第４の位置とを結ぶ第２の方向はＹ軸に沿う方向であり、第１の方向と第２の方向は平面視で直交している。つまり、基板接続配線３１、３２と、ゲート接続配線４１、４２は、クロスブリッジケルビンパターンを構成している。
【００３５】
（５）また、ＴＥＧ１００のＭＯＳ領域の面積（以下、ＭＯＳ面積）は、例えば０．０１ｃｍ２以上、１ｃｍ２以下の大面積に設定することができる。これにより、ゲート電極１１を形成するためのフォトリソグラフィ工程で合わせズレ（例えば、数十ｎｍ程度）が発生した場合でも、この合わせズレがＭＯＳ領域に与える影響を無視できる程度まで小さくすることができる。
【００３６】
（変形例）
（１）上記の第１実施形態では、シリコン基板１がｐ型であり、このｐ型のシリコン基板１にｐ＋層７、８とｎ＋層９とを設ける場合について説明した。しかしながら、ＴＥＧ１００を構成する各部の極性は、ｐとｎが逆でもよい。即ち、シリコン基板１はｎ型であり、ｐ＋層７、８がｎ＋層であり、ｎ＋層９がｐ＋層でもよい。このような構成であっても、上記の第１実施形態の効果（１）〜（５）を奏する。
（２）また、上記の第１実施形態において、シリコン基板１（ウエーハ）はＴＥＧ１００のみが形成されたＴＥＧ専用の基板であってもよいし、ＴＥＧ１００と製品の両方が形成された基板であってもよい。何れの場合も、シリコン基板１に少なくとも一つ以上のＴＥＧ１００を備えることにより、上記の第１実施形態の効果（１）〜（５）を奏する。
【００３７】
＜第２実施形態＞
上記の第１実施形態では、ケルビン接続を用いたＴＥＧであって、蓄積側及び反転側の何れの特性についても測定可能な構成を有する場合について説明した。しかしながら、本発明の実施形態はこれに限定されるものではない。本発明の実施形態は、ケルビン接続を用いたＴＥＧであって、例えば蓄積側の特性のみ測定可能な構成でもよい。第２実施形態では、このような構成について説明する。
【００３８】
（構成）
図９は本発明の第２実施形態に係る半導体装置の構成例を示す図である。図９（ａ）は平面図、図９（ｂ）は図９（ａ）に示す平面図をＸ９−Ｘ´９線又はＹ９−Ｙ´９線で切断した断面図である。Ｘ９−Ｘ´９断面と、Ｙ９−Ｙ´９断面は同じ構造である。なお、図９（ａ）では、図面の複雑化を回避するために層間絶縁膜の図示を省略している。
【００３９】
図９（ａ）及び（ｂ）に示すように、この半導体装置は、シリコン基板（ウエーハ）１に形成されたＭＯＳ評価用のＴＥＧ２００を少なくとも一つ以上備える。ＴＥＧ２００は、例えば、ｐ型のシリコン基板１に形成されたＳＴＩ層３と、シリコン基板１のアクティブ領域４上に形成されたゲート絶縁膜５と、ゲート絶縁膜５上に形成されたゲート電極１１と、シリコン基板１に形成されたｐ型の高濃度不純物拡散層（ｐ＋層）７、８と、シリコン基板１上に形成されてゲート電極１１を覆う層間絶縁膜２１と、層間絶縁膜２１を貫いてシリコン基板１に電気的に接続する基板接続配線３１、３２と、層間絶縁膜２１を貫いてゲート電極１１に電気的に接続するゲート接続配線４１、４２と、を有する。
【００４０】
このＴＥＧ２００において、第１実施形態で説明したＴＥＧ１００との違いは、ゲート電極１１とアクティブ領域４との位置関係と、ｎ＋層９の有無である。即ち、ゲート電極１１は、ＳＴＩ層３で囲まれたアクティブ領域４を全て覆うように形成されている。また、第１実施形態で説明したｎ＋層９は、ＴＥＧ２００には設けられていない。
このため、このＴＥＧ２００では、蓄積側の特性のみ測定可能である。蓄積側の特性を測定する場合は、例えば、ゲート接続配線４２の電位Ｖｉｎをマイナス電位とし、基板接続配線３２を基板電位Ｖｓｕｂに接続して、ゲート電極１１に負バイアスを印加する。これにより、ゲート電極１１直下のアクティブ領域４に多数キャリアであるホールが蓄積する。また、これと同時に、ゲート接続配線４１の電位Ｖ１と、基板接続配線３１の電位Ｖ２の電位差Ｖ１−Ｖ２（＝ゲート電圧Ｖｇ）を測定する。これにより、ゲート絶縁膜５の蓄積側の特性をケルビン接続で測定することができる。
【００４１】
（製造方法）
第２実施形態に係る半導体装置の製造方法は、図６に示したｎ＋層９の形成工程を除いて、第１実施形態で説明した半導体装置の製造方法と同様である。また、第２実施形態では、ｎ＋層９を形成する必要がないので、図５に示したゲート電極１１のパターニング工程では、ＳＴＩ層３で囲まれたアクティブ領域４を全て覆うようにゲート電極１１を形成する。このようにして、図９（ａ）及び（ｂ）に示したＴＥＧ２００を完成させる。
【００４２】
（第２実施形態の効果）
第２実施形態は、上記の第１実施形態の効果（１）（２）（４）（５）と同様の効果を奏する。また、ゲート電極１１を形成する工程では、ＳＴＩ層３で囲まれたアクティブ領域４を全て覆い、かつ、アクティブ領域４からＳＴＩ層３側へはみ出すようにゲート電極１１を形成する。これにより、ゲート電極１１の合わせズレのマージンをさらに大きなものとすることができ、この合わせズレがＭＯＳ領域に与える影響をさらに小さくすることができる。
（変形例）
また、この第２実施形態においても、第１実施形態で説明した変形例を適用してよい。
【実施例】
【００４３】
次に、実施例として、本発明者が行った実験とその結果について説明する。
（実験１）
本発明者は、図１（ａ）及び（ｂ）に示したＴＥＧ１００であって、ゲート絶縁膜の膜厚が６．５ｎｍ（薄膜）であり、且つ、ＭＯＳ面積が１ｃｍ２であるＴＥＧ（実施例１）と、ＭＯＳ面積が０．１ｃｍ２であるＴＥＧ（実施例２）と、ＭＯＳ面積が０．０１ｃｍ２であるＴＥＧ（実施例３）の、３種類を用意した。また、比較例１として、ケルビン接続ではない（即ち、非ケルビン接続の）ＴＥＧであって、ゲート絶縁膜の膜厚が６．５ｎｍ（薄膜）であり、且つ、ＭＯＳ面積が８．４×１０−５ｃｍ２であるＴＥＧを用意した。
【００４４】
そして、実施例１〜３については、ゲート電極直下のアクティブ領域に反転層を形成する極性のバイアスをゲート電極に印加して、ゲート絶縁膜の反転側での耐圧欠陥密度を測定した。また、比較例１については、ゲート電極直下のアクティブ領域に多数キャリアを蓄積する極性のバイアスをゲート電極に印加して、ゲート絶縁膜の蓄積側での耐圧欠陥密度を測定した。
【００４５】
図１０は、実施例１〜３と比較例１について、ゲート絶縁膜の耐圧欠陥密度を測定した結果を示す図である。図１０の横軸はブレークダウン電圧ＢＶ［Ｖ］を示し、縦軸は欠陥密度［ｃｍ−２］を示す。図１０に示すように、実施例１〜３は何れも、耐圧欠陥密度が急激に増え始めるときの開始点を検出することができ、そのときのブレークダウン電圧ＢＶと耐圧欠陥密度を測定することができた。一方、比較例１は、耐圧欠陥密度が急激に増え始めるときの開始点を検出することができなかった。実施例１〜３は反転側で、比較例１は蓄積側という違いはあるが、少なくとも薄膜については、耐圧欠陥密度の検出能力は実施例１〜３の方が高いことがわかった。
また、実施例１〜３では、大面積であるほど低欠陥密度を検出できる（即ち、耐圧欠陥の検出能力が高い）ということもわかった。
【００４６】
（実験２）
本発明者は、図１（ａ）及び（ｂ）に示したＴＥＧ１００であって、ゲート絶縁膜の膜厚が１７ｎｍ（厚膜）であり、且つ、ＭＯＳ面積が１ｃｍ２であるＴＥＧ（実施例４）と、ＭＯＳ面積が０．１ｃｍ２であるＴＥＧ（実施例５）と、ＭＯＳ面積が０．０１ｃｍ２であるＴＥＧ（実施例６）の、３種類を用意した。また、比較例２として、非ケルビン接続のＴＥＧであって、ゲート絶縁膜の膜厚が１７ｎｍ（厚膜）であり、且つ、ＭＯＳ面積が８．４×１０−５ｃｍ２であるＴＥＧを用意した。
【００４７】
そして、実験１と同様に、実施例４〜６については、ゲート電極直下のアクティブ領域に反転層を形成する極性のバイアスを印加して、ゲート絶縁膜の反転側での耐圧欠陥密度を測定した。また、比較例２については、ゲート電極直下のアクティブ領域に多数キャリアを蓄積する極性のバイアスをゲート電極に印加して、ゲート絶縁膜の耐圧欠陥密度を測定した。
【００４８】
図１１は、実施例４〜６と比較例２について、ゲート絶縁膜の耐圧欠陥密度を測定した結果を示す図である。図１１の横軸はブレークダウン電圧ＢＶ［Ｖ］を示し、縦軸は欠陥密度［ｃｍ−２］を示す。図１１に示すように、実施例４〜６と比較例２は何れも、耐圧欠陥が急激に増え始めるときの開始点を検出することができ、そのときのブレークダウン電圧ＢＶと耐圧欠陥密度を測定することができた。また、実施例４〜６では、大面積であるほど低欠陥密度を検出できるということがわかった。
【００４９】
＜その他＞
本発明は、以上に記載した各実施形態に限定されうるものではない。当業者の知識に基づいて各実施形態に設計の変更等を加えることが可能であり、そのような変更等を加えた態様も本発明の範囲に含まれる。
【符号の説明】
【００５０】
１  シリコン基板
３  ＳＴＩ層
４  アクティブ領域
５  ゲート絶縁膜
７、８  ｐ＋層
９  ｎ＋層
９ａ  第１の領域
９ｂ  第２の領域
１１  ゲート電極
１１ａ  第１の引出部
１１ｂ  第２の引出部
２１  層間絶縁膜
２６、２７、２８  コンタクトホール
１００、２００  ＴＥＧ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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