(57)【要約】【課題】チップ面積の増大を招くことなく、記憶ノードに十分な容量を付加すること。【解決手段】スリットコンタクトｓｃｏｎｔ１は、ラッチ回路を構成する第１インバータの入力と第２インバータの出力を接続する第１記憶ノードＮＯＤ１を構成する領域上に設けられ、少なくとも第１方向に延伸された形状を有する。スリットコンタクトｓｃｏｎｔ２は、第１インバータの出力と第２インバータの入力を接続する第２記憶ノードＮＯＤ２を構成する領域上に設けられ、少なくとも第１方向に延伸された形状を有する。スリットコンタクトｓｃｏｎｔ１とスリットコンタクトｓｃｏｎｔ２は、第１方向に沿って対向する。【選択図】図２
2014183065.tif 000002
【特許請求の範囲】
【請求項１】
ラッチ回路を構成する第１インバータの入力と第２インバータの出力を接続する第１記憶ノードを構成する領域上に設けられ、少なくとも第１方向に延伸された形状を有する第１コンタクトと、
前記第１インバータの出力と前記第２インバータの入力を接続する第２記憶ノードを構成する領域上に設けられ、少なくとも前記第１方向に延伸された形状を有する第２コンタクトと、を備え、
前記第１コンタクトと前記第２コンタクトは、前記第１方向に沿って対向する、ラッチ回路。
【請求項２】
前記第１コンタクトは、前記第１方向に向かって延伸された形状を有するとともに、前記第１方向とは異なる方向である第２方向に延伸された形状を有し、
前記第２コンタクトは、前記第１方向に向かって延伸された形状を有するとともに、前記第２方向と略逆方向の第３方向に延伸された形状を有する、請求項１に記載のラッチ回路。
【請求項３】
前記第１コンタクト及び前記第２コンタクトは、前記第１方向に向かって延伸された形状の一端から前記第１方向とは異なる方向である第２方向に延伸された形状を有し、かつ、前記第１方向に向かって延伸された形状の他端から前記第２方向と略逆方向の第３方向に延伸された形状を有する、請求項１に記載のラッチ回路。
【請求項４】
前記第１コンタクト及び前記第２コンタクトは、多層構造を有する、請求項１に記載のラッチ回路。
【請求項５】
前記第１コンタクト上部を覆うようにメタル配線層が設けられている、請求項１に記載のラッチ回路。
【請求項６】
前記第２コンタクト上部を覆うようにメタル配線層が設けられている、請求項１に記載のラッチ回路。
【請求項７】
前記第１コンタクトが設けられた拡散層とは異なる拡散層上に第３コンタクトを設け、第１コンタクトと第３コンタクトをメタル配線層により結線する、請求項１に記載のラッチ回路。
【請求項８】
前記第２コンタクトが設けられた拡散層とは異なる拡散層上に第３コンタクトを設け、第２コンタクトと第３コンタクトをメタル配線層により結線する、請求項１に記載のラッチ回路。
【請求項９】
前記第１コンタクト及び前記第２コンタクトの少なくとも一方は、素子分離膜上の配線幅よりもゲート電極上の配線幅が小さくなるように構成されている、請求項１に記載のラッチ回路。
【請求項１０】
前記第１コンタクト及び前記第２コンタクトは、前記第２方向に向かって延伸された形状の他端から第４の方向に延伸された形状を更に有する、請求項３に記載のラッチ回路。
【請求項１１】
請求項１〜１０のいずれか１項に記載のラッチ回路から構成されたＳＲＡＭ。
【請求項１２】
請求項１〜１０のいずれか１項に記載のラッチ回路から構成されたフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はラッチ回路に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴い、ソフトエラーによる誤動作が問題となっている。ソフトエラーとは、パッケージから放出されるα線や宇宙からの中性子線により発生された電子等による外因でＳＲＡＭ（Static Random Access Memory）等における記憶ノードに保持されているデータが反転してしまう現象である。
【０００３】
このソフトエラーの問題に対して、記憶ノードの容量を増加させることにより、外因によるデータの反転を低減する方法が提案されている。すなわち、記憶ノードに容量素子を接続することにより、ソフトエラーの発生を低減する方法が提案されている。しかし、この手法では容量素子の追加に伴うチップ面積の増大や容量素子の追加にかかる製造工程コストの増大等というデメリットがあった。
【０００４】
これに対し、特許文献１では、ゲート電極と拡散層を、共通コンタクトホールを覆う金属で電気的に接続する半導体装置が開示されている。この共通コンタクトホールの下部にトランジスタＴｒを形成することにより、ソフトエラー耐性の向上のための容量素子を実現している。
【０００５】
特許文献２では、層間絶縁膜に設けられ、ゲート電極の両側に位置するソース及びドレインに達する１組のコンタクトホール間の間隔Ｓ１を、層間絶縁膜表面におけるコンタクトホールの間隔よりも小さくするスタティック型半導体記憶装置が開示されている。また特許文献２には、金属配線を層間絶縁膜内に埋め込む際に、ダマシン配線を採用し、当該ダマシン配線用のトレンチを横方向に広げる示唆がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−２７０７０１号公報
【特許文献２】特開２００４−１２８２３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１のように共通コンタクトホールの下側にトランジスタを構成した場合、当該トランジスタのゲートとウェル間、ソースとウェル間、及びドレインとウェル間にリーク電流が生じる。リーク電流を回避するために当該トランジスタを厚膜構成とした場合、十分な容量を得ることができない。
【０００８】
また、特許文献２に記載のように、ダマシン配線用のトレンチを横方向に広げる場合であっても、寄生容量の大部分に寄与する金属配線位置を変更するわけではないため、横方向に広げる前の容量に対して十分な容量増加を得ることができない。
【０００９】
すなわち、上述の手法では、チップ面積の増大を招くことなく、記憶ノードに十分な容量を付加することができないという課題があった。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態によれば、ラッチ回路は、ラッチ回路上の第１記憶ノードを構成する領域上に延伸形状を有する第１コンタクトを設け、かつラッチ回路上の第２記憶ノードを構成する領域上に延伸形状を有する第２コンタクトを設け、第１コンタクトと第２コンタクトが対向する構成を有する。
【発明の効果】
【００１２】
前記一実施の形態によれば、チップ面積の増大を招くことなく、記憶ノードに十分な容量を付加することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１にかかるラッチ回路を有するメモリセルの等価回路図である。
【図２】実施の形態１にかかるラッチ回路を有するメモリセルの平面図である。
【図３】実施の形態１にかかるラッチ回路を有するメモリセルの断面図である。
【図４】実施の形態１にかかるラッチ回路を有するメモリセルの断面図である。
【図５】実施の形態１にかかるラッチ回路を有するメモリセルの断面図である。
【図６】実施の形態２にかかるラッチ回路を有するメモリセルの平面図である。
【図７】実施の形態２にかかるラッチ回路を有するメモリセルの断面図である。
【図８】実施の形態２にかかるラッチ回路を有するメモリセルの断面図である。
【図９】実施の形態３にかかるラッチ回路を有するメモリセルの平面図である。
【図１０】実施の形態３にかかるラッチ回路を有するメモリセルの断面図である。
【図１１】実施の形態３にかかるラッチ回路を有するメモリセルの断面図である。
【図１２】実施の形態３にかかるラッチ回路を有するメモリセルの断面図である。
【図１３】実施の形態４にかかるラッチ回路を有するメモリセルの平面図である。
【図１４】実施の形態４にかかるラッチ回路を有するメモリセルの断面図である。
【図１５】実施の形態４にかかるラッチ回路を有するメモリセルの断面図である。
【図１６】実施の形態５にかかるラッチ回路を有するメモリセルの断面図である。
【図１７】実施の形態５にかかるラッチ回路を有するメモリセルの断面図である。
【図１８】実施の形態５にかかるラッチ回路を有するメモリセルの断面図である。
【図１９】実施の形態１〜５にかかるラッチ回路により構成されるフリップフロップ回路である。
【発明を実施するための形態】
【００１４】
＜実施の形態１＞
以下、図面を適宜参照して本実施の形態にかかる半導体装置の構成について説明する。なお説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。
【００１５】
図１は、本実施の形態にかかるラッチ回路を有するＳＲＡＭ（Static Random Access Memory）セルの等価回路図である。なお、ＳＲＡＭは、メモリセルが形成されるメモリセルアレイ領域と、メモリセルの動作制御を行う周辺回路が形成される周辺回路領域と、を備える。
【００１６】
ＲＡｍic Random Access Memoryyメモリセルは、ラッチ回路を構成する第１インバータ及び第２インバータと、２つのアクセスＭＯＳトランジスタ（ＮＭＯＳであるＭＮ３、ＭＮ４）と、を有する。第１インバータは、ドライバトランジスタＭＮ１とロードトランジスタＭＰ１を含む。第２インバータは、ドライバトランジスタＭＮ２とロードトランジスタＭＰ２を含む。
【００１７】
第１インバータと第２インバータは、互いの入力と出力を接続する。第１記憶ノードＮＯＤ１は、ＭＮ３の第１端子と接続する。第２記憶ノードＮＯＤ２は、ＭＮ４の第１端子と接続する。ＭＮ３のゲートは、ワード線ＷＬと接続する。ＭＮ４のゲートは、ワード線ＷＬと接続する。ＭＮ３の第２端子はビット線ＢＬと接続する。ＭＮ４の第２端子はビット線ＢＬと接続する。
【００１８】
ＭＰ１のソースは電源（ＶＤＤ）と接続し、ＭＰ１のドレインは第１記憶ノードＮＯＤ１と接続する。ＭＰ２のソースは電源（ＶＤＤ）と接続し、ＭＰ２のドレインは第２記憶ノードＮＯＤ２と接続する。ＭＮ１のソースはＧＮＤと接続し、ＭＮ１のドレインは第１記憶ノードＮＯＤ１と接続する。ＭＮ２のソースはＧＮＤと接続し、ＭＮ２のドレインは第２記憶ノードＮＯＤ２と接続する。
【００１９】
ここで図１の点線で示すように、本実施の形態にかかるメモリセルは、第１記憶ノードＮＯＤ１と第２記憶ノードＮＯＤ２の間に容量素子Ｃ１を形成したことと略等価な構成を持つ。この構成について以下に説明する。
【００２０】
本実施の形態にかかる半導体装置のメモリセルアレイ領域には複数のメモリセルが配列されている。各メモリセル内では、記憶ノード、拡散層、及びゲート電極がスリットコンタクト（後述）により結線されている。各メモリセルの構成は同一であるため、図２を参照して各メモリセルの構成について説明する。
【００２１】
図２は、本実施の形態にかかるメモリセルの平面図である。図２では、各トランジスタ（ＭＮ１〜ＭＮ４、ＭＰ１、ＭＰ２）及び記憶ノード（ＮＯＤ１、ＮＯＤ２）の配置位置も合わせて表示する。
【００２２】
Ｐウェル領域ｐｗ１上にＮ＋拡散層ｎ１が形成される。同様にＮウェル領域ｎｗ１上にＰ＋拡散層ｐ１が形成される。また、Ｐウェル領域ｐｗ１とＮウェル領域ｎｗ１を結ぶようにゲート電極ｇ１が設けられている。同様にＰウェル領域ｐｗ２上にＮ＋拡散層ｎ２が形成されている。Ｐウェル領域ｐｗ２とＮウェル領域ｎｗ１を結ぶようにゲート電極ｇ２が設けられている。なお、図示しないものの半導体素子同士を分離する素子分離膜（ＳＴＩ）もＰウェル領域ｐｗ１、ｐｗ２上及びＮウェル領域ｎｗ１上に形成されている。なお、各層の積層関係は図３〜図５の断面図を参照して後述する。
【００２３】
ここで、記憶ノード、拡散層に加えて、ゲート電極を接続するように結線する２つのコンタクト（ｓｃｏｎｔ１、ｓｃｏｎｔ２）が間隔をあけて配置されている。すなわち、メモリセルには、平面的に見て穴形状（略正方形状）ではなく、図示するように複数軸方向に延伸する溝を構成するような２つのコンタクト（ｓｃｏｎｔ１、ｓｃｏｎｔ２）が設けられている。以下の説明では、ｓｃｏｎｔ１やｓｃｏｎｔ２のように略穴形状ではない延伸方向を有するコンタクトをスリットコンタクトと記載する。また、スリットコンタクト以外のコンタクト（ｃｏｎｔ１〜ｃｏｎｔ８）の上部には、メタル配線層（ｍ１〜ｍ８）が設けられている。なお説明の便宜上、図２においてｙ軸方向（第１方向）とｘ軸方向（第２方向）を定義する。これによれば、スリットコンタクトｓｃｏｎｔ１及びｓｃｏｎｔ２は、ｘ軸方向に延設されるとともに、ｙ軸方向に延設される。
【００２４】
以下、図２における平面形状のＡ／−Ａ断面、Ｂ／−Ｂ断面、Ｃ／−Ｃ断面の構成についてそれぞれ説明する。図３は、メモリセル（図２）のＡ／−Ａ断面を示す図である。
【００２５】
図示するように、半導体基板ｓｕｂ上にＮ型ウェル領域ｎｗ１が形成されている。Ｎ型ウェル領域ｎｗ１上には、Ｎ型ウェル領域ｎｗ１とは反対の導電型（すなわちＰ型）の不純物を注入することによりＰ＋拡散層ｐ１が形成されている。さらに、Ｎ型ウェル領域ｎｗ１には、素子分離のための素子分離膜ＳＴＩが設けられている。当該素子分離膜ＳＴＩは、例えばシャロートレンチ分離方式（Shallow Trench Isolation）により埋め込み酸化膜を生成することにより構成される。
【００２６】
Ｎ型ウェル領域ｎｗ１上にゲート絶縁膜ｇｄ１及びｇｄ２を介してゲート電極ｇ１及びｇ２が形成されている。このゲート絶縁膜（ｇｄ１、ｇｄ２）により、ゲート電極ｇ１及びｇ２の下面は、Ｎ型ウェル領域ｎｗ１と電気的に絶縁される。ゲート電極ｇ１及びｇ２は、例えば不純物をドープしたポリシリコン膜により構成される。
【００２７】
ゲート電極ｇ１及びｇ２、Ｐ＋拡散層ｐ１、及び素子分離膜ＳＴＩの上部を覆うように層間絶縁膜ＩＤＦが設けられる。当該層間絶縁膜ＩＤＦは、コンタクト（ｃｏｎｔ１〜ｃｏｎｔ８）及びスリットコンタクト（ｓｃｏｎｔ１、ｓｃｏｎｔ２）に設けられる金属配線間を絶縁するために設けられる。
【００２８】
層間絶縁膜ＩＤＦにおいて、コンタクトホールが設けられ、当該コンタクトホールをアルミニウム、タングステン等により覆うことによりコンタクト（ｃｏｎｔ１〜ｃｏｎｔ８）及びスリットコンタクト（ｓｃｏｎｔ１、ｓｃｏｎｔ２）が形成される。上述のように、コンタクト（ｃｏｎｔ１〜ｃｏｎｔ８）は平面的に見て略穴形状であり、スリットコンタクト（ｓｃｏｎｔ１、ｓｃｏｎｔ２）は特定方向（図２）に延伸している。図４に示すＡ／−Ａ断面では、図中の右端に示すコンタクトｃｏｎｔ２が略穴形状であり、それ以外（最左、中央）に示すスリットコンタクトｓｃｏｎｔ１及びｓｃｏｎｔ２が延伸構造を有する。コンタクトｃｏｎｔ２上にはメタル配線層ｍ２が設けられている。
【００２９】
続いて図４を参照してメモリセル（図２）のＢ／−Ｂ断面について説明する。図示するように、半導体基板ｓｕｂ上にＮ型ウェル領域ｎｗ１、ｎｗ２及びＰ型ウェル領域ｐｗ１が設けられる。Ｐ型ウェル領域ｐｗ１上にはゲート絶縁膜ｇｄ３を挟んでゲート電極ｇ４が形成されている。またＮ型ウェル領域ｎｗ１及びＰ型ウェル領域ｐ２上にゲート絶縁膜ｇｄ４を挟んでゲート電極ｇ２が形成されている。ウェル領域（ｐｗ１、ｎｗ１、ｐｗ２）には、素子分離のための素子分離膜ＳＴＩが設けられる。図３と同様にゲート電極及び素子分離膜ＳＴＩの上部を覆うように層間絶縁膜ＩＤＦが設けられる。
【００３０】
層間絶縁膜ＩＤＦにおいて、略穴形状のコンタクトｃｏｎｔ５がゲート電極ｇ４上に形成され、特定方向（図２）に延設されたスリットコンタクトｓｃｏｎｔ１がゲート電極ｇ２上に形成される。コンタクトｃｏｎｔ５上にはメタル配線層ｍ５が設けられている。
【００３１】
続いて図５を参照してメモリセル（図２）のＣ／−Ｃ断面について説明する。図示するように、半導体基板ｓｕｂ上にＮ型ウェル領域ｎｗ１、ｎｗ２及びＰ型ウェル領域ｐｗ１が設けられる。Ｐ型ウェル領域ｐｗ１上にはＮ＋拡散層ｎ１が形成され、Ｎ型ウェル領域ｎｗ１上にはＰ＋拡散層ｐ１及びｐ２が形成され、Ｐ型ウェル領域ｎｗ２上にはＮ＋拡散層ｎ２が形成される。各拡散層間には、素子分離膜ＳＴＩが設けられる。素子分離膜ＳＴＩ及び各拡散層（ｎ１、ｐ１、ｐ２、ｎ２）上を覆うように層間絶縁膜ＩＤＦが形成され、層間絶縁膜ＩＤＦ上にコンタクトホールを設けて金属により覆うことによりスリットコンタクトｓｃｏｎｔ１及びｓｃｏｎｔ２が図示するように形成される。図示するようにコンタクトｓｃｏｎｔ１及びｓｃｏｎｔ２は、Ｃ／−Ｃ断面の延伸方向に延びるように形成される。以上が本実施の形態にかかるメモリセルの構成の説明である。
【００３２】
本実施の形態にかかるラッチ回路を有するメモリセルの効果について説明する前に、特許文献１及び特許文献２の技術の問題点について改めて説明する。上述のように特許文献１及び特許文献２の技術ではチップ面積の増大を招くことなく、記憶ノードに十分な容量を付加することができないという問題があった。また特許文献２の技術では、ダマシン配線用のトレンチを横方向に広げるプロセス過程において、間隔を小さくする必要が無い金属部分（チップ全体の同一金属層部分）の間隔も小さくなってしまい、不要な寄生容量が付加される場合がある。この場合、インバータ等の能力（応答スピード）が劣化する恐れがある。また間隔を小さくしたい箇所にのみ横方向に広げるプロセス工程を適用した場合、このプロセス工程は専用プロセス工程となり製造コストが増加してしまう。ここで専用プロセス工程とは、間隔を小さくしたい部分と、小さくしたくない部分のトレンチ作成工程を分けること（間隔を小さくしたい部分をマスクして間隔を小さくしたくない部分のトレンチを作成し、その後に逆の処理を行う。）を意味する。すなわち特許文献２に記載の技術は、製造工程（コスト）の増大を招くという問題も有していた。
【００３３】
続いて、本実施の形態にかかるラッチ回路を有するメモリセルの効果について説明する。図２等に示すように、第１記憶ノードＮＯＤ１上のスリットコンタクトｓｃｏｎｔ１（第１コンタクト）と、第２記憶ノードＮＯＤ２上のスリットコンタクトｓｃｏｎｔ２（第２コンタクト）とがｙ軸方向（第１方向）に沿って対向している。ここで第１記憶ノードＮＯＤ１と第２記憶ノードＮＯＤ２は異電位であり、延伸構造を持つスリットコンタクト（ｓｃｏｎｔ１、ｓｃｏｎｔ２）が対向するために、スリットコンタクト間に大きな寄生容量が生じる。
【００３４】
またスリットコンタクトｓｃｏｎｔ１及びｓｃｏｎｔ２が延伸形状を有するために、スリットコンタクトと一方の記憶ノード上のゲート等の間にも大きな寄生容量が生じる。これらの寄生容量によって記憶ノード（ＮＯＤ１、ＮＯＤ２）の容量が増加する。
【００３５】
またスリットコンタクトｓｃｏｎｔ１及びｓｃｏｎｔ２は、ｘ軸方向（第２方向（正のｘ軸方向）、第３方向（負のｘ軸方向であり、第２方向と略逆方向））に延伸構造を有する。これによりスリットコンタクトｓｃｏｎｔ１及びスリットコンタクトｓｃｏｎｔ２により形成される金属領域が並行して設けられることになり、記憶ノード間に大きな寄生容量が生じる。
【００３６】
このように記憶ノード間に寄生容量が生じることにより、図１の等価回路図において容量素子（図中点線部）を設けたことと同一の効果を得ることができる。発明者による測定によれば、ＳＲＡＭのメモリセルを上述の構成（図２〜図５）の構成とすることにより、ＳＲＡＭのメモリセルにおける記憶ノードの容量が３０％程度増加した。記憶ノードの容量増加により、ソフトエラー耐性が向上する。
【００３７】
また上述の構成は、スリットコンタクト（ｓｃｏｎｔ１、ｓｃｏｎｔ２）を覆うメタル配線層が存在しないため、ビット線ＢＬの寄生容量が減少する。これにより、リードスピードを向上することができる。発明者による試算では、リードスピードが約７％向上した。
【００３８】
さらにスリットコンタクト（ｓｃｏｎｔ１、ｓｃｏｎｔ２）を覆うメタル配線層が存在しないため、ゲート電極ｇ１とゲート電極ｇ２／ｇ４間のｙ方向の寸法を短くすることができる。これによりセル面積を縮小化することができる。これは、通常ではメタル配線層がコンタクトを覆うように配置され、かつメタル配線層の配線幅がコンタクト幅よりも大きいため、コンタクト間隔を狭めたくても配線の基準によりレイアウトが定まってしまうためである。
【００３９】
なお、図２においてはスリットコンタクトｓｃｏｎｔ１及びｓｃｏｎｔ２は、直交する方向（ｘ軸とｙ軸）に延伸する複軸形状を有するものとして説明したが、必ずしもこれに限られず、複軸のなす角度が９０度以外（例えば６０度等）であってもよい。
【００４０】
上述の構成は、容量素子を追加することなく、記憶ノードの容量を増加させることができるため、一般的なソフトエラー対策を持つ構成（容量素子を持つ構成）と比べて回路規模を小さくすることができる。
【００４１】
さらに、上述のレイアウト構成は、新たな製造プロセスを追加することなく形成することが可能である。すなわち、上述のレイアウト構成は、一般的なコンタクトホールの生成方法、及びコンタクトホールに対する金属配線手法を用いることにより形成することができる。新たなプロセス工程の追加が不要であることにより、製造プロセスのコスト増加を回避することができる。
【００４２】
上述のように、スリットコンタクト間（ｓｃｏｎｔ１、ｓｃｏｎｔ２）に寄生容量が発生することにより、ソフトエラー耐性が向上する。２つのスリットコンタクトが一定以上の距離を空けて存在すれば寄生容量が生じるため、スリットコンタクトｓｃｏｎｔ１、ｓｃｏｎｔ２の形状等については大きな制約がない。スリットコンタクトｓｃｏｎｔ１、ｓｃｏｎｔ２の形状の制約が小さいことにより、製造プロセスのコスト増加を回避することができる。
【００４３】
なお、ゲート電極上のスリットコンタクトの配線幅をＳＴＩ上のスリットコンタクトの配線幅よりも小さくしてもよい。これにより、ラッチ回路を構成するトランジスタ（ＭＮ１及びＭＰ１、ＭＮ２及びＭＰ２）の上部にあるスリットコンタクトが製造プロセスにおいてゲート電極からソース（またはドレイン）側にずれた場合に生じるゲート電極とソース（またはドレイン）間のリーク電流や、ゲート電極とソース（またはドレイン）のショートを防ぐことができる。なお、スリットコンタクトｓｃｏｎｔ１、ｓｃｏｎｔ２のいずれか一方のみをこのような構造にすることも可能である。
【００４４】
またスリットコンタクト（ｓｃｏｎｔ１、ｓｃｏｎｔ２）は、ラッチ回路において接続すべき箇所同士を接続するものであれば、その他の部分は下部まで接していなくてもよい。例えばスリットコンタクトは、図２におけるスリットコンタクトｓｃｏｎｔ１とＮ＋拡散層ｎ１の重なる部分、スリットコンタクトｓｃｏｎｔ１とＰ＋拡散層ｐ１の重なる部分、スリットコンタクトｓｃｏｎｔ１とゲート電極ｇ２の重なる部分、等のみを接続するものであればよい。これらの箇所が接続されている場合、ラッチ回路として正常に動作する。スリットコンタクト（ｓｃｏｎｔ１、ｓｃｏｎｔ２）が必要最小限の箇所を接続する構成の場合、トレンチする箇所が減少することによりプロセス開発が容易となる。
【００４５】
またスリットコンタクト（ｓｃｏｎｔ１、ｓｃｏｎｔ２）は、更なる延伸構造を有してもよい。例えばスリットコンタクトｓｃｏｎｔ１は、Ｎ＋拡散層ｎ１上の端点から負のｙ軸方向（第４方向）に更に延伸してもよい。すなわちスリットコンタクト（ｓｃｏｎｔ１、ｓｃｏｎｔ２）は、順次異なる方向に延伸する構造を有していてもよい。このように延伸構造を有することにより、後述するフリップフロップ回路（図１９、トランスファーを有するような構成）に対しての適用も容易となる。
【００４６】
＜実施の形態２＞
本実施の形態にかかるラッチ回路は、延伸構造を持つスリットコンタクトｓｃｏｎｔ１及びｓｃｏｎｔ２の形状が実施の形態１と異なることを特徴とする。本実施の形態にかかるラッチ回路を有するメモリセルについて、実施の形態１と異なる点を以下に説明する。
【００４７】
図６は、本実施の形態にかかるラッチ回路を有するメモリセルの平面図である。本実施の形態にかかるメモリセルでは、スリットコンタクトｓｃｏｎｔ１は、Ｐ＋拡散層ｐ１に沿って設けられるとともにＮ＋拡散層ｎ１とＰ＋拡散層ｐ１を結ぶ方向（負のｘ軸方向）には形成されるが、ゲート電極ｇ２上には形成されない。スリットコンタクトｓｃｏｎｔ２は、Ｐ＋拡散層ｐ２に沿って設けられるとともに、Ｐ＋拡散層ｐ２とＮ＋拡散層ｎ２を結ぶように設けられるが、ゲート電極ｇ１の延設方向（正のｘ軸方向）には形成されない。その他の構成については、図２と同様である。
【００４８】
以下、図６における平面形状のＡ／−Ａ断面、Ｂ／−Ｂ断面の構成についてそれぞれ説明する。なおＣ／−Ｃ断面は、実施の形態１の構成（図５）と同一であるため、説明は省略する。図７は、メモリセル（図６）のＡ／−Ａ断面を示す図である。本実施の形態にかかるメモリセルのＡ／−Ａ断面では、実施の形態１の構成（図３）と異なり、ゲート電極ｇ１上にスリットコンタクトｓｃｏｎｔ２が形成されていない。その他の構成は、実施の形態１の構成（図３）と同一であるため、説明は省略する。
【００４９】
図８は、メモリセル（図６）のＢ／−Ｂ断面を示す図である。実施の形態１の構成（図４）と異なり、スリットコンタクトｓｃｏｎｔ１がゲート電極ｇ２上に設けられているものの、Ｂ／−Ｂ断面方向には延設されていない（ｘ軸方向に延びるように設けられていない）。その他の構成は、実施の形態１の構成（図４）と同一であるため、説明は省略する。
【００５０】
続いて、本実施の形態にかかるラッチ回路の効果について説明する。本実施の形態においても図６等に示すように、第１記憶ノードＮＯＤ１上のスリットコンタクトｓｃｏｎｔ１と、第２記憶ノードＮＯＤ２上のスリットコンタクトｓｃｏｎｔ２がｙ軸方向（第１方向）に沿って対向している。ここで第１記憶ノードＮＯＤ１と第２記憶ノードＮＯＤ２は異電位であり、延伸構造を持つスリットコンタクト（ｓｃｏｎｔ１、ｓｃｏｎｔ２）が対向するために、スリットコンタクト間に大きな寄生容量が生じる。またスリットコンタクトと一方の記憶ノード上のゲート等の間にも大きな寄生容量が生じる。これにより、記憶ノード間に大きな寄生容量が生じる。記憶ノード間に大きな寄生容量が生じることにより、ソフトエラー耐性が向上する。
【００５１】
また、図６の構成は、実施の形態１（図２）と比べてスリットコンタクト（ｓｃｏｎｔ１、ｓｃｏｎｔ２）の対向面積が減少するために増加容量は減少するが、ビット線に対する寄生容量が減少するため、実施の形態１の構成と比べてリードスピードが向上する。
【００５２】
＜実施の形態３＞
本実施の形態にかかるラッチ回路は、スリットコンタクトｓｃｏｎｔ１及びｓｃｏｎｔ２を覆うようにメタル配線層が設けられていることを特徴とする。本実施の形態にかかるラッチ回路について、実施の形態１と異なる点を以下に説明する。
【００５３】
図９は、本実施の形態にかかるラッチ回路を有するメモリセルの平面図である。本実施の形態にかかるメモリセルは、実施の形態２の構成（図６）に加えて、スリットコンタクトｓｃｏｎｔ１を覆うようにメタル配線層ｍ９が設けられ、スリットコンタクトｓｃｏｎｔ２を覆うようにメタル配線層ｍ１０が設けられる。
【００５４】
以下、図９における平面形状のＡ／−Ａ断面、Ｂ／−Ｂ断面、Ｃ／−Ｃ断面の構成についてそれぞれ説明する。図１０は、メモリセル（図９）のＡ／−Ａ断面を示す図である。図示するようにスリットコンタクトｓｃｏｎｔ１の上部を覆うようにしてメタル配線層ｍ９が設けられる。その他の構成については実施の形態２（図７）と同様である。
【００５５】
図１１は、メモリセル（図９）のＢ／−Ｂ断面を示す図である。図示するようにスリットコンタクトｓｃｏｎｔ１の上部を覆うようにしてメタル配線層ｍ９が設けられる。その他の構成については実施の形態２（図８）と同様である。
【００５６】
図１２は、メモリセル（図９）のＣ／−Ｃ断面を示す図である。図示するように、スリットコンタクトｓｃｏｎｔ１の上部を覆うようにしてメタル配線層ｍ９が設けられる。同様にスリットコンタクトｓｃｏｎｔ２の上部を覆うようにしてメタル配線層ｍ１０が設けられる。その他の構成については実施の形態１（図５）及び実施の形態２と同様である。
【００５７】
本実施の形態においてもスリットコンタクトｓｃｏｎｔ１及びｓｃｏｎｔ２がｙ軸（第１方向）に延伸構造を有するため、記憶ノード間に寄生容量が生じ、一般的なメモリセルと比べてソフトエラー耐性が向上する。また図９等に示すようにメタル配線層（ｍ９、ｍ１０）は、スリットコンタクトの形成に影響されることなく配置することができる。なお、上述の説明ではメタル配線層ｍ９及びｍ１０がスリットコンタクトｓｃｏｎｔ１及びｓｃｏｎｔ２の上部を全て覆うように構成したが、メタル配線層ｍ９及びｍ１０はスリットコンタクトｓｃｏｎｔ１及びｓｃｏｎｔ２の上部の一部のみを覆うように構成されてもよい。またメタル配線層ｍ９及びｍ１０のいずれか一方のみがメモリセル上に設けられる構成としてもよい。
【００５８】
本実施の形態では、メタル配線層ｍ９及びｍ１０を設けたことにより、対向する面積がｚ方向（断面図における縦軸方向）にも増加する。これによりソフトエラーに対する耐性が更に向上する。なお、本実施の形態ではビット線に対する寄生容量も増加するため、リードスピードは減少してしまう。そのため本実施の形態にかかる構成は、速いリードスピードが必要とされない場合に有効である。
【００５９】
＜実施の形態４＞
本実施の形態にかかるラッチ回路は、メタル配線層により拡散層間を結線したことを特徴とする。本実施の形態にかかるラッチ回路について実施の形態１と異なる点を以下に説明する。
【００６０】
図１３は、本実施の形態にかかるラッチ回路を有するメモリセルの構成を示す平面図である。実施の形態１と異なる点を以下に説明する。スリットコンタクトｓｃｏｎｔ１は、Ｐ＋拡散層ｐ１上に延設（すなわちｐ１上にｙ軸方向に延びた形で形成）されるとともに、ゲート電極ｇ２上に延設（すなわちｇ２上にｘ軸方向に延びた形で形成）される。Ｎ＋拡散層ｎ１上に柱状のコンタクトｃｏｎｔ９（第３コンタクト）が形成される。メタル配線層ｍ１１は、コンタクトｃｏｎｔ９とスリットコンタクトｓｃｏｎｔ１を結線するように設けられる。
【００６１】
同様にスリットコンタクトｓｃｏｎｔ２は、Ｐ＋拡散層ｐ２上に延設（すなわちｐ２上にｙ軸方向に延びた形で形成）されるとともに、ゲート電極ｇ１上に延設（すなわちｇ１上にｘ軸方向に延びた形で形成）される。Ｎ＋拡散層ｎ２上に柱状のコンタクトｃｏｎｔ１０が形成される。メタル配線層ｍ１２は、コンタクトｃｏｎｔ１０とスリットコンタクトｓｃｏｎｔ２を結線するように設けられる。その他の構成については、実施の形態１と同一である。
【００６２】
以下、図１３における平面形状のＡ／−Ａ断面、及びＣ／−Ｃ断面の構成について説明する。図１３におけるＢ／−Ｂ断面は、実施の形態１のＢ／−Ｂ断面と同一（図４）であるため説明は省略する。
【００６３】
図１４は、メモリセル（図１３）のＡ／−Ａ断面を示す図である。図示するようにスリットコンタクトｓｃｏｎｔ１の上部の一部にメタル配線層ｍ１１が設けられている。その他の構成は実施の形態１（図３）の構成と同様である。
【００６４】
図１５は、メモリセル（図１３）のＣ／−Ｃ断面を示す図である。図示するようにコンタクトｃｏｎｔ９とスリットコンタクトｓｃｏｎｔ１の上面にメタル配線層ｍ１１が設けられる。すなわち、メタル配線層ｍ１１は、コンタクトｃｏｎｔ９とスリットコンタクトｓｃｏｎｔ１を結線する。またスリットコンタクトｓｃｏｎｔ２とコンタクトｃｏｎｔ１０の上面にメタル配線層ｍ１２が設けられる。すなわち、メタル配線層ｍ１２は、コンタクトｃｏｎｔ１０とスリットコンタクトｓｃｏｎｔ２を結線する。その他の構成は、実施の形態１（図５）と同様である。
【００６５】
本実施の形態においてもスリットコンタクトｓｃｏｎｔ１及びｓｃｏｎｔ２がｙ軸（第１方向）に延伸構造を有するため、記憶ノード間に寄生容量が生じ、一般的なメモリセルと比べてソフトエラー耐性が向上する。なお、スリットコンタクトｓｃｏｎｔ１及びｓｃｏｎｔ２の一方のみを図１３の構成とし、他方を他の実施形態と同一の形態とすることも可能である。
【００６６】
＜実施の形態５＞
本実施の形態にかかるラッチ回路は、実施の形態１と比べてメタル配線層を複数層設けたことを特徴とする。本実施の形態にかかるラッチ回路の構成について実施の形態１と異なる点を以下に説明する。
【００６７】
本実施の形態にかかるにかかるラッチ回路を有するメモリセルの平面図は、実施の形態１と同一（図１）であるため、説明は省略する。図１６〜図１８を参照して、本実施の形態にかかるメモリセルのＡ／−Ａ断面、Ｂ／−Ｂ断面、Ｃ／−Ｃ断面について説明する。
【００６８】
図１６は、本実施の形態にかかるメモリセルのＡ／−Ａ断面を示す図である。図示するように、各スリットコンタクト（ｓｃｏｎｔ１、ｓｃｏｎｔ２）及び各コンタクト（ｃｏｎｔ２）が多段形状である。すなわちスリットコンタクトｓｃｏｎｔ１、ｓｃｏｎｔ２、及びコンタクトｃｏｎｔ２は、３層構造により構成される。この３層のスリットコンタクト及びコンタクトは、コンタクトホールの生成及び配線金属膜の形成を３回繰り返すことにより生成される。
【００６９】
図１７は本実施の形態にかかるメモリセルのＢ／−Ｂ断面を示す図であり、図１８は本実施の形態にかかるメモリセルのＣ／−Ｃ断面を示す図である。図示するように各コンタクトが３層構造により構成される。なお各コンタクトの層数は、３層に限られず任意の数でよい。すなわちメモリセル内のコンタクト及びスリットコンタクトは多層構造を有することができる。
【００７０】
本実施の形態においても実施の形態１と同様に、記憶ノード間に寄生容量が生じることにより、一般的なメモリセルと比べてソフトエラー耐性が向上する。
【００７１】
＜ラッチ回路の活用方法＞
上述のように実施の形態１〜５にかかるラッチ回路の活用例について以下に説明する。図１９は、実施の形態１〜５のいずれかに記載のラッチ回路により構成したフリップフロップ回路である。
【００７２】
図示するようにフリップフロップ回路は、２つのラッチ部（点線で囲む回路）を有する。２つのラッチ部は、トランスファーを介して接続される。各ラッチ部（点線で囲む回路）は、図１に示す等価回路と略同一の構成を有している。そのため各ラッチ部は、実施の形態１〜５において説明したレイアウトを有することができる。
【００７３】
フリップフロップ回路に対して上述の実施の形態１〜５のレイアウトを適用する場合にも、記憶ノード（ＮＯＤ１、ＮＯＤ２）に対して容量を付与することができる。これにより、ソフトエラーに対する耐性が向上する。
【００７４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００７５】
ＭＮ１〜ＭＮ４  ＮＭＯＳ
ＭＰ１〜ＭＰ４  ＰＭＯＳ
ＮＯＤ１  第１記憶ノード
ＮＯＤ２  第２記憶ノード
ＷＬ  ワード線
ＢＬ  ビット線
ＶＤＤ  電源
ｎｗ１  Ｎウェル領域
ｐｗ１、ｐｗ２  Ｐウェル領域
ＳＴＩ  素子分離膜
ｎ１、ｎ２  Ｎ＋拡散層
ｐ１、ｐ２  Ｐ＋拡散層
ｓｃｏｎｔ１、ｓｃｏｎｔ２  スリットコンタクト
ｃｏｎｔ１〜ｃｏｎｔ１０  コンタクト
ｍ１〜ｍ１０  メタル配線層
ｓｕｂ  半導体基板
ｇｄ１〜ｇｄ４  ゲート絶縁膜
ＩＤＦ  層間絶縁膜
ｇ１〜ｇ４  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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