(57)【要約】【課題】動作性能を向上させる。【解決手段】実施形態に係る不揮発性半導体記憶装置は、下地層と、前記下地層の上に設けられ、複数の電極層のそれぞれと複数の絶縁層のそれぞれとが交互に積層された積層体と、前記積層体の上に設けられた第１層間絶縁膜と、前記第１層間絶縁膜の上に設けられたゲート電極と、前記ゲート電極の上に設けられた第２層間絶縁膜と、前記第２層間絶縁膜の上端から前記積層体の下端にまで延在された半導体層と、前記半導体層と前記複数の電極層のそれぞれとの間に設けられた第１絶縁膜と、前記半導体層と前記ゲート電極との間に設けられた第２絶縁膜と、を備える。前記ゲート電極の上端よりも上側に設けられた前記半導体層の厚さは、前記ゲート電極の上端よりも下側に設けられた前記半導体層の厚さよりも厚い。【選択図】図１
2014183304.tif 000002
【特許請求の範囲】
【請求項１】
下地層と、
前記下地層の上に設けられ、複数の電極層のそれぞれと複数の絶縁層のそれぞれとが交互に積層された積層体と、
前記積層体の上に設けられた第１層間絶縁膜と、
前記第１層間絶縁膜の上に設けられたゲート電極と、
前記ゲート電極の上に設けられた第２層間絶縁膜と、
前記第２層間絶縁膜の上端から前記積層体の下端にまで延在された半導体層と、
前記半導体層と前記複数の電極層のそれぞれとの間に設けられた第１絶縁膜と、
前記半導体層と前記ゲート電極との間に設けられた第２絶縁膜と、
を備え、
前記ゲート電極の上端よりも上側に設けられた前記半導体層の厚さは、前記ゲート電極の上端よりも下側に設けられた前記半導体層の厚さよりも厚く、
前記第２層間絶縁膜を前記積層体の積層方向に対して垂直に切断した切断面における前記半導体層の外径は、前記ゲート電極を前記積層方向に対して垂直に切断した切断面における前記半導体層の外径よりも大きい不揮発性半導体記憶装置。
【請求項２】
下地層と、
前記下地層の上に設けられ、複数の電極層のそれぞれと複数の絶縁層のそれぞれとが交互に積層された積層体と、
前記積層体の上に設けられた第１層間絶縁膜と、
前記第１層間絶縁膜の上に設けられたゲート電極と、
前記ゲート電極の上に設けられた第２層間絶縁膜と、
前記第２層間絶縁膜の上端から前記積層体の下端にまで延在された半導体層と、
前記半導体層と前記複数の電極層のそれぞれとの間に設けられた第１絶縁膜と、
前記半導体層と前記ゲート電極との間に設けられた第２絶縁膜と、
を備え、
前記ゲート電極の上端よりも上側に設けられた前記半導体層の厚さは、前記ゲート電極の上端よりも下側に設けられた前記半導体層の厚さよりも厚い不揮発性半導体記憶装置。
【請求項３】
前記ゲート電極の前記上端よりも上側に設けられた前記半導体層は、不純物元素を含む請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
下地層の上に、複数の電極層のそれぞれと複数の第１絶縁層のそれぞれとが交互に積層された積層体を形成する工程と、
前記積層体の上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜の上にゲート電極を形成する工程と、
前記ゲート電極の上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜、前記ゲート電極、前記第１層間絶縁膜、および前記積層体を貫通するホールを形成する工程と、
前記ホールの側壁に、第２絶縁層を形成する工程と、
前記ゲート電極の上端よりも上側に形成される半導体層の厚さが前記ゲート電極の上端よりも下側に形成される前記半導体層の厚さよりも厚くなるように、前記半導体層を前記第２絶縁層の側壁に形成する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項５】
前記ホールを形成する工程は、前記ホールを形成した後に、前記ゲート電極の前記上端よりも上側の前記ホールの内径を、前記ゲート電極の前記上端よりも下側の前記ホールの内径よりも大きくなるように加工する工程を含む請求項４に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
熱ＣＶＤ法によって前記半導体層を前記第２絶縁層の前記側壁に形成する工程をさらに備え、前記熱ＣＶＤ法によって前記半導体層を形成する工程は、前記ゲート電極の前記上端よりも上側に形成される前記半導体層の成膜速度を、前記ゲート電極の前記上端よりも下側に形成される前記半導体層の成膜速度よりも速めて前記半導体層を前記第２絶縁層の前記側壁に形成する工程を含む請求項４に記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
熱ＣＶＤ法によって前記半導体層を前記第２絶縁層の前記側壁に形成する工程をさらに備え、前記熱ＣＶＤ法によって前記半導体層を形成する工程は、第１の温度で前記半導体層を前記第２絶縁層の前記側壁に形成した後、第２の温度で前記半導体層を前記第２絶縁層の前記側壁に形成する工程を含む請求項４に記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記半導体層を前記第２絶縁層の上に形成する工程は、熱ＣＶＤ法によって前記半導体層を前記第２絶縁層の前記側壁に形成した後、プラズマＣＶＤ法によって前記半導体層を前記第２絶縁層の前記側壁に形成する工程を含む請求項４に記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記半導体層を前記第２絶縁層の前記側壁に形成した後、
前記半導体層の上部に接し、不純物元素を含む半導体層を形成する工程と、
前記半導体層および前記半導体層を加熱することにより、前記半導体層に含まれる前記不純物元素を前記ゲート電極の前記上端から上側の前記半導体層に拡散させる工程と、
をさらに備えた請求項４〜８のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
コントロールゲートとして機能する電極層を複数積層した積層体にメモリホールを形成し、このメモリホールの側壁にメモリ膜を形成し、さらにメモリ膜の内側にチャネルボディ層を形成した３次元メモリセル構造がある。この種の３次元メモリセル構造は、積層体の積層方向に延びるチャネルボディ層を含むメモリストリング構造を有する。
【０００３】
メモリストリング構造の形成過程において、チャネルボディ層は電極層の側壁にメモリ膜を介して形成されるほか、選択ゲート電極の側壁にゲート絶縁膜を介して形成される。さらに、チャネルボディ層は、ビット線もしくはワード線との導電経路として選択ゲート電極の上方にも形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−０６９６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、動作性能を向上させた不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の不揮発性半導体記憶装置は、下地層と、前記下地層の上に設けられ、複数の電極層のそれぞれと複数の絶縁層のそれぞれとが交互に積層された積層体と、前記積層体の上に設けられた第１層間絶縁膜と、前記第１層間絶縁膜の上に設けられたゲート電極と、前記ゲート電極の上に設けられた第２層間絶縁膜と、前記第２層間絶縁膜の上端から前記積層体の下端にまで延在された半導体層と、前記半導体層と前記複数の電極層のそれぞれとの間に設けられた第１絶縁膜と、前記半導体層と前記ゲート電極との間に設けられた第２絶縁膜と、を備える。前記ゲート電極の上端よりも上側に設けられた前記半導体層の厚さは、前記ゲート電極の上端よりも下側に設けられた前記半導体層の厚さよりも厚い。
【図面の簡単な説明】
【０００７】
【図１】図１は、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイを表す斜視模式図である。
【図２】図２は、本実施形態に係る不揮発性半導体記憶装置のメモリセル部分を表す断面模式図である。
【図３】図３は、本実施形態に係る不揮発性半導体記憶装置の選択ゲート付近を表す断面模式図である。
【図４】図４（ａ）〜図４（ｄ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【図５】図５（ａ）〜図５（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【図６】図６（ａ）〜図６（ｂ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【図７】図７（ａ）〜図７（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【図８】図８（ａ）〜図８（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【図９】図９（ａ）〜図９（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【０００９】
最初に、本実施形態に係る不揮発性半導体記憶装置１の構造の概要について説明する。
【００１０】
図１は、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイを表す斜視模式図である。
【００１１】
図１においては、メモリホール７５の内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。不揮発性半導体記憶装置１は、３次元積層型の不揮発性半導体記憶装置である。
【００１２】
図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、下地層１１の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
【００１３】
本実施形態に係る不揮発性半導体記憶装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００１４】
不揮発性半導体記憶装置１においては、下地層１１の上には図示しない絶縁層を介して、半導体層２２（バックゲート層）が設けられている。下地層１１は、半導体基板（例えば、シリコン基板）、絶縁層（例えば、ＳｉＯ２層）、および回路等を含む。例えば、下地層１１内には、トランジスタ等の能動素子、抵抗、容量などの受動素子が設けられている。半導体層２２は、例えば、ホウ素（Ｂ）等の不純物元素が添加されたシリコン（Ｓｉ）層である。
【００１５】
半導体層２２上には、ドレイン側の電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄと、ソース側の電極層４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓが積層されている。Ｚ方向において、これら電極層間には絶縁層４２（第１絶縁層）が設けられている（図１では不図示。図２参照）。絶縁層４２の材料は、例えば、シリコン酸化物（ＳｉＯ２）を含む。
【００１６】
電極層４０１Ｄと電極層４０１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層４０２Ｄと電極層４０２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層４０３Ｄと電極層４０３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層４０４Ｄと電極層４０４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。  
電極層４０１Ｄと電極層４０１Ｓとは、Ｙ方向に分断されている。電極層４０２Ｄと電極層４０２Ｓとは、Ｙ方向に分断されている。電極層４０３Ｄと電極層４０３Ｓとは、Ｙ方向に分断されている。電極層４０４Ｄと電極層４０４Ｓとは、Ｙ方向に分断されている。
【００１７】
電極層４０１Ｄと電極層４０１Ｓとの間、電極層４０２Ｄと電極層４０２Ｓとの間、電極層４０３Ｄと電極層４０３Ｓとの間、および電極層４０４Ｄと電極層４０４Ｓとの間には、図示しない絶縁層が設けられている。
【００１８】
電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄは、半導体層２２とドレイン側選択ゲート電極４５Ｄとの間に設けられている。電極層４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓは、半導体層２２とソース側選択ゲート電極４５Ｓとの間に設けられている。
【００１９】
また、以下の説明において、電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄ、４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓを、単に電極層４０と表すこともある。また、電極層４０の層数は任意であり、本実施形態で例示される４層に限らない。また、電極層４０と絶縁層４２とを含めて積層体４４とする。１層目の電極層４０１Ｄ（あるは、電極層４０１Ｓ）の下面が積層体４４の下端４４ｄになる。電極層４０は、例えば、ホウ素（Ｂ）等の不純物元素が添加され導電性を有するシリコン層である。
【００２０】
電極層４０４Ｄ上には、図示しない絶縁層を介して、ドレイン側選択ゲート電極４５Ｄが設けられている。ドレイン側選択ゲート電極４５Ｄは、例えば、ホウ素（Ｂ）等の不純物が添加され導電性を有するシリコン層である。
【００２１】
電極層４０４Ｓ上には、図示しない絶縁層を介して、ソース側選択ゲート電極４５Ｓが設けられている。ソース側選択ゲート電極４５Ｓは、例えば、ホウ素（Ｂ）等の不純物が添加され導電性のシリコン層である。
【００２２】
ドレイン側選択ゲート電極４５Ｄとソース側選択ゲート電極４５Ｓとは、Ｙ方向に分断されている。なお、ドレイン側選択ゲート電極４５Ｄとソース側選択ゲート電極４５Ｓとを区別することなく単に選択ゲート電極４５、もしくは単に選択ゲート電極４５と表すこともある。
【００２３】
ソース側選択ゲート電極４５Ｓ上には、図示しない絶縁層を介して、ソース線４７が設けられている。ソース線４７は、一対のチャネルボディ層２０（半導体層）の一方の端にビア４９Ｓを介して接続されている。ソース線４７は、金属配線、または不純物が添加された導電性のシリコン層である。
【００２４】
ドレイン側選択ゲート電極４５Ｄおよびソース線４７上には、図示しない絶縁層を介して、複数のビット線４８が設けられている。ビット線４８は、例えば、金属配線、不純物が添加された導電性シリコン層である。ビット線４８は一対のチャネルボディ層２０の他方に端にビア４９Ｄを介して接続されている。ビット線４８はＹ方向に延在している。ビア４９Ｓとビア４９Ｄを区別することなく、単にビア４９と表記する場合がある。ビア４９の材料は、例えば、タングステン（Ｗ）である。
【００２５】
半導体層２２および積層体４４には、複数のＵ字状のメモリホール７５が設けられている。例えば、電極層４０１Ｄ〜４０４Ｄおよびドレイン側選択ゲート電極４５Ｄには、それらを貫通しＺ方向に延びるホールが形成されている。電極層４０１Ｓ〜４０４Ｓおよびソース側選択ゲート電極４５Ｓには、それらを貫通しＺ方向に延びるホールが形成されている。それらＺ方向に延びる一対のホールは、半導体層２２を介して繋がり、Ｕ字状のメモリホール７５を構成する。なお、本実施形態では、Ｕ字状のメモリホールのほか、ストレート型のメモリホールも含む（後述）。
【００２６】
メモリホール７５の内部には、Ｕ字状にチャネルボディ層２０（半導体層）が設けられている。チャネルボディ層２０は、例えば、シリコン含有層である。このシリコンとは、例えば、ポリシリコンである。チャネルボディ層２０と、メモリホール７５の内壁との間にはメモリ膜３０（第１絶縁膜）が設けられている（後述）。
【００２７】
チャネルボディ層２０とドレイン側選択ゲート電極４５Ｄとの間には、ゲート絶縁膜５０（第２絶縁膜）が設けられている。チャネルボディ層２０とソース側選択ゲート電極４５Ｓとの間には、ゲート絶縁膜５０が設けられている。
【００２８】
なお、メモリホール７５内のすべてをチャネルボディ層２０で埋める構造に限らず、メモリホール７５の中心軸側に空洞部が残るようにチャネルボディ層２０を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００２９】
ドレイン側選択ゲート電極４５Ｄ、チャネルボディ層２０およびそれらの間のゲート絶縁膜５０は、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤの上方のチャネルボディ層２０は、ビット線４８に電気的に接続されている。
【００３０】
ソース側選択ゲート電極４５Ｓ、チャネルボディ層２０およびそれらの間のゲート絶縁膜５０は、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳの上方のチャネルボディ層２０は、ソース線４７に電気的に接続されている。
【００３１】
ドレイン側選択トランジスタＳＴＤおよびソース側選択トランジスタＳＴＳは、円筒状のトランジスタである。
【００３２】
半導体層２２、半導体層２２内に設けられたチャネルボディ層２０およびメモリ膜３０は、バックゲート層トランジスタＢＧＴを構成する。
【００３３】
ドレイン側選択トランジスタＳＴＤとバックゲート層トランジスタＢＧＴとの間には、電極層４０４Ｄ〜４０１ＤをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、バックゲート層トランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、電極層４０１Ｓ〜４０４ＳをコントロールゲートとするメモリセルＭＣが複数設けられている。
【００３４】
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、バックゲート層トランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ層を通じて直列接続され、Ｕ字状の１つのメモリストリング（ＮＡＮＤストリング）ＭＳを構成する。
【００３５】
１つのメモリストリングＭＳは、複数の電極層４０を含む積層体４４の積層方向に延びる一対の柱状部ＣＬと、半導体層２２に埋め込まれ、一対の柱状部ＣＬをつなぐ連結部２１とを有する。連結部２１はチャネルボディ層２０を有する。このメモリストリングＭＳがＸ方向およびＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００３６】
複数のメモリストリングＭＳは、下地層１１におけるメモリセルアレイ領域に設けられている。下地層１１におけるメモリセルアレイ領域の例えば、周辺には、メモリセルアレイを制御する周辺回路が設けられている。
【００３７】
不揮発性半導体記憶装置１は、積層された電極層４０に貫通して設けられたチャネルボディ層２０を備える。不揮発性半導体記憶装置１では、電極層４０とチャネルボディ層２０との交点をメモリ素子としている。不揮発性半導体記憶装置１では、一対のチャネルボディ層２０のそれぞれの下端が連結部２１によって接続されている。一対のチャネルボディ層２０のそれぞれの上部に形成された選択ゲート電極４５の制御によってＵ字型の半導体層に電流を流すことで、データの読み込み、消去をしている。
【００３８】
図２は、本実施形態に係る不揮発性半導体記憶装置のメモリセル部分を表す断面模式図である。図２に表されるチャネルボディ層２０は、上述した一対のチャネルボディ層２０のいずれかである。
【００３９】
不揮発性半導体記憶装置１は、下地層１１と、積層体４４と、チャネルボディ層２０と、メモリ膜３０と、を備える。積層体４４は、上述した下地層１１（図２では不図示。図１参照）の上に絶縁膜６２を介して設けられている。積層体４４では、複数の電極層４０のそれぞれと複数の絶縁層４２のそれぞれとが交互に積層されている。絶縁膜６２は、シリコン酸化物（ＳｉＯ２）を含む。積層体４４の上には、層間絶縁膜６０（第１層間絶縁膜）が設けられている。層間絶縁膜６０は、シリコン酸化物（ＳｉＯ２）を含む。
【００４０】
メモリ膜３０は、チャネルボディ層２０と複数の電極層４０のそれぞれとの間に設けられている。メモリ膜３０は、チャネルボディ層２０と複数の絶縁層４２のそれぞれとの間にも設けられている。メモリ膜３０は、多層構造を有する。
【００４１】
メモリ膜３０においては、電極層４０の側からチャネルボディ層２０の順に、酸化膜３０ａ、窒化膜３０ｂ、および酸化膜３０ｃが並んでいる。窒化膜３０ｂは、例えば、シリコン窒化物（Ｓｉ３Ｎ４）を含む膜である。酸化膜３０ａ、３０ｃは、シリコン酸化物（ＳｉＯ２）を含む膜である。メモリ膜３０は、窒化膜が一対の酸化膜で挟まれたＯＮＯ（Oxide-Nitride-Oxide）構造を有する。
【００４２】
チャネルボディ層２０は、メモリセルを構成するトランジスタにおけるチャネルとして機能する。電極層４０はコントロールゲートとして機能する。メモリ膜３０は、不揮発性半導体記憶装置１のメモリ膜として機能する。窒化膜３０ｂはチャネルボディ層２０から注入される電荷を蓄積するデータ記憶層として機能する。
【００４３】
図３は、本実施形態に係る不揮発性半導体記憶装置の選択ゲート付近を表す断面模式図である。図３に表されるチャネルボディ層２０は、上述した一対のチャネルボディ層２０の中のいずれかである。
【００４４】
不揮発性半導体記憶装置１は、図２に表される構成のほか、さらに、層間絶縁膜６０と、選択ゲート電極４５と、層間絶縁膜６１と、ゲート絶縁膜５０と、を備える。
【００４５】
選択ゲート電極４５は、層間絶縁膜６０の上に設けられている。選択ゲート電極４５の上には、層間絶縁膜６１（第２層間絶縁膜）が設けられている。層間絶縁膜６１は、シリコン酸化物（ＳｉＯ２）を含む。選択ゲート電極４５と層間絶縁膜６１とが接触する位置には段差６５がある。つまり、選択ゲート電極４５と、層間絶縁膜６１と、によって段差６５が形成されている。
【００４６】
チャネルボディ層２０は、層間絶縁膜６１の上端６１ｕから上述した積層体４４の下端にまで延在している。チャネルボディ層２０は、円柱状である（図１参照）。導電層２３は、例えば、リン（Ｐ）等の不純物元素が添加された導電性シリコンを含む。導電層２３は、チャネルボディ層２０に接している。導電層２３の上には、ビア４９が設けられている。ビア４９の側壁は、絶縁層８５によって取り囲まれている。チャネルボディ層２０の内側には、コア材としての絶縁層３２が設けられている。導電層２３の下には、半導体層２４が設けられている。半導体層２４は、シリコンを含む。
【００４７】
ゲート絶縁膜５０は、選択ゲート電極４５とチャネルボディ層２０との間に設けられている。ゲート絶縁膜５０の構造は、上述したＯＮＯ構造と同じである。ゲート絶縁膜５０は、層間絶縁膜６１の内側にも設けられている。
【００４８】
ゲート絶縁膜５０とメモリ膜３０とは、層間絶縁膜６０と選択ゲート電極４５との境界の位置で繋がっている。ゲート絶縁膜５０とメモリ膜３０とを含めて、単に絶縁層（第２絶縁層）と呼称する場合がある。
【００４９】
不揮発性半導体記憶装置１においては、選択ゲート電極４５の上端４５ｕよりも上側に設けられたチャネルボディ層２０の少なくとも一部の厚さｄ１は、選択ゲート電極４５の上端４５ｕよりも下側に設けられたチャネルボディ層２０の少なくとも一部の厚さｄ２よりも厚くなっている。
【００５０】
具体的には、選択ゲート電極４５の上端４５ｕよりも上側に設けられたチャネルボディ層２０において、導電層２３に接触する部分を除いた領域（図中の領域Ａ）のチャネルボディ層２０の厚さｄ１は、この領域の全てに渡り選択ゲート電極４５の上端４５ｕよりも下側に設けられたチャネルボディ層２０の少なくとも一部の厚さｄ２よりも厚くなっている。厚さｄ１と厚さｄ２との差は、１ｎｍ（ナノメートル）以上である。
【００５１】
層間絶縁膜６１を積層体４４の積層方向（Ｚ方向）に対して垂直に切断した切断面におけるチャネルボディ層２０の外径Ｒ１は、選択ゲート電極４５をその積層方向に対して垂直に切断した切断面におけるチャネルボディ層２０の外径Ｒ２より大きくなっている。
【００５２】
選択ゲート電極４５の上端４５ｕよりも上側に設けられたチャネルボディ層２０は、不純物元素を含む。例えば、選択ゲート電極４５の上端４５ｕよりも上側に設けられたチャネルボディ層２０の全域において不純物元素が含まれている。換言すれば、選択ゲート電極４５の上端４５ｕと導電層２３との間のチャネルボディ層２０は不純物元素を含む。不純物元素は、例えば、リン（Ｐ）である。
【００５３】
また、不揮発性半導体記憶装置１においては、後述するＧＩＤＬ（Gate Induced Drain Leakage）の発生効率を高めるために、段差６５の付近のチャネルボディ層２０の不純物濃度を、段差６５から下のチャネルボディ層２０の不純物濃度よりも高くしてもよい。
【００５４】
図４（ａ）〜図９（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す断面模式図である。
【００５５】
以下に説明される各々の膜、各々の層の形成方法は、特に断らない限り、熱ＣＶＤ（Chemical Vapor Deposition）、プラズマＣＶＤ等のＣＶＤ法、スパッタリング法、ＡＬＤ（Atomic Layer Deposition）法、エピタキシャル成長法、スピンコート法等の塗布法のいずれかから適宜選択される。熱ＣＶＤは、活性種の平均自由行程が長く、段差被覆性が良好なＬＰ（low pressure）−ＣＶＤを意味する。
【００５６】
まず、図４（ａ）に表すように、下地層１１の上に半導体層２２を形成する。続いて、半導体層２２の上にレジストパターン９４を形成する。レジストパターン９４は、半導体層２２の表面の一部を開口する開口９４ａを有する。
【００５７】
次に、図４（ｂ）に表すように、レジストパターン９４をマスクにして、レジストパターン９４から表出された半導体層２２をドライエッチングする。これにより、半導体層２２に凹部２２ｈが形成される。
【００５８】
次に、図４（ｃ）に表すように、半導体層２２の上に犠牲層８２を形成する。これにより、凹部２２ｈの中に犠牲層８２が形成される。犠牲層８２の材料は、例えば、シリコン窒化膜、ノンドープシリコン等である。その後、犠牲層８２の表面をエッチバックすることにより、半導体層２２の表面を露出させる。この状態を、図４（ｄ）に表す。
【００５９】
次に、図５（ａ）に表すように、半導体層２２の上および犠牲層８２の上に絶縁膜６２を形成する。続いて、下地層１１、半導体層２２、および犠牲層８２の上に、絶縁膜６２を介して、積層体４４を形成する。積層体４４では、複数の電極層４０のそれぞれと複数の絶縁層４２のそれぞれとが交互に積層されている。続いて、最上層の電極層４０の上に、絶縁膜６０ａを形成する。
【００６０】
次に、フォトリソグラフィとＲＩＥ（Reactive Ion Etching）とにより、絶縁膜６０ａおよび積層体４４をＹ方向に分断し、絶縁膜６２に達する溝（トレンチ）を形成する。この後、この溝に絶縁層６３を埋め込む。この状態を、図５（ｂ）に表す。
【００６１】
図５（ｂ）では、例えば、絶縁層６３にエッチバックが施され、絶縁層６３の上端と絶縁膜６０ａの表面とが面一になった状態が表されている。絶縁層６３は、Ｘ方向に延在している。絶縁層６３は、シリコン酸化物（ＳｉＯ２）を含む。
【００６２】
次に、図５（ｃ）に表すように、積層体４４の上に、絶縁膜６０ａを介して、絶縁膜６０ｂを形成する。これにより、積層体４４の上に、絶縁膜６０ａ、６０ｂを含む層間絶縁膜６０が形成される。さらに、層間絶縁膜６０の上に、選択ゲート電極４５を形成する。続いて、選択ゲート電極４５の上に、層間絶縁膜６１を形成する。図６（ａ）以降は、下地層１１の表示を省略する。
【００６３】
図６（ａ）には、断面模式図のほか、上面模式図が示されている。  
図６（ａ）に表すように、層間絶縁膜６１、選択ゲート電極４５、層間絶縁膜６０、および積層体４４を貫通するメモリホール７５をフォトリソグラフィとＲＩＥとによって形成する。メモリホール７５は、積層体４４の積層方向（Ｚ方向）に延在している。一対のメモリホール７５は、犠牲層８２の略中央に位置する絶縁層６３を挟むように犠牲層８２上に形成される。
【００６４】
メモリホール７５をＸ方向（もしくはＹ方向）に切断した切断面における外形は、例えば、円状である。図６（ａ）の段階では、一対のメモリホール７５のそれぞれの下端が犠牲層８２にまで到達するように、メモリホール７５が形成される。メモリホール７５の底部においては犠牲層８２が露出している。
【００６５】
次に、図６（ｂ）に表すように、犠牲層８２を、例えば、ウェットエッチングによりメモリホール７５を通じて除去する。エッチング液としては、例えば、ＫＯＨ（水酸化カリウム）溶液等のアルカリ系薬液、あるいは、温度条件によりエッチングレートが調整されたリン酸溶液（Ｈ３ＰＯ４）を用いる。
【００６６】
これにより、犠牲層８２が除去されて、半導体層２２に凹部２２ｈが再び形成される。すなわち、一対のメモリホール７５のそれぞれの下端が１つの凹部２２ｈとつながり、１つのＵ字状のメモリホール７５が形成される。
【００６７】
この後の製造過程については、選択ゲート電極４５付近の断面図を用いて詳細に説明する。
【００６８】
まず、フッ酸を用いてメモリホール７５の内側にエッチング処理を施す。この状態を、図７（ａ）に表す。エッチング処理によって層間絶縁膜６１に形成されたメモリホール７５の内径が選択ゲート電極４５に形成されたメモリホール７５の内径よりも大きくなる。
【００６９】
つまり、エッチング処理によって選択ゲート電極４５の上端４５ｕよりも上側のメモリホール７５の内径Ｒ３を、選択ゲート電極４５の上端４５ｕよりも下側のメモリホール７５の内径Ｒ４よりも大きくなるように加工する。
【００７０】
内径Ｒ４は、例えば、４０ｎｍ以上１００ｎｍ以下である。半導体層２２からのメモリホール７５の高さは、例えば、０．５μｍ以上５μｍ以下である。
【００７１】
この段階において、選択ゲート電極４５と層間絶縁膜６１との間に段差６５が形成される。また、選択ゲート電極４５の表面の自然酸化膜が除去される。
【００７２】
次に、図７（ｂ）に表すように、メモリホール７５の側壁に、ゲート絶縁膜５０とメモリ膜３０とを含む絶縁層５５をＣＶＤにより形成する。
【００７３】
次に、図７（ｃ）に表すように、絶縁層５５の側壁にチャネルボディ層２０を形成する。この工程では、選択ゲート電極４５の上端４５ｕよりも上側に形成されるチャネルボディ層２０の厚さｄ１が選択ゲート電極４５の上端４５ｕよりも下側に形成されるチャネルボディ層２０の厚さｄ２よりも厚くなるように、チャネルボディ層２０を絶縁層５５の側壁に形成する。例えば、チャネルボディ層２０は、次のいずれかの方法によって形成される。
【００７４】
（第１の方法）  
厚さの異なるチャネルボディ層２０は、例えば、熱ＣＶＤ法もしくはＡＬＤ法によって形成される。原料ガスとしては、例えば、モノシラン（ＳｉＨ４）等のシラン系ガスを用いる。シラン系ガスは熱により分解されて、シリコン被膜が絶縁層５５の側壁に形成される。成膜温度は、５００℃以上である。
【００７５】
チャネルボディ層２０を形成する工程では、選択ゲート電極４５の上端４５ｕよりも上側に形成されるチャネルボディ層２０の成膜速度が選択ゲート電極４５の上端４５ｕよりも下側に形成されるチャネルボディ層２０の成膜速度よりも選択的に速くなる条件に設定される。
【００７６】
成膜における反応速度は、成膜温度がより高いほど速くなる。成膜温度がより高いほど、反応においては反応ガスの供給律速になり易い。また、実施形態に係るメモリホール７５は、そのアスペクト比が高い。従って、成膜温度をより高めに設定するほど、成膜中では反応ガスがメモリホール上部の開口付近で消費され易くなる。つまり、メモリホール７５の下部には成膜中に反応ガスが届きにくい状態に陥る。
【００７７】
また、反応が進行して所定の厚さのチャネルボディ層２０がメモリホール７５の側壁に堆積すると、メモリホール７５のメモリホール７５の内径Ｒ４は益々狭くなる（例えば、数ｎｍ程度）。これにより、開口付近での供給律速がさらに加速される。
【００７８】
具体的には、選択ゲート電極４５の上端４５ｕよりも上側に形成されるチャネルボディ層２０の成膜速度と、選択ゲート電極４５の上端４５ｕよりも下側に形成されるチャネルボディ層２０の成膜速度とが同じになる場合の成膜温度をＴ０とした場合、第１の方法では、Ｔ０よりも２０℃〜３０℃高いＴ１の成膜温度でチャネルボディ層２０の成膜を行う。すなわち、第１の方法では、比較的高い温度Ｔ１でチャネルボディ層２０の成膜を一括で行う。例えば、Ｔ０が５００℃以上５２０℃以下の範囲の温度の場合、成膜温度となるＴ１は、５２０℃以上５５０℃以下の範囲の温度になる。
【００７９】
また、チャネルボディ層２０を堆積する前のメモリホール７５には、上述した段差６５がある。これにより、段差６５より上方には反応ガスが届きやすくなり、段差６５より下方には反応ガスが益々届き難くなる。つまり、段差６５を設けることで、開口付近での供給律速がさらに加速される。
【００８０】
このような方法によって、選択ゲート電極４５の上端４５ｕよりも上側に形成されるチャネルボディ層２０の厚さを選択ゲート電極４５の上端４５ｕよりも下側に形成されるチャネルボディ層２０の厚さよりも選択的に厚くする。
【００８１】
（第２の方法）  
また、チャネルボディ層２０の成膜は、同じ温度で一括して行うとは限らない。成膜の途中で成膜温度を適宜変更してもよい。変更の回数も１回とは限らず、複数段に分けておこなってもよい。
【００８２】
例えば、一例として、成膜の途中で１回、成膜温度を変更する場合を説明する。この場合、成膜開始から所定の時間ｔ０までは成膜温度Ｔ２でチャネルボディ層２０を絶縁層５５の側壁に形成し、その後所定の時間ｔ１までは成膜温度Ｔ２より高い成膜温度Ｔ３でチャネルボディ層２０を絶縁層５５の側壁に形成する。成膜温度Ｔ３と成膜温度Ｔ２との差は２０℃以上３０℃以下である。
【００８３】
一例として、成膜温度Ｔ２は、選択ゲート電極４５の上端４５ｕよりも上側に形成されるチャネルボディ層２０の成膜速度と、選択ゲート電極４５の上端４５ｕよりも下側に形成されるチャネルボディ層２０の成膜速度とが同じになる温度（上述した成膜温度Ｔ０に相当）に設定してもよい。また、成膜温度Ｔ３は、Ｔ２よりも２０℃〜３０℃高い温度としてもよい。この場合、成膜開始から時間ｔ０までは、絶縁層５５の側壁に形成されるチャネルボディ層２０の厚さはどの箇所でも均一になる。そして、時間ｔ０の期間で、メモリ膜３０の側壁にメモリセルの特性に必要な厚さのチャネルボディ層２０を予め形成する。
【００８４】
続いて、成膜温度を温度Ｔ２から温度Ｔ３に上昇する。これにより、選択ゲート電極４５の上端４５ｕよりも上側に形成されるチャネルボディ層２０の成膜速度が選択ゲート電極４５の上端４５ｕよりも下側に形成されるチャネルボディ層２０の成膜速度よりも選択的に速くなる。その結果、時間ｔ１が経過すると、選択ゲート電極４５の上端４５ｕよりも上側に形成されるチャネルボディ層２０の厚さが選択ゲート電極４５の上端４５ｕよりも下側に形成されるチャネルボディ層２０の厚さよりも選択的に厚くなる。
【００８５】
（第３の方法）
また、ＣＶＤは、熱ＣＶＤのみとは限らない。例えば、熱ＣＶＤ法もしくはＡＬＤ法によってチャネルボディ層２０を絶縁層５５の側壁に形成した後、プラズマＣＶＤ法によってチャネルボディ層２０を絶縁層５５の側壁に形成してもよい。
【００８６】
一般的にプラズマＣＶＤの段差被覆性は、熱ＣＶＤおよびＡＬＤの段差被覆性に比べて低い。最初に、熱ＣＶＤもしくはＡＬＤによって均一な厚さのチャネルボディ層２０を絶縁層５５の側壁に形成する。次に、プラズマＣＶＤによって選択ゲート電極４５の上端４５ｕよりも上側に形成されるチャネルボディ層２０の厚さが選択ゲート電極４５の上端４５ｕよりも下側に形成されるチャネルボディ層２０の厚さよりも厚くなるように、チャネルボディ層２０を絶縁層５５の側壁に形成する。このような方法によって、チャネルボディ層２０を絶縁層５５の側壁に形成してもよい。
【００８７】
次に、図８（ａ）に表すように、メモリホール７５の中にレジスト層９０を形成する。レジスト層９０の上端は、段差６５より下側に位置させる。続いて、段差６５の付近のチャネルボディ層２０にヒ素（Ａｓ）をイオン注入する。例えば、符号２０ａで示された部分のチャネルボディ層２０にヒ素を注入する。この後、レジスト層９０を除去する。
【００８８】
次に、図８（ｂ）に表すように、メモリホール７５の中にレジスト層９１を形成する。レジスト層９１の上端は、層間絶縁膜６１の上端６１ｕよりも下側に位置させる。続いて、フッ酸を用いてレジスト層９１から表出したチャネルボディ層２０と絶縁層５５とにエッチング処理を施す。これにより、チャネルボディ層２０の上部断面と絶縁層５５の上部断面とにテーパ形状が形成される。この後、レジスト層９１を除去する。
【００８９】
次に、図８（ｃ）に表すように、チャネルボディ層２０の側壁および層間絶縁膜６１の上に絶縁層３２を形成する。
【００９０】
続いて、選択ゲート電極４５の上端４５ｕから上側の絶縁層３２の側壁に半導体層２４を形成する。この段階では、エッチバックによって半導体層２４の上端の高さが適宜調整される。これにより、絶縁層３２の上部が露出する。
【００９１】
次に、図９（ａ）に表すように、絶縁層３２の上部を除去することにより、絶縁層３２からチャネルボディ層２０の上部を表出させる。
【００９２】
次に、図９（ｂ）に表すように、半導体層２４の上に、例えば、リン（Ｐ）等の不純物元素を含む半導体層（すなわち、導電層２３）を形成する。導電層２３は、チャネルボディ層２０の上部に接している。
【００９３】
続いて、導電層２３およびチャネルボディ層２０を加熱する。これにより、導電層２３に含まれる不純物元素がチャネルボディ層２０に拡散する。ここでは、選択ゲート電極４５の上端４５ｕから上側のチャネルボディ層２０に不純物元素が導入される。
【００９４】
次に、図９（ｃ）に表すように、導電層２３の上にビア４９を形成する。ビア４９の側壁は絶縁層８５によって被覆される。この後は、図１に表わされるビット線、ソース線等が形成される。このような製造過程によって不揮発性半導体記憶装置１が形成される。
【００９５】
不揮発性半導体記憶装置１においては、積層体４４の上に選択ゲート電極４５が設けられている。選択ゲート電極４５は、所定のメモリストリングを選択状態にしたり、所定のメモリストリングを非選択状態にする。選択状態では、選択されたメモリストリングの読み込み動作をすることができる。非選択状態では、非選択状態にあるメモリストリングへのビット線４８の電位の影響が遮断されている。
【００９６】
選択状態にあるメモリストリングには所定の電流がながれ、非選択状態にあるメモリストリングには極力電流が流れないことが望ましい。すなわち、Ｓファクタ（サブスレッショルド係数）はより小さいほうが望ましい。
【００９７】
このＳファクタは、チャネルボディ層２０の膜厚に依存する。チャネルボディ層２０が薄くなると、Ｓファクタが小さくなって選択ゲート電極４５による制御性が向上する。不揮発性半導体記憶装置１では、選択ゲート電極４５がゲート絶縁膜５０を介して接するチャネルボディ層２０の膜厚がより薄いため、Ｓファクタが小さくなっている。
【００９８】
また、メモリストリングの消去動作では、選択ゲート電極４５の上端４５ｕ近傍に発生するＧＩＤＬ（Gate Induced Drain Leakage）が利用される。ＧＩＤＬによって発生した正孔電流によってメモリストリングを正電位にブーストする。
【００９９】
具体的には、選択ゲート電極４５の電位に比べて高い電位をソース線４７に印加する。これにより、選択ゲート電極４５から上のチャネルボディ層２０に空乏層が形成される。空乏層が形成されたチャネルボディ層２０には強い電界が印加されて、電子と正孔とが生成する（電子正孔の対生成）。そして、正孔が選択ゲート電極４５から下のチャネルボディ層２０に注入される。これにより、積層体４４においては、電極層４０の電位よりもチャネルボディ層２０の電位が高くなる。
【０１００】
一方、電極層４０は、低電圧に設定されている。このため、上昇したチャネルボディ層２０の電位と電極層４０の電位との電位差によって、窒化膜３０ｂに蓄積された電子が引き抜かれる。これにより、データが消去される。あるいは、チャネルボディ層２０を正電位にブーストする正孔が直接、窒化膜３０ｂに注入して、正孔と電子の対消滅によってデータが消去する場合もある。
【０１０１】
正孔電流は、チャネルボディ層２０の膜厚に依存する。チャネルボディ層２０の膜厚がより厚くなり選択ゲート電極４５による空乏化が抑制されるとＧＩＤＬが増加する。不揮発性半導体記憶装置１では、段差６５から上のチャネルボディ層２０の厚さがより厚く、さらに不純物元素が含まれているので、段差６５から上のチャネルボディ層２０に形成される空乏層の幅がより狭くなる。これにより、電子と正孔とが効率よく生成する。これは、空乏層により強い電界が印加されるためである。
【０１０２】
また、メモリストリングにおいても、Ｓファクタはより小さくなることが望ましい。Ｓファクタが小さくなれば、オン電流とオフ電流との比が高くなり、センスアンプでの検出感度が増加するからである。不揮発性半導体記憶装置１では、メモリ膜３０を介して接するチャネルボディ層２０の厚さがより薄いため、メモリストリングにおけるＳファクタが小さくなっている。
【０１０３】
但し、選択ゲート電極４５の上端４５ｕからビア４９までの間のチャネルボディ層２０は選択ゲート電極４５にとっては寄生抵抗になる。
【０１０４】
チャネルボディ層２０にオン電流を効率よく流すには、選択ゲート電極４５の上端４５ｕからビア４９までの間のチャネルボディ層２０の寄生抵抗を下げる必要がある。不揮発性半導体記憶装置１では、選択ゲート電極４５の上端４５ｕからビア４９までの間のチャネルボディ層２０の膜厚がより厚く、さらに不純物元素を導入しているので、この部分の抵抗が低減している。
【０１０５】
仮に、選択ゲート電極４５の上端４５ｕよりも上側に設けられたチャネルボディ層２０の厚さと選択ゲート電極４５の上端４５ｕよりも下側に設けられたチャネルボディ層２０の厚さとが一様に薄い状態にあると、ＧＩＤＬによる正孔電流が減少し、メモリストリングにおける消去特性が低下する。また、選択ゲート電極４５の上端４５ｕからビア４９までの間のチャネルボディ層２０の寄生抵抗が高くなってしまう。
【０１０６】
また、仮に、選択ゲート電極４５の上端４５ｕよりも上側に設けられたチャネルボディ層２０の厚さと選択ゲート電極４５の上端４５ｕよりも下側に設けられたチャネルボディ層２０の厚さとが一様に厚い状態にあると、Ｓファクタが増大する。実施形態では、このトレードオフ関係を解消している。
【０１０７】
また、不揮発性半導体記憶装置１を製造する過程では、段差６５から上側に広い空間を設け、段差６５から下側に狭い空間を設けて、チャネルボディ層２０を形成している。これにより、段差６５より上方には反応ガスが届きやすくなり、段差６５より下方には反応ガスが届き難くなる。その結果、選択ゲート電極４５の上端４５ｕよりも上側に設けられたチャネルボディ層２０の厚さが選択ゲート電極４５の上端４５ｕよりも下側に設けられたチャネルボディ層２０の厚さより厚くなる構造が確実に形成される。
【０１０８】
また、本実施形態では、絶縁層４２の代わりに犠牲層を用いた積層体４４を準備し、メモリホール７５を形成した後に、犠牲層８２と、電極層４０と電極層４０によって挟まれた犠牲層と、を同時に取り除く所謂リプレイス方法によって不揮発性半導体記憶装置を形成してもよい。この場合、絶縁層４２の代わりに、メモリ膜３０が電極層４０と電極層４０との間に設けられる。
【０１０９】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【０１１０】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【０１１１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１２】
１  不揮発性半導体記憶装置、  １１  下地層、  ２０  チャネルボディ層、  ２１  連結部、  ２２  半導体層、  ２２ｈ  凹部、  ２３  導電層、  ２４  半導体層、  ３０  メモリ膜、  ３０ａ、３０ｃ  酸化膜、  ３０ｂ  窒化膜、  ３２、４２、５５、６３  絶縁層、  ４０、４０１Ｄ〜４０４Ｄ、４０１Ｓ〜４０４Ｓ  電極層、  ４４  積層体、  ４４ｄ  下端、  ４５、４５Ｄ、４５Ｓ  選択ゲート電極、  ４５ｕ  上端、  ４７  ソース線、  ４８  ビット線、  ４９、４９Ｄ、４９Ｓ  ビア、  ５０  ゲート絶縁膜、  ６０、６１  層間絶縁膜、  ６０ａ、６０ｂ  絶縁膜、  ６１ｕ  上端、  ６２  絶縁膜、  ６５  段差、  ７５  メモリホール、  ８２  犠牲層、  ８５  絶縁層、  ９０、９１  レジスト層、  ９４  レジストパターン、  ９４ａ  開口、  ＢＧＴ  バックゲート層トランジスタ、  ＣＬ  柱状部、  ＭＣ  メモリセル、  ＭＳ  メモリストリング、  ＳＴＤ  ドレイン側選択トランジスタ、  ＳＴＳ  ソース側選択トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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