(57)【要約】【課題】高い特性を有する半導体素子、およびこの半導体素子を備えた半導体装置を提供する。【解決手段】チャネル部を含む半導体層を有する素子領域および前記素子領域に隣接する素子周辺領域と、前記素子領域に設けられると共に前記素子領域と素子周辺領域とに跨がる境界部を有するゲート電極と、前記ゲート電極と前記半導体層との間の導電層と、前記境界部のゲート電極と前記半導体層との間の絶縁層とを備えた半導体素子。【選択図】図１Ｃ
2014175339.tif 000002
【特許請求の範囲】
【請求項１】
チャネル部を含む半導体層を有する素子領域および前記素子領域に隣接する素子周辺領域と、
前記素子領域に設けられると共に前記素子領域と素子周辺領域とに跨がる境界部を有するゲート電極と、
前記ゲート電極と前記半導体層との間の導電層と、
前記境界部のゲート電極と前記半導体層との間の絶縁層と
を備えた半導体素子。
【請求項２】
前記導電層は、前記素子領域の絶縁層と半導体層との間に設けられると共に、その一部が前記ゲート電極に接している
請求項１記載の半導体素子。
【請求項３】
前記導電層は前記素子領域の端部に設けられている
請求項１記載の半導体素子。
【請求項４】
前記半導体層は互いにバンドギャップの異なる第１半導体層および第２半導体層を含む
請求項１記載の半導体素子。
【請求項５】
前記ゲート電極側から前記第１半導体層および第２半導体層をこの順に有し、
前記第２半導体層に前記チャネル部が設けられている
請求項４記載の半導体素子。
【請求項６】
前記素子領域では、前記半導体層にソース・ドレイン電極が電気的に接続されている
請求項１記載の半導体素子。
【請求項７】
前記ゲート電極から前記導電層を介して電圧が印加され、前記素子領域の端部の閾値電圧が前記素子領域の中央部の閾値電圧以上である
請求項３記載の半導体素子。
【請求項８】
前記導電層は、前記半導体層と同じ材料系のｐ型半導体により構成されている
請求項１記載の半導体素子。
【請求項９】
前記導電層は、前記ゲート電極の構成材料よりも仕事関数の高い金属材料により構成されている
請求項１記載の半導体素子。
【請求項１０】
前記半導体層は前記素子領域と素子周辺領域との間に段差を有し、
前記絶縁層は前記半導体層の段差を覆っている
請求項１記載の半導体素子。
【請求項１１】
前記素子周辺領域の半導体層は高抵抗化されている
請求項１記載の半導体素子。
【請求項１２】
前記導電層は前記絶縁層から拡幅して前記ゲート電極に接している
請求項１記載の半導体素子。
【請求項１３】
前記導電層と前記半導体層とが同一平面をなしている
請求項１記載の半導体素子。
【請求項１４】
前記ゲート電極と半導体層との間にゲート絶縁層を有する
請求項１記載の半導体素子。
【請求項１５】
前記ゲート絶縁層は開口を有し、
前記開口で前記導電層が前記ゲート電極に接している
請求項１４記載の半導体素子。
【請求項１６】
前記導電層の側面が前記ゲート電極に接している
請求項１記載の半導体素子。
【請求項１７】
半導体素子を備え、
前記半導体素子は、
チャネル部を含む半導体層を有する素子領域および前記素子領域に隣接する素子周辺領域と、
前記素子領域に設けられると共に前記素子領域と素子周辺領域とに跨がる境界部を有するゲート電極と、
前記ゲート電極と前記半導体層との間の導電層と、
前記境界部のゲート電極と前記半導体層との間の絶縁層とを備えた
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、例えばヘテロ接合型電界効果トランジスタ（ＨＦＥＴ:Heterostructure Field-Effect Transistor）等の半導体素子およびこれを備えた電子機器に関する。
【背景技術】
【０００２】
ＩｎＰ，ＧａＡｓあるいはＧａＮなどの、所謂化合物半導体は、電子移動度、電子飽和速度および絶縁破壊電界等の点で高い特性を有しているため、これを用いた半導体素子、例えばＨＦＥＴ等の開発が積極的に進められている。この半導体素子の用途には例えば高周波デバイスやパワーデバイス等が挙げられる
【０００３】
このようなデバイスは複数の半導体素子を有しており、各々の素子（素子領域）が分離されている。素子分離は主に以下の２つの方法によりなされている。一つは半導体層へのイオン注入である。この方法では、素子領域の周囲の領域（素子周辺領域）の半導体層へイオン注入を行うことにより、深い準位を形成し、素子周辺領域を高抵抗化する。もう一つはメサ型分離である。メサ型分離は素子周辺領域の半導体層をチャネル形成部よりも深く堀り込む方法であり、ＨＦＥＴでは２次元ガス（２ＤＥＧ:Two Dimensional electron gas）領域よりも深い位置に掘り込みが形成される（例えば、特許文献１参照）。このときゲート電極は素子領域と素子周辺領域とに跨がるように設けられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２０９１２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
掘り込みが設けられた半導体層の側壁にゲート電極が接触すると、半導体層を介したリーク電流が発生する虞があるため、半導体層の側壁には絶縁膜が設けられる。
【０００６】
このような絶縁膜を設けた半導体素子でも、より高い特性を発揮させることが望まれている。
【０００７】
本技術はかかる問題点に鑑みてなされたもので、より高い特性を有する半導体素子およびこれを備えた電子機器を提供することにある。
【課題を解決するための手段】
【０００８】
本技術による半導体素子は、チャネル部を含む半導体層を有する素子領域および素子領域に隣接する素子周辺領域と、素子領域に設けられると共に素子領域と素子周辺領域とに跨がる境界部を有するゲート電極と、ゲート電極と半導体層との間の導電層と、境界部のゲート電極と半導体層との間の絶縁層とを備えたものである。
【０００９】
本技術による電子機器は、上記半導体素子を備えたものである。
【００１０】
本技術の半導体素子または電子機器では、絶縁層近傍、即ち素子領域の端部であっても、電圧はゲート電極から導電層を介して半導体層に印加される。
【発明の効果】
【００１１】
本技術の半導体素子および電子機器によれば、ゲート電極と半導体層との間に導電層を設けるようにしたので、絶縁層による寄生成分の影響を低減することができる。よって、特性を向上させることが可能となる。
【図面の簡単な説明】
【００１２】
【図１Ａ】本技術の第１の実施の形態に係る半導体素子の構成を表す平面図である。
【図１Ｂ】図１Ａに示したＡ−Ａ’線の断面構成を表す図である。
【図１Ｃ】図１Ａに示したＢ−Ｂ’線の断面構成を表す図である。
【図２Ａ】図１に示した絶縁層がない場合の半導体素子について説明するための平面図である。
【図２Ｂ】図２Ａに示したＡ−Ａ’線の断面構成を表す図である。
【図２Ｃ】図２Ａに示したＢ−Ｂ’線の断面構成を表す図である。
【図３】図１Ｃに示した導電層に用いる材料について説明するためのＶｇ−Ｉｄ特性図である。
【図４Ａ】図１Ｃに示した素子領域の端部のエネルギーバンドプロファイルを表す図である。
【図４Ｂ】図１Ｃに示した素子領域の中央部のエネルギーバンドプロファイルを表す図である。
【図５Ａ】図１Ａに示した半導体素子の製造工程の一例を表す断面図である。
【図５Ｂ】図５Ａに示した工程の他の方向の断面図である。
【図６Ａ】図５Ａに続く工程を表す断面図である。
【図６Ｂ】図５Ｂに続く工程を表す断面図である。
【図７Ａ】図６Ａに続く工程を表す断面図である。
【図７Ｂ】図６Ｂに続く工程を表す断面図である。
【図８Ａ】図７Ａに続く工程を表す断面図である。
【図８Ｂ】図７Ｂに続く工程を表す断面図である。
【図９】比較例に係る半導体素子の構成を表す断面図である。
【図１０】図１Ｃに示した半導体素子と図９に示した半導体素子のＶｇ−Ｉｄ特性図である。
【図１１】変形例１に係る半導体素子の構成を表す断面図である。
【図１２Ａ】図１１に示した半導体素子の製造工程の一例を表す断面図である。
【図１２Ｂ】図１２Ａに続く工程を表す断面図である。
【図１３Ａ】変形例２に係る半導体素子の構成を表す断面図である。
【図１３Ｂ】図１３Ａに示した半導体素子の他の方向の断面図である。
【図１４】変形例３に係る半導体素子の構成を表す断面図である。
【図１５】図１４に示した半導体素子の他の例を表す断面図である。
【図１６】変形例４に係る半導体素子の構成を表す断面図である。
【図１７】図１６に示した半導体素子の他の例を表す断面図である。
【図１８】本技術の第２の実施の形態に係る半導体素子の構成を表す断面図である。
【発明を実施するための形態】
【００１３】
以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（メサ型分離：ゲート電極と半導体層との間に導電層を有する例）
２．変形例１（導電層の側面がゲート電極に接する例）
３．変形例２（ゲート絶縁膜を有する例）
４．変形例３（開口により導電層を露出させる例）
５．変形例４（半導体層の一部を用いて導電層が形成された例）
６．第２の実施の形態（イオン注入による素子分離）
【００１４】
＜第１の実施の形態＞
図１Ａ，図１Ｂおよび図１Ｃは本技術の第１の実施の形態に係る半導体素子（半導体素子１）の構成を表したものである。図１Ａは平面構成、図１Ｂは図１ＡのＡ−Ａ’に沿った断面構成、図１Ｃは図１ＡのＢ−Ｂ’に沿った断面構成をそれぞれ表している。この半導体素子１は電界効果トランジスタであり、基板１１上に半導体層１２を有している。半導体層１２上にはソース・ドレイン電極１３Ａ，１３Ｂおよびゲート電極１４が設けられている。半導体層１２は、基板１１側からバッファ層１２Ａ、チャネル層１２Ｂ（チャネル部）およびバリア層１２Ｃをこの順に有している（図１Ｂ，図１Ｃ）。半導体素子１は、例えば、ゲート電極１４にマイナスの電圧を印加してオフさせる、所謂ノーマリーオン型のトランジスタである。
【００１５】
半導体素子１には、中央部の素子領域１０Ａとこの素子領域１０Ａを囲む素子周辺領域１０Ｂとが設けられており、素子領域１０Ａと素子周辺領域１０Ｂとの間には段差が生じている。即ち、半導体素子１はメサ型分離構造を有するものである。ゲート電極１４は素子領域１０Ａから素子周辺領域１０Ｂにかけて延在しており、素子領域１０Ａと素子周辺領域１０Ｂとに跨がる部分（境界部１４Ａ）を有している。このゲート電極１４の境界部１４Ａと半導体層１２との間には絶縁層１６が設けられている。以下、半導体素子１の各部の構成について説明する。
【００１６】
基板１１は半絶縁性基板であり、例えばサファイア基板により構成されている。基板１１に用いる材料は、半導体層１２によって選択すればよく。例えばＩｎＰ，Ｓｉ，ＳｉＣ，ＧａＮまたはＧａＡｓ等を用いるようにしてもよい。
【００１７】
バッファ層１２Ａは、基板１１とチャネル層１２Ｂとの間の格子ミスマッチに起因した歪み等がチャネル層１２Ｂに伝播するのを防ぐためのものである。バッファ層１２Ａは省略することも可能である。チャネル層１２Ｂ（第２半導体層）は、バリア層１２Ｃとの間の界面（ヘテロ接合面）近傍に２次元電子ガス領域２ＤＥＧを有しており、この２次元電子ガス領域２ＤＥＧをキャリア（電子）が移動するようになっている。バリア層１２Ｃ（第１半導体層）は、チャネル層１２Ｂとの間で上記ヘテロ接合面を形成するためのものであり、チャネル層１２Ｂの構成材料とバンドギャップの異なる半導体材料により構成されている。例えば、バッファ層１２Ａに厚み１μｍのＧａＮ、チャネル層１２Ｂに厚み１００ｎｍのＧａＮ（ｉ−ＧａＮ）、バリア層１２Ｃに厚み２０ｎｍのＡｌＧａＮ（ｉ−ＡｌＧａＮ）をそれぞれ用いることができる。バリア層１２ＣのＡｌＧａＮに、例えばＳｉをドープしてｎドープ型にしてもよい。バッファ層１２Ａの材料は、チャネル層１２Ｂの材料に適合する材料を選択すればよく、一般的な半導体材料を用いることが可能である。半導体層１２には、上記ＧａＮおよびＡｌＧａＮの他、ＧａＡｓ，ＩｎＧａＡｓ，ＩｎＡｓ，ＩｎＡｌＡｓ，ＡｌＧａＡｓ，ＡｌＡｓ，ＩｎＧａＰ，ＩｎＧａＡｓ，ＩｎＮ，ＩｎＧａＮ，ＩｎＡｌＮ，ＡｌＮ，ＳｉまたはＳｉＧｅ等を用いるようにしてもよい。半導体層１２は４元材料系により構成するようにしてもよい。チャネル層１２Ｂの構成材料に応じて、半導体層１２の構成を変えるようにしてもよく、例えばチャネル層１２ＢにＩｎＰ系またはＧａＡｓ系材料を用いる場合には、バリア層１２Ｃに代えて電子供給層（図示せず）を設ける。半導体層１２は格子整合系、格子不整合系のいずれにより構成されていてもよい。
【００１８】
素子領域１０Ａと素子周辺領域１０Ｂとの間の段差は、半導体層１２が掘りこまれることにより形成されたものであり、例えば、素子周辺領域１０Ｂではチャネル層１２Ｂおよびバリア層１２Ｃが除去されている。半導体層１２の堀りこみは、２次元電子ガス領域２２ＤＥＧよりも深くなっていればよく、例えば各層（チャネル層１２Ｂ，バッファ層１２または基板１１）の途中に掘り込みを設けるようにしてもよい。このようなメサ型分離構造は、イオン注入による素子分離構造と比較して、よりバンドギャップの小さな半導体材料に適用することができる。また、イオン注入による素子分離構造では、イオン注入を行った後の製造工程でイオンが活性化され、素子分離耐圧が低下する虞があるのに対し、メサ型分離構造ではこのような劣化を防ぐことができる。
【００１９】
ソース・ドレイン電極１３Ａ，１３Ｂはバリア層１２Ｃとオーミック接触し、半導体層１２に電気的に接続されている。対をなすソース・ドレイン電極１３Ａ，１３Ｂはゲート電極１４を間にして向かい合い、例えば素子領域１０Ａの内側に配置されている。ソース・ドレイン電極１３Ａ，１３Ｂは、例えばチタン（Ｔｉ）と金（Ａｕ）との積層膜により構成され、その厚みは５〜１０００ｎｍである。ソース・ドレイン電極１３Ａ，１３Ｂには、金とゲルマニウム（Ｇｅ）との積層膜を用いるようにしてもよく、あるいは、チタン，アルミニウム（Ａｌ），ニッケル（Ｎｉ）および金のうちの１種からなる単体もしくはこれらの合金を用いるようにしてもよい。
【００２０】
ゲート電極１４は、半導体素子１に印加されるゲート電圧（Ｖｇ）によってチャネル領域（ゲート電極１４直下の領域）のキャリア密度を制御すると共に、電位を供給する配線としての機能を有するものである。このゲート電極１４は、素子領域１０Ａの外側（素子周辺領域１０Ｂ）にも延在して素子領域１０Ａと素子周辺領域１０Ｂとに跨がる境界部１４Ａを有している。このゲート電極１４の境界部１４Ａは、素子領域１０Ａと素子周辺領域１０Ｂとの間の段差を覆っている。このようなゲート電極１４は、例えばソース・ドレイン電極１３Ａ，１３Ｂと同層に設けられ、バリア層１２Ｃ（半導体層１２）に接する、ショットキー型ゲート電極である。ゲート電極１４は例えばニッケル（Ｎｉ）と金との積層膜により構成され、その厚みは５〜１０００ｎｍである。ゲート電極１４の構成材料は、チャネル層１２Ｂの構成材料に応じて適宜選択すればよく、チャネル層１２ＢにＧａＮ系材料が用いられる場合には、例えばニッケル，パラジウムまたは白金等、チャネル層１２ＢにＧａＡｓ系材料が用いられる場合にはニッケルまたはチタン等が使用される。
【００２１】
絶縁層１６は、ゲート電極１４が素子領域１０Ａと素子周辺領域１０Ｂとの間の半導体層１２の側面に接するのを防ぐためのものである。ゲート電極１４は、上述のように境界部１４Ａを有しているので、図２Ａ〜図２Ｃに示したように、絶縁層１６のない半導体素子１０１では、ゲート電極１４が素子領域１０Ａと素子周辺領域１０Ｂとの間の段差を直接覆う（図２Ｂ，図２Ｃ）。即ち、半導体層１２の側面にゲート電極１４が接するので、チャネル領域を介してリーク電流が生じる虞がある。絶縁層１６は、ゲート電極１４と半導体層１２の側面との間に介在して、このようなリーク電流の発生を抑えるためのものである。絶縁層１６は、半導体層１２の側面から素子周辺領域１０Ｂにかけて延在すると共に、プロセスばらつきを考慮して、素子領域１０Ａにも所定の長さ拡幅するように設けられている。即ち、絶縁層１６の一部はゲート電極１４の境界部１４Ａに対向している。絶縁層１６には、例えば酸化シリコン（ＳｉＯ2），窒化シリコン（ＳｉＮx），酸化アルミニウム（Ａｌ2Ｏ3）または酸化ハフニウム（ＨｆＯ2）等を用いることができる。絶縁層１６の厚みは例えば５〜１０００ｎｍである。
【００２２】
本実施の形態では、素子領域１０Ａの端部の半導体層１２とゲート電極１４との間に導電層１５が設けられており、導電層１５とゲート電極１４とが接している。詳細は後述するが、これにより、ゲート電極１４から導電層１５を介して半導体層１２に電圧を印加することができ、絶縁層１６による寄生トランジスタ成分の影響を低減することが可能となる。
【００２３】
素子領域１０Ａのうち絶縁層１６が設けられた領域では、導電層１５は絶縁層１６と半導体層１２との間に配置されている。導電層１５は、この絶縁層１６との重畳領域から素子領域１０Ａの内側に拡幅した部分（拡幅部１５Ａ）を有しており、この拡幅部１５Ａでゲート電極１４と接している。導電層１５の一方の側面（拡幅部１５Ａと反対側の側面）は例えば、素子領域１０Ａと素子周辺領域１０Ｂとの間の段差（チャネル層１２Ｂおよびバリア層１２Ｃの側面）と平面視で一致している。導電層１５の幅（図１Ａ  Ｘ方向）は例えば、ゲート電極１４の幅と同じであるか、ゲート電極１４の幅よりも広くなっている。導電層１５の機能を損なわない程度に、導電層１５の幅がゲート電極１４の幅よりも狭くなっていてもよい。
【００２４】
この導電層１５が設けられた素子領域１０Ａの端部の閾値電圧（Ｖth1）は、ゲート電極１４と半導体層１２（バリア層１２Ｃ）とが直接接する素子領域１０Ａの中央部の閾値電圧(Ｖth2)以上であることが好ましい(式（１）)。これにより、より効果的に導電層１５に起因する寄生成分の影響を抑えることできる。
Ｖth1≧Ｖth2    (1)
【００２５】
例えば、図３に示したように、導電層１５の構成材料をゲートに用いたときの閾値電圧（Ｖth15）が、ゲート電極１４の構成材料をゲートに用いたときの閾値電圧（Ｖth14）よりも高いとき、上記式（１）を満たすことが可能となる。Ｖth15とＶth14とは同じであってもよい。これは、このような導電層１５を用いると、素子領域１０Ａの端部の２次元電子ガス領域２ＤＥＧのＥc（図４Ａ）が中央部のＥc（図４Ｂ）に比べて持ち上げられるためである。例えば、チャネル層１２Ｂ（半導体層１２）の半導体材料と同じ系の材料をｐ型にして導電層１５を構成することにより、上記式（１）を満たすことができる。具体的には、チャネル層１２Ｂがｉ−ＧａＮからなるとき、導電層にはｐ−ＧａＮ，ｐ−ＡｌＧａＮおよびｐ−ＩｎＧａＮ等を用いればよい。式（１）を満たすことが可能であれば他の材料を用いるようにしてもよく、例えばｐ型以外の材料を用いるようにしてもよい。なお、図４Ａおよび図４Ｂ中のＥCは伝導帯下端の（伝導帯と禁止帯の境目となる）エネルギー準位、ＥFはフェルミ準位である。
【００２６】
導電層１５を、ゲート電極１４の構成材料よりも仕事関数の高い材料で構成するようにしてもよく、このような導電層１５によっても上記式（１）を満たすことができる。導電層１５には、ゲート電極１４が例えばニッケルと金との積層膜からなるとき白金またはパラジウムを用いることができる。本技術の効果を損なわない程度に、素子領域１０Ａの端部の閾値電圧Ｖth1は素子領域１０Ａの中央部の閾値電圧Ｖth2より低くてもよい。
【００２７】
このような半導体素子１は、例えば次のようにして製造することができる（図５Ａ〜図８Ｂ）。図５Ａ，図６Ａ，図７Ａ，図８Ａは図１ＡのＡ−Ａ’線に沿った断面構成、図５Ｂ，図６Ｂ，図７Ｂ，図８Ｂは図１ＡのＢ−Ｂ’線に沿った断面構成をそれぞれ表している。
【００２８】
まず、基板１１上にバッファ層１２Ａ、チャネル層１２Ｂ、バリア層１２Ｃおよび導電層１５をこの順に、例えばＭＢＥ（Molecular Beam Emitaxy）法またはＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法等の結晶成長法を用いて成膜する（図５Ａ，図５Ｂ）。金属材料からなる導電層１５は、蒸着法を用いて成膜するようにしてもよい。
【００２９】
次いで、例えばフォトリソグラフィ技術およびエッチングを用いて、例えば導電層１５、チャネル層１２Ｂおよびバリア層１２Ｃを所望の形状にパターニングする。これにより素子周辺領域１０Ｂに彫り込みが形成され、素子領域１０Ａと素子周辺領域１０Ｂとの間に段差が設けられる（図６Ａ，図６Ｂ）。
【００３０】
続いて、例えばフォトリソグラフィ技術およびエッチングを用いて導電層１５をパターニングする（図７Ａ，図７Ｂ）。この導電層１５のパターニングでは、導電層１５を素子領域１０Ａの端部のみに残し、他の部分を除去する。
【００３１】
続いて、例えば基板１１の全面に厚み１００ｎｍの絶縁層１６を成膜した後、フォトリソグラフィ技術およびエッチングを用いて絶縁層１６をパターニングする（図８Ａ，図８Ｂ）。このとき、素子領域１０Ａの中央部では半導体層１２が露出すると共に導電層１５の一部（拡幅部１５Ａ）も絶縁層１６から露出するようにパターニングを行う。絶縁層１６は例えばＣＶＤ（Chemical Vapor Deposition）法，ＰＶＤ（Physical Vapor Deposition）法またはＡＬＤ（Atomic Layer Deposition）法等を用いて成膜することができる。絶縁層１６をパターニングした後、素子領域１０Ａ内の半導体層１２上に例えば厚み３００ｎｍのソース・ドレイン電極１３Ａ，１３Ｂ、素子領域１０Ａから素子周辺領域１０Ｂにかけて例えば厚み３００ｎｍのゲート電極１４をそれぞれ形成する。以上の工程により、半導体素子１が完成する。
【００３２】
この半導体素子１では、図示しない配線層を通じてゲート電極１４に閾値以上の電圧（ゲート電圧）が印加されると、ゲート電極１４直下のチャネル領域の電子が枯渇して電流（ドレイン電流）が流れなくなり、オフ動作がなされる。ここでは、半導体層１２とゲート電極１４との間、より具体的には半導体層１２と絶縁層１６との間に導電層１５を設け、この導電層１５が拡幅部１５Ａでゲート電極１４と接しているので、絶縁層１６による寄生成分の影響を低減することができる。以下、これについて説明する。
【００３３】
図９は比較例に係る半導体素子（半導体素子１００）の断面構成を表したものである。この半導体素子１００では、半導体層１２と絶縁層１６との間に導電層がなく、素子領域１０Ａの端部では、ゲート電極１４、絶縁層１６および半導体層１２の積層構造、即ちＭＩＳ（Metal-Insulator-Semiconductor）構造が形成されている。そのため、半導体素子１００では、素子領域１０Ａの端部が絶縁層１６の影響を受けてゲート変調が効きにくくなる。従って、半導体素子１００のＶｇ−Ｉｄ特性では、図１０に示したように、絶縁層１６による寄生成分が重畳して、閾値電圧がマイナス側にシフトする。即ち、絶縁層１６のない半導体素子（例えば図２Ｃ  半導体素子１０１）をオフする場合のゲート電圧を印加してもドレイン電流が流れてしまい、オフすることができない。
【００３４】
これに対し、半導体素子１では絶縁層１６とゲート電極１４との間に導電層１５を設け、この導電層１５（拡幅部１５Ａ）が素子領域１０Ａ内でゲート電極１４に接しているので、ゲート電圧は導電層１５を介して半導体層１２に伝わっていく。よって、絶縁層１６が素子領域１０Ａの内側に設けられていても、絶縁層１６の影響を受けることなく半導体層１２にゲート電圧を印加することができる（図１０）。
【００３５】
このように本実施の形態では、半導体層１２とゲート電極１４との間に導電層１５を設けるようにしたので、寄生成分による閾値電圧のシフトを防ぐことができる。よって、半導体素子１の特性を向上させることが可能となる。
【００３６】
また、導電層１５が上記式（１）を満たすようにすることで、寄生成分の発生をより効果的に抑えることができ、半導体素子１の特性が向上する。
【００３７】
以下、上記実施の形態の変形例および他の実施の形態について説明するが、以降の説明において上記実施の形態と同一構成部分については同一符号を付してその説明は適宜省略する。
【００３８】
＜変形例１＞
図１１は、上記第１の実施の形態の変形例１に係る半導体素子（半導体素子１Ａ）の断面構成を表したものである。この半導体素子１Ａの導電層１５の他方の側面は、絶縁層１６の側面（素子領域１０Ａ）と平面視で一致している。この点を除き、半導体素子１Ａは上記実施の形態の半導体素子１と同様の構成を有し、その作用および効果も同様である。
【００３９】
この導電層１５では、平面視で一方の側面がチャネル層１２Ｂおよびバリア層１２Ｃの側面（素子領域１０Ａと素子周辺領域１０Ｂとの間の段差）と一致し、他方の側面が上述のように絶縁層１６の側面と一致している。この導電層１５の他方の側面が素子領域１０Ａ内でゲート電極１４と接しているので、ゲート電圧は導電層１５を介して半導体層１２に伝わるようになっている。
【００４０】
この半導体素子１Ａは例えば以下のようにして製造することができる（図１２Ａ，図１２Ｂ）。
【００４１】
まず、上記第１の実施の形態で説明したのと同様にして素子領域１０Ａと素子周辺領域１０Ｂとの間に段差を設けた後（図６Ａ，図６Ｂ）、導電層１５をパターニングする前に絶縁層１６を基板１１の全面に成膜する（図１２Ａ）。次いで、フォトリソグラフィ技術およびエッチングを用いて、絶縁層１６と共に導電層１５をパターニングする（図１２Ｂ）。その後、ソース・ドレイン電極１３Ａ，１３Ｂおよびゲート電極１４を形成して、半導体素子１Ａが完成する。
【００４２】
このように、半導体素子１Ａでは絶縁層１６の側面と導電層１５の他方の側面とが平面視で同一位置にあるので、一のフォトリソグラフィ工程で絶縁層１６および導電層１５をパターニングすることが可能となる。よって、製造工程を簡便にすることができる。
【００４３】
＜変形例２＞
図１３Ａ，図１３Ｂは、上記第１の実施の形態の変形例２に係る半導体素子（半導体素子１Ｂ）の断面構成を表したものである。この半導体素子１Ｂは、半導体層１２とゲート電極１４との間にゲート絶縁膜（ゲート絶縁膜１７）を有する、ＭＩＳゲート構造の半導体素子である。この点を除き、半導体素子１Ｂは上記実施の形態の半導体素子１と同様の構成を有し、その作用および効果も同様である。
【００４４】
ゲート絶縁膜１７は、例えば素子領域１０Ａ内に設けられ、素子領域１０Ａの端部では、半導体層１２と導電層１５との間に配置されている。ソース・ドレイン電極１３Ａ，１３Ｂは、上記半導体素子１と同様に半導体層１２に接している。導電層１５はその拡幅部１５Ａでゲート電極１４に接しても（図１３Ｂ）、あるいは他方の側面でゲート電極１４に接してもよい（図１１）。
【００４５】
＜変形例３＞
図１４に示したように、素子領域１０Ａの端部では、ゲート絶縁層１７を導電層１５とゲート電極１４との間に配置するようにしてもよい。上記第１の実施の形態の変形例３に係る半導体素子（半導体素子１Ｃ）は、このようなゲート絶縁層１７を有している。
【００４６】
この半導体素子１Ｃでは、導電層１５がゲート絶縁層１７で覆われているので、素子領域１０Ａ内に導電層１５を露出させるゲート絶縁層１７の開口Ｍを設けることにより、導電層１５とゲート電極１４とを接触させる。開口Ｍは、ゲート絶縁層１７と共に絶縁層１６を貫通するように設けてもよく（図１４）、あるいは、図１５に示したように、導電層１５の拡幅部１５Ａ上に設けて、ゲート絶縁層１７のみを貫通するようにしてもよい。
【００４７】
＜変形例４＞
図１６は、上記第１の実施の形態の変形例４に係る半導体素子（半導体素子１Ｄ）の断面構成を表したものである。この半導体素子１Ｄでは、導電層１５の上面とバリア層１２Ｃ（半導体層１２）の上面とが同一平面をなしている。この点を除き、半導体素子１Ｄは上記実施の形態の半導体素子１と同様の構成を有し、その作用および効果も同様である。
【００４８】
半導体素子１Ｄの導電層１５は、例えばバリア層１２Ｃの端部にＭｇおよびＺｎ等のｐ型ドーパント等のイオン注入を行うことにより形成されたものである。このようにバリア層１２Ｃの一部を変質させて導電層１５が形成されているので、半導体素子１Ｄでは導電層１５とバリア層１２とが同一平面をなす。
【００４９】
半導体素子１Ｄにゲート絶縁層１７を設けるようにしてもよい。素子領域１０Ａの端部において、導電層１５と絶縁層１６との間にゲート絶縁層１７が配置されている場合には、図１７に示したように、例えば開口Ｍを設けて導電層１５を露出させる。
【００５０】
＜第２の実施の形態＞
図１８は、本技術の第２の実施の形態に係る半導体素子（半導体素子２）の断面構成を表したものである。この半導体素子２では、素子周辺領域１０Ｂの半導体層１２が高抵抗化されている（高抵抗化部１２Ｄ）。この点を除き、半導体素子２は上記第１の実施の形態の半導体素子１と同様の構成を有し、その作用および効果も同様である。
【００５１】
上記半導体素子１がメサ型分離構造を有するものであったのに対し、この半導体素子２では、半導体層１２へのイオン注入により素子領域１０Ａと素子周辺領域１０Ｂとが分離されている。即ち、半導体素子２の素子領域１０Ａと素子周辺領域１０Ｂとの間に段差はない。素子周辺領域１０Ｂの高抵抗化部１２Ｄは、イオン注入によりチャネル層１２Ｂおよびバリア層１２Ｃが高抵抗化された部分である。チャネル層１２ＢがＧａＮ系材料により構成されている場合には、例えばホウ素（Ｂ），窒素（Ｎ），アルゴン（Ａｒ）または鉄（Ｆｅ）等をイオン注入し、チャネル層１２ＢがＧａＡｓ系材料により構成されている場合には、例えば水素（Ｈ），ホウ素または酸素（Ｏ）等をイオン注入する。
【００５２】
このようなイオン注入による素子分離構造を有する半導体素子２であっても、導電層１５を設けることにより、絶縁層１６による寄生成分の影響を抑えることができる。
【００５３】
（適用例）
上記のような半導体素子（表示装置１，１Ａ，１Ｂ，１Ｃ，１Ｄ，２）は電子機器への適用が可能である。具体的には、例えばパーソナルコンピューター、テレビジョン装置、エアコンディショナーおよび自動車などの電源回路に所謂パワー半導体として搭載される。移動体通信システムなどの無線通信装置に、所謂高周波半導体として設けてもよい。この他、本技術の半導体素子はあらゆる電子機器に適用することができる。
【００５４】
以上、実施の形態および変形例を挙げて本技術を説明したが、本技術はこれら実施の形態等に限定されず、種々の変形が可能である。例えば、上記実施の形態等ではメサ型分離構造の半導体素子１について種々の変形例（変形例１〜４）を示したが、イオン注入による素子分離構造の半導体素子２（図１８）についても同様の変形が可能である。
【００５５】
また、上記実施の形態等において説明した各層の材料および厚み、または成膜方法および成膜条件などは限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。
【００５６】
更に、例えば、上記実施の形態において半導体素子の構成を具体的に挙げて説明したが、他の構成要素を備えていてもよい。
【００５７】
なお、本技術は以下のような構成を取ることも可能である。
（１）チャネル部を含む半導体層を有する素子領域および前記素子領域に隣接する素子周辺領域と、前記素子領域に設けられると共に前記素子領域と素子周辺領域とに跨がる境界部を有するゲート電極と、前記ゲート電極と前記半導体層との間の導電層と、前記境界部のゲート電極と前記半導体層との間の絶縁層とを備えた半導体素子。
（２）前記導電層は、前記素子領域の絶縁層と半導体層との間に設けられると共に、その一部が前記ゲート電極に接している前記（１）記載の半導体素子。
（３）前記導電層は前記素子領域の端部に設けられている前記（１）または（２）記載の半導体素子。
（４）前記半導体層は互いにバンドギャップの異なる第１半導体層および第２半導体層を含む前記（１）乃至（３）のうちいずれか１つ記載の半導体素子。
（５）前記ゲート電極側から前記第１半導体層および第２半導体層をこの順に有し、前記第２半導体層に前記チャネル部が設けられている前記（４）記載の半導体素子。
（６）前記素子領域では、前記半導体層にソース・ドレイン電極が電気的に接続されている前記（１）乃至（５）のうちいずれか１つ記載の半導体素子。
（７）前記ゲート電極から前記導電層を介して電圧が印加され、前記素子領域の端部の閾値電圧が前記素子領域の中央部の閾値電圧以上である前記（３）記載の半導体素子。
（８）前記導電層は、前記半導体層と同じ材料系のｐ型半導体により構成されている前記（１）乃至（７）のうちいずれか１つ記載の半導体素子。
（９）前記導電層は、前記ゲート電極の構成材料よりも仕事関数の高い金属材料により構成されている前記（１）乃至（８）のうちいずれか１つ記載の半導体素子。
（１０）前記半導体層は前記素子領域と素子周辺領域との間に段差を有し、前記絶縁層は前記半導体層の段差を覆っている前記（１）乃至（９）のうちいずれか１つ記載の半導体素子。
（１１）前記素子周辺領域の半導体層は高抵抗化されている前記（１）乃至（９）のうちいずれか１つ記載の半導体素子。
（１２）前記導電層は前記絶縁層から拡幅して前記ゲート電極に接している前記（１）乃至（１１）のうちいずれか１つ記載の半導体素子。
（１３）前記導電層と前記半導体層とが同一平面をなしている前記（１）乃至（１１）のうちいずれか１つ記載の半導体素子。
（１４）前記ゲート電極と半導体層との間にゲート絶縁層を有する前記（１）乃至（１３）のうちいずれか１つ記載の半導体素子。
（１５）前記ゲート絶縁層は開口を有し、前記開口で前記導電層が前記ゲート電極に接している前記（１４）記載の半導体素子。
（１６）前記導電層の側面が前記ゲート電極に接している前記（１）乃至（１５）のうちいずれか１つ記載の半導体素子。
（１７）半導体素子を備え、前記半導体素子は、チャネル部を含む半導体層を有する素子領域および前記素子領域に隣接する素子周辺領域と、前記素子領域に設けられると共に前記素子領域と素子周辺領域とに跨がる境界部を有するゲート電極と、前記ゲート電極と前記半導体層との間の導電層と、前記境界部のゲート電極と前記半導体層との間の絶縁層とを備えた電子機器。
【符号の説明】
【００５８】
１，１Ａ，１Ｂ，１Ｃ，１Ｄ，２・・・半導体素子、１０Ａ・・・素子領域、１０Ｂ・・・素子周辺領域、１１・・・基板、１２・・・半導体層、１２Ａ・・・バッファ層、１２Ｂ・・・チャネル層、１２Ｃ・・・バリア層、１２Ｄ・・・高抵抗化部、２ＤＥＧ・・・２次元電子ガス領域、１３Ａ，１３Ｂ・・・ソース・ドレイン電極、１４・・・ゲート電極、１４Ａ・・・境界部、１５・・・導電層、１５Ａ・・・拡幅部、１６・・・絶縁層、１７・・・ゲート絶縁層。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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