(57)【要約】【課題】出力段の一対のＭＯＳＦＥＴの動作時間差を低減してノイズ低減を図る。【解決手段】ＰＭＯＳＦＥＴ１は直流電源ＶＤと出力端子ＣＡＮＨとの間に、ＮＭＯＳＦＥＴ２は出力端子ＣＡＮＬとグランドとの間に接続される。ＰＭＯＳＦＥＴ１は、入力端子Ｓから第１プリバッファ回路５を介して駆動され、ＮＭＯＳＦＥＴ２は、入力端子Ｓからインバータ回路７、第２プリバッファ回路６を介して駆動される。出力端子ＣＡＮＨはコンデンサ３を介してＮＭＯＳＦＥＴ２のゲートに接続され、出力端子ＣＡＮＬはコンデンサ４を介してＰＭＯＳＦＥＴ１のゲートに接続される。ＰＭＯＳＦＥＴ１が先に動作すると、コンデンサ３によりそのＮＭＯＳＦＥＴ２のゲート電位を急速に上昇させて駆動できる。ＮＭＯＳＦＥＴ２が先に動作する場合はコンデンサ４が同様に機能する。【選択図】図１
2014110599.tif 000002
【特許請求の範囲】
【請求項１】
ハイ出力端子（ＣＡＮＨ）に接続されるＰチャンネル型ＭＯＳＦＥＴ（１）と、
ロウ出力端子（ＣＡＮＬ）に接続されるＮチャンネル型ＭＯＳＦＥＴ（２）と、
入力信号もしくは反転された入力信号が与えられると前記Ｐチャンネル型ＭＯＳＦＥＴのゲートに出力する第１プリバッファ回路（５）と、
前記反転された入力信号もしくは前記入力信号が与えられると前記Ｎチャンネル型ＭＯＳＦＥＴのゲートに出力する第２プリバッファ回路（６）と、
前記入力信号が与えられた時に前記Ｐチャンネル型ＭＯＳＦＥＴおよび前記Ｎチャンネル型ＭＯＳＦＥＴのうちの少なくとも先に動作する側の出力端子と後に動作する側のゲートとの間に接続される容量性素子（３、４）とを備えたことを特徴とする二線式差動電圧方式の出力回路。
【請求項２】
請求項１に記載の二線式差動電圧方式の出力回路において、
前記容量性素子は、前記Ｐチャンネル型ＭＯＳＦＥＴおよび前記Ｎチャンネル型ＭＯＳＦＥＴのそれぞれに対して設けられていることを特徴とする二線式差動電圧方式の出力回路。
【請求項３】
請求項１または２に記載の二線式差動電圧方式の出力回路において、
前記第１および第２プリバッファ回路は、前記Ｐチャンネル型ＭＯＳＦＥＴおよび前記Ｎチャンネル型ＭＯＳＦＥＴのゲートへの通電経路に抵抗素子（５ｃ、５ｄ、６ｃ、６ｄ）を備えていることを特徴とする二線式差動電圧方式の出力回路。
【請求項４】
請求項１ないし３のいずれか一項に記載の二線式差動電圧方式の出力回路において、
前記入力信号を反転させる信号反転回路（７）を備え、
前記信号反転回路は、前記Ｐチャンネル型ＭＯＳＦＥＴおよび前記Ｎチャンネル型ＭＯＳＦＥＴのうちの先に動作する側に設けられた前記第１もしくは第２プリバッファ回路の入力段に設けられることを特徴とする二線式差動電圧方式の出力回路。
【請求項５】
ハイ出力端子（ＣＡＮＨ）に接続されるＰチャンネル型ＭＯＳＦＥＴ（１）と、
ロウ出力端子（ＣＡＮＬ）に接続されるＮチャンネル型ＭＯＳＦＥＴ（２）と、
入力信号もしくは反転された入力信号が与えられると前記Ｐチャンネル型ＭＯＳＦＥＴのゲートに出力する第１プリバッファ回路（５）と、
前記反転された入力信号もしくは前記入力信号が与えられると前記Ｎチャンネル型ＭＯＳＦＥＴのゲートに出力する第２プリバッファ回路（６）と、
前記Ｐチャンネル型ＭＯＳＦＥＴおよび前記Ｎチャンネル型ＭＯＳＦＥＴの一方の出力端子と他方のゲートとの間にそれぞれ接続される第１容量性素子（３）および第２容量性素子（４）とを備えたことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１および第２の容量性素子は、スイッチ（１２、１３）もしくはトリミングにより切離し可能に設けられていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、二線式差動電圧方式の出力回路および半導体装置に関する。
【背景技術】
【０００２】
二線差動電圧方式の出力回路としては、例えばＣＡＮ（controller area network）方式の通信システムがある。この通信システムにおいては、対になる２本の出力端子ＣＡＮＨ、ＣＡＮＬのそれぞれに所定の電圧を与えて２線間に差動電圧を発生させるものである。出力端子ＣＡＮＨ、ＣＡＮＬのそれぞれに接続される一対の出力段のＭＯＳＦＥＴを一つの入力信号によって同時駆動する構成としている。このため、出力段の一対のＭＯＳＦＥＴの前段にはそれぞれを駆動するためのプリバッファ回路が設けられる構成である。
【０００３】
上記構成の二線作動電圧方式の出力回路において、入力信号は、一方のプリバッファ回路にそのまま入力され、他方のプリバッファ回路にインバータ回路を介して反転した信号を与えることで駆動される。
【０００４】
このため、出力段の一対のＭＯＳＦＥＴを駆動する際には、ＣＡＮＨ側とＣＡＮＬ側とで一方側にインバータ回路が介在されている分だけ出力段のＭＯＳＦＥＴに与える信号に動作遅延が発生する。この結果、ＣＡＮＨとＣＡＮＬは同時に駆動させることが難しくなり、動作タイミングがずれることでＣＡＮバス波形の対称性が崩れてノイズが発生する原因となっていた。
【０００５】
また、ＣＡＮバス波形の対称性の崩れは、２つの出力段のＭＯＳＦＥＴの閾値電圧（ＶＴ）の差や、ゲート容量の差によって、ＭＯＳＦＥＴそのものでもゲート信号が与えられてからの動作時間が異なるので、動作タイミングのずれが生じるため、ノイズが発生する原因となっていた。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−３５４４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記事情を考慮してなされたもので、その目的は、出力段の一対のＭＯＳＦＥＴの動作タイミングのずれを極力抑制してＣＡＮバス波形の対称性の崩れを抑制してノイズの発生を抑制できる二線式差動電圧方式の出力回路および半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１に記載の二線式差動電圧方式の出力回路は、ハイ出力端子に接続されるＰチャンネル型ＭＯＳＦＥＴと、ロウ出力端子に接続されるＮチャンネル型ＭＯＳＦＥＴと、入力信号もしくは反転された入力信号が与えられると前記Ｐチャンネル型ＭＯＳＦＥＴのゲートに出力する第１プリバッファ回路と、前記反転された入力信号もしくは前記入力信号が与えられると前記Ｎチャンネル型ＭＯＳＦＥＴのゲートに出力する第２プリバッファ回路と、前記入力信号が与えられた時に前記Ｐチャンネル型ＭＯＳＦＥＴおよび前記Ｎチャンネル型ＭＯＳＦＥＴのうちの少なくとも先に動作する側の出力端子と後に動作する側のゲートとの間に接続される容量性素子とを備える。
【０００９】
入力信号が第１プリバッファ回路に直接入力され、第２プリバッファ回路には入力信号を反転した上で入力される場合を想定する。第１プリバッファ回路は、所定時間後に出力信号をＰチャンネル型ＭＯＳＦＥＴのゲートに入力し、第２プリバッファ回路は、入力信号を反転した信号が与えられると所定時間後に出力信号をＮチャンネル型ＭＯＳＦＥＴのゲートに入力する。
【００１０】
例えば、Ｐチャンネル型ＭＯＳＦＥＴにおいてゲート電圧が先に閾値電圧に達する場合では、ハイ出力端子のレベルが先に変化するようになり、これによって、コンデンサを通じてＮチャンネル型ＭＯＳＦＥＴのゲートにレベル変化に伴うゲート電位の変化を速くするように作用する。Ｎチャンネル型ＭＯＳＦＥＴは第２プリバッファ回路の出力によってもゲート電位が変化するように動作するが、コンデンサを介してハイ出力端子側からの変化によってこれが助長され、Ｎチャンネル型ＭＯＳＦＥＴのゲート電位が急速に閾値電圧に達する。この結果、Ｎチャンネル型ＭＯＳＦＥＴが動作してロウ出力端子もレベルが変化し、ハイ出力端子とロウ出力端子との間に電位差が生じて一定の出力信号を得ることができる。Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴの動作時間の差が短くなるので、ノイズの発生を極力低減できる。
【００１１】
また、Ｎチャンネル型ＭＯＳＦＥＴが先に動作する場合には、ロウ出力端子からコンデンサを介してＰチャンネル型ＭＯＳＦＥＴのゲート電位を急速に変化させるので、同じくＰチャンネル型ＭＯＳＦＥＴを迅速に動作させることができる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態を示す電気的構成図
【図２】各部の電位の推移を示すタイムチャート（その１）
【図３】各部の電位の推移を示すタイムチャート（その２）
【図４】第２実施形態を示す電気的構成図
【図５】第３実施形態を示す電気的構成図
【図６】入力信号と出力信号との対応関係を示す図
【図７】第４実施形態を示す電気的構成図（その１）
【図８】第４実施形態を示す電気的構成図（その２）
【図９】第５実施形態を示す電気的構成図
【発明を実施するための形態】
【００１３】
（第１実施形態）
以下、本発明の第１実施形態について、図１〜図３を参照して説明する。
この実施形態では、二線式差動電圧方式としてＣＡＮ（controller area network）を採用した通信路への信号を出力する出力回路に適用している。ＣＡＮ通信では、アクティブ状態で２本の出力線ＣＡＮＨ、ＣＡＮＬのそれぞれに所定電圧を出力することで、それらの間に所定の電位差を発生させて信号を伝達する。
【００１４】
出力端子ＣＡＮＨは、Ｐチャンネル型ＭＯＳＦＥＴ（以下ＰＭＯＳＦＥＴと称する）１のドレイン／ソース間を介して直流電源ＶＤに接続される。出力端子ＣＡＮＬは、Ｎチャンネル型ＭＯＳＦＥＴ（以下ＮＭＯＳＦＥＴと称する）２のドレイン／ソース間を介してグランドに接続される。出力端子ＣＡＮＨは、容量性素子であるコンデンサ３を介してＮＭＯＳＦＥＴ２のゲートに接続される。出力端子ＣＡＮＬは、容量性素子であるコンデンサ４を介してＰＭＯＳＦＥＴ１のゲートに接続される。
【００１５】
ＰＭＯＳＦＥＴ１のゲートは第１プリバッファ回路５の出力端子に接続される。ＮＭＯＳＦＥＴ２のゲートは第２プリバッファ回路６の出力端子に接続される。第１プリバッファ回路５は、直流電源ＶＤとグランドとの間に直列に接続されるＰＭＯＳＦＥＴ５ａおよびＮＭＯＳＦＥＴ５ｂと、これらの間に直列に接続される抵抗５ｃ、５ｄから構成される。抵抗５ｃと５ｄの共通接続点が第１プリバッファ回路５の出力端子となり、ＰＭＯＳＦＥＴ１のゲートに接続される。
【００１６】
第２プリバッファ回路６は、直流電源ＶＤとグランドとの間に直列に接続されるＰＭＯＳＦＥＴ６ａおよびＮＭＯＳＦＥＴ６ｂと、これらの間に直列に接続される抵抗６ｃ、６ｄから構成される。抵抗６ｃと６ｄの共通接続点が第２プリバッファ回路６の出力端子となり、ＮＭＯＳＦＥＴ２のゲートに接続される。
【００１７】
第１プリバッファ回路５のＰＭＯＳＦＥＴ５ａ、ＮＭＯＳＦＥＴ５ｂのゲートは共通にして入力端子Ｓに接続される。第２プリバッファ回路６のＰＭＯＳＦＥＴ６ａ、ＮＭＯＳＦＥＴ６ｂのゲートは共通にしてインバータ回路７を介して入力端子Ｓに接続される。インバータ回路７は、入力信号Ｓが与えられると、これを反転した信号として出力する。このとき一定の遅延時間を生ずる。
【００１８】
なお、上記構成は、半導体基板に一体に形成されている。また、後述するようにＰＭＯＳＦＥＴ１およびＮＭＯＳＦＥＴ２の特性に応じて、構成要素のコンデンサ３あるいは４を、パッケージングする前に予めトリミングにより配線を切断することが可能に構成されている。
【００１９】
次に、上記構成の作用について図２および図３を参照して説明する。なお、回路の動作としては、上記回路構成において、ＰＭＯＳＦＥＴ１およびＮＭＯＳＦＥＴ２の動作開始のタイミングの相違が生じることが想定され、（ａ）ＰＭＯＳＦＥＴ１が先に動作する場合と、（ｂ）ＮＭＯＳＦＥＴ２が先に動作する場合とで異なる作用となる。以下、それぞれの場合について動作説明をする。
【００２０】
（ａ）ＰＭＯＳＦＥＴ１が先に動作する場合
これは、図１の構成の回路において、入力端子Ｓにロウレベルからハイレベルに変化する入力信号（図２（ａ）参照）が与えられると、第１プリバッファ回路５側の出力がロウレベルに変化を始めて、ＰＭＯＳＦＥＴ１が先にオン動作を開始する場合である。
【００２１】
図１の回路では、入力端子Ｓにロウレベルの入力信号Ｓが与えられている状態では、第１プリバッファ回路５のＰＭＯＳＦＥＴ５ａはオン状態であり、ＮＭＯＳＦＥＴ５ｂはオフ状態である。これによって、第１プリバッファ回路５の出力端子は、直流電源ＶＤからＰＭＯＳＦＥＴ５ａ、抵抗５ｃを介してＰＭＯＳＦＥＴ１のゲートにハイレベルの信号を出力している。この結果、ＰＭＯＳＦＥＴ１はオフ状態に保持されている。
【００２２】
一方、入力端子Ｓにロウレベルの入力信号Ｓが与えられている状態では、インバータ回路７を介して第２プリバッファ回路６にハイレベルの信号が入力されている。第２プリバッファ回路６のＰＭＯＳＦＥＴ６ａはオフ状態であり、ＮＭＯＳＦＥＴ６ｂはオン状態となっている。これによって、第２プリバッファ回路６の出力端子は、ＮＭＯＳＦＥＴ２のゲートが抵抗６ｄおよびＮＭＯＳＦＥＴ６ｂを介してグランドレベルに保持された状態である。
【００２３】
上記の結果、ＰＭＯＳＦＥＴ１およびＮＭＯＳＦＥＴ２は、いずれもオフ状態に保持され、出力端子ＣＡＮＨ、ＣＡＮＬは共にオープン状態となる。この場合、実際には、一対の出力端子ＣＡＮＨおよびＣＡＮＬは、オープン状態ではなく共に所定の電位となるように別電源により固定されている。このとき、出力端子ＣＡＮＨとＣＡＮＬとの間の電位差はゼロとなる。
【００２４】
次に、図２（ａ）に示すように、入力端子Ｓへの入力信号Ｓが時刻ｔａ０でロウレベルからハイレベルに変化し始めると、第１プリバッファ回路５においては、ＰＭＯＳＦＥＴ５ａ、ＮＭＯＳＦＥＴ５ｂのゲートにこの入力信号Ｓが直接与えられる。また、第２プリバッファ回路６においては、インバータ回路７によって一定時間ΔＴａ１が経過した後の時刻ｔａ１に入力信号Ｓを反転した信号がＰＭＯＳＦＥＴ６ａおよびＮＭＯＳＦＥＴ６ｂのゲートに与えられる。
【００２５】
第１プリバッファ回路５においては、入力信号Ｓが与えられると、一定時間ΔＴａ２の間にＰＭＯＳＦＥＴ５ａがオフすると共にＮＭＯＳＦＥＴ５ｂがオンする。これにより、第１プリバッファ回路５の出力端子は、時刻ｔａ２で抵抗５ｄおよびＮＭＯＳＦＥＴ５ｂを介してグランドレベルに接続される。図２（ｂ）に示すように、第１プリバッファ回路５の出力端子に接続されるＰＭＯＳＦＥＴ１のゲート電位は、ゲート電荷が放電することでハイレベルの電位から徐々に低下していく。
【００２６】
ＰＭＯＳＦＥＴ１は、ゲート電位がソース電位よりも閾値電圧ＶＴ１だけ低下した（ゲート電圧が閾値電圧ＶＴ１に達する）時点ｔａ３になると、オン動作に移行し、図２（ｃ）に示すように、出力端子ＣＡＮＨの電位をロウレベルからハイレベルに移行させていく。出力端子ＣＡＮＨは、ハイレベルである直流電源ＶＤの電圧になるまで上昇する。一方この時点（ｔａ３）に達するまでは、第２プリバッファ回路６はまだＰＭＯＳＦＥＴ６ａ、ＮＭＯＳＦＥＴ６ｂが動作しておらず、出力端子すなわちＮＭＯＳＦＥＴ２のゲートは抵抗６ｄおよびＮＭＯＳＦＥＴ６ｂを介してグランドレベルとなっている。
【００２７】
そして、図２（ｄ）に示すように、上記したＰＭＯＳＦＥＴ１の動作に伴って出力端子ＣＡＮＨが時刻ｔａ３でハイレベルに移行することに伴って、コンデンサ３を介してＮＭＯＳＦＥＴ２のゲート電位が急速に引き上げられる。また、ＮＭＯＳＦＥＴ２のゲート電位は、第２プリバッファ回路６が動作することによっても引き上げられるようになる。そして、時刻ｔａ３から時間ΔＴａ５が経過した時刻ｔａ４になると、ＮＭＯＳＦＥＴ２は、ゲート電圧が閾値電圧ＶＴ２に達することでオン状態からオフ状態に移行する。この後も、第２プリバッファ回路６の動作によりＮＭＯＳＦＥＴ２のゲートは充電が進行してゲート電位が引き上げられ、ＮＭＯＳＦＥＴ２はオン状態に移行する。ＮＭＯＳＦＥＴ２がオンに移行すると、図２（ｅ）に示すように、出力端子ＣＡＮＬはグランドと同電位となるようにロウレベルに移行する。
【００２８】
なお、上記の説明では、時刻ｔａ３では、まだ第２プリバッファ回路６のＮＭＯＳＦＥＴ６ｂが動作していないことを前提とした。しかし、時刻ｔａ３の時点で第２プリバッファ回路６が動作を開始している場合には、ＮＭＯＳＦＥＴ２のゲートに抵抗６ｃおよびＰＭＯＳＦＥＴ６ａを介して直流電源ＶＤから充電動作が開始される。このときのＮＭＯＳＦＥＴ２のゲート端子への充電速度はＣＡＮＨからコンデンサ３を介して充電される場合の充電速度よりも遅く、ＮＭＯＳＦＥＴ２のゲート電位はまだ閾値電圧ＶＴ２に達していない状態である。
【００２９】
この場合においても、ＰＭＯＳＦＥＴ１の動作に伴って出力端子ＣＡＮＨがハイレベルに移行することに伴って、コンデンサ３を介してＮＭＯＳＦＥＴ２のゲート電位を急速に引き上げる。これによって、ＮＭＯＳＦＥＴ２のゲート電位は、第２プリバッファ回路６からの充電も加わることで、短時間でゲート電圧が閾値電圧ＶＴ２に達する。この結果、上記と同様に、ＮＭＯＳＦＥＴ２はオン状態からオフ状態に移行し、出力端子ＣＡＮＬはグランドと同電位となるようにロウレベルに移行する。
【００３０】
以上のように入力端子Ｓの入力信号がロウレベルからハイレベルに変化すると、時刻ｔａ３でＰＭＯＳＦＥＴ１がオフ状態に移行して出力端子ＣＡＮＨがロウレベルに移行し、その後時間ΔＴａ５が経過した時刻ｔａ４になるとＮＭＯＳＦＥＴ２がオン状態に移行して出力端子ＣＡＮＬがハイレベルに移行する。したがって、出力端子ＣＡＮＨとＣＡＮＬとは、時間ΔＴａ５の差でレベルが変化する動作を開始させることができる。
【００３１】
この結果、先に動作したＰＭＯＳＦＥＴ１の出力端子ＣＡＮＨの電位変化を利用してコンデンサ３を介してＮＭＯＳＦＥＴ２のゲート電位を急速に引き上げるように動作させることができる。これによって、出力端子ＣＡＮＨがハイレベルに移行する動作が開始すると、短い時間ΔＴａ５が経過した後に出力端子ＣＡＮＬの電位をロウレベルに移行させる動作を開始することができる。出力端子ＣＡＮＨおよびＣＡＮＬの出力レベルがそれぞれハイレベル、ロウレベルに変化すると、その差電圧を出力情報としてＣＡＮ伝送路に出力することができる。
【００３２】
上記と同様にして、入力端子Ｓの入力信号Ｓがハイレベルからロウレベルに変化する場合にも出力端子ＣＡＮＨとＣＡＮＬのレベル変化の動作時間の差を短くすることができる。すなわち、入力信号Ｓがハイレベルの状態から、時刻ｔａ５でロウレベルに移行し始めると、時間ΔＴａ６が経過した時刻ｔａ６でインバータ回路７の出力が変化して入力信号Ｓが第２プリバッファ回路６から出力される。
【００３３】
第１プリバッファ回路５においては、入力信号Ｓがハイレベルからロウレベルに変化すると、一定時間ΔＴａ７が経過する間に、ＰＭＯＳＦＥＴ５ａがオンすると共にＮＭＯＳＦＥＴ５ｂがオフする。そして、時刻ｔａ７で第１プリバッファ回路５の出力端子は、抵抗５ｃおよびＰＭＯＳＦＥＴ５ａを介して直流電源ＶＤの電圧レベルに接続される。図２（ｂ）に示すように、第１プリバッファ回路５の出力端子に接続されるＰＭＯＳＦＥＴ１のゲート電位は、ゲートに電荷の充電が開始されロウレベルから徐々に上昇していく。
【００３４】
ＰＭＯＳＦＥＴ１は、ゲート電圧が電源電圧よりも閾値電圧ＶＴ１だけ低下した時点ｔａ８になると、オフ動作に移行し、図２（ｃ）に示すように、出力端子ＣＡＮＨの電位をハイレベルからロウレベルに移行させる。出力端子ＣＡＮＨは、ロウレベルであるオープン状態になるまで下降する。一方この時点ｔａ８に達するまでは、第２プリバッファ回路６はまだＰＭＯＳＦＥＴ６ａ、ＮＭＯＳＦＥＴ６ｂが動作しておらず、出力端子すなわちＮＭＯＳＦＥＴ２のゲートは抵抗６ｃおよびＰＭＯＳＦＥＴ６ａを介して直流電源ＶＤの電源電圧レベルとなっている。
【００３５】
そして、図２（ｄ）に示すように、上記したＰＭＯＳＦＥＴ１の動作に伴ってＣＡＮＨがロウレベルに移行することに伴って、コンデンサ３を介してＮＭＯＳＦＥＴ２のゲート電位が急速に引き下げられる。また、ＮＭＯＳＦＥＴ２のゲート電位は、第２プリバッファ回路６が動作することによっても引き下げられるようになる。そして、時刻ｔａ８から時間ΔＴａ１０が経過した時刻ｔａ９になると、ＮＭＯＳＦＥＴ２は、ゲート電圧が閾値電圧ＶＴ２に達することでオフ状態からオン状態に移行する。この後も、第２プリバッファ回路６の動作によりＮＭＯＳＦＥＴ２のゲートは放電が進行してゲート電位が引き下げられ、ＮＭＯＳＦＥＴ２はオフ状態に移行する。ＮＭＯＳＦＥＴ２がオフに移行すると、図２（ｅ）に示すように、出力端子ＣＡＮＬはオープン状態のハイレベルとなるように移行する。
【００３６】
なお、上記の説明では、時刻ｔａ８では、まだ第２プリバッファ回路６のＮＭＯＳＦＥＴ６ｂが動作していないことを前提とした。しかし、時刻ｔａ８の時点よりも前に第２プリバッファ回路６が動作を開始している場合には、ＮＭＯＳＦＥＴ２のゲートに抵抗６ｄおよびＮＭＯＳＦＥＴ６ｂを介してグランドレベルに接続される。このときのＮＭＯＳＦＥＴ２のゲート電荷の放電速度はＣＡＮＨからコンデンサ３を介して放電される場合の放電速度よりも遅く、ＮＭＯＳＦＥＴ２のゲート電位はまだ閾値電圧ＶＴ２まで下降していない状態である。
【００３７】
この場合においても、ＰＭＯＳＦＥＴ１の動作に伴って出力端子ＣＡＮＨがロウレベルに移行することに伴って、コンデンサ３を介してＮＭＯＳＦＥＴ２のゲート電位を急速に低下させる。これによって、ＮＭＯＳＦＥＴ２のゲート電位は、第２プリバッファ回路６による放電も加わることで、短時間でゲート電圧が閾値電圧ＶＴ２まで低下する。この結果、上記と同様に、ＮＭＯＳＦＥＴ２はオフ状態からオン状態に移行し、出力端子ＣＡＮＬはオープン状態のハイレベルとなるように移行する。
【００３８】
以上のように入力端子Ｓの入力信号がハイレベルからロウレベルに変化すると、時刻ｔａ８でＰＭＯＳＦＥＴ１がオン状態に移行して出力端子ＣＡＮＨがハイレベルに移行し、その後時間ΔＴａ１０が経過した時刻ｔａ９になるとＮＭＯＳＦＥＴ２がオフ状態に移行して出力端子ＣＡＮＬがロウレベルに移行する。したがって、出力端子ＣＡＮＨとＣＡＮＬとは、時間ΔＴａ１０の差でオープン状態である同レベルに変化する動作を開始させることができる。これにより、入力信号Ｓがハイレベルからロウレベルに移行する場合においても、従来構成のものよりも、短い時間差で動作させることができる。
【００３９】
上記構成を採用することで、ＮＭＯＳＦＥＴ２の動作開始時刻がＰＭＯＳＦＥＴ１よりも遅い場合に、ＰＭＯＳＦＥＴ１による出力端子ＣＡＮＨへの出力を利用してコンデンサ３により第２プリバッファ回路６による動作を加速させることができる。これにより、ＰＭＯＳＦＥＴ１およびＮＭＯＳＦＥＴ２の動作開始の時間差を少なくして動作させることができ、ＣＡＮバス波形の対称性の崩れを抑制してこれに起因したノイズの発生を抑制することができる。
【００４０】
なお、上記動作においては、コンデンサ４は実質的に動作に関与していないので、予めＰＭＯＳＦＥＴ１が先に動作することがわかっている場合には、コンデンサ４を省略した構成とすることができる。
【００４１】
（ｂ）ＮＭＯＳＦＥＴ２が先に動作する場合
これは、図１の構成の回路において、入力端子Ｓにロウレベルからハイレベルに変化する入力信号（図３（ａ）参照）が与えられると、ＮＭＯＳＦＥＴ２側が先にオン動作を開始する場合である。この場合には、ＰＭＯＳＦＥＴ１とＮＭＯＳＦＥＴ２の閾値電圧やゲート容量などの相違により、インバータ回路７による遅延時間を含めてもＮＭＯＳＦＥＴ２が先に動作を開始する特性を有している場合である。
【００４２】
前述同様に、入力端子Ｓにロウレベルの入力信号Ｓが与えられている状態では、ＰＭＯＳＦＥＴ１およびＮＭＯＳＦＥＴ２は、いずれもオフ状態に保持され、出力端子ＣＡＮＨ、ＣＡＮＬは共にオープン状態で、別電源によって同電位とされ、両者の差の電圧はゼロとなっている。
【００４３】
次に、図３（ａ）に示すように、入力端子Ｓへの入力信号Ｓが時刻ｔｂ０でロウレベルからハイレベルに変化し始めると、第１プリバッファ回路５においては、ＰＭＯＳＦＥＴ５ａ、ＮＭＯＳＦＥＴ５ｂのゲートにこの入力信号Ｓが直接与えられる。また、第２プリバッファ回路６においては、インバータ回路７によって一定時間ΔＴａ１が経過した後の時刻ｔａ１に入力信号Ｓを反転した信号がＰＭＯＳＦＥＴ６ａおよびＮＭＯＳＦＥＴ６ｂのゲートに与えられる。
【００４４】
第１プリバッファ回路５においては、入力信号Ｓが与えられると、ＰＭＯＳＦＥＴ５ａがオフすると共にＮＭＯＳＦＥＴ５ｂがオンし、一定時間ΔＴｂ２が経過後の時刻ｔｂ２で第１プリバッファ回路５の出力端子は、抵抗５ｄおよびＮＭＯＳＦＥＴ５ｂを介してグランドレベルに接続される。図３（ｂ）に示すように、第１プリバッファ回路５の出力端子に接続されるＰＭＯＳＦＥＴ１のゲート電位は、ゲート電荷が放電することでハイレベルの電位から徐々に低下していく。
【００４５】
一方、第２プリバッファ回路６は、図３（ｄ）に示すように、時刻ｔｂ１でインバータ回路７から入力信号Ｓの反転した信号が入力され、一定時間ΔＴｂ３が経過した時点ｔｂ３になるとＮＭＯＳＦＥＴ２のゲートに対して充電動作を開始する。
【００４６】
ここで、ＰＭＯＳＦＥＴ１は、ＮＭＯＳＦＥＴ２に比べて閾値電圧ＶＴ１が大きくあるいはゲート容量が大きい場合でゲートに信号が与えられてから動作するまでの時間が長い場合を想定している。したがって、（ａ）の場合と異なり、ＰＭＯＳＦＥＴ１のゲート電位がソース電位よりも閾値電圧ＶＴ１だけ低下する（ゲート電圧が閾値電圧ＶＴ１に達する）時点が到来する前に、先にＮＭＯＳＦＥＴ２のゲート電圧が閾値電圧ＶＴ２に達してオン動作に移行する。
【００４７】
すなわち、図３（ｄ）に示すように、ＮＭＯＳＦＥＴ２は、時刻ｔｂ３から時間ΔＴｂ４が経過した時点ｔｂ４になると、ゲート電圧が閾値電圧ＶＴ２に達する。これにより、ＮＭＯＳＦＥＴ２はオン状態に移行する動作を開始し、図３（ｅ）に示すように、出力端子ＣＡＮＬがハイレベルからロウレベルに移行する動作が開始する。このとき、出力端子ＣＡＮＬが低下し始めると、図３（ｂ）に示すように、この電圧変化がコンデンサ４を介して出力端子ＣＡＮＨに放電動作を加速するようになる。
【００４８】
これにより、図３（ｂ）に示すように、ＰＭＯＳＦＥＴ１のゲート電位は急速に低下して時刻ｔｂ５でゲート電圧は閾値電圧ＶＴ１に達する。ＰＭＯＳＦＥＴ１の動作としては、時刻ｔｂ２から第１プリバッファ回路５による放電動作だけの場合に比べて放電が加速されているので、時間ΔＴｂ５が経過した時点ｔｂ５でオン状態に移行する。この結果、図３（ｃ）に示すように、出力端子ＣＡＮＨは少ない時間差ΔＴｂ６で直流電源ＶＤの電位に移行する動作を開始することができる。
【００４９】
以上のように入力端子Ｓの入力信号Ｓがロウレベルからハイレベルに変化すると、時刻ｔｂ２でＰＭＯＳＦＥＴ１がオフ状態に移行して閾値電圧ＶＴ１以上変化するまでの間に、先に時刻ｔｂ３でＮＭＯＳＦＥＴ２がオン状態に移行して出力端子ＣＡＮＬが時刻ｔｂ４でロウレベルに移行する。これにより、コンデンサ４を介してＰＭＯＳＦＥＴ１のゲート電荷が急速に放電されてゲート電位が閾値電圧ＶＴ１以上となる。この結果、図３（ｃ）に示すように、出力端子ＣＡＮＬがロウレベルへの移行を開始してから短時間（ΔＴｂ６）で出力端子ＣＡＮＨはハイレベルに移行するようになる。
【００５０】
上記と同様にして、入力端子Ｓの入力信号Ｓがハイレベルからロウレベルに変化する場合にも出力端子ＣＡＮＨとＣＡＮＬの動作時間の差を短くすることができる。すなわち、入力信号Ｓがハイレベルの状態から、時刻ｔｂ６でロウレベルに移行し始めると、時間ΔＴｂ７が経過した時刻ｔｂ７でインバータ回路７の出力が変化して反転した信号が第２プリバッファ回路６に入力される。
【００５１】
第１プリバッファ回路５においては、ハイレベルからロウレベルに変化する信号が与えられると、一定時間ΔＴｂ８が経過する間にＰＭＯＳＦＥＴ５ａがオンすると共にＮＭＯＳＦＥＴ５ｂがオフする。これにより、時刻ｔｂ８で第１プリバッファ回路５の出力端子は、抵抗５ｃおよびＰＭＯＳＦＥＴ６ａを介して直流電源ＶＤに接続される。図３（ｂ）に示すように、第１プリバッファ回路５の出力端子に接続されるＰＭＯＳＦＥＴ１のゲート電位は、ゲート電極への充電が開始されることでロウレベルの電位から徐々に上昇していく。
【００５２】
一方、第２プリバッファ回路６は、図３（ｄ）に示すように、時刻ｔｂ７でインバータ回路７から入力信号Ｓの反転した信号が入力され、一定時間ΔＴｂ９が経過した時点ｔｂ９になるとＮＭＯＳＦＥＴ２のゲートに対して放電動作を開始する。
【００５３】
ここで、ＰＭＯＳＦＥＴ１は、ＮＭＯＳＦＥＴ２に比べて閾値電圧ＶＴ１が大きいかあるいはゲート容量が大きい場合でゲートに信号が与えられてから動作するまでの時間が長い場合を想定している。したがって、（ａ）の場合と異なり、ＰＭＯＳＦＥＴ１のゲート電位が上昇してソース電位よりも閾値電圧ＶＴ１に達する（ゲート電圧が閾値電圧ＶＴ１に達する）時点が到来する前に、先にＮＭＯＳＦＥＴ２のゲート電圧が低下して閾値電圧ＶＴ２に達してオフ動作に移行する。
【００５４】
すなわち、図３（ｄ）に示すように、ＮＭＯＳＦＥＴ２は、時刻ｔｂ９から時間ΔＴｂ１０が経過した時点ｔｂ１０になると、ゲート電圧が閾値電圧ＶＴ２に達する。これにより、ＮＭＯＳＦＥＴ２はオフ状態に移行するべく、出力端子ＣＡＮＬがロウレベルからハイレベルに移行する動作が開始する。このとき、出力端子ＣＡＮＬが上昇し始めると、図３（ｂ）に示すように、この電圧変化がコンデンサ４を介して出力端子ＣＡＮＨの充電動作を加速するようになる。
【００５５】
これにより、図３（ｂ）に示すように、ＰＭＯＳＦＥＴ１のゲート電位は急速に上昇して時刻ｔｂ１１でゲート電圧は閾値電圧ＶＴ１に達する。ＰＭＯＳＦＥＴ１の動作としては、時刻ｔｂ８から第１プリバッファ回路５による放電動作だけの場合に比べて放電が加速されているので、時間ΔＴｂ１１が経過した時点ｔｂ１１でオフ状態に移行する。この結果、図３（ｃ）に示すように、出力端子ＣＡＮＨは少ない時間差ΔＴｂ１２でオープン状態に移行する動作を開始する。
【００５６】
以上のように入力端子Ｓの入力信号Ｓがハイレベルからロウレベルに変化すると、時刻ｔｂ８でＰＭＯＳＦＥＴ１がオン動作に移行してから閾値電圧ＶＴ１以上変化するまでの間に、先にＮＭＯＳＦＥＴ２がオフ動作に移行して出力端子ＣＡＮＬがハイレベルに移行する。これにより、コンデンサ４を介してＰＭＯＳＦＥＴ１のゲート電荷が急速に充電されてゲート電位が閾値電圧ＶＴ１に達する。この結果、図３（ｃ）に示すように、出力端子ＣＡＮＬがハイレベルへの移行を開始してから短時間（ΔＴｂ１１）で出力端子ＣＡＮＨはロウレベルに移行するようになる。
【００５７】
上記構成を採用することで、ＰＭＯＳＦＥＴ１の動作開始時刻がＮＭＯＳＦＥＴ２よりも遅い場合に、ＮＭＯＳＦＥＴ２による出力端子ＣＡＮＬへの出力を利用してコンデンサ４により第１プリバッファ回路５による動作を加速させることができる。これにより、ＰＭＯＳＦＥＴ１およびＮＭＯＳＦＥＴ２の動作開始の時間差を少なくして動作させることができ、ＣＡＮバス波形の対称性の崩れを抑制してこれに起因したノイズの発生を抑制することができる。
【００５８】
なお、上記動作においては、コンデンサ３は実質的に動作に関与していないので、予めＮＭＯＳＦＥＴ２が先に動作することがわかっている場合には、コンデンサ３を省略した構成とすることができる。
【００５９】
このような第１実施形態によれば、ＰＭＯＳＦＥＴ１およびＮＭＯＳＦＥＴ２のいずれか遅く動作する側の第１プリバッファ回路５または第２プリバッファ回路６による動作をコンデンサ３または４により加速させることができる。これにより、遅く動作する側のＰＭＯＳＦＥＴ１もしくはＮＭＯＳＦＥＴ２との時間差を少なくして動作させることができ、ＣＡＮバス波形の対称性の崩れを抑制してこれに起因したノイズの発生を抑制することができる。
【００６０】
また、半導体装置としてパッケージングする前に、ＰＭＯＳＦＥＴ１、ＮＭＯＳＦＥＴ２のうちで先に動作するものがわかっている場合には、有効に機能するコンデンサ３または４を残して、有効に機能していないコンデンサ３または４の配線をトリミング等によって断線することができる。
【００６１】
さらに、ＰＭＯＳＦＥＴ１、ＮＭＯＳＦＥＴ２のうちで先に動作するものがわからない場合には、コンデンサ３および４を共に残した状態でパッケージングをすることで、上記の（ａ）、（ｂ）の場合のいずれの状況が発生する場合でも動作時間の差を短くしてノイズの発生を抑制することができる。
【００６２】
上記実施形態においては、コンデンサ３および４を共に設ける構成としているが、予めＰＭＯＳＦＥＴ１がＮＭＯＳＦＥＴ２よりも先に動作することがわかっている場合には、作りこみの段階で有効に機能するコンデンサ３あるいは４の一方を形成することもできる。
【００６３】
（第２実施形態）
図４は第２実施形態を示すもので、第１実施形態と異なるところは、インバータ回路７を第１プリバッファ回路５の入力側に設ける構成としたところである。この構成の場合でも、ＰＭＯＳＦＥＴ１あるいはＮＭＯＳＦＥＴ２のいずれが先に動作するかに応じて、コンデンサ３あるいは４が有効に動作するので、ＰＭＯＳＦＥＴ１およびＮＭＯＳＦＥＴ２の動作のタイミングずれがある場合でも、その時間差を短縮してノイズの発生を極力低減することができる。
【００６４】
なお、この第２実施形態においても、コンデンサ３、４を設けているので、ＰＭＯＳＦＥＴ１あるいはＮＭＯＳＦＥＴ２のいずれが先に動作する場合にも、動作時間の差を短縮することができ、これによってノイズの発生を極力低減することができる。
【００６５】
また、ＰＭＯＳＦＥＴ１あるいはＮＭＯＳＦＥＴ２のうちの先に動作するものが既知の場合あるいは測定によって判定出来る場合には、コンデンサ３、４のうちの動作時間の短縮に関与しないものの配線をトリミングでカットしておくこともできる。
【００６６】
（第３実施形態）
図５、図６は第３実施形態を示すもので、第１実施形態と異なるところは、ＰＭＯＳＦＥＴ１およびＮＭＯＳＦＥＴ２がいずれもオフ状態にあるときに、オープン状態のドレイン端子に接続される出力端子ＣＡＮＨおよびＣＡＮＬが同電位となるように回路を付加した構成としているところである。
【００６７】
すなわち、図５に示すように、ＰＭＯＳＦＥＴ１のドレインにダイオード８を順方向に接続し、ＮＭＯＳＦＥＴ２のドレインにダイオード９を順方向に接続し、これらの間に基準電圧回路１０を設ける構成としている。基準電圧回路１０は、ＰＭＯＳＦＥＴ１およびＮＭＯＳＦＥＴ２のオフ時に与える基準電圧として、出力端子ＣＡＮＨおよびＣＡＮＬに２．５Ｖの同電位を与えるように構成される。
【００６８】
これにより、ＰＭＯＳＦＥＴ１およびＮＭＯＳＦＥＴ２が共にオフの状態では、基準電圧回路１０の出力電圧によって出力端子ＣＡＮＨおよびＣＡＮＬは共に２．５Ｖに固定される。また、ＰＭＯＳＦＥＴ１およびＮＭＯＳＦＥＴ２が共にオンの状態では、出力端子ＣＡＮＨは直流電源ＶＤを基準とした電圧３．５Ｖとなり、出力端子ＣＡＮＬはグランドレベルを基準とした電圧１．５Ｖになる。これにより、出力端子ＣＡＮＨとＣＡＮＬとの差電圧は２．０Ｖとなり、伝送路を介して２．０Ｖの電位差の出力でＣＡＮ通信を行うことができる。
【００６９】
また、この構成でも、コンデンサ３、４を設ける構成としているので、ＰＭＯＳＦＥＴ１またはＮＭＯＳＦＥＴ２のいずれかが先に動作した場合に、動作が遅い側のゲート電位をコンデンサ３、４によって速く変化するように機能するので、動作時間の差を極力短くしてノイズの発生を低減することができる。
【００７０】
（第４実施形態）
図７、図８は第４実施形態を示すもので、第１実施形態と異なるところは、予め作りこむＰＭＯＳＦＥＴ１、ＮＭＯＳＦＥＴ２のいずれが先に動作するかという特性がわかっていて、遅い動作の速度を加速するコンデンサ３または４を設ける構成としたところである。
【００７１】
すなわち、インバータ回路７の遅延時間があるにもかかわらずＮＭＯＳＦＥＴ２が先に動作する場合には、図７に示すように、ＮＭＯＳＦＥＴ２の出力端子ＣＡＮＬの出力の変化を反映させるコンデンサ４を設ける構成とし、実質的に時間短縮の動作に寄与していないコンデンサ３は省略した構成とする。
【００７２】
一方、ＰＭＯＳＦＥＴ１が先に動作する場合には、図８に示すように、ＰＭＯＳＦＥＴ１の出力端子ＣＡＮＨの出力の変化を反映させるコンデンサ３を設ける構成とし、実質的に時間短縮の動作に寄与していないコンデンサ４は省略した構成とする。
【００７３】
このような第４実施形態においても、第１実施形態と同様の作用効果を得ることができると共に、半導体装置として一体に形成しない構成の場合などで、いずれかのコンデンサ３または４を設ける場合に、実質的に機能するコンデンサを設ける構成とすることでコストの上昇を抑制することができる。
【００７４】
（第５実施形態）
図９は第５実施形態を示すもので、第１実施形態と異なるところは、コンデンサ３、４を設ける経路にスイッチ１２、１３を設ける構成としたところである。これらのスイッチ１２、１３は、内部回路的にオン・オフさせる構成としても良いし、外部からオン・オフさせる構成としても良い。ＰＭＯＳＦＥＴ１とＮＭＯＳＦＥＴ２の動作時間差を低減させるために、コンデンサ３が有効となる場合にはスイッチ１２をオン状態、スイッチ１３をオフ状態とする。また、コンデンサ４が有効となる場合にはスイッチ１２をオフ状態、スイッチ１３をオン状態にする。
【００７５】
このように、スイッチ１２、１３を設ける構成とすることで、コンデンサ３または４のいずれかを有効化することができ、物理的に配線を切断するトリミングと同等の作用効果を得ることができる。また、パッケージングをした後においても、対象とするコンデンサ３、４を選択的に有効化させることができる。
【００７６】
（他の実施形態）
なお、本発明は、上述した一実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
【００７７】
ＣＡＮ通信用の出力回路として説明したが、ＣＡＮ通信用の出力回路以外の二線差動電圧方式の出力回路に適用できる。
容量性素子は、コンデンサ３、４を用いる構成として示したが、この他に、ダイオードなどのｐｎ接合を持つ素子を逆方向に電圧を印加することで容量性素子として用いることができる。また、ＭＯＳＦＥＴなどの絶縁ゲート電極を有する素子のゲート絶縁膜を利用してソースとの間あるいはゲートとドレインとの間を容量性素子として用いることができる。
【００７８】
インバータ回路７は、第１プリバッファ回路５または第２プリバッファ回路６のいずれかの入力段に設ける構成としているが、ＰＭＯＳＦＥＴ１あるいはＮＭＯＳＦＥＴ２について閾値電圧やゲート容量に起因して遅く動作するものが予めわかっている場合に、速く動作する側のプリバッファ回路の入力段に設けることで一対のＰＭＯＳＦＥＴの動作時間差を短くできる。
【００７９】
コンデンサ３、４の配線をトリミングにより切断可能な構成を設けないものにも適用することができる。
第１プリバッファ回路５、第２プリバッファ回路６は、出力段に直列に２個の抵抗を設ける構成としているが、１個の抵抗を出力端子に接続する構成としても良い。
【００８０】
ＰＭＯＳＦＥＴあるいはＮＭＯＳＦＥＴに代えて、導電極性が異なる一対のＩＧＢＴを用いる構成のものにも適用できる。
半導体装置として一体に構成される場合以外に、一部または全部を個別の素子によって構成されるものでも良い。
【符号の説明】
【００８１】
図面中、１はＰＭＯＳＦＥＴ（Ｐチャンネル型ＭＯＳＦＥＴ）、２はＮＭＯＳＦＥＴ（Ｎチャンネル型ＭＯＳＦＥＴ）、３、４はコンデンサ（容量性素子）、５は第１プリバッファ回路、６は第２プリバッファ回路、７はインバータ回路、１０は基準電圧回路、１２、１３はスイッチである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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