(57)【要約】      （修正有）【課題】メモリ容量あるいはスピードに対して製造ばらつきに関係なく最適な駆動能力を有するように内部同期信号およびアドレスデコード信号等を出力するバッファの駆動能力を制御して、ノイズや消費電力を低減する。【解決手段】複数のメモリセルがマトリックス状に配置されたメモリセルアレイの任意のメモリセルの読み出しおよび書き込み動作を行う半導体記憶装置の制御回路であって、前記動作を行う信号を駆動するバッファを有し、該バッファは、出力に複数のトランスミッション回路が並列に挿入されており、該複数のトランスミッション回路に、個別の制御信号が供給される。【選択図】図２
2014222555.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルがマトリックス状に配置されたメモリセルアレイの任意のメモリセルの読み出しおよび書き込み動作を行う半導体記憶装置の制御回路であって、
前記動作を行う信号を駆動するバッファを有し、該バッファは、出力に複数のトランスミッション回路が並列に挿入されており、該複数のトランスミッション回路に、個別の制御信号が供給されることを特徴とする半導体記憶装置の制御回路。
【請求項２】
予め出力データが記憶された不揮発性メモリ回路を備え、
該不揮発性メモリ回路は、前記出力データを前記制御信号として出力することを特徴とする請求項１に記載の半導体記憶装置の制御回路。
【請求項３】
予め設定された電流値によってヒューズの切断の有無が決定されるヒューズ回路を備え、
該ヒューズ回路は、前記ヒューズの切断の有無によって決定される論理レベルを前記制御信号として出力することを特徴とする請求項１に記載の半導体記憶装置の制御回路。
【請求項４】
トランジスタに流れる電流を検出する電流検出回路を備え、
該電流検出回路は、前記電流検出回路による検出結果によって決定される論理レベルを前記制御信号として出力することを特徴とする請求項１に記載の半導体記憶装置の制御回路。
【請求項５】
前記電流検出回路は、電源投入後の一定期間のみ前記電流検出回路を動作させるタイマー回路と、前記電流検出回路により検出されたデータを保持する保持回路と、を備えていることを特徴とする請求項４に記載の半導体記憶装置の制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の制御回路、特に、大きい負荷容量を駆動することが必要なバッファを備えた半導体記憶装置の制御回路に関する。
【背景技術】
【０００２】
従来、同期式ＳＲＡＭでは、そのメモリ容量により駆動する負荷容量が異なるため、バッファのサイズを最適化は、その負荷容量に適したＣＫ（クロック）バッファやアドレスデコーダのバッファを設計する、あるいは対応するメモリ容量の最大負荷容量に合わせて行われていた。また、最大負荷時のドライバを分割し、容量によりチップ製造時のマスクで配線を変更して最適なバッファサイズを実現していた。
【０００３】
例えば、特許文献１においては、２ポートＳＲＡＭにおいて、２つのポートから入力されたアドレスが一致した場合には、補助バッファを活性化させて、バッファのドライブ能力を調整する方法が提案されている。
また、特許文献２においては、動作周波数を検出し、その周波数によってドライブ能力を可変可能なドライバを備えた半導体集積回路が提案されている。
また、ＤＤＲ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ）方式を用いた出力バッファのように、複数のバッファ用トランジスタを用意し、外部信号により、必要なバッファ用トランジスタを選択し、バッファサイズを適宜選択する方法なども知られている。
【０００４】
近年、プロセスの微細化により、トランジスタ特性が高性能となり、信号スピードが高速化している。しかし、ＳＲＡＭは複数のトランジスタで１つのメモリセルを構成しているため、他の半導体記憶装置に比べ開発工数が多い。このため、容量サイズによってバッファの最適化を実施するのは難しく、対応できる容量の最大をターゲットにバッファサイズを設計している。容量に対し過剰なバッファサイズのドライバを用いると、必要とされているメモリスピードには過剰な内部信号の高速化が行われてしまう。これがノイズ元となっていることがある。
【０００５】
さらに、微細化に伴うプロセスばらつきが大きくなってきているため、チップの仕上がりにより、さらに内部信号が過剰なスピードとなり、近傍の信号配線に対してクロストークなどの影響を与えることが問題となっている。
【０００６】
従来の同期式ＳＲＡＭは、例えば、メモリアレイと、プリチャージ回路、読み出し／書込み回路、入出力回路、制御回路、ＰＯＲＴＡ−アドレスバッファ、行デコーダ、および列デコーダ等の周辺回路とを備える。
【０００７】
外部同期クロック信号（ＣＫ）として“Ｈ”（または“Ｌ”）が入力されると、指定アドレスにアクセスを行い、読み出しあるいは書き込み動作を行う。すなわち、外部同期クロック信号（ＣＫ）により内部同期信号が動作を行い、その信号に伴い、アドレスにより指定されたワードラインを駆動したり、読み出し用のセンスアンプや書き込み用の回路の動作を行う。このように、内部同期信号は、周辺回路の、アドレスのラッチ信号（ＡＤＬ）、センスイネーブル信号（ＳＥＮ）、書き込み信号（ＷＥＮ）、デコーダ信号（ＤＥＮ）、プリチャージイネーブル信号（ＰＥ）、プリチャージイネーブルバー信号（ＰＥＢ）等の基準信号となる。
【０００８】
内部同期信号は、ＳＲＡＭ全体に信号線を有しており、大きな配線容量が必要である。この大容量配線を駆動するために、内部同期信号を出力する回路は大きな駆動能力を持ったバッファで構成されている。各信号にバッファを分割しても、各バッファがそれぞれ大きなドライブの力を必要とする。
【０００９】
また、アドレスデコード信号（ＡＤＥＣ）も同様に、ワードラインを指定するために、デコード回路への大きな容量を持つ配線を駆動するための大きなバッファで構成されている。また、大きなメモリ容量である場合、その配線容量、駆動する次段の素子容量など、駆動すべき容量は大きくなっている。すなわち、負担するエリアが広い場合は、その配線容量やデコード先の次段回路をドライブするために大きなバッファサイズが必要となる。
このバッファサイズが不足すると、重い負荷容量をドライブするのに時間がかかってしまうためメモリ自身のスピードが遅くなる。また、場合によっては他の信号とのタイミングで誤動作を起こす。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記のように、従来、メモリ容量に従ってバッファを最適化していたが、同一チップに多種類の容量のメモリを搭載する場合は、個別にバッファの能力を最適化すると設計工数が多大になる。このため、現状では共通のバッファ回路によって駆動する構成としている。
また、チップ面積を可能な限り小さくするためには、配線間隔も大きくとることはできない。よって、クロストークなどのノイズや、大きなバッファを駆動するための電流消費による、電源ノイズなどが懸念される。
【００１１】
また、上記のように、プロセスの微細化により、トランジスタ特性が向上し、信号の立ち上がりや立下りの傾きが急峻となっており、これがノイズを増長する原因ともなっている。さらに微細化を伴うプロセスのばらつきにより、トランジスタの性能の振れが大きく、もっとも性能が悪くなった場合を想定してトランジスタサイズが設定される。このため、トランジスタ特性がプロセスばらつきにより良い方向に振れた場合は、過大なバッファサイズでの駆動となってしまう。
【００１２】
以上のように、駆動すべき配線容量や次段の容量などにより、大きなバッファサイズが必要な半導体記憶装置においては、メモリ容量に最適な駆動能力、また、その必要とされるスピードに最適な駆動能力を実現し、プロセス変動にも対応し、ノイズによる誤動作や性能劣化を防ぎ、安定した動作を行うことが求められる。
本発明は、上記事情に鑑みてなされたものであり、メモリ容量あるいはスピードに対して製造ばらつきに関係なく最適な駆動能力を有するようにバッファサイズを制御し、ノイズ、および消費電力が低減された半導体記憶装置の制御回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の半導体記憶装置の制御回路は、上記課題を解決し目的を達成するために、複数のメモリセルがマトリックス状に配置されたメモリセルアレイの任意のメモリセルの読み出しおよび書き込み動作を行う半導体記憶装置の制御回路であって、前記動作を行う信号を駆動するバッファを有し、該バッファは、出力に複数のトランスミッション回路が並列に挿入されており、該複数のトランスミッション回路に、個別の制御信号が供給されることを特徴とするものである。
【発明の効果】
【００１４】
本発明の半導体記憶装置の制御回路によれば、バッファの出力にトランスミッション回路を並列に挿入し、該トランスミッション回路に制御信号を供給してトランスミッション回路の駆動個数を制御することにより、バッファの能力を変更することができるので、過剰な駆動力によるノイズ、および消費電力を低減することができる。
また、プロセスばらつきによってトランジスタの能力にばらつきが生じた場合であっても、チップ製造後に収集したデータによってバッファの駆動能力を最適化することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の半導体記憶装置の制御回路の一例を備えた同期式の１ポートＳＲＡＭの回路配置を示すブロック図である。
【図２】制御回路における外部クロック信号（ＣＫ）に関連する部分を示す回路図である。
【図３】本発明の半導体記憶装置の制御回路におけるバッファの一例を示す回路図である。
【図４】不揮発性メモリ回路からの信号と通常のチップイネーブル信号とからトランスミッション回路を制御するための制御イネーブル信号を生成する部分を示す回路図である。
【図５】ヒューズ回路からの信号と通常のチップイネーブル信号とからトランスミッション回路を制御するための制御イネーブル信号生成する部分を示す回路図である。
【図６】図５に示すヒューズ回路の一例を示す回路図である。
【図７】電流検出回路からの信号と通常のチップイネーブル信号とからトランスミッション回路を制御するための制御イネーブル信号を生成する部分を示す回路図である。
【図８】図７に示す電流検出回路の一例を示す回路図である。
【図９】図７に示す電流検出回路に、タイマー回路および保持回路を備えた場合の例を示す回路図である。
【図１０】電流検出回路の他の例を示す回路図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して、本発明の実施形態を説明する。
【００１７】
（第１の実施形態）
本発明の第１の実施形態について説明する。
図１に、本発明の半導体記憶装置の制御回路の一例を備えた同期式の１ポートＳＲＡＭの回路配置のブロック図を示す。本実施形態の半導体記憶装置の制御回路は、予め出力データが記憶された不揮発性メモリ回路を備えており、該不揮発性メモリ回路から制御信号が供給される。図２に制御回路１８０のクロックに関連する部分の回路図を示す。図３に、本実施形態の半導体記憶装置の制御回路おけるバッファの一例の回路図を示す。
【００１８】
本実施形態の同期式ＳＲＡＭは、図１に示すように、メモリセルがマトリックス状に配置されたメモリセルアレイ１１０と、プリチャージ回路１５０、読み出し／書込み回路１６０、入出力回路１７０、制御回路１８０、ＰＯＲＴＡ−アドレスバッファ１２０Ａ、行デコーダ１３０Ａ、および列デコーダ１４０Ａとを備える。
制御回路１８０は、外部同期クロック信号（ＣＫ）およびアドレス情報により、メモリセルアレイ１１０の任意のメモリセルの読み出しおよび書き込み動作を行う信号を出力する。
【００１９】
制御回路１８０のクロックに関連する部分のバッファは、図２に示すように、外部同期クロック信号（ＣＫ）として“Ｈ”（または“Ｌ”）が入力されると内部同期信号が動作する。内部同期信号は、アドレスのラッチ信号（ＡＤＬ）、センスイネーブル信号（ＳＥＮ）、ライトイネーブル信号（ＷＥＮ）、デコードイネーブル信号（ＤＥＮ）、プリチャージイネーブル信号（ＰＥ）、プリチャージイネーブルバー信号（ＰＥＢ）等の基準信号となる。
【００２０】
アドレスのラッチ信号（ＡＤＬ）はＰＯＲＴＡ−アドレスバッファ１２０Ａを駆動する。デコード信号（ＤＥＮ）は行デコーダ１３０Ａおよび列デコーダ１４０Ａを駆動し、読み出しおよび書き込み動作を行うメモリセルを選択する。プリチャージイネーブル信号（ＰＥ）、プリチャージイネーブルバー（ＰＥＢ）はプリチャージ回路１５０を駆動する。プリチャージ回路１５０は、読出し動作に先立ってメモリセルの一対のビット線を所定のレベルに充電する。センスイネーブル信号（ＳＥ）、ライトイネーブル信号（ＷＥＮ）は、読み出し／書き込み回路１６０を駆動する。
【００２１】
上記各内部同期信号を駆動するバッファ１０は、図３に示すように、バッファ１０の出力に、４つのトランスミッション回路（１１ａ、１１ｂ、１１ｃ、１１ｄ）が並列に挿入されたものである。図３においては、各内部同期信号を、総称してsignalと記載している。トランスミッション回路（１１ａ〜１１ｄ）には、それぞれ個別の制御信号（ＤＥ０、ＤＥ１、ＤＥ２、ＤＥ３）が供給される。
トランスミッション回路（１１ａ〜１１ｄ）は、図３に示すように、ＰｃｈトランジスタとＮｃｈトランジスタとからなり、Ｐｃｈトランジスタのゲートには、インバータにより制御信号の反転信号が入力され、Ｎｃｈトランジスタのゲートには、制御信号がそのままのレベルで入力される。
【００２２】
次に、トランスミッション回路に供給される制御信号について説明する。
図４に、不揮発性メモリ回路２１からの信号と通常のチップイネーブル信号とからトランスミッション回路を制御するための制御イネーブル信号（制御信号）を生成する部分の回路図を示す。
【００２３】
不揮発性メモリ回路２１は、半導体記憶装置の内部あるいは外部に配置されている。そして、不揮発性メモリ回路２１には、ＳＲＡＭチップの製造後のテスト結果より、必要な制御信号の情報が記憶されている。図４に示すように、不揮発メモリ回路２１からのデータ（ＤＯ０〜ＤＯ３）と通常のイネーブル信号（ＣＥ）とから最終的な制御イネーブル信号（（ＤＥ０〜ＤＥ３）が生成される。
【００２４】
生成された制御イネーブル信号（ＤＥ０〜ＤＥ３）を、図３に示す、トランスミッション回路（１１ａ〜１１ｄ）にそれぞれ入力し、各トランスミッション回路（１１ａ〜１１ｄ）からの出力をショートさせる。すなわち、各トランスミッション回路（１１ａ〜１１ｄ）を個別の制御イネーブル信号（ＤＥ０〜ＤＥ３）により制御し、４つのトランスミッション回路（１１ａ〜１１ｄ）を経由することで、バッファ１０の能力を調整する。
【００２５】
例えば、不揮発性メモリ回路２１の１つの出力端子ＤＯ０から“１”が出力され、その他の出力端子（ＤＯ１〜ＤＯ３）から“０”を出力された場合、ＤＯ０からの“１”が入力されたＮＡＮＤ回路のみが“０”を出力し、インバータにより反転され、制御イネーブル信号ＤＥ０として“１”が出力される。その他の制御イネーブル信号（ＤＥ１〜ＤＥ３）は“０”が出力される。そうすると、４つトランスミッション回路（１１ａ〜１１ｄ）のうち、１１ａのみがＯＮになり、トランスミッション回路が１つの抵抗となりバッファの能力を弱めることができる。
【００２６】
また、不揮発性メモリ回路２１の全ての出力端子（ＤＯ０〜ＤＯ３）から“１”が出力されると、制御イネーブル信号（ＤＥ０〜ＤＥ３）は全て“１”が出力される。そうすると、図３に示す４つのトランスミッション回路（１１ａ〜１１ｄ）の全てがＯＮになる。これにより、４つのトランスミッション回路の抵抗が並列接続された状態となり、トランスミッション回路の１つがＯＮになった場合と比べて抵抗成分が低くなるので、バッファの本来のドライブ能力が向上する。
このように、トランスミッション回路（１１ａ〜１１ｄ）をＯＮする個数を変更することにより、プロセスに対応した抵抗値を設定することができる。また、各トランスミッション回路（１１ａ〜１１ｄ）のサイズを異なるようにしておけば、その抵抗値の設定バリエーションも広がる。
【００２７】
また、メモリ容量が異なるメモリセルを有するＳＲＡＭであっても、同一の制御回路を用いて、対応することが可能である。
さらに、チップ製造後、プロセスの変動によりトランジスタ能力にばらつきが出た場合でも、ウエハテストなどでデータを収集し、そのデータを不揮発性メモリ回路に記憶させておいて、このデータから並列に挿入されたトランスミッション回路の制御数をコントロールする。これにより、バッファ出力の最適化をすることができ、不要なノイズや電力消費を軽減することができる。
また、バッファを分割した場合でも、各バッファに対して同様にトランスミッション回路を複数並列に設けても良い。
また、さらに各トランスミッション回路（１１ａ〜１１ｄ）に別途抵抗素子を設けて抵抗値を調節しても良い。
【００２８】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
本発明の第２の実施形態の半導体記憶装置の制御回路の一例を備えたＳＲＡＭの回路配置は、上記第１の実施形態のＳＲＡＭの回路配置と同様であり、同要素については説明を省略する。本実施形態の制御回路は、予め設定された電流値によってヒューズの切断の有無が決定されるヒューズ回路を備え、該ヒューズ回路から、前記ヒューズの切断の有無によって決定される論理レベルが制御信号として供給される点が、上記第１の実施形態と異なる。図５に、ヒューズ回路からの信号と通常のチップイネーブル信号とからトランスミッション回路を制御するための制御イネーブル信号を生成する部分の回路図を示す。
【００２９】
プロセスのばらつきなどにより、過剰なドライブ能力が発生する場合、ウエハテストなどによりトランジスタの電流値を測定し、その値から、ヒューズ回路３１のＦＵＳＥ（ヒューズ）セルに“１”または“０”を設定する。そして、トランスミッション回路（１１ａ〜１１ｄ）の制御を行うか否かを示すヒューズ信号（ＦＯＵＴ０〜ＦＯＵＴ３）を出力する。
図５に示すように、ヒューズ回路から出力されるＦＵＳＥ信号（ＦＯＵＴ０〜ＦＯＵＴ３）信号と通常のチップイネーブル信号（ＣＥ）とから制御イネーブル信号（ＤＥ０〜ＤＥ３）が生成される。この制御イネーブル信号がトランスミッション回路の制御信号として供給され、バッファの能力が調整される。
なお、各トランスミッション回路に別途抵抗素子を設けて抵抗値をさらに調整しても良い。
【００３０】
図６に、ヒューズ回路３１内のＦＵＳＥセルの一例を示す。
図６に示すように、ヒューズ（ＦＵ２１）の切断の有無により、読み出し信号ＲＦＣＫを受けて出力ＦＯＵＴに“１”または“０”が出力される。ヒューズ回路３１の出力（ＦＯＵＴ０〜ＦＯＵＴ３）の内容は、次のように設定される。
プロセスのばらつきなどによりＮｃｈトランジスタ（Ｔｒ２２）が相対的に電流をよく流す方向に振れて製造された場合、例えばウエハテストを利用して、Ｎｃｈトランジスタ（Ｔｒ２２）に流れる電流値の状況を測定する。その測定値に基づいて“１”または０が出力されるように設定する。
つまりＮｃｈトランジスタに上記測定値を超える電流が流れる場合には、ヒューズ（ＦＵ２１）が切断されるように設定すれば、ＦＵＳＥ信号（ＦＯＵＴ）に“１”が出力される。
【００３１】
このようなヒューズ回路３１を設けることにより、ＳＲＡＭのアクセストランジスタの性能が良い方向で製造されたものである場合、Ｎｃｈトランジスタ（Ｔｒ２２）の電流値が上記測定値に達するとヒューズ回路３１が“１”を設定し、これに基づいて、信号（ＦＯＵＴ０〜ＦＯＵＴ３）に“１”を出力することになる。
【００３２】
一方、アクセストランジスタの性能が悪い方向で製造されたものである場合、ＳＲＡＭを構成するＮｃｈトランジスタの電流値が上記測定値に達することはない。そうすると、ヒューズ回路３１は“０”の設定のままであり信号（ＦＯＵＴ０〜ＦＯＵＴ３）には“０”が出力される。
このように、製造ばらつきにより、ＳＲＡＭセルを構成するトランジスタの性能にばらつきが生じた場合であっても、バッファの駆動能力を制御することができる。よって、過剰なバッファサイズでの駆動が発生しないため、ノイズの低減、および消費電力の低減を実現することができる。
【００３３】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
本発明の第３の実施形態の半導体記憶装置の制御回路の一例を備えたＳＲＡＭの回路配置は、図１に示す第１の実施形態のＳＲＡＭの回路配置と同様であり、同要素については説明を省略する。本実施形態の半導体記憶装置の制御回路は、トランジスタに流れる電流を検出する電流検出回路を備え、該電流検出回路から、電流検出回路の検出結果によって決定される論理レベルが制御信号として供給される点が、上記第１の実施形態と異なる。
図７に検出回路からの信号と通常のチップイネーブル信号とからトランスミッション回路を制御するための制御イネーブル信号を生成する部分の回路図を示す。
【００３４】
トランジスタの電流を検出する電流検出回路４１を、半導体記憶装置の内部または外部に配置し、チップに電源が投入されている間、検出を行う。電流検出回路４１の出力信号（ＩＯＵＴ１〜ＩＯＵＴ３）と、通常のイネーブル信号（ＣＥ）とから、制御イネーブル信号(ＤＥ０〜ＤＥ３)が生成される。この制御イネーブル信号(ＤＥ０〜ＤＥ３)がバッファのトランスミッション回路に入力され、トランスミッション回路の制御数をコントロールすることにより、バッファの能力を最適化する。これにより、不要なノイズや電力消費を軽減することができる。
【００３５】
図８に電流検出回路の一例の回路図を示す。
図８に示すように、抵抗６１およびＮｃｈトランジスタ６２を電源・ＧＮＤ間に直列に接続し、Ｎｃｈトランジスタ６２の抵抗値（すなわち、電流の流れやすさ）により、ノードＮの電圧値が決定される。ノードＮには、論理閾値の異なるインバータ（ＩＮＶ０〜ＩＮＶ４）が接続される。ノードＮの電圧値により、論理閾値を超えるか超えないかにより、出力（ＩＯＵＴ０〜ＩＯＵＴ３）に信号が伝搬される。この信号を利用して、Ｎｃｈトランジスタ６２のドライブ能力を設定する。
ドライブ能力に応じてトランスミッション回路の制御数をコントロールすることにより、バッファの最適化をすることができる、これにより、不要なノイズや電力消費を軽減することができる。
図８に示す回路においては、Ｎｃｈトランジスタ６２を用いたが、Ｎｃｈトランジスタ６２の代わりにＰｃｈトランジスタとして、抵抗およびＰｃｈトランジスタを電源・ＧＮＤ間に直列に接続して、Ｐｃｈトランジスタのドライブ能力を設定することも可能である。
【００３６】
（第４の実施形態）
次に、本発明の第４の実施形態の半導体記憶装置の制御回路について説明する。
本実施形態の半導体記憶装置の制御回路は、上記第３の実施形態の半導体記憶装置の制御回路とは異なる電流検出回路を備えたものである。
【００３７】
前述したように、図７に示す電流検出回路４１は、電源が導入されている間、所定のトランジスタに流れる電流を検出して、所定の箇所での電圧比（抵抗比）により出力が決定される。従って、電流検出回路での電流は、電流検出回路がイネーブルになっている間はずっと流れ続ける。このため消費電流が大きくなるという問題がある。
そこで、本実施形態では、タイマー回路および保持回路を付加した電流検出回路を備えた制御回路について説明する。
【００３８】
本実施形態の半導体記憶装置の制御回路であるＳＲＡＭの回路配置は、図１に示す第１の実施形態に係るＳＲＡＭの回路配置と同様であり、同要素については説明を省略する。図９に、検出回路からの信号と通常のチップイネーブル信号とからトランスミッション回路を制御するための制御イネーブル信号を生成する部分であって、タイマー回路５２および保持回路５３を備えた回路図を示す。
【００３９】
電流検出回路５１に電源投入後、タイマー回路５２により計測される一定期間のみ電流検出回路５１を動作させ、その検出結果を保持回路５３で保持する。チップに電源を投入後、タイマー回路５２により電流検出回路が非活性化されるときに、電流に応じた出力を保持する保持回路５３によりデータを保持する。その保持された出力信号と、通常のセンスイネーブル信号（ＣＥ）とから、最終的なセンスアンプのイネーブル信号（ＤＥ０〜ＤＥ３）が生成される。
この生成されたセンスアップのイネーブル信号（ＤＥ０〜ＤＥ３）が、トランスミッション回路の制御信号として入力される。
【００４０】
図１０に、電流検出回路の一例を示す。
図１０は、図９に示される電流検出回路部の回路例の図である。図８に示される電流検出回路と略同様の回路構成であるが、Ｎｃｈトランジスタ７２のゲートにはＴＥＮ信号が入力されている。つまり、電源投入時に、タイムイネーブル信号（ＴＥＮ信号、電源でも良い）に”Ｈ”を入力されることにより、タイマー回路５２による遅延時間のみＴＥＮ信号に”Ｈ“が入力され、それにより電流検出回路５１がＯＮとなり、一定時間後にＯＦＦとなる。このＯＦＦとなるときに、保持回路（ラッチ）５３にて、データが保持されることとなる。電流検出回路５１がＯＦＦになることにより、電流検出回路５１には電流が流れなくなる為、無駄な電流は消費しなくなる。また、電流検出回路５１での電流も遮断することが可能となる。
【００４１】
上記４つの実施形態では、バッファの出力にトランスミッション回路を４つ並列に挿入し、各トランスミッション回路のゲートに制御信号をそれぞれ入力したものについて示しているが、並列数は任意の数を選択することができる。
また、上記４つの実施形態では、同期式の１ポートＳＲＡＭを例として説明したが、本発明は、マルチポートＳＲＡＭにも適用できることは明らかである。
また、同期式に限られず、大きな容量を駆動するバッファを有する半導体記憶装置にも用いることができる。
【符号の説明】
【００４２】
１０  バッファ
１１a、１１ｂ、１１ｃ、１１ｄ  トランスミッション回路
２１  不揮発性メモリ回路
３１  ヒューズ回路
４１  電流検出回路
５１  電流検出回路
５２  タイマー回路
５３  保持回路
６１、７１  抵抗
６２、７２  Ｎｃｈトランジスタ
１１０  メモリセルアレイ
１８０  制御回路
【先行技術文献】
【特許文献】
【００４３】
【特許文献１】特許第４４０８３６６号公報
【特許文献２】特開２００２−２９７２６０号公報
【図７】
2014222555.tif 000003
【図１】
2014222555.tif 000004
【図２】
2014222555.tif 000005
【図３】
2014222555.tif 000006
【図４】
2014222555.tif 000007
【図５】
2014222555.tif 000008
【図６】
2014222555.tif 000009
【図８】
2014222555.tif 000010
【図９】
2014222555.tif 000011
【図１０】
2014222555.tif 000012