(57)【要約】【課題】フローティングゲートの表面積を増やすことができ、アクティブ領域の幅に依らずに不揮発性メモリセルのカップリング比を改善できる半導体装置およびその製造方法を提供すること。【解決手段】不揮発性メモリセル２０を半導体基板２上に選択的に備える半導体装置１において、半導体基板２に形成されたトレンチ１０に半導体基板２の表面よりも上方に突出する突出部１３を有し、半導体基板２のメモリセル領域３にアクティブ領域６を区画する素子分離部５と、アクティブ領域６に配置され、素子分離部５にオーバーラップした部分２６ａを選択的に有するフローティングゲート２６とを形成し、フローティングゲート２６を、オーバーラップ部分２６ａに対して窪んだ形状に形成する。【選択図】図４
2014183228.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリセルを半導体基板上に選択的に備える半導体装置であって、
前記半導体基板に形成されたトレンチに前記半導体基板の表面よりも上方に突出するように埋め込まれ、前記半導体基板の前記不揮発性メモリセル用の領域にアクティブ領域を区画する素子分離部と、
前記アクティブ領域に配置され、前記素子分離部にオーバーラップした部分を選択的に有するフローティングゲートとを含み、
前記フローティングゲートは、前記オーバーラップ部分に対して窪んだ形状を有している、半導体装置。
【請求項２】
前記アクティブ領域は、前記素子分離部を挟んで隣り合うように複数形成されており、
互いに隣り合う前記アクティブ領域上のフローティングゲートは、その端部が共通の前記素子分離部にオーバーラップしている、請求項１に記載の半導体装置。
【請求項３】
前記フローティングゲートは、その両側に配置された前記素子分離部の両方に前記端部がオーバーラップしており、当該両端部で挟まれた中央部分に凹面が形成されている、請求項２に記載の半導体装置。
【請求項４】
前記素子分離部の前記半導体基板の前記表面よりも上方に突出した部分は、前記半導体基板の前記表面に対して垂直な側面を有している、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記素子分離部は、前記トレンチが絶縁材料で埋め戻されたＳＴＩ（Shallow Trench Isolation）構造を含む、請求項１〜４のいずれか一項に記載の導体装置。
【請求項６】
前記アクティブ領域の幅が０．１３μｍ以上である、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記半導体装置は、前記半導体基板の前記不揮発性メモリセル用の領域外に形成された他の半導体素子をさらに備え、
前記素子分離部は、前記他の半導体素子用の領域にさらにアクティブ領域を区画している、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記他の半導体素子用の領域の前記素子分離部の突出量は、前記不揮発性メモリセル用の前記素子分離部の突出量に比べて小さい、請求項７に記載の半導体装置。
【請求項９】
前記他の半導体素子がＣＭＯＳトランジスタを含む、請求項７または８に記載の半導体装置。
【請求項１０】
不揮発性メモリセルを半導体基板上に選択的に備える半導体装置の製造方法であって、
前記半導体基板の前記不揮発性メモリセル用の領域にアクティブ領域を区画するように、前記半導体基板にトレンチを形成する工程と、
前記トレンチに、前記半導体基板の表面よりも上方に突出するように素子分離部を埋め込む工程と、
前記素子分離部に選択的にオーバーラップするように、前記アクティブ領域にフローティングゲートを形成する工程とを含む、半導体装置の製造方法。
【請求項１１】
前記素子分離部を埋め込む工程は、
前記トレンチを選択的に露出させる開口を有する犠牲膜を前記半導体基板の前記表面に形成する工程と、
前記素子分離部の材料を、前記トレンチから前記犠牲膜の前記開口にまで埋め込む工程と、
前記素子分離部の埋め込み後、前記犠牲膜を除去することによって、前記開口に埋め込まれていた前記素子分離部の一部を前記半導体基板の前記表面に対する突出部分として残存させる工程とを含む、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記犠牲膜は、前記トレンチの形成に先立って形成され、
前記トレンチを形成する工程は、前記犠牲膜の前記開口からのエッチングによって前記トレンチを形成する工程を含む、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記犠牲膜は、前記素子分離部に対してエッチング選択比を有する材料からなる、請求項１１または１２に記載の半導体装置の製造方法。
【請求項１４】
前記素子分離部が酸化シリコンからなり、前記犠牲膜が窒化シリコンからなる、請求項１１〜１３のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリセルを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
特許文献１は、ロジック回路が混載された、コントロールゲートおよびフローティングゲートを有する不揮発性メモリ型の半導体装置を開示している。当該半導体装置は、ＬＯＣＯＳ法などによってフィールド酸化膜の分離領域が複数形成されている。各分離領域の間の一素子形成領域にメモリセルと、そのメモリセル用のセレクトトランジスタとが形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−２８３６４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
フローティングゲート型の不揮発性メモリの書き込み速度および消去速度を改善する方法として、アクティブ領域の幅を小さくする方法や、フローティングゲートの表面積を大きくしてカップリング比を改善する方法がある。しかしながら、アクティブ領域の幅は、設計時のデザインルールによって大きさが制約されるため、カップリング比の改善が望まれる。
【０００５】
本発明の目的は、フローティングゲートの表面積を増やすことができ、アクティブ領域の幅に依らずに不揮発性メモリセルのカップリング比を改善できる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上記目的を達成するための請求項１記載の発明は、不揮発性メモリセルを半導体基板上に選択的に備える半導体装置であって、前記半導体基板に形成されたトレンチに前記半導体基板の表面よりも上方に突出するように埋め込まれ、前記半導体基板の前記不揮発性メモリセル用の領域にアクティブ領域を区画する素子分離部と、前記アクティブ領域に配置され、前記素子分離部にオーバーラップした部分を選択的に有するフローティングゲートとを含み、前記フローティングゲートは、前記オーバーラップ部分に対して窪んだ形状を有している、半導体装置である。
【０００７】
この構成によれば、素子分離部は半導体基板の表面よりも上方に突出するように埋め込まれており、フローティングゲートは当該素子分離部にオーバーラップするように形成される。これにより、フローティングゲートは、当該オーバーラップした部分に対して窪んだ形状に形成されるので、窪みを有さないフローティングゲートよりも大きな表面積を有することになる。その結果、フローティングゲートのカップリング比が向上し、半導体装置の書き込み速度および消去速度の特性を向上させることができる。
【０００８】
また、請求項２記載の発明は、前記アクティブ領域は、前記素子分離部を挟んで隣り合うように複数形成されており、互いに隣り合う前記アクティブ領域上のフローティングゲートは、その端部が共通の前記素子分離部にオーバーラップしている、請求項１に記載の半導体装置である。
この構成では、複数のフローティングゲートにおいて請求項１の発明に関して述べた効果と同様の効果を奏することができる。また、複数のフローティングゲートで素子分離部を共有するので、メモリセルを微細化することもできる。
【０００９】
また、請求項３記載の発明は、前記フローティングゲートは、その両側に配置された前記素子分離部の両方に前記端部がオーバーラップしており、当該両端部で挟まれた中央部分に凹面が形成されている、請求項２に記載の半導体装置である。
また、請求項４記載の発明のように、前記素子分離部の前記半導体基板の前記表面よりも上方に突出した部分は、前記半導体基板の前記表面に対して垂直な側面を有していてもよいし、請求項５記載の発明のように、前記素子分離部は、前記トレンチが絶縁材料で埋め戻されたＳＴＩ（Shallow Trench Isolation）構造を含んでいてもよい。
【００１０】
これらの構成のように、種々の素子分離部を形成することによっても、請求項１の発明に関して述べた効果と同様の効果を奏することができる。
また、請求項６記載の発明は、前記アクティブ領域の幅が０．１３μｍ以上である、請求項１〜５のいずれか一項に記載の半導体装置である。
この構成では、フローティングゲートの表面積を確保しつつ、アクティブ領域の幅を狭めることができる。その結果、半導体装置を微細化しつつ、半導体装置の書き込み／消去の特性を向上させることができる。
【００１１】
また、請求項７記載の発明のように、前記半導体装置は、前記半導体基板の前記不揮発性メモリセル用の領域外に形成された他の半導体素子をさらに備え、前記素子分離部は、前記他の半導体素子用の領域にさらにアクティブ領域を区画していてもよい。また、請求項８記載の発明のように、前記他の半導体素子用の領域の前記素子分離部の突出量は、前記不揮発性メモリセル用の前記素子分離部の突出量に比べて小さくてもよい。また、請求項９記載の発明のように、前記他の半導体素子がＣＭＯＳトランジスタを含んでいてもよい。
【００１２】
また、請求項１０記載の発明は、不揮発性メモリセルを半導体基板上に選択的に備える半導体装置の製造方法であって、前記半導体基板の前記不揮発性メモリセル用の領域にアクティブ領域を区画するように、前記半導体基板にトレンチを形成する工程と、前記トレンチに、前記半導体基板の表面よりも上方に突出するように素子分離部を埋め込む工程と、前記素子分離部に選択的にオーバーラップするように、前記アクティブ領域にフローティングゲートを形成する工程とを含む、半導体装置の製造方法である。
【００１３】
この構成では、請求項１の発明に関して述べた効果と同様な効果を奏する半導体装置を製造することができる。
また、請求項１１記載の発明は、前記素子分離部を埋め込む工程は、前記トレンチを選択的に露出させる開口を有する犠牲膜を前記半導体基板の前記表面に形成する工程と、前記素子分離部の材料を、前記トレンチから前記犠牲膜の前記開口にまで埋め込む工程と、前記素子分離部の埋め込み後、前記犠牲膜を除去することによって、前記開口に埋め込まれていた前記素子分離部の一部を前記半導体基板の前記表面に対する突出部分として残存させる工程とを含む、請求項１０に記載の半導体装置の製造方法である。
【００１４】
この構成では、半導体基板の表面に対して突出する部分を有する素子分離部を、簡単に形成することができる。
また、請求項１２記載の発明は、前記犠牲膜は、前記トレンチの形成に先立って形成され、前記トレンチを形成する工程は、前記犠牲膜の前記開口からのエッチングによって前記トレンチを形成する工程を含む、請求項１１に記載の半導体装置の製造方法である。
【００１５】
この構成では、トレンチの形成工程および素子分離部の材料の埋め込み工程において共通の犠牲膜を利用できるので、製造工程の簡略化および低コスト化を達成できる。
また、請求項１３記載の発明のように、前記犠牲膜は、前記素子分離部に対してエッチング選択比を有する材料からなっていてもよく、また、請求項１４記載の発明のように、前記素子分離部が酸化シリコンからなり、前記犠牲膜が窒化シリコンからなっていてもよい。
【００１６】
これらの構成では、犠牲膜をエッチングして除去する際に、素子分離部の突出部分が犠牲膜と共にエッチングされることを抑制できる。これにより、犠牲膜の除去後に、当該突出部分を確実に残すことができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、本発明の一実施形態に係る半導体装置の平面図である。
【図２】図２は、図１（ａ）における各切断面線から見た断面図である。
【図３】図３は、図１（ｂ）における各切断面線から見た断面図である。
【図４】図４は、カップリング比を説明するための前記半導体装置の断面図である。
【図５】図５は、前記半導体装置の製造工程の一例を説明するための断面図である。
【図６】図６は、前記半導体装置の製造工程の一例を説明するための断面図である。
【図７】図７は、図５の次の製造工程を示す図である。
【図８】図８は、図６の次の製造工程を示す図である。
【図９】図９は、図７の次の製造工程を示す図である。
【図１０】図１０は、図８の次の製造工程を示す図である。
【図１１】図１１は、図９の次の製造工程を示す図である。
【図１２】図１２は、図１０の次の製造工程を示す図である。
【図１３】図１３は、図１１の次の製造工程を示す図である。
【図１４】図１４は、図１２の次の製造工程を示す図である。
【図１５】図１５は、図１３の次の製造工程を示す図である。
【図１６】図１６は、図１４の次の製造工程を示す図である。
【図１７】図１７は、図１５の次の製造工程を示す図である。
【図１８】図１８は、図１６の次の製造工程を示す図である。
【図１９】図１９は、図１７の次の製造工程を示す図である。
【図２０】図２０は、図１８の次の製造工程を示す図である。
【図２１】図２１は、図１９の次の製造工程を示す図である。
【図２２】図２２は、図２０の次の製造工程を示す図である。
【図２３】図２３は、図２１の次の製造工程を示す図である。
【図２４】図２４は、図２２の次の製造工程を示す図である。
【図２５】図２５は、図２３の次の製造工程を示す図である。
【図２６】図２６は、図２４の次の製造工程を示す図である。
【図２７】図２７は、図２５の次の製造工程を示す図である。
【図２８】図２８は、図２６の次の製造工程を示す図である。
【図２９】図２９は、図２７の次の製造工程を示す図である。
【図３０】図３０は、図２８の次の製造工程を示す図である。
【図３１】図３１は、図２９の次の製造工程を示す図である。
【図３２】図３２は、図３０の次の製造工程を示す図である。
【図３３】図３３は、図３１の次の製造工程を示す図である。
【図３４】図３４は、図３２の次の製造工程を示す図である。
【図３５】図３５は、図３３の次の製造工程を示す図である。
【図３６】図３６は、図３４の次の製造工程を示す図である。
【図３７】図３７は、図３５の次の製造工程を示す図である。
【図３８】図３８は、図３６の次の製造工程を示す図である。
【図３９】図３９は、図３７の次の製造工程を示す図である。
【図４０】図４０は、図３８の次の製造工程を示す図である。
【発明を実施するための形態】
【００１８】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の平面図である。図１（ａ）は、半導体装置１のメモリセル領域３を示す平面図であり、図１（ｂ）は、半導体装置１のＣＭＯＳ領域４を示す平面図である。また、図２は、図１（ａ）における各切断面線から見た断面図であって、図２（ａ）が切断面線IIａ−IIａに対応し、図２（ｂ）が切断面線IIｂ−IIｂに対応している。また、図３は、図１（ｂ）における各切断面線から見た断面図であって、図３（ａ）が切断面線IIIａ−IIIａに対応し、図３（ｂ）が切断面線IIIｂ−IIIｂに対応している。
【００１９】
以下では、まず、図１（ａ）および図２（ａ），（ｂ）を参照して半導体装置１のメモリセル領域３を説明し、次に、図１（ｂ）および図３（ａ），（ｂ）を参照して半導体装置１のＣＭＯＳ領域４を説明する。
＜メモリセル領域＞
半導体装置１は、半導体基板２と、この半導体基板２上に設定されたメモリセル領域３とを含む。半導体基板２は、たとえば、ｐ型の導電性を有するシリコン基板である。
【００２０】
メモリセル領域３は、素子分離部５によって、複数のアクティブ領域６に区画されている。素子分離部５は、半導体基板２の表面に形成されたトレンチ１０と、トレンチ１０に埋め込まれた埋め込み絶縁膜１１とを含む。
トレンチ１０は、この実施形態では、直線状のライントレンチが互いに平行となるようにストライプ状に配列されている。互いに隣り合うトレンチ１０間の距離は、たとえば、０．１３μｍ以上、好ましくは、０．１７μｍ〜０．１９μｍである。この距離は、各アクティブ領域６の幅に対応している。各トレンチ１０は、その長手方向に直交する幅方向で切断したときの断面視（以下、単に「断面視」という。）において、開口端から底部へ向かう深さ方向に幅が狭まるテーパ状に形成されている。また、トレンチ１０は、この実施形態では、深さが０．２３μｍ〜０．２５μｍのシャロートレンチであるが、その深さは適宜変更できる。
【００２１】
埋め込み絶縁膜１１は、酸化シリコン（ＳｉＯ２）からなり、トレンチ１０内に収容された埋め込み部１２と、トレンチ１０外に形成され、半導体基板２の表面よりも上方に突出した突出部１３とを一体的に含む。
埋め込み部１２は、断面視において、トレンチ１０の形状に倣って幅が狭まるテーパ状に形成されていて、半導体基板２の表面に対して傾斜した側面を有している。一方、突出部１３は、断面視において、半導体基板２の表面に対して垂直に突出する四角形状に形成されていて、半導体基板２の表面に対して平行な頂面（平坦面）および垂直な側面を有している。また、突出部１３の突出量は、たとえば、半導体基板２の表面を基準に０．０６３μｍ〜０．０７７μｍである。
【００２２】
素子分離部５によって区画された複数のアクティブ領域６には、それぞれ不揮発性メモリセル２０（ＥＥＰＲＯＭ）が１つずつ設けられている。
不揮発性メモリセル２０は、半導体基板２の表面部に互いに間隔を空けて形成されたｎ型ソース領域２３およびｎ型ドレイン領域２４と、これらの間のチャネル領域２５に対向するように配置されたフローティングゲート２６と、このフローティングゲート２６に積層されたコントロールゲート２７とを備えている。ｎ型ソース領域２３、ｎ型ドレイン領域２４およびコントロールゲート２７の表面には、それぞれシリサイド２１，２２，３１が形成されている。
【００２３】
フローティングゲート２６は、各アクティブ領域６に１つずつ設けられている。各フローティングゲート２６は、アクティブ領域６の長手方向に直交する幅方向における両端部（オーバーラップ部分２６ａ）が、埋め込み絶縁膜１１の突出部１３にオーバーラップするように形成されている。
これにより、フローティングゲート２６では、突出部１３上のオーバーラップ部分２６ａが、半導体基板２の表面上の中央部分２６ｂに対して相対的に高い位置に配置されていて、中央部分２６ｂが選択的に窪んでいる。このオーバーラップ部分２６ａと中央部分２６ｂとの高低差は、フローティングゲート２６の頂面（上面）に、中央部分２６ｂが選択的に凹んだ凹面を形成している。凹面は、この実施形態では、オーバーラップ部分２６ａから中央部分２６ｂに向けて滑らかな下がり勾配を有する湾曲面となっていて、たとえば、その最深部がアクティブ領域６の幅方向中央に配置されている。なお、凹面は、たとえば、オーバーラップ部分２６ａにおける面に対して一段低くなった段差面であってもよい。
【００２４】
このような形状のフローティングゲート２６は、前述のように各アクティブ領域６に１つずつ設けられている。したがって、１つの素子分離部５に対して幅方向一方側およびその反対側それぞれにフローティングゲート２６が配置されていて、それらのフローティングゲート２６は、共通の素子分離部５の埋め込み絶縁膜１１（突出部１３）にオーバーラップすることになる。
【００２５】
コントロールゲート２７は、アクティブ領域６の長手方向に直交する幅方向に延びる直線状に形成されている。コントロールゲート２７は、複数のアクティブ領域６に跨っていて、その上面が平坦となるように全てのフローティングゲート２６を一括して覆っている。つまり、コントロールゲート２７は、複数の不揮発性メモリセル２０の共通の電極となっている。
【００２６】
具体的には、コントロールゲート２７は、一方表面（下面）がフローティングゲート２６およびアクティブ領域６の表面に倣うように形成されている。したがって、コントロールゲート２７の下面は、フローティングゲート２６上において、フローティングゲート２６の凹面に対応する凸面（たとえば、湾曲した凸面）となっている。一方、コントロールゲート２７の他方表面（上面）は、フローティングゲート２６上において、半導体基板２の表面に対して平行な平坦面として形成されている。
【００２７】
また、アクティブ領域６の長手方向におけるフローティングゲート２６およびコントロールゲート２７の両側面は、互いに面一に形成されている。これにより、フローティングゲート２６およびコントロールゲート２７の積層構造は、段差のない平面状の側面を有している。すなわち、これらの２つのゲート２６，２７が半導体基板２の同じスペース上の領域に収まっている。これらの２つのゲート２６，２７により、フローティングゲート２６の閾値電圧のばらつきを抑えると共に、不揮発性メモリセル２０の微細化が図られている。そして、フローティングゲート２６およびコントロールゲート２７の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール２８に覆われている。
【００２８】
ｎ型ソース領域２３およびｎ型ドレイン領域２４と、フローティングゲート２６との間、すなわち、サイドウォール２８の直下の領域には、それぞれｎ型ソース低濃度層２９およびｎ型ドレイン低濃度層３０が形成されている。これにより、ＬＤＤ（Lightly Doped Drain）構造が形成されている。
ｎ型ソース低濃度層２９およびｎ型ドレイン低濃度層３０は、ｎ型ソース・ドレイン領域２３，２４よりも低濃度に形成され、かつ、これらよりも浅く不純物イオンを注入して形成された領域である。ｎ型ソース・ドレイン低濃度層２９，３０は、フローティングゲート２６およびコントロールゲート２７に対して自己整合的に形成されている。一方、ｎ型ソース・ドレイン領域２３，２４は、サイドウォール２８に対して自己整合的に形成されている。
【００２９】
チャネル領域２５において半導体基板２の表面には、フローティングゲート２６に対向するようにトンネル酸化膜３７が形成されている。トンネル酸化膜３７の厚さは、たとえば９０Å程度である。このトンネル酸化膜３７は、チャネル領域２５とフローティングゲート２６との間で、ＦＮ（ファウラー・ノルドハイム）トンネリングによって電子を通過させる。
【００３０】
また、フローティングゲート２６とコントロールゲート２７との間は、絶縁膜によって絶縁されている。この絶縁膜は、たとえば、窒化シリコン膜を一対の酸化シリコン膜で挟み込んだＯＮＯ（酸化膜-窒化膜-酸化膜）構造の膜（以下、ＯＮＯ膜３６とする。）からなる。ＯＮＯ膜３６は、その一方表面および他方表面がフローティングゲート２６の表面に倣うように形成されている。したがって、ＯＮＯ膜３６もフローティングゲート２６と同様に凹面を有している。
＜ＣＭＯＳ領域＞
半導体装置１は、ＨＶ−ＣＭＯＳ（High Voltage−Complementary Metal Oxide Semiconductor）領域４０、ＭＶ−ＣＭＯＳ（Middle Voltage−Complementary Metal Oxide Semiconductor）領域７０、およびＬＶ−ＣＭＯＳ（Low Voltage−Complementary Metal Oxide Semiconductor）領域９０を共通の半導体基板２上に備えている。
【００３１】
ＨＶ−ＣＭＯＳ領域４０、ＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０は、素子分離部５によって互いに分離されている。以下、（１）ＨＶ−ＣＭＯＳ領域４０、（２）ＭＶ−ＣＭＯＳ７０領域および（３）ＬＶ−ＣＭＯＳ領域９０の順に説明する。
（１）ＨＶ−ＣＭＯＳ領域
ＨＶ−ＣＭＯＳ領域４０は、ｎ型のＨＶ−ｎＭＯＳ４１およびｐ型のＨＶ−ｐＭＯＳ４２を含む。ｎ型のＨＶ−ｎＭＯＳ４１およびｐ型のＨＶ−ｐＭＯＳ４２は、これらを矩形状に取り囲む素子分離部５によって互いに分離されている。ＨＶ−ｎＭＯＳ４１およびＨＶ−ｐＭＯＳ４２は、たとえば、定格電圧が５Ｖを超えて４０Ｖ以下の高耐圧素子である。
【００３２】
ＨＶ−ｎＭＯＳ４１用の領域には、この領域を矩形状に取り囲む素子分離部５の辺に沿って、ディープｎ型ウェル３２が形成され、さらにディープｎ型ウェル３２の内方領域には、ｐ型ベース領域４３が形成されている。ｐ型ベース領域４３は、その底部がトレンチ１０よりも深くなるように形成されている。
ｐ型ベース領域４３において半導体基板２の表面には、ＨＶ−ｎＭＯＳゲート絶縁膜５１が形成されている。ＨＶ−ｎＭＯＳゲート絶縁膜５１は、たとえば、３８０Å〜４４０Åの厚さで形成されている。そして、ＨＶ−ｎＭＯＳゲート絶縁膜５１を挟んで半導体基板２に対向するように、ＨＶ−ｎＭＯＳゲート電極５２が形成されている。ＨＶ−ｎＭＯＳゲート電極５２の表面には、シリサイド４９が形成されている。また、ＨＶ−ｎＭＯＳゲート電極５２の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール５３で覆われている。
【００３３】
そして、ＨＶ−ｎＭＯＳゲート電極５２に対して一方側に、ＨＶ−ｎ型ドリフト領域５０、ＨＶ−ｎ型ソース領域４４およびＨＶ−ｎ型ソースコンタクト領域４７が形成され、その反対側に、ＨＶ−ｎ型ドリフト領域５０、ＨＶ−ｎ型ドレイン領域４５、およびＨＶ−ｎ型ドレインコンタクト領域４８が形成されている。
ＨＶ−ｎ型ドリフト領域５０は、ＨＶ−ｎＭＯＳゲート電極５２に対して自己整合的に形成され、ＨＶ−ｎ型ソース・ドレイン領域４４，４５は、それぞれサイドウォール５３に対して自己整合的に形成されている。また、ＨＶ−ｎ型ソース・ドレインコンタクト領域４７，４８は、それぞれＨＶ−ｎ型ソース・ドレイン領域４４，４５の内方領域に形成されている。また、ＨＶ−ｎ型ソース・ドレインコンタクト領域４７，４８の表面には、それぞれシリサイドが形成されている。
【００３４】
ＨＶ−ｐＭＯＳ４２用の領域には、ＨＶ−ｎＭＯＳ４１用の領域と同様に、この領域を矩形状に取り囲む素子分離部５の辺に沿って、ディープｎ型ウェル３２が形成され、さらにディープｎ型ウェル３２の内方領域には、ｎ型ベース領域５４が形成されている。ｎ型ベース領域５４は、その底部がトレンチ１０よりも深くなるように形成されている。
ｎ型ベース領域５４において半導体基板２の表面には、ＨＶ−ｐＭＯＳゲート絶縁膜６２が形成されている。ＨＶ−ｐＭＯＳゲート絶縁膜６２は、ＨＶ−ｎＭＯＳゲート絶縁膜５１と同じ厚さ、たとえば、３８０Å〜４４０Åの厚さで形成されている。そして、ＨＶ−ｐＭＯＳゲート絶縁膜６２を挟んで半導体基板２に対向するように、ＨＶ−ｐＭＯＳゲート電極６３が形成されている。ＨＶ−ｐＭＯＳゲート電極６３の表面には、シリサイド６０が形成されている。また、ＨＶ−ｐＭＯＳゲート電極６３の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール６４で覆われている。
【００３５】
そして、ＨＶ−ｐＭＯＳゲート電極６３に対して一方側に、ＨＶ−ｐ型ドリフト領域６１、ＨＶ−ｐ型ソース領域５５およびＨＶ−ｐ型ソースコンタクト領域５８が形成され、その反対側に、ＨＶ−ｐ型ドリフト領域６１、ＨＶ−ｐ型ドレイン領域５６、およびＨＶ−ｐ型ドレインコンタクト領域５９が形成されている。
ＨＶ−ｐ型ドリフト領域６１は、ＨＶ−ｎ型ドリフト領域５０よりも深く形成され、ＨＶ−ｐＭＯＳゲート電極６３に対して自己整合的に形成されている。ＨＶ−ｐ型ソース・ドレイン領域５５，５６は、ＨＶ−ｎ型ソース・ドレイン領域４４，４５と同じ深さで形成され、それぞれサイドウォール６４に対して自己整合的に形成されている。また、ＨＶ−ｐ型ソース・ドレインコンタクト領域５８，５９は、ＨＶ−ｎ型ソース・ドレインコンタクト領域４７，４８と同じ深さで形成され、それぞれＨＶ−ｐ型ソース・ドレイン領域５５，５６の内方領域に形成されている。また、ＨＶ−ｐ型ソース・ドレインコンタクト領域５８，５９の表面には、それぞれシリサイドが形成されている。
（２）ＭＶ−ＣＭＯＳ領域
ＭＶ−ＣＭＯＳ領域７０は、ｎ型のＭＶ−ｎＭＯＳ７１およびｐ型のＭＶ−ｐＭＯＳ７２を含む。ｎ型のＭＶ−ｎＭＯＳ７１およびｐ型のＭＶ−ｐＭＯＳ７２は、これらを矩形状に取り囲む素子分離部５によって互いに分離されている。ＭＶ−ｎＭＯＳ７１およびＭＶ−ｐＭＯＳ７２は、たとえば、定格電圧が２Ｖ以上５Ｖ以下の中耐圧素子である。
【００３６】
ＭＶ−ｎＭＯＳ７１用の領域には、ＨＶ−ｎＭＯＳ４１用の領域と同様に、この領域を矩形状に取り囲む素子分離部５の辺に沿って、ディープｎ型ウェル３２が形成され、さらにディープｎ型ウェル３２の内方領域には、ＭＶ−ｐ型ウェル７３が形成されている。ＭＶ−ｐ型ウェル７３は、ｐ型ベース領域４３よりも不純物濃度が高く、かつ、ｐ型ベース領域４３よりも浅く形成されている。たとえば、ＭＶ−ｐ型ウェル７３は、その底部がトレンチ１０の底部と同じ深さ位置になるように形成されている。また、ＭＶ−ｐ型ウェル７３は、ＨＶ−ｐ型ドリフト領域６１および後述するＬＶ−ｐ型ウェル９３と同じ不純物濃度および同じ深さで形成されている。
【００３７】
ＭＶ−ｐ型ウェル７３の内方領域には、ＭＶ−ｎ型ソース領域７４およびＭＶ−ｎ型ドレイン領域７５が、半導体基板２の表面に沿って互いに間隔を空けて形成されている。このＭＶ−ｎ型ソース領域７４とＭＶ−ｎ型ドレイン領域７５との間の領域が、ＭＶ−ｐ型ウェル７３のチャネル領域である。
ＭＶ−ｎＭＯＳ７１用の領域において半導体基板２の表面には、ＭＶ−ｎＭＯＳゲート絶縁膜７７が形成されている。ＭＶ−ｎＭＯＳゲート絶縁膜７７は、前述のＨＶ−ｎＭＯＳゲート絶縁膜５１よりも薄く形成されている。その厚さは、たとえば、１３０Å〜１４５Åである。そして、ＭＶ−ｎＭＯＳ７１のチャネル領域に対向するように、ＭＶ−ｎＭＯＳゲート絶縁膜７７を挟んで、ＭＶ−ｎＭＯＳゲート電極７８が形成されている。ＭＶ−ｎＭＯＳゲート電極７８の表面には、シリサイド７６が形成されている。また、ＭＶ−ｎ型ソース領域７４およびＭＶ−ｎ型ドレイン領域７５は、ＭＶ−ｎＭＯＳゲート電極７８に対して自己整合的に形成されている。
【００３８】
ＭＶ−ｎＭＯＳゲート電極７８の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール７９で覆われている。
そして、ＭＶ−ｎ型ソース・ドレイン領域７４，７５の内方領域には、それぞれサイドウォール７９に対して自己整合的に、ＭＶ−ｎ型ソースコンタクト領域８０およびＭＶ−ｎ型ドレインコンタクト領域３３が形成されている。また、ＭＶ−ｎ型ソース・ドレインコンタクト領域８０，３３の表面には、それぞれシリサイドが形成されている。
【００３９】
ＭＶ−ｐＭＯＳ７２用の領域には、ＨＶ−ｎＭＯＳ４１用の領域と同様に、この領域を矩形状に取り囲む素子分離部５の辺に沿って、ディープｎ型ウェル３２が形成され、さらにディープｎ型ウェル３２の内方領域には、ＭＶ−ｎ型ウェル８１が形成されている。ＭＶ−ｎ型ウェル８１は、ｎ型ベース領域５４よりも不純物濃度が高く、かつ、ｎ型ベース領域５４よりも浅く形成されている。たとえば、ＭＶ−ｎ型ウェル８１は、その底部がトレンチ１０の底部と同じ深さ位置になるように形成されている。また、ＭＶ−ｎ型ウェル８１は、後述するＬＶ−ｎ型ウェル１０１と同じ不純物濃度および同じ深さで形成されている。
【００４０】
ＭＶ−ｎ型ウェル８１の内方領域には、ＭＶ−ｐ型ソース領域８２およびＭＶ−ｐ型ドレイン領域８３が、半導体基板２の表面に沿って互いに間隔を空けて形成されている。このＭＶ−ｐ型ソース領域８２とＭＶ−ｐ型ドレイン領域８３との間の領域が、ＭＶ−ｎ型ウェル８１のチャネル領域である。
ＭＶ−ｐＭＯＳ７２用の領域において半導体基板２の表面には、ＭＶ−ｐＭＯＳゲート絶縁膜８５が形成されている。ＭＶ−ｐＭＯＳゲート絶縁膜８５は、ＭＶ−ｎＭＯＳゲート絶縁膜７７と同じ厚さ、同じ材料で形成されている。そして、ＭＶ−ｐＭＯＳ７２のチャネル領域に対向するように、ＭＶ−ｐＭＯＳゲート絶縁膜８５を挟んで、ＭＶ−ｐＭＯＳゲート電極８６が形成されている。ＭＶ−ｐＭＯＳゲート電極８６の表面には、シリサイド８４が形成されている。また、ＭＶ−ｐ型ソース領域８２およびＭＶ−ｐ型ドレイン領域８３は、ＭＶ−ｐＭＯＳゲート電極８６に対して自己整合的に形成されている。
【００４１】
ＭＶ−ｐＭＯＳゲート電極８６の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール８７で覆われている。
そして、ＭＶ−ｐ型ソース・ドレイン領域８２，８３の内方領域には、それぞれサイドウォール８７に対して自己整合的に、ＭＶ−ｐ型ソースコンタクト領域８８およびＭＶ−ｐ型ドレインコンタクト領域８９が形成されている。また、ＭＶ−ｐ型ソース・ドレインコンタクト領域８８，８９の表面には、それぞれシリサイドが形成されている。
（３）ＬＶ−ＣＭＯＳ領域
ＬＶ−ＣＭＯＳ領域９０は、ｎ型のＬＶ−ｎＭＯＳ９１およびｐ型のＬＶ−ｐＭＯＳ９２を含む。ｎ型のＬＶ−ｎＭＯＳ９１およびｐ型のＬＶ−ｐＭＯＳ９２は、これらを矩形状に取り囲む素子分離部５によって互いに分離されている。ＬＶ−ｎＭＯＳ９１およびＬＶ−ｐＭＯＳ９２は、たとえば、定格電圧が２Ｖ未満の低耐圧素子である。
【００４２】
ＬＶ−ｎＭＯＳ９１用の領域およびＬＶ−ｐＭＯＳ９２用の領域には、これらの領域を一括して覆うように、素子分離部５の辺に沿ってディープｎ型ウェル１４０が形成されている。ディープｎ型ウェル１４０は、ｎ型ベース領域５４と同じ不純物濃度および同じ深さで形成されている。
ＬＶ−ｎＭＯＳ９１用の領域においてディープｎ型ウェル１４０の内方領域には、この領域を矩形状に取り囲む素子分離部５の辺に沿ってＬＶ−ｐ型ウェル９３が形成されている。ＬＶ−ｐ型ウェル９３は、ｐ型ベース領域４３よりも不純物濃度が高く、かつ、ｐ型ベース領域４３よりも浅く形成されている。たとえば、ＬＶ−ｐ型ウェル９３は、その底部がトレンチ１０の底部と同じ深さ位置になるように形成されている。
【００４３】
ＬＶ−ｐ型ウェル９３の内方領域には、ＬＶ−ｎ型ソース領域９４およびＬＶ−ｎ型ドレイン領域９５が、半導体基板２の表面に沿って互いに間隔を空けて形成されている。このＬＶ−ｎ型ソース領域９４とＬＶ−ｎ型ドレイン領域９５との間の領域が、ＬＶ−ｐ型ウェル９３のチャネル領域である。
ＬＶ−ｎＭＯＳ９１用の領域において半導体基板２の表面には、ＬＶ−ｎＭＯＳゲート絶縁膜９７が形成されている。ＬＶ−ｎＭＯＳゲート絶縁膜９７は、前述のＭＶ−ｎＭＯＳゲート絶縁膜７７よりもさらに薄く形成されている。その厚さは、たとえば、２３Å〜２５Åである。そして、ＬＶ−ｎＭＯＳ９１のチャネル領域に対向するように、ＬＶ−ｎＭＯＳゲート絶縁膜９７を挟んで、ＬＶ−ｎＭＯＳゲート電極９８が形成されている。ＬＶ−ｎＭＯＳゲート電極９８の表面には、シリサイド９６が形成されている。また、ＬＶ−ｎ型ソース領域９４およびＬＶ−ｎ型ドレイン領域９５は、ＬＶ−ｎＭＯＳゲート電極９８に対して自己整合的に形成されている。また、ＬＶ−ｎＭＯＳゲート電極９８の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール９９で覆われている。
【００４４】
そして、ＬＶ−ｎ型ソース・ドレイン領域９４，９５の内方領域には、それぞれサイドウォール９９に対して自己整合的に、ＬＶ−ｎ型ソースコンタクト領域１００およびＬＶ−ｎ型ドレインコンタクト領域３４が形成されている。また、ＬＶ−ｎ型ソース・ドレインコンタクト領域１００，３４の表面には、それぞれシリサイドが形成されている。
ＬＶ−ｐＭＯＳ９２用の領域においてディープｎ型ウェル１４０の内方領域には、この領域を矩形状に取り囲む素子分離部５の辺に沿ってＬＶ−ｎ型ウェル１０１が形成されている。ＬＶ−ｎ型ウェル１０１は、ｎ型ベース領域５４よりも不純物濃度が高く、かつ、ｎ型ベース領域５４よりも浅く形成されている。たとえば、ＬＶ−ｎ型ウェル１０１は、その底部がトレンチ１０の底部と同じ深さ位置になるように形成されている。
【００４５】
ＬＶ−ｎ型ウェル１０１の内方領域には、ＬＶ−ｐ型ソース領域１０２およびＬＶ−ｐ型ドレイン領域１０３が、半導体基板２の表面に沿って互いに間隔を空けて形成されている。このＬＶ−ｐ型ソース領域１０２とＬＶ−ｐ型ドレイン領域１０３との間の領域が、ＬＶ−ｎ型ウェル１０１のチャネル領域である。
ＬＶ−ｐＭＯＳ９２用の領域において半導体基板２の表面には、ＬＶ−ｐＭＯＳゲート絶縁膜１０５が形成されている。ＬＶ−ｐＭＯＳゲート絶縁膜１０５は、ＬＶ−ｎＭＯＳゲート絶縁膜９７と同じ厚さ、同じ材料で形成されている。そして、ＬＶ−ｐＭＯＳ９２のチャネル領域に対向するように、ＬＶ−ｐＭＯＳゲート絶縁膜１０５を挟んで、ＬＶ−ｐＭＯＳゲート電極１０６が形成されている。ＬＶ−ｐＭＯＳゲート電極１０６の表面には、シリサイド１０４が形成されている。また、ＬＶ−ｐ型ソース領域１０２およびＬＶ−ｐ型ドレイン領域１０３は、ＬＶ−ｐＭＯＳゲート電極１０６に対して自己整合的に形成されている。また、ＬＶ−ｐＭＯＳゲート電極１０６の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール１０７で覆われている。
【００４６】
そして、ＬＶ−ｐ型ソース・ドレイン領域１０２，１０３の内方領域には、それぞれサイドウォール１０７に対して自己整合的に、ＬＶ−ｐ型ソースコンタクト領域１０８およびＬＶ−ｐ型ドレインコンタクト領域１０９が形成されている。また、ＬＶ−ｐ型ソース・ドレインコンタクト領域１０８，１０９の表面には、それぞれシリサイドが形成されている。
【００４７】
そして、前述のメモリセル領域３およびＣＭＯＳ領域４を覆うように、半導体基板２上に層間絶縁膜１１０が積層されている。層間絶縁膜１１０は、たとえば、酸化シリコン等の絶縁材料からなる。
層間絶縁膜１１０上には、アルミニウム等の導電材からなる複数の配線１１１が形成されている。複数の配線１１１は、層間絶縁膜１１０を貫通するコンタクトプラグ１１３を介して、ｎ型ソース領域２３、ｎ型ドレイン領域２４、ＨＶ−ｎ型ソースコンタクト領域４７、ＨＶ−ｎ型ドレインコンタクト領域４８、ＨＶ−ｐ型ソースコンタクト領域５８、ＨＶ−ｐ型ドレインコンタクト領域５９、ＭＶ−ｎ型ソースコンタクト領域８０、ＭＶ−ｎ型ドレインコンタクト領域３３、ＭＶ−ｐ型ソースコンタクト領域８８、ＭＶ−ｐ型ドレインコンタクト領域８９、ＬＶ−ｎ型ソースコンタクト領域１００、ＬＶ−ｎ型ドレインコンタクト領域３４、ＬＶ−ｐ型ソースコンタクト領域１０８、ＬＶ−ｐ型ドレインコンタクト領域１０９にそれぞれ接続されている。
【００４８】
そして、層間絶縁膜１１０上には、それぞれの配線１１１を被覆するように、窒化シリコン等の絶縁材料からなる表面保護膜１１８が形成されている。
不揮発性メモリセル２０に対する情報の書き込み、消去および読み出しの各動作は、以下のように行うことができる。
フローティングゲート２６に対する電子の注入は、たとえば、ｎ型ソース領域２３をグランド電位とした状態で、コントロールゲート２７およびｎ型ドレイン領域２４に正電圧を印加すると、ｎ型ソース領域２３からトンネル酸化膜３７を介するＦＮトンネリングによって、フローティングゲート２６に電子が注入される。
【００４９】
フローティングゲート２６からの電子の引き抜きは、たとえば、ｎ型ドレイン領域２４をオープンとした状態で、コントロールゲート２７に負電圧を印加し、ｎ型ソース領域２３に正電圧を印加すると、フローティングゲート２６からトンネル酸化膜３７を介するＦＮトンネリングによって、ｎ型ソース領域２３へと電子が引き抜かれる。
フローティングゲート２６に電子が注入されると、このフローティングゲート２６が帯電している状態では、不揮発性メモリセル２０を導通させるためにコントロールゲート２７に印加すべき閾値電圧が高くなる。そこで、コントロールゲート２７に与えるべき読出電圧を、フローティングゲート２６が非帯電状態（電子が引き抜かれた状態）のときにｎ型ソース領域２３−ｎ型ドレイン領域２４間が遮断状態に保持され、かつ、フローティングゲート２６が帯電状態（電子が注入された状態）のときにｎ型ソース領域２３−ｎ型ドレイン領域２４間を導通させることができる値に設定しておく。このとき、ソース側に電流が流れるか否かを調べることによって、フローティングゲート２６に電子が注入されているかどうかを区別できる。このようにして、不揮発性メモリセル２０に対する情報の書き込み、消去および読み出しの各動作を行うことができる。
【００５０】
次に、不揮発性メモリセル２０に対する情報の書き込み、消去および読み出し特性を、フローティングゲート２６および素子分離部５の構成から導き出せるカップリング比に基づき説明する。
図４は、カップリング比を説明するための半導体装置１の断面図である。
図２（ｂ）に示すように、この実施形態の不揮発性メモリセル２０では、フローティングゲート２６の両端部（オーバーラップ部分２６ａ）を埋め込み絶縁膜１１の突出部１３にオーバーラップさせることによって、フローティングゲート２６を窪んだ形状にして凹面を形成している。この構成により、不揮発性メモリセル２０のカップリング比の向上を図っている。
【００５１】
たとえば従来の構成によれば、埋め込み絶縁膜１１は、半導体基板２に形成されたトレンチ１０にほぼ完全に埋め込まれているので、埋め込み絶縁膜１１において突出部１３は形成されない。すなわち、埋め込み絶縁膜１１の半導体基板２に対する突出量Ｄはゼロに近い（つまり、図４においてＤ≒０）。このとき、フローティングゲート２６の寸法（幅方向における両端間の表面距離）をＡ、フローティングゲート２６の膜厚をＢ、アクティブ領域６の幅をＣとすれば、従来のカップリング比Ｚは、ｘをカップリング比の定数として、次の（１）式のように表すことができる。
【００５２】
Ｚ＝ｘ（Ａ＋２Ｂ）／Ｃ  ・・・（１）
これに対して、この実施形態の構成によれば、フローティングゲート２６に凹面を形成できる程度に突出量Ｄで突出した埋め込み絶縁膜１１が形成されている。これにより、フローティングゲート２６の頂面が凹面となり、従来のフローティングゲート２６の寸法Ａよりも寸法を長くすることができる。すなわち、この実施形態のフローティングゲート２６の寸法をＡ´とすれば、カップリング比Ｚ´は、次の（２）式のように表すことができる。
【００５３】
Ｚ´＝ｘ（Ａ´＋２Ｂ）／Ｃ  ・・・（２）
上記の（１）式と（２）式を比較すれば、この実施形態のフローティングゲート２６の寸法Ａ´は、従来のフローティングゲート２６の寸法Ａよりも大きい（すなわち、Ａ´＞Ａ）ので、この実施形態のカップリング比Ｚ´は、従来のカップリング比Ｚよりも大きな値を有することとなる（すなわち、Ｚ´＞Ｚ）。
【００５４】
したがって、この不揮発性メモリセル２０では、凹面を有するフローティングゲート２６を形成することにより、設計時のデザインルールの制限を受けずにフローティングゲート２６の表面積を大きくしてカップリング比を改善させることができる。すなわち、アクティブ領域６の幅に依らずにフローティングゲート２６のカップリング比を向上させることができる。その結果、半導体装置１の書き込み速度および消去速度の特性を向上させることができる。
【００５５】
また、複数のフローティングゲート２６で素子分離部５を共有するので、不揮発性メモリセル２０を微細化することもできる。
次に、図５〜図４０を参照して、半導体装置１の製造工程を説明する。
図５〜図４０は、本発明の半導体装置１の製造工程の一例を工程順に説明するための断面図である。図５〜図４０において、図５、図７、図９のように奇数番号の図面がメモリセル領域３の工程を示し、図６、図８、図１０のように偶数番号の図面がＣＭＯＳ領域４の工程を示している。
【００５６】
半導体装置１を製造するには、図５および図６に示すように、たとえば熱酸化法によって、半導体基板２の表面にパッド酸化膜１１４が形成され、その後、たとえばＣＶＤ法によって、パッド酸化膜１１４上に本発明の犠牲膜の一例としてのハードマスク１２０が形成される。パッド酸化膜１１４の厚さは、たとえば１２５Å程度である。また、ハードマスク１２０は、たとえば厚さ８００Å程度の窒化シリコン膜によって形成されている。
【００５７】
次に、図７および図８に示すように、トレンチ１０を形成すべき領域に選択的に開口を形成するために、ハードマスク１２０およびパッド酸化膜１１４が選択的にエッチングされる。そして、この開口を介して半導体基板２にエッチングガスが供給される。エッチングガスが当該開口から半導体基板２の深さ方向に向けて進行して、断面視テーパ状のトレンチ１０がメモリセル領域３およびＣＭＯＳ領域４に同時に形成される。
【００５８】
次に、図９および図１０に示すように、当該トレンチ１０が酸化シリコンの堆積によって埋め戻される。酸化シリコンの堆積は、たとえば、たとえば、Ｐ−ＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition：プラズマＣＶＤ）法、または、ＨＤＰ−ＣＶＤ（High-Density Plasma Chemical Vapor Deposition：高密度プラズマＣＶＤ）法によって行われる。好ましくは、ＨＤＰ−ＣＶＤ法である。トレンチ１０およびハードマスク１２０の開口が酸化シリコンで埋め戻され、さらにハードマスク１２０が酸化シリコンで完全に覆われる。
【００５９】
その後、当該酸化シリコンの不要部分（トレンチ１０およびハードマスク１２０の開口外の部分）が、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法によって除去される。ＣＭＰは、ハードマスク１２０の表面と埋め込み酸化膜の表面（研磨面）とが面一になるまで続けられる。これにより、トレンチ１０およびハードマスク１２０の開口を満たすように埋め込み絶縁膜１１が埋め込まれ、素子分離部５が形成される。この工程では、トレンチ１０内へ酸化シリコンを均一かつ一様に埋め込むために、たとえば、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法による薄膜化と、Ｐ−ＣＶＤ法またはＨＤＰ−ＣＶＤ法による堆積とを交互に繰り返しながら、酸化シリコンを堆積させてもよい。
【００６０】
素子分離部５の形成後、図１１および図１２に示すように、メモリセル領域３では、ハードマスク１２０が、エッチング等によりパッド酸化膜１１４上から完全に除去される。これにより、ハードマスク１２０の開口に埋め込まれていた埋め込み絶縁膜１１の一部が、パッド酸化膜１１４（半導体基板２）の表面に対して突出する突出部１３として残存する。この残存した突出部１３は、半導体基板２の表面に対して垂直な側面を有するように形成されている。
【００６１】
この際、ハードマスク１２０を構成する窒化シリコンは、埋め込み絶縁膜１１を構成する酸化シリコンに対してエッチング選択比を有しているので、ハードマスク１２０に比べて埋め込み絶縁膜１１のエッチングレートを遅くすることができる。そのため、ハードマスク１２０をエッチングする際には、埋め込み絶縁膜１１のエッチング量（削れ量）を抑制できるので、埋め込み絶縁膜１１の形状を、エッチング前とほぼ同形状に維持することができる。これにより、埋め込み絶縁膜１１の突出部１３の突出量Ｄ（図４参照）の減少を抑制することができる。しかも、トレンチ１０を形成する工程およびトレンチ１０に埋め込み絶縁膜１１を埋め込む工程において、共通のハードマスク１２０を利用できるので、製造工程の簡略化および低コスト化を達成できる。
【００６２】
一方、ＣＭＯＳ領域４では、ハードマスク１２０と共に、ハードマスク１２０の開口に残っていた埋め込み絶縁膜１１も同時に除去される。この際、埋め込み絶縁膜１１は、その表面が半導体基板２の表面と面一になるように形成される。なお、メモリセル領域３における埋め込み絶縁膜１１と同様に、ＣＭＯＳ領域４における埋め込み絶縁膜１１にも突出部１３が形成されていてもよい。
【００６３】
次に、ＨＶ−ＣＭＯＳ領域４０およびＭＶ−ＣＭＯＳ領域７０において、ディープｎ型ウェル３２を形成すべき領域に、レジスト膜や酸化シリコン膜等をマスク（図示せず）として用いて、ｎ型不純物イオンが選択的に注入される。たとえば、ｎ型不純物イオンとしてヒ素（Ａｓ＋）イオンまたはリン（Ｐ＋）イオンが用いられる。これにより、ディープｎ型ウェル３２が形成される。
【００６４】
次に、ＨＶ−ＣＭＯＳ領域４０およびＬＶ−ＣＭＯＳ領域９０において、ｎ型ベース領域５４およびディープｎ型ウェル１４０を形成すべき領域それぞれに、レジスト膜や酸化シリコン膜等をマスク（図示せず）として用いて、ｎ型不純物イオンが選択的に注入される。たとえば、ｎ型不純物イオンとしてヒ素（Ａｓ＋）イオンまたはリン（Ｐ＋）イオンが用いられる。これにより、ｎ型ベース領域５４およびディープｎ型ウェル１４０が同時に形成される。
【００６５】
次に、ＨＶ−ＣＭＯＳ領域４０において、ｐ型ベース領域４３を形成すべき領域に、レジスト膜や酸化シリコン膜等をマスク（図示せず）として用いて、ｐ型不純物イオンが選択的に注入される。たとえば、ｐ型不純物としてホウ素（Ｂ＋）イオンが用いられる。これにより、ｐ型ベース領域４３が形成される。
次に、図１３および図１４に示すように、たとえばＣＶＤ法によって、半導体基板２の表面全域にハードマスク１２２が形成される。ハードマスク１２２は、たとえば厚さ３００Å程度の窒化シリコン膜によって形成されている。ハードマスク１２２の形成後、ハードマスク１２２の表面に酸化膜１２３が形成される。酸化膜１２３は、たとえば熱酸化法によって、窒化シリコンからなるハードマスク１２２の表面を酸化することによって形成できる。なお、酸化膜１２３は、ＣＶＤ法によって形成してもよい。
【００６６】
次に、図１５および図１６に示すように、たとえばエッチングによって、メモリセル領域３およびＨＶ−ＣＭＯＳ領域４０上にある、酸化膜１２３、ハードマスク１２２およびパッド酸化膜１１４が選択的に除去される。これにより、メモリセル領域３およびＨＶ−ＣＭＯＳ領域４０において、半導体基板２の表面が露出する。
次に、図１７および図１８に示すように、ＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０がハードマスク１２２で覆われた状態で、半導体基板２が熱酸化される。これにより、ハードマスク１２２で覆われていないメモリセル領域３およびＨＶ−ＣＭＯＳ領域４０の半導体基板２の表面に、トンネル酸化膜３７が形成される。次に、半導体基板２上に、不純物イオン（たとえばリン（Ｐ＋）イオン）を添加したポリシリコン膜１１５が堆積される。ポリシリコン膜１１５の厚さは、たとえば７００Å程度である。
【００６７】
次に、図１９および図２０に示すように、メモリセル領域３において、素子分離部５上のポリシリコン膜１１５が選択的に除去される。これにより、埋め込み絶縁膜１１の突出部１３にオーバーラップするオーバーラップ部分２６ａと、選択的に窪んだ中央部分２６ｂとを有するフローティングゲート２６が形成される。
次に、図２１および図２２に示すように、半導体基板２上に、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を順に積層することによって、３層構造のＯＮＯ膜３６が形成される。次に、ＯＮＯ膜３６上に保護膜１２６が形成される。この保護膜１２６は、たとえば、窒化シリコンからなり、ＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０を覆うハードマスク１２２よりも薄く形成される。たとえば、保護膜１２６が１００Å程度であり、ハードマスク１２２が３００Åである。
【００６８】
次に、ＣＭＯＳ領域４の熱酸化工程が行われる。具体的には、ＨＶ−ＣＭＯＳ領域４０、ＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０の熱酸化がこの順に行われる。
まず、ＨＶ−ＣＭＯＳ領域４０用のゲート酸化が行われる。図２３および図２４に示すように、ＨＶ−ＣＭＯＳ領域４０を覆っている保護膜１２６、ＯＮＯ膜３６およびポリシリコン膜１１５が選択的に除去される。この際、ＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０においても、ハードマスク１２２上の保護膜１２６、ＯＮＯ膜３６およびポリシリコン膜１１５が除去される。次に、ＨＶ−ＣＭＯＳ領域４０のトンネル酸化膜３７が除去されることによって、ＨＶ−ＣＭＯＳ領域４０において半導体基板２の表面が露出する。トンネル酸化膜３７の除去の際には、ハードマスク１２２上の酸化膜１２３が除去される。
【００６９】
次に、図２５および図２６に示すように、ＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０にハードマスク１２２を残した状態で、半導体基板２が熱酸化される。この熱酸化は、たとえば、９００℃〜１０００℃で１０分〜３０分間行われる。これにより、ハードマスク１２２、ポリシリコン膜１１５およびＯＮＯ膜３６等で覆われていないＨＶ−ＣＭＯＳ領域４０に、ＨＶ−ｎＭＯＳゲート絶縁膜５１およびＨＶ−ｐＭＯＳゲート絶縁膜６２が同時に形成される。この際、ハードマスク１２２および保護膜１２６も表面側から酸化されて、それぞれの表面部に酸化シリコン部分が形成される。なお、この実施形態では、保護膜１２６の厚さは１００Å程度であるが、ＨＶ-ＣＭＯＳ領域４０の熱酸化後に窒化シリコンの部分が保護膜１２６の下部に残る構成であれば（つまり、保護膜１２６が完全に酸化されて表面の酸化シリコン部分に支配されなければ）、さらに薄くてもよい。
【００７０】
次に、半導体基板２上にフッ酸（ＨＦ）を供給してハードマスク１２２および保護膜１２６の表面の酸化シリコン部分を選択的に除去した後、リン酸（Ｈ３ＰＯ４）を供給することによって、ＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０を覆うハードマスク１２２および保護膜１２６が同時に除去される。この際、保護膜１２６がハードマスク１２２よりも薄く形成されているので、保護膜１２６の除去に必要なエッチング時間が、ハードマスク１２２のエッチング時間よりも短くて済む。そのため、ハードマスク１２２の除去完了時に、保護膜１２６の除去を確実に終えることができる。これにより、ＯＮＯ膜３６上に保護膜１２６が残ることを防止できる。
【００７１】
次に、ＭＶ−ＣＭＯＳ領域７０用のゲート酸化が行われる。具体的には、図２７および図２８に示すように、ハードマスク１２２の除去によって露出したＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０からパッド酸化膜１１４が選択的に除去される。そして、ＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０において露出した半導体基板２の表面が熱酸化される。この熱酸化は、ＨＶ−ＣＭＯＳ領域４０用のゲート酸化よりも低温で行われ、たとえば、８５０℃〜９５０℃で５分〜１０分間行われる。これにより、ＭＶ−ＣＭＯＳ領域７０に、ＭＶ−ｎＭＯＳゲート絶縁膜７７およびＭＶ−ｐＭＯＳゲート絶縁膜８５が同時に形成される。その後、この熱酸化によってＬＶ−ＣＭＯＳ領域９０に形成された絶縁膜１１６が選択的に除去される。
【００７２】
次に、ＬＶ−ＣＭＯＳ領域９０用のゲート酸化が行われる。図２９および図３０に示すように、残ったＬＶ−ＣＭＯＳ領域９０において露出した半導体基板２の表面が熱酸化されることによって、ＬＶ−ＣＭＯＳ領域９０に、ＬＶ−ｎＭＯＳゲート絶縁膜９７およびＬＶ−ｐＭＯＳゲート絶縁膜１０５が同時に形成される。この熱酸化は、ＭＶ−ＣＭＯＳ領域７０用のゲート酸化よりも低温で行われ、たとえば、７００℃〜８００℃で５分〜１０分間行われる。
【００７３】
次に、図３１および図３２に示すように、ＭＶ−ｎ型ウェル８１およびＬＶ−ｎ型ウェル１０１を形成すべき領域に、ｎ型不純物イオンが選択的に注入される。これにより、ＭＶ−ｎ型ウェル８１およびＬＶ−ｎ型ウェル１０１が同時に形成される。
次に、ＭＶ−ｐ型ウェル７３およびＬＶ−ｐ型ウェル９３を形成すべき領域に、ｐ型不純物イオンが選択的に注入される。これにより、ＭＶ−ｐ型ウェル７３およびＬＶ−ｐ型ウェル９３が同時に形成される。
【００７４】
次に、半導体基板２上に、不純物イオン（たとえばリン（Ｐ＋）イオン）を添加したポリシリコン膜１１７が堆積される。ポリシリコン膜１１７の厚さは、たとえば２１０ｎｍ程度である。
次に、図３３および図３４に示すように、このポリシリコン膜１１７が選択的にエッチングされる。これにより、コントロールゲート２７、ＨＶ−ｎＭＯＳゲート電極５２、ＨＶ−ｐＭＯＳゲート電極６３、ＭＶ−ｎＭＯＳゲート電極７８、ＭＶ−ｐＭＯＳゲート電極８６、ＬＶ−ｎＭＯＳゲート電極９８およびＬＶ−ｐＭＯＳゲート電極１０６が同時に形成される。すなわち、ＣＭＯＳ領域４のゲート電極５２、６３、７８、８６、９８、１０６が、コントロールゲート２７の材料を利用して形成される。
【００７５】
その後、トンネル酸化膜３７、ＨＶ−ｎＭＯＳゲート絶縁膜５１、ＨＶ−ｐＭＯＳゲート絶縁膜６２、ＭＶ−ｎＭＯＳゲート絶縁膜７７、ＭＶ−ｐＭＯＳゲート絶縁膜８５、ＬＶ−ｎＭＯＳゲート絶縁膜９７およびＬＶ−ｐＭＯＳゲート絶縁膜１０５における、上述のゲート電極２７（２６）、５２、６３、７８、８６、９８、１０６の直下にある部分以外の部分が選択的に除去される。
【００７６】
次に、図３５および図３６に示すように、半導体基板２への選択的なイオン注入によって、ｎ型ソース低濃度層２９、ｎ型ドレイン低濃度層３０、ＨＶ−ｎ型ドリフト領域５０、ＨＶ−ｐ型ドリフト領域６１、ＭＶ−ｎ型ソース領域７４、ＭＶ−ｎ型ドレイン領域７５、ＭＶ−ｐ型ソース領域８２、ＭＶ−ｐ型ドレイン領域８３、ＬＶ−ｎ型ソース領域９４、ＬＶ−ｎ型ドレイン領域９５、ＬＶ−ｐ型ソース領域１０２およびＬＶ−ｐ型ドレイン領域１０３が形成される。
【００７７】
次に、図３７および図３８に示すように、フローティングゲート２６およびコントロールゲート２７の側面、ならびにＣＭＯＳ領域４のゲート電極５２、６３、７８、８６、９８、１０６の側面のそれぞれにサイドウォール２８、５３、６４、７９、８７、９９、１０７が同時に形成される。サイドウォール２８、５３、６４、７９、８７、９９、１０７は、たとえば、ＣＶＤ法によって、半導体基板２の全面に窒化シリコン膜等の絶縁膜が形成された後、その絶縁膜をドライエッチングによってエッチバックすることにより形成される。
【００７８】
次に、図３９および図４０に示すように、半導体基板２への選択的なイオン注入によって、ｎ型ソース領域２３、ｎ型ドレイン領域２４、ＨＶ−ｎ型ソース領域４４、ＨＶ−ｎ型ドレイン領域４５、ＨＶ−ｎ型ソースコンタクト領域４７、ＨＶ−ｎ型ドレインコンタクト領域４８、ＨＶ−ｐ型ソース領域５５、ＨＶ−ｐ型ドレイン領域５６、ＨＶ−ｐ型ソースコンタクト領域５８、ＨＶ−ｐ型ドレインコンタクト領域５９、ＭＶ−ｎ型ソースコンタクト領域８０、ＭＶ−ｎ型ドレインコンタクト領域３３、ＭＶ−ｐ型ソースコンタクト領域８８、ＭＶ−ｐ型ドレインコンタクト領域８９、ＬＶ−ｎ型ソースコンタクト領域１００、ＬＶ−ｎ型ドレインコンタクト領域３４、ＬＶ−ｐ型ソースコンタクト領域１０８およびＬＶ−ｐ型ドレインコンタクト領域１０９が形成される。
【００７９】
次に、コントロールゲート２７、ＨＶ−ｎＭＯＳゲート電極５２、ＨＶ−ｐＭＯＳゲート電極６３、ＭＶ−ｎＭＯＳゲート電極７８、ＭＶ−ｐＭＯＳゲート電極８６、ＬＶ−ｎＭＯＳゲート電極９８、ＬＶ−ｐＭＯＳゲート電極１０６、ｎ型ソース領域２３、ｎ型ドレイン領域２４、ＨＶ−ｎ型ソースコンタクト領域４７、ＨＶ−ｎ型ドレインコンタクト領域４８、ＨＶ−ｐ型ソースコンタクト領域５８、ＨＶ−ｐ型ドレインコンタクト領域５９、ＭＶ−ｎ型ソースコンタクト領域８０、ＭＶ−ｎ型ドレインコンタクト領域３３、ＭＶ−ｐ型ソースコンタクト領域８８、ＭＶ−ｐ型ドレインコンタクト領域８９、ＬＶ−ｎ型ソースコンタクト領域１００、ＬＶ−ｎ型ドレインコンタクト領域３４、ＬＶ−ｐ型ソースコンタクト領域１０８およびＬＶ−ｐ型ドレインコンタクト領域１０９のそれぞれの表面にシリサイドが形成される。
【００８０】
この後は、図２および図３に示すように、層間絶縁膜１１０が形成された後、各種コンタクトプラグ１１３および配線１１１が形成される。次に、メモリセル領域３およびＣＭＯＳ領域４における層間絶縁膜１１０および各配線１１１を被覆するように、窒化シリコン等の絶縁材料からなる表面保護膜１１８が形成され、表面保護膜１１８に各電極をワイヤボンディング用のパッドとして露出させる開口（図示せず）が形成される。
【００８１】
以上の工程を経て、図１〜図３に示したメモリセル領域３およびＣＭＯＳ領域４を備えた半導体装置１が得られる。なお、層間絶縁膜１１０は複数積層されてもよい。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の実施形態において、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【００８２】
また、メモリセル領域３およびＣＭＯＳ領域４の周囲には、チャージポンプ、ツェナーダイオード、ＭＩＳトランジスタ等の各種素子が形成された周辺回路領域が設定されていてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００８３】
１  半導体装置
２  半導体基板
３  メモリセル領域
４  ＣＭＯＳ領域
５  素子分離部
６  アクティブ領域
１０  トレンチ
１１  埋め込み絶縁膜
１２  埋め込み部
１３  突出部
２０  不揮発性メモリセル
２６  フローティングゲート
２６ａ  オーバーラップ部分
２６ｂ  中央部分
４０  ＨＶ−ＣＭＯＳ領域
４１  ＨＶ−ｎＭＯＳ
４２  ＨＶ−ｐＭＯＳ
７０  ＭＶ−ＣＭＯＳ領域
７１  ＭＶ−ｎＭＯＳ
７２  ＭＶ−ｐＭＯＳ
９０  ＬＶ−ＣＭＯＳ領域
９１  ＬＶ−ｎＭＯＳ
９２  ＬＶ−ｐＭＯＳ
１２０  ハードマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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