(57)【要約】【課題】回路構成を従来よりも小型化し得る不揮発性半導体記憶装置を提案する。【解決手段】不揮発性半導体記憶装置1では、データ書き込み時、高抵抗領域CH2にて電圧降下を生じさせればよく、ゲート電極G1に印加する電圧値を従来よりも低減し得、その分、ゲート絶縁膜8aの膜厚や、さらにはメモリトランジスタ2a,2b,2c,2dを制御する周辺トランジスタ11のゲート絶縁膜8aの膜厚を薄くでき、かくして、回路構成を従来よりも小型化し得る。【選択図】図２
2014183233.tif 000002
【特許請求の範囲】
【請求項１】
基板上にゲート絶縁膜を介してゲート電極が設けられた単層ゲート構造のメモリトランジスタを1または複数備えた不揮発性半導体記憶装置であって、
前記メモリトランジスタは、
前記基板の表面に形成されたソース領域およびドレイン領域と、
前記基板上に設けられ、前記ゲート電極および前記ドレイン領域間に配置されたキャリア蓄積領域とを備えており、
前記基板の表面には、前記ドレイン領域と接し、かつ前記キャリア蓄積領域と対向した領域に、前記ゲート電極下部のチャネル領域と前記ソース領域との間の抵抗値よりも高い抵抗値を有した高抵抗領域が形成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記基板には、前記ソース領域に接してエクステンション領域が形成されており、
前記高抵抗領域は、該エクステンション領域よりも不純物濃度が低く形成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記高抵抗領域は、前記ドレイン領域から前記チャネル領域の一部に亘って形成されている
ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
前記ソース領域に電圧を印加した状態で、前記ゲート電極に電圧を印加してチャネルをオンし、前記チャネル領域および前記高抵抗領域に電流を流すことにより、前記ドレイン領域内のキャリアを、該高抵抗領域を介して前記キャリア蓄積領域に注入する
ことを特徴とする請求項１〜３のうちいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記ドレイン領域に接続されたビット線に読み出し電圧を印加し、前記ゲート電極に電圧が印加されてチャネルが形成されたときの前記読み出し電圧の変化から、前記キャリア蓄積領域にキャリアが注入されているか否かを判断する
ことを特徴とする請求項１〜３のうちいずれか１項記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリトランジスタは、
ゲート絶縁膜の膜厚が、前記メモリトランジスタを制御する周辺トランジスタのうち最も薄いゲート絶縁膜の膜厚と同じに選定されている
ことを特徴する請求項１〜５のうちいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、例えばゲート電極側部のサイドウォール内に形成されたキャリア蓄積領域にキャリアを注入させることで、データを書き込み得るメモリトランジスタを備えた不揮発性半導体記憶装置に適用して好適なものである。
【背景技術】
【０００２】
近年、標準的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスにより容易に製造できる不揮発性半導体記憶装置の研究が盛んに行われている。このような不揮発性半導体記憶装置としては、データを複数回書き込むことができるＭＴＰ（Multiple Time PROM）と、データを1回限り書き込むことができるＯＴＰ（One Time PROM）とが知られている。
【０００３】
例えばＭＴＰの不揮発性半導体記憶装置としては特許文献１に示すような不揮発性半導体記憶装置が知られている。ここで特許文献１では、サイドウォール内にキャリア蓄積領域を備えており、当該キャリア蓄積領域にキャリアを注入することによりデータの書き込みを行い、当該キャリア蓄積領域からキャリアを引き抜くことによりデータの消去を行え得るようになされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１４２３９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、データ書き込みや消去が繰り返し行える点が開示されているものの、サイドウォール内のキャリア蓄積領域に一度注入されたキャリアを実際に引く抜くことは困難であり、1回限りデータを書き込めるＯＴＰとして使用されることが現実的である。
【０００６】
また、特許文献１における不揮発性半導体記憶装置では、サイドウォール内のキャリア蓄積領域にキャリアを注入するために5〜7[V]の電圧をゲート電極等に印加する必要があり、その分、ゲート絶縁膜の膜厚を厚く形成する必要があるためセルサイズが大きくなるという問題があった。また、特許文献１における不揮発性半導体記憶装置では、このような高電圧をビット線単位で制御しなければならないため、これらメモリトランジスタを制御する周辺トランジスタも5〜7[V]の高電圧に耐え得るようにゲート絶縁膜の膜厚を厚くした高耐圧素子で作製せざるを得ず、コアＭＯＳ（例えば1.5[V]-ＭＯＳ）のみで構成できるＯＴＰの不揮発性半導体記憶装置に比べ、回路構成全体が大きくなるという問題があった。
そこで、本発明は以上の点を考慮してなされたもので、回路構成を従来よりも小型化し得る不揮発性半導体記憶装置を提案することを目的とする。
【課題を解決するための手段】
【０００７】
かかる課題を解決するため本発明の不揮発性半導体記憶装置は、基板上にゲート絶縁膜を介してゲート電極が設けられた単層ゲート構造のメモリトランジスタを1または複数備えた不揮発性半導体記憶装置であって、前記メモリトランジスタは、前記基板の表面に形成されたソース領域およびドレイン領域と、前記基板上に設けられ、前記ゲート電極および前記ドレイン領域間に配置されたキャリア蓄積領域とを備えており、前記基板の表面には、前記ドレイン領域と接し、かつ前記キャリア蓄積領域と対向した領域に、前記ゲート電極下部のチャネル領域と前記ソース領域との間の抵抗値よりも高い抵抗値を有した高抵抗領域が形成されていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、データ書き込み時、高抵抗領域でのみ電圧降下を生じさせ、高抵抗領域に発生した強電界を利用してソースサイド注入によりドレイン領域内のキャリアを、高抵抗領域を介してキャリア蓄積領域に注入できる。従って、本発明の不揮発性半導体記憶装置では、データ書き込み時、高抵抗領域にて電圧降下を生じさせればよく、ビット線やゲート電極に印加する電圧値を従来よりも低減し得、その分、ゲート絶縁膜の膜厚や、当該メモリトランジスタを制御する周辺トランジスタのゲート絶縁膜の膜厚も薄くでき、かくして、回路構成を従来よりも小型化し得る。
【図面の簡単な説明】
【０００９】
【図１】本発明の不揮発性半導体記憶装置の回路構成と、データ書き込み時における各部位の電圧値を示す回路図である。
【図２】メモリトランジスタおよび周辺トランジスタの断面構造を示す側断面図である。
【図３】ソース電圧を1.5[V]としたときのデータ書き込み時における各部位の電圧値を示す回路図である。
【図４】データの読み出し時における各部位の電圧値を示す回路図である。
【図５】他の実施の形態によるメモリトランジスタの断面構造を示す側断面図である。
【発明を実施するための形態】
【００１０】
以下図面に基づいて本発明の実施の形態を詳述する。
【００１１】
（１）不揮発性半導体記憶装置の回路構成
図１において、1は例えばＮ型ＭＯＳ（Metal Oxide Semiconductor）構造でなる4つのメモリトランジスタ2a,2b,2c,2dが2行2列に配置された不揮発性半導体記憶装置を示し、これらメモリトランジスタ2a,2b,2c,2dのうち、例えば任意に選択されたメモリトランジスタ2aに対しソースサイド注入によってデータを書き込み得るようになされている。ここで、この不揮発性半導体記憶装置1は、各メモリトランジスタ2a,2b,2c,2dに対してデータを1回限り書き込み可能なＯＴＰであり、例えばメモリトランジスタ2aに一度書き込まれたデータは消去し得ないように構成されている。
【００１２】
この場合、不揮発性半導体記憶装置1は、2本のビット線BL1,BL2が設けられているとともに、2本のワード線WL1,WL2が設けられており、ビット線BL1,BL2およびワード線WL1,WL2が交差する位置にメモリトランジスタ2a,2b,2c,2dが配置されている。また、不揮発性半導体記憶装置1は、1本のソース線SLがメモリトランジスタ2a,2b,2c,2dに接続されており、当該ソース線SLによって各メモリトランジスタ2a,2b,2c,2dに所定の電圧を一律に印加し得るようになされている。
【００１３】
この実施の形態の場合、これらメモリトランジスタ2a,2b,2c,2dは全て同一構成を有していることから、説明の重複を避けるため、以下1つのメモリトランジスタ2aに着目して説明する。メモリトランジスタ2aには、一方向に並ぶ他のメモリトランジスタ2bに接続されたワード線WL1がゲート電極に接続されているとともに、他方向に並ぶ他のメモリトランジスタ2cに接続されたビット線BL1が一端に接続され、ソース線SLが他端に接続されている。
【００１４】
また、このメモリトランジスタ2aは、ワード線WL1が接続されるゲート電極と、ビット線BL1が接続される一端との間に電荷（電子）が注入可能なキャリア蓄積領域5を備えており、ワード線WL1、ビット線BL1およびソース線SLに印加される電圧が調整されることで、ソースサイド注入によりキャリア蓄積領域5に電荷を注入してデータを書き込み可能に構成されている。
【００１５】
不揮発性半導体記憶装置1には、行列状に配置されたメモリトランジスタ2a,2b,2c,2dに、Ｎ型ＭＯＳ構造の周辺トランジスタ（図示せず）が接続されており、当該周辺トランジスタによってこれらメモリトランジスタ2a,2b,2c,2dを制御し得るようになされている。
【００１６】
ここで、図２は、図１に示したメモリトランジスタ2aと周辺トランジスタ11の側断面構成を示す断面図である。メモリトランジスタ2aには、シリコンでなる基板6の表面にソース領域S1とドレイン領域D1とが間隔を空けて形成されており、一端にあるドレイン領域D1にビット線BL1が接続されているとともに、他端にあるソース領域S1にソース線SLが接続されている。
【００１７】
また、ソース領域S1およびドレイン領域D1間の基板6の表面には、ソース領域S1の側面と接するようにエクステンション領域ET1が形成され、このエクステンション領域ET1およびドレイン領域D1間にチャネル領域CH1と高抵抗領域CH2とが形成されている。
【００１８】
メモリトランジスタ2aは、ソース領域S1およびドレイン領域D1間にゲート絶縁膜8aを介してゲート電極G1が形成された単層ゲート構造からなり、このゲート電極G1にワード線WL1が接続された構成を有する。また、メモリトランジスタ2aには、ゲート電極G1の両側部にサイドウォール7が形成されており、一方のサイドウォール7と対向するようにして基板6の表面に高抵抗領域CH2が配置され、他方のサイドウォール7と対向するようにして基板6の表面にエクステンション領域ET1が配置されている。
【００１９】
実際上、サイドウォール7は、シリコン酸化物からなる絶縁層8bと、窒化膜等の電荷が蓄積可能なキャリア蓄積領域5と、シリコン酸化物に不純物がドープされた不純物絶縁層9とから構成されており、ゲート電極G1および基板6の表面に沿って形成された絶縁層8b上にキャリア蓄積領域5および不純物絶縁層9が順に配置され得る。このようなサイドウォール7には、データ書き込み時、ソースサイド注入によって、ドレイン領域D1内の電荷が高抵抗領域CH2を介してキャリア蓄積領域5に注入され得るようになされている。
【００２０】
実際上、この実施の形態の場合、高抵抗領域CH2は、基板6の表面において、ドレイン領域D1から、キャリア蓄積領域5の下部領域を通ってゲート電極G1の下部領域の一部にまで形成されている。ここで本発明は、メモリトランジスタ2aにおいて、高抵抗領域CH2がエクステンション領域ET1よりも不純物濃度が低濃度に選定され、高抵抗領域CH2がエクステンション領域ET1の抵抗値よりも高い抵抗値を有している点に特徴を有する。例えば、この実施の形態の場合、高抵抗領域CH2は、不純物ドープ量が1E18/cm3以下であることが好ましい。
【００２１】
このような構成を有するメモリトランジスタ2aは、後述するデータ書き込み時に、ソース線SLおよびビット線BL1間で大きな電位差が生じたとき、抵抗値を高くした高抵抗領域CH2で最も大きな電位降下が生じ、高抵抗領域CH2にて高電界を発生させてソースサイド注入によりドレイン領域D1内の電荷を、高抵抗領域CH2を介してキャリア蓄積領域5に注入し得るように構成されている。
【００２２】
次に、これらメモリトランジスタ2a,2b,2c,2dを制御する周辺トランジスタ11の構成について以下説明する。周辺トランジスタ11は、メモリトランジスタ2a,2b,2c,2dに電気的に接続されたＮ型ＭＯＳ構造を含み、シリコンでなる基板6にソース領域S2およびドレイン領域D2が間隔を空けて形成されている。ソース領域S2およびドレイン領域D2間の基板6表面には、これらソース領域S2およびドレイン領域D2の各側面に接するようにエクステンション領域ET2,ET3がそれぞれ形成されており、エクステンション領域ET2,ET3間のチャネル領域CH3上にゲート絶縁膜8aを介してゲート電極G2が形成されている。
【００２３】
また、これらエクステンション領域ET2,ET3の上面には、ゲート電極G2の両側部を覆うようにしてサイドウォール12が形成されている。なお、サイドウォール12は、シリコン酸化物からなる絶縁層8bと、窒化膜層13と、シリコン酸化物に不純物がドープされた不純物絶縁層9とから構成されており、ゲート電極G2および基板6の表面に沿って形成された絶縁層8b上に窒化膜層13および不純物絶縁層9が順に配置され得る。
【００２４】
この実施の形態の場合、周辺トランジスタ11は、ゲート絶縁膜8aの膜厚が8[nm]以下に選定されており、不揮発性メモリで一般的に用いられているゲート絶縁膜が薄いコアＭＯＳ構造を有する。本発明の不揮発性半導体記憶装置1は、データ書き込み時およびデータ読み出し時（後述する）に、メモリトランジスタ2a,2b,2c,2dに対して印加する電圧値を低減し得ることから、これらメモリトランジスタ2a,2b,2c,2dと電気的に接続された周辺トランジスタ11を、例えば厚さ12[nm]といった高耐圧素子とする必要がなく、周辺トランジスタ11のゲート絶縁膜8aも薄く形成し得、高耐圧素子を用いない分、全体として回路構成を小型化し得る。
【００２５】
なお、メモリトランジスタ2a,2b,2c,2dを制御する周辺トランジスタ11が複数あり、周辺トランジスタ11のゲート絶縁膜8aの膜厚が同じではない場合、これらメモリトランジスタ2a,2b,2c,2dは、ゲート絶縁膜8aの膜厚を、周辺トランジスタ11のゲート絶縁膜8aのうち最も薄いゲート絶縁膜8aの膜厚と同じに選定することもできる。
【００２６】
因みに、これらメモリトランジスタ2a,2b,2c,2dおよび周辺トランジスタ11は、一般的なＣＭＯＳの製造プロセスである成膜工程や、レジスト工程、露光現像工程、エッチング工程、不純物注入工程、レジスト剥離工程等の各工程を行うことにより作製できるため、ここではその製造方法について省略する。
【００２７】
（２）データの書き込み動作
（２−１）基本的な電圧設定によるデータの書き込み動作
次に本発明の不揮発性半導体記憶装置1においてデータの書き込み動作について以下説明する。図１は、複数のメモリトランジスタ2a,2b,2c,2dのうち、1行1列目のメモリトランジスタ2aにのみデータを書き込む際の各部位の電圧値を示している。なお、ここでは、データの書き込みが行われるメモリトランジスタ2aを選択メモリ3aと呼び、データの書き込みを行わないメモリトランジスタ2b,2c,2dを非選択メモリ3bと呼ぶ。
【００２８】
この場合、図１に示すように、不揮発性半導体記憶装置1は、メモリトランジスタ2a,2b,2c,2dのソース領域S1にソース線SLを介して1.5Vから4V程度（図１では一例として4[V]）の書き込みソース電圧が印加され得る。また、選択メモリ3aに接続されたワード線WL1には、ソース線SLの書き込みソース電圧以上の電圧、即ち1.5〜4.5[V]程度（図１では一例として4.5[V]）の書き込みゲート電圧（ソース線SLの書き込みソース電圧をSLV、ワード線WL1の書き込みゲート電圧をWL1Vとした場合、SLV≦WL1V）が印加され、当該選択メモリ3aが接続されたビット線BL1には0[V]の書き込み電圧が印加される。なお、選択メモリ3aのドレイン領域D1に印加する電圧を電流によって制御する場合には、選択メモリ3aに接続されたビット線BL1に例えば5[μA]の定電流が供給され得る。
【００２９】
このように選択メモリ3aは、図２に示したように、ソース線SLを介して4[V]の書き込みソース電圧がソース領域S1に印加されるとともに、ワード線WL1を介して4.5[V]の書き込みゲート電圧がゲート電極G1に印加されることでオン状態となりチャネル領域CH1および高抵抗領域CH2に電流が流れる状態となり得る。選択メモリ3aでは、ビット線BL1を介して0[V]の書き込み電圧が印加されるか、或いは5[uA]の定電流が供給されると、チャネル領域CH1とドレイン領域D1との間にある高抵抗領域CH2にて高い電圧差が生じて強電界が発生する。
【００３０】
これにより選択メモリ3aでは、高抵抗領域CH2で発生した強電界によりドレイン領域D1内の電荷（キャリア）を高抵抗領域CH2内にて加速させ、当該電荷および、それから発生した2次電荷の一部をサイドウォール7内のキャリア蓄積領域5に注入させ得る。その結果、選択メモリ3aでは、キャリア蓄積領域5中に電荷が蓄積して、データが書き込まれた状態となり得る。
【００３１】
このように選択メモリ3aでは、データ書き込み時、高抵抗領域CH2にて強電界を発生させることで、この強電界によって電荷をキャリア蓄積領域5に注入し得、単層ゲート構造でソースサイド注入によるデータ書き込みを実現し得る。
【００３２】
また、高抵抗領域CH2では、不純物濃度を低濃度として高い抵抗値を有しており、データ書き込み時、大きな電圧降下が生じるものの、書き込みゲート電圧が1.5〜4.5[V]の低電圧に選定できることから、選択メモリ3aを制御する周辺トランジスタ11を高耐圧素子とする必要がない。かくして、周辺トランジスタ11としては、ゲート絶縁膜8aの膜厚を例えば8[nm]以下に形成し得、メモリセルの制御専用の高耐圧素子を用いる必要がなく、メモリ以外の動作に用いられる一般的な素子、例えば入出力電圧が3.3[V]の場合には、それを制御するための7[nm]から8[nm]程度のゲート絶縁膜からなる入出力MOSをそのまま用いることができる。
【００３３】
因みにこのとき、図１に示したように、不揮発性半導体記憶装置1において、ワード線WL1を介して例えば4.5[V]の書き込みゲート電圧が印加される非選択メモリ3b（メモリトランジスタ2b）に接続されたビット線BL2には、ソース線SLの電圧の半分ないしソース線SLの電圧と同程度（図１では一例とし4[V]）の書き込み禁止電圧（書き込み禁止電圧をBL2Vとした場合、SLV/2≦BL2V≦SLV）が印加される。
【００３４】
これにより選択メモリ3aとワード線WL1を共通する非選択メモリ3bたるメモリトランジスタ2bでは、高抵抗領域CH2に発生する電界が選択メモリ3aにかかる電界の半分以下となり電荷（キャリア）の発生量が大幅に低減されることにより、電荷がキャリア蓄積領域5に注入されない。
【００３５】
一方、非選択メモリ3bのみが接続されたワード線WL2には、0[V]ないしソース線SLの電圧半分程度の2[V]（図１では一例として0[V]）の書き込み禁止ゲート電圧（ワード線WL2の書き込み禁止ゲート電圧をWL2Vとした場合、0≦WL2V≦SLV/2）が印加される。これにより、このワード線WL2に接続された非選択メモリ3bたるメモリトランジスタ2c,2dは、ゲート電極G1に0[V]が印加されることで、チャネルがオフ状態となりソース領域S1に印加される4[V]の書き込みソース電圧がソース領域S1およびエクステンション領域ET1に留まり、チャネル領域CH1および高抵抗領域CH2に電流が流れることなく電荷がキャリア蓄積領域5に注入されない。
【００３６】
また、ワード線WL2に対してソース線SLの電圧の半分程度の書き込み禁止ゲート電圧を印加する場合には、チャネルはオン状態となるが、チャネル領域CH1および高抵抗領域CH2に伝わる電圧はワード線WL2に印加された電圧から閾値を差し引いた電圧となるため、高抵抗領域CH2に発生する電界が選択メモリ3aにかかる電界の半分以下となり電荷（キャリア）の発生量が大幅に低減されることにより、電荷がキャリア蓄積領域5に注入されない。
【００３７】
かくして、この不揮発性半導体記憶装置1では、各非選択メモリ3bの高抵抗領域CH2に発生する電界を低減させることでキャリア蓄積領域5に電荷が注入されることがなく、所望の選択メモリ3aにおいてだけソースサイド注入によりドレイン領域D1内の電荷を、高抵抗領域CH2を介してキャリア蓄積領域5に注入し得、データを書き込むことができる。
【００３８】
（２−２）ソース電圧を1.5[V]としたときのデータの書き込み動作
上述した「（２−１）基本的な電圧設定によるデータの書き込み動作」では、一例としてソース線SLに4[V]のソース電圧を印加する場合について説明したが、その他の事例として、メモリトランジスタ2a,2b,2c,2dのサードウォール7の幅を短くし、これに伴いサイドウォール7下の高抵抗領域CH2の長さを短くすることによりソースサイド注入を発生し得るソース電圧を低減することもできる。
【００３９】
例えばトランジスタ2aのサイドウォール長を30[nm]程度に設定した場合には、図１との対応部分に同一符号を付して示す図３のように、ソース線SLに印加されるソース電圧を1.5[V]程度にしてもソースサイド注入を起こし得る。この場合にはワード線WL1には1.5[V]〜2[V](図３では一例として1.5[V])の電圧を印加すればよい。また、非選択メモリ3b（メモリトランジスタ2b）に接続されたビット線BL2には0.7[V]〜1.5[V](図３では一例として1.5[V])の電圧を印加すればよく、これにより、選択メモリ3aが接続されたビット線BL1と、非選択メモリ3bのみが接続されたビット線BL2とに掛かる電位差を1.5[V]以下に低減することができる。
【００４０】
また、非選択メモリ3bのみが接続されたワード線WL2には0[V]〜0.8[V]（図３では一例として0[V]）の電圧を印加すればよく、これにより、選択メモリ3aが接続されたワード線WL1と、非選択メモリ3bのみが接続されたワード線WL2とに掛かる電位差を1.5[V]以下に低減することができる。従って、この場合にはビット線BL1,BL2およびワード線WL1,WL2を制御する周辺回路で、必要な電圧を全て1.5[V]以下で構成することが可能となり、同一の半導体集積回路の素子内で用いられているゲート絶縁膜のうち、最も薄い絶縁膜（ここでは例えば3[nm]）で構成される素子、即ちコアＭＯＳを用いて周辺回路を構成することが可能となり、更に回路構成を小型化し得る。また、この場合にはメモリトランジスタ2a,2b,2c,2dのゲート電極G1および基板6間に掛かる電圧も1.5[V]に低減されているため、メモリトランジスタ2a,2b,2c,2dを構成するゲート絶縁膜8aをコアＭＯＳのゲート絶縁膜と同じ膜厚にでき、かくしてメモリトランジスタ2a,2b,2c,2dをコアＭＯＳと同じ製造工程で形成し得る。
【００４１】
（３）データの読み出し動作
次に、不揮発性半導体記憶装置1において、データを読み出す際の電圧印加について以下説明する。図１との対応部分に同一符号を付して示す図４は、メモリトランジスタ2a,2b,2c,2dのうち、1行目のメモリトランジスタ2a,2bのデータを読み出す際の各部位の電圧値を示している。なお、ここでは、データを読み出すメモリトランジスタ2a,2bを読み出しメモリ3cと呼び、データを読み出さないメモリトランジスタ2c,2dを非読み出しメモリ3dと呼ぶ。また、この場合、メモリトランジスタ2a,2b,2c,2dのうちメモリトランジスタ2bにだけデータが書き込まれ、その他のメモリトランジスタ2a,2c,2dにはデータが書き込まれていないものとする。さらに、ここでは、キャリア蓄積領域5に電荷が蓄積された状態（データが書き込まれているとき）を例えば「0」とし、キャリア蓄積領域5に電荷が蓄積されてない状態（データが書き込まれていないとき）を「1」とする。
【００４２】
この場合、不揮発性半導体記憶装置1は、読み出しメモリ3cに接続されたビット線BL1,BL2に、例えば1.5[V]の読み出し電圧を印加してプリチャージするとともに、読み出しメモリ3cに接続されたワード線WL1に1.5[V]を印加し、これらビット線BL1,BL2の読み出し電圧の変化を基にデータの書き込み有無を判断し得る。
【００４３】
例えば、キャリア蓄積領域5に電荷が蓄積された（データが書き込まれた）読み出しメモリ3cたるメモリトランジスタ2bでは、キャリア蓄積領域5に蓄積された電荷によって高抵抗領域CH2の電流がカットされて高抵抗領域CH2が更に高抵抗状態となる。その結果、データが書き込まれた読み出しメモリ3cたるメモリトランジスタ2bでは、ＭＯＳがオンの状態となってもチャネル領域CH1に電流が流れないオフ動作となるか、或いはチャネル領域CH1に流れる電流が低減し、ビット線BL2での読み出し電圧が1.5[V]のままとなる。一方、キャリア蓄積領域5に電荷が蓄積されていない（データが書き込まれていない）他方の読み出しメモリ3cたるメモリトランジスタ2aでは、オン動作し、これによりビット線BL1の読み出し電圧が変化し1.5[V]よりも低い電圧値（例えば0[V]）になる。不揮発性半導体記憶装置1は、ビット線BL1,BL2の読み出し電圧の変化を検知し、読み出し電圧が変化しない1.5[V]のビット線BL2を「0」とし、読み出し電圧が変化した他方のビット線BL1を「1」とし、読み出し情報を確定し得る。
【００４４】
ここでメモリトランジスタ2a,2b,2c,2dがＭＯＳからなるスイッチ領域と高抵抗領域CH2の二つの領域で構成されていると考えれば、これらメモリトランジスタ2a,2b,2c,2dは、スイッチ領域の閾値は変化せず、高抵抗領域CH2の抵抗を変化させて記憶素子として用いる、抵抗変化記憶素子と言える。
【００４５】
なお、非読み出しメモリ3dのみが接続されたワード線WL2には0[V]が印加されている。これにより、不揮発性半導体記憶装置1では、非読み出しメモリ3dたるメモリトランジスタ2c,2dがオフ状態となり、ビット線BL1,BL2に印加されている読み出し電圧が非読み出しメモリ3dによって変化することなく、読み出しメモリ3cのデータのみを読み出し得るようになされている。
【００４６】
（４）動作及び効果
以上の構成において、メモリトランジスタ2aでは、基板6上にゲート絶縁膜8aを介してゲート電極G1が設けられた単層ゲート構造からなり、ゲート電極G1およびドレイン領域D1間の基板6上に絶縁層8bを介してキャリア蓄積領域5が形成され、キャリア蓄積領域5と対向した基板6の表面に、エクステンション領域ET1の抵抗値よりも高い抵抗値を有した高抵抗領域CH2を設けるようにした。
【００４７】
これにより、データが書き込まれる選択メモリ3aでは、データの書き込み時、ソース線SLからソース領域S1に例えば4[V]の書き込みソース電圧が印加され、かつワード線WL1からゲート電極G1に書き込みゲート電圧が印加されることで、チャネル領域CH1および高抵抗領域CH2に電流が流れる状態となる。この状態で選択メモリ3aでは、ビット線BL1からドレイン領域D1に例えば0[V]の書き込み電圧が印加されるか、或いは5[μA]の定電流が供給されることで、高抵抗領域CH2で電圧降下を生じさせて強電界を発生させ、この強電界により電荷をキャリア蓄積領域5に注入する、いわゆるソースサイド注入によってデータを書き込むことができる。
【００４８】
このように選択メモリ3aでは、データ書き込み時、高抵抗領域CH2にて電圧降下を発生させればよく、ゲート電極G1に印加される電圧値を従来よりも低く抑えつつ、ドレイン領域D1内の電荷を、高抵抗領域CH2を介してキャリア蓄積領域5に注入させることができる。
【００４９】
一方、ワード線WL1を介して書き込みゲート電圧が印加される非選択メモリ3bたるメモリトランジスタ2bでは、ビット線BL2からドレイン領域D1に例えば4［V］の書き込み禁止電圧を印加することで、チャネルをオフとしチャネル領域CH1における電流の流れを抑制し得、高抵抗領域CH2にてソースサイド注入が発生することなくデータの書き込みを防止できる。
【００５０】
また、他のワード線WL2に接続された非選択メモリ3bたるメモリトランジスタ2c,2dでは、0[V]の書き込み禁止ゲート電圧がワード線WL2からゲート電極G1に印加されることで、チャンネルがオフ状態となり、ソース線SLの書き込みソース電圧がソース領域S1に留まり、ソースサイド注入が生じることなくキャリア蓄積領域5へのデータ書き込みを防止できる。
【００５１】
このように不揮発性半導体記憶装置1では、データが書き込まれる選択メモリ3aや、データが書き込まれない非選択メモリ3bにおいて、各ゲート電極G1やドレイン領域D1に印加される電圧値を低減し得ることから、各メモリトランジスタ2a,2b,2c,2dのゲート絶縁膜8aの膜厚をその分だけ薄く形成できる。
【００５２】
特に、不揮発性半導体記憶装置1では、データ書き込み時、メモリトランジスタ2a,2b,2c,2dに印加する電圧として、高電圧が共通のソース線SLに印加され、ソース線SLの電圧以下でビット線BL1,BL2の制御を行えるため、ビット線BL1,BL2を制御する周辺トランジスタ11の電圧を下げることができ、その分、周辺トランジスタ11のゲート絶縁膜についても膜厚を薄く形成できる。
【００５３】
また、この不揮発性半導体記憶装置1では、データの書き込み時、ビット線BL1,BL2およびワード線WL1,WL2にそれぞれ印加される電圧差を4.5[V]以下（図３では1.5[V]以下）に抑えることができるので、これらビット線BL1,BL2およびワード線WL1,WL2を制御する周辺トランジスタ11を、入出力ＭＯＳやコアＭＯＳで設計することができ、当該周辺トランジスタ11のゲート絶縁膜8aも薄くできる分、高速動作が図れ、かつ回路面積も小さくでき回路全体として小型化を図ることができる。
【００５４】
このように不揮発性半導体記憶装置1では、メモリトランジスタ2a,2b,2c,2dや周辺トランジスタ11の各ゲート絶縁膜8aを薄くできることから、入出力ＭＯＳやコアＭＯＳなど一般的なＭＯＳの構成をそのまま用いることができ、標準的なＣＭＯＳプロセスにより容易に製造できる。
【００５５】
また、不揮発性半導体記憶装置1では、データ書き込み時、ソース線SLに4[V]の書き込みソース電圧を印加する必要があるが、マット一括でメモリトランジスタ2a,2b,2c,2dに書き込みソース電圧を印加することから、マット内にてソース線SLを分割して形成する必要がなく、通常のＮＯＲ型のマスクＲＯＭと同じ回路構成にすることができる。
【００５６】
以上の構成によれば、メモリトランジスタ2aでは、データ書き込み時、チャネルをオン状態とし、チャネル領域CH1およびドレイン領域D1間にある高抵抗領域CH2にて電圧降下を生じさせて強電界を発生させ、この強電界を利用してソースサイド注入によって、ドレイン領域D1内の電荷を、高抵抗領域CHを介してサイドウォール7内のキャリア蓄積領域5に注入し得る。これにより不揮発性半導体記憶装置1では、データ書き込み時、高抵抗領域CH2にて電圧降下を生じさせればよく、ゲート電極G1に印加する電圧値を従来よりも低減し得、その分、ゲート絶縁膜8aの膜厚や、さらにはメモリトランジスタ2a,2b,2c,2dを制御する周辺トランジスタ11のゲート絶縁膜8aの膜厚を薄くでき、かくして、回路構成を従来よりも小型化し得る。
【００５７】
（５）他の実施の形態
なお、上述した実施の形態においては、ソース領域S1側にのみエクステンション領域ET1を設け、チャネル領域CH1とドレイン領域D1との間にゲート電極G1の下部領域まで延びる高抵抗領域CH2を設けた場合について述べたが、本発明はこれに限らず、図２との対応部分に同一符号を付して示す図５のように、ドレイン領域D1側に高抵抗領域として低濃度不純物エクステンション領域ET4をドレイン領域D1の側面に接するように設けてもよい。
【００５８】
この場合、メモリトランジスタ2aでは、一方のサイドウォール7の下部領域（チャネル領域CH1とドレイン領域D1との間の領域）に形成された低濃度不純物エクステンション領域ET4が、他方のサイドウォール7の下部領域（チャネル領域CH1とソース領域S1との間の領域）にあるエクステンション領域ET1よりも不純物濃度が低濃度に選定され、低濃度不純物エクステンション領域ET4がソース線SL側のエクステンション領域ET1の抵抗値よりも高い抵抗値を有している。なお、この実施の形態の場合、高抵抗領域CH2としての低濃度不純物エクステンション領域ET4は、不純物ドープ量が1E18/cm3以下であることが好ましい。
【００５９】
このような構成を有するメモリトランジスタ2aでは、データ書き込み時、上述した実施の形態と同様に、ソース線SLおよびビット線BL1間で生じる電位差により、抵抗値を高くした低濃度不純物エクステンション領域ET4で最も大きな電位降下が生じ、低濃度不純物エクステンション領域ET4にて強電界により電荷をキャリア蓄積領域5に注入する、いわゆるソースサイド注入によってデータを書き込むことができる。
【００６０】
なお、図１〜図５において、データ書き込み時や、データ読み出し時における各電圧値をそれぞれ明記しているが、本発明はこれに限らず、種々の電圧値を適用してもよい。例えば、上述した図１に示す実施の形態においては、ワード線WL1と、非選択メモリ3bのみが接続されたビット線BL2とにそれぞれ4.5[V]と4[V]の電圧を印加して非選択メモリ3bにてデータの書き込みを防止するようにした場合について述べたが、上述したように、ワード線WL1と、非選択メモリ3bのみが接続されたビット線BL2とにそれぞれ2[V]の電圧を印加して非選択メモリ3bにてデータの書き込みを防止するようにしてもよい。この場合、非選択メモリはオン状態となりチャネルに電流が流れるが、高抵抗領域CH2にかかる電界は選択メモリ3aの約半分となりソースサイド注入が起きることはない。
【００６１】
また、ワード線WL2には0[V]を印加する場合について述べたが、上述したようにワード線WL2にソース線SLの半分の電圧、即ち2[V]を印加して、非選択のワード線WL2上の非選択メモリ3bへの書込みを防止するようにしてもよい。この場合も当該非選択メモリ3bはオン状態となりチャネルに電流が流れるが、高抵抗領域CH2にかかる電界は選択メモリ3aの約半分となりソースサイド注入が起きることはない。
【００６２】
このように、データ書き込み時、ワード線WL2やビット線BL2に、ソース線SLの電圧4[V]の半分程度の2[V]の電圧を印加する場合であっても、ゲート電極G1に印加する電圧値を従来よりも低減し得る。その場合には、選択メモリ3aが接続されたビット線BL1と、非選択メモリ3bのみが接続されたビット線BL2の電位差が2[V]となり、また、選択メモリ3aが接続されたワード線WL1と、非選択メモリ3bのみが接続されたワード線WL2の電位差も2[V]となり、これらいずれの電位差も低く抑えることができる。
【００６３】
よって、その分、ゲート絶縁膜8aの膜厚や、メモリトランジスタ2a,2b,2c,2dを制御する周辺トランジスタ11のゲート絶縁膜8aの膜厚を更に薄く例えば8[nm]から3[nm]に設計でき、周辺トランジスタ11入出力ＭＯＳからコアＭＯＳに変更し得、かくして、回路構成を従来よりも小型化し得る。
【００６４】
具体的には、ソース電圧を4[V]とし、周辺回路に用いるＭＯＳとの電位差を4〜4.5[V]とすることで、周辺回路に用いるＭＯＳとして入出力ＭＯＳ使用できる。また、ソース電圧を1.5[V]とし、周辺回路に用いるＭＯＳとの電位差を1.5[V]とすることで、周辺回路に用いるＭＯＳとしてコアＭＯＳを使用できる。また、ソース電圧を4[V]とし、周辺回路に用いるＭＯＳとの電位差を2[V]とすることで、周辺トランジスタ11としてコアＭＯＳを使用できる。
【００６５】
また、上述した実施の形態においては、データ書き込み時、ドレイン領域D1内の電荷を、高抵抗領域CH2を介してサイドウォール7内のキャリア蓄積領域5に注入するようにした場合について述べたが、本発明はこれに限らず、サイドウォール全体をシリコン酸化物で形成し、このサイドウォール自体をキャリア蓄積領域として機能させ、データ書き込み時、ドレイン領域D1内の電荷を、高抵抗領域CH2を介してサイドウォール内に注入するようにしてもよい。
【００６６】
またメモリトランジスタ2a,2b,2c,2dと周辺トランジスタ11とで同じサイドウォール構造である必要はなく、例えば周辺トランジスタ11のサイドウォール12には窒化膜層13がなくサイドウォール12全体がシリコン酸化膜で形成された単層の酸化膜構造にしてもよい。さらに、メモリトランジスタ2a,2b,2c,2dは、ゲート電極G1の側部にサイドウォール7を別途形成する必要もなく、ゲート電極G1およびドレイン領域D1間の基板6上に配置されているものの、サイドウォールとして形成されていないシリコン酸化物層や窒化物層をキャリア蓄積領域として機能させるようにしてもよい。
【００６７】
なお、上述した実施の形態においては、メモリトランジスタ2a,2b,2c,2dが2行2列に配置された不揮発性半導体記憶装置1について説明したが、本発明はこれに限らず、３つや５つ、６つ等その他複数のメモリトランジスタが行列状に配置された不揮発性半導体記憶装置や、１つのメモリトランジスが配置された不揮発性半導体記憶装置であってもよい。
【００６８】
また、メモリトランジスタ2a,2b,2c,2dおよび周辺トランジスタ11をＮ型ＭＯＳ構造とした場合について述べたが、本発明はこれに限らず、メモリトランジスタ2a,2b,2c,2dおよび周辺トランジスタ11をＰ型ＭＯＳ構造としてもよく、この場合であっても、データ書き込み時、高抵抗領域CH2にて電圧降下を生じさせ、ソースサイド注入によって、ドレイン領域D1内の電荷（ホール）を高抵抗領域CH2を介してキャリア蓄積領域5に注入させることができる。
【符号の説明】
【００６９】
1  不揮発性半導体記憶装置
2a,2b,2c,2d  メモリトランジスタ
6  基板
CH2  高抵抗領域
D1  ドレイン領域
ET1,ET2,ET3  エクステンション領域
ET4  低濃度不純物エクステンション領域（高抵抗領域）
G1,G2  ゲート電極
MGA1  メモリトランジスタ
S1  ソース領域
【図１】
2014183233.tif 000003
【図２】
2014183233.tif 000004
【図３】
2014183233.tif 000005
【図４】
2014183233.tif 000006
【図５】
2014183233.tif 000007