(57)【要約】【課題】配線容量の増加を避けつつ沿面放電の発生を防止する。【解決手段】半導体基板２０は素子部２０Ｅと素子部２０Ｅの外側に位置する終端部２０Ｔとを有する。第１の電極層４０は半導体基板２０の第１の面Ｐ１上に設けられている。第２の電極層５０は半導体基板２０の第２の面Ｐ２上において素子部２０Ｅ上に設けられている。層間絶縁膜６０は半導体基板２０の第２の面Ｐ２上に設けられている。層間絶縁膜６０は、半導体基板２０の素子部２０Ｅの一部と第２の電極層５０との間を絶縁する素子絶縁部と、半導体基板２０の終端部２０Ｔを覆う終端絶縁部とを有する。終端絶縁部は、素子絶縁部の誘電率よりも高い誘電率を有する高誘電率膜６２を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
ワイドバンドギャップ半導体から作られ、第１の面と前記第１の面と反対の第２の面とを有する半導体基板を備え、前記半導体基板は素子部と前記素子部の外側に位置する終端部とを有し、さらに
前記半導体基板の前記第１の面上に設けられた第１の電極層と、
前記半導体基板の前記第２の面上において前記素子部上に設けられた第２の電極層と、
前記半導体基板の前記第２の面上に設けられた層間絶縁膜とを備え、前記層間絶縁膜は、前記半導体基板の前記素子部の一部と前記第２の電極層との間を絶縁する素子絶縁部と、前記半導体基板の前記終端部を覆う終端絶縁部とを有し、前記終端絶縁部は、前記素子絶縁部の誘電率よりも高い誘電率を有する高誘電率膜を含む、半導体装置。
【請求項２】
前記層間絶縁膜は、前記素子絶縁部の誘電率を有し前記素子絶縁部と前記終端絶縁部との各々に含まれる低誘電率膜を含む、請求項１に記載の半導体装置。
【請求項３】
前記高誘電率膜は、前記半導体基板の前記第２の面と、前記低誘電率膜との間に位置している、請求項２に記載の半導体装置。
【請求項４】
前記半導体基板の前記第２の面は、第１の導電型を有し前記第２の面の外端に位置する外端部と、前記外端部よりも内側に位置し前記第１の導電型と異なる第２の導電型を有するガードリング部とを含む、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記高誘電率膜は前記半導体基板の前記第２の面上において前記ガードリング部および前記外端部にまたがっている、請求項４に記載の半導体装置。
【請求項６】
前記半導体基板は前記第１の面と前記第２の面とをつなぐ基板側面を有し、前記高誘電率膜は前記基板側面と同一面上にまで延びている、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記ワイドバンドギャップ半導体は炭化珪素および窒化ガリウムのいずれかである、請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１および第２の電極の間に６００Ｖ以上の電圧を印加可能に構成されている、請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記半導体装置は、前記第１および第２の電極層の間でスイッチングを行うトランジスタを含む、請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記半導体装置は、前記第１および第２の電極層の間で整流を行うダイオードを含む、請求項１〜９のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特にワイドバンドギャップ半導体層から作られた半導体基板を有する半導体装置に関するものである。
【背景技術】
【０００２】
現在最も広く用いられているシリコン半導体に比して、ワイドバンドギャップ半導体から作られた半導体層それ自体は、大幅に高い電界に耐え得る。一方で高電界が印加されると半導体材料の種類に関わらず、半導体基板上において素子部を取り囲む終端部での電界集中に起因した沿面放電が生じやすくなる。よってワイドバンドギャップ半導体が用いられる場合は沿面放電への対策が特に求められる。沿面放電は層間絶縁膜の誘電率を大きくすることによって抑制され得る。たとえば、特許第４７９６６６５号公報（特許文献１）によれば、層間絶縁膜の比誘電率を２０以上とすることが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４７９６６６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら層間絶縁膜の誘電率を単純に大きくすると、沿面放電の発生は抑制できるものの、層間絶縁膜上の配線層の配線容量が大きくなってしまう。たとえば半導体装置がＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）の場合、ソースの配線層とゲート電極との間の静電容量が上昇することで、スイッチング特性が悪化してしまう。
【０００５】
本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、配線容量の増加を避けつつ沿面放電の発生を防止することである。
【課題を解決するための手段】
【０００６】
半導体装置は半導体基板と第１の電極層と第２の電極層と層間絶縁膜とを有する。半導体基板は、ワイドバンドギャップ半導体から作られており、第１の面と第１の面と反対の第２の面とを有する。半導体基板は素子部と素子部の外側に位置する終端部とを有する。第１の電極層は半導体基板の第１の面上に設けられている。第２の電極層は半導体基板の第２の面上において素子部上に設けられている。層間絶縁膜は半導体基板の第２の面上に設けられている。層間絶縁膜は、半導体基板の素子部の一部と第２の電極層との間を絶縁する素子絶縁部と、半導体基板の終端部を覆う終端絶縁部とを有する。終端絶縁部は、素子絶縁部の誘電率よりも高い誘電率を有する高誘電率膜を含む。
【発明の効果】
【０００７】
本発明によれば、層間絶縁膜のうち素子絶縁部ではなく終端絶縁部に高誘電率膜が設けられる。これにより、素子絶縁部上の第２の電極層の配線容量の増加を避けつつ、終端絶縁部上での沿面放電の発生を防止することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す部分断面図である。
【図２】比較例の半導体装置における等電位線の例を示す部分断面図である。
【図３】図１の半導体装置における等電位線の例を示す部分断面図である。
【図４】図１の半導体装置の製造方法の第１工程を概略的に示す部分断面図である。
【図５】図１の半導体装置の製造方法の第２工程を概略的に示す部分断面図である。
【図６】図１の半導体装置の製造方法の第３工程を概略的に示す部分断面図である。
【図７】図１の半導体装置の製造方法の第４工程を概略的に示す部分断面図である。
【図８】図１の半導体装置の製造方法の第５工程を概略的に示す部分断面図である。
【図９】図１の半導体装置の製造方法の第６工程を概略的に示す部分断面図である。
【図１０】図１の第１の変形例を示す部分断面図である。
【図１１】図１の第２の変形例を示す部分断面図である。
【図１２】図１の第３の変形例を示す部分断面図である。
【図１３】本発明の実施の形態２における半導体装置の構成を概略的に示す部分断面図である。
【図１４】本発明の実施の形態３における半導体装置の構成を概略的に示す部分断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図に基づいて説明する。
はじめに概要について、以下の(i)〜(x)において説明する。
【００１０】
(i)  半導体装置１０１〜１０３は半導体基板２０，２０ｄ，２０ｐと第１の電極層４０，７０と第２の電極層５０，８０と層間絶縁膜６０，６０ａ〜６０ｃとを有する。半導体基板２０，２０ｄ，２０ｐは、ワイドバンドギャップ半導体から作られており、第１の面Ｐ１と第１の面Ｐ１と反対の第２の面Ｐ２とを有する。半導体基板２０，２０ｄ，２０ｐは素子部２０Ｅと素子部２０Ｅの外側に位置する終端部２０Ｔとを有する。第１の電極層４０，７０は半導体基板２０，２０ｄ，２０ｐの第１の面Ｐ１上に設けられている。第２の電極層５０，８０は半導体基板２０，２０ｄ，２０ｐの第２の面Ｐ２上において素子部２０Ｅ上に設けられている。層間絶縁膜６０，６０ａ〜６０ｃは半導体基板２０，２０ｄ，２０ｐの第２の面Ｐ２上に設けられている。層間絶縁膜６０，６０ａ〜６０ｃは、半導体基板２０，２０ｄ，２０ｐの素子部２０Ｅの一部と第２の電極層５０，８０との間を絶縁する素子絶縁部と、半導体基板２０，２０ｄ，２０ｐの終端部２０Ｔを覆う終端絶縁部とを有する。終端絶縁部は、素子絶縁部の誘電率よりも高い誘電率を有する高誘電率膜６２，６２Ｓを含む。
【００１１】
本半導体装置によれば、高誘電率膜６２，６２Ｓが、層間絶縁膜６０，６０ａ〜６０ｃのうち素子絶縁部ではなく終端絶縁部に設けられる。これにより、素子絶縁部上の第２の電極層５０，８０の配線容量の増加を避けつつ、終端絶縁部上での沿面放電の発生を防止することができる。
【００１２】
(ii)  上記(i)において、層間絶縁膜６０，６０ａ〜６０ｃは、素子絶縁部の誘電率を有し素子絶縁部と終端絶縁部との各々に含まれる低誘電率膜６１を含んでもよい。
【００１３】
これにより、素子絶縁部と、終端絶縁部において誘電率が低い部分とが、低誘電率膜６１によって一括して形成され得る。
【００１４】
(iii)  上記(ii)において、高誘電率膜６２，６２Ｓは、低誘電率膜６１と、半導体基板２０，２０ｄ，２０ｐの第２の面Ｐ２との間に位置していてもよい。
【００１５】
これにより、高誘電率膜６２，６２Ｓを半導体基板２０，２０ｄ，２０ｐの近くに配置し得る。
【００１６】
(iv)  上記(i)〜(iii)において、半導体基板２０，２０ｄ，２０ｐの第２の面Ｐ２は、第１の導電型を有し第２の面Ｐ２の外端に位置する外端部ＯＥと、外端部ＯＥよりも内側に位置し第１の導電型と異なる第２の導電型を有するガードリング部２６とを含んでもよい。
【００１７】
これにより、終端絶縁部上での電界集中がガードリング部によって緩和される。よって終端絶縁部上での沿面放電の発生がより確実に防止される。
【００１８】
(v)  上記(iｖ)において、高誘電率膜６２，６２Ｓは半導体基板２０，２０ｄ，２０ｐの第２の面Ｐ２上においてガードリング部２６および外端部ＯＥにまたがっていてもよい。
【００１９】
これにより、ガードリング部２６と外端部ＯＥとの境界近傍、すなわちガードリング部２６の最外端で生じやすい電界集中を抑制することができる。よって終端絶縁部上での沿面放電の発生がより確実に防止される。
【００２０】
(vi)  上記(i)〜(v)において、半導体基板２０，２０ｄ，２０ｐは第１の面Ｐ１と第２の面Ｐ２とをつなぐ基板側面ＰＳを有してもよい。高誘電率膜６２は基板側面ＰＳと同一面上にまで延びている。
【００２１】
これにより、半導体基板２０，２０ｄ，２０ｐの第２の面Ｐ２上において高誘電率膜６２が外側に向かって最大限延ばされる。よって終端絶縁部上での沿面放電の発生がより確実に防止される。
【００２２】
(vii)  上記(i)〜(vi)において、ワイドバンドギャップ半導体は炭化珪素および窒化ガリウムのいずれかであってもよい。
【００２３】
この場合、半導体自体の絶縁破壊は生じにくいので、半導体装置の沿面放電に起因した破壊がより問題となり得る。本半導体装置によれば、上述したように沿面放電を効果的に抑制することができる。
【００２４】
(viii)  上記(i)〜(vii)において、半導体装置１０１〜１０３は第１および第２の電極の間に６００Ｖ以上の電圧を印加可能に構成されていてもよい。
【００２５】
このように高電圧が半導体装置１０１〜１０３に印加される場合、沿面放電がより生じやすくなる。本半導体装置によれば、上述したように沿面放電を効果的に抑制することができる。
【００２６】
(ix)  上記(i)〜(viii)において、半導体装置１０１、１０２は、第１の電極層４０および第２の電極層５０の間でスイッチングを行うトランジスタを含んでもよい。
【００２７】
これにより、トランジスタを有する半導体装置１０１、１０２において、素子絶縁部上の第２の電極層５０の配線容量の増加を避けつつ、終端絶縁部上での沿面放電の発生を防止することができる。
【００２８】
(x)  上記(i)〜(ix)において、半導体装置１０３は、第１の電極層７０および第２の電極層８０の間で整流を行うダイオードを含んでもよい。
【００２９】
これにより、ダイオードを有する半導体装置１０３において、素子絶縁部上の第２の電極層８０の配線容量の増加を避けつつ、終端絶縁部上での沿面放電の発生を防止することができる。
【００３０】
次に、より詳細な内容について、以下の実施の形態１〜６において説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。
【００３１】
（実施の形態１）
図１に示すように、ＭＯＳＦＥＴ１０１（半導体装置）はトレンチゲート型トランジスタである。ＭＯＳＦＥＴ１０１は、エピタキシャル基板２０（半導体基板）と、ゲート酸化膜３１（ゲート絶縁膜）と、ゲート電極３２と、ドレイン電極層４０（第１の電極層）と、ソース電極層５０（第２の電極層）と、層間絶縁膜６０とを有する。ＭＯＳＦＥＴ１０１は、ドレイン電極層４０およびソース電極層５０の間でスイッチングを行う電力用半導体装置である。具体的には、ＭＯＳＦＥＴ１０１はドレイン電極層４０およびソース電極層５０の間に電圧を６００Ｖ以上印加可能に構成されていることが好ましく、１２００Ｖ以上印加可能に構成されていることがより好ましく、３３００Ｖ以上印加可能に構成されていることがさらに好ましい。
【００３２】
エピタキシャル基板２０はワイドバンドギャップ半導体から作られている。ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウムまたはダイヤモンドから作られていることが好ましく、炭化珪素または窒化ガリウムから作られていることがより好ましい。炭化珪素の結晶構造は六方晶を有することが好ましい。エピタキシャル基板２０は、下面Ｐ１（第１の面）と、上面Ｐ２（第１の面と反対の第２の面）と、下面Ｐ１および上面Ｐ２をつなぐ基板側面ＰＳとを有する。エピタキシャル基板２０は素子部２０Ｅ（図１において破線よりも左側の部分）と素子部２０Ｅの外側に位置する終端部２０Ｔ（図１において破線よりも右側の部分）とを有する。
【００３３】
エピタキシャル基板２０は、単結晶基板２９と、ｎ型を有するドリフト層２１と、ｐ型を有するボディ領域２２と、ｎ型を有するソース領域２３と、ｐ型を有するコンタクト領域２４とを含む。単結晶基板２９の一方面は下面Ｐ１を構成している。単結晶基板２９の下面Ｐ１と反対の面上にはドリフト層２１が設けられている。ボディ領域２２はドリフト層２１に接している。ボディ領域２２はドリフト層２１によって下面Ｐ１から隔てられている。ボディ領域２２の不純物濃度は、５×１０17／ｃｍ3程度以上３×１０18／ｃｍ3程度以下が好ましく、たとえば１×１０18／ｃｍ3程度である。ソース領域２３はボディ領域２２に接している。ソース領域２３は上面Ｐ２を部分的に構成している。コンタクト領域２４はボディ領域２２に接している。コンタクト領域２４は上面Ｐ２を部分的に構成している。コンタクト領域２４はボディ領域２２の不純物濃度よりも高い不純物濃度を有する。
【００３４】
エピタキシャル基板２０の上面Ｐ２上において終端部２０Ｔ上に、ＪＴＥ（Junction  Termination  Extension）領域２５と、ガードリング部２６と、フィールドストップ部２７とが設けられている。ＪＴＥ領域２５は、ｐ型を有し、ボディ領域２２につながっている。ガードリング部２６は、ｐ型を有し、ボディ領域２２から離れている。フィールドストップ部２７は、ｎ型を有し、ドリフト層２１の不純物濃度よりも高い不純物濃度を有する。フィールドストップ部２７はエピタキシャル基板２０の上面Ｐ２上においてガードリング部２６よりも外側に配置されている。これによりエピタキシャル基板２０の上面Ｐ２は、ｎ型を有し上面Ｐ２の外端に位置する外端部ＯＥと、外端部ＯＥよりも内側に位置しｐ型を有するガードリング部２６とを含むように構成されている。
【００３５】
ドレイン電極層４０はエピタキシャル基板２０の下面Ｐ１上に設けられている。ドレイン電極層４０はエピタキシャル基板２０の下面Ｐ１にオーミックに接続されている。
【００３６】
ソース電極層５０はエピタキシャル基板２０の上面Ｐ２上において素子部２０Ｅ上に設けられている。ソース電極層５０はオーミック部５１および配線部５２を有する。オーミック部５１は、エピタキシャル基板２０の上面Ｐ２にオーミックに接続されている。具体的にはオーミック部５１はソース領域２３およびコンタクト領域２４にオーミックに接続されている。
【００３７】
エピタキシャル基板２０の上面Ｐ２にはトレンチＴＲが設けられている。トレンチＴＲは側壁面ＳＷおよび底面ＢＴを有する。側壁面ＳＷはソース領域２３およびボディ領域２２を貫通してドリフト層２１に至っている。これによりボディ領域２２は上面Ｐ２のうち側壁面ＳＷの部分を構成している。側壁面ＳＷはボディ領域２２上において、ＭＯＳＦＥＴ１０１のチャネル面を含む。
【００３８】
ゲート酸化膜３１は、トレンチＴＲの側壁面ＳＷおよび底面ＢＴを覆っている。よってゲート酸化膜３１は側壁面ＳＷ上においてボディ領域２２を被覆している。ゲート電極３２はゲート酸化膜３１上に設けられている。
【００３９】
層間絶縁膜６０はエピタキシャル基板２０の上面Ｐ２上に設けられておりゲート電極３２を覆っている。ゲート酸化膜３１および層間絶縁膜６０は、上面Ｐ２上においてソース領域２３およびコンタクト領域２４の各々を露出する開口部を有する。この開口部においてソース電極層５０のオーミック部５１はソース領域２３およびコンタクト領域２４の各々にオーミックに接触している。
【００４０】
層間絶縁膜６０は、エピタキシャル基板２０の素子部２０Ｅの一部とソース電極層５０との間を絶縁する素子絶縁部（図１において破線よりも左側の部分）と、エピタキシャル基板２０の終端部２０Ｔを覆う終端絶縁部（図１において破線よりも右側の部分）とを有する。層間絶縁膜６０は低誘電率膜６１および高誘電率膜６２を有する。
【００４１】
低誘電率膜６１は、図１の破線にまたがって位置している。よって低誘電率膜６１は素子絶縁部と終端絶縁部との各々に含まれている。本実施の形態においては低誘電率膜６１が素子絶縁部の全体を構成しているので、素子絶縁部は低誘電率膜６１の誘電率と同じ誘電率を有する。低誘電率膜６１は、たとえばシリコン酸化膜であり、この場合、低誘電率膜６１の比誘電率は３．９程度である。
【００４２】
高誘電率膜６２は素子絶縁部の誘電率よりも高い誘電率を有する。高誘電率膜６２は、図１の右側にのみ含まれており、よって終端絶縁部にのみ含まれている。高誘電率膜６２は、エピタキシャル基板２０の上面Ｐ２と、低誘電率膜６１との間に位置している。高誘電率膜６２はエピタキシャル基板２０の上面Ｐ２上においてガードリング部２６および外端部ＯＥにまたがっている。本実施の形態においては高誘電率膜６２は、基板側面ＰＳと同一面上に位置する側面ＰＩを有する。言い換えれば高誘電率膜６２は基板側面ＰＳと同一面上にまで延びている。
【００４３】
高誘電率膜６２への印加電圧をＶh、高誘電率膜６２の比誘電率をε、高誘電率膜６２の厚さをｄとすると、高誘電率膜６２に印加される電界はＶh／（ε・ｄ）である。この電界は０．５ＭＶ／ｃｍ以下とされることが好ましく、Ｖh＝６００（Ｖ）とすると、高誘電率膜６２の厚さの下限は１２／ε（μｍ）である。この厚さの下限は、たとえば、比誘電率８０のＴｉＯ2膜なら０．１５μｍ、比誘電率８．５〜１０のＡｌ2Ｏ3なら１．３μｍ、比誘電率２４のＨｆＯ2なら０．５μｍ、比誘電率１１〜１８のＺｒＯ2なら０．８μｍ、比誘電率２５のＴａ2Ｏ5なら０．４８μｍ、比誘電率２５のＬａ2Ｏ3なら０．４８μｍ、比誘電率７のＳｉ3Ｎ4なら１．７μｍである。このように、誘電率が高いほど高誘電率膜６２の厚さを薄くすることができ、たとえば２μｍ未満に薄くすることができる。
【００４４】
次に比較例のＭＯＳＦＥＴ１０１Ｚ（図２）について説明する。ＭＯＳＦＥＴ１０１Ｚの層間絶縁膜は高誘電率膜６２（図１）を有さず低誘電率膜６１のみを有する。この場合、図２の破線に示すように、等電位線の端が層間絶縁膜としての低誘電率膜６１の上面（図２における上面）の端部近傍に位置しやすい。この結果、低誘電率膜６１の上面上での沿面放電が生じやすくなる。
【００４５】
これに対して本実施の形態によれば、図３の破線に示すように、高誘電率膜６２が設けられることで等電位線の端が高誘電率膜６２の側面ＰＩ（図３における右面）近傍に向かって導かれる。この結果、層間絶縁膜６０の上面上での沿面放電が生じにくくなる。また高誘電率膜６２は、層間絶縁膜６０のうち素子絶縁部（図１の破線より左側の部分）ではなく終端絶縁部（図１の破線より右側の部分）に設けられる。これにより、素子絶縁部上のソース電極層５０の配線容量の増加が避けられる。このように本実施の形態によれば、ソース電極層５０の配線容量の増加を避けつつ沿面放電の発生を防止することができる。
【００４６】
また低誘電率膜６１によって、終端絶縁部において誘電率が低い部分と、素子絶縁部とが一括して形成され得る。
【００４７】
また高誘電率膜６２は、エピタキシャル基板２０の上面Ｐ２と、低誘電率膜６１との間に位置している。これにより、高誘電率膜６２をエピタキシャル基板２０の近くに配置し得る。
【００４８】
またガードリング部２６によって終端絶縁部上での電界集中が緩和される。よって終端絶縁部上での沿面放電の発生がより確実に防止される。
【００４９】
また高誘電率膜６２はエピタキシャル基板２０の上面Ｐ２上においてガードリング部２６および外端部ＯＥにまたがっている。これにより、ガードリング部２６と外端部ＯＥとの境界近傍、すなわちガードリング部２６の最外端近傍で生じやすい電界集中を抑制することができる。よって終端絶縁部上での沿面放電の発生がより確実に防止される。
【００５０】
また高誘電率膜６２は基板側面ＰＳと同一面上にまで延びている。これにより、エピタキシャル基板２０の上面Ｐ２上において高誘電率膜６２が外側に向かって最大限延ばされる。よって終端絶縁部上での沿面放電の発生がより確実に防止される。
【００５１】
エピタキシャル基板２０の材料であるワイドバンドギャップ半導体は、炭化珪素および窒化ガリウムのいずれかであることが好ましい。この場合、印加される電圧が高くされても半導体自体は絶縁破壊しにくいので、沿面放電による破壊がより問題となる。ＭＯＳＦＥＴ１０１によればこの沿面放電を効果的に抑制することができる。
【００５２】
ＭＯＳＦＥＴ１０１はドレイン電極層４０およびソース電極層５０の間に６００Ｖ以上の電圧を印加可能に構成されていることが好ましい。このように高電圧が印加される場合、沿面放電がより問題となり得る。ＭＯＳＦＥＴ１０１によればこの沿面放電を効果的に抑制することができる。
【００５３】
次にＭＯＳＦＥＴ１０１の製造方法について説明する。
図４を参照して、下面Ｐ１を有する単結晶基板２９が準備される。次に、下面Ｐ１と反対の面上におけるエピタキシャル成長によって、ドリフト層２１が形成される。このエピタキシャル成長はＣＶＤ（Chemical  Vapor  Deposition）法により行われ得る。この際、キャリアガスとして水素ガスを用い得る。原料ガスとしては、たとえば、シラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い得る。この際、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
【００５４】
次に、ドリフト層２１上に、ボディ領域２２、ソース領域２３、コンタクト領域２４、ＪＴＥ領域２５、ガードリング部２６およびフィールドストップ部２７が形成される。これらの形成はイオン注入によって行い得る。次に、イオン注入によって導入された不純物を活性化するための活性化アニール処理が行われる。たとえばアルゴン（Ａｒ）ガスの雰囲気中での１７００℃程度の温度での３０分間の加熱が行われる。
【００５５】
図５に示すように、ソース領域２３およびコンタクト領域２４からなる面上に、開口部を有するマスク層９０がフォトリソグラフィ法によって形成される。マスク層９０として、たとえばシリコン酸化膜などを用いることができる。開口部はトレンチＴＲ（図１）の位置に対応して形成される。
【００５６】
次に、マスク層９０を用いたエッチングによってエピタキシャル基板２０にトレンチＴＲが形成される。このエッチングとしては熱エッチングが好ましい。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6、またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃程度以上１０００℃程度以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃程度以上１０００℃程度以下とした場合、ＳｉＣのエッチング速度はたとえば約７０μｍ／時になる。また、この場合に、酸化珪素から作られたマスク層９０は、ＳｉＣに対する選択比が極めて大きいので、ＳｉＣのエッチング中に実質的にエッチングされない。トレンチＴＲの形成後、マスク層９０はエッチングなど任意の方法により除去される。
【００５７】
図６を参照して、トレンチＴＲの側壁面ＳＷおよび底面ＢＴの各々を覆うゲート酸化膜３１が形成される。ゲート酸化膜３１は、たとえば、エピタキシャル基板２０の熱酸化により形成され得る。
【００５８】
ゲート酸化膜３１の形成後に、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールが行われてもよい。温度プロファイルは、たとえば、温度１１００℃程度以上１３００℃程度以下、保持時間１時間程度の条件を有する。これにより、ゲート酸化膜３１とボディ領域２２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、ＮＯガス以外のガスが雰囲気ガスとして用いられてもよい。
【００５９】
このＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、上記ＮＯアニールの加熱温度よりも高く、ゲート酸化膜３１の融点よりも低いことが好ましい。この加熱温度が保持される時間は、たとえば１時間程度である。これにより、ゲート酸化膜３１とボディ領域２２との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
【００６０】
次にゲート酸化膜３１上にゲート電極３２が形成される。具体的には、トレンチＴＲの内部の領域をゲート酸化膜３１を介して埋めるように、ゲート酸化膜３１上にゲート電極３２が形成される。ゲート電極３２の形成方法は、たとえば、導体またはドープトポリシリコンの成膜とＣＭＰ(Chemical  Mechanical  Polishing)とによって行い得る。
【００６１】
図７に示すように、層間絶縁膜６０（図１）の一部を構成する高誘電率膜６２が形成される。図８に示すように、さらに層間絶縁膜６０（図１）の低誘電率膜６１が形成される。これにより、ゲート酸化膜３１およびゲート電極３２を覆う層間絶縁膜６０が形成される。
【００６２】
図９を参照して、層間絶縁膜６０の低誘電率膜６１およびゲート酸化膜３１に開口部が形成されるようにエッチングが行われる。この開口部により上面Ｐ２上においてソース領域２３およびコンタクト領域２４の各々が露出される。次に上面Ｐ２上においてソース領域２３およびコンタクト領域２４の各々に接するソース電極層５０（図１）のオーミック部５１が形成される。またエピタキシャル基板２０の下面Ｐ１上にドレイン電極層４０が形成される。
【００６３】
再び図１を参照して、ソース電極層５０の配線部５２が形成される。これにより、ＭＯＳＦＥＴ１０１が得られる。
【００６４】
次にＭＯＳＦＥＴ１０１の層間絶縁膜６０の変形例である層間絶縁膜６０ａ〜６０ｃ（図１０〜図１２）について説明ずる。層間絶縁膜６０ａ（図１０）は、基板側面ＰＳまで延びる高誘電率膜６２（図１）を有する層間絶縁膜６０の代わりに、基板側面ＰＳまでは達しない高誘電率膜６２Ｓ（図１０）を有する。高誘電率膜６２Ｓはエピタキシャル基板２０の上面Ｐ２上においてガードリング部２６および外端部ＯＥ（図１）にまたがっていることが好ましい。層間絶縁膜６０ｂ（図１１）においては、高誘電率膜６２は、エピタキシャル基板２０の上面Ｐ２と低誘電率膜６１との間に位置しておらず、上面Ｐ２上に低誘電率膜６１を介して位置している。層間絶縁膜６０ｃ（図１２）はエピタキシャル基板２０の上面Ｐ２と高誘電率膜６２との間に低誘電率膜６３をさらに有する。
【００６５】
（実施の形態２）
図１３に示すように、ＭＯＳＦＥＴ１０２（半導体装置）はプレーナゲート型トランジスタである。ＭＯＳＦＥＴ１０２は、エピタキシャル基板２０ｐ（半導体基板）と、ゲート酸化膜３１ｐ（ゲート絶縁膜）と、ゲート電極３２ｐとを含む。エピタキシャル基板２０ｐは、ボディ領域２２ｐと、ソース領域２３ｐと、コンタクト領域２４ｐとを含む。
【００６６】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。本実施の形態によっても、実施の形態１とほぼ同様の効果が得られる。
【００６７】
（実施の形態３）
図１４に示すように、ダイオード１０３（半導体装置）は、オーミック電極層７０およびショットキー電極層８０の間で整流を行うショットキーダイオードを含む。ダイオード１０３は、エピタキシャル基板２０ｄと、オーミック電極層７０（第１の電極層）と、ショットキー電極層８０（第２の電極層）とを有する。ショットキー電極層８０はショットキー部８１と配線部８２とを有する。
【００６８】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００６９】
本実施の形態によれば、ショットキー電極層８０の配線容量の増加を避けつつ、層間絶縁膜６０の終端絶縁部上での沿面放電の発生を防止することができる。
【００７０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の特許請求の範囲は上記した説明ではなくて請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。たとえば、半導体装置はＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）であってもよい。またトランジスタのチャネル型はｎチャネル型に限定されず、ｐチャネル型であってもよい。この場合、上述した実施の形態においてｐ型とｎ型とが入れ替えられた構成を用いることができる。またトランジスタはユニポーラ型に限定されず、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）などのバイポーラ型であってもよい。
【符号の説明】
【００７１】
２０，２０ｄ，２０ｐ  エピタキシャル基板（半導体基板）
２０Ｅ  素子部
２０Ｔ  終端部
２１  ドリフト層
２２，２２ｐ  ボディ領域
２３，２３ｐ  ソース領域
２４  コンタクト領域
２５  ＪＴＥ領域
２６  ガードリング部
２７  フィールドストップ部
２９  単結晶基板
３１，３１ｐ  ゲート酸化膜（ゲート絶縁膜）
３２，３２ｐ  ゲート電極
４０  ドレイン電極層（第１の電極層）
５０  ソース電極層（第２の電極層）
５１  オーミック部
５２，８２  配線部
６０，６０ａ〜６０ｃ  層間絶縁膜
７０  オーミック電極層（第１の電極層）
８０  ショットキー電極層（第２の電極層）
６１  低誘電率膜
６２  高誘電率膜
８１  ショットキー部
９０  マスク層
１０１，１０２  ＭＯＳＦＥＴ（半導体装置）
１０３  ダイオード（半導体装置）
ＢＴ  底面
ＯＥ  外端部
Ｐ１  下面（第１の面）
Ｐ２  上面（第２の面）
ＰＳ  基板側面
ＳＷ  側壁面
ＴＲ  トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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