(57)【要約】【課題】  各ブロックの演算誤差や製造バラつきによる精度劣化等による変換ミスを防ぐことを可能にするパイプライン型ＡＤＣを提供する。【解決手段】  入力された信号の電圧をデジタル値に変換して変換コードとして出力すると共に１．９倍変換を行う基本回路ブロック１０１〜１０３と、入力された信号の電圧をデジタル値に変換して変換コードとして出力すると共に２倍変換を行う基本回路ブロック１０４〜１０ｎとを直列に接続した直列回路と、基本回路ブロック１０１〜１０ｎからの変換コードを合成して出力データＯＵＴを生成するデジタル処理回路３０と、デジタル処理回路３０からの出力データＯＵＴ中に発生すると共に、基本回路ブロック１０１〜１０３を利用することによって発生する非直線部分を直線状に補正する補正値算出部７０とを備え、基本回路ブロック１０１にアナログ信号を加える。【選択図】  図１
2014175759.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号を複数ビットの出力データに変換するパイプライン型ＡＤＣにおいて、
入力された信号の電圧をデジタル値に変換して変換コードとして出力し、あらかじめ設定されている参照電圧と、前記アナログ信号の電圧との差を、２倍に比べて低い値の増幅度で増幅し、増幅した電圧を残差信号として出力すると共に、少なくとも１つのビットに対応して設けられている第１の基本回路ブロックと、入力された信号の電圧をデジタル値に変換して変換コードとして出力し、前記参照電圧と、前記アナログ信号の電圧との差を、２倍の増幅度で増幅し、増幅した電圧を残差信号として出力すると共に、残りのビットに対応して設けられている第２の基本回路ブロックとを直列に接続した直列回路と、
前記直列回路の前記第１の基本回路ブロックと前記第２の基本回路ブロックからの変換コードを合成して出力データを生成する処理回路と、
前記処理回路からの出力データ中に発生すると共に、前記第１の基本回路ブロックの２倍に比べて低い値の増幅度で増幅することによって発生する非直線部分を直線状に補正する補正手段と、
を備え、
前記直列回路の初段の基本回路ブロックに前記アナログ信号を加えることを特徴とするパイプライン型ＡＤＣ。
【請求項２】
前記直列回路は、初段から所定段まで、前記第１の基本回路ブロックで構成され、所定段の次から最終段まで、前記第２の基本回路ブロックで構成されている、
ことを特徴とする請求項１に記載のパイプライン型ＡＤＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、アナログ信号をデジタル信号に変換するパイプライン型ＡＤＣ（Ａ／Ｄ変換回路）に関する。
【背景技術】
【０００２】
パイプライン型ＡＤＣは、処理速度と精度のバランスが良い方式であり、各種のものがある（例えば、特許文献１、２参照。）。こうしたパイプライン型ＡＤＣの一例を図７に示す。このパイプライン型ＡＤＣは、基本回路ブロック（ＳｕｂＡＤＣ）１００１〜１００ｎと、デジタル処理回路１１０とを備えている。基本回路ブロック１００１〜１００ｎはビット分だけ配置されている。そして、基本回路ブロック１００１〜１００ｎは同じ機能を持っている。
【０００３】
例えば、基本回路ブロック１００１は、図８に示すように、比較器１０１と、切り替え回路１０２と、加算器１０３と、増幅器１０４とを備えている。
【０００４】
基本回路ブロック１００１の比較器１０１は、処理対象であるアナログ信号または前段からの残差信号であり、かつ、サンプリングされた信号であるアナログ入力信号ａの入力電圧Ｖｉｎと、比較電圧ＣＭＰの電圧とを比較して、入力電圧Ｖｉｎの１ビット変換結果が変換コード「１」であるか、変換コード「０」であるかを判定する。基本回路ブロック１００１は、判定結果である変換コードを、判定ビットとして出力する。
【０００５】
基本回路ブロック１００１の切り替え回路１０２は、ＭＳＢの変換コード「１」、「０」に応じて、参照電圧ｂの参照電圧を値「＋Ｖｒｅｆ／２」または値「−Ｖｒｅｆ／２」として出力する。
【０００６】
基本回路ブロック１００１の加算器１０３は、アナログ入力信号ａの入力電圧Ｖｉｎに、切り替え回路１０２からの参照電圧ｂ（−Ｖｒｅｆ／２または＋Ｖｒｅｆ／２）を加えて、増幅器１０４に出力する。増幅器１０４は、加算器１０３からの出力電圧を２倍に増幅し、増幅した電圧をアナログ出力信号ｃとして、次段に出力する。
【０００７】
こうした基本回路ブロックをビット分だけ直列に接続した基本回路ブロック１００１〜１００ｎは、入力電圧Ｖｉｎ、または前段からの残差信号の入力電圧Ｖｉｎを順次に受け取り、判定ビットを順次に出力する。この判定ビットを並べると、入力電圧Ｖｉｎのデジタル変換後のＭＳＢ〜ＭＳＢ−ｎビットとなる。
【０００８】
基本回路ブロック１００１のデジタル処理回路１１０は、基本回路ブロック１００１〜１００ｎからの判定ビットを受け取る。判定ビットは、基本回路ブロック１００１〜１００ｎから順次に出力されるので、デジタル処理回路１１０は、遅延補正をして、変換コード「１」と変換コード「０」とから成る出力データＯＵＴを出力する。
【０００９】
例えばｎ＝４である場合、図９に示すように、判定ビットであるＭＳＢを出力する最初の基本回路ブロック１００１は、入力電圧Ｖｉｎをサンプリングした後、比較器１０１により、入力電圧Ｖｉｎが値「−Ｖｒｅｆ」から値「０」の範囲にあれば、判定ビットを変換コード「０」とする。また、入力電圧Ｖｉｎの最大値が値「０」から「＋Ｖｒｅｆ」の範囲にあれば、比較器１０１は、判定ビットを変換コード「１」とする。
【００１０】
この後、基本回路ブロック１００１では、判定ビットを変換コード「１」とした場合に、切り替え回路１０２が値「−Ｖｒｅｆ／２」を出力し、また、判定ビットを変換コード「０」とした場合には、切り替え回路１０２が値「＋Ｖｒｅｆ／２」を出力する。基本回路ブロック１００１は、加算器１０３と増幅器１０４とにより、アナログ出力信号ｃの出力電圧Ｖｏｕｔを次ぎのようにする。
【００１１】
Ｖｏｕｔ＝２（Ｖｉｎ−Ｖｒｅｆ／２）  （Ｖｉｎ＞０）…変換コード「１」
Ｖｏｕｔ＝２（Ｖｉｎ＋Ｖｒｅｆ／２）  （Ｖｉｎ＜０）…変換コード「０」
図９では、それぞれの基本回路ブロックで２倍に増幅される様子を破線で表している。こうした入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔの関係と、出力される判定ビットとの関係を図１０に示す。なお、図９の場合には、最初の入力電圧Ｖｉｎは値「０」以上なので、ＭＳＢは変換コード「１」となる。そして、次段には入力電圧Ｖｉｎが含まれる領域（上半分）を、増幅器１０４で正確に２倍した上で、電圧の最小値を「−Ｖｒｅｆ」に移せば、初段と全く同じ方法で次の判定ビットの値を決めることができる。
【００１２】
つまり、先の図９に示すように、基本回路ブロック１００１では、入力電圧Ｖｉｎが含まれる上半分の領域が２倍に増幅されている。同じように、次段以降の基本回路ブロック１００２〜１００４でも同様の処理が行われ、入力電圧Ｖｉｎ、または前段回路が出力した電圧値が含まれる領域がそれぞれ２倍に増幅されて、順次に入力電圧Ｖｉｎのアナログ量が変換コード「１」、「０」に変換される。この結果、ＭＳＢが変換コード「１」、ＭＳＢ−１が変換コード「０」、ＭＳＢ−２が変換コード「１」、ＭＳＢ−３が変換コード「１」、ＭＳＢ−４が変換コード「０」であるビットの値が順次にデジタル処理回路１１０に送られる。デジタル処理回路１１０は、「１０１１０」の出力データＯＵＴを、最終的に出力する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００４−２２２２７４号公報
【特許文献２】特開２０１０−２８８０９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかし、先に述べたパイプライン型ＡＤＣには、次ぎの課題がある。従来のパイプライン型ＡＤＣでは、増幅器１０４の増幅度の変動のように、次段に受け渡す信号処理に誤差があると、変換ミスが発生する。基本回路ブロック１００１〜１００ｎはアナログ回路で構成されるので、デジタル処理ではなく、アナログ演算処理を行う。このため、基本回路ブロック１００１〜１００ｎは、容量やアンプのアナログ不確定性による誤差が発生しやすい。例えば、増幅器１０４の増幅度が大きめになると、図１１のハッチングで示した電圧のように、変換ミスが発生して、次段に渡す電圧の値が大きくなっていく。この結果、次段ブロックに渡す残差信号が判定窓の範囲外となり、発散する。図１１では出力データＯＵＴが値「１０１１１」となる。
【００１５】
また、先に述べたパイプライン型ＡＤＣには、次ぎの課題がある。基本回路ブロック１００１〜１００ｎの比較器１０１によるコンパレータの比較電圧にオフセットが発生する場合がある。そして、コンパレータオフセット誤差が原因で、基本回路ブロック出力がクリップした場合、次段ブロックに渡す残差信号が判定窓の範囲外となり、以降のブロック変換が発散する。この様子を図１２のハッチングの電圧で示す。コンパレータオフセットＯｆｆｓｅｔと１段目からの入力電圧Ｖｉｎとにより、２段目の出力は、図中の矢印で示した範囲の電圧が伸縮されて、次段に受け渡される。しかし、この部分には電圧がないので、３段目以降は判定ビットの変換コードが「０」になる。この結果、出力データＯＵＴが値「１００００」となり、変換結果に誤りが生じる。
【００１６】
この発明の目的は、前記の課題を解決し、各ブロックの演算誤差や製造バラつきによる精度劣化等による変換ミスを防ぐことを可能にするパイプライン型ＡＤＣを提供することにある。
【課題を解決するための手段】
【００１７】
前記の課題を解決するために、請求項１の発明は、アナログ信号を複数ビットの出力データに変換するパイプライン型ＡＤＣにおいて、入力された信号の電圧をデジタル値に変換して変換コードとして出力し、あらかじめ設定されている参照電圧と、前記アナログ信号の電圧との差を、２倍に比べて低い値の増幅度で増幅し、増幅した電圧を残差信号として出力する、少なくとも１つのビットに対応して設けられている第１の基本回路ブロックと、入力された信号の電圧をデジタル値に変換して変換コードとして出力し、あらかじめ設定されている参照電圧と、前記アナログ信号の電圧との差を、２倍の増幅度で増幅し、増幅した電圧を残差信号として出力する、残りのビットに対応して設けられている第２の基本回路ブロックとを直列に接続した直列回路と、前記直列回路の前記第１の基本回路ブロックと前記第２の基本回路ブロックからの変換コードを合成して出力データを生成する処理回路と、前記処理回路からの出力データ中に発生する、前記第１の基本回路ブロックの２倍に比べて低い値の増幅度で増幅することによって発生する非直線部分を直線状に補正する補正手段と、を備え、前記直列回路の初段の基本回路ブロックに前記アナログ信号を加えることを特徴とするパイプライン型ＡＤＣである。
【００１８】
請求項１の発明では、アナログ信号を複数ビットの出力データに変換するパイプライン型ＡＤＣにおいて、少なくとも１つのビットに対応して設けられている第１の基本回路ブロックと、残りのビットに対応して設けられている第２の基本回路ブロックとを直列に接続した直列回路を備えている。第１の基本回路ブロックは、入力された信号の電圧をデジタル値に変換して変換コードとして出力し、あらかじめ設定されている参照電圧と、アナログ信号の電圧との加算値を、２倍に比べて低い値の増幅度で増幅し、増幅した電圧を残差信号として出力する。第２の基本回路ブロックは、入力された信号の電圧をデジタル値に変換して変換コードとして出力し、あらかじめ設定されている参照電圧と、アナログ信号の電圧との差を、２倍の増幅度で増幅し、増幅した電圧を残差信号として出力する。
【００１９】
さらに、パイプライン型ＡＤＣは、直列回路の第１の基本回路ブロックと第２の基本回路ブロックからの変換コードを合成して出力データを生成する処理回路と、処理回路からの出力データ中に発生する、第１の基本回路ブロックの２倍に比べて低い値の増幅度で増幅することによって主に生じる非直線部分を直線状に補正する補正手段とを備えている。
【００２０】
請求項２の発明は、請求項１に記載のパイプライン型ＡＤＣにおいて、前記直列回路は、初段から所定段まで、前記第１の基本回路ブロックで構成され、所定段の次から最終段まで、前記第２の基本回路ブロックで構成されている、ことを特徴とする。
【発明の効果】
【００２１】
請求項１の発明によれば、第２の基本回路ブロックが２倍に比べて低い値の増幅度で残差信号を増幅する。この結果、２倍に比べて低い値の増幅度で増幅した残差信号の電圧が、２倍の増幅度で増幅した電圧より低くなるので、例えば増幅度がばらついて意図した増幅度よりも大きく増幅する結果となっても、変換ミスを防ぎ、出力データの発散等を防ぐことができる。
【００２２】
また、請求項１の発明によれば、アナログ信号の電圧をデジタル値に変換する際にコンパレータオフセットが発生しても、従来の２倍に増幅した入力電圧に比べて、低い値の増幅度で伸縮した入力電圧のレベルが低くなるので、オフセットを吸収して、変換ミスを防ぐことができる。
【００２３】
請求項２の発明によれば、初段から所定段までを第１の基本回路ブロックで構成したので、上位ビット判定ブロック（第１の基本回路ブロック）が残差信号を出力する際の演算誤差を生じる変換ミスを防ぎ、正確な出力データを得ることができる。
【図面の簡単な説明】
【００２４】
【図１】この発明の実施の形態１によるパイプライン型ＡＤＣの一例を示す構成図である。
【図２】基本回路ブロックの一例を示す構成図である。
【図３】残差信号の引き渡しの様子を示す図である。
【図４】デジタル補正の様子を示す図であり、図４（ａ）は基本回路ブロックの入出力特性を示す図、図４（ｂ）は補正を示す図である。
【図５】複数の１．９倍変換の基本回路ブロックを用いた場合の入出力特性を示す図である。
【図６】実施の形態１によるパイプライン型ＡＤＣの具体例を説明する説明図である。
【図７】従来のパイプライン型ＡＤＣの一例を示す構成図である。
【図８】基本回路ブロックの一例を示す構成図である。
【図９】基本回路ブロックの動作を説明する説明図である。
【図１０】基本回路ブロックの入出力特性を示す図である。
【図１１】変換ミスの様子を示す図である。
【図１２】変換ミスの様子を示す図である。
【発明を実施するための形態】
【００２５】
次に、この発明の各実施の形態について、図面を用いて詳しく説明する。
【００２６】
（実施の形態１）
この実施の形態によるパイプライン型ＡＤＣを図１に示す。この実施の形態によるパイプライン型ＡＤＣは、入力端子１Ａに加えられたアナログ入力信号ａの電圧を、デジタルに変換し、変換結果のデジタル値である出力データＯＵＴを、出力端子１Ｂから送出する。このために、パイプライン型ＡＤＣは、基本回路ブロック（ＳｕｂＡＤＣ）１０１〜１０ｎと、デジタル処理回路３０と、スイッチ回路４０と、加算器５０と、補正テーブル６０と、補正値算出部７０とを備えている。パイプライン型ＡＤＣでは、基本回路ブロック１０１〜１０３が同じであり、基本回路ブロック１０４〜１０ｎが同じである。そして、基本回路ブロック１０１〜１０ｎがビット分だけ配置されている。
【００２７】
基本回路ブロック１０１は、図２に示すように、入力端子１Ａに加えられたアナログ入力信号ａの電圧と、比較電圧ＣＭＰとを比較して、ＭＳＢの値を決定すると共に、残差信号をアナログ出力信号ｃとして出力する。このために、基本回路ブロック１０１は、切り替え回路１０１１、１０１３と、比較器１０１２と、加算器１０１４と、増幅器１０１５とを備えている。
【００２８】
基本回路ブロック１０１の切り替え回路１０１１は、通常、アナログ入力信号ａの電圧を比較器１０１２と加算器１０１４とに出力する。また、切り替えを制御するための切り替え信号ＣＡＬＯＮが加えられると、電圧値が既知であるキャリブレーション信号ＣＡＬを比較器１０１２と加算器１０１４とに出力する。切り替え信号ＣＡＬＯＮは、キャリブレーション時に制御回路（図示を省略）から出力される信号である。
【００２９】
基本回路ブロック１０１の比較器１０１２は、図８の比較器１０１と同じである。つまり、比較器１０１２は、処理対象であるアナログ入力信号ａの入力電圧Ｖｉｎ、または前段からの残差信号の入力電圧Ｖｉｎと、比較電圧ＣＭＰの電圧とを比較して、入力電圧ＶｉｎのＭＳＢが変換コード「１」であるか、変換コード「０」であるかを判定する。
【００３０】
基本回路ブロック１０１の切り替え回路１０１３は、図８の切り替え回路１０２と同じである。つまり、切り替え回路１０１３は、比較器１０１２からの判定ビットＭＳＢの変換コード「１」、「０」に応じて、参照電圧ｂを値「＋Ｖｒｅｆ／２」または値「−Ｖｒｅｆ／２」として出力する。
【００３１】
基本回路ブロック１０１の加算器１０１４は、図８の加算器１０３と同じである。つまり、加算器１０１４は、アナログ入力信号ａの入力電圧Ｖｉｎに、参照電圧ｂ（−Ｖｒｅｆ／２または＋Ｖｒｅｆ／２）を加えて、増幅器１０１５に出力する。
【００３２】
基本回路ブロック１０１の増幅器１０１５は、加算器１０１４からの出力電圧を（２−α）倍に増幅し、増幅した電圧をアナログ出力信号ｃとして、次段に出力する。値αは、
０＜α＜２
となる値である。この実施の形態では、
α＝０．１
である。したがって、
２−α＝１．９
となり、基本回路ブロック１０１は、従来の２倍変換の増幅に代わって、１．９倍変換の伸縮を行う。
【００３３】
基本回路ブロック１０２、１０３は、基本回路ブロック１０１と同じである。また、基本回路ブロック１０４〜１０ｎは、図７の基本回路ブロック１００１と同じである。つまり、基本回路ブロック１０１〜１０３は、
Ｖｉｎ＞０
である場合に、
Ｖｏｕｔ＝（２−α）（Ｖｉｎ−０．５Ｖｒｅｆ）…変換コード「１」
の変換を行い、
Ｖｉｎ＜０
の場合に、
Ｖｏｕｔ＝（２−α）（Ｖｉｎ＋０．５Ｖｒｅｆ）…変換コード「０」
になる変換を行う。
【００３４】
また、基本回路ブロック１０４〜１０ｎは、入力電圧Ｖｉｎの２倍変換の伸縮を行う。つまり、基本回路ブロック１０４〜１０ｎは、
Ｖｉｎ＞０
である場合に、先の式でα＝０として、
Ｖｏｕｔ＝２（Ｖｉｎ−０．５Ｖｒｅｆ）…変換コード「１」
の変換を行い、
Ｖｉｎ＜０
である場合に、先の式でα＝０として、
Ｖｏｕｔ＝２（Ｖｉｎ＋０．５Ｖｒｅｆ）…変換コード「０」
の変換を行う。
【００３５】
そして、１．９倍変換の基本回路ブロック１０１〜１０３を直列に接続することにより、それぞれで伸縮された入力電圧Ｖｉｎが基本回路ブロック１０４以降に出力される。この様子を図３に示す。なお、図３では、ＭＳＢ〜ＭＳＢ−２を出力する基本回路ブロックが１．９倍変換をしている場合を例としている。ＭＳＢを出力する最初の基本回路ブロックは、入力電圧Ｖｉｎが含まれる領域（上半分）を、図中の矢印で示す１．９倍変換により伸縮し、伸縮した残差信号を次段に渡す。以降の基本回路ブロックでも同様にしている。
【００３６】
デジタル処理回路３０は、基本回路ブロック１０１〜１０ｎからの判定ビットを受け取る。判定ビットであるＭＳＢ〜ＭＳＢ−（ｎ−１）は、基本回路ブロック１０１〜１０ｎから順次に出力されるので、デジタル処理回路３０は、ＭＳＢ〜ＭＳＢ−（ｎ−１）の遅延補正を行い、変換コード「１」と変換コード「０」とから成る出力データＯＵＴを、加算器５０に送る。また、基本回路ブロック１０１〜１０ｎの演算誤差を調べる場合に、つまり、キャリブレーションを行う場合に、デジタル処理回路３０は、アナログ入力信号ａに代わって、キャリブレーション信号ＣＡＬを入力した場合の、基本回路ブロック１０１〜１０ｎからの判定ビットを、スイッチ回路４０に出力する。
【００３７】
スイッチ回路４０は、通常、デジタル処理回路３０の出力を、出力データＯＵＴとして加算器５０に送っている。また、キャリブレーションを行う場合に、制御回路（図示を省略）から切り替え信号ＣＡＬＯＮが加えられると、スイッチ回路４０は、デジタル処理回路３０の出力、つまり、折返し付近の電圧値であるキャリブレーション信号ＣＡＬを入力した場合の、基本回路ブロック１０１〜１０ｎからの判定ビットを補正値算出部７０に送る。
【００３８】
加算器５０は、スイッチ回路４０からの出力データＯＵＴに対して、補正テーブル６０の補正値を加算する。これにより、加算器５０は、１．９倍変換の基本回路ブロック１０１〜１０３を含む基本回路ブロック１０１〜１０ｎからの判定ビットで形成される出力データＯＵＴのデジタル補正を行う。そして、加算器５０は、補正した出力データＯＵＴを、Ａ／Ｄ変換結果として出力端子１Ｂに送る。
【００３９】
補正テーブル６０は、デジタル処理回路３０からの出力データＯＵＴを補正するためのデジタルの補正値を、補正値算出部７０の指示によって記憶している。
【００４０】
補正値算出部７０は、１．９倍変換の基本回路ブロック１０１〜１０３と２倍変換の基本回路ブロック１０４〜１０ｎの演算誤差を調べる。補正値算出部７０は、キャリブレーション時に、スイッチ回路４０からの出力、つまり基本回路ブロック１０１〜１０ｎからの判定ビットを受け取ると、デジタルの補正値を算出する。
【００４１】
例えば、基本回路ブロック１０１だけが１．９倍変換を行う場合、基本回路ブロック１０１の入出力は図４（ａ）の実線で示すような特性になる。図４（ａ）の二点鎖線は、従来のように、基本回路ブロック１０１が２倍変換を行う場合の特性を示している。
【００４２】
基本回路ブロック１０１が１．９倍変換を行った場合、入力端子１Ａのアナログ入力信号ａに対する出力端子１Ｂのデジタル出力との入出力特性が図４（ｂ）の実線Ｌ１で示す特性となる。基本回路ブロック１０１からの残差信号が実際の信号よりも小さく受け渡されるために、傾きが小さくなる。そして、合成後のデジタル出力が、基本回路ブロック１０１において、ＭＳＢが変換コード「０」から変換コード「１」になる切り替わり点で変化が大きくなり、非直線部分が発生する。こうした段差を補正するために、補正値算出部７０は、デジタルの補正量δ１、δ２を算出する。そして、補正値算出部７０は、補正テーブル６０に指示を出して、算出結果のデータを補正テーブル６０に保存する。なお、図４（ｂ）では、太い実線Ｌ２は補正後の特性を示し、２点差線の特性は基本回路ブロック１０１が仮に２倍変換を行う場合の特性を示している。なお、図４（ｂ）は、５ｂｉｔ出力コード（０〜３１）を例としている。
【００４３】
この実施の形態のように、基本回路ブロック１０１〜１０ｎの中で、１．９倍変換の基本回路ブロック１０１〜１０３を用いた場合には、図５の実線Ｌ３で示すように、切り替わり点での段差誤差が増加することになる。こうした段差誤差をデジタル補正で修正する。補正後の特性を太い実線Ｌ４で示している。
【００４４】
次に、この実施の形態による作用を説明する。パイプライン型ＡＤＣが実際に使用される前に、キャリブレーションが行われる。このとき、キャリブレーションを行うための切り替え信号ＣＡＬＯＮが基本回路ブロック１０１〜１０ｎとスイッチ回路４０とに、制御回路（図示を省略）から加えられ、折返し付近の電圧であるキャリブレーション信号ＣＡＬが基本回路ブロック１０１〜１０ｎに加えられる。
【００４５】
そして、キャリブレーションでは、折返し付近の電圧であるキャリブレーション信号ＣＡＬを入力させて、基本回路ブロック１０１〜１０ｎで発生する折れ返しの大きさを測定し、本来あるべき２倍変換時の折れ返しの大きさとの差を認識することで、補正値を算出する。補正値は基本回路ブロックごとに算出する。補正値は２倍から１．９倍変換になったことによる倍率差の他、アナログばらつきによる回路個別の誤差も含めて算出される。この後、補正値算出部７０は、算出した補正値を補正テーブル６０に保存する。
【００４６】
デジタル補正が終了すると、パイプライン型ＡＤＣが使用可能な状態になる。このとき、アナログ入力信号ａが入力されると、初段の基本回路ブロック１０１は、ＭＳＢの値を決定すると共に、残差信号を１．９倍にしてアナログ出力信号ｃとし、このアナログ出力信号ｃを２段目に入力する。基本回路ブロック１０２と基本回路ブロック１０３とは、同じようにして残差信号の１．９倍変換をしていく。４段目以降の基本回路ブロック１０４〜１０ｎは、従来と同様の２倍変換を行う。そして、基本回路ブロック１０１〜１０３と、基本回路ブロック１０４〜１０ｎとによる判定ビットは、順次にデジタル処理回路３０に送られる。
【００４７】
デジタル処理回路３０は、基本回路ブロック１０１〜１０ｎによる判定ビットを受け取ると、基本回路ブロック１０１〜１０ｎからの判定ビット、つまり、ＭＳＢ〜ＭＳＢ−（ｎ−１）を合成して、出力データＯＵＴを加算器５０に送る。この出力データは、ブロックの切り替わり点を複数含むが、加算器５０は出力データと補正テーブル６０の補正値とを加算して、デジタル補正をする。そして、加算器５０は、デジタル補正をした出力データＯＵＴを、Ａ／Ｄ変換結果として出力する。
【００４８】
この実施の形態による具体例を、ｎ＝５の場合を例として、図６を用いて説明する。この具体例は、値α、参照電圧ｂの参照電圧Ｖｒｅｆを、
α＝０．５
Ｖｒｅｆ＝１．００
とし、入力電圧Ｖｉｎを、
Ｖｉｎ＝０．１５［Ｖ］
としている。そして、Ｖｉｎ＝０．１５［Ｖ］が順次に変換されて、Ｖｏｕｔが、
−０．５２５［Ｖ］、−０．０３７５［Ｖ］、０．６９３７５［Ｖ］、
０．３８７５［Ｖ］、−０．２２５［Ｖ］
の順に変換されていく様子が示されている。
【００４９】
この実施の形態によれば、基本回路ブロック１０１〜１０３が１．９倍変換を行うので、例えば先の図３に示すように、入力電圧Ｖｉｎを１．９倍に伸縮する。この結果、従来の２倍に伸縮した入力電圧Ｖｉｎに比べて、１．９倍に伸縮した入力電圧Ｖｉｎのレベルが低くなるので、例えば増幅器１０１５による電圧の値が大きくなっても、変換ミスを防ぎ、出力データＯＵＴが発散することがない。また、ＭＳＢ〜ＭＳＢ−２が正常に変換されるので、正確な出力データＯＵＴを得ることができる。
【００５０】
さらに、この実施の形態によれば、比較器１０１２によるコンパレータオフセットが発生しても、従来の２倍に伸縮した入力電圧Ｖｉｎに比べて、１．９倍に伸縮した入力電圧Ｖｉｎのレベルが低くなるので、変換ミスを防ぎ、コンパレータオフセットによる出力データＯＵＴの発散を防ぐことができる。
【００５１】
（実施の形態２）
先の実施の形態では、基本回路ブロック１０１〜１０ｎの中で、基本回路ブロック１０１〜１０３を、１．９倍変換を行うようにした。しかし、１．９倍変換を行う基本回路ブロックの構成が同じであるので、この基本回路ブロックの数を任意に設定することができる。例えば、基本回路ブロック１０１〜１０ｎの初段、つまり、基本回路ブロック１０１だけを、１．９倍変換を行うようにしてもよい。
【００５２】
こうして、この実施の形態によれば、１．９倍変換を行う基本回路ブロックの数を、必要に応じて決めることができる。
【符号の説明】
【００５３】
１０１〜１０３  基本回路ブロック（第１の基本回路ブロック）
１０４〜１０ｎ  基本回路ブロック（第２の基本回路ブロック）
２０  下位拡張ＡＤＣ
３０  デジタル処理回路（処理回路）
４０  スイッチ回路
５０  加算器
６０  補正テーブル（補正手段）
７０  補正値算出部（補正手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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