(57)【要約】【課題】主電極内の電流密度が低いダイオードとトランジスタとを備える半導体装置を提供すること。【解決手段】モノリシックに、電気的に並列に接続された、ダイオードと、トランジスタとを備え、主電流が主面側を流れる横型の半導体装置であって、前記ダイオードと前記トランジスタとが主電流を流す主電極を共有し、共有された前記主電極は前記ダイオードと前記トランジスタとに片方ずつ交互に主電流を流すことを特徴とする。【選択図】図１Ａ
2014110311.tif 000002
【特許請求の範囲】
【請求項１】
モノリシックに、電気的に並列に接続された、ダイオードと、トランジスタとを備え、主電流が主面側を流れる横型の半導体装置であって、
前記ダイオードと前記トランジスタとが主電流を流す主電極を共有し、共有された前記主電極は前記ダイオードと前記トランジスタとに片方ずつ交互に主電流を流すことを特徴とする半導体装置。
【請求項２】
前記主電極は、当該半導体装置上部に形成されたフィンガー電極であることを特徴とする請求項１に記載された半導体装置。
【請求項３】
前記ダイオードのアノード電極と前記トランジスタのソース電極が１つの前記主電極を共有し、前記ダイオードのカソード電極と前記トランジスタのドレイン電極が１つの前記主電極を共有することを特徴とする請求項１または２に記載された半導体装置。
【請求項４】
前記ダイオードの前記アノード電極と前記トランジスタの前記ソース電極とが共有する前記主電極の下部に電流遮断領域を備え、
前記電流遮断領域は、前記ダイオードのカソード電極と、前記トランジスタのソース電極との間の電流経路を遮断することを特徴とする請求項１〜３のいずれか１つに記載された半導体装置。
【請求項５】
前記ダイオードおよび前記トランジスタは、
窒化物系化合物半導体からなる第１化合物半導体層と、
前記第１化合物半導体層上の少なくとも一部に形成され、前記第１化合物半導体層よりもバンドギャップエネルギーが大きい窒化物系化合物半導体からなる第２化合物半導体層と、
を備え、
前記ダイオードおよび前記トランジスタの電気伝導層は、前記第１化合物半導体層と前記第２化合物半導体層との界面付近に形成された２次元電子ガス層であることを特徴とする請求項１〜４のいずれか１つに記載された半導体装置。
【請求項６】
前記電流遮断領域は、前記２次元電子ガス層を、前記主電極をアノード電極として用いる前記ダイオード側の２次元電子ガス層と、前記主電極をソース電極として用いる前記トランジスタ側の２次元電子ガス層と、に分離する２次元電子ガス層分離領域であることを特徴とする請求項４を引用する請求項５に記載された半導体装置。
【請求項７】
前記ダイオードはショットキーバリアダイオードであることを特徴とする請求項１〜６のいずれかに１つ記載された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイオードとトランジスタとをモノリシックに接続した半導体装置に関するものである。
【背景技術】
【０００２】
電力用に使用されるいわゆる半導体装置は、主にダイオードとトランジスタとによって構成される。特にインバータ用途においては、ダイオードとトランジスタとを、電気的に並列に接続して使用するのが一般的である。さらに、電源用途等においても同様に、ダイオードとトランジスタとを、並列に接続して使用することが多い。
【０００３】
ダイオードとトランジスタとを並列に接続する構成は、接続される負荷がモーター等のインダクタンスである場合、トランジスタに流れていた電流を遮断した際に、インダクタンスが電流を維持しようとして逆方向の電圧を発生させるが、その逆方向の電圧による電流をダイオードによって一時的に還流させることができる。
【０００４】
図３は、インバータ回路の回路図の一例である。この回路図は、ダイオードＤとトランジスタＴとが並列に接続されたインバータが３つ接続された３相インバータであり、これに電源ＰとモーターＭとが接続されている。この回路において、ダイオードＤに電流が流れているときは、トランジスタＴには電流は流れておらず、逆に、トランジスタＴに電流が流れている間はダイオードＤには電流が流れていない。
【０００５】
ところで、従来から、電力用の半導体装置には、主にシリコンが使用されてきた。一方で、高周波デバイス用半導体装置には、半導体材料として窒化物系、特に窒化ガリウム（ＧａＮ）系化合物半導体が用いられている（以下、ＧａＮ系半導体装置とする）。ＧａＮ系半導体装置は、半導体基板の表面に、例えば有機金属化学気相蒸着（ＭＯＣＶＤ：Ｍｅｔａｌ−Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成されたバッファ層やＧａＮ系半導体動作層が設けられた構造である。そして最近では、ＧａＮ系半導体装置の高周波用途に加え、ＧａＮ系半導体装置が電力用の半導体装置にも適用可能であるという認識から、高耐圧、大電流を扱うＧａＮ系半導体装置の検討が行われている（例えば特許文献１参照）。このような状況から、ＧａＮ系半導体装置を用いたダイオードとトランジスタとを、並列に接続した半導体装置は実用性が極めて高い。
【０００６】
図４は、従来技術に係るＧａＮ系半導体を用いたダイオードとＧａＮ系半導体を用いたトランジスタとを並列に接続した半導体装置の模式的な断面図である。ここで図４において、ＧａＮ系半導体を用いたダイオードＤ２はショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）であり、ＧａＮ系半導体を用いたトランジスタＴ２は高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）である。図３の回路を構成するために、ダイオードＤ２のアノード電極ａとトランジスタＴ２のソース電極ｓとが接続され、さらに、ダイオードＤ２のカソード電極ｃとトランジスタＴ２のドレイン電極ｄとが、配線によって接続される。ダイオードＤ２からなる半導体装置２００とトランジスタＴ２からなる半導体装置３００とは、個別の装置として別々に製造され、あとでパッケージに組み立てられ、図４のように配線され、最終的な半導体装置１０００となる。
【０００７】
つぎに、図４に示す半導体装置１０００を構成するダイオードＤ２からなる半導体装置２００とトランジスタＴ２からなる半導体装置３００とについて説明する。図５Ａは、図４に示すＧａＮ系半導体を用いたダイオードからなる半導体装置の一例の模式的な断面図である。図５Ａに示すダイオードＤ２はＳＢＤであって、基板２０１の上に、ＧａＮ層を積層するためのバッファ層２０２、ＧａＮ層２０３およびＡｌＧａＮ層２０４が順次積層されている。ＧａＮ層２０３とＡｌＧａＮ層２０４の界面には、ＡｌＧａＮ層２０４のＡｌ組成比と厚さとを制御することによってその濃度が制御された２次元電子ガス（２ＤＥＧ）層２０３ａが形成されている。この２ＤＥＧ層２０３ａが電子を流す通路となる。さらに、ＡｌＧａＮ層２０４に主電極として、アノード電極ａおよびカソード電極ｃが形成される。
【０００８】
図５Ｂは、図５Ａに示すＧａＮ系半導体を用いたダイオードからなる半導体装置を上部から見た模式的な平面図である。図５Ｂに示すように、半導体装置２００は、２ＤＥＧ層２０３ａ上にアノード電極ａとカソード電極ｃとが同一平面状に形成される。そして、アノード電極ａとカソード電極ｃとである主電極は、細長いフィンガー形状となり、外部へ電流を取り出すために、それぞれアノード電極パッド２１１とカソード電極パッド２１２とに接続されている。また、半導体装置２００の装置幅はＷ２、フィンガー形状の主電極であるフィンガー電極の長さはＬ２である。
【０００９】
図６Ａは、図４に示すＧａＮ系半導体を用いたトランジスタからなる半導体装置の一例の模式的な断面図である。図６Ａに示すトランジスタＴ２はＨＥＭＴであって、基板３０１の上に、バッファ層３０２、ＧａＮ層３０３およびＡｌＧａＮ層３０４が順次積層され、ＧａＮ層３０３とＡｌＧａＮ層３０４の界面には、電子を流す２ＤＥＧ層３０３ａが形成されている。さらに、ＡｌＧａＮ層３０４に主電極として、ソース電極ｓ、ドレイン電極ｄ、ゲート電極ｇが形成される。
【００１０】
図６Ｂは、図６Ａに示すＧａＮ系半導体を用いたトランジスタからなる半導体装置を上部から見た模式的な平面図である。図６Ｂに示すように、半導体装置３００は、２ＤＥＧ層３０３ａ上にソース電極ｓと、ドレイン電極ｄと、ゲート電極ｇとが同一平面状に形成される。そして、ソース電極ｓとドレイン電極ｄとゲート電極ｇとである主電極は、細長いフィンガー形状となり、外部へ電流を取り出すために、それぞれソース電極パッド３１１とドレイン電極パッド３１２とゲート電極パッド３１３とに接続されている。また、半導体装置３００の装置幅はＷ３、フィンガー形状の主電極であるフィンガー電極の長さはＬ３である。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６−１００６４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、このようなダイオードとトランジスタとを備える半導体装置において、主電極が図５Ｂおよび図６Ｂに示すようなフィンガー形状の配線である場合、主電極内の電流密度が高くなる という問題があった。
【００１３】
本発明は、上記に鑑みてなされたものであって、主電極内の電流密度が低いダイオードとトランジスタとを備える半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上述した課題を解決し、目的を達成するために、本発明に係る半導体装置は、モノリシックに、電気的に並列に接続された、ダイオードと、トランジスタとを備え、主電流が主面側を流れる横型の半導体装置であって、前記ダイオードと前記トランジスタとが主電流を流す主電極を共有し、共有された前記主電極は前記ダイオードと前記トランジスタとに片方ずつ交互に主電流を流すことを特徴とする。
【００１５】
また、本発明に係る半導体装置は、上記の発明において、前記主電極は、当該半導体装置上部に形成されたフィンガー電極であることを特徴とする。
【００１６】
また、本発明に係る半導体装置は、上記の発明において、前記ダイオードのアノード電極と前記トランジスタのソース電極が１つの前記主電極を共有し、前記ダイオードのカソード電極と前記トランジスタのドレイン電極が１つの前記主電極を共有することを特徴とする。
【００１７】
また、本発明に係る半導体装置は、上記の発明において、前記ダイオードの前記アノード電極と前記トランジスタの前記ソース電極とが共有する前記主電極の下部に電流遮断領域を備え、前記電流遮断領域は、前記ダイオードのカソード電極と、前記トランジスタのソース電極との間の電流経路を遮断することを特徴とする。
【００１８】
また、本発明に係る半導体装置は、上記の発明において、前記ダイオードおよび前記トランジスタは、窒化物系化合物半導体からなる第１化合物半導体層と、前記第１化合物半導体層上の少なくとも一部に形成され、前記第１化合物半導体層よりもバンドギャップエネルギーが大きい窒化物系化合物半導体からなる第２化合物半導体層と、を備え、前記ダイオードおよび前記トランジスタの電気伝導層は、前記第１化合物半導体層と前記第２化合物半導体層との界面付近に形成された２次元電子ガス層であることを特徴とする。
【００１９】
また、本発明に係る半導体装置は、上記の発明において、前記電流遮断領域は、前記２次元電子ガス層を、前記主電極をアノード電極として用いる前記ダイオード側の２次元電子ガス層と、前記主電極をソース電極として用いる前記トランジスタ側の２次元電子ガス層と、に分離する２次元電子ガス層分離領域であることを特徴とする。
【００２０】
また、本発明に係る半導体装置は、上記の発明において、前記ダイオードはショットキーバリアダイオードであることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、主電極内の電流密度が低いダイオードとトランジスタとを備える半導体装置を提供することができる。
【図面の簡単な説明】
【００２２】
【図１Ａ】図１Ａは、実施の形態に係る半導体装置の模式的な断面図である。
【図１Ｂ】図１Ｂは、図１Ａに示す半導体装置を上部から見た模式的な平面図である。
【図２】図２は、インバータ回路を構成する図４に示す半導体装置と本実施の形態に係る半導体装置とに流れる電流の時間変化を説明する図である。
【図３】図３は、インバータ回路の回路図の一例である。
【図４】図４は、従来技術に係るＧａＮ系半導体を用いたダイオードとＧａＮ系半導体を用いたトランジスタとを並列に接続した半導体装置の模式的な断面図である。
【図５Ａ】図５Ａは、図４に示すＧａＮ系半導体を用いたダイオードからなる半導体装置の一例の模式的な断面図である。
【図５Ｂ】図５Ｂは、図５Ａに示すＧａＮ系半導体を用いたダイオードからなる半導体装置を上部から見た模式的な平面図である。
【図６Ａ】図６Ａは、図４に示すＧａＮ系半導体を用いたトランジスタからなる半導体装置の一例の模式的な断面図である。
【図６Ｂ】図６Ｂは、図６Ａに示すＧａＮ系半導体を用いたトランジスタからなる半導体装置を上部から見た模式的な平面図である。
【図７】図７は、実施の形態に係る半導体装置のアノード電極とソース電極が主電極を共有する状態を表す模式的な断面図である。
【図８】図８は、実施の形態の変形例に係る半導体装置のアノード電極とソース電極が主電極を共有する状態を表す模式的な断面図である。
【図９】図９は、本発明に係るＰＮ型の半導体装置の模式的な断面図である。
【発明を実施するための形態】
【００２３】
以下に、図面を参照して本発明に係る半導体装置の実施の形態を説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、図面の記載において、同一または対応する要素には適宜同一の符号を付している。また、図面は模式的なものであり、各層の厚みと幅との関係、各層の比率などは、現実と異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
【００２４】
（実施の形態）
まず、本発明の実施の形態に係る半導体装置について説明する。図１Ａは本実施の形態に係る半導体装置の模式的な断面図である。本実施の形態に係る半導体装置１００は、シリコン（Ｓｉ）からなる基板１０１の上に、窒化物系半導体化合物半導体層を積層するためのバッファ層１０２として、ＡｌＮ層とＧａＮ層とが交互に複数層積層されている。ただし、基板はＳｉに限らず、サファイア、ＳｉＣ、ＺｎＯ、ＧａＮ等であってもよい。
【００２５】
さらに、バッファ層１０２上に、窒化物系化合物半導体からなる第１化合物半導体層としてＧａＮ層１０３と、窒化物系化合物半導体からなる第２化合物半導体層としてＡｌＧａＮ層１０４とが順次積層されている。ＡｌＧａＮ層１０４はＡｌＮとＧａＮの混晶であり、ＧａＮ層１０３よりバンドギャップエネルギーが大きく、その構成比によってバンドギャップや自発分極、ピエゾ分極の特性が変化する。ＡｌＧａＮ層１０４は、例えばＡｌ０．２５Ｇａ０．７５Ｎの単層である。ただし、第２化合物半導体層としてのＡｌＧａＮ層はＡｌＧａＮ単層に限らず、ＡｌＮ層とＧａＮ層とを複数層交互に積層させた疑似混晶層であっても良い。その場合は、疑似混晶層中に２ＤＥＧが発生しない程度にＡｌＮ層とＧａＮ層との厚さを調整してもよい。
【００２６】
ＧａＮ層１０３のＡｌＧａＮ層１０４との界面には、ＡｌＧａＮ層１０４のＡｌ組成比と厚さとを制御することによってその濃度が制御された２ＤＥＧ層１０３ａが形成されている。この２ＤＥＧ層１０３ａが電子を流す通路となる。この２ＤＥＧ層１０３ａは、電子の不純物散乱が小さいため、高移動度で低抵抗の電気伝導層となり、ＡｌＧａＮ層１０４上に形成された電極間の電流経路を提供する。
【００２７】
そして、ＡｌＧａＮ層１０４上には、ＳＢＤであるダイオードＤ１を構成するためのアノード電極ａとカソード電極ｃとが形成され、ＨＥＭＴであるトランジスタＴ１を構成するためのソース電極ｓとドレイン電極ｄとゲート電極ｇとが形成されている。また、ダイオードＤ１およびトランジスタＴ１は、ダイオードＤ１のアノード電極ａと、トランジスタＴ１のソース電極ｓとで構成される１つの主電極Ｅ１を共有し、さらに、ダイオードＤ１およびトランジスタＴ１は、ダイオードＤ１のカソード電極ｃと、トランジスタＴ１のドレイン電極ｄとで構成される１つの主電極Ｅ２を共有している。
【００２８】
２ＤＥＧ層分離領域１０５は、ダイオードＤ１のアノード電極ａとトランジスタＴ１のソース電極ｓとが共有する主電極Ｅ１の下部に形成され、２ＤＥＧ層１０３ａを、主電極Ｅ１をアノード電極ａとして用いるダイオードＤ１側の２ＤＥＧ層１０３ａと、主電極Ｅ１をソース電極ｓとして用いるトランジスタＴ１側の２ＤＥＧ層１０３ａとに分離している。この時 、２ＤＥＧ層分離領域１０５は、主電極Ｅ１の直下の領域にて、２ＤＥＧ層１０３ａを２つの領域に電気的に絶縁するように形成すればよい。
【００２９】
ここで、トランジスタＴ１がオン状態で、トランジスタＴ１に正方向の電圧が印加された場合、ソース電極ｓからトランジスタＴ１内の２ＤＥＧ層１０３ａを経由し、ドレイン電極ｄへと導通する。一方で、トランジスタＴ１がオフ状態で、トランジスタＴ１に正方向の電圧が印加された場合、ゲート電極ｄの下部において２ＤＥＧ層１０３ａが空乏化して導通が妨げられるため、トランジスタＴ１内において、ソース電極ｓからドレイン電極ｄへの導通は妨げられる。しかしながら、２ＤＥＧ層分離領域１０５が形成されていない場合、ソース電極ｓから主電極Ｅ１を共有するダイオードＤ１の２ＤＥＧ層１０３ａを経由し、ダイオードＤ１を挟んで隣り合う主電極Ｅ２に導通してしまうため、大きなリーク電流を生じることとなる。このようなリーク電流を防ぐため、２ＤＥＧ層分離領域１０５が形成されている。したがって、２ＤＥＧ層分離領域１０５は、ダイオードＤ１のカソード電極ｃと、トランジスタＴ１のソース電極ｓとの間の電流経路を遮断すればよい。図１Ａに示すような、ソース電極ｓとアノード電極ａとに接する位置に限られず、例えば、アノード電極ａのみに接する位置に形成されても良い。 
【００３０】
つぎに、図１Ｂは、図１Ａに示す半導体装置を上部から見た模式的な平面図である。図１Ｂに示すように、本実施の形態に係る半導体装置１００において、２ＤＥＧ層１０３ａ上に、ダイオードＤ１のアノード電極ａとトランジスタＴ１のソース電極ｓとが共有する主電極Ｅ１と、ダイオードＤ１のカソード電極ｃとトランジスタＴ１のドレイン電極ｄとが共有する主電極Ｅ２と、トランジスタＴ１のゲート電極ｇとが同一平面上に形成される。そして、各主電極は、細長いフィンガー形状となり、外部へ電流を取り出すために、それぞれアノード・ソース電極パッド１１１とカソード・ドレイン電極パッド１１２とゲートパッド電極１１３とに接続されている。これによって、半導体装置１００は、ダイオードＤ１とトランジスタＴ１とが交互に形成された構造となる。また、半導体装置１００の装置幅はＷ１、フィンガー形状の主電極であるフィンガー電極の長さはＬ１である。
【００３１】
図１Ｂにおいて、ダイオードＤ１とトランジスタＴ１とが交互に形成されていることがわかる。さらに、ダイオードＤ１とトランジスタＴ１とが、主電極Ｅ１およびＥ２を共有している。ここで、トランジスタＴ１は、紙面下側から上側に電流を流す方向が正方向であり、ダイオードＤ１は、紙面上側から下側へ電流を流す方向が正方向であり、ともに逆方向の電流は流さない構造である。このため、ゲートがオン状態でトランジスタＴ１に正方向の電圧を印加すると、紙面下側のソース電極ｓから、紙面上側のドレイン電極ｄへと電流が流れる。このとき、ダイオードＤ１には逆方向の電圧がかかっていることとなるので、電流は流れない。ここで、ゲートをオフ状態とすると、モーター等のインダクタンスによって、回路にそれまでと逆方向の電圧が生じる。これは、ダイオードＤ１に対して正方向の電圧となるので、ダイオードＤ１の紙面上側のアノード電極ａから紙面下側のカソード電極ｃへと電流が流れる。一方、トランジスタＴ１には電流は流れない。したがって、共有された主電極Ｅ１およびＥ２は、トランジスタＴ１とダイオードＤ１とに交互に電流を流す。
【００３２】
つぎに、本実施の形態に係る半導体装置１００を構成するダイオードＤ１とトランジスタＴ１とについて説明する。まず、ダイオードＤ１はＳＢＤであって、ＡｌＧａＮ層１０４上に、主電極として、アノード電極ａと、カソード電極ｃとが形成されている。アノード電極ａはＡｌＧａＮ層１０４とショットキー接触して、電子のトンネル電流によって２ＤＥＧ層１０３ａと電気的に接続している。カソード電極ｃはＡｌＧａＮ層１０４とオーミック接触している。
【００３３】
ここで、カソード電極ｃ側に正のバイアス電圧を印加すると、アノード電極ａ側は逆バイアス状態となり、アノード電極ａの直下の領域の２ＤＥＧ層１０３ａが空乏化し、電圧に対し高耐圧を維持する。一方、アノード電極ａ側に正のバイアス電圧を印加すると、アノード電極ａ側から、電子が２ＤＥＧ層１０３ａへとトンネルし、大きな電流が流れる。これによって、ダイオードＤ１は、整流特性をもったダイオードとして機能する。また、ダイオードＤ１は、２ＤＥＧ層１０３ａの抵抗が低いことと併せて、ＧａＮ系材料のバンドギャップが広いことから、絶縁電界強度がシリコンよりも一桁以上大きく、高耐圧を実現できるため、パワーデバイスへの応用に適する。
【００３４】
つぎに、トランジスタＴ１はＨＥＭＴであって、ＡｌＧａＮ層１０４上に、主電極として、ソース電極ｓと、ゲート電極ｇと、ドレイン電極ｄとが形成されている。このようなＧａＮ系のＨＥＭＴは、高耐圧特性と低オン抵抗特性を有するので、高耐圧トランジスタとして好適である。特に、シリコン基板を用いたＧａＮ−ＨＥＭＴを用いると、ウエハの大口径化が比較的容易に実現され 、かつ、より安価にＨＥＭＴを準備することができる。このようなＨＥＭＴとして、最近ではノーマリオフ型の構造を採用したデバイスもあるが、このトランジスタＴ１は一般的なＨＥＭＴであり、しきい値が−３〜−１０Ｖ程度のノーマリオンデバイスである。
【００３５】
つぎに、本実施の形態に係る半導体装置１００の動作について、半導体素子１００の動作と、図４に示した従来技術に係る半導体装置１０００の動作とを対比しながら説明する。図２は、インバータ回路を構成する図４に示す半導体装置と本実施の形態に係る半導体装置とに流れる電流の時間変化を説明する図である。まず、半導体装置１０００に対して電流を入力し、各主電極に流れる電流がＩ０であるとする。このとき、半導体装置１０００に入力された電流は、まずオン状態にあるトランジスタＴ２に流入し、トランジスタＴ２の各主電極に流れる電流の時間変化は、図２（ａ）となる。図６Ｂからわかるように、時刻０〜ｔ１において、トランジスタＴ２の各主電極は、各主電極を共有する、紙面上下方向の２つのトランジスタＴ２に電流を供給する。
【００３６】
つぎに、時刻ｔ１において、トランジスタＴ２がオフ状態になると、ダイオードＤ２に電流が流れる。このとき、ダイオードＤ２の各主電極にはＩ０の電流が流れ、ダイオードＤ２の各主電極に流れる電流の時間変化は、図２（ｂ）となる。図５Ｂからわかるように、時刻ｔ１〜ｔ２において、ダイオードＤ２の各主電極は、各主電極を共有する、紙面上下方向の２つのダイオードＤ２に電流を供給する。このように、半導体装置１０００は、入力された電流によってダイオードＤ２の各主電極とトランジスタＴ２の各主電極とにＩ０の電流を交互に流す。
【００３７】
一方、半導体装置１００に対して同等の電流を入力すると、図１Ｂからわかるように、時刻０〜ｔ１において、半導体装置１００の各主電極は、各主電極が接する１つのトランジスタＴ１に電流を供給すればよく、理想的には半導体装置１０００の各主電極に比べ、半分の電流であるＩ０／２を流せばよいこととなる。さらに、時刻ｔ１〜ｔ２においても、半導体装置１００の各主電極は、各主電極が接する１つのダイオードＤ１に電流を供給すればよく、各主電極にはＩ０／２の電流が流れる。したがって、図２（ｃ）に示すように、半導体装置１００の各主電極に流れる電流はＩ０／２となり、流れる電流は時間的に平準化され、各主電極からダイオードＤ１とトランジスタＴ１とに交互に電流が供給される。これによって、各主電極に流れる電流が半分となるから、電流に比例する電流密度も半分となる。
【００３８】
換言すると本発明は、インバータ回路や、電源回路等のスイッチング回路 において、ダイオードとトランジスタとに、交互に電流が流れることに着目し、ダイオードとトランジスタとの主電極を共有させることで各主電極に流れる電流を時間的に平準化し、半導体装置の特性を改善したものである。
【００３９】
以上のように、本実施の形態に係る半導体装置１００は、主電極内の電流密度が低いダイオードとトランジスタとを備える半導体装置である。
【００４０】
ここで、主電極の電流密度が高くなると、長期信頼性や装置の直列抵抗に直接影響を及ぼす場合があり、好ましくない。したがって、本実施の形態に係る半導体装置１００によって、主電極の電流密度を低くすると、長期信頼性や装置の直列抵抗を改善した半導体装置を実現することができる。
【００４１】
さらに、半導体装置は正方形に近いパッケージに組み込まれるのが一般的であり、細長い形状の装置は、このようなパッケージに組み込もうとすると、パッケージが大型化するとともに、空きスペースが大きくなり、パッケージの面積効率が悪いという問題があったが、本発明によって、以下のとおりこの課題を解決することができる。
【００４２】
まず、主電極が図１Ｂ、図５Ｂ、図６Ｂに示すような、細長いフィンガー形状のフィンガー電極である場合において、例えば、フィンガー電極がアルミを用い厚さ５μｍ、幅１０μｍ程度であり、入力する電流が６００Ｖ、１０Ａ程度であるとする。このとき、従来技術に係る半導体装置１０００においては、フィンガー電極部分の電気抵抗による電圧降下の影響やエレクトロマイグレーション等の制約によって、図５Ｂおよび図６Ｂに示すフィンガー電極の長さであるフィンガー長Ｌ２およびＬ３を、１ｍｍ程度に制限しなければならない。このとき、フィンガー電極１本当りの電流密度を高くしすぎないために、フィンガー電極の本数を考慮して半導体装置１０００を設計すると、半導体装置１０００の装置幅は３ｍｍ程度となり、１ｍｍ×３ｍｍの細長い形状の装置となってしまう。この半導体装置１０００を例えば３ｍｍ×３ｍｍのパッケージに組み込もうとすると、パッケージ内の空きスペースが大きく面積効率が悪い。さらに、半導体装置１０００が細長い形状となることによって、電極パッドの面積も大きくなってしまう。
【００４３】
一方で、本実施の形態１００に係る半導体装置においては、電流密度を半分とすることができるため、図１Ｂに示すフィンガー長Ｌ１を２ｍｍまで伸ばすことができる。したがって、理想的には半導体装置１００を２ｍｍ×１．５ｍｍのサイズとし、正方形に近づけることができる。この半導体装置１００を例えば２ｍｍ×２ｍｍのパッケージに組み込もうとすると、パッケージ内の空きスペースが小さく、面積効率が良い。さらに、半導体装置１００が正方形に近いことにより、電極パッドの面積も小さい。
【００４４】
さらに、入力する電流を６００Ｖ、２０Ａとすると、従来技術に係る半導体装置１０００においては、フィンガー長Ｌ２およびＬ３を１ｍｍ程度に制限しなければならず、装置幅を６ｍｍとしなければならなかった。したがって、半導体装置１０００は１ｍｍ×６ｍｍの細長い形状となる。一方で、本実施の形態に係る半導体装置１００においては、フィンガー長Ｌ１を２ｍｍとし、２ｍｍ×３ｍｍの装置とすることができる。このように、入力される電流が大きくなると、装置の形状を正方形に近づける効果が顕著となる。これによって、従来技術において細長い形状であった半導体装置を、本実施の形態に係る半導体装置１００においてパッケージしやすい正方形に近い形状とすることができる。
【００４５】
つぎに、本実施の形態に係る半導体装置１００の製造方法の一例について説明する。本製造方法では、まず、支持基板としてＳｉからなる基板１０１上にＡｌＮ層とＧａＮ層とを交互に複数層成膜することで、膜厚が例えば２μｍ 程度のバッファ層１０２を形成する。続いて、バッファ層１０２上に、ＧａＮ層１０３を膜厚が例えば１μｍ程度となるように形成する。なお、バッファ層１０２中の各薄膜およびＧａＮ層１０３の成膜には、例えば有機金属気相成長法（ＭＯＣＶＤ法）を用いることができる。ただし、これに限定されず、例えばハイドライド気相成長法（ＨＶＰＥ法）や分子線エピタキシー法（ＭＢＥ法）など、種々の成膜方法を用いてよい。 
【００４６】
つぎに、ＧａＮ層１０３上に、Ａｌ０．２５Ｇａ０．７５Ｎ膜を成膜することで、膜厚が例えば２５ｎｍ程度のＡｌＧａＮ層１０４を形成する。ＡｌＧａＮ層１０４の成膜には、ＧａＮ層１０３と同様に、ＭＯＣＶＤ法の他、例えばＨＶＰＥ法やＭＢＥ法などの種々の成膜方法を用いることができる。ただし、本実施の形態では、膜中のカーボン（Ｃ）濃度が２×１０１７ｃｍ−３程度以上、例えば２．５×１０１７ｃｍ−３程度となるようにＡｌＧａＮ層１０４を形成する。アクセプタとしてＣを含むＡｌＧａＮ層１０４は、例えばＭＯＣＶＤ法を用いる場合、有機金属元素に含まれる炭素（Ｃ）によるオートドーピングにより形成することができる。 
【００４７】
以上のように基板１０１上に、バッファ層１０２を挟んでＧａＮ層１０３とＡｌＧａＮ層１０４とからなるＳＢＤおよびＨＥＭＴ構造の積層膜を形成する。つぎに、フォトレジストをエッチングマスクとして用いるフォトリソグラフィ工程によって、２ＤＥＧ層分離領域１０５を形成するための溝を形成する。この溝は２ＤＥＧ層を分離するため、少なくともＧａＮ層１０３とＡｌＧａＮ層１０４の界面より、深くする必要がある。そして、この溝に絶縁体として、例えば酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮ） を堆積することで２ＤＥＧ層分離領域１０５を形成する。ただし、このような溝形成や、溝への絶縁体の埋め込みによらず、フッ素（Ｆ）またはホウ素（Ｂ）を２ＤＥＧ層に直接イオン注入することによって、イオン注入された領域の電気抵抗を極めて高い状態とし、２ＤＥＧ層分離領域１０５とすることもできる。
【００４８】
続いて、ＡｌＧａＮ層１０４上に、ダイオードＤ１のアノード電極ａとカソード電極ｃと、トランジスタＴ１のソース電極ｓとドレイン電極ｄとゲート電極ｇとを形成する。まず、ダイオードＤ１のカソード電極ｃおよびトランジスタＴ１のソース電極ｓおよびドレイン電極ｄは、ＡｌＧａＮ層１０４とオーミック接触するため、例えばＴｉ／Ａｌの材料をスパッタにより形成し、さらに、パターニングし、３００〜６００℃にて熱処理を行う。その後に、ダイオードＤ１のアノード電極ａおよびトランジスタＴ１のゲート電極ｇは、ＡｌＧａＮ層１０４とショットキー接触するため、Ｎｉ等の材料をスパッタや蒸着によって形成する。ショットキー接触界面を安定化させるために、３００℃程度の熱処理を行っても良い。つぎに、図７に示すように、アノード電極ａとソース電極ｓとを隣接させた両電極上に、例えばＡｌ等からなる配線電極ｗをスパッタにて形成し、パターニングする。その際、配線電極ｗは、アノード電極ａとソース電極ｓとをまたがるように形成し、両電極が主電極Ｅ１を電気的に共有した状態とする。これによって、ダイオードＤ１のアノード電極ａと、トランジスタＴ１のソース電極ｓとが、主電極Ｅ１を共有する。また、ダイオードＤ１のカソード電極ｃと、トランジスタＴ１のドレイン電極ｄとは、一体として形成し、主電極Ｅ２とする。
【００４９】
ここで、ダイオードＤ１のアノード電極ａおよびトランジスタＴ１のゲート電極ｇは、ＡｌＧａＮ層１０４とショットキー接触する電極であり、例えば下層から順に白金（Ｐｔ）とＡｕとが積層された積層金属膜（以下、この積層金属膜をＰｔ／Ａｕ膜という）を用いて形成される。ただし、本発明はこれに限定されず、例えばニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）のうち少なくとも１つを含む金属膜、または、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ａｕ、Ａｇ、Ｃｕ、Ｔａ、Ａｌのうち少なくとも１つを含む合金よりなる金属膜のうち、少なくとも１つを含む金属膜など、上記条件を満たす金属材料であれば如何なるものを用いても良い。
【００５０】
また、ダイオードＤ１のカソード電極ｃおよびトランジスタＴ１のソース電極ｓおよびドレイン電極ｄは、ＡｌＧａＮ層１０４とオーミック接触する、または、接触抵抗が十分に小さい状態で接触する電極であり、例えば下層から順にチタニウム（Ｔｉ）とアルミニウム（Ａｌ）と金（Ａｕ）とが積層された積層金属膜（以下、この積層金属膜をＴｉ／Ａｌ／Ａｕ膜という）を用いて形成される。ただし、本発明ではこれに限定されず、例えばチタニウム（Ｔｉ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、鉛（Ｐｂ）、クロム（Ｃｒ）、インジウム（Ｉｎ）、タンタル（Ｔａ）のうち少なくとも１つを含む金属膜、Ｔｉ、Ａｌ、Ｓｉ、Ｐｂ、Ｃｒ、Ｉｎ、Ｔａのうち少なくとも１つを含む合金よりなる金属膜、または、Ｔｉ、Ａｌ、Ｓｉ、Ｔａのうち少なくとも１つを含むシリサイド合金よりなる金属膜のうち、少なくとも１つを含む金属膜など、上記条件を満たす金属材料であれば如何なるものを用いてもよい。
【００５１】
以上、説明したように、本実施の形態によれば、主電極内の電流密度が低いダイオードとトランジスタとを備える半導体装置を提供することができる。
【００５２】
なお、ダイオードＤ１のアノード電極ａとトランジスタＤ１のソース電極ｓとが共有する主電極Ｅ１は、以下のような変形例によっても実現することができる。
（変形例１）
図８（ａ）に示すように、ソース電極ｓを形成した後に、ソース電極ｓの一部をアノード電極ａが覆うようにアノード電極ａを形成し、さらに、その上にソース電極ｓおよびアノード電極ａの両方と接するように配線電極ｗを形成する。これによって、ダイオードＤ１のアノード電極ａと、トランジスタＴ１のソース電極ｓとが、主電極Ｅ１を共有する。
（変形例２）
図８（ｂ）に示すように、ソース電極ｓとアノード電極ａとを離間した状態で形成し、、その後、両電極上に、ソース電極ｓおよびアノード電極ａの両方と接するように配線電極ｗを形成する。これによって、ダイオードＤ１のアノード電極ａと、トランジスタＴ１のソース電極ｓとが、主電極Ｅ１を共有する。
【００５３】
なお、上記実施の形態では、本発明による半導体装置に係る半導体装置として、２ＤＥＧ層１０３ａを有する横型の半導体装置１００を例に挙げたが、本発明はこれに限定されず、図９に示すようなＰＮ型の半導体装置４００としてもよい。半導体装置４００は以下の構成を有する。まず、基板（図示しない）上に形成された、ｐ型半導体であるｐ−ＧａＮまたは不純物をドーピングしていないｉ−ＧａＮからなる下地層４０１の上に、ｐ−ＧａＮ層４０２が形成されている。そして、ｐ−ＧａＮ層４０２の一部領域には、ｎ型ドーパントの一種であるＳｉをイオン注入することによってｎ型の半導体とされた、例えばＳｉの濃度が１０１７ｃｍ−３程度であるｎ−ＧａＮ領域４０３が形成されている。さらに、ｎ−ＧａＮ領域４０３の一部には、Ｓｉが高濃度に注入された、例えばＳｉの濃度が１０１９〜１０２０ｃｍ−３程度であるｎ＋−ＧａＮからなるコンタクト領域４０４が形成されている。また、半導体装置４００には、上記の実施の形態に係る半導体装置１００の２ＤＥＧ層分離領域１０５と同様に、エッチングやイオン注入によって、電流遮断領域４０５が形成されている。電流遮断領域４０５は、電流遮断領域４０５が接しているダイオードＤ３とトランジスタＴ３との間の電流経路を遮断するため、少なくとも下地層４０１とｐ−ＧａＮ層４０２との界面より深く形成されている必要がある。
【００５４】
また、トランジスタＴ３のゲート領域には、ゲート絶縁膜として、ＳｉＯ２層４０６が形成されている。さらに、半導体装置４００には、ダイオードＤ３のアノード電極ａとカソード電極ｃと、トランジスタＴ３のソース電極ｓとドレイン電極ｄとゲート電極ｇとが形成されている。ここで、ダイオードＤ３およびトランジスタＴ３は、ダイオードＤ３のアノード電極ａと、トランジスタＴ３のソース電極ｓとで構成される１つの主電極Ｅ３を共有し、さらに、ダイオードＤ３およびトランジスタＴ３は、ダイオードＤ３のカソード電極ｃと、トランジスタＴ３のドレイン電極ｄとで構成される１つの主電極Ｅ４を共有している。したがって、このような半導体装置４００によっても、本発明の効果を得ることができる。
【００５５】
また、上記実施の形態では、本発明による半導体装置に係るダイオードとして、ＳＢＤを例に挙げたが、本発明はこれに限定されず、ＰＮ型ダイオードなどの、種々のダイオードに対して本発明を適用することが可能である。
【００５６】
また、上記実施の形態では、本発明による半導体装置に係るトランジスタとして、ＦＥＴの一種であるＨＥＭＴを例に挙げたが、本発明はこれに限定されず、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）やＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）やＭＥＳＦＥＴなどの、種々のトランジスタに対して本発明を適用することが可能である。
【００５７】
また、上記実施の形態により本発明が限定されるものではない。上述した各構成要素を適宜組み合わせて構成したものも本発明に含まれる。また、さらなる効果や変形例は、当業者によって容易に導き出すことができる。よって、本発明のより広範な態様は、上記の実施の形態に限定されるものではなく、様々な変更が可能である。
【符号の説明】
【００５８】
１００、２００、３００、４００、１０００  半導体装置
１０１、２０１、３０１  基板
１０２、２０２、３０２  バッファ層
１０３、２０３、３０３  ＧａＮ層
１０３ａ、２０３ａ、３０３ａ  ２ＤＥＧ層
１０４、２０４、３０４  ＡｌＧａＮ層
１０５  ２ＤＥＧ層分離領域
１１１  アノード・ソース電極パッド
１１２  カソード・ドレイン電極パッド
１１３、３１３  ゲート電極パッド
２１１  アノード電極パッド
２１２  カソード電極パッド
３１１  ソース電極パッド
３１２  ドレイン電極パッド
４０１  下地層
４０２  ｐ−ＧａＮ層
４０３  ｎ−ＧａＮ領域
４０４  コンタクト領域
４０５  電流遮断領域
４０６  ＳｉＯ２層
Ｄ、Ｄ１、Ｄ２、Ｄ３  ダイオード
Ｅ１、Ｅ２、Ｅ３、Ｅ４  主電極
Ｌ１、Ｌ２、Ｌ３  フィンガー長
Ｍ  モーター
Ｐ  電源
Ｔ、Ｔ１、Ｔ２、Ｔ３  トランジスタ
Ｗ１、Ｗ２、Ｗ３  装置幅
ａ  アノード電極
ｃ  カソード電極
ｄ  ドレイン電極
ｇ  ゲート電極
ｓ  ソース電極
ｗ  配線電極
【図１Ａ】
2014110311.tif 000003
【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
2014110311.tif 000009
【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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