(57)【要約】【課題】メッシュ状に構築された電源配線を介して伝搬する電源ノイズの影響を防止する。【解決手段】メッシュ状に構築された電源配線Ｖ１ｘ，Ｖ１ｙによって覆われた電源強化領域と、電源強化領域に配置されたリードアンプ１５０及びタイミング制御回路１２０と、電源配線Ｖ２とを備える。リードアンプ１５０は電源配線Ｖ１ｘ，Ｖ１ｙを介して供給される電圧によって動作し、タイミング制御回路１２０は電源配線Ｖ２を介して供給される電圧によって動作する。電源配線Ｖ２は、電源強化領域において電源配線Ｖ１ｘ，Ｖ１ｙとは接続されておらず、電源強化領域とは異なる他の領域において電源配線Ｖ１ｘ，Ｖ１ｙと接続されている。本発明によれば、メインアンプ１５０の動作によって生じる電源ノイズがタイミング制御回路１２０に伝達されないことから、電源ノイズによる動作マージンの低下を防止することが可能となる。【選択図】図２
2014120194.tif 000002
【特許請求の範囲】
【請求項１】
メッシュ状に構築された第１の電源配線によって覆われた電源強化領域と、
前記電源強化領域に配置された第１及び第２の回路と、
前記第１の電源配線とは異なる第２の電源配線と、を備え、
前記第１の回路は、前記第１の電源配線を介して供給される電圧によって動作し、
前記第２の回路は、前記第２の電源配線を介して供給される電圧によって動作し、
前記第２の電源配線は、前記電源強化領域において前記第１の電源配線とは接続されておらず、前記電源強化領域とは異なる他の領域において前記第１の電源配線と接続されていることを特徴とする半導体装置。
【請求項２】
前記第１の回路は、前記第２の回路から出力される第１の制御信号に基づいて動作することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の回路は、前記第１の制御信号に同期して増幅動作を開始するアンプ回路を含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２の回路は、前記第１の制御信号のタイミングを調整するディレイ回路を含むことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ディレイ回路は、一端が前記第１の制御信号を伝送する信号配線に接続された容量素子を含むことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記他の領域に配置され、前記第２の電源配線を介して供給される電圧によって動作する第３の回路をさらに備え、
前記第２の回路は、前記第３の回路から出力される第２の制御信号に基づいて動作することを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置。
【請求項７】
複数のワード線と、複数のビット線と、前記複数のワード線及び前記複数のビット線の交点に配置された複数のメモリセルとを含むメモリセルアレイと、
前記複数のビット線のうち選択されたビット線とデータ線とを接続するカラムスイッチと、をさらに備え、
前記メモリセルアレイ及び前記カラムスイッチは、いずれも前記電源強化領域に配置され、
前記第１の回路は、前記データ線上のデータを増幅するリードアンプを含み、
前記第２の回路は、前記リードアンプの動作タイミングを制御し、
前記第３の回路は、前記カラムスイッチの動作タイミングを制御することを特徴とする請求項６に記載の半導体装置。
【請求項８】
外部電位が供給される電源端子と、前記他の領域に配置され、前記外部電位に基づいて前記第１及び第２の電源配線に内部電位を供給する内部電源発生回路とをさらに備えることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
メモリセルアレイと、
前記メモリセルアレイから読み出されたデータを増幅するリードアンプと、
前記リードアンプの動作タイミングを制御するタイミング制御回路と、
前記リードアンプ及び前記タイミング制御回路に動作電圧を供給する電源配線と、
前記タイミング制御回路から出力されるタイミング信号を前記リードアンプに供給する信号配線と、を備え、
前記リードアンプと前記タイミング制御回路との間における前記電源配線の配線長は、前記信号配線の配線長よりも長いことを特徴とする半導体装置。
【請求項１０】
前記電源配線は、前記動作電圧が供給される供給ノードと分岐点とを接続する第１の区間と、前記分岐点と前記リードアンプの電源ノードとを接続する第２の区間と、前記分岐点と前記タイミング制御回路の電源ノードとを接続する第３の区間とを含み、
前記第２及び第３の区間の少なくとも一方の長さは、前記信号配線の配線長よりも長いことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第２及び第３の区間の長さは、いずれも前記信号配線の配線長よりも長いことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
外部電位が供給される電源端子と、前記外部端子と前記供給ノードとの間に接続され、前記動作電圧を発生する内部電源発生回路とをさらに備えることを特徴とする請求項１０又は１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、電源ノイズによる動作マージンの低下が防止された半導体装置に関する。
【背景技術】
【０００２】
現在、代表的な半導体メモリデバイスであるＤＲＡＭ（Dynamic Random Access Memory）のほとんどは、クロック信号に同期して動作を行うシンクロナス型である。しかしながら、メモリコア内部においては、メモリセルから読み出された微弱な電荷をアナログ的に順次増幅する動作が行われることから、その動作タイミングは高精度にタイミング調整された各種制御信号に同期して行う必要がある。
【０００３】
これら制御信号のタイミングマージンは比較的小さいため、電源ノイズの影響によって制御信号が変化するタイミングが設計値からずれると、各回路において誤動作を生じることがある。このため、これら制御信号を生成するタイミング制御回路については、電源ノイズの影響を受けにくいよう設計することが望まれる。
【０００４】
なお、電源ノイズに関するものではないが、特許文献１には、メッシュ状に構築された電源配線をチップの外周部分と中央部分とで分離することにより、チップの中央部分における電源電位の低下が防止された半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２７３８４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電源配線をメッシュ状に構築すると、当該エリアにおける電源供給能力が向上するため、ある回路ブロックの動作に伴う電圧変動を抑制することができる。しかしながら、上述したように、高精度にタイミング調整された制御信号を生成する回路に対しては、電源配線をメッシュ状に構築するだけでは電源ノイズの影響を十分に排除することができなかった。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、メッシュ状に構築された第１の電源配線によって覆われた電源強化領域と、前記電源強化領域に配置された第１及び第２の回路と、前記第１の電源配線とは異なる第２の電源配線と、を備え、前記第１の回路は、前記第１の電源配線を介して供給される電圧によって動作し、前記第２の回路は、前記第２の電源配線を介して供給される電圧によって動作し、前記第２の電源配線は、前記電源強化領域において前記第１の電源配線とは接続されておらず、前記電源強化領域とは異なる他の領域において前記第１の電源配線と接続されていることを特徴とする。
【０００８】
本発明の他の側面による半導体装置は、メモリセルアレイと、前記メモリセルアレイから読み出されたデータを増幅するリードアンプと、前記リードアンプの動作タイミングを制御するタイミング制御回路と、前記リードアンプ及び前記タイミング制御回路に動作電圧を供給する電源配線と、前記タイミング制御回路から出力されるタイミング信号を前記リードアンプに供給する信号配線と、を備え、前記リードアンプと前記タイミング制御回路との間における前記電源配線の配線長は、前記信号配線の配線長よりも長いことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、主に第１の回路又はメインアンプの動作によって生じる電源ノイズが第２の回路又はタイミング制御回路にほとんど伝達されないことから、電源ノイズによる動作マージンの低下を防止することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】タイミング制御回路１１０，１２０の回路図である。
【図３】タイミング制御回路１３０，１４０の回路図である。
【図４】ディレイ回路のいくつかの構成を示す回路図である。
【図５】メモリセルアレイ１１の主要部、並びに、リードアンプ１５０及びライトアンプ１６０の回路図である。
【図６】半導体装置１０のレイアウトを示す略平面図である。
【図７】第１の例による電源配線のレイアウトを説明するための模式的な平面図である。
【図８】本発明の好ましい実施形態の特徴を別の視点から説明するための模式的なブロック図である。
【図９】第２の例による電源配線のレイアウトを説明するための模式的な平面図である。
【図１０】第３の例による電源配線のレイアウトを説明するための模式的な平面図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１３】
本実施形態による半導体装置１０はＤＲＡＭであり、メモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ（ＸＤＥＣ）１２によって行われ、ビット線ＢＬの選択はカラムデコーダ（ＹＤＥＣ）１３によって行われる。
【００１４】
図１に示すように、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、データ端子２４及び電源端子２５，２６が設けられている。
【００１５】
アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレスラッチ回路３２に供給され、アドレスラッチ回路３２にラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤは、ロウデコーダ１２又はカラムデコーダ１３に供給される。
【００１６】
コマンド端子２２は、外部からコマンド信号ＣＭＤが入力される端子である。コマンド信号ＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどの複数の信号からなる。ここで、信号名の先頭にスラッシュ（／）が付されているのは、対応する信号の反転信号、或いは、当該信号がローアクティブな信号であることを意味する。コマンド端子２２に入力されたコマンド信号ＣＭＤは、コマンド入力回路３３を介してコマンドデコード回路３４に供給される。コマンドデコード回路３４は、コマンド信号ＣＭＤをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、第１タイミング信号ＣＹＳＥ＿Ｒ、第２タイミング信号ＣＤＡＭＰ＿Ｒ、第３タイミング信号ＣＤＡＭＰ＿Ｗ、第４タイミング信号ＣＹＳＥ＿Ｗなどがある。
【００１７】
アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがアクティブコマンドを示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるワード線ＷＬが選択される。
【００１８】
第１タイミング信号ＣＹＳＥ＿Ｒ及び第２タイミング信号ＣＤＡＭＰ＿Ｒは、コマンド信号ＣＭＤがリードコマンドを示している場合に活性化される信号である。第１タイミング信号ＣＹＳＥ＿Ｒ及び第２タイミング信号ＣＤＡＭＰ＿Ｒが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。また、これら第１タイミング信号ＣＹＳＥ＿Ｒ及び第２タイミング信号ＣＤＡＭＰ＿Ｒは、それぞれタイミング制御回路１１０，１２０に供給される。詳細については後述するが、タイミング制御回路１１０はカラムデコーダ１３に含まれるカラムスイッチの動作タイミングを制御する回路であり、タイミング制御回路１２０はリードアンプ（ＲＡＭＰ）１５０の動作タイミングを制御する回路である。
【００１９】
第３タイミング信号ＣＤＡＭＰ＿Ｗ及び第４タイミング信号ＣＹＳＥ＿Ｗは、コマンド信号ＣＭＤがライトコマンドを示している場合に活性化される信号である。第３タイミング信号ＣＤＡＭＰ＿Ｗ及び第４タイミング信号ＣＹＳＥ＿Ｗが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。また、これら第３タイミング信号ＣＤＡＭＰ＿Ｗ及び第４タイミング信号ＣＹＳＥ＿Ｗは、それぞれタイミング制御回路１３０，１４０に供給される。詳細については後述するが、タイミング制御回路１３０はライトアンプ（ＷＡＭＰ）１６０の動作タイミングを制御する回路であり、タイミング制御回路１４０はカラムデコーダ１３に含まれるカラムスイッチの動作タイミングを制御する回路である。
【００２０】
したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、リードアンプ１５０、ＦＩＦＯ回路１５及び入出力回路１６を介して、データ端子２４から外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１６、ＦＩＦＯ回路１５及びライトアンプ１６０を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。ＦＩＦＯ回路１５の動作は、内部クロック信号ＩＣＬＫに同期して行われる。
【００２１】
クロック端子２３は、外部クロック信号ＣＫ，／ＣＫが入力される端子である。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３６に供給される。クロック入力回路３６は、外部クロック信号ＣＫ，／ＣＫに基づいて、半導体装置１０の内部における基本クロック信号である内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、タイミングジェネレータ３７に供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ３７によって生成される各種内部クロック信号は、アドレスラッチ回路３２やコマンドデコード回路３４などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
【００２２】
電源端子２５，２６は、それぞれ外部電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５，２６に供給される外部電位ＶＤＤ，ＶＳＳは内部電源発生回路３８に供給される。内部電源発生回路３８は、外部電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＡＲＹ，ＶＰＥＲＩなどを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＡＲＹは主にメモリセルアレイ１１において使用される電位であり、内部電位ＶＰＥＲＩはタイミング制御回路１１０〜１４０など他の多くの回路ブロックにおいて使用される電位である。
【００２３】
図２は、リード動作時に使用されるタイミング制御回路１１０，１２０の回路図である。
【００２４】
図２に示すように、タイミング制御回路１１０は、第１タイミング信号ＣＹＳＥ＿Ｒを受けてワンショットのカラムスイッチイネーブル信号ＹＳＥ＿Ｒを生成する回路であり、直列接続された複数のディレイ回路１１１と、ディレイ回路１１１の出力信号を反転させるインバータ回路１１２と、第１タイミング信号ＣＹＳＥ＿Ｒとインバータ回路１１２の出力信号を受けるＯＲゲート回路１１３とを含んでいる。かかる構成により、第１タイミング信号ＣＹＳＥ＿Ｒの立ち上がりエッジに応答して、ワンショットのカラムスイッチイネーブル信号ＹＳＥ＿Ｒが生成される。カラムスイッチイネーブル信号ＹＳＥ＿Ｒのパルス幅は、ディレイ回路１１１の遅延量によって決まる。
【００２５】
タイミング制御回路１２０は、第２タイミング信号ＣＤＡＭＰ＿Ｒ及びカラムスイッチイネーブル信号ＹＳＥ＿Ｒに基づいてアンプイネーブル信号ＤＡＭＰ＿Ｒを生成する回路である。具体的には、カラムスイッチイネーブル信号ＹＳＥ＿Ｒに同期して第２タイミング信号ＣＤＡＭＰ＿Ｒをラッチするラッチ回路１２１と、ラッチ回路１２１の出力信号及びカラムスイッチイネーブル信号ＹＳＥ＿Ｒを受けるＡＮＤゲート回路１２２と、ＡＮＤゲート回路１２２の後段に直列接続された複数のディレイ回路１２３とを含んでいる。かかる構成により、第２タイミング信号ＣＤＡＭＰ＿Ｒが活性化すると、カラムスイッチイネーブル信号ＹＳＥ＿Ｒの活性化タイミングからディレイ回路１２３による遅延時間分だけ遅れたタイミングで、アンプイネーブル信号ＤＡＭＰ＿Ｒが活性化される。
【００２６】
このように、カラムスイッチイネーブル信号ＹＳＥ＿Ｒが活性化するタイミングと、アンプイネーブル信号ＤＡＭＰ＿Ｒが活性化するタイミングとは連動しており、その時間差はディレイ回路１２３の遅延量によって決まる。ここで、カラムスイッチイネーブル信号ＹＳＥ＿Ｒは、リード動作時におけるカラムスイッチの動作タイミングを規定する信号であり、図１に示すＯＲゲート回路３９を介してカラムデコーダ１３に供給される。また、アンプイネーブル信号ＤＡＭＰ＿Ｒは、リードアンプ１５０の活性化タイミングを規定する信号である。
【００２７】
図３は、ライト動作時に使用されるタイミング制御回路１３０，１４０の回路図である。
【００２８】
図３に示すように、タイミング制御回路１３０は、第３タイミング信号ＣＤＡＭＰ＿Ｗを遅延させる複数のディレイ回路１３１を含み、その出力信号がアンプイネーブル信号ＤＡＭＰ＿Ｗとして用いられる。
【００２９】
タイミング制御回路１４０は、第４タイミング信号ＣＹＳＥ＿Ｗ及びアンプイネーブル信号ＤＡＭＰ＿Ｗに基づいてカラムスイッチイネーブル信号ＹＳＥ＿Ｗを生成する回路である。具体的には、アンプイネーブル信号ＤＡＭＰ＿Ｗに同期して第４タイミング信号ＣＹＳＥ＿Ｗをラッチするラッチ回路１４１と、ラッチ回路１４１の出力信号を遅延させる複数のディレイ回路１４２と、ディレイ回路１４２の出力信号を反転させるインバータ回路１４３と、ラッチ回路１４１の出力信号とインバータ回路１４３の出力信号を受けるＯＲゲート回路１４４とを含んでいる。かかる構成により、アンプイネーブル信号ＤＡＭＰ＿Ｗの立ち上がりエッジに応答して、ワンショットのカラムスイッチイネーブル信号ＹＳＥ＿Ｗが生成される。カラムスイッチイネーブル信号ＹＳＥ＿Ｗのパルス幅は、ディレイ回路１４２の遅延量によって決まる。
【００３０】
ここで、カラムスイッチイネーブル信号ＹＳＥ＿Ｗは、ライト動作時におけるカラムスイッチの動作タイミングを規定する信号であり、図１に示すＯＲゲート回路３９を介してカラムデコーダ１３に供給される。また、アンプイネーブル信号ＤＡＭＰ＿Ｗは、ライトアンプ１６０の活性化タイミングを規定する信号である。
【００３１】
図４は、ディレイ回路のいくつかの構成を示す回路図である。
【００３２】
図４（ａ）に示すディレイ回路は、バッファ回路ＢＵＦとその出力ノードに直列に挿入された抵抗素子Ｒによって構成されている。これにより、寄生容量成分と抵抗素子Ｒの抵抗成分によって時定数回路が構成されることから、所定の遅延量を得ることが可能となる。図４（ａ）に示すディレイ回路では大きな遅延量を得ることはできないが、素子数が少ないため、チップ上における占有面積は非常に小さい。
【００３３】
図４（ｂ）に示すディレイ回路は、図４（ａ）に示したバッファ回路に対し、バッファ回路ＢＵＦの出力ノードとＶＳＳ配線との間に容量素子Ｃを追加した構成を有している。これにより容量成分が大幅に増大することから、大きな遅延量を得ることが可能となる。容量素子Ｃとしては、ＭＯＳトランジスタのゲート容量を利用することが可能である。なお、図４（ｂ）に示す例では、容量素子Ｃの一端をＶＳＳ配線に接続しているが、これをＶＰＥＲＩ配線など他の電源配線に接続しても構わない。
【００３４】
図４（ｃ）に示すディレイ回路は、バッファ回路ＢＵＦの出力ノードにインバータチェーンＩＮＶを接続した構成を有している。これにより、比較的正確な遅延量を得ることが可能となるが、素子数が多いため、チップ上における占有面積がやや大きくなる。
【００３５】
このように、ディレイ回路として用いることが可能な回路構成はいくつか存在するが、小さい占有面積で大きな遅延量を得るためには、図４（ｂ）に示した回路構成が最も適している。但し、図４（ｂ）の回路は時定数を利用したディレイ回路であるため、電源電位が変動すると遅延量が比較的大きく変化してしまうという特徴を有している。
【００３６】
図５は、メモリセルアレイ１１の主要部、並びに、リードアンプ１５０及びライトアンプ１６０の回路図である。
【００３７】
図５に示すように、メモリセルアレイ１１には対を成す２本のビット線ＢＬＴ，ＢＬＢが含まれており、これらは対応するセンスアンプＳＡに接続される。センスアンプＳＡは、クロスカップルされたＰチャンネル型ＭＯＳトランジスタＰ１，Ｐ２と、クロスカップルされたＮチャンネル型ＭＯＳトランジスタＮ１，Ｎ２からなり、トランジスタＰ１，Ｐ２のソースはセンスアンプ駆動配線ＳＡＰに共通接続され、トランジスタＮ１，Ｎ２のソースはセンスアンプ駆動配線ＳＡＮに共通接続されている。センスアンプ駆動配線ＳＡＰ，ＳＡＮには、活性化時にそれぞれ内部電位ＶＡＲＹ，ＶＳＳが供給される。そして、トランジスタＰ１，Ｎ１のドレイン（トランジスタＰ２，Ｎ２のゲート電極）はビット線ＢＬＴに接続され、トランジスタＰ２，Ｎ２のドレイン（トランジスタＰ１，Ｎ１のゲート電極）はビット線ＢＬＢに接続されている。これにより、センスアンプ駆動配線ＳＡＰ，ＳＡＮにそれぞれ内部電位ＶＡＲＹ，ＶＳＳが供給されると、ビット線ＢＬＴ，ＢＬＢの一方が内部電位ＶＡＲＹに駆動され、他方が外部電位ＶＳＳに駆動される。
【００３８】
さらに、ビット線ＢＬＴ，ＢＬＢは、カラムスイッチＹＳＷを介してデータ線ＩＯＴ，ＩＯＢに接続されている。カラムスイッチＹＳＷは、カラムデコーダ１３から出力されるカラム選択信号ＹＳによって制御される。カラム選択信号ＹＳの活性化タイミングは、上述したカラムスイッチイネーブル信号ＹＳＥによって制御される。
【００３９】
図５に示すように、これらセンスアンプＳＡ及びカラムスイッチＹＳＷは、メモリセルアレイ１１の内部に含まれる要素である。そして、メモリセルアレイ１１から読み出されたリードデータは、データ線ＩＯＴ，ＩＯＢを介してメモリセルアレイ１１の外部に出力される。図５に示すように、データ線ＩＯＴ，ＩＯＢにはリードアンプ１５０、ライトアンプ１６０及びプリチャージ回路１７０が接続されている。
【００４０】
プリチャージ回路１７０は、リード動作及びライト動作の開始前にデータ線ＩＯＴ，ＩＯＢをプリチャージするための回路であり、データ線ＩＯＴ，ＩＯＢ間に接続されたＰチャンネル型ＭＯＳトランジスタＰ１１と、データ線ＩＯＴ，ＩＯＢ間に直列接続されたＰチャンネル型ＭＯＳトランジスタＰ１２，Ｐ１３からなる。トランジスタＰ１２，Ｐ１３の接続点には、内部電源発生回路３８によって生成される内部電位ＶＰＥＲＩが供給されている。これらトランジスタのゲート電極にはプリチャージ信号ＰＩＯが供給されており、これが活性化するとトランジスタＰ１１〜Ｐ１３がオンするため、データ線ＩＯＴ，ＩＯＢはいずれも内部電位ＶＰＥＲＩにプリチャージされる。
【００４１】
リードアンプ１５０は、センスアンプＳＡと同様の回路構成を有しており、トランジスタＰ２１，Ｎ２１のドレイン（トランジスタＰ２２，Ｎ２２のゲート電極）はＩＯスイッチＩＯＳＷを構成するＮチャンネル型ＭＯＳトランジスタＮ３１を介してデータ線ＩＯＴに接続され、トランジスタＰ２２，Ｎ２２のドレイン（トランジスタＰ２１，Ｎ２１のゲート電極）はＩＯスイッチＩＯＳＷを構成するＮチャンネル型ＭＯＳトランジスタＮ３２を介してデータ線ＩＯＢに接続されている。トランジスタＰ２１，Ｐ２２のソースには内部電位ＶＰＥＲＩが供給され、トランジスタＮ２１，Ｎ２２のソースにはＮチャンネル型ＭＯＳトランジスタＮ２３を介して外部電位ＶＳＳが供給されている。そして、トランジスタＮ２３のゲート電極にはアンプイネーブル信号ＤＡＭＰ＿Ｒが供給され、トランジスタＮ３１，Ｎ３２のゲート電極には反転されたアンプイネーブル信号ＤＡＭＰ＿Ｒが供給される。かかる構成により、アンプイネーブル信号ＤＡＭＰ＿Ｒがハイレベルになると、リードアンプ１５０が活性化されるとともに、データ線ＩＯＴ，ＩＯＢから切り離される。トランジスタＰ２１，Ｎ２１のドレインはリードライトバスＲＷＢＳを介して図１に示したＦＩＦＯ回路１５に接続されている。
【００４２】
ライトアンプ１６０は、ソースに内部電位ＶＰＥＲＩを受けるＰチャンネル型ＭＯＳトランジスタＰ４１，Ｐ４２と、ソースに外部電位ＶＳＳを受けるＮチャンネル型ＭＯＳトランジスタＮ４１，Ｎ４２と、これらトランジスタを制御するゲート回路Ｇ１〜Ｇ４を備える。トランジスタＰ４１，Ｎ４１のドレインはデータ線ＩＯＴに接続され、トランジスタＰ４２，Ｎ４２のドレインはデータ線ＩＯＢに接続されている。そして、ゲート回路Ｇ１〜Ｇ４には、リードライトバスＲＷＢＳ上の信号又はその反転信号と、アンプイネーブル信号ＤＡＭＰ＿Ｗ又はその反転信号が供給される。かかる構成により、アンプイネーブル信号ＤＡＭＰ＿Ｗがハイレベルに活性化すると、リードライトバスＲＷＢＳ上の信号の論理レベルに基づき、データ線ＩＯＴ，ＩＯＢの一方がＶＰＥＲＩレベル、他方がＶＳＳレベルに駆動される。一方、アンプイネーブル信号ＤＡＭＰ＿Ｗがローレベルである場合には、トランジスタＰ４１，Ｐ４２，Ｎ４１，Ｎ４２は全てオフすることから、データ線ＩＯＴ，ＩＯＢから見てライトアンプ１６０はハイインピーダンス状態となる。
【００４３】
ここで、図５に示す各回路の動作タイミングについて説明する。
【００４４】
まず、リード動作時においては、ビット線ＢＬＴ，ＢＬＢにデータが読み出された後、センスアンプＳＡ、カラムスイッチＹＳＷ、リードアンプ１５０がこの順に活性化される。センスアンプＳＡはアクティブ信号ＩＡＣＴを基準として活性化され、カラムスイッチＹＳＷ及びリードアンプ１５０は、それぞれカラムスイッチイネーブル信号ＹＳＥ＿Ｒ及びアンプイネーブル信号ＤＡＭＰ＿Ｒに同期して活性化される。これにより、ビット線ＢＬＴ，ＢＬＢにデータが読み出された後、まずセンスアンプＳＡが活性化し、ビット線ＢＬＴ，ＢＬＢ上のデータが増幅される。次に、カラムスイッチＹＳＷが活性化し、ビット線ＢＬＴ，ＢＬＢ上のデータがデータ線ＩＯＴ，ＩＯＢに転送される。その後、リードアンプ１５０が活性化することによりデータ線ＩＯＴ，ＩＯＢ上のデータが増幅され、増幅されたデータがリードライトバスＲＷＢＳに転送される。
【００４５】
リード動作時においては、このような順序でデータの増幅及び転送が行われる。このため、各回路の活性化タイミングは高精度にタイミング制御される必要があり、活性化タイミングが設計値からずれると、データの増幅及び転送を正しく実行できない可能性がある。例えば、カラムスイッチＹＳＷがオンするタイミングとリードアンプ１５０が活性化タイミングとの時間差が設計値よりも短いと、データ線ＩＯＴ，ＩＯＢ間に十分な電位差が生じる前にリードアンプ１５０が活性化してしまう可能性があり、この場合、リードアンプ１５０による増幅動作を正しく実行できなくなる。逆に、カラムスイッチＹＳＷがオンするタイミングとリードアンプ１５０が活性化タイミングとの時間差が設計値よりも長いと、リードアンプ１５０が活性化する前にカラムスイッチＹＳＷがオフしてしまう可能性があり、この場合も、リードアンプ１５０による増幅動作を正しく実行できなくなる。上記の時間差は、図２に示したディレイ回路１２３によって定義されるため、ディレイ回路１２３の遅延量については一定に保つ必要がある。
【００４６】
一方、ライト動作時においては、センスアンプＳＡ、ライトアンプ１６０、カラムスイッチＹＳＷがこの順に活性化される。ライトアンプ１６０及びカラムスイッチＹＳＷは、それぞれアンプイネーブル信号ＤＡＭＰ＿Ｗ及びカラムスイッチイネーブル信号ＹＳＥ＿Ｗに同期して活性化される。これにより、リードライトバスＲＷＢＳ上にデータが現れた後、まずライトアンプ１６０が活性化し、リードライトバスＲＷＢＳ上のデータに基づいてデータ線ＩＯＴ，ＩＯＢが駆動される。その後、カラムスイッチＹＳＷが活性化し、データ線ＩＯＴ，ＩＯＢ上のデータに基づいてセンスアンプＳＡに保持されているデータが上書きされ、これによりビット線ＢＬＴ，ＢＬＢに転送される。
【００４７】
ライト動作時においては、このような順序でデータの増幅及び転送が行われる。したがって、リードライトバスＲＷＢＳにデータが現れるタイミングとライトアンプ１６０が活性化するタイミングとの関係は高精度に制御される必要があり、これらのタイミングが設計値からずれると、データの転送を正しく実行できない可能性がある。例えば、ライトアンプ１６０が活性化するタイミングが早すぎると、当該タイミングにおいてリードライトバスＲＷＢＳ上にデータがまだ現れていない可能性がある。逆に、ライトアンプ１６０が活性化するタイミングが遅すぎると、一連のライト動作をライトサイクル中に完了できないおそれが生じる。ライトアンプ１６０の活性化タイミングは、図３に示したディレイ回路１３１によって定義されるため、ディレイ回路１３１の遅延量については一定に保つ必要がある。
【００４８】
このように、タイミング制御回路１２０，１３０に含まれるディレイ回路１２３，１３１の遅延量については一定に保つことが重要であるが、特に図４（ｂ）に示した回路構成を採用した場合、電源ノイズの影響を大きく受けるため、遅延量が変化しやすくなる。後述するように、本実施形態による半導体装置ではこのような問題を解決すべく、電源配線のレイアウトが工夫されている。
【００４９】
次に、本実施形態による半導体装置１０のレイアウトについて説明する。
【００５０】
図６は、本発明の好ましい実施形態による半導体装置のレイアウトを示す略平面図である。
【００５１】
図６に示すように、本実施形態による半導体装置１０は、Ｙ方向の一端側に位置する辺Ｅ１に沿ってＸ方向に配列されたパッド領域ＰＤ１と、Ｙ方向の他端側に位置する辺Ｅ２に沿ってＸ方向に配列されたパッド領域ＰＤ２を有している。パッド領域ＰＤ１はデータ端子２４や電源端子２５，２６が配列される領域であり、パッド領域ＰＤ２はアドレス端子２１、コマンド端子２２、クロック端子２３、電源端子２５，２６が配列される領域である。
【００５２】
また、パッド領域ＰＤ１に隣接して設けられた周辺回路領域ＰＦ１には、データ端子２４に関連する回路ブロック、例えばＦＩＦＯ回路１５や入出力回路１６などが配置される。一方、パッド領域ＰＤ２に隣接して設けられた周辺回路領域ＰＦ２には、アドレス端子２１、コマンド端子２２、クロック端子２３などに関連する回路ブロック、例えばアドレスラッチ回路３２やコマンドデコード回路３４などが配置される。また、内部電源発生回路３８についても周辺回路領域ＰＦ２に配置される。
【００５３】
周辺回路領域ＰＦ１とＰＦ２の間には、メモリバンクＢＡＮＫ０〜ＢＡＮＫ３が形成されたメモリ領域ＭＡ１と、メモリバンクＢＡＮＫ４〜ＢＡＮＫ７が形成されたメモリ領域ＭＡ２が配置される。さらに、メモリ領域ＭＡ１とＭＡ２の間には、周辺回路領域ＰＦ３が配置される。各メモリバンクは、メモリセルアレイ１１と、メモリセルアレイ１１に対してＸ方向に隣接して配置されたロウデコーダ（ＸＤＥＣ）１２と、メモリセルアレイ１１に対してＹ方向に隣接して配置されたカラムデコーダ（ＹＤＥＣ）１３及びデータアンプＤＡＭＰによって構成されている。データアンプＤＡＭＰは、図１に示すリードアンプ１５０及びライトアンプ１６０を含む回路ブロックである。
【００５４】
図６に示すように、本実施形態では、タイミング制御回路１１０，１４０については周辺回路領域ＰＦ２に配置され、タイミング制御回路１２０，１３０については周辺回路領域ＰＦ３に配置されている。特に、タイミング制御回路１２０，１３０は、それぞれ対応するバンクの近傍に配置され、これによりリードアンプ１５０及びライトアンプ１６０との距離が短縮されている。これに対し、タイミング制御回路１１０，１４０については、カラムスイッチＹＳＷがオンする期間にばらつきが生じないよう、電源抵抗の低い周辺回路領域ＰＦ２に配置されている。
【００５５】
図７は、第１の例による電源配線のレイアウトを説明するための模式的な平面図である。
【００５６】
図７に示すように、周辺回路領域ＰＦ２に配置された内部電源発生回路３８は、電源端子２５，２６に接続され、電源配線Ｖ０ｙを介して内部電位ＶＰＥＲＩを出力する。電源配線Ｖ０ｙはＹ方向に延在する電源配線であり、スルーホール電極ＴＥ０を介してＸ方向に延在する電源配線Ｖ０ｘに接続される。電源配線Ｖ０ｘ，ＶＯｙは互いに異なる配線層に形成された電源配線である。
【００５７】
電源配線Ｖ０ｘは、スルーホール電極ＴＥ０１を介して電源配線Ｖ１ｙに接続されるとともに、スルーホール電極ＴＥ０２を介して電源配線Ｖ２に接続される。電源配線Ｖ１ｙはＹ方向に延在する電源配線であり、図７に示すように多数設けられている。これらの電源配線Ｖ１ｙは、メモリ領域ＭＡ１，ＭＡ２上でスルーホール電極ＴＥ１を介して多数の電源配線Ｖ１ｘに接続されている。電源配線Ｖ１ｘはＸ方向に延在する電源配線であり、これにより、多数の電源配線Ｖ１ｘ，Ｖ１ｙによってメッシュ状の電源配線が構築されている。メッシュ状に構築された電源配線Ｖ１ｘ，Ｖ１ｙによって覆われた領域は、電源抵抗が低抵抗化された領域であり、本発明においては「電源強化領域」と呼ぶことがある。図７に示すように、メモリ領域ＭＡ１，ＭＡ２及び周辺回路領域ＰＦ３が電源強化領域に該当する。したがって、メモリ領域ＭＡ１，ＭＡ２や周辺回路領域ＰＦ３に配置された各回路ブロック、例えば、ロウデコーダ１２、カラムデコーダ１３、リードアンプ１５０、ライトアンプ１６０などは、メッシュ状に構築された電源配線Ｖ１ｘ，Ｖ１ｙを介して内部電位ＶＰＥＲＩが供給される。
【００５８】
これに対し、周辺回路領域ＰＦ３に配置された回路ブロックのうち、タイミング制御回路１２０，１３０については、電源強化領域に配置されているにもかかわらず、メッシュ状に構築された電源配線Ｖ１ｘ，Ｖ１ｙには接続されておらず、代わりに電源配線Ｖ２に接続されている。電源配線Ｖ２はＹ方向に延在する電源配線であり、上述の通り、スルーホール電極ＴＥ０２を介して電源配線Ｖ０ｘに接続されている。
【００５９】
かかる構成により、電源配線Ｖ１ｘ，Ｖ１ｙに接続された回路ブロックのうち、電源ノイズを発生させやすい回路ブロック、例えば、リードアンプ１５０やライトアンプ１６０といった駆動能力の大きな回路ブロックによって発生した電源ノイズは、タイミング制御回路１２０，１３０に直接到達しなくなる。これにより、タイミング制御回路１２０，１３０に供給される内部電位ＶＰＥＲＩのレベルが安定するため、タイミング制御回路１２０，１３０に含まれるディレイ回路１２３，１３１の遅延量を設計値通りに保つことが可能となる。既に説明したとおり、ディレイ回路１２３の遅延量はリードアンプ１５０の活性化タイミングを定義し、ディレイ回路１３１の遅延量はライトアンプ１６０の活性化タイミングを定義するため、これらの遅延量にずれが生じると誤動作を起こす可能性がある。しかしながら、本実施形態による半導体装置では、タイミング制御回路１２０，１３０に接続された電源配線Ｖ２がメッシュ状に構築された電源配線Ｖ１ｘ，Ｖ１ｙから分離されていることから、リードアンプ１５０やライトアンプ１６０を設計値通りのタイミングで活性化させることが可能となる。
【００６０】
但し、電源配線Ｖ２と電源配線Ｖ１ｘ，Ｖ１ｙは、電源配線Ｖ０ｘに共通接続されているため、この電源配線Ｖ０ｘを介して電源ノイズが回り込む可能性はある。しかしながら、電源ノイズの発生源であるリードアンプ１５０やライトアンプ１６０と、タイミング制御回路１２０，１３０とを接続する電源配線の距離は、電源配線Ｖ０ｘを経由する非常に長い配線距離となることから、リードアンプ１５０やライトアンプ１６０にて発生した電源ノイズは十分に減衰され、実際にはタイミング制御回路１２０，１３０に到達することはほとんど無い。
【００６１】
以上、内部電位ＶＰＥＲＩ用の電源配線のレイアウトについて説明したが、外部電位ＶＳＳ用の電源配線についても同様のレイアウトを採用することが好ましい。つまり、電源強化領域においては外部電位ＶＳＳ用の電源配線をメッシュ状に構築する一方、タイミング制御回路１２０，１３０に接続する外部電位ＶＳＳ用の電源配線については、メッシュ状の電源配線には接続せず、専用の電源配線に接続すればよい。
【００６２】
図８は、本実施形態の特徴を別の視点から説明するための模式的なブロック図である。
【００６３】
図８に示すように、本実施形態においては、リードアンプ１５０の電源ノード１５０ｖ，１５０ｓが電源配線Ｖ１，Ｓ１にそれぞれ接続されている。電源配線Ｖ１，Ｓ１はメッシュ状に構築された電源配線である。このうち、電源配線Ｖ１については電源配線Ｖ０を介して内部電源発生回路３８に接続されており、電源配線Ｓ１については電源配線Ｓ０を介して電源端子２６に接続されている。
【００６４】
一方、タイミング制御回路１１０，１２０については、電源ノード１１０ｖ，１２０ｖが電源配線Ｖ２に接続され、電源ノード１１０ｓ，１２０ｓが電源配線Ｓ２に接続されている。電源配線Ｖ２は電源配線Ｖ０を介して内部電源発生回路３８に接続されており、電源配線Ｓ２は電源配線Ｓ０を介して電源端子２６に接続されている。
【００６５】
そして、本実施形態においては、タイミング制御回路１２０からリードアンプ１５０にアンプイネーブル信号ＤＡＭＰ＿Ｒを供給するための配線ＣＮＴの長さをＬ０とし、電源ノード１５０ｖから分岐点Ｂｖまでの配線距離をＬｖ１とし、電源ノード１２０ｖから分岐点Ｂｖまでの配線距離をＬｖ２とした場合、
Ｌ０＜Ｌｖ１＋Ｌｖ２
に設計されている。ここで分岐点Ｂｖとは、電源配線Ｖ０から電源配線Ｖ１，Ｖ２に分岐する部分である。
【００６６】
本発明においては、
Ｌ０＜Ｌｖ１  又は  Ｌ０＜Ｌｖ２
に設計することが好ましく、
Ｌ０＜Ｌｖ１  且つ  Ｌ０＜Ｌｖ２
に設計することがよりいっそう好ましいが、本実施形態においては上記全ての条件を満たしている。これにより、リードアンプ１５０の動作によって内部電位ＶＰＥＲＩに電源ノイズが生じても、これがタイミング制御回路１２０に到達することはほとんどなくなる。
【００６７】
同様に、電源ノード１５０ｓから分岐点Ｂｓまでの配線距離をＬｓ１とし、電源ノード１２０ｓから分岐点Ｂｓまでの配線距離をＬｓ２とした場合、
Ｌ０＜Ｌｓ１＋Ｌｓ２
に設計されている。ここで分岐点Ｂｓとは、電源配線Ｓ０から電源配線Ｓ１，Ｓ２に分岐する部分である。
【００６８】
本発明においては、
Ｌ０＜Ｌｓ１  又は  Ｌ０＜Ｌｓ２
に設計することが好ましく、
Ｌ０＜Ｌｓ１  且つ  Ｌ０＜Ｌｓ２
に設計することがよりいっそう好ましいが、本実施形態においては上記全ての条件を満たしている。これにより、リードアンプ１５０の動作によって外部電位ＶＳＳに電源ノイズが生じても、これがタイミング制御回路１２０に到達することはほとんどなくなる。
【００６９】
以上説明したように、本実施形態による半導体装置１０によれば、タイミング制御回路１２０，１３０に対して専用の電源配線を割り当てていることから、リードアンプ１５０やライトアンプ１６０を設計値通りのタイミングで活性化させることが可能となる。これにより、電源ノイズによる動作マージンの低下を防止することが可能となる。
【００７０】
図９は、第２の例による電源配線のレイアウトを説明するための模式的な平面図である。
【００７１】
図９に示す例では、Ｘ方向に延在する電源配線Ｖ３ｘとＹ方向に延在する電源配線Ｖ３ｙが追加されている。電源配線Ｖ３ｘはスルーホール電極ＴＥ０３を介して電源配線Ｖ０ｙに接続され、電源配線Ｖ３ｙはスルーホール電極ＴＥ３を介して電源配線Ｖ３ｘに接続されている。そして、電源配線Ｖ２は、電源配線Ｖ０ｘではなく、スルーホール電極ＴＥ２３を介して電源配線Ｖ３ｘに接続されている。また、タイミング制御回路１１０，１４０には、電源配線Ｖ３ｙを介して内部電位ＶＰＥＲＩが供給される。その他の点については図７に示した第１の例と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００７２】
本例によれば、タイミング制御回路１２０，１３０とリードアンプ１５０及びライトアンプ１６０とを接続する電源配線の配線距離がよりいっそう長くなることから、両者間における電源の分離度がより高くなる。しかも、リードアンプ１５０及びライトアンプ１６０にて発生した電源ノイズがタイミング制御回路１１０，１４０にも到達しにくくなることから、タイミング制御回路１１０，１４０に含まれるディレイ回路１１１，１４２の遅延量についても設計値通りとすることが可能となる。
【００７３】
図１０は、第３の例による電源配線のレイアウトを説明するための模式的な平面図である。
【００７４】
図１０に示す例では内部電源発生回路３８が省略されており、各電源配線に外部電位ＶＤＤが直接供給されている。つまり、電源端子２５と電源配線Ｖ０ｘとを接続する電源配線Ｖ４及びスルーホール電極ＴＥ０４が設けられている。その他の点については図７に示した第１の例と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００７５】
本例に示すように、外部から供給される外部電位ＶＤＤを動作電位として直接使用する場合であっても本発明の適用が可能である。
【００７６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７７】
例えば、上記実施形態では本発明をＤＲＡＭに適用した例を説明したが、本発明の適用対象がこれに限定されるものではない。したがって、ＤＲＡＭ以外の半導体メモリデバイス、例えばＲｅＲＡＭやフラッシュメモリに本発明を適用することも可能であるし、ＣＰＵなどのロジック系半導体デバイスに本発明を適用することも可能である。
【符号の説明】
【００７８】
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ（ＸＤＥＣ）
１３      カラムデコーダ（ＹＤＥＣ）
１５      ＦＩＦＯ回路
１６      入出力回路
２１      アドレス端子
２２      コマンド端子
２３      クロック端子
２４      データ端子
２５，２６    電源端子
３１      アドレス入力回路
３２      アドレスラッチ回路
３３      コマンド入力回路
３４      コマンドデコード回路
３６      クロック入力回路
３７      タイミングジェネレータ
３８      内部電源発生回路
３９      ＯＲゲート回路
１１０〜１４０    タイミング制御回路
１１０ｓ，１２０ｓ，１５０ｓ，１１０ｖ，１２０ｖ，１５０ｖ    電源ノード
１１１，１２３，１３１，１４２    ディレイ回路
１１２，１４３    インバータ回路
１１３，１４４    ＯＲゲート回路
１２１，１４１    ラッチ回路
１２２    ＡＮＤゲート回路
１５０    リードアンプ
１６０    ライトアンプ
１７０    プリチャージ回路
ＢＬＴ，ＢＬＢ    ビット線
Ｂｓ，Ｂｖ    分岐点
ＢＵＦ    バッファ回路
Ｃ        容量素子
Ｇ１〜Ｇ４    ゲート回路
ＩＮＶ    インバータチェーン
ＩＯＳＷ    スイッチ
ＩＯＴ，ＩＯＢ    データ線
ＭＡ１，ＭＡ２    メモリ領域
ＰＤ１，ＰＤ２    パッド領域
ＰＦ１〜ＰＦ３    周辺回路領域
Ｒ        抵抗素子
ＲＷＢＳ  リードライトバス
Ｓ０〜Ｓ２    電源配線
ＳＡ      センスアンプ
ＳＡＰ，ＳＡＮ    センスアンプ駆動配線
ＴＥ０，ＴＥ０１〜ＴＥ０４，ＴＥ１，ＴＥ２３，ＴＥ３    スルーホール電極
Ｖ０，Ｖ０ｘ，ＶＯｙ，Ｖ１，Ｖ１ｘ，Ｖ１ｙ，Ｖ２，Ｖ３ｘ，Ｖ３ｙ，Ｖ４    電源配線
ＹＳＷ    カラムスイッチ
【図１】
2014120194.tif 000003
【図２】
2014120194.tif 000004
【図３】
2014120194.tif 000005
【図４】
2014120194.tif 000006
【図５】
2014120194.tif 000007
【図６】
2014120194.tif 000008
【図７】
2014120194.tif 000009
【図８】
2014120194.tif 000010
【図９】
2014120194.tif 000011
【図１０】
2014120194.tif 000012