(57)【要約】【課題】ＤＲＡＭデバイスのアドレッシング中に節電を実施するための構造及び方法を提供すること。【解決手段】ランダム・アクセス・メモリ・デバイスは、行及び列に配置された個々のメモリセルのアレイを含み、各々のメモリセルは、対応するアクセス・デバイスを有する。Ｎをアレイの独立してアクセス可能なパーティションの数に対応する数とすると、アレイの各々の行は対応する複数のＮ個のワード線をさらに含み、所定の行における各々のアクセス・デバイスは行のＮ個ワード線の１つだけに結合される。アレイと通信するアドレス・デコーダは、複数の行アドレス・ビットを受信し、行アドレス・ビットにより識別された要求行について、要求行の中のＮ個のパーティションのどれがアクセスされるべきであるかを判断して、選択された行の中にはあるがアクセスされるべきパーティションの中にはないアクセス・デバイスが起動されないようにする。【選択図】図３
2014222559.tif 000002
【特許請求の範囲】
【請求項１】
行及び列に配置されたメモリセルのアレイであって、各メモリセルは対応するアクセス・デバイスを有し、当該アレイの各行は当該アレイを第１のパーティション及び第２のパーティションに分割する第１のワード線及び第２のワード線を含み、当該アレイの各行における当該第１のパーティションの中のアクセス・デバイスは当該各行に含まれる当該第１のワード線だけに結合され、当該アレイの各行における当該第２のパーティションの中のアクセス・デバイスは当該各行に含まれる当該第２のワード線だけに結合されている、メモリセルのアレイと、
前記アレイの各行に含まれる前記第１のワード線及び前記第２のワード線に直接接続され、当該アレイの行を選択し、当該行に含まれる当該第１のワード線、当該第２のワード線、及び両方のワード線のどれかを独立して選択する、行デマルチプレクサ回路と、
複数の行アドレス・ビットを受信し、当該複数の行アドレス・ビットにより識別された要求行について、当該要求行の中の前記第１のパーティション、前記第２のパーティション、及び両方のパーティションのどれを起動させるかを、アレイ・マップを用いて判断して、当該複数の行アドレス・ビットを前記行デマルチプレクサ回路に送り、さらに、どのパーティションが起動されるべきかを特定する少なくとも１つの付加的な信号を前記行デマルチプレクサ回路に送って、当該要求行における前記アクセス・デバイスの総数より少ないアクセス・デバイスを起動することにより、消費電力を削減する、アドレス・デコーダと
を含む、ランダム・アクセス・メモリ・デバイス。
【請求項２】
ランダム・アクセス・メモリ・デバイスの消費電力を削減するための方法であって、
行及び列に配置されたメモリセルのアレイであって、各メモリセルは対応するアクセス・デバイスを有し、当該アレイの各行は当該アレイを第１のパーティション及び第２のパーティションに分割する第１のワード線及び第２のワード線を含み、当該アレイの各行における当該第１のパーティションの中のアクセス・デバイスは当該各行に含まれる当該第１のワード線だけに結合され、当該アレイの各行における当該第２のパーティションの中のアクセス・デバイスは当該各行に含まれる当該第２のワード線だけに結合されている、メモリセルのアレイと、
前記アレイの各行に含まれる前記第１のワード線及び前記第２のワード線に直接接続され、当該アレイの行を選択し、当該行に含まれる当該第１のワード線、当該第２のワード線、及び両方のワード線のどれかを独立して選択する、行デマルチプレクサ回路と
を含み、
前記方法は、
アドレス・デコーダが、複数の行アドレス・ビットを受信するステップと、
前記アドレス・デコーダが、前記複数の行アドレス・ビットにより識別された要求行について、当該要求行の中の前記第１のパーティション、前記第２のパーティション、及び両方のパーティションのどれを起動させるかを、アレイ・マップを用いて判断するステップと、
前記アドレス・デコーダが、前記複数の行アドレス・ビットを前記行デマルチプレクサ回路に送り、さらに、どのパーティションが起動されるべきかを特定する少なくとも１つの付加的な信号を前記行デマルチプレクサ回路に送って、前記要求行における前記アクセス・デバイスの総数より少ないアクセス・デバイスを起動するステップと
を含む、方法。
【請求項３】
プロセッサと、
前記プロセッサによって実行可能なメモリ・コントローラと、
前記メモリ・コントローラが通信するランダム・アクセス・メモリ・デバイスと
を含み、
前記ランダム・アクセス・メモリ・デバイスは、
行及び列に配置されたメモリセルのアレイであって、各メモリセルは対応するアクセス・デバイスを有し、当該アレイの各行は当該アレイを第１のパーティション及び第２のパーティションに分割する第１のワード線及び第２のワード線を含み、当該アレイの各行における当該第１のパーティションの中のアクセス・デバイスは当該各行に含まれる当該第１のワード線だけに結合され、当該アレイの各行における当該第２のパーティションの中のアクセス・デバイスは当該各行に含まれる当該第２のワード線だけに結合されている、メモリセルのアレイと、
前記アレイの各行に含まれる前記第１のワード線及び前記第２のワード線に直接接続され、当該アレイの行を選択し、当該行に含まれる当該第１のワード線、当該第２のワード線、及び両方のワード線のどれかを独立して選択する、行デマルチプレクサ回路と、
複数の行アドレス・ビットを受信し、当該複数の行アドレス・ビットにより識別された要求行について、当該要求行の中の前記第１のパーティション、前記第２のパーティション、及び両方のパーティションのどれを起動させるかを、アレイ・マップを用いて判断して、当該複数の行アドレス・ビットを前記行デマルチプレクサ回路に送り、さらに、どのパーティションが起動されるべきかを特定する少なくとも１つの付加的な信号を前記行デマルチプレクサ回路に送って、当該要求行における前記アクセス・デバイスの総数より少ないアクセス・デバイスを起動することにより、消費電力を削減する、アドレス・デコーダと
を含む、コンピューティング・システム。
【請求項４】
前記メモリ・コントローラは、大きいページングを必要とするアプリケーションにおいては、前記第１のパーティション及び前記第２のパーティションの両方が起動され、大きいページングを必要としないアプリケーションにおいては、前記第１のパーティション及び前記第２のパーティションの一方が起動されるように、前記ランダム・アクセス・メモリ・デバイスを制御する、請求項３に記載のコンピューティング・システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、メモリ記憶装置に関し、より具体的には、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）デバイスのアドレッシング中に節電を実施するための構造及び方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ集積回路アレイは数年間にわたり存在し続けており、その記憶容量における劇的な増加は、半導体製造技術及び回路設計技術における進歩を通して達成されてきた。これら２つの技術における大幅な進歩はまた、メモリ・アレイのサイズ及び費用における劇的な減少並びに歩留まりの増加を可能にする、ますます高いレベルの集積をもたらした。
【０００３】
ＤＲＡＭメモリセルは、典型的には、基本的な部品として、アクセス・トランジスタ（スイッチ）及び電荷形態でバイナリ・データ・ビットをストアするためのキャパシタを含む。典型的には、第１の電圧は、論理ＨＩＧＨ又はバイナリ「１」値（例えば、ＶＤＤ）を表すためにキャパシタにストアされ、ストレージ・キャパシタの第２の電圧は、論理ＬＯＷ又はバイナリ「０」値（例えば、接地）を表す。ＤＲＡＭデバイスの基本的な欠点は、キャパシタの電荷が最終的には漏れだし、そのために、キャパシタ電荷を「リフレッシュ」させる備えがなされなければならず、さもなければメモリセルによってストアされたデータ・ビットは失われる。
【０００４】
コンピュータ・システムにおける電力需要が増加するため、電力を節約するための新しい方法は常に需要がある。最近の研究では、メモリ・キャッシュにおける全てのメモリ・アクセスの９５％までは、キャッシュの２５％だけで生じることができることが示された。このことは、常に「準備完了状態」である多数のメモリ・デバイスをもたらす結果となり、従って電力を消費する。現在のＤＲＡＭアーキテクチャでは、性能の観点からみると、特定の種類の用途に対しては、一般に、長い（大きい）ページ・アクセスを有することが望ましい。しかしながら、大きいページ・サイズのアドレッシングは、ＤＲＡＭアレイ内の多数のデバイスに適用される行アドレス・コマンドをもたらすことになり、これはメモリ・システムにおける有効電力を大量に消費するものである。図１は、行デバイスの起動が比較的大きな電力消費をもたらすことを示す例示的なＤＲＡＭアーキテクチャ１００を示す。
【０００５】
図示される単純化した例においては、図１のＤＲＡＭアーキテクチャ１００は、それぞれが１つのストレージ・キャパシタ１０４と１つのアクセス・トランジスタ１０６とを含む４×４のセル１０２のアレイである（しかしながら、近年のＤＲＡＭデバイスは、何千もの長さ／幅のセルである場合がある）。読み出し動作中に、選択されたセルの行が起動され、行のワード線１０８に結合されたトランジスタの各々がオンになり、その行のキャパシタが関連するセンス線１１０に接続される。センス線１１０は次いで（選択的に）、センス増幅器１１２に結合され、それによりストアされた０又は１を表す信号を区別及びラッチする。適切な列からの増幅された値は、その後、選択され出力に接続される。読み込みサイクルの終わりには、行値は、読み込み中に放電されたキャパシタ１０４にリストアされる。書き込み動作は、行を起動させ、書き込まれるデータ値をセンス線１１０に接続することによって実施され、セル・キャパシタ１０４を望ましい値に帯電する。特定のセルへの書き込み中に、行全体が読み出され、１つの値が変更され、その後、全ての行が書き戻される。
【０００６】
幾つかの用途においては、行を通してアクセスを「ステップ」して、行全体を起動させるのに消費される電力を効率的に最適化することができる。しかしながら、多くの用途において、ランダム・アクセスは、大きなページ・アクセスを使用しないため、又は、最初に電力供給された行デバイスの数を補うのに十分な列を通して「ステップ」することができないために、ページングの利点を相殺することがある。従って、メモリ・システムにおけるデータの活発なアドレッシングに関する電力を削減するための方法が一般に望ましい。
【０００７】
電力消費を削減する１つの手法は、ＤＲＡＭを「低下」モードにすることに関し、ここでは、ＤＲＡＭは活動しないスタンバイ状態に入る。これに関する付加的な情報は、グッディングによる特許文献１に見出すことができる。具体的には、特許文献１は、データの損失なしで、複数の揮発性実メモリ部分内の実メモリ部分の深いパワーダウン・モードの使用を導入する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許出願公報ＵＳ２００６／００４７４９３
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記を考慮して、電力を節約しながら、及びＤＲＡＭを休止中のスタンバイ・モードから戻すのに付加的な時間がかかることにならない方法で、ＤＲＡＭへのアクセスを許可し続けることを可能にすることが望ましい。
【課題を解決するための手段】
【００１０】
上で論じられた従来技術の欠点及び欠陥は、行及び列に配置されたメモリセルのアレイであって、各メモリセルは対応するアクセス・デバイスを有し、アレイの各行はアレイを第１のパーティション及び第２のパーティションに分割する第１のワード線及び第２のワード線を含み、アレイの各行における第１のパーティションの中のアクセス・デバイスは各行に含まれる第１のワード線だけに結合され、アレイの各行における第２のパーティションの中のアクセス・デバイスは各行に含まれる第２のワード線だけに結合されている、メモリセルのアレイと、アレイの各行に含まれる第１のワード線及び第２のワード線に直接接続され、アレイの行を選択し、行に含まれる第１のワード線、第２のワード線、及び両方のワード線のどれかを独立して選択する、行デマルチプレクサ回路と、複数の行アドレス・ビットを受信し、複数の行アドレス・ビットにより識別された要求行について、要求行の中の第１のパーティション、第２のパーティション、及び両方のパーティションのどれを起動させるかを、アレイ・マップを用いて判断して、複数の行アドレス・ビットを行デマルチプレクサ回路に送り、さらに、どのパーティションが起動されるべきかを特定する少なくとも１つの付加的な信号を行デマルチプレクサ回路に送って、要求行におけるアクセス・デバイスの総数より少ないアクセス・デバイスを起動することにより、消費電力を削減する、アドレス・デコーダとを含む、ランダム・アクセス・メモリ・デバイスにより、例示的な実施形態において克服又は緩和される。
【００１１】
別の実施形態においては、ランダム・アクセス・メモリ・デバイスの消費電力を削減するための方法は、行及び列に配置されたメモリセルのアレイであって、各メモリセルは対応するアクセス・デバイスを有し、アレイの各行はアレイを第１のパーティション及び第２のパーティションに分割する第１のワード線及び第２のワード線を含み、アレイの各行における第１のパーティションの中のアクセス・デバイスは各行に含まれる第１のワード線だけに結合され、アレイの各行における第２のパーティションの中のアクセス・デバイスは各行に含まれる第２のワード線だけに結合されている、メモリセルのアレイと、アレイの各行に含まれる第１のワード線及び第２のワード線に直接接続され、アレイの行を選択し、行に含まれる第１のワード線、第２のワード線、及び両方のワード線のどれかを独立して選択する、行デマルチプレクサ回路とを含み、方法は、アドレス・デコーダが、複数の行アドレス・ビットを受信するステップと、アドレス・デコーダが、複数の行アドレス・ビットにより識別された要求行について、要求行の中の第１のパーティション、第２のパーティション、及び両方のパーティションのどれを起動させるかを、アレイ・マップを用いて判断するステップと、アドレス・デコーダが、複数の行アドレス・ビットを行デマルチプレクサ回路に送り、さらに、どのパーティションが起動されるべきかを特定する少なくとも１つの付加的な信号を行デマルチプレクサ回路に送って、要求行におけるアクセス・デバイスの総数より少ないアクセス・デバイスを起動するステップとを含む。
【００１２】
さらに別の実施形態においては、コンピューティング・システムは、プロセッサと、プロセッサによって実行可能なメモリ・コントローラと、メモリ・コントローラが通信するランダム・アクセス・メモリ・デバイスとを含み、ランダム・アクセス・メモリ・デバイスは、行及び列に配置されたメモリセルのアレイであって、各メモリセルは対応するアクセス・デバイスを有し、アレイの各行はアレイを第１のパーティション及び第２のパーティションに分割する第１のワード線及び第２のワード線を含み、アレイの各行における第１のパーティションの中のアクセス・デバイスは各行に含まれる第１のワード線だけに結合され、アレイの各行における第２のパーティションの中のアクセス・デバイスは各行に含まれる第２のワード線だけに結合されている、メモリセルのアレイと、アレイの各行に含まれる第１のワード線及び第２のワード線に直接接続され、アレイの行を選択し、行に含まれる第１のワード線、第２のワード線、及び両方のワード線のどれかを独立して選択する、行デマルチプレクサ回路と、複数の行アドレス・ビットを受信し、複数の行アドレス・ビットにより識別された要求行について、要求行の中の第１のパーティション、第２のパーティション、及び両方のパーティションのどれを起動させるかを、アレイ・マップを用いて判断して、複数の行アドレス・ビットを行デマルチプレクサ回路に送り、さらに、どのパーティションが起動されるべきかを特定する少なくとも１つの付加的な信号を行デマルチプレクサ回路に送って、要求行におけるアクセス・デバイスの総数より少ないアクセス・デバイスを起動することにより、消費電力を削減する、アドレス・デコーダとを含む。
【図面の簡単な説明】
【００１３】
【図１】例示的なＤＲＡＭアーキテクチャの概略図である。
【図２】従来の行選択動作を具体的に示す、図１の既存のＤＲＡＭアーキテクチャの別の概略図である。
【図３】本発明の実施形態による、行パーティショニングを実施するＤＲＡＭアーキテクチャの概略図である。
【図４】図３の電力削減ＤＲＡＭアーキテクチャによる使用に適した例示的なコンピューティング・システムのブロック図である。
【図５】半導体の設計、製造または試験における模範的な設計工程のフローを示す図である。
【発明を実施するための形態】
【００１４】
幾つかの図において、同様な要素に同様な番号が付けられた例示的な図面を参照する。
【００１５】
本明細書においては、ＤＲＡＭデバイスのアドレッシング中に節電を実施するための構造及び方法が開示される。簡潔に述べると、ＤＲＡＭアレイは、従来のサーバ・アーキテクチャに関連するアドレッシング（又はページング）の全体を用いる必要がない用途について電力が節約されるように、行ごとの多数のワード線によって複数のパーティションに分割される。さらに、この電力の削減は、使用可能なメモリの総数を減少させることにはならない。むしろ、全てのアドレスは有効なまま残り、自己リフレッシュ動作においてデータを含むことができ、節電モード中は、一度にアクセスできるパーティションの数は減少する。特定の行パーティションを個々にアドレス指定するために、支持制御論理を用いて、各々のパーティションを個々にデコードし、選択し、アドレス指定する。より詳細に後述するように、支持制御論理は、スタンドアロン論理として別個のメモリ・コントローラ内に統合してもよいし又はＤＲＡＭ上に埋め込んでもよい。
【００１６】
ここで図２を参照すると、従来の行選択動作を示す、既存のＤＲＡＭアーキテクチャ１００の別の概略図が示されている。行アドレス・ストローブ（ＲＡＳ）信号がアクティブであるときには、行アドレス・ビットＡ［０：ｎ］のグループで呈示されるアドレスは、アレイ内の行位置に変換される。アレイの行デマルチプレクサ回路１１４によるデコード化によって、選択された行の各アクセス・トランジスタがオンにされる（最も多くの電力を消費する動作部分をもたらす）。次に関心のある列が選択される。列アドレス・ストローブ（ＣＡＳ）信号がアクティブであるときには、列アドレス・ビットＡ［ｎ：ｍ］のグループで呈示されるアドレスは、セレクタ回路１１６を通ってアレイ内の列位置に変換され、データはデータ線Ｄ［０：ｘ］上で読み出される。
【００１７】
しかしながら、上述のように、アレイの全幅にアクセスされる必要がない動作中においても、アクセス・デバイスの全ての行は、依然として、従来の行アーキテクチャの下で動作される。従って、本発明の一実施形態によれば、アーキテクチャがより大きいデータセットを使用する必要はないと命令したときはいつでも、アレイにＤＲＡＭチップのアドレスの部分的なパーティションにアクセスする能力が与えられたＤＲＡＭアーキテクチャが、ここで呈示される。例えば、（ＤＲＡＭアドレッシング時の有効電力の大部分である）行アクセス・コマンドをパーティションすることによって、デバイスは、現行のアーキテクチャにおいて以前にアクセスされた行パーティションの（例えば）１／２に過ぎない部分に対するアクセスを許可して、その動作中の行アクセス電力の１／２を節約する。しかしながら、さらに別の部分的なパーティションもまた実施されることができる。（例えば、１／３、１／４、１／５等）
【００１８】
図３は、本発明の実施形態による、行パーティショニングを実施するＤＲＡＭアーキテクチャ３００の概略図である。気付かれるように、アレイの各行は、アレイを点線３０４の両側の行パーティションＡ、Ｂの組に効率的に分割する一対のワード線（行選択線）３０２Ａ、３０２Ｂを含む。ここでも、図示される単純な例において、行ごとに２つのパーティション、従って２つのワード線が存在する。アレイの最も左の列のセルは、ワード線３０２Ａの関連するものと結合し、アレイの最も右の列のセルは、ワード線３０２Ｂの関連するものと結合する。しかしながら、異なる数、Ｎ個のパーティションについて、行ごとにｎ個のワード線が存在することになる。さらに、所定の行におけるセルの数は、パーティションの数、Ｎ個の中で平等に割り当てられる必要はないことが理解されるべきである。例えば、２５６列のデバイスにおいて、パーティションＡはワード線３０２Ａに結合された１９２個のセルを含み、パーティションＢは、ワード線３０２Ｂに結合された残りの６４個のセルを含むことができる。
【００１９】
特定の行のワード線３０２Ａ、３０２Ｂの所定の一方（又は両方の）を独立して選択することを可能にするために、アドレス・デコーダ３０６は、行アドレス・ビットＡ［０：ｎ］を受信し、どの行を起動させるかを判断するように構成される。アドレス・デコーダ３０６は、行パーティション（例えば、Ａ、Ｂ、又は両方）のどれを起動させるかをさらに判断するために、アレイのマップ３１０を用いる。幾つのパーティションがアレイに組み込まれるかに応じて、アドレス・デコーダ３０６は、少なくとも１つの付加的な信号３０８を行デマックス回路１１４に与えて、どのパーティションが起動されるべきかをさらに特定する。一実施形態においては、アドレス・デコーダ３０６は、ＤＲＡＭ上の行デマックス回路１１４に組み込まれてもよいし、又は代替的に、メモリ・コントローラ（図３には示されない）自体に組み込まれてもよい。パーティショニングの結果として、行におけるアクセス・デバイスの総数より少ないアクセス・デバイスが起動されたときにはいつでも、並びに、センス／ラッチ回路１１２及び列選択回路１１６全体において、より少ないデバイスを有することにより、節電が実現される。
【００２０】
最後に、図４は、図３の電力削減ＤＲＡＭアーキテクチャによる使用に適した例示的なコンピューティング・システム４００のブロック図である。例示的なコンピューティング・システム４００はプロセッサ４０２を含み、これはさらに複数のＣＰＵ（中央演算処理装置）４０４Ａ、４０４Ｂを含むことができる。プロセッサ４０２は、第１バス４０８によってメモリ・コントローラ４０６に結合される。メモリ・コントローラ４０６は、取り出し動作及び格納動作といった機能を実行し、キャッシュのコヒーレンシーを維持し、メモリのページが実メモリのどこに格納されたかを追跡する。さらに、メモリ４１０は、第２バス４１２によってメモリ・コントローラ４０６に結合される。
【００２１】
図４にさらに示されるように、メモリ４１０はオペレーティング・システム４１４と、メモリ部分データ４１６と、ユーザ・プログラム及びデータ４１８とをさらに含む。図示される例示的な実施形態においては、メモリ４１０は、メモリチップ（例えば、ＤＲＡＭチップ）を含むカード、又はＤＩＭＭ（デュアル・インライン・メモリ・モジュール）、又はいずれかの他の好適なメモリ・ユニットのような実メモリ部分で構成される。例えば、コンピューティング・システムは、４つの１２８ＭＢのＤＩＭＭで作られたメモリ４１０を有することができる。メモリ部分データ４１６は、メモリ４１０に実装される実メモリ部分についての情報を含む。
【００２２】
例示的なコンピューティング・システム４００内では、プロセッサ４０２は第３バス４２０によって、これらには限定されるものではないが、Ｉ／Ｏコントローラ４２２、テープ・コントローラ４２４、及びネットワーク・コントローラ４２６を含む様々なＩ／Ｏデバイスに結合される。Ｉ／Ｏコントローラ４２２は、（ハードディスク・サブシステム全体とすることができる）ハードディスク４２８、及びＣＤ−ＲＯＭ４３０に結合される。ＤＶＤ（図示せず）のような他のＩ／Ｏデバイスもまた考慮される。図示される実施形態においては、テープ・コントローラ４２４は、さらに、磁気テープ・ユニット４３２に結合され、代替的な実施形態においては、任意数の物理的磁気テープ・ドライブを有する、磁気テープ・サブシステム全体を含むことができる。さらに、ネットワーク・コントローラ４２６は、ＬＡＮ（ローカル・エリア・ネットワーク）４３４、及びインターネット４３６に結合される。コンピューティング・システムを構成するには数多くの方法が存在し、コンピューティング・システム４００は、例示的な目的のためだけに示されることが理解される。
【００２３】
上述のように、図３に示される支持制御論理３０６は、スタンドアロン論理としてメモリ・コントローラ４０６内に統合されてもよいし、又はメモリデバイス４１０に組み込まれてもよい。例えば、パーティション化されたメモリに対して、全ての可能な数のアドレスを構築することによって、メモリ・コントローラ４０６は、アドレス・パーティションを使用するように設計することができる。次に、メモリ・コントローラ４０６は、「アプリケーションごとの」基準でパーティションに適合させることができる。長いページングを必要とするアプリケーションにおいては、（選択された行の全てのワード線が起動されるため）パーティションが使用不可にされて、完全な行アクセスが生じることができる。大きいページングを必要としない他のアプリケーション（よりランダムなアクセス）では、パーティションが使用可能にされて、アクセス中の節電が可能になる。パーティション化された状態においては、全てのデータは通常のアクセスに使用可能なまま残る。残っているパーティションは必要に応じて使用可能であるが、より長いアクセス時間が必要となることがある。
【００２４】
図５は設計フロー５００の例を示すブロック図である。設計フロー５００は設計される集積回路（IC）のタイプに大きく依存する。例えば、設計フロー５００は標準部品とASICとでは異なる。設計構造５１０は、好ましくは設計プロセス５２０の一入力であり、IPプロバイダ、コアの開発者、あるいは他の設計会社から入力されるし、設計フローのオペレータや他のリソースから得られる。設計構造５１０は、図形式、HDL形式、あるいはハードウエア表現言語（例えば、Verilog、VHDL、 C等）の回路例３００を含む。設計構造５１０は、１つまたはそれ以上の機械読み取り可能な記憶媒体上に含まれる。例えば、設計構造５１０は、テキストファイルあるいは図３に記載されている回路例の図である。設計プロセス５２０は、回路例３００をネットリスト５３０へ合成する（翻訳する）。ここで、ネットリスト５３０は、例えば、配線、トランジスタ、論理ゲート、制御回路、I/O、モデル等のリストであり、集積回路内での他のコンポーネントや回路との接続関係を記述し、少なくとも１つの機械読み取り可能な記憶媒体上でエンコードされる。ネットリスト５３０は、設計プロセス５２０との間で、設計仕様や回路パラメータに応じて、１回あるいはそれ以上繰り返して合成（翻訳）される。
【００２５】
設計プロセス５２０は多様な入力を受け入れる。その入力には、例えば、共通して利用されるエレメント、回路、モデルを含むデバイス、レイアウトや製造技術上を特徴的な表現（例えば異なる技術ノード、３２nm、４５nm、９０nm等）のセットを保有するライブラリエレメント５３５からの入力、設計仕様５４０からの入力、特性データ５５０からの入力、検証データ５６０からの入力、設計ルール５７０からの入力、テストパターンや他のテスト情報を含むテストデータファイル５８０からの入力がある。設計プロセス５２０は、さらに、例えばタイミング分析、検証ツール、設計ルールチェッカー、場所（配置）とルートプロセスのような標準設計プロセスを含む。集積回路の設計者であれば、本発明の趣旨、精神を逸脱することなく、設計プロセス５２０で使用可能な設計自動化ツールとその適用の範囲を容易に理解するであろう。また、本発明の実施例の設計構造は、特定の設計フローに限定されるものではない。
【００２６】
設計プロセス５２０は、図３に示される本発明の実施例を、いずれの追加の集積回路設計やデータ（もし可能なら）をもともなって、第２の設計構造５９０へ翻訳する。第２の設計構造５９０は、集積回路のレイアウトデータの変換用フォーマット（例えば、GDSII (GDS2)、GL1、OASIS、あるいはこれらに相当するフォーマット）で記憶媒体に保管される。第２の設計構造５９０は、例えば、図３の本発明の実施例を製造する半導体製造者が必要とする、テストデータファイル、設計内容ファイル、製造データ、レイアウトパラメータ、配線、メタル層のレベル、ビア、形状、製造ラインに流すためのデータ、あるいは他のいずれかのデータを含み得る。第２の設計構造５９０は、その後ステージ５９５へ進み、例えば、テープ・アウト（tape-out）へ進み、製造に使われ、マスクハウスあるいは他のデザインハウスへ送られ、あるいは顧客へ送り返される。 
【００２７】
本発明は、好ましい実施形態に関して説明されたが、当業者であれば、本発明の範囲から逸脱することなく、様々な変更が施され、同等物がそれらの要素に代わり得ることを理解するであろう。さらに、基本的範囲から逸脱することなく、特定の状況又は材料を本発明の教示に適応させるように多くの修正を行うことができる。従って、本発明は、本発明を実行するために考えられる最良の形態として開示された特定の実施形態に限定されるものではなく、本発明は、添付の特許請求の範囲に含まれる全ての実施形態を含むことを意図するものである。
【符号の説明】
【００２８】
１１２：センス・ラッチ回路
１１４：行デマックス回路
１１６：列選択回路
３００：ＤＲＡＭアーキテクチャ
３０２：ワード線
３０６：アドレス・デコーダ
３０８：信号
３１０：アレイ・マップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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