(57)【要約】【課題】半導体物質とそれを含む薄膜トランジスタ及び該薄膜トランジスタを含む電子素子を提供する。【解決手段】本発明の薄膜トランジスタのチャネル要素として適用される半導体物質は、亜鉛、窒素、及びフッ素を有し、該半導体物質は、酸素を更に含んでもよく、該半導体物質は、化合物を含んでもよい。例えば、該半導体物質は、亜鉛フルオロオキシナイトライドを含み、また該半導体物質は、フッ素が含有された亜鉛オキシナイトライドを含み、また該半導体物質は、亜鉛フルオロナイトライドを含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
薄膜トランジスタのチャネル要素として適用される半導体物質であって、
亜鉛、フッ素、酸素、及び窒素を有することを特徴とする半導体物質。
【請求項２】
前記半導体物質は、亜鉛フルオロオキシナイトライドを含むことを特徴とする請求項１に記載の半導体物質。
【請求項３】
前記半導体物質は、フッ素が含有された亜鉛オキシナイトライドを含むことを特徴とする請求項１又は２に記載の半導体物質。
【請求項４】
前記半導体物質で、窒素、酸素、及びフッ素の総含有量に対するフッ素の含有比は、３ａｔ％以上であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体物質。
【請求項５】
前記半導体物質で、窒素、酸素、及びフッ素の総含有量に対する窒素の含有比は、５０ａｔ％以上であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体物質。
【請求項６】
前記半導体物質で、窒素、酸素、及びフッ素の総含有量に対する酸素の含有比は、４０ａｔ％以下であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体物質。
【請求項７】
前記半導体物質は、非晶質相を含むことを特徴とする請求項１乃至６のいずれか１項に記載の半導体物質。
【請求項８】
薄膜トランジスタのチャネル要素として適用される半導体物質であって、
亜鉛、窒素、及びフッ素を有することを特徴とする半導体物質。
【請求項９】
前記半導体物質は、亜鉛フルオロナイトライドを含むことを特徴とする請求項８に記載の半導体物質。
【請求項１０】
前記半導体物質で、窒素及びフッ素の総含有量に対するフッ素の含有比は、３ａｔ％以上であることを特徴とする請求項８又は９に記載の半導体物質。
【請求項１１】
前記半導体物質で、窒素及びフッ素の総含有量に対する窒素の含有比は、５５ａｔ％以上であることを特徴とする請求項８乃至１０のいずれか１項に記載の半導体物質。
【請求項１２】
前記半導体物質は、非晶質相を含むことを特徴とする請求項８乃至１１のいずれか１項に記載の半導体物質。
【請求項１３】
亜鉛、フッ素、酸素、及び窒素を含む半導体物質に形成されたチャネル要素と、
前記チャネル要素に対応するように具備されたゲート電極と、
前記チャネル要素と前記ゲート電極との間に具備されたゲート絶縁層と、
前記チャネル要素の第１領域及び第２領域にそれぞれ接触するソース及びドレインと、を備えることを特徴とする薄膜トランジスタ。
【請求項１４】
前記チャネル要素の前記半導体物質は、亜鉛フルオロオキシナイトライドを含むことを特徴とする請求項１３に記載の薄膜トランジスタ。
【請求項１５】
前記チャネル要素の前記半導体物質は、フッ素が含有された亜鉛オキシナイトライドを含むことを特徴とする請求項１３又は１４に記載の薄膜トランジスタ。
【請求項１６】
前記チャネル要素の前記半導体物質で、窒素、酸素、及びフッ素の総含有量に対するフッ素の含有比は、３ａｔ％以上であることを特徴とする請求項１３乃至１５のいずれか１項に記載の薄膜トランジスタ。
【請求項１７】
前記チャネル要素の前記半導体物質で、窒素、酸素、及びフッ素の総含有量に対する窒素の含有比は、５０ａｔ％以上であることを特徴とする請求項１３乃至１６のいずれか２８に記載の薄膜トランジスタ。
【請求項１８】
前記チャネル要素の前記半導体物質で、窒素、酸素、及びフッ素の総含有量に対する酸素の含有比は、４０ａｔ％以下であることを特徴とする請求項１３乃至１７のいずれか１項に記載の薄膜トランジスタ。
【請求項１９】
前記ゲート電極は、前記チャネル要素の下に備えられ、
前記チャネル要素上に具備されたエッチング停止層を更に含むことを特徴とする請求項１３乃至１８のいずれか１項に記載の薄膜トランジスタ。
【請求項２０】
前記チャネル要素は、活性層の第１領域に対応し、
前記ソース及びドレインは、前記チャネル要素の両側の前記活性層内に具備され、
前記ゲート絶縁層及び前記ゲート電極は、前記活性層の第１領域上に順に積層されることを特徴とする請求項１３乃至１８のいずれか１項に記載の薄膜トランジスタ。
【請求項２１】
前記ゲート絶縁層は、第１層及び第２層を含み、
前記第１層は、前記ゲート電極と前記第２層との間に具備され、
前記第２層は、前記第１層と前記チャネル要素との間に具備され、
前記第１層は、シリコン窒化物を含み、
前記第２層は、シリコン酸化物を含むことを特徴とする請求項１３乃至２０のいずれか１項に記載の薄膜トランジスタ。
【請求項２２】
前記薄膜トランジスタを覆う保護層を更に含み、
前記保護層は、順に積層されたシリコン酸化物層及びシリコン窒化物層を含むことを特徴とする請求項１３乃至２１のいずれか１項に記載の薄膜トランジスタ。
【請求項２３】
前記ゲート電極、前記ソース、及び前記ドレインのうちの少なくとも一つは、三重層電極構造を含むことを特徴とする請求項１３乃至２２のいずれかに記載の薄膜トランジスタ。
【請求項２４】
前記三重層電極構造は、順に積層された第１層、第２層、及び第３層を含み、
前記第１層及び第３層の少なくともいずれかは、Ｔｉ、Ｍｏ、及びそれらの組み合わせのうちの一つを含み、
前記第２層は、Ａｌ、ＡｌＮｄ、Ｃｕ、及びそれらの組み合わせのうちの一つを含むことを特徴とする請求項２３に記載の薄膜トランジスタ。
【請求項２５】
電子素子であって、
請求項１３乃至２４のいずれか１項に記載の薄膜トランジスタを有することを特徴とする電子素子。
【請求項２６】
前記電子素子は、表示装置であることを特徴とする請求項２５に記載の電子素子。
【請求項２７】
前記表示装置は、有機発光表示装置又は液晶表示装置であることを特徴とする請求項２６に記載の電子素子。
【請求項２８】
亜鉛、窒素、及びフッ素を含む半導体物質に形成されたチャネル要素と、
前記チャネル要素に対応するように具備されたゲート電極と、
前記チャネル要素と前記ゲート電極との間に具備されたゲート絶縁層と、
前記チャネル要素の第１領域及び第２領域にそれぞれ接触するソース及びドレインと、を備えることを特徴とする薄膜トランジスタ。
【請求項２９】
前記チャネル要素の前記半導体物質は、亜鉛フルオロナイトライドを含むことを特徴とする請求項２８に記載の薄膜トランジスタ。
【請求項３０】
前記チャネル要素の前記半導体物質で、窒素及びフッ素の総含有量に対するフッ素の含有比は、３ａｔ％以上であることを特徴とする請求項２８又は２９に記載の薄膜トランジスタ。
【請求項３１】
前記チャネル要素の前記半導体物質で、窒素及びフッ素の総含有量に対する窒素の含有比は、５５ａｔ％以上であることを特徴とする請求項２８乃至３０のいずれか１項に記載の薄膜トランジスタ。
【請求項３２】
前記ゲート電極は、前記チャネル要素の下に備えられ、
前記チャネル要素上に具備されたエッチング停止層を更に含むことを特徴とする請求項２８乃至３１のいずれか１項に記載の薄膜トランジスタ。
【請求項３３】
前記チャネル要素は、活性層の第１領域に対応し、
前記ソース及びドレインは、前記チャネル要素の両側の前記活性層内に具備され、
前記ゲート絶縁層及び前記ゲート電極は、前記活性層の第１領域上に順に積層されることを特徴とする請求項２８乃至３１のいずれか１項に記載の薄膜トランジスタ。
【請求項３４】
前記ゲート絶縁層は、第１層及び第２層を含み、
前記第１層は、前記ゲート電極と前記第２層との間に具備され、
前記第２層は、前記第１層と前記チャネル要素との間に具備され、
前記第１層は、シリコン窒化物を含み、
前記第２層は、シリコン酸化物を含むことを特徴とする請求項２８乃至３３のいずれか１項に記載の薄膜トランジスタ。
【請求項３５】
前記薄膜トランジスタを覆う保護層を更に含み、
前記保護層は、順に積層されたシリコン酸化物層及びシリコン窒化物層を含むことを特徴とする請求項２８乃至３４のいずれか１項に記載の薄膜トランジスタ。
【請求項３６】
前記ゲート電極、前記ソース、及び前記ドレインのうちの少なくとも一つは、三重層電極構造を含むことを特徴とする請求項２８乃至３５のいずれか１項に記載の薄膜トランジスタ。
【請求項３７】
前記三重層電極構造は、順に積層された第１層、第２層、及び第３層を含み、
前記第１層及び第３層の少なくともいずれかは、Ｔｉ、Ｍｏ、及びそれらの組み合わせのうちの一つを含み、
前記第２層は、Ａｌ、ＡｌＮｄ、Ｃｕ、及びそれらの組み合わせのうちの一つを含むことを特徴とする請求項３６に記載の薄膜トランジスタ。
【請求項３８】
電子素子であって、
請求項２８乃至３７のいずれか１項に記載の薄膜トランジスタを有することを特徴とする電子素子。
【請求項３９】
前記電子素子は、表示装置であることを特徴とする請求項３８に記載の電子素子。
【請求項４０】
前記表示装置は、有機発光表示装置又は液晶表示装置であることを特徴とする請求項３９に記載の電子素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体物質及びそれを含む素子に関し、より詳細には、半導体物質とそれを含む薄膜トランジスタ及び該薄膜トランジスタを含む電子素子に関する。
【背景技術】
【０００２】
トランジスタは、電子機器分野で、スイッチング素子や駆動素子として汎用的に使用されている。特に、薄膜トランジスタは、ガラス基板やプラスチック基板の上に製造することができるため、有機発光表示装置又は液晶表示装置のような表示装置（ディスプレイ）分野で有用に使われる。薄膜トランジスタの性能は、主にチャネル層（半導体層）の物性によって左右される。
【０００３】
現在商用化されている殆どの表示装置は、非晶質シリコンからなるチャネル層を有する薄膜トランジスタ（以下、非晶質シリコン薄膜トランジスタとする）、又は多結晶シリコンからなるチャネル層を有する薄膜トランジスタ（以下、多結晶シリコン薄膜トランジスタとする）を使用する。非晶質シリコン薄膜トランジスタの場合、電荷移動度が０．５ｃｍ２／Ｖｓ前後と非常に低いため、表示装置の動作速度を速めるのに困難が伴う。多結晶シリコン薄膜トランジスタの場合、結晶化工程、不純物注入工程、及び活性化工程などが要求されるため、非晶質シリコン薄膜トランジスタに比べて、製造工程が複雑であり、製造コストが高い。また、多結晶シリコン層の均一性を確保し難いため、多結晶シリコン層を大面積表示装置のチャネル層に適用する場合、画面品位が落ちるという問題が発生する。
【０００４】
次世代の高性能／高解像度／大面積の表示装置の具現のために、優秀な性能を有する薄膜トランジスタが要求されており、それに対して、キャリア移動度が高い酸化物半導体をチャネル層物質に適用した酸化物薄膜トランジスタに関する研究が行われている。しかし、従来の酸化物薄膜トランジスタの場合、優秀なスイッチング特性（ＯＮ／ＯＦＦ特性）及び信頼性特性を確保することが難しい。高移動度特性を有しながらも優秀なスイッチング特性及び信頼性特性を満足させることができるトランジスタ（薄膜トランジスタ）の開発が要求されている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、優秀な物性を有する半導体物質（半導体薄膜）を提供することにある。
また、本発明の目的は、上記半導体物質をチャネル物質として適用した薄膜トランジスタを提供することにある。
また、本発明の目的は、高移動度特性及び優秀なスイッチング特性を有する薄膜トランジスタを提供することにある。
また、本発明の目的は、サブスレショルド・スイング（ｓｕｂｔｈｒｅｓｈｏｌｄ  ｓｗｉｎｇ）値が低い薄膜トランジスタを提供することにある。
また、本発明の目的は、オフカレント（ＯＦＦ  ｃｕｒｒｅｎｔ）レベルが低い薄膜トランジスタを提供することにある。
また、本発明の目的は、上記薄膜トランジスタを含む電子素子（例えば、ディスプレイ）を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明の一態様による薄膜トランジスタのチャネル要素として適用される半導体物質は、亜鉛、フッ素、酸素、及び窒素を有する。
【０００７】
前記半導体物質は、亜鉛フルオロオキシナイトライド（ｚｉｎｃ  ｆｌｕｏｒｏｏｘｙｎｉｔｒｉｄｅ）を含み得る。
前記半導体物質は、フッ素が含有された亜鉛オキシナイトライド（ｚｉｎｃ  ｏｘｙｎｉｔｒｉｄｅ）を含み得る。
前記半導体物質は、化合物半導体を含み得る。
前記半導体物質は、四元（ｑｕａｔｅｒｎａｒｙ）化合物を含み得る。
前記半導体物質で、窒素、酸素、及びフッ素の総含有量に対するフッ素の含有比は、約３ａｔ％以上であり得る。
前記半導体物質で、窒素、酸素、及びフッ素の総含有量に対するフッ素の含有比は、約５ａｔ％以上であり得る。
前記半導体物質で、窒素、酸素、及びフッ素の総含有量に対するフッ素の含有比は、５〜３５ａｔ％であり得る。
前記半導体物質で、窒素、酸素、及びフッ素の総含有量に対する窒素の含有比は、約５０ａｔ％以上であり得る。
前記半導体物質で、窒素、酸素、及びフッ素の総含有量に対する窒素の含有比は、約６０ａｔ％以上であり得る。
前記半導体物質で、窒素、酸素、及びフッ素の総含有量に対する窒素の含有比は、６０〜９０ａｔ％であり得る。
前記半導体物質で、窒素、酸素、及びフッ素の総含有量に対する酸素の含有比は、約４０ａｔ％以下であり得る。
前記半導体物質で、窒素、酸素、及びフッ素の総含有量に対する酸素の含有比は、約３０ａｔ％以下であり得る。
前記半導体物質で、窒素、酸素、及びフッ素の総含有量に対する酸素の含有比は、５〜３０ａｔ％であり得る。
前記半導体物質は、約１０ｃｍ２／Ｖｓ以上のホール移動度（ｈａｌｌ  ｍｏｂｉｌｉｔｙ）を有し得る。
前記半導体物質は、約２０ｃｍ２／Ｖｓ以上のホール移動度を有し得る。
前記半導体物質は、非晶質相（ａｍｏｒｐｈｏｕｓ  ｐｈａｓｅ）を含み得る。
前記半導体物質は、ナノ結晶相（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｐｈａｓｅ）を含み得る。
前記半導体物質は、Ｉ族元素、ＩＩ族元素、ＩＩＩ族元素、ＩＶ族元素、Ｖ族元素、遷移金属元素、及びランタン（Ｌｎ）系元素の中の少なくとも一つを更に含むことができる。
前記半導体物質は、Ｌｉ、Ｋ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｇａ、Ａｌ、Ｉｎ、Ｂ、Ｓｉ、Ｓｎ、Ｇｅ、Ｓｂ、Ｙ、Ｔｉ、Ｚｒ、Ｖ、Ｎｂ、Ｔａ、Ｓｃ、Ｈｆ、Ｍｏ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｗ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、及びＬｕのうちの少なくとも一つを更に含むことができる。
【０００８】
上記目的を達成するためになされた本発明の他の態様による薄膜トランジスタのチャネル要素として適用される半導体物質は、亜鉛、窒素、及びフッ素を有する。
【０００９】
前記半導体物質は、亜鉛フルオロナイトライドを含み得る。
前記半導体物質は、化合物半導体を含み得る。
前記半導体物質で、窒素及びフッ素の総含有量に対するフッ素の含有比は、約３ａｔ％以上であり得る。
前記半導体物質で、窒素及びフッ素の総含有量に対するフッ素の含有比は、約５ａｔ％以上であり得る。
前記半導体物質で、窒素及びフッ素の総含有量に対するフッ素の含有比は、５〜４５ａｔ％であり得る。
前記半導体物質で、窒素及びフッ素の総含有量に対する窒素の含有比は、約５５ａｔ％以上であり得る。
前記半導体物質で、窒素及びフッ素の総含有量に対する窒素の含有比は、約６５ａｔ％以上であり得る。
前記半導体物質で、窒素及びフッ素の総含有量に対する窒素の含有比は、６５〜９５ａｔ％であり得る。
前記半導体物質は、約１０ｃｍ２／Ｖｓ以上のホール移動度を有し得る。
前記半導体物質は、約２０ｃｍ２／Ｖｓ以上のホール移動度を有し得る。
前記半導体物質は、非晶質相を含み得る。
前記半導体物質は、ナノ結晶相を含み得る。
前記半導体物質は、Ｉ族元素、ＩＩ族元素、ＩＩＩ族元素、ＩＶ族元素、Ｖ族元素、遷移金属元素、及びランタン（Ｌｎ）系元素のうちの少なくとも一つを更に含むことができる。
前記半導体物質は、Ｌｉ、Ｋ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｇａ、Ａｌ、Ｉｎ、Ｂ、Ｓｉ、Ｓｎ、Ｇｅ、Ｓｂ、Ｙ、Ｔｉ、Ｚｒ、Ｖ、Ｎｂ、Ｔａ、Ｓｃ、Ｈｆ、Ｍｏ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｗ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、及びＬｕのうちの少なくとも一つを更に含むことができる。
【００１０】
上記目的を達成するためになされた本発明の一態様による薄膜トランジスタは、亜鉛、フッ素、酸素、及び窒素を含む半導体物質に形成されたチャネル要素と、前記チャネル要素に対応するように具備されたゲート電極と、前記チャネル要素と前記ゲート電極との間に具備されたゲート絶縁層と、前記チャネル要素の第１領域及び第２領域にそれぞれ接触するソース及びドレインと、を備える。
【００１１】
前記チャネル要素の前記半導体物質は、亜鉛フルオロオキシナイトライドを含み得る。
前記チャネル要素の前記半導体物質は、フッ素が含有された亜鉛オキシナイトライドを含み得る。
前記チャネル要素の前記半導体物質は、化合物半導体を含み得る。
前記チャネル要素の前記半導体物質で、窒素、酸素、及びフッ素の総含有量に対するフッ素の含有比は、約３ａｔ％以上であり得る。
前記チャネル要素の前記半導体物質で、窒素、酸素、及びフッ素の総含有量に対するフッ素の含有比は、約５ａｔ％以上であり得る。
前記チャネル要素の前記半導体物質で、窒素、酸素、及びフッ素の総含有量に対するフッ素の含有比は、５〜３５ａｔ％であり得る。
前記チャネル要素の前記半導体物質で、窒素、酸素、及びフッ素の総含有量に対する窒素の含有比は、約５０ａｔ％以上であり得る。
前記チャネル要素の前記半導体物質で、窒素、酸素、及びフッ素の総含有量に対する窒素の含有比は、約６０ａｔ％以上であり得る。
前記チャネル要素の前記半導体物質で、窒素、酸素、及びフッ素の総含有量に対する窒素の含有比は、６０〜９０ａｔ％であり得る。
前記チャネル要素の前記半導体物質で、窒素、酸素、及びフッ素の総含有量に対する酸素の含有比は、約４０ａｔ％以下であり得る。
前記チャネル要素の前記半導体物質で、窒素、酸素、及びフッ素の総含有量に対する酸素の含有比は、約３０ａｔ％以下であり得る。
前記チャネル要素の前記半導体物質で、窒素、酸素、及びフッ素の総含有量に対する酸素の含有比は、５〜３０ａｔ％であり得る。
前記チャネル要素の前記半導体物質は、約１０ｃｍ２／Ｖｓ以上のホール移動度を有し得る。
前記チャネル要素の前記半導体物質は、約２０ｃｍ２／Ｖｓ以上のホール移動度を有し得る。
前記薄膜トランジスタは、約１０ｃｍ２／Ｖｓ以上の電界効果移動度（ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｍｏｂｉｌｉｔｙ）を有し得る。
前記薄膜トランジスタは、約２０ｃｍ２／Ｖｓ以上の電界効果移動度を有し得る。
前記薄膜トランジスタは、約０．９５Ｖ／ｄｅｃ以下のサブスレショルド・スイング（Ｓ．Ｓ．）値を有し得る。
前記薄膜トランジスタは、約０．７５Ｖ／ｄｅｃ以下のサブスレショルド・スイング（Ｓ．Ｓ．）値を有し得る。
前記ゲート電極は、前記チャネル要素の下に備えられ、前記チャネル要素上に具備されたエッチング停止層を更に含み得る。
前記ゲート電極は、前記チャネル要素上に具備され得る。
前記チャネル要素は、活性層の第１領域に対応し、前記ソース及びドレインは、前記チャネル要素の両側の前記活性層内に具備され、前記ゲート絶縁層及び前記ゲート電極は、前記活性層の第１領域上に順に積層され得る。その場合、前記薄膜トランジスタは、自己整列（ｓｅｌｆ−ａｌｉｇｎｅｄ）トップゲート構造を有することができる。
前記ゲート絶縁層は、第１層及び第２層を含み、前記第１層は、前記ゲート電極と前記第２層との間に具備され、前記第２層は、前記第１層と前記チャネル要素との間に具備され、前記第１層は、シリコン窒化物を含み、前記第２層は、シリコン酸化物を含み得る。
前記薄膜トランジスタは、前記薄膜トランジスタを覆う保護層（ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ）を更に含むことができ。前記保護層は、順に積層されたシリコン酸化物層及びシリコン窒化物層を含み得る。
前記ゲート電極、前記ソース、及び前記ドレインのうちの少なくとも一つは、三重層電極構造を含み得る。
前記三重層電極構造は、順に積層された第１層、第２層、及び第３層を含み、前記第１層及び第３層の少なくともいずれかは、Ｔｉ、Ｍｏ、及びそれらの組み合わせのうちの一つを含み、前記第２層は、Ａｌ、ＡｌＮｄ、Ｃｕ、及びそれらの組み合わせののうちの一つを含み得る。
【００１２】
上記目的を達成するためになされた本発明の一態様による電子素子は、前記薄膜トランジスタを有する。
【００１３】
前記電子素子は、表示装置であり得る。
前記表示装置は、有機発光表示装置又は液晶表示装置であり得る。
前記薄膜トランジスタは、スイッチング素子又は駆動素子として使用され得る。
【００１４】
上記目的を達成するためになされた本発明の他の態様による薄膜トランジスタは、亜鉛、窒素、及びフッ素を含む半導体物質に形成されたチャネル要素と、前記チャネル要素に対応するように具備されたゲート電極と、前記チャネル要素と前記ゲート電極との間に具備されたゲート絶縁層と、前記チャネル要素の第１領域及び第２領域にそれぞれ接触するソース及びドレインと、を備える。
【００１５】
前記チャネル要素の前記半導体物質は、亜鉛フルオロナイトライドを含み得る。
前記チャネル要素の前記半導体物質は、化合物半導体を含み得る。
前記チャネル要素の前記半導体物質で、窒素及びフッ素の総含有量に対するフッ素の含有比は、約３ａｔ％以上であり得る。
前記チャネル要素の前記半導体物質で、窒素及びフッ素の総含有量に対するフッ素の含有比は、約５ａｔ％以上であり得る。
前記チャネル要素の前記半導体物質で、窒素及びフッ素の総含有量に対するフッ素の含有比は、５〜４５ａｔ％であり得る。
前記チャネル要素の前記半導体物質で、窒素及びフッ素の総含有量に対する窒素の含有比は、約５５ａｔ％以上であり得る。
前記チャネル要素の前記半導体物質で、窒素及びフッ素の総含有量に対する窒素の含有比は、約６５ａｔ％以上であり得る。
前記チャネル要素の前記半導体物質で、窒素及びフッ素の総含有量に対する窒素の含有比は、６５〜９５ａｔ％であり得る。
前記チャネル要素の前記半導体物質は、約１０ｃｍ２／Ｖｓ以上のホール移動度を有し得る。
前記チャネル要素の前記半導体物質は、約２０ｃｍ２／Ｖｓ以上のホール移動度を有し得る。
前記薄膜トランジスタは、約１０ｃｍ２／Ｖｓ以上の電界効果移動度を有し得る。
前記薄膜トランジスタは、約２０ｃｍ２／Ｖｓ以上の電界効果移動度を有し得る。
前記薄膜トランジスタは、約０．９５Ｖ／ｄｅｃ以下のサブスレショルド・スイング（Ｓ．Ｓ．）値を有し得る。
前記薄膜トランジスタは、約０．７５Ｖ／ｄｅｃ以下のサブスレショルド・スイング（Ｓ．Ｓ．）値を有し得る。
前記ゲート電極は、前記チャネル要素の下に備えられ、前記チャネル要素上に具備されたエッチング停止層を更に含み得る。
前記ゲート電極は、前記チャネル要素上に具備され得る。
前記チャネル要素は、活性層の第１領域に対応し、前記ソース及びドレインは、前記チャネル要素の両側の前記活性層内に具備され、前記ゲート絶縁層及び前記ゲート電極は、前記活性層の第１領域上に順に積層され得る。その場合、前記薄膜トランジスタは、自己整列トップゲート構造を有することができる。
前記ゲート絶縁層は、第１層及び第２層を含み、前記第１層は、前記ゲート電極と前記第２層との間に具備され、前記第２層は、前記第１層と前記チャネル要素との間に具備され、前記第１層は、シリコン窒化物を含み、前記第２層は、シリコン酸化物を含み得る。
前記薄膜トランジスタは、前記薄膜トランジスタを覆う保護層を更に含むことができ、前記保護層は、順に積層されたシリコン酸化物層及びシリコン窒化物層を含み得る。
前記ゲート電極、前記ソース、及び前記ドレインのうちの少なくとも一つは、三重層電極構造を含み得る。
前記三重層電極構造は、順に積層された第１層、第２層、及び第３層を含み、前記第１層及び第３層の少なくともいずれかは、Ｔｉ、Ｍｏ、及びそれらの組み合わせのうちの一つを含み、前記第２層は、Ａｌ、ＡｌＮｄ、Ｃｕ、及びそれらの組み合わせののうちの一つを含み得る。
【００１６】
上記目的を達成するためになされた本発明の他の態様による電子素子は、前記薄膜トランジスタを有する。
【００１７】
前記電子素子は、表示装置であり得る。
前記表示装置は、有機発光表示装置又は液晶表示装置であり得る。
前記薄膜トランジスタは、スイッチング素子又は駆動素子として使用され得る。
【発明の効果】
【００１８】
本発明によれば、優れた物性を有する半導体物質を備えることができる。このような半導体物質を薄膜トランジスタのチャネル物質として適用することで、高性能の薄膜トランジスタを具現することができ、高移動度特性及び優れたスイッチング特性を有する薄膜トランジスタを具現することができる。また、サブスレショルド・スイング（ｓｕｂｔｈｒｅｓｈｏｌｄ  ｓｗｉｎｇ）値の低い薄膜トランジスタを具現することができ、オフ電流（ＯＦＦ  ｃｕｒｒｅｎｔ）レベルの低い薄膜トランジスタを具現することができる。
このような薄膜トランジスタを電子素子（例えば、表示装置）に適用することで、電子素子の性能を向上させることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態による半導体物質（膜／薄膜）を示す断面図である。
【図２】本発明の他の実施形態による半導体物質（膜／薄膜）を示す断面図である。
【図３】本発明の一実施形態による半導体物質を含む薄膜トランジスタを示す断面図である。
【図４】本発明の他の実施形態による半導体物質を含む薄膜トランジスタを示す断面図である。
【図５】本発明の一実施形態による半導体膜の形成条件による組成比変化を示すグラフである。
【図６】図５の多様な半導体膜のＸＲＤ（Ｘ−ｒａｙ  ｄｉｆｆｒａｃｔｉｏｎ）分析結果を示すグラフである。
【図７Ａ】本発明の一実施形態による半導体膜を適用した薄膜トランジスタのトランスファ（ｔｒａｎｓｆｅｒ）特性を示すグラフである。
【図７Ｂ】本発明の一実施形態による半導体膜を適用した薄膜トランジスタのトランスファ（ｔｒａｎｓｆｅｒ）特性を示すグラフである。
【図７Ｃ】本発明の一実施形態による半導体膜を適用した薄膜トランジスタのトランスファ（ｔｒａｎｓｆｅｒ）特性を示すグラフである。
【図７Ｄ】本発明の一実施形態による半導体膜を適用した薄膜トランジスタのトランスファ（ｔｒａｎｓｆｅｒ）特性を示すグラフである。
【図７Ｅ】本発明の一実施形態による半導体膜を適用した薄膜トランジスタのトランスファ（ｔｒａｎｓｆｅｒ）特性を示すグラフである。
【図７Ｆ】本発明の一実施形態による半導体膜を適用した薄膜トランジスタのトランスファ（ｔｒａｎｓｆｅｒ）特性を示すグラフである。
【図８】本発明の一実施形態による薄膜トランジスタの半導体膜（チャネル層）の形成条件による薄膜トランジスタの電界効果移動度及びサブスレショルド・スイング値の変化を示すグラフである。
【図９】本発明の他の実施形態による半導体膜の形成条件による組成比変化を示すグラフである。
【図１０】図９の多様な半導体膜のＸＲＤ分析結果を示すグラフである。
【図１１Ａ】本発明の他の実施形態による半導体膜を適用した薄膜トランジスタのトランスファ特性を示すグラフである。
【図１１Ｂ】本発明の他の実施形態による半導体膜を適用した薄膜トランジスタのトランスファ特性を示すグラフである。
【図１１Ｃ】本発明の他の実施形態による半導体膜を適用した薄膜トランジスタのトランスファ特性を示すグラフである。
【図１１Ｄ】本発明の他の実施形態による半導体膜を適用した薄膜トランジスタのトランスファ特性を示すグラフである。
【図１１Ｅ】本発明の他の実施形態による半導体膜を適用した薄膜トランジスタのトランスファ特性を示すグラフである。
【図１１Ｆ】本発明の他の実施形態による半導体膜を適用した薄膜トランジスタのトランスファ特性を示すグラフである。
【図１２】本発明の他の実施形態による薄膜トランジスタの半導体膜（チャネル層）の形成条件による薄膜トランジスタの電界効果移動度及びサブスレショルド・スイング値の変化を示すグラフである。
【図１３Ａ】本発明の更に他の実施形態による半導体膜を適用した薄膜トランジスタのトランスファ特性を示すグラフである。
【図１３Ｂ】本発明の更に他の実施形態による半導体膜を適用した薄膜トランジスタのトランスファ特性を示すグラフである。
【図１３Ｃ】本発明の更に他の実施形態による半導体膜を適用した薄膜トランジスタのトランスファ特性を示すグラフである。
【図１４】本発明の一実施形態による半導体膜のＴＥＭ（ｔｒａｎｓｍｉｓｓｉｏｎ  ｅｌｅｃｔｒｏｎ  ｍｉｃｒｏｓｃｏｐｅ）ナノ回折分析結果を示すイメージである。
【図１５】図３及び図４のゲート電極、ソース電極、及び／又はドレイン電極が有する多層電極構造を例示的に示す断面図である。
【図１６】本発明の他の実施形態による薄膜トランジスタを示す断面図である。
【図１７】本発明の他の実施形態による薄膜トランジスタを示す断面図である。
【図１８】本発明の他の実施形態による薄膜トランジスタを示す断面図である。
【図１９】本発明の他の実施形態による薄膜トランジスタを示す断面図である。
【図２０】本発明の他の実施形態による薄膜トランジスタを示す断面図である。
【図２１】本発明の他の実施形態による薄膜トランジスタを示す断面図である。
【図２２Ａ】本発明の一実施形態による薄膜トランジスタの製造方法を示す断面図である。
【図２２Ｂ】本発明の一実施形態による薄膜トランジスタの製造方法を示す断面図である。
【図２２Ｃ】本発明の一実施形態による薄膜トランジスタの製造方法を示す断面図である。
【図２２Ｄ】本発明の一実施形態による薄膜トランジスタの製造方法を示す断面図である。
【図２２Ｅ】本発明の一実施形態による薄膜トランジスタの製造方法を示す断面図である。
【図２２Ｆ】本発明の一実施形態による薄膜トランジスタの製造方法を示す断面図である。
【図２２Ｇ】本発明の一実施形態による薄膜トランジスタの製造方法を示す断面図である。
【図２３Ａ】本発明の他の実施形態による薄膜トランジスタの製造方法を示す断面図である。
【図２３Ｂ】本発明の他の実施形態による薄膜トランジスタの製造方法を示す断面図である。
【図２３Ｃ】本発明の他の実施形態による薄膜トランジスタの製造方法を示す断面図である。
【図２３Ｄ】本発明の他の実施形態による薄膜トランジスタの製造方法を示す断面図である。
【図２３Ｅ】本発明の他の実施形態による薄膜トランジスタの製造方法を示す断面図である。
【図２４】本発明の一実施形態による薄膜トランジスタを含む電子素子（表示装置）の一例を示す断面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の半導体物質とそれを含む薄膜トランジスタ及び該薄膜トランジスタを含む電子素子を実施するための形態の具体例を、図面を参照しながら詳細に説明する。図面に示した層や領域の幅及び厚みは、明細書の明確性のために若干誇張して図示する。詳細な説明全体に亘り、同一の参照番号は、同一の構成要素を示す。
【００２１】
＜半導体物質（１）＞
【００２２】
図１は、本発明の一実施形態による半導体物質１００を示す断面図である。本実施形態の半導体物質１００は、膜（薄膜）形態を有する。半導体物質１００は、化合物であるか、或いは化合物を含む。このような点から、半導体物質１００は、「化合物半導体」又は「化合物を含む半導体」と称される。
【００２３】
図１を参照すると、半導体物質１００は、亜鉛（Ｚｎ）、フッ素（Ｆ）、酸素（Ｏ）、及び窒素（Ｎ）を含む。即ち、半導体物質１００は、亜鉛、フッ素、酸素、及び窒素の化合物を含む。亜鉛、フッ素、酸素、及び窒素の化合物は、四元（ｑｕａｔｅｒｎａｒｙ）化合物である。四元化合物は、亜鉛フルオロオキシナイトライド（ＺｎＦｘＯｙＮｚ）である。従って、半導体物質１００は、亜鉛フルオロオキシナイトライドを含む。他の例として、半導体物質１００は、フッ素が含まれた（含有された）亜鉛オキシナイトライドを含む。ここで、フッ素が含まれた亜鉛オキシナイトライドは、亜鉛フルオロオキシナイトライドである。更に他の例として、半導体物質１００は、亜鉛（Ｚｎ）化合物半導体であり、亜鉛化合物半導体は、フッ素、酸素、及び窒素を含む。半導体物質１００は、無機化合物半導体である。
【００２４】
半導体物質１００で、窒素、酸素、及びフッ素の総含有量に対するフッ素の含有比、即ち［Ｆ／（Ｎ＋Ｏ＋Ｆ）］×１００は、例えば約３ａｔ％以上又は約５ａｔ％以上である。フッ素の含有比は、３〜３５ａｔ％又は５〜３５ａｔ％である。或いは、フッ素の含有比は、３〜２５ａｔ％又は５〜２５ａｔ％である。半導体物質１００で、窒素、酸素、及びフッ素の総含有量に対する窒素の含有比、即ち［Ｎ／（Ｎ＋Ｏ＋Ｆ）］×１００は、例えば約５０ａｔ％以上又は約６０ａｔ％以上である。窒素の含有比は、５５〜９５ａｔ％又は７０〜９５ａｔ％である。或いは、窒素の含有比は、６０〜９０ａｔ％である。半導体物質１００で、窒素、酸素、及びフッ素の総含有量に対する酸素の含有比、即ち［Ｏ／（Ｎ＋Ｏ＋Ｆ）］×１００は、例えば約４０ａｔ％以下である。酸素の含有比は、２〜３５ａｔ％又は５〜３０ａｔ％である。
【００２５】
半導体物質１００は、約１０ｃｍ２／Ｖｓ以上、約２０ｃｍ２／Ｖｓ以上、又は約３０ｃｍ２／Ｖｓ以上のホール移動度（ｈａｌｌ  ｍｏｂｉｌｉｔｙ）を有する。形成条件によって、半導体物質１００のホール移動度は、１００ｃｍ２／Ｖｓ以上まで上昇する。例えば、半導体物質１００のホール移動度は、１０〜１２０ｃｍ２／Ｖｓ程度である。半導体物質１００のキャリア濃度は、例えば１０１１〜１０１８／ｃｍ３又は１０１２〜１０１７／ｃｍ３である。半導体物質１００の導電タイプは、ｎ型であるため、キャリア濃度は、電子の濃度を意味し、本来負（−）の値で表現される。便宜上、本明細書では、キャリア濃度（電子濃度）を正（＋）の値で表現する。一方、半導体物質１００の比抵抗ρは、例えば０．０１〜１０６Ωｃｍ又は０．０１〜１０５Ωｃｍである。半導体物質１００の物性は、形成条件及び組成比によって異なる。
【００２６】
半導体物質１００は、非晶質相（ａｍｏｒｐｈｏｕｓ  ｐｈａｓｅ）を含む。半導体物質１００の一部又は全体が非晶質相である。また、半導体物質１００は、ナノ結晶相（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｐｈａｓｅ）を含む。半導体物質１００は、非晶質相とナノ結晶相とをいずれも含み得る。例えば、半導体物質１００は、非晶質マトリックス（ａｍｏｒｐｈｏｕｓ  ｍａｔｒｉｘ）内に複数のナノ結晶相を有する。非晶質マトリックスは、亜鉛フルオロオキシナイトライドを含む。ナノ結晶相は、例えば窒化亜鉛を含む。ナノ結晶相の大きさ（直径）は、例えば数〜数十ｎｍである。
【００２７】
半導体物質１００は、基本的に亜鉛フルオロオキシナイトライドを含み、窒化亜鉛、酸化亜鉛、及びフッ化亜鉛のうちの少なくとも一つを更に含む。亜鉛フルオロオキシナイトライドは非晶質であり、窒化亜鉛、酸化亜鉛、及びフッ化亜鉛は結晶質である。また、半導体物質１００は、亜鉛オキシナイトライド、亜鉛フルオロナイトライド、及び亜鉛フルオロオキサイドのうちの少なくとも一つを更に含む。亜鉛オキシナイトライド、亜鉛フルオロナイトライド、及び亜鉛フルオロオキサイドは、非晶質である。
【００２８】
加えて、半導体物質１００は、亜鉛（Ｚｎ）、フッ素（Ｆ）、酸素（Ｏ）、窒素（Ｎ）以外に、他の元素を一つ以上更に含み得る。例えば、半導体物質１００は、Ｉ族元素、ＩＩ族元素、ＩＩＩ族元素、ＩＶ族元素、ＶV族元素、遷移金属元素、及びランタン（Ｌｎ）系元素のうちの少なくとも一つを更に含む。具体的な例として、半導体物質１００は、Ｌｉ、ＫのようなＩ族元素、Ｍｇ、Ｃａ、Ｓｒ、ＢａのようなＩＩ族元素、Ｇａ、Ａｌ、Ｉｎ、ＢのようなＩＩＩ族元素、Ｓｉ、Ｓｎ、ＧｅのようなＩＶ族元素、ＳｂのようなＶ族元素、Ｙ、Ｔｉ、Ｚｒ、Ｖ、Ｎｂ、Ｔａ、Ｓｃ、Ｈｆ、Ｍｏ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｗのような遷移金属元素、及びＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕのようなランタン（Ｌｎ）系元素のうちの少なくとも一つを更に含む。このような付加的な元素は、半導体物質１００内に、ドーピングされる。或いは、付加的な元素は、半導体物質１００の基本元素と共に化合物を構成する。
【００２９】
図１に示していないが、半導体物質１００の表面には、表面酸化膜又は酸素富化（ｏｘｙｇｅｎ−ｒｉｃｈ）物質膜が具備される。表面酸化膜又は酸素富化物質膜は、半導体物質１００に対して一種の保護膜として作用する。表面酸化膜又は酸素富化物質膜は、所定のアニーリング工程を介して形成される。アニーリング工程は、一種の安定化工程である。
【００３０】
本明細書で、「化合物半導体」は、単一元素からなるＳｉ半導体又はＧｅ半導体などと比較される概念であり、２種以上の元素が所定の組成比で結合された化合物であり、半導体特性を示すものを指す。化合物半導体は、その構成元素のそれぞれとは異なる物性を有する。上述の説明で、亜鉛フルオロオキシナイトライド、窒化亜鉛、酸化亜鉛、フッ化亜鉛、亜鉛オキシナイトライド、亜鉛フルオロナイトライド、亜鉛フルオロオキサイドなどは、亜鉛成分に、酸素、窒素、又はフッ素などの成分が所定の組成比で結合された化合物、又はこのような化合物を含む物質であり、それらのそれぞれの化合物は、比較的均一な特性を有し、各化合物は、その構成元素のそれぞれとは異なる物性を示す。物質は、化合物半導体物質、又は化合物を含む半導体物質である。また、図１の半導体物質１００は、「化合物半導体」又は「化合物を含む半導体」である。本明細書で使用する「化合物半導体」又は「化合物を含む半導体」という用語は、広く解釈される。
【００３１】
以下、半導体物質１００の形成方法について説明する。
【００３２】
半導体物質１００は、例えばスパッタリング法のようなＰＶＤ（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法で形成される。スパッタリングは、反応性スパッタリング（ｒｅａｃｔｉｖｅ  ｓｐｕｔｔｅｒｉｎｇ）である。また、スパッタリングは、複数のターゲットを使用する共スパッタリング（ｃｏ−ｓｐｕｔｔｅｒｉｎｇ）法であり得る。半導体物質１００を共スパッタリング法で形成する場合、Ｚｎターゲット及びＺｎＦ２ターゲットを使用する。このとき、反応ガスとして、窒素（Ｎ２）ガスと酸素（Ｏ２）ガスとを使用し、付加的にアルゴン（Ａｒ）ガスを更に使用する。窒素（Ｎ２）ガスは窒素のソースであり、酸素（Ｏ２）ガスは酸素のソースである。アルゴン（Ａｒ）ガスは、キャリアガスの役割を行う。また、アルゴン（Ａｒ）ガスは、プラズマを発生させ、蒸着効率を高める役割を行う。窒素（Ｎ２）ガスの流量は２０〜２００ｓｃｃｍであり、酸素（Ｏ２）ガスの流量は１〜１５ｓｃｃｍである。アルゴン（Ａｒ）ガスの流量は、１〜１００ｓｃｃｍである。窒素ガスの供給量は酸素ガスの供給量より多く、例えば窒素ガスの供給量は、酸素ガスの供給量より１０倍以上又は５０倍以上多い。亜鉛（Ｚｎ）に対する酸素の反応性が窒素より強いため、酸素ガスより窒素ガスを更に多く供給することにより、窒素富化（ｎｉｔｒｏｇｅｎ−ｒｉｃｈ）半導体物質１００を得ることができる。また、窒素ガスの供給量は、アルゴンガスの供給量より多い。スパッタリング法は、常温又は比較的低温（例えば、２５〜３００℃）で遂行される。言い換えると、スパッタリング法で半導体物質１００を形成するとき、基板の温度は、常温又は比較的低温（例えば、２５〜３００℃）に維持される。反応チャンバの圧力は、０．０５〜１５Ｐａである。Ｚｎターゲットに対するスパッタリング・パワーは、数十〜数千Ｗであり、ＺｎＦ２ターゲットに対するスパッタリング・パワーは、数〜数千Ｗである。ＺｎＦ２ターゲットに対するスパッタリング・パワーを調節することにより、半導体物質１００のフッ素（Ｆ）含有量を調節することができる。ＺｎＦ２ターゲットに対するスパッタリング・パワーが増加するほど、半導体物質１００のフッ素（Ｆ）含有量が増加する。しかし、上述の具体的な工程条件は例示的なものであり、該条件はスパッタ装置によって異なる。
【００３３】
一方、Ｚｎターゲットを使用せずにＺｎＦ２単一ターゲットを使用する場合、ＺｎＦ２単一ターゲットで亜鉛（Ｚｎ）とフッ素（Ｆ）とのポンディングを壊し難いので、亜鉛（Ｚｎ）に対する窒素（Ｎ）及び酸素（Ｏ）の結合が容易ではない。本実施形態では、ＺｎＦ２ターゲットと共にＺｎターゲットを別途に使用することにより、Ｚｎターゲットから分離した亜鉛（Ｚｎ）を、窒素（Ｎ）及び酸素（Ｏ）と容易に結合させることができる。
【００３４】
上述の半導体物質１００の形成方法は例示的なものであり、多様に変化される。例えば、ＭＯＣＶＤ（ｍｅｔａｌ  ｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法で半導体物質１００を形成することができる。それ以外の他の方法、例えばＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒｄｅ  ｐｏｓｉｔｉｏｎ）、ＡＬＤ（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）、又は蒸発（ｅｖａｐｏｒａｔｉｏｎ）法などで半導体物質１００を形成することもできる。
【００３５】
＜半導体物質（２）＞
【００３６】
図２は、本発明の他の実施形態による半導体物質１００’を示す断面図である。本実施形態の半導体物質１００’は、膜（薄膜）形態を有する。半導体物質１００’は、化合物であるか、或いは化合物を含む。このような点で、半導体物質１００’は、「化合物半導体」又は「化合物を含む半導体」と称される。
【００３７】
図２を参照すると、半導体物質１００’は、亜鉛（Ｚ）、フッ素（Ｆ）、及び窒素（Ｎ）を含む。即ち、半導体物質１００’は、亜鉛、フッ素、及び窒素の化合物を含む。その場合、半導体物質１００’は、亜鉛フルオロナイトライド（ＺｎＦｘＮｙ）を含む。他の例として、半導体物質１００’は、フッ素が含まれた（含有された）窒化亜鉛を含む。ここで、フッ素が含まれた窒化亜鉛は、亜鉛フルオロナイトライドである。更に他の例として、半導体物質１００’は、亜鉛（Ｚｎ）化合物半導体であり、亜鉛化合物半導体は、フッ素、及び窒素を含む。本実施形態の半導体物質１００’は、酸素元素を含まない点で、図１の半導体物質１００と異なる。しかし、場合によって、半導体物質１００’内に微量の酸素が含まれることもある。例えば、アニーリング（熱処理）条件（雰囲気）によって、半導体物質１００’内に微量の酸素が含まれる。
【００３８】
半導体物質１００’で、窒素及びフッ素の総含有量に対するフッ素の含有比、即ち［Ｆ／（Ｎ＋Ｆ）］×１００は、例えば約３ａｔ％以上又は約５ａｔ％以上である。フッ素の含有比は、３〜４５ａｔ％又は５〜４５ａｔ％である。或いは、フッ素の含有比は、３〜４０ａｔ％又は５〜４０ａｔ％である。半導体物質１００’で、窒素及びフッ素の総含有量に対する窒素の含有比、即ち［Ｎ／（Ｎ＋Ｆ）］×１００は、例えば約５５ａｔ％以上又は約６５ａｔ％以上である。窒素の含有比は、５５〜９５ａｔ％又は６５〜９５ａｔ％である。一方、半導体物質１００’のホール移動度及びキャリア濃度は、図１の半導体物質１００のそれと同様であるか、或いはそれより高い。半導体物質１００’の比抵抗は、図１の半導体物質１００のそれと同様であるか、或いはそれより低い。
【００３９】
半導体物質１００’は、非晶質相及び／又はナノ結晶相を含む。半導体物質１００’は、全体的に非晶質相であるか、或いは非晶質相とナノ結晶相とを共に含む。後者の場合、半導体物質１００’は、非晶質マトリックス内に複数のナノ結晶相を有する。ナノ結晶相は、例えば窒化亜鉛である。
【００４０】
また、半導体物質１００’は、基本的に亜鉛フルオロナイトライドを含み、窒化亜鉛及びフッ化亜鉛のうちの少なくとも一つを更に含む。ここで、亜鉛フルオロナイトライド、窒化亜鉛、フッ化亜鉛は、「化合物」又は「化合物を含む物質」である。このような側面で、物質は、化合物半導体物質、又は化合物を含む半導体物質であり、図２の半導体物質１００’は、「化合物半導体」又は「化合物を含む半導体」と称される。従って、本実施形態による化合物半導体、及び化合物を含む半導体という用語は広く解釈される。加えて、半導体物質１００’は、亜鉛（Ｚｎ）、フッ素（Ｆ）、窒素（Ｎ）以外に、他の元素を一つ以上更に含み得る。例えば、半導体物質１００’は、Ｉ族元素、ＩＩ族元素、ＩＩＩ族元素、ＩＶ族元素、Ｖ族元素、遷移金属元素、及びランタン（Ｌｎ）系元素のうちの少なくとも一つを更に含む。それは、図１の半導体物質１００について説明したものと同一であるか、或いはそれと類似する。
【００４１】
図２の半導体物質１００’を形成する方法は、図１の半導体物質１００を形成する方法と同様であるが、酸素（Ｏ２）ガスを使用しない点で異なる。即ち、上述の図１の半導体物質１００の形成方法で、酸素（Ｏ２）ガスの流量を０ｓｃｃｍにすると、図２の半導体物質１００’を得ることができる。図示していないが、半導体物質１００’の表面には、表面酸化膜又は酸素富化物質膜が具備される。
【００４２】
＜トランジスタ（１）＞
【００４３】
図３は、本発明の一実施形態による半導体物質を含む薄膜トランジスタを示す断面図である。本実施形態のトランジスタは、ゲート電極Ｇ１０がチャネル層Ｃ１０下に具備されるボトムゲート構造の薄膜トランジスタである。
【００４４】
図３を参照すると、基板ＳＵＢ１０上にゲート電極Ｇ１０が具備される。基板ＳＵＢ１０は、ガラス基板であるが、それ以外の他の基板、例えばプラスチック基板やシリコン基板など、通常の半導体素子工程で使用される多様な基板のうちのいずれか一つである。基板ＳＵＢ１０は、無機物基板や有機物基板であり、透明、不透明、又は半透明である。ゲート電極Ｇ１０は、一般的な電極物質（金属、合金、導電性金属酸化物、導電性金属窒化物など）で形成される。例えば、ゲート電極Ｇ１０は、Ｔｉ、Ｐｔ、Ｒｕ、Ａｕ、Ａｇ、Ｍｏ、Ａｌ、Ｗ、Ｃｕ、Ｎｄ、Ｃｒ、Ｔａなどの金属や、それらを含む合金で構成されるか、或いはＩｎ−Ｚｎ−Ｏ（ＩＺＯ）、Ａｌ−Ｚｎ−Ｏ（ＡＺＯ）、Ｉｎ−Ｓｎ−Ｏ（ＩＴＯ）、Ｇａ−Ｚｎ−Ｏ（ＧＺＯ）、Ｚｎ−Ｓｎ−Ｏ（ＺＴＯ）などの導電性酸化物、又はそれらを含む化合物で構成される。ゲート電極Ｇ１０は、単層構造又は多層構造を有する。基板ＳＵＢ１０上に、ゲート電極Ｇ１０を覆うゲート絶縁層ＧＩ１０が具備される。ゲート絶縁層ＧＩ１０は、シリコン酸化物層（ＳｉＯ２層）、シリコン酸窒化物層（ＳｉＯｘＮｙ）、シリコン窒化物層（Ｓｉ３Ｎ４）を含むが、それ以外の他の物質層、例えばシリコン窒化物層より誘電定数が大きい高誘電物質層（ＨｆＯ２、Ａｌ２Ｏ３など）を含み得る。ゲート絶縁層ＧＩ１０は、シリコン酸化物層、シリコン酸窒化物層、シリコン窒化物層、及び高誘電物質層のうちの少なくとも２層以上が積層された構造を有することもできる。具体的な例として、ゲート絶縁層ＧＩ１０は、シリコン窒化物層とシリコン酸化物層との積層構造を有する。その場合、ゲート電極Ｇ１０上に、シリコン窒化物層とシリコン酸化物層とが順に具備される。図示していないが、基板ＳＵＢ１０上に所定の下地層が具備され、下地層上にゲート電極Ｇ１０とそれを覆うゲート絶縁層ＧＩ１０とが具備される。下地層は、酸化物層のような絶縁層である。酸化物層は、例えばシリコン酸化物層である。しかし、下地層の物質は、多様に変化される。
【００４５】
ゲート絶縁層ＧＩ１０上にチャネル層Ｃ１０が具備される。チャネル層Ｃ１０は、ゲート電極Ｇ１０の上側に、ゲート電極Ｇ１０と対向するように具備される。チャネル層Ｃ１０のＸ軸方向幅は、ゲート電極Ｇ１０のＸ軸方向幅より広い。しかし、場合によって、チャネル層Ｃ１０の幅が、ゲート電極Ｇ１０の幅と類似しているか、或いはそれより狭い。チャネル層Ｃ１０の物質は、図１の半導体物質１００と同一であるか、或いは図２の半導体物質１００’と同一である。即ち、チャネル層Ｃ１０は、亜鉛、フッ素、酸素、及び窒素を含む半導体物質で構成されるか、或いは亜鉛、フッ素、及び窒素を含む半導体物質で構成される。言い換えると、チャネル層Ｃ１０は、亜鉛フルオロオキシナイトライドを含むか、或いは亜鉛フルオロナイトライドを含む。チャネル層Ｃ１０の物質構成、物性、特性、変形例などは、図１及び図２を参照して半導体物質１００，１００’について説明したものと同一であるか、或いはそれと類似する。チャネル層Ｃ１０の厚みは、１０〜１５０ｎｍであり、例えば２０〜１００ｎｍである。しかし、チャネル層Ｃ１０の厚み範囲は、それらと異なってもよい。
【００４６】
チャネル層Ｃ１０上に、エッチング停止層ＥＳ１０が具備される。エッチング停止層ＥＳ１０のＸ軸方向幅は、チャネル層Ｃ１０より狭い。チャネル層Ｃ１０の両端は、エッチング停止層ＥＳ１０で覆われない。エッチング停止層ＥＳ１０は、例えばシリコン酸化物、シリコン酸窒化物、シリコン窒化物、有機絶縁物などを含む。
【００４７】
ゲート絶縁層ＧＩ１０上に、チャネル層Ｃ１０の第１領域及び第２領域（例えば、両端）にそれぞれ接触するソース電極Ｓ１０及びドレイン電極Ｄ１０が具備される。ソース電極Ｓ１０及びドレイン電極Ｄ１０は、単層構造又は多層構造を有する。ソース電極Ｓ１０及びドレイン電極Ｄ１０の物質は、ゲート電極Ｇ１０の物質と同一であるか、或いは類似する。ソース電極Ｓ１０及びドレイン電極Ｄ１０は、ゲート電極Ｇ１０と同一の物質層であるが、他の物質層であってもよい。例えば、ソース電極Ｓ１０及び／又はドレイン電極Ｄ１０は、Ｔｉ、Ｐｔ、Ｒｕ、Ａｕ、Ａｇ、Ｍｏ、Ａｌ、Ｗ、Ｃｕ、Ｎｄ、Ｃｒ、Ｔａなどの金属や、それらを含む合金で構成されるか、或いはＩＺＯ、ＡＺＯ、ＩＴＯ、ＧＺＯ、ＺＴＯなどの導電性酸化物、又はそれらを含む化合物で構成される。ソース電極Ｓ１０は、チャネル層Ｃ１０の第１領域（例えば、一端）に接触してエッチング停止層ＥＳ１０の一端上に延長された構造を有し、ドレイン電極Ｄ１０は、チャネル層Ｃ１０の第２領域（例えば、他端）に接触してエッチング停止層ＥＳ１０の他端上に延長された構造を有する。エッチング停止層ＥＳ１０は、ソース電極Ｓ１０及びドレイン電極Ｄ１０を形成するためのエッチング工程で、エッチングによってチャネル層Ｃ１０が損傷することを防止する役割を行う。
【００４８】
ゲート絶縁層ＧＩ１０上に、エッチング停止層ＥＳ１０、ソース電極Ｓ１０、及びドレイン電極Ｄ１０を覆う保護層（ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ）Ｐ１０が具備される。保護層Ｐ１０は、シリコン酸化物層、シリコン酸窒化物層、シリコン窒化物層、又は有機層や、それらのうちの少なくとも２以上が積層された構造を有する。例えば、保護層Ｐ１０は、シリコン酸化物又はシリコン窒化物で構成された単層構造を有するか、或いはシリコン酸化物層とその上に具備されたシリコン窒化物層とを含む多層構造を有する。また、保護層Ｐ１０は、三重層以上の多層構造を有することもできる。その場合、保護層Ｐ１０は、順に積層されたシリコン酸化物層、シリコン酸窒化物層、及びシリコン窒化物層を含む。ゲート電極Ｇ１０、ゲート絶縁層ＧＩ１０、ソース電極Ｓ１０、ドレイン電極Ｄ１０、及び保護層Ｐ１０の厚みは、それぞれ５０〜３００ｎｍ、５０〜４００ｎｍ、１０〜２００ｎｍ、１０〜２００ｎｍ、及び５０〜１，２００ｎｍである。しかし、この厚み範囲は、場合によって異なる。
【００４９】
エッチング停止層ＥＳ１０の使用の如何は、チャネル層Ｃ１０の物質とソース電極Ｓ１０及びドレイン電極Ｄ１０の物質とによって決定される。或いは、エッチング停止層ＥＳ１０の使用の如何は、ソース電極Ｓ１０及びドレイン電極Ｄ１０を形成するためのエッチング工程によって決定される。従って、場合によっては、図３の構造でエッチング停止層ＥＳ１０を除外することもある。その一例を、図４に示す。
【００５０】
図４を参照すると、チャネル層Ｃ１０の第１領域（例えば、一端）に接触するソース電極Ｓ１０’が具備され、チャネル層Ｃ１０の第２領域（例えば、他端）に接触するドレイン電極Ｄ１０’が具備される。ソース電極Ｓ１０’は第１領域に隣接したゲート絶縁層ＧＩ１０の部分に延長され、それと同様に、ドレイン電極Ｄ１０’は第２領域に隣接したゲート絶縁層ＧＩ１０の部分に延長される。エッチング停止層ＥＳ１０（図３）の不使用と、ソース電極Ｓ１０’及びドレイン電極Ｄ１０’の形態が若干変形されていることとを除けば、図４のトランジスタは、図３のトランジスタと類似するか、或いは同一である。図４のトランジスタでは、チャネル層Ｃ１０のバックチャネル領域がエッチング工程で露出することがある。このような観点から、図４のトランジスタは、バックチャネル・エッチ（ｂａｃｋ  ｃｈａｎｎｅｌ  ｅｔｃｈ）構造又はエッチバック（ｅｔｃｈ−ｂａｃｋ）構造である。
【００５１】
図３及び図４のような実施形態による薄膜トランジスタの電界効果移動度（ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｍｏｂｉｌｉｔｙ）は、例えば、約１０ｃｍ２／Ｖｓ以上、約２０ｃｍ２／Ｖｓ以上、又は約３０ｃｍ２／Ｖｓ以上である。電界効果移動度は、例えば約１１０ｃｍ２／Ｖｓ以上まで上昇し得る。一方、薄膜トランジスタのサブスレショルド・スイング（Ｓ．Ｓ．）値は、例えば約０．９５Ｖ／ｄｅｃ以下、又は約０．７５Ｖ／ｄｅｃ以下である。サブスレショルド・スイング（Ｓ．Ｓ．）値は、約０．４Ｖ／ｄｅｃ以下に低くなる。このような電界効果移動度及びサブスレショルド・スイング（Ｓ．Ｓ．）の数値（範囲）に対して、本発明の実施形態による薄膜トランジスタは、優秀なスイッチング特性及び高移動度特性を有する。それは、後述する他の実施形態による薄膜トランジスタも同様である。
【００５２】
＜分析／評価（１）＞
【００５３】
図５は、本発明の一実施形態による半導体膜（薄膜）の形成条件による組成比変化を示すグラフである。Ｚｎターゲット及びＺｎＦ２ターゲットを使用して、共スパッタリング法で半導体膜（厚み：５００Å）を形成し、Ｎ２ガス、Ｏ２ガス、Ａｒガスをそれぞれ１００ｓｃｃｍ、２ｓｃｃｍ、１０ｓｃｃｍの流量比で流し、Ｚｎターゲットに対するパワーを３００Ｗに固定した状態で、ＺｎＦ２ターゲットに対するパワーを０Ｗ、１５Ｗ、３０Ｗ、４５Ｗ、６０Ｗ、７５Ｗに変化させながら多様な半導体膜を形成した。このとき、チャンバの圧力は０．４Ｐａであり、基板の温度は常温である。上述のような条件で形成した半導体膜を２００℃で１時間アニーリングした後で組成比を測定した。図５は、ＲＢＳ（Ｒｕｔｈｅｒｆｏｒｄ  ｂａｃｋｓｃａｔｔｅｒｉｎｇ  ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定した結果である。
【００５４】
図５を参照すると、ＺｎＦ２ターゲットに対するパワー（ＺｎＦ２パワー）が増加するほど、半導体膜のフッ素（Ｆ）の含有比（組成比）、即ち［Ｆ／（Ｎ＋Ｏ＋Ｆ）］×１００が増加することが分かる。ＺｎＦ２パワーが１５Ｗである場合にフッ素（Ｆ）の含有比は約１．７ａｔ％であり、ＺｎＦ２パワーが３０Ｗである場合にフッ素（Ｆ）の含有比は約３．８ａｔ％であり、ＺｎＦ２パワーが４５Ｗである場合にフッ素（Ｆ）の含有比は約７．１ａｔ％であり、ＺｎＦ２パワーが６０Ｗである場合にフッ素（Ｆ）の含有比は約１０．４ａｔ％であり、ＺｎＦ２パワーが７５Ｗである場合にフッ素（Ｆ）の含有比は約１５ａｔ％であった。ＺｎＦ２ターゲットに対するパワー（ＺｎＦ２パワー）が増加するほど、窒素（Ｎ）の含有比は徐々に減少する傾向を示し、酸素（Ｏ）の含有比は大きな変化なしに維持されることが分かる。窒素（Ｎ）の含有比は約７７ａｔ％から約６２ａｔ％まで減少し、酸素（Ｏ）の含有比は２０〜２２ａｔ％ほどで維持された。このような結果を通して、測定範囲内でＺｎＦ２ターゲットに対するパワー（ＺｎＦ２パワー）の変化は、フッ素（Ｆ）の含有比及び窒素（Ｎ）の含有比に影響を与え、酸素（Ｏ）の含有比に対しては大きな影響を与えないことが分かる。そして、製造された半導体膜は、基本的に窒素富化組成を有することが分かる。
【００５５】
一方、ＺｎＦ２ターゲットに対するパワー（ＺｎＦ２パワー）が１５Ｗである場合、製造された半導体膜のホール移動度μ、キャリア濃度ｎ、及び比抵抗ρは、それぞれ８１．０ｃｍ２／Ｖｓ、８．８０×１０１７／ｃｍ３、及び０．０８７５９Ωｃｍであった。ＺｎＦ２ターゲットに対するパワー（ＺｎＦ２パワー）が３０Ｗである場合、製造された半導体膜のホール移動度μ、キャリア濃度ｎ、及び比抵抗ρは、それぞれ６０．３ｃｍ２／Ｖｓ、３．１５×１０１６／ｃｍ３、及び３．２８１Ωｃｍであった。ＺｎＦ２ターゲットに対するパワー（ＺｎＦ２パワー）が０Ｗである場合、製造された半導体膜のホール移動度μ、キャリア濃度ｎ、及び比抵抗ρは、それぞれ７８．７ｃｍ２／Ｖｓ、２．１５×１０１８／ｃｍ３、及び０．０３６９３Ωｃｍであった。ＺｎＦ２ターゲットに対するパワー（ＺｎＦ２パワー）が０Ｗである場合（比較例）、製造された半導体膜は、フッ素（Ｆ）を含まない「亜鉛酸窒化物（ＺｎＯｘＮｙ）」薄膜である。このような測定結果を通して、ＺｎＦ２パワー変化による半導体膜のホール移動度、キャリア濃度などの変化傾向を推定することができる。
【００５６】
図６は、図５の多様な半導体膜のＸＲＤ（Ｘ−ｒａｙ  ｄｉｆｆｒａｃｔｉｏｎ）分析結果を示すグラフである。図６で、サンプル番号＃１〜＃６は、図５のサンプル番号＃１〜＃６にそれぞれ対応する。
【００５７】
図６を参照すると、半導体膜に鋭い（ｓｈａｒｐ）ピーク（ｐｅａｋ）が発見されないことが分かる。２３°程の角度（２θ）で示されるブロード（ｂｒｏａｄ）なピークは、半導体膜が形成される基板（ｇｌａｓｓ）によって示されるサブピーク（ｓｕｂ−ｐｅａｋ）である。このような結果から、本発明の実施形態による半導体膜が、非晶質相を有することが分かる。
【００５８】
図７Ａ〜図７Ｆは、本発明の一実施形態による半導体膜を適用した薄膜トランジスタのトランスファ（ｔｒａｎｓｆｅｒ）特性を示すグラフである。トランスファ特性は、ゲート電圧ＶＧＳに対するドレイン電流ＩＤＳの変化に対応する。図７Ａ〜図７Ｆの結果は、それぞれ図５の＃１〜＃６の薄膜をチャネル層に適用した薄膜トランジスタに対するものである。但し、薄膜トランジスタの場合、半導体膜の形成後、３００℃で１時間アニーリングしてそれを含む薄膜トランジスタを製造後、２５０℃で１時間アニーリングした後で特性を評価した。同一条件で４つの薄膜トランジスタを製造した後、各トランジスタに対してトランスファ特性を評価した。従って、各グラフは、４つのトランスファ・カーブ（ｔｒａｎｓｆｅｒ  ｃｕｒｖｅ）を含む。このとき、トランジスタは、ガラス基板上にゲート電極を形成した後、更にＳｉｘＮｙ／ＳｉＯ２構造のゲート絶縁層を形成した後、半導体でチャネル層を形成してソース／ドレイン電極を形成する方式で製造した。
【００５９】
図７Ａ〜図７Ｆを参照すると、オン（ＯＮ）電流は、約１０−３〜１０−２Ａであり、オフ（ＯＦＦ）電流は、１０−１０Ａ以下であり、オン／オフ（ＯＮ／ＯＦＦ）電流比は、１０７以上と高いことが分かる。それを通して、本発明の実施形態による薄膜トランジスタは、低いオフ（ＯＦＦ）電流と高いオン／オフ（ＯＮ／ＯＦＦ）電流比とを示し、トランジスタとしての特性を満足させることが分かる。特に、半導体膜（チャネル層）のフッ素（Ｆ）の組成比が増加するほど（即ち、ＺｎＦ２パワー（ｐｏｗｅｒ）が増加するほど）、オン／オフ（ＯＮ／ＯＦＦ）状態間の傾度が徐々に増加することが分かる。それは、半導体膜（チャネル層）のフッ素（Ｆ）含有量が増加するほど、サブスレショルド・スイング（Ｓ．Ｓ．）値が小さくなり、オン／オフ（ＯＮ／ＯＦＦ）スイッチング特性が改善されることを意味する。サブスレショルド・スイング（Ｓ．Ｓ．）値が小さいことは、サブスレショルド勾配（ｓｕｂｔｈｒｅｓｈｏｌｄ  ｓｌｏｐｅ）が大きいことに対応する。
【００６０】
図７Ａ〜図７Ｆから、薄膜トランジスタの電界効果移動度（ｃｍ２／Ｖｓ）及びサブスレショルド・スイング（Ｓ．Ｓ．）（Ｖ／ｄｅｃ）値を整理すると、下記表１の通りである。
【００６１】
【表１】
2014110429.tif 000003
【００６２】
一方、図７Ａから図７Ｆに行くほど、即ちチャネル層のフッ素（Ｆ）含有量が増加するほど、薄膜トランジスタのスレショルド電圧は徐々に上昇した。即ち、図７Ａに対応する薄膜トランジスタのスレショルド電圧は、−１２．４±１．３Ｖであり、図７Ｆに対応する薄膜トランジスタのスレショルド電圧は、−２．０±０．１Ｖであった。これにより、フッ素（Ｆ）を含む本発明の実施形態による半導体は、トランジスタのスレショルド電圧上昇に効果的であることが分かる。
【００６３】
図８は、本発明の一実施形態による薄膜トランジスタの半導体膜（チャネル層）の形成条件による薄膜トランジスタの電界効果移動度（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｍｏｂｉｌｉｔｙ）及びサブスレショルド・スイング（Ｓｕｂｔｈｒｅｓｈｏｌｄ  Ｓｗｉｎｇ）（Ｓ．Ｓ．）値の変化を示すグラフである。図８で、サンプル番号＃１〜＃６は、図５のサンプル番号＃１〜＃６にそれぞれ対応する。即ち、図８は、図５の＃１〜＃６に対応する半導体膜をチャネル層に適用した薄膜トランジスタに対する結果を示す。図８の結果は、表１の結果に対応する。
【００６４】
図８を参照すると、ＺｎＦ２ターゲットに対するパワー（ｐｏｗｅｒ）が増加するにつれて、即ち半導体膜（チャネル層）のフッ素（Ｆ）含有比が増加するにつれ、それを適用した薄膜トランジスタの電界効果移動度及びサブスレショルド・スイング（Ｓ．Ｓ．）値が低下する傾向を有することが分かる。サブスレショルド・スイング（Ｓ．Ｓ．）値の低下は、オン／オフ（ＯＮ／ＯＦＦ）スイッチング特性の改善を意味する。半導体膜のフッ素（Ｆ）含有比が増加すると、半導体膜のキャリア濃度が適切に制御され、同時に、トランスファ・カーブ（ｔｒａｎｓｆｅｒ  ｃｕｒｖｅ）のサブスレショルド・スイング（Ｓ．Ｓ．）値が低下する。更に具体的に説明すると、半導体膜のフッ素（Ｆ）含有比が上昇すると、半導体膜で窒素空孔（Ｎ  ｖａｃａｎｃｙ）の濃度が低下し、それにより、サブスレショルド・スイング（Ｓ．Ｓ．）値が低下する。トランジスタの移動度、即ち電界効果移動度の場合、約１０ｃｍ２／Ｖｓ以上（又は、約２０ｃｍ２／Ｖｓ以上）であるときに高速駆動及び高解像度の表示装置（ディスプレイ）への応用に適する点を考慮すると、本発明の実施形態によるトランジスタは、高速／高性能電子装置（表示装置）に容易に適用される。電界効果移動度及びサブスレショルド・スイング値を考慮し、半導体膜のフッ素（Ｆ）含有比は、約３ａｔ％以上で適切に選択される。その場合、約１０ｃｍ２／Ｖｓ以上（又は、約２０ｃｍ２／Ｖｓ以上）の高い電界効果移動度を有しながら、低いサブスレショルド・スイング値を有する薄膜トランジスタを具現することができ、それにより、高速駆動及び高解像度の表示装置具現のために有利に適用される。
【００６５】
既存の半導体膜、例えばＺｎＯｘＮｙ薄膜を適用した薄膜トランジスタの場合、比較的高い移動度特性を示すが、サブスレショルド・スイング（Ｓ．Ｓ．）値が大きいという問題がある。例えば、スレショルド電圧を制御するために窒素（Ｎ）に対する酸素（Ｏ）の比率を高めた場合、キャリア濃度は低下するがサブスレショルド・スイング（Ｓ．Ｓ．）値が増大するという問題が発生する。従って、既存の半導体膜では、高移動度及び優秀なオン／オフ（ＯＮ／ＯＦＦ）スイッチング特性を確保することが難い。
【００６６】
＜分析／評価（２）＞
【００６７】
図９は、本発明の他の実施形態による半導体膜の形成条件による組成比変化を示すグラフである。図９の半導体膜の形成条件は、図５のそれと同一であるが、酸素（Ｏ２）ガスを１ｓｃｃｍの流量で流す点で違いがある。即ち、Ｚｎターゲット及びＺｎＦ２ターゲットを使用して共スパッタリング法で半導体膜（厚み：５００Å）を形成し、Ｎ２ガス、Ｏ２ガス、Ａｒガスを、それぞれ１００ｓｃｃｍ、１ｓｃｃｍ、１０ｓｃｃｍの流量比で流し、Ｚｎターゲットに対するパワーを３００Ｗに固定した状態で、ＺｎＦ２ターゲットに対するパワーを０Ｗ、１５Ｗ、３０Ｗ、４５Ｗ、６０Ｗ、７５Ｗに変化させながら多様な半導体膜を形成した。このとき、チャンバの圧力は０．４Ｐａであり、基板の温度は常温である。上述のような条件で形成した半導体膜を２００℃で１時間アニーリングした後で組成比を測定した。
【００６８】
図９を参照すると、ＺｎＦ２ターゲットに対するパワー（ＺｎＦ２  ｐｏｗｅｒ）が増加するほど、半導体膜のフッ素（Ｆ）の含有比（Ｃｏｎｔｅｎｔ  ｒａｔｉｏ）が上昇することが分かる。ＺｎＦ２パワーが３０Ｗである場合にフッ素（Ｆ）の含有比は約３．１ａｔ％であり、ＺｎＦ２パワーが４５Ｗである場合にフッ素（Ｆ）の含有比は約６．１ａｔ％であり、ＺｎＦ２パワーが６０Ｗである場合にフッ素（Ｆ）の含有比は約８．９ａｔ％であり、ＺｎＦ２パワーが７５Ｗである場合にフッ素（Ｆ）の含有比は約１２．７ａｔ％であった。ＺｎＦ２ターゲットに対するパワー（ＺｎＦ２  ｐｏｗｅｒ）が増加するほど、窒素（Ｎ）の含有比は徐々に低下する傾向を示し、酸素（Ｏ）の含有比は、大きな変化なしに維持されることが分かる。窒素（Ｎ）の含有比は約９０ａｔ％から約７８ａｔ％まで低下し、酸素（Ｏ）の含有比は１０〜１１ａｔ％ほどに維持された。酸素（Ｏ２）ガスの流量比が図５と比べて低下するにつれ、酸素（Ｏ）の含有比は図５対比で半分ほどに低下し、窒素（Ｎ）の含有比は上昇した。一方、フッ素（Ｆ）の含有比は、図５と比べて若干低下したことが分かる。
【００６９】
ＺｎＦ２ターゲットに対するパワー（ＺｎＦ２  ｐｏｗｅｒ）が１５Ｗである場合、製造された半導体膜のホール移動度μ、キャリア濃度ｎ、及び比抵抗ρは、それぞれ１０３．０ｃｍ２／Ｖｓ、１．３９×１０１８／ｃｍ３、及び０．０４３６１Ωｃｍであった。ＺｎＦ２ターゲットに対するパワー（ＺｎＦ２  ｐｏｗｅｒ）が３０Ｗである場合、製造された半導体膜のホール移動度μ、キャリア濃度ｎ、及び比抵抗ρは、それぞれ８６．８ｃｍ２／Ｖｓ、２．６１×１０１７／ｃｍ３、及び０．２７５２Ωｃｍであった。ＺｎＦ２ターゲットに対するパワー（ＺｎＦ２  ｐｏｗｅｒ）が４５Ｗである場合、製造された半導体膜のホール移動度μ、キャリア濃度ｎ、及び比抵抗ρは、それぞれ６９．１ｃｍ２／Ｖｓ、２．３７×１０１６／ｃｍ３、及び３．８０８Ωｃｍであった。ＺｎＦ２ターゲットに対するパワー（ＺｎＦ２  ｐｏｗｅｒ）が０Ｗである場合、製造された半導体薄膜のホール移動度μ、キャリア濃度ｎ、及び比抵抗ρは、それぞれ１０５．０ｃｍ２／Ｖｓ、４．０６×１０１８／ｃｍ３、及び０．０１４５８Ωｃｍであった。このような結果と図５の薄膜に対する結果とを比較すると、酸素（Ｏ２）ガスの流量比が低下するにつれ（即ち、半導体膜の酸素対比の窒素含量が増加するにつれ）、半導体膜のホール移動度は上昇してキャリア濃度も上昇したことが分かる。言い換えると、酸素（Ｏ２）ガスの流量比を低くして薄膜の窒素（Ｎ）含有比を上昇させると、ホール移動度を上昇させることができ、キャリア濃度も上昇させることができる。
【００７０】
図１０は、図９の多様な半導体膜のＸＲＤ分析結果を示すグラフである。図１０で、サンプル番号＃１１〜＃１６は、図９のサンプル番号＃１１〜＃１６に対応する。
【００７１】
図１０の結果は、図６と類似することが分かる。従って、酸素（Ｏ２）ガスの流量比を減らして薄膜内窒素（Ｎ）の含有比を上昇させても、測定範囲内で、半導体膜は、非晶質相を有する。
【００７２】
図１１Ａ〜図１１Ｆは、本発明の他の実施形態による半導体膜を適用した薄膜トランジスタのトランスファ特性を示すグラフである。図１１Ａ〜図１１Ｆの結果は、それぞれ図９のサンプル＃１１〜＃１６の薄膜をチャネル層に適用した薄膜トランジスタに関する結果である。但し、薄膜トランジスタの場合、半導体膜形成後に３００℃で１時間アニーリングしてそれを含む薄膜トランジスタを製造後、２５０℃で１時間アニーリングした後で特性を評価した。同一条件で４つの薄膜トランジスタを製造した後、各トランジスタに対してトランスファ特性を評価した。従って、各グラフは、４つのトランスファ・カーブを含む。このとき、トランジスタの基本構成は、図７Ａ〜図７Ｆについて説明したものと同一である。
【００７３】
図１１Ａ〜図１１Ｆを参照すると、図７Ａ〜図７Ｆの結果と類似し、本実施形態による薄膜トランジスタは、低いオフ（ＯＦＦ）電流と高いオン／オフ（ＯＮ／ＯＦＦ）電流比とを示すことが分かる。特に、半導体膜（チャネル層）のフッ素（Ｆ）含有量が増加するほど、サブスレショルド・スイング（Ｓ．Ｓ．）値が小さくなり、オン／オフ（ＯＮ／ＯＦＦ）スイッチング特性が改善することが分かる。
【００７４】
図１１Ａ〜図１１Ｆから、薄膜トランジスタの電界効果移動度（ｃｍ２／Ｖｓ）及びサブスレショルド・スイング（Ｓ．Ｓ．）（Ｖ／ｄｅｃ）値を整理すると、下記表２の通りである。
【００７５】
【表２】
2014110429.tif 000004
【００７６】
一方、図１１Ａから図１１Ｆに行くほど、即ちチャネル層のフッ素（Ｆ）含有量が増加するほど、薄膜トランジスタのスレショルド電圧は徐々に上昇した。即ち、図１１Ａに対応する薄膜トランジスタのスレショルド電圧は、−８．０±０．２Ｖであり、図１１Ｆに対応する薄膜トランジスタのスレショルド電圧は、−１．３±０．２Ｖであった。それを、図７Ａ〜図７Ｆの結果と比較すると、酸素（Ｏ２）ガスの流量比を低下させて薄膜内窒素（Ｎ）の含有比を上昇させると、薄膜トランジスタのスレショルド電圧を更に大きく上昇させることが分かる。
【００７７】
図１２は、本発明の他の実施形態による薄膜トランジスタの半導体膜（チャネル層）の形成条件による薄膜トランジスタの電界効果移動度及びサブスレショルド・スイング（Ｓ．Ｓ．）値の変化を示すグラフである。図１２で、サンプル番号＃１１〜＃１６は、図９のサンプル番号＃１１〜＃１６にそれぞれ対応する。即ち、図１２は、図９の＃１１〜＃１６に対応する半導体膜をチャネル層に適用した薄膜トランジスタに対する結果を示す。図１２の結果は、表２の結果に対応する。
【００７８】
図１２を参照すると、ＺｎＦ２ターゲットに対するパワー（ＺｎＦ２  ｐｏｗｅｒ）が増加するにつれ、即ち半導体膜（チャネル層）のフッ素（Ｆ）含有比が増加するにつれ、サブスレショルド・スイング（Ｓ．Ｓ．）値が低下する傾向を有することが分かる。それは図８の結果と類似している。ところで、図１２の場合、サブスレショルド・スイング（Ｓ．Ｓ．）値が０．３５Ｖ／ｄｅｃほどまで低下し、それは図８より更に低い数値である。従って、図１２に対応する実施形態の場合、サブスレショルド・スイング（Ｓ．Ｓ．）値の低下、即ちオン／オフ（ＯＮ／ＯＦＦ）特性改善に更に有利である。
【００７９】
一方、薄膜トランジスタの電界効果移動度の場合、半導体膜（チャネル層）のフッ素（Ｆ）含有比が増加するにつれ、ある程度上昇して低下する傾向を示した。即ち、ＺｎＦ２ターゲットに対するパワー（ＺｎＦ２  ｐｏｗｅｒ）が０Ｗから３０Ｗまで増加するにつれ、電界効果移動度は、１１０ｃｍ２／Ｖｓ以上まで上昇し、３０Ｗから７５Ｗに上昇する区間では電界効果移動度が低下した。そして、平均的な移動度値も図８に比べて高いことが分かる。従って、図１２に対応する実施形態の場合、薄膜トランジスタの高移動度特性確保に更に有利である。また、高移動度特性を確保しながら同時にスイング値を低くし、優秀なスイッチング特性を確保するのに有利である。例えば、ＺｎＦ２ターゲットに対するパワー（ＺｎＦ２  ｐｏｗｅｒ）が６０Ｗである場合、薄膜トランジスタの移動度は、約５０ｃｍ２／Ｖｓと高く、スイング値は、０．４５Ｖ／ｄｅｃで低かった。また、ＺｎＦ２ターゲットに対するパワー（ＺｎＦ２  ｐｏｗｅｒ）が３０Ｗである場合、薄膜トランジスタの移動度は、約１１３ｃｍ２／Ｖｓと非常に高く、スイング値は、０．７Ｖ／ｄｅｃで低かった。このような薄膜トランジスタは、次世代高性能／高解像度／大面積の表示装置の具現に有利に適用される。
【００８０】
＜分析／評価（３）＞
【００８１】
図１３Ａ〜図１３Ｃは、本発明の更に他の実施形態による半導体膜を適用した薄膜トランジスタのトランスファ特性を示すグラフである。図１３Ａ〜図１３Ｃの結果は、図２を参照して説明した半導体物質１００’を適用したトランジスタに対する結果である。即ち、酸素（Ｏ２）ガスを使用せずに亜鉛（Ｚｎ）、フッ素（Ｆ）、及び窒素（Ｎ）を含む半導体膜を製造した後、それをチャネル層に適用した薄膜トランジスタに対する結果である。図１３Ａ、図１３Ｂ、図１３Ｃのトランジスタに使用した半導体膜（チャネル層）の形成時、ＺｎＦ２ターゲットに対するパワー（ＺｎＦ２  ｐｏｗｅｒ）は、それぞれ７０Ｗ、８０Ｗ、９０Ｗであった。トランジスタの基本構成は、図７Ａ〜図７Ｆについて説明したものと同一である。
【００８２】
図１３Ａ〜図１３Ｃを参照すると、図７Ａ〜図７Ｆの結果及び図１１Ａ〜図１１Ｆの結果と類似し、本実施形態による薄膜トランジスタは、比較的優秀な特性を示すことを確認することができる。
【００８３】
図１３Ａ〜図１３Ｃから、薄膜トランジスタの電界効果移動度（ｃｍ２／Ｖｓ）及びサブスレショルド・スイング（Ｓ．Ｓ．）（Ｖ／ｄｅｃ）値を整理すると、下記表３の通りである。
【００８４】
【表３】
2014110429.tif 000005
【００８５】
一方、図１３Ａ〜図１３Ｃからスレショルド電圧を計算すると、図１３Ａに対応する薄膜トランジスタのスレショルド電圧は、−０．８６±０．９３Ｖであり、図１３Ｂに対応する薄膜トランジスタのスレショルド電圧は、−０．９２±０．４２Ｖであり、図１３Ｃに対応する薄膜トランジスタのスレショルド電圧は、−０．８９±０．４４Ｖであった。
【００８６】
＜分析／評価（４）＞
【００８７】
図１４は、本発明の一実施形態による半導体膜のＴＥＭ（ｔｒａｎｓｍｉｓｓｉｏｎ  ｅｌｅｃｔｒｏｎ  ｍｉｃｒｏｓｃｏｐｅ）イメージから得られたナノ回折パターン（ｎａｎｏｄｉｆｆｒａｃｔｉｏｎ  ｐａｔｔｅｒｎ）を示す。即ち、図１４は、半導体膜に対するＴＥＭナノ回折分析結果を示す。半導体膜は、亜鉛フルオロオキシナイトライド（ＺｎＦｘＯｙＮｚ）を含む。一般的に、ＴＥＭイメージから得られた回折パターンで、鮮やかなドット（ｄｏｔ）及びダッシュ（ｄａｓｈ）のパターンは結晶質を示し、境界が不明であって色が薄い幅広の円形バンド（ｂａｎｄ）は非晶質を示す。
【００８８】
図１４を参照すると、幅広の円形バンドと共にドットパターンが示されることを確認することができる。それは、本実施形態による半導体膜内に非晶質相と結晶質相（ナノ結晶相）が共に存在することを意味する。ドットパターンの数は多くないので、結晶質相（ナノ結晶相）の量は多くなく、非晶質相が主に形成されていると推定される。しかし、図１４の結果は例示的なものであり、形成条件により半導体膜相の構成は変化し得る。
【００８９】
＜トランジスタ（２）＞
【００９０】
以下、本発明の実施形態による薄膜トランジスタの構成及び変形例について詳細に説明する。即ち、図３及び図４の薄膜トランジスタの構成要素が有する具体的な構造及びそれらの変形例、そして他の実施形態による薄膜トランジスタについて説明する。
【００９１】
図１５は、図３及び図４のゲート電極Ｇ１０、ソース電極Ｓ１０、Ｓ１０’及び／又はドレイン電極Ｄ１０、Ｄ１０’が有する多層電極構造を例示的に示す断面図である。
【００９２】
図１５を参照すると、多層電極ＭＥ１０は、複数の層、例えば第１層Ｌ１、第２層Ｌ２、及び第３層Ｌ３を含む。第１層Ｌ１は下部層であり、第２層Ｌ２は中問層であり、第３層Ｌ３は上部層である。第２層Ｌ２の比抵抗は、第１層Ｌ１及び第３層Ｌ３の比抵抗より低い。従って、電流の流れは、ほぼ第２層Ｌ２を介して行われる。第１層Ｌ１及び／又は第３層Ｌ３は、接着力向上及び拡散防止（抑制）などのために具備される。即ち、第１層Ｌ１及び／又は第３層Ｌ３は、接着層、拡散防止層などの役割を行う。例えば、第１層Ｌ１及び／又は第３層Ｌ３は、Ｔｉ、Ｍｏ、又はそれらの組み合わせを含む。第２層Ｌ２は、Ａｌ、ＡｌＮｄ、Ｃｕ、又はそれらの組み合わせを含む。具体的な例として、多層電極ＭＥ１０は、Ｔｉ／Ａｌ／Ｔｉ、Ｔｉ／Ｃｕ／Ｔｉ、Ｍｏ／Ａｌ／Ｍｏ、Ｔｉ／ＡｌＮｄ／Ｔｉ、Ｍｏ／ＡｌＮｄ／Ｍｏなどの構造を有する。ＡｌＮｄに含まれるＮｄは、ＥＭ（ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ）現象を抑制する役割を行う。第２層Ｌ１の厚みは、第１層Ｌ１及び第３層Ｌ３の厚みより厚い。例えば第１層Ｌ１、第２層Ｌ２、及び第３層Ｌ３の厚みは、それぞれ５００Å〜１０００Å、１０００Å〜２μｍ、５００Å〜１０００Åである。場合によって、第１層Ｌ１と第２層Ｌ２との間、及び／又は第２層Ｌ２と第３層Ｌ３との間に、所定のバリア層（図示せず）を更に具備することができる。一例として、第１層Ｌ１と第２層Ｌ２との間にＴｉＮ層のようなバリア層を具備する。また、場合によって、第１層Ｌ１及び第２層Ｌ２のうちの少なくとも１層を具備しないこともある。それ以外にも、図１５の電極構成は、多様に変化される。
【００９３】
図１５のような構成を有する多層電極ＭＥ１０を、図３及び図４のゲート電極Ｇ１０、ソース電極Ｓ１０、Ｓ１０’及び／又はドレイン電極Ｄ１０、Ｄ１０’に適用することにより、それらの接着力及び拡散防止特性を改善することができ、ＲＣ（ｒｅｓｉｓｔａｎｃｅ−ｃａｐａｃｉｔａｎｃｅ）遅延を抑制し、優秀な信号伝達特性を確保することができる。図１５のような電極構成は、図３及び図４以外に、以下で説明する他の実施形態の薄膜トランジスタにも同様に適用される。しかし、図１５の具体的な電極構成は、例示的なものに過ぎず、多様に変形される。例えば、単層構造の電極、二重層構造の電極、三重層以上の多層電極も可能である。
【００９４】
以下、図１６を参照して、図３及び図４のゲート絶縁層ＧＩ１０が有する具体的な構造（多層構造）について例示的に説明する。即ち、図１６は、図３及び図４のゲート絶縁層ＧＩ１０が有する具体的な構造（多層構造）を例示的に示す断面図である。
【００９５】
図１６を参照すると、ゲート絶縁層ＧＩ１１は、シリコン窒化物層ＧＩ１及びシリコン酸化物層ＧＩ２を含む。ゲート電極Ｇ１０上にシリコン窒化物層ＧＩ１とシリコン酸化物層ＧＩ２とが順に積層される。シリコン窒化物層ＧＩ１はゲート電極Ｇ１０とシリコン酸化物層ＧＩ２との間に具備され、シリコン酸化物層ＧＩ２はシリコン窒化物層ＧＩ１とチャネル層Ｃ１０との間に具備される。シリコン窒化物層ＧＩ１はゲート電極Ｇ１０に接触し、シリコン酸化物層ＧＩ２はチャネル層Ｃ１０に接触する。シリコン酸化物層ＧＩ２は、チャネル層Ｃ１０とゲート絶縁層ＧＩ１１との界面特性を向上させるための物質層でもある。即ち、シリコン酸化物層ＧＩ２は、チャネル層Ｃ１０と接触して優秀な界面特性を示す。ゲート絶縁層ＧＩ１１とチャネル層Ｃ１０との界面特性は、トランジスタ特性に影響を与えるため、可能であるならば、ゲート絶縁層ＧＩ１１とチャネル層Ｃ１０との間に優秀な界面特性を確保することが望ましい。また、シリコン酸化物層ＧＩ２は、比較的大きいエネルギーバンド・ギャップを有するため、チャネル層Ｃ１０に対して大きい価電子帯オフセット（ｖａｌｅｎｃｅ  ｂａｎｄ  ｏｆｆｓｅｔ）を有する。従って、シリコン酸化物層ＧＩ２をチャネル層Ｃ１０に接触させる場合、ゲート絶縁層ＧＩ１１とチャネル層Ｇ１０との電気的バリアを高めることができ、ホール注入（ｈｏｌｅ  ｉｎｊｅｃｔｉｏｎ）現象などを抑制することができる。一方、シリコン窒化物層ＧＩ１は、成膜速度が速く成膜時にパーティクル発生が少ないため、それにより、トランジスタ製造の工程及び特性に有利に作用する。即ち、シリコン窒化物層ＧＩ１をゲート電極Ｇ１０とシリコン酸化物層ＧＩ２との間に具備する場合、ゲート絶縁層ＧＩ１１の形成時にパーティクル発生を減らすことができ、ゲート絶縁層ＧＩ１１の成膜速度を速めることができる。従って、図１６のような多層構造のゲート絶縁層ＧＩ１１を使用した場合、シリコン窒化物又はシリコン酸化物だけで構成された単層構造のゲート絶縁層を使用する場合に比べて、優秀な特性を有する薄膜トランジスタを製造することができる。
【００９６】
図１６のようなゲート絶縁層ＧＩ１１の構成は、図３及び図４以外に、以下で説明する他の実施形態の薄膜トランジスタにも同様に適用される。ゲート電極がチャネル層の上側に具備されるトップゲート構造の薄膜トランジスタの場合、チャネル層からゲート電極側に順に具備されたシリコン酸化物層及びシリコン窒化物層を含むゲート絶縁層を使用する。しかし、図１６のゲート絶縁層ＧＩ１１の構成は、例示的なものに過ぎず、多様に変形される。例えば、ゲート絶縁層ＧＩ１１の構成物質が異なり、単層構造のゲート絶縁層や三重層以上の多層構造を有するゲート絶縁層も使用される。
【００９７】
図３及び図４の保護層Ｐ１０は、単層構造又は多層構造を有する。例えば、図３及び図４の保護層Ｐ１０は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、有機絶縁物などを利用して単層構造又は多層構造に形成される。図３の場合、保護層Ｐ１０がチャネル層Ｃ１０に直接接触しないため、保護層Ｐ１０をシリコン窒化物の単層構造に形成する。図４の場合、保護層Ｐ１０がチャネル層Ｃ１０に接触するため、保護層Ｐ１０をシリコン酸化物層とシリコン窒化物層との多層構造に形成する。その場合、シリコン酸化物層がチャネル層Ｃ１０に接触し、その上にシリコン窒化物層が具備される。或いは、図３及び図４の保護層Ｐ１０をシリコン酸化物の単層構造に形成することもでき、また図３及び図４の保護層Ｐ１０を三重層以上の多層構造に形成することもできる。
【００９８】
図１７は、二重層構造の保護層Ｐ１１を使用した場合を示し、図１８は、三重層構造の保護層Ｐ１２を使用した場合を示す。図１７は図４の薄膜トランジスタ（ｂａｃｋ  ｃｈａｎｎｅｌ  ｅｔｃｈ構造）に二重層構造の保護層Ｐ１１を適用した場合であり、図１８は図３の薄膜トランジスタ（ｅｔｃｈ  ｓｔｏｐ構造）に三重層構造の保護層Ｐ１２を適用した場合である。
【００９９】
図１７を参照すると、保護層Ｐ１１は、順に積層された第１保護層Ｐ１と第２保護層Ｐ２とを含む。第１保護層Ｐ１はシリコン酸化物層であり、第２保護層Ｐ２はシリコン窒化物層である。ソース電極Ｓ１０’とドレイン電極Ｄ１０’との間のチャネル層Ｃ１０の露出した領域上に保護層Ｐ１１を形成する場合、第１保護層Ｐ１としてシリコン酸化物層を使用し、第２保護層Ｐ２としてシリコン窒化物層を使用する。もしチャネル層Ｃ１０に接触するシリコン窒化物保護層を形成すると、シリコン窒化物保護層の形成時に使用するアンモニア（ＮＨ３）ガスなどにより、チャネル層Ｃ１０の電気伝導度が所望しないレベルに高くなる。従って、チャネル層Ｃ１０に接触する第１保護層Ｐ１としては、シリコン酸化物層を使用する。一方、第２保護層Ｐ２として使用されるシリコン窒化物層は、酸素、水気などの浸透を抑制／防止するため、シリコン酸化物層より優秀な性能を有する。
【０１００】
図１８を参照すると、保護層Ｐ１２は、順に積層された第１保護層Ｐ１’、第２保護層Ｐ２’、及び第３保護層Ｐ３’を含む。第１保護層Ｐ１’はシリコン酸化物層であり、第２保護層Ｐ２’はシリコン酸窒化物層であり、第３保護層Ｐ３’はシリコン窒化物層である。その場合、シリコン酸窒化物層Ｐ２’は、バッファ層（又は、遮断層）のように作用し、シリコン窒化物層Ｐ３’の形成時にプラズマ及び水素などの浸透を防止したり抑制したりする役割を行う。シリコン酸窒化物層Ｐ２’のバッファ層（又は、遮断層）としての役割を考慮すると、その厚みは少なくとも１００ｎｍ以上である。しかし、場合によって、シリコン酸窒化物層Ｐ２’の最小厚みは異なる。また、シリコン酸化物層Ｐ１’が高温蒸着層である場合には、シリコン酸窒化物層Ｐ２’を具備しないこともある。
【０１０１】
図１７は、図４に二重層構造の保護層Ｐ１１を適用した場合を示し、図１８は、図３に三重層構造の保護層Ｐ１２を適用した場合を示すが、二重層構造の保護層Ｐ１１が図３のトランジスタに適用され、三重層構造の保護層Ｐ１２が図４のトランジスタに適用されてもよい。そして、図１７及び図１８の保護層Ｐ１１、Ｐ１２は、以下で説明する他の実施形態のトランジスタにも同様に適用される。また、図１７及び図１８の保護層Ｐ１１、Ｐ１２の構造は、例示的なものであり、多様に変形される。
【０１０２】
＜トランジスタ（３）＞
【０１０３】
図１９は、本発明の他の実施形態による薄膜トランジスタを示す断面図である。本実施形態によるトランジスタは、ゲート電極Ｇ２０がチャネル領域Ｃ２０上に具備されるトップゲート構造の薄膜トランジスタである。
【０１０４】
図１９を参照すると、基板ＳＵＢ２０上に活性層Ａ２０が具備される。基板ＳＵＢ２０は、ガラス基板であるが、それ以外の他の基板、例えばプラスチック基板やシリコン基板など、通常の半導体素子工程で使用される多様な基板のうちのいずれか一つである。基板ＳＵＢ２０は、無機物基板や有機物基板であり、透明、不透明、又は半透明である。活性層Ａ２０は、半導体物質で形成された層である。活性層Ａ２０は、図１及び図２を参照して説明した半導体物質１００、１００’で形成された層である。従って、活性層Ａ２０は、亜鉛、フッ素、酸素、及び窒素を含む半導体物質で形成されるか、或いは亜鉛、フッ素、及び窒素を含む半導体物質で形成される。言い換えると、活性層Ａ２０は、亜鉛フルオロオキシナイトライドを含む半導体物質で形成されるか、或いは亜鉛フルオロナイトライドを含む半導体物質で形成される。活性層Ａ２０は、その中央部或いはその近傍にチャネル領域Ｃ２０を有する。チャネル領域Ｃ２０の物質構成、物性、特性、変形例などは、図１及び図２を参照して半導体物質１００、１００’について説明したものと同一であるか、或いはそれと類似する。
【０１０５】
活性層Ａ２０のチャネル領域Ｃ２０上に、ゲート絶縁層ＧＩ２０とゲート電極Ｇ２０とが順に積層された積層構造物ＳＳ２０が具備される。積層構造物ＳＳ２０の両側の活性層Ａ２０内に、ソース領域Ｓ２０及びドレイン領域Ｄ２０が具備される。ソース領域Ｓ２０及びドレイン領域Ｄ２０は、チャネル領域Ｃ２０より高い電気伝導度を有する。ソース領域Ｓ２０及びドレイン領域Ｄ２０は、導電性領域である。ソース領域Ｓ２０及びドレイン領域Ｄ２０は、プラズマ処理された領域である。例えば、ソース領域Ｓ２０及びドレイン領域Ｄ２０は、水素（Ｈ）を含むプラズマで処理された領域である。積層構造物ＳＳ２０の両側の活性層Ａ２０を、水素（Ｈ）を含むガスのプラズマで処理すると、導電性を有するものになってソース領域Ｓ２０及びドレイン領域Ｄ２０になる。このとき、水素（Ｈ）を含むガスは、ＮＨ３、Ｈ２などである。水素（Ｈ）を含むガスのプラズマで活性層Ａ２０の両端部を処理すると、水素が活性層Ａ２０内に入り、キャリアとして作用する。また、水素のプラズマは、活性層Ａ２０の陰イオン（酸素など）を除外する役割を行い、その結果、プラズマ処理領域の電気伝導度が高くなる。それによって、ソース領域Ｓ２０及びドレイン領域Ｄ２０は、陰イオン（酸素など）の濃度が相対的に低い領域を含む。言い換えると、ソース領域Ｓ２０及びドレイン領域Ｄ２０は、陽イオンの濃度が相対的に高い領域、例えば亜鉛富化（Ｚｎ−ｒｉｃｈ）領域を含む。
【０１０６】
基板ＳＵＢ２０上に、ゲート電極Ｇ２０、ソース領域Ｓ２０、及びドレイン領域Ｄ２０を覆う層間絶縁層ＩＬＤ２０が具備される。層間絶縁層ＩＬＤ２０上に、ソース領域Ｓ２０及びドレイン領域Ｄ２０に電気的に連結された第１電極Ｅ２１及び第２電極Ｅ２２が具備される。ソース領域Ｓ２０と第１電極Ｅ２１は第１導電性プラグＰＧ２１により、ドレイン領域Ｄ２０と第２電極Ｅ２２は第２導電性プラグＰＧ２２によって連結される。第１電極Ｅ２１及び第２電極Ｅ２２は、それぞれソース電極及びドレイン電極である。或いは、ソース領域Ｓ２０自体及びドレイン領域Ｄ２０自体をソース電極及びドレイン電極ということもできる。層間絶縁層ＩＬＤ２０上に、第１電極Ｅ２１及び第２電極Ｅ２２を覆う保護層（図示せず）が更に具備される。
【０１０７】
図示していないが、基板ＳＵＢ２０上に所定の下地層が具備され、下地層上に活性層Ａ２０が具備される。下地層は、酸化物層のような絶縁層である。酸化物層は、例えばシリコン酸化物層である。しかし、下地層の物質は多様に変化される。
【０１０８】
本実施形態による薄膜トランジスタは、ゲート電極Ｇ２０の位置により、その両側のソース領域Ｓ２０／ドレイン領域Ｄ２０の位置が自動的に決定される自己整列トップゲート構造を有する。このとき、ソース領域Ｓ２０及びドレイン領域Ｄ２０は、ゲート電極Ｇ２０にオーバーラップしない。このような構造は、素子（トランジスタ）のスケールダウン及び動作速度の改善に有利である。特に、寄生キャパシタンスを減らすことができるため、ＲＣ遅延現象を抑制することができ、結果として動作速度が改善される。
【０１０９】
図２０は、本発明の他の実施形態による薄膜トランジスタを示す断面図である。図２０は、図１９を変形したものであり、積層構造物ＳＳ２０の両側壁に絶縁スペーサＳＰ２０が具備され、変形したソース領域Ｓ２０’及びドレイン領域Ｄ２０’を有する点で、図１９の構造と違いがある。
【０１１０】
図２０を参照すると、積層構造物ＳＳ２０の両側壁に絶縁スペーサＳＰ２０が具備される。積層構造物ＳＳ２０の両側の活性層Ａ２０内に、ソース領域Ｓ２０’及びドレイン領域Ｄ２０’が具備される。ソース領域Ｓ２０’及びドレイン領域Ｄ２０’のそれぞれは、電気伝導度が異なる２つの領域（以下、第１導電領域ｄ１及び第２導電領域ｄ２）を含み、それらのうちの第１導電領域ｄ１がチャネル領域Ｃ２０に隣接して絶縁スペーサＳＰ２０の下に具備される。第１導電領域ｄ１の電気伝導度は、第２導電領域ｄ２の電気伝導度より低い。このような第１導電領域ｄ１は、ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）領域に類似した領域である。ソース領域Ｓ２０’及びドレイン領域Ｄ２０’は、プラズマ処理された領域である。第１導電領域ｄ１のプラズマ処理時間又は回数は、第２導電領域ｄ２のプラズマ処理時間より短く、或いはそのプラズマ処理回数より少ない。図２０で、絶縁スペーサＳＰ２０は、互いに異なる第１導電領域ｄ１及び第２導電領域ｄ２を形成するために設けられたものである。更に具体的に説明すると、積層構造物ＳＳ２０を形成した後、積層構造物ＳＳ２０の両側の活性層Ａ２０を一次プラズマ処理して、積層構造物ＳＳ２０の両側壁に絶縁スペーサＳＰ２０を形成した後、積層構造物ＳＳ２０と絶縁スペーサＳＰ２０の両側の活性層Ａ２０とを二次プラズマ処理すると、互いに異なる第１導電領域ｄ１及び第２導電領域ｄ２が形成される。言い換えると、絶縁スペーサＳＰ２０は、活性層Ａ２０内にＬＤＤ構造を形成するために利用される。また、絶縁スペーサＳＰ２０は、ゲート電極Ｇ２０の側壁を保護する役割を行う。
【０１１１】
図２１は、本発明の他の実施形態による薄膜トランジスタを示す断面図である。本実施形態は、トップゲート薄膜トランジスタの他の例を示している。
【０１１２】
図２１を参照すると、基板ＳＵＢ３０上に互いに離隔されたソース電極Ｓ３０及びドレイン電極Ｄ３０が具備される。ソース電極Ｓ３０とドレイン電極Ｄ３０との間の基板ＳＵＢ３０上に、該ソース電極Ｓ３０とドレイン電極Ｄ３０に接触するチャネル層Ｃ３０が具備される。チャネル層Ｃ３０の物質は、図１の半導体物質１００と同一であるか、或いは図２の半導体物質１００’と同一である。即ち、チャネル層Ｃ３０は、亜鉛、フッ素、酸素、及び窒素を含む半導体物質で構成されるか、或いは亜鉛、フッ素、及び窒素を含む半導体物質で構成される。言い換えると、チャネル層Ｃ３０は、亜鉛フルオロオキシナイトライドを含むか、或いは亜鉛フルオロナイトライドを含む。チャネル層Ｃ３０の物質構成、物性、特性、変形例などは、図１及び図２を参照して半導体物質１００、１００’について説明したものと同一であるか、或いはそれと類似する。チャネル層Ｃ３０の厚みは、１０〜１５０ｎｍであり、例えば２０〜１００ｎｍである。しかし、チャネル層Ｃ３０の厚み範囲は、それらと異なってもよい。
【０１１３】
基板ＳＵＢ３０上に、チャネル層Ｃ３０、ソース電極Ｓ３０、及びドレイン電極Ｄ３０を覆うゲート絶縁層ＧＩ３０が具備される。ゲート絶縁層ＧＩ３０上にゲート電極Ｇ３０が具備される。ゲート電極Ｇ３０は、チャネル層Ｃ３０上に位置する。ゲート絶縁層ＧＩ３０上に、ゲート電極Ｇ３０を覆う保護層Ｐ３０が具備される。
【０１１４】
図２１の基板ＳＵＢ３０、ソース電極Ｓ３０、ドレイン電極Ｄ３０、チャネル層Ｃ３０、ゲート絶縁層ＧＩ３０、ゲート電極Ｇ３０、及び保護層Ｐ３０のそれぞれの物質及び厚みなどは、図３の基板ＳＵＢ１０、ソース電極Ｓ１０、ドレイン電極Ｄ１０、チャネル層Ｃ１０、ゲート絶縁層ＧＩ１０、ゲート電極Ｇ１０、及び保護層Ｐ１０のそれぞれの各構成要素と同一であるか、或いは類似する。図２１で、チャネル層Ｃ３０、ソース電極Ｓ３０、及びドレイン電極Ｄ３０の位置関係は、図４のように変化してもよい。言い換えると、図２１では、ソース電極Ｓ３０及びドレイン電極Ｄ３０がチャネル層Ｃ３０の両端下面に接触するように具備されるが、チャネル層Ｃ３０を先ず形成した後、チャネル層Ｃ３０の両端上面に接触するソース電極Ｓ３０及びドレイン電極Ｄ３０を形成することもできる。それ以外にも、図２１の構造は、多様に変形される。
【０１１５】
＜トランジスタの製造方法＞
【０１１６】
以下、本発明の実施形態による半導体物質を含む薄膜トランジスタの製造方法について例示的に説明する。
【０１１７】
図２２Ａ〜図２２Ｇは、本発明の一実施形態による薄膜トランジスタの製造方法を示す断面図である。本実施形態は、ボトムゲート構造を有する薄膜トランジスタの製造方法である。
【０１１８】
図２２Ａを参照すると、基板ＳＵＢ１０上にゲート電極Ｇ１０を形成し、ゲート電極Ｇ１０を覆うゲート絶縁層ＧＩ１０を形成する。基板ＳＵＢ１０は、ガラス基板であるが、それ以外の他の基板、例えばプラスチック基板やシリコン基板など、通常の半導体素子工程で使用される多様な基板のうちのいずれか一つである。基板ＳＵＢ１０は、無機物基板や有機物基板であり、透明、不透明、又は半透明である。ゲート電極Ｇ１０は、一般的な電極物質（金属、合金、導電性金属酸化物、導電性金属窒化物など）で形成される。例えば、ゲート電極Ｇ１０は、Ｔｉ、Ｐｔ、Ｒｕ、Ａｕ、Ａｇ、Ｍｏ、Ａｌ、Ｗ、Ｃｕ、Ｎｄ、Ｃｒ、Ｔａなどの金属や、それらを含む合金で形成されるか、或いはＩｎ−Ｚｎ−Ｏ（ＩＺＯ）、Ａｌ−Ｚｎ−Ｏ（ＡＺＯ）、Ｉｎ−Ｓｎ−Ｏ（ＩＴＯ）、Ｇａ−Ｚｎ−Ｏ（ＧＺＯ）、Ｚｎ−Ｓｎ−Ｏ（ＺＴＯ）などの導電性酸化物、又はそれらを含む化合物で形成される。ゲート電極Ｇ１０は、単層構造又は多層構造を有する。ゲート絶縁層ＧＩ１０は、シリコン酸化物、シリコン酸窒化物、又はシリコン窒化物で形成されるか、或いはそれ以外の他の物質、例えばシリコン窒化物より誘電定数が大きい高誘電物質（ＨｆＯ２、Ａｌ２Ｏ３など）で形成される。ゲート絶縁層ＧＩ１０は、シリコン酸化物層、シリコン酸窒化物層、シリコン窒化物層、及び高誘電物質層のうちの少なくとも２層以上が積層された構造で形成される。具体的な例として、ゲート絶縁層ＧＩ１０は、シリコン窒化物層とシリコン酸化物層との積層構造で形成される。その場合、ゲート電極Ｇ１０上にシリコン窒化物層とシリコン酸化物層とを順に積層し、ゲート絶縁層ＧＩ１０を形成する。
【０１１９】
図２２Ｂを参照すると、ゲート絶縁層ＧＩ１０上にチャネル用半導体層Ｃ１００を形成する。チャネル用半導体層Ｃ１００は、亜鉛、フッ素、酸素、及び窒素を含む半導体物質で形成されるか、或いは亜鉛、フッ素、及び窒素を含む半導体物質で形成される。言い換えると、チャネル用半導体層Ｃ１００は、亜鉛フルオロオキシナイトライドを含む半導体物質で形成されるか、或いは亜鉛フルオロナイトライドを含む半導体物質で形成される。チャネル用半導体層Ｃ１００の厚みは、１０〜１５０ｎｍであり、例えば２０〜１００ｎｍであるが、場合によって、適正厚み範囲は、それらと異なってもよい。
【０１２０】
チャネル用半導体層Ｃ１００は、例えばスパッタリング法のようなＰＶＤ（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法によって蒸着される。スパッタリングは、反応性スパッタリング（ｒｅａｃｔｉｖｅ  ｓｐｕｔｔｅｒｉｎｇ）である。また、スパッタリングは、複数のターゲットを使用する共スパッタリングであり得る。例えば、チャネル用半導体層Ｃ１００を共スパッタリング法で形成する場合、Ｚｎターゲット及びＺｎＦ２ターゲットを使用する。このとき、反応ガスとして、窒素（Ｎ２）ガスと酸素（Ｏ２）ガスとを使用し、加えてアルゴン（Ａｒ）ガスを更に使用する。窒素（Ｎ２）ガスは窒素のソースであり、酸素（Ｏ２）ガスは酸素のソースである。アルゴン（Ａｒ）ガスは、キャリアガスの役割を行う。また、アルゴン（Ａｒ）ガスは、プラズマを発生させ、蒸着効率を高める役割を行う。窒素（Ｎ２）ガスの流量は、２０〜２００ｓｃｃｍであり、酸素（Ｏ２）ガスの流量は、１〜１５ｓｃｃｍである。アルゴン（Ａｒ）ガスの流量は、１〜１００ｓｃｃｍである。窒素ガスの供給量は酸素ガスの供給量より多く、例えば窒素ガスの供給量は、酸素ガスの供給量より１０倍以上又は５０倍以上多い。亜鉛（Ｚｎ）に対する酸素の反応性が窒素より高いため、酸素ガスより窒素ガスを更に多く供給することにより、窒素富化半導体層Ｃ１００を得ることができる。また、窒素ガスの供給量は、アルゴンガスの供給量より多い。スパッタリング法は、常温又は比較的低温（例えば、２５〜３００℃）で遂行される。言い換えると、スパッタリング法でチャネル用半導体層Ｃ１００を形成するとき、基板ＳＵＢ１０の温度は、常温又は比較的低温（例えば、２５〜３００℃）に維持される。反応チャンバの圧力は、０．０５〜１５Ｐａである。Ｚｎターゲットに対するスパッタリング・パワーは、数十〜数千Ｗであり、ＺｎＦ２ターゲットに対するスパッタリング・パワーは、数〜数千Ｗである。ＺｎＦ２ターゲットに対するスパッタリング・パワーを調節することにより、チャネル用半導体層Ｃ１００のフッ素（Ｆ）含有量を調節することができる。ＺｎＦ２ターゲットに対するスパッタリング・パワーが増加するほど、チャネル用半導体層Ｃ１００のフッ素（Ｆ）含有量が増加する。また、チャネル用半導体層Ｃ１００の形成方法で酸素（Ｏ２）ガスを使用しない場合、即ち酸素（Ｏ２）ガスの流量を０ｓｃｃｍにすると、亜鉛、フッ素、及び窒素で構成されたチャネル用半導体層Ｃ１００が形成される。
【０１２１】
上記具体的な工程条件は例示的なものであり、該条件はスパッタ装置によって異なる。また、上述のチャネル用半導体層Ｃ１００の形成方法は、多様に変化される。例えば、チャネル用半導体層Ｃ１００は、スパッタリング法ではない他の方法、例えばＭＯＣＶＤ（ｍｅｔａｌ  ｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法で形成される。それ以外の他の方法、例えばＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）法、又は蒸発（ｅｖａｐｏｒａｔｉｏｎ）法などでチャネル用半導体層Ｃ１００を形成することもできる。
【０１２２】
図２２Ｃを参照すると、チャネル用半導体層Ｃ１００をアニーリング（即ち、熱処理）する。アニーリングは、約４５０℃以下の温度、例えば１５０〜４５０℃の温度で行われる。また、アニーリングは、Ｎ２、Ｏ２、又は空気（ａｉｒ）の雰囲気で行われる。このようなアニーリングを通して、チャネル用半導体層Ｃ１００が安定化される。また、アニーリングによって、チャネル用半導体層Ｃ１００の表面部に一種の保護膜（図示せず）が薄く形成される。保護膜は、表面酸化膜又は酸素富化物質膜である。保護膜は、その下の半導体層Ｃ１００より相対的に高い密度を有する。アニーリング工程の時点は異なってもよい。例えば、チャネル用半導体層Ｃ１００をパターニングした後（図２２Ｄのように）、アニーリング工程を遂行する。しかし、アニーリング工程は、選択的な（ｏｐｔｉｏｎａｌ）なものであり、場合によって、遂行されないこともある。
【０１２３】
チャネル用半導体層Ｃ１００をパターニングし、図２２Ｄに示すようなチャネル層Ｃ１０を形成する。チャネル層Ｃ１０は、ゲート電極Ｇ１０の上側に具備される。即ち、チャネル層Ｃ１０は、ゲート電極Ｇ１０に対向するように配置される。チャネル層Ｃ１０の物質構成、物性、特性、変形例などは、図１及び図２を参照して半導体物質１００、１００’について説明したものと同一であるか、或いはそれと類似する。
【０１２４】
図２２Ｅを参照すると、チャネル層Ｃ１０上にエッチング停止層ＥＳ１０を形成する。エッチング停止層ＥＳ１０は、チャネル層Ｃ１０の中央部（或いは、それと隣接する領域）上に形成される。従って、エッチング停止層ＥＳ１０の両側のチャネル層Ｃ１０の部分は、エッチング停止層ＥＳ１０に覆われずに露出する。エッチング停止層ＥＳ１０は、例えばシリコン酸化物、シリコン酸窒化物、シリコン窒化物、有機絶縁物などで形成される。
【０１２５】
図２２Ｆを参照すると、ゲート絶縁層ＧＩ１０上に、チャネル層Ｃ１０の第１領域及び第２領域（例えば、両端）にそれぞれ接触するソース電極Ｓ１０及びドレイン電極Ｄ１０を形成する。ソース電極Ｓ１０は、第１領域（一端）に接触してエッチング停止層ＥＳ１０の一端上に延長された構造を有する。ドレイン電極Ｄ１０は、第２領域（他端）に接触してエッチング停止層ＥＳ１０の他端上に延長された構造を有する。ゲート絶縁層ＧＩ１０上にチャネル層Ｃ１０及びエッチング停止層ＥＳ１０を覆う所定の導電膜を形成した後、導電膜をパターニング（エッチング）してソース電極Ｓ１０及びドレイン電極Ｄ１０を形成する。このとき、エッチング停止層ＥＳ１０は、ソース電極Ｓ１０及びドレイン電極Ｄ１０を形成するためのエッチング工程時に、エッチングによってチャネル層Ｃ１０が損傷することを防止する役割を行う。ソース電極Ｓ１０及びドレイン電極Ｄ１０は、ゲート電極Ｇ１０と同一の物質層であるが、他の物質層であってもよい。具体的な例として、ソース電極Ｓ１０及びドレイン電極Ｄ１０は、Ｔｉ、Ｐｔ、Ｒｕ、Ａｕ、Ａｇ、Ｍｏ、Ａｌ、Ｗ、Ｃｕ、Ｎｄ、Ｃｒ、Ｔａなどの金属や、それらを含む合金で形成されるか、或いはＩＺＯ、ＡＺＯ、ＩＴＯ、ＧＺＯ、ＺＴＯなどの導電性酸化物、又はそれらを含む化合物で形成される。ソース電極Ｓ１０及びドレイン電極Ｄ１０は、単層構造又は多層構造で形成される。
【０１２６】
図２２Ｇを参照すると、ゲート絶縁層ＧＩ１０上に、エッチング停止層ＥＳ１０、ソース電極Ｓ１０、及びドレイン電極Ｄ１０を覆う保護層Ｐ１０を形成する。保護層Ｐ１０は、例えばシリコン酸化物層、シリコン酸窒化物層、シリコン窒化物層、又は有機絶縁層で形成されるか、或いはそれらのうちの少なくとも２以上が積層された構造で形成される。保護層Ｐ１０を形成する前後に所定のアニーリング工程を遂行する。
【０１２７】
上述の図２２Ａ〜図２２Ｇの製造方法は、図３のトランジスタを製造する方法の一例である。この方法を変形すると、図４のトランジスタを製造することができる。例えば、図２２Ｅのエッチング停止層ＥＳ１０を形成せずに、ソース電極Ｓ１０及びドレイン電極Ｄ１０を形成する。エッチング停止層ＥＳ１０の使用の如何は、チャネル層Ｃ１０の物質とソース電極Ｓ１０及びドレイン電極Ｄ１０の物質とによって決定される。或いは、エッチング停止層ＥＳ１０の使用の如何は、ソース電極Ｓ１０及びドレイン電極Ｄ１０を形成するためのエッチング工程によって決定される。従って、場合によって、エッチング停止層ＥＳ１０なしに後続工程を進めることができ、その結果、図４のようなトランジスタを製造することができる。それ以外にも、図２２Ａ〜図２２Ｇの製造方法は、多様に変形される。
【０１２８】
図２３Ａ〜図２３Ｅは、本発明の他の実施形態による薄膜トランジスタの製造方法を示す断面図である。本実施形態は、トップゲート構造を有する薄膜トランジスタの製造方法である。
【０１２９】
図２３Ａを参照すると、基板ＳＵＢ２０上に活性層Ａ２０を形成する。活性層Ａ２０は、本発明の実施形態による半導体物質で形成される。活性層Ａ２０を形成する方法は、図２２Ｂ〜図２２Ｄを参照して説明したチャネル層Ｃ１０の形成方法と同一であるか、或いは類似する。従って、活性層Ａ２０は、亜鉛、フッ素、酸素、及び窒素を含む半導体物質で構成されるか、或いは亜鉛、フッ素、及び窒素を含む半導体物質で構成される。言い換えると、活性層Ａ２０は、亜鉛フルオロオキシナイトライドを含む半導体物質で形成されるか、或いは亜鉛フルオロナイトライドを含む半導体物質で形成される。活性層Ａ２０の厚みは、１０〜１５０ｎｍであり、例えば２０〜１００ｎｍであるが、場合によって、適正厚み範囲は、それらと異なってもよい。活性層Ａ２０の物質構成、物性、特性、変形例などは、図１及び図２を参照して半導体物質１００、１００’について説明したものと同一であるか、或いはそれと類似する。
【０１３０】
図２３Ｂを参照すると、基板ＳＵＢ２０上に活性層Ａ２０を覆う絶縁物質層ＩＭ２０を形成する。絶縁物質層ＩＭ２０は、シリコン酸化物、シリコン酸窒化物、又はシリコン窒化物で形成されるか、或いはそれ以外の他の物質、例えばシリコン窒化物より誘電定数が大きい高誘電物質（ＨｆＯ２、Ａｌ２Ｏ３など）で形成される。絶縁物質層ＩＭ２０は、シリコン酸化物層、シリコン酸窒化物層、シリコン窒化物層、及び高誘電物質層のうちの少なくとも２層以上が積層された構造で形成される。具体的な例として、絶縁物質層ＩＭ２０は、シリコン酸化物層で形成されるか、或いはシリコン酸化物層とシリコン窒化物層とが順に積層された構造で形成される。そして、絶縁物質層ＩＭ２０上に電極物質層ＥＭ２０を形成する。
【０１３１】
次に、電極物質層ＥＭ２０と絶縁物質層ＩＭ２０とを順にエッチングし、図２３Ｃに示すように、活性層Ａ２０の中央部或いはそれに隣接した領域上に、積層構造物ＳＳ２０を形成する。積層構造物ＳＳ２０下の活性層Ａ２０領域は、チャネル領域Ｃ２０である。図２３Ｃで、参照番号ＧＩ２０はエッチングされた絶縁物質層（以下、ゲート絶縁層）を示し、Ｇ２０はエッチングされた電極物質層（以下、ゲート電極）を示す。
【０１３２】
図２３Ｄを参照すると、積層構造物ＳＳ２０の両側の活性層Ａ２０をプラズマで処理し、積層構造物ＳＳ２０の両側の活性層Ａ２０にソース領域Ｓ２０及びドレイン領域Ｄ２０を形成する。プラズマは、例えば水素（Ｈ）を含むガスのプラズマである。水素（Ｈ）を含むガスは、ＮＨ３、Ｈ２などである。水素（Ｈ）を含むガスのプラズマで活性層Ａ２０の両端部を処理すると、水素が活性層Ａ２０内に入り、キャリアとして作用する。また、水素のプラズマは、活性層Ａ２０の陰イオン（酸素など）を除外する役割を行い、その結果、プラズマ処理領域の電気伝導度が高くなる。それによって、ソース領域Ｓ２０及びドレイン領域Ｄ２０は、陰イオン（酸素など）の濃度が相対的に低い領域を含む。言い換えると、ソース領域Ｓ２０及びドレイン領域Ｄ２０は、陽イオンの濃度が相対的に高い領域、例えば亜鉛富化（Ｚｎ−ｒｉｃｈ）領域を含む。ソース領域Ｓ２０及びドレイン領域Ｄ２０の形成方法は、例示的なものであり、多様に変化される。
【０１３３】
図２３Ｅを参照すると、基板ＳＵＢ２０上に、積層構造物ＳＳ２０、ソース領域Ｓ２０、及びドレイン領域Ｄ２０を覆う層間絶縁層ＩＬＤ２０を形成する。層間絶縁層ＩＬＤ２０をエッチングしてソース領域Ｓ２０とドレイン領域Ｄ２０とを露出させる第１コンタクトホールＨ２１及び第２コンタクトホールＨ２２を形成し、その内部に第１導電性プラグＰＧ２１及び第２導電性プラグＰＧ２２を形成する。次に、層間絶縁層ＩＬＤ２０上に、第１導電性プラグＰＧ２１に接触する第１電極Ｅ２１、及び第２導電性プラグＰＧ２２に接触する第２電極Ｅ２２を形成する。その後、図示していないが、層間絶縁層ＩＬＤ２０上に第１電極Ｅ２１及び第２電極Ｅ２２を覆う保護層を更に形成する。保護層を形成する前後に、素子の特性向上のために基板ＳＵＢ２０を所定の温度でアニーリング（熱処理）する段階を更に遂行する。
【０１３４】
上述の図２３Ａ〜図２３Ｅの製造方法は、図１９のトランジスタを製造する方法の一例である。この方法を変形すると、図２０のトランジスタを製造することができる。例えば、図２３Ｄの段階で、積層構造物ＳＳ２０の両側の活性層Ａ２０を一次プラズマ処理した後、積層構造物ＳＳ２０の両側壁に絶縁スペーサを形成し、積層構造物ＳＳ２０と絶縁スペーサの両側の活性層Ａ２０領域とを二次プラズマ処理すると、図２０に示すようなソース領域Ｓ２０’／ドレイン領域Ｄ２０’を形成することができる。その後、後続工程を進め、図２０のような構造のトランジスタを製造する。それ以外にも、図２３Ａ〜図２３Ｅの製造方法は、多様に変形される。
【０１３５】
＜電子素子＞
【０１３６】
本発明の実施形態による薄膜トランジスタは、有機発光表示装置、液晶表示装置のような表示装置に、スイッチング素子又は駆動素子として適用される。上述のように、本発明の実施形態による薄膜トランジスタは、高移動度を有しながら、低いスイング値、低いオフカレント（ＯＦＦ  ｃｕｒｒｅｎｔ）レベル、及び優秀なスイッチング特性（ＯＮ／ＯＦＦ特性）を有するため、それを表示装置に適用することで、表示装置の性能を向上させることができる。従って、本発明の実施形態による薄膜トランジスタは、次世代高性能／高解像度／大面積の表示装置の具現に有利に適用される。また、本発明の実施形態による薄膜トランジスタは、表示装置だけではなく、メモリ素子及び論理素子などの他の電子素子分野の多様な用途に適用される。例えば、本発明の実施形態による薄膜トランジスタは、メモリ素子の周辺回路を構成するトランジスタ又は選択トランジスタとして適用される。
【０１３７】
図２４は、本発明の一実施形態による薄膜トランジスタを含む電子素子の一例を示す断面図である。本実施形態の電子素子は、表示装置である。
【０１３８】
図２４を参照すると、第１基板１０００と第２基板２０００との間に、所定の中間要素層（ｉｎｔｅｒｍｅｄｉａｔｅ  ｅｌｅｍｅｎｔ  ｌａｙｅｒ）１５００が具備される。第１基板１０００は、本発明の実施形態による薄膜トランジスタ、例えば、図３、図４、図１５〜図２１を参照して説明した薄膜トランジスタのうちの少なくとも一つをスイッチング素子又は駆動素子として含むアレイ基板（ａｒｒａｙ  ｓｕｂｓｔｒａｔｅ）である。第２基板２０００は、第１基板１０００に対向する基板である。中間要素層１５００の構成は、表示装置の種類によって異なる。本実施形態の表示装置が有機発光表示装置である場合、中間要素層１５００は「有機発光層」を含む。一方、本実施形態の表示装置が液晶表示装置である場合、中間要素層１５００は「液晶層（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｌａｙｅｒ）」を含む。また、液晶表示装置の場合、第１基板１０００下にバックライト・ユニット（図示せず）が更に具備される。本発明の実施形態による薄膜トランジスタを含む電子素子の構成は、図２４の構造に限定されず、多様に変形される。
【０１３９】
例えば、図３、図４、及び図１５〜図２１のトランジスタの構成要素及び構造は、多様に変形される。具体的な例として、チャネル層は多層構造に形成され、その場合、チャネル層を構成する複数の層のうちの少なくとも１層が上述の図１又は図２の半導体物質１００，１００’で形成される。また、本発明の実施形態による薄膜トランジスタは、ダブルゲート構造を有することもできる。そして、図２２Ａ〜図２２Ｇ及び図２３Ａ〜図２３Ｅの製造方法も多様に変化される。また、本発明の実施形態による薄膜トランジスタは、図２４のような表示装置以外に、多様な電子素子にさまざまな用途に適用される。
【０１４０】
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【産業上の利用可能性】
【０１４１】
本発明の半導体物質とそれを含む薄膜トランジスタ及び該薄膜トランジスタを含む電子素子は、例えば、電子機器関連の技術分野に効果的に適用可能である。
【符号の説明】
【０１４２】
１００、１００’    半導体物質
１０００    第１基板
１５００    中間要素層
２０００    第２基板
Ａ２０    活性層
Ｃ１０、Ｃ３０      チャネル層
Ｃ２０    チャネル領域
Ｃ１００    チャネル用半導体層
ｄ１    第１導電領域
ｄ２    第２導電領域
Ｄ１０、Ｄ１０’、Ｄ２０、Ｄ２０’、Ｄ３０    ドレイン電極
Ｅ２１    第１電極
Ｅ２２    第２電極
ＥＭ２０    電極物質層
ＥＳ１０    エッチング停止層
Ｇ１０、Ｇ２０、Ｇ３０    ゲート電極
ＧＩ１    シリコン窒化物層
ＧＩ２    シリコン酸化物層
ＧＩ１０、ＧＩ１１、ＧＩ２０、ＧＩ３０    ゲート絶縁層
Ｈ２１    第１コンタクトホール
Ｈ２２    第２コンタクトホール
ＩＬＤ２０    層間絶縁層
ＩＭ２０    絶縁物質層
Ｌ１〜Ｌ３    第１層〜第３層
ＭＥ１０    多層電極
Ｐ１、Ｐ１’    第１保護層
Ｐ２、Ｐ２’    第２保護層
Ｐ３’    第３保護層
Ｐ１０、Ｐ１１、Ｐ１２、Ｐ３０    保護層
ＰＧ２１    第１導電性プラグ
ＰＧ２２    第２導電性プラグ
Ｓ１０、Ｓ１０’、Ｓ２０、Ｓ２０’、Ｓ３０    ソース電極
ＳＰ２０    絶縁スペーサ
ＳＳ２０    積層構造物
ＳＵＢ１０、ＳＵＢ２０、ＳＵＢ３０    基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
2014110429.tif 000012
【図７Ｂ】
2014110429.tif 000013
【図７Ｃ】
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【図７Ｄ】
2014110429.tif 000015
【図７Ｅ】
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【図７Ｆ】
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【図８】
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【図９】
2014110429.tif 000019
【図１０】
2014110429.tif 000020
【図１１Ａ】
2014110429.tif 000021
【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１１Ｆ】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４】
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【図１５】
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【図１６】
2014110429.tif 000033
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２Ａ】
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【図２２Ｂ】
2014110429.tif 000040
【図２２Ｃ】
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【図２２Ｄ】
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【図２２Ｅ】
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【図２２Ｆ】
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【図２２Ｇ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２３Ｄ】
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【図２３Ｅ】
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【図２４】
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