(57)【要約】【課題】入力オフセット電圧の少ない差動増幅回路を提供する。【解決手段】差動対トランジスタを有する差動増幅回路において、ゲートが接地電圧に接続されバックゲート入力により駆動するＰＭＯＳトランジスタ差動対と、入力信号を受け取り前記ＰＭＯＳトランジスタ差動対のバックゲートにそれぞれ接続される入力段と、前記ＰＭＯＳトランジスタ差動対のソースにつながる定常電流源と、前記ＰＭＯＳトランジスタ差動対のドレインにつながる出力段を備え、前記ＰＭＯＳトランジスタ差動対はエンハンスメント型トランジスタであり、他のエンハンスメント型トランジスタより高いドライブ能力を有することを特徴とする差動増幅回路とした。【選択図】図１
2014175804.tif 000002
【特許請求の範囲】
【請求項１】
差動対トランジスタを有する差動増幅回路において、
ゲートが接地電圧に接続されバックゲート入力により駆動するＰＭＯＳトランジスタ差動対と、
入力信号を受け取り前記ＰＭＯＳトランジスタ差動対のバックゲートにそれぞれ接続される入力段と、
前記ＰＭＯＳトランジスタ差動対のソースにつながる定常電流源と、
前記ＰＭＯＳトランジスタ差動対のドレインにつながる出力段と、を備え、
前記ＰＭＯＳトランジスタ差動対はエンハンスメント型トランジスタであり、前記差動増幅回路内において前記ＰＭＯＳトランジスタ差動対とは異なる回路に含まれるＰＭＯＳエンハンスメント型トランジスタより高いドライブ能力を有することを特徴とする差動増幅回路。
【請求項２】
前記ＰＭＯＳトランジスタ差動対は、前記ＰＭＯＳエンハンスメント型トランジスタより薄い不純物濃度を有するチャネルで形成されていることを特徴とする請求項１記載の差動増幅回路。
【請求項３】
前記ＰＭＯＳトランジスタ差動対は、前記ＰＭＯＳエンハンスメント型トランジスタより薄い膜厚を有する酸化膜で形成されていることを特徴とする請求項１記載の差動増幅回路。
【請求項４】
前記ＰＭＯＳトランジスタ差動対は、前記ＰＭＯＳエンハンスメント型トランジスタより高い誘電率を有する素材でゲート酸化膜が形成されていることを特徴とする請求項１記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はバックゲートを入力とする差動対トランジスタを有する差動増幅回路に関する。
【背景技術】
【０００２】
従来技術のレールツーレールＣＭＯＳ（図４）においては、ソースフォロアデバイスであるデプレッション型トランジスタ２０１、２０２のゲートを入力部とし、その出力を用いてＰＭＯＳトランジスタ差動対２０５、２０６のバックゲートを駆動しゲートを接地電圧につなげることで低電圧レールツーレールＣＭＯＳを達成している。（例えば、特許文献１の図７を参照）
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２７４６４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来技術のバックゲート入力型の差動対トランジスタを使用するレールツーレールＣＭＯＳにおいては入力オフセット電圧が大きくなる問題が存在する。
【０００５】
図４に示すＰＭＯＳトランジスタ差動対２０５、２０６はバックゲート入力により駆動するため、ドレイン電流の入力電圧に対する変化量、ドライブ能力は通常のゲート入力型のドライブ能力に対し小さくなる。ゲート入力のドライブ能力ｇｍはソース・ドレインの駆動能力ｇｄｓに近似できる。しかし、一般にバックゲート入力素子のドライブ能力ｇｍｂはｇｄｓの約２０〜３０％である。このためトランジスタを流れる電流を変化させる場合、ゲート入力型と比較しバックゲート入力型は大きな入力電圧が必要になる。
【０００６】
理想的には対となるトランジスタ（例えば差動対）の電気特性は一致し、入力が同じであれば対となるトランジスタ間の電流差は存在しないが、現実には製造バラつきなどにより電流に差が生じる。この電流差をキャンセルするために入力に余分に必要な電圧差が入力オフセット電圧だが、同じ電流差をキャンセルする場合でもゲート入力型に対しドライブ能力の低いバックゲート入力型のトランジスタを差動対として使用するために大きな入力オフセット電圧となる。
【０００７】
本発明は、上記欠点に鑑みてなされたものであり、入力オフセット電圧の少ない差動増幅回路を提供する。
【課題を解決するための手段】
【０００８】
差動対トランジスタを有する差動増幅回路において、ゲートが接地電圧に接続されバックゲート入力により駆動するＰＭＯＳトランジスタ差動対と、入力信号を受け取り前記ＰＭＯＳトランジスタ差動対のバックゲートにそれぞれ接続される入力段と、前記ＰＭＯＳトランジスタ差動対のソースにつながる定常電流源と、前記ＰＭＯＳトランジスタ差動対のドレインにつながる出力段を備え、前記ＰＭＯＳトランジスタ差動対はエンハンスメント型トランジスタであり、他のエンハンスメント型ＰＭＯＳトランジスタより高いドライブ能力を有することを特徴とする差動増幅回路とした。
【発明の効果】
【０００９】
本発明によれば、ＰＭＯＳトランジスタ差動対のドライブ能力を増加させることで、入力オフセット電圧が小さくなる。
【図面の簡単な説明】
【００１０】
【図１】作動対トランジスタとしてＰＭＯＳエンハンスメント型トランジスタを有する差動増幅回路の模式断面図である。
【図２】作動対トランジスタとしてＰＭＯＳエンハンスメント型トランジスタを有する差動増幅回路の模式断面図である。
【図３】作動対トランジスタとしてＰＭＯＳエンハンスメント型トランジスタを有する差動増幅回路の模式断面図である。
【図４】従来技術のレールツーレールＣＭＯＳ入力段概略図である。
【発明を実施するための形態】
【００１１】
本発明における差動増幅回路について説明する。
＜実施形態１＞
図１は、作動対トランジスタとしてＰＭＯＳエンハンスメント型トランジスタを有する差動増幅回路の模式断面図を表したものである。作動対を構成するＰＭＯＳエンハンスメント型トランジスタ１０と、差動増幅回路内の作動対とは異なる回路に含まれる通常のＰＭＯＳエンハンスメント型トランジスタ２０とを示している。
【００１２】
Ｐ型導電性の半導体シリコン基板１００に、ＰＭＯＳトランジスタのウェル領域であるＮ型低濃度ウェル領域１０１が形成されている。シリコン基板上には素子分離のためのフィールド酸化膜１０２が設けられている。ゲート酸化膜１０３が設けられており、その下には通常のＰＭＯＳトランジスタチャネル領域１０４及び、通常のＰＭＯＳトランジスタのチャネル領域より不純物濃度を下げることでキャリア移動度を高くしたＰＭＯＳトランジスタ差動対チャネル領域１０４ａが形成されている。
【００１３】
ゲート酸化膜１０３の上にはポリシリコンからなるゲート電極１０５が設けられている。ゲート電極１０５に隣接する半導体基板の表面部分にはＰ型の高濃度のソース領域１０６、Ｐ型の高濃度のドレイン領域１０７が設けられている。
【００１４】
次に、製造方法を説明する。
Ｐ型導電性の半導体基板１００に選択的にイオン注入を行い、Ｎ型Ｗｅｌｌ領域１０１を形成し、基板表面をＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって素子分離のための厚いフィールド酸化膜１０２を例えば膜厚約１０００〜５０００Å程度で形成する。次に、ゲート酸化膜１０３を膜厚約５０〜１０００Å程度で形成する。
【００１５】
続いてゲート酸化膜越しに選択的にチャネルドープを行い、ＰＭＯＳトランジスタ差動対チャネル領域１０４ａの不純物濃度がＰＭＯＳトランジスタチャネル領域１０４の不純物濃度より低くなるようにすることで、ＰＭＯＳトランジスタ差動対チャネル領域１０４ａが通常のＰＭＯＳトランジスタのチャネル領域１０４より高いキャリア移動度を持つように、ＰＭＯＳトランジスタ差動対チャネル領域１０４ａおよび通常のＰＭＯＳトランジスタのチャネル領域１０４を形成する。
【００１６】
次にＣＶＤを用いてポリシリコンの層を例えば約２０００〜３０００Å程度の膜厚で堆積し、例えばリンのプリデポジションにより高濃度にする。続いて、フォトリソグラフィーによりレジストマスクを形成し、ドライエッチングにより不要なポリシリコンを除去し膜厚約２０００〜３０００Å程度のゲート電極１０５を形成する。その後ゲート電極をマスクとして、ゲート電極に隣接する基板表面にインプラントを行い、Ｐ型の高濃度ソース領域１０６、Ｐ型の高濃度ドレイン領域１０７を形成する。
【００１７】
＜実施形態２＞
図２は、作動対トランジスタとしてＰＭＯＳエンハンスメント型トランジスタを有する差動増幅回路の模式断面図を表したものである。作動対を構成するＰＭＯＳエンハンスメント型トランジスタ１０と、その他の回路を構成する通常のＰＭＯＳエンハンスメント型トランジスタ２０とを示している。
Ｐ型導電性の半導体シリコン基板１００に、ＰＭＯＳトランジスタのウェル領域であるＮＮ型低濃度ウェル領域１０１が形成されている。
【００１８】
シリコン基板上には素子分離のためのフィールド酸化膜１０２が設けられている。フィールド酸化膜１０２がない部分にはゲート酸化膜１０３が設けられており、ＰＭＯＳトランジスタ差動対にのみ選択的にゲート酸化膜１０３より薄い膜厚のゲート酸化膜１０３ａが設けられている。ゲート酸化膜の下にはＰＭＯＳトランジスタチャネル領域１０４が形成されており、ゲート酸化膜１０３及び１０３ａ上にはポリシリコンからなるゲート電極１０５が設けられている。ゲート電極１０５に隣接する半導体基板の表面部分にはＰ型の高濃度のソース領域１０６、Ｐ型のドレイン領域１０７が設けられている。
【００１９】
次に、製造方法を説明する。
Ｐ型導電性の半導体基板１００に選択的にイオン注入を行い、Ｎ型Ｗｅｌｌ領域１０１を形成する。基板表面にはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって素子分離のための厚いフィールド酸化膜１０２を膜厚約１０００〜５０００Å程度で形成する。次に、基板表面に選択的に酸化を行い、例えば膜厚約５０〜１０００Å程度のゲート酸化膜１０３と、差動対部分にそれよりも薄い膜厚の差動対トランジスタ低膜厚ゲート酸化膜１０３ａを形成する。
【００２０】
続いてゲート酸化膜越しに選択的にチャネルドープを行い、ＰＭＯＳトランジスタチャネル領域１０４を形成する。次にＣＶＤを用いてポリシリコンの層を例えば約２０００〜３０００Å程度の膜厚で堆積し、例えばリンのプリデポジションにより高濃度にする。続いて、フォトリソグラフィーによりレジストマスクを形成し、ドライエッチングにより不要なポリシリコンを除去し膜厚約２０００〜３０００Å程度のゲート電極１０５を形成する。その後ゲート電極をマスクとして、ゲート電極に隣接する基板表面にイオン注入を行い、Ｐ型の高濃度ソース領域１０６、Ｐ型の高濃度ドレイン領域１０７を形成する。
【００２１】
＜実施形態３＞
図３は、作動対トランジスタとしてＰＭＯＳエンハンスメント型トランジスタを有する差動増幅回路の模式断面図を表したものである。作動対を構成するＰＭＯＳエンハンスメント型トランジスタ１０と、その他の回路を構成する通常のＰＭＯＳエンハンスメント型トランジスタ２０とを示している。
【００２２】
Ｐ型導電性の半導体シリコン基板１００に、ＰＭＯＳトランジスタのウェル領域であるＮ型低濃度ウェル領域１０１が形成されている。シリコン基板上には素子分離のためのフィールド酸化膜１０２が設けられている。次にゲート酸化膜１０３が設けられており、ＰＭＯＳトランジスタ差動対に対してのみ１０３よりも高い誘電率の素材で構成されたゲート酸化膜１０３ｂが選択的に設けられている。ゲート酸化膜の下にはＰＭＯＳトランジスタチャネル領域１０４が形成されており、ゲート酸化膜１０３及びゲート酸化膜１０３ｂの上にはポリシリコンからなるゲート電極１０５が設けられている。ゲート電極１０５に隣接する半導体基板の表面部分にはＰ型の高濃度のソース領域１０６、Ｐ型のドレイン領域１０７が設けられている。
上記構造によりドライブ能力を大きくし入力オフセット電圧を改善できる。
【００２３】
次に、製造方法を説明する。
Ｐ型導電性の半導体基板１００に選択的にイオン注入を行い、Ｎ型Ｗｅｌｌ領域１０１を形成する。基板表面をＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって素子分離のための厚いフィールド酸化膜１０２を例えば膜厚約１０００〜５０００Å程度で形成する。次に、膜厚約５０〜１０００Å程度のゲート酸化膜１０３と、差動対部分にそれよりも高誘電率の材料を用いた高誘電率ゲート酸化膜１０３ｂを形成する。続いてゲート酸化膜越しに選択的にチャネルドープを行い、ＰＭＯＳトランジスタチャネル領域１０４を形成する。次にＣＶＤを用いてポリシリコンの層を例えば約２０００〜３０００Å程度の膜厚で堆積し、例えばリンのプリデポジションにより高濃度にする。続いて、フォトリソグラフィーによりレジストマスクを形成し、ドライエッチングにより不要なポリシリコンを除去し膜厚約２０００〜３０００Å程度のゲート電極１０５を形成する。その後ゲート電極をマスクとして、ゲート電極に隣接する基板表面にイオン注入を行い、Ｐ型の高濃度ソース領域１０６、Ｐ型の高濃度ドレイン領域１０７を形成する。
【符号の説明】
【００２４】
１００    Ｐ型基板
１０１    Ｎ型Ｗｅｌｌ領域
１０２    フィールド酸化膜
１０３    ゲート酸化膜
１０４    ＰＭＯＳトランジスタチャネル領域
１０４ａ  ＰＭＯＳトランジスタ差動対チャネル領域
１０５    ゲート電極
１０６    Ｐ型ソース領域
１０７    Ｐ型ドレイン領域
【図１】
2014175804.tif 000003
【図２】
2014175804.tif 000004
【図３】
2014175804.tif 000005
【図４】
2014175804.tif 000006