(57)【要約】【課題】不揮発性メモリ（ＭＯＮＯＳ）を有する半導体装置の特性を向上させる。【解決手段】支持基板Ｓと、その上に形成された絶縁層ＢＯＸと、その上に形成されたシリコン層ＳＲとを有するＳＯＩ基板１に、ＭＯＮＯＳを形成する。このＭＯＮＯＳは、半導体層ＳＲの上方に、制御ゲート電極ＣＧと、制御ゲート電極ＣＧと隣合うように形成されたメモリゲート電極ＭＧとを有する。そして、さらに、制御ゲート電極ＣＧ下の支持基板Ｓ中に形成された不純物領域ＶＴＣ（ＣＴ）と、メモリゲート電極ＭＧ下の支持基板Ｓ中に形成され、不純物領域ＶＴＣ（ＣＴ）より実効キャリア濃度の低い不純物領域ＶＴＣ（ＭＴ）とを有する。このように、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）およびメモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）を設けることにより、各トランジスタの閾値のばらつきを低減し、ＧｉＤＬを低減する。【選択図】図４
2014232810.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを有する基板と、
前記半導体層の上方に形成された第１ゲート電極と、
前記半導体層の上方に、前記第１ゲート電極と隣合うように形成された第２ゲート電極と、
前記第１ゲート電極と前記半導体層との間に形成された第１絶縁膜と、
前記第２ゲート電極と前記半導体層との間に形成され、その内部に電荷蓄積部を有する第２絶縁膜と、
前記第１ゲート電極下の前記半導体基板中に形成された第１半導体領域と、
前記第２ゲート電極下の前記半導体基板中に形成され、前記第１半導体領域より実効キャリア濃度が低い第２半導体領域と、
を有する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２絶縁膜は、第１酸化膜、窒化膜および第２酸化膜の積層膜よりなる、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記積層膜の膜厚は、前記第１絶縁膜の膜厚より大きい、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１半導体領域は、第１導電型の不純物を含有し、
前記第２半導体領域は、前記第１導電型の不純物および前記第１導電型とは逆導電型である第２導電型の不純物を含有する、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第２半導体領域の底面は、前記第１半導体領域の底面より浅い位置に配置される、半導体装置。
【請求項６】
第１領域および第２領域を有する半導体基板と、前記半導体基板の第１領域上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを有する基板と、
前記第１領域の前記半導体層の主面に形成された第１素子と、
前記第２領域の前記半導体基板の主面に形成された第２素子と、を有し、
前記第１素子は、
前記半導体層の上方に形成された第１ゲート電極と、
前記半導体層の上方に、前記第１ゲート電極と隣合うように形成された第２ゲート電極と、
前記第１ゲート電極と前記半導体層との間に形成された第１絶縁膜と、
前記第２ゲート電極と前記半導体層との間に形成され、その内部に電荷蓄積部を有する第２絶縁膜と、
前記第１ゲート電極下の前記半導体基板中に形成された第１半導体領域と、
前記第２ゲート電極下の前記半導体基板中に形成され、前記第１半導体領域より実効キャリア濃度が低い第２半導体領域と、
を有し、
前記第２素子は、
前記半導体基板の上方に形成された第３ゲート電極と、
前記第３ゲート電極と前記半導体基板との間に形成された第３絶縁膜と、を有する、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第２絶縁膜は、第１酸化膜、窒化膜および第２酸化膜の積層膜よりなる、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記積層膜の膜厚は、前記第１絶縁膜の膜厚より大きい、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第１半導体領域は、第１導電型の不純物を含有し、
前記第２半導体領域は、前記第１導電型の不純物および前記第１導電型とは逆導電型である第２導電型の不純物を含有する、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第２半導体領域の底面は、前記第１半導体領域の底面より浅い位置に配置される、半導体装置。
【請求項１１】
請求項６記載の半導体装置において、
前記第２領域の前記半導体基板の主面に形成された第３素子を有し、
前記第３素子は、
前記半導体基板の上方に形成された第４ゲート電極と、
前記第４ゲート電極と前記半導体基板との間に形成された第４絶縁膜と、
を有する、半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第４ゲート電極のゲート長は、前記第３ゲート電極のゲート長より短い、半導体装置。
【請求項１３】
請求項６記載の半導体装置において、
前記第１領域の前記半導体層の主面に形成された第４素子を有し、
前記第４素子は、
前記半導体層の上方に形成された第５ゲート電極と、
前記第５ゲート電極と前記半導体層との間に形成された第５絶縁膜と、
を有する、半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記第４素子は、ＳＲＡＭを構成するＭＩＳＦＥＴである、半導体装置。
【請求項１５】
（ａ）半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを有する基板を準備する工程、
（ｂ）前記半導体基板中に、前記半導体層および前記絶縁層を介して、第１導電型の不純物をイオン注入することにより第１半導体領域を形成する工程、
（ｃ）前記第１半導体領域の上方の前記半導体層上に、第１絶縁膜を介して第１ゲート電極を形成する工程、
（ｄ）前記第１ゲート電極をマスクとして、前記第１導電型とは逆導電型である第２導電型の不純物をイオン注入することにより、前記第１半導体領域中に第２半導体領域を形成する工程、
（ｅ）前記第２半導体領域の上方の前記半導体層上に、第２絶縁膜を介して第２ゲート電極を形成する工程、
を有する、半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記第２半導体領域は、前記第１半導体領域より実効キャリア濃度が低い、半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記第２絶縁膜は、第１酸化膜、窒化膜および第２酸化膜の積層膜よりなる、半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記積層膜の膜厚は、前記第１絶縁膜の膜厚より大きい、半導体装置の製造方法。
【請求項１９】
請求項１５記載の半導体装置の製造方法において、
前記第２導電型の不純物は、前記第１導電型の不純物より原子量が大きい、半導体装置の製造方法。
【請求項２０】
請求項１５記載の半導体装置の製造方法において、
（ｆ）前記基板の一部の領域の前記半導体層と前記絶縁層とを除去する工程、を有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、例えば、不揮発性メモリを有する半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。例えば、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すタイプの不揮発性半導体記憶装置がある。
【０００３】
このトラップ性絶縁膜として、窒化シリコン膜などの電荷の蓄積可能な絶縁膜を用い、電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせた、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型の記憶装置がある。
【０００４】
特開２００８−１５９８０４号公報（特許文献１）には、微結晶層からなるＳＯＩ層上に、ＮＡＮＤ型フラッシュメモリが形成され、半導体基板上に、周辺トランジスタが形成された不揮発性半導体メモリが開示されている。
【０００５】
特開２０１２−４３７３号公報（特許文献２）には、ＳＯＩ領域の半導体層に、ＳＲＡＭを構成するＭＩＳＦＥＴが形成され、バルク領域の半導体基板に、メモリ以外の回路を構成するＭＩＳＦＥＴが形成された半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１５９８０４号公報
【特許文献２】特開２０１２−４３７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＭＯＮＯＳ膜を用いたスプリットゲート型の記憶装置は、制御トランジスタとメモリトランジスタとを有する。このような記憶装置の性能の向上には、その装置構成や製造工程に改善の余地があることが本発明者らの検討により判明した。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される代表的な実施の形態に示される構成の概要を簡単に説明すれば、次のとおりである。
【００１０】
本願において開示される代表的な実施の形態に示される半導体装置は、半導体基板と、その上に形成された絶縁層と、その上に形成された半導体層とを有する基板の半導体層の上方に形成された第１ゲート電極と、第１ゲート電極と隣合うように形成された第２ゲート電極とを有する。そして、第１ゲート電極下の半導体基板中に形成された第１半導体領域と、第２ゲート電極下の半導体基板中に形成され、第１半導体領域より実効キャリア濃度の低い第２半導体領域とを有する。
【００１１】
本願において開示される代表的な実施の形態に示される半導体装置は、第１領域および第２領域を有する半導体基板と、半導体基板の第１領域上に形成された絶縁層と、絶縁層上に形成された半導体層とを有する基板に形成された第１素子と第２素子とを有する。
【００１２】
第１素子は、第１領域の半導体層の主面に形成され、第２素子は、第２領域の半導体基板の主面に形成されている。
【００１３】
また、第１素子は、半導体層の上方に形成された第１ゲート電極と、第１ゲート電極と隣合うように形成された第２ゲート電極とを有する。さらに、第１素子は、第１ゲート電極下の半導体基板中に形成された第１半導体領域と、第２ゲート電極下の半導体基板中に形成され、第１半導体領域より実効キャリア濃度の低い第２半導体領域とを有する。また、第２素子は、半導体基板の上方に形成された第３ゲート電極を有する。
【００１４】
本願において開示される代表的な実施の形態に示される半導体装置の製造方法は、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成された半導体層とを有する基板の半導体基板中に、半導体層および絶縁層を介して、第１導電型の不純物をイオン注入することにより第１半導体領域を形成する工程を有する。そして、第１半導体領域の上方の半導体層上に、第１絶縁膜を介して第１ゲート電極を形成する工程を有する。そして、第１ゲート電極をマスクとして、第１導電型とは逆導電型である第２導電型の不純物をイオン注入することにより、第１半導体領域中に第２半導体領域を形成する工程を有する。そして、第２半導体領域の上方の半導体層上に、第２絶縁膜を介して第２ゲート電極を形成する工程を有する。
【発明の効果】
【００１５】
本願において開示される代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１６】
本願において開示される代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１の半導体装置を適用したマイコンチップ（ＳＯＣ）の一例を示す平面図である。
【図２】実施の形態１の半導体装置の構成を示す断面図である。
【図３】実施の形態１の半導体装置の構成を示す断面図である。
【図４】実施の形態１の半導体装置のメモリセルの構成を示す断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く半導体装置の製造工程を示す断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く半導体装置の製造工程を示す断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く半導体装置の製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く半導体装置の製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く半導体装置の製造工程を示す断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く半導体装置の製造工程を示す断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く半導体装置の製造工程を示す断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図であって、図１３に続く半導体装置の製造工程を示す断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す断面図であって、図１４に続く半導体装置の製造工程を示す断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す断面図であって、図１５に続く半導体装置の製造工程を示す断面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す断面図であって、図１６に続く半導体装置の製造工程を示す断面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す断面図であって、図１７に続く半導体装置の製造工程を示す断面図である。
【図２０】実施の形態１の半導体装置の製造工程を示す断面図であって、図１８に続く半導体装置の製造工程を示す断面図である。
【図２１】実施の形態１の半導体装置の製造工程を示す断面図であって、図１９に続く半導体装置の製造工程を示す断面図である。
【図２２】実施の形態１の半導体装置の製造工程を示す断面図であって、図２０に続く半導体装置の製造工程を示す断面図である。
【図２３】実施の形態１の半導体装置の製造工程を示す断面図であって、図２１に続く半導体装置の製造工程を示す断面図である。
【図２４】実施の形態１の半導体装置の製造工程を示す断面図であって、図２２に続く半導体装置の製造工程を示す断面図である。
【図２５】実施の形態１の半導体装置の製造工程を示す断面図であって、図２３に続く半導体装置の製造工程を示す断面図である。
【図２６】実施の形態１の半導体装置の製造工程を示す断面図であって、図２４に続く半導体装置の製造工程を示す断面図である。
【図２７】実施の形態１の半導体装置の製造工程を示す断面図であって、図２５に続く半導体装置の製造工程を示す断面図である。
【図２８】実施の形態１の半導体装置の製造工程を示す断面図であって、図２６に続く半導体装置の製造工程を示す断面図である。
【図２９】実施の形態１の半導体装置の製造工程を示す断面図であって、図２７に続く半導体装置の製造工程を示す断面図である。
【図３０】実施の形態１の半導体装置の製造工程を示す断面図であって、図２８に続く半導体装置の製造工程を示す断面図である。
【図３１】実施の形態１の半導体装置の製造工程を示す断面図であって、図２９に続く半導体装置の製造工程を示す断面図である。
【図３２】実施の形態１の半導体装置の製造工程を示す断面図であって、図３０に続く半導体装置の製造工程を示す断面図である。
【図３３】実施の形態１の半導体装置の製造工程を示す断面図であって、図３１に続く半導体装置の製造工程を示す断面図である。
【図３４】実施の形態１の半導体装置の製造工程を示す断面図であって、図３２に続く半導体装置の製造工程を示す断面図である。
【図３５】実施の形態１の半導体装置の製造工程を示す断面図であって、図３３に続く半導体装置の製造工程を示す断面図である。
【図３６】実施の形態１の半導体装置の製造工程を示す断面図であって、図３４に続く半導体装置の製造工程を示す断面図である。
【図３７】実施の形態１の半導体装置の製造工程を示す断面図であって、図３５に続く半導体装置の製造工程を示す断面図である。
【図３８】実施の形態１の半導体装置の製造工程を示す断面図であって、図３６に続く半導体装置の製造工程を示す断面図である。
【図３９】実施の形態１の半導体装置の製造工程を示す断面図であって、図３７に続く半導体装置の製造工程を示す断面図である。
【図４０】実施の形態１の半導体装置の製造工程を示す断面図であって、図３８に続く半導体装置の製造工程を示す断面図である。
【図４１】実施の形態１の半導体装置の製造工程を示す断面図であって、図３９に続く半導体装置の製造工程を示す断面図である。
【図４２】実施の形態１の半導体装置の製造工程を示す断面図であって、図４０に続く半導体装置の製造工程を示す断面図である。
【図４３】実施の形態１の半導体装置の製造工程を示す断面図であって、図４１に続く半導体装置の製造工程を示す断面図である。
【図４４】実施の形態１の半導体装置の製造工程を示す断面図であって、図４２に続く半導体装置の製造工程を示す断面図である。
【図４５】実施の形態１の半導体装置の製造工程を示す断面図であって、図４３に続く半導体装置の製造工程を示す断面図である。
【図４６】実施の形態１の半導体装置の製造工程を示す断面図であって、図４４に続く半導体装置の製造工程を示す断面図である。
【図４７】実施の形態１の半導体装置の製造工程を示す断面図であって、図４５に続く半導体装置の製造工程を示す断面図である。
【図４８】実施の形態１の半導体装置の製造工程を示す断面図であって、図４６に続く半導体装置の製造工程を示す断面図である。
【図４９】実施の形態１の半導体装置の製造工程を示す断面図であって、図４７に続く半導体装置の製造工程を示す断面図である。
【図５０】実施の形態１の半導体装置の製造工程を示す断面図であって、図４８に続く半導体装置の製造工程を示す断面図である。
【図５１】実施の形態１の半導体装置の製造工程を示す断面図であって、図４９に続く半導体装置の製造工程を示す断面図である。
【図５２】実施の形態１の半導体装置の製造工程を示す断面図であって、図５０に続く半導体装置の製造工程を示す断面図である。
【図５３】実施の形態１の半導体装置の製造工程を示す断面図であって、図５１に続く半導体装置の製造工程を示す断面図である。
【図５４】実施の形態１の半導体装置の製造工程を示す断面図であって、図５２に続く半導体装置の製造工程を示す断面図である。
【図５５】実施の形態１の半導体装置の製造工程を示す断面図であって、図５３に続く半導体装置の製造工程を示す断面図である。
【図５６】実施の形態１の半導体装置の製造工程を示す断面図であって、図５４に続く半導体装置の製造工程を示す断面図である。
【図５７】実施の形態１の半導体装置の製造工程を示す断面図であって、図５５に続く半導体装置の製造工程を示す断面図である。
【図５８】実施の形態１の半導体装置の製造工程を示す断面図であって、図５６に続く半導体装置の製造工程を示す断面図である。
【図５９】実施の形態１の半導体装置の製造工程を示す断面図であって、図５７に続く半導体装置の製造工程を示す断面図である。
【図６０】実施の形態１の半導体装置の製造工程を示す断面図であって、図５８に続く半導体装置の製造工程を示す断面図である。
【図６１】実施の形態２の半導体装置を適用したマイコンチップ（ＳＯＣ）の一例を示す平面図である。
【図６２】ＳＲＡＭのメモリセルの一例を示す等価回路図である。
【図６３】実施の形態２の半導体装置の構成を示す断面図である。
【図６４】実施の形態２の半導体装置の構成を示す断面図である。
【図６５】実施の形態２の半導体装置の構成を示す断面図である。
【図６６】実施の形態２の半導体装置の製造工程を示す断面図である。
【図６７】実施の形態２の半導体装置の製造工程を示す断面図である。
【図６８】実施の形態２の半導体装置の製造工程を示す断面図である。
【図６９】実施の形態２の半導体装置の製造工程を示す断面図であって、図６６に続く半導体装置の製造工程を示す断面図である。
【図７０】実施の形態２の半導体装置の製造工程を示す断面図であって、図６７に続く半導体装置の製造工程を示す断面図である。
【図７１】実施の形態２の半導体装置の製造工程を示す断面図であって、図６８に続く半導体装置の製造工程を示す断面図である。
【図７２】実施の形態２の半導体装置の製造工程を示す断面図であって、図６９に続く半導体装置の製造工程を示す断面図である。
【図７３】実施の形態２の半導体装置の製造工程を示す断面図であって、図７０に続く半導体装置の製造工程を示す断面図である。
【図７４】実施の形態２の半導体装置の製造工程を示す断面図であって、図７１に続く半導体装置の製造工程を示す断面図である。
【図７５】実施の形態２の半導体装置の製造工程を示す断面図であって、図７２に続く半導体装置の製造工程を示す断面図である。
【図７６】実施の形態２の半導体装置の製造工程を示す断面図であって、図７３に続く半導体装置の製造工程を示す断面図である。
【図７７】実施の形態２の半導体装置の製造工程を示す断面図であって、図７４に続く半導体装置の製造工程を示す断面図である。
【図７８】実施の形態２の半導体装置の製造工程を示す断面図であって、図７５に続く半導体装置の製造工程を示す断面図である。
【図７９】実施の形態２の半導体装置の製造工程を示す断面図であって、図７６に続く半導体装置の製造工程を示す断面図である。
【図８０】実施の形態２の半導体装置の製造工程を示す断面図であって、図７７に続く半導体装置の製造工程を示す断面図である。
【図８１】実施の形態２の半導体装置の製造工程を示す断面図であって、図７８に続く半導体装置の製造工程を示す断面図である。
【図８２】実施の形態２の半導体装置の製造工程を示す断面図であって、図７９に続く半導体装置の製造工程を示す断面図である。
【図８３】実施の形態２の半導体装置の製造工程を示す断面図であって、図８０に続く半導体装置の製造工程を示す断面図である。
【図８４】実施の形態２の半導体装置の製造工程を示す断面図であって、図８１に続く半導体装置の製造工程を示す断面図である。
【図８５】実施の形態２の半導体装置の製造工程を示す断面図であって、図８２に続く半導体装置の製造工程を示す断面図である。
【図８６】実施の形態２の半導体装置の製造工程を示す断面図であって、図８３に続く半導体装置の製造工程を示す断面図である。
【図８７】実施の形態２の半導体装置の製造工程を示す断面図であって、図８４に続く半導体装置の製造工程を示す断面図である。
【図８８】実施の形態２の半導体装置の製造工程を示す断面図であって、図８５に続く半導体装置の製造工程を示す断面図である。
【図８９】実施の形態２の半導体装置の製造工程を示す断面図であって、図８６に続く半導体装置の製造工程を示す断面図である。
【図９０】実施の形態２の半導体装置の製造工程を示す断面図であって、図８７に続く半導体装置の製造工程を示す断面図である。
【図９１】実施の形態２の半導体装置の製造工程を示す断面図であって、図８８に続く半導体装置の製造工程を示す断面図である。
【図９２】実施の形態２の半導体装置の製造工程を示す断面図であって、図８９に続く半導体装置の製造工程を示す断面図である。
【図９３】実施の形態２の半導体装置の他の構成を示す断面図である。
【図９４】実施の形態３の第１例の半導体装置の構成を示す平面図である。
【図９５】実施の形態３の第１例の半導体装置の構成を示す模式的な断面図である。
【図９６】実施の形態３の第２例の半導体装置の構成を示す平面図である。
【図９７】実施の形態３の第２例の半導体装置の構成を示す模式的な断面図である。
【図９８】実施の形態３の第３例の半導体装置の構成を示す平面図である。
【図９９】実施の形態３の第３例の半導体装置の構成を示す模式的な断面図である。
【発明を実施するための形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００２０】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２１】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２２】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００２３】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置（半導体記憶装置）の構造について説明する。
【００２４】
［構造説明］
図１は、本実施の形態の半導体装置を適用したマイコンチップ（ＳＯＣ；System-on-a-chip）の一例を示す平面図である。
【００２５】
図２および図３は、本実施の形態の半導体装置の構成を示す断面図である。図４は、本実施の形態の半導体装置のメモリセルの構成を示す断面図である。
【００２６】
図１〜図４に示すように、本実施の形態の半導体装置は、ＳＯＩ基板１のＳＯＩ領域ＳＡに形成されたメモリセルＭＣと、バルク領域ＢＡに形成されたＭＩＳＦＥＴなどのメモリ以外の素子を有する。ＭＩＳＦＥＴは、Metal Insulator Semiconductor Field Effect Transistor（電界効果トランジスタ）の略であり、ＭＯＳと呼ばれることもある。
【００２７】
例えば、図１に示すマイコンチップにおいては、メモリセル（不揮発性メモリセル、不揮発性記憶素子、不揮発性半導体記憶装置、ＥＥＰＲＯＭ、フラッシュメモリ、ＦＭＯＮＯＳ、ＭＯＮＯＳともいう）ＭＣが配置される第１メモリ領域（メモリ１）や第２メモリ領域（メモリ２）がある。第１メモリ領域（メモリ１）や第２メモリ領域（メモリ２）の周辺には、コア領域（Ｃｏｒｅ）が設けられている。このコア領域（Ｃｏｒｅ）には、後述する低耐圧用のＭＩＳＦＥＴ（ＬＴｎ、ＬＴｐ）などが配置される。また、マイコンチップにおいては、ＩＯ領域（ＩＯ）が設けられている。このＩＯ領域（ＩＯ）には、後述する高耐圧用のＭＩＳＦＥＴ（ＨＴｎ、ＨＴｐ）などが配置される。また、マイコンチップにおいては、この他、ＳＲＡＭメモリセルが配置されるＳＲＡＭ領域（ＳＲＡＭ）やアナログ回路が配置されるアナログ領域（ＡＮＡ）などが設けられている。
【００２８】
ここで、本実施の形態においては、メモリセルＭＣが配置される第１メモリ領域（メモリ１）や第２メモリ領域（メモリ２）をＳＯＩ領域（ＳＡ）とし、他の領域をバルク領域（ＢＡ）としている。即ち、メモリセルＭＣをＳＯＩ領域（ＳＡ）に形成し、他の素子（低耐圧用のＭＩＳＦＥＴ（ＬＴｎ、ＬＴｐ）、高耐圧用のＭＩＳＦＥＴ（ＨＴｎ、ＨＴｐ）、ＳＲＡＭメモリセル、アナログ回路）をバルク領域ＢＡに形成する。
【００２９】
以下に、図２および図３を参照しながら、さらに詳細に説明する。
【００３０】
図２および図３に示すように、本実施の形態の半導体装置は、ＳＯＩ基板１のＳＯＩ領域ＳＡに形成されたメモリセルＭＣと、バルク領域ＢＡに形成された４つのＭＩＳＦＥＴ（ＨＴｎ、ＨＴｐ、ＬＴｎ、ＬＴｐ）を有する。
【００３１】
ＳＯＩ領域ＳＡには、支持基板Ｓ上に絶縁層ＢＯＸを介してシリコン層（ＳＯＩ層、半導体層、半導体膜、薄膜半導体膜、薄膜半導体領域ともいう）ＳＲが配置されている。このシリコン層ＳＲの主表面に、メモリセルＭＣが形成されている。
【００３２】
バルク領域ＢＡは、支持基板Ｓ上の絶縁層ＢＯＸおよびシリコン層ＳＲが形成されていない。よって、この支持基板Ｓの主表面に、４つのＭＩＳＦＥＴ（ＨＴｎ、ＨＴｐ、ＬＴｎ、ＬＴｐ）が形成されている。
【００３３】
４つのＭＩＳＦＥＴのうち、高耐圧用のＭＩＳＦＥＴ（ＨＴｎ、ＨＴｐ）は、高耐圧ＭＩＳＦＥＴ形成領域ＨＡに形成され、低耐圧用のＭＩＳＦＥＴ（ＬＴｎ、ＬＴｐ）は、低耐圧ＭＩＳＦＥＴ形成領域ＬＡに形成される。高耐圧用のＭＩＳＦＥＴ（ＨＴｎ、ＨＴｐ）のうち、高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＨＴｎ）は、領域ｎＨＡに形成され、高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＨＴｐ）は、領域ｐＨＡに形成される。低耐圧用のＭＩＳＦＥＴ（ＬＴｎ、ＬＴｐ）のうち、低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＬＴｎ）は、領域ｎＬＡに形成され、低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＬＴｐ）は、領域ｐＬＡに形成される。
【００３４】
低耐圧用のＭＩＳＦＥＴ（ＬＴｎ、ＬＴｐ）は、高耐圧用のＭＩＳＦＥＴ（ＨＴｎ、ＨＴｐ）よりゲート長が小さい（短い）ＭＩＳＦＥＴである。例えば、低耐圧用のＭＩＳＦＥＴ（ＬＴｎ、ＬＴｐ）のゲート長は、５０ｎｍ程度である。このような、比較的ゲート長の小さいＭＩＳＦＥＴは、例えば、メモリセルＭＣを駆動するための回路（コア回路、周辺回路ともいう）などに用いられる。
【００３５】
一方、高耐圧用のＭＩＳＦＥＴ（ＨＴｎ、ＨＴｐ）は、低耐圧用のＭＩＳＦＥＴ（ＬＴｎ、ＬＴｐ）よりゲート長が大きいＭＩＳＦＥＴである。例えば、高耐圧用のＭＩＳＦＥＴ（ＨＴｎ、ＨＴｐ）のゲート長は、６００ｎｍ程度である。このような、比較的ゲート長の大きいＭＩＳＦＥＴは、例えば、入出力回路（Ｉ／Ｏ回路ともいう）などに用いられる。
【００３６】
低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＬＴｎ）は、支持基板Ｓ（ｐ型ウエルＰＷ３）上にゲート絶縁膜３Ｌを介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の支持基板Ｓ（ｐ型ウエルＰＷ３）中に配置されたソース、ドレイン領域とを有する。ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。また、ソース、ドレイン領域は、ＬＤＤ構造を有し、ｎ＋型半導体領域８ｎとｎ−型半導体領域７ｎよりなる。
【００３７】
低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＬＴｐ）は、支持基板Ｓ（ｎ型ウエルＮＷ３）上にゲート絶縁膜３Ｌを介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の支持基板Ｓ（ｎ型ウエルＮＷ３）中に配置されたソース、ドレイン領域とを有する。ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。また、ソース、ドレイン領域は、ＬＤＤ構造を有し、ｐ＋型半導体領域８ｐとｐ−型半導体領域７ｐよりなる。
【００３８】
上記高濃度半導体領域（８ｎ、８ｐ）は、上記低濃度半導体領域（７ｎ、７ｐ）よりも不純物濃度が高く、ゲート電極ＧＥの両側の支持基板Ｓ上に成長したエピタキシャル層ＥＰ中に形成される。なお、ここでは、低濃度半導体領域（７ｎ、７ｐ）を囲むように低濃度半導体領域とは逆導電型のハロー領域（パンチスルーストッパー）ＨＬが配置されている。即ち、ｎ−型半導体領域７ｎの下部には、ｐ型のハロー領域ＨＬが形成され、ｐ−型半導体領域７ｐの下部には、ｎ型のハロー領域ＨＬが配置されている。
【００３９】
高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＨＴｎ）は、支持基板Ｓ（ｐ型ウエルＰＷ２）上にゲート絶縁膜３Ｈを介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の支持基板Ｓ（ｐ型ウエルＰＷ２）中に配置されたソース、ドレイン領域とを有する。ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。また、ソース、ドレイン領域は、ＬＤＤ構造を有し、ｎ＋型半導体領域８ｎとｎ−型半導体領域７ｎよりなる。
【００４０】
高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＨＴｐ）は、支持基板Ｓ（ｎ型ウエルＮＷ２）上にゲート絶縁膜３Ｈを介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の支持基板Ｓ（ｎ型ウエルＮＷ２）中に配置されたソース、ドレイン領域とを有する。ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。また、ソース、ドレイン領域は、ＬＤＤ構造を有し、ｐ＋型半導体領域８ｐとｐ−型半導体領域７ｐよりなる。
【００４１】
上記高濃度半導体領域（８ｎ、８ｐ）は、上記低濃度半導体領域（７ｎ、７ｐ）よりも不純物濃度が高く、ゲート電極ＧＥの両側の支持基板Ｓ上に成長したエピタキシャル層ＥＰ中に形成される。
【００４２】
メモリセルＭＣは、シリコン層ＳＲの上方に配置された制御ゲート電極（ゲート電極）ＣＧと、シリコン層ＳＲの上方に配置され、制御ゲート電極ＣＧと隣合うメモリゲート電極（ゲート電極）ＭＧとを有する。この制御ゲート電極ＣＧの上部には、酸化シリコン膜ＣＰ１および窒化シリコン膜（キャップ絶縁膜）ＣＰ２が配置されている。メモリセルＭＣは、さらに、制御ゲート電極ＣＧおよびシリコン層ＳＲ間に配置されたゲート絶縁膜３Ｆと、メモリゲート電極ＭＧとシリコン層ＳＲとの間に配置され、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に配置された絶縁膜５とを有する。
【００４３】
また、メモリセルＭＣは、さらに、シリコン層ＳＲ中に形成されたソース領域ＭＳおよびドレイン領域ＭＤを有する。また、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの合成パターンの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。ソース領域ＭＳは、ｎ＋型半導体領域８ａとｎ−型半導体領域７ａよりなる。ドレイン領域ＭＤは、ｎ＋型半導体領域８ｂとｎ−型半導体領域７ｂよりなる。
【００４４】
上記高濃度半導体領域（８ａ、８ｂ）は、上記低濃度半導体領域（７ａ、７ｂ）よりも不純物濃度が高く、上記合成パターンの両側のシリコン層ＳＲ上に成長したエピタキシャル層ＥＰ中に形成される。
【００４５】
ここで、本実施の形態のメモリセルＭＣにおいては、制御ゲート電極ＣＧの下部であって、絶縁層ＢＯＸの下部の支持基板Ｓ中に、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）が形成されている。また、メモリゲート電極ＭＧの下部であって、絶縁層ＢＯＸの下部の支持基板Ｓ中に、メモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）が形成されている。
【００４６】
図４に示すように、メモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）は、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）より浅い。言い換えれば、メモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）の底面は、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）の底面より浅い位置に位置する。
【００４７】
メモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）は、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）より低濃度の不純物領域である。別の言い方をすれば、メモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）は、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）より実効キャリア濃度が低い領域である。
【００４８】
ここでは、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧは、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）を含有しており、メモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）および制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）としては、ｐ型の不純物領域を用いる。ｐ型の不純物としては、例えばホウ素（Ｂ）などを用いることができる。
【００４９】
例えば、メモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）は、ｐ−−型の不純物領域であり、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）は、ｐ−型の不純物領域である。ｐ−−型とは、ｐ−型より実効的なｐ型不純物の濃度が低いことを意味する。
【００５０】
具体的には、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）は、ｐ型の不純物（例えばホウ素（Ｂ）など）がイオン注入された領域であり、メモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）は、ｐ型の不純物（例えばホウ素（Ｂ）など）に加え、ｐ型と逆導電型であるｎ型の不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）がイオン注入された領域である。
【００５１】
このように、本実施の形態においては、ＳＯＩ領域ＳＡにメモリセルＭＣを配置し、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）およびメモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）を設けたので、メモリセルＭＣの性能を向上させることができる。具体的には、制御トランジスタやメモリトランジスタの閾値のばらつきを低減することができる。また、ＧｉＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）を低減することができる。
【００５２】
即ち、閾値調整用の不純物領域を設けることで、シリコン層ＳＲの不純物の濃度が高濃度化することを回避できるため、基板（ここでは、シリコン層ＳＲ）の不純物濃度で決まるランダムばらつきを低減することができ、閾値のばらつきを低減できる。また、閾値調整用の不純物領域を設けることで、シリコン層ＳＲの不純物の濃度が高濃度化することを回避できるため、ＧｉＤＬを低減することができる。ＧｉＤＬは、ゲート電極とドレインとが重なる部分に集中した電界により薄い空乏層が形成され、価電子帯から伝導帯へ電子がトンネリングすることにより起こるトランジスタのリーク電流である。さらに、ＧｉＤＬが起因したリーク電流を低減可能であるため、メモリセルＭＣのディスターブを改善することができる。ディスターブとはメモリセルＭＣの書き換え、読み出し動作時に各ノードに印加される電圧によって蓄積電荷が変動する現象をいう。
【００５３】
一方、本実施の形態においては、メモリ領域の周辺のコア領域（Ｃｏｒｅ）に設けられる低耐圧用のＭＩＳＦＥＴ（ＬＴｎ、ＬＴｐ）やＩＯ領域（ＩＯ）に設けられる高耐圧用のＭＩＳＦＥＴ（ＨＴｎ、ＨＴｐ）などは、バルク領域（ＢＡ）に形成されている。これにより、これらのＭＩＳＦＥＴを新たにＳＯＩ領域ＳＡに形成するための設計が不要となる。よって、メモリセル部のみの再設計で、短期間でマージン性不良率の少ない半導体装置の提供が可能となる。
【００５４】
［製法説明］
次いで、図面を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成を明確にする。図５〜図６０は、本実施の形態の半導体装置の製造工程を示す断面図である。
【００５５】
図５および図６に示すように、基板として、例えば、ＳＯＩ基板１を準備する。ＳＯＩ基板１は、支持基板（半導体基板ともいう）Ｓと、この支持基板Ｓ上に形成された絶縁層（埋め込み絶縁層ともいう）ＢＯＸと、絶縁層ＢＯＸ上に形成されたシリコン層ＳＲとから構成されている。支持基板Ｓは、例えば、ｐ型の単結晶シリコン基板である。絶縁層ＢＯＸは、例えば膜厚５０〜１００ｎｍ程度の酸化シリコン膜である。シリコン層ＳＲは、例えば膜厚５０〜１００ｎｍ程度の単結晶シリコンからなる。
【００５６】
このＳＯＩ基板１の形成方法に制限はないが、例えば、ＳＩＭＯＸ（Silicon Implanted Oxide）法で形成することができる。Ｓｉからなる半導体基板の主面に高いエネルギーでＯ２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）と酸素とを結合させ、半導体基板の表面よりも少し深い位置に絶縁層ＢＯＸを形成する。この場合、絶縁層ＢＯＸ上に残存するＳｉの薄膜がシリコン層ＳＲとなり、絶縁層ＢＯＸ下の半導体基板が支持基板Ｓとなる。また、貼り合わせ法によりＳＯＩ基板１を形成してもよい。例えば、Ｓｉからなる第１半導体基板の表面を酸化し、絶縁層ＢＯＸを形成した後、Ｓｉからなる第２半導体基板を高温下で圧着することにより貼り合わせる。この後、第２半導体基板を薄膜化する。この場合、絶縁層ＢＯＸ上に残存する第２半導体基板の薄膜がシリコン層ＳＲとなり、絶縁層ＢＯＸ下の第１半導体基板が支持基板Ｓとなる。
【００５７】
このＳＯＩ基板１は、ＳＯＩ領域ＳＡおよびバルク領域ＢＡを有する。なお、ＳＯＩ領域ＳＡは、メモリセルＭＣが形成されるＦＭＯＮＯＳ形成領域ＦＡでもある。また、バルク領域ＢＡは、低耐圧ＭＩＳＦＥＴ形成領域ＬＡおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＡを有する。また、低耐圧ＭＩＳＦＥＴ形成領域ＬＡは、低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＬＴｎ）が形成される領域ｎＬＡおよび低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＬＴｐ）が形成される領域ｐＬＡを有する。高耐圧ＭＩＳＦＥＴ形成領域ＨＡは、高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＨＴｎ）が形成される領域ｎＨＡおよび高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＨＴｐ）が形成される領域ｐＨＡを有する。なお、バルク領域ＢＡは、後述する工程により、シリコン層ＳＲおよび絶縁層ＢＯＸが除去される領域を意味する。
【００５８】
次いで、図７および図８に示すように、ＳＯＩ基板１中に素子分離領域２を形成する。この素子分離領域２は、例えば、ＳＴＩ（shallow trench isolation）法を用いて形成することができる。
【００５９】
まず、素子分離領域を開口したマスク膜（例えば、窒化シリコン膜など）をマスクとして、シリコン層ＳＲ、絶縁層ＢＯＸおよび支持基板Ｓの一部をエッチングすることにより素子分離溝を形成する。この素子分離溝は、シリコン層ＳＲおよび絶縁層ＢＯＸを貫通し、支持基板Ｓの途中まで到達する。
【００６０】
次いで、上記マスク膜上を含むＳＯＩ基板１上に、素子分離溝を埋め込む程度の膜厚で、絶縁膜として例えば酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition；化学気相成長）法などを用いて堆積する。次いで、素子分離溝以外の酸化シリコン膜を、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法やエッチバック法などを用いて除去する。これにより、素子分離溝内に酸化シリコン膜が埋め込まれた素子分離領域２を形成することができる。この素子分離領域２は、ＳＯＩ領域ＳＡやバルク領域ＢＡに形成される各素子間の干渉を防止するために、各領域の境界部に形成される。
【００６１】
次いで、図９および図１０に示すように、各領域の支持基板Ｓ中にｐ型ウエル（ＰＷ１、ＰＷ２、ＰＷ３）またはｎ型ウエル（ＮＷ２、ＮＷ３）を形成する。
【００６２】
例えば、ＳＯＩ基板１上に、ＳＯＩ領域ＳＡ、領域ｎＨＡおよび領域ｎＬＡに開口部を有するフォトレジスト膜（図示せず）を形成し、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入することによってｐ型ウエル（ＰＷ１、ＰＷ２、ＰＷ３）を形成する。この後、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。次いで、ＳＯＩ基板１上に、領域ｐＬＡおよび領域ｐＨＡに開口部を有するフォトレジスト膜（図示せず）を形成し、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）をイオン注入することによってｎ型ウエル（ＮＷ２、ＮＷ３）を形成する。この後、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。次いで、ウエルアニール処理として、窒素雰囲気中で、１０００℃、３０秒程度の熱処理を行う。この熱処理により、各領域に注入した不純物が活性化し、イオン注入によって生じた結晶欠陥を回復することができる。ウエルアニール処理としては、窒素雰囲気中の他、アルゴンなどの不活性ガス雰囲気中で行ってもよい。また、温度範囲も、７５０℃〜１０００℃の範囲で適宜調整可能である。また、上記瞬時熱アニール（例えば、１０００℃で、３０秒程度）の代わりにスパイクアニール（例えば、１０００℃で、１秒以下）を用いてもよい。
【００６３】
次いで、図１１および図１２に示すように、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）を形成する。
【００６４】
まず、ＳＯＩ基板１上に、ＳＯＩ領域ＳＡを開口したフォトレジスト膜ＰＲ１を形成し、ＳＯＩ領域ＳＡの絶縁層ＢＯＸの下部の支持基板Ｓ中に、閾値調整用の不純物をイオン注入する。この際、ＳＯＩ領域ＳＡのシリコン層ＳＲ中には、不純物ができるだけ注入されないような注入エネルギーで、イオン注入することが好ましい。例えば、シリコン層ＳＲの膜厚および絶縁層ＢＯＸの膜厚がそれぞれ５０ｎｍ程度の場合であって、閾値調整用の不純物としてホウ素（Ｂ）をイオン注入する場合において、４０ｋｅＶの注入エネルギーで、２ｅ１３（２×１０１３）ｃｍ−２の注入量でイオン注入を行う。これにより、ＳＯＩ領域ＳＡの絶縁層ＢＯＸの下部の支持基板Ｓ中に、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）としてｐ型の不純物領域（半導体領域ともいう）が形成される。なお、注入条件は、シリコン層ＳＲの膜厚、絶縁層ＢＯＸの膜厚やターゲットとする閾値の値によって適宜調整する必要がある。次いで、フォトレジスト膜ＰＲ１をアッシング処理などにより除去する。
【００６５】
次いで、図１３および図１４に示すように、バルク領域ＢＡ（領域ｎＬＡ、領域ｐＬＡ、領域ｎＨＡ、領域ｐＨＡ）のシリコン層ＳＲおよび絶縁層ＢＯＸを除去し、支持基板Ｓの表面を露出させる。
【００６６】
例えば、ＳＯＩ基板１上に、バルク領域ＢＡ（領域ｎＬＡ、領域ｐＬＡ、領域ｎＨＡ、領域ｐＨＡ）を開口したフォトレジスト膜ＰＲ２を形成し、バルク領域ＢＡのシリコン層ＳＲおよび絶縁層ＢＯＸを順次ドライエッチングにより除去する。これにより、バルク領域ＢＡの支持基板Ｓの表面が露出する。ここでは、フォトレジスト膜ＰＲ２をマスクに、バルク領域ＢＡのシリコン層ＳＲおよび絶縁層ＢＯＸをエッチングしたが、酸化シリコン膜や窒化シリコン膜などからなるハードマスクを用いて、シリコン層ＳＲおよび絶縁層ＢＯＸをエッチングしてもよい。次いで、フォトレジスト膜ＰＲ２をアッシング処理などにより除去する。
【００６７】
次いで、希釈フッ酸洗浄などによって、ＳＯＩ領域ＳＡおよびバルク領域ＢＡの表面を清浄化した後、図１５および図１６に示すように、ＳＯＩ領域ＳＡのシリコン層ＳＲの主面およびバルク領域ＢＡの支持基板Ｓ（ｐ型ウエルＰＷ２、ＰＷ３、ｎ型ウエルＮＷ２、ＮＷ３）の主面に、ゲート絶縁膜３Ｆ、３Ｌ、３Ｈを形成する。ここで、ＳＯＩ領域ＳＡのシリコン層ＳＲの主面には、比較的薄膜のゲート絶縁膜３Ｆを形成する。また、バルク領域ＢＡのうち高耐圧ＭＩＳＦＥＴ形成領域ＨＡ（領域ｎＨＡ、領域ｐＨＡ）には、比較的厚膜のゲート絶縁膜３Ｈを形成する。また、バルク領域ＢＡのうち低耐圧ＭＩＳＦＥＴ形成領域ＬＡ（領域ｎＬＡ、領域ｐＬＡ）には、比較的薄膜のゲート絶縁膜３Ｌを形成する。例えば、ＳＯＩ領域ＳＡのシリコン層ＳＲの主面およびバルク領域ＢＡのうち低耐圧ＭＩＳＦＥＴ形成領域ＬＡ（領域ｎＬＡ、領域ｐＬＡ）の支持基板Ｓの主面に、熱酸化法により、第1膜厚（例えば、３ｎｍ程度）の酸化シリコン膜を形成する。次いで、例えば、バルク領域ＢＡのうち高耐圧ＭＩＳＦＥＴ形成領域ＨＡ（領域ｎＨＡ、領域ｐＨＡ）の支持基板Ｓの主面に、熱酸化法により、第１膜厚より大きい第２膜厚（例えば、１６ｎｍ程度）の酸化シリコン膜を形成する。
【００６８】
ゲート絶縁膜３Ｆ、３Ｌ、３Ｈとしては、酸化シリコン膜の他、酸窒化シリコン膜などの他の絶縁膜を用いてもよい。また、この他、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜、および酸化膜等と金属酸化膜との積層膜を形成してもよい。また、熱酸化法の他、ＣＶＤ法を用いて形成してもよい。また、ゲート絶縁膜３Ｆ、３Ｌ、３Ｈを、それぞれ異なる膜厚とし、また、異なる膜種としてもよい。
【００６９】
次に、図１７および図１８に示すように、ゲート絶縁膜３Ｆ、３Ｌ、３Ｈ上に、導電性膜（導電体膜）としてシリコン膜４を形成する。このシリコン膜４として、例えば、多結晶シリコン膜をＣＶＤ法などを用いて、８０ｎｍ程度の膜厚で形成する。シリコン膜４として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい。このシリコン膜４は、ＳＯＩ領域ＳＡにおいてメモリセルＭＣの制御ゲート電極ＣＧとなり、バルク領域ＢＡのうち高耐圧ＭＩＳＦＥＴ形成領域ＨＡ（領域ｎＨＡ、領域ｐＨＡ）において、高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＨＴｎ）および高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＨＴｐ）のゲート電極ＧＥとなる。また、バルク領域ＢＡのうち低耐圧ＭＩＳＦＥＴ形成領域ＬＡ（領域ｎＬＡ、領域ｐＬＡ）において、低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＬＴｎ）および低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＬＴｐ）のゲート電極ＧＥとなる。
【００７０】
次いで、図１９および図２０に示すように、ＳＯＩ領域ＳＡのシリコン膜４およびバルク領域ＢＡのうち低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＬＴｎ）が形成される領域ｎＬＡと高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＨＴｎ）が形成される領域ｎＨＡのシリコン膜４中に、フォトレジスト膜（図示せず）をマスクとして、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）を注入する。例えば、リン（Ｐ）を５ｋｅＶ、２ｅ１５ｃｍ−２の条件でイオン注入する。
【００７１】
次いで、図２１および図２２に示すように、バルク領域ＢＡのうち低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＬＴｐ）が形成される領域ｐＬＡと高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＨＴｐ）が形成される領域ｐＨＡのシリコン膜４中に、フォトレジスト膜（図示せず）をマスクとして、ｐ型不純物（例えばホウ素（Ｂ）など）を注入する。例えば、ホウ素（Ｂ）を２ｋｅＶで２ｅ１５ｃｍ−２の条件でイオン注入する。ホウ素の代わりにフッ化ボロンを用いてもよい。
【００７２】
次いで、図２３および図２４に示すように、シリコン膜４の表面を例えば３〜１０ｎｍ程度、熱酸化することにより、薄い酸化シリコン膜ＣＰ１を形成する。なお、この酸化シリコン膜ＣＰ１をＣＶＤ法を用いて形成してもよい。次いで、酸化シリコン膜ＣＰ１の上部に、ＣＶＤ法などを用いて、５０〜１５０ｎｍ程度の窒化シリコン膜（キャップ絶縁膜）ＣＰ２を形成する。
【００７３】
次いで、制御ゲート電極ＣＧの形成予定領域およびバルク領域ＢＡに、フォトリソグラフィ法を用いてフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして用いて、窒化シリコン膜ＣＰ２をエッチングする。この後、フォトレジスト膜をアッシングなどにより除去することにより、制御ゲート電極ＣＧの形成予定領域およびバルク領域ＢＡに、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１を残存させる。この後、窒化シリコン膜ＣＰ２をマスクとして用いて、シリコン膜４等をエッチングする。これにより、制御ゲート電極ＣＧ（例えば、ゲート長が８０ｎｍ程度）を形成する（図２５参照）。なお、ここでは、制御ゲート電極ＣＧの上部に、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１を形成したが、これらの膜を省略することも可能である。
【００７４】
ここで、ＳＯＩ領域ＳＡにおいて、制御ゲート電極ＣＧの下に残存するゲート絶縁膜３Ｆが、制御トランジスタのゲート絶縁膜３Ｆとなる。なお、制御ゲート電極ＣＧで覆われた部分以外のゲート絶縁膜３Ｆは、以降のパターニング工程などにより除去され得る。また、バルク領域ＢＡにおいては、窒化シリコン膜ＣＰ２、酸化シリコン膜ＣＰ１およびシリコン膜４を残存させておく（図２５、図２６参照）。
【００７５】
次いで、図２５および図２６に示すように、制御ゲート電極ＣＧの一方の側（メモリゲート電極ＭＧの形成領域）に開口を有するフォトレジスト膜ＰＲ３をマスクに、ｐ型と逆導電型であるｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ））などを注入する。これにより、メモリゲート電極ＭＧの形成領域の支持基板Ｓ中に、メモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）としてｐ型の不純物領域（半導体領域ともいう）が形成される。この際、ｎ型不純物を斜めに注入することにより、メモリゲート電極ＭＧの端部（メモリゲート電極ＭＧと制御ゲート電極ＣＧとの境界部）まで延在するように、閾値調整用の不純物領域ＶＴＣ（ＭＴ）を形成することができる。このイオン注入においても、シリコン層ＳＲの膜厚、絶縁層ＢＯＸの膜厚やターゲットとする閾値の値によって、注入条件を適宜調整する必要がある。例えば、注入される不純物は、支持基板Ｓ側に分布することが重要であり、できる限り、上層のシリコン層ＳＲに分布しないことが望ましい。よって、投影飛程が支持基板Ｓ側に十分分布するよう注入条件を適宜調整することが望ましい。ここでは、ヒ素（Ａｓ）を７０ＫｅＶで２ｅ１３ｃｍ−２、ドレインサイドに２０〜３０°の範囲で傾斜させてイオン打ち込みする。この条件によれば、不純物領域ＶＴＣ（ＭＴ）をチャネルとほぼ同じ位置に形成することができる。次いで、フォトレジスト膜ＰＲ３をアッシング処理などにより除去する。
【００７６】
このように、閾値調整用の不純物領域ＶＴＣ（ＭＴ）として、ｐ型と逆導電型であるｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）を注入することにより、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）より低濃度のメモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）を形成することができる。ここでの“低濃度”は、実効的な不純物の濃度（キャリア濃度）が低いことを意味する。また、不純物領域ＶＴＣ（ＣＴ）の不純物（ここでは、ホウ素（Ｂ））より、原子量の大きな不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）を注入することにより、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）より浅く、メモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）を形成することができる。
【００７７】
次いで、図２７および図２８に示すように、ＳＯＩ領域ＳＡの窒化シリコン膜ＣＰ２の上部を含むシリコン層ＳＲおよびバルク領域ＢＡの窒化シリコン膜ＣＰ２上に、絶縁膜５（５Ａ、５Ｎ、５Ｂ）を形成する。
【００７８】
まず、ＳＯＩ領域ＳＡのシリコン層ＳＲの主面を清浄化処理した後、ＳＯＩ領域ＳＡおよびバルク領域ＢＡに、酸化シリコン膜５Ａを形成する。この酸化シリコン膜５Ａは、例えば、熱酸化法により例えば４ｎｍ程度の膜厚で形成する。なお、酸化シリコン膜５ＡをＣＶＤ法を用いて形成してもよい。図においては、ＣＶＤ法で形成した場合の酸化シリコン膜５Ａの形状を示してある。次いで、酸化シリコン膜５Ａ上に、窒化シリコン膜５ＮをＣＶＤ法で例えば１０ｎｍ程度の膜厚で堆積する。この窒化シリコン膜５Ｎが、メモリセルの電荷蓄積部となり、絶縁膜（ＯＮＯ膜）５を構成する中間層となる。次いで、窒化シリコン膜５Ｎ上に、酸化シリコン膜５ＢをＣＶＤ法により例えば５ｎｍ程度の膜厚で堆積する。
【００７９】
以上の工程により、酸化シリコン膜５Ａ、窒化シリコン膜５Ｎおよび酸化シリコン膜５Ｂからなる絶縁膜（ＯＮＯ膜）５を形成することができる。なお、バルク領域ＢＡにおいて、窒化シリコン膜（キャップ絶縁膜）ＣＰ２上に絶縁膜（ＯＮＯ膜）５が残存していてもよい（図２７、図２８）。
【００８０】
また、本実施の形態においては、絶縁膜５の内部の電荷蓄積部（電荷蓄積層、トラップ準位を有する絶縁膜）として、窒化シリコン膜５Ｎを形成しているが、例えば酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜などの他の絶縁膜を用いてもよい。これらの膜は、窒化シリコン膜よりも高い誘電率を有する高誘電率膜である。また、シリコンナノドットを有する絶縁膜を用いて電荷蓄積層を形成してもよい。
【００８１】
また、ＳＯＩ領域ＳＡに形成された絶縁膜５は、メモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。したがって、少なくとも３層の積層構造を有し、外側の層（酸化シリコン膜５Ａ、５Ｂ）のポテンシャル障壁高さに比べ、内側の層（窒化シリコン膜５Ｎ）のポテンシャル障壁高さが低くなるよう構成する。また、絶縁膜（ＯＮＯ膜）５の各層の膜厚はそのメモリセルの動作方式に応じて適切な膜厚となるように設定される。ただし、絶縁膜（ＯＮＯ膜）５の膜厚（各層の膜厚の和）は、制御ゲート電極ＣＧの下に残存するゲート絶縁膜３Ｆの膜厚より大きい。
【００８２】
次いで、導電性膜（導電体膜）としてシリコン膜６を形成する。絶縁膜５の上部に、シリコン膜６として、例えば、多結晶シリコン膜をＣＶＤ法などを用いて、５０〜２００ｎｍ程度の膜厚で形成する。シリコン膜６として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい。なお、このシリコン膜６にｎ型の不純物を導入してもよい。また、このシリコン膜６は、後述するように、ＳＯＩ領域ＳＡにおいてメモリゲート電極ＭＧ（例えば、ゲート長が５０ｎｍ程度）となる。
【００８３】
次いで、図２９および図３０に示すように、シリコン膜６をエッチバックする。このエッチバック工程では、シリコン膜６をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。この工程により、制御ゲート電極ＣＧの両側の側壁部に、絶縁膜５を介して、シリコン膜６を、サイドウォール状（側壁膜状）に残存させることができる。上記制御ゲート電極ＣＧの両方の側壁部のうち、一方の側壁部に残存したシリコン膜６により、メモリゲート電極ＭＧが形成される。また、他方の側壁部に残存したシリコン膜６により、シリコンスペーサＳＰ１が形成される。上記メモリゲート電極ＭＧの下の絶縁膜５が、メモリトランジスタのゲート絶縁膜となる。シリコン膜６の堆積膜厚に対応してメモリゲート長（メモリゲート電極ＭＧのゲート長）が決まる。
【００８４】
この際、バルク領域ＢＡにおいては、シリコン膜６がエッチングされ、絶縁膜５が露出する。次いで、この絶縁膜５をエッチングによって除去する。これにより、ＳＯＩ領域ＳＡにおいて、制御ゲート電極ＣＧの上部の窒化シリコン膜ＣＰ２が露出し、シリコン層ＳＲが露出する。また、バルク領域ＢＡにおいて、窒化シリコン膜ＣＰ２が露出する。
【００８５】
次いで、図３１および図３２に示すように、メモリゲート電極ＭＧ上を覆い、シリコンスペーサＳＰ１を露出させたフォトレジスト膜ＰＲ４を形成し、このフォトレジスト膜ＰＲ４をマスクとして用いて、不要なシリコンスペーサＳＰ１エッチングする。次いで、フォトレジスト膜ＰＲ４をアッシング処理などにより除去する。
【００８６】
次いで、図３３および図３４に示すように、ＳＯＩ領域ＳＡおよびバルク領域ＢＡに、保護膜として、酸化シリコン膜ＰＦ１および窒化シリコン膜ＰＦ２の積層膜を形成する。例えば、ＣＶＤ法により酸化シリコン膜ＰＦ１を形成し、酸化シリコン膜ＰＦ１上に、ＣＶＤ法により窒化シリコン膜ＰＦ２を形成する。次いで、図３５および図３６に示すように、ＳＯＩ領域ＳＡを覆うフォトレジスト膜ＰＲ５を形成し、このフォトレジスト膜ＰＲ５をマスクとして用いて、バルク領域ＢＡの酸化シリコン膜ＰＦ１および窒化シリコン膜ＰＦ２をエッチングする（図３７、図３８参照）。次いで、フォトレジスト膜ＰＲ５をアッシング処理などにより除去する。
【００８７】
次いで、図３７および図３８に示すように、ＳＯＩ領域ＳＡを覆い、バルク領域ＢＡのゲート電極ＧＥの形成予定領域に残存するフォトレジスト膜ＰＲ６を形成する。次いで、このフォトレジスト膜ＰＲ６をマスクとして用いて、窒化シリコン膜ＣＰ２、酸化シリコン膜ＣＰ１およびシリコン膜４をエッチングする。この後、フォトレジスト膜ＰＲ６をアッシングなどにより除去することにより、図３９および図４０に示すように、バルク領域ＢＡのうち高耐圧ＭＩＳＦＥＴ形成領域ＨＡ（領域ｎＨＡ、領域ｐＨＡ）において、高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＨＴｎ）および高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＨＴｐ）のゲート電極ＧＥが形成される。また、バルク領域ＢＡのうち低耐圧ＭＩＳＦＥＴ形成領域ＬＡ（領域ｎＬＡ、領域ｐＬＡ）において、低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＬＴｎ）および低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＬＴｐ）のゲート電極ＧＥが形成される。高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＨＴｎ）および高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＨＴｐ）のゲート電極ＧＥのゲート長（例えば、０．１〜０．６μｍ程度）は、低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＬＴｎ）および低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＬＴｐ）のゲート電極ＧＥのゲート長（例えば、０．０５〜０．０６μｍ程度）より大きい。
【００８８】
また、ゲート電極ＧＥの下に残存するゲート絶縁膜３Ｈが、ＭＩＳＦＥＴ（ＨＴｎ、ＨＴｐ）のゲート絶縁膜３Ｈとなる。また、ゲート電極ＧＥの下に残存するゲート絶縁膜３Ｌが、ＭＩＳＦＥＴ（ＬＴｎ、ＬＴｐ）のゲート絶縁膜３Ｌとなる。なお、ゲート電極ＧＥで覆われた部分以外のゲート絶縁膜３Ｈ、３Ｌは、上記ゲート電極ＧＥの形成時に除去してもよいし、また、以降のパターニング工程などにより除去してもよい。
【００８９】
次いで、図４１および図４２に示すように、保護膜を構成する窒化シリコン膜ＰＦ２およびゲート電極ＧＥ上の窒化シリコン膜ＣＰ２をエッチングにより除去する。
【００９０】
次いで、図４３および図４４に示すように、バルク領域ＢＡのゲート電極ＧＥの両側の支持基板Ｓ（ｐ型ウエルＰＷ２、ＰＷ３、ｎ型ウエルＮＷ２、ＮＷ３）中に、ハロー領域（不純物領域）ＨＬ、ｎ−型半導体領域７ｎおよびｐ−型半導体領域７ｐを形成する。例えば、バルク領域ＢＡのうち低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＬＴｎ）が形成される領域ｎＬＡを開口するフォトレジスト膜（図示せず）をマスクとして、ｐ型不純物を斜めに注入する。これにより、低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＬＴｎ）のゲート電極ＧＥの両側のｐ型ウエルＰＷ３にｐ型のハロー領域（ｐ型不純物領域）ＨＬを形成する。また、バルク領域ＢＡのうち低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＬＴｐ）が形成される領域ｐＬＡを開口するフォトレジスト膜（図示せず）をマスクとして、ｎ型不純物を斜めに注入する。これにより、低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＬＴｐ）のゲート電極ＧＥの両側のｎ型ウエルＮＷ３にｎ型のハロー領域（ｎ型不純物領域）ＨＬを形成する（図４３、図４４）。
【００９１】
次いで、バルク領域ＢＡのうち低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＬＴｎ）が形成される領域ｎＬＡと高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＨＴｎ）が形成される領域ｎＨＡを開口するフォトレジスト膜（図示せず）およびゲート電極ＧＥをマスクとして、ゲート電極ＧＥの両側の支持基板Ｓ（ｐ型ウエルＰＷ２、ＰＷ３）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入する。これにより、ｎ−型半導体領域７ｎを形成する。この際、ｎ−型半導体領域７ｎは、ゲート電極ＧＥの側壁に自己整合して形成される。また、バルク領域ＢＡのうち低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＬＴｐ）が形成される領域ｐＬＡと高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＨＴｐ）が形成される領域ｐＨＡを開口するフォトレジスト膜（図示せず）およびゲート電極ＧＥをマスクとして、ゲート電極ＧＥの両側の支持基板Ｓ（ｎ型ウエルＮＷ２、ＮＷ３）中に、ホウ素（Ｂ）などのｐ型不純物を注入する。これにより、ｐ−型半導体領域７ｐを形成する。この際、ｐ−型半導体領域７ｐは、ゲート電極ＧＥの側壁に自己整合して形成される。なお、ここでは、低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＬＴｎ）が形成される領域ｎＬＡのｎ−型半導体領域７ｎと高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＨＴｎ）が形成される領域ｎＨＡのｎ−型半導体領域７ｎを同じイオン注入工程で形成しているが、これらを異なるイオン注入工程で形成してもよい。また、低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＬＴｐ）が形成される領域ｐＬＡのｐ−型半導体領域７ｐと高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＨＴｐ）が形成される領域ｐＨＡのｐ−型半導体領域７ｐを同じイオン注入工程で形成しているが、これらを異なるイオン注入工程で形成してもよい。このように、異なるイオン注入工程で形成することにより、各半導体領域７ｎ、７ｐをそれぞれ所望の不純物濃度および所望の接合の深さで形成することが可能となる。
【００９２】
例えば、本実施の形態においては、高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＨＴｎ）が形成される領域ｎＨＡには、リン（Ｐ）を５０ＫｅＶ、３ｅ１３ｃｍ−２の条件で、高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＨＴｐ）が形成される領域ｐＨＡには、ホウ素（Ｂ）を２０ＫｅＶ、３ｅ１３ｃｍ−２の条件で注入する。一方、低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＬＴｎ）が形成される領域ｎＬＡには、ヒ素（Ａｓ）２ＫｅＶ、１．５ｅ１５ｃｍ−２の条件で、ハロー領域ＨＬとして二フッ化ホウ素を３０ＫｅＶ、４ｅ１３ｃｍ−２の条件で注入する。また、低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＬＴｐ）が形成される領域ｐＬＡには、二フッ化ホウ素を２ＫｅＶ、１ｅ１５ｃｍ−２の条件で、ハロー領域ＨＬとしてリン（Ｐ）を２５ＫｅＶ、２ｅ１３ｃｍ−２の条件で注入する。
【００９３】
次いで、図４５および図４６に示すように、保護膜を構成する酸化シリコン膜ＰＦ１およびゲート電極ＧＥ上の酸化シリコン膜ＣＰ１をエッチングにより除去する。次いで、ＳＯＩ領域ＳＡにおいて、シリコン層ＳＲ中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域７ａおよびｎ−型半導体領域７ｂを形成する。この際、ｎ−型半導体領域７ａは、メモリゲート電極ＭＧの側壁（絶縁膜５を介して制御ゲート電極ＣＧと隣合う側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域７ｂは、制御ゲート電極ＣＧの側壁（絶縁膜５を介してメモリゲート電極ＭＧと隣合う側とは反対側の側壁）に自己整合して形成される。
【００９４】
ｎ−型半導体領域７ａとｎ−型半導体領域７ｂとｎ−型半導体領域７ｎとは、同じイオン注入工程で形成してもよいが、ここでは、異なるイオン注入工程で形成している。このように、異なるイオン注入工程で形成することにより、ｎ−型半導体領域７ａおよびｎ−型半導体領域７ｂをそれぞれ所望の不純物濃度および所望の接合の深さで形成することが可能となる。
【００９５】
次いで、図４７および図４８に示すように、ＳＯＩ領域ＳＡにおいて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの合成パターンの側壁部に、側壁絶縁膜ＳＷを形成する。また、バルク領域ＢＡにおいて、ゲート電極ＧＥの側壁部に、側壁絶縁膜ＳＷを形成する。例えば、ＳＯＩ領域ＳＡおよびバルク領域ＢＡの全面上に酸化シリコン膜などよりなる絶縁膜を形成する。この絶縁膜をエッチバックすることによって、上記合成パターン（ＣＧ、ＭＧ）の側壁部およびゲート電極ＧＥの側壁部に側壁絶縁膜ＳＷを形成する。側壁絶縁膜ＳＷとしては、酸化シリコン膜の他、窒化シリコン膜や、酸化シリコン膜と窒化シリコン膜との積層膜などを用いてもよい。
【００９６】
次いで、図４９および図５０に示すように、バルク領域ＢＡにおいて、露出している支持基板Ｓ（ｎ−型半導体領域７ｎ、ｐ−型半導体領域７ｐ）およびＳＯＩ領域ＳＡにおいて、露出しているシリコン層ＳＲ（ｎ−型半導体領域７ａ、ｎ−型半導体領域７ｂ）上に、エピタキシャル成長法（結晶成長法ともいう）を用いて、５０ｎｍ程度の膜厚のエピタキシャル層ＥＰを形成する。
【００９７】
次いで、図５１および図５２に示すように、ＳＯＩ領域ＳＡ、バルク領域ＢＡのうち低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＬＴｎ）が形成される領域ｎＬＡおよび高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＨＴｎ）が形成される領域ｎＨＡを覆うフォトレジスト膜ＰＲ７を形成する。このフォトレジスト膜ＰＲ７およびゲート電極ＧＥをマスクとして、ゲート電極ＧＥの両側のエピタキシャル層ＥＰ中に、ホウ素（Ｂ）などのｐ型不純物を注入することで、ｐ＋型半導体領域８ｐを形成する。この際、ｐ＋型半導体領域８ｐは、ゲート電極ＧＥの側壁に自己整合して形成される。ｐ＋型半導体領域８ｐは、ｐ−型半導体領域７ｐよりも不純物濃度が高く形成される。
【００９８】
なお、ここでは、低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＬＴｐ）が形成される領域ｐＬＡのｐ＋型半導体領域８ｐと高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＨＴｐ）が形成される領域ｐＨＡのｐ＋型半導体領域８ｐを同じイオン注入工程で形成しているが、これらを異なるイオン注入工程で形成してもよい。このように、異なるイオン注入工程で形成することにより、各半導体領域８ｐをそれぞれ所望の不純物濃度で形成することが可能となる。次いで、フォトレジスト膜ＰＲ７をアッシング処理などにより除去する。
【００９９】
次いで、図５３および図５４に示すように、バルク領域ＢＡのうち低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＬＴｐ）が形成される領域ｐＬＡと高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＨＴｐ）が形成される領域ｐＨＡを覆うフォトレジスト膜（図示せず）を形成する。このフォトレジスト膜（図示せず）およびゲート電極ＧＥをマスクとして、ゲート電極ＧＥの両側のエピタキシャル層ＥＰ中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域８ａ、８ｂ、８ｎを形成する。この際、ｎ＋型半導体領域８ｎは、ゲート電極ＧＥの側壁に自己整合して形成される。ｎ＋型半導体領域８ｎは、ｎ−型半導体領域７ｎよりも不純物濃度が高く形成される。また、ｎ＋型半導体領域８ａは、メモリゲート電極ＭＧ側の側壁絶縁膜ＳＷに自己整合して形成される。また、ｎ＋型半導体領域８ｂは、制御ゲート電極ＣＧ側の側壁絶縁膜ＳＷに自己整合して形成される。これらのｎ＋型半導体領域８ａ、８ｂは、ｎ−型半導体領域７ａ、７ｂよりも不純物濃度が高く形成される。
【０１００】
なお、ここでは、低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＬＴｎ）が形成される領域ｎＬＡのｎ＋型半導体領域８ｎと、高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＨＴｎ）が形成される領域ｎＨＡのｎ＋型半導体領域８ｎと、ＳＯＩ領域ＳＡのｎ＋型半導体領域８ａ、８ｂと、を同じイオン注入工程で形成しているが、これらを異なるイオン注入工程で形成してもよい。このように、異なるイオン注入工程で形成することにより、各半導体領域をそれぞれ所望の不純物濃度で形成することが可能となる。
【０１０１】
例えば、本実施の形態においては、ｎ＋型半導体領域８ｎを、ヒ素（Ａｓ）を２０ＫｅＶ、２ｅ１５ｃｍ−２、リン（Ｐ）を１０ＫｅＶ、２ｅ１５ｃｍ−２の条件で注入することにより形成する。なお、ｎ＋型半導体領域８ａ、８ｂを同様の条件で形成してもよい。また、ｐ＋型半導体領域８ｐとして、ホウ素（Ｂ）を２ＫｅＶ、４ｅ１５ｃｍ−２の条件で注入する。また、このようなイオン注入の際、接合の電界を緩和するために、追加で電界緩和注入を行ってもよい。
【０１０２】
上記工程により、ＳＯＩ領域ＳＡにおいて、ｎ−型半導体領域７ｂとｎ＋型半導体領域８ｂからなり、メモリトランジスタのドレイン領域として機能するｎ型のドレイン領域ＭＤが構成され、ｎ−型半導体領域７ａとｎ＋型半導体領域８ａからなり、メモリトランジスタのソース領域として機能するｎ型のソース領域ＭＳが構成される。また、バルク領域ＢＡにおいて、低濃度不純物領域と高濃度不純物領域とからなるＬＤＤ構造のソース、ドレイン領域（７ｎ、７ｐ、８ｎ、８ｐ）が形成される。
【０１０３】
次に、ソース領域ＭＳ（ｎ−型半導体領域７ａおよびｎ＋型半導体領域８ａ）、ドレイン領域ＭＤ（ｎ−型半導体領域７ｂおよびｎ＋型半導体領域８ｂ）およびソース、ドレイン領域（７ｎ、７ｐ、８ｎ、８ｐ）に導入された不純物を活性化するための熱処理（活性化処理）を行う。例えば、本実施の形態においては、１０００℃程度のスパイクアニールと、レーザーアニールとを併用する。このように短時間で高温の熱処理を行うことで、不純物、特にシリコン中で拡散係数の大きなホウ素の再分布を抑制し、短チャネル特性の劣化を抑制することが可能となる。また、この熱処理工程の前に、ＳＯＩ領域ＳＡおよびバルク領域ＢＡに窒化シリコン膜などの応力印加膜を堆積し、上記熱処理を施すことにより、ゲート電極（ＧＥ、ＭＧ、ＣＧ）に応力を印加することができる。これにより、トランジスタの移動度を変調することが可能となり、トランジスタの電流駆動能力を向上させることができる。
【０１０４】
以上の工程により、ＳＯＩ領域ＳＡにメモリセルＭＣが形成され、バルク領域ＢＡにＭＩＳＦＥＴ（ＬＴｎ、ＬＴｐ、ＨＴｎ、ＨＴｐ）が形成される（図５３、図５４参照）。
【０１０５】
なお、メモリセルＭＣの形成工程および各ＭＩＳＦＥＴの形成工程については、上記工程に限定されるものではない。
【０１０６】
次いで、図５５および図５６に示すように、サリサイド技術を用いて、ＳＯＩ領域ＳＡにおいて、メモリゲート電極ＭＧ、ｎ＋型半導体領域８ａおよびｎ＋型半導体領域８ｂの上部に、それぞれ金属シリサイド層（金属シリサイド膜）ＳＩＬを形成する。また、バルク領域ＢＡにおいて、ゲート電極ＧＥ、ｎ＋型半導体領域８ｎおよびｐ＋型半導体領域８ｐの上部に、それぞれ金属シリサイド層ＳＩＬを形成する。
【０１０７】
この金属シリサイド層ＳＩＬにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。この金属シリサイド層ＳＩＬは、次のようにして形成することができる。
【０１０８】
例えば、ＳＯＩ領域ＳＡおよびバルク領域ＢＡの全面上に、金属膜（図示せず）を形成し、ＳＯＩ基板１に対して熱処理を施すことによって、メモリゲート電極ＭＧ、ｎ＋型半導体領域８ａ、ｎ＋型半導体領域８ｂ、ゲート電極ＧＥ、ｎ＋型半導体領域８ｎおよびｐ＋型半導体領域８ｐの上層部分と上記金属膜とを反応させる。これにより、メモリゲート電極ＭＧ、ｎ＋型半導体領域８ａ、ｎ＋型半導体領域８ｂ、ゲート電極ＧＥ、ｎ＋型半導体領域８ｎおよびｐ＋型半導体領域８ｐの上部に、それぞれ金属シリサイド層ＳＩＬが形成される。上記金属膜は、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などからなり、スパッタリング法などを用いて形成することができる。次いで、未反応の金属膜を除去する。
【０１０９】
次いで、ＳＯＩ領域ＳＡおよびバルク領域ＢＡの全面上に、絶縁膜（層間絶縁膜）ＩＬ１を形成する。例えば、図５５および図５６に示すように、ＳＯＩ領域ＳＡおよびバルク領域ＢＡの全面上に、窒化シリコン膜ＩＬ１ａをＣＶＤ法などを用いて５０〜１００ｎｍ程度の膜厚で形成する。次いで、窒化シリコン膜上にこの窒化シリコン膜よりも厚く形成された酸化シリコン膜ＩＬ１ｂをＣＶＤ法などを用いて形成する。これにより、窒化シリコン膜ＩＬ１ａおよび酸化シリコン膜ＩＬ１ｂの積層膜よりなる絶縁膜（層間絶縁膜）ＩＬ１を形成することができる。この絶縁膜ＩＬ１の形成後、必要に応じてＣＭＰ法などを用いて絶縁膜ＩＬ１の上面を平坦化する（図５７、図５８参照）。
【０１１０】
次いで、図５７および図５８に示すように、絶縁膜ＩＬ１をドライエッチングすることにより、絶縁膜ＩＬ１中にコンタクトホール（開口部、貫通孔）を形成する。次いで、コンタクトホール内に、バリア導体膜および主導体膜の積層膜を形成する。次いで、絶縁膜ＩＬ１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰ１を形成する。このプラグＰ１は、例えば、ｎ＋型半導体領域８ａ、ｎ＋型半導体領域８ｎおよびｐ＋型半導体領域８ｐの上部に金属シリサイド層ＳＩＬを介して形成される。また、図５７および図５８に示す断面には現れないが、プラグＰ１は、例えば制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上部などにも形成される。なお、バリア導体膜としては、例えば、チタン膜、窒化チタン膜、あるいはこれらの積層膜を用いることができる。また、主導体膜としては、タングステン膜などを用いることができる。
【０１１１】
次いで、プラグＰ１が埋め込まれた絶縁膜ＩＬ１上に第１層目の配線Ｍ１を形成する。配線Ｍ１は、例えば、ダマシン技術（ここではシングルダマシン技術）を用いて形成する。まず、プラグＰ１が埋め込まれた絶縁膜上に溝用の絶縁膜ＩＬ２を形成し、この溝用の絶縁膜ＩＬ２に、フォトリソグラフィ技術およびドライエッチング技術を用いて配線溝を形成する。次いで、配線溝の内部を含む絶縁膜ＩＬ１上にバリア導体膜（図示せず）を形成し、続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層（図示せず）を形成する。次いで、電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝の内部を埋め込む。その後、配線溝内以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、バリア導体膜としては、例えば、窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。
【０１１２】
その後、図５９および図６０に示すように、デュアルダマシン法などにより２層目以降の配線Ｍ２、Ｍ３、Ｍ４やプラグＰ２等を形成する。例えば、絶縁膜ＩＬ３および絶縁膜ＩＬ４の積層膜にコンタクトホールおよび配線溝を形成し、これらの内部に、配線Ｍ１の場合と同様にして、電解めっき法などを用いて銅めっき膜を埋め込む。その後、配線溝内以外の領域の銅めっき膜をＣＭＰ法などにより除去して、プラグＰ２および配線Ｍ２を形成する。さらに、同様にして、絶縁膜ＩＬ５〜ＩＬ８中に、配線Ｍ３や配線Ｍ４等を形成することができる。
【０１１３】
このように、本実施の形態によれば、ＳＯＩ領域ＳＡにメモリセルＭＣを配置し、絶縁層ＢＯＸの下部の支持基板Ｓ中に、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）およびメモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）を設けたので、メモリセルＭＣの性能を向上させることができる。具体的には、制御トランジスタやメモリトランジスタの閾値のばらつきを低減することができる。また、ＧｉＤＬを低減することができる。また、メモリセルＭＣのディスターブを改善することができる。
【０１１４】
さらに、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）を、ｐ型の不純物（ホウ素（Ｂ）など）のイオン注入により形成し、メモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）を、ｐ型の不純物をイオン注入した領域に、ｐ型と逆導電型であるｎ型不純物（ヒ素（Ａｓ）またはリン（Ｐ）など）をイオン注入することにより形成したので、不純物濃度の調整が容易となる。具体的には、メモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）を、容易に、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）より低濃度の不純物領域とすることができる。
【０１１５】
（実施の形態２）
実施の形態１においては、メモリセルＭＣをＳＯＩ領域（ＳＡ）に形成し、他の素子（低耐圧用のＭＩＳＦＥＴ（ＬＴｎ、ＬＴｐ）、高耐圧用のＭＩＳＦＥＴ（ＨＴｎ、ＨＴｐ）、ＳＲＡＭメモリセル、アナログ回路）をバルク領域ＢＡに形成したが、メモリセルＭＣをおよびＳＲＡＭメモリセルをＳＯＩ領域（ＳＡ）に形成してもよい。
【０１１６】
［構造説明］
図６１は、本実施の形態の半導体装置を適用したマイコンチップ（ＳＯＣ）の一例を示す平面図である。
【０１１７】
例えば、図６１に示すマイコンチップにおいては、メモリセル（不揮発性メモリセル、不揮発性記憶素子、不揮発性半導体記憶装置、ＥＥＰＲＯＭ、フラッシュメモリ、ＦＭＯＮＯＳ、ＭＯＮＯＳともいう）ＭＣが配置される第１メモリ領域（メモリ１）や第２メモリ領域（メモリ２）がある。第１メモリ領域（メモリ１）や第２メモリ領域（メモリ２）の周辺には、コア領域（Ｃｏｒｅ）が設けられている。このコア領域（Ｃｏｒｅ）には、後述する低耐圧用のＭＩＳＦＥＴ（ＬＴｎ、ＬＴｐ）などが配置される。また、マイコンチップにおいては、ＩＯ領域（ＩＯ）が設けられている。このＩＯ領域（ＩＯ）には、後述する高耐圧用のＭＩＳＦＥＴ（ＨＴｎ、ＨＴｐ）などが配置される。マイコンチップにおいては、この他、ＳＲＡＭメモリセルが配置されるＳＲＡＭ領域（ＳＲＡＭ）やアナログ回路が配置されるアナログ領域（ＡＮＡ）などが設けられている。
【０１１８】
ここで、本実施の形態においては、メモリセルＭＣが配置される第１メモリ領域（メモリ１）や第２メモリ領域（メモリ２）に加え、ＳＲＡＭメモリセルが配置されるＳＲＡＭ領域をＳＯＩ領域（ＳＡ）とし、他の領域をバルク領域（ＢＡ）としている。即ち、メモリセルＭＣおよびＳＲＡＭメモリセルをＳＯＩ領域（ＳＡ）に形成し、他の素子（低耐圧用のＭＩＳＦＥＴ（ＬＴｎ、ＬＴｐ）、高耐圧用のＭＩＳＦＥＴ（ＨＴｎ、ＨＴｐ）、アナログ回路）をバルク領域ＢＡに形成する。
【０１１９】
図６２は、ＳＲＡＭのメモリセルの一例を示す等価回路図である。図示するように、メモリセルは、一対のビット線（ビット線ＢＬ、ビット線／（バー）ＢＬ）とワード線ＷＬとの交差部に配置される。このメモリセルは、一対のロードトランジスタ（ロードＭＯＳ、負荷用トランジスタ、負荷用ＭＩＳＦＥＴ）Ｌｏ１、Ｌｏ２、一対のアクセストランジスタ（アクセスＭＯＳ、アクセス用トランジスタ、アクセスＭＩＳＦＥＴ、転送用トランジスタ）Ａｃｃ１、Ａｃｃ２および一対のドライバトランジスタ（ドライバＭＯＳ、駆動用トランジスタ、駆動用ＭＩＳＦＥＴ）Ｄｒ１、Ｄｒ２を有している。
【０１２０】
上記メモリセルを構成する上記６つのトランジスタのうち、ロードトランジスタ（Ｌｏ１、Ｌｏ２）は、ｐ型（ｐチャネル型）のトランジスタであり、アクセストランジスタ（Ａｃｃ１、Ａｃｃ２）およびドライバトランジスタ（Ｄｒ１、Ｄｒ２）は、ｎ型（ｎチャネル型）のトランジスタである。
【０１２１】
上記メモリセルを構成する上記６つのトランジスタのうち、ロードトランジスタＬｏ１とドライバトランジスタＤｒ１とはＣＭＯＳインバータを構成し、ロードトランジスタＬｏ２とドライバトランジスタＤｒ２とは、他のＣＭＯＳインバータを構成している。これら一対のＣＭＯＳインバータの相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
【０１２２】
以上のＳＲＡＭメモリセルを構成する６つのトランジスタの接続関係を詳述すれば以下のようになる。
【０１２３】
電源電位（第１電位）Ｖｄｄと蓄積ノードＡとの間にロードトランジスタＬｏ１が接続され、蓄積ノードＡと接地電位（ＧＮＤ、０Ｖ、基準電位、上記第１電位より低い第２電位）ＶＳＳとの間にドライバトランジスタＤｒ１が接続され、ロードトランジスタＬｏ１およびドライバトランジスタＤｒ１のゲート電極は、蓄積ノードＢに接続される。
【０１２４】
電源電位Ｖｄｄと蓄積ノードＢとの間にロードトランジスタＬｏ２が接続され、蓄積ノードＢと接地電位ＶＳＳとの間にドライバトランジスタＤｒ２が接続され、ロードトランジスタＬｏ２およびドライバトランジスタＤｒ２のゲート電極は、蓄積ノードＡに接続される。
【０１２５】
ビット線ＢＬと蓄積ノードＡとの間にアクセストランジスタＡｃｃ１が接続され、ビット線／ＢＬと蓄積ノードＢとの間にアクセストランジスタＡｃｃ２が接続され、アクセストランジスタＡｃｃ１およびＡｃｃ２のゲート電極は、ワード線ＷＬに接続される（ワード線となる）。
【０１２６】
上記のようなＳＲＡＭのメモリセルを構成するトランジスタ（ＭＩＳＦＥＴ）を、ＳＯＩ領域（ＳＡ）に形成してもよい。
【０１２７】
図６３〜図６５は、本実施の形態の半導体装置の構成を示す断面図である。
【０１２８】
図６３〜図６５に示すように、本実施の形態の半導体装置は、ＳＯＩ基板１のＳＯＩ領域ＳＡのうち、ＦＭＯＮＯＳ形成領域ＦＡに形成されたメモリセルＭＣと、ＳＯＩ基板１のＳＯＩ領域ＳＡのうち、ＳＲＡＭ形成領域ＳＲＡに形成されたＳＲＡＭのメモリセルを構成するトランジスタ（ＭＩＳＦＥＴ）Ｔｎ１、Ｔｎ２を有する。さらに、本実施の形態の半導体装置は、バルク領域ＢＡに形成された４つのＭＩＳＦＥＴ（ＨＴｎ、ＨＴｐ、ＬＴｎ、ＬＴｐ）などのメモリ以外の素子を有する。実施の形態１の場合と異なる箇所は、ＳＯＩ基板１のＳＯＩ領域ＳＡのうち、ＳＲＡＭ形成領域ＳＲＡに形成されたＳＲＡＭのメモリセルの部分のみであるため当該部分についてより詳細に説明する。
【０１２９】
ＳＯＩ領域ＳＡには、支持基板Ｓ上に絶縁層ＢＯＸを介してシリコン層（ＳＯＩ層、半導体層、半導体膜、薄膜半導体膜、薄膜半導体領域ともいう）ＳＲが配置されている。このシリコン層ＳＲの主表面に、メモリセルＭＣおよびＳＲＡＭのメモリセルを構成するトランジスタ（ＭＩＳＦＥＴ）Ｔｎ１、Ｔｎ２が形成されている（図６３、図６５等参照）。
【０１３０】
２種のメモリセルのうち、メモリセルＭＣは、ＳＯＩ領域ＳＡのうち、ＦＭＯＮＯＳ形成領域ＦＡに形成され、ＳＲＡＭのメモリセルを構成するトランジスタ（ＭＩＳＦＥＴ）Ｔｎ１、Ｔｎ２は、ＳＯＩ領域ＳＡのうち、ＳＲＡＭ形成領域ＳＲＡに形成される。トランジスタ（ＭＩＳＦＥＴ）Ｔｎ１、Ｔｎ２は、例えば、ＳＲＡＭメモリセルを構成する６つのトランジスタ（図６２参照）のいずれかに対応する。
【０１３１】
バルク領域ＢＡは、支持基板Ｓ上の絶縁層ＢＯＸおよびシリコン層ＳＲが形成されていない。よって、この支持基板Ｓの主表面に、４つのＭＩＳＦＥＴ（ＨＴｎ、ＨＴｐ、ＬＴｎ、ＬＴｐ）が形成されている。
【０１３２】
４つのＭＩＳＦＥＴのうち、高耐圧用のＭＩＳＦＥＴ（ＨＴｎ、ＨＴｐ）は、高耐圧ＭＩＳＦＥＴ形成領域ＨＡに形成され、低耐圧用のＭＩＳＦＥＴ（ＬＴｎ、ＬＴｐ）は、低耐圧ＭＩＳＦＥＴ形成領域ＬＡに形成される。高耐圧用のＭＩＳＦＥＴ（ＨＴｎ、ＨＴｐ）のうち、高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＨＴｎ）は、領域ｎＨＡに形成され、高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＨＴｐ）は、領域ｐＨＡに形成される。低耐圧用のＭＩＳＦＥＴ（ＬＴｎ、ＬＴｐ）のうち、低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＬＴｎ）は、領域ｎＬＡに形成され、低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＬＴｐ）は、領域ｐＬＡに形成される。
【０１３３】
低耐圧用のＭＩＳＦＥＴ（ＬＴｎ、ＬＴｐ）は、高耐圧用のＭＩＳＦＥＴ（ＨＴｎ、ＨＴｐ）よりゲート長が小さい（短い）ＭＩＳＦＥＴである。例えば、低耐圧用のＭＩＳＦＥＴ（ＬＴｎ、ＬＴｐ）のゲート長は、５５ｎｍ程度である。このような、比較的ゲート長の小さいＭＩＳＦＥＴは、例えば、メモリセルＭＣを駆動するための回路（コア回路、周辺回路ともいう）などに用いられる。
【０１３４】
一方、高耐圧用のＭＩＳＦＥＴ（ＨＴｎ、ＨＴｐ）は、低耐圧用のＭＩＳＦＥＴ（ＬＴｎ、ＬＴｐ）よりゲート長が大きいＭＩＳＦＥＴである。例えば、高耐圧用のＭＩＳＦＥＴ（ＨＴｎ、ＨＴｐ）のゲート長は、６００〜１０００ｎｍ程度である。このような、比較的ゲート長の大きいＭＩＳＦＥＴは、例えば、入出力回路（Ｉ／Ｏ回路ともいう）などに用いられる。
【０１３５】
また、ＳＲＡＭのメモリセルを構成するトランジスタ（ＭＩＳＦＥＴ）Ｔｎ１、Ｔｎ２は、高耐圧用のＭＩＳＦＥＴ（ＨＴｎ、ＨＴｐ）よりゲート長が小さいＭＩＳＦＥＴである。例えば、ＳＲＡＭのメモリセルを構成するトランジスタ（ＭＩＳＦＥＴ）Ｔｎ１、Ｔｎ２のゲート長は、６０ｎｍ程度である。
【０１３６】
低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＬＴｎ）は、支持基板Ｓ（ｐ型ウエルＰＷ３）上にゲート絶縁膜３Ｌを介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の支持基板Ｓ（ｐ型ウエルＰＷ３）中に配置されたソース、ドレイン領域とを有する。ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。また、ソース、ドレイン領域は、ＬＤＤ構造を有し、ｎ＋型半導体領域８ｎとｎ−型半導体領域７ｎよりなる。
【０１３７】
低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＬＴｐ）は、支持基板Ｓ（ｎ型ウエルＮＷ３）上にゲート絶縁膜３Ｌを介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の支持基板Ｓ（ｎ型ウエルＮＷ３）中に配置されたソース、ドレイン領域とを有する。ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。また、ソース、ドレイン領域は、ＬＤＤ構造を有し、ｐ＋型半導体領域８ｐとｐ−型半導体領域７ｐよりなる。
【０１３８】
上記高濃度半導体領域（８ｎ、８ｐ）は、上記低濃度半導体領域（７ｎ、７ｐ）よりも不純物濃度が高く、ゲート電極ＧＥの両側の支持基板Ｓ上に成長したエピタキシャル層ＥＰ中に形成される。なお、ここでは、低濃度半導体領域（７ｎ、７ｐ）を囲むように低濃度半導体領域とは逆導電型のハロー領域ＨＬが配置されている。即ち、ｎ−型半導体領域７ｎの下部には、ｐ型のハロー領域ＨＬが形成され、ｐ−型半導体領域７ｐの下部には、ｎ型のハロー領域ＨＬが配置されている。
【０１３９】
高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＨＴｎ）は、支持基板Ｓ（ｐ型ウエルＰＷ２）上にゲート絶縁膜３Ｈを介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の支持基板Ｓ（ｐ型ウエルＰＷ２）中に配置されたソース、ドレイン領域とを有する。ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。また、ソース、ドレイン領域は、ＬＤＤ構造を有し、ｎ＋型半導体領域８ｎとｎ−型半導体領域７ｎよりなる。
【０１４０】
高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＨＴｐ）は、支持基板Ｓ（ｎ型ウエルＮＷ２）上にゲート絶縁膜３Ｈを介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の支持基板Ｓ（ｎ型ウエルＮＷ２）中に配置されたソース、ドレイン領域とを有する。ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。また、ソース、ドレイン領域は、ＬＤＤ構造を有し、ｐ＋型半導体領域８ｐとｐ−型半導体領域７ｐよりなる。
【０１４１】
上記高濃度半導体領域（８ｎ、８ｐ）は、上記低濃度半導体領域（７ｎ、７ｐ）よりも不純物濃度が高く、ゲート電極ＧＥの両側の支持基板Ｓ上に成長したエピタキシャル層ＥＰ中に形成される。
【０１４２】
メモリセルＭＣは、シリコン層ＳＲの上方に配置された制御ゲート電極（ゲート電極）ＣＧと、シリコン層ＳＲの上方に配置され、制御ゲート電極ＣＧと隣合うメモリゲート電極（ゲート電極）ＭＧとを有する。この制御ゲート電極ＣＧの上部には、酸化シリコン膜ＣＰ１および窒化シリコン膜（キャップ絶縁膜）ＣＰ２が配置されている。メモリセルＭＣは、さらに、制御ゲート電極ＣＧおよびシリコン層ＳＲ間に配置されたゲート絶縁膜３Ｆと、メモリゲート電極ＭＧとシリコン層ＳＲとの間に配置され、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に配置された絶縁膜５とを有する。
【０１４３】
また、メモリセルＭＣは、さらに、シリコン層ＳＲ中にソース領域ＭＳおよびドレイン領域ＭＤを有する。また、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの合成パターンの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。ソース領域ＭＳは、ｎ＋型半導体領域８ａとｎ−型半導体領域７ａよりなる。ドレイン領域ＭＤは、ｎ＋型半導体領域８ｂとｎ−型半導体領域７ｂよりなる。
【０１４４】
上記高濃度半導体領域（８ａ、８ｂ）は、上記低濃度半導体領域（７ａ、７ｂ）よりも不純物濃度が高く、上記合成パターンの両側の支持基板Ｓ上に成長したエピタキシャル層ＥＰ中に形成される。
【０１４５】
ＳＲＡＭのメモリセルを構成するトランジスタ（ＭＩＳＦＥＴ）Ｔｎ１、Ｔｎ２は、シリコン層ＳＲ上にゲート絶縁膜３Ｓを介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側のシリコン層ＳＲ中に配置されたソース、ドレイン領域とを有する。ゲート電極ＧＥの側壁部には、絶縁膜からなる側壁絶縁膜ＳＷが形成されている。また、ソース、ドレイン領域は、ＬＤＤ構造を有し、ｎ＋型半導体領域８ｎとｎ−型半導体領域７ｎよりなる。
【０１４６】
上記高濃度半導体領域（８ｎ）は、上記低濃度半導体領域（７ｎ）よりも不純物濃度が高く、ゲート電極ＧＥの両側のシリコン層ＳＲ上に成長したエピタキシャル層ＥＰ中に形成される。
【０１４７】
ここで、本実施の形態のメモリセルＭＣにおいては、制御ゲート電極ＣＧの下部であって、絶縁層ＢＯＸの下部の支持基板Ｓ中に、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）が形成されている。また、メモリゲート電極ＭＧの下部であって、絶縁層ＢＯＸの下部の支持基板Ｓ中に、メモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）が形成されている。
【０１４８】
実施の形態１において、図４を参照しながら説明したように、メモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）は、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）より浅い。言い換えれば、メモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）の底面は、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）の底面より浅い位置に位置する。
【０１４９】
メモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）は、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）より低濃度の不純物領域である。別の言い方をすれば、メモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）は、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）より実効キャリア濃度が低い領域である。
【０１５０】
ここでは、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧは、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）を含有しており、メモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）および制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）としては、ｐ型の不純物領域を用いる。ｐ型の不純物としては、例えばホウ素（Ｂ）などを用いることができる。
【０１５１】
例えば、メモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）は、ｐ−−型の不純物領域であり、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）は、ｐ−型の不純物領域である。ｐ−−型とは、ｐ−型より実効的なｐ型不純物の濃度が低いことを意味する。
【０１５２】
具体的には、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）は、ｐ型の不純物（例えばホウ素（Ｂ）など）がイオン注入された領域であり、メモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）は、ｐ型の不純物（例えばホウ素（Ｂ）など）に加え、ｐ型と逆導電型であるｎ型の不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）がイオン注入された領域である。
【０１５３】
このように、本実施の形態においては、ＳＯＩ領域ＳＡにメモリセルＭＣを配置し、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）およびメモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）を設けたので、メモリセルＭＣの性能を向上させることができる。具体的には、制御トランジスタやメモリトランジスタの閾値のばらつきを低減することができる。また、ＧｉＤＬを低減することができる。また、メモリセルＭＣのディスターブを改善することができる。
【０１５４】
即ち、閾値調整用の不純物領域を設けることで、シリコン層ＳＲの不純物の濃度が高濃度化することを回避できるため、閾値のばらつきを低減できる。また、閾値調整用の不純物領域を設けることで、シリコン層ＳＲの不純物の濃度が高濃度化することを回避できるため、ＧｉＤＬを低減することができる。また、メモリセルＭＣのディスターブを改善することができる。
【０１５５】
また、本実施の形態においては、ＳＯＩ領域ＳＡに、ＳＲＡＭのメモリセルを構成するトランジスタＴｎ１、Ｔｎ２を形成したので、シリコン層に形成された拡散領域に起因する寄生容量、ならびに基板へのリーク電流を低減することができる。このため、ＳＲＡＭのメモリセルを用いて構成される回路の動作速度向上と低消費電力化を図ることができる。さらに、シリコン層ＳＲの不純物の濃度を低濃度化することが可能となる。これにより、ＳＲＡＭを構成するＳＲＡＭのメモリセルを構成するトランジスタＴｎ１、Ｔｎ２のランダムばらつきを低減することが可能となる。特に、図６２を参照しながら説明したように、６つのトランジスタを用いて１つのメモリセルを構成する場合には、ランダムばらつきがＳＲＡＭの特性に大きく影響し得る。このように、ＳＲＡＭのメモリセルを構成するトランジスタＴｎ１、Ｔｎ２の“ランダムばらつき”を低減し、各トランジスタの特性をより均一化することで、ＳＲＡＭの特性を向上させることができる。
【０１５６】
一方、本実施の形態においては、メモリ領域の周辺のコア領域（Ｃｏｒｅ）に設けられる低耐圧用のＭＩＳＦＥＴ（ＬＴｎ、ＬＴｐ）やＩＯ領域（ＩＯ）に設けられる高耐圧用のＭＩＳＦＥＴ（ＨＴｎ、ＨＴｐ）などは、バルク領域（ＢＡ）に形成されている。これにより、これらのＭＩＳＦＥＴを新たにＳＯＩ領域ＳＡに形成するための設計が不要となる。よって、メモリセル部のみの再設計で、短期間でマージン性不良率の少ない半導体装置の提供が可能となる。
【０１５７】
［製法説明］
次いで、図面を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成を明確にする。図６６〜図９２は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０１５８】
図６６〜図６８に示すように、基板として、例えば、ＳＯＩ基板１を準備する。ＳＯＩ基板１は、実施の形態１と同様に、支持基板（半導体基板ともいう）Ｓと、この支持基板Ｓ上に形成された絶縁層（埋め込み絶縁層ともいう）ＢＯＸと、絶縁層ＢＯＸ上に形成されたシリコン層ＳＲとから構成されている。
【０１５９】
このＳＯＩ基板１は、ＳＯＩ領域ＳＡおよびバルク領域ＢＡを有する。ＳＯＩ領域ＳＡは、ＦＭＯＮＯＳ形成領域ＦＡおよびＳＲＡＭ形成領域ＳＲＡを有する。また、バルク領域ＢＡは、低耐圧ＭＩＳＦＥＴ形成領域ＬＡおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＡを有する。また、低耐圧ＭＩＳＦＥＴ形成領域ＬＡは、低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＬＴｎ）が形成される領域ｎＬＡおよび低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＬＴｐ）が形成される領域ｐＬＡを有する。高耐圧ＭＩＳＦＥＴ形成領域ＨＡは、高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＨＴｎ）が形成される領域ｎＨＡおよび高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＨＴｐ）が形成される領域ｐＨＡを有する。なお、バルク領域ＢＡは、後述する工程により、シリコン層ＳＲおよび絶縁層ＢＯＸが除去される領域を意味する。
【０１６０】
次いで、実施の形態１と同様に、ＳＯＩ基板１中に素子分離領域２を形成する。この素子分離領域２は、実施の形態１と同様に、例えば、ＳＴＩ法を用いて形成することができる。
【０１６１】
次いで、実施の形態１と同様に、各領域の支持基板Ｓ中にｐ型ウエル（ＰＷ１、ＰＷ２、ＰＷ３、ＰＷ４）またはｎ型ウエル（ＮＷ２、ＮＷ３）を形成する。
【０１６２】
例えば、ＳＯＩ基板１上に、ＳＯＩ領域ＳＡ、領域ｎＨＡおよび領域ｎＬＡに開口部を有するフォトレジスト膜（図示せず）を形成し、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入することによってｐ型ウエル（ＰＷ１、ＰＷ２、ＰＷ３、ＰＷ４）を形成する。この後、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。次いで、ＳＯＩ基板１上に、領域ｐＬＡおよび領域ｐＨＡに開口部を有するフォトレジスト膜（図示せず）を形成し、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）をイオン注入することによってｎ型ウエル（ＮＷ２、ＮＷ３）を形成する。この後、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。次いで、ウエルアニール処理として、窒素雰囲気中で、１０００℃、３０秒程度の熱処理を行う。この熱処理により、各領域に注入した不純物が活性化し、イオン注入によって生じた結晶欠陥を回復することができる。ウエルアニール処理としては、窒素雰囲気中の他、アルゴンなどの不活性ガス雰囲気中で行ってもよい。また、温度範囲も、７５０℃〜１０００℃の範囲で適宜調整可能である。また、瞬時熱アニール（スパイクアニールともいう）を用いてもよい。
【０１６３】
次いで、図６９〜図７１に示すように、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）を形成する。
【０１６４】
まず、ＳＯＩ基板１上に、ＳＯＩ領域ＳＡのＦＭＯＮＯＳ形成領域ＦＡを開口したフォトレジスト膜ＰＲ１を形成し、ＳＯＩ領域ＳＡの絶縁層ＢＯＸの下部の支持基板Ｓ中に、閾値調整用の不純物をイオン注入する。この際、ＳＯＩ領域ＳＡのシリコン層ＳＲ中には、不純物ができるだけ注入されないような注入エネルギーで、イオン注入することが好ましい。例えば、シリコン層ＳＲの膜厚および絶縁層ＢＯＸの膜厚がそれぞれ５０ｎｍ程度の場合であって、閾値調整用の不純物としてホウ素（Ｂ）をイオン注入する場合において、４０ｋｅＶの注入エネルギーで、２ｅ１３（２×１０１３）ｃｍ−２の注入量でイオン注入を行う。これにより、ＳＯＩ領域ＳＡの絶縁層ＢＯＸの下部の支持基板Ｓ中に、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）としてｐ型の不純物領域が形成される。なお、注入条件は、シリコン層ＳＲの膜厚、絶縁層ＢＯＸの膜厚やターゲットとする閾値の値によって適宜調整する必要がある。次いで、フォトレジスト膜ＰＲ１をアッシング処理などにより除去する。
【０１６５】
次いで、図７２〜図７４に示すように、バルク領域ＢＡ（領域ｎＬＡ、領域ｐＬＡ、領域ｎＨＡ、領域ｐＨＡ）のシリコン層ＳＲおよび絶縁層ＢＯＸを除去し、支持基板Ｓの表面を露出させる。
【０１６６】
例えば、ＳＯＩ基板１上に、バルク領域ＢＡ（領域ｎＬＡ、領域ｐＬＡ、領域ｎＨＡ、ｐＨＡ）を開口したフォトレジスト膜ＰＲ２を形成し、バルク領域ＢＡのシリコン層ＳＲおよび絶縁層ＢＯＸを順次ドライエッチングにより除去する。次いで、フォトレジスト膜ＰＲ２をアッシング処理などにより除去する。これにより、バルク領域ＢＡの支持基板Ｓの表面が露出する。ここでは、フォトレジスト膜ＰＲ２をマスクに、バルク領域ＢＡのシリコン層ＳＲおよび絶縁層ＢＯＸをエッチングしたが、酸化シリコン膜や窒化シリコン膜などからなるハードマスクを用いて、シリコン層ＳＲおよび絶縁層ＢＯＸをエッチングしてもよい。
【０１６７】
次いで、希釈フッ酸洗浄などによって、ＳＯＩ領域ＳＡおよびバルク領域ＢＡの表面を清浄化した後、図７５〜図７７に示すように、ＳＯＩ領域ＳＡのシリコン層ＳＲの主面およびバルク領域ＢＡの支持基板Ｓ（ｐ型ウエルＰＷ２、ＰＷ３、ｎ型ウエルＮＷ２、ＮＷ３）の主面に、ゲート絶縁膜３Ｆ、３Ｌ、３Ｈ、３Ｓを形成する。ここで、ＳＯＩ領域ＳＡのＦＭＯＮＯＳ形成領域ＦＡのシリコン層ＳＲの主面には、比較的薄膜のゲート絶縁膜３Ｆを形成する。また、バルク領域ＢＡのうち高耐圧ＭＩＳＦＥＴ形成領域ＨＡ（領域ｎＨＡ、領域ｐＨＡ）には、比較的厚膜のゲート絶縁膜３Ｈを形成する。また、バルク領域ＢＡのうち低耐圧ＭＩＳＦＥＴ形成領域ＬＡ（領域ｎＬＡ、領域ｐＬＡ）には、比較的薄膜のゲート絶縁膜３Ｌを形成する。また、ＳＯＩ領域ＳＡのＳＲＡＭ形成領域ＳＲＡのシリコン層ＳＲの主面には、比較的薄膜のゲート絶縁膜３Ｓを形成する。
【０１６８】
例えば、ＳＯＩ領域ＳＡのシリコン層ＳＲの主面およびバルク領域ＢＡのうち低耐圧ＭＩＳＦＥＴ形成領域ＬＡ（領域ｎＬＡ、領域ｐＬＡ）の支持基板Ｓの主面に、熱酸化法により、第1膜厚（例えば、３ｎｍ程度）の酸化シリコン膜を形成する。次いで、例えば、バルク領域ＢＡのうち高耐圧ＭＩＳＦＥＴ形成領域ＨＡ（領域ｎＨＡ、領域ｐＨＡ）の支持基板Ｓの主面に、熱酸化法により、第１膜厚より大きい第２膜厚（例えば、１６ｎｍ程度）の酸化シリコン膜を形成する。
【０１６９】
ゲート絶縁膜３Ｆ、３Ｌ、３Ｈ、３Ｓとしては、酸化シリコン膜の他、酸窒化シリコン膜などの他の絶縁膜を用いてもよい。また、この他、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜、および酸化膜等と金属酸化膜との積層膜を形成してもよい。また、熱酸化法の他、ＣＶＤ法を用いて形成してもよい。また、ゲート絶縁膜３Ｆ、３Ｌ、３Ｈ、３Ｓを、それぞれ異なる膜厚とし、また、異なる膜種としてもよい。
【０１７０】
次いで、ゲート絶縁膜３Ｆ、３Ｌ、３Ｈ、３Ｓ上に、導電性膜（導電体膜）としてシリコン膜４を形成する。このシリコン膜４として、例えば、多結晶シリコン膜をＣＶＤ法などを用いて、８０ｎｍ程度の膜厚で形成する。シリコン膜４として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい。このシリコン膜４は、ＳＯＩ領域ＳＡのＦＭＯＮＯＳ形成領域ＦＡにおいてメモリセルＭＣの制御ゲート電極ＣＧとなり、ＳＯＩ領域ＳＡのＳＲＡＭ形成領域ＳＲＡにおいてトランジスタＴｎ１、Ｔｎ２のゲート電極ＧＥとなる。また、シリコン膜４は、バルク領域ＢＡのうち高耐圧ＭＩＳＦＥＴ形成領域ＨＡ（領域ｎＨＡ、領域ｐＨＡ）において、高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＨＴｎ）および高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＨＴｐ）のゲート電極ＧＥとなる。また、バルク領域ＢＡのうち低耐圧ＭＩＳＦＥＴ形成領域ＬＡ（領域ｎＬＡ、領域ｐＬＡ）において、低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＬＴｎ）および低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＬＴｐ）のゲート電極ＧＥとなる。
【０１７１】
次いで、ＳＯＩ領域ＳＡのシリコン膜４およびバルク領域ＢＡのうち低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＬＴｎ）が形成される領域ｎＬＡと高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＨＴｎ）が形成される領域ｎＨＡのシリコン膜４中に、フォトレジスト膜（図示せず）をマスクとして、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）を注入する。例えば、実施の形態１と同様の条件で、不純物を注入する。
【０１７２】
次いで、バルク領域ＢＡのうち低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＬＴｐ）が形成される領域ｐＬＡと高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＨＴｐ）が形成される領域ｐＨＡのシリコン膜４中に、フォトレジスト膜（図示せず）をマスクとして、ｐ型不純物（例えばホウ素（Ｂ）など）を注入する。例えば、実施の形態１と同様の条件で、不純物を注入する。
【０１７３】
次いで、シリコン膜４の表面を例えば３〜１０ｎｍ程度、熱酸化することにより、薄い酸化シリコン膜ＣＰ１を形成する。なお、この酸化シリコン膜ＣＰ１をＣＶＤ法を用いて形成してもよい。次いで、酸化シリコン膜ＣＰ１の上部に、ＣＶＤ法などを用いて、５０〜１５０ｎｍ程度の窒化シリコン膜（キャップ絶縁膜）ＣＰ２を形成する。
【０１７４】
次いで、制御ゲート電極ＣＧの形成予定領域、ＳＲＡＭ形成領域ＳＲＡおよびバルク領域ＢＡに、フォトリソグラフィ法を用いてフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして用いて、窒化シリコン膜ＣＰ２をエッチングする。この後、フォトレジスト膜（図示せず）をアッシングなどにより除去することにより、制御ゲート電極ＣＧの形成予定領域、ＳＲＡＭ形成領域ＳＲＡおよびバルク領域ＢＡに、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１を残存させる。この後、窒化シリコン膜ＣＰ２をマスクとして用いて、シリコン膜４等をエッチングする。これにより、制御ゲート電極ＣＧ（例えば、ゲート長が８０ｎｍ程度）を形成する（図７８〜図８０参照）。なお、ここでは、制御ゲート電極ＣＧの上部に、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１を形成したが、これらの膜を省略することも可能である。
【０１７５】
ここで、ＳＯＩ領域ＳＡにおいて、制御ゲート電極ＣＧの下に残存するゲート絶縁膜３Ｆが、制御トランジスタのゲート絶縁膜３Ｆとなる。なお、制御ゲート電極ＣＧで覆われた部分以外のゲート絶縁膜３Ｆは、以降のパターニング工程などにより除去され得る。また、バルク領域ＢＡおよびＳＲＡＭ形成領域ＳＲＡにおいては、窒化シリコン膜ＣＰ２、酸化シリコン膜ＣＰ１およびシリコン膜４を残存させておく（図７５〜図７７参照）。
【０１７６】
次いで、図７８〜図８０に示すように、制御ゲート電極ＣＧの一方の側（メモリゲート電極ＭＧの形成領域）に開口を有するフォトレジスト膜ＰＲ３をマスクに、実施の形態１と同様に、ｐ型と逆導電型であるｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）を注入する。これにより、メモリゲート電極ＭＧの支持基板Ｓ中に、メモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）としてｐ型の不純物領域が形成される。この際、ｐ型不純物を斜めに注入することにより、メモリゲート電極ＭＧの端部（メモリゲート電極ＭＧと制御ゲート電極ＣＧとの境界部）まで延在するように、閾値調整用の不純物領域ＶＴＣ（ＭＴ）を形成することができる。例えば、実施の形態１と同様の条件で、不純物を注入する。次いで、フォトレジスト膜ＰＲ３をアッシング処理などにより除去する。
【０１７７】
このように、閾値調整用の不純物領域ＶＴＣ（ＭＴ）として、ｐ型と逆導電型であるｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）を注入することにより、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）より低濃度のメモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）を形成することができる。ここでの“低濃度”は、実効的な不純物の濃度（キャリア濃度）が低いことを意味する。
【０１７８】
次いで、図８１〜図８３に示すように、実施の形態１と同様に、絶縁膜５（５Ａ、５Ｎ、５Ｂ）を形成し、導電性膜（導電体膜）としてシリコン膜６を形成した後、シリコン膜６をエッチバックする。これにより、制御ゲート電極ＣＧの両側の側壁部に、絶縁膜５を介して、シリコン膜６を、サイドウォール状（側壁膜状）に残存させることができる。上記制御ゲート電極ＣＧの両方の側壁部のうち、一方の側壁部に残存したシリコン膜６により、メモリゲート電極ＭＧが形成され、他方の側壁部に残存したシリコン膜６により、シリコンスペーサＳＰ１が形成される。次いで、不要なシリコンスペーサＳＰ１等をエッチングした後、ＳＯＩ領域ＳＡのＦＭＯＮＯＳ形成領域ＦＡを覆う保護膜として、酸化シリコン膜ＰＦ１および窒化シリコン膜ＰＦ２の積層膜を形成する。（図８１〜図８３参照）。
【０１７９】
次いで、実施の形態１と同様に、窒化シリコン膜ＣＰ２、酸化シリコン膜ＣＰ１およびシリコン膜４をエッチングすることにより、バルク領域ＢＡのうち高耐圧ＭＩＳＦＥＴ形成領域ＨＡ（領域ｎＨＡ、領域ｐＨＡ）において、高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＨＴｎ）および高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＨＴｐ）のゲート電極ＧＥを形成する。また、バルク領域ＢＡのうち低耐圧ＭＩＳＦＥＴ形成領域ＬＡ（領域ｎＬＡ、領域ｐＬＡ）において、低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＬＴｎ）および低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＬＴｐ）のゲート電極ＧＥを形成する。また、ＳＯＩ領域ＳＡのうちＳＲＡＭ形成領域ＳＲＡにおいて、ＳＲＡＭのメモリセルを構成するトランジスタＴｎ１、Ｔｎ２のゲート電極ＧＥを形成する。高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＨＴｎ）および高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＨＴｐ）のゲート電極ＧＥのゲート長（例えば、０．６μｍ程度）は、低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＬＴｎ）および低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＬＴｐ）のゲート電極ＧＥのゲート長（例えば、０．０５５μｍ程度）より大きい。また、高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＨＴｎ）および高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＨＴｐ）のゲート電極ＧＥのゲート長（例えば、０．６μｍ程度）は、ＳＲＡＭのメモリセルを構成するトランジスタＴｎ１、Ｔｎ２のゲート長（例えば、０．０６０μｍ程度）より大きい。
【０１８０】
また、ゲート電極ＧＥの下に残存するゲート絶縁膜３Ｈが、ＭＩＳＦＥＴ（ＨＴｎ、ＨＴｐ）のゲート絶縁膜３Ｈとなる。ゲート電極ＧＥの下に残存するゲート絶縁膜３Ｌが、ＭＩＳＦＥＴ（ＬＴｎ、ＬＴｐ）のゲート絶縁膜３Ｌとなる。ゲート電極ＧＥの下に残存するゲート絶縁膜３Ｓが、トランジスタＴｎ１、Ｔｎ２のゲート絶縁膜３Ｓとなる。なお、ゲート電極ＧＥで覆われた部分以外のゲート絶縁膜３Ｈ、３Ｌ、３Ｓは、上記ゲート電極ＧＥの形成時に除去してもよいし、また、以降のパターニング工程などにより除去してもよい。
【０１８１】
次いで、図８４〜図８６に示すように、保護膜を構成する窒化シリコン膜ＰＦ２およびゲート電極ＧＥ上の窒化シリコン膜ＣＰ２をエッチングにより除去する。次いで、実施の形態１と同様に、バルク領域ＢＡのゲート電極ＧＥの両側の支持基板Ｓ（ｐ型ウエルＰＷ２、ＰＷ３、ｎ型ウエルＮＷ２、ＮＷ３）中に、ハロー領域（不純物領域）ＨＬ、ｎ−型半導体領域７ｎおよびｐ−型半導体領域７ｐを形成する。この際、ＳＯＩ領域ＳＡのＳＲＡＭ形成領域ＳＲＡのゲート電極ＧＥの両側のシリコン層ＳＲ中に、ｎ−型半導体領域７ｎを形成する。
【０１８２】
次いで、図８７〜図８９に示すように、保護膜を構成する酸化シリコン膜ＰＦ１およびゲート電極ＧＥ上の酸化シリコン膜ＣＰ１をエッチングにより除去する。次いで、実施の形態１と同様に、ＳＯＩ領域ＳＡにおいて、シリコン層ＳＲ中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域７ａおよびｎ−型半導体領域７ｂを形成する。この際、ｎ−型半導体領域７ａは、メモリゲート電極ＭＧの側壁（絶縁膜５を介して制御ゲート電極ＣＧと隣合う側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域７ｂは、制御ゲート電極ＣＧの側壁（絶縁膜５を介してメモリゲート電極ＭＧと隣合う側とは反対側の側壁）に自己整合して形成される。
【０１８３】
次いで、実施の形態１と同様に、ＳＯＩ領域ＳＡのＦＭＯＮＯＳ形成領域ＦＡにおいて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの合成パターンの側壁部に、側壁絶縁膜ＳＷを形成する。また、バルク領域ＢＡおよびＳＯＩ領域のＳＲＡＭ形成領域ＳＲＡにおいて、ゲート電極ＧＥの側壁部に、側壁絶縁膜ＳＷを形成する。
【０１８４】
次いで、バルク領域ＢＡにおいて、露出している支持基板Ｓ（ｎ−型半導体領域７ｎ、ｐ−型半導体領域７ｐ）、およびＳＯＩ領域ＳＡにおいて、露出しているシリコン層ＳＲ（ｎ−型半導体領域７ａ、ｎ−型半導体領域７ｂ、ｎ−型半導体領域７ｎ）上に、エピタキシャル成長法を用いて、エピタキシャル層ＥＰを形成する（図８７〜図８９）。
【０１８５】
次いで、図９０〜図９２に示すように、実施の形態１と同様に、バルク領域ＢＡのうち低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＬＴｐ）が形成される領域ｐＬＡおよび高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＨＴｐ）が形成される領域ｐＨＡに、ｐ＋型半導体領域８ｐを形成する。また、実施の形態１と同様に、バルク領域ＢＡのうち低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＬＴｎ）が形成される領域ｎＬＡ、高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＨＴｎ）が形成される領域ｎＨＡおよびＳＯＩ領域ＳＡに、ｎ＋型半導体領域８ａ、８ｂ、８ｎを形成する。
【０１８６】
上記工程により、ＳＯＩ領域ＳＡのＦＭＯＮＯＳ形成領域ＦＡにおいて、ｎ−型半導体領域７ｂとｎ＋型半導体領域８ｂからなり、メモリトランジスタのドレイン領域として機能するｎ型のドレイン領域ＭＤが構成され、ｎ−型半導体領域７ａとｎ＋型半導体領域８ａからなり、メモリトランジスタのソース領域として機能するｎ型のソース領域ＭＳが構成される。また、バルク領域ＢＡにおいて、低濃度不純物領域と高濃度不純物領域とからなるＬＤＤ構造のソース、ドレイン領域が形成される。また、ＳＯＩ領域ＳＡのＳＲＡＭ形成領域ＳＲＡにおいて、低濃度不純物領域と高濃度不純物領域とからなるＬＤＤ構造のソース、ドレイン領域が形成される。
【０１８７】
次に、ソース領域ＭＳ（ｎ−型半導体領域７ａおよびｎ＋型半導体領域８ａ）、ドレイン領域ＭＤ（ｎ−型半導体領域７ｂおよびｎ＋型半導体領域８ｂ）およびソース、ドレイン領域（７ｎ、７ｐ、８ｎ、８ｐ）に導入された不純物を活性化するため、実施の形態１と同様に、熱処理（活性化処理）を行う。
【０１８８】
以上の工程により、ＳＯＩ領域ＳＡにメモリセルＭＣおよびＳＲＡＭのメモリセルを構成するトランジスタＴｎ１、Ｔｎ２が形成され、バルク領域ＢＡにＭＩＳＦＥＴ（ＬＴｎ、ＬＴｐ、ＨＴｎ、ＨＴｐ）が形成される（図９０〜図９２参照）。
【０１８９】
なお、メモリセルＭＣの形成工程および各ＭＩＳＦＥＴの形成工程については、上記工程に限定されるものではない。
【０１９０】
この後、図示は省略するが、実施の形態１と同様に、サリサイド技術を用いて、ＳＯＩ領域ＳＡのＦＭＯＮＯＳ形成領域ＦＡにおいて、メモリゲート電極ＭＧ、ｎ＋型半導体領域８ａおよびｎ＋型半導体領域８ｂの上部に、それぞれ金属シリサイド層（金属シリサイド膜）ＳＩＬを形成する。また、ＳＯＩ領域ＳＡのＳＲＡＭ形成領域ＳＲＡにおいて、ゲート電極ＧＥおよびｎ＋型半導体領域８ｎの上部に、それぞれ金属シリサイド層（金属シリサイド膜）ＳＩＬを形成する。また、バルク領域ＢＡにおいて、ゲート電極ＧＥ、ｎ＋型半導体領域８ｎおよびｐ＋型半導体領域８ｐの上部に、それぞれ金属シリサイド層ＳＩＬを形成する。
【０１９１】
この金属シリサイド層ＳＩＬにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。さらに、この後、実施の形態１と同様に、絶縁膜（層間絶縁膜）ＩＬ１、プラグＰ１および第１層目の配線Ｍ１を形成する。そして、さらに、デュアルダマシン法などにより２層目以降の配線Ｍ２、Ｍ３、Ｍ４やプラグＰ２等を形成する。
【０１９２】
このように、本実施の形態によれば、ＳＯＩ領域ＳＡにメモリセルＭＣを配置し、絶縁層ＢＯＸの下部の支持基板Ｓ中に、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）およびメモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）を設けたので、実施の形態１で詳細に説明したように、メモリセルＭＣの性能を向上させることができる。
【０１９３】
さらに、制御トランジスタの閾値調整用の不純物領域ＶＴＣ（ＣＴ）を、ｐ型の不純物（ホウ素（Ｂ）など）のイオン注入により形成し、メモリトランジスタの閾値調整用の不純物領域ＶＴＣ（ＭＴ）を、ｐ型の不純物をイオン注入した領域に、ｐ型と逆導電型であるｎ型不純物（ヒ素（Ａｓ）またはリン（Ｐ）など）をイオン注入することにより形成したので、不純物濃度の調整が容易となる。
【０１９４】
また、本実施の形態においては、ＳＯＩ領域ＳＡに、ＳＲＡＭのメモリセルを構成するトランジスタＴｎ１、Ｔｎ２を形成したので、シリコン層に形成された拡散領域に起因する寄生容量を低減することができる。このため、ＳＲＡＭのメモリセルを用いて構成される回路の動作速度向上と低消費電力化を図ることができる。さらに、シリコン層ＳＲの不純物の濃度を低濃度化することが可能となる。これにより、ＳＲＡＭを構成するＳＲＡＭのメモリセルを構成するトランジスタＴｎ１、Ｔｎ２のランダムばらつきを低減することが可能となる。
【０１９５】
なお、本実施の形態においては、ＳＲＡＭのメモリセルを構成するトランジスタＴｎ１、Ｔｎ２について、閾値調整用の不純物領域を設けていないが、図９３に示すように、閾値調整用の不純物領域ＶＴＣ（ＳＴ１）、ＶＴＣ（ＳＴ２）を設けてもよい。図９３は、本実施の形態の半導体装置の他の構成を示す断面図である。
【０１９６】
図９３に示すように、ＳＯＩ領域ＳＡのＳＲＡＭ形成領域ＳＲＡにおいて、ゲート電極ＧＥの下部であって、絶縁層ＢＯＸの下部の支持基板Ｓ中に、トランジスタＴｎ１の閾値調整用の不純物領域ＶＴＣ（ＳＴ１）が形成されている。また、ゲート電極ＧＥの下部であって、絶縁層ＢＯＸの下部の支持基板Ｓ中に、トランジスタＴｎ２の閾値調整用の不純物領域ＶＴＣ（ＳＴ２）が形成されている。
【０１９７】
このように、閾値調整用の不純物領域ＶＴＣ（ＳＴ１）およびＶＴＣ（ＳＴ２）を設けたので、ＳＲＡＭの性能を向上させることができる。具体的には、ＳＲＡＭを構成するトランジスタ（Ｔｎ１、Ｔｎ２）の閾値のばらつきを低減することができる。また、ＧｉＤＬを低減することができる。
【０１９８】
この閾値調整用の不純物領域ＶＴＣ（ＳＴ１）およびＶＴＣ（ＳＴ２）は、例えば、トランジスタ（Ｔｎ１、Ｔｎ２）のゲート電極ＧＥの形成工程の前において、ＳＯＩ領域ＳＡの絶縁層ＢＯＸの下部の支持基板Ｓ中に、閾値調整用の不純物をイオン注入することにより形成することができる。
【０１９９】
（実施の形態３）
本実施の形態においては、ＳＯＩ領域ＳＡのＦＭＯＮＯＳ形成領域ＦＡのレイアウトについて説明する。なお、実施の形態１、２と同様の箇所には、同一の符号を付し、その繰り返しの説明を省略する。
【０２００】
（第１例）
図９４および図９５は、本実施の形態の第１例の半導体装置の構成を示す図である。図９４は、平面図であり、図９５は、模式的な断面図である。図９５の断面図は、例えば、図９４のＡ−Ａ断面に対応する。
【０２０１】
図９５に示すように、ＳＯＩ領域ＳＡのＦＭＯＮＯＳ形成領域ＦＡには、複数のメモリセルＭＣが配置される。例えば、図９５示す一番左側の第１のメモリセルＭＣの右にはソース領域（ＭＳ）を挟んでほぼ対称に第２のメモリセルＭＣが配置される。そして、第２のメモリセルＭＣの右にはドレイン領域（ＭＤ）を挟んでほぼ対称に第３のメモリセルＭＣが配置される。このように、共有されるソース領域（ＭＳ）および共有されるドレイン領域（ＭＤ）が交互に配置されるようにメモリセルＭＣが、図９５中の左右方向（ゲート長方向）に配置され、メモリセル列を構成している。
【０２０２】
また、図９４に示すように、図の上下方向（ゲート幅方向）には、メモリセル列が複数配置されている。このように、複数のメモリセルＭＣがアレイ状に形成されている。
【０２０３】
ここで、第１例においては、メモリセル列が形成される活性領域（ＡＣ１、ＡＣ２、ＡＣ３、ＡＣ４、ＡＣ５、ＡＣ６）が、それぞれ、素子分離領域２で区画されている。この場合、各活性領域（ＡＣ１、ＡＣ２、ＡＣ３、ＡＣ４、ＡＣ５、ＡＣ６）は、ｎ−型半導体領域７ａ、７ｂを含むシリコン層ＳＲにより構成され、各活性領域の側面は、素子分離領域２で覆われ、また、各活性領域の底面は、絶縁層ＢＯＸで覆われることとなる。
【０２０４】
このように、メモリセルＭＣをＳＯＩ領域ＳＡに形成し、メモリセル列が形成される活性領域（ＡＣ１、ＡＣ２、ＡＣ３、ＡＣ４、ＡＣ５、ＡＣ６）をメモリセル列毎に素子分離領域２により分離することで、各メモリセル列の活性領域（シリコン層ＳＲ）の電位を独立して制御することができる。これにより、例えば、メモリセル列（ビット）毎に、メモリセルＭＣに書き込まれたデータの消去を行うことができる。例えば、選択されたメモリセル列の活性領域にゼロ電位を、メモリゲート電極ＭＧに消去用に高電位を、制御ゲート電極ＣＧ電位はゼロ、ソース領域（ＭＳ）に消去電位を、ドレイン領域（ＭＤ）にゼロ電位を印加することにより、選択されたメモリセル列のメモリセルＭＣに書き込まれたデータの消去を行うことができる。この際、非選択のメモリセル列の活性領域にゼロ電位を印加しておくことにより、非選択のメモリセル列のメモリセルＭＣに書き込まれたデータの消去を防止することができる。
【０２０５】
また、基板に接続するプラグを介して基板電位を制御してもよい。この場合、閾値電位Vtｈを個別に下げることが可能となり、消去速度を向上させることができる。
【０２０６】
（第２例）
図９６および図９７は、本実施の形態の第２例の半導体装置の構成を示す図である。図９６は、平面図であり、図９７は、模式的な断面図である。図９７の断面図は、例えば、図９６のＡ−Ａ断面に対応する。
【０２０７】
第１例においては、ソース領域（ＭＳ）およびドレイン領域（ＭＤ）の底面がシリコン層ＳＲの底面まで到達し、これらの間のシリコン層ＳＲが完全に空乏化する完全空乏化型のメモリセルＭＣを例示したが、部分空乏型のメモリセルＭＣを用いてもよい。
【０２０８】
この場合、図９７に示すように、ソース領域（ＭＳ）およびドレイン領域（ＭＤ）の底面がシリコン層ＳＲの途中に位置し、シリコン層ＳＲの一部しか空乏化しない。このような部分空乏型のメモリセルＭＣについても、第１例において詳細に説明したように、メモリセル列が形成される活性領域（ＡＣ１、ＡＣ２、ＡＣ３、ＡＣ４、ＡＣ５、ＡＣ６）をメモリセル列毎に素子分離領域２により分離することで、メモリセル列（ビット）毎に、メモリセルＭＣに書き込まれたデータの消去を行うことができる。
【０２０９】
なお、実施の形態１および２についても、部分空乏型のメモリセルＭＣの構成としてもよい。即ち、ソース領域（ＭＳ）およびドレイン領域（ＭＤ）の底面、即ち、ｎ−型半導体領域７ａ、７ｂの底面が、シリコン層ＳＲの途中に位置するように配置してもよい（図４等参照）。
【０２１０】
（第３例）
上記第１例および第２例においては、メモリセル列が形成される活性領域（ＡＣ１〜ＡＣ６）をメモリセル列毎に素子分離領域２により分離したが、もちろん、第３例として説明するように、メモリセル列が形成される活性領域を接続した構成としてもよい。この場合、メモリセルアレイ毎にデータの消去を行うこととなるが、実施の形態１および２で説明したメモリセルＭＣに係る効果を奏することは言うまでもない。
【０２１１】
図９８および図９９は、本実施の形態の第３例の半導体装置の構成を示す図である。図９８は、平面図であり、図９９は、模式的な断面図である。図９９の断面図は、例えば、図９８のＡ−Ａ断面に対応する。
【０２１２】
この場合、図９８に示すように、メモリセル列が形成される活性領域（図９４や図９６のＡＣ１、ＡＣ２、ＡＣ３、ＡＣ４、ＡＣ５、ＡＣ６）間が、ドレイン領域（ＭＤ）部において、接続用の活性領域により接続されている。言い換えれば、活性領域が縦および横に配置されている。
【０２１３】
このような構成においても、前述したとおり、実施の形態１および２で説明したメモリセルＭＣに係る効果を奏する。
【０２１４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０２１５】
１  ＳＯＩ基板
２  素子分離領域
３Ｆ  ゲート絶縁膜
３Ｈ  ゲート絶縁膜
３Ｌ  ゲート絶縁膜
３Ｓ  ゲート絶縁膜
４  シリコン膜
５  絶縁膜（ＯＮＯ膜）
５Ａ  酸化シリコン膜
５Ｂ  酸化シリコン膜
５Ｎ  窒化シリコン膜
６  シリコン膜
７ａ  ｎ−型半導体領域
７ｂ  ｎ−型半導体領域
７ｎ  ｎ−型半導体領域
７ｐ  ｐ−型半導体領域
８ａ  ｎ＋型半導体領域
８ｂ  ｎ＋型半導体領域
８ｎ  ｎ＋型半導体領域
８ｐ  ｐ＋型半導体領域
Ａ  蓄積ノード
ＡＣ１、ＡＣ２、ＡＣ３、ＡＣ４、ＡＣ５、ＡＣ６  活性領域
Ａｃｃ１、Ａｃｃ２  アクセストランジスタ
ＡＮＡ  アナログ領域
Ｂ  蓄積ノード
ＢＡ  バルク領域
ＢＬ  ビット線
ＢＯＸ  絶縁層
ＣＧ  制御ゲート電極
Ｃｏｒｅ  コア領域
ＣＰ１  酸化シリコン膜
ＣＰ２  窒化シリコン膜
Ｄｒ１、Ｄｒ２  ドライバトランジスタ
ＥＰ  エピタキシャル層
ＦＡ  ＦＭＯＮＯＳ形成領域
ＧＥ  ゲート電極
ＨＡ  高耐圧ＭＩＳＦＥＴ形成領域
ＨＬ  ハロー領域
ＨＴｎ  高耐圧ｎチャネル型ＭＩＳＦＥＴ
ＨＴｐ  高耐圧ｐチャネル型ＭＩＳＦＥＴ
ＩＬ１  絶縁膜
ＩＬ１ａ  窒化シリコン膜
ＩＬ１ｂ  酸化シリコン膜
ＩＬ２  絶縁膜
ＩＬ３  絶縁膜
ＩＬ５、ＩＬ６、ＩＬ７、ＩＬ８  絶縁膜
ＩＯ  ＩＯ領域
ＬＡ  低耐圧ＭＩＳＦＥＴ形成領域
Ｌｏ１、Ｌｏ２  ロードトランジスタ
ＬＴｎ  低耐圧ｎチャネル型ＭＩＳＦＥＴ
ＬＴｐ  低耐圧ｐチャネル型ＭＩＳＦＥＴ
Ｍ１  配線
Ｍ２  配線
Ｍ３  配線
Ｍ４  配線
ＭＣ  メモリセル
ＭＤ  ドレイン領域
ＭＧ  メモリゲート電極
ＭＳ  ソース領域
ｎＨＡ  領域
ｎＬＡ  領域
ＮＷ２  ｎ型ウエル
ＮＷ３  ｎ型ウエル
ＰＦ１  酸化シリコン膜
ＰＦ２  窒化シリコン膜
Ｐ１  プラグ
Ｐ２  プラグ
ｐＨＡ  領域
ｐＬＡ  領域
ＰＲ１  フォトレジスト膜
ＰＲ２  フォトレジスト膜
ＰＲ３  フォトレジスト膜
ＰＲ４  フォトレジスト膜
ＰＲ５  フォトレジスト膜
ＰＲ６  フォトレジスト膜
ＰＲ７  フォトレジスト膜
ＰＷ１  ｐ型ウエル
ＰＷ２  ｐ型ウエル
ＰＷ３  ｐ型ウエル
ＰＷ４  ｐ型ウエル
Ｓ  支持基板
ＳＡ  ＳＯＩ領域
ＳＩＬ  金属シリサイド層
ＳＰ１  シリコンスペーサ
ＳＲ  シリコン層
ＳＲＡ  ＳＲＡＭ形成領域
ＳＷ  側壁絶縁膜
Ｔｎ１  トランジスタ
Ｔｎ２  トランジスタ
Ｖｄｄ  電源電位
ＶＳＳ  接地電位
ＶＴＣ（ＣＴ）  不純物領域
ＶＴＣ（ＭＴ）  不純物領域
ＶＴＣ（ＳＴ１）  不純物領域
ＶＴＣ（ＳＴ２）  不純物領域
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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