(57)【要約】【課題】トランジスターを形成する基板にトランジスター特性に悪影響を及ぼす不純物が存在した場合に、不純物の拡散によるトランジスター特性の劣化を抑制する。【解決手段】基板本体１０ａと、基板本体１０ａの液晶層５０側の面を覆う第１誘電体層３５と、第１誘電体層３５の少なくとも一部を覆うバリア層３３と、第１誘電体層３５との間でバリア層３３を挟む第２誘電体層３６と、第２誘電体層３６の上方に形成されたトランジスター３０の半導体層と、を備え、バリア層３３が配置された領域は、基板本体１０ａの液晶層５０側の面の法線方向から見て、半導体層のチャネル領域１ａ’と重なり、チャネル領域１ａ’と同じまたはチャネル領域１ａ’よりも大きいことを特徴とする。【選択図】図４
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の第１面を覆う第１誘電体層と、
前記第１誘電体層の少なくとも一部を覆うバリア層と、
前記第１誘電体層との間で前記バリア層を挟む第２誘電体層と、
前記第２誘電体層の上方に形成されたトランジスターの半導体層と、
を備え、
前記バリア層が配置された領域は、前記第１面の法線方向から見て、前記半導体層のチャネル領域と重なり、前記チャネル領域と同じまたは前記チャネル領域よりも大きいことを特徴とする電気光学装置。
【請求項２】
前記バリア層の構成材料は、酸化アルミニウム、多結晶シリコン、及びタングステンシリサイドのいずれかを含むことを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記第１誘電体層は、テトラエトキシシランガスを用いたプラズマＣＶＤで形成された酸化シリコンであることを特徴とする請求項１または２のいずれかに記載の電気光学装置。
【請求項４】
前記第２誘電体層の一部を覆う走査線と、
前記第２誘電体層との間で前記走査線を挟む第３誘電体層と、
前記第３誘電体層の上方に形成されたデータ線と、
前記第３誘電体層の上方に形成された画素電極と、
前記走査線、前記データ線、及び前記画素電極に接続された第１のトランジスターと、
前記走査線または前記データ線のいずれかを介して前記第１のトランジスターに接続された第２のトランジスターと、
を備え、
前記トランジスターは、前記第１のトランジスター及び前記第２のトランジスターを含んで構成されていることを特徴とする請求項１乃至３のいずれか１項に記載の電気光学装置。
【請求項５】
前記走査線が配置された領域は、前記基板の前記第１面の法線方向から見て、前記第１のトランジスターの半導体層のチャネル領域と重なり、前記第１のトランジスターの前記チャネル領域よりも大きいことを特徴とする請求項４に記載の電気光学装置。
【請求項６】
前記基板側から前記トランジスター側に入射する入射光を変調し、表示光として射出する電気光学装置であって、
前記基板の前記第１面には、変調された前記入射光を反射し前記表示光の一部とするプリズムが設けられていることを特徴とする請求項１乃至５のいずれか１項に記載の電気光学装置。
【請求項７】
前記基板側から前記トランジスター側に入射する入射光を変調し、表示光として射出する電気光学装置であって、
前記基板の前記第１面には、前記入射光を集光するマイクロレンズが設けられていることを特徴とする請求項１乃至５のいずれか１項に記載の電気光学装置。
【請求項８】
請求項１乃至請求項７のいずれか１項に記載の電気光学装置を備えていることを特徴とする電子機器。
【請求項９】
基板と、前記基板の第１面を覆う第１誘電体層と、前記第１誘電体層の少なくとも一部を覆うバリア層と、前記第１誘電体層との間で前記バリア層を挟む第２誘電体層と、前記第２誘電体層の上方に形成されたトランジスターの半導体層と、を有する電気光学装置の製造方法であって、
テトラエトキシシランガスを用いたプラズマＣＶＤで酸化シリコンを堆積し、前記第１誘電体層を形成する工程と、
酸化アルミニウム、多結晶シリコン、及びタングステンシリサイドのいずれかを堆積し、前記基板の前記第１面の法線方向から見て、前記半導体層のチャネル領域と重なり、前記チャネル領域と同じまたは前記チャネル領域よりも大きくなるようにパターニングし、前記バリア層を形成する工程と、
モノシランガスを用いたプラズマＣＶＤで酸化シリコンを堆積し、前記第２誘電体層を形成する工程と、
前記第２誘電体層の上方に前記半導体層を形成する工程と、
を備えていることを特徴とする電気光学装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置、当該電気光学装置の製造方法、及び当該電気光学装置を搭載した電子機器に関する。
【背景技術】
【０００２】
電気光学装置として、例えば液晶プロジェクターの光変調手段（ライトバルブ）として用いられるアクティブ駆動型の液晶装置が挙げられる。この液晶装置は、画素電極や画素電極を駆動する駆動素子などが配置された画素領域、及び駆動素子を駆動するための走査線駆動回路やデータ線駆動回路などが配置された周辺領域を有している。上述した駆動素子、走査線駆動回路、及びデータ線駆動回路は、薄膜トランジスターで構成され、薄膜トランジスターの特性が液晶装置の性能に大きく影響する。
【０００３】
図１４は、従来技術における薄膜トランジスター５００の構造を示す概略断面図である。図１４に示すように、従来の薄膜トランジスター５００は、例えば石英基板５０２の上に下地層５０３を介して、半導体層５０４、ゲート絶縁膜５０５、ゲート電極５０６、及び層間絶縁膜５０７が、この順に形成された構造を有する。ソース領域５０８及びドレイン領域５０９は、半導体層５０４に不純物をイオン注入して形成される。ゲート電極５０６、ソース電極５１０、及びドレイン電極５１１は、層間絶縁膜５０７を介した多層配線構造となっている。
【０００４】
薄膜トランジスター５００の特性は、半導体層５０４とゲート絶縁膜５０５との界面の状態や、半導体層５０４と下地層５０３との界面の状態などによって変化する。例えば、薄膜トランジスター５００における閾値電圧を制御するためには、不純物を混入させずにこれら界面を形成することが重要となる。これら界面への不純物の混入を抑制する方法として、特許文献１に記載の製造方法が提案されている。
特許文献１では、下地層５０３、半導体層５０４、及びゲート絶縁膜５０５を真空中で、大気にさらすことなく形成し、下地膜５０３と半導体層５０４との界面、及び半導体層５０４とゲート絶縁膜５０５との界面を清浄な状態とすることによって、閾値電圧が安定し、駆動能力が高い薄膜トランジスター５００を製造できるとしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−２６０９９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献１の製造方法では、薄膜トランジスターを形成する基材（石英基板）にトランジスター特性に悪影響を及ぼす不純物の発生源があった場合に、熱よって当該不純物の影響を受ける恐れがあるという課題があった。具体的には、基材に液晶装置の光学特性を向上させるプリズムやマイクロレンズなどの構成要素を形成した後に、当該基材の上に薄膜トランジスターを形成する場合には、当該構成要素にトランジスター特性に悪影響を及ぼす不純物が含まれていると、例えば６００℃以上の高温になるプロセスにおいては、当該構成要素から拡散する不純物の影響を受ける恐れがあるという課題があった。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【０００８】
［適用例１］本適用例に係る電気光学装置は、基板と、前記基板の第１面を覆う第１誘電体層と、前記第１誘電体層の少なくとも一部を覆うバリア層と、前記第１誘電体層との間で前記バリア層を挟む第２誘電体層と、前記第２誘電体層の上方に形成されたトランジスターの半導体層と、を備え、前記バリア層が配置された領域は、前記第１面の法線方向から見て、前記半導体層のチャネル領域と重なり、前記チャネル領域と同じまたは前記チャネル領域よりも大きいことを特徴とする。
【０００９】
本適用例によれば、トランジスターを形成する基板の第１面にトランジスター特性に悪影響を及ぼす不純物が存在した場合に、基板と半導体層との間に配置されたバリア層は、当該不純物が基板側から半導体層側に拡散することを抑制する。バリア層が配置された領域は、基板の第１面の法線方向から見て半導体層のチャネル領域と重なり、チャネル領域と同じまたはチャネル領域よりも大きくなっているので、当該不純物の半導体層のチャネル領域への拡散は、バリア層によって抑制される。よって、トランジスターを形成する基板にトランジスター特性に悪影響を及ぼす不純物が存在しても、当該不純物によるトランジスター特性の劣化が抑制される。従って、安定した電気光学特性を有する電気光学装置を提供できる。
【００１０】
［適用例２］上記適用例に記載の電気光学装置において、前記バリア層の構成材料は、酸化アルミニウム、多結晶シリコン、及びタングステンシリサイドのいずれかを含むことが好ましい。
【００１１】
本適用例によれば、酸化アルミニウム、多結晶シリコン、及びタングステンシリサイドは、トランジスター特性に悪影響を及ぼすハロゲンやアルカリ金属などの不純物の拡散を抑制する効果を有しているので、酸化アルミニウム、多結晶シリコン、及びタングステンシリサイドのいずれかを含む材料でバリア層を形成することによって、基板側から半導体層への当該不純物の拡散を抑制することができる。
【００１２】
［適用例３］上記適用例に記載の電気光学装置において、前記第１誘電体層は、テトラエトキシシランガスを用いたプラズマＣＶＤで形成された酸化シリコンであることが好ましい。
【００１３】
テトラエトキシシランガスを用いたプラズマＣＶＤで形成された酸化シリコンは、例えばモノシランガスを用いたプラズマＣＶＤで形成された酸化シリコンと比べて、段差被覆性に優れ、且つ高速に堆積される。トランジスターを形成する基板に、例えばプリズムやマイクロレンズなどの構成要素を形成した場合に、当該基板を厚膜の酸化シリコンで覆い、当該構成要素の表面凹凸などの影響を緩和（抑制）する必要がある。テトラエトキシシランガスを用いたプラズマＣＶＤで形成された酸化シリコンは、モノシランガスを用いたプラズマＣＶＤで形成された酸化シリコンと比べて、当該構成要素の表面凹凸などを隙間なく、より短時間で覆うことができる。
【００１４】
［適用例４］上記適用例に記載の電気光学装置において、前記第２誘電体層の一部を覆う走査線と、前記第２誘電体層との間で前記走査線を挟む第３誘電体層と、前記第３誘電体層の上方に形成されたデータ線と、前記第３誘電体層の上方に形成された画素電極と、前記走査線、前記データ線、及び前記画素電極に接続された第１のトランジスターと、前記走査線または前記データ線のいずれかを介して前記第１のトランジスターに接続された第２のトランジスターと、を備え、前記トランジスターは、前記第１のトランジスター及び前記第２のトランジスターを含んで構成されていることが好ましい。
【００１５】
画素電極を制御する第１のトランジスター、及び第１のトランジスターを制御する第２のトランジスターには、共に基板と半導体層との間にバリア層が配置されているので、トランジスター特性に悪影響を及ぼす不純物の基板側から半導体層側への拡散が抑制される。
【００１６】
［適用例５］上記適用例に記載の電気光学装置において、前記走査線が配置された領域は、前記基板の前記第１面の法線方向から見て、前記第１のトランジスターの半導体層のチャネル領域と重なり、前記第１のトランジスターの前記チャネル領域よりも大きいことが好ましい。
【００１７】
第１のトランジスターの半導体層と第３誘電体層（基板の第１面）との間には、基板の第１面の法線方向から見て第１のトランジスターの半導体層のチャネル領域と重なり、当該チャネル領域よりも大きくなった走査線が配置されているので、基板側から半導体側に向かう光が、走査線によって遮られる。よって、基板側から半導体層側に向かう光による第１のトランジスターの特性劣化が抑制される。従って、安定した電気光学特性を有する電気光学装置を提供できる。
【００１８】
［適用例６］上記適用例に記載の電気光学装置において、前記基板側から前記トランジスター側に入射する入射光を変調し、表示光として射出する電気光学装置であって、前記基板の前記第１面には、前記入射光を反射し前記表示光の一部とするプリズムが設けられていることが好ましい。
【００１９】
基板の第１面の法線方向に対して斜めに入射し表示光として利用できない入射光を、プリズムによって反射し、表示光の一部とすることができるので、入射光の利用効率を高め、より明るい表示を実現することができる。
【００２０】
［適用例７］上記適用例に記載の電気光学装置において、前記基板側から前記トランジスター側に入射する入射光を変調し、表示光として射出する電気光学装置であって、前記基板の前記第１面には、前記入射光を集光するマイクロレンズが設けられていることが好ましい。
【００２１】
入射光はマイクロレンズによって集光されるので、入射光の利用効率を高め、より明るい表示を実現することができる。
【００２２】
［適用例８］本適用例に係る電子機器は、上記適用例に記載の電気光学装置を備えていることを特徴とする。
【００２３】
本適用例に係る電子機器は、上記適用例に記載の電気光学装置を備え、当該電気光学装置では、バリア層によって電気光学装置の性能を左右するトランジスター特性の劣化が抑制され、プリズムやマイクロレンズなどによって明るい表示が実現される。例えば、投射型表示装置、投射型のＨＵＤ（ヘッドアップディスプレイ）、直視型のＨＭＤ（ヘッドマウントディスプレイ）、電子ブック、パーソナルコンピューター、デジタルスチルカメラ、液晶テレビ、ビューファインダー型あるいはモニター直視型のビデオレコーダー、カーナビゲーションシステム、ＰＯＳなどの情報端末機器、及び電子手帳などの電子機器に、上記適用例に記載の電気光学装置を適用させることで、安定して明るい表示を実現することができる。
【００２４】
［適用例９］本適用例に係る電気光学装置の製造方法は、基板と前記基板の第１面を覆う第１誘電体層と前記第１誘電体層の少なくとも一部を覆うバリア層と前記第１誘電体層との間で前記バリア層を挟む第２誘電体層と前記第２誘電体層の上方に形成されたトランジスターの半導体層とを有する電気光学装置の製造方法であって、テトラエトキシシランガスを用いたプラズマＣＶＤで酸化シリコンを堆積し、前記第１誘電体層を形成する工程と、酸化アルミニウム、多結晶シリコン、及びタングステンシリサイドのいずれかを堆積し前記基板の前記第１面の法線方向から見て前記半導体層のチャネル領域と重なり前記チャネル領域と同じまたは前記チャネル領域よりも大きくなるようにパターニングし前記バリア層を形成する工程と、モノシランガスを用いたプラズマＣＶＤで酸化シリコンを堆積し、前記第２誘電体層を形成する工程と、前記第２誘電体層の上方に前記半導体層を形成する工程と、を備えていることを特徴とする。
【００２５】
基板と半導体層との間に、酸化アルミニウム、多結晶シリコン、及びタングステンシリサイドのいずれかによって、基板の第１面の法線方向から見て前記半導体層のチャネル領域と重なり、チャネル領域と同じまたはチャネル領域よりも大きくなるようにパターニングして、バリア層を形成する。基板の第１面にトランジスター特性に悪影響を及ぼす不純物が存在した場合に、バリア層は当該不純物の半導体層への拡散を抑制するので、当該不純物によるトランジスター特性の劣化が抑制される。従って、安定した電気光学特性を有する電気光学装置を提供できる。
【図面の簡単な説明】
【００２６】
【図１】（ａ）は実施形態１に係る液晶装置の構成を示す概略平面図、（ｂ）は（ａ）のＪ−Ｊ’線で切った概略断面図。
【図２】実施形態１に係る液晶装置の電気的な構成を示す等価回路図。
【図３】画素電極の配置を示す概略平面図。
【図４】図３のＡ−Ａ’線で切った液晶装置の概略断面図。
【図５】表示領域に配置された素子層の概略平面図。
【図６】表示領域に配置された素子層の概略平面図。
【図７】図５及び図６のＢ−Ｂ’線で切った素子層の概略断面図。
【図８】回路部を構成するＣＭＯＳ型ＴＦＴの概略断面図。
【図９】プリズムを形成する工程から半導体層を構成する工程までの工程フロー。
【図１０】第１誘電体層及び第２誘電体層に含まれるフッ素濃度。
【図１１】ｎ型ＴＦＴの電気特性。
【図１２】実施形態に係る液晶装置２００の概略断面図。
【図１３】投射型表示装置の構成を示す概略図。
【図１４】従来技術における薄膜トランジスターの構造を示す概略断面図。
【発明を実施するための形態】
【００２７】
以下、図面を参照して、本発明の実施形態について説明する。かかる実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の各図においては、各層や各部位を図面上で認識可能な程度の大きさとするため、各層や各部位の縮尺を実際とは異ならせしめてある。
【００２８】
（実施形態１）
「液晶装置の概要」
実施形態１に係る液晶装置１００は、電気光学装置の一例であり、薄膜トランジスター（以降、ＴＦＴと称す）３０を備えた透過型の液晶装置である。本実施形態に係る液晶装置１００は、例えば後述する投射型表示装置（液晶プロジェクター）の光変調素子として好適に使用することができるものである。
【００２９】
まず、本実施形態に係る電気光学装置としての液晶装置１００の全体構成について、図１及び図２を参照して説明する。図１（ａ）は液晶装置の構成を示す概略平面図、同図（ｂ）は同図（ａ）のＪ−Ｊ’線で切った概略断面図、図２は液晶装置の電気的な構成を示す等価回路図である。
【００３０】
図１（ａ）及び図１（ｂ）に示すように、本実施形態に係る液晶装置１００は、対向配置された素子基板１０及び対向基板２０と、これら一対の基板によって挟持された液晶層５０とを有する。
【００３１】
素子基板１０は対向基板２０よりも一回り大きく、両基板は、額縁状に配置されたシール材５２を介して接着され、その隙間に正または負の誘電異方性を有する液晶が封入されて液晶層５０を構成している。シール材５２は、例えば熱硬化性または紫外線硬化性のエポキシ樹脂などの接着剤が採用されている。シール材５２には、一対の基板の間隔を一定に保持するためのスペーサー（図示省略）が混入されている。
【００３２】
額縁状に配置されたシール材５２の内側には、同じく額縁状に遮光膜５３が設けられている。遮光膜５３は、例えば遮光性の金属あるいは金属酸化物などからなり、遮光膜５３の内側が表示領域Ｅとなる。表示領域Ｅには、画素Ｐがマトリックス状に複数配置されている。
【００３３】
素子基板１０の複数の外部接続用端子１０２が配置された１辺部と該１辺部に沿ったシール材５２との間にデータ線駆動回路１０１が設けられている。また、該１辺部と直交し互いに対向する他の２辺部に沿ったシール材５２の内側に走査線駆動回路１０４が設けられている。該１辺部と対向する他の１辺部のシール材５２の内側には、２つの走査線駆動回路１０４を繋ぐ複数の配線１０５が設けられている。これらデータ線駆動回路１０１や走査線駆動回路１０４に繋がる配線は、該１辺部に沿って配置された複数の外部接続用端子１０２に接続されている。
以降、該１辺部に沿った方向をＸ方向、該１辺部と直交し互いに対向する他の２辺部に沿った方向をＹ方向、及び素子基板１０から対向基板２０に向かう方向をＺ方向として説明する。
なお、Ｚ方向は、本発明における「法線方向」の一例である。
【００３４】
図１（ｂ）に示すように、素子基板１０は、基板本体１０ａ、並びに基板本体１０ａの液晶層５０側の面に順に積層された中間層１０ｂ及び素子層１０ｃで構成される。
なお、基板本体１０ａは、本発明における「基板」の一例である。また、基板本体１０ａの液晶層５０側の面は、本発明における「第１面」の一例である。
【００３５】
基板本体１０ａは、基材８、プリズム１１０などを有している。基材８には、石英基板が使用されている。基材８は、透光性の絶縁基板であればよく、石英基板の他に、例えばガラス基板を使用することができる。プリズム１１０は、基板本体１０ａの液晶層５０側の面に設けられている。
【００３６】
中間層１０ｂは、基板本体１０ａと素子層１０ｃとの間に設けられる。中間層１０ｂは、基板本体１０ａを覆う第１誘電体層３５、第１誘電体層３５の少なくとも一部を覆うバリア層３３、及び第１誘電体層３５との間でバリア層３３を挟む第２誘電体層３６などで構成される。
【００３７】
素子層１０ｃは、基板本体１０ａとの間で中間層１０ｂを挟むように配置され、液晶層５０を駆動するための構成要素が設けられている。具体的には、素子層１０ｃは、画素電極９ａ、画素電極９ａを駆動するＴＦＴ３０、及びこれらを覆う配向膜１６などを有している。さらに、上述した回路部（データ線駆動回路１０１、走査線駆動回路１０４）、外部接続用端子１０２、配線１０５なども、素子層１０ｃの構成要素である。
【００３８】
回路部（データ線駆動回路１０１、走査線駆動回路１０４）は、ｎチャネル型トランジスター（以降、ｎ型ＴＦＴと称す）２０２ｎとＰチャネル型トランジスター（以降、ｐ型ＴＦＴと称す）２０２ｐとを備えたＣＭＯＳ型ＴＦＴ２０２（図８参照）等で構成された回路であり、ＴＦＴ３０と同一工程で形成されている。また、ＴＦＴ３０も、ｎチャネル型トランジスターである。
なお、ＴＦＴ３０は、本発明における「第１のトランジスター」の一例であり、後述するＣＭＯＳ型ＴＦＴ２０２は、「第２のトランジスター」の一例である。
基板本体１０ａ、中間層１０ｂ、及び素子層１０ｃの詳細は後述する。
【００３９】
対向基板２０は、対向基板本体２０ａ、対向基板本体２０ａの液晶層５０側の面に順に積層された遮光膜２１，５３、誘電体膜２２、対向電極２３、配向膜２４などを有している。
【００４０】
対向基板本体２０ａには、石英基板が使用されている。対向基板本体２０ａは、透光性の絶縁基板であればよく、石英基板の他に、例えばガラス基板を使用することができる。
【００４１】
遮光膜２１，５３は、例えば遮光性の金属あるいは金属酸化物などからなる。図１（ａ）に示すように、遮光膜５３は、平面的に走査線駆動回路１０４と重なる位置に額縁状に設けられている。遮光膜２１は、平面的にＴＦＴ３０と重なる位置に設けられている。これにより対向基板２０から素子基板１０に入射する光を遮光して、走査線駆動回路１０４やＴＦＴ３０の光による誤動作を防止する役目を果たしている。また、不必要な迷光が表示領域Ｅに入射しないように遮光して、表示領域Ｅの表示における高いコントラストを確保している。
【００４２】
誘電体膜２２は、透光性の無機絶縁材料であり、例えば常圧または減圧ＣＶＤ法などを用いて形成された酸化シリコン膜を使用することができる。対向基板本体２０ａに遮光膜２１，５３が形成されることで生ずる表面凹凸を緩和可能な程度の膜厚を有している。
【００４３】
対向電極２３は、例えばＩＴＯなどの透明導電膜からなり、表示領域Ｅに亘って形成される。図１（ａ）に示すように、対向電極２３は、対向基板２０の四隅に設けられた上下導通部１０６により素子基板１０側の配線に電気的に接続されている。
【００４４】
画素電極９ａを覆う配向膜１６及び対向電極２３を覆う配向膜２４は、液晶装置１００の光学設計に基づいて設定されており、本実施形態では、酸化シリコンなどの無機材料の斜め蒸着膜（無機配向膜）が使用されている。また、配向膜１６，２４は、ポリイミドなどの有機配向膜を使用してもよい。
【００４５】
図２に示すように、液晶装置１００は、少なくとも表示領域Ｅにおいて互いに絶縁されて直交する信号線としての複数の走査線１１ａ及び複数のデータ線６ａや、データ線６ａに対して平行に延在する容量配線４００などを有する。なお、容量配線４００の配置はこれに限定されず、走査線１１ａに対して平行に延在するように配置してもよい。
【００４６】
走査線１１ａとデータ線６ａとにより区分された領域に、画素電極９ａと、ＴＦＴ３０と、蓄積容量７０とが設けられ、これらが画素Ｐの画素回路を構成している。
【００４７】
走査線１１ａはＴＦＴ３０のゲートに電気的に接続され、データ線６ａはＴＦＴ３０のソースに電気的に接続されている。画素電極９ａはＴＦＴ３０のドレインに電気的に接続されている。このように、走査線１１ａ、データ線６ａ、及び画素電極９ａは、ＴＦＴ３０に接続されている。
【００４８】
データ線６ａはデータ線駆動回路１０１（図１参照）に接続されており、データ線駆動回路１０１から供給される画像信号Ｓ１，Ｓ２，…，Ｓｎを画素Ｐ（ＴＦＴ３０）に供給する。走査線１１ａは走査線駆動回路１０４（図１参照）に接続されており、走査線駆動回路１０４から供給される走査信号Ｇ１，Ｇ２，…，Ｇｍを画素Ｐ（ＴＦＴ３０）に供給する。このように、データ線駆動回路１０１を構成するＣＭＯＳ型ＴＦＴ２０２は、サンプルホルダ回路及びデータ線６ａを介してＴＦＴ３０に接続されている。走査線駆動回路１０４を構成するＣＭＯＳ型ＴＦＴ２０２は、走査線１１ａを介してＴＦＴ３０に接続されている。
なお、データ線駆動回路１０１からデータ線６ａに供給される画像信号Ｓ１〜Ｓｎは、この順に線順次で供給してもよく、互いに隣り合う複数のデータ線６ａ同士に対してグループごとに供給してもよい。走査線駆動回路１０４は、走査線１１ａに対して、走査信号Ｇ１〜Ｇｍを所定のタイミングでパルス的に線順次で供給する。
【００４９】
液晶装置１００は、スイッチング素子であるＴＦＴ３０が走査信号Ｇ１〜Ｇｍの入力により一定期間だけオン状態とされることで、データ線６ａから供給される画像信号Ｓ１〜Ｓｎが所定のタイミングで、ＴＦＴ３０を介して画素電極９ａに書き込まれる構成となっている。そして、画素電極９ａを介して液晶層５０に書き込まれた所定レベルの画像信号Ｓ１〜Ｓｎは、画素電極９ａと液晶層５０を介して対向配置された対向電極２３との間で一定期間保持される。
【００５０】
保持された画像信号Ｓ１〜Ｓｎがリークするのを防止するために、画素電極９ａと対向電極２３との間に形成される液晶容量と並列に蓄積容量７０が接続されている。蓄積容量７０は、ＴＦＴ３０のドレインと容量配線４００との間に設けられている。詳しくは後述するが、蓄積容量７０を構成する一対の電極のうちの一方が容量配線４００として機能している。
【００５１】
このような液晶装置１００は透過型であって、電圧が印加されない時の画素Ｐの透過率が電圧印加時の透過率よりも大きくて明表示となるノーマリーホワイトモードや、電圧が印加されない時の画素Ｐの透過率が電圧印加時の透過率よりも小さくて暗表示となるノーマリーブラックモードの光学設計が採用される。光学設計に応じて、光の入射側と射出側とにそれぞれ偏光素子（図示省略）が配置されて用いられる。
【００５２】
「素子基板の概要」
次に、素子基板１０の概要を、素子基板１０の構成要素（基板本体１０ａ、中間層１０ｂ、素子層１０ｃ）毎に説明する。
図３は、画素電極の配置を示す概略平面図である。図４は、図３のＡ−Ａ’線で切った液晶装置の概略断面図である。図５及び図６は、表示領域Ｅに配置された素子層の概略平面図を示している。図７は、図５及び図６のＢ−Ｂ’線で切った素子層の概略断面図である。図８は、表示領域Ｅの周辺に配置された回路部（データ線駆動回路１０１、走査線駆動回路１０４）を構成するＣＭＯＳ型ＴＦＴの概略断面図である。
なお、説明の都合上、図７及び図８には、中間層１０ｂの構成要素が２点鎖線で示されている。
【００５３】
図３に示すように、画素電極９ａは、画素Ｐ毎に設けられ、Ｘ方向及びＹ方向にマトリックス状に配置されている。画素電極９ａの形状は、四角形（正方形）である。Ｚ方向から見て、画素電極９ａの外縁部は、対向基板２０に設けられた遮光膜２１，５３や後述する素子層１０ｃに設けられた信号線（データ線６ａ、走査線１１ａ、容量配線４００）などで構成される遮光性の非開口領域Ｄ２に、重なるように配置されている。また、非開口領域Ｄ２で囲まれた領域が、透光性の開口領域Ｄ１となる。なお、本実施形態では、Ｘ方向及びＹ方向における非開口領域Ｄ２の幅は同じに設定されている。
また、図３では図示を省略したが、非開口領域Ｄ２には、画素電極９ａごとに設けられたＴＦＴ３０，蓄積容量７０、プリズム１１０などが配置されている。
【００５４】
「基板本体」
図４において符号Ｌ１，Ｌ２が付された矢印は、光源（図示省略）から発せられ素子基板１０に入射する入射光を示している。光源から発した光は、素子基板１０側から対向基板２０側に向けて入射する。本実施形態の液晶装置１００は、後述する液晶プロジェクターに好適に使用できる光変調素子（ライトバルブ）であり、Ｚ方向が当該液晶プロジェクターの光軸となる。図中で実線で示された入射光Ｌ１は、光軸方向に沿って進行する光であり、破線で示された入射光Ｌ２は、光軸に対して斜め方向に進行する光である。また、液晶装置１００からＺ方向に射出される光が、当該液晶プロジェクターの表示光となる。
【００５５】
図中の素子層１０ｃの絶縁層４０は、後述する第１層間絶縁膜４１、誘電体層７５、第２層間絶縁膜４２、第３層間絶縁膜４３、及び第４層間絶縁膜４４で構成される（図７参照）。これら絶縁層４０の構成要素は、略同じ屈折率の透光性材料で構成されているので、絶縁層４０は入射光Ｌ１，Ｌ２に対して高い透過率を有している。
【００５６】
図４に示すように、基板本体１０ａの液晶層５０側の面には、光反射部としてのプリズム１１０が設けられている。プリズム１１０は、液晶層５０に向かって開くように基材８をエッチングして形成された断面Ｖ字形状の溝部１１１と、溝部１１１の開口部分を密封する封止部１１４と、溝部１１１内に密封された空気層１１３と、を有している。
【００５７】
溝部１１１で形成される傾斜面１１２は、基材８と基材８（石英）よりも低い屈折率を有する空気層１１３との界面であって、傾斜面１１２に入射した光は全反射されるようになっている。なお、溝部１１１と封止部１１４とで囲まれた領域には、基材８（石英）よりも低屈折率材料が充填されていれば良く、例えば真空（減圧雰囲気）であっても良い。
このようなプリズム１１０は、開口領域Ｄ１を囲む非開口領域Ｄ２に設けられる。
【００５８】
光軸方向に沿って開口領域Ｄ１に入射する光（入射光Ｌ１）は、開口領域Ｄ１を透過し、Ｚ方向に射出され、表示光となる。光軸に対して斜め方向の光（入射光Ｌ２）は、プリズム１１０の傾斜面１１２でＺ方向に全反射され、表示光の一部となる。光軸に対して斜め方向の光（入射光Ｌ２）は、非開口領域Ｄ２に入射する光であり、プリズム１１０が形成されていないと非開口領域Ｄ２によって遮光される光である。光軸に対して斜め方向の光（入射光Ｌ２）は、プリズム１１０によって反射され、開口領域Ｄ１を透過し、Ｚ方向に射出され、表示光となる。
このように、プリズム１１０によって、光軸方向に沿った入射光Ｌ１以外に、光軸に対して斜め方向の入射光Ｌ２も表示光として活用できるので、プリズム１１０を形成していない場合と比べて入射光の利用効率を高めることができ、より明るい表示が実現される。
【００５９】
「中間層」
図４に示すように、中間層１０ｂは、基板本体１０ａの液晶層５０側の面に順に積層された第１誘電体層３５、バリア層３３、第２誘電体層３６を含んで構成されている。
第１誘電体層３５は、基板本体１０ａの液晶層５０側の面を覆うシリコン酸化膜であり、膜厚は概略２０００ｎｍ〜４０００ｎｍである。バリア層３３は、第１誘電体層３５の少なくとも一部を覆う酸化アルミニウム膜（Ａｌ2Ｏ3）であり、膜厚は概略５０ｎｍ〜１００ｎｍである。第２誘電体層３６は、第１誘電体層３５との間でバリア層３３を挟むように配置されたシリコン酸化膜であり、膜厚は概略８００ｎｍ〜１０００ｎｍである。
【００６０】
「素子層」
先に、表示領域Ｅに配置されている素子層１０ｃ（画素Ｐ）の概要を説明する。
図７に示すように、表示領域Ｅの素子層１０ｃは、中間層１０ｂ側の面から順に、走査線１１ａ等を含む第１層、ＴＦＴ３０等を含む第２層、蓄積容量７０等を含む第３層、データ線６ａ等を含む第４層、容量配線４００等を含む第５層、及び画素電極９ａや配向膜１６等を含む第６層（最上層）からなる。また、第１層と第２層との間には下地絶縁層１２が、第２層と第３層との間には第１層間絶縁膜４１が、第３層と第４層との間には第２層間絶縁膜４２が、第４層と第５層との間には第３層間絶縁膜４３が、第５層と第６層との間には第４層間絶縁膜４４が、それぞれ設けられており、前述の各要素が短絡することを防止している。また、これら各種の絶縁膜１２，４１，４２，４３，４４には、例えば、ＴＦＴ３０の半導体層１ａ中の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するコンタクトホール８１等も設けられている。なお、第１層から第３層までが下層部分として図５に図示され、第４層から第６層までが上層部分として図６に図示されている。
以下、図５〜図７を参照して、これらの各要素について下から順に説明を行う。
【００６１】
（第１層の構成−走査線等−）
第１層には、タングステンシリサイド（ＷＳｉ）からなる走査線１１ａが設けられている。走査線１１ａを構成する材料としては、タングステンシリサイドの他に、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏなどの高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、及びこれらを積層したものであっても良い。このように、走査線１１ａは遮光性材料で構成され、非開口領域Ｄ２の一部をなす。走査線１１ａは、平面的にみて、図５のＸ方向に沿うように、ストライプ状にパターニングされている。より詳しく見ると、ストライプ状の走査線１１ａは、図５のＸ方向に沿うように延びる本線部と、データ線６ａあるいは容量配線４００が延在する図５のＹ方向に延びる突出部とを備えている。
【００６２】
Ｚ方向から見て、走査線１１ａが配置された領域は、後述する半導体層１ａのチャネル領域１ａ’と重なり、チャネル領域１ａ’よりも大きくなっている。これにより、走査線１１ａは、ＴＦＴ３０に下側から入射しようとする光を遮り、光によるＴＦＴ３０の誤動作を抑制する。
【００６３】
（第２層の構成−ＴＦＴ等−）
次に、第２層として、ゲート電極３ａを含むＴＦＴ３０が設けられている。ＴＦＴ３０は、導電性の多結晶シリコン膜からなるゲート電極３ａ、多結晶シリコン膜からなる半導体層１ａ、及びゲート電極３ａと半導体層１ａとを絶縁するシリコン酸化膜からなるゲート絶縁膜２によって構成されている。ＴＦＴ３０は、高濃度ソース領域１ｄと、チャネル領域１ａ’と、高濃度ドレイン領域１ｅと、高濃度ソース領域１ｄとチャネル領域１ａ’との間に形成された接合領域（低濃度ソース領域１ｂ）と、チャネル領域１ａ’と高濃度ドレイン領域１ｅとの間に形成された接合領域（低濃度ドレイン領域１ｃ）とを有するＬＤＤ（Lightly  Doped  Drain）構造の半導体層１ａを有している（図７参照）。
【００６４】
Ｚ方向から見て、半導体層１ａのチャネル領域１ａ’は、中間層１０ｂに設けられたバリア層３３と重なり、バリア層３３より小さくなっている。換言すれば、Ｚ方向から見て、バリア層３３が配置された領域は、半導体層１ａのチャネル領域１ａ’と重なり、チャネル領域１ａ’よりも大きくなっている。なお、Ｚ方向から見て、バリア層３３が配置された領域は、半導体層１ａのチャネル領域１ａ’と重なり、チャネル領域１ａ’と同じであっても良い。
【００６５】
また、ゲート電極３ａと同層に中継電極７１９が形成されている。この中継電極７１９は、平面的に見て、図５に示すように、各画素電極９ａのＸ方向に延びる一辺の略中央に位置するように、島状に形成されている。中継電極７１９とゲート電極３ａとは同一膜として形成されている。
【００６６】
（第１層と第２層との間の構成−下地絶縁層−）
以上説明した走査線１１ａの上、かつ、ＴＦＴ３０の下には、シリコン酸化膜からなる下地絶縁層１２が設けられている。なお、下地絶縁層１２は、本発明における「第３誘電体層」の一例である。
【００６７】
この下地絶縁層１２には、平面的にみて半導体層１ａの両脇に、後述するデータ線６ａに沿って延びる半導体層１ａのチャネル長の方向に沿った溝状のコンタクトホール１２ｃｖが設けられている。このコンタクトホール１２ｃｖに対応して、その上方に積層されるゲート電極３ａは下側に凹状に形成された部分を含んでいる。このコンタクトホール１２ｃｖ全体を埋めるようにゲート電極３ａが形成され、該ゲート電極３ａには、これと一体的に形成された側壁部３ｂが延設される。ゲート電極３ａ及び走査線１１ａは、コンタクトホール１２ｃｖを介して接続され、常に同電位となっている。
【００６８】
（第３層の構成−蓄積容量等−）
第３層には、蓄積容量７０が設けられている。蓄積容量７０は、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極としての下部電極７１と、固定電位側容量電極としての容量電極３００とが、誘電体層７５を介して対向配置されることにより形成されている（図７参照）。この蓄積容量７０によれば、画素電極９ａにおける電位保持特性を顕著に高めることが可能となる。また、図５に示すように、蓄積容量７０は、画素電極９ａの形成領域にほぼ対応する光透過領域には至らないように形成されているため（換言すれば、非開口領域Ｄ２内に収まるように形成されているため）、液晶装置１００の画素開口率は比較的大きく維持され、より明るい表示を提供することが可能となる。
【００６９】
より詳しくは、下部電極７１は、例えば導電性の多結晶シリコン膜からなり画素電位側容量電極として機能する。下部電極７１は、画素電位側容量電極としての機能のほか、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとを中継接続する機能をもつ。ちなみに、ここにいう中継接続は、前記の中継電極７１９を介して行われている。
【００７０】
容量電極３００は、蓄積容量７０の固定電位側容量電極として機能する。容量電極３００は、後述する容量配線４００と電気的に接続され、容量配線４００と同電位（固定電位）になっている。容量電極３００は、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏなどの高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、あるいは好ましくはタングステンシリサイドからなる。または、以降のプロセスによっては、アルミニウムのような遮光性を有する低抵抗材料でも良い。このように、容量電極３００は遮光性材料で構成され、非開口領域Ｄ２の一部をなす。容量電極３００は、ＴＦＴ３０に上側から入射しようとする光を遮る機能を有している。
【００７１】
誘電体層７５は、図７に示すように、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ（High Temperature Oxide）膜、ＬＴＯ（Low Temperature Oxide）膜などの酸化シリコン膜、あるいは窒化シリコン膜等から構成される。または、酸化アルミニウム、酸化タンタル、酸化ハフニウムなどの高誘電率膜が、用いられることも有る。
具体的には、誘電体層７５は、下層に酸化シリコン膜７５ａ、上層に窒化シリコン膜７５ｂというように二層構造を有している。
【００７２】
（第２層と第３層との間の構成−第１層間絶縁膜−）
ゲート電極３ａ及び中継電極７１９の上、かつ、蓄積容量７０の下には、例えば、ＮＳＧ（ノンシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＮＳＧからなる第１層間絶縁膜４１が形成されている。
【００７３】
そして、第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ソース領域１ｄと後述するデータ線６ａとを電気的に接続するコンタクトホール８１が、後述する第２層間絶縁膜４２を貫通して開孔されている。また、第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ドレイン領域１ｅと蓄積容量７０を構成する下部電極７１とを電気的に接続するコンタクトホール８３が開孔されている。さらに、この第１層間絶縁膜４１には、蓄積容量７０を構成する画素電位側容量電極としての下部電極７１と中継電極７１９とを電気的に接続するためのコンタクトホール８８１が開孔されている。更に、第１層間絶縁膜４１には、中継電極７１９と後述する第２中継電極６ａ２とを電気的に接続するためのコンタクトホール８８２が、後述する第２層間絶縁膜４２を貫通して開孔されている。
【００７４】
（第４層の構成−データ線等−）
第４層には、データ線６ａが設けられている。図７に示すように、データ線６ａは、下層より順に、アルミニウムからなる層（図７における符号４１Ａ）及び窒化チタンからなる層（図７における符号４１ＴＮ）の二層構造を有する膜として形成されている。データ線６ａは、遮光性材料で構成され、非開口領域Ｄ２の一部をなす。
【００７５】
第４層には、データ線６ａと同一膜として、容量配線用中継層６ａ１及び第２中継電極６ａ２が形成されている。これらは、図６に示すように、平面的に見ると、例えば図６の最左方に位置するデータ線６ａに着目すると、その直右方に略四辺形状を有する容量配線用中継層６ａ１、更にその右方に容量配線用中継層６ａ１よりも若干大きめの面積をもつ略四辺形状を有する第２中継電極６ａ２が形成され、それぞれ分断されるように形成されている。
【００７６】
これら容量配線用中継層６ａ１及び第２中継電極６ａ２は、データ線６ａと同一膜として形成され、下層より順に、アルミニウムからなる層４１Ａ及び窒化チタンからなる層４１ＴＮの二層構造を有する。
【００７７】
（第３層と第４層との間の構成−第２層間絶縁膜−）
蓄積容量７０の上、かつ、データ線６ａの下には、例えばＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＴＥＯＳガスを用いたプラズマＣＶＤ法によって形成された第２層間絶縁膜４２が形成されている。この第２層間絶縁膜４２には、ＴＦＴ３０の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続する、前記のコンタクトホール８１が開孔されているとともに、前記容量配線用中継層６ａ１と蓄積容量７０の上部電極たる容量電極３００とを電気的に接続するコンタクトホール８０１が開孔されている。さらに、第２層間絶縁膜４２には、第２中継電極６ａ２と中継電極７１９とを電気的に接続するための、前記のコンタクトホール８８２が形成されている。
【００７８】
（第５層の構成−容量配線等−）
第５層には、容量配線４００が形成されている。この容量配線４００は、平面的にみると、図６に示すように、Ｙ方向に延在してデータ線６ａを覆うように形成されている。容量配線４００は、画素電極９ａが配置された表示領域Ｅからその周囲に延設され、定電位源と電気的に接続されることで、固定電位とされている。
【００７９】
また、第４層には、このような容量配線４００と同一膜として、第３中継電極４０２が形成されている。この第３中継電極４０２は、後述のコンタクトホール８０４及び８９を介して、第２中継電極６ａ２及び画素電極９ａ間の電気的接続を中継する機能を有する。なお、これら容量配線４００及び第３中継電極４０２間は、平面形状的に連続して形成されているのではなく、両者間はパターニング上分断されるように形成されている。
【００８０】
上述の容量配線４００及び第３中継電極４０２は、下層にアルミニウムからなる層、上層に窒化チタンからなる層の二層構造を有している。このように、容量配線４００及び第３中継電極４０２は遮光性材料で構成され、非開口領域Ｄ２の一部をなす。
【００８１】
（第４層と第５層との間の構成−第３層間絶縁膜−）
以上説明した前述のデータ線６ａの上、かつ、容量配線４００の下には、窒化シリコン膜や酸化シリコン膜などからなる第３層間絶縁膜４３が形成されている。この第３層間絶縁膜４３には、前記の容量配線４００と容量配線用中継層６ａ１とを電気的に接続するためのコンタクトホール８０３、及び、第３中継電極４０２と第２中継電極６ａ２とを電気的に接続するためのコンタクトホール８０４がそれぞれ開孔されている。
【００８２】
（第６層、及び第５層と第６層との間の構成−画素電極等−）
第６層には、上述したように画素電極９ａは、画素Ｐ毎に島状に（マトリックス状に）形成され、画素電極９ａ上には配向膜１６が形成されている。そして、画素電極９ａの下には、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＮＳＧからなる第４層間絶縁膜４４が形成されている。この第４層間絶縁膜４４には、画素電極９ａ及び前記の第３中継電極４０２間を電気的に接続するためのコンタクトホール８９が開孔されている。画素電極９ａとＴＦＴ３０との間は、このコンタクトホール８９及び第３中継電極４０２並びに前述したコンタクトホール８０４、第２中継電極６ａ２、コンタクトホール８８２、中継電極７１９、コンタクトホール８８１、下部電極７１及びコンタクトホール８３を介して、電気的に接続される。
【００８３】
（回路部−ＣＭＯＳ型ＴＦＴ等−）
次に、表示領域Ｅの周辺に配置されている素子層１０ｃ（回路部（走査線駆動回路１０４、データ線駆動回路１０１））の概要を説明する。回路部（走査線駆動回路１０４、データ線駆動回路１０１）は、上述したように、ｎ型ＴＦＴ２０２ｎとｐ型ＴＦＴ２０２ｐとを備えたＣＭＯＳ型ＴＦＴ２０２で構成されている。
【００８４】
図８は、回路部を構成するＣＭＯＳ型ＴＦＴの概略断面図である。以下、図８を参照して、ＣＭＯＳ型ＴＦＴ２０２の概要を説明する。
【００８５】
図８に示すようにＣＭＯＳ型ＴＦＴ２０２は、ｐ型ＴＦＴ２０２ｐとｎ型ＴＦＴ２０２ｎとを含み、これらそれぞれは、半導体層２０２ａ、ゲート絶縁膜２、ゲート電極膜２０２ｂ、半導体層２０２ａのドレイン領域及びソース領域に接続される各種電極２１０ａ，２１０ｂ，２１０ｃ，２１０ｄ並びに配線２２０からなる。そして、図８においては、符号１２、４１、４２、４３及び４４等が示されていることからわかるように、当該ＣＭＯＳ型のＴＦＴ２０２及びその上層の構築物は、図７に示した表示領域Ｅの素子層１０ｃ（画素Ｐ）と同一の工程で形成されている。例えば、半導体層２０２ａは、ＴＦＴ３０の半導体層１ａと同一の工程で形成されており、ゲート電極膜２０２ｂは、ゲート電極３ａと同一の工程で形成されている。なお、図７に示した蓄積容量７０を構成していた下部電極７１及び容量電極３００についても、図８において、これらと同一の工程で形成された配線膜７１１及び７１２が、各種電極２１０ａ，２１０ｂ，２１０ｃ，２１０ｄを構成している。また、図７においてデータ線６ａを構成していた二層の膜（アルミニウムからなる層４１Ａ、窒化チタンからなる層４１ＴＮ）についても、図８において、これらと同一の工程で形成された配線膜２２２，２２３が、配線２２０を構成している。なお、図７における容量配線４００と同一の工程で薄膜を形成し、ＣＭＯＳ型ＴＦＴ２０２の構成の一部（例えば、配線）として利用しても良い。
【００８６】
ゲート絶縁膜２を挟んでゲート電極２０２ｂに対向配置された半導体層２０２ａの部分が、半導体層２０２ａのチャネル領域２０２ａ’となる。Ｚ方向から見て、半導体層２０２ａのチャネル領域２０２ａ’は、中間層１０ｂに設けられたバリア層３３と重なり、バリア層３３より小さくなっている。換言すれば、Ｚ方向から見て、バリア層３３が配置された領域は、半導体層２０２ａのチャネル領域２０２ａ’と重なり、チャネル領域２０２ａ’よりも大きくなっている。なお、Ｚ方向から見て、バリア層３３が配置された領域は、半導体層２０２ａのチャネル領域２０２ａ’と重なり、チャネル領域２０２ａ’と同じ大きさであっても良い。
【００８７】
液晶装置１００は、シールドケース（図示省略）によって実装された状態で、後述する液晶プロジェクターなどの電子機器に組み込まれる。回路部（走査線駆動回路１０４及びデータ線駆動回路１０１）に入射する光は、シールドケースによって遮光される。表示領域Ｅの近傍はシールドケースで覆われないので、回路部に入射する光を遮光膜によって遮光する必要がある。表示領域Ｅの近傍の素子基板１０側から対向基板２０側に向かって進行する入射光Ｌ１，Ｌ２（図４）は、走査線１１ａと同一の工程で形成された遮光膜（図示省略）によって遮光される。表示領域Ｅの近傍の対向基板２０側から素子基板１０側に向かって進行する光（例えば、入射光Ｌ１，Ｌ２の反射光）は、上層に配置される遮光性を有する配線層などによって遮光される。すなわち、ＣＭＯＳ型ＴＦＴ２０２が配置された領域には、走査線１１ａと同一の工程で形成された遮光膜が設けられた領域（図示省略）と、遮光膜が設けられていない領域（図８）とが存在する。
【００８８】
このように、表示領域Ｅにおける構成（ＴＦＴ３０、蓄積容量７０、配線など）と、表示領域Ｅの周辺領域における構成（ＣＭＯＳ型ＴＦＴ２０２、配線など）とを同一の工程で形成することによって、これらを別々に形成する態様に比べて、製造工程の簡略化や省略化等を図ることができる。
【００８９】
「素子基板の製造方法」
図９は、プリズムを形成する工程から半導体層を構成する工程までの工程フローであり、本発明の特徴部分をなす。以降、図９を参照して素子基板の特徴部分の製造方法の概要を説明する。なお、半導体層１ａ，２０２ａを形成する工程以降は、公知技術を使用しており、素子基板１０の製造方法の説明を省略する。
【００９０】
図７及び図８に示すように、基板本体１０ａの液晶層５０側の面にはプリズム１１０、プリズム１１０が形成された面を覆う第１誘電体層３５、第１誘電体層３５の少なくとも一部を覆うバリア層３３、第１誘電体層３５との間でバリア層３３を挟む第２誘電体層３６、第２誘電体層の一部を覆う走査線１１ａ、第２誘電体層３６との間で走査線１１ａを挟む下地絶縁層１２、及び下地絶縁層１２の一部を覆う半導体層１ａ，２０２ａ膜が、この順に形成されている。
【００９１】
図９に示すようにステップＳ１では、基材８を公知技術、例えばドライエッチングでエッチングし、断面Ｖ字形状の溝部１１１を形成する。溝部１１１が形成された基材８の表面に、例えばスパッタ法やＣＶＤ法などの公知技術によって、溝部１１１の開口部分を塞ぐようにシリコン酸化膜を堆積し、封止部１１４を形成する。このとき溝部１１１内は、シリコン酸化膜を堆積する際の雰囲気（減圧雰囲気）の状態で密封される。その結果、溝部１１１と、溝部１１１の開口部分を密封する封止部１１４と、溝部１１１内に密封された空気層１１３（減圧雰囲気）とを有するプリズムが形成される（図４参照）。
【００９２】
なお、上述したシリコン酸化膜を堆積するだけで、溝部１１１の開口部分を塞ぐことが難しい場合は、溝部１１１の内部に予め犠牲膜となるポリシリコンなどを埋め込んで堆積し、ダマシン法で埋め込み平坦化する。その上層に第１のシリコン酸化膜を成膜する。さらに、第１のシリコン酸化膜にエッチング用の小孔を形成して選択的に犠牲膜をエッチング除去することで、溝部１１１を空洞にする。その後、第２のシリコン酸化膜を堆積し、エッチング用の小孔を塞ぐことで、溝部１１１の内部に空気層１１３が密封されたプリズム１１０を形成することができる。
あるいは、フッ素などの不純物を含む低屈折率のシリコン酸化膜を溝部１１１内部に堆積してもよい。
【００９３】
ステップＳ３では、ＴＭＡ（トリメチルアルミニウムＡｌ（ＣＨ3）3）を用いたＡＬＤ（atomic layer deposition）法やＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などの公知技術によって５０ｎｍ〜１００ｎｍの厚さの酸化アルミニウムを堆積する。次に、公知技術（例えば、ドライエッチング）を用いて、Ｚ方向から見て、半導体層１ａのチャネル領域１ａ’及び半導体層２０２ａのチャネル領域２０２ａ’と重なり、 半導体層１ａのチャネル領域１ａ’及び半導体層２０２ａのチャネル領域２０２ａ’よりも大きくなるように酸化アルミニウムをパターニングし、バリア層３３を形成する。
【００９４】
なお、Ｚ方向から見て、半導体層１ａのチャネル領域１ａ’及び半導体層２０２ａのチャネル領域２０２ａ’と重なり、 半導体層１ａのチャネル領域１ａ’及び半導体層２０２ａのチャネル領域２０２ａ’と同じ大きさとなるように酸化アルミニウムをパターニングし、バリア層３３を形成しても良い。
【００９５】
また、酸化アルミニウムは透光性の誘電体であり、公知技術によるパターニングを省略し、第１誘電体層３５の表面の全域を覆ってバリア層３３を形成しても良い。この場合、開口領域Ｄ１にもバリア層３３が配置され、第１誘電体層３５（シリコン酸化膜）とバリア層３３（酸化アルミニウム）との界面、及びバリア層（酸化アルミニウム）と第２誘電体層３６（シリコン酸化膜）との界面において、シリコン酸化膜と酸化アルミニウムとの屈折率差に基づく光の反射面が形成される。その結果、これら界面で光の反射が生じ、液晶装置１００から射出される表示光の輝度が低下する恐れがあるので、バリア層３３は非開口領域Ｄ２内に配置されるようにパターニングすることが、より好ましい。
【００９６】
ステップＳ４では、モノシラン（ＳｉＨ4）ガスを用いたプラズマＣＶＤ法で８００ｎｍ〜１０００ｎｍの厚さのシリコン酸化膜を堆積し、ＣＭＰ処理による平坦化処理を施し、第２誘電体層３６を形成する。
【００９７】
ステップＳ５では、スパッタ法やＭＯＣＶＤ法を用いてタングステンシリサイドを堆積する。その後、公知技術（ドライエッチング）を用いて、Ｚ方向から見て、半導体層１ａのチャネル領域１ａ’と重なり、チャネル領域１ａ’よりも大きくなるようにパターニングし、走査線１１ａを形成する。
【００９８】
ステップＳ６では、モノシランガスを用いたプラズマＣＶＤ法で約４００ｎｍの厚さのシリコン酸化膜、及びモノシランガスを用いた熱ＣＶＤ法で約５０ｎｍの厚さのシリコン酸化膜をこの順で堆積し、下地絶縁層１２を形成する。
【００９９】
ステップＳ７では、モノシランガスを用いた熱ＣＶＤ法でアモルファスシリコン膜を堆積し、６００℃〜７００℃の温度で熱処理を行い、アモルファスを結晶化して多結晶シリコン膜を形成する。次に、公知技術（ドライエッチング）を用いて、パターニングして半導体層１ａ，２０２ａを形成する。半導体層１ａは、Ｚ方向から見て、走査線１１ａと重なり、走査線１１ａaよりも小さくなっている。また、半導体層１ａのチャネル領域１ａ’及び半導体層２０２ａのチャネル領域２０２ａ’は、Ｚ方向から見てバリア層３３と重なり、バリア層３３よりも小さくなっている。
【０１００】
ステップＳ６以降の工程、すなわち第１層間絶縁膜４１を形成する工程から画素電極９ａを形成する工程までの間の工程において、水素ガス雰囲気、または水素ガスと窒素ガスとの混合ガス雰囲気で３００℃〜４００℃の熱処理を行い、半導体層１ａ，２０２ａのダングリングボンドの終端処理（水素処理）を行い、トランジスター特性の安定化を図っている。
【０１０１】
また、ＴＦＴ３０の半導体層１ａの低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄ、及び高濃度ドレイン領域１ｅを形成するために、半導体層１ａにリンイオンなどのｎ型不純物を導入している。さらに、ソース電極（ソース領域）及びドレイン電極（ドレイン領域）を形成するために、ｎ型ＴＦＴ２０２ｎの半導体層２０２ａにリンイオンなどのｎ型不純物を導入し、ｐ型ＴＦＴ２０２ｐの半導体層２０２ａにホウ素イオンなどのｐ型不純物を導入している。これら不純物を半導体層１ａ，２０２ａで拡散させるために、９００℃〜１１００℃の熱処理（活性化アニール）を施している。
このように、素子基板１０の製造工程では、素子基板１０の構成要素を堆積する成膜処理、水素処理、及び活性化アニール処理などで、熱処理が施されている。
【０１０２】
「熱処理によるフッ素濃度の変化」
図１０は、第１誘電体層及び第２誘電体層に含まれるフッ素濃度を示している。図中の上段が成膜直後の状態（アズデポ状態）のフッ素濃度を示し、下段が９００℃、２００秒という条件で熱処理した後のフッ素濃度を示している。実際の基板とは別に、実際の基板と同じ構造のテスト基板を作製し、二次イオン質量分析法を用いてバリア層３３が設けられていない領域のフッ素濃度を測定した。また、テスト基板の熱処理条件は、９００℃、２００秒であるが、実際の製造工程ではより過酷な熱処理が施されている。
【０１０３】
図１０に示すように、第１誘電体層３５のフッ素濃度は、アズデポ状態で８Ｅ１９〜４Ｅ２０ａｔｏｍｓ／ｃｍ3であり、熱処理後に４Ｅ１９〜５Ｅ１９ａｔｏｍｓ／ｃｍ3とフッ素イオン濃度が減少した。第２誘電体層３６のフッ素濃度は、アズデポ状態で６Ｅ１８ａｔｏｍｓ／ｃｍ3であり、熱処理後に４Ｅ１９〜６Ｅ１９ａｔｏｍｓ／ｃｍ3にフッ素イオン濃度が増加した。なお、「Ｅ」は指数部を示し、例えば「８Ｅ１９」は８×１０19を指す。
なお、図示を省略しているが、アズデポ状態の下地絶縁層１２のフッ素濃度は、第２誘電体層３６のフッ素濃度と同等以下であり、１Ｅ１７ａｔｏｍｓ／ｃｍ3〜Ｅ１８ａｔｏｍｓ／ｃｍ3の範囲にある。
【０１０４】
テスト基板の第１誘電体層３５は、上述したステップＳ２の第１誘電体層３５と同一条件、同一装置で形成されている。テスト基板の第２誘電体層３６は、上述したステップＳ４の第２誘電体層３６と同一条件、同一装置で形成されている。ステップＳ２及びステップＳ４では、成膜装置の成膜室の内壁面などに堆積したシリコン酸化膜や副生成物を除去するために、ＣＦ4、ＮＦ3、Ｃ2Ｆ6などのフッ素系ガスを用いて定期的にクリーニング処理（ドライエッチング処理）が施されている。第１誘電体層３５及び第２誘電体層３６は、異なる成膜装置で成膜されており、第１誘電体層３５は、カバレッジ特性に優れ、高速成膜が可能な装置で処理される。しかし一方で装置の性能上、クリーニング時の残留フッ素成分を多く膜中に取り込んでしまう欠点もある。
【０１０５】
シリコン酸化膜中に混入したフッ素は、熱処理によって高濃度領域（第１誘電体層３５）から低濃度領域（第２誘電体層３６）に向けて拡散（移動）する。このため、熱処理によって、第１誘電体層３５のフッ素濃度が減少し、第２誘電体層３６のフッ素濃度が増加したものと考えられる。
【０１０６】
上記結果から、素子基板１０の製造工程では、素子基板１０の製造工程における各種熱処理によって、以下の現象が発生しているものと考えられる。
（１）第１誘電体層３５、第２誘電体層３６、及び下地絶縁層１２は、同じ材料（酸化シリコン膜）で構成されているので、熱処理が施されると膜中に混入したフッ素は高濃度領域側から低濃度領域側に拡散する。
（２）第１誘電体層３５のシリコン酸化膜中に混入した残留フッ素濃度は、装置の特性上、第２誘電体層３６及び下地絶縁層１２に比べて多い。
（３）（１）及び（２）より、シリコン酸化膜中に混入したフッ素は、高濃度領域（第１誘電体層３５）側から低濃度領域側（下地絶縁層１２）にむけて拡散し、半導体層１ａ，２０２ａの下地膜である下地絶縁層１２のフッ素濃度が増加する。
【０１０７】
「トランジスターの電気特性」
図１１は、ソース電極に０Ｖ、ドレイン電極に１０Ｖ、ゲート電極に−５Ｖ〜２０Ｖを印加した場合のｎ型ＴＦＴ２０２ｎの電気特性（ゲート電圧とドレイン電流との関係）を示している。図中の実線はバリア層３３を有するｎ型ＴＦＴ２０２ｎ（図８）の電気特性であり、破線はバリア層３３を設けていないｎ型ＴＦＴ２０２ｎ（以降、比較例のＴＦＴと称す）の電気特性である。
【０１０８】
図１１に示すように、バリア層３３を設けたｎ型ＴＦＴ２０２ｎは、ゲート電圧を−５Ｖ〜０Ｖにおけるドレイン電流（オフ電流）が１Ｅ−１３〜１Ｅ−１２Ａと小さい。さらに、オン／オフ比（オン電流とオフ電流との比率）も８桁〜９桁と大きく、良好な電気特性を有している。
【０１０９】
バリア層３３を設けていない比較例のＴＦＴは、オフ電流が１Ｅ１０−７〜１Ｅ１０−６Ａと大きく、オン／オフ比（オン電流とオフ電流との比率）が２桁と小さく、好ましくない電気特性を有している。
なお、図示を省略するが、バリア層３３を設けたＴＦＴ３０は、バリア層３３を設けたｎ型ＴＦＴ２０２ｎと同等の良好な電気特性を有している。
【０１１０】
上記電気特性の相違は、図１０で観測されたフッ素の拡散が影響しているものと考えられる。
バリア層３３を設けていない比較例のＴＦＴにおいては、上述したように素子基板１０の製造工程における各種熱処理によって、第１誘電体層３５に混入したフッ素は、第１誘電体層３５側から下地絶縁層１２側に向けて拡散し、半導体層１ａ，２０２ａの下地膜である下地絶縁層１２のフッ素濃度が増加する。さらに、下地絶縁層１２に拡散したフッ素は、半導体層１ａ，２０２ａにも拡散し、半導体層１ａ，２０２ａの膜質が劣化したものと考えられる。例えば、半導体層１ａ，２０２ａにフッ素が侵入すると、半導体層１ａ，２０２ａに新たな欠陥が発生し、半導体層１ａ，２０２ａのリーク電流が増加するという不具合が想定される。すなわち、素子基板１０の製造工程における各種熱処理によって、第１誘電体層３５のフッ素が、スイッチング動作を制御する半導体層１ａ，２０２ａのチャネル領域まで拡散し、半導体層１ａ，２０２ａのチャネル領域の膜質が劣化したため、比較例ＴＦＴの電気特性が悪化したものと考えられる。
【０１１１】
バリア層３３を設けたｎ型ＴＦＴ２０２ｎやＴＦＴ３０では、バリア層によって第１誘電体層３５に混入したフッ素の下地絶縁層１２への拡散が抑制される。すなわち、バリア層３３を設けた領域の下地絶縁層１２のフッ素濃度の増加が抑制されるので、スイッチング動作を制御する半導体層１ａ，２０２ａのチャネル領域の膜質劣化が抑制される。従って、ｎ型ＴＦＴ２０２ｎやＴＦＴ３０の電気特性の劣化が抑制されるので、バリア層３３を設けたｎ型ＴＦＴ２０２ｎやＴＦＴ３０は、良好な電気特性を有する。
【０１１２】
このように、第１誘電体層３５がトランジスターの電気特性を劣化させる不純物（フッ素）の発生源であり、バリア層３３は、半導体層１ａ，２０２ａのチャネル領域への当該不純物の拡散を抑制する機能を有している。さらに、ステップＳ１で形成したプリズム１１０に、例えばフッ素などのハロゲンやアルカリ金属などのトランジスターの電気特性を劣化させる不純物が存在しても、バリア層３３によって、半導体層１ａ，２０２ａのチャネル領域への当該不純物の拡散が抑制されるので、トランジスターの電気特性の劣化を抑制することができる。
【０１１３】
Ｚ方向から見て、バリア層３３が形成された領域が、半導体層１ａ，２０２ａのチャネル領域よりも小さいと、半導体層１ａ，２０２ａのチャネル領域へのトランジスターの電気特性を劣化させる不純物の拡散を抑制することが困難になるので、バリア層３３が形成された領域は、半導体層１ａ，２０２ａのチャネル領域よりも大きいことが好ましい。また、上述したように、バリア層３３が開口領域Ｄ１に配置されると、表示光の輝度の低下を招く恐れがあるので、バリア層３３が形成された領域は、非開口領域Ｄ２より小さいことが好ましい。すなわち、Ｚ方向から見て、バリア層３３が形成された領域は、半導体層１ａ，２０２ａのチャネル領域よりも大きく、非開口領域Ｄ２内に配置されることが好ましい。また、Ｚ方向から見て、バリア層３３が形成された領域と、半導体層１ａ，２０２ａのチャネル領域とが同じであっても良い。
【０１１４】
なお、バリア層３３の構成材料としては、上述した酸化アルミニウムの他に、タングステンシリサイドや多結晶シリコンを使用することができる。すなわち、タングステンシリサイドや多結晶シリコンで形成したバリア層３３によっても、トランジスターの電気特性を劣化させる不純物の拡散が抑制され、酸化アルミニウムで構成したバリア層３３と同等にトランジスターの電気特性の劣化を抑制することができる。
【０１１５】
（実施形態２）
実施形態２に係る液晶装置２００では、素子基板１０にマイクロレンズ２６が形成されている点が、実施形態１と異なる。詳しくは、基板本体１０ａの液晶層５０側の面に、本実施形態ではマイクロレンズ２６が形成され、実施形態１ではプリズム１１０が形成されている点が異なり、他の構成は実施形態１と同じである。
【０１１６】
図１２は、本実施形態に係る液晶装置２００の概略断面図であり、図４に対応している。以下、図１２を参照して、本実施形態に係る液晶装置２００を、実施形態１との相違点を中心に説明する。また、実施形態１と同一の構成部位については、同一の符号を附し、重複する説明を省略する。
【０１１７】
図中の符号Ｌ３，Ｌ４が付された矢印は、光源（図示省略）から発せられ、素子基板１０側から対向基板２０側に向けて液晶装置２００に入射する入射光を示している。入射光Ｌ３，Ｌ４は、マイクロレンズ２６で集光され、光軸方向に沿って進行する表示光として液晶装置２００からＺ（＋）方向に射出される。また、Ｚ（＋）方向が光軸となる。
【０１１８】
図１２に示すように、基板本体１０ａの液晶層５０側の面には、集光素子としてのマイクロレンズ２６が設けられている。マイクロレンズ２６は、凸状のレンズ面２６ａが液晶層５０と反対側に向くように基板本体１０ａに形成されている。
このようなマイクロレンズ２６の形成方法としては、例えば、基材８の表面を選択的にエッチングすることにより、レンズ面２６ａに対応した凹部を形成する。当該凹部を、基材８よりも高い屈折率を有する、例えば酸窒化シリコン（ＳｉＯＮ）などのレンズ材料にて埋める。次に、例えばＣＭＰなどの方法によって平坦化処理を施すことによって、凸状のレンズ面２６ａを有するマイクロレンズ２６が、画素Ｐ毎に形成される。
【０１１９】
入射光Ｌ３は、光軸に沿って進行する光である。入射光Ｌ３は、マイクロレンズ２６をそのまま直進し、液晶層５０を通過して対向基板２０側に射出され、表示光となる。入射光Ｌ４は、光軸に対して斜め方向に進行する光である。入射光Ｌ４は、マイクロレンズ２６に入射すると屈折して、ほぼ光軸に沿った方向に射出されるので、入射光Ｌ１とほぼ並行して対向基板２０側に射出され、表示光の一部となる。このように、マイクロレンズ２６によって、光軸に対して斜め方向に進行する入射光Ｌ４を表示光の一部とすることができるので、入射光の利用効率を向上させ、より明るい表示を提供することができる。
【０１２０】
実施形態２のＣＭＯＳ型ＴＦＴやＴＦＴ３０にもバリア層３３が設けられ、バリア層３３によって半導体層１ａ，２０２ａのチャネル領域への不純物（フッ素）の拡散が抑制されるので、トランジスターの電気特性の劣化を抑制することができるという実施形態１と同等の効果を得ることができる。
【０１２１】
（実施形態３）
「電子機器」
図１３は電子機器としての投射型表示装置（液晶プロジェクター）の構成を示す概略図である。図１３に示すように、本実施形態の電子機器としての投射型表示装置１０００は、システム光軸Ｌに沿って配置された偏光照明装置１１００と、光分離素子としての２つのダイクロイックミラー１１０４，１１０５と、３つの反射ミラー１１０６，１１０７，１１０８と、５つのリレーレンズ１２０１，１２０２，１２０３，１２０４，１２０５と、３つの光変調手段としての透過型の液晶ライトバルブ１２１０，１２２０，１２３０と、光合成素子としてのクロスダイクロイックプリズム１２０６と、投射レンズ１２０７とを備えている。
【０１２２】
偏光照明装置１１００は、超高圧水銀灯やハロゲンランプなどの白色光源からなる光源としてのランプユニット１１０１と、インテグレーターレンズ１１０２と、偏光変換素子１１０３とから概略構成されている。
【０１２３】
ダイクロイックミラー１１０４は、偏光照明装置１１００から射出された偏光光束のうち、赤色光（Ｒ）を反射させ、緑色光（Ｇ）と青色光（Ｂ）とを透過させる。もう１つのダイクロイックミラー１１０５は、ダイクロイックミラー１１０４を透過した緑色光（Ｇ）を反射させ、青色光（Ｂ）を透過させる。
【０１２４】
ダイクロイックミラー１１０４で反射した赤色光（Ｒ）は、反射ミラー１１０６で反射した後にリレーレンズ１２０５を経由して液晶ライトバルブ１２１０に入射する。
ダイクロイックミラー１１０５で反射した緑色光（Ｇ）は、リレーレンズ１２０４を経由して液晶ライトバルブ１２２０に入射する。
ダイクロイックミラー１１０５を透過した青色光（Ｂ）は、３つのリレーレンズ１２０１，１２０２，１２０３と２つの反射ミラー１１０７，１１０８とからなる導光系を経由して液晶ライトバルブ１２３０に入射する。
【０１２５】
液晶ライトバルブ１２１０，１２２０，１２３０は、クロスダイクロイックプリズム１２０６の色光ごとの入射面に対してそれぞれ対向配置されている。液晶ライトバルブ１２１０，１２２０，１２３０に入射した色光は、映像情報（映像信号）に基づいて変調されクロスダイクロイックプリズム１２０６に向けて射出される。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が合成される。合成された光は、投射光学系である投射レンズ１２０７によってスクリーン１３００上に投射され、画像が拡大されて表示される。
【０１２６】
液晶ライトバルブ１２１０，１２２０，１２３０に、上述した実施形態１の液晶装置１００または実施形態２の液晶装置２００を適用させることによって、安定してより明るい表示を提供することができる。
【０１２７】
本発明は、上記した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う液晶装置１００及び該液晶装置１００を適用する電子機器もまた本発明の技術的範囲に含まれるものである。
上記実施形態以外にも様々な変形例が考えられる。以下、変形例を挙げて説明する。
【０１２８】
（変形例１）バリア層３３を有するトランジスターの構成は、液晶装置１００に適用させることに限定されず、例えば、有機エレクトロルミネッセンス素子を有する発光装置にも適用させることができる。これによれば、バリア層３３によってトランジスターの特性を劣化させる不純物の拡散が抑制されるという実施形態１及び実施形態２と同等の効果を得ることができる。加えて、プリズム１１０やマイクロレンズ２６によって、より明るい表示を提供することができるという効果も得ることができる。
【０１２９】
（変形例２）
実施形態１では、プリズム１１０は、溝部１１１と、溝部１１１の開口部分を密封する封止部１１４と、溝部１１１内に密封された空気層１１３とで構成されていた。
本変形例では、公知技術（ドライエッチング）によって断面Ｖ字形状の溝部１１１を形成した後に、ＴＥＯＳガスを用いたプラズマＣＶＤによってシリコン酸化膜を堆積し、ＣＭＰによる平坦化処理を施し、厚さ２０００ｎｍ〜４０００ｎｍの第１誘電体層３５を形成する。このとき、溝部１１１の開口部分は、第１誘電体層３５によって密閉され、空気層１１３が密閉されたプリズム１１０を形成することができる。詳しくは、溝部１１１の内部は、シリコン酸化膜を堆積する際に減圧された状態で密閉される。本変形例によっても、実施形態１と同等の性能を有するプリズム１１０を形成することができる。
本変形例によれば、封止部１１４を形成する工程が省略されているので、より安価にプリズム１１０を形成することができる。
【０１３０】
（変形例３）
実施形態１では、光源から発した光は、素子基板１０から対向基板２０に向けて照射されていた。本変形例では、光源から発した光は、対向基板２０から素子基板１０に向けて照射されている。
対向基板２０側から入射する光軸方向に沿った入射光は、開口領域Ｄ１を透過し、Ｚ（−）方向に射出され、表示光となる。対向基板２０側から入射する光軸に対して斜め方向の入射光は、プリズム１１０の傾斜面１１２でＺ（−）方向に全反射され、表示光の一部となる。このように、プリズム１１０によって、光軸方向に沿った入射光以外に、光軸に対して斜め方向の入射光も表示光として活用できるので、プリズム１１０を形成していない場合と比べて入射光の利用効率を高めることができ、より明るい表示が実現される。
【０１３１】
（変形例４）
表示領域Ｅの周辺には、データ線駆動回路１０１や走査線駆動回路１０４に加えて、画像信号線上の画像信号をサンプリングしてデータ線６ａに供給するサンプリング回路、複数のデータ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、及び製造途中や出荷時の当該電気光学装置の品質、欠陥等を検査するための検査回路等を形成してもよい。これらサンプリング回路、プリチャージ回路、及び検査回路も、バリア層３３を設けたＣＭＯＳ型ＴＦＴ２０２等のトランジスターで構成され、基板本体１０ａの液晶層５０側の面にトランジスターの電気特性を劣化させる不純物（例えば、第１誘電体層３５に混入したフッ素）の拡散が抑制されるので、サンプリング回路、プリチャージ回路、及び検査回路におけるトランジスターの電気特性の劣化が抑制される。
【０１３２】
（変形例５）上記液晶装置１００が適用される電子機器は、実施形態３の投射型表示装置１０００に限定されない。投射型表示装置１０００の他に、投射型のＨＵＤ（ヘッドアップディスプレイ）や直視型のＨＭＤ（ヘッドマウントディスプレイ）、または電子ブック、パーソナルコンピューター、デジタルスチルカメラ、液晶テレビ、ビューファインダー型あるいはモニター直視型のビデオレコーダー、カーナビゲーションシステム、ＰＯＳなどの情報端末機器、及び電子手帳などの電子機器に、実施形態１に係る液晶装置１００や実施形態２に係る液晶装置２００を適用させることができる。
【符号の説明】
【０１３３】
１ａ…半導体層、１ａ’…チャネル領域、１ｂ…低濃度ソース領域、１ｃ…低濃度ドレイン領域、１ｄ…高濃度ソース領域、１ｅ…高濃度ドレイン領域、２…ゲート絶縁膜、３ａ…ゲート電極、３ｂ…側壁部、６ａ…データ線、６ａ１…容量配線用中継層、６ａ２…第２中継電極、８…基材、９ａ…画素電極、１０…素子基板、１０ａ…基板本体、１０ｂ…中間層、１０ｃ…素子層、１１ａ…走査線、１２…下地絶縁層、１２ｃｖ…コンタクトホール、１６，２４…配向膜、１９…基材、２０…対向基板、２０ａ…対向基板本体、２１，５３…遮光膜、２２…誘電膜、２３…対向電極、２６…マイクロレンズ、３０…ＴＦＴ、３３…バリア膜、３５…第１誘電体層、３６…第３誘電体層、４０…絶縁層、４１Ａ…アルミニウム、４１ＴＮ…窒化チタン、４１…第１層間絶縁膜、４２…第２層間絶縁膜、４３…第３層間絶縁膜、４４…第４層間絶縁膜、５０…液晶層、５２…シール材、５３…遮光膜、７０…蓄積容量、７１…下部電極、７５…誘電体層、７５ａ…酸化シリコン、７５ｂ…窒化シリコン、８１，８３，８９，８０１，８０３，８０４，８８１，８８２…コンタクトホール、１００，２００…液晶装置、１０１…データ線駆動回路、１０２…外部接続用端子、１０４…走査線駆動回路、１０５…配線、１０６…上下導通部、１１０…プリズム、１１１…溝部、１１２…傾斜面、１１３…空気層、１１４…封止部、２０２…ＣＭＯＳ型ＴＦＴ、２０２ａ…半導体層、２０２ｂ…ゲート電極膜、２０２ｎ…ｎ型ＴＦＴ、２０２ｐ…ｐ型ＴＦＴ、２１０ａ，２１０ｄ…電極、２２０…配線、２２１，２２３…配線膜、３００…容量電極、４００…容量配線、４０２…第３中継電極、７１１…配線膜、７１２…配線膜、７１９…中継電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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