(57)【要約】【課題】定常位相誤差を低減した位相同期回路と、クロック・データ・リカバリ回路を提供する。【解決手段】クロック・データ・リカバリ回路を高速化する際に問題となっていた定常位相誤差を低減するために、チャージポンプの出力信号線を、チャージ電流とディスチャージ電流とで分離した。更に、ループフィルタもチャージ電流とディスチャージ電流に対して独立して作用するように構成した。更に、電圧制御発振器も、チャージ電流に基づく第一電圧信号と、ディスチャージ電流に基づく第二電圧信号を受けて、発振周波数を制御されるように構成した。【選択図】図２
2014183531.tif 000002
【特許請求の範囲】
【請求項１】
チャージ電流を第一信号線に供給する第一電流源と、
ディスチャージ電流を前記第一信号線とは別に設けられる第二信号線に供給する第二電流源と、
前記チャージ電流を第一電圧信号に変換して第三信号線に出力すると共に、前記ディスチャージ電流を第二電圧信号に変換して第四信号線に出力するループフィルタと、
前記第一電圧信号と前記第二電圧信号を受けて周波数を制御される電圧制御発振器と、
外部からデータ信号を受け、前記電圧制御発振器からクロック信号を受けて、前記第一電流源と前記第二電流源に制御信号を供給すると共にリカバリクロック信号とリカバリデータ信号を生成する位相比較回路と
を具備する、クロック・データ・リカバリ回路。
【請求項２】
更に、
前記クロック信号を分周する分周器と、
前記データ信号と前記分周器が出力する分周クロック信号を受けて、前記第一電流源と前記第二電流源に制御信号を供給する周波数位相比較回路と、
前記位相比較回路の制御信号と前記周波数位相比較回路の制御信号とを選択的に前記第一電流源と前記第二電流源に出力するマルチプレクサと、
前記データ信号と前記分周クロック信号を受けて、前記マルチプレクサを制御するロック検出器と
を具備する、請求項１記載のクロック・データ・リカバリ回路。
【請求項３】
前記ループフィルタは、
一端が前記第一信号線に接続される第一抵抗と、
前記第二信号線と前記第一抵抗の他端との間に接続される第二抵抗と、
前記第一抵抗と前記第二抵抗の接続点と交流的接地ノードとの間に接続されるコンデンサと
を具備する、請求項２記載のクロック・データ・リカバリ回路。
【請求項４】
前記電圧制御発振器は、
前記第一電圧信号を第三電流信号に変換する第一電圧電流変換器と、
前記第二電圧信号を第四電流信号に変換する第二電圧電流変換器と、
前記第三電流信号と前記第四電流信号によって周波数が制御される発振器と
を具備する、請求項３記載のクロック・データ・リカバリ回路。
【請求項５】
前記電圧制御発振器は、
前記第一電圧信号と前記第二電圧信号を加算する加算回路と、
前記加算回路の出力信号によって周波数が制御される発振器と
を具備する、請求項３記載のクロック・データ・リカバリ回路。
【請求項６】
チャージ電流を第一信号線に供給する第一電流源と、
ディスチャージ電流を前記第一信号線とは別に設けられる第二信号線に供給する第二電流源と、
前記チャージ電流を第一電圧信号に変換して第三信号線に出力すると共に、前記ディスチャージ電流を第二電圧信号に変換して第四信号線に出力するループフィルタと、
前記第一電圧信号と前記第二電圧信号を受けて周波数を制御される電圧制御発振器と、
外部から参照信号を受け、前記電圧制御発振器から発振信号を受けて、前記第一電流源と前記第二電流源に制御信号を供給する周波数位相比較回路と
を具備する、位相同期回路。
【請求項７】
前記ループフィルタは、
一端が前記第一信号線に接続される第一抵抗と、
前記第二信号線と前記第一抵抗の他端との間に接続される第二抵抗と、
前記第一抵抗と前記第二抵抗の接続点と交流的接地ノードとの間に接続されるコンデンサと
を具備する、請求項６記載の位相同期回路。
【請求項８】
前記電圧制御発振器は、
前記第一電圧信号を第三電流信号に変換する第一電圧電流変換器と、
前記第二電圧信号を第四電流信号に変換する第二電圧電流変換器と、
前記第三電流信号と前記第四電流信号によって周波数が制御される発振器と
を具備する、請求項７記載の位相同期回路。
【請求項９】
前記電圧制御発振器は、
前記第一電圧信号と前記第二電圧信号を加算する加算回路と、
前記加算回路の出力信号によって周波数が制御される発振器と
を具備する、請求項７記載の位相同期回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、位相同期回路及びクロック・データ・リカバリ回路に関する。
【背景技術】
【０００２】
近年の情報機器やフルハイビジョンテレビジョン等の分野では、大容量のデジタルデータを高速に且つ低コストで伝送しなければならない。このため、高速シリアル伝送が広く使われている。高速シリアル伝送の受信器は、位相同期回路の技術を用いるクロック・データ・リカバリ（"Clock and Data Recovery"）回路（以下「ＣＤＲ」と略す。）により、所定のエンコードを施した受信データ列に同期したクロック、およびデータを再生する。
【０００３】
なお、本開示に類似すると思われる技術が開示されている先行技術文献を、特許文献１に示す。特許文献１には、位相同期回路において、自然角周波数ωｎ，ダンピングファクタζを自由に変更可能でかつキャリブレーション可能にする技術内容が開示されている。
【０００４】
図２５は、従来技術の位相同期回路２５０１のブロック図である。
周波数位相比較回路１０２は、リファレンスクロックと帰還クロックの周波数及び位相を比較して、その比較結果に応じたＰＷＭ制御信号であるＵＰ信号及びＤＮ信号を出力する。チャージポンプ２５０２はＵＰ信号とＤＮ信号に準じた電流を出力する。すなわち、チャージポンプ２５０２によってデジタル信号は電流信号に変換される。電流信号であるチャージポンプ２５０２の出力信号はループフィルタ２５０３によって不要な高周波成分が除去されると共に、電流信号から電圧信号に変換される。電圧信号は電圧制御発振器２５０４を制御する。電圧制御発振器２５０４は入力される電圧信号に応じて発振周波数を制御されたＶＣＯクロックを出力する。ＶＣＯクロックは分周器１１０によって所定の周波数まで分周され、周波数位相比較回路１０２に入力される。
【０００５】
図２６は、従来技術のＣＤＲ２６０１のブロック図である。
ＣＤＲ２６０１の動作は、位相同期回路２５０１に類似する。
先ず、ロック検出器２０２は入力データ信号と第一帰還クロックの周波数と位相を比較して、周波数差及び位相差が位相比較回路の引き込み可能範囲内にあるか否かを判定する。引き込み可能範囲内にない場合はマルチプレクサ２０３ａ及び２０３ｂを周波数位相比較回路２０４側に選択し、引き込み可能範囲内にある場合はマルチプレクサ２０３ａ及び２０３ｂを位相比較回路２０５側に選択する。
【０００６】
周波数位相比較回路２０４は、入力データ信号と第一帰還クロックの周波数及び位相を比較して、その比較結果に応じたＰＷＭ制御信号であるＵＰ信号及びＤＮ信号を出力する。チャージポンプ２５０２はマルチプレクサ２０３ａ及び２０３ｂを通じて入力されるＵＰ信号とＤＮ信号に準じた電流を出力する。すなわち、チャージポンプ２５０２によってデジタル信号は電流信号に変換される。電流信号であるチャージポンプ２５０２の出力信号はループフィルタ２５０３によって不要な高周波成分が除去されると共に、電流信号から電圧信号に変換される。電圧信号は電圧制御発振器２５０４を制御する。電圧制御発振器２５０４は入力される電圧信号に応じて発振周波数を制御された第二帰還クロック（ＶＣＯクロック）を出力する。第二帰還クロックは位相比較回路２０５に入力されると共に、分周器１１０によって所定の周波数まで分周され、周波数位相比較回路２０４に入力される。
【０００７】
位相比較回路２０５は、入力データ信号と第二帰還クロックの位相を比較して、周波数位相比較回路２０４と同様に、その比較結果に応じたＰＷＭ制御信号であるＵＰ信号及びＤＮ信号を出力する。デジタル信号であるＵＰ信号とＤＮ信号は、マルチプレクサ２０３ａ及び２０３ｂに入力される。マルチプレクサ２０３ａ及び２０３ｂ以降の信号処理は周波数位相比較回路２０４と同様である。位相比較回路２０５は、第二帰還クロックと周波数が等しいリカバリクロックと、このリカバリクロックに位相が同期したリカバリデータを出力する。ロック検出器２０２が出力するロック検出信号がマルチプレクサ２０３を位相比較回路側に制御している時に、リカバリクロックとリカバリデータを後続の回路に処理させることで、入力データ信号から本来のデータを取り出すことができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−３５０９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
発明者らは、ＣＤＲの高速化を進めるうちに、図２５に示した従来技術の位相同期回路２５０１と、図２６に示した従来技術のＣＤＲ２６０１には、チャージポンプ２５０２に起因する定常位相誤差が生じることが判ってきた。
図２７Ａ及びＢは、位相同期回路とＣＤＲの定常位相誤差を説明する波形図である。
図２７Ａは、位相同期回路の定常位相誤差を説明する波形図である。リファレンスクロックと帰還クロックをそれぞれ比較すると、完全に同期した定常状態であるにもかかわらず、位相ずれが発生している。これが定常位相誤差である。
【００１０】
図２７Ｂは、ＣＤＲの定常位相誤差を説明する波形図である。リカバリクロックとリカバリデータをそれぞれ比較すると、完全に同期した定常状態であるにもかかわらず、本来リカバリデータのデータセンターに位置すべきリカバリクロックのエッジが、データセンターから位相ずれが発生している。これが定常位相誤差である。
【００１１】
この定常位相誤差が発生する第一の原因は、チャージポンプの実体である二つの電流源が、出力する電流のミスマッチである。そのミスマッチはいくつかの要因があるが、主要因は二つの電流源が同時にオン動作してしまうタイミングで発生する貫通電流によるミスマッチである。
電流源を制御するＵＰ信号とＤＮ信号はＰＷＭ信号であるが、高周波になればなるほど波形の立ち上がりと立下りが相対的に鈍って見える。つまり、動作周波数が高くなるほど、スイッチング信号の切り替わりの時点に発生する、僅かな貫通電流に因るミスマッチが無視できなくなってしまう。
定常位相誤差が発生する第二の原因は、二つの電流源の実体であるＭＯＳＦＥＴが内包する寄生容量によって、スイッチング信号の切り替わりの時点に、スイッチング信号自体が寄生容量を介して、チャージ電流とディスチャージ電流を影響してしまうことに因る。この現象はクロックフィードスルー（clock feed-through）として知られている。
【００１２】
本開示は係る状況に鑑みてなされたものであり、定常位相誤差を低減した位相同期回路と、クロック・データ・リカバリ回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本開示のクロック・データ・リカバリ回路は、チャージ電流を第一信号線に供給する第一電流源と、ディスチャージ電流を第一信号線とは別に設けられる第二信号線に供給する第二電流源と、チャージ電流を第一電圧信号に変換して第三信号線に出力すると共に、ディスチャージ電流を第二電圧信号に変換して第四信号線に出力するループフィルタとを具備する。更に、第一電圧信号と第二電圧信号を受けて周波数を制御される電圧制御発振器と、外部からデータ信号を受け、電圧制御発振器からクロック信号を受けて、第一電流源と第二電流源に制御信号を供給すると共にリカバリクロック信号とリカバリデータ信号を生成する位相比較回路とを具備する。
【００１４】
また、上記課題を解決するために、本開示の位相同期回路は、チャージ電流を第一信号線に供給する第一電流源と、ディスチャージ電流を第一信号線とは別に設けられる第二信号線に供給する第二電流源と、チャージ電流を第一電圧信号に変換して第三信号線に出力すると共に、ディスチャージ電流を第二電圧信号に変換して第四信号線に出力するループフィルタとを具備する。更に、第一電圧信号と第二電圧信号を受けて周波数を制御される電圧制御発振器と、外部から参照信号を受け、電圧制御発振器から発振信号を受けて、第一電流源と第二電流源に制御信号を供給する周波数位相比較回路とを具備する。
【発明の効果】
【００１５】
本開示により、定常位相誤差を低減した位相同期回路と、クロック・データ・リカバリ回路を提供できる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００１６】
【図１】本開示に係る、位相同期回路のブロック図である。
【図２】本開示に係る、ＣＤＲのブロック図である。
【図３】従来技術のチャージポンプと、本開示のチャージポンプの相違点を示す概略図である。
【図４】従来技術の第一例に係るチャージポンプとループフィルタの回路図である。
【図５】本開示の第一の実施形態に係る、チャージポンプとループフィルタの回路図である。
【図６】従来技術の第二例に係るチャージポンプとループフィルタの回路図である。
【図７】本開示の第二の実施形態に係る、チャージポンプとループフィルタの回路図である。
【図８】従来技術の第三例に係るチャージポンプとループフィルタの回路図である。
【図９】本開示の第三の実施形態に係る、チャージポンプとループフィルタの回路図である。
【図１０】位相比較回路の一例を示す回路図と、出力信号のタイミングチャートである。
【図１１】チャージポンプに入力される信号とチャージポンプから出力される信号の波形を原理的に示すタイミングチャートである。
【図１２】従来技術である図８のチャージポンプとループフィルタにおける、入力データ信号が１ＵＩである場合の波形図である。
【図１３】本開示の第三の実施形態である図９のチャージポンプとループフィルタにおける、入力データ信号が１ＵＩである場合の波形図である。
【図１４】図１２と図１３の電流波形を比較した波形図である。
【図１５】従来技術である図８のチャージポンプとループフィルタにおける、入力データ信号が２ＵＩである場合の波形図である。
【図１６】本開示の第三の実施形態である図９のチャージポンプとループフィルタにおける、入力データ信号が２ＵＩである場合の波形図である。
【図１７】図１５と図１６の電流波形を比較した波形図である。
【図１８】本開示の第四の実施形態の第一例に係るループフィルタの回路図である。
【図１９】本開示の第四の実施形態の第二例に係るループフィルタの回路図である。
【図２０】本開示の第四の実施形態の第三例に係るループフィルタの回路図である。
【図２１】本開示の第五の実施形態の第一例に係る電圧制御発振器の回路図である。
【図２２】本開示の第五の実施形態の第二例に係る電圧制御発振器の回路図である。
【図２３】本開示の第五の実施形態の第三例に係る電圧制御発振器の回路図である。
【図２４】本開示の第五の実施形態の第四例に係る電圧制御発振器の回路図である。
【図２５】従来技術の位相同期回路のブロック図である。
【図２６】従来技術のＣＤＲのブロック図である。
【図２７】位相同期回路とＣＤＲの定常位相誤差を説明する波形図である。
【発明を実施するための形態】
【００１７】
これより、以下の構成にて本開示の実施形態を説明する。
［動作原理］
［第一実施形態：チャージポンプとループフィルタ］
［第二実施形態：チャージポンプとループフィルタ］
［第三実施形態：チャージポンプとループフィルタ］
［第三実施形態：チャージポンプとループフィルタの動作］
［第四実施形態：ループフィルタのバリエーション］
［第五実施形態：電圧制御発振器のバリエーション］
【００１８】
［動作原理］
図１は、本開示に係る、位相同期回路１０１のブロック図である。
周波数位相比較回路１０２は、リファレンスクロックと帰還クロックの周波数及び位相を比較して、その比較結果に応じたＰＷＭ制御信号であるＵＰ信号及びＤＮ信号を出力する。デジタル信号であるＵＰ信号とＤＮ信号は、チャージポンプ１０３を構成する第一電流源１０３ａと第二電流源１０３ｂを排他的にオン・オフ制御する。すなわち、チャージポンプ１０３によってデジタル信号は電流信号に変換される。
【００１９】
第一電流源１０３ａが出力するチャージ電流は、第一信号線Ｌ１０４を通じてループフィルタ１０５に供給される。
第二電流源１０３ｂが出力するディスチャージ電流は、第二信号線Ｌ１０６を通じてループフィルタ１０５に供給される。
第一電流源１０３ａのチャージ電流と第二電流源１０３ｂのディスチャージ電流は、それぞれ独立してループフィルタ１０５によって不要な高周波成分が除去されると共に、電流信号から電圧信号に変換される。
【００２０】
第一電流源１０３ａのチャージ電流は、第一信号線Ｌ１０４を通じてループフィルタ１０５に供給されて、第一電圧信号に変換され、第三信号線Ｌ１０７を通じて電圧制御発振器１０８に印加される。
第二電流源１０３ｂのディスチャージ電流は、第二信号線Ｌ１０６を通じてループフィルタ１０５に供給されて、第二電圧信号に変換され、第四信号線Ｌ１０９を通じて電圧制御発振器１０８に印加される。
【００２１】
第一電圧信号と第二電圧信号は、それぞれ独立して電圧制御発振器１０８に入力され、電圧制御発振器１０８の発振周波数を制御する。
電圧制御発振器１０８は入力される電圧信号に応じて発振周波数を制御されたＶＣＯクロックを出力する。ＶＣＯクロックは分周器１１０によって所定の周波数まで分周され、周波数位相比較回路１０２に入力される。
【００２２】
従来技術である図２５の位相同期回路１０１との相違点は、以下の通りである。
・チャージポンプ１０３を構成する第一電流源１０３ａのチャージ電流は第一信号線Ｌ１０４に流れ、第二電流源１０３ｂのディスチャージ電流は第二信号線Ｌ１０６に流れるので、それぞれ独立している。
・ループフィルタ１０５は第一信号線Ｌ１０４のチャージ電流と第二信号線Ｌ１０６のディスチャージ電流を受けて、それぞれ独立した、第一電圧信号を出力する第三信号線Ｌ１０７と、第二電圧信号を出力する第四信号線Ｌ１０９へ出力する。
・電圧制御発振器１０８は、第三信号線Ｌ１０７の第一電圧信号と、第四信号線Ｌ１０９の第二電圧信号を受けて、ＶＣＯクロックの発振周波数を制御される。
【００２３】
図２は、本開示に係る、ＣＤＲ２０１のブロック図である。
ロック検出器２０２は入力データ信号と、分周器１１０から出力される第一帰還クロックの周波数と位相を比較して、周波数差及び位相差が位相比較回路の引き込み可能範囲内にあるか否かを判定する。引き込み可能範囲内にない場合はマルチプレクサ２０３ａ及び２０３ｂの出力を周波数位相比較回路２０４側に選択し、引き込み可能範囲内にある場合はマルチプレクサ２０３ａ及び２０３ｂの出力を位相比較回路２０５側に選択する。
【００２４】
周波数位相比較回路２０４は、入力データ信号と第一帰還クロックの周波数及び位相を比較して、その比較結果に応じたＰＷＭ制御信号であるＵＰ信号及びＤＮ信号を出力する。チャージポンプ１０３はマルチプレクサ２０３ａ及び２０３ｂを通じて入力されるＵＰ信号とＤＮ信号に準じた電流を出力する。すなわち、チャージポンプ１０３によってデジタル信号は電流信号に変換される。
【００２５】
第一電流源１０３ａが出力するチャージ電流は、第一信号線Ｌ１０４を通じてループフィルタ１０５に供給される。
第二電流源１０３ｂが出力するディスチャージ電流は、第二信号線Ｌ１０６を通じてループフィルタ１０５に供給される。
第一電流源１０３ａのチャージ電流と第二電流源１０３ｂのディスチャージ電流は、それぞれ独立してループフィルタ１０５によって不要な高周波成分が除去されると共に、電流信号から電圧信号に変換される。
【００２６】
第一電流源１０３ａのチャージ電流はループフィルタ１０５に供給されて、第一電圧信号に変換され、第三信号線Ｌ１０７を通じて電圧制御発振器１０８に印加される。
第二電流源１０３ｂのディスチャージ電流はループフィルタ１０５に供給されて、第二電圧信号に変換され、第四信号線Ｌ１０９を通じて電圧制御発振器１０８に印加される。
【００２７】
第一電圧信号と第二電圧信号は、それぞれ独立して電圧制御発振器１０８に入力され、電圧制御発振器１０８の発振周波数を制御する。
電圧制御発振器１０８は入力される電圧信号に応じて発振周波数を制御された第二帰還クロック（ＶＣＯクロック）を出力する。第二帰還クロックは位相比較回路２０５に入力されると共に、分周器１１０によって所定の周波数まで分周され、周波数位相比較回路２０４に入力される。
【００２８】
位相比較回路２０５は、入力データ信号と第二帰還クロックの位相を比較して、周波数位相比較回路２０４と同様に、その比較結果に応じたＰＷＭ制御信号であるＵＰ信号及びＤＮ信号を出力する。デジタル信号であるＵＰ信号とＤＮ信号は、マルチプレクサ２０３ａ及び２０３ｂに入力される。マルチプレクサ２０３ａ及び２０３ｂ以降の信号処理は周波数位相比較回路２０４と同様である。位相比較回路２０５は、第二帰還クロックと周波数が等しいリカバリクロックと、このリカバリクロックに位相が同期したリカバリデータを出力する。ロック検出器２０２が出力するロック検出信号がマルチプレクサ２０３ａ及び２０３ｂを位相比較回路２０５側に制御している時に、リカバリクロックとリカバリデータを後続の回路に処理させることで、入力データ信号から本来のデータを取り出すことができる。
【００２９】
従来技術である図２６のＣＤＲ２０１との相違点は、以下の通りである。
・チャージポンプ１０３を構成する第一電流源１０３ａのチャージ電流は第一信号線Ｌ１０４に流れ、第二電流源１０３ｂのディスチャージ電流は第二信号線Ｌ１０６に流れるので、それぞれ独立している。
・ループフィルタ１０５は第一信号線Ｌ１０４のチャージ電流と第二信号線Ｌ１０６のディスチャージ電流を受けて、それぞれ独立した、第一電圧信号を出力する第三信号線Ｌ１０７と、第二電圧信号を出力する第四信号線Ｌ１０９へ出力する。
・電圧制御発振器１０８は、第三信号線Ｌ１０７の第一電圧信号と、第四信号線Ｌ１０９の第二電圧信号を受けて、発振周波数を制御される。
【００３０】
図３Ａ及びＢは、従来技術のチャージポンプ３０１と、本開示のチャージポンプ１０３の相違点を示す概略図である。
図３Ａは、従来技術のチャージポンプ３０１の概略図である。チャージポンプ３０１の出力信号は一本の信号線で伝達される。従って、第一電流源１０３ａと第二電流源１０３ｂが第一スイッチ３０２と第二スイッチ３０３を介して接続されているため、第一スイッチ３０２と第二スイッチ３０３の状態によっては貫通電流によるミスマッチが生じてしまう。また、第一スイッチ３０２と第二スイッチ３０３はＭＯＳＦＥＴで構成されており、ゲートとドレイン又はソースとの間に寄生容量Ｃ３０４、Ｃ３０５、Ｃ３０６及びＣ３０７を内包する。これら寄生容量Ｃ３０４、Ｃ３０５、Ｃ３０６及びＣ３０７が存在することにより、第一スイッチ３０２及び第二スイッチ３０３を制御するスイッチング信号はこれら寄生容量を通じて、第一電流源１０３ａが出力するチャージ電流と第二電流源１０３ｂが出力するディスチャージ電流に影響する。
【００３１】
図３Ｂは、本開示のチャージポンプ１０３の概略図である。チャージポンプ１０３の出力信号は第一信号線Ｌ１０４と第二信号線Ｌ１０６の、二本の信号線で伝達される。つまり、第一電流源１０３ａと第二電流源１０３ｂの出力が分離されているため、貫通電流が本質的に生じ得ない。また、信号線が二本に分離されることで、寄生容量Ｃ３０４及びＣ３０５との間である第一信号線Ｌ１０４と第二信号線Ｌ１０６との間に寄生容量Ｃ３０８が介在する。すると、第一スイッチ３０２のスイッチング信号と第二信号線Ｌ１０６との間のインピーダンスが高くなり、第一スイッチ３０２のスイッチング信号が第二電流源１０３ｂが出力するディスチャージ電流に及ぼす影響が小さくなる。同様に、第二スイッチ３０３のスイッチング信号と第一信号線Ｌ１０４との間のインピーダンスが高くなり、第二スイッチ３０３のスイッチング信号が第一電流源１０３ａが出力するチャージ電流に及ぼす影響が小さくなる。
【００３２】
［第一実施形態：チャージポンプ５０１とループフィルタ５０２］
これより、本開示に係るＣＤＲ２０１の、チャージポンプ１０３とループフィルタ１０５を、従来技術と比較しながら説明する。
図４は、従来技術の第一例に係るチャージポンプ４０１とループフィルタ４０２の回路図である。なお、これ以降、Ｎチャネル型ＭＯＳＦＥＴをＮＭＯＳＦＥＴと、Ｐチャネル型ＭＯＳＦＥＴをＰＭＯＳＦＥＴと略す。
【００３３】
バイアス電流Ｉｂｉａｓを受けるＮＭＯＳＦＥＴ４０３は、ＮＭＯＳＦＥＴ４０４のゲート電圧を通じてバイアス電圧をＮＭＯＳＦＥＴ４０５に供給する。
ＮＭＯＳＦＥＴ４０５は、ディスチャージ電流を供給する図２の第二電流源１０３ｂとして機能する。
ＮＭＯＳＦＥＴ４０４のドレインはＰＭＯＳＦＥＴ４０６のドレインに接続されている。ＰＭＯＳＦＥＴ４０６のソースは電源＋ＶＤＤに接続されており、ＰＭＯＳＦＥＴ４０７のゲートにバイアス電圧を供給する。
【００３４】
ＰＭＯＳＦＥＴ４０７は、チャージ電流を供給する図２の第一電流源１０３ａとして機能する。
ＰＭＯＳＦＥＴ４０８は第一電流源１０３ａの電流を制御する図２の第一スイッチ３０２であり、ＵＰ信号を図示しないＮＯＴゲートで論理反転した信号であるＵＰＢ信号を受けてオン・オフ制御される。
ＮＭＯＳＦＥＴ４０９は第二電流源１０３ｂの電流を制御する図２の第二スイッチ３０３であり、ＤＮ信号を受けてオン・オフ制御される。
【００３５】
ＰＭＯＳＦＥＴ４０８のドレインとＮＭＯＳＦＥＴ４０９のドレインはそれぞれ、ループフィルタ４０２の抵抗Ｒ４１０に接続され、後続する図示しない電圧制御発振器１０８に続く。抵抗Ｒ４１０はコンデンサＣ４１１の一端に接続される。コンデンサＣ４１１の他端は、ＮＭＯＳＦＥＴ４０３のソース、ＮＭＯＳＦＥＴ４０４のソース、ＮＭＯＳＦＥＴ４０５のソースと共に接地される。
【００３６】
図５は、本開示の第一の実施形態に係る、チャージポンプ５０１とループフィルタ５０２の回路図である。
図５の、図４の回路との相違点は、以下のとおりである。
・先ず、ＰＭＯＳＦＥＴ４０８のドレインは抵抗Ｒ５０３に接続され、後続する図示しない電圧制御発振器１０８に続くが、ＮＭＯＳＦＥＴ４０９のドレインと抵抗Ｒ５０４には接続されない。
・次に、ＮＭＯＳＦＥＴ４０９のドレインは抵抗Ｒ５０４に接続され、後続する図示しない電圧制御発振器１０８に続くが、ＰＭＯＳＦＥＴ４０８のドレインと抵抗Ｒ５０３には接続されない。
・抵抗Ｒ５０３の他端と抵抗Ｒ５０４の他端は、それぞれコンデンサＣ４１１に接続される。
つまり、第一電流源１０３ａ（ＰＭＯＳＦＥＴ４０７）のチャージ電流が第一信号線Ｌ１０４に出力され、第二電流源１０３ｂ（ＮＭＯＳＦＥＴ４０５）のディスチャージ電流が第二信号線Ｌ１０６に出力されるので、チャージ電流とディスチャージ電流がそれぞれ分離される。そのため貫通電流によるミスマッチの影響を軽減できる。
【００３７】
［第二実施形態：チャージポンプ７０１とループフィルタ７０２］
図６は、従来技術の第二例に係るチャージポンプ６０１とループフィルタ６０２の回路図である。
図６の、図４の回路との相違点は、以下のとおりである。
・第一電流源１０３ａ（ＰＭＯＳＦＥＴ４０７）の動作を均一化させるため、ＰＭＯＳＦＥＴ４０８と反対の論理（ＵＰ信号）でオン・オフ制御されるＰＭＯＳＦＥＴ６０３を設けている。
・第二電流源１０３ｂ（ＮＭＯＳＦＥＴ４０５）の動作を均一化させるため、ＮＭＯＳＦＥＴ４０９と反対の論理（ＤＮ信号を図示しないＮＯＴゲートで論理反転したＤＮＢ信号）でオン・オフ制御されるＮＭＯＳＦＥＴ６０４を設けている。
・抵抗Ｒ４１０とコンデンサＣ４１１との接続点を、オペアンプ６０５で構成するボルテージフォロアを通じて、ＰＭＯＳＦＥＴ６０３のドレインとＮＭＯＳＦＥＴ６０４のドレインに接続し、更にコンデンサＣ６０６を介して接地している。
【００３８】
このように、ＰＭＯＳＦＥＴ６０３とＮＭＯＳＦＥＴ６０４を追加することで、第一電流源１０３ａであるＰＭＯＳＦＥＴ４０７と第二電流源１０３ｂであるＮＭＯＳＦＥＴ４０５は、常時電流を流し続ける動作となり、電流の変動が小さくなる。更に、ＰＭＯＳＦＥＴ６０３のドレインとＮＭＯＳＦＥＴ６０４のドレインの接続点には、ボルテージフォロアによって電圧が安定化された上で、コンデンサＣ６０６によって交流的に接地されているので、第一電流源１０３ａであるＰＭＯＳＦＥＴ４０７と第二電流源１０３ｂであるＮＭＯＳＦＥＴ４０５の安定性が向上する。
【００３９】
図７は、本開示の第二の実施形態に係る、チャージポンプ７０１とループフィルタ７０２の回路図である。
図７の、図６の回路との相違点は、以下のとおりである。
・先ず、ＰＭＯＳＦＥＴ４０８のドレインは抵抗Ｒ５０３に接続され、後続する図示しない電圧制御発振器１０８に続くが、ＮＭＯＳＦＥＴ４０９のドレインと抵抗Ｒ５０４には接続されない。
・次に、ＮＭＯＳＦＥＴ４０９のドレインは抵抗Ｒ５０４に接続され、後続する図示しない電圧制御発振器１０８に続くが、ＰＭＯＳＦＥＴ４０８のドレインと抵抗Ｒ５０３には接続されない。
・抵抗Ｒ５０３の他端と抵抗Ｒ５０４の他端は、それぞれコンデンサＣ４１１に接続される。
つまり、第一電流源１０３ａ（ＰＭＯＳＦＥＴ４０７）のチャージ電流が第一信号線Ｌ１０４に出力され、第二電流源１０３ｂ（ＮＭＯＳＦＥＴ４０５）のディスチャージ電流が第二信号線Ｌ１０６に出力されるので、チャージ電流とディスチャージ電流がそれぞれ分離している。
【００４０】
［第三実施形態：チャージポンプ９０１とループフィルタ９０２］
図８は、従来技術の第三例に係るチャージポンプ８０１とループフィルタ８０２の回路図である。
図８の、図６の回路との相違点は、以下のとおりである。
・ＰＭＯＳＦＥＴ４０８、ＰＭＯＳＦＥＴ６０３、ＮＭＯＳＦＥＴ４０９、ＮＭＯＳＦＥＴ６０４を、ＣＭＯＳ構造にした。ＰＭＯＳＦＥＴ４０８のソース・ドレイン間にはＮＭＯＳＦＥＴ８０３のドレイン・ソースが、ＰＭＯＳＦＥＴ６０３のソース・ドレイン間にはＮＭＯＳＦＥＴ８０４のドレイン・ソースが、ＮＭＯＳＦＥＴ４０９のドレイン・ソース間にはＰＭＯＳＦＥＴ８０５のソース・ドレインが、ＮＭＯＳＦＥＴ６０４のドレイン・ソース間にはＰＭＯＳＦＥＴ８０６のソース・ドレインが、並列接続される。このように構成された回路は、以下のように制御される。
・ＰＭＯＳＦＥＴ６０３とＮＭＯＳＦＥＴ８０３のゲートは、ＵＰ信号で制御される。
・ＮＭＯＳＦＥＴ８０４とＰＭＯＳＦＥＴ４０８のゲートは、ＵＰＢ信号で制御される。
・ＰＭＯＳＦＥＴ８０６とＮＭＯＳＦＥＴ４０９のゲートは、ＤＮ信号で制御される。
・ＮＭＯＳＦＥＴ６０４とＰＭＯＳＦＥＴ８０５のゲートは、ＤＮＢ信号で制御される。
ＭＯＳＦＥＴの対称性を改善することで、回路のバラつきを抑えている。
【００４１】
図９は、本開示の第三の実施形態に係る、チャージポンプ９０１とループフィルタ９０２の回路図である。
図９の、図８の回路との相違点は、以下のとおりである。
・先ず、ＰＭＯＳＦＥＴ４０８のドレインは抵抗Ｒ５０３に接続され、後続する図示しない電圧制御発振器１０８に続くが、ＮＭＯＳＦＥＴ４０９のドレインと抵抗Ｒ５０４には接続されない。
・次に、ＮＭＯＳＦＥＴ４０９のドレインは抵抗Ｒ５０４に接続され、後続する図示しない電圧制御発振器１０８に続くが、ＰＭＯＳＦＥＴ４０８のドレインと抵抗Ｒ５０３には接続されない。
・抵抗Ｒ５０３の他端と抵抗Ｒ５０４の他端は、それぞれコンデンサＣ４１１に接続される。
つまり、第一電流源１０３ａ（ＰＭＯＳＦＥＴ４０７）のチャージ電流が第一信号線Ｌ１０４に出力され、第二電流源１０３ｂ（ＮＭＯＳＦＥＴ４０５）のディスチャージ電流が第二信号線Ｌ１０６に出力されるので、チャージ電流とディスチャージ電流がそれぞれ分離している。
【００４２】
［第三実施形態：チャージポンプ９０１とループフィルタ９０２の動作］
次に、図９に示した、第三実施形態に係るチャージポンプ９０１とループフィルタ９０２の電気的特性を説明する。
先ず、チャージポンプ１０３に印加される位相比較回路２０５から出力されるＵＰ信号とＤＮ信号と、ＣＤＲ２０１に入力される入力データ信号に対するチャージポンプ１０３の挙動を説明する。
図１０Ａ及びＢは、位相比較回路２０５の一例を示す回路図と、出力信号のタイミングチャートである。
図１０Ａは、位相比較回路２０５の一例を示す回路図である。
【００４３】
入力データ信号ＤＩＮは遅延回路１００１と第一Ｄフリップフロップ１００２のＤ端子に入力される。クロック信号ＶＣＯＣＬＫは第一Ｄフリップフロップ１００２のクロック端子に入力されると共に、論理反転されて第二Ｄフリップフロップ１００３のクロック端子に入力される。
第一Ｄフリップフロップ１００２のＱ出力信号と遅延回路１００１の出力信号は、第一排他的ＯＲゲート１００４に入力される。第一排他的ＯＲゲート１００４の出力信号は、位相を進めるためのＵＰ信号である。
第一Ｄフリップフロップ１００２のＱ出力信号と第二Ｄフリップフロップ１００３のＱ出力信号は、第二排他的ＯＲゲート１００５に入力される。第二排他的ＯＲゲート１００５の出力信号は、位相を遅らせるためのＤＮ信号である。また、第二Ｄフリップフロップ１００３のＱ出力信号は、再生データ信号ＲＤＡＴＡとして利用される。
【００４４】
図１０Ｂは、位相比較回路２０５の出力信号のタイミングチャートである。
入力データ信号ＤＩＮとクロック信号ＶＣＯＣＬＫの位相が一致している時は、ＵＰ信号のパルス幅とＤＮ信号のパルス幅は一致する。
入力データ信号ＤＩＮに対してクロック信号ＶＣＯＣＬＫの位相が進んでいる時は、ＵＰ信号のパルス幅はＤＮ信号のパルス幅より狭くなる。
入力データ信号ＤＩＮに対してクロック信号ＶＣＯＣＬＫの位相が遅れている時は、ＵＰ信号のパルス幅はＤＮ信号のパルス幅より広くなる。
一方、ＤＮ信号のパルス幅は、入力データ信号ＤＩＮとクロック信号ＶＣＯＣＬＫの位相の変化にかかわらず、常にクロック信号ＶＣＯＣＬＫに一致している。
このように、入力データ信号ＤＩＮとクロック信号ＶＣＯＣＬＫとの位相差は、位相比較回路２０５が出力するＵＰ信号とＤＮ信号のパルス幅の差として出力される。
【００４５】
図１１は、チャージポンプ１０３に入力される信号とチャージポンプ１０３から出力される信号の波形を原理的に示すタイミングチャートである。
入力データ信号ＤＩＮはユニットインターバルＵＩが整数倍に変化した信号である。
これに対し、クロック信号ＶＣＯＣＬＫは１ＵＩの周期に同期した、１ＵＩの周期の信号である。
【００４６】
入力データ信号ＤＩＮのデータ長が１ＵＩの時、ＤＮ信号はクロック信号ＶＣＯＣＬＫと波形が一致し、ＵＰ信号はＤＮ信号と位相が１８０°反転した波形である（時点ｔ２、ｔ３及びｔ４）。
入力データ信号ＤＩＮのデータ長が２ＵＩ以上の時、ＤＮ信号は、入力データ信号ＤＩＮの最初のエッジと一致するクロック信号ＶＣＯＣＬＫの一周期にのみ波形が一致し（時点ｔ４、ｔ５及びｔ６）、それ以降は入力データ信号ＤＩＮの次のエッジが来るまで低電位を維持する（時点ｔ６及びｔ７）。
【００４７】
一方、ＵＰ信号は、ＤＮ信号の、入力データ信号ＤＩＮの最初のエッジと一致するクロック信号ＶＣＯＣＬＫの一周期にのみ一致する波形と位相が１８０°反転した波形を出力し（時点ｔ４、ｔ５及びｔ６）、それ以降は入力データ信号ＤＩＮの次のエッジが来るまで低電位を維持する（時点ｔ６及びｔ７）。
【００４８】
第一電流源１０３ａ（ＰＭＯＳＦＥＴ４０７）から出力されるチャージ電流Ｉｕｐは、原理的にはＵＰ信号と位相が一致する。
同様に、第二電流源１０３ｂ（ＮＭＯＳＦＥＴ４０５）から出力されるディスチャージ電流Ｉｄｎは、原理的にはＤＮ信号と位相が一致する。
【００４９】
図１２は、従来技術である図８のチャージポンプ８０１とループフィルタ８０２における、入力データ信号が１ＵＩである場合の波形図である。図１１のタイミングチャートの時点ｔ１からｔ４までを、実際の回路で計測した結果である。
ＵＰ信号とＤＮ信号は、クロック信号ＶＣＯＣＬＫの周波数が高くなるに連れて、時間軸上で見ると立ち上がり及び立下りが鈍って見えるようになる。つまり、このＵＰ信号とＤＮ信号の、論理が切り替わる瞬間に、第一電流源１０３ａ（ＰＭＯＳＦＥＴ４０７）と第二電流源１０３ｂ（ＮＭＯＳＦＥＴ４０５）とを通過する、僅かな貫通電流が生じる。また、この時点でクロックフィードスルー現象が発生する。これら貫通電流とクロックフィードスルー現象の影響は、チャージ電流Ｉｕｐ（Ｉ１２０１）とディスチャージ電流Ｉｄｎ（Ｉ１２０２）の、波形の歪みとなって現れる。波形の歪みが二つの電流源の出力電流ミスマッチとなり、電圧信号ＶＣＮＴに影響を与え、クロック信号ＶＣＯＣＬＫの周波数をずらす。これを補正するために、位相比較回路２０５が定常位相オフセットをつけて周波数を一定に保とうとするため、クロックがデータを叩けなくなる。
【００５０】
図１３は、本開示の第三の実施形態である図９のチャージポンプ９０１とループフィルタ９０２における、入力データ長が１ＵＩである場合の波形図である。
図１２と比べると、第一電流源１０３ａ（ＰＭＯＳＦＥＴ４０７）と第二電流源１０３ｂ（ＮＭＯＳＦＥＴ４０５）とを通過する貫通電流が原理的に生じ得なくなり、また寄生容量の低下によってクロックフィードスルー現象も低減されるので、ＵＰ信号とＤＮ信号の、論理が切り替わる瞬間に生じる歪みが少なくなる。
【００５１】
これら貫通電流がなくなったことと、クロックフィードスルー現象が低減したことの影響は、チャージ電流Ｉｕｐ（Ｉ１３０１）とディスチャージ電流Ｉｄｎ（Ｉ１３０２）の、波形の歪みの減少に表れる。そして、チャージ電流Ｉｕｐがループフィルタ１０５を通過した電圧信号ＶＣＮＴ１と、ディスチャージ電流Ｉｄｎがループフィルタ１０５を通過した電圧信号ＶＣＮＴ２にも影響が現れ、電圧信号ＶＣＮＴ１と電圧信号ＶＣＮＴ２は頂点に歪がほとんど見られない綺麗な鋸歯状波になる。
【００５２】
図１４は、図１２と図１３の電流波形を比較した波形図である。図１４中、上はＩｕｐの波形であり、下はＩｄｎの波形である。
チャージ電流Ｉｕｐに関し、従来技術に係るチャージ電流Ｉ１２０１と、本実施形態に係るチャージ電流Ｉ１３０１を比べると、論理の切り替わりに発生する歪みの電位差が小さくなっていることが判る。なお、Ｉ１４０１は参考のための理想波形である。
ディスチャージ電流Ｉｄｎに関し、従来技術に係るチャージ電流Ｉ１２０２と、本実施形態に係るチャージ電流Ｉ１３０２を比べると、論理の切り替わりに発生する歪みの電位差が小さくなっていることが判る。なお、Ｉ１４０２は参考のための理想波形である。
チャージ電流Ｉｕｐとディスチャージ電流Ｉｄｎの、何れの波形も、従来技術と比べると、論理の切り替わりに発生する歪みの電位差が小さくなっていることが判る。
このように、本開示の第三の実施形態に係るチャージポンプ９０１とループフィルタ９０２を採用することで、電流波形の品質が改善される。
【００５３】
図１５は、従来技術である図８のチャージポンプ８０１とループフィルタ８０２における、入力データ長が２ＵＩである場合の波形図である。図１１のタイミングチャートの時点ｔ４からｔ７までを、実際の回路で計測した結果である。
入力データ信号のユニットインターバルが長くなったことに伴い、電圧信号ＶＣＮＴも変化するが、チャージ電流Ｉｕｐ（Ｉ１５０１）及びディスチャージ電流Ｉｄｎ（Ｉ１５０２）に注目すると、ピーク部分の歪みは図１２と同様である。
【００５４】
図１６は、本開示の第三の実施形態である図９のチャージポンプ９０１とループフィルタ９０２における、入力データ信号が２ＵＩである場合の波形図である。
図１５の電圧信号ＶＣＮＴと比べると、図１６の電圧信号ＶＣＮＴ１と電圧信号ＶＣＮＴ２は、頂点に歪がほとんど見られない綺麗な鋸歯状波になっていることが判る。
【００５５】
図１７は、図１５と図１６の電流波形を比較した波形図である。図１７中、上はＩｕｐの波形であり、下はＩｄｎの波形である。
チャージ電流Ｉｕｐに関し、従来技術に係るチャージ電流Ｉ１５０１と、本実施形態に係るチャージ電流Ｉ１６０１を比べると、論理の切り替わりに発生する歪みの電位差が小さくなっていることが判る。なお、Ｉ１７０１は参考のための理想波形である。
ディスチャージ電流Ｉｄｎに関し、従来技術に係るチャージ電流Ｉ１５０２と、本実施形態に係るチャージ電流Ｉ１６０２を比べると、論理の切り替わりに発生する歪みの電位差が小さくなっていることが判る。なお、Ｉ１７０２は参考のための理想波形である。
チャージ電流Ｉｕｐとディスチャージ電流Ｉｄｎの、何れの波形も、従来技術と比べると、論理の切り替わりに発生する歪みの電位差が小さくなっていることが判る。
このように、本開示の第三の実施形態に係るチャージポンプ９０１とループフィルタ９０２を採用することで、電流波形の品質が改善される。
【００５６】
［第四実施形態：ループフィルタのバリエーション］
図１８Ａ及びＢ、図１９Ｃ及びＤ、図２０Ｅ及びＦは、本開示の第四の実施形態の第一例、第二例及び第三例に係るループフィルタ１０５の回路図である。
図１８Ａは、図５に開示したループフィルタ５０２に対し、更にコンデンサＣ１８０２とＣ１８０３を追加した二次ループフィルタである、ループフィルタ１８０１の回路図である。
図１８Ｂは、図１８Ａのループフィルタ１８０１に対し、更に抵抗Ｒ１８０５とＲ１８０６を追加した二次ループフィルタである、ループフィルタ１８０４の回路図である。
図１９Ｃは、図１８Ａに開示したループフィルタ１８０１を、接地基準の代わりに電源基準に変更した、ループフィルタ１９０１の回路図である。
図１９Ｄは、図１８Ｂに開示したループフィルタ１８０４を、接地基準の代わりに電源基準に変更した、ループフィルタ１９０２の回路図である。
図２０Ｅは、図１８Ｂに開示したループフィルタ１８０４に対し、更にコンデンサＣ２００２とＣ２００３を追加した三次ループフィルタである、ループフィルタ２００１の回路図である。
図２０Ｆは、図１９Ｄに開示したループフィルタ１９０２に対し、更にコンデンサＣ２００５とＣ２００６を追加した三次ループフィルタである、ループフィルタ２００４の回路図である。
【００５７】
［第五実施形態：電圧制御発振器のバリエーション］
図２１、図２２、図２３及び図２４は、本開示の第五の実施形態の第一例、第二例、第三例及び第四例に係る電圧制御発振器の回路図である。
先ず、図２１の電圧制御発振器２１０１を説明する。
完全差動オペアンプ２１０２、２１０３及び２１０４完全差動オペアンプ２１０２、２１０３及び２１０４は、それぞれ反転出力端子が次段の非反転入力端子に、非反転出力端子が次段の反転入力端子に、接続される。入力端子と出力端子が正帰還状態で接続されることで、リングオシレータ２１０５を構成する。このリングオシレータ２１０５を構成する完全差動オペアンプ２１０２、２１０３及び２１０４のゲイン端子に、電圧制御信号ＶＣＮＴ１で駆動されるＮＭＯＳＦＥＴ２１０６と、電圧制御信号ＶＣＮＴ２で駆動されるＮＭＯＳＦＥＴ２１０７が接続される。ＮＭＯＳＦＥＴ２１０６とＮＭＯＳＦＥＴ２１０７は、電圧信号を電流信号に変換する、電圧電流変換回路２１０８を構成する。
【００５８】
ＮＭＯＳＦＥＴ２１０７に流れる制御電流に対し、ＮＭＯＳＦＥＴ２１０６に流れる制御電流が増減することで、リングオシレータ２１０５の発振周波数が増減する。
電圧制御信号ＶＣＮＴ１とＶＣＮＴ２は、ＮＭＯＳＦＥＴ２１０６とＮＭＯＳＦＥＴ２１０７によって完全に分離されているので、第一電流源１０３ａ（ＰＭＯＳＦＥＴ４０７）と第二電流源１０３ｂ（ＮＭＯＳＦＥＴ４０５）とを通過する貫通電流は原理的に生じ得ず、またクロックフィードスルー現象も低減される。
【００５９】
図２２は、図２１に示した電圧制御発振器２１０１を、接地基準の代わりに電源基準に変更した、電圧制御発振器２２０１である。ゲインを調整するＭＯＳＦＥＴは、ＰＭＯＳＦＥＴ２１０２及びＰＭＯＳＦＥＴ２１０３に変わるが、動作原理は図２１の電圧制御発振器２１０１と全く同じである。
【００６０】
図２３は、図２１の電圧制御発振器２１０１について、ゲイン調整のための電圧電流変換回路２１０８を、オペアンプ２３０２を用いた加算回路２３０３とＮＭＯＳＦＥＴ２３０８で置換したものである。すなわち、電圧制御信号ＶＣＮＴ１とＶＣＮＴ２をオペアンプ２３０２の加算回路２３０３で加算して、ＮＭＯＳＦＥＴ２３０８を制御する。
入力抵抗Ｒ２３０４及びＲ２３０５の抵抗値を適切に設定することで、第一電流源１０３ａ（ＰＭＯＳＦＥＴ４０７）と第二電流源１０３ｂ（ＮＭＯＳＦＥＴ４０５）とを通過する貫通電流の影響を排除し、またクロックフィードスルー現象も低減できる。
【００６１】
図２４は、図２３に示した電圧制御発振器２３０１を、接地基準の代わりに電源基準に変更した、電圧制御発振器２４０１である。ゲインを調整するＭＯＳＦＥＴは、ＰＭＯＳＦＥＴ２４０２に変わるが、動作原理は図２３の電圧制御発振器１０８と全く同じである。
【００６２】
以上、第一実施形態から第五実施形態までをクロック・データ・リカバリ回路の実施形態として説明したが、位相同期回路１０１にもそのまま適用可能である。
【００６３】
本開示は以下のような構成も取ることができる。
＜１＞
チャージ電流を第一信号線に供給する第一電流源と、
ディスチャージ電流を前記第一信号線とは別に設けられる第二信号線に供給する第二電流源と、
前記第一信号線の電流信号を電圧信号に変換して第三信号線に出力すると共に、前記第二信号線の電流信号を電圧信号に変換して第四信号線に出力するループフィルタと、
前記第三信号線の第一電圧信号と前記第四信号線の第二電圧信号を受けて周波数を制御される電圧制御発振器と、
外部からデータ信号を受け、前記電圧制御発振器からクロック信号を受けて、前記第一電流源と前記第二電流源に制御信号を供給すると共にリカバリクロック信号とリカバリデータ信号を生成する位相比較回路と
を具備する、クロック・データ・リカバリ回路。
＜２＞
更に、
前記クロック信号を分周する分周器と、
前記データ信号と前記分周器が出力する分周クロック信号を受けて、前記第一電流源と前記第二電流源に制御信号を供給する周波数位相比較回路と、
前記位相比較回路の制御信号と前記周波数位相比較回路の制御信号とを選択的に前記第一電流源と前記第二電流源に出力するマルチプレクサと、
前記データ信号と前記分周クロック信号を受けて、前記マルチプレクサを制御するロック検出器と
を具備する、＜１＞記載のクロック・データ・リカバリ回路。
＜３＞
前記ループフィルタは、
一端が前記第一信号線に接続される第一抵抗と、
前記第二信号線と前記第一抵抗の他端との間に接続される第二抵抗と、
前記第一抵抗と前記第二抵抗の接続点と交流的接地点との間に接続されるコンデンサと
を具備する、＜２＞記載のクロック・データ・リカバリ回路。
＜４＞
前記電圧制御発振器は、
前記第一電圧信号を第三電流信号に変換する第一電圧電流変換器と、
前記第二電圧信号を第四電流信号に変換する第二電圧電流変換器と、
前記第三電流信号と前記第四電流信号によって周波数が制御される発振器と
を具備する、＜３＞記載のクロック・データ・リカバリ回路。
＜５＞
前記電圧制御発振器は、
前記第一電圧信号と前記第二電圧信号を加算する加算回路と、
前記加算回路の出力信号によって周波数が制御される発振器と
を具備する、＜３＞記載のクロック・データ・リカバリ回路。
＜６＞
チャージ電流を第一信号線に供給する第一電流源と、
ディスチャージ電流を前記第一信号線とは別に設けられる第二信号線に供給する第二電流源と、
前記第一信号線の電流信号を電圧信号に変換して第三信号線に出力すると共に、前記第二信号線の電流信号を電圧信号に変換して第四信号線に出力するループフィルタと、
前記第三信号線の電圧信号と前記第四信号線の電圧信号を受けて周波数を制御される電圧制御発振器と、
外部から参照信号を受け、前記電圧制御発振器から発振信号を受けて、前記第一電流源と前記第二電流源に制御信号を供給する周波数位相比較回路と
を具備する、位相同期回路。
＜７＞
前記ループフィルタは、
一端が前記第一信号線に接続される第一抵抗と、
前記第二信号線と前記第一抵抗の他端との間に接続される第二抵抗と、
前記第一抵抗と前記第二抵抗の接続点と交流的接地点との間に接続されるコンデンサと
を具備する、＜６＞記載の位相同期回路。
＜８＞
前記電圧制御発振器は、
前記第一電圧信号を第三電流信号に変換する第一電圧電流変換器と、
前記第二電圧信号を第四電流信号に変換する第二電圧電流変換器と、
前記第三電流信号と前記第四電流信号によって周波数が制御される発振器と
を具備する、＜７＞記載の位相同期回路。
＜９＞
前記電圧制御発振器は、
前記第一電圧信号と前記第二電圧信号を加算する加算回路と、
前記加算回路の出力信号によって周波数が制御される発振器と
を具備する、＜７＞記載の位相同期回路。
【００６４】
本開示の第一、第二、第三、第四及び第五実施形態では、位相同期回路１０１とクロック・データ・リカバリ回路を開示した。
クロック・データ・リカバリ回路を高速化する際に問題となっていた定常位相誤差を低減するために、チャージポンプ１０３の出力信号線を、チャージ電流とディスチャージ電流とで分離した。更に、ループフィルタ１０５もチャージ電流とディスチャージ電流に対して独立して作用するように構成した。更に、電圧制御発振器１０８も、チャージ電流に基づく第一電圧信号と、ディスチャージ電流に基づく第二電圧信号を受けて、発振周波数を制御されるように構成した。こうして、第一電流源１０３ａ（ＰＭＯＳＦＥＴ４０７）と第二電流源１０３ｂ（ＮＭＯＳＦＥＴ４０５）とを通過する貫通電流が原理的に生じ得なくなり、またクロックフィードスルー現象も低減される。結果として、定常位相誤差が低減できる。
【００６５】
本開示に係る位相同期回路１０１とクロック・データ・リカバリ回路は、チャージポンプ１０３のチャージ電流とディスチャージ電流の相互干渉を抑えることができるため、以下の効果がある。
（１）チャージ電流とディスチャージ電流の、交流的なミスマッチを改善できる。
（２）位相同期回路１０１の場合は、前述のチャージポンプ１０３の相互干渉による定常位相誤差を改善できるため、クロックのジッタを低減できる。
（３）クロック・データ・リカバリ回路の場合は、前述のチャージポンプ１０３の相互干渉による定常位相誤差と入力データパターンの変化による定常位相誤差の変化を抑えることができるため、高速データ再生時のジッタ耐性を改善できる。
（４）定常位相誤差が低減されるので、回路設計におけるマージンが増大する。したがって、回路設計に余裕ができる他、集積回路を製造する際の歩留まりの改善も期待できる。更に、より高い周波数の回路を設計する際の難易度も下がる。つまり、これまでよりデータ転送速度を高速化した情報処理装置やデジタルテレビジョン受像機等を実現できる。
【００６６】
以上、本開示の実施形態例について説明したが、本開示は上記実施形態例に限定されるものではなく、特許請求の範囲に記載した本開示の要旨を逸脱しない限りにおいて、他の変形例、応用例を含む。
例えば、上記した実施形態例は本開示をわかりやすく説明するために装置及びシステムの構成を詳細且つ具体的に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることは可能であり、更にはある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることも可能である。
また、上記の各構成、機能、処理部等は、それらの一部又は全部を、例えば集積回路で設計するなどによりハードウェアで実現してもよい。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行するためのソフトウェアで実現してもよい。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ（Solid State Drive）等の揮発性或は不揮発性のストレージ、または、ＩＣカード、光ディスク等の記録媒体に保持することができる。
また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしもすべての制御線や情報線を示しているとは限らない。実際にはほとんど全ての構成が相互に接続されていると考えてもよい。
【符号の説明】
【００６７】
１０１…位相同期回路、１０２…周波数位相比較回路、１０３…チャージポンプ、１０３ａ…第一電流源、１０３ｂ…第二電流源、１０５…ループフィルタ、１０８…電圧制御発振器、１１０…分周器、２０１…ＣＤＲ、２０２…ロック検出器、２０３ａ、２０３ｂ…マルチプレクサ、２０４…周波数位相比較回路、２０５…位相比較回路、３０１…チャージポンプ、３０２…第一スイッチ、３０３…第二スイッチ、４０１…チャージポンプ、４０２…ループフィルタ、４０３、４０４、４０５、４０９…ＮＭＯＳＦＥＴ、４０６、４０７、４０８…ＰＭＯＳＦＥＴ、５０１…チャージポンプ、５０２…ループフィルタ、６０１…チャージポンプ、６０２…ループフィルタ、６０３…ＰＭＯＳＦＥＴ、６０４…ＮＭＯＳＦＥＴ、６０５…オペアンプ、７０１…チャージポンプ、７０２…ループフィルタ、８０１…チャージポンプ、８０２…ループフィルタ、８０３、８０４…ＮＭＯＳＦＥＴ、８０５、８０６…ＰＭＯＳＦＥＴ、９０１…チャージポンプ、９０２…ループフィルタ、１００１…遅延回路、１００２…第一Ｄフリップフロップ、１００３…第二Ｄフリップフロップ、１００４…第一排他的ＯＲゲート、１００５…第二排他的ＯＲゲート、１８０１…ループフィルタ、１８０４…ループフィルタ、１９０１…ループフィルタ、１９０２…ループフィルタ、２００１…電圧制御発振器、２００２…完全差動オペアンプ、２００５…リングオシレータ、２００６、２００７…ＮＭＯＳＦＥＴ、２００８…電圧電流変換回路、２１０１…電圧制御発振器、２１０２、２１０３…ＰＭＯＳＦＥＴ、２２０１…電圧制御発振器、２２０２…オペアンプ、２２０３…加算回路、２２０８…ＮＭＯＳＦＥＴ、２３０１…電圧制御発振器、２３０２…ＰＭＯＳＦＥＴ、２５０１…位相同期回路、２５０２…チャージポンプ、２５０３…ループフィルタ、２５０４…電圧制御発振器、２５０１…ＣＤＲ、Ｃ３０４、Ｃ３０６…寄生容量、Ｃ４１１、Ｃ６０６、Ｃ１８０２…コンデンサ、Ｒ４１０、Ｒ５０３、Ｒ５０４、Ｒ１８０５…抵抗、Ｒ２３０４…入力抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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