(57)【要約】      （修正有）【課題】信頼性の高い不揮発性半導体記憶装置を提供する。【解決手段】半導体記憶装置の制御回路は、書き込み動作の際、選択メモリセルへの書き込み電圧の印加と、選択メモリセルのしきい値が所定のベリファイ電圧に達したかどうかを確認するベリファイ動作とを含む書き込みループを、書き込み電圧を所定のステップ幅だけ順次増大させながら繰り返し、ベリファイ動作により書き込みが終了したことが確認された選択メモリセルに対する書き込みを禁止する。制御回路は、所定のワード線に接続されたメモリセルに第１のしきい値を設定するページ単位での書き込み動作における書き込み終了までの書き込み電圧印加回数に基づいて、所定のワード線に接続されたメモリセルに第１のしきい値よりも大きい第２のしきい値を設定するページ単位での書き込み動作における書き込み電圧のステップ幅及び非選択メモリセルに印加するパス電圧の少なくとも一方を変更する。【選択図】図７
2014175025.tif 000002
【特許請求の範囲】
【請求項１】
制御ゲート及び電荷蓄積層を有し、前記電荷蓄積層に蓄積される電荷を制御することによってしきい値が設定され、このしきい値をデータとして記憶するメモリセルを複数備え、前記制御ゲートが接続されるワード線を共有する複数の前記メモリセルによって書き込みの単位となるページが構成され、前記メモリセルは、しきい値を、レベルの低い方からＥレベル、Ａレベル、Ｂレベル、及びＣレベルのいずれかに設定することにより、少なくとも４値のデータを記憶可能であるメモリセルアレイと、
前記メモリセルアレイへの書き込み動作の際、書き込み対象である選択メモリセルへの書き込み電圧の印加と、前記選択メモリセルのしきい値が所定のベリファイ電圧に達したかどうかを確認するベリファイ動作とを含む書き込みループを、前記書き込み電圧を所定のステップ幅だけ順次増大させながら繰り返し、前記ベリファイ動作により書き込みが終了したことが確認された前記選択メモリセルに対する書き込みを禁止する制御回路と
を有し、
前記制御回路は、
ページ単位での書き込み動作におけるＡレベルの書き込みについて書き込み終了までの前記書き込み電圧の印加回数をカウントし、初期書き込み時の初期書き込み電圧印加回数との差が所定値を超えたら、以後のＢレベル書き込み及びＣレベル書き込みにおける書き込み電圧のステップ幅及び非選択メモリセルに印加するパス電圧の少なくとも一方を減少させる
ことを特徴する不揮発性半導体記憶装置。
【請求項２】
制御ゲート及び電荷蓄積層を有し、前記電荷蓄積層に蓄積される電荷を制御することによってしきい値が設定され、このしきい値をデータとして記憶するメモリセルを複数備え、前記制御ゲートが接続されるワード線を共有する複数の前記メモリセルによって書き込みの単位となるページが構成されるメモリセルアレイと、
前記メモリセルアレイへの書き込み動作の際、書き込み対象である選択メモリセルへの書き込み電圧の印加と、前記選択メモリセルのしきい値が所定のベリファイ電圧に達したかどうかを確認するベリファイ動作とを含む書き込みループを、前記書き込み電圧を所定のステップ幅だけ順次増大させながら繰り返し、前記ベリファイ動作により書き込みが終了したことが確認された前記選択メモリセルに対する書き込みを禁止する制御回路と
を有し、
前記制御回路は、
所定のワード線に接続されたメモリセルに第１のしきい値を設定するページ単位での書き込み動作における書き込み終了までの書き込み電圧印加回数に基づいて、前記所定のワード線に接続されたメモリセルに前記第１のしきい値よりも大きい第２のしきい値を設定するページ単位での書き込み動作における前記書き込み電圧のステップ幅及び非選択メモリセルに印加するパス電圧の少なくとも一方を変更する
ことを特徴する不揮発性半導体記憶装置。
【請求項３】
前記メモリセルは、しきい値を、レベルの低い方からＥレベル、Ａレベル、Ｂレベル、及びＣレベルのいずれかに設定することにより、少なくとも４値のデータを記憶可能であり、
前記制御回路は、前記ページ単位での書き込み動作におけるＡレベルの書き込みについて書き込み終了までの書き込み電圧印加回数をカウントし、前記書き込み電圧印加回数に基づいて、以後のＢレベル書き込み及びＣレベル書き込みの書き込み動作における前記書き込み電圧のステップ幅及び非選択メモリセルに印加するパス電圧の少なくとも一方を変更する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記所定のワード線に接続されたメモリセルに下位ページデータと上位ページデータとが書き込み可能であり、前記所定のワード線に接続されたメモリセルの一部には、上位ページデータが書き込まれたことを示す前記第１のしきい値を有するフラグが記憶され、
前記制御回路は、前記上位ページデータ書き込み時の前記フラグの書き込みについて書き込み終了までの書き込み電圧印加回数をカウントし、前記書き込み電圧印加回数に基づいて、以後の前記上位ページデータの書き込み動作における前記書き込み電圧のステップ幅及び非選択メモリセルに印加するパス電圧の少なくとも一方を変更する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項５】
前記所定のワード線に接続されたメモリセルに下位ページデータと上位ページデータとが書き込み可能であり、
前記制御回路は、前記所定のワード線に接続されたメモリセルへの下位ページデータの書き込みについて書き込み終了までの書き込み電圧印加回数をカウントし、前記書き込み電圧印加回数に基づいて、前記所定のワード線に接続されたメモリセルへの上位ページデータの書き込み動作における前記書き込み電圧のステップ幅及び非選択メモリセルに印加するパス電圧の少なくとも一方を変更する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等の不揮発性半導体記憶装置を構成するメモリセルは、制御ゲート及び電荷蓄積層を有し、電荷蓄積層に蓄積された電荷に応じてしきい値電圧を変化させ、このしきい値電圧の大小をデータとして記憶する。このような不揮発性半導体記憶装置では、書き込み、消去を繰り返すことでトンネル絶縁膜にトラップされた電荷が増加する等してメモリセルが劣化し、信頼性が低下する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２６６３４９号公報
【特許文献２】特開２００８−２７５１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本明細書に記載された実施形態は、メモリセルの劣化を簡易に検出することにより、信頼性の高い不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一実施形態に係る半導体記憶装置は、メモリセルアレイと、制御回路とを有する。メモリセルアレイは、制御ゲート及び電荷蓄積層を有し、前記電荷蓄積層に蓄積される電荷を制御することによってしきい値が設定され、このしきい値をデータとして記憶するメモリセルを複数備え、前記制御ゲートが接続されるワード線を共有する複数の前記メモリセルによって書き込みの単位となるページが構成される。制御回路は、前記メモリセルアレイへの書き込み動作の際、書き込み対象である選択メモリセルへの書き込み電圧の印加と、前記選択メモリセルのしきい値が所定のベリファイ電圧に達したかどうかを確認するベリファイ動作とを含む書き込みループを、前記書き込み電圧を所定のステップ幅だけ順次増大させながら繰り返し、前記ベリファイ動作により書き込みが終了したことが確認された前記選択メモリセルに対する書き込みを禁止する。制御回路は、また、所定のワード線に接続されたメモリセルに第１のしきい値を設定するページ単位での書き込み動作における書き込み終了までの書き込み電圧印加回数に基づいて、前記所定のワード線に接続されたメモリセルに前記第１のしきい値よりも大きい第２のしきい値を設定するページ単位での書き込み動作における前記書き込み電圧のステップ幅及び非選択メモリセルに印加するパス電圧の少なくとも一方を変更する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】同半導体記憶装置のメモリセルアレイの一部の構成を示す回路図である。
【図３】同メモリセルアレイの各メモリセルのしきい値分布を示す図である。
【図４】同半導体記憶装置の下位ページデータ及び上位ページデータの書き込み手順を説明するための図である。
【図５】同半導体記憶装置の書き込み時の各部への印加電圧を示す図である。
【図６】同半導体記憶装置の書き込みベリファイ動作時の各部への印加電圧を示す図である。
【図７】同半導体記憶装置の書き込み動作を示すフローチャートである。
【図８】同書き込み動作における書き込みシーケンスを示す図である。
【図９】同書き込み動作における各ステップと書き込み電圧の関係を示すグラフである。
【図１０】同書き込み動作により改善されるしきい値分布を示す図である。
【図１１】第２の実施形態に係る半導体記憶装置のメモリセルのページの構成を示す図である。
【図１２】同半導体記憶装置の書き込み動作を示す図である。
【図１３】同半導体記憶装置の書き込み動作を示すフローチャートである。
【図１４】第３の実施形態に係る半導体記憶装置の書き込み動作を示すフローチャートである。
【図１５】同書き込み動作における各ステップと書き込み電圧との関係を示すグラフである。
【図１６】同書き込み動作により改善されるしきい値分布を示す図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、本発明の実施形態に係る半導体記憶装置について説明する。
【０００８】
［第１の実施形態］
［全体構成］
図１は、第１の実施の形態に係る不揮発性半導体記憶装置の構成を示している。この不揮発性半導体記憶装置は、４値記憶方式を採用したＮＡＮＤ型フラッシュメモリである。不揮発性半導体記憶装置は、データを記憶するメモリセルＭＣをマトリクス状に配置してなるメモリセルアレイ１を備えている。メモリセルアレイ１は、複数のビット線ＢＬ、複数のワード線ＷＬ、ソース線ＳＲＣ、及び複数のメモリセルＭＣを含む。メモリセルＭＣは、電荷を蓄積する電荷蓄積層としての浮遊ゲート電極と、ワード線ＷＬと接続される制御ゲート電極とを有するスタックゲート構造を有し、浮遊ゲート電極への電荷の注入又は放出により電気的にデータを書き換え可能に構成されている。メモリセルＭＣは、それぞれビット線ＢＬとワード線ＷＬの交点にマトリクス状に配置されている。
【０００９】
メモリセルアレイ１には、ビット線ＢＬの電圧を制御するためのビット線制御回路２、及びワード線ＷＬの電圧を制御するためのワード線制御回路６が接続されている。ビット線制御回路２は、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣのデータを読み出す。また、ワード線制御回路６は、ワード線ＷＬを介してメモリセルアレイ１中のメモリセルＭＣに制御電圧を印加してメモリセルＭＣに書き込みを行う。
【００１０】
ビット線制御回路２には、カラムデコーダ３及びデータ入出力バッファ４が接続されている。メモリセルアレイ１から読み出されたメモリセルＭＣのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介してビット線制御回路２に入力され、指定されたメモリセルＭＣへ書き込まれる。
【００１１】
また、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御回路７に接続されている。制御回路７は、制御信号入力端子８に入力される制御信号に従い、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６を制御するための制御信号を発生させる。例えば、制御回路７は、後述するデータの書き込み動作の際に、書き込み対象である選択メモリセルＭＣへの書き込み電圧の印加と、選択メモリセルＭＣのしきい値が所定のベリファイ電圧に達したかどうかを確認するベリファイ動作とを含む書き込みループを繰り返させるように制御を行う。
【００１２】
図２は、図１に示すメモリセルアレイ１の構成を示している。メモリセルアレイ１は、図２に示すように、複数のブロックＢにて構成されている。メモリセルアレイ１においては、このブロックＢ単位でデータが消去される（ブロック消去処理）。ブロックＢは、図２に示すように、複数のメモリユニットＭＵを含むように構成されている。１つのメモリユニットＭＵは、直列接続された例えば１６個のメモリセルＭＣからなるメモリストリングＭＳと、その両端に接続される第１、第２選択ゲートトランジスタＳ１、Ｓ２とにより構成されている。第１選択ゲートトランジスタＳ１の一端はビット線ＢＬに接続され、第２選択ゲートトランジスタＳ２の一端はソース線ＳＲＣに接続されている。Ｙ方向に一列に配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ１〜ＷＬ１６のいずれかに共通接続されている。また、Ｙ方向に一列に配置された第１選択ゲートトランジスタＳ１の制御ゲートは選択ゲート線ＳＧ１に共通接続され、Ｙ方向に一列に配置された第２選択ゲートトランジスタＳ２の制御ゲートは選択ゲート線ＳＧ２に共通接続されている。また１本のワード線ＷＬに接続されてワード線ＷＬを共有する複数のメモリセルＭＣの集合Ｐは、１ページ又は複数ページを構成する。この集合Ｐ毎にデータが書き込まれ、読み出される。
【００１３】
［データ記憶方式］
次に、不揮発性半導体記憶装置のデータ記憶方式の概略を説明する。不揮発性半導体記憶装置は、メモリセルＭＣのしきい値電圧が、４通りの分布を持ち得るように構成されている。図３は、不揮発性半導体記憶装置のメモリセルＭＣに記憶される２ビットの４値データ（データ“１１”、“０１”、“１０”、“００”）とメモリセルＭＣのしきい値電圧分布との関係を示している。
【００１４】
図３において、電圧ＶＡ、ＶＢ、ＶＣは４つのデータを読み出す場合に選択したワード線ＷＬに印加される読み出し電圧である。電圧ＶＡは、しきい値電圧分布Ｅの上限とＡの下限との中間程度の電圧で、電圧ＶＡ、ＶＢ、ＶＣの中で最も低い電圧である。電圧ＶＢは、電圧ＶＡよりも大きく、しきい値電圧分布Ａの上限とＢの下限の中間程度の電圧である。電圧ＶＣは、電圧ＶＢよりも大きく、しきい値電圧分布Ｂの上限とＣの下限の中間程度の電圧である。電圧ＶＡＶ、ＶＢＶ、ＶＣＶは、各しきい値電圧分布Ａ、Ｂ、Ｃへの書き込みを行う場合において、書き込みが完了したかどうかを確認するために印加される書き込みベリファイ電圧を示している。ベリファイ電圧ＶＡＶ、ＶＢＶ、ＶＣＶは、それぞれしきい値電圧分布Ａ、Ｂ、Ｃの下限値に設定される。また、電圧Ｖｒｅａｄは、データの読み出しを行う場合に、メモリストリングＭＳ中の非選択メモリセルＭＣに対し印加され、その保持データにかかわらず非選択メモリセルＭＣを導通させる読み出しパス電圧を示している。さらに、電圧Ｖｅｖは、メモリセルＭＣのデータを消去する場合において、その消去が完了したか否かを確認するためメモリセルＭＣに印加される消去ベリファイ電圧である。上述の各電圧の大小関係は、Ｖｅｖ＜ＶＡ＜ＶＡＶ＜ＶＢ＜ＶＢＶ＜ＶＣ＜ＶＣＶ＜Ｖｒｅａｄである。
【００１５】
ブロック消去後のメモリセルＭＣのしきい値電圧分布Ｅは、例えばその上限値が負の値であっても良く、データ“１１”が割り当てられる。また、書き込み状態のデータ“０１”、“１０”、“００”を示すメモリセルＭＣは、それぞれ正のしきい値電圧分布Ａ、Ｂ、Ｃを有する（すなわち、分布Ａ、Ｂ、Ｃの下限値も正の値である）。データ“０１”のしきい値電圧分布Ａが最も電圧値が低く、データ“００”のしきい値電圧分布Ｃが最も電圧値が高く、データ“１０”のしきい値電圧分布Ｂは、しきい値電圧分布ＡとＣの中間の電圧値を有する。図３に示すように、１つのメモリセルＭＣの２ビットデータは、下位ページデータと上位ページデータからなり、データ“＊＠”と表記するとき、“＊”は上位ページデータを、“＠”は下位ページデータを表している。
【００１６】
［書き込み動作］
次に本実施の形態における書き込み動作について簡単に説明する。本実施の形態において、下位ページデータと上位ページデータは別々のデータ書き込み処理、すなわち２回のデータ書き込み処理により、メモリセルＭＣに書き込まれる。
【００１７】
まず、下位ページデータの書き込みを、図４（ａ）を参照して説明する。図４（ａ）において、全てのメモリセルＭＣは、消去状態のしきい値電圧分布Ｅを示し、データ“１１”を記憶しているものとする。図４（ａ）に示すように、下位ページデータの書き込みを行うと、メモリセルＭＣのしきい値電圧分布Ｅは、下位ページデータの値（“１”又は“０”）に応じて、２つのしきい値電圧分布（Ｅ、ＬＭ）に分けられる。すなわち、下位ページデータの値が“１”の場合には、消去状態のしきい値電圧分布Ｅを維持する。一方、下位ページデータの値が“０”の場合には、メモリセルＭＣの浮遊ゲート電極に電子を注入して、メモリセルＭＣのしきい値電圧を所定量だけ上昇させる。その結果、メモリセルＭＣは、ＬＭ書き込み状態（データ“ＬＭ”）に変化する。このとき、書き込みベリファイ電圧ＶＬＭを用いてベリファイ動作が行われる。
【００１８】
次に、上位ページデータの書き込みを、図４（ｂ）を参照して説明する。図４（ｂ）に示すように、下位ページデータの値が“１”で且つ上位ページデータに“１”を書き込む場合には、メモリセルＭＣのしきい値電圧の上昇を防止する。その結果、消去状態のしきい値電圧分布ＥのメモリセルＭＣは、そのしきい値をそのまま維持し、データ“１１”となる。また、下位ページデータの値が“０”で、上位ページデータに“１”を書き込む場合には、ベリファイ電圧ＶＬＭよりも大きいベリファイ電圧ＶＢＶを参照してしきい値電圧分布ＬＭを調整し、しきい値電圧分布Ｂに移動させる。
【００１９】
一方、上位ページデータの値が“０”の場合には、しきい値電圧分布Ｅ，ＬＭの何れに対してもメモリセルＭＣの浮遊ゲート電極に電子を注入して、メモリセルＭＣのしきい値電圧を所定量だけ上昇させる。その結果、消去状態のしきい値電圧分布ＥのメモリセルＭＣは、しきい値電圧分布Ａのデータ“０１”に変化し、しきい値電圧分布ＬＭのメモリセルＭＣは、しきい値電圧分布Ｃのデータ“００”に変化する。以上が、本実施の形態におけるデータ書き込み動作である。
【００２０】
図５は、書き込み時にメモリユニットＭＵに印加される電圧を説明する図である。書き込み動作は、ページ単位で実行される。書き込み動作におけるプログラム中、選択ブロック内の選択されたワード線（ＷＬ１）には書き込み電圧Ｖｐｇｍ（約１０Ｖ〜２５Ｖ）を印加する。また、非選択ワード線（ＷＬ０、ＷＬ２、ＷＬ３・・・）にはパス電圧（書き込み中間電圧）Ｖｐａｓｓ（約５Ｖ〜１５Ｖ）を印加し、選択ゲート線ＳＧ１には電圧Ｖｄｄを印加し、選択ゲート線ＳＧ２には０Ｖを印加する。
【００２１】
これらの電圧印加に先立って、ビット線ＢＬ及びメモリユニットＭＵは、書き込みデータに応じてプリチャージされる。具体的には、“０”データを書き込む場合には、ビット線制御回路２のセンスアンプ回路からビット線ＢＬに０Ｖが印加される。このビット線電圧は、選択ゲートトランジスタＳ１及び非選択メモリセルＭＣを介して選択ワード線ＷＬ１に接続されたメモリセルＭＣのチャネルまで転送される。従って、上述の書き込み動作条件下で選択メモリセルＭＣのチャネルから浮遊ゲート電極に電荷が注入され、メモリセルＭＣのしきい値電圧が正側にシフトする（“０”セル）。
【００２２】
“１”書き込み（即ち選択メモリセルＭＣに“０”データを書き込まない、書き込み禁止）の場合は、ビット線ＢＬに電圧Ｖｄｄが印加される。このビット線電圧Ｖｄｄが、選択ゲートトランジスタＳ１のしきい値電圧分が低下してメモリユニットＭＵのチャネルに転送された後、チャネルはフローティング状態にされる。これにより、上述した書き込み電圧Ｖｐｇｍやパス電圧Ｖｐａｓｓを印加したとき、チャネル電圧が容量カップリングによって上昇し、浮遊ゲート電極への電荷注入が行われない。従って、メモリセルＭＣは“１”データを保持する。
【００２３】
さらに、図５に示すように電圧が印加されるステップが、後述する書き込みベリファイ動作の結果に従って書き込み終了と判断されるまで、繰り返し実行される。この再度のプログラムに当たっての電圧印加時には、書き込み電圧Ｖｐｇｍは、電圧ΔＶｐｇｍずつステップアップされ、そのステップアップ後の電圧Ｖｐｇｍ＋ΔＶｐｇｍを用いて書き込み（プログラム）が実行される。ここで、最初に与えられる書き込み電圧は電圧Ｖｐｇｍ０である。なお、後に詳述するように、ステップアップ値ΔＶｐｇｍの値（ステップ幅）は書き込み電圧印加回数の変化に応じて変化させる。
【００２４】
図６は、書き込みベリファイ動作時にメモリユニットＭＵに印加される電圧を説明する図である。書き込みベリファイ動作では、非選択メモリセルＭＣが接続されたワード線ＷＬ（非選択ワード線ＷＬ０、ＷＬ２、ＷＬ３・・・）及び選択ゲート線ＳＧ１、ＳＧ２には読み出しパス電圧Ｖｒｅａｄ（約３Ｖ〜８Ｖ程度）を印加する。また、ビット線ＢＬには電圧Ｖｄｄ、共通ソース線ＶＳＲＣには０Ｖを印加する。ここで、選択メモリセルＭＣが接続されたワード線ＷＬ（選択ワード線ＷＬ１）に書き込みベリファイ電圧Ｖｐｖを与える。このとき、メモリユニットＭＵに電流が流れるか否かを検出して、データの判定を行う。
【００２５】
選択メモリセルＭＣが目標とするしきい値状態に書き込まれていれば、上述の書き込みベリファイ動作によっても、メモリユニットＭＵ内には電流が流れない。一方、選択メモリセルＭＣが目標とするしきい値状態まで到達していないとき、メモリユニットＭＵ内には電流が流れる。選択メモリセルＭＣに電流が流れなかったことが検出されたら、選択メモリセルＭＣの書き込みが十分に行われたことになり、以後はビット線ＢＬに電圧Ｖｄｄを印加して、そのメモリセルＭＣへの書き込みを禁止する。もし選択メモリセルＭＣに電流が流れたら、選択メモリセルＭＣに対して、書き込み電圧Ｖｐｇｍをステップアップさせたうえで、再度書き込み電圧Ｖｐｇｍ＋ΔＶｐｇｍの印加を行う。
【００２６】
次に、第１の実施形態に係る不揮発性半導体記憶装置におけるデータ書き込み動作を詳細に説明する。図７は、本実施形態に係る不揮発性半導体記憶装置のデータ書き込み動作を示すフローチャートである。
まず、消去状態のメモリセルアレイ１のページに対して、図４（ａ）に示した下位ページデータの書き込み／ベリファイ動作を実行する（Ｓ１０）。ベリファイパスをしたら（Ｓ１１）、上位ページデータの書き込みに進む。ここで、ステップＳ１０の書き込み動作は、図８に示すように、プリチャージ、プログラム、ベリファイ、トータル・スキャンを１つの書き込みループとして実行される。ステート・バイ・ステート・ビットスキャンは、ベリファイ結果をもとに次の書き込みループと並行して実行され、レベル毎に書き込み終了条件を設定し、レベル毎にベリファイ結果を演算処理して書き込み終了であるかどうかを判断している。トータル・スキャンは、ステート・バイ・ステート・ビットスキャンとは異なる書き込み終了条件で全てのレベルについて最終的な書き込み終了を判断する。なお、このシーケンスは、上位ページデータの書き込みについても同様である。
【００２７】
次に、上位ページデータ（Ａ，Ｂ，Ｃレベル）の書き込み／ベリファイ動作を実行する（Ｓ１２）。このとき書き込み電圧Ｖｐｇｍは、初期の書き込み電圧Ｖｐｇｍ０からステップアップ電圧ΔＶｐｇｍ１ずつ順次増加しながら与えられる。Ａレベルのベリファイをパスしたら（Ｓ１３）、Ａレベルの書き込み開始から書き込み終了までのメモリセルＭＣに対する書き込み電圧印加回数Ａ（ｎ）をカウントする（Ｓ１４）。なお、書き込み電圧印加回数Ａ（ｎ）は、書き込み対象のページの全てのＡレベルデータが書き込み終了になった時の書き込み電圧印加回数をカウントしても良いし、予め定めた所定数だけＡレベルデータが書き込み終了した時の書き込み電圧印加回数をカウントしても良い。
【００２８】
次に、書き込み電圧印加回数Ａ（ｎ）と、最初にＡレベル書き込みが行われた際の初期書き込み電圧印加回数Ａ（ｉｎｉ）との差（Ａ（ｉｎｉ）−Ａ（ｎ））が予め設定された所定値Ｎを超えたかどうかを判定する（Ｓ１５）。ここで、差（Ａ（ｉｎｉ）−Ａ（ｎ））が所定値Ｎを超えた場合には、メモリセルＭＣが劣化したと判断して、次のＢ，Ｃレベルのデータを書き込む際のステップアップ電圧をΔＶｐｇｍ２に変更する（Ｓ１６）。図９（ａ）には、この場合の書き込み電圧Ｖｐｇｍの変化を示している。ΔＶｐｇｍ２は、ΔＶｐｇｍ１よりも小さいので、Ｂレベルデータの書き込み以降の書き込みが抑制され、メモリセルＭＣの劣化が進んでも、過書き込みが生じるのを防止することができる。
【００２９】
一方、差（Ａ（ｉｎｉ）−Ａ（ｎ））が予め設定された所定値Ｎ以下である場合には、メモリセルＭＣの劣化は少ないと判断して、次のＢ，Ｃレベルのデータを書き込む際のステップアップ電圧をΔＶｐｇｍ１のまま維持する（Ｓ１７）。図９（ｂ）には、この場合の書き込み電圧Ｖｐｇｍの変化を示している。ΔＶｐｇｍ１は、ΔＶｐｇｍ２よりも大きいので、Ｂレベルデータの書き込み以降の書き込み速度が低下することは無い。以後は、設定されたステップアップ電圧ΔＶｐｇｍ１又はΔＶｐｇｍ２による書き込み電圧ＶｐｇｍのステップアップをしながらＢ，Ｃレベルデータの書き込み／ベリファイ動作が続行され（Ｓ１８）、全てのレベルについてベリファイパスしたら（Ｓ１９）、書き込み動作が終了する。
【００３０】
このようにＡレベルデータの書き込み終了までの書き込み電圧印加回数Ａ（ｎ）を監視して、次のＢ，Ｃレベルデータの書き込み動作時のステップアップ電圧ΔＶｐｇｍを決定することにより、図１０に示すように、１つのページの書き込み動作中においてＢ，Ｃレベルデータのしきい値電圧分布の上裾の拡がりを防止することが出来る。本実施形態の場合、ページデータの中の対象となるメモリセル数が多いため、判定のバラツキが小さいという利点がある。
【００３１】
なお、本実施形態では、次のステップアップ電圧ΔＶｐｇｍを決定するために、書き込み電圧印加回数Ａ（ｎ）と、初期書き込み電圧印加回数Ａ（ｉｎｉ）とを比較しているが、書き込み電圧印加回数Ａ（ｎ）は、予め定めた所定値と比較することによって判定することも可能である。しかし、本実施形態のように、書き込み電圧印加回数Ａ（ｎ）と、最初にＡレベル書き込みが行われた際の初期書き込み電圧印加回数Ａ（ｉｎｉ）又はｍ（ｍは任意の自然数）回前の書き込み動作の際の書き込み電圧印加回数Ａ（ｎ−ｍ）との差（Ａ（ｉｎｉ）−Ａ（ｎ）又はＡ（ｎ−ｍ）−Ａ（ｎ））が予め設定された所定値Ｎを超えたかどうかを判定することにより、初期書き込み電圧印加回数や過去の書き込み電圧印加回数にも現れるチップ毎、消去ブロック毎の書き込み特性のバラツキの影響を排除できるという利点がある。
【００３２】
［第２の実施形態］
第１の実施形態では、Ａレベルデータの書き込み終了時の書き込み電圧印加回数Ａ（ｎ）に基づいてメモリセルＭＣの劣化を判定したが、第２の実施形態では、上位ページデータが書き込まれているかどうかを示すＡフラグ及びＢフラグのうち、Ａフラグの書き込み終了時の書き込み電圧印加回数Ａ′（ｎ）に基づいてメモリセルＭＣの劣化を判定する。
【００３３】
図１１は、メモリセルアレイ１のページデータの構成を示している。各ページは、外部からアクセス可能な通常のデータセルと、記憶させるページデータが上位ページデータまで書き込まれたときにセットされるＡフラグセル及びＢフラグセルとを備えている。Ａフラグセルは、上位ページデータの書き込み時にＡレベルデータと同じレベルに書き込まれ、Ｂフラグセルは、上位ページデータの書き込み時にＢレベルデータと同じレベルに書き込まれる。従って、下位ページデータの読み出し時に、読み出し電圧をＡレベルとＢレベルの中間の電圧ＶＢに設定して、下位ページデータの読み出しを実行すると共に、Ｂフラグを同時に読み出し、ＥレベルとＡレベルの中間レベルを読み出し電圧ＶＡとして上位ページデータの読み出しを行う際に、Ａフラグを同時に読み出すことにより、上位ページデータまで正しくデータが書き込まれているか否かが分かる。なお、Ａフラグセル及びＢフラグセルは、それぞれ多数決判定のために数ビットずつ（例えば６ビットずつ）ワード線ＷＬ方向に連続して設けられる。
【００３４】
［書き込み動作］
図１２（ａ）は、下位ページデータの書き込みを示す図である。下位ページデータの書き込みは、データセルについては、“１”書き込みがＥレベル維持、“０”書き込みがＬＭレベル書き込みとなる点は第１の実施形態と同様である。下位ページデータの書き込みでは、Ａフラグ、Ｂフラグ共に書き込みは行われない。
【００３５】
図１２（ｂ）は、上位ページデータの書き込みを示す図である。上位ページデータでは、データセルのＡレベルデータの書き込みと同時にＡフラグの書き込みがなされ、データセルのＢレベルデータの書き込みと同時にＢフラグの書き込みがなされる。
図１３は、第２の実施形態に係る不揮発性半導体記憶装置におけるデータ書き込み動作を示すフローチャートである。
下位ページ書き込み／ベリファイ動作（Ｓ３０）及びベリファイパスしたかどうかの判断（Ｓ３１）は、図７のステップＳ１０，Ｓ１１と同様である。次に、上位ページデータ（Ａ，Ｂ，Ｃレベルデータ及びＡ，Ｂフラグ）の書き込み／ベリファイ動作を実行する（Ｓ３２）。Ａフラグセルのベリファイがパスしたら（Ｓ３３）、Ａフラグの書き込み電圧印加回数Ａ′（ｎ）をカウントする（Ｓ３４）。なお、書き込み電圧印加回数Ａ′（ｎ）は、書き込み対象のページの全てのＡフラグが書き込み終了になった時のループ回数をカウントする。
【００３６】
次に、書き込み電圧印加回数Ａ′（ｎ）と、最初にＡレベル書き込みが行われた際の初期書き込み電圧印加回数Ａ（ｉｎｉ）との差（Ａ（ｉｎｉ）−Ａ′（ｎ））が予め設定された所定値Ｎを超えたかどうかを判定する（Ｓ３５）。ここで、差（Ａ（ｉｎｉ）−Ａ′（ｎ））が所定値Ｎを超えた場合には、メモリセルＭＣが劣化したと判断して、以後（Ａ，）Ｂ，Ｃレベルのデータを書き込む際のステップアップ電圧をΔＶｐｇｍ２に変更する（Ｓ３６）。一方、差（Ａ（ｉｎｉ）−Ａ′（ｎ））が予め設定された所定値Ｎ以下である場合には、メモリセルＭＣの劣化は少ないと判断して、以後（Ａ，）Ｂ，Ｃレベルのデータを書き込む際のステップアップ電圧をΔＶｐｇｍ１のまま維持する（Ｓ３７）。以後は、図７のステップＳ１８，１９と同様に設定されたステップアップ電圧ΔＶｐｇｍ１又はΔＶｐｇｍ２による書き込み電圧Ｖｐｇｍのステップアップをしながら（Ａ，）Ｂ，Ｃレベルデータの書き込み／ベリファイ動作が続行され（Ｓ３８）、全てのレベルについてベリファイパスしたら（Ｓ３９）、書き込み動作が終了する。
【００３７】
本実施形態によれば、判断の対象となるビット数は少ないもののＡフラグは書き込まれるパターンが一定であるため、隣接メモリセルＭＣからの影響も変化しないという利点がある。
【００３８】
［第３の実施形態］
図１４は、第３の実施形態に係る不揮発性半導体記憶装置の書き込み動作を示すフローチャートである。第１及び第２の実施形態では、Ａレベルデータ又はＡフラグの書き込み終了時の書き込み電圧印加回数Ａ（ｎ）又はＡ′（ｎ）に基づいてメモリセルＭＣの劣化を判定したが、第３の実施形態では、下位ページデータの書き込み終了時の書き込み電圧印加回数Ｌ（ｎ）に基づいてメモリセルＭＣの劣化を判定する。
【００３９】
下位ページ書き込み／ベリファイ動作（Ｓ４０）及びベリファイパスしたかどうかの判断（Ｓ４１）は、図７のステップＳ１０，Ｓ１１と同様である。次に、下位ページデータの書き込み電圧印加回数Ｌ（ｎ）をカウントする（Ｓ４２）。なお、書き込み電圧印加回数Ｌ（ｎ）は、書き込み対象のページの全ての下位ページデータが書き込み終了になった時のループ回数をカウントする。
【００４０】
次に、書き込み電圧印加回数Ｌ（ｎ）と、最初に下位ページデータの書き込みが行われた際の初期書き込み電圧印加回数Ｌ（ｉｎｉ）との差（Ｌ（ｉｎｉ）−Ｌ（ｎ））が予め設定された所定値Ｍを超えたかどうかを判定する（Ｓ４３）。ここで、差（Ｌ（ｉｎｉ）−Ｌ（ｎ））が所定値Ｍを超えた場合には、メモリセルＭＣが劣化したと判断して、同一のワード線ＷＬに接続されたメモリセルＭＣに対し次の上位ページデータを書き込む際のステップアップ電圧をΔＶｐｇｍ２に変更する（Ｓ４４）。一方、差（Ｌ（ｉｎｉ）−Ｌ（ｎ））が予め設定された所定値Ｍ以下である場合には、メモリセルＭＣの劣化は少ないと判断して、次の上位ページデータを書き込む際のステップアップ電圧をΔＶｐｇｍ１のまま維持する（Ｓ４５）。図１５は、書き込み電圧Ｖｐｇｍの変化を示している。同図（ａ）はステップアップ電圧をΔＶｐｇｍ２に設定した場合、同図（ｂ）はステップアップ電圧をΔＶｐｇｍ１に設定した場合を示している。ステップアップ電圧をΔＶｐｇｍ２に設定した場合、後の上位ページデータの書き込みで劣化したメモリセルＭＣに過書き込みが生じるのを防止することができる。
【００４１】
以後は、設定されたステップアップ電圧ΔＶｐｇｍ１又はΔＶｐｇｍ２による書き込み電圧ＶｐｇｍのステップアップをしながらＡ，Ｂ，Ｃレベルデータの書き込み／ベリファイ動作が実行され（Ｓ４６〜と４８）、全てのレベルについてベリファイパスしたら（Ｓ４９）、書き込み動作が終了する。
第３の実施形態では、図１６に示すように、Ａレベルデータの書き込みについても過書き込みを防止することができ、しきい値分布の上裾を狭くすることが出来る。
【００４２】
上記の各実施形態において、メモリセルＭＣの劣化状態を判断するためにカウントされる書き込み電圧印加回数Ａ（ｎ），Ａ′（ｎ），Ｌ（ｎ）や初期書き込み電圧印加回数Ａ（ｉｎｉ），Ｌ（ｉｎｉ）は、例えば任意のメモリセルＭＣやメモリセルアレイ１外のデータラッチ回路、あるいは外部のコントローラ等にカウント結果を一旦記憶させたうえで、制御回路７がメモリセルＭＣの劣化状態を判定する際に参照するようにしても良い。
なお、上記の各実施形態では、メモリセルＭＣの劣化状態に応じて制御する書き込みパラメータを書き込み電圧Ｖｐｇｍのステップ幅ΔＶｐｇｍとしたが、制御する書き込みパラメータは、これに限定されるものではなく、非選択メモリセルＭＣに印加するパス電圧Ｖｐａｓｓでも良い。即ち、メモリセルＭＣのサイズが小さくなると、隣接セルからのカップリングの影響が増大し、隣接する非選択メモリセルＭＣのパス電圧Ｖｐａｓｓが選択メモリセルＭＣのしきい値分布に影響を与える。従って、選択メモリセルＭＣが劣化した場合には、パス電圧Ｖｐａｓｓを低めに設定して書き込みが進むのを抑制する。また、これらステップ幅ΔＶｐｇｍ及びパス電圧Ｖｐａｓｓの少なくとも一方に加えて、ビット線電圧をメモリセルの劣化状態に応じて変化させるようにしても良い。
【００４３】
さらに、上記の各実施形態では、上位ページデータのＡ，Ｂ，Ｃレベルデータの書き込みを並行して行うようにしたが、例えば、Ａレベルデータの書き込み時にＢ，Ｃレベルデータの書き込みを禁止し、Ｂレベルデータの書き込み時にＣレベルデータの書き込みを禁止するような、各レベルデータを別々に書き込むような方式にも本発明は適用可能である。また、メモリセルＭＣに下位ページデータ、中位ページデータ、上位ページデータを書き込んで３ビットの８値データを記憶させるような場合にも適用できることは言うまでも無い。
【００４４】
［その他の実施形態］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４５】
１…メモリセルアレイ、２…ビット線制御回路、３…カラムデコーダ、４…データ入出力バッファ、５…データ入出力端子、６…ワード線制御回路、７…制御回路、８…制御信号入力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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