(57)【要約】【課題】高効率で、出力電圧が異常な場合であっても、各素子を保護することが可能な同期整流式スイッチング電源を提供する。【解決手段】同期整流式スイッチング電源１００は、入力電圧Ｖｉｎが印加される電源ライン３１に直列に接続された第１スイッチング素子１と、当該第１スイッチング素子１の出力端に一方の端子が接続されたコイル３と、第１スイッチング素子１の出力端と接地端子との間に接続された第２スイッチング素子２と、コイル３の他方の端子と接地端子との間に接続されたコンデンサ４と、入力電圧Ｖｉｎが所期の出力電圧Ｖｏｕｔになるように、第１スイッチング素子１及び第２スイッチング素子２の開閉状態を制御する制御部５と、第２スイッチング素子２に流れる電流が予め設定された値に達した場合に、制御部５に対して第２スイッチング素子２を開状態にするように指示する指示部６と、を備える。【選択図】図１
2014180084.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧が印加される電源ラインに直列に接続された第１スイッチング素子と、
前記第１スイッチング素子の出力端に一方の端子が接続されたコイルと、
前記第１スイッチング素子の出力端と接地端子との間に接続された第２スイッチング素子と、
前記コイルの他方の端子と接地端子との間に接続されたコンデンサと、
前記入力電圧が所期の出力電圧になるように、前記第１スイッチング素子及び前記第２スイッチング素子の開閉状態を制御する制御部と、
前記第２スイッチング素子に流れる電流が予め設定された値に達した場合に、前記制御部に対して前記第２スイッチング素子を開状態にするように指示する指示部と、
を備える同期整流式スイッチング電源。
【請求項２】
前記指示部は、前記第２スイッチング素子とカレントミラー回路を構成する第３スイッチング素子と、当該第３スイッチング素子と接地端子との間に直列に接続された抵抗器とを有し、前記抵抗器の端子間電圧が予め設定された電圧になった場合に前記制御部に指示する請求項１に記載の同期整流式スイッチング電源。
【請求項３】
入力電圧が印加される電源ラインに直列に接続された第１スイッチング素子と、
前記第１スイッチング素子の出力端に一方の端子が接続されたコイルと、
前記第１スイッチング素子の出力端と接地端子との間に接続された第２スイッチング素子と、
前記コイルの他方の端子と接地端子との間に接続されたコンデンサと、
前記入力電圧が所期の出力電圧になるように、前記第１スイッチング素子及び前記第２スイッチング素子の開閉状態を制御する制御部と、
前記出力電圧を出力する出力端子の電圧が所期の出力電圧よりも高い予め設定された電圧値になった場合に、前記制御部に対して前記第２スイッチング素子を開状態にするように指示する指示部と、
を備える同期整流式スイッチング電源。
【請求項４】
前記出力電圧を前記所期の出力電圧に設定する少なくとも３つの抵抗器が前記出力端子と接地端子との間に直列接続して設けられ、
前記指示部は、前記少なくとも３つの抵抗器のうち、接地端子に近い側の抵抗器の端子間電圧が予め設定された電圧になった場合に前記制御部に指示する請求項３に記載の同期整流式スイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、降圧用の同期整流式スイッチング電源に関する。
【背景技術】
【０００２】
従来、所定の電圧を効率良く降圧する場合にスイッチング電源が利用されてきた。このようなスイッチング電源に係る技術として下記に出展を示す特許文献１及び２に記載のものがある。
【０００３】
特許文献１には、同期整流式の降圧用スイッチング電源が記載されている。この降圧用スイッチング電源は、出力電圧を分圧した電圧をフィードバックするフィードバック回路がオープン又はショートして異常が発生した場合であっても適切に所期の出力電圧を維持するように、出力電圧を分圧する回路を別にもう一つ備えて構成される。
【０００４】
また、特許文献２に記載のスイッチング電源は、ダイオード式の降圧用スイッチング電源が記載されている。このスイッチング電源は、出力電圧の変動を低減するために、出力電圧を分圧する回路を２つ設け、出力電圧の変動に応じて選択的に切り替える。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−３０３９０号公報
【特許文献２】特開２０００−１３４９１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載のスイッチング電源は、例えば出力電圧に外部から入力電圧よりも高い電圧が印加され続けた場合には、ローサイドのスイッチング素子が継続して閉状態となる。このため、当該スイッチング素子に過電流が流れ続け、スイッチング素子が破壊される可能性がある。
【０００７】
一方、特許文献２に記載のスイッチング電源はダイオード整流式のため、上述のように出力電圧に外部から入力電圧よりも高い電圧が印加され続けた場合でもダイオードが破壊されることはない。しかしながら、ダイオード整流式のため同期整流式に比べてスイッチング電源としての効率が良くない。
【０００８】
本発明の目的は、上記問題に鑑み、高効率で、出力電圧が異常な場合であっても、各素子を保護することが可能な同期整流式スイッチング電源を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するための本発明に係る同期整流式スイッチング電源の特徴構成は、
入力電圧が印加される電源ラインに直列に接続された第１スイッチング素子と、
前記第１スイッチング素子の出力端に直列に一方の端子が接続されたコイルと、
前記第１スイッチング素子の出力端と接地端子との間に接続された第２スイッチング素子と、
前記コイルの他方の端子と接地端子との間に接続されたコンデンサと、
前記入力電圧が所期の出力電圧になるように、前記第１スイッチング素子及び前記第２スイッチング素子の開閉状態を制御する制御部と、
前記第２スイッチング素子に流れる電流が予め設定された値に達した場合に、前記制御部に対して前記第２スイッチング素子を開状態にするように指示する指示部と、を備えている点にある。
【００１０】
このような特徴構成とすれば、出力電圧が異常となり、第２スイッチング素子に流れる電流が、定常状態における電流値よりも大きい予め設定された値に達した場合には、自動的に第２スイッチング素子を開状態とすることができるので、第２スイッチング素子に過電流が流れるのを防止できる。したがって、同期整流式スイッチング電源を構成する各素子を保護することが可能となる。また、出力電圧が正常な場合には、同期整流式で構成されているので高効率を達成できる。
【００１１】
また、前記指示部は、前記第２スイッチング素子とカレントミラー回路を構成する第３スイッチング素子と、当該第３スイッチング素子と接地端子との間に直列に接続された抵抗器とを有し、前記抵抗器の端子間電圧が予め設定された電圧になった場合に前記制御部に指示すると好適である。
【００１２】
このような構成とすれば、カレントミラー回路により第２スイッチング素子に流れる電流を適切にモニターすることができる。また、第３スイッチング素子のサイズを適宜、選択することにより、第３スイッチング素子に流れる検出用の電流を第２スイッチング素子に流れる電流に対して低減することができる。したがって、同期整流式スイッチング素子の効率を大きく悪化させることもない。
【００１３】
また、上記目的を達成するための本発明に係る同期整流式スイッチング電源の他の特徴構成は、
入力電圧が印加される電源ラインに直列に接続された第１スイッチング素子と、
前記第１スイッチング素子の出力端に直列に一方の端子が接続されたコイルと、
前記第１スイッチング素子の出力端と接地端子との間に接続された第２スイッチング素子と、
前記コイルの他方の端子と接地端子との間に接続されたコンデンサと、
前記入力電圧が所期の出力電圧になるように、前記第１スイッチング素子及び前記第２スイッチング素子の開閉状態を制御する制御部と、
前記出力電圧を出力する出力端子の電圧が所期の出力電圧よりも高い予め設定された電圧値になった場合に、前記制御部に対して前記第２スイッチング素子を開状態にするように指示する指示部と、を備えている点にある。
【００１４】
このような特徴構成とすれば、出力電圧が異常となり、出力端子の電圧が所期の出力電圧よりも高い予め設定された電圧値になった場合には、自動的に第２スイッチング素子を開状態とすることができるので、第２スイッチング素子に過電流が流れるのを防止できる。したがって、同期整流式スイッチング素子を構成する各素子を保護することが可能となる。また、出力電圧が正常な場合には、同期整流式で構成されているので高効率を達成できる。
【００１５】
また、前記出力電圧を前記所期の出力電圧に設定する少なくとも３つの抵抗器が前記出力端子と接地端子との間に直列接続して設けられ、前記指示部は、前記少なくとも３つの抵抗器のうち、接地端子に近い側の抵抗器の端子間電圧が予め設定された電圧になった場合に前記制御部に指示すると好適である。
【００１６】
このような構成とすれば、少なくとも３つの抵抗器のうち、接地端子に近い側の抵抗器の端子間電圧は、出力電圧に連動して変動するので、出力電圧の変動に伴い直ちに第２スイッチング素子を開状態とすることができる。したがって、同期整流式スイッチング素子を構成する素子を確実に保護することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】同期整流式スイッチング電源の回路図である。
【図２】同期整流式スイッチング電源の起動時及び定常状態の各部の波形である。
【図３】同期整流式スイッチング電源の異常時の各部の波形である。
【図４】その他の実施形態に係る同期整流式スイッチング電源の回路図である。
【図５】その他の実施形態に係る同期整流式スイッチング電源の回路図である。
【発明を実施するための形態】
【００１８】
本発明に係る同期整流式スイッチング電源は、動作が異常になってもローサイドのスイッチング素子が破壊されることを防止する機能を備えて構成される。以下、本実施形態の同期整流式スイッチング電源（以下「スイッチング電源」とする）１００について詳細に説明する。図１はスイッチング電源１００の構成を示す模式図である。図１に示されるように、スイッチング電源１００は、第１スイッチング素子１、第２スイッチング素子２、コイル３、コンデンサ４、制御部５、指示部６の各機能部を備えて構成される。
【００１９】
第１スイッチング素子１は、入力電圧Ｖｉｎが印加される電源ライン３１に直列に接続される。入力電圧Ｖｉｎとは、本スイッチング電源１００により降圧する前の電圧であり、入力端子３０から印加される。入力端子３０には電源ライン３１が接続され、当該電源ライン３１に第１スイッチング素子１が接続される。したがって、第１スイッチング素子１は、所謂「ハイサイドのスイッチング素子」に相当する。本実施形態では、第１スイッチング素子１としてｎ型ＭＯＳ−ＦＥＴが用いられ、当該第１スイッチング素子１のドレーン端子が電源ライン３１に接続される。
【００２０】
コイル３は、第１スイッチング素子１の出力端に一方の端子が接続される。第１スイッチング素子１の出力端とは、第１スイッチング素子１として用いられるｎ型ＭＯＳ−ＦＥＴのソース端子が相当する。本実施形態に係るコイル３は一次巻線からなるコイルが用いられる。このため、一対の端子を有する。この一対の端子のうち一方の端子が第１スイッチング素子１のソース端子に接続される。
【００２１】
第２スイッチング素子２は、第１スイッチング素子１の出力端と接地端子との間に接続される。第１スイッチング素子１の出力端とは、上述のようにｎ型ＭＯＳ−ＦＥＴのソース端子であり、コイル３の一方の端子が接続される端子である。接地端子とはグランド端子である。第２スイッチング素子２は、所謂「ローサイドのスイッチング素子」に相当する。本実施形態では、第２スイッチング素子２としてｎ型ＭＯＳ−ＦＥＴが用いられ、当該第２スイッチング素子２のドレーン端子が第１スイッチング素子１のソース端子に接続され、第２スイッチング素子２のソース端子がグランド端子に接続される。
【００２２】
コンデンサ４は、コイル３の他方の端子と接地端子との間に接続される。コイル３は上述のように、一対の端子のうち一方の端子が第１スイッチング素子１のソース端子に接続される。このため、コイル３の他方の端子とは、第１スイッチング素子１のソース端子に接続されていない方の端子が相当する。コンデンサ４は、この端子と接地端子との間に接続される。
【００２３】
制御部５は、入力電圧Ｖｉｎが所期の出力電圧Ｖｏｕｔになるように、第１スイッチング素子１及び第２スイッチング素子２の開閉状態を制御する。入力電圧Ｖｉｎが所期の出力電圧Ｖｏｕｔになるようにとは、本スイッチング電源１００により入力電圧Ｖｉｎを降圧して、予め設定された所定の出力電圧Ｖｏｕｔにすることをいう。開閉状態とは、開状態（ＯＦＦ状態）や閉状態（ＯＮ状態）をいう。したがって、制御部５は、このように入力電圧Ｖｉｎが予め設定された所定の出力電圧Ｖｏｕｔになるように、第１スイッチング素子１及び第２スイッチング素子２を開状態としたり、閉状態としたりするように制御する。
【００２４】
なお、第１スイッチング素子１と第２スイッチング素子２とは、少なくとも同時に閉状態となることはない。また、入力端子３０から第１スイッチング素子１及び第２スイッチング素子２を介して貫通電流が流れるのを防止するために、第１スイッチング素子１と第２スイッチング素子２とが同時に開状態となる所謂「デッドタイム」を有するように制御しても良い。本実施形態では、このような制御部５は、ＰＷＭ制御により第１スイッチング素子１及び第２スイッチング素子２のＯＮ−ＤＵＴＹを制御する。
【００２５】
本実施形態に係る制御部５は、基準電圧生成部５１、ソフトスタート回路５２、三角波生成部５３、誤差増幅器５４、Ｌｏｗ−セレクタ５５、比較器５６、インバータ５７、ＡＮＤゲート５８を有する。図２（ａ）に示されるように制御部５に入力される電源電圧が所定の電圧（制御部５が起動する閾値電圧）Ｖａに達すると、基準電圧生成部５１から予め設定された基準電圧Ｖｒｅｆが出力される（図２（ｂ）参照）と共に、ソフトスタート回路５２が起動し、所定の傾きで上昇する電圧を出力する（図２（ｃ）における出力ｓｓ）。また、三角波生成部５３から予め設定された周期で三角波Ｔｗが出力される（図２（ｄ）参照）。
【００２６】
この場合、スイッチング電源１００の出力電圧Ｖｏｕｔは所期の電圧に達しておらず（図２（ｇ）参照）、フィードバック電圧ＦＢ１も出力電圧Ｖｏｕｔと同様に上昇していく（図２（ｂ）参照）。このため、誤差増幅器５４の出力Ｅｒｒは図２（ｃ）に示されるように、フィードバック電圧ＦＢ１が基準電圧Ｖｒｅｆに達するまでは、誤差増幅器５４の電源電圧に近い所定の電圧を出力する。このため、Ｌｏｗ−セレクタ５５からは、図２（ｄ）に示されるように、誤差増幅器５４の出力Ｅｒｒ及びソフトスタート回路５２の出力ｓｓのうち、小さい方の電圧が出力Ｌｏ−ｓｅｌされる。
【００２７】
比較器５６には、三角波生成部５３からの三角波Ｔｗが非反転端子に入力され、Ｌｏｗ−セレクタ５５の出力Ｌｏ−ｓｅｌが反転端子に入力される。このため、比較器５６の出力Ｃｏｍｐ１は図２（ｅ）のようになる。ここで、この比較器５６の出力Ｃｏｍｐ１がインバータ５７に入力され、当該インバータ５７の出力ＩＮＶが第１スイッチング素子１としてのｎ型ＭＯＳ−ＦＥＴのゲート端子に入力される（図２（ｆ）参照）。
【００２８】
一方、ＡＮＤゲート５８には、比較器５６の出力Ｃｏｍｐ１と共に、後述する指示部６からの出力Ｃｏｍｐ２が入力される。詳細は後述するが、指示部６の出力Ｃｏｍｐ２はスイッチング電源１００の起動時及び定常動作時はＨｉｇｈ信号となる。したがって、スイッチング電源１００の起動時及び定常動作時のＡＮＤゲート５８の出力ＡＮＤは、図２（ｅ）の比較器５６の出力Ｃｏｍｐ１と同様となる。この出力ＡＮＤが、第２スイッチング素子２としてのｎ型ＭＯＳ−ＦＥＴのゲート端子に入力される。
【００２９】
出力電圧Ｖｏｕｔが所期の電圧に達すると、制御部５は定常動作に移行する。すなわち、フィードバック電圧ＦＢ１と基準電圧Ｖｒｅｆとに応じて決まる誤差増幅器５４の出力Ｅｒｒと、三角波生成部５３からの三角波Ｔｗとにより第１スイッチング素子１及び第２スイッチング素子２の夫々のゲート端子に入力される信号が出力される。
【００３０】
また、図２（ｇ）のｔ１やｔ２のように想定される範囲内で出力変動が生じると、図２（ｂ）のようにフィードバック電圧ＦＢ１が当該出力変動に応じて変動する。これに伴い、誤差増幅器５４の出力Ｅｒｒも変動し（図２（ｃ）参照）、第１スイッチング素子１及び第２スイッチング素子２の夫々のゲート端子に入力される信号のＯＮ−ＤＵＴＹが調整され、ＰＷＭ制御される。
【００３１】
本実施形態では、第２スイッチング素子２に過電流が流れることを防止する機能が備えられている。そこで、指示部６は、第２スイッチング素子２に流れる電流が予め設定された値に達した場合に、制御部５に対して第２スイッチング素子２を開状態にするように指示する。上述のように、第２スイッチング素子２の開閉状態はＡＮＤゲート５８の出力ＡＮＤに応じて制御され、第２スイッチング素子２は閉状態となった場合にドレーン電流が流れる。このドレーン電流は、出力端子３５に接続される負荷に応じて増減する。このため、この負荷がわかっている場合には、第２スイッチング素子２に流れる電流は予測できる。したがって、指示部６は、第２スイッチング素子２に流れる電流が、このような予測できる電流値を超え、予め設定された値に達した場合に、第２スイッチング素子２に電流が流れないように制御部５に対して第２スイッチング素子２を開状態とするように指示する。
【００３２】
本実施形態では、指示部６は、第２スイッチング素子２とカレントミラー回路を構成する第３スイッチング素子６１と、当該第３スイッチング素子６１と接地端子との間に直列に接続された抵抗器６２と、を有して構成される。第３スイッチング素子６１は、第２スイッチング素子２と同様にｎ型ＭＯＳ−ＦＥＴを用いて構成される。第３スイッチング素子６１のドレーン端子は第２スイッチング素子２のドレーン端子に接続され、第３スイッチング素子６１のゲート端子は第２スイッチング素子２のゲート端子に接続される。したがって、第２スイッチング素子２と第３スイッチング素子６１とは、同一の信号（ＰＷＭ信号）が入力される。
【００３３】
また、第３スイッチング素子６１のソース端子と接地端子との間には抵抗器６２が設けられる。これにより、第３スイッチング素子６１を流れる電流（ドレーン電流）に応じて、抵抗器６２の端子間電圧が変化する。図３（ａ）は、抵抗器６２の端子間電圧に相当するフィードバック電圧ＦＢ３が示される。時刻ｔ３で第２スイッチング素子２に過電流が流れ始めると、抵抗器６２の端子間電圧が大きくなる。この抵抗器６２の端子間電圧が予め設定された電圧になった場合に制御部５に対して第２スイッチング素子２を開状態にするように指示する。
【００３４】
本実施形態では、抵抗器６２の端子間電圧は、フィードバック電圧ＦＢ３としてＨｉｇｈ−セレクタ６３に入力され、当該Ｈｉｇｈ−セレクタ６３（詳細は後述する）の出力Ｈｉ−Ｓｅｌが比較器６４の反転端子に入力されている。一方、比較器６４の非反転端子には基準電圧生成部５１からの基準電圧Ｖｒｅｆが入力されている。したがって、図３（ｂ）の時刻ｔ４において示されるように、フィードバック電圧ＦＢ３（出力Ｈｉ−ｓｅｌ）が基準電圧Ｖｒｅｆよりも大きくなった場合に、図３（ｃ）に示されるように比較器６４の出力Ｃｏｍｐ２はＬｏｗとなる。
【００３５】
これにより、図３（ｄ）に示されるように、ＡＮＤゲート５８の出力ＡＮＤもＬｏｗとなり、第２スイッチング素子２のゲート端子に入力される信号も継続してＬｏｗとなる（図３（ｅ）参照）。したがって、第２スイッチング素子２が開状態とされる。これにより、第２スイッチング素子２に過電流が流れることを防止できる。なお、本実施形態では、このようなＨｉｇｈ−セレクタ６３及び比較器６４も指示部６を構成する。
【００３６】
抵抗器６２には、第３スイッチング素子６１が閉状態となった場合に電流が流れる。このような電流は定常状態においては損失になるので、スイッチング電源１００の効率の観点からは好ましくない。そこで、抵抗器６２に流れる電流を小さくするために、第２スイッチング素子２とカレントミラー回路を構成する第３スイッチング素子６１のサイズを第２スイッチング素子２のサイズよりも数千分の１から数百分の１程度にすると好適である。
【００３７】
また、スイッチング電源１００に出力電圧Ｖｏｕｔには所定のリップル電圧が重畳される。したがって、このリップル成分を考慮して抵抗器６２の抵抗値を設定すると好適である。また、想定外の電流が第２スイッチング素子２に流れた場合であっても、第２スイッチング素子２がダメージを受けないように、第２スイッチング素子２の定格電流を超えないで、比較器６４が動作するように抵抗器６２の抵抗値を設定すると好適である。
【００３８】
具体的には、出力電圧Ｖｏｕｔが以下の（１）式にて示される異常電圧Ｖｏｖｅｒを超えるときに比較器６４が動作するように設定しておくと好適である。
【００３９】
【数１】
2014180084.tif 000003
【００４０】
ここで、Ｖｏｕｔは所期の出力電圧であり、Ｖｉｎは入力電圧である。また、ｆは三角波の発振周波数であり、Ｌはコイル３のＬ値である。Ｃはコンデンサ４の容量であり、Ｒｅはコンデンサ４のＥＳＲ（等価直列抵抗）である。
【００４１】
また、本実施形態では、出力端子３５に過電圧が印加された場合にも第２スイッチング素子２に過電流が流れることを防止する機能が備えられている。このような機能を実現すべく、指示部６は、出力電圧Ｖｏｕｔを出力する出力端子３５の電圧が所期の出力電圧Ｖｏｕｔよりも高い予め設定された電圧値になった場合に、制御部５に対して第２スイッチング素子２を開状態にするように指示する。
【００４２】
ここで、スイッチング電源１００の出力電圧Ｖｏｕｔは、正常動作時であっても、入力電圧Ｖｉｎの変動、負荷の変動、温度の変動等に起因して所定のバラツキを有する。また、出力電圧Ｖｏｕｔを設定する設定抵抗の初期バラツキによってもバラツキを有する。このようなバラツキにより、出力電圧Ｖｏｕｔはセンター値に対して±数％程度は変動する。このような変動にあっては、第２スイッチング素子２を開状態する必要がない。このため、指示部６はこのような±数％より大きくずれている場合に、制御部５に対して第２スイッチング素子２を開状態にするように指示する。具体的には、出力電圧Ｖｏｕｔとセンター値の１．５倍や２倍程度に設定すると好適である。あるいは、入力電圧Ｖｉｎと同じ電圧値に設定することも可能である。
【００４３】
ここで、スイッチング電源１００の出力電圧Ｖｏｕｔは、コンデンサ４の端子間電圧を複数の抵抗器で分圧して設定する。本実施形態では、コンデンサ４の端子間に相当する出力端子３５と接地端子との間に少なくとも３つの抵抗器７１，７２，７３が直列接続して設けられる。これら３つの抵抗器７１，７２，７３により、スイッチング電源１００の出力電圧を所期の出力電圧Ｖｏｕｔに設定する。本実施形態では、抵抗器７２と抵抗器７２とが接続されたノードの電位が、フィードバック電圧ＦＢ１として誤差増幅器５４に入力される。
【００４４】
指示部６は、これら少なくとも３つの抵抗器７１，７２，７３のうち、接地端子に近い側の抵抗器７３の端子間電圧が予め設定された電圧になった場合に制御部５に指示する。予め設定された電圧とは、上述のように第２スイッチング素子２を開状態にするトリガとなる出力端子３５の電圧である。この電圧は、抵抗器７２及び抵抗器７３の夫々の抵抗値の抵抗比に応じて設定することが可能である。
【００４５】
本実施形態では、この抵抗器７２及び抵抗器７３の間の電圧（以下「フィードバック電圧ＦＢ２」とする）がＨｉｇｈ−セレクタ６３に入力され、当該Ｈｉｇｈ−セレクタ６３（詳細は後述する）の出力が比較器６４の反転端子に入力されている。一方、比較器６４の非反転端子には基準電圧生成部５１からの基準電圧Ｖｒｅｆが入力されている。したがって、図３（ａ）に示されるように時刻ｔ３において抵抗器７３の端子間電圧が大きくなり、図３（ｂ）の時刻ｔ４において示されるように、Ｈｉｇｈ−セレクタ６３の出力Ｈｉ−ｓｅｌ、すなわちフィードバック電圧ＦＢ２が基準電圧Ｖｒｅｆよりも大きくなると、図３（ｃ）に示されるように比較器６４の出力Ｃｏｍｐ２はＬｏｗとなる。これにより、図３（ｄ）に示されるように、ＡＮＤゲート５８の出力ＡＮＤもＬｏｗとなり、第２スイッチング素子２のゲート端子に入力される信号がＬｏｗとなる（図３（ｅ）参照）。したがって、第２スイッチング素子２が開状態とされる。なお、本実施形態では、このような抵抗器７２，７３，７４も指示部６を構成する。
【００４６】
本実施形態に係るスイッチング電源１００は、第２スイッチング素子２に流れる電流又は出力端子３５に印加された電圧に応じて、第２スイッチング素子２を開状態にするように構成されている。したがって、抵抗器６２の端子間電圧及び抵抗器７３の端子間電圧の少なくとも一方が、予め設定された電圧値よりも大きくなれば、第２スイッチング素子２を開状態にするように構成されている。このため、抵抗器６２の端子間電圧に相当するフィードバック電圧ＦＢ３及び抵抗器７３の端子間電圧に相当するフィードバック電圧ＦＢ２は、夫々Ｈｉｇｈ−セレクタ６３に入力される。Ｈｉｇｈ−セレクタ６３は、入力されたフィードバック電圧ＦＢ２及びフィードバック電圧ＦＢ３のうち、高い方の電圧を比較器６４の反転端子に出力する。
【００４７】
ここで、スイッチング電源１００が正常に動作している場合には、Ｈｉｇｈ−セレクタ６３の出力Ｈｉ−ｓｅｌは、基準電圧Ｖｒｅｆよりも小さくなるように設定される。これにより、比較器６４の出力Ｃｏｍｐ２がＨｉｇｈとなり、ＡＮＤゲート５８が比較器５６の出力Ｃｏｍｐ１に応じて信号のレベルを変更することが可能となる。
【００４８】
一方、第２スイッチング素子２に流れる電流が予め設定された電流値に達した場合、或いは、出力端子３５の電位が予め設定された電圧値よりも高くなった場合には、Ｈｉｇｈ−セレクタ６３の出力Ｈｉ−ｓｅｌは、基準電圧Ｖｒｅｆよりも大きくなるように設定される。これにより、比較器６４の出力Ｃｏｍｐ２がＬｏｗとなり、比較器５６の出力Ｃｏｍｐ１に拘らずＡＮＤゲート５８の出力ＡＮＤがＬｏｗとなる。したがって、第２スイッチング素子２が開状態とされる。このようにしてスイッチング電源１００は、出力電圧Ｖｏｕｔが異常であっても第２スイッチング素子２が破壊されないようにすることができる。
【００４９】
〔その他の実施形態〕
上記実施形態では、第１スイッチング素子１及び第２スイッチング素子２が、ｎ型ＭＯＳ−ＦＥＴであるとして説明した。しかしながら、本発明の適用範囲はこれに限定されるものではない。ＩＧＢＴを用いて構成することも可能である。
【００５０】
上記実施形態では、スイッチング電源１００の出力電圧Ｖｏｕｔを設定する抵抗器７１，７２，７３が少なくとも３つ備えて構成されるとして説明した。しかしながら、本発明の適用範囲はこれに限定されるものではない。４つ以上備えて構成することも当然に可能である。
【００５１】
上記実施形態では、第２スイッチング素子２に流れる電流に応じて第２スイッチング素子２を開状態にするように制御部５に対して指示する第３スイッチング素子６１及び抵抗器６２からなる指示部６と、出力端子３５の電圧値に応じて第２スイッチング素子２を開状態にするように制御部５に対して指示する抵抗器７１，７２，７３からなる指示部６とを備えているとして説明した。しかしながら、本発明の適用範囲はこれに限定されるものではない。上述の指示部６は、少なくとも一方を備えてスイッチング電源１００を構成するようにすることも当然に可能である。
【００５２】
すなわち、図４に示されるように第２スイッチング素子２に流れる電流に応じて第２スイッチング素子２を開状態にするように制御部５に対して指示する第３スイッチング素子６１及び抵抗器６２からなる指示部６のみを設ける構成とすることも可能であるし、図５に示されるように、出力端子３５の電圧値に応じて第２スイッチング素子２を開状態にするように制御部５に対して指示する抵抗器７１，７２，７３からなる指示部６を備えるように構成することも可能である。係る場合、夫々の指示部６の出力をＨｉｇｈ−セレクタ６３に入力せず、直接比較器６４の反転端子に入力すると好適である。したがって、Ｈｉｇｈ−セレクタ６３は不要である。このような構成であっても、異常時に第２スイッチング素子２を開状態とすることは当然に可能である。
【００５３】
上記実施形態では、制御部５はＰＷＭ制御を行うとして説明した。しかしながら、本発明の適用範囲はこれに限定されるものではない。制御部５がＰＦＭ制御するような構成であっても当然に可能である。
【００５４】
本発明は、降圧用の同期整流式スイッチング電源に関する。
【符号の説明】
【００５５】
１：第１スイッチング素子
２：第２スイッチング素子
３：コイル
４：コンデンサ
５：制御部
６：指示部
３１：電源ライン
６１：第３スイッチング素子
６２：抵抗器
７１：抵抗器
７２：抵抗器
７３：抵抗器
１００：同期整流式スイッチング電源
Ｖｉｎ：入力電圧
Ｖｏｕｔ：出力電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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