(57)【要約】【課題】ブロック幅の増大を抑制する。【解決手段】実施形態の不揮発性半導体記憶装置は、下地層と、前記下地層の上に設けられ、複数の電極層のそれぞれと複数の絶縁層のそれぞれとが交互に積層された積層体と、前記積層体の上に設けられた選択ゲート電極と、前記選択ゲート電極の上端から前記積層体の下端にまで延在された半導体層と、前記半導体層と前記複数の電極層のそれぞれとの間に設けられた第１絶縁膜と、前記選択ゲート電極と前記半導体層との間に設けられた第２絶縁膜と、を備える。前記積層体は、複数の階段領域を有し、前記複数の電極層のそれぞれは、前記複数の電極層のそれぞれ以外の前記複数の電極層および前記複数の絶縁層によって覆われていない表出部を有し、前記複数の電極層のそれぞれの前記表出部は、前記複数の階段領域のいずれかに配置されている。【選択図】図４
2014183225.tif 000002
【特許請求の範囲】
【請求項１】
下地層と、
前記下地層の上に設けられ、複数の電極層のそれぞれと複数の絶縁層のそれぞれとが交互に積層された積層体と、
前記積層体の上に設けられた選択ゲート電極と、
前記選択ゲート電極の上端から前記積層体の下端にまで延在された半導体層と、
前記半導体層と前記複数の電極層のそれぞれとの間に設けられた第１絶縁膜と、
前記選択ゲート電極と前記半導体層との間に設けられた第２絶縁膜と、
を備え、
前記積層体は、複数の階段領域を有し、
前記複数の電極層のそれぞれは、前記複数の電極層のそれぞれ以外の前記複数の電極層および前記複数の絶縁層によって覆われていない表出部を有し、
前記複数の電極層のそれぞれの前記表出部は、前記複数の階段領域のいずれかに配置され、
前記複数の階段領域のそれぞれは、前記積層体の積層方向に対して垂直な第１の方向に前記表出部が少なくとも１列に並ぶことによって形成された第１の段差と、前記積層方向および前記第１の方向に対して垂直な第２の方向に前記表出部が少なくとも１列に並ぶことによって形成された第２の段差と、を有する不揮発性半導体記憶装置。
【請求項２】
下地層と、
前記下地層の上に設けられ、複数の電極層のそれぞれと複数の絶縁層のそれぞれとが交互に積層された積層体と、
前記積層体の上に設けられた選択ゲート電極と、
前記選択ゲート電極の上端から前記積層体の下端にまで延在された半導体層と、
前記半導体層と前記複数の電極層のそれぞれとの間に設けられた第１絶縁膜と、
前記選択ゲート電極と前記半導体層との間に設けられた第２絶縁膜と、
を備え、
前記積層体は、複数の階段領域を有し、
前記複数の電極層のそれぞれは、前記複数の電極層のそれぞれ以外の前記複数の電極層および前記複数の絶縁層によって覆われていない表出部を有し、
前記複数の電極層のそれぞれの前記表出部は、前記複数の階段領域のいずれかに配置されている不揮発性半導体記憶装置。
【請求項３】
前記複数の階段領域は、第１の階段領域と、第２の階段領域と、を含み、
前記第１の階段領域および前記第２の階段領域のそれぞれは、前記第１の方向に配列され、
前記第２の階段領域は、前記第１の階段領域よりも、前記半導体層の側に配置され、
前記積層体の下側半分の前記複数の電極層のそれぞれの前記表出部が前記第１の階段領域に設けられ、前記積層体の上側半分の前記複数の電極層のそれぞれの前記表出部が前記第２の階段領域に設けられているか、
あるいは、
前記積層体の上側半分の前記複数の電極層のそれぞれの前記表出部が前記第１の階段領域に設けられ、前記積層体の下側半分の前記複数の電極層のそれぞれの前記表出部が前記第２の階段領域に設けられている請求項１または２にに記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の段差は、前記複数の電極層のそれぞれの前記表出部が前記第１の方向に一段ずつ下がった段差を有する請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記第２の段差は、前記複数の電極層のそれぞれの前記表出部が前記第２の方向に複数段ずつに下がった段差を有する請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
前記複数の階段領域は、第１の階段領域と、第２の階段領域と、を含み、
前記第１の階段領域および前記第２の階段領域のそれぞれは、前記第１の方向に配列され、
前記第２の階段領域は、前記第１の階段領域よりも、前記半導体層の側に配置され、
前記積層体中に積層された前記複数の電極層の中の奇数段目の前記複数の電極層のそれぞれの前記表出部が前記第１の階段領域に設けられ、前記複数の電極層の中の偶数段目の前記複数の電極層のそれぞれの前記表出部が前記第２の階段領域に設けられているか、あるいは、
前記積層体中に積層された前記複数の電極層の中の偶数段目の前記複数の電極層のそれぞれの前記表出部が前記第１の階段領域に設けられ、前記複数の電極層の中の奇数段目の前記複数の電極層のそれぞれの前記表出部が前記第２の階段領域に設けられている請求項１または２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の記憶容量を増加するために、制御電極を積層した積層体にメモリホールを形成し、このメモリホールの側壁にメモリ膜を設け、さらにこのメモリ膜の側壁にチャネルボディ層を設けた３次元型のメモリセルを形成する方法が考えられる。このメモリセルは、積層体のブロックごとに複数配置できる。データの消去動作は、ブロックごとに一括で行うことができる。
【０００３】
しかし、この種の不揮発性半導体記憶装置では、制御電極の層数を増加させると、その層数に応じて、制御電極の層数分の引き出し線が必要になる。引き出し線のそれぞれは、同じブロック内では互いに絶縁させる必要がある。このため、不揮発性半導体記憶装置では、引き出し線のそれぞれを互いに離して配設する方法が考えられる。しかし、層数が増加するほど、ブロック幅は必然的に広がってしまう。
【０００４】
これに対して、積層体の所定の領域を、制御電極のそれぞれが階段状になった階段領域とし、この階段領域において、制御電極のそれぞれに引き出し線を接続する構造が考えられる。また、階段領域を碁盤目状にする構造も考えられる。このような構造によれば、ブロック幅の増大が抑制される。
【０００５】
しかし、階段領域の段数も積層体の層数が多くなるほど増加することに変わりはない。従って、積層体の層数の増加に応じて、ブロック幅の増大を抑制する新たな手段が求められる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１９２５８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、ブロック幅の増大を抑制することな可能な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００８】
実施形態の不揮発性半導体記憶装置は、下地層と、前記下地層の上に設けられ、複数の電極層のそれぞれと複数の絶縁層のそれぞれとが交互に積層された積層体と、前記積層体の上に設けられた選択ゲート電極と、前記選択ゲート電極の上端から前記積層体の下端にまで延在された半導体層と、前記半導体層と前記複数の電極層のそれぞれとの間に設けられた第１絶縁膜と、前記選択ゲート電極と前記半導体層との間に設けられた第２絶縁膜と、を備える。
【０００９】
前記積層体は、複数の階段領域を有し、前記複数の電極層のそれぞれは、前記複数の電極層のそれぞれ以外の前記複数の電極層および前記複数の絶縁層によって覆われていない表出部を有し、前記複数の電極層のそれぞれの前記表出部は、前記複数の階段領域のいずれかに配置されている。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの斜視模式図である。
【図２】図２は、図１におけるメモリセル部分の拡大断面図である。
【図３】図３は、第１実施形態に係る不揮発性半導体記憶装置の斜視模式図である。
【図４】図４は、第１実施形態に係る積層体の斜視模式図である。
【図５】図５は、第１実施形態に係る積層体の平面模式図である。
【図６】図６（ａ）〜図６（ｅ）は、階段領域の製造過程の基本概要を表す段面模式図である。
【図７】図７（ａ）〜図７（ｃ）は、階段領域の製造過程を表す段面模式図である。
【図８】図８は、参考例に係る階段領域の斜視模式図である。
【図９】図９は、第２実施形態に係る積層体の段面模式図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【００１２】
（第１実施形態）  
第１実施形態に係る不揮発性半導体記憶装置のメモリセルの概要について説明する。    図１は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの斜視模式図である。  
図２は、図１におけるメモリセル部分の拡大断面図である。
【００１３】
図１においては、図を見易くするために、メモリホールＭＨの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。
【００１４】
図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
【００１５】
不揮発性半導体記憶装置１においては、基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。基板１０と、この絶縁層を含めて下地層と称する。基板１０内には、トランジスタ等の能動素子、抵抗、容量などの受動素子が設けられている。バックゲートＢＧは、例えば、不純物元素が添加されたシリコン（Ｓｉ）層である。
【００１６】
バックゲートＢＧ上には、複数の絶縁層３０Ｂ（図２参照）と、ドレイン側の電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄと、ソース側の電極層４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓが、それぞれ交互に積層されている。
【００１７】
電極層４０１Ｄと電極層４０１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層４０２Ｄと電極層４０２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。
【００１８】
電極層４０３Ｄと電極層４０３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層４０４Ｄと電極層４０４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。
【００１９】
電極層４０１Ｄと電極層４０１Ｓとは、Ｙ方向に分断されている。電極層４０２Ｄと電極層４０２Ｓとは、Ｙ方向に分断されている。電極層４０３Ｄと電極層４０３Ｓとは、Ｙ方向に分断されている。電極層４０４Ｄと電極層４０４Ｓとは、Ｙ方向に分断されている。
【００２０】
電極層４０１Ｄと電極層４０１Ｓとの間、電極層４０２Ｄと電極層４０２Ｓとの間、電極層４０３Ｄと電極層４０３Ｓとの間、および電極層４０４Ｄと電極層４０４Ｓとの間には、図示しない絶縁層が設けられている。
【００２１】
電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄは、バックゲートＢＧとドレイン側選択ゲート電極４５Ｄとの間に設けられている。電極層４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓは、バックゲートＢＧとソース側選択ゲート電極４５Ｓとの間に設けられている。
【００２２】
電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄ、４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓの層数は任意であり、図１に例示する４層に限らない。また、以下の説明において、電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄ、４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓを、単に電極層４０と表すこともある。
【００２３】
電極層４０は、例えば、不純物が添加され導電性を有するシリコン層である。絶縁層３０Ｂは、例えば、後述するＯＮＯ構造であってもよく、単層の絶縁層（例えば、酸化シリコン層）を有する。絶縁層３０Ｂについては、一例として、ＯＮＯ構造を例示する（後述）。
【００２４】
電極層４０４Ｄ上には、図示しない絶縁層を介して、ドレイン側選択ゲート電極４５Ｄが設けられている。ドレイン側選択ゲート電極４５Ｄは、例えば、不純物が添加され導電性を有するシリコン層である。
【００２５】
電極層４０４Ｓ上には、図示しない絶縁層を介して、ソース側選択ゲート電極４５Ｓが設けられている。ソース側選択ゲート電極４５Ｓは、例えば、不純物が添加され導電性を有するシリコン層である。
【００２６】
ドレイン側選択ゲート電極４５Ｄとソース側選択ゲート電極４５Ｓとは、Ｙ方向に分断されている。なお、ドレイン側選択ゲート電極４５Ｄとソース側選択ゲート電極４５Ｓとを区別することなく単に選択ゲート電極４５と表すこともある。
【００２７】
ソース側選択ゲート電極４５Ｓ上には、図示しない絶縁層を介して、ソース線４７が設けられている。ソース線４７は、金属層、または不純物が添加され導電性を有するシリコン層である。
【００２８】
ドレイン側選択ゲート電極４５Ｄおよびソース線４７上には、図示しない絶縁層を介して、複数本のビット線４８が設けられている。ビット線４８はＹ方向に延在している。
【００２９】
バックゲートＢＧおよびこのバックゲートＢＧ上の積層体１１には、Ｕ字状のメモリホールＭＨが複数形成されている。例えば、電極層４０１Ｄ〜４０４Ｄおよびドレイン側選択ゲート電極４５Ｄには、それらを貫通しＺ方向に延びるホールが形成されている。電極層４０１Ｓ〜４０４Ｓおよびソース側選択ゲート電極４５Ｓには、それらを貫通しＺ方向に延びるホールが形成されている。それらＺ方向に延びる一対のホールは、バックゲートＢＧ内に形成された凹部（空間部）を介して繋がり、Ｕ字状のメモリホールＭＨを構成する。
【００３０】
メモリホールＭＨの内部には、Ｕ字状にチャネルボディ層２０（半導体層）が設けられている。チャネルボディ層２０は、例えば、シリコン層である。チャネルボディ層２０と、メモリホールＭＨの内壁との間にはメモリ膜３０Ａ（第１絶縁膜）が設けられている。
【００３１】
チャネルボディ層２０とドレイン側選択ゲート電極４５Ｄとの間には、ゲート絶縁膜３５（第２絶縁膜）が設けられている。チャネルボディ層２０とソース側選択ゲート電極４５Ｓとの間には、ゲート絶縁膜３５が設けられている。
【００３２】
なお、メモリホールＭＨ内のすべてをチャネルボディ層２０で埋める構造に限らず、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ層２０を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００３３】
メモリ膜３０Ａは、例えば、一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。図２に示すように、電極層４０とチャネルボディ層２０との間には、電極層４０側から順に絶縁膜３１、電荷蓄積膜３２および絶縁膜３３が設けられている。絶縁膜３１は電極層４０に接し、絶縁膜３３はチャネルボディ層２０に接し、絶縁膜３１と絶縁膜３３との間に電荷蓄積膜３２が設けられている。なお、電極層４０間には、絶縁層３０Ｂが設けられている。絶縁層３０Ｂは、２層のＯＮＯ構造を有する。絶縁膜３１は、例えば、シリコン酸化膜である。電荷蓄積膜３２は、例えば、シリコン窒化膜である。絶縁膜３３は、例えば、シリコン酸化膜である。
【００３４】
チャネルボディ層２０は、メモリセルを構成するトランジスタにおけるチャネルとして機能し、電極層４０はコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ層２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ層２０と電極層４０との交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルＭＣが形成されている。
【００３５】
第１実施形態の不揮発性半導体記憶装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３６】
ドレイン側選択ゲート電極４５Ｄ、チャネルボディ層２０およびそれらの間のゲート絶縁膜３５は、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤの上方のチャネルボディ層２０は、ビット線４８と接続されている。
【００３７】
ソース側選択ゲート電極４５Ｓ、チャネルボディ層２０およびそれらの間のゲート絶縁膜３５は、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳの上方のチャネルボディ層２０は、ソース線４７と接続されている。
【００３８】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ層２０およびメモリ膜３０Ａは、バックゲートトランジスタＢＧＴを構成する。
【００３９】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、電極層４０４Ｄ〜４０１ＤをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、電極層４０１Ｓ〜４０４ＳをコントロールゲートとするメモリセルＭＣが複数設けられている。
【００４０】
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ層２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
【００４１】
１つのメモリストリングＭＳは、複数の電極層４０を含む積層体１１の積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬをつなぐ連結部２１とを有する。このメモリストリングＭＳがＸ方向およびＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００４２】
複数のメモリストリングＭＳは、基板１０におけるメモリセルアレイ領域に設けられている。基板１０におけるメモリセルアレイ領域の例えば、周辺には、メモリセルアレイを制御する周辺回路が設けられている。
【００４３】
図３は、第１実施形態に係る不揮発性半導体記憶装置の斜視模式図である。  
図３には、メモリセルを含む不揮発性半導体記憶装置１の全体像が例示されている。図３には、不揮発性半導体記憶装置１の１ブロックが表されている。不揮発性半導体記憶装置１では、この１ブロックがスリットを介してＹ方向に並んでいる。１ブロックのＹ方向の幅をＷｂとする。なお、図３には、積層体１１の構造を説明するために、積層体１１から上側の構造が表示されていない。また、図３のＣ−Ｃ線断面が図１の前面に対応している。
【００４４】
図３に表されるように、不揮発性半導体記憶装置１のセル領域６０においては、下地層１２の上に電極層４０がＺ方向に積層されている。電極層４０のそれぞれは、Ｘ−Ｙ面内に設けられたスリット５４によって、ドレイン側の電極層４０Ｄとソース側の電極層４０Ｓとに分割されている。ドレイン側の電極層４０Ｄは、電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄを含む。ソース側の電極層４０Ｓは、電極層４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓを含む。
【００４５】
スリット５４は、Ｘ方向およびＹ方向に延在された溝である。スリット５４をＺ方向からみた場合、矩形波状になっている。各層の電極層４０においては、Ｚ方向からみて、電極層４０Ｄと電極層４０Ｓとがスリット５４を挟みつつ、互いに噛み合ってる。また、Ｚ方向からみると、電極層４０Ｄおよび電極層４０Ｓのそれぞれには、Ｘ方向にチャネルボディ層２０が２列になって配列している。また、不揮発性半導体記憶装置１においては、ドレイン側の電極層４０とソース側の電極層４０とがそれぞれ反対側（−Ｘ方向と＋Ｘ方向）に引き出されている。
【００４６】
ドレイン側の電極層４０が積層された積層体１１は、途切れることなく矢印Ａの方向にさらに延在されている。ソース側の電極層４０が積層された積層体１１は、途切れることなくさらに矢印Ｂの方向に延在されている。不揮発性半導体記憶装置１では、矢印Ａの方向（−Ｘ方向）もしくは矢印Ｂの方向（Ｘ方向）を長手方向（積層体１１の延在方向）とする。この場合、幅Ｗｂの方向が短手方向になる。
【００４７】
なお、図３には、４層構造の電極層４０が例示されているが、実施形態はこの層数に限られるものではない。例えば、電極層４０の積層数は任意である。また、チャネルボディ層２０のＸ方向に設けられた本数についても任意である。
【００４８】
このように、不揮発性半導体記憶装置１は、下地層１２と、積層体１１と、選択ゲート電極４５と、チャネルボディ層２０と、メモリ膜３０Ａと、ゲート絶縁膜３５と、を備える。積層体１１は、下地層１２の上に設けられている。積層体１１には、複数の電極層４０のそれぞれと複数の絶縁層３０Ｂのそれぞれとが交互に積層されている。選択ゲート電極４５は、積層体１１の上に設けられている。チャネルボディ層２０は、選択ゲート電極４５の上端４５ｕから積層体１１の下端１１ｄにまで延在している。メモリ膜３０Ａは、チャネルボディ層２０と複数の電極層４０のそれぞれとの間に設けられている。ゲート絶縁膜３５は、選択ゲート電極４５とチャネルボディ層２０との間に設けられている。
【００４９】
次に、セル領域６０以外の積層体１１の構造について詳細に説明する。つまり、矢印Ａ方向もしくは矢印Ｂ方向に延びた積層体１１の構造について詳細に説明する。以下には、一例として、矢印Ａ方向もしくは矢印Ｂ方向のどちらかに延びた積層体１１の構造について詳細に説明する。
【００５０】
図４は、第１実施形態に係る積層体の斜視模式図である。  
図５は、第１実施形態に係る積層体の平面模式図である。
【００５１】
図４には、一例として１６層の電極層４０が例示されている。  
図４および図５に表されるように、積層体１１は、複数の階段領域６５を有する。例えば、複数の階段領域６５は、階段領域６５Ａ（第１の階段領域）と、階段領域６５Ｂ（第２の階段領域）と、を含む。複数の階段領域６５のそれぞれは、積層体１１の長手方向（矢印Ａの方向）に１列になって配列されている（図４）。例えば、階段領域６５Ａおよび階段領域６５Ｂのそれぞれは、積層体１１が延在する方向（すなわち、長手方向もしくはＸ方向）に配列されている。階段領域６５Ａと、階段領域６５Ｂと、は連続して配列されてもよく、互いに離れていてもよい。図では、一例として、階段領域６５Ｂと階段領域６５Ａとが連続して配置された状態が表されている。また、階段領域６５Ｂは、階段領域６５Ａよりも、チャネルボディ層２０の側に配置されている。また、積層体１１のそれぞれのユニットは、Ｙ方向に配列されている。隣り合う積層体１１と積層体１１との間には、スリット５５がある（図５）。不揮発性半導体記憶装置１では、幅Ｗｂの積層体１１が１ブロックになっている。
【００５２】
複数の電極層４０のそれぞれは、複数の階段領域６５Ａ、６５Ｂのいずれかにおいて、その電極層４０以外の複数の電極層４０および複数の絶縁層３０Ｂによって覆われていない表出部４０Ｅを有している。
【００５３】
例えば、階段領域６５Ａにおいては、表出部４０１Ｅは、表出部４０１Ｅを含む電極層４０以外の複数の電極層４０および複数の絶縁層３０Ｂによって覆われていない。また、階段領域６５Ｂにおいては、表出部４０９Ｅは、表出部４０９Ｅを含む電極層４０以外の複数の電極層４０および複数の絶縁層３０Ｂによって覆われていない。表出部４０１Ｅ、４０９Ｅ以外の表出部４０２Ｅ〜４０８Ｅ、４１０Ｅ〜４１６Ｅのそれぞれについても同様である。そして、複数の電極層４０のそれぞれの表出部４０Ｅは、複数の階段領域６５のいずれかに配置されている。換言すれば、不揮発性半導体記憶装置１では、階段領域６５を複数設け、複数の表出部４０Ｅを階段領域の群ごとに分割配置している。
【００５４】
複数の階段領域６５Ａ、６５Ｂのそれぞれは、少なくとも１列の段差６６（第１の段差）と、少なくとも１列の段差６７（第２の段差）と、を有する。段差６６は、複数の電極層４０のそれぞれの表出部４０ＥがＸ方向（第１の方向）に一段ずつ下がった段差である。段差６６は、積層体１１の積層方向（Ｚ方向）に対して垂直なＸ方向に表出部４０Ｅが少なくとも１列に並ぶことによって形成された段差である。段差６７は、積層方向およびＸ方向に対して垂直なＹ方向（第２の方向）に表出部４０Ｅが少なくとも１列に並ぶことによって形成された段差である。
【００５５】
複数の階段領域６５Ａ、６５Ｂのそれぞれでは、Ｙ方向に並んだ表出部４０Ｅの数を、Ｘ方向に並んだ表出部４０Ｅの数よりも小さくなるように配置している。
【００５６】
なお、表出部４０Ｅのそれぞれの平面形状は、矩形である。階段領域６５は複数の表出部４０Ｅがマトリクス状に集まったものである。これにより、階段領域６５の平面形状は碁盤目状になっている。なお、表出部４０Ｅのそれぞれには、ビア等の配線７０が接続されている。
【００５７】
階段領域６５Ａ、６５Ｂのそれぞれの平面形状では、例えば、Ｘ方向に４つの表出部４０Ｅが並び、Ｙ方向に２つの表出部４０Ｅが並んでいる。すなわち、階段領域６５Ａ、６５Ｂのそれぞれの平面形状は、Ｘ方向に２列に並ぶ段差６６と、Ｙ方向に４列に並ぶ段差６７と、を含んでいる。
【００５８】
階段領域６５Ａには、積層体１１の下側半分の複数の電極層４０のそれぞれの表出部４０Ｅが設けられている。階段領域６５Ｂには、積層体１１の上側半分の複数の電極層４０のそれぞれの表出部４０Ｅが設けられている。あるいは、階段領域６５Ａに、積層体１１の上側半分の複数の電極層４０のそれぞれの表出部４０Ｅを設けてもよい。また、階段領域６５Ｂは、積層体１１の下側半分の複数の電極層４０のそれぞれの表出部４０Ｅを設けてもよい。
【００５９】
なお、図４には、段差６６として、複数の電極層４０のそれぞれの表出部４０ＥがＸ方向に一段ずつ下がった段差を例示している。そのほか、段差６７としては、複数の電極層４０のそれぞれの表出部４０ＥがＹ方向に一段ずつ下がった段差であってもよい。
【００６０】
また、図４には、段差６７として、複数の電極層４０のそれぞれの表出部４０ＥがＹ方向に複数段ずつに下がった段差を例示している。そのほか、段差６６として、複数の電極層４０のそれぞれの表出部４０ＥがＸ方向に複数段ずつに下がった段差であってもよい。
【００６１】
階段領域６５の形成過程について説明する。  
図６（ａ）〜図６（ｅ）は、階段領域の製造過程の基本概要を表す段面模式図である。
【００６２】
まず、図６（ａ）に表されるように、積層体１１にレジスト９０をパターニングする。レジスト９０には、Ｘ方向に延在するトレンチ９０ｔが予め形成されている。
【００６３】
次に、図６（ｂ）に表されるように、積層体１１の最上段の電極層４０と、その下の絶縁層３０Ｂと、にＲＩＥ（Reactive Ion Etching）加工を施す。
【００６４】
次に、図６（ｃ）に表されるように、アッシングによりレジスト９０のトレンチ９０ｔの幅を広げる。アッシングでは、例えば、酸素ガス含有プラズマが用いられる。
【００６５】
次に、図６（ｄ）に表されるように、レジスト９０および最上段の電極層４０をマスクにして、最上段の電極層４０とこの電極層４０の下の絶縁層３０Ｂ、および最上段の電極層４０の下の電極層４０とこの電極層４０の下の絶縁層３０Ｂに、ＲＩＥ加工を施す。続いて、上述したアッシング工程とＲＩＥ工程とを繰り返すルーチン処理を繰り返して、図６（ｅ）に表される段差を得る。この段差は、表出部４０ＥがＹ方向に並んだ段差である。
【００６６】
次に、積層体１１をＺ軸を中心に９０°回転する。続いて、Ｙ方向に延在するトレンチ９０ｔが形成されたレジスト９０を積層体１１の上に形成する。そして、図６（ａ）〜図６（ｅ）と同様な処理を積層体１１に施す。これにより、表出部４０ＥがＸ方向およびＹ方向に並んだ段差が得られる。
【００６７】
複数の階段領域６５を積層体１１に具体的に形成するには以下の製造過程に従う。  
図７（ａ）〜図７（ｃ）は、階段領域の製造過程を表す段面模式図である。
【００６８】
まず、図７（ａ）に表されるように、階段領域６５Ｂが形成される積層体１１の部分以外にハードマスク９１を形成する。次に、階段領域６５Ｂが形成される積層体１１の部分に、上述した方法で碁盤目状の階段領域６５Ｂを形成する。
【００６９】
次に、図７（ｂ）に表されるように、階段領域６５Ａが形成される積層体１１の部分以外にハードマスク９２を形成する。続いて、積層体１１の上側半分の積層体１１をエッチングで除去する。次に、階段領域６５Ａが形成される積層体１１の部分に、上述した方法で碁盤目状の階段領域６５Ａを形成する。この状態を、図７（ｃ）に表す。このような製造過程によって、複数の階段領域６５が形成される。
【００７０】
不揮発性半導体記憶装置１の効果を説明する前に、参考例に係る積層体の階段領域について説明する。
【００７１】
図８は、参考例に係る階段領域の斜視模式図である。  
参考例に係る積層体１１においては、複数の階段領域６５が設けられていない。参考例では、積層体１１に１つの階段領域６５が設けられている。参考例では、すべての表出部４０Ｅを複数の電極層４０および複数の絶縁層３０Ｂから表出させるために、Ｘ方向に４つの表出部４０Ｅを並列させ、Ｙ方向に４つの表出部４０Ｅを並列させている。すなわち、参考例に係る階段領域６５の平面形状は、Ｘ方向に４列に並ぶ段差と、Ｙ方向に４列に並ぶ段差と、を含んでいる。
【００７２】
参考例のブロック幅Ｗｂ’は、第１実施形態のブロック幅Ｗｂの２倍になっている。これは、Ｘ方向に４列に並ぶ段差が形成されているためである。また、参考例に係る積層体１１に、第１実施形態と同様のピッチでチャネルボディ層２０を形成すると、参考例の１ブロックには２倍の数のメモリセルが形成されることになる。
【００７３】
不揮発性半導体記憶装置１の効果を、参考例と比較しながら説明する。
【００７４】
不揮発性半導体記憶装置１において、表出部４０Ｅの数は、積層体１１の層数が増加するほど増加する。
【００７５】
参考例では、複数の表出部４０Ｅが階段領域６５ごとに分割配置されていない。このため、積層体１１の層数の増加に応じて階段領域６５の幅が増加してしまう。すなわち、積層体１１の層数が増加すると、ブロック幅Ｗｂ’が増加する。換言すれば、参考例では、積層体１１の層数の増加に応じたブロック幅の増加を抑制できない。
【００７６】
これに対し、不揮発性半導体記憶装置１では、複数の電極層４０のそれぞれが表出部４０Ｅを１つ有している。さらに、複数の表出部４０Ｅが階段領域６５ごとに分割配置されている。このため、不揮発性半導体記憶装置１では、積層体１１の層数の増加に応じたブロック幅の増加を抑制できる。これは、積層体１１の層数が増加しても、階段領域６５のブロック幅Ｗｂが参考例に比べて増加しないためである。
【００７７】
また、不揮発性半導体記憶装置１では、データ消去を１ブロック単位で一括に行う場合がある。
【００７８】
このような場合、参考例の消去動作では、不揮発性半導体記憶装置１に比べ２倍の数のメモリセルが、消去動作の対象になる。
【００７９】
これに対し、不揮発性半導体記憶装置１の消去動作では、参考例に比べ１／２倍の数のメモリセルが、消去動作の対象になる。換言すれば、不揮発性半導体記憶装置１では、一括消去するブロック単位がより小さくなっている。つまり、不揮発性半導体記憶装置１では、一旦、書込んだデータの半分を消去せずに済む。このように、不揮発性半導体記憶装置１では、参考例に比べて書込動作および消去動作の効率がより向上している。
【００８０】
また、参考例に係る階段領域６５の製造プロセスでは、１つの階段領域６５に全ての電極層４０の表出部４０Ｅを形成している。このため、積層体１１の最上層から最下層まで、上述したルーチン処理が続けられる。このルーチン処理の回数は、例えば、階段領域６５を２つに分けた場合の製造プロセスに比べて２倍になっている。ルーチン処理の回数が増えるほど、表出部４０Ｅの加工精度が低減する。
【００８１】
これに対し、不揮発性半導体記憶装置１に係る階段領域６５の製造プロセスでは、複数の階段領域６５にそれぞれに電極層４０の表出部４０Ｅを形成している。このため、複数の階段領域６５のそれぞれでは、ルーチン処理の回数が参考例の製造プロセスに比べて１／２以下になる。
【００８２】
ルーチン処理の回数を低減させることにより、不揮発性半導体記憶装置１に係る階段領域６５の製造プロセスでは、表出部４０Ｅのそれぞれの寸法ばらつきが抑制される。すなわち、不揮発性半導体記憶装置１に係る製造プロセスでは各層の表出部４０Ｅの寸法精度が参考例の製造プロセスに比べて向上する。
【００８３】
（第２実施形態）  
図９は、第２実施形態に係る積層体の段面模式図である。  
図９には、Ｙ方向の所定の位置で、Ｘ−Ｚ面に沿って積層体１１を切断した場合の切断面が表されている。この積層体１１には、Ｘ方向のほか、Ｙ方向にも段差がある。
【００８４】
第２実施形態においては、複数の階段領域６５は、階段領域６５Ａと、階段領域６５Ｂと、を含んでいる。
【００８５】
第２実施形態においては、積層体１１の中に積層された複数の電極層の中の奇数段目の複数の電極層４０のそれぞれの表出部４０Ｅが階段領域６５Ａに設けられている。また、複数の電極層４０の中の偶数段目の複数の電極層４０のそれぞれの表出部４０Ｅが階段領域６５Ｂに設けられている。あるいは、偶数段目の複数の電極層４０のそれぞれの表出部４０Ｅを階段領域６５Ａに設けてもよく、奇数段目の複数の電極層４０のそれぞれの表出部４０Ｅを階段領域６５Ｂに設けてもよい。
【００８６】
例えば、図９には、Ｎ層（Ｎは偶数）の積層体１１の中に積層された複数の電極層の中の奇数段目（例えば、Ｎ−１段目、Ｎ−３段目、Ｎ−５段目、Ｎ−７段目、・・・、５段目、３段目、１段目）の複数の電極層４０のそれぞれの表出部４０Ｅが階段領域６５Ａに設けられている。また、複数の電極層４０の中の偶数段目（例えば、Ｎ段目、Ｎ−２段目、Ｎ−４段目、Ｎ−６段目、・・・、６段目、４段目、２段目）の複数の電極層４０のそれぞれの表出部４０Ｅが階段領域６５Ｂに設けられている。Ｘ方向の段差は、複数の電極層４０のそれぞれの表出部４０ＥがＸ方向に複数段ずつに下がった段差である。あるいは、Ｙ方向の段差を、複数の電極層４０のそれぞれの表出部４０ＥがＹ方向に複数段ずつに下げた段差としてもよい。このような構造でも、第１実施形態と同じ効果が得られる。
【００８７】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００８８】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【００８９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９０】
１  不揮発性半導体記憶装置、  １０  基板、  １１  積層体、  １１ｄ  下端、  １２  下地層、  ２０  チャネルボディ層、  ２１  連結部、  ３０Ａ  メモリ膜、  ３０Ｂ  絶縁層、  ３１、３３  絶縁膜、  ３２  電荷蓄積膜、  ３５  ゲート絶縁膜、  ４０、４０Ｄ、４０Ｓ、４０１Ｄ〜４０４Ｄ、４０１Ｓ〜４０４Ｓ  電極層、  ４０Ｅ、４０１Ｅ〜４１６Ｅ  表出部、  ４５、４５Ｄ、４５Ｓ  選択ゲート電極、  ４５ｕ  上端
４７  ソース線、  ４８  ビット線、  ５４、５５  スリット、  ６０  セル領域、  ６５、６５Ａ、６５Ｂ  階段領域、  ６６、６７  段差、  ７０  配線、  ９０  レジスト、  ９０ｔ  トレンチ、  ９１、９２  ハードマスク、  ＢＧ  バックゲート、  ＢＧＴ  バックゲートトランジスタ、  ＣＬ  柱状部、  ＭＣ  メモリセル、  ＭＨ  メモリホール、  ＭＳ  メモリストリング、  ＳＴＤ  ドレイン側選択トランジスタ、  ＳＴＳ  ソース側選択トランジスタ、  Ｗｂ  幅
【図１】
2014183225.tif 000003
【図２】
2014183225.tif 000004
【図３】
2014183225.tif 000005
【図４】
2014183225.tif 000006
【図５】
2014183225.tif 000007
【図６】
2014183225.tif 000008
【図７】
2014183225.tif 000009
【図８】
2014183225.tif 000010
【図９】
2014183225.tif 000011