(57)【要約】【課題】コストを抑制しデータ送信速度を速くするデジタルデータ送信装置を提供する。【解決手段】クロックおよびユニットデータを送信デバイス１０から受信デバイス３０へ絶縁に伝送するアイソレーションデバイス２０ａ，２０ｂと、１つのユニットデータがアイソレーションデバイス２０ａ，２０ｂの一方のみを介して伝送されるように、ユニットデータを複数の分割データに時分割して並び替える分割並替部１２と、同期信号に基づく同期コードを分割データに付加する同期コード付加部１４ａ，１４ｂと、伝送された同期コードから同期信号を再生する同期信号再生部３１ａ，３１ｂと、アイソレーションデバイス２０ｂを介して伝送されたクロックおよび再生された同期信号に基づくタイミングで分割データをユニットデータに復元するラインメモリ３２、遅延回路３３、および合成部３４と、を備えたデジタルデータ送信装置。【選択図】図４
2014232954.tif 000002
【特許請求の範囲】
【請求項１】
ユニット単位で構成されるデジタルデータを送信側回路から受信側回路へ電気的に絶縁した状態で伝送するデジタルデータ送信装置であって、
ユニットデータおよびクロックデータを、前記送信側回路から前記受信側回路へ電気的に絶縁した状態で伝送する、複数の絶縁伝送部と、
前記送信側回路に設けられ、１つの前記ユニットデータが１つの前記絶縁伝送部を介して伝送されるように、前記ユニットデータを複数の分割データに時分割して、同一クロックにおいて複数の前記絶縁伝送部のそれぞれが異なる前記ユニットデータに係る前記分割データを伝送するように並び替える分割並替部と、
前記送信側回路に設けられ、同期信号に基づき、前記分割データに、複数の前記絶縁伝送部に各対応して同期コードを付加する同期コード付加部と、
前記受信側回路に設けられ、複数の前記絶縁伝送部のそれぞれを介して伝送された前記同期コードから前記同期信号を各再生する同期信号再生部と、
前記受信側回路に設けられ、前記同期信号再生部により再生された前記同期信号の内の一の前記絶縁伝送部を介して伝送された前記同期コードから再生された前記同期信号と、該一の前記絶縁伝送部を介して伝送された前記クロックデータとに基づくタイミングで、複数の前記絶縁伝送部の内の任意の前記絶縁伝送部を介して伝送された前記分割データを前記ユニットデータに復元する復元部と、
を具備したことを特徴とするデジタルデータ送信装置。
【請求項２】
前記絶縁伝送部の数と、前記分割並替部による前記ユニットデータの分割データへの時分割数と、は同一であることを特徴とする請求項１に記載のデジタルデータ送信装置。
【請求項３】
前記送信側回路に設けられ、前記ユニットデータが全ビットがビット値０またはビット値１で構成される禁止コードを取らないようにクリップするクリップ処理部をさらに具備し、
前記同期コード付加部は、前記分割データのビット数に、前記時分割数の２倍から１を引いた数を乗算したビット数の、前記禁止コードと同一ビット値の識別コードを含む前記同期コードを作成して付加するものであり、
前記同期信号再生部は、前記識別コードに基づき前記同期コードを識別して前記同期信号を再生するものであることを特徴とする請求項２に記載のデジタルデータ送信装置。
【請求項４】
ｍを２以上の正の整数、ｋを１以上ｍ以下の整数、ｎを０以上の整数とし、前記絶縁伝送部の数がｍであるとすると、
前記分割並替部は、第ｋ番目の絶縁伝送部に、（ｎ＋ｋ−１）番目の前記ユニットデータを伝送させるように、前記並び替えを行うことを特徴とする請求項２に記載のデジタルデータ送信装置。
【請求項５】
前記デジタルデータはデジタル画像データであり、前記ユニットは画像を構成するピクセルであることを特徴とする請求項２に記載のデジタルデータ送信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ユニット単位で構成されるデジタルデータを送信側回路から受信側回路へ電気的に絶縁した状態で伝送するデジタルデータ送信装置に関する。
【背景技術】
【０００２】
従来より、医療機器などの分野においては安全性を確保するために、患者回路と二次回路とをアイソレーションデバイス等の絶縁伝送部を用いて電気的に絶縁した状態で情報伝送することが行われている。ここに、医療機器としての電子内視鏡装置を例に挙げれば、電子内視鏡により撮像して得られた画像を送信する送信側回路が患者回路、送信された画像を受信する受信側回路が二次回路である。
【０００３】
例えば、特開平１１−３１７９３８号公報には、病院内等で使用される内視鏡画像等の医療用画像を絶縁伝送部としての高速フォトカプラを用いて絶縁して伝送する医療用画像伝送装置が記載されている。該公報に記載の技術においては、受信側回路である二次回路内の同期信号発生器（１１）により垂直同期信号（１５）が生成され、二次回路内に供給されると共に、フォトカプラ（１２）を経由して送信側回路である患者回路へ垂直同期信号（１６）として送信されている。従って、該公報に記載の技術は、同期信号を送信するための専用チャンネルが確保されていることになり、しかも同期信号の送信は、送信側回路から受信側回路へではなく、受信側回路から送信側回路へ行われている。
【０００４】
ところで、電子内視鏡等に内蔵される撮像素子は、年を追う毎に画素数が増大しつつあるために、所定のフレームレートで動画像を送信するに当たっては、データ送信速度を速くする（つまり、単位時間当たりの送信データ量を多くする）ことが求められている。
【０００５】
データ送信速度を単純に速くするためには、バス幅を増やして例えば２倍にすることが考えられる。しかし、この場合には、信号ラインの数や電気接点の数が２倍になるために、製造コストが増加してしまう。
【０００６】
一方、バス幅を増大させることなくデータ送信速度を速くしようとすると、クロック数を増大させることが考えられる。しかし、この場合にはクロック周期に対するスキュー（信号を複数の経路で送信する際に、同時に到着すべき信号が、経路毎に異なったタイミングで到着する現象）の時間が相対的に大きくなり、スキューの影響を無視し得なくなってしまう。
【０００７】
ここに、１つのアイソレーションデバイスには信号を伝送するために複数のチャンネルが設けられているが、これらのチャンネル間に発生するのがチャンネル間スキューである。
【０００８】
また、送信側回路と受信側回路との間に複数のアイソレーションデバイスを設ける場合には、上述したチャンネル間スキューに加えて、さらに、アイソレーションデバイス間にデバイス間スキューが発生することがある。
【０００９】
そして、こうしたスキューがクロック周期程度以上になると、データを適切に再生できない事象が発生する可能性がある。
【００１０】
具体的に、異なるアイソレーションデバイス間における上述したデバイス間スキューと、１つのアイソレーションデバイスにおける上述したチャンネル間スキューと、を比較すると、一般的に、デバイス間スキューの方がチャンネル間スキューよりも大きいと考えられる。
【００１１】
また、送信データがデジタル画像データである場合には、単位となるユニットデータは例えばピクセルデータであり、１ピクセルデータは例えば１０ビットのデジタルデータとなっている。
【００１２】
そして、１０ビットの１ピクセルデータを複数のアイソレーションデバイスに分けてパラレル送信すると共に、複数のアイソレーションデバイスの内の何れか１つのアイソレーションデバイスを介してクロックおよび水平同期信号を送信し、受信側においてクロックおよび同期信号を送信し、受信側においてピクセルデータおよび同期信号をクロックエッジでラッチする場合に、ピクセルデータのスキュー（特にデバイス間スキュー）がクロック周期よりも大きくなると、本来の組み合わせとは異なる組み合わせのデータをラッチしてしまい、ピクセルデータを正常に受信することができなくなる可能性があった。なお、クロック周期を超える大きさのチャンネル間スキューは発生しないと考えられるために、チャンネル間スキューについては無視することができる（つまり、チャンネル間スキューを原因として、意図しないビットがクロックエッジでラッチされることはない）。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平１１−３１７９３８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上述したように、送信側回路から受信側回路へのデータ送信速度を速くするために、バス幅を増大するとコストが増し、バス幅を維持しながらクロック数を増大させると、スキュー（特にデバイス間スキュー）の影響が大きくなってユニットデータを復元できないことがあった。
【００１５】
本発明は上記事情に鑑みてなされたものであり、コストの増加を抑制しながら、データ送信速度を速くすることができるデジタルデータ送信装置を提供することを目的としている。
【課題を解決するための手段】
【００１６】
上記の目的を達成するために、本発明のある態様によるデジタルデータ送信装置は、ユニット単位で構成されるデジタルデータを送信側回路から受信側回路へ電気的に絶縁した状態で伝送するデジタルデータ送信装置であって、ユニットデータおよびクロックデータを、前記送信側回路から前記受信側回路へ電気的に絶縁した状態で伝送する、複数の絶縁伝送部と、前記送信側回路に設けられ、１つの前記ユニットデータが１つの前記絶縁伝送部を介して伝送されるように、前記ユニットデータを複数の分割データに時分割して、同一クロックにおいて複数の前記絶縁伝送部のそれぞれが異なる前記ユニットデータに係る前記分割データを伝送するように並び替える分割並替部と、前記送信側回路に設けられ、同期信号に基づき、前記分割データに、複数の前記絶縁伝送部に各対応して同期コードを付加する同期コード付加部と、前記受信側回路に設けられ、複数の前記絶縁伝送部のそれぞれを介して伝送された前記同期コードから前記同期信号を各再生する同期信号再生部と、前記受信側回路に設けられ、前記同期信号再生部により再生された前記同期信号の内の一の前記絶縁伝送部を介して伝送された前記同期コードから再生された前記同期信号と、該一の前記絶縁伝送部を介して伝送された前記クロックデータとに基づくタイミングで、複数の前記絶縁伝送部の内の任意の前記絶縁伝送部を介して伝送された前記分割データを前記ユニットデータに復元する復元部と、を備えている。
【発明の効果】
【００１７】
本発明のデジタルデータ送信装置によれば、コストの増加を抑制しながら、データ送信速度を速くすることが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態の関連技術における、デジタルデータ送信装置の構成を示すブロック図。
【図２】上記関連技術における受信デバイスの構成を示すブロック図。
【図３】上記関連技術において、送信側回路からアイソレーションデバイスへ送信されるクロック、水平同期信号、およびピクセルデータを示すタイミングチャート。
【図４】本発明の実施形態１におけるデジタルデータ送信装置の構成を示すブロック図。
【図５】上記実施形態１における遅延回路の構成を示すブロック図。
【図６】上記実施形態１において、送信側回路からアイソレーションデバイスへ送信されるクロック、同期コード、およびピクセルデータを示すタイミングチャート。
【図７】本発明の実施形態２におけるデジタルデータ送信装置の構成を示すブロック図。
【図８】上記実施形態２における遅延回路の構成を示すブロック図。
【図９】上記実施形態２において、送信側回路からアイソレーションデバイスへ送信されるクロック、同期コード、およびピクセルデータを示すタイミングチャート。
【発明を実施するための形態】
【００１９】
まず、本発明の実施の形態を説明する前に、実施の形態に関連する技術について説明する。
【００２０】
図１から図３は本発明の実施形態に関連する技術を示したものであり、図１はデジタルデータ送信装置の構成を示すブロック図、図２は受信デバイスの構成を示すブロック図、図３は送信側回路からアイソレーションデバイスへ送信されるクロック、水平同期信号、およびピクセルデータを示すタイミングチャートである。
【００２１】
図１に示すように、デジタルデータ送信装置は、送信側回路における送信デバイス７０と、受信側回路における受信デバイス９０とを、第１〜第３アイソレーションデバイス８０ａ〜８０ｃを介して電気的に絶縁した状態で信号送信可能に接続して構成されている。
【００２２】
ここに、送信デバイス７０から送信されるデジタル画像データは、１ピクセルが例えば１０ビットのデジタルデータとなっており、各ビットを［０］から［９］の数字により表している。
【００２３】
図１および図３に示すように、１０ビットで構成されている１ピクセルのデータ（ＤＡＴＡ、あるいは略してＤ）は、この例では３つの分割データに分割され、上位４ビットＤ［９］〜Ｄ［６］の分割データが第１アイソレーションデバイス８０ａを介して伝送され、中位３ビットＤ［５］〜Ｄ［３］の分割データが第２アイソレーションデバイス８０ｂを介して伝送され、下位３ビットＤ［２］〜Ｄ［０］の分割データが第３アイソレーションデバイス８０ｃを介して伝送される。
【００２４】
また、送信デバイス７０からは、さらに、クロックＣＬＫと水平同期信号ＨＳＹＮＣとが送信される。
【００２５】
送信デバイス７０から送信されたクロックＣＬＫおよび水平同期信号ＨＳＹＮＣは、第１〜第３アイソレーションデバイス８０ａ〜８０ｃの全てを介して伝送される。すなわち、第１〜第３アイソレーションデバイス８０ａ〜８０ｃは、全て、同期クロックを伝送するチャンネルと、水平同期信号を伝送するチャンネルとが１つずつ設けられている。
【００２６】
従って、第１アイソレーションデバイス８０ａは６チャンネルのデバイス、第２アイソレーションデバイス８０ｂは５チャンネルのデバイス、第３アイソレーションデバイス８０ｃは５チャンネルのデバイスである。
【００２７】
次に、図２に示すように、受信デバイス９０は、第１アイソレーションデバイス８０ａに対応して、伝送された分割データＤＡＴＡ１を一時的に蓄積する第１ラインメモリ９１ａと、伝送されたクロックＣＬＫ１および水平同期信号ＨＳＹＮＣ１を受信する第１書込制御回路９３ａと、を備えている。
【００２８】
また、受信デバイス９０は、第２アイソレーションデバイス８０ｂに対応して、伝送された分割データＤＡＴＡ２を一時的に蓄積する第２ラインメモリ９１ｂと、伝送されたクロックＣＬＫ２および水平同期信号ＨＳＹＮＣ２を受信する第２書込制御回路９３ｂと、を備えている。
【００２９】
なお、第１，第２ラインメモリ９１ａ，９１ｂへの分割データの書き込みは、書込クロックに同期して行われる。
【００３０】
さらに、受信デバイス９０は、第３アイソレーションデバイス８０ｃに対応して遅延を行う遅延回路９２を備えている。受信デバイス９０は、より詳しくは、受信したクロックＣＬＫ３に基づいて受信した分割データＤＡＴＡ３を遅延するデータ遅延回路９２ａと、受信したクロックＣＬＫ３に基づいて受信した水平同期信号ＨＳＹＮＣ３を遅延する水平同期信号遅延回路９２ｂと、を備えて構成されている。
【００３１】
加えて、受信デバイス９０は、第３アイソレーションデバイス８０ｃを介して受信したクロックＣＬＫ３と、水平同期信号遅延回路９２ｂにより遅延された水平同期信号ＨＳＹＮＣ３＿ＤＥＬＡＹとに基づき、第１，第２ラインメモリ９１ａ，９１ｂの読み出しを制御する読出制御回路９４を備えている。
【００３２】
続いて、このような受信デバイス９０の作用について説明する。
【００３３】
第１，第２書込制御回路９３ａ，９３ｂは、水平同期信号ＨＳＹＮＣ１，２をそれぞれ受信すると、第１，第２ラインメモリ９１ａ，９１ｂの書込アドレスを各リセットする。これにより、画像の各ラインに係るデジタルデータは、第１，第２ラインメモリ９１ａ，９１ｂの先頭アドレスから順次書き込まれることになる。そして、分割データを受信すると、クロックに同期して書込アドレスのメモリ部分に書き込む。さらに、次のクロックに応じて、書込アドレスを、既に書き込んだ分割データ量分だけ先に進める処理を行う。
【００３４】
また、水平同期信号遅延回路９２ｂは、第３アイソレーションデバイス８０ｃを介して入力された水平同期信号ＨＳＹＮＣ３を、入力されるクロックＣＬＫ３を単位として、デバイス間スキューとして想定され得る最大時間と、第１，第２ラインメモリ９１ａ，９１ｂの書き込みに要する時間と、を合計した時間以上の所定時間だけ遅延させる（従って、クロックにより規定されるデータ送信速度が、デバイス間スキューが無視し得なくなるほど高速であることを想定している）。
【００３５】
読出制御回路９４は、水平同期信号遅延回路９２ｂにより遅延された水平同期信号ＨＳＹＮＣ３＿ＤＥＬＡＹをライン読み出しの開始タイミングとし、この開始タイミングを起点として、入力されるクロックＣＬＫ３に基づき決定されるライン上の画素位置に応じた読出タイミングに基づいて、第１，第２ラインメモリ９１ａ，９１ｂからの分割データ読出タイミングが、データ遅延回路９２ａによって遅延された後の分割データ出力タイミングと同時となるように制御する。
【００３６】
こうして、第１ラインメモリ９１ａからの４ビットデータ、第２ラインメモリ９１ｂからの３ビットデータ、データ遅延回路９２ａからの３ビットデータが同時に出力され、つまり、１０ビットのデータとして復元されたピクセルデータがパラレル出力される。
【００３７】
このような図１〜図３を参照して説明したような構成によれば、第１，第２ラインメモリ９１ａ，９１ｂへの書き込みについては、分割データを中継したのと同一の第１，第２アイソレーションデバイス８０ａ，８０ｂからのクロックおよび水平同期信号に基づいて行い、第１，第２ラインメモリ９１ａ，９１ｂからの読み出しについては、第３アイソレーションデバイス８０ｃからのクロックおよび遅延回路９２により遅延された水平同期信号に基づいて行うようにしたために、デバイス間スキューの影響を受けることなくピクセルデータを復元することが可能となる。
【００３８】
なお、第１，第２ラインメモリ９１ａ，９１ｂに書き込まれる分割データは、上述したようにデバイス間スキューの影響は受けないが、チャンネル間スキューの影響は受ける。しかしながら、上記のようにクロック周期を超える大きさのチャンネル間スキューは発生しないと考えられるために、チャンネル間スキューは無視することが可能である。
【００３９】
また、上述においては分割データを記憶するメモリとしてラインメモリを用いているが、１ライン分の分割データを全て記憶する必要はなく、デバイス間スキューを吸収することができる時間に相当する分量だけ分割データを記憶すれば足りるために、メモリを、複数ピクセルに係る分割データを記憶する容量のピクセル用メモリ等として構成しても構わない。
【００４０】
ところで、図１〜図３を参照して説明したような構成は、１０ビットのユニットデータ（上述した例では、ピクセルデータ）を送信するために第１〜第３アイソレーションデバイス８０ａ〜８０ｃに設けられたチャンネル数は、６＋５＋５＝１６チャンネルであった。
【００４１】
そこで以下では、チャンネル数をより少なくする本発明の実施の形態を、図面を参照して説明する。
［実施形態１］
【００４２】
図４から図６は本発明の実施形態１を示したものであり、図４はデジタルデータ送信装置の構成を示すブロック図、図５は遅延回路の構成を示すブロック図、図６は送信側回路からアイソレーションデバイスへ送信されるクロック、同期コード、およびピクセルデータを示すタイミングチャートである。
【００４３】
本実施形態は、クロックは各アイソレーションデバイスに送信するが、同期信号については同期コードとしてユニットデータを送信するチャンネルを介して送信するようにしたものとなっている。なお、本実施形態（および後述する他の実施形態）においても、クロックにより規定されるデータ送信速度が、デバイス間スキューが無視し得なくなるほど高速であるものとする。
【００４４】
デジタルデータ送信装置は、ユニット単位で構成されるデジタルデータを送信側回路から受信側回路へ電気的に絶縁した状態で伝送するものである。ここに、本実施形態においては、デジタルデータはデジタル画像データであり、ユニットは画像を構成するピクセルとなっている。
【００４５】
具体的に図３に示すように、デジタルデータ送信装置は、送信側回路における送信デバイス１０と、受信側回路における受信デバイス３０とを、絶縁伝送部としての第１，第２アイソレーションデバイス２０ａ，２０ｂを介して電気的に絶縁した状態で信号送信可能に接続して構成されている。
【００４６】
ここに、送信デバイス１０が送信しようとするデジタル画像データは、１ピクセルが例えば１０ビットのデジタルデータとなっている。なお、デジタルデータ（ＤＡＴＡ、あるいは略してＤなどとも記載する）を構成する各ビットを、上述と同様に［０］，［１］，…等の数字により表すものとする。
【００４７】
まず、絶縁伝送部は、本実施形態においては２つのアイソレーションデバイス、すなわち第１アイソレーションデバイス２０ａおよび第２アイソレーションデバイス２０ｂを備えており、ピクセルデータおよびクロックデータを、送信側回路から受信側回路へ電気的に絶縁した状態で伝送するものである。本実施形態においては、第１アイソレーションデバイス２０ａおよび第２アイソレーションデバイス２０ｂは何れも６チャンネル（データ（ＤＡＴＡ）用：５チャンネル、クロック（ＣＬＫ）用：１チャンネル）のデバイスとして構成されており、トータルのチャンネル数は１２チャンネルとなり、図１〜図３を参照して説明した例における１６チャンネルに比して、チャンネル数の減少が達成されている。
【００４８】
次に、送信デバイス１０は、クリップ処理部１１と、分割並替部１２と、遅延回路１３と、同期コード付加部１４ａ，１４ｂとを備え、例えばフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）として構成されている。
【００４９】
クリップ処理部１１は、ユニットデータとしてのピクセルデータが、全ビットがビット値０またはビット値１で構成される禁止コードを取らないようにクリップするものである。
【００５０】
本実施形態のピクセルデータは１０ビットのデジタルデータであるために、値として０〜１０２３までの値を取り得る。これらの１０２４個の値の内の、値０（全ビットが０）と値１０２３（全ビットが１）との少なくとも一方を禁止コードとして設定し（従って、両方を禁止コードとして設定し、必要に応じて使い分けしても構わない）、設定した禁止コードの値をとらないようにクリップを行うのがクリップ処理部１１である。本実施形態においては、例えば、値１０２３（全ビットが１）を禁止コードとするものとする（図６の同期コードに含まれる識別コードも参照）。この場合には、クリップ処理部１１へ入力される撮像データの内の、値１０２３（全ビットが１）のピクセルデータは、値１０２２にクリップ処理される。
【００５１】
デジタルデータがデジタル画像データである場合には、全ビットがビット値０のピクセルデータは黒つぶれした画素のデータ、全ビットがビット値１のピクセルデータは白飛びした画素のデータであるために、禁止コードを全ビットがビット値０または１とする場合には、画像に及ぼす視覚的影響がほとんどないという利点がある。
【００５２】
分割並替部１２は、１つのピクセルデータが１つの絶縁伝送部を介して伝送されるように、ピクセルデータを複数の分割データに時分割して、同一クロックにおいて複数の絶縁伝送部のそれぞれが異なるピクセルデータに係る分割データを伝送するように並び替えるものである。従って、本実施形態においては、任意の１つのピクセルデータは、異なる絶縁伝送部にまたがって伝送されることはない。
【００５３】
この分割並替部１２による処理について、図６を参照して説明する。
【００５４】
上述したように、本実施形態においては、ピクセルデータは１０ビットのデジタルデータである。また、第１，第２アイソレーションデバイス２０ａ，２０ｂは、データ用として５チャンネルの通信回線を備えている。従って、分割並替部１２は、まず、１０ビットで構成される１ピクセルのデータを、上位５ビットＤ［９］〜Ｄ［５］の第１の分割データと、下位５ビットＤ［４］〜Ｄ［０］の第２の分割データと、の２つに分割する。
【００５５】
なお、ここではピクセルデータを２等分したが、ピクセルデータのビット数やアイソレーションデバイスのデータ用チャンネル数に応じて分割の態様が適宜変更されることは勿論である。例えば、ピクセルデータが１２ビット、データ用チャンネル数が５であれば、ピクセルデータを５ビット＋５ビット＋２ビットに３分割する（すなわち、２分割でもなければ等分割でもない）等である。
【００５６】
次に、分割並替部１２は、分割データの並び替えを行う。
【００５７】
すなわち図６に示すように、分割並替部１２は、あるクロックにおいて、第１アイソレーションデバイス２０ａを介して伝送されるデータが、ピクセル０に係る第１の分割データＤ０［９］〜Ｄ０［５］となるようにデータの並び替えを行う。
【００５８】
分割並替部１２は、次のクロックにおいて、第１アイソレーションデバイス２０ａを介して伝送されるデータが、ピクセル０に係る第２の分割データＤ０［４］〜Ｄ０［０］となり、第２アイソレーションデバイス２０ｂを介して伝送されるのがピクセル１に係る第１の分割データＤ１［９］〜Ｄ１［５］となるようにデータの並び替えを行う。
【００５９】
分割並替部１２は、さらに次のクロックにおいて、第１アイソレーションデバイス２０ａを介して伝送されるデータが、ピクセル２に係る第１の分割データＤ２［９］〜Ｄ２［５］となり、第２アイソレーションデバイス２０ｂを介して伝送されるのがピクセル１に係る第２の分割データＤ１［４］〜Ｄ１［０］となるようにデータの並び替えを行う。
【００６０】
その後も同様に、分割並替部１２はデータの並び替えを行う。従って、１つのピクセルデータに係る分割データ、この例では２分割された分割データは、連続する２クロックで順に伝送され、つまり分割並替部１２による分割は時分割である。こうして、ライン上におけるピクセルの配列順にピクセルデータを送信することが可能となる。
【００６１】
より一般に、絶縁伝送部の数がｍ（ｍは２以上の正の整数）である場合においても、ライン上におけるピクセルの配列順にピクセルデータを送信できること（つまり、配列順における後順のピクセルデータが、先順のピクセルデータよりも先行して送信されることがないこと）が好ましい。このために分割並替部１２は、例えば、第ｋ番目の絶縁伝送部に（ｎ＋ｋ−１）番目のピクセルデータを伝送させるように、並び替えを行う。ここに、ｋは１以上ｍ以下の整数、ｎは０以上の整数である。
【００６２】
遅延回路１３は、ピクセルデータをクリップ処理部１１および分割並替部１２において処理するのに要する時間だけ、垂直同期信号ＶＳＹＮＣや水平同期信号ＨＳＹＮＣを遅延する回路である。
【００６３】
同期コード付加部１４ａ，１４ｂは、垂直同期信号や水平同期信号などの同期信号に基づき、分割データに、複数の絶縁伝送部に各対応して同期コードを付加するものである。
【００６４】
本実施形態においては、上述したように１０ビットの全てが１であるデータを禁止コードとしているために、１つのピクセルデータを構成するビットの内の何れか１つ以上のビットは必ず０となる。従って、１つのアイソレーションデバイスにおいて連続して送信される２つのピクセルデータを考えたときに、最も長く１が連続するのは、
前送ピクセルデータ：０１１１１１１１１１
後送ピクセルデータ：１１１１１１１１１０
となる場合である。この場合に１クロック毎に送信される分割データは、
クロック１：０１１１１
クロック２：１１１１１
クロック３：１１１１１
クロック４：１１１１０
となり、全ビットが１である分割データは最大でも２クロックしか連続しない。従って、全ビットが１である分割データを３クロック以上連続させれば、ピクセルデータではなく識別コードであることを判別することができる。
【００６５】
このような理由から、ｉを１以上の整数、ｊを２以上の整数としたときに、同期コード付加部１４ａ，１４ｂは、分割データのビット数ｉに、分割並替部１２による１つのピクセルデータの時分割数ｊの２倍から１を引いた数を乗算したビット数ｉ×（２ｊ−１）の、禁止コードと同一ビット値の識別コードを含む同期コードを作成して付加するものとなっている。この識別コードは、連続する（２ｊ−１）クロックで送信されるデータである。
【００６６】
同期コード付加部１４ａ，１４ｂは、さらに、第１，第２アイソレーションデバイス２０ａ，２０ｂを介して伝送される識別コードのそれぞれに、タイミングリファレンスシグナルＴＲＳを例えば１クロック分（つまり、５ビット分）付加する。こうして、同期コードは、時間的に先行する識別コードと、この識別コードに引き続いて送信されるタイミングリファレンスシグナルＴＲＳと、を含んで構成されている。
【００６７】
同期コード付加部１４ａ，１４ｂは、例えば水平同期信号に対応して、水平ラインの開始を示す同期コードと水平ラインの終了を示す同期コードとを付加する。ここに、水平ラインの開始を示す同期コードは、図６に示すように、ブランキング期間末尾における有効映像期間が開始される直前に付加される。また、水平ラインの終了を示す同期コードは、有効映像期間が終了した直後のブランキング期間先頭に付加される。
【００６８】
このとき上述したような５ビット（第４ビット〜第０ビット）で構成されるタイミングリファレンスシグナルＴＲＳは、本実施形態においては、例えば第４ビットがＶＳＹＮＣ状態を示すビット値０またはビット値１、第３ビットがＨＳＹＮＣ状態を示すビット値０またはビット値１、第２ビットが有効画素の開始と終了とを示すコード（ビット値０またはビット値１）、第１ビットおよび第０ビットが不使用となっている。ただし、このようなタイミングリファレンスシグナルＴＲＳの構成は勿論一例であり、ビット数を増やして（つまり、複数クロック分にして）プロテクションビットを設けるなどしても良い。
【００６９】
受信デバイス３０は、同期信号再生部３１ａ，３１ｂと、ラインメモリ３２と、遅延回路３３と、合成部３４とを備え、例えばフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）として構成されている。
【００７０】
同期信号再生部３１ａ，３１ｂは、複数の絶縁伝送部を各介して伝送された同期コードから同期信号をそれぞれ再生するものである。同期信号再生部３１ａ，３１ｂは、常時、着目するデータが同期コードであるか否かを同期コードに含まれる識別コードに基づき検出している。そして、同期信号再生部３１ａ，３１ｂは、同期コードが検出されたら、同期信号を再生するようになっている。
【００７１】
ラインメモリ３２は、同期信号再生部３１ａにより識別された同期コードに引き続いて受信される分割データを一時的に記憶するものである。
【００７２】
このラインメモリ３２への分割データの書き込みは、図４には示していないが、図２に示したような第１，第２書込制御回路９３ａ，９３ｂと同様の書込制御回路の制御に基づいて、同期信号再生部３１ａにより再生された水平同期信号を規準とし、第１アイソレーションデバイス２０ａを介して取得したクロックに同期して行うことになる。
【００７３】
また、ラインメモリ３２からの分割データの読み出しは、図４には示していないが、図２に示したような読出制御回路９４と同様の読出制御回路の制御に基づいて行われる。すなわち、本実施形態の読出制御回路は、第２アイソレーションデバイス２０ｂを介して受信したクロックと、第２アイソレーションデバイス２０ｂを介して受信し遅延回路３３により遅延された水平同期信号と、に基づいて決定されるタイミングで、ラインメモリ３２から読み出しを行わせる。
【００７４】
遅延回路３３は、第１，第２アイソレーションデバイス２０ａ，２０ｂのデバイス間スキューに対応する遅延と、２つに時分割して送信されるピクセルデータに係る１クロックの遅延と、を行うものである。
【００７５】
ここで図５を参照して、遅延回路３３について説明する。
【００７６】
遅延回路３３は、デバイス間スキュー用遅延部３３ａと、１クロック遅延部３３ｂと、を備えている。
【００７７】
デバイス間スキュー用遅延部３３ａは、第１アイソレーションデバイス２０ａと第２アイソレーションデバイス２０ｂとの間のデバイス間スキューとして想定され得る最大時間と、ラインメモリ３２の書き込みおよび読み出しに要する時間と、を合計した時間以上の所定時間だけ遅延させて、データを出力する。
【００７８】
１クロック遅延部３３ｂは、１つのピクセルのデータが、２つのクロックに時分割して伝送されるのに応じて、先行して受信した第１の分割データを１クロック分遅延させる（時分割された分割データが同時性を有するように遅延させる）ものである。一方、引き続いて受信する第２の分割データは、この１クロック遅延部３３ｂを経ることなく出力される。
【００７９】
これにより、１つのピクセルデータに係る第１の分割データおよび第２の分割データが、上述した所定時間だけ遅延されてから、遅延回路３３から同時に出力されることになる。
【００８０】
なお、遅延回路３３は、図示はしないが、第２アイソレーションデバイス２０ｂを介して受信し同期信号再生部３１ｂにより再生された水平同期信号（あるいはさらに垂直同期信号）を、上述した所定時間だけ遅延させる処理も行う。
【００８１】
合成部３４は、ラインメモリ３２から出力される１つのピクセルデータに係る２つの分割データを合成するか、または、遅延回路３３から出力される１つのピクセルデータに係る２つの分割データを合成して、元の１０ビットのピクセルデータを復元し出力するものである。これは上述したように、１つのピクセルデータに係る分割データが、第１アイソレーションデバイス２０ａと第２アイソレーションデバイス２０ｂとの何れか一方のみにより伝送されるためである。
【００８２】
そして、ラインメモリ３２、遅延回路３３、および合成部３４（さらには、上述した読出制御回路）は、同期信号再生部３１ｂにより再生された同期信号（同期信号再生部により再生された複数の同期信号の内の、一の絶縁伝送部を介して伝送された同期コードから再生された同期信号）と、第２アイソレーションデバイス２０ｂを介して伝送されたクロックデータとに基づくタイミングで、第１アイソレーションデバイス２０ａまたは第２アイソレーションデバイス２０ｂ（つまり、複数の絶縁伝送部の内の任意の絶縁伝送部）を介して伝送された分割データをピクセルデータに復元する復元部を構成している。
【００８３】
このような実施形態１によれば、ラインメモリ３２への書き込みについては、分割データを中継したのと同一の第１アイソレーションデバイス２０ａを経由したクロックおよび水平同期信号に基づいて行い、ラインメモリ３２からの読み出しについては、第２アイソレーションデバイス２０ｂを経由したクロックおよび遅延回路３３により遅延された水平同期信号に基づいて行うようにしたために、デバイス間スキューの影響を受けることなくピクセルデータを復元することが可能となる。
【００８４】
また、水平同期信号や垂直同期信号などの同期信号を同期コードとして、ピクセルデータを送信するチャンネルを介して送信するようにしたために、同期信号を送信するためのチャンネルが不要となり、送信側回路と受信側回路とを中継するアイソレーションデバイスのチャンネル数を減少させることができる。
【００８５】
そしてその結果、アイソレーションデバイスの数を削減することが可能となる場合もある。具体例を挙げれば、図１に示した構成では、６チャンネルのアイソレーションデバイスが１つと５チャンネルのアイソレーションデバイスが２つの合計３つが必要であったが、本実施形態の図４に示した構成では、６チャンネルのアイソレーションデバイスが２つあれば足りている。これにより、製造コストの削減を図ることができている。
【００８６】
さらに、分割データのビット数に、１つのピクセルデータの時分割数の２倍から１を引いた数を乗算したビット数の、禁止コードと同一ビット値の識別コードを含む同期コードを作成して付加するようにしたために、ピクセルデータとの確実な区別を行いながら、同期コードをなるべく短くすることができる。
【００８７】
加えて、複数のアイソレーションデバイスに、ライン上に配列されているピクセルデータを順番に伝送させるようにしたために、画素順序を入れ替えることなくピクセルデータを順に復元することが可能となる。
【００８８】
デジタルデータを送信側回路から受信側回路へ電気的に絶縁した状態で伝送するデジタルデータ送信装置は、特に医療用機器において重要であるが、デジタルデータがデジタル画像データ、ユニットが画像を構成するピクセルである場合には、本実施形態の構成は電子内視鏡装置などに対して特に有用となる。
【００８９】
こうして、コストの増加を抑制しながら、データ送信速度を速くすることができるデジタルデータ送信装置を提供することが可能となる。
［実施形態２］
【００９０】
図７から図９は本発明の実施形態２を示したものであり、図７はデジタルデータ送信装置の構成を示すブロック図、図８は遅延回路の構成を示すブロック図、図９は送信側回路からアイソレーションデバイスへ送信されるクロック、同期コード、およびピクセルデータを示すタイミングチャートである。
【００９１】
この実施形態２において、上述の実施形態１とほぼ同様である部分については同一の符号を付すなどして説明を適宜省略し、主として異なる点についてのみ説明する。
【００９２】
本実施形態２は、同期信号を同期コードとして、ピクセルデータを送信するチャンネルを介して送信する点で、上述した実施形態１と同様である。
【００９３】
また、本実施形態において送信デバイス１０が送信しようとするデジタル画像データは、１ピクセルが１２ビットのデジタルデータとなっている。
【００９４】
絶縁伝送部は、本実施形態においては３つのアイソレーションデバイスを備えており、つまり、第１，第２アイソレーションデバイス２０ａ，２０ｂに加えて、さらに第３アイソレーションデバイス２０ｃが設けられている。本実施形態においては、第１〜第３アイソレーションデバイス２０ａ〜２０ｃは何れも５チャンネル（データ（ＤＡＴＡ）用：４チャンネル、クロック（ＣＬＫ）用：１チャンネル）のデバイスとして構成されており、トータルのチャンネル数は１５チャンネルである。
【００９５】
これに対応して送信デバイス１０には、第３アイソレーションデバイス２０ｃへ分割データ、同期コード、およびクロックの送信を行う同期コード付加部１４ｃが設けられている。そして、分割並替部１２は同期コード付加部１４ｃへも分割データを送信し、遅延回路１３は同期コード付加部１４ｃへも遅延された同期信号を送信する。
【００９６】
一方、受信デバイス３０には、２つのラインメモリ３２ａ，３２ｂが設けられており、さらに同期信号再生部３１ｃが追加されている。そして本実施形態においては、同期信号再生部３１ａはラインメモリ３２ａを介して合成部３４に接続され、同期信号再生部３１ｂはラインメモリ３２ｂを介して合成部３４に接続され、同期信号再生部３１ｃは遅延回路３３を介して合成部３４に接続されている。また、本実施形態における遅延回路３３の構成も、後で図８を参照して説明するように、上述した実施形態１とは異なっている。
【００９７】
このような構成において、分割並替部１２は、１２ビットで構成される１ピクセルのデータを、上位４ビットＤ［１１］〜Ｄ［８］の第１の分割データと、中位４ビットＤ［７］〜Ｄ［４］の第２の分割データと、下位４ビットＤ［３］〜Ｄ［０］の第３の分割データと、の３つに分割する。
【００９８】
そして、分割並替部１２は、分割データの並び替えを図９に示すように行う。
【００９９】
すなわち、分割並替部１２は、あるクロックにおいて、第１アイソレーションデバイス２０ａを介して伝送されるデータが、ピクセル０に係る第１の分割データＤ０［１１］〜Ｄ０［８］となるようにデータの並び替えを行う。
【０１００】
分割並替部１２は、次のクロックにおいて、第１アイソレーションデバイス２０ａを介して伝送されるデータが、ピクセル０に係る第２の分割データＤ０［７］〜Ｄ０［４］となり、第２アイソレーションデバイス２０ｂを介して伝送されるのがピクセル１に係る第１の分割データＤ１［１１］〜Ｄ１［８］となるようにデータの並び替えを行う。
【０１０１】
分割並替部１２は、その次のクロックにおいて、第１アイソレーションデバイス２０ａを介して伝送されるデータが、ピクセル０に係る第３の分割データＤ０［３］〜Ｄ０［０］となり、第２アイソレーションデバイス２０ｂを介して伝送されるのがピクセル１に係る第２の分割データＤ１［７］〜Ｄ１［４］となり、第３アイソレーションデバイス２０ｃを介して伝送されるのがピクセル２に係る第１の分割データＤ２［１１］〜Ｄ２［８］とるようにデータの並び替えを行う。
【０１０２】
分割並替部１２は、さらにその次のクロックにおいて、第１アイソレーションデバイス２０ａを介して伝送されるデータが、ピクセル３に係る第１の分割データＤ３［１１］〜Ｄ３［８］となり、第２アイソレーションデバイス２０ｂを介して伝送されるのがピクセル１に係る第３の分割データＤ１［３］〜Ｄ１［０］となり、第３アイソレーションデバイス２０ｃを介して伝送されるのがピクセル２に係る第２の分割データＤ２［７］〜Ｄ２［４］とるようにデータの並び替えを行う。
【０１０３】
その後も同様に、分割並替部１２はデータの並び替えを行う。従って、１つのピクセルデータに係る３分割された分割データは、連続する３クロックで順に伝送され、ライン上におけるピクセルの配列順にピクセルデータを送信することが可能となる。
【０１０４】
また、本実施形態においても、クリップ処理部１１が禁止コードとするのは、全ビットが１となるデータである（なお、１２ビットの全てがビット値１となる数値は４０９５である）とすると、同期コード付加部１４ａ，１４ｂ，１４ｃが付加する同期コードに含まれる識別コードは、次のようになる。
【０１０５】
すなわち、分割データのビット数は４であり、分割並替部１２による１つのピクセルデータの時分割数は３であるから、識別コードは、ビット数４×（２×３−１）＝２０の、ビット値１が連続するコードとなる。この識別コードは、連続する（２×３−１）＝５クロックで送信されるデータである。
【０１０６】
そして、本実施形態において、識別コードに続き付加されるタイミングリファレンスシグナルＴＲＳは、例えば、第３ビットがＶＳＹＮＣ状態を示すビット値０またはビット値１、第２ビットがＨＳＹＮＣ状態を示すビット値０またはビット値１、第１ビットが有効画素の開始と終了とを示すコード（ビット値０またはビット値１）、第０ビットが不使用である。
【０１０７】
また、受信デバイス３０の同期信号再生部３１ｃは、第３アイソレーションデバイス２０ｃから受信したデータ中の同期コードを識別コードに基づき検出し、同期信号を再生する。
【０１０８】
ラインメモリ３２ａ，３２ｂは、それぞれ、同期信号再生部３１ａ，３１ｂにより識別された同期コードに引き続いて受信される分割データを一時的に記憶するものである。これらのラインメモリ３２ａ，３２ｂへの分割データの書き込みは、第１，第２アイソレーションデバイス２０ａ，２０ｂを介して各取得したクロックにそれぞれ同期して行われる。また、ラインメモリ３２ａ，３２ｂからの分割データの読み出しは、第３アイソレーションデバイス２０ｃを介して受信したクロックと、第３アイソレーションデバイス２０ｃを介して受信し遅延回路３３により遅延された水平同期信号と、に基づいて決定されるタイミングで行われる。
【０１０９】
遅延回路３３は、第１，第２アイソレーションデバイス２０ａ，２０ｂと第３アイソレーションデバイス２０ｃと間のデバイス間スキューに対応する遅延と、時分割で送信されるピクセルデータに係る１クロックの遅延および２クロックの遅延と、を行うものである。
【０１１０】
ここで図８を参照して、遅延回路３３について説明する。
【０１１１】
遅延回路３３は、デバイス間スキュー用遅延部３３ａと、１クロック遅延部３３ｂと、２クロック遅延部３３ｃと、を備えている。
【０１１２】
デバイス間スキュー用遅延部３３ａは、第１アイソレーションデバイス２０ａと第３アイソレーションデバイス２０ｃと間のデバイス間スキューとして想定され得る最大時間と、第２アイソレーションデバイス２０ｂと第３アイソレーションデバイス２０ｃと間のデバイス間スキューとして想定され得る最大時間と、の内の大きい方（等しい場合は何れか一方）の時間と、ラインメモリ３２ａ，３２ｂの書き込みおよび読み出しに要する時間と、を合計した時間以上の所定時間だけ遅延させて、データを出力する。
【０１１３】
１クロック遅延部３３ｂは、第３の分割データよりも１クロック先行して受信した第２の分割データを１クロック分遅延させる（時分割された分割データが同時性を有するように遅延させる）ものである。
【０１１４】
２クロック遅延部３３ｃは、第３の分割データよりも２クロック先行して受信した第１の分割データを２クロック分遅延させる（時分割された分割データが同時性を有するように遅延させる）ものである。
【０１１５】
また、第３の分割データは、１クロック遅延部３３ｂと２クロック遅延部３３ｃとの何れも経ることなく出力される。
【０１１６】
これにより、１つのピクセルデータに係る第１〜第３の分割データが、上述した所定時間だけ遅延されてから、遅延回路３３から同時に出力されることになる。
【０１１７】
なお、遅延回路３３は、図示はしないが、第３アイソレーションデバイス２０ｃを介して受信した水平同期信号（あるいはさらに垂直同期信号）を、上述した所定時間だけ遅延させる処理も行う。
【０１１８】
合成部３４は、ラインメモリ３２ａ、ラインメモリ３２ｂ、または遅延回路３３から出力される１つのピクセルデータに係る第１〜第３の分割データを合成して、元の１２ビットのピクセルデータを復元し出力する。
【０１１９】
従って、本実施形態における復元部は、ラインメモリ３２ａ，３２ｂ、遅延回路３３、および合成部３４（さらには、上述した読出制御回路）を含んで構成されている。
【０１２０】
このような実施形態２によれば、３つのアイソレーションデバイス２０ａ〜２０ｃを介してデジタルデータを伝送する場合にも、上述した実施形態１とほぼ同様の効果を奏することができる。
【０１２１】
なお、あるアイソレーションデバイスのデータ用チャンネルを介して分割データを送信する際に、あるピクセルに係る分割データを送信するクロックと、あるピクセルの次に該データ用チャンネルを介して送信すべきピクセルに係る分割データを送信するクロックと、の間に分割データを送信しないクロックが生じると、データ送信速度が低下することになり好ましくない。従って、上述した実施形態１，２から分かるように、絶縁伝送部の数と、分割並替部によるユニットデータの分割データへの時分割数と、は一致するようにすると良い。実際に、実施形態１においては、アイソレーションデバイスの数は２、ピクセルデータの分割データへの時分割数は２となって一致している。また、実施形態２においては、アイソレーションデバイスの数は３、ピクセルデータの分割データへの時分割数は３となって、同様に一致している。
【０１２２】
そして、上述では主としてデジタルデータ送信装置について説明したが、デジタルデータ送信装置を上述したように制御する制御方法であっても良いし、コンピュータにデジタルデータ送信装置を上述したように制御させるための制御プログラム、該制御プログラムを記録するコンピュータにより読み取り可能な記録媒体、等であっても構わない。
【０１２３】
また、本発明は上述した実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化することができる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明の態様を形成することができる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除しても良い。さらに、異なる実施形態にわたる構成要素を適宜組み合わせても良い。このように、発明の主旨を逸脱しない範囲内において種々の変形や応用が可能であることは勿論である。
【符号の説明】
【０１２４】
１０…送信デバイス（送信側回路）
１１…クリップ処理部
１２…分割並替部
１３…遅延回路
１４ａ，１４ｂ，１４ｃ…同期コード付加部
２０ａ…第１アイソレーションデバイス（絶縁伝送部）
２０ｂ…第２アイソレーションデバイス（絶縁伝送部）
２０ｃ…第３アイソレーションデバイス（絶縁伝送部）
３０…受信デバイス（受信側回路）
３１ａ，３１ｂ，３１ｃ…同期信号再生部
３２，３２ａ，３２ｂ…ラインメモリ（復元部、メモリ）
３３…遅延回路（復元部）
３３ａ…デバイス間スキュー用遅延部
３３ｂ…１クロック遅延部
３３ｃ…２クロック遅延部
３４…合成部（復元部）
７０…送信デバイス
８０ａ〜８０ｃ…第１〜第３アイソレーションデバイス
９０…受信デバイス
９１ａ，９１ｂ…第１，第２ラインメモリ
９２…遅延回路
９２ａ…データ遅延回路
９２ｂ…水平同期信号遅延回路
９３ａ，９３ｂ…第１，第２書込制御回路
９４…読出制御回路
【図１】
2014232954.tif 000003
【図２】
2014232954.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2014232954.tif 000008
【図７】
2014232954.tif 000009
【図８】
2014232954.tif 000010
【図９】
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