(57)【要約】【課題】本発明は、低電力送信機のための位相補間器およびオンチップ・アイ開口監視（ＥＯＭ）回路を使用する出力波形合成装置に関する。【解決手段】送信機設計において小面積および低電力消費の両方を達成するために、サブレートで動作する単段多位相マルチプレクサが利用される。多位相マルチプレクサは、並列オープンドレインＮＡＮＤゲートを備える。サブレート送信機アーキテクチャでは、多位相クロック信号の間の位相ミスマッチは、ジッタ性能を著しく劣化させ、低電力消費にもかかわらずサブレート送信機の普及のための重大なボトルネックである。このようなミスマッチ問題を解決するために、面積および電力効率の良い位相補間器に基づく波形合成スキームが開発されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
低電力広帯域送信機のための出力波形合成装置であって、
Ｎが正の偶数であるとして、クロック発生器によって発生されたＮ個の異なった位相クロック信号の立ち上がりエッジおよび立ち下がりエッジを制御するように構成されている２Ｎ個の位相補間器を備え、
前記２Ｎ個の位相補間器の２Ｎ個の出力がＮ対１マルチプレクサのクロック信号として入力される、出力波形合成装置。
【請求項２】
ｎが１とＮとの間の自然数であるとして、前記Ｎ個の異なった位相クロック信号のうちのｎ番目のクロック信号が位相（（ｎ−１）＊（２π／Ｎ））を有している、請求項１に記載の出力波形合成装置。
【請求項３】
前記２Ｎ個の位相補間器は、Ｎ個のグループに分類され、前記ｎ番目のクロック信号および（ｎ＋１）番目のクロック信号の全部が前記Ｎ個のグループのうちのｎ番目のグループに含まれた２個の位相補間器の１つずつに入力される、請求項２に記載の出力波形合成装置。
【請求項４】
前記２個の位相補間器の２個の出力は、独立に制御可能な立ち上がり遅延および立ち下がり遅延を伴う単一の位相クロックとして使用される、請求項３に記載の出力波形合成装置。
【請求項５】
前記２Ｎ個の位相補間器は、前記Ｎ個の異なった位相クロック信号の間でクロックオーバーラップ周期と位相アライメントとのうちの少なくとも一方を調整するようにさらに構成されている、請求項１に記載の出力波形合成装置。
【請求項６】
前記Ｎ対１マルチプレクサの出力の信号アイ・ダイアグラムを定量的に測定するため出力ドライバの出力を測定するように構成されているアイ開口監視ユニットと、
前記測定された信号アイ・ダイアグラムを受信し、前記測定された信号アイ・ダイアグラムおよび予め定義された較正アルゴリズムを使用して前記２Ｎ個の位相補間器の位相制御コードを更新するように構成されているマイクロ・コントローラ・ユニットと、
をさらに備える、請求項１に記載の出力波形合成装置。
【請求項７】
前記２Ｎ個の位相補間器と前記アイ開口監視ユニットとは、前記Ｎ対１マルチプレクサおよび前記クロック発生器を含むチップに含まれ、前記マイクロ・コントローラ・ユニットは、前記チップの外側で、前記２Ｎ個の位相補間器および前記アイ開口監視ユニットに接続されている、請求項４に記載の出力波形合成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の例示的実施形態は、低電力送信機のための位相補間器およびオンチップ・アイ開口監視（ＥＯＭ）回路を使用する出力波形合成装置に関する。
【背景技術】
【０００２】
図１は、従来型の多位相マルチプレクサの簡略回路図を示し、図２は、従来型の多位相マルチプレクサの簡略タイミング図を示す。出力は、２個の隣接するクロック位相が重なるときに評価される。しかし、位相ミスマッチにより引き起こされた決定論的ジッタ（ＤＪ）は、多位相マルチプレクサの全体的なジッタ性能を支配する。図３は、位相ミスマッチおよびデューティサイクル歪みを伴う出力アイ・ダイアグラムを示す。図３に示されたＤＪは、受信機でタイミングマージンを最終的に劣化させる。位相ミスマッチは、レイアウト内で固有の装置ミスマッチおよび容量ミスマッチによって引き起こされる。出力アイ・ダイアグラムは、２００個のサンプルの１つずつに対するプロセスパラメータの確率分布としてモンテカルロ・シミュレーションの結果を示し、位相ミスマッチまたはデューティサイクル変動によって引き起こされた確率分布に対する様々なアイ・ダイアグラムを示す。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の例示的実施形態は、低電力広帯域送信機のための出力波形合成装置を開示する。
【課題を解決するための手段】
【０００４】
出力波形合成装置は、Ｎが正の偶数であるとして、クロック発生器により発生されたＮ個の異なった位相クロック信号の立ち上がりエッジおよび立ち下がりエッジを制御するように構成されている２Ｎ個の位相補間器を備え、２Ｎ個の位相補間器の２Ｎ個の出力がＮ対１マルチプレクサのクロック信号として入力される。
【０００５】
Ｎ個の異なったクロック信号のうちのｎ番目のクロック信号は、ｎが１とＮとの間の自然数であるとして、位相（（ｎ−１）＊（２π／Ｎ））を有している。
【０００６】
２Ｎ個の位相補間器は、Ｎ個のグループに分類され、ｎ番目のクロック信号および（ｎ＋１）番目のクロック信号の全部がＮ個のグループのうちのｎ番目のグループに含まれた２個の位相補間器の１つずつに入力される。
【０００７】
２個の位相補間器の２個の出力は、独立に制御可能な立ち上がり遅延および立ち下がり遅延を伴う単一の位相クロックとして使用される。
２Ｎ個の位相補間器は、Ｎ個の異なった位相クロック信号の間でクロックオーバーラップ周期と位相アライメントとのうちの少なくとも一方を調整するようにさらに構成されている。
【０００８】
出力波形合成装置は、Ｎ対１マルチプレクサの出力の信号アイ・ダイアグラムを定量的に測定するため出力ドライバの出力を測定するように構成されているアイ開口監視ユニットと、測定された信号アイ・ダイアグラムを受信し、測定された信号アイ・ダイアグラムおよび予め定義された較正アルゴリズムを使用して２Ｎ個の位相補間器の位相制御コードを更新するように構成されているマイクロ・コントローラ・ユニットとをさらに備える。
【０００９】
２Ｎ個の位相補間器とアイ開口監視ユニットとは、Ｎ対１マルチプレクサおよびクロック発生器を含むチップに含まれ、マイクロ・コントローラ・ユニットは、チップの外側で、２Ｎ個の位相補間器およびアイ開口監視ユニットに接続されている。
【００１０】
本発明をさらに理解するため包含され、本明細書に組み込まれ、本明細書の一部分を構成する添付図面は、本発明の実施形態を例示し、明細書本文と一緒に、本発明の原理を説明するために役立つ。
【図面の簡単な説明】
【００１１】
【図１】図１は従来型の多位相マルチプレクサの簡略回路図である。
【図２】図２は従来型の多位相マルチプレクサの簡略タイミング図である。
【図３】図３は位相ミスマッチおよびデューティサイクル歪みを伴う出力アイ・ダイアグラムである。
【図４】図４は本発明の例示的実施形態による波形合成装置を使用して出力波形を補正する実施例を示す図である。
【図５】図５は本発明の例示的実施形態による波形合成装置を使用して出力波形を補正する実施例を示す図である。
【図６】図６は本発明の例示的実施形態による位相ミスマッチ・較正の実施例を示す図である。
【図７】図７は本発明の例示的実施形態による位相ミスマッチ・較正の実施例を示す図である。
【図８】図８は本発明の例示的実施形態による位相ミスマッチ・較正の実施例を示す図である。
【図９】図９は本発明の例示的実施形態による独立に制御可能な立ち上がり遅延および立ち下がり遅延のための位相補間方法の実施例を示す図である。
【図１０】図１０は本発明の例示的実施形態による出力波形合成装置のための修正された４位相マルチプレクサの実施例を示す図である。
【図１１】図１１は本発明の例示的実施形態による出力波形合成装置のシステム・レベル・ブロック図の実施例を示す図である。
【発明を実施するための形態】
【００１２】
本発明は、本発明の例示的実施形態が示された添付図面を参照して以下でより完全に記載される。しかし、本発明は、多くの異なった形式で具現化されることがあり、本書に記載された実施形態に限定されるものとして解釈されるべきではない。むしろ、これらの例示的実施形態は、本開示が徹底的に行われ、発明の範囲を当業者に完全に伝達するように提供される。図面中、層および領域のサイズと相対サイズとは、明確にするために誇張されることがある。図面中の類似する符号は、類似する要素を表す。
【００１３】
位相ミスマッチ問題を解決するために、位相補間器（ＰＩ）に基づく出力波形合成装置が提案される。波形制御全体がＰＩを使用してサブレート・クロック・ドメインで実行されるので、電力オーバーヘッドが無視できる。
【００１４】
図４は、本発明の例示的実施形態による波形合成装置を使用して出力波形を補正する実施例を示す図である。波形制御は、図４に示されるように２ステップ：１）零交差調整、２）位相調整で実行される。理想的でない零交差点は、２個の隣接する分岐が同時にオン／オフにされるときに引き起こされる。零交差増加は、２個の近傍分岐が同時にオフにされるときに起こる。同様に、零交差減少は、同時起動に伴って起こる。デューティサイクル・ミスマッチは、各分岐の起動時間が多位相クロック信号間の位相ミスマッチのために不均衡であるときに起こる。「１ＵＩ」は、１つの単位間隔を表す。したがって、多位相クロック信号の間隔は、位相調整のステップで「１ＵＩ」に応じて調整されることがある。
【００１５】
図５は、本発明の例示的実施形態による波形合成装置を使用して出力波形を補正する実施例を示す図である。出力波形の零交差およびデューティサイクルを調整するために、各クロック位相の立ち上がりエッジおよび立ち下がりエッジは、独立に制御されるべきである。たとえば、４つのグループに分割された８個のＰＩが図５に示されるように利用される。８個のＰＩは、クロック発生器からの４個のクロック位相を補間し、独立した８個の位相クロック信号を生成する。
【００１６】
４個のクロック位相は、アイ開口監視回路「ＥＯＭ」からの４個のクロック位相の１つずつに関して取得されたアイ情報を使用して調整される。零交差調整のため、立ち下がりエッジを調整したＰＩは、２個の隣接する分岐が同時にオン／オフにされることを妨げるために立ち下がりエッジの対応する位相を較正することがある。その後、立ち下がりエッジの較正のための制御コードが取得されることがある。さらに、立ち下がりエッジおよび立ち上がりエッジを調整した８個のＰＩは、立ち下がりエッジおよび立ち上がりエッジの対応する位相を較正することがある。立ち上がりエッジの制御コードは、立ち上がりエッジの位相の差の補正のため増減されることがあり、立ち下がりエッジの取得された制御コードに加算されることがある。たとえば、立ち下がりエッジを調整したＰＩは、デューティサイクルの比が５０パーセントとして補正されるように、クロックのデューティサイクルの較正のため制御されることがある。その後、８個のＰＩは、多位相クロック信号の各位相の間隔を調整するために立ち上がりエッジおよび立ち下がりエッジを両方共に制御することがある。
【００１７】
図６、図７および図８は、本発明の例示的実施形態による位相ミスマッチ・較正の実施例を示す。図６は、デューティサイクルの比が５０パーセントより高く、かつ、位相の間隔が「１ＵＩ」より大きいときのタイミング図を示す。図７は、デューティサイクルの比が５０パーセントとして補正されているタイミング図を示す。しかし、位相の間隔は、これまでのように「１ＵＩ」ではない。図８は、２７０度を用いる立ち上がりエッジおよび立ち下がりエッジの位相の間隔が、デューティサイクルの比が５０パーセントとして補正され、位相の間隔が「１ＵＩ」として調整されることがあるタイミング図を示す。
【００１８】
図９は、本発明の例示的実施形態による独立に制御可能な立ち上がり遅延および立ち下がり遅延のための位相補間方法の実施例を示す図である。図５に示されるように各グループからの２個の出力クロックは、図９に示されるように独立に制御可能な立ち上がり遅延および立ち下がり遅延を伴う単一の位相クロックに相当する。その理由は、立ち上がりエッジを含有する半周期だけが一方の分岐の動作に影響を与え、立ち下がりエッジを含有するもう一方の半周期がもう一方の分岐に影響を与えるからである。
【００１９】
図１０は、本発明の例示的実施形態による出力波形合成装置のための修正された４位相マルチプレクサの実施例を示す図である。この実施例は、様々なミスマッチによって引き起こされる全ての潜在的なＤＪを解決することができる。その上、パターン依存出力波形成形は、補間係数を制御することにより容易に実現されることができる。
【００２０】
図１１は、本発明の例示的実施形態による出力波形合成装置のシステム・レベル・ブロック図の実施例を示す図である。出力波形合成装置は、オンチップ・アイ開口監視回路「ＥＯＭ」と、複数のＰＩ、すなわち、「ＰＩ×８」と、オフチップ・マイクロ・コントローラ・ユニット「ＭＣＵ」とにより構成されている。電源オン・プロセスの間に、（ＭＣＵ制御された）出力波形較正が１回実行される。最初に、オンチップ・テスト・パターン発生器（ＴＰＧ）がテスト・パターンをシリアライザ、すなわち、「４：１  ＭＵＸ」に送信する。内部「ＥＯＭ」回路は、送信された出力の信号アイ・ダイアグラムを定量的に測定するために出力ドライバの出力を測定し、測定された信号アイ・ダイアグラムをＭＣＵに報告することがある。次に、ＭＣＵは、予め定義された較正アルゴリズムを使用することによりＰＩの位相制御コードを更新する。「クロックＧｅｎ」および「出力ＤＲＶ」は、それぞれ、クロックを発生するクロック発生器および制御信号を発生する出力ドライバを表す。
【００２１】
本発明による例示的実施形態は、コンピュータにより具現化される様々な動作を実施させるためのプログラム命令を含むコンピュータ読み取り可能な媒体に記録されることがある。この媒体は、単独で、または、プログラム命令と組み合わせて、データファイル、データ構造体などをさらに含むことがある。この媒体およびプログラム命令は、本発明の目的のため具体的に設計され、構築された媒体およびプログラム命令でもよく、または、コンピュータソフトウェア技術に熟練した者に周知であり、かつ、利用できるようなものでもよい。
【００２２】
様々な変更および変形が発明の趣旨および範囲から逸脱することなく本発明において行われる可能性があることは当業者に自明であろう。このように、本発明は、添付の請求項および請求項の均等物の範囲に入る本発明の変更および変形を網羅することが意図されている。
【図１】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図２】
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【図３】
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