(57)【要約】【課題】ループ発振の抑制が容易な電界効果トランジスタを提供する。【解決手段】電界効果トランジスタは、複数のマルチフィンガー電極と、ゲート端子電極と、ドレイン端子電極と、を有する。マルチフィンガー電極は、少なくとも２つのフィンガーゲート電極と、フィンガードレイン電極と、フィンガーソース電極と、を有する。ゲート端子電極は、隣接する２つのセルのマルチフィンガーゲート電極を共通に束ねて接続する。ドレイン端子電極は、隣接する２つのセルのマルチフィンガードレイン電極を共通に束ねて接続する。隣接する２つのセルのマルチフィンガー電極は、第２の方向に関して互いに対称とされる。隣接する２つのセルのマルチフィンガー電極のうち、一方のフィンガーゲート電極と他方のフィンガーゲート電極とは略直交する。隣接する２つのセルのマルチフィンガー電極の接続領域には、ゲート端子電極とドレイン端子電極とが互いに違いに設けられる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体からなる動作層上に設けられたフィンガー電極により動作電流を制御するセル領域が第１の方向に沿って折れ線状に分散して複数個配置された電界効果トランジスタであって、
少なくとも２つのフィンガーゲート電極と、それぞれのフィンガーゲート電極を挟むように設けられたフィンガードレイン電極およびフィンガーソース電極と、を有するマルチフィンガー電極であって、１つのセル領域内では前記フィンガーゲート電極と前記フィンガードレイン電極と前記フィンガーソース電極とが平行である、複数のマルチフィンガー電極と、
隣接する２つのセルのそれぞれのマルチフィンガーゲート電極を共通に束ねて接続するゲート端子電極と、
隣接する２つのセルのそれぞれのマルチフィンガードレイン電極を共通に束ねて接続するドレイン端子電極と、
を備え、
隣接する２つのセルのマルチフィンガー電極は、前記第１の方向と直交する第２の方向に関して互いに対称とされ、
隣接する２つのセルのマルチフィンガー電極のうち、一方のフィンガーゲート電極と他方のフィンガーゲート電極とは略直交し、
隣接する２つのセルのマルチフィンガー電極の接続領域には、前記ゲート端子電極と前記ドレイン端子電極とが互いに違いに設けられた電界効果トランジスタ。
【請求項２】
１つのマルチフィンガー電極の少なくとも２つのフィンガーソース電極を共通に束ねて接続するソース端子電極をさらに備えた請求項１記載の電界効果トランジスタ。
【請求項３】
前記ソース端子電極は、前記半導体層に設けられたヴィアホールの内壁の導電層を介して、隣接する２つのマルチフィンガー電極のそれぞれのマルチフィンガーゲート電極を共通に束ねる請求項２記載の電界効果トランジスタ。
【請求項４】
それぞれのマルチフィンガー電極は、前記少なくとも２つのフィンガーゲート電極を束ねるゲートバス電極を有し、
前記ゲートバス電極は、前記ゲート端子電極に接続される請求項１〜３のいずれか１つに記載の電界効果トランジスタ。
【請求項５】
前記動作層は、六方晶系半導体からなり、
前記第１の方向は、前記六方晶系半導体のｍ面と平行である請求項１〜４のいずれか１つに記載の電界効果トランジスタ。  
【請求項６】
請求項１〜５のいずれか１つに記載の電界効果トランジスタと、
入力導電部と、出力導電部と、接地導体部と、を有する実装部材と、
前記入力導電部と、前記電界効果トランジスタと、の間に設けられ、前記接地導体部に接着された入力回路基板と、
前記出力導電部と、前記電界効果トランジスタと、の間に設けられ、前記接地導体部に接着された出力回路基板と、
を備え、
前記ドレイン端子電極は前記出力回路基板に電気的にそれぞれ接続されかつ前記ゲート端子電極は前記入力回路基板に電気的にそれぞれ接続されるが、１つのセル領域に接続された前記ゲート端子電極と前記ドレイン端子電極とは、前記電界効果トランジスタ内でループ回路を構成しない半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電界効果トランジスタおよび半導体装置に関する。
【背景技術】
【０００２】
ＧａＡｓなどからなる電界効果トランジスタの動作領域を広げると、インバータ回路、スイッチング回路、高周波回路、などを高出力化することが容易となる。ＧａＡｓの場合、材料の熱伝導率が低いので、たとえば、細長いチップにセルを並列し、チップ厚さを薄くして放熱を改善する。
【０００３】
ＳｉＣやＧａＮのようなワイドバンドギャップ半導体では熱伝導率が高いので、チップの厚さを薄くしなくとも、発熱密度をＧａＡｓの数倍にし、高出力化することが容易となる。この場合、分割された動作領域である複数のセルを間隔を適正に保つことにより、熱抵抗を低減できる。
【０００４】
ＨＥＭＴなどを用いた高周波・高出力増幅回路の場合、複数のセルは、ループ発振を生じないように配置することが好ましい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４９６５９８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
発熱領域が分散して配置され、ループ発振の抑制が容易な電界効果トランジスタおよび半導体装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態の電界効果トランジスタは、複数のセルを有する。前記セルは、複数のマルチフィンガー電極と、ゲート端子電極と、ドレイン端子電極と、を有する。前記複数のマルチフィンガー電極は、少なくとも２つのフィンガーゲート電極と、それぞれのフィンガーゲート電極を挟むように設けられたフィンガードレイン電極およびフィンガーソース電極と、を有する。１つのセル領域内では前記フィンガーゲート電極と前記フィンガードレイン電極と前記フィンガーソース電極とが平行である。前記ゲート端子電極は、隣接する２つのセルのそれぞれのマルチフィンガーゲート電極を共通に束ねて接続する。前記ドレイン端子電極は、隣接する２つのセルのそれぞれのマルチフィンガードレイン電極を共通に束ねて接続する。半導体チップの長手方向、すなわちマルチフィンガー電極の中心と、隣接するマルチフィンガー電極の中心と、を結ぶ直線を第１の方向と定義すると、隣接する２つのセルのマルチフィンガー電極は、前記第１の方向と直交する第２の方向に関して互いに対称とされる。隣接する２つのセルのマルチフィンガー電極のうち、一方のフィンガーゲート電極と他方のフィンガーゲート電極とは略直交する。隣接する２つのセルのマルチフィンガー電極の接続領域には、前記ゲート端子電極と前記ドレイン端子電極とが互いに違いに設けられる。  
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態にかかる電界効果トランジスタの模式平面図である。
【図２】図２（ａ）はセル領域の模式平面図、図２（ｂ）はマルチフィンガー電極の模式平面図、図２（ｃ）はＡ−Ａ線に沿った電界効果トランジスタの模式断面図である。
【図３】第１比較例にかかる電界効果トランジスタの模式平面図である。
【図４】第２比較例にかかる電界効果トランジスタの部分模式平面図である。
【図５】第１の実施形態の電界効果トランジスタを用いた半導体装置の模式平面図である。
【図６】図６（ａ）は第３比較例にかかる電界効果トランジスタの模式平面図、図６（ｂ）はセル領域の模式平面図、である。
【図７】第３比較例にかかる電界効果トランジスタを用いた半導体装置の模式平面図である。
【図８】第２の実施形態にかかる電界効果トランジスタの模式平面図である。
【図９】第３の実施形態にかかる電界効果トランジスタの模式平面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、第１の実施形態にかかる電界効果トランジスタの模式平面図である。
電界効果トランジスタ５は、ＳｉＣやＧａＮなどの六方晶系半導体基板と、複数のセル領域５２と、ゲート端子電極３３と、ソース端子電極４３ａ、４３ｂ、４３ｃと、ドレイン端子電極５３と、を有する。
【００１０】
複数のセル領域５２は、第１の方向９０に沿って折れ線状に分散して配置される。また、ゲート端子電極３３と、ドレイン端子電極５３とは、第１の方向９０に関して、反対の側にそれぞれ分散して配置される。  
【００１１】
図２（ａ）はセル領域の模式平面図、図２（ｂ）はマルチフィンガー電極の模式平面図、図２（ｃ）はＡ−Ａ線に沿った模式断面図である。
セル領域５２は、半導体からなる動作層１７上に設けられたマルチフィンガー電極５１ａ、５１ｂにより電流をそれぞれ制御される。
【００１２】
図２（ａ）に表すように、第１の方向９０は、マルチフィンガー電極５１ａの中心Ｏ１と、隣接するマルチフィンガー電極５１ｂの中心Ｏ２とを結ぶ直線と定義する。第２の方向９２は、第１の方向９０と直交するものとする。また、マルチフィンガー電極５１ａとマルチフィンガー電極５１ｂとは、第２の方向９２と平行な直線に関して対称であるものとする。  
【００１３】
マルチフィンガー電極５１は、少なくとも２つのフィンガーゲート電極３０と、それぞれのフィンガーゲート電極３０を挟むように設けられたフィンガードレイン電極５０およびフィンガーソース電極４０と、を含む。１つのセル領域内ではフィンガーゲート電極３０とフィンガードレイン電極５０とフィンガーソース電極４０とが平行とする。
【００１４】
フィンガーゲート電極３０のゲート長を短くすると、ソース・ドレイン間のキャリア走行時間を短くし、最大発振周波数ｆmaxを高めることができる。
【００１５】
第１の実施形態では、マルチフィンガー電極５１を実装部材の端子電極と接続するために、ゲート端子電極３３と、ドレイン端子電極５３と、ソース端子電極４３と、が設けられる。
【００１６】
なお、フィンガーゲート電極３０のゲート長は、マイクロ波帯では、１μｍ以下と短い。このため、ゲート端子電極３３との間に、複数のフィンガーゲート電極３０を束ねるゲートバス電極３１を設けるとフィンガーゲート電極３０をより均一に動作させることができる。ゲート端子電極３３は、互いに隣接するセル領域５２ａ、５２ｂのそれぞれのゲートバス電極３１ａ、３１ｂを共通に接続する。
【００１７】
ドレイン端子電極５３ａセル領域５２ａのマルチフィンガー電極５１ａのフィンガードレイン電極５０ａを共通に束ねるように接続する。ドレイン端子電極５３ｂセル領域５２ｂのマルチフィンガー電極５１ｂのフィンガードレイン電極５０ｂを共通に束ねるように接続する。ソース端子電極３３は、マルチフィンガー電極５１ａ、５１ｂのうちのフィンガーソース電極４０ａ、４０ｂを共通に束ねるように接続する。
【００１８】
また、ソース端子電極４３は、半導体層に設けられたヴィアホール８０の内壁の導電層を介して、隣接する２つのセルのマルチフィンガー電極５１ａ、５１ｂのそれぞれのフィンガーソース電極４０ａ、４０ｂを共通に束ねるように接続できる。このようにすると、マイクロ波帯でも良好な接地ができる。  
【００１９】
また、第１のマルチフィンガー電極５１ａのうちのフィンガーゲート電極３０ａは、長さＧＡのゲート引き出し部を介してゲート端子電極３３と接続される。また、第２のマルチフィンガー電極５１ｂのうちのゲート電極３０ｂは、長さＧＢのゲート引き出し部３２ｂを介してゲート端子電極３３と接続される。
【００２０】
この場合、第２の方向９２に対して、フィンガーゲート電極３０ａの開き角αｇ、およびフィンガーゲート電極３０ｂの開き角βｇを略同一とすると、電極配線、すなわちドレイン電極５３と出力整合回路との間のボンディングワイヤの長さの差による位相差を低減し、セル領域５２をバランス良く動作できる。
【００２１】
図２（ｂ）において、セル領域５２ａ、５２ｂのフィンガー長ＦＬは、たとえば、１００μｍなどとすることができる。また、ＳｉＣやＧａＮ材料は、ワイドバンドギャップを有し、かつ熱伝導度が高く、高い電力密度が得られ、高温動作が容易である。
【００２２】
このため、動作領域を複数のセル領域に分割し、ループ発振などを抑制し、位相差を生じないように合成すると、高い増幅出力を得ることができる。
【００２３】
図２（ｃ）は、電界効果トランジスタの模式断面図である。ＳｉＣなどからなる支持基板１０にＧａＮ層１２、ＡｌＧａＮなどからなる電子供給層１４、ソースコンタクト層１５、ドレインコンタクト層１６などの半導体層が積層されている。電子供給層１４とＧａＮ層１２とは動作層１７を構成する。
【００２４】
動作層１７の表面には、フィンガーゲート電極３０が設けられる。フィンガーゲート電極３０を挟んで、フィンガーソース電極４０およびフィンガードレイン電極５０が設けられる。このような電界効果トランジスタをＨＥＭＴ（High  Electron  Mobility Transistor)とよぶことができる。ＧａＮは、高い飽和電子速度と絶縁破壊耐圧を有しており、マイクロ波帯以上の周波数において高出力増幅素子として用いることができる。なお、動作層１７は、たとえば、フィンガーゲート電極３０とショットキー障壁を構成するｎ型ＧａＡｓ層などとしてもよい。
【００２５】
図３は、第１比較例にかかる電界効果トランジスタの模式平面図である。
第１比較例では、第１の方向９０と第３の方向９３との交差角θは、直交しない。この場合、ドレイン端子電極５３は、本図のように、チップ端面からの距離がセルごとに異なる。すなわち、ドレイン端子電極５３と出力整合回路との間のボンディングワイヤの長さがドレイン端子電極５３の位置により変化し、インダクタンスが変化するのでセル領域５２の動作にアンバランスを生じやすい。
【００２６】
これに対して、第１の実施形態では、ドレイン端子電極５３と、ゲート端子電極３３と、は第１の方向９０に関して、互いに反対の側に設けられる。このため、ボンディングワイヤの長さを均一にするなどによりバランス良く複数のセル領域５２を動作させることができる。
【００２７】
図４は、第２比較例にかかる電界効果トランジスタの部分模式平面図である。
第２比較例では、第２の方向９２とマルチフィンガー電極５１ａのフィンガーゲート電極３０とは、角度αｇ（０＜αｇ＜９０°）で交差する。また、第２の方向９２とマルチフィンガー電極５１ｂとは、角度βｇ（０＜βｇ＜９０°）で交差する。
【００２８】
たとえば、２つのマルチフィンガー電極５１ａ、５１ｂのフィンガーゲート電極３０の交差角γ（＝αｇ＋βｇ）を６０度とすると、ソース端子電極４３の平面形状が制約される。このため、たとえば、フィンガーソース電極４０から実装部材の接地部までの距離が長くなり、周波数特性が低下することがある。また、この位置にヴィアホール８０およびソース端子電極４３を設けようとすると、ヴィアホール８０の形状に制約を生じる。交差角γは、略直交することが好ましい。すなわち、交差角γは、８０度以上かつ１００度以下であることが好ましく、８５度以上かつ９５度以下であることがより好ましい直交する。
【００２９】
なお、本明細書において、「交差角が略直交する」とは、「交差角が、８０度以上、１００度以下」であることを意味するものとする。
【００３０】
図５は、本実施形態にかかる電界効果トランジスタを用いた半導体装置の模式平面図である。
半導体装置は、本実施形態にかかる電界効果トランジスタ５と、実装部材（パッケージ）７０と、入力回路基板７５と、出力回路基板７６と、を有する。
【００３１】
セラミックなどの絶縁材料や金属板などからなる実装部材７０は、入力導電部７２と、出力導電部７３と、接地導体部７４と、を有する。セラミックなどからなる入力回路基板７５は、入力導電部７２と、電界効果トランジスタ５と、の間に設けられ、接地導体部７４に接着される。セラミックなどからなる出力回路基板７６は、出力導電部７３と、電界効果トランジスタ５と、の間に設けられ、接地導体部７４に接着される。
【００３２】
それぞれのセル領域５２において、ドレイン端子電極５３は、電界効果トランジスタ５内で接続されず、出力回路基板７６の導電部とボンディングワイヤ７９により接続される。また、ゲート端子電極３３は、電界効果トランジスタ５内で接続されず、入力回路基板７５の導電部とボンディングワイヤ７８により接続される。
【００３３】
しかしながら、１つのセル領域５２に接続されたゲート端子電極３３とドレイン端子電極５３とは、電界効果トランジスタ５のチップ内で配線電極によるループ回路を構成せず、ループ回路はチップ外の回路を含んで構成される。このため、高調波などによる不要な発振を外部回路で抑制することが容易である。
【００３４】
図６（ａ）は第３比較例にかかる電界効果トランジスタの模式平面図、図６（ｂ）はセル領域の模式平面図、である。
図６（ａ）において、第１のセル領域１５２ａと第２のセル領域１５２ｂとは、チップ表面において位置をずらして配置されている。第１のマルチフィンガー電極１５１ａのゲートバス電極１３１ａからのゲート引き出し部１３２ａの長さＧＡは、第２のゲートバス電極１３１ｂからのゲート引き出し部１３２ｂの長さＧＢと同一である。
【００３５】
ゲート端子電極１３３は、ゲート引き出し部１３２ａ、１３２ｂにそれぞれ接続される。また、ソース端子電極１４０ａ、１４０ｂは、ヴィアホールなどの内壁に設けられた導電層と接続される。さらに、フィンガードレイン電極１５０ａ、１５０ｂは、ドレイン端子電極１５３とそれぞれ接続される。
【００３６】
第３比較例において、フィンガー長が１００μｍのゲート電極が６本設けられたセル領域とする。このセル領域が１２個配置された半導体装置の熱抵抗は、１．１１℃／Ｗであった。
【００３７】
これに対して、図１に表す第１の実施形態では、同じく１００μｍのフィンガー長ＦＬにおいて、熱抵抗は０．９２℃／Ｗとなり、第１比較例に対して略２０％低減された。なお、ＧａＡｓの場合、熱伝導率が低いためにチップ厚さを３０μｍ程度に薄くして熱抵抗を低減する。他方、ＧａＮやＳｉＣの熱伝導率はＧａＡｓよりも高いので、チップ厚さは放熱性を律則していない。このため、厚いチップとすることができ、より大面積とすることができる。
【００３８】
また、セル領域を回転して配置するため、２つのセル領域とゲート端子電極３３との間の接続線路長、および２つのセル領域とドレイン端子電極５３との間の接続線路長がそれぞれ低減される。このため、高周波特性がより均一となる。
【００３９】
図７は、第３比較例にかかる電界効果トランジスタを用いた半導体装置の模式平面図である。
半導体装置は、第３比較例にかかる電界効果トランジスタ１０５と、実装部材１７０と、入力回路基板１７５と、出力回路基板１７６と、を有する。
【００４０】
実装部材１７０は、入力導電部１７２と、出力導電部１７３と、接地導体部１７４と、を有する。入力回路基板１７５は、入力導電部１７２と、電界効果トランジスタ１０５と、の間に設けられ、接地導体部１７４に接着される。出力回路基板１７６は、出力導電部１７３と、電界効果トランジスタ１０５と、の間に設けられ、接地導体部１７４に接着される。
【００４１】
第１のセル領域１５２ａと第２のセル領域１５２ｂとを接続するドレイン端子電極１５３は、電界効果トランジスタ１０５内で接続される。このため、ゲート端子電極１３３と、ドレイン端子電極１５３と、が、チップ内でループ回路を形成する。ループ回路により、高調波などの発振を生じても整合回路を含む外部内で発振を抑制することは困難である。
【００４２】
図８は、第２の実施形態にかかる電界効果トランジスタの模式平面図である。
２つのマルチフィンガー電極５１ａ、５１ｂのうちのそれぞれのフィンガーソース電極４０ａ、４０ｂは、たとえば、フィンガーゲート電極３０ａ、３０ｂおよびフィンガードレイン電極５０ａ、５０ｂと交差しないように、エアーブリッジ４４などにより立体的に配線してもよい。
【００４３】
また、半導体基板や半導体からなる動作層１７に設けられたヴィアホール８０の内壁を覆うように導電層を介して接地することができる。なお、ヴィアホールを設けずに、ボンディングワイヤを用いてソース端子電極４３を接地することもできる。
【００４４】
図９は、第３の実施形態にかかる電界効果トランジスタの模式平面図である。
動作層１７がＧａＮなどの六方晶系結晶の場合、ｍ面（非極性面）を第１の方向９０と平行になるようにし、開き角αｇを４５度、開き角βｇを４５度、とする。このようにすると、複数のセル領域５２の電気特性を均一にすることができる。これに対して、たとえば、開き角αｇを０度、開き角βｇを９０度、のように配置すると、異なるセル領域５２の間で電気的特性が異なるので好ましくない。
【００４５】
第１〜第３の実施形態にかかる電界効果トランジスタ５は、チップ発熱領域が分散して配置され、ループ発振の抑制が容易である。このため、高い増幅出力を得ることができる。
【００４６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４７】
５  電界効果トランジスタ、１７  動作層、３０  フィンガーゲート電極、３１  ゲートバス電極、３３  ゲート端子電極、４０  フィンガーソース電極、４３  ソース端子電極、５０  フィンガードレイン電極、５１  マルチフィンガー電極、５２  セル領域、５３  ドレイン端子電極、７０  実装部材、７５  入力回路基板、７６  出力回路基板、８０  ヴィアホール、９０  第１の方向、９２  第２の方向、αｇ、βｇ  開き角、γ  交差角
【図１】
2014175368.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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