(57)【要約】【課題】回路規模を小さくしつつ、比較的高精度な分周を簡単に行うことを可能とする。【解決手段】周波数分周回路（２）の回路構成は、電圧制御発振器（１）の回路構成と同一の回路構成を含んでおり、可変容量（ＣＤＩＶ）は可変容量（ＣＶＣＯ）と同一の接続関係を有するものであり、可変容量（ＣＤＩＶ）を制御する信号が、可変容量（ＣＶＣＯ）を制御する信号と同一の信号である。【選択図】図１
2014222867.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御発振器の出力周波数を分周する周波数分周回路であって、
上記周波数分周回路の回路構成は、上記電圧制御発振器の回路構成と同一の回路構成を含んでおり、
上記周波数分周回路の回路構成に含まれる、該周波数分周回路の自走周波数を制御する分周制御部の接続関係は、上記電圧制御発振器における、該電圧制御発振器の発振周波数を制御する発振制御部の接続関係と同一であり、
上記分周制御部を制御する信号が、上記発振制御部を制御する信号と同一の信号であることを特徴とする周波数分周回路。
【請求項２】
上記電圧制御発振器の発振周波数を、上記周波数分周回路の自走周波数にて除した値が、上記電圧制御発振器の発振周波数におけるゲインを、上記周波数分周回路の自走周波数におけるゲインにて除した値と略同一であることを特徴とする請求項１に記載の周波数分周回路。
【請求項３】
上記周波数分周回路は、上記分周制御部を構成するインダクタを含んでおり、
上記電圧制御発振器は、上記発振制御部を構成するインダクタを含んでおり、
上記周波数分周回路の上記インダクタのインダクタンスが、上記電圧制御発振器の上記インダクタのインダクタンスの、ｎ（ｎは整数）の２乗倍であり、
上記周波数分周回路の自走周波数が、上記電圧制御発振器の発振周波数の１／ｎであることを特徴とする請求項１または２に記載の周波数分周回路。
【請求項４】
上記周波数分周回路は、上記分周制御部を構成する遅延回路を含んでおり、
上記電圧制御発振器は、上記発振制御部を構成する遅延回路を含んでおり、
上記周波数分周回路の上記遅延回路の段数と、上記電圧制御発振器の上記遅延回路の段数との比率に応じて、上記周波数分周回路における分周比が決定されることを特徴とする請求項１または２に記載の周波数分周回路。
【請求項５】
請求項１から４のいずれか１項に記載の周波数分周回路を備えていることを特徴とするＰＬＬ（Phase-Locked Loop）シンセサイザ回路。
【請求項６】
請求項１から４のいずれか１項に記載の周波数分周回路を備えていることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数分周回路、ＰＬＬシンセサイザ回路、および電子機器に関する。
【背景技術】
【０００２】
図７は、一般的なＰＬＬ（Phase-Locked Loop）シンセサイザ回路の構成を示す回路図である。
【０００３】
図７に示すＰＬＬシンセサイザ回路７０は、位相比較器（ＰＦＤ）７１、ループフィルタ（ＬＦ）７２、電圧制御発振器（ＶＣＯ）７３、固定分周器７４、および可変分周器７５を備えている。
【０００４】
ＰＬＬシンセサイザ回路７０は、固定分周器７４および可変分周器７５を帰還路に有しており、固定分周器７４および可変分周器７５の分周比に応じて、出力信号の周波数を変更することが可能な回路である。
【０００５】
広い出力周波数範囲を得るために、分周器は、広い周波数範囲において動作可能であることが求められる。分周すべき信号の周波数が低い場合、分周器は、カウンタ回路等により容易に実現することができる。一方、分周すべき信号の周波数が高い場合、カウンタ回路では分周機能の達成が困難であるため、ＳＣＬ（ソース・カップルド・ロジック）またはＣＭＬ（カレント・モード・ロジック）等が利用される。
【０００６】
分周器が分周可能であることの条件としての、入力周波数と入力パワーとの関係の一例を、図５に示している。すなわち、所定の周波数範囲内において、所定以上の入力パワーを有していれば、分周可能となる。
【０００７】
なお、分周器は、信号の入力が無いときに発振する回路であり、出力がこの発振の周波数（すなわち、自走周波数）であれば、非常に小さい入力パワーであっても動作する（図５の周波数Ｆｆ参照）。
【０００８】
ところで、分周器への入力回路は、上述した所定の周波数範囲内において、十分大きなパワーの信号を分周器に供給することが求められる。加えて、製造ばらつき等に起因する、信号の周波数およびパワーのばらつきに対応するために、分周器への入力周波数および入力パワーに関するマージンを十分に確保する必要がある。
【０００９】
そこで、図６に示すとおり、分周器の自走周波数を可変とし、発振周波数に応じて分周器の自走周波数を変更する技術が、例えば特許文献１および２に開示されている。
【００１０】
特許文献１に開示されている技術では、ソース結合型論理（ＳＣＬ）またはエミッタ結合型論理（ＥＣＬ）によって構成されており、自走周波数を変更する端子を備えている分周器を用いている。また、入力される信号の周波数をモニタし、モニタした周波数を電圧へと変換する周波数−電圧変換回路を備えている。
【００１１】
特許文献２に開示されている技術では、特許文献１に開示されている技術と同様に、自走周波数を変更することが可能な分周器を用いている。なお、特許文献２に係る自走周波数は、外部データに基づいて制御される。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平６−１９７０１１号公報（１９９４年７月１５日公開）
【特許文献２】特開平８−２２３０３０号公報（１９９６年８月３０日公開）
【発明の概要】
【発明が解決しようとする課題】
【００１３】
特許文献１に開示されている技術では、周波数−電圧変換回路が必要であるため、回路規模が大きくなってしまうという問題が発生する。また、特許文献１に係る周波数分周回路装置を高精度に動作させるためには、高精度な周波数−電圧変換回路を用いる必要があるため、周波数分周回路装置を高精度に動作させることが容易でないという問題が発生する。
【００１４】
特許文献２に開示されている技術では、製造プロセス、各種電圧の波形、温度変化等に伴う自走周波数の変動等に対応できる程度に詳細な外部データを用いて、自走周波数を制御する必要がある。このため、周波数分周回路を高精度に動作させることが容易でないという問題が発生する。
【００１５】
本発明は、上記の問題に鑑みて為されたものであり、その目的は、回路規模を小さくしつつ、比較的高精度な分周を簡単に行うことを可能とする、周波数分周回路、ＰＬＬシンセサイザ回路、および電子機器を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の一態様に係る周波数分周回路は、上記の問題を解決するために、電圧制御発振器の出力周波数を分周する周波数分周回路であって、上記周波数分周回路の回路構成は、上記電圧制御発振器の回路構成と同一の回路構成を含んでおり、上記周波数分周回路の回路構成に含まれる、該周波数分周回路の自走周波数を制御する分周制御部の接続関係は、上記電圧制御発振器における、該電圧制御発振器の発振周波数を制御する発振制御部の接続関係と同一であり、上記分周制御部を制御する信号が、上記発振制御部を制御する信号と同一の信号であることを特徴としている。
【発明の効果】
【００１７】
本発明の一態様によれば、回路規模を小さくしつつ、比較的高精度な分周を簡単に行うことが可能になるという効果を奏する。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施の形態に係る周波数分周回路の構成を示す回路図である。
【図２】本発明の第２の実施の形態に係る周波数分周回路の構成を示す回路図である。
【図３】本発明の第３の実施の形態に係る周波数分周回路の構成を示す回路図である。
【図４】本発明の第４の実施の形態に係る周波数分周回路の構成を示す回路図である。
【図５】分周器の入力周波数と入力パワーとの関係の一例を示すグラフである。
【図６】分周器の入力周波数と入力パワーとの関係を示すグラフであり、自走周波数を可変とする様子を示している。
【図７】一般的なＰＬＬシンセサイザ回路の構成を示す回路図である。
【発明を実施するための形態】
【００１９】
〔第１の実施の形態〕
図１は、第１の実施の形態に係る周波数分周回路の構成を示す回路図である。
【００２０】
図１には、電圧制御発振器（ＶＣＯ）１と、周波数分周回路２とを示している。また、電圧制御発振器１と、周波数分周回路２とを含む図１に示す回路全体を、分周ユニット１０と称する。
【００２１】
電圧制御発振器１は、電圧制御発振器７３（図７参照）に相当するものである。また、周波数分周回路２は、固定分周器７４（図７参照）の一部または全部に相当するものである。すなわち、図１に示す周波数分周回路２を１段または複数段設けたものを、固定分周器７４として用いる構成が考えられる。
【００２２】
電圧制御発振器１は、電流源Ｉａ、トランジスタＴａおよびＴｂ、可変容量（発振制御部）ＣＶＣＯ、およびインダクタ（発振制御部）ＬＶＣＯを備えている。
【００２３】
トランジスタＴａのソースおよびトランジスタＴｂのソースは、電流源Ｉａを介して接地されている。トランジスタＴａのドレインはトランジスタＴｂのゲートに接続されており、トランジスタＴｂのドレインはトランジスタＴａのゲートに接続されている。トランジスタＴａのドレインとトランジスタＴｂのドレインとの間には、可変容量ＣＶＣＯおよびインダクタＬＶＣＯの並列回路が接続されている。すなわち、可変容量ＣＶＣＯおよびインダクタＬＶＣＯは、ＬＣタンクを構成している。
【００２４】
周波数分周回路２は、電流源Ｉｂ、トランジスタＴｃおよびＴｄ、可変容量（分周制御部）ＣＤＩＶ、およびインダクタ（分周制御部）ＬＤＩＶを備えている。
【００２５】
トランジスタＴｃのソースおよびトランジスタＴｄのソースは、電流源Ｉｂを介して接地されている。トランジスタＴｃのドレインはトランジスタＴｄのゲートに接続されており、トランジスタＴｄのドレインはトランジスタＴｃのゲートに接続されている。トランジスタＴｃのドレインとトランジスタＴｄのドレインとの間には、可変容量ＣＤＩＶおよびインダクタＬＤＩＶの並列回路が接続されている。すなわち、可変容量ＣＤＩＶおよびインダクタＬＤＩＶは、ＬＣタンクを構成している。
【００２６】
以上の構成から分かる通り、分周ユニット１０において、周波数分周回路２の回路構成は、電圧制御発振器１の回路構成と同一の回路構成を含んでいる。
【００２７】
より具体的には、周波数分周回路２を構成する電流源Ｉｂは、電圧制御発振器１を構成する電流源Ｉａと対応するものである。周波数分周回路２を構成するトランジスタＴｃおよびＴｄは、それぞれ、電圧制御発振器１を構成するトランジスタＴａおよびＴｂと対応するものである。周波数分周回路２を構成する可変容量ＣＤＩＶは、電圧制御発振器１を構成する可変容量ＣＶＣＯと対応するものである。周波数分周回路２を構成するインダクタＬＤＩＶは、電圧制御発振器１を構成するインダクタＬＶＣＯと対応するものである。ここで、「対応する」なる表現は、「同一の接続関係を有する」と換言することができる。
【００２８】
また、周波数分周回路２は、トランジスタＴｅを備えている。トランジスタＴｅのゲートは、トランジスタＴｂのドレインと、可変容量ＣＶＣＯおよびインダクタＬＶＣＯの並列回路との間に接続されている。トランジスタＴｅのソースはトランジスタＴｃのドレインに接続されており、トランジスタＴｅのドレインはトランジスタＴｄのドレインに接続されている（図１中、括弧無しで端子を示している）。もしくは、トランジスタＴｅのドレインはトランジスタＴｃのドレインに接続されており、トランジスタＴｅのソースはトランジスタＴｄのドレインに接続されている（図１中、括弧書きで端子を示している）。
【００２９】
トランジスタＴｅは、注入同期用のスイッチである。トランジスタＴｅは、ゲートに印加される信号（例えば２００ＧＨｚ）に応じてスイッチングを行うものである。そして、該スイッチングに応じて、周波数分周回路２は、電圧制御発振器１の出力周波数を分周することが可能である。
【００３０】
なお、トランジスタＴａ〜Ｔｅはいずれも、図１に示すとおり、ｎチャネル型のＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor：金属酸化膜半導体電界効果トランジスタ）を使用することができる。
【００３１】
電圧制御発振器１への入力信号（図７に示す、ループフィルタ７２から電圧制御発振器７３に入力される信号に相当）は、可変容量ＣＶＣＯの容量値を制御する。さらに、電圧制御発振器１への入力信号と同一の信号が、周波数分周回路２に入力され、可変容量ＣＤＩＶの容量値を制御する。すなわち、可変容量ＣＤＩＶを制御する信号が、可変容量ＣＶＣＯを制御する信号と同一の信号である。
【００３２】
電圧制御発振器１は、入力された電圧によって出力周波数を制御することができる回路であるが、電圧制御発振器１は、制御電圧によってその容量値が決定された可変容量ＣＶＣＯと、インダクタＬＶＣＯとの並列共振により動作する。
【００３３】
周波数分周回路２は、電圧制御発振器１の出力周波数を分周する回路であるが、周波数分周回路２は、注入同期により動作する。
【００３４】
可変容量ＣＤＩＶおよびインダクタＬＤＩＶは、周波数分周回路２の回路構成に含まれる、周波数分周回路２の自走周波数を制御するものである。可変容量ＣＶＣＯおよびインダクタＬＶＣＯは、電圧制御発振器１の回路構成に含まれる、電圧制御発振器１の発振周波数を制御するものである。
【００３５】
ここで、分周ユニット１０において、（インダクタＬＤＩＶのインダクタンス）＝４×（インダクタＬＶＣＯのインダクタンス）とする。その他の条件については、電圧制御発振器１と周波数分周回路２とで同じであるとする。
【００３６】
このとき、電圧制御発振器１の発振周波数ｆｖは、下記数式（１）のように表すことができる。
【００３７】
【数１】
2014222867.tif 000003
【００３８】
またこのとき、周波数分周回路２の自走周波数ｆｄは、下記数式（２）のように表すことができる。
【００３９】
【数２】
2014222867.tif 000004
【００４０】
なお、数式（１）および（２）中、「ＬＶＣＯ」はインダクタＬＶＣＯのインダクタンスであり、「ＬＤＩＶ」はインダクタＬＤＩＶのインダクタンスであり、「Ｃ」は発振および分周に寄与する容量値である。
【００４１】
数式（１）および（２）から明らかである通り、分周ユニット１０では、周波数分周回路２の自走周波数ｆｄを、電圧制御発振器１の発振周波数ｆｖの半分とすることができる。
【００４２】
また、容量値Ｃの変化量ΔＣに対する発振周波数ｆｖの変化率Δｆｖは、下記数式（３）のように表すことができる。
【００４３】
【数３】
2014222867.tif 000005
【００４４】
また、容量値Ｃの変化量ΔＣに対する自走周波数ｆｄの変化率Δｆｄは、下記数式（４）のように表すことができる。
【００４５】
【数４】
2014222867.tif 000006
【００４６】
数式（３）および（４）から明らかである通り、分周ユニット１０では、周波数分周回路２の自走周波数ｆｄの変化率Δｆｄを、電圧制御発振器１の発振周波数ｆｖの変化率Δｆｖの半分とすることができる。
【００４７】
以上のとおり、分周ユニット１０では、常に自走周波数ｆｄが発振周波数ｆｖの半分となるように分周を制御することが可能である。
【００４８】
上記の構成によれば、周波数−電圧変換回路が不要であるため、回路規模を小さくすることが可能となる。また、上記の構成によれば、数式（１）〜（４）に基づいて、分周を行うことが可能となる。高精度な周波数−電圧変換回路が不要であり、詳細な外部データも不要であるので、比較的高精度な分周を簡単に行うことが可能となる。
【００４９】
実際には、発振に寄与する、電圧制御発振器１および周波数分周回路２の容量値の不一致、または製造ばらつき等に起因して、自走周波数ｆｄおよび／または発振周波数ｆｖが変動し得る。しかしながら、分周ユニット１０では、注入同期により周波数を分周することで、自走周波数ｆｄが発振周波数ｆｖの半分となるので、該変動を皆無にすることは必須でない。
【００５０】
そして、常に自走周波数ｆｄが発振周波数ｆｖの半分となるという理想状態では、電圧制御発振器１の出力を周波数分周回路２に入力する必要が無くなる。換言すれば、「発振器を２つ備え、常に、一方の発振器の発振周波数が他方の発振器の発振周波数の半分となる」状態に相当する。この状態においては、発振周波数が低い該一方の発振器の発振周波数を制御すれば十分であり、回路の簡素化を図ることができる。
【００５１】
（変形例）
分周ユニット１０において、（可変容量ＣＤＩＶの容量値）＝４×（可変容量ＣＶＣＯの容量値）とする。その他の条件については、電圧制御発振器１と周波数分周回路２とで同じであるとする。
【００５２】
このとき、電圧制御発振器１の発振周波数ｆｖは、下記数式（５）のように表すことができる。
【００５３】
【数５】
2014222867.tif 000007
【００５４】
またこのとき、周波数分周回路２の自走周波数ｆｄは、下記数式（６）のように表すことができる。
【００５５】
【数６】
2014222867.tif 000008
【００５６】
なお、数式（５）および（６）中、「ＣＶＣＯ」は可変容量ＣＶＣＯの容量値であり、「ＣＤＩＶ」は可変容量ＣＤＩＶの容量値であり、「Ｌ」は発振および分周に寄与するインダクタンスである。
【００５７】
数式（５）および（６）から明らかである通り、分周ユニット１０では、周波数分周回路２の自走周波数ｆｄを、電圧制御発振器１の発振周波数ｆｖの半分とすることができる。
【００５８】
また、可変容量ＣＶＣＯの容量値の変化量ΔＣＶＣＯに対する発振周波数ｆｖの変化率Δｆｖは、下記数式（７）のように表すことができる。
【００５９】
【数７】
2014222867.tif 000009
【００６０】
また、可変容量ＣＤＩＶの容量値の変化量ΔＣＤＩＶに対する自走周波数ｆｄの変化率Δｆｄは、下記数式（８）のように表すことができる。
【００６１】
【数８】
2014222867.tif 000010
【００６２】
数式（７）および（８）から明らかである通り、分周ユニット１０では、周波数分周回路２の自走周波数ｆｄの変化率Δｆｄを、電圧制御発振器１の発振周波数ｆｖの変化率Δｆｖの半分とすることができる。
【００６３】
以上のとおり、分周ユニット１０では、常に自走周波数ｆｄが発振周波数ｆｖの半分となるように分周を制御することが可能である。
【００６４】
なお、図１では、電圧制御発振器１への入力信号を用いて、可変容量ＣＶＣＯの容量値および可変容量ＣＤＩＶの容量値を制御する様子を示している。一方、可変容量ＣＶＣＯの容量値および可変容量ＣＤＩＶの容量値のかわりに、インダクタＬＶＣＯのインダクタンスおよびインダクタＬＤＩＶのインダクタンスを制御してもよい。また、可変容量ＣＶＣＯの容量値、可変容量ＣＤＩＶの容量値、インダクタＬＶＣＯのインダクタンス、およびインダクタＬＤＩＶのインダクタンスのうち、任意の少なくとも１値を制御してもよい。
【００６５】
周波数分周回路２および電圧制御発振器１が、ＬＣタンクを含んでいる場合、周波数分周回路２のＬＣタンクを構成するインダクタＬＤＩＶのインダクタンスが、電圧制御発振器１のＬＣタンクを構成するインダクタＬＶＣＯのインダクタンスの、ｎ（ｎは整数）の２乗倍であると共に、周波数分周回路２の自走周波数ｆｄが、電圧制御発振器１の発振周波数ｆｖの１／ｎであるのが好ましい。本実施の形態では、ｎ＝２である場合の例について説明を行ったが、ｎが３以上であっても問題ない。
【００６６】
〔第２の実施の形態〕
図２は、第２の実施の形態に係る周波数分周回路の構成を示す回路図である。
【００６７】
図２には、電圧制御発振器１１と、周波数分周回路１２とを示している。また、電圧制御発振器１１と、周波数分周回路１２とを含む図２に示す回路全体を、分周ユニット２０と称する。
【００６８】
電圧制御発振器１１は、電圧制御発振器７３（図７参照）に相当するものである。また、周波数分周回路１２は、固定分周器７４（図７参照）の一部または全部に相当するものである。すなわち、図２に示す周波数分周回路１２を１段または複数段設けたものを、固定分周器７４として用いる構成が考えられる。
【００６９】
電圧制御発振器１１は、差動遅延回路（発振制御部）ＤＤ１およびＤＤ２を備えている。
【００７０】
差動遅延回路ＤＤ１の正相側の出力端は、差動遅延回路ＤＤ２の正相側の入力端に接続されており、差動遅延回路ＤＤ１の逆相側の出力端は、差動遅延回路ＤＤ２の逆相側の入力端に接続されている。差動遅延回路ＤＤ２の正相側の出力端は、差動遅延回路ＤＤ１の逆相側の入力端に接続されており、差動遅延回路ＤＤ２の逆相側の出力端は、差動遅延回路ＤＤ１の正相側の入力端に接続されている。
【００７１】
周波数分周回路１２は、差動遅延回路（分周制御部）ＤＤ３〜ＤＤ６を備えている。
【００７２】
差動遅延回路ＤＤ３の正相側の出力端は、差動遅延回路ＤＤ４の正相側の入力端に接続されており、差動遅延回路ＤＤ３の逆相側の出力端は、差動遅延回路ＤＤ４の逆相側の入力端に接続されている。差動遅延回路ＤＤ４の正相側の出力端は、差動遅延回路ＤＤ５の正相側の入力端に接続されており、差動遅延回路ＤＤ４の逆相側の出力端は、差動遅延回路ＤＤ５の逆相側の入力端に接続されている。差動遅延回路ＤＤ５の正相側の出力端は、差動遅延回路ＤＤ６の正相側の入力端に接続されており、差動遅延回路ＤＤ５の逆相側の出力端は、差動遅延回路ＤＤ６の逆相側の入力端に接続されている。差動遅延回路ＤＤ６の正相側の出力端は、差動遅延回路ＤＤ３の逆相側の入力端に接続されており、差動遅延回路ＤＤ６の逆相側の出力端は、差動遅延回路ＤＤ３の正相側の入力端に接続されている。
【００７３】
また、図２には、差動遅延回路ＤＤ１の具体的な回路構成を併せて示している。
【００７４】
差動遅延回路ＤＤ１は、電流源Ｉ１、およびトランジスタＴ１〜Ｔ４を備えている。
【００７５】
トランジスタＴ１のソースおよびトランジスタＴ２のソースは、電流源Ｉ１を介して接地されている。トランジスタＴ１のドレインはトランジスタＴ３のソースに接続されており、トランジスタＴ２のドレインはトランジスタＴ４のソースに接続されている。トランジスタＴ３のソースはトランジスタＴ４のゲートに接続されており、トランジスタＴ４のソースはトランジスタＴ３のゲートに接続されている。正相側の入力端ＩＮｐはトランジスタＴ２のゲートに接続されており、逆相側の入力端ＩＮｍはトランジスタＴ１のゲートに接続されている。正相側の出力端ＯＵＴｐはトランジスタＴ１のドレインに接続されており、逆相側の出力端ＯＵＴｍはトランジスタＴ２のドレインに接続されている。
【００７６】
なお、トランジスタＴ１およびＴ２はいずれも、図２に示すとおり、ｎチャネル型のＭＯＳＦＥＴを使用することができる。また、トランジスタＴ３およびＴ４はいずれも、図２に示すとおり、ｐチャネル型のＭＯＳＦＥＴを使用することができる。
【００７７】
差動遅延回路ＤＤ２〜ＤＤ６についても、差動遅延回路ＤＤ１と同様の構成である（すなわち、分周制御部は発振制御部と同一の接続関係を有するものである）。
【００７８】
以上の構成から分かる通り、分周ユニット２０において、周波数分周回路１２の回路構成は、電圧制御発振器１１の回路構成と同一の回路構成を含んでいる。
【００７９】
より具体的には、周波数分周回路１２を構成する差動遅延回路ＤＤ５は、電圧制御発振器１１を構成する差動遅延回路ＤＤ１と対応するものである。周波数分周回路１２を構成する差動遅延回路ＤＤ６は、電圧制御発振器１１を構成する差動遅延回路ＤＤ２と対応するものである。そして、周波数分周回路１２は、これらに加え、差動遅延回路ＤＤ６の各出力端から差動遅延回路ＤＤ５の各入力端までの経路に、差動遅延回路ＤＤ３およびＤＤ４を備えている構成であると解釈することができる。ここで、「対応する」なる表現は、「同一の接続関係を有する」と換言することができる。
【００８０】
また、電圧制御発振器１１および周波数分周回路１２はいずれも、リングオシレータ（リング発振器）を含む構成となっている。
【００８１】
なお、差動遅延回路ＤＤ２の正相側の出力端は、コンデンサＣ１を介して、抵抗Ｒ１および差動遅延回路ＤＤ３の制御入力端に接続されている。
【００８２】
分周ユニット２０の端子Ｖｃｎｔｌには、電圧制御発振器１１への入力信号（図７に示す、ループフィルタ７２から電圧制御発振器７３に入力される信号に相当）が供給される。
【００８３】
端子Ｖｃｎｔｌに供給された信号は、差動遅延回路ＤＤ１およびＤＤ２の制御入力端に入力され、差動遅延回路ＤＤ１およびＤＤ２を制御する。さらに、端子Ｖｃｎｔｌに供給された信号（電圧制御発振器１１への入力信号と同一の信号）が、周波数分周回路１２に入力され、差動遅延回路ＤＤ３〜ＤＤ６の制御入力端に入力され、差動遅延回路ＤＤ３〜ＤＤ６を制御する。具体的に、この信号は、各差動遅延回路に設けられた電流源Ｉ１を制御することとなる。すなわち、差動遅延回路ＤＤ３〜ＤＤ６を制御する信号が、差動遅延回路ＤＤ１およびＤＤ２を制御する信号と同一の信号である。
【００８４】
ここで、電圧制御発振器１１の動作メカニズムについて説明する。なお、ここでは、差動遅延回路ＤＤ１およびＤＤ２における遅延時間がいずれもΔｔである例を説明する。
【００８５】
差動遅延回路ＤＤ２に入力される信号は、差動遅延回路ＤＤ１に入力される信号に対して、Δｔだけ遅延した信号となる。同様に、差動遅延回路ＤＤ２から出力される信号は、差動遅延回路ＤＤ２に入力される信号に対して、Δｔだけ遅延した信号となる。また、差動遅延回路ＤＤ２の正相側の出力端から出力された信号が、差動遅延回路ＤＤ１の逆相側の入力端に供給され、差動遅延回路ＤＤ２の逆相側の出力端から出力された信号が、差動遅延回路ＤＤ１の正相側の入力端に供給される。このため、差動遅延回路ＤＤ２から出力された信号は、正相と逆相とが反転されて、差動遅延回路ＤＤ１に入力されると解釈することができる。
【００８６】
この結果、差動遅延回路ＤＤ１に入力される信号が、２×Δｔ遅延されると共に正相と逆相とが反転され、再度差動遅延回路ＤＤ１に入力される、という動作を繰り返す。この繰り返し動作は、換言すれば、１／（４×Δｔ）の周波数による発振である。
【００８７】
周波数分周回路１２の動作メカニズムについても同様である。すなわち、差動遅延回路ＤＤ３に入力される信号が、４×Δｔ遅延されると共に正相と逆相とが反転され、再度差動遅延回路ＤＤ３に入力される、という動作を繰り返す。この繰り返し動作は、換言すれば、１／（８×Δｔ）の周波数による発振である。
【００８８】
なお、各差動遅延回路ＤＤ１〜ＤＤ６の制御入力端に入力される信号が、電流源Ｉ１を制御することは上述したが、この制御は、Δｔの制御に相当する。つまり、各差動遅延回路ＤＤ１〜ＤＤ６が互いに同一の構成であれば、それらの制御入力端に互いに同一の信号を供給することで、各差動遅延回路ＤＤ１〜ＤＤ６における遅延時間を互いに同一とすることは容易である。
【００８９】
以上のメカニズムからも明らかである通り、周波数分周回路１２の自走周波数は、電圧制御発振器１１の発振周波数の１／２となる。
【００９０】
そして、電圧制御発振器１１の出力を、周波数分周回路１２の差動遅延回路ＤＤ３の制御入力端に重畳させることにより、周波数分周回路１２が電圧制御発振器１１の出力周波数を２分周することが可能となる。
【００９１】
周波数分周回路１２および電圧制御発振器１１が、リングオシレータを含んでいる場合、周波数分周回路１２のリングオシレータを構成する遅延回路の段数と、電圧制御発振器１１のリングオシレータを構成する遅延回路の段数との比率に応じて、周波数分周回路１２における分周比が決定されると言える。
【００９２】
〔第３の実施の形態〕
図３は、第３の実施の形態に係る周波数分周回路の構成を示す回路図である。
【００９３】
図３には、電圧制御発振器１１と、周波数分周回路２２とを示している。また、電圧制御発振器１１と、周波数分周回路２２とを含む図３に示す回路全体を、分周ユニット３０と称する。
【００９４】
周波数分周回路２２は、周波数分周回路１２と下記の点が異なる。
【００９５】
すなわち、周波数分周回路２２は、４つの差動遅延回路ＤＤ３〜ＤＤ６に加え、差動遅延回路（分周制御部）ＤＤ７およびＤＤ８を有している。差動遅延回路ＤＤ７およびＤＤ８は、差動遅延回路ＤＤ１〜ＤＤ６と同様の回路を用いることができる。
【００９６】
これに伴い、差動遅延回路ＤＤ４の正相側の出力端は、差動遅延回路ＤＤ７の正相側の入力端および出力端、差動遅延回路ＤＤ８の正相側の入力端および出力端を介して、差動遅延回路ＤＤ５の正相側の入力端に接続される。差動遅延回路ＤＤ４の逆相側の出力端は、差動遅延回路ＤＤ７の逆相側の入力端および出力端、差動遅延回路ＤＤ８の逆相側の入力端および出力端を介して、差動遅延回路ＤＤ５の逆相側の入力端に接続される。
【００９７】
また、端子Ｖｃｎｔｌに供給された信号（電圧制御発振器１１への入力信号と同一の信号）が、差動遅延回路ＤＤ７およびＤＤ８の制御入力端にも入力される。すなわち、差動遅延回路ＤＤ７およびＤＤ８を制御する信号が、差動遅延回路ＤＤ１およびＤＤ２を制御する信号と同一の信号である。
【００９８】
周波数分周回路２２の動作メカニズムは、周波数分周回路１２の動作メカニズムと同様である。すなわち、差動遅延回路ＤＤ３に入力される信号が、６×Δｔ遅延されると共に正相と逆相とが反転され、再度差動遅延回路ＤＤ３に入力される、という動作を繰り返す。この繰り返し動作は、換言すれば、１／（１２×Δｔ）の周波数による発振である。
【００９９】
各差動遅延回路ＤＤ１〜ＤＤ６と同様に、各差動遅延回路ＤＤ７およびＤＤ８が互いに同一の構成であれば、それらの制御入力端に互いに同一の信号を供給することで、各差動遅延回路ＤＤ７およびＤＤ８における遅延時間を互いに同一とすることは容易である。
【０１００】
以上のメカニズムからも明らかである通り、周波数分周回路２２の自走周波数は、電圧制御発振器１１の発振周波数の１／３となる。
【０１０１】
そして、電圧制御発振器１１の出力を、周波数分周回路２２の差動遅延回路ＤＤ３の制御入力端に重畳させることにより、周波数分周回路２２が電圧制御発振器１１の出力周波数を３分周することが可能となる。
【０１０２】
〔第４の実施の形態〕
図４は、第４の実施の形態に係る周波数分周回路の構成を示す回路図である。
【０１０３】
図４に示す分周ユニット４０は、図１に示す分周ユニット１０の構成に加え、制御電圧調整器ＣＶを備えている。
【０１０４】
図４において、制御電圧調整器ＣＶは、電圧制御発振器１への入力信号の経路上であって、可変容量ＣＶＣＯに信号を供給するポイントと、可変容量ＣＤＩＶに信号を供給するポイントとの間に設けられている。
【０１０５】
制御電圧調整器ＣＶは、電圧制御発振器１と周波数分周回路２との間で、周波数関係および／またはゲイン関係を最適化することを目的として設けられている。
【０１０６】
制御電圧調整器ＣＶは、ＤＣ（Direct Current：直流）レベルの変換を行う素子であり、例えば、レベルシフタ、アッテネータ、増幅回路のいずれか、またはこれらの組み合わせを有するものである。
【０１０７】
なお、電圧制御発振器１の発振周波数ｆｖを、周波数分周回路２の自走周波数ｆｄにて除した値が、電圧制御発振器１の発振周波数ｆｖにおけるゲインを、周波数分周回路２の自走周波数ｆｄにおけるゲインにて除した値と同一またはほぼ同一（略同一）であるのが好ましい。
【０１０８】
〔その他の形態〕
分周ユニット１０、２０、３０、および４０の構成は、特に、高周波を発振するＶＣＯ、およびその出力周波数を分周する分周器への適用が望ましい。
【０１０９】
また、周波数分周回路２、１２、または２２を備えているＰＬＬシンセサイザ回路および電子機器についても、本発明の範疇に入る。
【０１１０】
〔まとめ〕
本発明の態様１に係る周波数分周回路は、電圧制御発振器の出力周波数を分周する周波数分周回路であって、上記周波数分周回路の回路構成は、上記電圧制御発振器の回路構成と同一の回路構成を含んでおり、上記周波数分周回路の回路構成に含まれる、該周波数分周回路の自走周波数を制御する分周制御部の接続関係は、上記電圧制御発振器における、該電圧制御発振器の発振周波数を制御する発振制御部の接続関係と同一であり、上記分周制御部を制御する信号が、上記発振制御部を制御する信号と同一の信号である。
【０１１１】
上記の構成によれば、周波数−電圧変換回路が不要であるため、回路規模を小さくすることが可能となる。また、上記の構成によれば、高精度な周波数−電圧変換回路が不要であり、詳細な外部データも不要であるので、比較的高精度な分周を簡単に行うことが可能となる。
【０１１２】
本発明の態様２に係る周波数分周回路は、上記態様１において、上記電圧制御発振器の発振周波数を、上記周波数分周回路の自走周波数にて除した値が、上記電圧制御発振器の発振周波数におけるゲインを、上記周波数分周回路の自走周波数におけるゲインにて除した値と略同一である。
【０１１３】
本発明の態様３に係る周波数分周回路は、上記態様１または２において、上記周波数分周回路は、上記分周制御部を構成するインダクタを含んでおり、上記電圧制御発振器は、上記発振制御部を構成するインダクタを含んでおり、上記周波数分周回路の上記インダクタのインダクタンスが、上記電圧制御発振器の上記インダクタのインダクタンスの、ｎ（ｎは整数）の２乗倍であり、上記周波数分周回路の自走周波数が、上記電圧制御発振器の発振周波数の１／ｎである。
【０１１４】
本発明の態様４に係る周波数分周回路は、上記態様１または２において、上記周波数分周回路は、上記分周制御部を構成する遅延回路を含んでおり、上記電圧制御発振器は、上記発振制御部を構成する遅延回路を含んでおり、上記周波数分周回路の上記遅延回路の段数と、上記電圧制御発振器の上記遅延回路の段数との比率に応じて、上記周波数分周回路における分周比が決定される。
【０１１５】
本発明の態様５に係るＰＬＬシンセサイザ回路は、態様１から４のいずれかに係る周波数分周回路を備えている。
【０１１６】
本発明の態様６に係る電子機器は、態様１から４のいずれかに係る周波数分周回路を備えている。
【０１１７】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【産業上の利用可能性】
【０１１８】
本発明は、周波数分周回路、ＰＬＬシンセサイザ回路、および電子機器に利用することができる。
【符号の説明】
【０１１９】
１、１１  電圧制御発振器
２、１２、２２  周波数分周回路
１０、２０、３０、４０  分周ユニット
ＣＶＣＯ  可変容量（発振制御部）
ＣＤＩＶ  可変容量（分周制御部）
ＬＶＣＯ  インダクタ（発振制御部）
ＬＤＩＶ  インダクタ（分周制御部）
ＤＤ１およびＤＤ２  差動遅延回路（発振制御部）
ＤＤ３〜ＤＤ８  差動遅延回路（分周制御部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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