(57)【要約】【課題】シングルエンドおよび差動の信号を受信可能なピンエレクトロニクス回路を提供する。【解決手段】ピンエレクトロニクス回路１００は、ＤＵＴ１から出力される差動またはシングルエンドの複数の入力信号を受信する。コンパレータユニット１０は、チャンネルごとに設けられる。コンパレータユニット１０は、第１入力端子１２の信号としきい値電圧との比較結果をストローブ信号ＳＴＲＢのタイミングでラッチした第１比較信号ＣＭＰ１と、第１入力端子１２の信号と第２入力端子１４の信号との比較結果をストローブ信号ＳＴＲＢのタイミングでラッチした第２比較信号ＣＭＰ２と、を生成可能に構成される。ピンエレクトロニクス回路１００は、隣接する２つのチャンネルごとに、入力信号それぞれをシングルエンド信号として評価するモードと、隣接する２つのチャンネルの入力信号を差動信号として評価するモードと、が切りかえ可能に構成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
被試験デバイスから出力される差動またはシングルエンドの複数の入力信号を受信するピンエレクトロニクス回路であって、
チャンネルごとに設けられ、対応するチャンネルの入力信号が入力される第１入力端子と、隣接するチャンネルの入力信号が入力される第２入力端子と、対応するチャンネルのタイミング発生器からのストローブ信号が入力されるストローブ端子と、を有し、前記第１入力端子の信号としきい値電圧との比較結果を前記ストローブ信号のタイミングでラッチした第１比較信号と、前記第１入力端子の信号と前記第２入力端子の信号との比較結果を前記ストローブ信号のタイミングでラッチした第２比較信号と、を生成可能に構成されたコンパレータユニットを備え、
隣接する２つのチャンネルごとに、入力信号それぞれをシングルエンド信号として評価するモードと、隣接する２つのチャンネルの入力信号を差動信号として評価するモードと、が切りかえ可能に構成されることを特徴とするピンエレクトロニクス回路。
【請求項２】
チャンネルごとに設けられ、対応するチャンネルの前記第１比較信号と前記第２比較信号を受け、制御信号に応じて一方を選択するセレクタをさらに備えることを特徴とする請求項１に記載のピンエレクトロニクス回路。
【請求項３】
隣接する２つのチャンネルのうち、一方のコンパレータユニットは、第１比較信号のみが生成可能に構成されることを特徴とする請求項１または２に記載のピンエレクトロニクス回路。
【請求項４】
請求項１から３のいずれかに記載のピンエレクトロニクス回路を備えることを特徴とする試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ピンエレクトロニクス回路に関する。
【背景技術】
【０００２】
従来は半導体デバイス間の信号伝送は、シングルエンドが主流であったため、半導体試験装置（以下、試験装置ともいう）のピンエレクトロニクス回路は、シングルエンド信号を受信可能に構成されていた。ところが近年、差動インタフェースの普及にともない、差動信号を受信可能に構成したピンエレクトロニクス回路を搭載した試験装置が求められている。
【０００３】
このようなピンエレクトロニクス回路は、シングルエンド信号用の複数のチャンネルと、差動信号用の複数のチャンネルを設けておき、シングルエンド信号用のチャンネルについては、シングルエンド用のコンパレータを配置し、差動信号用のチャンネルについては、差動コンパレータを配置することで構成することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６，８５６，１５８号明細書
【特許文献２】米国特許第６，０１６，５６６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、この構成では、シングルエンド信号を受信するときには、差動コンパレータが無駄となり、差動信号を受信するときには、シングルエンド用のコンパレータが無駄となる。加えて、シングルエンド用の複数のチャンネル、差動信号用の複数のチャンネルそれぞれについて、比較結果をラッチするタイミングを指示するストローブ信号を個別に生成する必要があるため、チャンネルごとにタイミング発生器を設ける必要があり、回路規模が大きくなる。
【０００６】
本発明は係る状況においてなされたものであり、その例示的な目的のひとつは、小さな回路規模で、シングルエンドおよび差動の信号を受信可能なピンエレクトロニクス回路の提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、被試験デバイスから出力される差動またはシングルエンドの複数の入力信号を受信するピンエレクトロニクス回路に関する。ピンエレクトロニクス回路は、チャンネルごとに設けられ、対応するチャンネルの入力信号が入力される第１入力端子と、隣接するチャンネルの入力信号が入力される第２入力端子と、対応するチャンネルのタイミング発生器からのストローブ信号が入力されるストローブ端子と、を有し、前記第１入力端子の信号としきい値電圧との比較結果を前記ストローブ信号のタイミングでラッチした第１比較信号と、前記第１入力端子の信号と前記第２入力端子の信号との比較結果を前記ストローブ信号のタイミングでラッチした第２比較信号と、を生成可能に構成されたコンパレータユニットを備える。ピンエレクトロニクス回路は、隣接する２つのチャンネルごとに、入力信号それぞれをシングルエンド信号として評価するモードと、隣接する２つのチャンネルの入力信号を差動信号として評価するモードと、が切りかえ可能に構成される。
【０００８】
この態様によると、各チャンネルを独立したシングルエンド信号に割り当てるモードと、隣接する２つのチャンネルを、差動信号に割り当てるモードと、を切りかえることができ、シングルエンド用のチャンネルと差動用のチャンネルを個別に設ける場合に比べて、チャンネル数を減らすことができ、またハードウェアリソースの無駄を減らすことができる。そして、ストローブ信号を生成するタイミング発生器は、チャンネルごとにひとつ設ければよく、従来よりも総チャンネル数を減らすことができるため、タイミング発生器の個数も減らすことができ、回路規模を小さくできる。
【０００９】
本発明の別の態様は試験装置に関する。試験装置は、上述のピンエレクトロニクス回路を備える。
【００１０】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１１】
本発明のある態様によれば、シングルエンドおよび差動の信号を受信できる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態に係るピンエレクトロニクスを備える試験装置の構成を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１４】
本明細書において、「部材Ａが、部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００１５】
図１は、実施の形態に係るピンエレクトロニクス回路１００を備える試験装置の構成を示す回路図である。試験装置２は、被試験デバイス（ＤＵＴ）１の出力信号を受け、ＤＵＴ１の良否を判定し、あるいは不良箇所を特定する。ＤＵＴ１は、メモリやプロセッサであり、シングルエンド形式、あるいは差動形式の信号を出力する。ＤＵＴ１が生成する信号の形式は、ＤＵＴ１の種類に応じて異なる。あるいは、同じＤＵＴ１であっても、ピンごとに異なる場合もある。
【００１６】
試験装置２は複数のチャンネルＣＨを備え、チャンネルＣＨごとに入出力ピンＰが設けられる。図１には、ｉ番目およびｉ＋１番目の２つの隣接するチャンネルのペアのみを示し、残りのチャンネルを省略している。図示しないその他のチャンネルは、図１と同様に構成される。
【００１７】
試験装置２は、ピンエレクトロニクス回路１００およびチャンネルごとに設けられたパターン発生器／タイミング発生器のセット（ＰＧ／ＴＧ）１１０を備える。ピンエレクトロニクス回路１００は、各チャンネルが同じ構成を有する。
【００１８】
以下、ピンエレクトロニクス回路１００の構成を説明する。ピンエレクトロニクス回路１００は、チャンネルＣＨｉごとに設けられた、コンパレータユニット１０ｉおよびセレクタ３０ｉを備える。
【００１９】
コンパレータユニット１０は、第１入力端子１２、第２入力端子１４、ストローブ端子１６を有する。以下、説明の簡潔化のため、ｉを奇数、ｉ＋１を偶数とする。奇数番目のコンパレータユニット１０ｉの第１入力端子１２には、対応するチャンネルＣＨｉの入力信号Ｓｉが入力され、第２入力端子１４には、隣接する偶数番目のチャンネルＣＨｉ＋１の入力信号Ｓｉ＋１が入力される。偶数番目のコンパレータユニット１０ｉ＋１の第１入力端子１２には、対応するチャンネルＣＨｉ＋１の入力信号Ｓｉ＋１が入力され、第２入力端子１４には、隣接する奇数番目のチャンネルＣＨｉの入力信号Ｓｉが入力される。コンパレータユニット１０ｉのストローブ端子１６には、対応するチャンネルのタイミング発生器１１０＿ｉからのストローブ信号ＳＴＲＢｉが入力され、コンパレータユニット１０ｉ＋１のストローブ端子１６には、対応するチャンネルのタイミング発生器１１０＿ｉ＋１からのストローブ信号ＳＴＲＢｉ＋１が入力される。
【００２０】
各コンパレータユニット１０は、第１比較信号ＣＭＰ１および第２比較信号ＣＭＰ２を生成可能に構成される。コンパレータユニット１０は、第１入力端子１２の信号としきい値電圧を比較し、比較結果をストローブ信号ＳＴＲＢのタイミングでラッチすることにより第１比較信号ＣＭＰ１を生成する。またコンパレータユニット１０は、第１入力端子１２の信号と第２入力端子１４の信号とを比較し、比較結果をストローブ信号ＳＴＲＢのタイミングでラッチすることにより、第２比較信号ＣＭＰ２を生成する。
【００２１】
コンパレータユニット１０は、複数のコンパレータや複数のラッチを組み合わせることで構成でき、本発明において特に限定されない。たとえばコンパレータユニット１０は、第１入力端子１２の信号をしきい値電圧と比較するシングルエンド用コンパレータと、その出力をラッチするラッチ回路と、第１入力端子１２の信号と第２入力端子１４の信号を比較する差動用コンパレータと、その出力をラッチするラッチ回路と、を含んでもよい。
【００２２】
なお、一般的な試験装置は、シングルエンド信号および／または差動信号を、ハイレベルを判定するための上側しきい値電圧と、ローレベルを判定するための下側しきい値電圧と、比較する場合がある。この場合、各チャンネルのコンパレータユニット１０には、上側しきい値電圧用のシングルエンド用コンパレータと、下側しきい値電圧用のシングルエンド用コンパレータと、を設ければよい。
【００２３】
コンパレータユニット１０ｉとコンパレータユニット１０ｉ＋１の内部の主要な回路素子は、チャンネルの境界を基準として線対称に配置することが望ましい。ピンエレクトロニクス回路１００を半導体チップに集積化する際には、コンパレータユニット１０を単位とするハードウェアマクロを設計し、奇数番目と偶数番目とで反転して配置し、それらを配線すればよい。すなわち、コンパレータユニット１０を１チャンネル分設計すればよいため、設計、検証の労力を低減できる。
【００２４】
セレクタ３０は、対応するコンパレータユニット１０の第１比較信号ＣＭＰ１および第２比較信号ＣＭＰ２を受け、制御信号ＣＮＴｉに応じた一方を選択する。セレクタ３０の出力は、図示しないデジタルコンパレータによって、パターン発生器ＰＧが生成した期待値と比較される。
【００２５】
ピンエレクトロニクス回路１００は、隣接する２つのチャンネルごとに、入力信号Ｓｉ、Ｓｉ＋１それぞれをシングルエンド信号として評価するモードと、隣接する２つのチャンネルの入力信号Ｓｉ、Ｓｉ＋１を差動信号として評価するモードと、が切りかえ可能に構成される。
【００２６】
以上が試験装置２の構成である。
続いてその動作を説明する。
１．  シングルエンド信号の試験
ＤＵＴ１がシングルエンドのインタフェースを有し、ｋ番目のチャンネルにシングルエンド信号が入力されるとする。この場合、ｋ番目のチャンネルのセレクタ３０ｋが、制御信号ＣＮＴｋに応じて第１比較信号ＣＭＰ１を選択する。そのチャンネルのコンパレータユニット１０ｋにおいて、対応する入出力ピンＰｋに入力されたシングルエンド信号がしきい値電圧と比較され、その結果を示す第１比較信号ＣＭＰ１が後段のＰＧ／ＴＧ１１０ｋに入力され、期待値と比較される。
【００２７】
シングルエンド信号を試験する場合、各コンパレータユニット１０において、差動信号用のコンパレータを完全にシャットダウンしてもよい。これにより、消費電力の低減、入力容量の低減が可能となる。
【００２８】
２．  差動信号の試験
ＤＵＴ１が差動インタフェースを有し、ｋ番目とｋ＋１番目のチャンネルのセットに、差動信号が入力されるとする。この場合、ｋ番目のセレクタ３０ｋおよびｋ＋１番目のセレクタ３０ｋ＋１の少なくとも一方が、制御信号ＣＮＴｋに応じて第２比較信号ＣＭＰ２を選択する。ここでは、セレクタ３０ｋが、コンパレータユニット１０ｋからの第２信号ＣＭＰ２を選択し、コンパレータユニット１０ｋ＋１の出力ＣＭＰ２は不使用（Don't Care）とする。コンパレータユニット１０ｋにおいて、対応する入出力ピンＰｋ、Ｐｋ＋１に入力された差動信号対が比較され、その結果を示す第２比較信号ＣＭＰ２が後段のＰＧ／ＴＧ１１０に入力され、期待値と比較される。
【００２９】
差動信号を試験する場合、各コンパレータユニット１０において、シングルエンド用のコンパレータを完全にシャットダウンしてもよい。これにより、消費電力の低減、入力容量の低減が可能となる。
【００３０】
以上が試験装置２の動作である。実施の形態に係る試験装置２によれば、入出力ピンＰごとにコンパレータユニット１０を設け、各入出力ピンに入力される信号の形式に応じて、ＰＧ／ＴＧ１１０が期待値比較の対象とする比較信号を切りかえることにより、シングルエンド信号と差動信号の両方を好適に試験できる。
【００３１】
また実施の形態に係るピンエレクトロニクス回路１００を用いた試験装置２は、従来技術に比べて回路面積、ハードウェア規模の観点で以下の利点を有する。一例として、ＤＵＴ１が、最大６４チャンネルのシングルエンド出力、または３２チャンネルの差動出力を有することが想定されるとする。この場合、従来技術で説明したピンエレクトロニクス回路ではシングルエンド信号用のコンパレータを６４チャンネル分、差動信号用のコンパレータを３２チャンネル分が設けられ、さらに、９６チャンネル分のＰＧ／ＴＧ１１０を設ける必要がある。
【００３２】
これに対して実施の形態に係るピンエレクトロニクス回路１００では、コンパレータユニット１０およびＰＧ／ＴＧ１１０をそれぞれ、６４チャンネル分設ければよい。ここで、コンパレータの個数が回路面積に与えるインパクトは、ＰＧ／ＴＧ１１０のそれと比べれば十分に小さく、したがって、実施の形態に係る試験装置２によれば、３２チャンネル分のＰＧ／ＴＧ１１０の面積、部品点数を削減できる。この効果は、チャンネル数が増えれば増えるほど顕著となる。
【００３３】
上の動作説明では、差動信号を試験する際に、コンパレータユニット１０ｋ＋１の出力ＣＭＰ２を不使用としたが、本発明はそれに限定されず、両方を使用してもよい。試験装置２によれば、差動信号を試験する場合に、隣接する２つのチャンネルを利用して、ひとつの差動信号を、インタリーブによって２倍の周波数で試験できる。すなわち、隣接する２つのチャンネルのコンパレータユニット１０ｉ、１０ｉ＋１に対するストローブ信号ＳＴＲＢｉ、ＳＴＲＢｉ＋１の周波数を同じとし、それらの位相を１８０度シフトさせ、ＰＧ／ＴＧ１１０ｉ、１１０ｉ＋１が生成する期待値および比較タイミングも１８０度シフトする。これによりｉ番目のチャンネルとｉ＋１番目のチャンネルを交互に動作させることができ、差動信号を、ストローブ信号ＳＴＲＢの周波数の２倍の周波数で試験できる。
【００３４】
（第１の変形例）
実施の形態では、隣接する２つのチャンネルのコンパレータユニット１０が完全に同一の構成を有する場合を説明したが、本発明はそれには限定されない。たとえば、隣接する２つのチャンネルｋ、ｋ＋１のうち、一方のチャンネルｋ＋１のコンパレータユニット１０ｋ＋１は、第１比較信号ＣＭＰ１のみが生成可能に構成されてもよい。この場合、差動信号のインタリーブ試験が不要である場合、この構成を採用することにより、コンパレータユニット１０ｋと１０ｋ＋１の合計面積を小さくできる。
【００３５】
（第２の変形例）
コンパレータユニット１０において、第２比較信号ＣＭＰ２を、米国特許ＵＳ６，０１６５６６に記載のシフタ要素を備えるコンパレータを用いて生成してもよい。この場合、差動マージン試験が可能となる。
加えて、ｋ番目およびｋ＋１番目のチャンネルにおいて差動信号を試験する際に、コンパレータユニット１０ｋと１０ｋ＋１の差動用コンパレータに、異なるマージン（シフト量）を設定してもよい。これにより、差動信号の差動成分を、上側しきい値と下側しきい値と比較することが可能となる。
【００３６】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００３７】
１…ＤＵＴ、２…試験装置、１００…ピンエレクトロニクス回路、１１０…ＰＧ／ＴＧ、１０…コンパレータユニット、１２…第１入力端子、１４…第２入力端子、１６…ストローブ端子、３０…セレクタ。
【図１】
2014020924.tif 000003