(57)【要約】【課題】信頼性の高い接続端子構造、電子装置、半導体素子及び回路基板を提供する。【解決手段】第１の切り欠き部１６が形成された導電体の第１の接続端子１４と、第２の切り欠き部２２が形成された導電体の第２の接続端子２０とを有し、第１の切り欠き部と第２の切り欠き部とが噛み合わさるように、第１の接続端子と第２の接続端子とが組み合わされ、第１の切り欠き部又は第２の切り欠き部に形成された半田１８により第１の接続端子と第２の接続端子とが接合されている。【選択図】図１
2014110406.tif 000002
【特許請求の範囲】
【請求項１】
第１の切り欠き部が形成された導電体の第１の接続端子と、
第２の切り欠き部が形成された導電体の第２の接続端子とを有し、
前記第１の切り欠き部と前記第２の切り欠き部とが噛み合わさるように、前記第１の接続端子と前記第２の接続端子とが組み合わされ、
前記第１の切り欠き部又は前記第２の切り欠き部に形成された半田により前記第１の接続端子と前記第２の接続端子とが接合されている
ことを特徴とする接続端子構造。
【請求項２】
請求項１記載の接続端子構造において、
前記第１の切り欠き部の切り欠き幅は、前記第１の接続端子の先端に向かって広がっており、
前記第２の切り欠き部の切り欠き幅は、前記第２の接続端子の先端に向かって広がっている
ことを特徴とする接続端子構造。
【請求項３】
請求項１又は２記載の接続端子構造において、
前記半田は、前記第１の接続端子及び前記第２の接続端子の材料と合金化されている
ことを特徴とする接続端子構造。
【請求項４】
請求項１乃至３のいずれか１項に記載の接続端子構造において、
前記第１の接続端子及び前記第２の接続端子は、銅を含む
ことを特徴とする接続端子構造。
【請求項５】
回路基板上に半導体素子が実装された電子装置であって、
前記回路基板には、第１の切り欠き部が形成された導電体の第１の接続端子が形成され、
前記半導体素子には、第２の切り欠き部が形成された導電体の第２の接続端子が形成され、
前記第１の切り欠き部と前記第２の切り欠き部とが噛み合わさるように、前記第１の接続端子と前記第２の接続端子とが組み合わされ、
前記第１の切り欠き部又は前記第２の切り欠き部に形成された半田により前記第１の接続端子と前記第２の接続端子とが接合されている
ことを特徴とする電子装置。
【請求項６】
切り欠き部が形成された導電体の複数の接続端子を有する
ことを特徴とする半導体素子。
【請求項７】
切り欠き部が形成された導電体の複数の接続端子を有する
ことを特徴とする基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接続端子構造、電子装置、半導体素子及び回路基板に関する。
【背景技術】
【０００２】
近時では、回路基板上に半導体チップを実装する際に半田バンプを用いて接合を行うことが提案されている。このような技術は、フリップチップ実装技術と称される。
【０００３】
フリップチップ実装を用いれば、回路基板と半導体チップとの接続距離を極めて短くすることができ、電子装置の高速化等に寄与することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４１４５０２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、提案されている技術では、必ずしも十分に高い信頼性が得られない場合がある。
【０００６】
本発明の目的は、信頼性の高い接続端子構造、電子装置、半導体素子及び回路基板を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の一観点によれば、第１の切り欠き部が形成された導電体の第１の接続端子と、第２の切り欠き部が形成された導電体の第２の接続端子とを有し、前記第１の切り欠き部と前記第２の切り欠き部とが噛み合わさるように、前記第１の接続端子と前記第２の接続端子とが組み合わされ、前記第１の切り欠き部又は前記第２の切り欠き部に形成された半田により前記第１の接続端子と前記第２の接続端子とが接合されていることを特徴とする接続端子構造が提供される。
【０００８】
実施形態の他の観点によれば、回路基板上に半導体素子が実装された電子装置であって、前記回路基板には、第１の切り欠き部が形成された導電体の第１の接続端子が形成され、前記半導体素子には、第２の切り欠き部が形成された導電体の第２の接続端子が形成され、前記第１の切り欠き部と前記第２の切り欠き部とが噛み合わさるように、前記第１の接続端子と前記第２の接続端子とが組み合わされ、前記第１の切り欠き部又は前記第２の切り欠き部に形成された半田により前記第１の接続端子と前記第２の接続端子とが接合されていることを特徴とする電子装置が提供される。
【０００９】
実施形態の更に他の観点によれば、切り欠き部が形成された導電体の複数の接続端子を有することを特徴とする半導体素子が提供される。
【００１０】
実施形態の更に他の観点によれば、切り欠き部が形成された導電体の複数の接続端子を有することを特徴とする基板が提供される。
【発明の効果】
【００１１】
開示の接続端子構造によれば、互いに組み合わせられる第１の接続端子と第２の接続端子とに第１の切り欠き部と第２の切り欠き部とがそれぞれ形成されている。そして、第１の切り欠き部と第２の切り欠き部とが互いに噛み合わさるように、第１の接続端子と第２の接続端子とが組み合わされる。このため、第１の接続端子や第２の接続端子の上下方向の変位に対するマージンを大きくすることができるため、第１の接続端子と第２の接続端子とを確実に接合することができ、信頼性の向上を図ることができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、第１実施形態による電子装置を示す側面図である。
【図２】図２は、第１実施形態による回路基板を示す平面図及び断面図である。
【図３】図３は、第１実施形態による半導体素子を示す平面図及び断面図である。
【図４】図４は、回路基板上に半導体素子を実装する前後の状態を示す側面図である。
【図５】図５は、接続端子を接合する前の状態を示す斜視図である。
【図６】図６は、接続端子同士が接合された接続端子構造を示す平面図である。
【図７】図７は、基板に反りが生じた場合における接続端子構造の接合状態を示す側面図である。
【図８】図８は、第１実施形態による電子装置の製造方法を示す工程図（その１）である。
【図９】図９は、第１実施形態による電子装置の製造方法を示す工程図（その２）である。
【図１０】図１０は、第１実施形態による電子装置の製造方法を示す工程図（その３）である。
【図１１】図１１は、第１実施形態による電子装置の製造方法を示す工程図（その４）である。
【図１２】図１２は、第１実施形態による電子装置の製造方法を示す工程図（その５）である。
【図１３】図１３は、第１実施形態による電子装置の製造方法を示す工程図（その６）である。
【図１４】図１４は、第１実施形態による電子装置の製造方法を示す工程図（その７）である。
【図１５】図１５は、第１実施形態による電子装置の製造方法を示す工程図（その８）である。
【図１６】図１６は、第１実施形態による電子装置の製造方法を示す工程図（その９）である。
【図１７】図１７は、第１実施形態による電子装置の製造方法を示す工程図（その１０）である。
【図１８】図１８は、第１実施形態による電子装置の製造方法を示す工程図（その１１）である。
【図１９】図１９は、第１実施形態による電子装置の製造方法を示す工程図（その１２）である。
【図２０】図２０は、第１実施形態による電子装置の製造方法を示す工程図（その１３）である。
【図２１】図２１は、第１実施形態による電子装置の製造方法を示す工程図（その１４）である。
【図２２】図２２は、第１実施形態による電子装置の製造方法を示す工程図（その１５）である。
【図２３】図２３は、第１実施形態による電子装置の製造方法を示す工程図（その１６）である。
【図２４】図２４は、第１実施形態による電子装置の製造方法を示す工程図（その１７）である。
【図２５】図２５は、第２実施形態による電子装置を示す側面図である。
【図２６】図２６は、第２実施形態による回路基板を示す平面図及び断面図である。
【図２７】図２７は、第２実施形態による半導体素子を示す平面図及び断面図である。
【図２８】図２８は、回路基板上に半導体素子を実装する前後の状態を示す側面図である。
【図２９】図２９は、接続端子を接合する前の状態を示す斜視図である。
【図３０】図３０は、第２実施形態による電子装置の製造方法を示す工程図（その１）である。
【図３１】図３１は、第２実施形態による電子装置の製造方法を示す工程図（その２）である。
【図３２】図３２は、第２実施形態による電子装置の製造方法を示す工程図（その３）である。
【図３３】図３３は、第２実施形態による電子装置の製造方法を示す工程図（その４）である。
【図３４】図３４は、第２実施形態による電子装置の製造方法を示す工程図（その５）である。
【図３５】図３５は、第２実施形態による電子装置の製造方法を示す工程図（その６）である。
【図３６】図３６は、第２実施形態による電子装置の製造方法を示す工程図（その７）である。
【図３７】図３７は、第２実施形態による電子装置の製造方法を示す工程図（その８）である。
【図３８】図３８は、第２実施形態による電子装置の製造方法を示す工程図（その９）である。
【図３９】図３９は、第２実施形態による電子装置の製造方法を示す工程図（その１０）である。
【図４０】図４０は、第２実施形態による電子装置の製造方法を示す工程図（その１１）である。
【図４１】図４１は、第２実施形態による電子装置の製造方法を示す工程図（その１２）である。
【図４２】図４２は、第２実施形態による電子装置の製造方法を示す工程図（その１３）である。
【図４３】図４３は、参考例（その１）による電子装置を示す側面図である。
【図４４】図４４は、参考例（その２）による電子装置を示す側面図である。
【図４５】図４５は、参考例（その３）による電子装置を示す側面図である。
【発明を実施するための形態】
【００１３】
図４３は、参考例（その１）による電子装置を示す側面図である。図４３（ａ）は、回路基板上に半導体チップを実装する前の状態を示している。図４３（ｂ）は、回路基板上に半導体チップを実装した後の状態を示している。
【００１４】
図４３（ａ）に示すように、回路基板１１０側には、半導体チップ（ＬＳＩチップ）１１２側の電極パッド１０４に対応するように電極パッド１０２が形成されている。電極パッド１０２，１０４の直径は、例えば５０μｍ程度である。半導体チップ１１２側の電極パッド１０４には、半田バンプ１０６が形成されている。半田バンプ１０６の直径は、例えば、電極パッド１０４の直径と同等である。半田バンプ１０６の高さは、例えば１５μｍ程度である。
【００１５】
半導体チップ１１２には、図４３（ａ）に示すように反りが生じる場合がある。
【００１６】
なお、図４３（ａ）の破線は、半導体チップ１１２に反りが生じていない状態を示している。
【００１７】
電極パッド１０２，１０４や半田バンプ１０６のサイズが比較的大きい場合には、半導体チップ１１２等に反りが生じたとしても、電極パッド１０２と電極パッド１０４とを半田バンプ１０６により接合することは可能である。
【００１８】
近時では、半導体チップ１１２の小型化、高密度化に伴い、電極パッド１０２、１０４のサイズやピッチが小さくなる傾向にある。
【００１９】
図４４は、参考例（その２）による電子装置を示す側面図である。図４４（ａ）は、回路基板上に半導体チップを実装する前の状態を示している。図４４（ｂ）は、回路基板上に半導体チップを実装した後の状態を示している。
【００２０】
図４４に示す電極パッド１０２、１０４の直径は、例えば１０μｍ程度である。図４４に示す半田バンプ１０６の高さは、例えば５μｍ程度である。電極パッド１０２、１０４の直径が小さくなるに伴って、半田バンプ１０６の高さも小さくなる。
【００２１】
半田バンプ１０６のサイズが小さい場合において、半導体チップ１１２等に反りが生じると、図４４（ｂ）に示すように、電極パッド１０２と電極パッド１０４とを半田バンプ１０６により接合できない場合が生じ得る。
【００２２】
ここで、半田バンプ１０６の高さを高くすることも考えられる。
【００２３】
図４５は、参考例（その３）による電子装置を示す側面図である。図４５（ａ）は、回路基板上に半導体チップを実装する前の状態を示している。図４５（ｂ）は、回路基板上に半導体チップを実装した後の状態を示している。
【００２４】
図４５の半田バンプ１０６の高さは、例えば１０μｍ程度と高めに設定されている。
【００２５】
しかしながら、半田バンプ１０６の高さを高く設定した場合には、半導体チップ１１２を回路基板１１０上に実装した際に半田バンプ１０６がつぶれて広範囲に広がってしまう虞がある。そうすると、図４５（ｂ）に示すように、隣接する電極パッド１０２、１０４同士が半田バンプ１０６により短絡してしまう虞がある。
【００２６】
［第１実施形態］
第１実施形態による接続端子構造、電子装置、半導体素子及び回路基板について図１乃至図２４を用いて説明する。図１は、本実施形態による電子装置を示す側面図である。
【００２７】
本実施形態による電子装置は、回路基板１０上に半導体素子１２を実装したものである。
【００２８】
まず、本実施形態による回路基板１０について図２を用いて説明する。図２は、本実施形態による回路基板を示す平面図及び断面図である。図２（ａ）は平面図であり、図２（ｂ）は図２（ａ）のＡ−Ａ′線断面図であり、図２（ｃ）は図２（ａ）のＢ−Ｂ′線断面図である。
【００２９】
回路基板１０の材料としては、例えばシリコン基板等が用いられている。回路基板１０には、例えば複数の配線（図示せず）が例えば複数層に亘って形成されている。回路基板１０には、配線等に電気的に接続された電極（電極パッド）６が形成されている。電極６上には、例えばＴｉのバリア膜１３を介して接続端子１４が形成されている。接続端子１４の材料としては、導電体が用いられている。かかる導電体としては、例えば銅（Ｃｕ）が用いられている。
【００３０】
なお、回路基板１０には接続端子１４が多数設けられているが、ここでは、説明の簡略化のため、多数の接続端子１４のうちのいくつかの接続端子１４を図示している。
【００３１】
また、図２において図示した電極６は、他の図面においては適宜省略されている。
【００３２】
接続端子１４は、相手側の接続端子２０に接続されるものである。相手側の接続端子２０は、回路基板１０上に実装される半導体素子１２に設けられている。従って、接続端子１４は、半導体素子１２の接続端子２０に対応する位置に配されている。
【００３３】
接続端子１４は、全体として板状に形成されている。接続端子１４の厚さ、即ち、図２（ｂ）の紙面左右方向における接続端子１４の寸法は、例えば７μｍ程度とする。接続端子１４の幅ｗ１、即ち、図２（ｃ）の紙面左右方向における接続端子１４の寸法は、例えば２４μｍ程度とする。接続端子１４の高さ、即ち、図２（ｂ）の紙面上下方向における接続端子１４の寸法は、例えば２０μｍ程度とする。
【００３４】
複数の接続端子１４を配置するピッチは、半導体素子１２側の接続端子２０のピッチと同等とする。ここでは、接続端子１４のピッチを例えば５０μｍ程度とする。
【００３５】
接続端子１４には、スリット状の切り欠き１６が形成されている。切り欠き１６の幅ｗ２、即ち、図２（ｃ）の紙面左右方向における切り欠き１６の寸法ｗ２は、半導体素子１２側の接続端子２０の厚さ、即ち、図３（ｃ）の紙面左右方向における接続端子２０の寸法より大きく設定されている。回路基板１０側の切り欠き１６の幅ｗ２、即ち、切り欠き幅ｗ２を半導体素子１２側の接続端子２０の厚さより大きく設定するのは、位置合わせ誤差や基板の反り等に起因して生ずる接続端子１４、２０の変位に対してマージンを確保するためである。切り欠き１６の幅ｗ２は、半導体素子１２側の接続端子２０の厚さに対して例えば２〜５μｍ程度大きく設定する。ここでは、切り欠き１６の幅ｗ２を、例えば１０μｍ程度とする。切り欠き１６の深さ、即ち、図２（ｃ）の紙面上下方向における切り欠き１６の寸法は、例えば１０μｍ程度とする。
【００３６】
接続端子１４の切り欠き１６には、半田層１８ａが形成されている。半田層１８ａの材料としては、例えばＳｎ−Ａｇ系半田が用いられている。半田層１８ａに用いるＳｎ−Ａｇ系半田の組成は、例えばＳｎ−３ｗｔ％Ａｇとする。
【００３７】
半田層１８ａ及び後述する半田層１８ｂは、接続端子１４、２０の一部と反応して合金化されることが好ましい。合金化することにより、接続端子１４と接続端子２０との接合部の融点を上昇させることができるためである。接合部の融点を上昇させることにより、より高温での使用に耐え得る電子装置を得ることが可能となる。また、接合部の融点を上昇させることにより、更に半田接合を行う際に、既に接合した接続端子構造の接合部が溶融するのを防止することができる。
【００３８】
半田層１８ａ、１８ｂの材料がＳｎ−Ａｇ系半田であり、接続端子１４，２０の材料がＣｕである場合、Ａｇを含むＣｕＳｎ合金が形成されることとなる。Ａｇを含むＣｕＳｎ合金におけるＣｕとＳｎとの組成比は６：５である。従って、接続端子１４，２０のうちの半田層１８ａ、１８ｂの約１．２倍の体積の部分が、合金化に用いられる。従って、半田層１８ａが埋め込まれる切り欠き１６の幅をｗ２、接続端子１４のうちの切り欠き１６の両側に位置する部分１７ｂの幅をｗ３とすると、以下のような式（１）を満たすことが好ましい。
【００３９】
ｗ３ ≧ ｛（ｗ２）／２｝×１．２ ＝ ｗ２×０．６  ・・・（１）
切り欠き１６の幅ｗ２が１０μｍの場合には、式（１）より、接続端子１４のうちの切り欠き１６の両側に位置する部分１７ｂの幅ｗ３は６μｍ以上となる。
【００４０】
接続端子２０の幅ｗ１が２４μｍであり、切り欠き１６の幅ｗ２が１０μｍである場合、接続端子２０のうちの切り欠き１５の両側の部分１７ｂの幅ｗ３は７μｍとなるため、式（１）を満たす。従って、本実施形態によれば、半田層１８ａ、１８ｂを確実に合金化することが可能である。
【００４１】
こうして、複数の接続端子１４が形成された回路基板１０が形成されている。
【００４２】
次に、本実施形態による半導体素子について図３を用いて説明する。図３は、本実施形態による半導体素子を示す平面図及び断面図である。図３は、半導体素子を示す平面図及び断面図である。図３（ａ）は平面図であり、図３（ｂ）は図３（ａ）のＡ−Ａ′線断面図であり、図３（ｃ）は図３（ａ）のＢ−Ｂ′線断面図である。
【００４３】
半導体素子（半導体チップ、半導体装置）１２の半導体基板１１上には、トランジスタ（図示せず）等が形成されている。トランジスタ等が形成された半導体基板１１上には、多層配線構造７が形成されている。多層配線構造７には、層間絶縁膜（図示せず）を介して複数層形成された配線（図示せず）が形成されている。多層配線構造７の最上層には、配線にそれぞれ接続された複数の電極（電極パッド）８が形成されている。電極パッド８上には、例えばＴｉのバリア膜１９を介して接続端子２０が形成されている。接続端子２０の材料としては、導電体が用いられている。かかる導電体としては、例えばＣｕが用いられている。
【００４４】
なお、半導体素子１２には接続端子２０が多数設けられているが、ここでは、説明の簡略化のため、多数の接続端子２０のうちのいくつかの接続端子２０を図示している。
【００４５】
また、図３において図示した多層配線構造７及び電極８は、他の図面においては適宜省略されている。
【００４６】
接続端子２０は、相手側の接続端子１４に接続されるものである。相手側の接続端子１４は、半導体素子１２が実装される回路基板１０に設けられている。従って、接続端子２０は、回路基板１０側の接続端子１４に対応する位置に配されている。
【００４７】
接続端子２０は、全体として板状に形成されている。回路基板１０側の接続端子１４の主面の面内方向と、半導体素子１２側の接続端子２０の主面の面内方向とは交差している。より具体的には、回路基板１０側の接続端子１４の主面の面内方向と、半導体素子１２側の接続端子２０の主面の面内方向とは直交している。
【００４８】
接続端子２０の厚さ、即ち、図３（ｃ）の紙面左右方向における接続端子２０の寸法は、例えば７μｍ程度とする。接続端子２０の幅ｗ４、即ち、図３（ｂ）の紙面左右方向における接続端子２０の寸法ｗ４は、例えば２４μｍ程度とする。接続端子２０の高さ、即ち、図３（ｂ）の紙面上下方向における接続端子２０の寸法は、例えば２０μｍ程度とする。
【００４９】
接続端子２０のピッチは、回路基板１０側の接続端子１４のピッチと同等とする。ここでは、接続端子２０のピッチを例えば５０μｍ程度とする。
【００５０】
接続端子２０には、スリット状の切り欠き２２が形成されている。切り欠き２２の幅ｗ５、即ち、図３（ｂ）の紙面左右方向における切り欠き２２の寸法ｗ５は、回路基板１０側の接続端子１４の厚さ、即ち、図２（ｂ）の紙面左右方向における接続端子１４の寸法より大きく設定されている。半導体素子１２側の接続端子２０の切り欠き２２の幅ｗ５、即ち、切り欠き幅ｗ５を回路基板１０側の接続端子１４の厚さより大きく設定するのは、位置合わせ誤差や基板の反り等に起因して生ずる接続端子１４，２０の変位に対してマージンを確保するためである。切り欠き２２の幅ｗ５は、回路基板１０側の接続端子１４の厚さに対して例えば２〜５μｍ程度大きく設定する。ここでは、切り欠き２２の幅ｗ５を、例えば１０μｍ程度とする。切り欠き２２の深さ、即ち、図３（ｂ）の紙面上下方向における切り欠き２２の寸法は、例えば１０μｍ程度とする。
【００５１】
接続端子２０の切り欠き２２には、半田層１８ｂが形成されている。半田層１８ｂの材料としては、例えばＳｎ−Ａｇ系半田が用いられている。半田層１８ｂに用いるＳｎ−Ａｇ系半田の組成は、例えばＳｎ−３ｗｔ％Ａｇとする。
【００５２】
上述したように、半田層１８ａ、１８ｂは、接続端子１４、２０の一部と反応して合金化されることが好ましい。Ａｇを含むＣｕＳｎ合金におけるＣｕとＳｎとの組成比は６：５である。従って、接続端子１４，２０のうちの半田層１８ａ、１８ｂの約１．２倍の体積の部分が、合金化に用いられる。このため、半田層１８ｂが埋め込まれる切り欠き２２の幅をｗ５、接続端子１４のうちの切り欠き２２の両側に位置する部分２３ｂの幅をｗ６とすると、以下のような式（２）を満たすことが好ましい。
【００５３】
ｗ６ ≧ ｛（ｗ５）／２｝×１．２ ＝ ｗ５×０．６  ・・・（２）
切り欠き２２の幅ｗ５が１０μｍの場合には、式（２）より、接続端子２０のうちの切り欠き２２の両側に位置する部分２３ｂの幅ｗ６は６μｍ以上となる。
【００５４】
接続端子２０の幅ｗ４が２４μｍであり、切り欠き１６の幅ｗ５が１０μｍである場合、接続端子２０のうちの切り欠き１５の両側の部分２３ｂの幅ｗ６は７μｍとなるため、式（２）を満たす。従って、本実施形態によれば、半田層１８ａ、１８ｂを確実に合金化することが可能である。
【００５５】
こうして、複数の接続端子２０が形成された半導体素子１２が形成されている。
【００５６】
図４は、回路基板上に半導体素子を実装する前後の状態を示す側面図である。図４（ａ）は、回路基板１０上に半導体素子１２を実装する前の状態を示している。図４（ｂ）は、回路基板１０上に半導体素子１２を実装した後の状態を示している。
【００５７】
図５は、接続端子を接合する前の状態を示す斜視図である。
【００５８】
図６は、接続端子同士が接合された接続端子構造を示す平面図である。
【００５９】
回路基板１０側の接続端子１４と半導体素子２０側の接続端子２０とは、切り欠き部１６，２２同士が互いに噛み合わさるように、交差して組み合わせられる。板状の接続端子１４の主面の面内方向と板状の接続端子２０の主面の面内方向とは互いに交差している。より具体的には、板状の接続端子１４の主面の面内方向と板状の接続端子２０の主面の面内方向とは互いに直交している。回路基板１０側の接続端子１４の切り欠き部１６の面のうちの回路基板１０の主面に平行な面と、半導体素子１２側の接続端子２０の切り欠き部２２の面のうちの半導体基板１１の主面に平行な面とは、互いに対向している。
【００６０】
回路基板１０側の接続端子１４と半導体素子１２側の接続端子２０との接合部には、半田合金層１８が形成されている。半田合金層１８は、接続端子１４、２０の切り欠き部１６、２２にそれぞれ形成されていた半田層１８ａ、１８ｂのＳｎが接続端子１４，２０のＣｕと反応することにより形成されたものである。半田合金層１８は、例えば、Ａｇを含むＳｎ−Ｃｕ合金となっている。
【００６１】
こうして、接続端子１４と接続端子２０との接合部に半田合金層１８が形成された接続端子構造２４が形成される。
【００６２】
図７は、基板に反りが生じた場合における接続端子構造の接合状態を示す側面図である。
【００６３】
図７（ａ）は、回路基板と半導体基板とが最も接近している箇所における接続端子と接続端子との位置関係を示している。図７（ｂ）は、回路基板と半導体基板とが最も離れている箇所における接続端子と接続端子との位置関係を示している。
【００６４】
回路基板１０や半導体基板１１の反りによって回路基板１０と半導体基板１１との間の距離が大きくなっている箇所においても、図７（ｂ）のように、接続端子１４と接続端子２０とは確実に接合される。
【００６５】
このように、本実施形態によれば、接続端子１４，２０の各々に切り欠き部１６，２２が形成されている。そして、切り欠き部１６，２２同士が互いに噛み合わさるように、接続端子１４，２０同士が組み合わされる。このため、回路基板１０の反りや半導体基板１１の反り等に起因して生ずる接続端子１４，２０の上下方向の変位に対するマージンを大きくすることができる。従って、本実施形態によれば、回路基板１０や半導体基板１１に大きな反りが生じた場合であっても、接続端子１４，２０同士を確実に接合することができ、ひいては、信頼性の高い電子装置を提供することができる。
【００６６】
次に、本実施形態による電子装置の製造方法について図８乃至図２４を用いて説明する。図８乃至２４は、本実施形態による電子装置の製造方法を示す工程図である。図８乃至図２３における（ａ）は平面図である。図８乃至図１５における（ｂ）は、図８乃至図１５の（ａ）にそれぞれ対応するＡ−Ａ′線断面図である。図９乃至図１５における（ｃ）は、図９乃至図１５の（ａ）にそれぞれ対応するＢ−Ｂ′線断面図である。図１６乃至図２３における（ｂ）は、図１６乃至図２３の（ａ）にそれぞれ対応するＣ−Ｃ′線断面図である。図１７乃至図２３における（ｃ）は、図１７乃至図２３の（ａ）にそれぞれ対応するＤ−Ｄ′線断面図である。
【００６７】
まず、回路基板１０に接続端子１４を形成する方法について説明する。
【００６８】
まず、配線（図示せず）等が形成された回路基板１０を用意する。回路基板１０の材料としては、例えばシリコン基板等を用いる。
【００６９】
次に、回路基板１０上の全面に、例えばスパッタリング法により、膜厚１００ｎｍ程度のＴｉの密着層１３を形成する。
【００７０】
次に、全面に、例えばスパッタリング法により、例えば膜厚５００ｎｍ程度のＣｕのシード層１５を形成する（図８参照）。
【００７１】
次に、全面に、例えばスピンコート法により、フォトレジスト膜２６を形成する。
【００７２】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜２６に開口部２８を形成する。開口部２８は、接続端子１４の一部を形成するためのものである。従って、開口部２８の平面形状は、接続端子１４の平面形状に形成する。開口部２８の開口寸法は、例えば２４μｍ×７μｍ程度とする。
【００７３】
次に、例えば電気めっき法により、例えば厚さ１０μｍ程度のＣｕ層１７ａを形成する（図９参照）。
【００７４】
この後、フォトレジスト膜２６を剥離する（図１０参照）。
【００７５】
次に、全面に例えばスピンコート法により、フォトレジスト膜３０を形成する。
【００７６】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜３０に開口部３２を形成する。開口部３２は、接続端子１４のうちの切り欠き部１６の両側の部分１７ｂを形成するためのものである。
【００７７】
次に、例えば電気めっき法により、例えば厚さ１０μｍ程度のＣｕ層１７ｂを形成する。Ｃｕ層１７ａとＣｕ層１７ｂとにより接続端子１４が形成される（図１１参照）。
【００７８】
この後、フォトレジスト膜３０を剥離する。
【００７９】
こうして、切り欠き部１６が形成された接続端子１４が形成される（図１２参照）。
【００８０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜３４を形成する。
【００８１】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜３４に接続端子１４を露出する開口部３６を形成する。開口部３６の平面形状は、接続端子１４の平面形状と同等とする。
【００８２】
次に、例えば電気めっき法により、半田層１８ａを形成する。半田層１８ａは、切り欠き部１６を埋め込むように形成される。半田層１８ａの材料としては、例えばＳｎ−Ａｇ系半田を用いる（図１３参照）。
【００８３】
なお、切り欠き部１６に埋め込む半田層１８ａの上面の位置は、切り欠き部１６を形成した接続端子１４の上面（上端、先端）の位置より低くてもよい。
【００８４】
この後、フォトレジスト膜を剥離する（図１４参照）。
【００８５】
次に、接続端子１４から露出している部分のシード層１５及び密着層１３をエッチング除去する。
【００８６】
こうして、切り欠き部１６が形成された接続端子１４を有する回路基板１０が形成される（図１５参照）。
【００８７】
次に、半導体素子１２に接続端子２０を形成する方法について説明する。
【００８８】
まず、各々のチップ領域（図示せず）に半導体素子（半導体チップ）１２が形成された半導体ウェハ１１を用意する（図１６参照）。図１６においては、半導体ウェハ１１に形成された複数の半導体素子１２のうちの１つの半導体素子１２を図示している。各々の半導体素子１２には、トランジスタ（図示せず）や多層配線構造（図示せず）等が形成されている。
【００８９】
次に、半導体ウェハ１１上の全面に、例えばスパッタリング法により、膜厚１００ｎｍ程度のＴｉの密着層１９を形成する。
【００９０】
次に、半導体ウェハ１１上の全面に、例えばスパッタリング法により、例えば膜厚５００ｎｍ程度のＣｕのシード層２１を形成する。
【００９１】
次に、全面に、例えばスピンコート法により、フォトレジスト膜３８を形成する。
【００９２】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜３８に開口部４０を形成する。開口部４０は、接続端子２０の一部を形成するためのものである。従って、開口部４０の平面形状は、接続端子２０の平面形状と同等とする。
【００９３】
次に、例えば電気めっき法により、厚さ１０μｍ程度のＣｕ層２３ａを形成する（図１７参照）。
【００９４】
この後、フォトレジスト膜３８を剥離する（図１８参照）。
【００９５】
次に、全面に例えばスピンコート法により、フォトレジスト膜４２を形成する。
【００９６】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜４２に開口部４４を形成する。開口部４４は、接続端子２０の切り欠き部２２の両側の部分２３ｂを形成するためのものである。
【００９７】
次に、例えば電気めっき法により、厚さ１０μｍ程度のＣｕ層２３ｂを形成する。Ｃｕ層２３ａとＣｕ層２３ｂとにより接続端子２０が形成される（図１９参照）。
【００９８】
この後、フォトレジスト膜４２を剥離する。
【００９９】
こうして、切り欠き部２２が形成された接続端子２０が形成される（図２０参照）。
【０１００】
次に、全面に、例えばスピンコート法により、フォトレジスト膜４６を形成する。
【０１０１】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜４６に開口部４８を形成する。開口部４８の平面形状は、接続端子２０の平面形状と同等とする。
【０１０２】
次に、例えば電気めっき法により、半田層１８ｂを形成する。半田層１８ｂは、接続端子２０の切り欠き部２２を埋め込むように形成される。半田層１８ｂの材料としては、例えばＳｎ−Ａｇ系半田を用いる（図２１参照）。
【０１０３】
なお、切り欠き部２２に埋め込む半田層１８ｂの上面の位置は、切り欠き部２２を形成した接続端子２０の上面（上端、先端）の位置より低くてもよい。
【０１０４】
この後、フォトレジスト膜４６を剥離する（図２２参照）。
【０１０５】
次に、接続端子２０から露出している部分のシード層２１及び密着層１９をエッチング除去する。
【０１０６】
この後、例えばダイシングにより、半導体ウェハ１１を個片化することにより、個片化された複数の半導体素子１２が得られる。
【０１０７】
こうして、切り欠き部２２が形成された接続端子２０を有する半導体素子１２が形成される（図２３参照）。
【０１０８】
次に、図２４に示すように、例えばフリップチップボンダ（図示せず）を用い、回路基板１０上に半導体素子１２を実装する。フリップチップボンダのヘッド（図示せず）の設定温度は例えば３００℃程度とする。加熱時間は、例えば２０秒程度とする。加熱により半田層１８ａ、１８ｂが溶融し、半田層１８ａ、１８ｂのＳｎが接続端子１４，２０のＣｕと反応して合金化される。合金化された半田層１８は、Ａｇを含有するＳｎ−Ｃｕ合金となる。加熱が終了すると、半田合金層１８は固化する。
【０１０９】
こうして、回路基板１０側の接続端子１４と半導体素子１２側の接続端子２０とが接合される。
【０１１０】
こうして、本実施形態による電子装置が製造される。
【０１１１】
（評価結果）
次に、本実施形態による接続端子構造の評価結果について説明する。
【０１１２】
実施例と比較例のいずれの試料においても、下側の基板の寸法を１５ｍｍ×１５ｍｍ×０．２ｍｍとし、上側の基板の寸法を７．５ｍｍ×７．５ｍｍ×０．１５ｍｍとした。実施例の試料では、上述した接続端子１４，２０を下側の基板及び上側の基板にそれぞれ形成した。比較例においては、下側の基板及び上側の基板に直径が１０μｍの電極をそれぞれ形成し、上側の基板に高さ５μｍの半田バンプを形成した。接合に用いたフリップチップボンダのヘッド温度は３００℃とした。加熱時間は、２０秒とした。
【０１１３】
比較例の場合には、１０個の試料のうちの８個の試料において、下側の基板に形成した電極と上側の基板に形成した電極との間で導通不良が生じた。
【０１１４】
一方、実施例の場合、即ち、本実施形態の場合には、全ての試料において、下側の基板に形成した接続端子１４と上側の基板に形成した接続端子２０との間で導通が確認された。
【０１１５】
このように、本実施形態によれば、接続端子１４，２０同士を確実に接続することができ、信頼性の高い電子装置が得られることが分かる。
【０１１６】
このように、本実施形態によれば、互いに接続される接続端子１４，２０の各々に切り欠き部１６，２２が形成されている。そして、切り欠き部１６，２２同士が互いに噛み合わさるように、接続端子１４，２０同士が組み合わせられる。このため、本実施形態では、回路基板１０や半導体基板１１の反りによる接続端子１４，２０の上下方向の変位に対するマージンを大きくすることができる。このため、本実施形態によれば、接続端子１４，２０同士を確実に接続することができ、信頼性の高い電子装置を得ることができる。
【０１１７】
［第２実施形態］
第２実施形態による接続端子構造、電子装置、半導体素子及び回路基板を図２５乃至図４２を用いて説明する。図２５は、本実施形態による電子装置を示す側面図である。図１乃至図２４に示す第１実施形態による接続端子構造、電子装置、半導体素子及び回路基板と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１１８】
本実施形態による接続端子構造２４ａは、接続端子１４ａ、２０ａの各々の切り欠き部１６ａ、２２ａの切り欠き幅が、接続端子１４ａ、２０ａの先端に向かってそれぞれ広がっているものである。
【０１１９】
図２６は、本実施形態による回路基板を示す平面図及び断面図である。図２６（ａ）は平面図であり、図２６（ｂ）は図２６（ａ）のＡ−Ａ′線断面図であり、図２６（ｃ）は図２６（ａ）のＢ−Ｂ′線断面図である。
【０１２０】
図２６に示すように、回路基板１０側に形成された接続端子１４ａの切り欠き部１６ａの切り欠き幅は、接続端子１４ａの上端、即ち、接続端子１４ａの先端に向かって広がっている。即ち、回路基板１０側に形成された接続端子１４ａの切り欠き部１６ａの切り欠き幅は、回路基板１０から遠ざかるに伴って広がっている。切り欠き部１６ａの切り欠き幅は、切り欠き部１６ａの底部において最も狭くなっている。切り欠き幅が最も狭くなっている部分における切り欠き部１６ａの切り欠き幅は、半導体素子１２側の接続端子２０ａの厚さより２〜５μｍ程度大きく設定されている。切り欠き部１６ａの切り欠き幅は、切り欠き部１６ａの上部において最も広くなっている。切り欠き幅が最も広くなっている部分における切り欠き部１６ａの切り欠き幅は、半導体素子１２側の接続端子２０ａの厚さより２〜５μｍ程度大きく設定されている。
【０１２１】
図２７は、半導体素子を示す平面図及び断面図である。図２７（ａ）は平面図であり、図２７（ｂ）は図２７（ａ）のＣ−Ｃ′線断面図であり、図２７（ｃ）は図２７（ａ）のＤ−Ｄ′線断面図である。
【０１２２】
図２７示すように、半導体素子１２側に形成された接続端子２０ａの切り欠き部２２ａの切り欠き幅は、接続端子２０ａの上端、即ち、接続端子２０ａの先端に向かって広がっている。即ち、半導体素子１２側に形成された接続端子２０ａの切り欠き部２２ａの切り欠き幅は、半導体素子１２から遠ざかるに伴って広がっている。切り欠き部２２ａの切り欠き幅は、切り欠き部２２ａの底部において最も狭くなっている。切り欠き幅が最も狭くなっている部分における切り欠き部２２ａの切り欠き幅は、回路基板１０側の接続端子１４ａの厚さより２〜５μｍ程度大きく設定されている。切り欠き部２２ａの切り欠き幅は、切り欠き部２２ａの上部において最も広くなっている。切り欠き幅が最も広くなっている部分における切り欠き部２２ａの切り欠き幅は、回路基板１０側の接続端子１４ａの厚さより２〜５μｍ程度大きく設定されている。
【０１２３】
接続端子１４ａ、２０ａの切り欠き部１６ａ，２２ａの切り欠き幅を接続端子１４ａ，２０ａの先端に向かって広く設定しているのは、位置合わせ誤差や基板の反り等に起因して生ずる接続端子１４ａ、２０ａの変位に対してマージンを確保するためである。
【０１２４】
図２８は、回路基板上に半導体素子を実装する前後の状態を示す側面図である。図２８（ａ）は、回路基板１０上に半導体素子１２を実装する前の状態を示している。図２８（ｂ）は、回路基板１０上に半導体素子１２を実装した後の状態を示している。
【０１２５】
図２９は、接続端子を接合する前の状態を示す斜視図である。
【０１２６】
本実施形態においても、回路基板１０側の接続端子１４ａと半導体素子２０側の接続端子２０ａとは、切り欠き部１６ａ，２２ａ同士が互いに組み合わさるように、交差して組み合わせられる。板状の接続端子１４ａの主面の面内方向と板状の接続端子２０ａの主面の面内方向とは互いに交差している。より具体的には、板状の接続端子１４ａの主面の面内方向と板状の接続端子２０ａの主面の面内方向とは互いに直交している。
【０１２７】
回路基板１０側の接続端子１４ａと半導体素子１２側の接続端子２０ａとは、半田層１８により接合されている。半田層１８は、回路基板１０側の接続端子１４ａの切り欠き部１６ａに形成されていた半田層１８ａと半導体素子１２の接続端子２０ａの切り欠き部２２ａに形成されていた半田層１８ｂとが溶融して一体となったものである。半田層１８は接続端子１４ａ，２０ａと合金化されている。合金化された半田層１８は、例えば、Ａｇを含むＳｎ−Ｃｕ合金となっている。
【０１２８】
接続端子１４ａと接続端子２０ａとの接合部に半田合金層１８が形成された接続端子構造２４ａが形成される。
【０１２９】
このように、接続端子１４ａ、２０ａの先端に向かって切り欠き部１６ａ、２２ａの切り欠き幅が広くなっていてもよい。
【０１３０】
次に、本実施形態による電子装置の製造方法について図３０乃至図４２を用いて説明する。図３０乃至４２は、本実施形態による電子装置の製造方法を示す工程図である。図３０乃至図４１における（ａ）は平面図である。図３０乃至図３５における（ｂ）は、図３０乃至図３５の（ａ）にそれぞれ対応するＡ−Ａ′線断面図である。図３０乃至図３５における（ｃ）は、図３０乃至図３５の（ａ）にそれぞれ対応するＢ−Ｂ′線断面図である。図３６乃至図４１における（ｂ）は、図３６乃至図４１の（ａ）にそれぞれ対応するＣ−Ｃ′線断面図である。図３６乃至図４１における（ｃ）は、図３６乃至図４１の（ａ）にそれぞれ対応するＤ−Ｄ′線断面図である。
【０１３１】
まず、回路基板１０に接続端子１４ａを形成する方法について説明する。
【０１３２】
まず、回路基板１０を用意する工程からフォトレジスト膜２６に開口部２８を形成する工程までは、図８及び図９を用いて上述した第１実施形態による電子装置の製造方法と同様であるため、説明を省略する。
【０１３３】
次に、例えば電気めっき法により、例えば厚さ２５μｍ程度のＣｕ層１７ｃを形成する（図３０参照）。
【０１３４】
この後、フォトレジスト膜２６を剥離する（図３１参照）。
【０１３５】
次に、全面に例えばスピンコート法により、フォトレジスト膜５０を形成する。
【０１３６】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜５０に開口部５２を形成する。開口部５２は、切り欠き部１６ａを形成するためのものである。開口部５２の平面形状は、例えば、切り欠き部１６ａの底部の平面形状と同等とする（図３２参照）。
【０１３７】
次に、フォトレジスト膜５０をマスクとして、例えばウェットエッチングにより、Ｃｕ層１７ｃをエッチングする。Ｃｕ層１７ｃのエッチングは、Ｃｕ層１７ｃの上部から下部に向かって進行する。Ｃｕ層１７ｃの上部から下部に向かってエッチングが進行する過程で、横方向にもエッチングが徐々に進行するため、Ｃｕ層１７ｃの下部から上部に向かって切り欠き幅が徐々に広くなるような切り欠き部１６ａが形成される。Ｃｕ層１７ｃのエッチングが所定の深さまで進行した段階で、エッチングを終了する（図３３参照）。
【０１３８】
この後、フォトレジスト膜５０を剥離する。
【０１３９】
こうして、先端に向かって切り欠き部１６ａの切り欠き幅が広くなる接続端子１４ａが回路基板１０側に形成される（図３４参照）。
【０１４０】
この後の工程は、図１３乃至図１５を用いて上述した第１実施形態による電子装置の製造方法と同様であるため、説明を省略する。
【０１４１】
こうして、先端に向かって切り欠き部１６ａの切り欠き幅が広くなる接続端子１４ａを有する回路基板１０が形成される（図３５参照）。
【０１４２】
次に、半導体素子に接続端子を形成する方法について説明する。
【０１４３】
まず、各々のチップ領域に半導体素子１２が形成された半導体ウェハ１１を用意する工程からフォトレジスト膜３８に開口部４０を形成する工程までは、図１６及び図１７を用いて上述した第１実施形態による電子装置の製造方法と同様であるため、説明を省略する。
【０１４４】
次に、例えば電気めっき法により、例えば厚さ２５μｍ程度のＣｕ層１７ｃを形成する（図３６参照）。
【０１４５】
この後、フォトレジスト膜３８を剥離する（図３７参照）。
【０１４６】
次に、全面に例えばスピンコート法により、フォトレジスト膜５０を形成する。
【０１４７】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜５４に開口部５６を形成する。開口部５６は、切り欠き部２２ａを形成するためのものである。開口部５６の平面形状は、例えば、切り欠き部２２ａの底部の平面形状と同等とする（図３８参照）。
【０１４８】
次に、フォトレジスト膜５４をマスクとして、例えばウェットエッチングにより、Ｃｕ層２３ｃをエッチングする。Ｃｕ層２３ｃのエッチングは、Ｃｕ層２３ｃの上部から下部に向かって進行する。Ｃｕ層２３ｃの上部から下部に向かってエッチングが進行する過程で、横方向にもエッチングが徐々に進行するため、Ｃｕ層２３ｃの下部から上部に向かって切り欠き幅が徐々に広くなるような切り欠き部２２ａが形成される。Ｃｕ層２３ｃのエッチングが所定の深さまで進行した段階で、エッチングを終了する（図３９参照）。
【０１４９】
この後、フォトレジスト膜５０を剥離する。
【０１５０】
こうして、先端に向かって切り欠き部２２ａの切り欠き幅が広くなる接続端子２０ａが半導体素子１２側に形成される（図４０参照）。
【０１５１】
この後の工程は、図２１乃至図２３を用いて上述した第１実施形態による電子装置の製造方法と同様であるため、説明を省略する。
【０１５２】
こうして、先端に向かって切り欠き部２２ａの切り欠き幅が広くなる接続端子２０ａを有する半導体素子１２が形成される（図４１参照）。
【０１５３】
次に、図２８を用いて上述した第１実施形態による電子装置の製造方法と同様にして、回路基板１０上に半導体素子１２を実装する。
【０１５４】
こうして、本実施形態による電子装置が製造される（図４２参照）。
【０１５５】
このように、接続端子１４ａ、２０ａの先端に向かって切り欠き部１６ａ、２２ａの切り欠き幅が広くなっていてもよい。切り欠き部１６ａ、２２ａの切り欠き幅を徐々に広げることにより、接続端子２０ａ、１４ａを相手側の切り欠き部１６ａ、２２ａに確実に導入することができる。従って、電子装置の信頼性の向上に寄与することができる。
【０１５６】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１５７】
例えば、上記実施形態では、回路基板１０側の接続端子１４，１４ａの切り欠き部１６、１６ａに半田層１８ａを形成するとともに、半導体素子１２側の接続端子２０，２０ａの切り欠き部２２、２２ａにも半田層１８ｂを形成したが、これに限定されるものではない。例えば、回路基板１０側の接続端子１４，１４ａの切り欠き部１６、１６ａに半田層１８ａを形成し、半導体素子１２側の接続端子２０，２０ａの切り欠き部２２、２２ａに半田層を形成しなくてもよい。また、半導体素子１２側の接続端子２０，２０ａの切り欠き部２２、２２ａに半田層１８ｂを形成し、回路基板１０側の接続端子１４，１４ａの切り欠き部１６、１６ａに半田層を形成しなくてもよい。切り欠き部１６、１６ａと切り欠き部２２、２２ａの少なくとも一方に半田層１８ａ、１８ｂを形成すれば、接続端子１４，１４ａと接続端子２０、２０ａとを半田層１８により接合することは可能である。
【０１５８】
また、上記実施形態では、半導体素子１２を回路基板１０上に実装する場合を例に説明したが、これに限定されるものではない。例えば、インターポーザ上に半導体素子１２を実装してもよい。即ち、あらゆる基板上に半導体素子１２を実装する場合に適用し得る。
【０１５９】
上記実施形態に関し、更に以下の付記を開示する。
【０１６０】
（付記１）
第１の切り欠き部が形成された導電体の第１の接続端子と、
第２の切り欠き部が形成された導電体の第２の接続端子とを有し、
前記第１の切り欠き部と前記第２の切り欠き部とが噛み合わさるように、前記第１の接続端子と前記第２の接続端子とが組み合わされ、
前記第１の切り欠き部又は前記第２の切り欠き部に形成された半田により前記第１の接続端子と前記第２の接続端子とが接合されている
ことを特徴とする接続端子構造。
【０１６１】
（付記２）
付記１記載の接続端子構造において、
前記第１の切り欠き部の切り欠き幅は、前記第１の接続端子の先端に向かって広がっており、
前記第２の切り欠き部の切り欠き幅は、前記第２の接続端子の先端に向かって広がっている
ことを特徴とする接続端子構造。
【０１６２】
（付記３）
付記１又は２記載の接続端子構造において、
前記半田は、前記第１の接続端子及び前記第２の接続端子の材料と合金化されている
ことを特徴とする接続端子構造。
【０１６３】
（付記４）
付記１乃至３のいずれかに記載の接続端子構造において、
前記第１の接続端子及び前記第２の接続端子は、銅を含む
ことを特徴とする接続端子構造。
【０１６４】
（付記５）
回路基板上に半導体素子が実装された電子装置であって、
前記回路基板には、第１の切り欠き部が形成された導電体の第１の接続端子が形成され、
前記半導体素子には、第２の切り欠き部が形成された導電体の第２の接続端子が形成され、
前記第１の切り欠き部と前記第２の切り欠き部とが噛み合わさるように、前記第１の接続端子と前記第２の接続端子とが組み合わされ、
前記第１の切り欠き部又は前記第２の切り欠き部に形成された半田により前記第１の接続端子と前記第２の接続端子とが接合されている
ことを特徴とする電子装置。
【０１６５】
（付記６）
付記５記載の電子装置において、
前記第１の切り欠き部の切り欠き幅は、前記第１の接続端子の先端に向かって広がっており、
前記第２の切り欠き部の切り欠き幅は、前記第２の接続端子の先端に向かって広がっている
ことを特徴とする電子装置。
【０１６６】
（付記７）
付記５又は６記載の電子装置において、
前記半田は、前記第１の接続端子及び前記第２の接続端子の材料と合金化されている
ことを特徴とする電子装置。
【０１６７】
（付記８）
付記５乃至７のいずれかに記載の電子装置において、
前記第１の接続端子及び前記第２の接続端子は、銅を含む
ことを特徴とする電子装置。
【０１６８】
（付記９）
切り欠き部が形成された導電体の複数の接続端子を有する
ことを特徴とする半導体素子。
【０１６９】
（付記１０）
付記９記載の半導体素子において、
前記切り欠き部に半田層が形成されている
を有することを特徴とする半導体素子。
【０１７０】
（付記１１）
付記９又は１０記載の半導体素子において、
前記切り欠き部の切り欠き幅は、前記接続端子の先端に向かって広がっている
ことを特徴とする半導体素子。
【０１７１】
（付記１２）
付記９乃至１１のいずれかに記載の半導体素子において、
前記接続端子は、銅を含む
ことを特徴とする半導体素子。
【０１７２】
（付記１３）
切り欠き部が形成された導電体の複数の接続端子を有する
ことを特徴とする基板。
【０１７３】
（付記１４）
付記１３記載の基板において、
前記切り欠き部に半田層が形成されている
を有することを特徴とする基板。
【０１７４】
（付記１５）
付記１３又は１４記載の基板において、
前記切り欠き部の切り欠き幅は、前記接続端子の先端に向かって広がっている
ことを特徴とする基板。
【０１７５】
（付記１６）
付記１３乃至１５のいずれかに記載の基板において、
前記接続端子は、銅を含む
ことを特徴とする基板。
【符号の説明】
【０１７６】
６…電極
７…多層配線構造
８…電極
１０…回路基板
１１…半導体基板
１２…半導体素子
１３…バリア膜
１４、１４ａ…接続端子
１５…シード層
１６、１６ａ…切り欠き部
１７ａ〜１７ｃ…Ｃｕ層
１８…半田合金層
１８ａ、１８ｂ…半田層
１９…バリア膜
２０、２０ａ…接続端子
２１…シード層
２２、２２ａ…切り欠き部
２３ａ〜２３ｃ…Ｃｕ層
２４…接続端子構造
２６…フォトレジスト膜
２８…開口部
３０…フォトレジスト膜
３２…開口部
３４…フォトレジスト膜
３６…開口部
３８…フォトレジスト膜
４０…開口部
４２…フォトレジスト膜
４４…開口部
４６…フォトレジスト膜
４８…開口部
５０…フォトレジスト膜
５２…開口部
５４…フォトレジスト膜
５６…開口部
１０２…電極パッド
１０４…電極パッド
１０６…半田バンプ
１１０…回路基板
１１２…半導体チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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