(57)【要約】【課題】電圧源の電圧変動による不具合を抑えることが可能となる信号出力回路を提供する。【解決手段】電圧源と接地点の間に直列に接続された第１ＦＥＴ素子および第２ＦＥＴ素子と、定電流を用いて生成したゲート信号を第１ＦＥＴ素子へ出力し、第１ＦＥＴ素子を駆動させる第１プリドライバ回路と、第２ＦＥＴ素子を駆動させる第２プリドライバ回路と、を備え、第１ＦＥＴ素子と第２ＦＥＴ素子の接続点からパルス信号を出力する信号出力回路であって、第１ＦＥＴ素子および第２ＦＥＴ素子として、Ｎチャネル型のＦＥＴ素子が用いられ、第１プリドライバ回路は、前記電圧源の電圧変動に応じて大きさが変わるように、前記定電流を生成する信号出力回路とする。【選択図】図５
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【特許請求の範囲】
【請求項１】
電圧源と接地点の間に直列に接続された第１ＦＥＴ素子および第２ＦＥＴ素子と、
定電流を用いて生成したゲート信号を第１ＦＥＴ素子へ出力し、第１ＦＥＴ素子を駆動させる第１プリドライバ回路と、
第２ＦＥＴ素子を駆動させる第２プリドライバ回路と、を備え、
第１ＦＥＴ素子と第２ＦＥＴ素子の接続点からパルス信号を出力する信号出力回路であって、
第１ＦＥＴ素子および第２ＦＥＴ素子として、Ｎチャネル型のＦＥＴ素子が用いられ、
第１プリドライバ回路は、
前記電圧源の電圧変動に応じて大きさが変わるように、前記定電流を生成することを特徴とする信号出力回路。
【請求項２】
第１プリドライバ回路は、
抵抗を介して前記電圧源を接地させた回路を用いて、前記定電流を生成することを特徴とする請求項１に記載の信号出力回路。
【請求項３】
第２プリドライバ回路は、
第１プリドライバ回路を構成する素子よりも低耐圧仕様の素子を用いて構成されていることを特徴とする請求項２に記載の信号出力回路。
【請求項４】
第１プリドライバ回路および第２プリドライバ回路は、それぞれスイッチ素子を用いて構成された回路を有しており、
第２プリドライバ回路における前記スイッチ素子は、
第１プリドライバ回路における前記スイッチ素子よりも低耐圧仕様であることを特徴とする請求項３に記載の信号出力回路。
【請求項５】
第１プリドライバ回路および第２プリドライバ回路は、
前記スイッチ素子を用いて構成された回路として、カレントミラー回路およびＣＭＯＳ回路を有していることを特徴とする請求項４に記載の信号出力回路。
【請求項６】
第１ＦＥＴ素子および第２ＦＥＴ素子はＭＯＳＦＥＴであり、
第１ＦＥＴ素子のドレインが前記電圧源に接続され、第１ＦＥＴ素子のソースが第２ＦＥＴ素子のドレインに接続され、第２ＦＥＴ素子のソースが接地されていることを特徴とする請求項１から請求項５の何れかに記載の信号出力回路。
【請求項７】
所定データを表すデータ信号が入力され、
前記データ信号に応じた前記パルス信号を出力することを特徴とする請求項１から請求項６の何れかに記載の信号出力回路。
【請求項８】
請求項７に記載の信号出力回路を有するＩ／Ｏ回路と、
データを記録するロジック回路と、を備え、
前記データ信号は、前記ロジック回路に記録済みのデータを表す信号であることを特徴とするデータ処理回路。
【請求項９】
外部装置に接続され、
前記外部装置から入力されるデータを前記ロジック回路に記録させる書込み動作と、前記データ信号を前記外部装置に出力する読出し動作と、を実行することを特徴とする請求項８に記載のデータ処理回路。
【請求項１０】
請求項８または請求項９に記載のデータ処理回路を備え、
ＨＤＤを動作制御することを特徴とするＨＤＤコントローラ。
【請求項１１】
請求項１０に記載のＨＤＤコントローラと、
前記ＨＤＤコントローラによって動作制御されるＨＤＤと、
を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号出力回路およびこれを備えたデータ処理回路に関する。
【背景技術】
【０００２】
従来、電圧源と接地点の間にハイサイドとローサイドのスイッチ素子が設けられ、これらのスイッチ素子の接続点から、パルス信号を出力するように形成された信号出力回路が利用されている。
【０００３】
この形態の信号出力回路によれば、ハイサイドとローサイドのスイッチ素子が相補的にオン／オフとなるように駆動し、パルス信号が生成される。なおこれらのスイッチ素子は、プリドライバ回路から受ける制御信号（ゲート信号）によって、駆動制御される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１９３０２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したような信号出力回路では、種々の要因により、電圧源の電圧変動が生じることがある。この電圧変動は、信号出力回路の動作に不具合を生じさせる虞がある。例えばデータ信号を扱う信号出力回路の場合、電圧源の電圧変動によって回路の電気的特性が変動し、データ信号のスルーレート［Slew Rate］が大きく変動する虞がある。このような事態が生じると、信号出力回路がデータ信号を適切に伝送することは難しくなる。
【０００６】
そのため信号出力回路の構成については、電圧源の電圧変動によって不具合が生じないように配慮されていることが望ましい。本発明は上述した問題に鑑み、電圧源の電圧変動による不具合を抑えることが可能となる信号出力回路、およびデータ処理回路等の提供を目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る信号出力回路は、電圧源と接地点の間に直列に接続された第１ＦＥＴ素子および第２ＦＥＴ素子と、定電流を用いて生成したゲート信号を第１ＦＥＴ素子へ出力し、第１ＦＥＴ素子を駆動させる第１プリドライバ回路と、第２ＦＥＴ素子を駆動させる第２プリドライバ回路と、を備え、第１ＦＥＴ素子と第２ＦＥＴ素子の接続点からパルス信号を出力する信号出力回路であって、第１ＦＥＴ素子および第２ＦＥＴ素子として、Ｎチャネル型のＦＥＴ素子が用いられ、第１プリドライバ回路は、前記電圧源の電圧変動に応じて大きさが変わるように、前記定電流を生成する構成とする。
【０００８】
本構成によれば、電圧源の電圧変動による不具合を抑えることが可能となる。なおここでの「ＦＥＴ素子」には、本発明の主旨を逸脱しない限り、ＭＯＳＦＥＴ以外の種類のＦＥＴ素子も含まれる。
【０００９】
また上記構成としてより具体的には、第１プリドライバ回路は、抵抗を介して前記電圧源を接地させた回路を用いて、前記定電流を生成する構成としてもよい。また上記構成としてより具体的には、第２プリドライバ回路は、第１プリドライバ回路を構成する素子よりも低耐圧仕様の素子を用いて構成されている構成としてもよい。
【００１０】
また上記構成としてより具体的には、第１プリドライバ回路および第２プリドライバ回路は、それぞれスイッチ素子を用いて構成された回路を有しており、第２プリドライバ回路における前記スイッチ素子は、第１プリドライバ回路における前記スイッチ素子よりも低耐圧仕様である構成としてもよい。
【００１１】
また上記構成としてより具体的には、第１プリドライバ回路および第２プリドライバ回路は、前記スイッチ素子を用いて構成された回路として、カレントミラー回路およびＣＭＯＳ回路を有している構成としてもよい。
【００１２】
また上記構成としてより具体的には、第１ＦＥＴ素子および第２ＦＥＴ素子はＭＯＳＦＥＴであり、第１ＦＥＴ素子のドレインが前記電圧源に接続され、第１ＦＥＴ素子のソースが第２ＦＥＴ素子のドレインに接続され、第２ＦＥＴ素子のソースが接地されている構成としてもよい。
【００１３】
また上記構成としてより具体的には、所定データを表すデータ信号が入力され、前記データ信号に応じた前記パルス信号を出力する構成としてもよい。
【００１４】
また本発明に係るデータ処理回路は、上記構成の信号出力回路を有するＩ／Ｏ回路と、データを記録するロジック回路と、を備え、前記データ信号は、前記ロジック回路に記録済みのデータを表す信号である構成としてもよい。本構成によれば、上記構成の信号出力回路の利点を享受することが可能となる。
【００１５】
また上記構成としてより具体的には、外部装置に接続され、前記外部装置から入力されるデータを前記ロジック回路に記録させる書込み動作と、前記データ信号を前記外部装置に出力する読出し動作と、を実行する構成としてもよい。
【００１６】
また本発明に係るＨＤＤコントローラは、上記構成のデータ処理回路を備え、ＨＤＤを動作制御する構成とする。また本発明に係る電子機器は、上記構成のＨＤＤコントローラと、前記ＨＤＤコントローラによって動作制御されるＨＤＤと、を備えた構成とする。これらの構成によれば、上記構成のデータ処理回路の利点を享受することが可能となる。
【発明の効果】
【００１７】
本発明に係る信号出力回路によれば、電圧源の電圧変動による不具合を抑えることが可能となる。また本発明に係るデータ処理回路等によれば、本発明に係る信号出力回路の利点を享受することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本実施形態に係るデータ処理回路の概略的な構成図である。
【図２】当該データ処理回路のより詳細な構成図である。
【図３】Writeモードの場合の各信号の流れ等に関する説明図である。
【図４】Readモードの場合の各信号の流れ等に関する説明図である。
【図５】本実施形態に係るＩ／Ｏ回路の詳細な構成図である。
【図６】過電時におけるデータ信号とクロック信号の波形に関するグラフである。
【図７】減電時におけるデータ信号とクロック信号の波形に関するグラフである。
【図８】本実施形態に係るＨＤＤコントローラおよびその周辺の構成図である。
【図９】本実施形態に係るＨＤＤの一構成例を示す斜視図である。
【図１０】本実施形態に係るデスクトップパソコンの一構成例を示す外観図である。
【発明を実施するための形態】
【００１９】
本発明の実施形態について、各図面を参照しながら以下に説明する。
【００２０】
［データ処理回路の構成等］
図１は、本実施形態に係るデータ処理回路１の概略的な構成図である。本図に示すようにデータ処理回路１は、Ｉ／Ｏ［Input/Output］回路１０とＬＯＧＩＣ回路２０を備えている。
【００２１】
Ｉ／Ｏ回路１０は、外部装置（例えば、後述するＳＯＣ回路等が該当する）とＬＯＧＩＣ回路２０の間に配置され、これら双方間におけるデータ信号（所定データを表す信号）の入出力に用いられる。Ｉ／Ｏ回路１０は、外部装置から入力されるデータ信号ＳDIをＬＯＧＩＣ回路２０へ出力する処理、および、ＬＯＧＩＣ回路２０から入力されるデータ信号ＳDOを外部装置へ出力する処理を実行する。
【００２２】
ＬＯＧＩＣ回路２０は、ReadモードとWriteモードの何れか一方を示すＲＷ信号ＳRWを、Ｉ／Ｏ回路１０へ出力する。ＬＯＧＩＣ回路２０は、WriteモードのＲＷ信号ＳRWを出力するときには、Ｉ／Ｏ回路１０からデータ信号ＳDIを受取ってそのデータを記録する。またＬＯＧＩＣ回路２０は、ReadモードのＲＷ信号ＳRWを出力するときには、記録済みデータのデータ信号ＳDOをＩ／Ｏ回路１０へ出力する。
【００２３】
またＩ／Ｏ回路１０とＬＯＧＩＣ回路２０には、外部装置からクロック信号ＳCLKが入力される。データ処理回路１が行うデータ信号の伝送やデータ記録等の処理は、クロック信号ＳCLKに同期して実行される。
【００２４】
図２は、データ処理回路１のより詳細な構成図である。本図に示すようにデータ処理回路１は、Ｉ／Ｏ回路１０およびＬＯＧＩＣ回路２０の他、端子ＴSCLKとバッファＢＦを有している。端子ＴSCLKは外部装置に接続されるシリアルクロック端子であり、外部装置からのクロック信号ＳCLKの入力に用いられる。端子ＴSCLKに入力されたクロック信号ＳCLKは、バッファＢＦを介して、Ｉ／Ｏ回路１０とＬＯＧＩＣ回路２０へ送出される。
【００２５】
Ｉ／Ｏ回路１０は、端子ＴSDIO、バッファ１１、出力回路１２、およびプリドライバ回路１３を有している。
【００２６】
端子ＴSDIOは外部装置に接続される端子であり、外部装置からのデータ信号ＳDIのシリアル入力と、外部装置へのデータ信号ＳDOのシリアル出力に共用される。バッファ１１は、入力側が端子ＴSDIOに接続されており、出力側がＬＯＧＩＣ回路２０に接続されている。
【００２７】
出力回路１２は、第１ＦＥＴ素子１２ａと、第２ＦＥＴ素子１２ｂを有している。これらのＦＥＴ素子（１２ａ、１２ｂ）は、何れもＮチャネル型のＦＥＴ素子（本実施形態の場合はＭＯＳＦＥＴ［Metal-Oxide-Semiconductor FET］）である。
【００２８】
各ＦＥＴ素子（１２ａ、１２ｂ）は、Ｉ／Ｏ回路１０が有する電圧源ＶIOと接地点の間に直列に接続された一対のスイッチ素子であり、第１ＦＥＴ素子１２ａと第２ＦＥＴ素子１２ｂの接続点は、端子ＴSDIOに接続されている。各ＦＥＴ素子（１２ａ、１２ｂ）が相補的にオン／オフとなることによりパルス信号が生成され、このパルス信号がデータ信号ＳDOとして、端子ＴSDIOから出力されることになる。
【００２９】
なおここでの「相補的」とは、第１ＦＥＴ素子１２ａと第２ＦＥＴ素子１２ｂのオン／オフが完全に逆転している場合のほか、貫通電流防止の観点から第１ＦＥＴ素子１２ａと第２ＦＥＴ素子１２ｂのオン／オフ遷移タイミングに遅延が与えられている場合（いわゆるデッドタイムが設けられている場合）も含まれる概念である。
【００３０】
プリドライバ回路１３は、ゲート信号を生成して出力することにより、各ＦＥＴ素子（１２ａ、１２ｂ）を駆動させる回路である。プリドライバ回路１３には、後述する通り、第１ＦＥＴ素子１２ａを駆動させるプリドライバ回路と、第２ＦＥＴ素子１２ｂを駆動させるプリドライバ回路が含まれる。
【００３１】
ＬＯＧＩＣ回路２０は、シリアルＩ／Ｆ２１、およびレジスタ２２を有している。シリアルＩ／Ｆ２１は、WriteモードのＲＷ信号ＳRWを出力するときには、シリアル入力されるクロック信号ＳCLKとデータ信号ＳDIに基づいて、レジスタ２２にデータを記録させる。一方でシリアルＩ／Ｆ２１は、ReadモードのＲＷ信号ＳRWを出力するときには、シリアル入力されるクロック信号ＳCLKとレジスタ２２に記録済みのデータに基づいて、Ｉ／Ｏ回路１０へデータ信号ＳDOのシリアル出力を行う。
【００３２】
図３は、ＬＯＧＩＣ回路２０がWriteモードのＲＷ信号ＳRWを出力するとき（すなわちWriteモードの場合）における、各信号の流れ等を模式的に表している。このときは本図に示すように、各ＦＥＴ素子（１２ａ、１２ｂ）に入力されるゲート信号はLowレベルとされ、出力回路１２の出力側はハイインピーダンスの状態となる。
【００３３】
そして端子ＴSCLKに入力されるクロック信号ＳCLKは、バッファＢＦを介してＬＯＧＩＣ回路２０へ送出される。また端子ＴSDIOに入力されるデータ信号ＳDIは、バッファ１１を介してＬＯＧＩＣ回路２０へ送出される。これによりＬＯＧＩＣ回路２０は、レジスタ２２へのデータの書込みが可能となる。このようにしてデータ処理回路１は、Writeモードの場合に、外部装置から入力されるデータをＬＯＧＩＣ回路２０に記録させる動作（書込み動作）を実行する。
【００３４】
また図４は、ＬＯＧＩＣ回路２０がReadモードのＲＷ信号ＳRWを出力するとき（すなわちReadモードの場合）における、各信号の流れ等を模式的に表している。このときは本図に示すように、端子ＴSCLKに入力されるクロック信号ＳCLKが、バッファＢＦを介してＩ／Ｏ回路１０とＬＯＧＩＣ回路２０へ送出される。
【００３５】
そしてプリドライバ回路１３は、ＬＯＧＩＣ回路２０から受取るデータ信号ＳDOに応じて、各ＦＥＴ素子（１２ａ、１２ｂ）に出力するためのゲート信号を生成する。当該ゲート信号は、各ＦＥＴ素子（１２ａ、１２ｂ）が相補的にオン／オフとなるように、一方がHighレベルで他方がLowレベルとなるように生成される。これにより出力回路１２の出力側からは、HighレベルとLowレベルが交互に現れるパルス信号が、データ信号ＳDOとして出力される。
【００３６】
すなわちＬＯＧＩＣ回路２０から出力されるデータ信号ＳDOは、プリドライバ回路１３および出力回路１２を介して端子ＴSDIOから出力される。これによりレジスタ２２からのデータの読出しが可能となる。このようにしてデータ処理回路１は、Readモードの場合に、データ信号ＳDOを外部装置に出力する動作（読出し動作）を実行する。
【００３７】
［Ｉ／Ｏ回路の詳細構成等］
図５は、Ｉ／Ｏ回路１０の詳細な構成を表している。本図に示すようにＩ／Ｏ回路１０は、先述した端子ＴSDIO、バッファ１１、出力回路１２、およびプリドライバ回路１３の他、各Ｄフリップフロップ回路（３１ａ、３１ｂ）、各レベルシフタ回路（３２ａ、３２ｂ）、および各ＮＡＮＤゲート（３３ａ〜３３ｃ）を有している。またＩ／Ｏ回路１０はプリドライバ回路１３として、第１ＦＥＴ素子１２ａを駆動させる第１プリドライバ回路１３ａと、第２ＦＥＴ素子１２ｂを駆動させる第２プリドライバ回路１３ｂを有している。
【００３８】
Ｄフリップフロップ回路３１ａのＤ入力端子は、ＲＷ信号ＳRWが入力されるように設定されている。Ｄフリップフロップ回路３１ｂのＤ入力端子は、データ信号ＳDOが入力されるように設定されている。また各Ｄフリップフロップ回路（３１ａ、３１ｂ）のクロック入力端子は、クロック信号ＳCLKが入力されるように設定されている。
【００３９】
Ｄフリップフロップ回路３１ａのＱ出力端子は、ＮＡＮＤゲート３３ａの一方の入力端子に接続されているとともに、レベルシフタ回路３２ａを介して、ＮＡＮＤゲート３３ｂの一方の入力端子とＮＡＮＤゲート３３ｃの一方の入力端子に接続されている。またＤフリップフロップ回路３１ｂのＱ出力端子は、ＮＡＮＤゲート３３ａの他方の入力端子に接続されているとともに、レベルシフタ回路３２ｂを介して、ＮＡＮＤゲート３３ｃの他方の入力端子に接続されている。
【００４０】
またＮＡＮＤゲート３３ｃの出力端子は、ＮＡＮＤゲート３３ｂの他方の入力端子に接続されている。なお各レベルシフタ回路（３２ａ、３２ｂ）は、例えば５Ｖの電圧源ＶLSDから駆動電力の供給を受け、入力される信号のレベルを調節（シフト）して出力するように動作する。
【００４１】
第１プリドライバ回路１３ａは、Ｎチャネル型の各ＭＯＳＦＥＴ（Ｑ１、Ｑ２、Ｑ６）、Ｐチャネル型の各ＭＯＳＦＥＴ（Ｑ３〜Ｑ５）、抵抗Ｒ１、および開閉スイッチＳｗを有している。
【００４２】
ＭＯＳＦＥＴ（Ｑ１）は、ゲートがＭＯＳＦＥＴＱ２のゲートに接続され、ソースが接地され、ドレインが抵抗Ｒ１を介して電圧源ＶIOに接続されている。なお電圧源ＶIOの電圧は、そのときの条件等によって概ね1.5V〜2.6Vの範囲で変動する。またＭＯＳＦＥＴ（Ｑ１）のゲートとドレインは短絡されている。ＭＯＳＦＥＴ（Ｑ２）は、ソースが接地され、ドレインがＭＯＳＦＥＴ（Ｑ３）のドレインに接続されている。
【００４３】
ＭＯＳＦＥＴ（Ｑ３）は、ゲートがＭＯＳＦＥＴ（Ｑ４）のゲートに接続され、ソースが電圧源ＶLSDに接続されている。またＭＯＳＦＥＴ（Ｑ３）のゲートとドレインは短絡されている。ＭＯＳＦＥＴ（Ｑ４）は、ソースが電圧源ＶLSDに接続され、ドレインがＭＯＳＦＥＴ（Ｑ５）のソースに接続されている。ＭＯＳＦＥＴ（Ｑ５）のドレインは、開閉スイッチＳｗを介してＭＯＳＦＥＴ（Ｑ６）のドレインに接続されている。ＭＯＳＦＥＴ（Ｑ６）のソースは接地されている。
【００４４】
ＭＯＳＦＥＴ（Ｑ５）のゲートとＭＯＳＦＥＴ（Ｑ６）のゲートは、ＮＡＮＤゲート３３ｂの出力端子に接続されている。また開閉スイッチＳｗは、ＮＡＮＤゲート３３ｃの出力に応じて開閉するようになっている。またＭＯＳＦＥＴ（Ｑ５）と開閉スイッチＳｗの接続点は、第１ＦＥＴ素子１２ａのゲートに接続されている。
【００４５】
上述した構成の第１プリドライバ回路１３ａは、抵抗Ｒ１を介して電圧源ＶIOを接地させた回路を用いて、定電流Ｉaを生成する。そして定電流Ｉaに応じた電流は、各ＭＯＳＦＥＴ（Ｑ１、Ｑ２）によって構成されたカレントミラー回路、および各ＭＯＳＦＥＴ（Ｑ３、Ｑ４）によって構成されたカレントミラー回路を用いて、ＭＯＳＦＥＴ（Ｑ４）のドレインから取り出される。この取り出された電流は、各ＭＯＳＦＥＴ（Ｑ５、Ｑ６）によって構成されたＣＭＯＳ回路に供給される。
【００４６】
このＣＭＯＳ回路は、ＮＡＮＤゲート３３ｂの出力信号が入力され、この出力信号を論理反転させた信号を、第１ＦＥＴ素子１２ａへゲート信号として出力する。なお開閉スイッチＳｗは、データの書込み時（データ信号ＳDOの出力が行われないとき）に開状態とされ、それ以外のときには閉状態とされる。
【００４７】
また第２プリドライバ回路１３ｂは、Ｐチャネル型の各ＭＯＳＦＥＴ（Ｑ７〜Ｑ９）、Ｎチャネル型のＭＯＳＦＥＴ（Ｑ１０）、および抵抗Ｒ２を有している。
【００４８】
ＭＯＳＦＥＴ（Ｑ７）は、ゲートがＭＯＳＦＥＴ（Ｑ８）のゲートに接続され、ドレインが抵抗Ｒ２を介して接地され、ソースが例えば1.5Vの電圧源ＶCDに接続されている。またＭＯＳＦＥＴＱ７のゲートとドレインは短絡されている。ＭＯＳＦＥＴ（Ｑ８）は、ソースが電圧源ＶCDに接続され、ドレインがＭＯＳＦＥＴ（Ｑ９）のソースに接続されている。ＭＯＳＦＥＴ（Ｑ１０）は、ドレインがＭＯＳＦＥＴ（Ｑ９）のドレインに接続されており、ソースが接地されている。
【００４９】
ＭＯＳＦＥＴ（Ｑ９）のゲートとＭＯＳＦＥＴ（Ｑ１０）のゲートは、ＮＡＮＤゲート３３ａの出力端子に接続されている。またＭＯＳＦＥＴ（Ｑ９）とＭＯＳＦＥＴ（Ｑ１０）との接続点は、第２ＦＥＴ素子１２ｂのゲートに接続されている。
【００５０】
上述した構成の第２プリドライバ回路１３ｂは、抵抗Ｒ２を介して電圧源ＶCDを接地させた回路を用いて、定電流Ｉbを生成する。そして定電流Ｉbに応じた電流は、各ＭＯＳＦＥＴ（Ｑ７、Ｑ８）によって構成されたカレントミラー回路を用いて、ＭＯＳＦＥＴ（Ｑ８）のドレインから取り出される。この取り出された電流は、各ＭＯＳＦＥＴ（Ｑ９、Ｑ１０）によって構成されたＣＭＯＳ回路に供給される。このＣＭＯＳ回路は、ＮＡＮＤゲート３３ａの出力信号が入力され、この出力信号を論理反転させた信号を、第２ＦＥＴ素子１２ｂへゲート信号として出力する。
【００５１】
なお、第１ＦＥＴ素子１２ａのドレインは電圧源ＶIOに接続され、第１ＦＥＴ素子１２ａのソースは第２ＦＥＴ素子１２ｂのドレインに接続され、第２ＦＥＴ素子１２ｂのソースは接地されている。また第１ＦＥＴ素子１２ａと第２ＦＥＴ素子１２ｂの接続点は、端子ＴSDIOおよびバッファ１１の入力側に接続されている。第１ＦＥＴ素子１２ａはハイサイドのスイッチ素子として機能し、第２ＦＥＴ素子１２ｂはローサイドのスイッチ素子として機能することになる。Ｉ／Ｏ回路１０は上述した構成となっており、先に説明したデータ処理回路１の各動作が適切に行われるように機能する。
【００５２】
［電圧変動への対応］
ところで先述した通り、電圧源ＶIOは概ね1.5V〜2.6Vの範囲で変動する。Ｉ／Ｏ回路１０は、このような電圧変動に起因する不具合等が極力抑えられるように、配慮された構成となっている。以下、この点について具体的に説明する。
【００５３】
まず出力回路１２の構成について、第１ＦＥＴ素子１２ａとしてはＰチャネル型のＭＯＳＦＥＴを用いても良いように見える。しかしこの場合には、電圧源ＶIOの減電時（電圧が低い側に変動した時）に、例えばゲート−ソース間電圧が不足して適切に動作しない虞がある。そこで本実施形態では、このような不具合が抑えられるように、第１ＦＥＴ素子１２ａと第２ＦＥＴ素子１２ｂの何れについても、Ｎチャネル型のＭＯＳＦＥＴが用いられている。
【００５４】
また第１プリドライバ回路１３ａは、抵抗Ｒ１を介して電圧源ＶIOを接地させた回路を用いて、定電流Ｉａを生成するよう構成されている。そのため第１プリドライバ回路１３ａは、電圧源ＶIOの電圧変動に応じて大きさが変わるように定電流Ｉａを生成し、当該電圧変動に応じたドライブ能力を得ることが出来る。これにより、電圧源ＶIOの電圧変動によるＩ／Ｏ回路１０の電気的特性の変動を、出来るだけキャンセルさせることができる。その結果、Ｉ／Ｏ回路１０は、データ信号のスルーレートの変動等を極力抑える（一定化する）ことが可能である。
【００５５】
また第１プリドライバ回路１３ａの構成に用いられる各ＭＯＳＦＥＴ（Ｑ１〜６）としては、例えば電圧源ＶIOの過電時（電圧が高い側に変動した時）にも耐え得るように、５Ｖの耐圧仕様の素子が使用されている。ここで、第２プリドライバ回路１３ｂの構成に用いられる各ＭＯＳＦＥＴ（Ｑ７〜１０）についても、第１プリドライバ回路１３ａの場合と同様に、５Ｖの耐圧仕様の素子を使用することは可能である。
【００５６】
しかし本実施形態では、第２プリドライバ回路１３ｂの構成に用いられる各ＭＯＳＦＥＴ（Ｑ７〜１０）として、１．５Ｖの耐圧仕様の素子が使用されている。すなわち第２プリドライバ回路１３ｂは、第１プリドライバ回路１３ａを構成するスイッチ素子よりも低耐圧仕様のスイッチ素子を用いて構成されている。なお低耐圧仕様の素子は、高耐圧仕様の素子に比べて耐圧性能は落ちるが、動作速度が速いという利点がある。
【００５７】
そのため本実施形態では、ローサイドの動作速度が極力落ちないようにし、スルーレートの低下等を抑えることが可能である。なお第２プリドライバ回路１３ｂにおいては、電圧源ＶIOとは異なる比較的低い電圧に設定された電圧源ＶCDが使われるようにし、低耐圧仕様の素子が用いられても不具合が生じないよう配慮されている。
【００５８】
ここで図６および図７に、Ｉ／Ｏ回路１０におけるデータ信号（ＳDIまたはＳDO）とクロック信号ＳCLKの波形を表したグラフを示す。なお、図６は電圧源ＶIOの過電時におけるグラフであり、図７は電圧源ＶIOの減電時におけるグラフである。
【００５９】
電圧源ＶIOの過電時におけるデータ信号のスルーレート（信号レベル20%〜80%の範囲における傾きとする）に着目すると、図６に示すように、立上りのスルーレートは1.16V/ns（＝2.6V×0.6／1.34ns）となっており、立下りのスルーレートは1.08V/ns（＝2.6V×0.6／1.45ns）となっている。
【００６０】
一方で、電圧源ＶIOの減電時におけるデータ信号のスルーレート（信号レベル20%〜80%の範囲における傾きとする）に着目すると、図７に示すように、立上りのスルーレートは0.92V/ns（＝1.5V×0.6／0.76ns）となっており、立下りのスルーレートは0.83V/ns（＝1.5V×0.6／1.09ns）となっている。
【００６１】
このようにＩ／Ｏ回路１０は、先述した通りデータ信号のスルーレートの変動が極力抑えられる構成であるため、電圧源ＶIOの電圧変動に伴う当該スルーレートの変動は非常に小さくなっている。Ｉ／Ｏ回路１０によれば、データ信号のスルーレートの変動が小さい分、外部装置とＬＯＧＩＣ回路２０の間におけるデータ信号の伝送を、より適切に行うことが可能である。
【００６２】
［データ処理回路の適用例］
本実施形態に係るデータ処理回路１は、データを取扱う種々の装置に適用することが可能である。一例として、データ処理回路１は、ＨＤＤ［Hard Disk Drive］を動作制御するＨＤＤコントローラに適用することが出来る。以下、データ処理回路１を備えたＨＤＤコントローラについてより具体的に説明する。
【００６３】
図８は、データ処理回路１を備えたＨＤＤコントローラ５２およびその周辺の構成図である。本図に示すようにＨＤＤコントローラ５２は、ＳＯＣ［System-On-a-Chip］回路５１およびＨＤＤ５３に接続されている。
【００６４】
ＳＯＣ［System-On-a-Chip］回路５１は、例えば、ＨＤＤコントローラ５２やＨＤＤ５３が搭載される電子機器（パソコン等）の制御装置として機能する。ＳＯＣ回路５１は、データ処理回路１へのクロック信号ＳCLKおよびデータ信号ＳDIの出力や、データ処理回路１からのデータ信号ＳDOの受取り等を行う。
【００６５】
ＨＤＤ５３は、磁気ディスク記憶装置の一種である。ここで図９に、ＨＤＤ５３の一構成例を示す斜視図（トップカバーを外した状態）を示す。本図に示すようにＨＤＤ５３は、プラッタＹ１、磁気ヘッドＹ２、スイングアームＹ３、ランプ機構Ｙ４、ヘッドアンプＹ５、スピンドルモータＹ６、ボイスコイルモータＹ７、ラッチ機構Ｙ８、インターフェースコネクタＹ９、およびジャンパスイッチＹ１０を有している。
【００６６】
プラッタＹ１は、アルミニウム基板やガラス基板の表面上に、磁性層を積層して形成された磁気ディスクである。１台のＨＤＤ５３には、１枚〜４枚程度のプラッタＹ１が内蔵される。磁気ヘッドＹ２は、プラッタＹ１に対してデータを読み書きする役割を果たす。スイングアームＹ３は、その先端に磁気ヘッドＹ２を担持する役割を果たす。
【００６７】
ランプ機構Ｙ４は、プラッタＹ１の非回転時における磁気ヘッドＹ２の退避先であり、プラッタＹ１の最外周よりもさらに外側に設けられている。ヘッドアンプＹ５は、磁気ヘッドＹ２で得られた再生信号を増幅する役割を果たす。
【００６８】
スピンドルモータＹ６は、プラッタＹ１を一定の回転数（４２００ｒｐｍ、５４００ｒｐｍ、７２００ｒｐｍ、１００００ｒｐｍ、１５０００ｒｐｍなど）で回転させる役割を果たす。ボイスコイルモータＹ７は、スイングアームＹ３を円弧運動させることにより、磁気ヘッドＹ２をプラッタＹ１の半径方向に移動させる役割を果たす。
【００６９】
ラッチ機構Ｙ８は、ＨＤＤ５３が停止している間、スイングアームＹ３を固定する役割を果たす。インターフェースコネクタＹ９は、パソコンなどのマザーボードに実装されるホストインターフェイス回路とケーブルで接続される。ジャンパスイッチＹ１０は、１台のパソコンに複数のＨＤＤを接続する際、ジャンパピンを用いてＨＤＤ５３の機器設定（マスタ／スレーブなど）を行うためのスイッチである。
【００７０】
図８に戻り、ＨＤＤコントローラ５２は、データ処理回路１、スピンドルドライバ２、およびアクチュエータドライバ３を備えている。
【００７１】
スピンドルドライバ２は、データ処理回路１（ロジック回路２０）の指示に応じて、スピンドルモータＹ６の動作を制御するための制御信号ＳSMを出力する。これにより、プラッタＹ１に対するデータの読み書きが適切に行われるように、スピンドルモータＹ６の動作が制御される。
【００７２】
アクチュエータドライバ３は、データ処理回路１（ロジック回路２０）の指示に応じて、ボイスコイルモータＹ７の動作を制御するための制御信号ＳVCMを出力する。これにより、プラッタＹ１に対するデータの読み書きが適切に行われるように、ボイスコイルモータＹ７の動作が制御される。
【００７３】
なおデータ処理回路１（ロジック回路２０）は、ＨＤＤ５３との間でデータ信号ＳDの送受信を行い、プラッタＹ１に書込むためのデータをレジスタ２２から供給する処理や、プラッタＹ１から読出されたデータをレジスタ２２に記録させる処理等を行う。ＨＤＤコントローラ５２に設けられたデータ処理回路１は、ＳＯＣ回路５１とＨＤＤ５３の間におけるデータの伝送が適切に行われるように機能する。
【００７４】
また図１０は、ＨＤＤコントローラ５２やＨＤＤ５３を搭載したデスクトップパソコン６０の一構成例を示す外観図である。本構成例のデスクトップパソコン６０は、本体ケースＸ１０、液晶モニタＸ２０、キーボードＸ３０、およびマウスＸ４０を有している。
【００７５】
本体ケースＸ１０は、中央演算処理装置Ｘ１１、メモリＸ１２、光学ドライブＸ１３、およびＨＤＤ５３を収納している。なお図１０には示していないが、本体ケースＸ１０には、ＳＯＣ回路５１およびＨＤＤコントローラ５２も収納されている。ＨＤＤ５３は、筐体内に密閉された磁気ディスクを用いてプログラムやデータを不揮発的に格納する、大容量補助記憶装置としての役割を果たす。
【００７６】
中央演算処理装置Ｘ１１は、ＨＤＤ５３に格納されたオペレーティングシステムや各種のアプリケーションプログラムを実行することにより、デスクトップパソコン６０の動作を統括的に制御する。メモリＸ１２は、中央演算処理装置Ｘ１１の作業領域（例えばプログラムの実行に際してタスクデータを格納する領域）として利用される。
【００７７】
光学ドライブＸ１３は、光ディスクのリード／ライトを行う。光ディスクとしては、ＣＤ［Compact Disc］、ＤＶＤ［Digital Versatile Disc］、及び、ＢＤ［Blu-ray(登録商標) Disc］などを挙げることができる。液晶モニタＸ２０は、中央演算処理装置Ｘ１１からの指示に基づいて映像を出力する。またキーボードＸ３０及びマウスＸ４０は、ユーザの操作を受け付けるヒューマンインターフェースデバイスの一つである。
【００７８】
なお上述したデスクトップパソコン６０は、ＨＤＤコントローラ５２やＨＤＤ５３を搭載した電子機器の一例である。ＨＤＤコントローラ５２やＨＤＤ５３は、この他にも、ノートパソコン、タブレットパソコン、ハードディスクレコーダ、オーディオプレーヤ、およびゲーム機などの各種電気機器に搭載することが可能である。
【００７９】
また本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００８０】
本発明は、例えばＨＤＤコントローラに利用することができる。
【符号の説明】
【００８１】
１        データ処理回路
２        スピンドルドライバ
３        アクチュエータドライバ
１０      Ｉ／Ｏ回路
１１      バッファ
１２      出力回路
１２ａ    第１ＦＥＴ素子
１２ｂ    第２ＦＥＴ素子
１３      プリドライバ回路
１３ａ    第１プリドライバ回路
１３ｂ    第２プリドライバ回路
２０      ＬＯＧＩＣ回路
２１      シリアルＩ／Ｆ
２２      レジスタ
３１ａ、３１ｂ    Ｄフリップフロップ回路
３２ａ、３２ｂ    レベルシフタ回路
３３ａ〜３３ｃ    ＮＡＮＤゲート
５１              ＳＯＣ回路
５２              ＨＤＤコントローラ
５３              ＨＤＤ
６０              デスクトップパソコン
ＢＦ    バッファ
Ｘ１０    本体ケース
Ｘ１１    中央演算処理装置
Ｘ１２    メモリ
Ｘ１３光学ドライブ
Ｘ２０    液晶モニタ
Ｘ３０    キーボード
Ｘ４０    マウス
Ｙ１    プラッタ
Ｙ２    磁気ヘッド
Ｙ３    スイングアーム
Ｙ４    ランプ機構
Ｙ５    ヘッドアンプ
Ｙ６    スピンドルモータ
Ｙ７    ボイスコイルモータ
Ｙ８    ラッチ機構
Ｙ９    インターフェースコネクタ
Ｙ１０  ジャンパスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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