(57)【要約】【課題】  半導体装置の耐圧を安定化する。【解決手段】  半導体装置１０１のターミネーション領域におけるＮ-層１１２に、補助電極３２１，３２２と接触するＦＬＲ２３２，２３４が設けられ、ＦＬＲ２３２とＦＬＲ２３４の間には、補助電極とは分離されたＦＬＲ２３３が設けられ、このＦＬＲ２３３の表面上が、補助電極３２１，３２２によって覆われる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域を備え、前記第１半導体領域において、主電流が流れる活性領域および前記活性領域の周囲に位置するターミネーション領域が設けられる半導体装置において、
前記ターミネーション領域は、
前記活性領域を囲むように前記第１半導体領域に設けられる、第２導電型の複数の第２半導体領域と、
前記複数の第２半導体領域と接触する複数の第１補助電極と、
前記活性領域を囲むように前記第１半導体領域に設けられると共に、互いに隣接する２個の前記第２半導体領域の間に位置し、かつ前記第１補助電極とは分離された少なくとも１個の第２導電型の第３半導体領域と、
を備え、
前記第３半導体領域の表面上が、前記２個の前記第２半導体領域と接触する前記各第１補助電極によって覆われることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記２個の前記第２半導体領域と前記第３半導体領域との間に介在する前記第１半導体領域の一部の表面上が、前記２個の前記第２半導体領域と接触する前記各第１補助電極によって覆われることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、前記第３半導体領域の表面上が、前記２個の前記第２半導体領域と接触する前記各第１補助電極が備える順フィールドプレートおよび逆フィールドプレートによって覆われることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、前記２個の前記第２半導体領域と前記第３半導体領域との間に介在する前記第１半導体領域の一部の表面上が、前記順フィールドプレートおよび前記逆フィールドプレートによって覆われることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、前記第１半導体領域の一部における前記逆フィールドプレートによって覆われる部分の幅の大きさが、前記第１半導体領域の一部における前記順フィールドプレートによって覆われる幅の大きさ以下であることを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記活性領域は、
前記第１半導体領域に設けられる、第２導電型の第４半導体領域と、
前記第４半導体領域と接触する第１主電極と、
を備え、
前記ターミネーション領域においては、
前記第４半導体領域と、前記第４半導体領域に隣接する前記第２半導体領域との間に、前記第１主電極および前記第１補助電極とは分離された、第２導電型の第５半導体領域が設けられ、
前記第５半導体領域の表面上が前記第１主電極と、前記第４半導体領域に隣接する前記第２半導体領域と接触する前記第１補助電極によって覆われることを特徴とする半導体装置。
【請求項７】
請求項６に記載される半導体装置において、前記第２，第３および第５半導体領域の不純物濃度が、前記第４半導体領域の不純物濃度よりも低く、前記第２，第３および第５半導体領域の深さが、前記第４半導体領域の深さよりも深いことを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記ターミネーション領域は、
前記第１半導体領域において前記複数の第２半導体領域を囲むように設けられ、前記第１半導体領域よりも不純物濃度が高い第１導電型の第６半導体領域と、
前記第６半導体領域と接触する第２補助電極と、
を備え、
前記第６半導体領域と、前記第６半導体領域に隣接する前記第２半導体領域との間に、前記第１補助電極および前記第２補助電極とは分離された、第２導電型の第７半導体領域が設けられ、
前記第７半導体領域の表面上が前記第２補助電極と、前記第７半導体領域に隣接する前記第２半導体領域と接触する前記第１補助電極によって覆われることを特徴とする半導体装置。
【請求項９】
請求項１に記載の半導体装置において、前記第１半導体領域が炭化けい素であることを特徴とする半導体装置。
【請求項１０】
一対の直流端子と、
交流の相数と同数の交流端子と、
前記直流端子と前記交流端子の間にされる複数の半導体スイッチング素子と、
前記複数の半導体スイッチング素子に逆並列に接続される複数のダイオードと、
を備える電力変換装置において、
前記ダイオードが、請求項１ないし８のいずれか一項に記載の半導体装置であることを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびそれを用いた電力変換装置に係り、特に高耐圧半導体装置およびそれを用いた大容量あるいは高信頼の電力変換装置に関する。
【背景技術】
【０００２】
高耐圧半導体装置として、ＰＮダイオード、ショットキーバリアダイオード、ＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ等が広く利用されている。図２に、高耐圧半導体装置においては、一般に、平面的に見て、主電流が流れる活性領域を囲むように電圧阻止領域であるターミネーション領域が配置されている。
【０００３】
特許文献１（特許第３１１１８２７号公報）には、ターミネーション構造として、ＦＬＲ（Field Limiting Ring)にフィールドプレートを設けることで電圧阻止特性が安定な高耐圧半導体装置を実現する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３１１１８２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のようなフィールドプレートを有する高耐圧半導体装置について、本発明者がさらなる阻止耐圧の安定化を検討したところ、以下に説明するような課題が見出された。
【０００６】
従来構造のＮ-層は、フィールドプレートに覆われていない部分が存在するため、モジュール等の絶縁封止材の電荷が大きい場合には、耐圧が劣化するおそれがある。
【０００７】
特に、半導体装置を構成する半導体材料が炭化けい素（ＳｉＣ）のようなワイドバンドギャップ半導体である場合、半導体装置自体の絶縁破壊電界が高いために、絶縁封止材に高い電界がかかって大きな電荷が発生する。このため、耐圧の劣化が顕著になる。
【０００８】
そこで、本発明の目的は、半導体装置を高耐圧化すると共に、電圧阻止特性を安定化することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明による半導体装置においては、ターミネーション領域における第１導電型の第１半導体領域に、第１の補助電極と接触する複数の第２半導体領域を設ける。隣接する第２半導体領域の間には、前記第１補助電極とは分離された少なくとも１個の第２導電型の第３半導体領域が設けられ、この第３半導体領域の表面上が、第１補助電極によって覆われる。
【００１０】
さらに、本発明の一態様である半導体装置は、第１導電型の第１半導体領域において、主電流が流れる活性領域および活性領域の周囲に位置するターミネーション領域が設けられる。このターミネーション領域には、活性領域を囲むように、第２導電型の複数の第２半導体領域が設けられるが、これら第２半導体領域には複数の第１補助電極が接触する。また、ターミネーション領域において、互いに隣接する２個の第２半導体領域の間には、第１補助電極とは分離された少なくとも１個の第２導電型の第３半導体領域が、活性領域を囲むように設けられる。さらに、第３半導体領域の表面上が、２個の第２半導体領域と接触する各第１補助電極によって覆われる。
【００１１】
半導体装置は、例えば、ＰＮダイオード、ショットキーバリアダイオード、ＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ等である。また、第１導電型および第２導電型は、例えば、それぞれＮ型およびＰ型であり、互いに反対の導電型である。さらに、第２および第３半導体領域は例えばＦＬＲ（Field Limiting Ring)である。第１補助電極は、好ましくはフィールドプレートを備える。
【発明の効果】
【００１２】
本発明によれば、半導体装置を高耐圧化できるとともに、電圧阻止特性を安定化することができる。
【００１３】
本発明の他の目的および他の特徴は、以下の明細書の記載および図面の記載から明らかになるであろう。
【図面の簡単な説明】
【００１４】
【図１】実施形態１である半導体装置のターミネーション領域の断面図。
【図２】実施形態１の平面図。
【図３】補助電極と分離されたＦＬＲの周辺領域の部分拡大図。
【図４】絶縁封止材の電荷の面密度と半導体装置の耐圧との関係。
【図５】実施形態１の変形例。
【図６】実施形態２である半導体装置のターミネーション領域の断面図。
【図７】実施形態３である半導体装置のターミネーション領域の断面図。
【図８】実施形態３の変形例。
【図９】実施形態４である電力変換装置。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図面を用いて説明する。なお、各実施形態において、半導体装置のチップ中心からチップ端に向かう方向に延びるフィールドプレートを順フィールドプレートと呼び、チップ端からチップ中心に向かう方向に延びるフィールドプレートを逆フィールドプレートと呼ぶ。また、表記Ｎ-，Ｎ，Ｎ+は、半導体層の導電型がＮ型であり、この順番にＮ型不純物濃度が相対的に高いことを示す。表記Ｐ-，Ｐ，Ｐ+は、半導体層の導電型がＰ型であり、この順番にＰ型不純物濃度が相対的に高いことを示す。
（実施形態１）
図１は、本発明の実施形態１である半導体装置のターミネーション領域の断面図を示す。また、図２は、本実施形態の平面図を示す。図１は、図２におけるＡ−Ａ’縦方向断面を示す。図２が示すように、ターミネーション領域１０３は、半導体装置１０１においてＰ層１１３を含み主電流が流れる活性領域１０２の周囲に位置し、主接合であるＰ層１１３とＮ-層１１２とのＰＮ接合部における電界を緩和して耐圧を確保する。
【００１６】
本半導体装置１０１においては、Ｎ+層である半導体基板１１１の上に、Ｎ-層１１２が形成される。ここで、半導体基板１１１は、ダイオード，ＭＯＳＦＥＴ，ＮＰＮトランジスタの場合は、図１のようにＮ+層となり、絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと記す）の場合は、Ｐ+層となる。半導体装置１０１は互いに表裏をなす二つの主表面を有し、一方の主表面に設けられる主電極１２１と他方の主表面に設けられる主電極１２２の間で主電流が流れる。すなわち、本実施形態の半導体装置１０１は、いわゆる縦型半導体装置である。
【００１７】
半導体基板１１１は一方の主表面に接し、Ｎ-層１１２は他方の主表面に接する。Ｎ-層１１２が接する主表面から、Ｎ-層１１２よりも不純物濃度が高いＰ層１１３が不純物拡散により設けられている。さらに、Ｐ層１１３を囲むように、Ｎ-層１１２よりも不純物濃度が高いＰ型の半導体層であるＦＬＲ（Field Limiting Ring）２３１，２３２，２３３，２３４，２３５，２３６，２３７，２３８，２３９が設けられる。これらＦＬＲは、Ｐ層１１３を取り囲む９重の同心リング形状をなす。さらに、半導体装置１０１の最外周部には、チャネルストッパとなるＮ+層１１４が、９重のＦＬＲを囲むように設けられている。隣り合うＦＬＲ間、Ｐ層１１３とＦＬＲ２３１との間、およびＮ+層１１４とＦＬＲ２３９の間には、Ｎ-層１１２の一部が介在する。
【００１８】
主電極１２１および主電極１２２は、それぞれ半導体基板１１１およびＰ層１１３と電気的に接触する。主電極１２２が備える順フィールドプレートが、Ｐ層１１３と隣接するＦＬＲ２３１の表面に設けられる絶縁膜１３０（例えば、シリコン酸化膜）の表面上に延びている。順フィールドプレートによって、Ｐ層１１３とＦＬＲ２３１との間に介在するＮ-層１１２の一部の表面と、ＦＬＲ２３１の内周部の表面が覆われる。
【００１９】
ＦＬＲ２３２，２３４，２３６，２３８およびＮ+層１１４には、それぞれ補助電極３２１，３２２，３２３，３２４，１２３が電気的に接触する。すなわち、本実施形態において、補助電極は５重の同心リング状をなす。ＦＬＲに接触する補助電極（３２１，３２２，３２３，３２４）は、順フィールドプレートと逆フィールドプレートを備える。補助電極が接触するＦＬＲと外周側で隣接して、かつ補助電極とは分離されて接触しないＦＬＲの内周側表面上と、両ＦＬＲ間に介在するＮ-層１１２の一部の表面上とが、順フィールドプレートによって覆われる。また、補助電極が接触するＦＬＲと内周側で隣接して、かつ補助電極とは分離されて接触しないＦＬＲの外周側表面上と、両ＦＬＲ間に介在するＮ-層１１２の一部の表面上とが、逆フィールドプレートによって覆われる。さらに、Ｎ+層１１４に接触する補助電極１２３は逆フィールドプレートを備え、この逆フィールドプレートによって、Ｎ+層１１４と内周側で隣接して、かつ９重同心リング状のＦＬＲ群の内の最外周に位置するＦＬＲ２３９の外周側表面上と、Ｎ+層１１４とＦＬＲ２３９の間に介在するＮ-層１１２の一部の表面上とが覆われる。なお、各フィールドプレートは、各ＦＬＲとＮ+層１１４の表面、およびＦＬＲ間やＮ+層１１４とＦＬＲ２３９の間に介在するＮ-層１１２の表面に設けられる絶縁膜上に延びている。
【００２０】
図３は、図１において補助電極とは分離されたＦＬＲ２３３の周辺領域の部分拡大図である。図３に示すように、補助電極と接触する２個のＦＬＲ、すなわち補助電極３２１に接触するＦＬＲ２３２と、補助電極３２２とは分離されたＦＬＲ２３４の間に、補助電極および主電極とは分離されフローティング状態のＦＬＲ２３３が位置する。このＦＬＲ２３３の表面上と、ＦＬＲ２３２の外周側すなわちＦＬＲ２３３側表面上と、ＦＬＲ２３４の内周側すなわちＦＬＲ２３３側表面上と、並びに各ＦＬＲ間に介在するＮ-層１１２の表面上とが、絶縁膜１３０によって覆われる。補助電極３２１の順フィールドプレートと補助電極３２２の逆フィールドプレートは絶縁膜１３０上に延びている。すなわち、補助電極とは分離されたＦＬＲ２３３の表面と、ＦＬＲ２３３とその両側に隣接するＦＬＲ２３２，２３４との間に介在するＮ-層１１２の表面が、絶縁膜１３０を介して、ＦＬＲ２３３の両側から延びる補助電極３２１，３２２によって覆われる。
【００２１】
同様に、ＦＬＲ２３１，２３５，２３７，２３９についても、各ＦＬＲの表面とその両側に隣接する半導体層（ＦＬＲ，Ｐ層１１３，Ｎ+層１１４）との間に介在するＮ-層１１２の表面が、ＦＬＲ２３１，２３５，２３７，２３９の各ＦＬＲの両側から延びる補助電極によって覆われる。従って、ターミネーション領域においては、不純物濃度が低いＮ-層１１２の表面は絶縁膜１３０および補助電極によって覆われる。また、補助電極間に位置し、補助電極によっては覆われない絶縁膜１３０下にはＦＬＲが位置する。
【００２２】
本実施形態の半導体装置１０１が電圧阻止状態である場合、複数のＦＬＲにより、空乏層がＰ層１１３とＮ-層１１２とのＰＮ接合からターミネーション領域に広がり、ＰＮ接合部の電界強度が緩和される。また、複数のＦＬＲと順逆フィールドプレート部を備える補助電極により、各ＦＬＲが負担する電圧を均等化することができる。これにより、例えば、３３００Ｖや４５００Ｖというような高い耐圧が得られる。さらに、本実施形態においては、ターミネーション領域において、表面電荷の影響を受けやすいＮ-層１１２の表面が補助電極によって覆われ、かつ補助電極あるいは主電極によって覆われない領域には補助電極とは分離されたＦＬＲが位置する。従って、ターミネーション領域においては、Ｎ-層１１２の表面が露出する部分がほとんど無い。このため、本実施形態の半導体装置は、後述するように、安定した電圧阻止特性が得られる。
【００２３】
さらに、本発明者の検討によれば、順フィールドプレートの下部よりも逆フィールドプレートの下部の方が、電界が集中しやすい。このため、逆フィールドプレートの下部のＦＬＲ間隔、すなわち逆フィールドプレートによって覆われるＮ-層１１２の一部の幅の大きさが、順フィールドプレートの下部のＦＬＲ間隔、すなわち順フィールドプレートによって覆われるＮ-層１１２の一部の幅の大きさ以下にすることが好ましい。すなわち、図１において、Ｄ１≧Ｄ２，Ｄ３≧Ｄ４，Ｄ５≧Ｄ６，Ｄ７≧Ｄ８と設定することが好ましい。
【００２４】
図４は、本発明の実施形態１における、絶縁封止材の電荷の面密度と半導体装置の耐圧との関係を示す。なお、半導体装置を構成する半導体材料は炭化けい素（ＳｉＣ）である。図４が示すように、本実施形態１によれば、絶縁封止材の電荷に影響されず、安定した耐圧が得られる。なお、後述する他の実施形態や変形例についても、同様に安定した耐圧が得られる。
【００２５】
図５は、実施形態１の変形例を示す。本変形例においては、図１における最外周のＦＬＲ２３９が設けられていない。すなわち、図５の半導体装置１０１においては、８重同心リング状をなすＦＬＲ２３１〜２３８の内、補助電極３２４が接触するＦＬＲ２３８が最外周に位置する。このため、Ｎ+層１１４とＦＬＲ２３８との間に介在するＮ-層１１２の表面が、絶縁膜１３０を介して、補助電極３２４の順フィールドプレートと補助電極１２３の逆フィールドプレートによって覆われる。なお、図１において、ＦＬＲ２３１，２３３，２３５，２３７のいずれかを設けないようにすることもできる。
【００２６】
なお、図１の実施形態１では、ＦＬＲが９個、補助電極が５個であるが、ＦＬＲおよび補助電極の個数は、半導体装置の耐圧に応じて設定される。
【００２７】
（実施形態２）
図６は、本発明の実施形態２である半導体装置のターミネーション領域の断面図を示す。また、本実施形態の平面形状は、実施形態１と同様に図２によって示され、図６は、図２におけるＡ−Ａ’縦方向断面を示す。
【００２８】
本実施形態２においては、実施形態１とは異なり、Ｐ層１１３とＦＬＲ２３１との間においてＰ層１１３の外周側に接し、Ｐ層１１３よりも不純物濃度が低く、かつＰ層１１３よりも深さが深いＰ-層１３１が設けられる。Ｐ-層１３１と最内周のＦＬＲ２３１との間にはＮ-層１１２の一部が介在する。また、ＦＬＲ２３１〜２３９は、Ｐ-層１３１と同じ濃度プロファイルを有する。
【００２９】
本実施形態２によれば、実施形態１と同様の効果に加えて、Ｐ層１１３への電界集中を緩和できる。
（実施形態３）
図７は、本発明の実施形態３である半導体装置のターミネーション領域の断面図を示
す。また、本実施形態の平面形状は、実施形態１と同様に図２によって示され、図７は、図２におけるＡ−Ａ’縦方向断面を示す。
【００３０】
本実施形態３においては、実施形態１とは異なり、隣接する２個の補助電極が接触する２個のＦＬＲ間に、補助電極が接触しないすなわち補助電極とは分離されたＦＬＲが２個設けられる。なお、Ｐ層１１３と最内周の補助電極３２１が接触するＦＬＲ２３３との間にも、補助電極と分離された２個のＦＬＲ２３１，２３２が設けられる。さらに、補助電極３２３が接触するＦＬＲ２３９とＮ+層１１４との間にも、補助電極とは分離された２個のＦＬＲ２４０，２４１が設けられる。補助電極とは分離され、かつ互いに隣接する２個のＦＬＲの内、内側のＦＬＲの全表面上と外側のＦＬＲの内周側の表面上が、絶縁膜１３０を介して、順フィールドプレートによって覆われ、外側のＦＬＲの外周側の表面上が、絶縁膜１３０を介して、逆フィールドプレートによって覆われる。
【００３１】
図８は、実施形態３の変形例である半導体装置のターミネーション領域の断面図を示す。
【００３２】
本変形例では、隣接する２個の補助電極が接触する２個のＦＬＲ間に、補助電極とは分離されたＦＬＲが３個設けられる。なお、Ｐ層１１３と最内周の補助電極３２１が接触するＦＬＲ２３４との間にも、補助電極とは分離された３個のＦＬＲ２３１，２３２，２３３が設けられる。さらに、補助電極３２２が接触するＦＬＲ２３８とＮ+層１１４との間では、補助電極とは分離された４個のＦＬＲ２３９，２４０，２４１，２４２が設けられる。補助電極とは分離され、かつ互いに隣接する３個のＦＬＲ２３５，２３６，２３７の内、ＦＬＲ２３５の全表面上とＦＬＲ２３６の内周側の表面上が、絶縁膜１３０を介して、順フィールドプレートによって覆われ、ＦＬＲ２３６の外周側の表面上とＦＬＲ２３７の全表面上が、絶縁膜１３０を介して、逆フィールドプレートによって覆われる。また、Ｐ層１１３とＦＬＲ２３４との間において互いに隣接し、補助電極とは分離された３個のＦＬＲ２３１，２３２，２３３の内、ＦＬＲ２３１の全表面上とＦＬＲ２３２の内周側の表面上が、絶縁膜１３０を介して、順フィールドプレートによって覆われ、ＦＬＲ２３２の外周側の表面上とＦＬＲ２３３の全表面上が、絶縁膜１３０を介して、逆フィールドプレートによって覆われる。さらに、ＦＬＲ２３８とＮ+層１１４との間において互いに隣接し、補助電極とは分離された４個のＦＬＲ２３９，２４０，２４１，２４２の内、最も内側のＦＬＲ２３９の全表面上と隣接するＦＬＲ２４０の内周側の表面上が、絶縁膜１３０を介して、順フィールドプレートによって覆われ、ＦＬＲ２４０の外周側の表面上とその外側のＦＬＲ２４１および２４２の全表面上が、絶縁膜１３０を介して、逆フィールドプレートによって
覆われる。
【００３３】
本実施形態３およびその変形例のように、補助電極が接触する半導体層間において、補助電極とは分離されたＦＬＲの本数を増やすことにより、電圧阻止状態において、空乏層が半導体装置のチップ端方向へ延びやすくなり、電界集中を緩和することができる。
（実施形態４）
本発明の実施形態４である電力変換装置について、図９を用いて説明する。
【００３４】
本実施例は、３相インバータ装置であり、一対の直流端子９００，９０１と交流の相数と同数すなわち３個の交流端子９１０，９１１，９１２を備えている。各直流端子と各交流端子との間には、それぞれ１個の半導体スイッチング素子としてＩＧＢＴ７００が接続され、３相インバータ装置全体としては６個のＩＧＢＴを備えている。また、各ＩＧＢＴにはダイオード６００が逆並列に接続される。なお、ＩＧＢＴ７００およびダイオード６００の個数は、交流の相数や電力変換装置の電力容量、および半導体スイッチング素子７００単体の耐圧や電流容量に応じた複数個数に適宜設定される。
【００３５】
各ＩＧＢＴ７００および各ダイオード６００がゲート駆動回路８００によって駆動されることにより、直流電源９６０から直流端子９００，９０１に受電する直流電力が交流電力に変換され、交流電力が交流端子９１０，９１１，９１２から出力される。各交流出力端子は誘導機や同期機などのモータ９５０と接続され、各交流端子から出力される交流電力によってモータ９５０が回転駆動される。
【００３６】
本実施形態によれば、ダイオード６００として、上述した実施形態１〜３および変形例のダイオードを適用することにより、ダイオードの耐圧特性が高耐圧かつ安定にできるため、インバータ装置を大容量化できると共に、インバータ装置の信頼性が向上する。
【００３７】
本実施例はインバータ装置であるが、コンバータやチョッパ等の他の電力変換装置についても、本発明による半導体装置および駆動回路を適用でき、同様の効果が得られる。
【００３８】
なお、前記の実施例に限らず、本発明の技術的思想の範囲内で、種々の変形例が可能であることはいうまでもない。例えば、上述した実施例において各半導体層の導電型を反対にしても良い。また、半導体装置を構成する半導体材料は、上述した実施例におけるＳｉＣに限らず、ＧａＮ（窒化ガリウム）などの他のワイドギャップ半導体やＳｉ（シリコン）でも良い。
【符号の説明】
【００３９】
１０１…半導体装置、
１０２…活性領域、
１０３…ターミネーション領域、
１１１…Ｎ+層、
１１２…Ｎ-層、
１１３…Ｐ層、
１１４…Ｎ+層、
１２１、１２２…主電極、
１３１…Ｐ-層、
２３１、２３２、２３３、２３４、２３５、２３６、２３７、２３８、２３９、２４０、２４１、２４２…ＦＬＲ、１２３、３２１、３２２、３２３、３２４…補助電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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