(57)【要約】【課題】発光素子が開放故障した場合に、発光素子の劣化を軽減する。【解決手段】直列に接続された発光素子３１〜３６と、発光素子３１〜３６のうち少なくとも二つの発光素子それぞれに並列に接続され、それらの発光素子それぞれの両端を短絡させることが可能な複数の短絡部４１〜４６と、開放故障した発光素子を検出する検出部５１と、検出部が検出した発光素子を識別する発光素子識別情報を記憶装置６に記憶させる記憶処理部５２と、記憶装置６に記憶された発光素子識別情報を参照し、該参照した発光素子識別情報によって識別される発光素子の両端を短絡させたままになるよう、該発光素子に並列に接続されている短絡部を制御する制御部５３と、を備える。【選択図】図１
2014175067.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続された複数の発光素子と、
前記複数の発光素子のうち少なくとも二つの発光素子それぞれに並列に接続され、該発光素子それぞれの両端を短絡させることが可能な複数の短絡部と、
開放故障した発光素子を検出する検出部と、
前記検出部が検出した発光素子を識別する発光素子識別情報を記憶装置に記憶させる記憶処理部と、
前記記憶装置に記憶された発光素子識別情報を参照し、該参照した発光素子識別情報によって識別される発光素子の両端を短絡させたままになるよう、該発光素子に並列に接続されている短絡部を制御する制御部と、
を備える光源装置。
【請求項２】
前記短絡部は、自身が並列に接続されている発光素子と並列に接続されたＦＥＴを備え、該ＦＥＴのドレインとソースを導通状態にすることにより、自身が並列に接続されている発光素子の両端を短絡させる請求項１に記載の光源装置。
【請求項３】
前記検出部は、前記短絡部が前記複数の発光素子のうち一の発光素子の両端を短絡させたときに、前記複数の発光素子に電流が流れた場合、短絡させた発光素子が開放故障していると検出する請求項１または２に記載の光源装置。
【請求項４】
直列に接続された複数の発光素子と、
前記発光素子から出射された光を変調する変調部と、
前記複数の発光素子のうち少なくとも二つの発光素子それぞれに並列に接続され、該発光素子それぞれの両端を短絡させることが可能な複数の短絡部と、
開放故障した発光素子を検出する検出部と、
前記検出部が検出した発光素子を識別する発光素子識別情報を記憶させる記憶装置に記憶処理部と、
前記記憶装置に記憶された発光素子識別情報によって識別される発光素子の両端を短絡させるよう前記短絡部を制御する制御部と、
を備えるプロジェクター。
【請求項５】
直列に接続された複数の発光素子と、前記複数の発光素子のうち少なくとも二つの発光素子それぞれに並列に接続され、該発光素子それぞれの両端を短絡させることが可能な複数の短絡部とを備える光源装置に、
開放故障した発光素子を検出する検出ステップと、
前記検出ステップで検出された発光素子を識別する発光素子識別情報を記憶装置に記憶させる記憶処理ステップと、
前記記憶装置に記憶された発光素子識別情報を参照し、該参照した発光素子識別情報によって識別される発光素子の両端を短絡させたままになるよう、該発光素子に並列に接続されている短絡部を制御する制御ステップと、
を実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光源装置、プロジェクター及びプログラムに関する。
【背景技術】
【０００２】
固体光源による光源では、電源出力に多数の発光素子を直列に接続し、電流制御にて駆動する場合が多い。この接続状態にて、一つの発光素子が、端子間開放の状態で故障すると、直列に接続された正常な発光素子全てが駆動できなくなる。その対策として、発光素子個々の駆動時の端子間電圧よりも高い電圧で動作するツェナーダイオードを、発光素子と並列に接続することが提案されている（例えば、特許文献１及び特許文献２参照）。この場合、発光素子が開放モードで故障すると、ツェナーダイオードがオン状態になって電流を流し、他の直列発光素子に電流を供給することにより固体光源を駆動する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２２２１２４号公報
【特許文献２】特開２００９−５９８３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、ツェナーダイオードを使用した場合、ツェナーダイオードが発熱するため、放熱が必要となる。ツェナーダイオードの代わりに、発光素子個々の駆動時の端子間電圧よりも高い電圧で動作開始するサイリスタまたはトライアック等の自己オン素子を発光素子と並列に接続することも考えられる。自己オン素子の場合、ツェナーダイオードと比較すれば発熱は少ないが、動作時に急激な端子電圧の低下を伴い、駆動電源側より、発光素子に対して大きな突入電流が流れてしまう。また一旦駆動が停止されると、保護短絡素子はオフに戻り、再度駆動された時に、再びオン状態になって突入電流が流れる。この突入電流の繰り返しは、他の正常な発光素子の劣化を招く。特に、例えば調光のためにＰＷＭ駆動をする場合は、ＰＷＭ駆動パルス毎に突入電流が流れ、発光素子の劣化が著しいという問題がある。
【０００５】
そこで本発明の一態様は、上記問題に鑑みてなされたものであり、直列に接続された複数の発光素子のうち任意の発光素子が開放故障した場合でも、他の発光素子の発光を維持させつつ発光素子の劣化を軽減することを可能とする光源装置、プロジェクター及びプログラムを提供することを課題とする。
【課題を解決するための手段】
【０００６】
（１）本発明の一態様は、直列に接続された複数の発光素子と、複数の発光素子のうち少なくとも二つの発光素子それぞれに並列に接続され、該発光素子それぞれの両端を短絡させることが可能な複数の短絡部と、開放故障した発光素子を検出する検出部と、前記検出部が検出した発光素子を識別する発光素子識別情報を記憶装置に記憶させる記憶処理部と、前記記憶装置に記憶された発光素子識別情報を参照し、該参照した発光素子識別情報によって識別される発光素子の両端を短絡させたままになるよう、該発光素子に並列に接続されている短絡部を制御する制御部と、を備える光源装置である。これにより、直列に接続された複数の発光素子のうち任意の発光素子が開放故障した場合でも、開放故障した発光素子を短絡させたままにすることで、他の発光素子の発光を維持させることができる。更に、発光素子の両端を短絡させたままにすることで、発光素子に繰り返し突入電流が流れることを防ぐことができ、突入電流によって生じる発光素子の劣化を軽減することができる。
【０００７】
（２）また、本発明の一態様は、上述の光源装置であって、前記短絡部は、自身が並列に接続されている発光素子と並列に接続されたＦＥＴを備え、該ＦＥＴのドレインとソースを導通状態にすることにより、自身が並列に接続されている発光素子の両端を短絡させる。これにより、ＦＥＴは、ほぼ０オームにて開放故障した発光素子の両端を短絡することができるのでＦＥＴでの損失がほぼ０Ｗとなり、発熱を低減することができる。その結果、短絡部の放熱構造が不要となる利点がある。また、ＦＥＴは、サイリスタに比べ、選択肢が広く、必要な性能、コスト及びサイズに合わせた部品選択が可能であるという利点がある。
【０００８】
（３）また、本発明の一態様は、上述の光源装置であって、前記検出部は、前記短絡部に前記複数の発光素子のうち一の発光素子の両端を短絡させた場合に、前記複数の発光素子に電流が流れた場合、短絡させた発光素子が開放故障していると検出する。これにより、一の発光素子を短絡させた場合に、直列に接続された複数の発光素子に電流が流れた場合、その一の発光素子が開放故障していることを検出するので、開放故障している発光素子を確実に検出することができる。
【０００９】
（４）また、本発明の一態様は、直列に接続された複数の発光素子と、前記発光素子から出射された光を変調する変調部と、前記複数の発光素子のうち少なくとも二つの発光素子それぞれに並列に接続され、該発光素子それぞれの両端を短絡させることが可能な複数の短絡部と、開放故障した発光素子を検出する検出部と、前記検出部が検出した発光素子を識別する発光素子識別情報を記憶させる記憶装置に記憶処理部と、前記記憶装置に記憶された発光素子識別情報によって識別される発光素子の両端を短絡させるよう前記短絡部を制御する制御部と、を備えるプロジェクターである。これにより、直列に接続された複数の発光素子のうち任意の発光素子が開放故障した場合でも、開放故障した発光素子を短絡させたままにすることで、他の発光素子の発光を維持させることができる。更に、発光素子の両端を短絡させたままにすることで、発光素子に繰り返し突入電流が流れることを防ぐことができ、突入電流によって生じる発光素子の劣化を軽減することができる。
【００１０】
（５）また、本発明の一態様は、直列に接続された複数の発光素子と、前記複数の発光素子のうち少なくとも二つの発光素子それぞれに並列に接続され、該発光素子それぞれの両端を短絡させることが可能な複数の短絡部とを備える光源装置に、開放故障した発光素子を検出する検出ステップと、前記検出ステップで検出された発光素子を識別する発光素子識別情報を記憶装置に記憶させる記憶処理ステップと、前記記憶装置に記憶された発光素子識別情報を参照し、該参照した発光素子識別情報によって識別される発光素子の両端を短絡させるよう、該発光素子に並列に接続されている短絡部を制御する制御ステップと、を実行させるためのプログラムである。これにより、直列に接続された複数の発光素子のうち任意の発光素子が開放故障した場合でも、開放故障した発光素子を短絡させたままにすることで、他の発光素子の発光を維持させることができる。更に、発光素子の両端を短絡させたままにすることで、発光素子に繰り返し突入電流が流れることを防ぐことができ、突入電流によって生じる発光素子の劣化を軽減することができる。
【図面の簡単な説明】
【００１１】
【図１】本実施形態における光源装置の構成を示す概略ブロック図である。
【図２】本実施形態における光源装置の処理の流れの一例を示すフローチャートである。
【図３】プロジェクターの構成を示す概略ブロック図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について、図面を参照して詳細に説明する。図１は、本実施形態における光源装置１の構成を示す概略ブロック図である。光源装置１は、駆動電源２、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）５、記憶装置６、発光素子３１〜３６までの６個の発光素子、ｎＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＱ３及び短絡部４１〜４６までの６個の短絡部を備える。
【００１３】
駆動電源２は、一例として定電流源である。駆動電源２は、発光素子３１に駆動電流を供給する。また、駆動電源２はｎＭＯＳトランジスタＱ３のゲートにＰＷＭ信号を供給する。駆動電源２は、ＰＷＭ信号のデューティ・サイクルを変化させることで、発光素子３１〜３６に流れる定電流のデューティ・サイクルを変化させて、発光素子３１〜３６の平均電流を実質的に変更する。これにより、駆動電源２は発光素子３１〜３６の発光強度を調節することができる。ここで、駆動電源２は出力監視部２１を備える。出力監視部２１は、駆動電源２が出力する駆動電流を監視する。出力監視部２１は例えば、駆動電流を示す駆動電流情報をＣＰＵ５へ出力する。
【００１４】
ＣＰＵ５は、検出部５１、記憶処理部５２、及び制御部５３として機能する。ＣＰＵ５は、開放故障した発光素子を検出する検出部５１として機能する。その際、検出部５１として機能するＣＰＵ５は、発光素子３１〜３６に電流が流れなくなったことを検出した場合に、ある短絡部に複数の発光素子のうち一の発光素子を短絡させる。その場合に、直列に接続された複数の発光素子に電流が流れた場合、ＣＰＵ５は短絡させた発光素子が開放故障していると検出する。
【００１５】
具体的には例えば、ＣＰＵ５は、出力監視部２１から入力された駆動電流情報が示す駆動電流を用いて、発光素子３１〜３６に電流が流れなくなったことを検出する。ＣＰＵ５は例えば、発光素子３１〜３６に電流が流れなくなったことを検出した場合に、発光素子３１〜３６のうち何れかの発光素子が開放故障したと判定し、一旦、駆動電源２の駆動電流の出力を停止する。そして、ＣＰＵ５は例えば、ひとつの発光素子に並列接続された電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＦＥＴという）をオン状態にさせてその発光素子の両端を短絡させた状態で、再度、駆動電源２を駆動する。ここで短絡部４１〜４６は、それぞれ一つのＦＥＴを備えている。ＣＰＵ５は、駆動電流情報を用いて駆動電源２の駆動電流を監視し、駆動電流が流れているか判定する。ＣＰＵ５は、駆動電流が流れていない場合、順次、次の発光素子に対して同様の短絡処理及び判定処理を繰り返す。駆動電流が流れた場合、直近に短絡させた発光素子が開放故障したと判定し、以後、その発光素子に並列接続されたＦＥＴをオンさせ続ける。
【００１６】
なお、ＣＰＵ５は、駆動電源２の印加電圧が一定レベル以上に上昇したことを検出した場合に、発光素子３１〜３６のうち何れかの発光素子が開放故障したと判定し、一旦、駆動電源２の電源出力を停止するようにしてもよい。その場合、ＣＰＵ５は、駆動電源２の駆動電圧を監視すればよい。
【００１７】
ＣＰＵ５は、開放故障した発光素子を識別する発光素子識別情報を記憶装置６に記憶させる記憶処理部５２として機能する。記憶装置６は、発光素子識別情報を保持する。
【００１８】
続いて、制御部５３として機能するＣＰＵ５の処理について説明する。ＣＰＵ５は、記憶装置６に記憶された発光素子識別情報を参照し、その参照した発光素子識別情報によって識別される発光素子の両端を短絡させたままになるよう、その発光素子に並列に接続されている短絡部を制御する制御部５３として機能する。具体的には例えば、ＣＰＵ５は、主電源がオフ状態からオン状態に切り替わった場合、記憶装置６に発光素子識別情報が記憶されているか否か判定する。
【００１９】
記憶装置６に発光素子識別情報が記憶されている場合、ＣＰＵ５は例えば記憶装置６に記憶された発光素子識別情報を参照する。ＣＰＵ５は、参照した発光素子識別情報によって識別される発光素子の両端を短絡するよう、その発光素子に並列に接続されている短絡部を制御する。具体的には例えば、ＣＰＵ５は、開放故障した発光素子に並列に接続されている短絡部に、電圧がローレベル（例えば、０Ｖ）のＦＥＴゲート駆動信号を供給する。また、ＣＰＵ５は、開放故障した発光素子に並列に接続されている短絡部以外の短絡部に、電圧がハイレベル（例えば、５Ｖ）のＦＥＴゲート駆動信号を供給する。これにより、電圧がローレベルのＦＥＴゲート駆動信号を供給された短絡部のみが発光素子の両端を短絡させることができる。
【００２０】
そして、ＣＰＵ５は、駆動電源２に駆動電流を出力させる。これにより、ＣＰＵ５は開放故障を検出した後は、その開放故障している発光素子の両端を常に短絡させたままにすることにより、その開放故障している発光素子に流れ込む電流をバイパスして次段の発光素子へ供給する。その結果、駆動電源２は開放故障している発光素子以外に電流を供給することができる。
【００２１】
発光素子３１〜３６は、一例としてレーザーダイオード（Ｌａｓｅｒ  Ｄｉｏｄｅ：ＬＤ）である。発光素子３１〜３６は順に直列に接続されている。具体的には、発光素子３１は、アノードが駆動電源２に接続され、カソードが後段の発光素子３２のアノードに接続されている。発光素子３２〜３５は、アノードが前段の発光素子のカソードに接続され、カソードが後段の発光素子のアノードに接続されている。発光素子３６は、アノードが前段の発光素子３５に接続され、カソードがｎＭＯＳトランジスタＱ３のドレインに接続されている。なお、発光素子３１〜３６は、発光ダイオードでもよい。
【００２２】
ｎＭＯＳトランジスタＱ３は、ｎチャネル型の電界効果トランジスタである。ｎＭＯＳトランジスタＱ３は、ゲートが駆動電源２に接続され、ドレインが発光素子のカソードに接続され、ソースがグラウンド（ＧＮＤ）に接続されている。ｎＭＯＳトランジスタＱ３は、駆動電源２から入力されたＰＷＭ信号がハイレベルの場合、ドレインからソースに電流が流れるが、駆動電源２から入力されたＰＷＭ信号がローレベルの場合、ドレインからソースに電流が流れない。これにより、ＰＷＭ信号がハイレベルの場合にのみ、発光素子３１〜３６に電流が流れて発光素子３１〜３６が発光する。
【００２３】
短絡部４１〜４６はそれぞれ、ＣＰＵ５の制御により、各々が並列に接続された発光素子の両端を短絡させる。その際、短絡部４１〜４６はそれぞれ、自身が並列に接続された発光素子と並列に接続されたＦＥＴを備え、そのＦＥＴのドレインとソースを導通状態にすることにより、自身が並列に接続されている発光素子の両端を短絡させる。具体的には例えば、短絡部４１〜４６は、ＣＰＵ５から入力されたＦＥＴゲート駆動信号がローレベルの場合、各々が並列に接続された発光素子の両端を短絡させる。
【００２４】
続いて、短絡部４１の回路構成の詳細について説明する。なお、短絡部４２及び４３の構成は、短絡部４１の回路構成と同様であるので、その説明を省略する。短絡部４１は、ＦＥＴゲート駆動回路４１１及び短絡回路４１２を備える。
ＦＥＴゲート駆動回路４１１は、ＣＰＵ５から供給されたＦＥＴゲート駆動信号がローレベルの場合、短絡回路４１２にローレベルの電圧を供給する。ここで、ＦＥＴゲート駆動回路４１１は、抵抗Ｒ１４、フォトカプラＦ１と、抵抗Ｒ１５及び抵抗Ｒ１６を備える。本実施形態におけるフォトカプラＦ１は、一例として発光ダイオードＤ１及びフォトトランジスタＱ１を備える。
【００２５】
発光ダイオードＤ１は、アノードが５．０Ｖの電位線に接続され、カソードが抵抗Ｒ１４を介してＣＰＵ５に接続されている。
フォトトランジスタＱ１は、コレクタが抵抗Ｒ１６の一端に接続され、エミッタが発光素子３３のカソードに接続されている。抵抗Ｒ１５の一端が発光素子３１の高電位線Ｈ４１に接続され、抵抗Ｒ１５の他端が、後述するｐＭＯＳトランジスタＱ１２のゲート及び抵抗Ｒ１６の他端に接続されている。ここで高電位線Ｈ４１は、発光素子３１のアノードに接続されている配線である。
【００２６】
短絡回路４１２は、ＦＥＴゲート駆動回路４１１からローレベルの電圧が供給された場合、発光素子３１の両端を短絡させる。ここで短絡回路４１２は、ＦＥＴの一例としてｐＭＯＳトランジスタＱ１２を備える。ｐＭＯＳトランジスタＱ１２は、ゲートが抵抗Ｒ１５を介して高電位線Ｈ４１に接続され、抵抗Ｒ１６を介してフォトトランジスタＱ１のコレクタに接続されている。ｐＭＯＳトランジスタＱ１２は、ソースが高電位線Ｈ４１に接続され、ドレインが低電位線Ｌ４１に接続されている。ここで低電位線Ｌ４１は、発光素子３１のカソードに接続されている配線である。なお、本実施形態では、一例として短絡回路４１２がｐＭＯＳトランジスタＱ１２を備えたが、これに限らず短絡回路４１２はｐＭＯＳトランジスタＱ１２の代わりに他のｐチャネル型のＦＥＴを備えていてもよい。
【００２７】
続いて、短絡部４１の動作について説明する。まず、発光素子３１が正常に動作している場合の短絡部４１の動作について説明する。ＣＰＵ５はハイレベル（例えば、５Ｖ）のＦＥＴゲート駆動信号を、抵抗Ｒ１４を介してダイオードＤ１に供給する。ダイオードＤ１の両端の電圧が０Ｖとなり、ダイオードＤ１に電流が流れないのでダイオードＤ１は発光しない。これにより、フォトトランジスタＱ１がオフ状態となり、ｐＭＯＳトランジスタＱ１２のゲート電位はソース電位と近くハイレベルであり、ｐＭＯＳトランジスタＱ１２はオフ状態となる。その結果、発光素子３１の両端は短絡されない。
【００２８】
続いて、発光素子３１が開放故障（切断）した場合の、短絡部４１の動作について説明する。ＣＰＵ５は、発光素子３１が開放故障したことを検出した場合、ローレベル（例えば、０Ｖ）のＦＥＴゲート駆動信号を、抵抗Ｒ１４を介してダイオードＤ１に供給する。ダイオードＤ１の両端の電圧が約５Ｖとなり、ダイオードＤ１に電流が流れることでダイオードＤ１が発光する。これにより、フォトトランジスタＱ１がオン状態となり、フォトトランジスタＱ１のコレクタとエミッタが導通状態になる。これにより、ｐＭＯＳトランジスタＱ１２のゲート電位が発光素子３３のカソードの電位に引っ張られてローレベルになることで、ｐＭＯＳトランジスタＱ１２はオン状態となる。
【００２９】
このように発光素子３１が開放故障したことを検出した場合、ｐＭＯＳトランジスタＱ１２のゲート電圧がローレベルになるように、抵抗Ｒ１５と抵抗Ｒ１６の抵抗値が予め決められている。ｐＭＯＳトランジスタＱ１２がオン状態になると、ｐＭＯＳトランジスタＱ１２のソース、ドレイン間に電流が流れて、発光素子３１の両端を短絡することができる。これにより、ｐＭＯＳトランジスタＱ１２は、開放故障した発光素子３１へ流入する電流をバイパスして発光素子３２へ供給するので、駆動電源２は他の直列に接続された発光素子３２〜３６を駆動することができる。
【００３０】
本実施形態では、ｐＭＯＳトランジスタＱ１２のゲート電圧をソース電圧よりも５Ｖ以上低くしてｐＭＯＳトランジスタＱ１２を完全にオン状態にするために、ｐＭＯＳトランジスタＱ１２のゲートを、抵抗Ｒ１６を介して２段下の発光素子３３のカソードに接続されている。これにより、ｐＭＯＳトランジスタＱ１２は、ゲート電圧をソース電圧よりも例えば６．６Ｖ〜１０Ｖの範囲で下げることができる。
なお、本実施形態では、一例としてｐＭＯＳトランジスタＱ１２のゲートが２段下の発光素子３３のカソードに接続されているとして説明したが、これに限らず、ｐＭＯＳトランジスタＱ１２のゲートが、１段または３段以上、下の発光素子のカソードに接続されていてもよい。
【００３１】
続いて、短絡部４６の回路構成の詳細について説明する。なお、短絡部４４及び４５の構成は、短絡部４６の回路構成と同様であるので、その説明を省略する。短絡部４６は、ＦＥＴゲート駆動回路４６１及び短絡回路４６２を備える。
ＦＥＴゲート駆動回路４６１は、ＣＰＵ５から供給されたＦＥＴゲート駆動信号がローレベルの場合、短絡回路４６２にローレベルの電圧を供給する。ここで、ＦＥＴゲート駆動回路４６１は、抵抗Ｒ２４、フォトカプラＦ２と、抵抗Ｒ２５及び抵抗Ｒ２６を備える。本実施形態におけるフォトカプラＦ２は、一例として発光ダイオードＤ２及びフォトトランジスタＱ２を備える。
【００３２】
発光ダイオードＤ２は、アノードが５．０Ｖの電位線に接続され、カソードが抵抗Ｒ２４を介してＣＰＵ５に接続されている。
フォトトランジスタＱ２は、コレクタが発光素子３４のアノードに接続され、エミッタが抵抗Ｒ２６を介して後述するｎＭＯＳトランジスタＱ２２のゲートと抵抗Ｒ２５の一端に接続されている。抵抗Ｒ２５の一端が後述するｐＭＯＳトランジスタＱ１２のゲート及び抵抗Ｒ２６の他端に接続され、抵抗Ｒ２５の他端が発光素子３６の低電位線Ｌ４６に接続されている。ここで低電位線Ｌ４６は、発光素子３６のカソードに接続されている配線である。
【００３３】
短絡回路４６２は、ＦＥＴゲート駆動回路４６１からローレベルの電圧が供給された場合、発光素子３１の両端を短絡させる。ここで短絡回路４６２は、ＦＥＴの一例としてｎＭＯＳトランジスタＱ２２を備える。ｎＭＯＳトランジスタＱ２２は、ゲートが抵抗Ｒ２５を介して低電位線Ｌ４６に接続され、抵抗Ｒ２６を介してフォトトランジスタＱ２のエミッタに接続されている。ｎＭＯＳトランジスタＱ２２は、ソースが低電位線Ｌ４６に接続され、ドレインが高電位線Ｈ４６に接続されている。ここで高電位線Ｈ４６は、発光素子３６のアノードに接続されている配線である。なお、本実施形態では、一例として短絡回路４６２がｎＭＯＳトランジスタＱ２２を備えたが、これに限らず短絡回路４１２はｎＭＯＳトランジスタＱ２２の代わりに他のｎチャネル型のＦＥＴを備えていてもよい。
【００３４】
続いて、短絡部４６の動作について説明する。まず、発光素子３６が正常に動作している場合の短絡部４６の動作について説明する。ＣＰＵ５はハイレベル（例えば、５Ｖ）のＦＥＴゲート駆動信号を、抵抗Ｒ２４を介してダイオードＤ２に供給する。ダイオードＤ２の両端の電圧が０Ｖとなり、ダイオードＤ２に電流が流れないのでダイオードＤ２は発光しない。これにより、フォトトランジスタＱ２がオフ状態となり、ｎＭＯＳトランジスタＱ２２のゲート電位はソース電位と近くローレベルであり、ｎＭＯＳトランジスタＱ２２はオフ状態となる。その結果、発光素子３６の両端は短絡されない。
【００３５】
続いて、発光素子３６が開放故障（切断）した場合の、短絡部４６の動作について説明する。ＣＰＵ５は、発光素子３６が開放故障したことを検出した場合、ローレベル（例えば、０Ｖ）のＦＥＴゲート駆動信号を、抵抗Ｒ２４を介してダイオードＤ２に供給する。ダイオードＤ２の両端の電圧が約５Ｖとなり、ダイオードＤ２に電流が流れることでダイオードＤ２が発光する。これにより、フォトトランジスタＱ２がオン状態となり、フォトトランジスタＱ２のコレクタとエミッタが導通状態になる。これにより、ｎＭＯＳトランジスタＱ２２のゲート電位が発光素子３４のアノードの電位に引っ張られて高くなることで、ｎＭＯＳトランジスタＱ２２はオン状態となる。
【００３６】
このように発光素子３６が開放故障したことを検出した場合、ｎＭＯＳトランジスタＱ２２のゲート電圧がハイレベルになるように、抵抗Ｒ２５と抵抗Ｒ２６の抵抗値が予め決められている。ｎＭＯＳトランジスタＱ２２がオン状態になると、ｎＭＯＳトランジスタＱ２２のソース、ドレイン間に電流が流れて、発光素子３６の両端を短絡することができる。これにより、ｎＭＯＳトランジスタＱ２２は、開放故障した発光素子３６へ流入する電流をバイパスしてｎＭＯＳトランジスタＱ３のドレインへ供給するので、駆動電源２は他の直列に接続された発光素子３２〜３６を駆動することができる。
【００３７】
本実施形態では、ｎＭＯＳトランジスタＱ２２のゲート電圧をソース電圧よりも５Ｖ以上高くしてｎＭＯＳトランジスタＱ２２を完全にオン状態にするために、ｐＭＯＳトランジスタＱ１２のゲートを、抵抗Ｒ１６を介して２段上の発光素子３４のアノードに接続されている。これにより、ｎＭＯＳトランジスタＱ２２は、ゲート電圧をソース電圧よりも例えば６．６Ｖ〜１０Ｖの範囲で高くすることができる。
なお、本実施形態では、一例としてｎＭＯＳトランジスタＱ２２のゲートが２段上の発光素子３４のアノードに接続されているとして説明したが、これに限らず、ｎＭＯＳトランジスタＱ２２のゲートが、１段または３段以上、上の発光素子のアノードに接続されていてもよい。
【００３８】
図２は、本実施形態における光源装置１の処理の流れの一例を示すフローチャートである。
（ステップＳ１０１）まず、ＣＰＵ５は、出力監視部２１から入力された駆動電流情報を用いて、駆動電流が流れているか否か判定する。駆動電流が流れている場合（ＹＥＳ）、そのまま待機する。駆動電流が流れていない場合（ＮＯ）、ステップＳ１０２の処理に進む。
（ステップＳ１０２）ＣＰＵ５は、駆動電源２の駆動電流の出力を停止させる。
（ステップＳ１０３）次に、ＣＰＵ５は、インデックスｉを１に初期化する。
（ステップＳ１０４）次に、ＣＰＵ５は、発光素子３ｉ（例えばインデックスが１の場合、発光素子３１）の両端を短絡させる。
（ステップＳ１０５）次に、ＣＰＵ５は、出力監視部２１から駆動電流情報を新たに取得し、取得した駆動電流情報を用いて、駆動電流が流れているか否か判定する。駆動電流が流れている場合（ＹＥＳ）、ステップＳ１０７の処理に進む。駆動電流が流れていない場合（ＮＯ）、ステップＳ１０６の処理に進む。
（ステップＳ１０６）ＣＰＵ５は、インデックスｉを１増やし、ステップＳ１０４の処理に戻る。
（ステップＳ１０７）ＣＰＵ５は、直近に短絡させた発光素子３ｉを識別する発光素子識別情報を記憶装置６に記憶させる。
（ステップＳ１０８）次に、ＣＰＵ５は、発光素子識別情報によって識別される発光素子の両端を常に短絡させるよう、その発光素子が並列に接続されている短絡部を制御する。
（ステップＳ１０９）次に、ＣＰＵ５は、駆動電源２を駆動させる。以上で、本フローチャートの処理を終了する。
【００３９】
なお、図２のフローチャートにおいて全ての発光素子３１〜３６を短絡させても、発光素子３１〜３６に駆動電流が流れない場合、複数個の発光素子が同時に開放故障している可能性があるので、ＣＰＵ５は発光素子３１〜３６のうち二つの発光素子を同時に短絡させて発光素子３１〜３６に駆動電流が流れるか否か判定してもよい。その場合、ＣＰＵ５は、駆動電流が流れていないと判定した場合、二つの発光素子の組み合わせを順次変更し、変更する毎に変更した二つの発光素子の組を同時に短絡させて発光素子３１〜３６に駆動電流が流れるか否か判定してもよい。一方、駆動電流が流れたと判定した場合、ＣＰＵ５は、その場合の二つの発光素子の両端を常に短絡させるよう、その二つの発光素子が並列に接続されている短絡部を制御してもよい。
【００４０】
更に、取り得る二つの発光素子の組み合わせ全てを短絡させても、発光素子３１〜３６に駆動電流が流れない場合、三つ以上の発光素子が同時に開放故障している可能性があるので、ＣＰＵ５は発光素子３１〜３６のうち三つの発光素子を同時に短絡させて発光素子３１〜３６に駆動電流が流れるか否か判定してもよい。その場合、ＣＰＵ５は、駆動電流が流れていないと判定した場合、三つの発光素子の組み合わせを順次変更し、変更する毎に変更した三つの発光素子の組を同時に短絡させて発光素子３１〜３６に駆動電流が流れるか否か判定してもよい。一方、駆動電流が流れたと判定した場合、ＣＰＵ５は、その場合の三つの発光素子の両端を常に短絡させるよう、その三つの発光素子が並列に接続されている短絡部を制御してもよい。
【００４１】
更に、取り得る三つの発光素子の組み合わせ全てを短絡させても、発光素子３１〜３６に駆動電流が流れない場合、四つ以上の発光素子が同時に開放故障している可能性があるので、ＣＰＵ５は同時に短絡する発光素子の数を一つ増やしては、三つの発光素子を同時に短絡させた場合と同様な処理を行ってもよい。その場合、ＣＰＵ５は同時に短絡する発光素子の数を、最大で発光素子の総数である六つまで増やしてもよい。
【００４２】
以上、本実施形態において、ＣＰＵ５は発光素子３１の開放故障を検出した場合、ダイオードＤ１を発光させてフォトトランジスタＱ１をオン状態にすることで、ｐＭＯＳトランジスタＱ１２のゲート電位をローレベルにすることができる。ｐＭＯＳトランジスタＱ１２のゲートが発光素子３３のカソードに接続されているので、ＦＥＴゲート駆動回路４１１は、ｐＭＯＳトランジスタＱ１２に十分なオンゲート電圧を供給することができる。そのため、ｐＭＯＳトランジスタＱ１２に十分なオンゲート電圧が供給されることで、ＭＯＳトランジスタＱ１２は、ほぼ０オームにて開放故障した発光素子の両端を短絡させたままにすることができる。これにより、上述した一連の保護動作時のｐＭＯＳトランジスタＱ１２での損失がほぼ０Ｗとなり発熱を低減することができる。同様に、短絡部４２〜４６が備えるＦＥＴでの損失がほぼ０Ｗとなり発熱を低減することができる。
【００４３】
特許文献１に記載の従来方式では、ツェナーダイオードには正常動作時の発光素子よりも大きな電力損失が生じることで熱が生じるため、その熱を放熱する構造が必要となる。また、ツェナーダイオードの代わりに自己オン素子を発光素子と並列に接続したとしても、自己オン素子も、ツェナーダイオードと比較すると小さいものの、電流が流れている間はオン状態を継続し電力損失が生じることで熱が生じる。それに対し、本実施形態では、ＦＥＴで発光素子を短絡させることでほとんど熱が生じないので、従来方式に比べて短絡回路の放熱構造が不要となるという利点がある。
【００４４】
また、ＦＥＴは、サイリスタに比べて種類が豊富なため、必要な性能、コスト及びサイズに合わせた部品選択が可能であるという利点がある。
また、ＣＰＵ５は、短絡部４１を制御して開放故障している発光素子３１に接続されたｐＭＯＳトランジスタＱ１２を常にオン状態にさせる。これにより、発光素子３１〜３６の駆動を再度開始した場合も、ＦＥＴがオン状態から駆動が始まるので、発光素子３１〜３６に繰り返し突入電流が流れることを防ぐことができる。その結果、突入電流によって生じる発光素子３１〜３６の劣化を軽減することができる。同様に、保護回路２２〜２６は突入電流によって生じる発光素子３１〜３６の劣化を軽減することができる。
また、ＣＰＵ５は、開放故障した発光素子の接続位置を確定できるため、故障後の動作において、例えば、光量ムラ補正または光源発熱補正をすることで、故障による光特性の劣化をある程度、補償することができる。
【００４５】
なお、本実施形態では一例として、発光素子３１〜３６のそれぞれの両端を短絡させることが可能な六つの短絡部４１〜４６を備える構成について説明したが、これに限ったものではない。複数の発光素子のうち少なくとも二つの発光素子それぞれに並列に接続され、それらの発光素子それぞれの両端を短絡させることが可能な複数の短絡部を備えればよい。
またプロジェクターが本実施形態の光源装置１を備える構成であってもよい。図３は、プロジェクター７の構成を示す概略ブロック図である。例えばプロジェクター３は、図３に示すように、光源装置１と、光源装置１の発光素子３１〜３６から出射された光を画像データに応じて変調し、変調した画像光Ｌを形成する変調部７１と、画像光Ｌを不図示のスクリーンに投射する投射光学系７２とを概略備えてもよい。
また本実施形態のＣＰＵ５の各処理を実行するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、当該記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより、ＣＰＵ５に係る上述した種々の処理を行ってもよい。
【００４６】
なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものであってもよい。また、「コンピュータシステム」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、フラッシュメモリ等の書き込み可能な不揮発性メモリ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。
【００４７】
さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ））のように、一定時間プログラムを保持しているものも含むものとする。また、上記プログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように情報を伝送する機能を有する媒体のことをいう。また、上記プログラムは、前述した機能の一部を実現するためのものであっても良い。さらに、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であっても良い。
【００４８】
以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではない。各実施形態における各構成及びそれらの組み合わせ等は一例であり、本発明の趣旨から逸脱しない範囲内で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は実施形態によって限定されることはなく、特許請求の範囲によってのみ限定される。
【符号の説明】
【００４９】
１  光源装置
２  駆動電源
５  ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）
６  記憶装置
７  プロジェクター
３１〜３６  発光素子
４１〜４６  短絡部
５１  検出部
５２  記憶処理部
５３    制御部
７１  変調部
７２  投射光学系
４１１、４６１  ＦＥＴゲート駆動回路
４１２、４６２  短絡回路
【図１】
2014175067.tif 000003
【図２】
2014175067.tif 000004
【図３】
2014175067.tif 000005