(57)【要約】【課題】転送トランジスタのドレイン側に電気的に形成される寄生バイポーラによって、昇圧効率が低下する課題があった。【解決手段】昇圧回路の昇圧効率の低下を抑制するために、転送トランジスタのドレインとウエル間に生じる電位差を段階的に緩和しつつ昇圧動作を行う。そのために、昇圧クロックを２段階以上のステップにわけて論理遷移する。転送トランジスタのドレインからソース（ウエル）への電荷転送を２段階以上に分けて行うことで、転送トランジスタのドレイン−ウエル間電圧を常に一定以下の電位差に抑制でき、寄生バイポーラの活性化を抑制し、昇圧効率の低下を抑制する事が出来る。【選択図】図１ａ
2014183650.tif 000002
【特許請求の範囲】
【請求項１】
入力ノードと出力ノードとの間に設けられた昇圧セルを入力電圧と出力電圧間に複数個直列接続した昇圧回路であって、
当該昇圧セルは、第１のウエル内に第１のドレインと第１のソースが形成され、第１のドレインが前記入力ノードに接続され、第１のソースが前記出力ノードに接続され、第１のウエルが当該昇圧セルまたは当該昇圧セルより後段の昇圧セルの出力ノードに接続された第１の転送トランジスタと、一端にクロック信号が入力され、他端に出力ノードが接続された第１の昇圧容量と、を備えており、
前記クロック信号は第１の電圧とグランド間に設けられた設定電圧を介して、段階的に論理遷移を行うことを特徴とする昇圧回路。
【請求項２】
前記入力ノードが正の電圧であり、前記第１のトランジスタがＰチャネル型トランジスタであることを特徴とする請求項１記載の昇圧回路。
【請求項３】
前記入力ノードがグランドであり、前記第１のトランジスタがＮチャネル型トランジスタであることを特徴とする請求項１記載の昇圧回路。
【請求項４】
前記設定電圧は、第１の電圧からグランドに遷移する際には、第２の電圧が設定され、グランドから第１の電圧に遷移される際には、第３の電圧が設定されることを特徴とする請求項２または３に記載の昇圧回路。
【請求項５】
前記第２の電圧と前記第３の電圧の電圧レベルが異なることを特徴とする請求項４記載の昇圧回路。
【請求項６】
前記第２の電圧と前記第３の電圧の電圧レベルが同一レベルであることを特徴とする請求項４記載の昇圧回路。
【請求項７】
前記第２の電圧および前記第３の電圧は、前記クロック信号が遷移する際、
所定時間保持されることを特徴とする請求項４記載の昇圧回路。
【請求項８】
前記第２の電圧と前記第３の電圧が偶数段の前記昇圧セルに入力される前記クロック信号と、奇数段の前記昇圧セルに入力される前記クロック信号とをイコライズして生成されることを特徴とする請求項４記載の昇圧回路。
【請求項９】
前記第１の電圧が、前記第３の電圧を更にブーストして生成されること
を特徴とする請求項４記載の昇圧回路。
【請求項１０】
前記設定電圧は、第１の電圧からグランドに遷移する際には、第２の電圧が設定されることを特徴とする請求項２または３記載の昇圧回路。
【請求項１１】
前記設定電圧は、グランドから第１の電圧に遷移される際には、第３の電圧が設定されることを特徴とする請求項２または３記載の昇圧回路。
【請求項１２】
請求項１ないし１１のうちいずれか１項に記載の昇圧回路と、
前記昇圧回路が生成した昇圧電圧が印加される画素と、
前記画素を行列方向にアレイ状に配置した画素アレイと、
前記画素を選択する走査回路と、
前記画素の出力信号を信号処理する信号処理回路と、
を備えることを特徴とするイメージセンサ。
【請求項１３】
請求項１ないし１１のうちいずれか１項に記載の昇圧回路と、
前記昇圧回路が生成した昇圧電圧が印加されるメモリセルと、
前記メモリセルを行列方向にアレイ状に配置したメモリセルアレイと
前記メモリセルを選択するローデコーダと、
前記メモリセルのデータを読み出す読出し回路と、
を備えることを特徴とする不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路、特にイメージセンサや不揮発性半導体記憶装置に内蔵され、電源電圧以上の出力電圧を得ることが出来る昇圧回路に関するものである。
【背景技術】
【０００２】
近年、入射光に応じて電荷を生成する有機材料などを含む光電変換層を、半導体基板上方に設けた光電変換層積層型の固体撮像素子が提案されている。この構成は、光電変換効率の高い光電変換層をＣＭＯＳなどの集積回路上部に配置できるため、撮像素子の薄型化、高い開口率、高感度化を図ることができる利点を持っている。一方で、従来のＣＭＯＳイメージセンサと異なり、高画質を得るために光電変換層に電源電圧（一般に３．３Ｖ程度）を超える高い電圧（３．３Ｖ〜４０Ｖ程度）が必要とされる。このような高い電圧を発生する手段として昇圧回路があげられるが、従来のＣＭＯＳイメージセンサを基本とした製造プロセスでは高耐圧トランジスタは通常用いられていない。したがって、コストアップを抑制して実現するにはＣＭＯＳプロセスで製造可能な低耐圧トランジスタを用いた昇圧回路が必要となる。低耐圧トランジスタを用いた正昇圧回路には、転送トランジスタとしてＰｃｈ型トランジスタが用いられることがあるが、ドレイン側にイメージセンサチップ構成で形成される寄生バイポーラの活性化により、高い昇圧効率を得ることが難しいとされている。
【０００３】
図１３はイメージセンサチップを構成する主な回路ブロックを示す。イメージセンサチップ９００は、画素９０１を行列方向にアレイ状に並べた画素アレイ９０２と、選択信号Ｓｉｇｓ［ｘ］およびリセット信号Ｓｉｇｒ［ｘ］（ｘは０以上の整数）によって対象画素９０１を選択およびリセットする走査回路９０３と、選択画素９０１が出力する出力信号Ｓｉｇｏ［ｙ］（ｙは０以上の整数）をアナログデジタル変換してデータＧＤＡＴＡを出力する信号処理回路９０４と、画素９０１に印加される電源電圧以上の昇圧電圧Ｖｐｕｍｐを生成するＨＶ電源９０５と、これらの回路ブロック９０１〜９０５を制御する制御回路９０６と、から構成される。
【０００４】
図１４は画素９０１の詳細な構成例である。画素９０１は、光電変換層９０６と、昇圧電圧Ｖｐｕｍｐが印加される上部電極９０７と、光電変換層９０６の下部に設けられＣＭＯＳ領域へ接続される下部電極９０８と、選択信号Ｓｉｇｓ［ｘ］とリセット信号Ｓｉｇｒ［ｘ］によって選択およびリセットされ、下部電極９０８より伝達された電気信号ＶＦＤを増幅させて出力信号Ｓｉｇｏ［ｙ］を出力する複数のトランジスタからなる画素トランジスタ９０９と、から構成される。
【０００５】
図１５はＨＶ電源９０５の詳細な構成例である。ＨＶ電源９０５は、クロックバッファ９１２と昇圧部９１３からなる昇圧回路９１１と、昇圧回路９１１の出力電圧である昇圧電圧Ｖｐｕｍｐと基準電圧Ｖｒｅｆとを比較して昇圧回路９１１を間欠動作させる電圧検知回路９１４と、平滑容量ＣＬと、から構成される。
【０００６】
図１３、図１４および図１５を用いて、動作を簡単に説明する。
【０００７】
イメージセンサチップ９００が起動されると、ＨＶ電源９０５は昇圧電圧Ｖｐｕｍｐを所望の電圧レベルに設定し、画素９０１の上部電極９０７に印加する。これによって、光電変換層９０６は高い光電変換効率を得ることが可能となり、画像取得が可能な状態となる。画像取得の際、光電変換層に入射した光が光電変換され電気信号ＶＦＤとなるとともに、走査回路９０３によって選択信号Ｓｉｇｘ［ｘ］とリセット信号Ｓｉｇｒ［ｘ］が順次印加されて画素トランジスタ９０９が活性化されることで、電気信号ＶＦＤが出力信号Ｓｉｇｏ［ｙ］へと増幅される。アナログ信号である出力信号Ｓｉｇｏ［ｙ］は信号処理回路９０４によってデジタル信号に変換され、データＧＤＡＴＡとして出力される。
【０００８】
〔昇圧回路の従来例〕
図１６は、特許文献１（特開２０１０−９８８３８号明細書）に記載の昇圧回路である。昇圧回路９１１は、インバータＩＮＶ１、ＩＮＶ２から構成されるクロックバッファ９１２と、昇圧セル９２０から９２５および出力セル９２６からなる昇圧部９１３と、平滑容量ＣＬと、から構成される。昇圧セル９２０から９２３はＮｃｈ型転送トランジスタＴｒ１と昇圧容量Ｃ１、昇圧セル９２４はＮｃｈ型転送トランジスタＴｒ２と昇圧容量Ｃ２および抵抗Ｒ１、昇圧セル９２５はＰｃｈ型転送トランジスタＴｒ３と昇圧容量Ｃ３および抵抗Ｒ２、から成る。また出力セル９２６はＰｃｈ型転送トランジスタＴｒ４より成る。
【０００９】
図１７は昇圧セル９２５のＰｃｈ型転送トランジスタＴｒ３の断面図である。前段の昇圧セル９２４に接続される中間ノードＮ５は昇圧セル９２５のＰｃｈ型転送トランジスタＴｒ３のドレインに接続され、後段の出力セル９２６に接続される中間ノードＮ６は昇圧セル９２５のＰｃｈ型転送トランジスタＴｒ３のソースおよびウエルに接続される。上記接続によってＰｃｈ型転送トランジスタＴｒ３において、ドレインをエミッタ、ウエルをベースとした寄生バイポーラＢＩＰ１が形成される。
【００１０】
次に図１８を参照しつつ、図１６および図１７に示した昇圧回路（ここでは昇圧セル９２５について）の動作を簡単に説明する。
【００１１】
［ＰｈａｓｅＡ］
昇圧クロックがＣＬＫＡ＝ＶＳＳ、ＣＬＫＢ＝ＶＤＤに設定されると、偶数段の昇圧セル９２５の出力である中間ノードＮ６が昇圧され、一方、奇数段の昇圧セル９２４の出力である中間ノードＮ５は降圧される。これにより昇圧セル９２５の入出力電圧は、ＶＮ６（中間ノードＮ６の電圧）＞ＶＮ５（中間ノードＮ５の電圧）となり、転送トランジスタＴｒ３は非導通状態となるとともに、昇圧セル９２５は昇圧状態となる。
【００１２】
［ＰｈａｓｅＢ］
昇圧クロックがＣＬＫＡ＝ＶＤＤ、ＣＬＫＢ＝ＶＳＳに設定されると、奇数段の昇圧セル９２４の出力である中間ノードＮ５が昇圧され、一方、偶数段の昇圧セル９２５の出力である中間ノードＮ６は降圧される。これにより昇圧セル９２５の入出力電圧は、ＶＮ６（中間ノードＮ６の電圧）＜ＶＮ５（中間ノードＮ５の電圧）となり、転送トランジスタＴｒ３は導通状態となり、昇圧セル９２５は中間ノードＮ５より中間ノードＮ６に電荷を転送する電荷転送状態となる。
【００１３】
このとき、昇圧セル９２５の入出力電位差（ＶＮ６−ＶＮ５）が０Ｖ以下になることで、寄生バイポーラＢＩＰ１のベース・エミッタ間電圧Ｖｂｅが０Ｖ以下になるため、コレクタ電流ＩＣが流れ、中間ノードＮ５の電圧ＶＮ５が低下する懸念がある。そこで、ドレイン領域を高濃度拡散層と低濃度拡散層の２層構造とすることで、寄生バイポーラＢＩＰ１のコレクタ電流ＩＣの低減を図っている。
【００１４】
なお、ＰｈａｓｅＢの後、再びＰｈａｓｅＡに戻り、昇圧回路は昇圧状態と電荷転送状態を繰り返すことで昇圧電圧Ｖｐｕｍｐを生成する。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２０１０-９８８３８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、従来例１は、昇圧回路専用に新規デバイスが必要となり、製造コストが増加する課題があった。更に、寄生バイポーラＢＩＰ１のベース・エミッタ間電圧Ｖｂｅは、昇圧クロックの振幅幅に依存するものであり、ドレイン２層構造の有無によるコレクタ電流ＩＣの削減が１／５では、昇圧効率の向上には不十分である課題があった。
【課題を解決するための手段】
【００１７】
上記課題を解決するために本発明の昇圧回路は、入力ノードと出力ノードとの間に設けられた昇圧セルを入力電圧と出力電圧間に複数個直列接続した昇圧回路であって、当該昇圧セルは第１のウエル内に第１のドレインと第１のソースが形成され、第１のドレインが前記入力ノードに接続され、第１のソースが前記出力ノードに接続され、第１のウエルが当該昇圧セルまたは当該昇圧セルより後段の昇圧セルの出力ノードに接続された第１の転送トランジスタと、一端にクロック信号が入力され、他端に出力ノードが接続された第１の昇圧容量と、を備えており、更に、前記クロック信号は第１の電圧とグランド間に設けられた設定電圧を介して、段階的に論理遷移を行うものである。
【００１８】
この構成により、クロック信号を段階的に論理遷移することで、昇圧クロックの論理遷移に伴う電源電圧の変動を小さくできるために、電源変動やＥＭＩに関しても改善することが可能となる。また、電荷の回収も同時に行うことができるため、消費電力の削減も可能となる。
【００１９】
本発明の昇圧回路は、さらに前記入力ノードが正の電圧であり、前記第１のトランジスタがＰチャネル型トランジスタであることが好ましい。この好ましい構成によれば、転送トランジスタに形成される寄生バイポーラの電流を劇的に削減することが可能になり、昇圧効率を向上させることができる。
【００２０】
本発明の昇圧回路は、さらに前記入力ノードがグランドであり、前記第１のトランジスタがＮチャネル型トランジスタであることが好ましい。この好ましい構成によれば、Ｎｃｈ型転送トランジスタを用いた負昇圧回路においても、少なくとも２段階での論理遷移を行うクロック信号を用いることで、Ｎｃｈ型転送トランジスタのドレイン−ウエル間電位差の緩和を行うことができ、寄生バイポーラの活性化を抑制することによる昇圧効率の低下を抑制することができる。
【００２１】
本発明の昇圧回路は、さらに前記設定電圧は、第１の電圧からグランドに遷移する際には、第２の電圧が設定され、グランドから第１の電圧に遷移される際には、第３の電圧が設定されることが好ましい。
【００２２】
本発明の昇圧回路は、さらに前記第２の電圧と前記第３の電圧の電圧レベルが異なることが好ましい。
【００２３】
本発明の昇圧回路は、さらに前記第２の電圧と前記第３の電圧の電圧レベルが同一レベルであることが好ましい。
【００２４】
本発明の昇圧回路は、さらに前記第２の電圧および前記第３の電圧は、前記クロック信号が遷移する際、所定時間保持されることが好ましい。
【００２５】
本発明の昇圧回路は、さらに前記第２の電圧と前記第３の電圧が偶数段の前記昇圧セルに入力される前記クロック信号と、奇数段の前記昇圧セルに入力される前記クロック信号とをイコライズして生成されることが好ましい。
【００２６】
本発明の昇圧回路は、さらに前記第１の電圧が、前記第３の電圧を更にブーストして生成されることが好ましい。
【００２７】
本発明の昇圧回路は、さらに前記設定電圧は、第１の電圧からグランドに遷移する際には、第２の電圧が設定されることが好ましい。
【００２８】
本発明の昇圧回路は、さらに前記設定電圧は、グランドから第１の電圧に遷移される際には、第３の電圧が設定されることが好ましい。
【００２９】
本発明のイメージセンサは、請求項１ないし１１のうちいずれか１項に記載の昇圧回路と、前記昇圧回路が生成した昇圧電圧が印加される画素と、前記画素を行列方向にアレイ状に配置した画素アレイと、前記画素を選択する走査回路と、前記画素の出力信号を信号処理する信号処理回路と、を備えるものである。
【００３０】
本発明の不揮発性記憶装置は、請求項１ないし１１のうちいずれか１項に記載の昇圧回路と、前記昇圧回路が生成した昇圧電圧が印加されるメモリセルと、前記メモリセルを行列方向にアレイ状に配置したメモリセルアレイと前記メモリセルを選択するローデコーダと、前記メモリセルのデータを読み出す読出し回路と、を備えるものである。
【発明の効果】
【００３１】
以上のように、本発明の昇圧回路は、昇圧効率を向上させることができて消費電力の削減も可能となり、さらに昇圧クロックの論理遷移に伴う電源電圧の変動を小さくできるために、電源変動やＥＭＩに関しても改善することが可能となる。そのため、イメージセンサや不揮発性記憶装置の性能を向上させることができる。
【図面の簡単な説明】
【００３２】
【図１ａ】本発明の第１の実施形態による昇圧回路の構成を示すブロック図である。
【図１ｂ】本発明の第１の実施形態に係る寄生バイポーラ特性を示すグラフである。
【図２】本発明の第１の実施形態の動作波形を示す図である。
【図３】本発明の第１の実施形態によるクロックバッファの構成を示すブロック図である。
【図４】本発明の第１の実施形態によるクロックバッファの動作波形を示す図である。
【図５】本発明の第１の実施形態である他のクロックバッファを示す図である。
【図６】本発明の第１の実施形態である他のクロックバッファの動作波形を示す図である。
【図７】本発明の第１の実施形態に係る他のクロックバッファの回路図である。
【図８】本発明の第１の実施形態の他のクロックバッファの動作波形を示す図である。
【図９】本発明の第２の実施形態によるメモリチップ構成を示すブロック図である。
【図１０】本発明の第２の実施形態に係るメモリ素子の構成を示すブロック図である。
【図１１】本発明の第２の実施形態による昇圧回路のブロック図である。
【図１２】本発明の第２の実施形態のトランジスタの断面図である。
【図１３】従来のイメージセンサの回路ブロック図である。
【図１４】従来のイメージセンサに係る画素のブロック図である。
【図１５】従来のイメージセンサに係る昇圧回路ブロック図である。
【図１６】従来のイメージセンサに係る昇圧回路の構成を示す回路図である。
【図１７】従来のイメージセンサに係る転送トランジスタの断面図である。
【図１８】従来のイメージセンサに係る昇圧回路の動作波形を示す図である。
【発明を実施するための形態】
【００３３】
以下、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付し、また同一図面中の同一符号は電気的に接続されており、以降その説明は繰り返さない。
【００３４】
（第１の実施形態）
＜昇圧回路の構成＞
図１ａは、クロック信号ＣＬＫに応じて昇圧電圧Ｖｐｕｍｐを生成する昇圧回路の回路図である。昇圧回路１００は、昇圧セル１０３から１０８と、出力セル１０９から成る昇圧部１０１と、立ち上がりおよび立下り時に２段階で論理遷移を行うクロックバッファ１０２と、平滑容量ＣＬとから構成されている。昇圧セル１０３から１０８はＰチャネル（Ｐｃｈ）型転送トランジスタＴｒａと昇圧容量Ｃｐａからなり、Ｐｃｈ型転送トランジスタＴｒａは寄生バイポーラＢＩＰＡを形成する。出力セルはＰｃｈ型転送トランジスタＴｒｂからなる。
【００３５】
図１ｂは、寄生バイポーラＢＩＰＡの電気的特性を示すグラフである。なお、図１ｂのグラフについて、寄生バイポーラＢＩＰＡのベース・エミッタ間電圧Ｖｂｅの値であり、縦軸がコレクタ電流Ｖｃの値である。なお、図１ｂの縦軸の数値について、Ｅは１０のべき乗を表す。例えば、１．Ｅ−０９とは、１×１０-9を表す。
【００３６】
寄生バイポーラＢＩＰＡのベース・エミッタ間電圧Ｖｂｅ（＝Ｐｃｈ型転送トランジスタＴｒａのウエル・ドレイン間電圧）が負に大きくなると、コレクタ電流Ｉｃが急激に増加していることが分かる。例えば、Ｖｂｅ＝−０．５Ｖのときにはコレクタ電流Ｉｃは約１００ｐＡであるが、Ｖｂｅ＝−０．８Ｖのときにはコレクタ電流Ｉｃは１００μＡとなり、コレクタ電流Ｉｃが約６桁増加する。つまり、Ｖｂｅ（＝Ｐｃｈ型転送トランジスタのドレイン−ウエル間電位差）を小さく抑制することが可能であれば、コレクタ電流Ｉｃを激減させることが可能となる。
【００３７】
次に図１ａ、図１ｂを参照しつつ、図２に示した昇圧回路の動作について簡単に説明する。図２は、昇圧クロック信号ＰＣＬＫＡ、ＰＣＬＫＢと中間ノードＮＥ、ＮＦの電位との時間遷移を示す図である。また、Ｔ１〜Ｔ８は時刻を表し、Ｔ１からＴ８へと時間が進行する。昇圧クロック信号ＰＣＬＫＡおよびＰＣＬＫＢは２段階での論理遷移をするものとし、昇圧セル１０８を用いて説明する。ここで、昇圧クロック信号ＰＣＬＫＡおよびＰＣＬＫＢは遷移電圧Ｖ１、Ｖ２、Ｖ３およびＶｓｓの何れかの電圧レベルに設定され、各電圧レベルの関係はＶ１＞Ｖ２＞Ｖ３＞Ｖｓｓとなっている。
【００３８】
〔初期状態〕
昇圧クロック信号がＰＣＬＫＡ＝ＶＳＳ、ＰＣＬＫＢ＝Ｖ１のとき、中間ノードＮＥは降圧されており、中間ノードＮＦは昇圧されているため、昇圧セル１０８のＰｃｈ型転送トランジスタＴｒａは非導通状態であり、昇圧セル１０８は昇圧状態となっている。
【００３９】
〔時刻Ｔ１〕
まず第１段目の論理遷移として、昇圧クロック信号ＰＣＬＫＡ＝遷移電圧Ｖ２、ＰＣＬＫＢ＝遷移電圧Ｖ３になると、中間ノードＮＥは遷移電圧Ｖ２に応じて昇圧され、一方中間ノードＮＦは遷移電圧Ｖ３に応じて降圧される。同時に遷移電圧Ｖ１に設定されて蓄積されていた電荷が遷移電圧Ｖ３に流れ込み電荷が回収される。これにより中間ノードＮＥとＮＦ間に電位差（Ｖｄｓ＝｜ＶＮＥ−ＶＮＦ｜＞｜Ｐｃｈ型転送トランジスタの閾値｜）が発生し、Ｐｃｈ型転送トランジスタＴｒａを介して中間ノードＮＥから中間ノードＮＦに電荷が転送される。つまり、中間ノードＮＥと中間ノードＮＦの電位差が緩和される。中間ノードＮＥとＮＦ間の電位差（Ｖｄｓ＝ＶＮＥ−ＶＮＦ）は、遷移電圧Ｖ２とＶ３の電圧レベルを任意に設定する事により調整可能である。したがってＰｃｈ型転送トランジスタＴｒａの寄生バイポーラＢＩＰＡのコレクタ電流ＩＣが十分小さいベース・エミッタ間電圧Ｖｂｅに設定する事が可能である。また、中間ノードＮＥとＮＦの電位差（Ｖｄｓ＝ＶＮＥ−ＶＮＦ）の緩和に関しても、昇圧クロック信号ＰＣＬＫＡ＝遷移電圧Ｖ２、ＰＣＬＫＢ＝遷移電圧Ｖ３の保持時間を設定する事で調整可能である。
【００４０】
なお、遷移電圧Ｖ１は、電源電圧ＶＤＤと同じ電圧レベルでもよいし、異なる電圧レベルでもよい。
【００４１】
また、転送トランジスタＴｒａの電荷転送効率の低下を抑えるためには、昇圧クロック信号ＰＣＬＫＡ、ＰＣＬＫＢの電圧が遷移電圧Ｖ１、ＶＳＳ時の電荷転送時間を確保すると共に、遷移電圧Ｖ１、ＶＳＳに近い電圧値での電荷転送時間の確保が必要となる。したがって、寄生バイポーラＢＩＰＡのコレクタ電流ＩＣが影響しない範囲で、遷移電圧Ｖ２は遷移電圧Ｖ１の電圧レベルに近づけ、遷移電圧Ｖ３はＶＳＳに近い電圧レベルに設定する方が良い。
【００４２】
これより、遷移電圧Ｖ２とＶ３の設定電圧レベルとしてＶ１＞Ｖ２＞Ｖ３＞Ｖｓｓの関係が成り立つ。一方で、回路面積の増大抑制のために遷移電圧Ｖ２、Ｖ３に外部供給電源を用いてもよく、遷移電圧Ｖ２、Ｖ３の電圧レベルを同一電圧レベルに設定してもよい。
【００４３】
〔時刻Ｔ２〕
昇圧クロック信号がＰＣＬＫＡ＝Ｖ１、ＰＣＬＫＢ＝ＶＳＳになることで、中間ノードＮＥはおおよそ（Ｖ１−Ｖ２）の電位差に応じて昇圧され、一方中間ノードＮＦはおおよそ（Ｖ３−ＶＳＳ）の電位差に応じて降圧される。これにより、中間ノードＮＥとＮＦ間に電位差（Ｖｄｓ＝｜ＶＮＥ−ＶＮＦ｜＞｜Ｐｃｈ型転送トランジスタの閾値｜）が再び発生し、Ｐｃｈ型転送トランジスタＴｒａを介して中間ノードＮＥから中間ノードＮＦに電荷が転送される。つまり、中間ノードＮＥと中間ノードＮＦの電位差が緩和される。
【００４４】
これらより、昇圧クロック信号ＰＣＬＫＡ、ＰＣＬＫＢを２段階で論理遷移させることで、Ｐｃｈ型転送トランジスタの中間ノードＮＥとＮＦの電位差も２段階で緩和できる。したがって寄生バイポーラＢＩＰＡのコレクタ電流ＩＣを非常に小さく抑制可能であり、寄生バイポーラＢＩＰＡを要因とした昇圧効率の低下を回避することができる。
【００４５】
〔時刻Ｔ３〕
昇圧クロック信号がＰＣＬＫＡ＝遷移電圧Ｖ３、ＰＣＬＫＢ＝遷移電圧Ｖ２になることで、中間ノードＮＥは遷移電圧Ｖ３に応じて降圧される。同時に遷移電圧Ｖ１に設定されて蓄積されていた電荷が遷移電圧Ｖ３に流れ込み電荷が回収される。一方、中間ノードＮＦは遷移電圧Ｖ２に応じて昇圧される。このとき、ＶＮＦ（中間ノードＮＦの電圧）＞ＶＮＥ（中間ノードＮＥの電圧）であるため、Ｐｃｈ型転送トランジスタＴｒａは非導通状態かつ寄生バイポーラＢＩＰＡも非活性状態であり、昇圧セル１０８は昇圧状態となる。
【００４６】
〔時刻Ｔ４〕
昇圧クロック信号がＰＣＬＫＡ＝ＶＳＳ、ＰＣＬＫＢ＝遷移電圧Ｖ１になることで、中間ノードＮＥはおおよそ（Ｖ３−ＶＳＳ）の電位差に応じて降圧され、一方中間ノードＮＦはおおよそ（Ｖ１−Ｖ２）の電位差に応じて更に昇圧され、昇圧セル１０８は昇圧状態を保持する。
【００４７】
以下、時刻Ｔ５〜Ｔ８においても同様であり、昇圧動作が繰り返される。
【００４８】
なお、２段階で論理遷移を行う昇圧クロック信号を用いる事で、昇圧セル内に設けられた転送トランジスタの電荷転送及びドレイン−ウエル間電位差の緩和を２段階で実施し、寄生バイポーラＢＩＰＡのベース・エミッタ間電圧Ｖｂｅを所望の電圧値以下に抑制する機構であれば、昇圧回路に用いる昇圧部１０１の構成は異なる構成でも良い。
【００４９】
また、昇圧クロック信号は２段階以上で論理遷移するものであれば、同等の効果を期待する事が可能である。
【００５０】
＜クロックバッファの構成＞
図３はクロックバッファを示す。クロックバッファ１０２は、クロック信号ＣＬＫの反転論理であるクロック信号ＣＬＫＢを生成するインバータＩＮＶＡ１と、クロック信号ＣＬＫより昇圧クロック信号ＰＣＬＫＡを出力するバッファ回路２０１と、クロック信号ＣＬＫＢより昇圧クロック信号ＰＣＬＫＢを出力するバッファ回路２０２とから構成される。
【００５１】
バッファ回路２０１、２０２は同一特性を有する素子よりなる回路であり、遷移電圧Ｖ１＝ＶＤＤ、Ｖ２＝ＶＣＬＫＨ、Ｖ３＝ＶＣＬＫＬおよびＶＳＳが供給されており、ロジック回路２０３に応じて、トランジスタＴａ１、Ｔａ２、Ｔａ３、Ｔａ４の何れかが導通状態となる。
【００５２】
図４を参照しつつ、図３に示したクロックバッファの動作について簡単に説明する。ここではバッファ回路２０１について説明する。図４は、昇圧クロック信号ＰＣＬＫＡ、ＰＣＬＫＢとトランジスタＴａ１〜Ｔａ４のゲート端子Ａ１〜Ａ４の電位との時間遷移を示す図である。また、Ｔ１〜Ｔ８は上記時刻を表す。
【００５３】
〔初期状態〕
クロック信号がＣＬＫ＝Ｌのとき、ロジック回路２０３はトランジスタＴａ１〜Ｔａ４のゲート端子Ａ１〜Ａ４の端子電圧を全て『Ｈ』に設定する。これによって、トランジスタＴａ４のみが導通状態となり、昇圧クロック信号ＰＣＬＫＡ＝ＶＳＳとなる。
【００５４】
〔時刻Ｔ１〕
クロック信号がＣＬＫ＝ＬからＨに遷移すると、ロジック回路２０３はゲート端子Ａ１とＡ４をＨからＬに設定する。これによって、トランジスタＴａ１が導通状態、トランジスタＴａ４が非導通状態となり、昇圧クロック信号ＰＣＬＫＡ＝ＶＣＬＫＨに設定される。
【００５５】
〔時刻Ｔ２〕
クロック信号がＣＬＫ＝Ｈに遷移した後、所定の時間が経過すると、ロジック回路はゲート端子Ａ１をＨに設定し、ゲート端子Ａ２をＨからＬに設定する。これによって、トランジスタＴａ２が導通状態となり、昇圧クロック信号ＰＣＬＫＡ＝ＶＤＤに設定される。
【００５６】
〔時刻Ｔ３〕
クロック信号がＣＬＫ＝ＨからＬに遷移すると、ロジック回路２０３はゲート端子Ａ２をＬからＨに設定し、ゲート端子Ａ３をＨからＬに設定する。これによって、トランジスタＴａ３が導通状態となり、昇圧クロック信号ＰＣＬＫＡ＝ＶＣＬＫＬに設定される。
【００５７】
〔時刻Ｔ４〕
クロック信号がＣＬＫ＝Ｌに遷移した後、所定の時間が経過すると、ロジック回路２０３はゲート端子Ａ３とゲート端子Ａ４とをＬからＨに設定する。これによって、トランジスタＴａ４のみが導通状態となり、昇圧クロック信号ＰＣＬＫＡ＝ＶＳＳとなり、初期状態に戻る。
【００５８】
以下、時刻Ｔ５〜Ｔ８においても同様であり、２段階で論理遷移を行う昇圧クロック信号ＰＣＬＫＡおよびＰＣＬＫＢが生成される。
【００５９】
＜変形例１＞
図５はクロックバッファの一変形例を示す回路図である。
【００６０】
図５は、昇圧クロック信号ＰＣＬＫＡを発生するインバータＩＮＶＣ１と、インバータＩＮＶＣ１の出力をハイインピーダンス状態に設定するトランジスタＴｂ１、Ｔｂ２およびトランジスタＴｂ２を制御するインバータＩＮＶＣ３と、昇圧クロック信号ＰＣＬＫＢを発生するインバータＩＮＶＣ２と、インバータＩＮＶＣ２の出力をハイインピーダンス状態に設定するトランジスタＴｂ３、Ｔｂ４およびトランジスタＴｂ４を制御するＩＮＶＣ４と、昇圧クロック信号ＰＣＬＫＡとＰＣＬＫＢをイコライズするトランジスタＴｂ５と、ロジック回路２１０から構成される。
【００６１】
図６は、図５のクロックバッファ１０２の動作波形の時間遷移を示す図である。ここで、Ｔ１〜Ｔ８は上記時刻を表す。クロック信号ＣＬＫが論理遷移する際、インバータＩＮＶＣ１およびＩＮＶＣ２をハイインピーダンス状態にすると共に、トランジスタＴｂ５を導通状態に設定する事で、昇圧クロック信号ＰＣＬＫＡとＰＣＬＫＢをイコライズし、遷移電圧ＶＣＬＫに設定している。これにより、昇圧クロック信号ＰＣＬＫＡおよびＰＣＬＫＢを２段階で論理遷移させている。ここで、遷移電圧の電圧レベルはＶＤＤ＞ＶＣＬＫ＞ＶＳＳである。
【００６２】
この変形例１にかかる発明の特徴として、昇圧クロック信号ＰＣＬＫＡとＰＣＬＫＢをイコライズする事による電荷再利用が可能となり消費電力を低下することが可能となる。
【００６３】
＜変形例２＞
図７はクロックバッファの一変形例を示す回路図である。
【００６４】
図７は、クロック信号ＣＬＫの反転論理であるクロック信号ＣＬＫＢを生成するインバータＩＮＶＣ１と、クロック信号ＣＬＫより昇圧クロック信号ＰＣＬＫＡを出力するバッファ回路２２１と、クロック信号ＣＬＫＢより昇圧クロック信号ＰＣＬＫＢを出力するバッファ回路２２２と、から構成される。
【００６５】
バッファ回路２２１、２２２は同一特性を有する素子よりなる回路であり、ロジック回路２２３によってトランジスタＴｃ１、Ｔｃ２を制御し、ノード電圧ＶＣ４あるいはＶＳＳを昇圧クロックＰＣＬＫＡとして出力する。ノード電圧ＶＣ４はトランジスタＴｃ３を介して供給されるＶＣＬＫ−α（αは０Ｖ以上）あるいは、ＶＣＬＫ−αをブースト容量Ｃｃ１によってブーストされたＶＣＬＫ−α＋ＶＤＤに設定される。
【００６６】
図８は、図７のクロックバッファ１０２の動作波形の時間遷移を示す図である。ここで、Ｔ１〜Ｔ８は上記時刻を表す。ここではバッファ回路２２１について動作説明を行う。クロック信号ＣＬＫがＬのとき、トランジスタＴｃ２、Ｔｃ３が導通状態に設定され、昇圧クロック信号ＰＣＬＫＡがＶＳＳに設定される。一方、ノード電圧ＶＣ４はＶＣＬＫ−αに設定される。クロック信号ＣＬＫがＬからＨに遷移すると、トランジスタＴｃ３が非導通状態となり、昇圧クロック信号ＰＣＬＫＡはＶＣＬＫ−αに設定される。その後、トランジスタＴｃ３が非導通状態、トランジスタＴｃ１が導通状態となる。これと同時に、ブースト動作によってノード電圧ＶＣ４の電圧がＶＣＬＫ−α＋ＶＤＤとなり、昇圧クロック信号ＰＣＬＫＡがＶＣＬＫ−α＋ＶＤＤに設定される。
【００６７】
クロック信号ＣＬＫがＨからＬに遷移すると、トランジスタＴｃ３が導通状態となる。これと同時にブースト動作によってノード電圧ＶＣ４がＶＣＬＫ−αとなり、昇圧クロック信号ＰＣＬＫＡがＶＣＬＫ−αに設定される。その後、トランジスタＴｃ１が非導通状態、トランジスタＴｃ２が導通状態となり、昇圧クロック信号ＰＣＬＫＡがＶＳＳに設定される。これによって、初期状態に戻り、以降、クロック信号が論理遷移する事で昇圧クロックが生成される。
【００６８】
なお、昇圧クロック信号ＰＣＬＫＡ、ＰＣＬＫＢは２段階以上で段階的に論理遷移すればよい。
【００６９】
また、昇圧クロック信号ＰＣＬＫＡ、ＰＣＬＫＢは、立ち上がり時および立下り時の両方において、２段階以上の論理遷移を行ってもよいし、一方のみで２段階以上の論理遷移を行い、他方はステップなしで論理遷移を行っても良い。
【００７０】
また、転送トランジスタのウエルは、対象となる昇圧セルと後段の昇圧セル間である中間ノードに接続してもよいが、更に後段の昇圧セルの中間ノードに接続しても良い。
【００７１】
＜効果＞
以上のように、昇圧クロックを段階的に論理遷移する事で、転送トランジスタに形成される寄生バイポーラの電流を劇的に削減する事が可能になり、昇圧効率を向上させることが出来る。
【００７２】
また、電荷の回収も同時に行うことが出来るため、消費電力の削減も可能となる。
【００７３】
更に昇圧クロックの論理遷移に伴う電源電圧の変動を小さくできるために、電源変動やＥＭＩに関しても改善する事が可能となる。
【００７４】
（第２の実施形態）
＜メモリチップ構成＞
図９は不揮発性メモリチップのブロック図である。メモリチップ３００は、メモリ素子３０１を行列方向にアレイ状に並べて構成されたメモリアレイ３０２と、メモリ素子３０１を選択するＲＯＷデコーダ３０３およびブロックデコーダ３０４と、メモリ素子３０１のビット線に接続されてメモリ情報を読み出すカラムデコーダ・読出し回路３０５と、メモリ素子３０１のデータを書き換えするために用いられる電源電圧より高い電圧ＶｐｕｍｐあるいはＶＳＳより低い電圧Ｖｐｎを生成する正昇圧回路３０６と負昇圧回路３０７とからなるＨＶ電源３０８と、これらを制御する制御回路３０９と、から構成される。
【００７５】
図１０はメモリ素子３０１の詳細な構成例である。メモリセルＭＣと選択トランジスタＳＧＴＲから成り、ソース線ＳＬ、ゲートコントロールＣＧ、選択トランジスタのゲートＳＧ、ビット線ＢＬ、ウエルＷＥＬＬが接続される。
【００７６】
【表１】
2014183650.tif 000003
【００７７】
表１はメモリセルの印加電圧の一覧表であり、読み出し、書き込み、消去状態における印加バイアスを示したものである。書き込み、消去時には、電源電圧より高い電圧あるいはＶＳＳより低い電圧を必要とする。
【００７８】
図１１はＶＳＳより低い電圧Ｖｐｎを発生する負昇圧回路４００の回路図である。昇圧回路１００を基本構成としており、図１における昇圧回路１００のＰチャネル（Ｐｃｈ）型転送トランジスタＴｒａをＮチャネル（Ｎｃｈ）型転送トランジスタＴｒｅに変更し、Ｐｃｈ型転送トランジスタＴｒｂをＮｃｈ型転送トランジスタＴｒｆに変更している。
【００７９】
具体的には、負昇圧回路４００は、昇圧セル４０２から４０５と、出力セル４０６から成る昇圧部４０１と、立ち上がりおよび立下り時に２段階で論理遷移を行うクロックバッファ１０２と、平滑容量ＣＬとから構成されている。昇圧セル４０２から４０５はＮｃｈ型転送トランジスタＴｒｅと昇圧容量Ｃｅｌからなり、出力セル４０６はＮｃｈ型転送トランジスタＴｒｆよりなる。
【００８０】
更に初段の昇圧セル４０２の入力電圧をＶＳＳに設定している。
【００８１】
図１２は、昇圧セル４０５のＮｃｈ型転送トランジスタＴｒｅの断面図である。Ｐｃｈ型転送トランジスタと同様に、Ｎｃｈ型転送トランジスタＴｒｅのドレインをエミッタ、ウエルをベースとした寄生バイポーラＢＩＰ２が形成される。昇圧クロック信号ＰＣＬＫＡ＝Ｌ、ＰＣＬＫＢ＝Ｈのときに寄生バイポーラＢＩＰ２は活性状態となり、昇圧効率の低下が懸念される。第１の実施の形態で示した２段階での論理遷移を行うクロックバッファ１０２を用いて、２段階でＮｃｈ型転送トランジスタのドレイン−ソース間の電荷転送及び、ドレイン−ウエル間電位差の緩和を行う。これにより、寄生バイポーラＢＩＰ２の活性化を抑制可能であり、昇圧効率の低下を抑制する事ができる。
【００８２】
＜効果＞
Ｎｃｈ型転送トランジスタを用いた負昇圧回路においても、２段階での論理遷移を行うクロックバッファを用いる事で、Ｎｃｈ型転送トランジスタのドレイン−ウエル間電位差の緩和を行うことができ、寄生バイポーラの活性化を抑制することによる昇圧効率の低下を抑制する事ができる。
【産業上の利用可能性】
【００８３】
本発明にかかる昇圧回路は、寄生バイポーラが活性化される電位関係を形成する転送トランジスタを用いた場合においても昇圧動作が可能であることから、ＣＭＯＳプロセスで製造されるイメージセンサや不揮発性半導体記憶装置など、昇圧電圧を必要とする様々な部品用途にも応用する事ができる。
【符号の説明】
【００８４】
１００  昇圧回路
１０１  昇圧部
１０２  クロックバッファ
１０３〜１０８  昇圧セル
１０９  出力セル
２０１、２０２、２２１、２２２  バッファ回路
２０３、２１０、２２３  ロジック回路
３００  メモリチップ
３０１  メモリ素子
３０２  メモリアレイ
３０３  ＲＯＷデコーダ
３０４  ブロックデコーダ
３０５  カラムデコーダ・読出し回路
３０６  正昇圧回路
３０７  負昇圧回路
３０８  ＨＶ電源
３０９  制御回路
４００  負昇圧回路
４０１  昇圧部
４０２〜４０５  昇圧セル
４０６  出力セル
Ｔｒａ、Ｔｒｂ  Ｐｃｈ型転送トランジスタ
Ｔｒｅ、Ｔｒｆ  Ｎｃｈ型転送トランジスタ
ＣＬ  平滑容量
Ｃｐａ  昇圧容量
Ｃｅｌ  昇圧容量
ＢＩＰ２、ＢＩＰＡ  寄生バイポーラ
ＰＣＬＫＡ、ＰＣＬＫＢ  昇圧クロック信号
ＣＬＫ、ＣＬＫＢ  クロック信号
ＩＮＶＡ１、ＩＮＶＣ１、ＩＮＶＣ２、ＩＮＶＣ３  インバータ
Ｔａ１、Ｔａ２、Ｔａ３、Ｔａ４  トランジスタ
Ｔｂ１、Ｔｂ２、Ｔｂ３、Ｔｂ４、Ｔｂ５  トランジスタ
Ｔｃ１、Ｔｃ２、Ｔｃ３  トランジスタ
Ａ１、Ａ２、Ａ３、Ａ４  ゲート端子
ＭＣ  メモリセル
ＳＧＴＲ  選択トランジスタ
ＳＬ  ソース線
ＣＧ  ゲートコントロール
ＳＧ  選択トランジスタのゲート
ＢＬ  ビット線
ＷＥＬＬ  ウエル
【図１ａ】
2014183650.tif 000004
【図１ｂ】
2014183650.tif 000005
【図２】
2014183650.tif 000006
【図３】
2014183650.tif 000007
【図４】
2014183650.tif 000008
【図５】
2014183650.tif 000009
【図６】
2014183650.tif 000010
【図７】
2014183650.tif 000011
【図８】
2014183650.tif 000012
【図９】
2014183650.tif 000013
【図１０】
2014183650.tif 000014
【図１１】
2014183650.tif 000015
【図１２】
2014183650.tif 000016
【図１３】
2014183650.tif 000017
【図１４】
2014183650.tif 000018
【図１５】
2014183650.tif 000019
【図１６】
2014183650.tif 000020
【図１７】
2014183650.tif 000021
【図１８】
2014183650.tif 000022