(57)【要約】【課題】セトリング時間を短縮し、ゲイン設定切り替えを高速化することができるようにする。【解決手段】DA変換器は、複数のカスコードトランジスタ群に対して、複数のゲイン設定値を設定し、電流源トランジスタ群に対して、複数のゲイン設定値のなかの所定のゲイン設定値を設定し、電流源トランジスタ群に対して設定されたゲイン設定値と同一のゲイン設定値が設定されているカスコードトランジスタ群を選択し、選択されたカスコードトランジスタ群と接続されている電流源トランジスタ群が出力した出力電流を、電流電圧変換して出力する。本技術は、例えば、固体撮像素子等に適用できる。【選択図】図６
2014120860.tif 000002
【特許請求の範囲】
【請求項１】
複数の電流源トランジスタからなる電流源トランジスタ群を少なくとも一つ有し、複数のゲイン設定値のなかの所定のゲイン設定値に対応したゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流を生成する電流生成部と、
前記電流源トランジスタと直列に接続されたカスコードトランジスタからなるカスコードトランジスタ群を複数有し、前記複数のゲイン設定値に対応するカスコードトランジスタ制御信号を受けて、前記電流源トランジスタのバイアス電圧を一定に保持する電流源トランジスタバイアス電圧固定部と、
前記電流生成部に対して設定された前記ゲイン設定値に応じて、前記複数のカスコードトランジスタ群の一つを選択するカスコードトランジスタ群切り替え部と、
選択された前記カスコードトランジスタ群を介して供給された前記出力電流を電流電圧変換する変換部と
を備えるDA変換器。
【請求項２】
前記電流源トランジスタ群の個数は一つであり、
一つの前記電流源トランジスタ群が生成した前記出力電流が、前記複数のカスコードトランジスタ群それぞれに供給される
請求項１に記載のDA変換器。
【請求項３】
前記電流源トランジスタ群の個数は、前記カスコードトランジスタ群の個数と同一であり、
一つの前記電流源トランジスタ群が生成した前記出力電流が、対応する一つの前記カスコードトランジスタ群に供給される
請求項１に記載のDA変換器。
【請求項４】
光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
前記画素アレイ部の前記画素が出力する画素信号を、参照信号としてのランプ信号と比較し、比較時間をカウントすることで、前記画素信号をAD変換するAD変換部と、
複数のゲイン設定値に対応する前記ランプ信号を生成するDA変換器と
を備え、
前記DA変換器は、
複数の電流源トランジスタからなる電流源トランジスタ群を少なくとも一つ有し、前記複数のゲイン設定値のなかの所定のゲイン設定値に対応したゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流を生成する電流生成部と、
前記電流源トランジスタと直列に接続されたカスコードトランジスタからなるカスコードトランジスタ群を複数有し、前記複数のゲイン設定値に対応するカスコードトランジスタ制御信号を受けて、前記電流源トランジスタのバイアス電圧を一定に保持する電流源トランジスタバイアス電圧固定部と、
前記電流生成部に対して設定された前記ゲイン設定値に応じて、前記複数のカスコードトランジスタ群の一つを選択するカスコードトランジスタ群切り替え部と、
選択された前記カスコードトランジスタ群を介して供給された前記出力電流を電流電圧変換する変換部と
を有する
固体撮像素子。
【請求項５】
光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
前記画素アレイ部の前記画素が出力する画素信号を、参照信号としてのランプ信号と比較し、比較時間をカウントすることで、前記画素信号をAD変換するAD変換部と、
複数のゲイン設定値に対応する前記ランプ信号を生成するDA変換器と
を備え、
前記DA変換器は、
複数の電流源トランジスタからなる電流源トランジスタ群を少なくとも一つ有し、前記複数のゲイン設定値のなかの所定のゲイン設定値に対応したゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流を生成する電流生成部と、
前記電流源トランジスタと直列に接続されたカスコードトランジスタからなるカスコードトランジスタ群を複数有し、前記複数のゲイン設定値に対応するカスコードトランジスタ制御信号を受けて、前記電流源トランジスタのバイアス電圧を一定に保持する電流源トランジスタバイアス電圧固定部と、
前記電流生成部に対して設定された前記ゲイン設定値に応じて、前記複数のカスコードトランジスタ群の一つを選択するカスコードトランジスタ群切り替え部と、
選択された前記カスコードトランジスタ群を介して供給された前記出力電流を電流電圧変換する変換部と
を有する
固体撮像素子を備える
電子機器。
【請求項６】
光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
前記画素アレイ部の前記画素が出力する画素信号を、参照信号としてのランプ信号と比較し、比較時間をカウントすることで、前記画素信号をAD変換するAD変換部と、
複数の電流源トランジスタからなる電流源トランジスタ群と、前記電流源トランジスタと直列に接続されたカスコードトランジスタからなるカスコードトランジスタ群を複数有し、複数のゲイン設定値のなかの所定のゲイン設定値に対応する前記ランプ信号を生成するDA変換器と
を備える固体撮像素子の、
前記DA変換器が、
前記複数のカスコードトランジスタ群に対して、前記複数のゲイン設定値を設定し、
前記電流源トランジスタ群に対して、前記複数のゲイン設定値のなかの所定のゲイン設定値を設定し、
前記電流源トランジスタ群に対して設定された前記ゲイン設定値と同一のゲイン設定値が設定されている前記カスコードトランジスタ群を選択し、
選択された前記カスコードトランジスタ群と接続されている前記電流源トランジスタ群が出力した出力電流を、電流電圧変換して出力する
駆動方法。
【請求項７】
前記電流源トランジスタ群に対する前記所定のゲイン設定値の設定動作が、前記行列状に配列された前記複数の画素の行毎に行われる
請求項６に記載の駆動方法。
【請求項８】
前記電流源トランジスタ群に対する前記所定のゲイン設定値の設定動作が、前記行列状に配列された前記複数の画素の各行において複数回行われる
請求項６に記載の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、DA変換器、固体撮像素子およびその駆動方法、並びに電子機器に関し、特に、セトリング時間を短縮し、ゲイン設定切り替えを高速化することができるようにするDA変換器、固体撮像素子およびその駆動方法、並びに電子機器に関する。
【背景技術】
【０００２】
固体撮像素子には、各画素の画素信号をAD変換するためのAD変換器が設けられている。AD変換器では、各画素から出力されたアナログの画素信号が、時間経過に応じてレベル（電圧）が階段状に変化するランプ波形の参照信号（以下、ランプ信号ともいう。）と比較される。そして、この比較処理と並行してカウント処理が行われ、比較処理が完了した時点のカウント値に基づいて画素信号のデジタル値が決定される（例えば、特許文献１参照）。
【０００３】
したがって、固体撮像素子には、ランプ信号を生成してAD変換器に供給するDA変換器も設けられている。
【０００４】
図１は、ランプ信号を生成するための電流制御型のDA変換器の概略構成図である。
【０００５】
図１AはグランドGNDを基準としたDA変換器１ａの構成を示しており、図１Bは電源電圧VDDを基準としたDA変換器１ｂの構成を示している。
【０００６】
DA変換器１ａおよびDA変換器１ｂは、一定の電流を発生する複数個の基本電流源セルで構成される電流源I1、電流電圧変換部としての基準抵抗R１、およびカウンタCNT1により構成される。
【０００７】
グランド基準型のDA変換器１ａでは、基準抵抗R１がグランドGND側に接続されており、電源基準型のDA変換器１ｂでは、基準抵抗R１が電源電圧VDD側に接続されている。
【０００８】
DA変換器１ａおよびDA変換器１ｂでは、カウンタCNT1に入力されるクロックCLKをカウントし、カウント値を基に、電流源I1において選択される基本電流源セルの数が決まり、この電流を基準抵抗R１に流して、抵抗値の電圧がランプ信号としての参照電圧となる。
【０００９】
図２は、図１Aとして示したグランド基準型のDA変換器１ａの具体的な構成例を示す回路図である。
【００１０】
図２のDA変換器１ａは、ランプ信号生成部２、ゲイン制御信号生成部３、カウンタデコーダ４、およびゲインデコーダ５を有する。
【００１１】
ランプ信号生成部２は、電流源トランジスタ群２１、カスコードトランジスタ群２２、カウンタ切り替えスイッチ群２３、及び、電流電圧変換部としての基準抵抗R２により構成されている。
【００１２】
ゲイン制御信号生成部３は、トランジスタTr１乃至Tr８、及び、キャパシタCP１により構成されている。ここで、トランジスタTr２は複数のトランジスタで構成されており、所定数のトランジスタを選択することでトランジスタTr２全体としてのトランジスタサイズを可変させることができる。そこで、以下では、トランジスタTr２を可変トランジスタTr２という。
【００１３】
トランジスタTr１、可変トランジスタTr２を構成する複数のトランジスタ、並びに、トランジスタTr５及びTr６は、ｎチャネルトランジスタ（NMOSトランジスタ）で形成され、トランジスタTr３、Tr４、Tr７、及びTr８は、ｐチャネルトランジスタ（PMOSトランジスタ）で形成される。
【００１４】
ランプ信号生成部２は、カウンタデコーダ４によるデコード結果であるカウント値DI1に応じたランプ信号を生成する。その際、ゲイン制御信号生成部３からゲイン制御信号として供給されるバイアス電圧Vbに応じて、生成するランプ信号のゲイン（ランプの傾斜）が調整される。
【００１５】
電流源トランジスタ群２１は、ｍ個（ｍ＞１）の電流源トランジスタDTr−１乃至DTr−ｍで構成され、カスコードトランジスタ群２２は、ｍ個のカスコードトランジスタCTr−１乃至CTr−ｍで構成され、カウンタ切り替えスイッチ群２３は、ｍ個の選択スイッチCSW−１乃至CSW−ｍで構成されている。
【００１６】
電流源トランジスタ群２１の一つの電流源トランジスタDTrは、カスコードトランジスタ群２２の一つのカスコードトランジスタCTr、及び、カウンタ切り替えスイッチ群２３の一つの選択スイッチCSWと直列に接続されている。電流源トランジスタDTr及びカスコードトランジスタCTrは、ｐチャネルトランジスタ（PMOSトランジスタ）で形成される。
【００１７】
電流源トランジスタDTr−１のゲートは、ゲイン制御信号生成部３のトランジスタTr３のゲートおよびドレインと接続され、電流源トランジスタDTr−１とトランジスタTr３とで、カレントミラー回路が構成されている。電流源トランジスタDTr−１のソースは電源電圧VDDに接続されている。電流源トランジスタDTr−１のドレインは、カスコードトランジスタCTr−１のソースと接続され、カスコードトランジスタCTr−１のドレインは、選択スイッチCSW−１と接続されている。
【００１８】
また、カスコードトランジスタCTr−１のゲートは、ゲイン制御信号生成部３のトランジスタTr７のゲートよびドレインと接続されている。後述するように、トランジスタTr７のソースは、ゲイン制御信号生成部３のトランジスタTr８のドレインおよびゲートと接続され、トランジスタTr８のソースは電源電圧VDDに接続されている。したがって、電流源トランジスタDTr−１及びカスコードトランジスタCTr−１と、ゲイン制御信号生成部３のトランジスタTr３及びトランジスタTr７により、カスコードカレントミラー回路が構成されている。カスコードトランジスタCTr−１は、電流源トランジスタDTr−１のソース・ドレイン間電圧の変動を抑制することで、電流源トランジスタDTr−１のバイアス点を安定させる（DA変換器１ａの積分非直線性（INL）を改善する）。
【００１９】
カスコードトランジスタCTr−１のドレインは、選択スイッチCSW−１を介して、DA変換器１ａの出力ノードND１に接続されている。また、出力ノードND１とグランドGNDとの間には、電流電圧変換部としての基準抵抗R２が配置されている。
【００２０】
電流源トランジスタ群２１のその他の電流源トランジスタDTr−２乃至DTr−ｍと、カスコードトランジスタ群２２のカスコードトランジスタCTr−２乃至CTr−ｍも同様に、ゲイン制御信号生成部３のトランジスタTr３及びトランジスタTr７とで、カスコードカレントミラー回路を構成している。
【００２１】
ゲイン制御信号生成部３は、ゲインデコーダ５によるデコード結果であるゲイン設定値DGI１に応じたゲイン制御信号としてのバイアス電圧Vbを生成する。ゲイン制御信号生成部３は、生成したバイアス電圧Vbを、ゲインを調整するための信号として、ランプ信号生成部２に出力する。
【００２２】
また、ゲイン制御信号生成部３は、カスコードトランジスタ群２２のカスコードトランジスタCTrに供給するバイアス電圧Vcas（以下、カスコード制御電圧Vcasという。）も生成し、ランプ信号生成部２に出力する。
【００２３】
ゲイン制御信号生成部３は、ダイオード接続されたトランジスタTr１と、ゲインデコーダ５によるデコード結果であるゲイン設定値DGI１に応じてトランジスタサイズが可変される可変トランジスタTr２を有する。トランジスタTr１のドレインおよびゲートには、基準電流Ibが供給され、トランジスタTr１のソースはグランドGNDに接続されている。
【００２４】
可変トランジスタTr２は複数のトランジスタで構成され、それぞれのゲートがトランジスタTr１のゲートと接続されることで、カレントミラー回路が構成されている。可変トランジスタTr２は、デジタルゲイン設定信号のデコード値DGI１に応じて所定数のトランジスタを選択することで、可変トランジスタTr２を流れるゲイン制御電流Igainを変化させる。トランジスタTr１と可変トランジスタTr２の接続ノードND２には、キャパシタCP１も接続されている。
【００２５】
トランジスタTr３及びTr４のソースは電源電圧VDDに接続されている。トランジスタTr３のゲートおよびドレインは、トランジスタTr４のゲート、可変トランジスタTr２のドレイン、及びランプ信号生成部２の各電流源トランジスタDTrのゲートと接続されている。トランジスタTr３及びTr４はカレントミラー回路を構成する。
【００２６】
トランジスタTr４のドレインは、トランジスタTr５のドレインおよびゲート、並びに、トランジスタTr６のゲートと接続されている。トランジスタTr５及びTr６のソースはグランドGNDに接続され、トランジスタTr６のドレインは、トランジスタTr７のドレインに接続されている。トランジスタTr５及びTr６も、カレントミラー回路を構成する。
【００２７】
トランジスタTr８のソースは、電源電圧VDDに接続され、トランジスタTr８のゲート及びドレインは、トランジスタTr７のソースと接続されている。トランジスタTr７のゲート及びドレインは、トランジスタTr６のソース、及び、ランプ信号生成部２の各カスコードトランジスタCTrのゲートと接続されている。
【００２８】
カウンタデコーダ４は、入力されるデジタル入力信号をデコードし、その結果得られるカウント値DI1に応じて、カウンタ切り替えスイッチ群２３の選択スイッチCSW−１乃至CSW−ｍのオン・オフを制御する。
【００２９】
ゲインデコーダ５は、入力されるデジタルゲイン設定信号をデコードし、その結果得られるゲイン値DGI１に応じて、可変トランジスタTr２のトランジスタサイズを変更（制御）する。
【００３０】
次に、図２のDA変換器１ａの動作について説明する。
【００３１】
ゲインデコーダ５によるデコード結果であるゲイン設定値DGI１に応じて、可変トランジスタTr２内において所定数のトランジスタが選択される。トランジスタTr１に流れる基準電流Ibに基づいて、可変トランジスタTr２内の選択された１以上のトランジスタに電流が流れ、それらが加算されることでゲイン制御電流Igainが生成される。そして、可変トランジスタTr２に流れるゲイン制御電流Igainに対応するバイアス電圧Vbのゲイン制御信号が、電流源トランジスタ群２１の各電流源トランジスタDTrのゲートに供給される。
【００３２】
また、ゲイン制御電流Igainをミラーした電流が、トランジスタTr４からトランジスタTr５に供給され、カレントミラー回路を構成するトランジスタTr５及びTr６によって、カスコードトランジスタ制御電流Icasが生成される。これにより、カスコード制御電圧Vcasの制御信号が、カスコードトランジスタ群２２の各カスコードトランジスタCTrのゲートに供給される。
【００３３】
また、カウンタデコーダ４によるデコード結果であるカウント値DI1に応じて、ｍ個の選択スイッチCSW−１乃至CSW−ｍのなかの少なくとも一つがオン（選択）される。そして、オンされた選択スイッチCSWと直列に接続されている電流源トランジスタDTrおよびカスコードトランジスタCTrに、バイアス電圧Vbのゲイン制御信号に応じた出力電流が流れる。そして、オンされた１以上の選択スイッチCSWを流れた出力電流が、出力ノードND１で加算され、ランプ出力電流Irampとなる。ランプ出力電流Irampは、電流電圧変換部としての基準抵抗R２によって電圧信号に変換され、ランプ信号として出力される。
【００３４】
以上のように、DA変換器１ａでは、ゲイン設定値である、デジタルゲイン設定信号のデコード結果DGI１に応じて、ゲイン制御電流Igainが変化する。そして、ゲイン制御電流Igainが変化すると、電流源トランジスタDTrに供給されるバイアス電圧Vb、及び、カスコードトランジスタCTrに供給されるカスコード制御電圧Vcasも変化する。したがって、ゲイン設定切り替え時には、電流および電圧が安定するまでの時間であるセトリング時間が発生する。
【先行技術文献】
【特許文献】
【００３５】
【特許文献１】特開２００７−５９９９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００３６】
図３は、図２に示したDA変換器１ａにおいて、低ゲインと高ゲインの２種類のゲイン設定値を切り替えたときのゲイン制御電流Igain、バイアス電圧Vb、カスコード制御電圧Vcasの変化を示している。
【００３７】
電流源トランジスタDTrは、ランプ出力電流Irampの電流値を決定するため、高い精度が必要である。そのため、電流源トランジスタDTrに供給されるゲイン制御電流Igainは比較的大きく、低インピーダンスで制御されるため、セトリング時間は比較的短い。
【００３８】
一方、電流源トランジスタDTrのソース・ドレイン間電圧の変動を抑えるために設けられているカスコードトランジスタCTrについては、電流源トランジスタDTrほど高い精度でゲート電圧を制御する必要が無い。また、素子追加による消費電力を極力抑えるという目的から、カスコードトランジスタ制御電流Icasは出来るだけ小さく設定される。そのため、電流源トランジスタDTrのゲート電圧と比較すると、カスコードトランジスタCTrのゲート電圧のセトリングには、長い時間が必要となる。
【００３９】
その結果、カスコードトランジスタCTrのセトリング時間は、ゲイン切り替え時のセトリング時間において支配的となり、例えば、行毎に異なるゲイン設定を行う場合や、各行で異なる複数のゲイン設定を行う場合に、画像出力のフレームレートを低下させる原因となり得る。
【００４０】
本技術は、このような状況に鑑みてなされたものであり、セトリング時間を短縮し、ゲイン設定切り替えを高速化することができるようにするものである。
【課題を解決するための手段】
【００４１】
本技術の第１の側面のDA変換器は、複数の電流源トランジスタからなる電流源トランジスタ群を少なくとも一つ有し、複数のゲイン設定値のなかの所定のゲイン設定値に対応したゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流を生成する電流生成部と、前記電流源トランジスタと直列に接続されたカスコードトランジスタからなるカスコードトランジスタ群を複数有し、前記複数のゲイン設定値に対応するカスコードトランジスタ制御信号を受けて、前記電流源トランジスタのバイアス電圧を一定に保持する電流源トランジスタバイアス電圧固定部と、前記電流生成部に対して設定された前記ゲイン設定値に応じて、前記複数のカスコードトランジスタ群の一つを選択するカスコードトランジスタ群切り替え部と、選択された前記カスコードトランジスタ群を介して供給された前記出力電流を電流電圧変換する変換部とを備える。
【００４２】
本技術の第２の側面の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、前記画素アレイ部の前記画素が出力する画素信号を、参照信号としてのランプ信号と比較し、比較時間をカウントすることで、前記画素信号をAD変換するAD変換部と、複数のゲイン設定値に対応する前記ランプ信号を生成するDA変換器とを備え、前記DA変換器は、複数の電流源トランジスタからなる電流源トランジスタ群を少なくとも一つ有し、前記複数のゲイン設定値のなかの所定のゲイン設定値に対応したゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流を生成する電流生成部と、前記電流源トランジスタと直列に接続されたカスコードトランジスタからなるカスコードトランジスタ群を複数有し、前記複数のゲイン設定値に対応するカスコードトランジスタ制御信号を受けて、前記電流源トランジスタのバイアス電圧を一定に保持する電流源トランジスタバイアス電圧固定部と、前記電流生成部に対して設定された前記ゲイン設定値に応じて、前記複数のカスコードトランジスタ群の一つを選択するカスコードトランジスタ群切り替え部と、選択された前記カスコードトランジスタ群を介して供給された前記出力電流を電流電圧変換する変換部とを有する。
【００４３】
本技術の第３の側面の電子機器は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、前記画素アレイ部の前記画素が出力する画素信号を、参照信号としてのランプ信号と比較し、比較時間をカウントすることで、前記画素信号をAD変換するAD変換部と、複数のゲイン設定値に対応する前記ランプ信号を生成するDA変換器とを備え、前記DA変換器は、複数の電流源トランジスタからなる電流源トランジスタ群を少なくとも一つ有し、前記複数のゲイン設定値のなかの所定のゲイン設定値に対応したゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流を生成する電流生成部と、前記電流源トランジスタと直列に接続されたカスコードトランジスタからなるカスコードトランジスタ群を複数有し、前記複数のゲイン設定値に対応するカスコードトランジスタ制御信号を受けて、前記電流源トランジスタのバイアス電圧を一定に保持する電流源トランジスタバイアス電圧固定部と、前記電流生成部に対して設定された前記ゲイン設定値に応じて、前記複数のカスコードトランジスタ群の一つを選択するカスコードトランジスタ群切り替え部と、選択された前記カスコードトランジスタ群を介して供給された前記出力電流を電流電圧変換する変換部とを有する固体撮像素子を備える。
【００４４】
本技術の第１乃至第３の側面においては、DA変換器の電流生成部において、複数のゲイン設定値のなかの所定のゲイン設定値に対応したゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流が生成され、前記電流生成部に対して設定された前記ゲイン設定値に応じて、複数のカスコードトランジスタ群の一つが選択され、選択された前記カスコードトランジスタ群を介して供給された前記出力電流が電流電圧変換される。
【００４５】
本技術の第４の側面の駆動方法は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、前記画素アレイ部の前記画素が出力する画素信号を、参照信号としてのランプ信号と比較し、比較時間をカウントすることで、前記画素信号をAD変換するAD変換部と、複数の電流源トランジスタからなる電流源トランジスタ群と、前記電流源トランジスタと直列に接続されたカスコードトランジスタからなるカスコードトランジスタ群を複数有し、複数のゲイン設定値のなかの所定のゲイン設定値に対応する前記ランプ信号を生成するDA変換器とを備える固体撮像素子の、前記DA変換器が、前記複数のカスコードトランジスタ群に対して、前記複数のゲイン設定値を設定し、前記電流源トランジスタ群に対して、前記複数のゲイン設定値のなかの所定のゲイン設定値を設定し、前記電流源トランジスタ群に対して設定された前記ゲイン設定値と同一のゲイン設定値が設定されている前記カスコードトランジスタ群を選択し、選択された前記カスコードトランジスタ群と接続されている前記電流源トランジスタ群が出力した出力電流を、電流電圧変換して出力する。
【００４６】
本技術の第４の側面においては、DA変換器において、複数のカスコードトランジスタ群に対して、複数のゲイン設定値が設定され、電流源トランジスタ群に対して、複数のゲイン設定値のなかの所定のゲイン設定値が設定され、前記電流源トランジスタ群に対して設定された前記ゲイン設定値と同一のゲイン設定値が設定されている前記カスコードトランジスタ群が選択され、選択された前記カスコードトランジスタ群と接続されている前記電流源トランジスタ群が出力した出力電流が、電流電圧変換されて出力される。
【００４７】
DA変換器、固体撮像素子、及び電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
【発明の効果】
【００４８】
本技術の第１乃至第４の側面によれば、セトリング時間を短縮し、ゲイン設定切り替えを高速化することができる。
【図面の簡単な説明】
【００４９】
【図１】電流制御型のDA変換器の概略構成図である。
【図２】グランド基準型のDA変換器の従来の回路図である。
【図３】図２のDA変換器のセトリング時間を説明する図である。
【図４】本技術を適用した第１の実施の形態に係るDA変換器の構成例を示す回路図である。
【図５】図４のDA変換器のセトリング時間を説明する図である。
【図６】本技術を適用した第２の実施の形態に係るDA変換器の構成例を示す回路図である。
【図７】本技術を適用した第３の実施の形態に係るDA変換器の構成例を示す回路図である。
【図８】本技術を適用した第４の実施の形態に係る固体撮像素子の構成例を示す図である。
【図９】図８の画素の回路構成を示す図である。
【図１０】図８の画素の回路動作を説明するタイミングチャートである。
【図１１】図８の固体撮像素子の駆動方法を説明する図である。
【図１２】本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００５０】
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（DA変換器の第１の構成例）
２．第２の実施の形態（DA変換器の第２の構成例）
３．第３の実施の形態（DA変換器の第３の構成例）
４．第４の実施の形態（固体撮像素子の全体構成例）
５．第５の実施の形態（撮像装置の構成例）
【００５１】
＜１．第１の実施の形態＞
＜DA変換器の第１の構成例＞
図４は、本技術を適用した第１の実施の形態に係るDA変換器の構成例を示す回路図である。
【００５２】
図４に示されるDA変換器５１は、図２と同様、グランド基準型のDA変換器として構成されている。図４において、図２と対応する部分については同一の符号を付してあり、その説明は適宜省略する。
【００５３】
DA変換器５１は、ランプ信号生成部５２、ゲイン制御信号生成部５３、カスコード制御信号生成部５４−１乃至５４−N、カウンタデコーダ５５、ゲインデコーダ５６、およびゲインデコーダ５７−１乃至５７−Nを有する。
【００５４】
ランプ信号生成部５２は、N個（N＞１）のランプ出力電流生成部６１−１乃至６１−N、N個のゲイン選択スイッチGSW−１乃至GSW−Nからなるゲイン切り替えスイッチ群６２、および電流電圧変換部としての基準抵抗R２により構成されている。
【００５５】
N個のランプ出力電流生成部６１−１乃至６１−Nそれぞれは、図２と同様の、電流源トランジスタ群２１、カスコードトランジスタ群２２、及びカウンタ切り替えスイッチ群２３で構成されている。
【００５６】
ランプ出力電流生成部６１−１乃至６１−Nそれぞれは、カウンタデコーダ５５によるデコード結果であるカウント値DI１１に応じたランプ出力電流を生成する。
【００５７】
ランプ出力電流生成部６１−１乃至６１−Nそれぞれの電流源トランジスタ群２１の各電流源トランジスタDTrのゲートには、共通のバイアス電圧Vbが、ゲイン制御信号として、ゲイン制御信号生成部５３から供給される。
【００５８】
しかしながら、ランプ出力電流生成部６１−１乃至６１−Nのそれぞれでは、カスコードトランジスタ群２２の各カスコードトランジスタCTrに供給されるカスコード制御電圧Vcasが異なる。
【００５９】
すなわち、ランプ出力電流生成部６１−１の各カスコードトランジスタCTrのゲートには、カスコード制御信号生成部５４−１により生成されたカスコード制御電圧Vcas1が供給される。ランプ出力電流生成部６１−２の各カスコードトランジスタCTrのゲートには、カスコード制御信号生成部５４−２により生成されたカスコード制御電圧Vcas2が供給される。以下同様に、ランプ出力電流生成部６１−Nの各カスコードトランジスタCTrのゲートには、カスコード制御信号生成部５４−Nにより生成されたカスコード制御電圧VcasNが供給される。
【００６０】
ランプ出力電流生成部６１−１乃至６１−Nの各カスコードトランジスタ群２２は、電流源トランジスタ群２１の各電流源トランジスタDTrのバイアス電圧を一定に保持する電流源トランジスタバイアス電圧固定部として機能する。
【００６１】
ゲイン切り替えスイッチ群６２では、ゲインデコーダ５６によるデコード結果であるゲイン設定値DGI１１に応じて、ゲイン選択スイッチGSW−１乃至GSW−Nの一つがオン（選択）される。ここで、DA変換器５１においては、N種類のゲインを高速に切り替え設定することが可能であり、ゲイン設定値DGI１１は、N個の設定値DGI１１−１乃至DGI１１−Nのいずれかの値をとる。したがって、ゲイン切り替えスイッチ群６２は、デコード結果であるゲイン設定値DGI１１−１乃至DGI１１−Nに応じて、ランプ出力電流生成部６１−１乃至６１−Nのいずれか一つを選択し、選択したランプ出力電流生成部６１で生成されるランプ出力電流が、ランプ出力電流Irampとして、出力ノードND１に出力される。
【００６２】
ゲイン制御信号生成部５３は、図２と同様、トランジスタTr１、可変トランジスタTr２、トランジスタTr３、及びキャパシタCP１により構成され、制御線L１を流れる基準電流Ibに基づいて、ゲイン制御電流Igainを生成する。可変トランジスタTr２は、ゲイン設定値DGI１１−１乃至DGI１１−Nに応じて所定数のトランジスタを選択することで、制御線L２を流れるゲイン制御電流Igainを変化させる。
【００６３】
カスコード制御信号生成部５４−１は、可変トランジスタTr２１−１、トランジスタTr２２−１、及びトランジスタTr２３−１により構成される。ここで、可変トランジスタTr２１−１は、図２の可変トランジスタTr２と同様、トランジスタサイズを変化させることが可能に構成された複数のNMOSトランジスタ全体を表す。可変トランジスタTr２１−１を構成する複数のNMOSトランジスタのゲートは、トランジスタTr１のゲートと接続されており、カレントミラー回路が構成されている。また、トランジスタTr２２−１及びトランジスタTr２３−１は、PMOSトランジスタで構成されている。
【００６４】
トランジスタTr２３−１のソースは、電源電圧VDDに接続され、トランジスタTr２３−１のゲート及びドレインは、トランジスタTr２２−１のソースと接続されている。トランジスタTr２２−１のゲート及びドレインは、可変トランジスタTr２１−１のドレイン、及び、ランプ出力電流生成部６１−１の各カスコードトランジスタCTrのゲートと接続されている。
【００６５】
可変トランジスタTr２１−１は、ゲインデコーダ５７−１によるデコード結果であるゲイン設定値DGI１１−１に応じて所定数のNMOSトランジスタを選択することで、制御線L３−１に流れるカスコードトランジスタ制御電流Icas1を生成する。
【００６６】
カスコード制御信号生成部５４−２乃至５４−Nの構成も、カスコード制御信号生成部５４−１の構成と同様である。ただし、カスコード制御信号生成部５４−２乃至５４−Nそれぞれの可変トランジスタTr２１−２乃至Tr２１−Nには、異なるゲイン設定値DGI１１−２乃至DGI１１−Nが供給される。したがって、カスコード制御信号生成部５４−２乃至５４−Nのそれぞれでは、異なるカスコードトランジスタ制御電流Icas2乃至IcasNが生成されて制御線L３−２乃至L３−Nを流れる点が異なる。例えば、カスコード制御信号生成部５４−２では、ゲインデコーダ５７−２のデコード値DGI１１−２に応じたカスコードトランジスタ制御電流Icas2が生成され、カスコード制御信号生成部５４−Nでは、ゲインデコーダ５７−Nのデコード値DGI１１−Nに応じたカスコードトランジスタ制御電流IcasNが生成される。
【００６７】
カウンタデコーダ５５は、入力されるデジタル入力信号をデコードし、その結果得られるカウント値DI１１に応じて、ランプ出力電流生成部６１−１乃至６１−Nそれぞれの選択スイッチCSW−１乃至CSW−ｍのオン・オフを制御する。
【００６８】
ゲインデコーダ５６は、入力されるデジタルゲイン設定信号をデコードし、その結果得られるゲイン設定値DGI１１−１乃至DGI１１−Nに応じて、可変トランジスタTr２のトランジスタサイズを変更（制御）する。
【００６９】
また、ゲインデコーダ５６は、ゲイン設定値DGI１１−１乃至DGI１１−Nに応じて、ゲイン切り替えスイッチ群６２のゲイン選択スイッチGSW−１乃至GSW−Nのオン・オフも制御する。
【００７０】
ゲインデコーダ５７−１は、入力されるデジタルゲイン設定信号をデコードし、その結果得られるゲイン設定値DGI１１−１に応じて、可変トランジスタTr２１−１のトランジスタサイズを変更（制御）する。ゲインデコーダ５７−２は、入力されるデジタルゲイン設定信号をデコードし、その結果得られるゲイン設定値DGI１１−２に応じて、可変トランジスタTr２１−２のトランジスタサイズを変更（制御）する。以下同様に、ゲインデコーダ５７−Nは、ゲイン設定値DGI１１−Nに応じて、可変トランジスタTr２１−Nのトランジスタサイズを変更（制御）する。
【００７１】
ゲインデコーダ５６は、入力されるデジタルゲイン設定信号に従って、一水平走査期間（１H）毎に、または、一水平走査期間内で、N種類のゲイン設定値DGI１１−１乃至DGI１１−Nを切り替え制御することができる。一方、ゲインデコーダ５７−１乃至５７−Nに入力されるデジタルゲイン設定信号のゲイン設定値DGI１１−１乃至DGI１１−Nは、フレーム単位で切り替え制御され、一フレーム期間内は固定される。
【００７２】
次に、DA変換器５１の動作について説明する。ここでは、N＝２として、一水平走査期間毎に、低ゲインと高ゲインの２種類のゲイン設定値DGI１１−１及びゲイン設定値DGI１１−２が、交互に設定される例について説明する。
【００７３】
ある一水平走査期間において、ゲインデコーダ５６におけるデコード結果がゲイン設定値DGI１１−１となり、ゲインデコーダ５６は、ゲイン設定値DGI１１−１に基づいて、可変トランジスタTr２内の選択トランジスタ（トランジスタサイズ）を制御する。
【００７４】
可変トランジスタTr２内の選択トランジスタが決定すると、制御線L１に流れる基準電流Ibに基づいて、可変トランジスタTr２に流れるゲイン制御電流Igainが決定し、制御線L２を流れる。そして、ゲイン制御電流Igainに対応するバイアス電圧Vbのゲイン制御信号が、ランプ出力電流生成部６１−１及び６１−２の電流源トランジスタ群２１の各電流源トランジスタDTrのゲートに供給される。
【００７５】
また、カスコード制御信号生成部５４−１において、ゲイン設定値DGI１１−１に応じたカスコード制御電圧Vcas1の制御信号が生成され、ランプ出力電流生成部６１−１のカスコードトランジスタ群２２の各カスコードトランジスタCTrに出力される。すなわち、カスコード制御信号生成部５４−１の可変トランジスタTr２１−１のトランジスタサイズは、ゲインデコーダ５７−１によるデコード結果であるゲイン設定値DGI１１−１にしたがって所定の値に設定されている。そして、制御線L１に基準電流Ibが流れることにより、ゲイン設定値DGI１１−１に応じたカスコードトランジスタ制御電流Icas1が生成され、制御線L３−１に流れる。これにより、カスコードトランジスタ制御電流Icas1に対応するカスコード制御電圧Vcas1の制御信号が、ランプ出力電流生成部６１−１のカスコードトランジスタ群２２の各カスコードトランジスタCTrのゲートに供給される。
【００７６】
同様に、カスコード制御信号生成部５４−２において、ゲイン設定値DGI１１−２に応じたカスコード制御電圧Vcas2の制御信号が生成され、ランプ出力電流生成部６１−２のカスコードトランジスタ群２２の各カスコードトランジスタCTrに出力される。すなわち、カスコード制御信号生成部５４−２の可変トランジスタTr２１−２のトランジスタサイズは、ゲインデコーダ５７−２によるデコード結果であるゲイン設定値DGI１１−２にしたがって所定の値に設定されている。そして、制御線L１に基準電流Ibが流れることにより、ゲイン設定値DGI１１−２に応じたカスコードトランジスタ制御電流Icas2が生成され、制御線L３−２に流れる。これにより、カスコードトランジスタ制御電流Icas2に対応するカスコード制御電圧Vcas2の制御信号が、ランプ出力電流生成部６１−２のカスコードトランジスタ群２２の各カスコードトランジスタCTrのゲートに供給される。
【００７７】
ゲインデコーダ５６は、デコード結果であるゲイン設定値DGI１１−１に基づいて、ゲイン切り替えスイッチ群６２のゲイン選択スイッチGSW−１及びGSW−２のうち、ゲイン選択スイッチGSW−１を選択（オン）する。
【００７８】
ゲイン切り替えスイッチ群６２は、ゲインデコーダ５６の制御に従い、ランプ出力電流生成部６１−１及び６１−２のうち、ランプ出力電流生成部６１−１を選択する。すると、オンされたゲイン選択スイッチGSW−１と接続されているランプ出力電流生成部６１−１で出力電流が生成され、ランプ出力電流Irampとして、出力ノードND１に供給される。このランプ出力電流Irampが、電流電圧変換部としての基準抵抗R２によって電圧信号に変換され、ゲイン設定値DGI１１−１のときのランプ信号として出力される。
【００７９】
そして、次の一水平走査期間になると、ゲインデコーダ５６に入力されるデジタルゲイン設定信号が変更され、ゲインデコーダ５６におけるデコード結果がゲイン設定値DGI１１−２となる。ゲインデコーダ５６は、ゲイン設定値DGI１１−２に基づいて、可変トランジスタTr２内の選択トランジスタ（トランジスタサイズ）を制御する。
【００８０】
可変トランジスタTr２内の選択トランジスタが決定すると、制御線L２に流れるゲイン制御電流Igainも、ゲイン設定値DGI１１−２に対応する大きさとなる。そして、そのゲイン制御電流Igainに対応するバイアス電圧Vbのゲイン制御信号が、ランプ出力電流生成部６１−１及び６１−２の電流源トランジスタ群２１の各電流源トランジスタDTrのゲートに供給される。
【００８１】
ゲインデコーダ５７−１及び５７−２への入力信号であるデジタルゲイン設定信号は変更されない。したがって、カスコード制御信号生成部５４−１は、カスコード制御電圧Vcas1の制御信号を、ランプ出力電流生成部６１−１のカスコードトランジスタ群２２の各カスコードトランジスタCTrに継続的に出力している。また、カスコード制御信号生成部５４−２は、カスコード制御電圧Vcas2の制御信号を、ランプ出力電流生成部６１−２のカスコードトランジスタ群２２の各カスコードトランジスタCTrに継続的に出力している。
【００８２】
ゲインデコーダ５６は、デコード結果であるゲイン設定値DGI１１−２に基づいて、ゲイン切り替えスイッチ群６２のゲイン選択スイッチGSW−１及びGSW−２のうち、ゲイン選択スイッチGSW−２を選択（オン）する。
【００８３】
ゲイン切り替えスイッチ群６２は、ゲインデコーダ５６の制御に従い、ランプ出力電流生成部６１−１及び６１−２のうち、ランプ出力電流生成部６１−２を選択する。すると、オンされたゲイン選択スイッチGSW−２と接続されているランプ出力電流生成部６１−２で出力電流が生成され、ランプ出力電流Irampとして、出力ノードND１に供給される。このランプ出力電流Irampが、電流電圧変換部としての基準抵抗R２によって電圧信号に変換され、ゲイン設定値DGI１１−２のときのランプ信号として出力される。
【００８４】
そして、次の一水平走査期間が開始されると、ゲインデコーダ５６に入力されるデジタルゲイン設定信号が変更され、ゲインデコーダ５６におけるデコード結果が、再び、ゲイン設定値DGI１１−１となる。そして、上述したゲイン設定値DGI１１−１のときの動作が再度実行される。
【００８５】
図５は、DA変換器５１において、低ゲインと高ゲインの２種類のゲイン設定値を切り替えたときのゲイン制御電流Igain、バイアス電圧Vb、並びに、カスコード制御電圧Vcas1及びVcas2の変化を示している。
【００８６】
バイアス電圧Vbは、ゲインデコーダ５６において、低ゲインと高ゲインの２種類のゲイン設定値DGI１１−１及びDGI１１−２が変更される度に可変トランジスタTr２のトランジスタサイズも変更されるので、ゲイン制御電流Igainとともに変化する。
【００８７】
しかし、上述したように、ゲイン制御電流Igainは比較的大きく、セトリング時間は短いため、問題はない。
【００８８】
一方、ランプ出力電流生成部６１−１の各カスコードトランジスタCTrのゲートに供給されるカスコード制御電圧Vcas1は、一フレーム期間内で固定である。また、ランプ出力電流生成部６１−２の各カスコードトランジスタCTrのゲートに供給されるカスコード制御電圧Vcas2も、一フレーム期間内で固定である。
【００８９】
したがって、ゲイン切り替え時のセトリング時間として、カスコードトランジスタCTrのカスコード制御電圧Vcasのセトリング時間を考慮する必要がないので、ゲイン設定の切り替えを高速に行うことができる。
【００９０】
＜２．第２の実施の形態＞
＜DA変換器の第２の構成例＞
図６は、本技術を適用した第２の実施の形態に係るDA変換器の構成例を示す回路図である。
【００９１】
図４に示した第１の実施形態に係るDA変換器５１と対応する部分については同一の符号を付してあり、その説明は適宜省略する。
【００９２】
図６のDA変換器７１は、図４の係るDA変換器５１と比較すると、ｍ個の電流源トランジスタDTr−１乃至DTr−ｍで構成される電流源トランジスタ群２１がランプ出力電流生成部６１−１乃至６１−Nで共通化されている点が異なる。
【００９３】
すなわち、ランプ出力電流生成部６１−１は、図４の係るDA変換器５１と同様に、電流源トランジスタ群２１、カスコードトランジスタ群２２、及び、カウンタ切り替えスイッチ群２３で構成されている。
【００９４】
そして、ランプ出力電流生成部６１−２乃至６１−Nそれぞれのカスコードトランジスタ群２２のカスコードトランジスタCTr−１乃至CTr−ｍのソースが、ランプ出力電流生成部６１−１の電流源トランジスタDTr−１乃至DTr−ｍのドレインと接続されている。
【００９５】
以上のDA変換器７１の構成によれば、ランプ出力電流生成部６１−２乃至６１−Nそれぞれの電流源トランジスタ群２１を省略することができる。したがって、図４のDA変換器５１よりも少ない回路構成（回路面積）で、ゲイン設定切り替えの高速化を実現することができる。
【００９６】
＜３．第３の実施の形態＞
＜DA変換器の第３の構成例＞
上述した第１および第２の実施の形態では、グランド基準型のDA変換器の構成例について説明したが、本技術は、図１Bに示した電源電圧VDDを基準としたDA変換器にも適用することができる。電源電圧VDDを基準としたDA変換器では、ランプ信号の基準電圧を電源電圧VDDとすることで、ランプ波形開始時、すなわち、暗時の電流を小さく抑えることができるため、熱雑音を抑制することができる。
【００９７】
図７は、本技術を適用した第３の実施形態に係るDA変換器の構成例を示す回路図である。
【００９８】
図７に示されるDA変換器８１は、電流源トランジスタ群２１を共通化した第２の実施の形態に対応する電源基準型のDA変換器として構成されている。
【００９９】
DA変換器８１は、ランプ信号生成部５２A、ゲイン制御信号生成部５３A、カスコード制御信号生成部５４A−１乃至５４A−N、カウンタデコーダ５５A、ゲインデコーダ５６A、およびゲインデコーダ５７A−１乃至５７A−Nを有する。
【０１００】
ランプ信号生成部５２Aは、N個のランプ出力電流生成部６１A−１乃至６１A−N、N個のゲイン選択スイッチGSW−１乃至GSW−Nからなるゲイン切り替えスイッチ群６２A、および電流電圧変換部としての基準抵抗R２Aにより構成されている。
【０１０１】
ランプ出力電流生成部６１A−１は、電流源トランジスタ群２１A、カスコードトランジスタ群２２A、及びカウンタ切り替えスイッチ群２３Aで構成されている。ランプ出力電流生成部６１A−２乃至６１A−Nそれぞれは、カスコードトランジスタ群２２A及びカウンタ切り替えスイッチ群２３Aで構成されている。
【０１０２】
電流源トランジスタ群２１Aは、ｍ個の電流源トランジスタDTrA−１乃至DTrA−ｍで構成されている。各カスコードトランジスタ群２２Aは、ｍ個のカスコードトランジスタCTrA−１乃至CTrA−ｍで構成されている。各カウンタ切り替えスイッチ群２３Aは、ｍ個の選択スイッチCSW−１乃至CSW−ｍで構成されている。
【０１０３】
電流源トランジスタ群２１Aの一つの電流源トランジスタDTrAは、各カスコードトランジスタ群２２Aの一つのカスコードトランジスタCTrA、及び、各カウンタ切り替えスイッチ群２３Aの一つの選択スイッチCSWと直列に接続されている。電流源トランジスタDTrA及びカスコードトランジスタCTrAは、ｎチャネルトランジスタ（NMOSトランジスタ）で形成される。
【０１０４】
ランプ出力電流生成部６１A−１乃至６１A−Nそれぞれは、カウンタデコーダ５５Aのカウント値DI１１に応じたランプ出力電流を生成する。ランプ出力電流生成部６１A−１乃至６１A−Nのそれぞれでは、カスコードトランジスタ群２２Aの各カスコードトランジスタCTrAに供給されるカスコード制御電圧Vcasが異なる。
【０１０５】
すなわち、ランプ出力電流生成部６１A−１の各カスコードトランジスタCTrAのゲートには、カスコード制御信号生成部５４A−１により生成されたカスコード制御電圧Vcas1が供給される。ランプ出力電流生成部６１A−２の各カスコードトランジスタCTrAのゲートには、カスコード制御信号生成部５４A−２により生成されたカスコード制御電圧Vcas2が供給される。以下同様に、ランプ出力電流生成部６１A−Nの各カスコードトランジスタCTrAのゲートには、カスコード制御信号生成部５４A−Nにより生成されたカスコード制御電圧VcasNが供給される。
【０１０６】
ランプ出力電流生成部６１A−１の電流源トランジスタ群２１Aは、ランプ出力電流生成部６１A−１乃至６１A−Nで共通化されている。すなわち、ランプ出力電流生成部６１A−２乃至６１A−Nそれぞれのカスコードトランジスタ群２２AのカスコードトランジスタCTrA−1乃至CTrA−ｍのソースは、ランプ出力電流生成部６１A−１の電流源トランジスタ群２１Aの電流源トランジスタDTrA−１乃至DTrA−ｍのドレインに接続されている。
【０１０７】
ランプ出力電流生成部６１A−１の電流源トランジスタ群２１Aの各電流源トランジスタDTrAのゲートには、ゲイン制御信号としてのバイアス電圧Vbが、ゲイン制御信号生成部５３Aから供給される。
【０１０８】
ゲイン切り替えスイッチ群６２Aでは、ゲインデコーダ５６Aによるデコード結果であるゲイン設定値DGI１１−１乃至DGI１１−Nに応じて、ゲイン選択スイッチGSW−１乃至GSW−Nの一つがオン（選択）される。換言すれば、ランプ出力電流生成部６１A−１乃至６１A−Nそれぞれで生成されるランプ出力電流のなかの一つが、ゲイン設定値DGI１１に応じて選択される。選択されたランプ出力電流生成部６１Aに基づいてランプ出力電流Irampが流れ、そのランプ出力電流Irampが基準抵抗R２Aで電圧信号に変換されて、ランプ信号として出力される。
【０１０９】
ゲイン制御信号生成部５３Aは、トランジスタTr１A、可変トランジスタTr２A、トランジスタTr３A、及びキャパシタCP１により構成され、制御線L１Aを流れる基準電流Ibに基づいて、制御線L２Aを流れるゲイン制御電流Igainを生成する。可変トランジスタTr２Aは、トランジスタサイズを可変させることが可能に構成された複数のPMOSトランジスタ全体を表す。可変トランジスタTr２Aは、ゲイン設定値DGI１１−１乃至DGI１１−Nに応じて所定数のトランジスタを選択することで、制御線L２Aを流れるゲイン制御電流Igainを変化させる。
【０１１０】
ゲイン制御信号生成部５３Aにおいて、トランジスタTr１Aおよび可変トランジスタTr２Aのソースは電源電圧VDDに接続されている。トランジスタTr１Aのゲートおよびドレインは、可変トランジスタTr２AのゲートとキャパシタCP１の一端と接続されている。キャパシタCP１の残りの他端は、電源電圧VDDに接続されている。可変トランジスタTr２Aのドレインは、トランジスタTr３Aのドレインおよびゲートと接続されている。トランジスタTr３AのソースはグランドGNDに接続されている。トランジスタTr１Aおよび可変トランジスタTr２Aは、PMOSトランジスタで構成され、トランジスタTr３Aは、NMOSトランジスタで構成される。
【０１１１】
カスコード制御信号生成部５４A−１は、可変トランジスタTr２１A−１、トランジスタTr２２A−１、及びトランジスタTr２３A−１により構成される。可変トランジスタTr２１A−１は、可変トランジスタTr２Aと同様、トランジスタサイズを可変させることが可能に構成された複数のPMOSトランジスタ全体を表す。可変トランジスタTr２１A−１を構成する複数のPMOSトランジスタのゲートは、トランジスタTr１Aのゲート及びドレインと接続されており、カレントミラー回路が構成されている。また、トランジスタTr２２A−１及びトランジスタTr２３A−１は、NMOSトランジスタで構成されている。
【０１１２】
トランジスタTr２３A−１のソースは、グランドGNDに接続され、トランジスタTr２３A−１のゲート及びドレインは、トランジスタTr２２A−１のソースと接続されている。トランジスタTr２２A−１のゲート及びドレインは、可変トランジスタTr２１A−１のドレイン、及び、ランプ出力電流生成部６１A−１の各カスコードトランジスタCTrAのゲートと接続されている。
【０１１３】
可変トランジスタTr２１A−１は、ゲインデコーダ５７A−１によるデコード結果であるゲイン設定値DGI１１−１に応じて所定数のPMOSトランジスタを選択することで、制御線L３A−１に流れるカスコードトランジスタ制御電流Icas1を生成する。
【０１１４】
カスコード制御信号生成部５４A−２乃至５４A−Nの構成も、カスコード制御信号生成部５４A−１の構成と同様である。ただし、カスコード制御信号生成部５４A−２乃至５４A−Nそれぞれの可変トランジスタTr２１A−２乃至Tr２１A−Nには、異なるゲイン設定値DGI１１−２乃至DGI１１−Nが供給される。したがって、カスコード制御信号生成部５４A−２乃至５４A−Nのそれぞれでは、異なるカスコードトランジスタ制御電流Icas2乃至IcasNが生成されて制御線L３A−２乃至L３A−Nを流れる点が異なる。例えば、カスコード制御信号生成部５４A−２では、ゲインデコーダ５７A−２のデコード値DGI１１−２に応じたカスコードトランジスタ制御電流Icas2が生成され、カスコード制御信号生成部５４A−Nでは、ゲインデコーダ５７A−Nのデコード値DGI１１−Nに応じたカスコードトランジスタ制御電流IcasNが生成される。
【０１１５】
カウンタデコーダ５５Aは、入力されるデジタル入力信号をデコードし、その結果得られるカウント値DI１１に応じて、ランプ出力電流生成部６１A−１乃至６１A−Nそれぞれの選択スイッチCSW−１乃至CSW−ｍのオン・オフを制御する。
【０１１６】
ゲインデコーダ５６Aは、入力されるデジタルゲイン設定信号をデコードし、その結果得られるゲイン設定値DGI１１−１乃至DGI１１−Nに応じて、可変トランジスタTr２Aのトランジスタサイズを変更（制御）する。
【０１１７】
また、ゲインデコーダ５６Aは、ゲイン設定値DGI１１−１乃至DGI１１−Nに応じて、ゲイン切り替えスイッチ群６２Aのゲイン選択スイッチGSW−１乃至GSW−Nのオン・オフも制御する。
【０１１８】
ゲインデコーダ５７A−１は、入力されるデジタルゲイン設定信号をデコードし、その結果得られるゲイン設定値DGI１１−１に応じて、可変トランジスタTr２１A−１のトランジスタサイズを変更（制御）する。ゲインデコーダ５７A−２は、入力されるデジタルゲイン設定信号をデコードし、その結果得られるゲイン設定値DGI１１−２に応じて、可変トランジスタTr２１A−２のトランジスタサイズを変更（制御）する。以下同様に、ゲインデコーダ５７A−Nは、ゲイン設定値DGI１１−Nに応じて、可変トランジスタTr２１A−Nのトランジスタサイズを変更（制御）する。
【０１１９】
ゲインデコーダ５６Aは、入力されるデジタルゲイン設定信号に従って、一水平走査期間（１H）毎に、または、一水平走査期間内で、N種類のゲイン設定値DGI１１−１乃至DGI１１−Nを切り替え制御することができる。一方、ゲインデコーダ５７A−１乃至５７A−Nに入力されるデジタルゲイン設定信号のゲイン設定値DGI１１−１乃至DGI１１−Nは、フレーム単位で切り替え制御され、一フレーム期間内は固定される。
【０１２０】
次に、DA変換器８１の動作について説明する。ここでは、第１の実施の形態と同様に、N＝２として、一水平走査期間毎に、低ゲインと高ゲインの２種類のゲイン設定値DGI１１−１及びDGI１１−２が、交互に設定される例について説明する。
【０１２１】
ある一水平走査期間において、ゲインデコーダ５６Aにおけるデコード結果がゲイン設定値DGI１１−１となり、ゲインデコーダ５６Aは、ゲイン設定値DGI１１−１に基づいて、可変トランジスタTr２A内の選択トランジスタ（トランジスタサイズ）を制御する。
【０１２２】
可変トランジスタTr２A内の選択トランジスタが決定すると、制御線L１Aに流れる基準電流Ibに基づいて、可変トランジスタTr２Aに流れるゲイン制御電流Igainが決定し、制御線L２Aを流れる。そして、ゲイン制御電流Igainに対応するバイアス電圧Vbのゲイン制御信号が、ランプ出力電流生成部６１A−１の電流源トランジスタ群２１Aの各電流源トランジスタDTrAのゲートに供給される。
【０１２３】
また、カスコード制御信号生成部５４A−１において、ゲイン設定値DGI１１−１に応じたカスコード制御電圧Vcas1の制御信号が生成され、ランプ出力電流生成部６１A−１のカスコードトランジスタ群２２Aの各カスコードトランジスタCTrAに出力される。すなわち、カスコード制御信号生成部５４A−１の可変トランジスタTr２１A−１のトランジスタサイズは、ゲインデコーダ５７A−１によるデコード結果であるゲイン設定値DGI１１−１にしたがって所定の値に設定されている。そして、制御線L１Aに基準電流Ibが流れることにより、ゲイン設定値DGI１１−１に応じたカスコードトランジスタ制御電流Icas1が生成され、制御線L３A−１に流れる。これにより、カスコードトランジスタ制御電流Icas1に対応するカスコード制御電圧Vcas1の制御信号が、ランプ出力電流生成部６１A−１のカスコードトランジスタ群２２Aの各カスコードトランジスタCTrAのゲートに供給される。
【０１２４】
同様に、カスコード制御信号生成部５４A−２において、ゲイン設定値DGI１１−２に応じたカスコード制御電圧Vcas2の制御信号が生成され、ランプ出力電流生成部６１A−２のカスコードトランジスタ群２２Aの各カスコードトランジスタCTrAに出力される。すなわち、カスコード制御信号生成部５４A−２の可変トランジスタTr２１A−２のトランジスタサイズは、ゲインデコーダ５７A−２によるデコード結果であるゲイン設定値DGI１１−２にしたがって所定の値に設定されている。そして、制御線L１Aに基準電流Ibが流れることにより、ゲイン設定値DGI１１−２に応じたカスコードトランジスタ制御電流Icas2が生成され、制御線L３A−２に流れる。これにより、カスコードトランジスタ制御電流Icas2に対応するカスコード制御電圧Vcas2の制御信号が、ランプ出力電流生成部６１A−２のカスコードトランジスタ群２２Aの各カスコードトランジスタCTrAのゲートに供給される。
【０１２５】
ゲインデコーダ５６Aは、デコード結果であるゲイン設定値DGI１１−１に基づいて、ゲイン切り替えスイッチ群６２Aのゲイン選択スイッチGSW−１及びGSW−２のうち、ゲイン選択スイッチGSW−１を選択（オン）する。
【０１２６】
ゲイン切り替えスイッチ群６２Aは、ゲインデコーダ５６Aの制御に従い、ランプ出力電流生成部６１A−１及び６１A−２のうち、ランプ出力電流生成部６１A−１を選択する。すると、オンされたゲイン選択スイッチGSW−１と接続されているランプ出力電流生成部６１A−１にランプ出力電流Irampが流れる。このランプ出力電流Irampは、電流電圧変換部としての基準抵抗R２Aによって電圧信号に変換され、出力ノードND１Aから、ゲイン設定値DGI１１−１のときのランプ信号として出力される。
【０１２７】
そして、次の一水平走査期間になると、ゲインデコーダ５６Aに入力されるデジタルゲイン設定信号が変更され、ゲインデコーダ５６Aにおけるデコード結果がゲイン設定値DGI１１−２となる。ゲインデコーダ５６Aは、ゲイン設定値DGI１１−２に基づいて、可変トランジスタTr２A内の選択トランジスタ（トランジスタサイズ）を制御する。
【０１２８】
可変トランジスタTr２A内の選択トランジスタが決定すると、制御線L２Aに流れるゲイン制御電流Igainも、ゲイン設定値DGI１１−２に対応する大きさとなる。そして、そのゲイン制御電流Igainに対応するバイアス電圧Vbのゲイン制御信号が、ランプ出力電流生成部６１A−１の電流源トランジスタ群２１Aの各電流源トランジスタDTrAのゲートに供給される。
【０１２９】
ゲインデコーダ５７A−１及び５７A−２への入力信号であるデジタルゲイン設定信号は変更されない。したがって、カスコード制御信号生成部５４A−１は、カスコード制御電圧Vcas1の制御信号を、ランプ出力電流生成部６１A−１のカスコードトランジスタ群２２Aの各カスコードトランジスタCTrAに継続的に出力している。また、カスコード制御信号生成部５４A−２は、カスコード制御電圧Vcas2の制御信号を、ランプ出力電流生成部６１A−２のカスコードトランジスタ群２２Aの各カスコードトランジスタCTrAに継続的に出力している。
【０１３０】
ゲインデコーダ５６Aは、デコード結果であるゲイン設定値DGI１１−２に基づいて、ゲイン切り替えスイッチ群６２Aのゲイン選択スイッチGSW−１及びGSW−２のうち、ゲイン選択スイッチGSW−２を選択（オン）する。
【０１３１】
ゲイン切り替えスイッチ群６２Aは、ゲインデコーダ５６Aの制御に従い、ランプ出力電流生成部６１A−１及び６１A−２のうち、ランプ出力電流生成部６１A−２を選択する。すると、オンされたゲイン選択スイッチGSW−２と接続されているランプ出力電流生成部６１A−２にランプ出力電流Irampが流れる。このランプ出力電流Irampは、電流電圧変換部としての基準抵抗R２Aによって電圧信号に変換され、出力ノードND１Aから、ゲイン設定値DGI１１−２のときのランプ信号として出力される。
【０１３２】
そして、次の一水平走査期間が開始されると、ゲインデコーダ５６Aに入力されるデジタルゲイン設定信号が変更され、ゲインデコーダ５６Aにおけるデコード結果が、再び、ゲイン設定値DGI１１−２となる。そして、上述したゲイン設定値DGI１１−２のときの動作が再度実行される。
【０１３３】
以上のように、電源電圧VDDを基準としたDA変換器８１においても、ランプ出力電流生成部６１A−２乃至６１A−Nにおいて、ゲイン設定値DGI１１−１乃至DGI１１−Nに対応したカスコード制御電圧Vcas1乃至VcasNが一フレーム期間内で固定的に設定されている。そして、ゲイン設定値DGI１１が変更された場合には、変更されたゲイン設定値DGI１１−１乃至DGI１１−Nに応じたカスコード制御電圧Vcas1乃至VcasNが設定されているランプ出力電流生成部６１−１乃至６１−Nを選択するだけでよい。したがって、ゲイン切り替え時のセトリング時間として、カスコード制御電圧Vcasのセトリング時間を考慮する必要がないので、ゲイン設定の切り替えを高速に行うことができる。
【０１３４】
＜４．第４の実施形態＞
＜固体撮像素子の全体構成例＞
図８は、本技術を適用したDA変換器（DA変換器５１、７１、８１）を搭載した固体撮像素子（CMOSイメージセンサ）の構成例を示している。
【０１３５】
図８の固体撮像素子１１１は、タイミング制御部１１２、垂直走査回路１１３、画素アレイ部１１４、定電流源回路部１１５、参照信号生成部１１６、カラムAD変換部１１７、水平走査回路１１８、水平出力線１１９、および出力部１２０を含んで構成される。
【０１３６】
タイミング制御部１１２は、所定の周波数のマスタクロックに基づいて、所定の動作に必要なクロック信号やタイミング信号を垂直走査回路１１３および水平走査回路１１８に供給する。例えば、タイミング制御部１１２は、画素１２１のシャッタ動作や読み出し動作のタイミング信号を垂直走査回路１１３および水平走査回路１１８に供給する。また、図示は省略されているが、タイミング制御部１１２は、所定の動作に必要なクロック信号やタイミング信号を、参照信号生成部１１６、カラムAD変換部１１７などにも供給する。
【０１３７】
垂直走査回路１１３は、画素アレイ部１１４の垂直方向に並ぶ画素１２１に、順次、所定のタイミングで、画素信号の出力を制御する信号を供給する。
【０１３８】
画素アレイ部１１４には、複数の画素１２１が２次元アレイ状（行列状）に配置されている。
【０１３９】
２次元アレイ状に配置されている複数の画素１２１は、水平信号線１２２により、行単位で垂直走査回路１１３と接続されている。換言すれば、画素アレイ部１１４内の同一行に配置されている複数の画素１２１は、同じ一本の水平信号線１２２で、垂直走査回路１１３と接続されている。
【０１４０】
また、２次元アレイ状に配置されている複数の画素１２１は、垂直信号線１２３により、列単位で水平走査回路１１８と接続されている。換言すれば、画素アレイ部１１４内の同一列に配置されている複数の画素１２１は、同じ一本の垂直信号線１２３で、水平走査回路１１８と接続されている。
【０１４１】
画素アレイ部１１４内の各画素１２１は、水平信号線１２２を介して垂直走査回路１１３から供給される信号に従って、内部に蓄積された電荷に応じた画素信号を、垂直信号線１２３に出力する。画素１２１の詳細な構成については、図９を参照して後述する。
【０１４２】
定電流源回路部１１５は複数の負荷MOS１２４を有し、一本の垂直信号線１２３に一つの負荷MOS１２４が接続されている。負荷MOS１２４は、ゲートにバイアス電圧が印加され、ソースが接地されており、垂直信号線１２３を介して接続される画素１２１内のトランジスタとソースフォロワ回路を構成する。
【０１４３】
参照信号生成部１１６は、DAC（Digital to Analog Converter）１１６aを有して構成されており、タイミング制御部１１２からのクロック信号に応じて、ランプ波形の参照信号（ランプ信号）を生成して、カラムAD変換部１１７に供給する。DAC１１６aとして、上述したDA変換器５１、DA変換器７１、DA変換器８１などの構成が採用される。
【０１４４】
カラムAD変換部１１７は、複数のADC(Analog-Digital Converter)１２５を有し、画素アレイ部１１４の一列の画素１２１に対して一つのADC１２５が配置される。したがって、一本の垂直信号線１２３には、複数の画素１２１と、一個の負荷MOS１２４及びADC１２５が接続されている。
【０１４５】
ADC１２５は、同じ列の画素１２１から垂直信号線１２３を介して供給される画素信号を、CDS(Correlated Double Sampling；相関２重サンプリング)処理し、さらにAD変換処理する。
【０１４６】
より具体的には、ADC１２５は、画素アレイ部１１４の各画素が出力する画素信号と、参照信号としてのランプ信号とを比較するコンパレータ（比較器）と、コンパレータの比較時間をカウントするアップダウンカウンタを有する。
【０１４７】
コンパレータ（比較器）は、画素信号とランプ信号とを比較して得られる差信号をアップダウンカウンタに出力する。例えば、ランプ信号が画素信号より大である場合にはHi(High)の差信号がアップダウンカウンタに供給され、ランプ信号が画素信号より小である場合にはLo(Low)の差信号がアップダウンカウンタに供給される。
【０１４８】
アップダウンカウンタは、P相（Preset Phase）AD変換期間で、Hiの差信号が供給されている間だけダウンカウントするとともに、D相（Data Phase）AD変換期間で、Hiの差信号が供給されている間だけアップカウントする。そして、アップダウンカウンタは、P相AD変換期間のダウンカウント値と、D相AD変換期間のアップカウント値との加算結果を、CDS処理およびAD変換処理後の画素データとして出力する。なお、P相AD変換期間でアップカウントし、D相AD変換期間でダウンカウントしてもよい。
【０１４９】
ADC１２５それぞれは、AD変換後の画素データを一時的に記憶し、水平走査回路１１８の制御に従って、水平出力線１１９に出力する。
【０１５０】
水平走査回路１１８は、複数のADC１２５に記憶されている画素データを、順次、所定のタイミングで水平出力線１１９に出力させる。
【０１５１】
水平出力線１１９は出力部１２０と接続されており、各ADC１２５から出力された画素データは、出力部１２０から固体撮像素子１１１の外部へ出力される。
【０１５２】
なお、出力部１２０の前段に信号処理回路１３１を設け、水平出力線１１９を介して入力される画素データに対して、補正処理等の所定の信号処理を行った処理後のデータを出力部１２０から出力するようにしてもよい。
【０１５３】
以上のように構成される固体撮像素子１１１は、CDS処理とAD変換処理を行うADC１２５が垂直列ごとに配置されたカラムAD方式と呼ばれるCMOSイメージセンサである。
【０１５４】
固体撮像素子１１１では、ランプ信号を生成するDAC１１６ａとして、上述したDA変換器５１等が採用されている。これにより、２次元アレイ状に配置されている複数の画素１２１に対し、行毎に異なるゲイン設定値を設定し、行毎に異なる分解能の画素信号を出力することができる。行毎に異なるゲイン設定値を設定して、画素信号を取得する例としては、例えば、Ｒ，Ｇ，Ｂの各色の画素１２１が行単位で配列されている画素配列構造において、色毎にゲイン設定を変えた画素信号を取得する処理が挙げられる。
【０１５５】
また、固体撮像素子１１１では、各行において複数のゲイン設定値を設定し、一行のなかでも画素毎に異なる分解能の画素信号を出力することも可能である。各行において複数のゲイン設定値を設定して、画素信号を取得する例としては、低照度の画素信号と、高照度の画素信号で、異なるゲイン設定の画素信号を取得する処理が挙げられる。
【０１５６】
＜画素１２１の構成例＞
画素毎に、高ゲインに設定した低照度の画素信号と、低ゲインに設定した高照度の画素信号の取得を可能とするような画素１２１の回路としては、例えば、特開2011-199816号公報に記載の回路構成を採用することができる。特開2011-199816号公報には、暗時特性に優れた第１の蓄積容量と、面積効率を優先した第２の蓄積容量を使用することで、暗示特性を維持しつつ大きな飽和電荷量を有する画素回路が開示されている。
【０１５７】
図９は、画素１２１の回路構成として適用可能な、特開2011-199816号公報に記載の画素回路を示している。
【０１５８】
図９に示すように、画素１２１は、光を受光して光電荷を生成し、蓄積する光電変換部として、例えば、PN接合のフォトダイオード１６１を有する。また、画素１２１は、第１の転送ゲート部１６２、第２の転送ゲート部１６３、第３の転送ゲート部１６４、リセットゲート部１６５、第１の電荷蓄積部１６６、第２の電荷蓄積部１６７、増幅トランジスタ１６８、選択トランジスタ１６９、及び電荷排出ゲート部１７０を有している。
【０１５９】
第１の転送ゲート部１６２は、フォトダイオード１６１と第１の電荷蓄積部１６６との間に接続されている。駆動信号TGは、第１の転送ゲート部１６２のゲート電極に転送信号として印加される。第１の転送ゲート部１６２のソースまたはドレインの一方がフォトダイオード１６１と接続されている。そして、第１の転送ゲート部１６２は、駆動信号TGがアクティブ状態になるとこれに応答して導通状態になることで、フォトダイオード１６１に蓄積されている光電荷を第１の電荷蓄積部１６６に転送する。第１の転送ゲート部１６２によって転送された光電荷は、第１の電荷蓄積部１６６に一時的に蓄積される。
【０１６０】
第２の転送ゲート部１６３は、第１の電荷蓄積部１６６とフローティングディフュージョン部（以下、FD部と称する。）１７１との間に接続されている。駆動信号FGは、第２の転送ゲート部１６３のゲート電極に転送信号として印加される。第２の転送ゲート部１６３のソースまたはドレインの一方が、増幅トランジスタ１６８のゲート電極が接続されたFD部１７１に接続されている。そして、第２の転送ゲート部１６３は、駆動信号FGがアクティブ状態になるとこれに応答して導通状態になることで、第１の電荷蓄積部１６６に蓄積されている光電荷をFD部１７１に転送する。
【０１６１】
第３の転送ゲート部１６４は、第１の電荷蓄積部１６６と第２の電荷蓄積部１６７との間に接続されている。第３の転送ゲート部１６４のゲート電極には、駆動信号CGが転送信号として印加される。第３の転送ゲート部１６４は、駆動信号CGがアクティブ状態になるとこれに応答して導通状態になることで、第１の電荷蓄積部１６６に蓄積されている光電荷を第２の電荷蓄積部１６７に転送する。
【０１６２】
リセットゲート部１６５のソースまたはドレインの一方がリセット電圧VDRに、他方が第２の電荷蓄積部１６７にそれぞれ接続されている。駆動信号RSTは、リセットゲート部１６５のゲート電極にリセット信号として印加される。そして、リセットゲート部１６５は、駆動信号RSTがアクティブ状態になるとこれに応答して導通状態になることで、第２の電荷蓄積部１６７の電位をリセット電圧VDRのレベルにリセットする。
【０１６３】
第１の電荷蓄積部１６６は、第１の転送ゲート部１６２と第２の転送ゲート部１６３との間に、埋め込み型MOSキャパシタとして設けられている。第１の電荷蓄積部１６６のゲート電極には、駆動信号SGが印加される。第２の電荷蓄積部１６７は、第１の電荷蓄積部１６６よりも単位面積当たりの容量値が大きいキャパシタによって構成される。
【０１６４】
増幅トランジスタ１６８のゲート電極はFD部１７１に接続され、ドレイン電極は電源電圧VDDに接続されており、フォトダイオード１６１での光電変換によって得られる光電荷を読み出す読出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ１６８は、ソース電極が選択トランジスタ１６９を介して垂直信号線１２３に接続されることにより、垂直信号線１２３の一端に接続される定電流源回路部１１５の負荷MOS１２４（図８）とソースフォロワ回路を構成する。
【０１６５】
選択トランジスタ１６９は、増幅トランジスタ１６８のソース電極と垂直信号線１２３との間に接続されている。駆動信号SELは、選択トランジスタ１６９のゲート電極に選択信号として印加される。そして、選択トランジスタ１６９は、駆動信号SELがアクティブ状態になるとこれに応答して導通状態となり、画素１２１を選択状態として増幅トランジスタ１６８から出力される画素信号を垂直信号線１２３に出力する。
【０１６６】
電荷排出ゲート部１７０は、フォトダイオード１６１と電荷排出部としての電源電圧VDDとの間に接続されている。駆動信号PGは、電荷排出ゲート部１７０のゲート電極に電荷排出制御信号として印加される。そして、電荷排出ゲート部１７０は、駆動信号PGがアクティブ状態になるとこれに応答して導通状態となり、フォトダイオード１６１から予め定められた所定量もしくはフォトダイオード１６１に蓄積された全ての光電荷を電荷排出部に選択的に排出する。光電荷の蓄積を行わない期間に電荷排出ゲート部１７０を導通状態にすることで、フォトダイオード１６１が光電荷で飽和し、その飽和電荷量を超えた電荷が第１の電荷蓄積部１６６、第２の電荷蓄積部１６７、または周辺画素へ溢れ出すのを回避することができる。
【０１６７】
FD部１７１は、光電荷を電気信号、例えば電圧信号に変換して出力する。
【０１６８】
＜画素１２１の回路動作＞
図１０は、画素１２１の回路動作を説明するタイミングチャートである。図１０には、選択信号SEL、リセット信号RST、転送信号TG、電荷排出制御信号PG、転送信号CG、転送信号SG、及び、転送信号FGのタイミング関係を示している。
【０１６９】
先ず、時刻ｔ１１において、全画素同時に電荷排出制御信号PGが非アクティブ状態となり、電荷排出ゲート部１７０が非導通状態になることで、画素アレイ部１１４の全画素において、露光期間が開始される。時刻ｔ１１では同時に、転送信号CGがアクティブ状態になるため、第３の転送ゲート部１６４が導通状態になる。
【０１７０】
露光期間において、高照度時の場合は、フォトダイオード１６１に加えて、フォトダイオード１６１を溢れる光電荷が、第１の転送ゲート部１６２を介して、第１の電荷蓄積部１６６に蓄積される。更に、第３の転送ゲート部１６４が導通状態にあるため、第１の電荷蓄積部１６６を溢れた光電荷が、第３の転送ゲート部１６４を介して第２の電荷蓄積部１６７にも蓄積される。低照度時の場合は、フォトダイオード１６１のみで光電荷の蓄積が行われる。
【０１７１】
次に、時刻ｔ１２において、転送信号TGを中間電位VMで駆動することによって、フォトダイオード１６１から、第１の転送ゲート部１６２を介して中間電位VMで決まる所定電荷量を超える光電荷が第１の電荷蓄積部１６６及び第２の電荷蓄積部１６７の両方に蓄積される。ここで言う所定電荷量とは、第１の電荷蓄積部１６６の飽和電荷量である。これによって、次の動作、すなわち、第２の転送ゲート部１６３を非導通状態にして、フォトダイオード１６１に蓄積された光電荷を第１の電荷蓄積部１６６に転送する動作において、光電荷が第１の電荷蓄積部１６６から溢れないようにする。
【０１７２】
次に、時刻ｔ１３において、転送信号CGが非アクティブ状態になることで、第３の転送ゲート部１６４が非導通状態になる。
【０１７３】
続いて、時刻ｔ１４において、全画素同時に転送信号TG及び転送信号SGがアクティブ状態になることで、第１の転送ゲート部１６２及び第１の電荷蓄積部１６６のゲート電極が導通状態になる。これにより、フォトダイオード１６１に蓄積された光電荷が第１の電荷蓄積部１６６に転送され、蓄積される。
【０１７４】
次に、時刻ｔ１５において、全画素同時に転送信号TGが非アクティブ状態になると同時に、電荷排出制御信号PGがアクティブ状態になり、第１の転送ゲート部１６２と電荷排出ゲート部１７０が導通状態になる。これにより、全画素共通の露光期間が終了する。その後、転送信号SGも非アクティブ状態になる。
【０１７５】
各画素１２１において、高照度時の光電荷は、第１の電荷蓄積部１６６及び第２の電荷蓄積部１６７の両方に蓄積される。一方、低照度時の光電荷は、第１の電荷蓄積部１６６のみに蓄積される。
【０１７６】
次に、時刻ｔ１６において、N行目の選択信号SELがアクティブ状態になり、N行目の選択トランジスタ１６９が導通状態になることで、N行目の画素１２１が選択状態となる。
【０１７７】
次に、時刻ｔ１８で転送信号FGがアクティブ状態になることで、第２の転送ゲート部１６３が導通状態となり、第１の電荷蓄積部１６６に蓄積されている光電荷がFD部１７１に転送される。この光電荷の転送は、転送信号FGが非アクティブ状態になる時刻ｔ１９まで行われる。
【０１７８】
光電荷の転送が終了した時刻ｔ１９のFD部１７１の電位が、第１の電荷蓄積部１６６の蓄積電荷量に応じた第１の信号レベルＳ１として、増幅トランジスタ１６８及び選択トランジスタ１６９を通して垂直信号線１２３に出力される。
【０１７９】
次に、時刻ｔ２０において、転送信号CG、転送信号SG、及び転送信号FGが同時にアクティブ状態になると、第３の転送ゲート部１６４、第１の電荷蓄積部１６６のゲート電極、及び、第２の転送ゲート部１６３が共に導通状態となる。これにより、FD部１７１、第１の電荷蓄積部１６６、及び、第２の電荷蓄積部１６７のポテンシャルが結合されるために、結合された全領域に亘って光電荷が蓄積されることになる。そして、この光電荷が第２の信号レベルＳ２として、増幅トランジスタ１６８及び選択トランジスタ１６９を通して垂直信号線１２３に出力される。
【０１８０】
次に、時刻ｔ２１において、リセット信号RSTがアクティブ状態となり、ポテンシャルが結合された領域がリセットされる。そして、時刻ｔ２２において、リセット信号RSTが非アクティブ状態となり、ポテンシャルが結合された領域の電位が、第２のリセットレベルＮ２として、増幅トランジスタ１６８及び選択トランジスタ１６９を通して垂直信号線１２３に出力される。この第２のリセットレベルＮ２は、次のフレームの第１の信号レベルＳ１のための第１のリセットレベルＮ１としても利用される。
【０１８１】
その後、時刻ｔ２３以降において、転送信号FG、転送信号SG、及び、転送信号CGの順番でこれらの転送信号を非アクティブ状態にし、第２の転送ゲート部１６３、第１の電荷蓄積部１６６のゲート電極、及び、第３の転送ゲート部１６４が非導通状態とされる。これにより、画素１２１のポテンシャルが、時刻ｔ２１の初期の状態に戻る。転送信号FG、転送信号SG、及び、転送信号CGの順番でこれらの転送信号を非アクティブ状態にするのは、第１の電荷蓄積部１６６のゲート電極が導通状態において基板表面に蓄積されるチャネル電荷を、第２の電荷蓄積部１６７に蓄積するためである。FD部１７１とは異なり、第２の電荷蓄積部１６７だけでリセットすることはないため、チャネル電荷がリセットされることによって画素信号にオフセットを生じる等の懸念がない。
【０１８２】
上述した一連の回路動作により、画素１２１から垂直信号線１２３に対して、先ず、第１の信号レベルＳ１が、次いで、第２の信号レベルＳ２が、最後に、第２のリセットレベルＮ２が順に出力されることになる。そして、前フレームの第２のリセットレベルＮ２を現フレームの第１のリセットレベルＮ１として用いることで、現フレームの各行において、第１のリセットレベルＮ１と第１の信号レベルＳ１、及び、第２の信号レベルＳ２と第２のリセットレベルＮ２のセットが得られる。
【０１８３】
第１のリセットレベルＮ１と第１の信号レベルＳ１は、低照度の暗時特性の良い画素信号であり、第２の信号レベルＳ２と第２のリセットレベルＮ２は、高照度の飽和電荷量の大きい画素信号である。低照度の画素信号に対しては、ノイズの少ない高ゲイン設定で読み出し、高照度の画素信号に対しては、信号範囲の広い低ゲイン設定で読み出すことが望ましい。この場合、低ゲインのゲイン設定値と、高ゲインのゲイン設定値とを、各行の読み出し期間で切り替える必要がある。そこで、図８の固体撮像素子１１１のDAC１１６aとして、上述したDA変換器５１、DA変換器７１、DA変換器８１等が採用されている。これにより、ゲイン設定の切り替え時間を短縮することができ、複数種類のゲイン設定値による高速読み出しが可能となる。その結果、フレームレートを低下させることなく、複数種類のゲイン設定による画素読み出しが可能となる（フレームレートを向上させることができる）。
【０１８４】
画素アレイ部１１４から読み出された低照度の画素信号と高照度の画素信号は、固体撮像素子１１１内に設けられた信号処理回路１３１、または、固体撮像素子１１１の出力部１２０の後段に設けられた信号処理部において、画素毎に最適な画素信号が選択され、画像が構成される。
【０１８５】
なお、画素１２１の回路構成として、図９に示した回路構成以外のものを採用することができることは言うまでもない。
【０１８６】
図１０を参照して説明した回路動作は、画素アレイ部１１４内の全画素が同時にシャッタ動作を行うグローバルシャッタ方式の駆動方法である。しかしながら、固体撮像素子１１１は、図１１に示すような、シャッタ動作を行う画素１２１が時間とともに行単位でシフトしていくローリングシャッタ方式の駆動方法を採用することも勿論可能である。この場合も、各行の読み出し期間において、低ゲインのゲイン設定値による画素信号の読み出しと、高ゲインのゲイン設定値による画素信号の読み出しが実行される。
【０１８７】
＜５．第５の実施の形態＞
＜電子機器への適用例＞
上述した固体撮像素子１１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【０１８８】
図１２は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
【０１８９】
図１２に示される撮像装置２０１は、光学系２０２、シャッタ装置２０３、固体撮像素子２０４、駆動回路２０５、信号処理回路２０６、モニタ２０７、およびメモリ２０８を備えて構成され、静止画像および動画像を撮像可能である。
【０１９０】
光学系２０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子２０４に導き、固体撮像素子２０４の受光面に結像させる。
【０１９１】
シャッタ装置２０３は、光学系２０２および固体撮像素子２０４の間に配置され、駆動回路２０５の制御に従って、固体撮像素子２０４への光照射期間および遮光期間を制御する。
【０１９２】
固体撮像素子２０４は、上述した固体撮像素子１１１により構成される。固体撮像素子２０４は、光学系２０２およびシャッタ装置２０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子２０４に蓄積された信号電荷は、駆動回路２０５から供給される駆動信号（タイミング信号）に従って転送される。固体撮像素子２０４は、それ単体でワンチップとして構成されてもよいし、光学系２０２ないし信号処理回路２０６などと一緒にパッケージングされたカメラモジュールの一部として構成されてもよい。
【０１９３】
駆動回路２０５は、固体撮像素子２０４の転送動作、および、シャッタ装置２０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子２０４およびシャッタ装置２０３を駆動する。
【０１９４】
信号処理回路２０６は、固体撮像素子２０４から出力された画素信号に対して各種の信号処理を施す。信号処理回路２０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ２０７に供給されて表示されたり、メモリ２０８に供給されて記憶（記録）されたりする。
【０１９５】
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１９６】
例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。
【０１９７】
なお、本技術は以下のような構成も取ることができる。
（１）
複数の電流源トランジスタからなる電流源トランジスタ群を少なくとも一つ有し、複数のゲイン設定値のなかの所定のゲイン設定値に対応したゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流を生成する電流生成部と、
前記電流源トランジスタと直列に接続されたカスコードトランジスタからなるカスコードトランジスタ群を複数有し、前記複数のゲイン設定値に対応するカスコードトランジスタ制御信号を受けて、前記電流源トランジスタのバイアス電圧を一定に保持する電流源トランジスタバイアス電圧固定部と、
前記電流生成部に対して設定された前記ゲイン設定値に応じて、前記複数のカスコードトランジスタ群の一つを選択するカスコードトランジスタ群切り替え部と、
選択された前記カスコードトランジスタ群を介して供給された前記出力電流を電流電圧変換する変換部と
を備えるDA変換器。
（２）
前記電流源トランジスタ群の個数は一つであり、
一つの前記電流源トランジスタ群が生成した前記出力電流が、前記複数のカスコードトランジスタ群それぞれに供給される
前記（１）に記載のDA変換器。
（３）
前記電流源トランジスタ群の個数は、前記カスコードトランジスタ群の個数と同一であり、
一つの前記電流源トランジスタ群が生成した前記出力電流が、対応する一つの前記カスコードトランジスタ群に供給される
前記（１）に記載のDA変換器。
（４）
光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
前記画素アレイ部の前記画素が出力する画素信号を、参照信号としてのランプ信号と比較し、比較時間をカウントすることで、前記画素信号をAD変換するAD変換部と、
複数のゲイン設定値に対応する前記ランプ信号を生成するDA変換器と
を備え、
前記DA変換器は、
複数の電流源トランジスタからなる電流源トランジスタ群を少なくとも一つ有し、前記複数のゲイン設定値のなかの所定のゲイン設定値に対応したゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流を生成する電流生成部と、
前記電流源トランジスタと直列に接続されたカスコードトランジスタからなるカスコードトランジスタ群を複数有し、前記複数のゲイン設定値に対応するカスコードトランジスタ制御信号を受けて、前記電流源トランジスタのバイアス電圧を一定に保持する電流源トランジスタバイアス電圧固定部と、
前記電流生成部に対して設定された前記ゲイン設定値に応じて、前記複数のカスコードトランジスタ群の一つを選択するカスコードトランジスタ群切り替え部と、
選択された前記カスコードトランジスタ群を介して供給された前記出力電流を電流電圧変換する変換部と
を有する
固体撮像素子。
（５）
光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
前記画素アレイ部の前記画素が出力する画素信号を、参照信号としてのランプ信号と比較し、比較時間をカウントすることで、前記画素信号をAD変換するAD変換部と、
複数のゲイン設定値に対応する前記ランプ信号を生成するDA変換器と
を備え、
前記DA変換器は、
複数の電流源トランジスタからなる電流源トランジスタ群を少なくとも一つ有し、前記複数のゲイン設定値のなかの所定のゲイン設定値に対応したゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流を生成する電流生成部と、
前記電流源トランジスタと直列に接続されたカスコードトランジスタからなるカスコードトランジスタ群を複数有し、前記複数のゲイン設定値に対応するカスコードトランジスタ制御信号を受けて、前記電流源トランジスタのバイアス電圧を一定に保持する電流源トランジスタバイアス電圧固定部と、
前記電流生成部に対して設定された前記ゲイン設定値に応じて、前記複数のカスコードトランジスタ群の一つを選択するカスコードトランジスタ群切り替え部と、
選択された前記カスコードトランジスタ群を介して供給された前記出力電流を電流電圧変換する変換部と
を有する
固体撮像素子を備える
電子機器。
（６）
光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
前記画素アレイ部の前記画素が出力する画素信号を、参照信号としてのランプ信号と比較し、比較時間をカウントすることで、前記画素信号をAD変換するAD変換部と、
複数の電流源トランジスタからなる電流源トランジスタ群と、前記電流源トランジスタと直列に接続されたカスコードトランジスタからなるカスコードトランジスタ群を複数有し、複数のゲイン設定値のなかの所定のゲイン設定値に対応する前記ランプ信号を生成するDA変換器と
を備える固体撮像素子の、
前記DA変換器が、
前記複数のカスコードトランジスタ群に対して、前記複数のゲイン設定値を設定し、
前記電流源トランジスタ群に対して、前記複数のゲイン設定値のなかの所定のゲイン設定値を設定し、
前記電流源トランジスタ群に対して設定された前記ゲイン設定値と同一のゲイン設定値が設定されている前記カスコードトランジスタ群を選択し、
選択された前記カスコードトランジスタ群と接続されている前記電流源トランジスタ群が出力した出力電流を、電流電圧変換して出力する
駆動方法。
（７）
前記電流源トランジスタ群に対する前記所定のゲイン設定値の設定動作が、前記行列状に配列された前記複数の画素の行毎に行われる
前記（６）に記載の駆動方法。
（８）
前記電流源トランジスタ群に対する前記所定のゲイン設定値の設定動作が、前記行列状に配列された前記複数の画素の各行において複数回行われる
前記（６）または（７）に記載の駆動方法。
【符号の説明】
【０１９８】
DTr  電流源トランジスタ，  CTr  カスコードトランジスタ，  CSW  選択スイッチ，  ２１  電流源トランジスタ群，  ２２  カスコードトランジスタ群，  ２３  カウンタ切り替えスイッチ群，  R２  基準抵抗，  ５１  DA変換器，  ６１  ランプ出力電流生成部，  、６２  ゲイン切り替えスイッチ群，  GSW  ゲイン選択スイッチ，  ５５  カウンタデコーダ，  ５６  ゲインデコーダ，  ５７−１乃至５７−N  ゲインデコーダ，  ７１  DA変換器，  ８１  DA変換器，  １１１  固体撮像素子，  １１４  画素アレイ部，  １１６  参照信号生成部，  １１６a  DAC，  １１７  カラムAD変換部，  １２１  画素，  １２５  ADC，  ２０１  撮像装置，  ２０４  固体撮像素子
【図１】
2014120860.tif 000003
【図２】
2014120860.tif 000004
【図３】
2014120860.tif 000005
【図４】
2014120860.tif 000006
【図５】
2014120860.tif 000007
【図６】
2014120860.tif 000008
【図７】
2014120860.tif 000009
【図８】
2014120860.tif 000010
【図９】
2014120860.tif 000011
【図１０】
2014120860.tif 000012
【図１１】
2014120860.tif 000013
【図１２】
2014120860.tif 000014