(57)【要約】【課題】寄生成分によるコンタクト抵抗値のバラツキを考慮することなく、コンタクト抵抗の存在とは無関係に抵抗値を設定可能にし、かつ抵抗値を小さく設定できるようにし、増幅器の能力、例えば、出力段の駆動能力を不必要に上げること無く、小型化した半導体集積回路を提供する。【解決手段】半導体基板１０に、抵抗層２０と、配線層３０と、コンタクト層４０とを有して形成された抵抗素子５０を備えている。コンタクト層４０は、一端部４１が配線層３０の一端部３１に接続され他端部４２が抵抗層２０の途中部２３に接続されている。抵抗素子５０は、別の配線層３４と、一端部４４が別の配線層３４の一端部３３に接続され、他端部４５が抵抗層２０の一端部２１に接続される別のコンタクト層４３とをさらに有する。また、抵抗層２０の上部にコンタクト層４０及び配線層３０，３４が形成されている。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板に形成された抵抗層と、配線層とを有する半導体集積回路において、
一端部が前記配線層の一端部に接続され、他端部が前記抵抗層の途中部に接続されるコンタクト層とを有して構成された抵抗素子を備えることを特徴とする半導体集積回路。
【請求項２】
前記抵抗素子は、別の配線層と、一端部が前記別の配線層の一端部に接続され、他端部が前記抵抗層の一端部に接続される別のコンタクト層と、をさらに備えることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記抵抗素子は、前記抵抗層の上部に前記コンタクト層及び前記配線層が形成されていることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記抵抗素子は、前記抵抗層の他端部が増幅器の入力端子に電気的接続されるとともに、前記配線層の他端部が前記増幅器の出力端子に電気的接続されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
前記抵抗素子は、前記抵抗層の一端部が次段の増幅器に電気的接続されていることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記抵抗素子は、前記配線層の他端部が増幅器の出力端子に電気的接続されるとともに、前記別の配線層の他端部が前記増幅器の入力端子に電気的接続されていることを特徴とする請求項２に記載の半導体集積回路。
【請求項７】
前記抵抗素子は、前記抵抗層の他端部が次段の増幅器の入力端子に電気的接続されていることを特徴とする請求項６に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、より詳細には、ＬＳＩの設計開発において設計意図に反して発生する寄生抵抗、すなわち回路図にない寄生抵抗の影響を軽減することによって、小型化するとともに、微細プロセス使用時のバラツキを抑える効果が得られるようにした半導体集積回路に関する。
【背景技術】
【０００２】
従来から、ＬＳＩの設計開発において、回路図にない寄生成分による特性劣化や誤動作の虞があった。この寄生成分は、設計意図に反して発生する。したがって、この寄生成分の存在を考慮して回路等を設計する必要があった。一方、この寄生成分を考慮して設計することによって、回路規模が大きくなってしまう不具合もあった。例えば、寄生成分によるコンタクト抵抗が、数Ωの範囲でバラツキを生じる経路には、そのバラツキの数Ωを無視できるように、不必要に高い数十乃至数百ｋΩの抵抗を挿入するバラツキ対策がある。そのバラツキ対策の結果、本来ならば必要のないエリアを、抵抗のエリアとして使用する必要が生じる。或いは、抵抗素子の寄生容量も大きくなるため、抵抗素子を駆動するアンプの駆動能力を上げ、消費電流を増やさなければならないという不具合等がある。そこで、これらの不具合に対応する様々な対策が検討されている。
【０００３】
例えば、特許文献１に記載のものは、加速度発生装置からの出力信号内のノイズ除去装置であって、増幅器のフィードバックポイントを考慮することにより、ノイズを除去するようにしたノイズ除去装置である。
また、例えば、特許文献２に記載のものは、印加電圧による抵抗値のバラツキを補正できるような高精度抵抗素子である。すなわち、半導体基板に、その導電型の違う不純物により抵抗素子を設けると共に、両端にオーミックコンタクト層を連続して形成し、抵抗素子と半導体基板に逆バイアスが印加された際に、両者の境界部分が空乏層化する量を防止して抵抗素子の実効拡散層の厚さを厚くするような電位を持った配線をコンタクト層に接続する。また、抵抗の両端に電位差のコンタクト層を連続して接続し、更に抵抗素子を覆う酸化物層には、同数の金属層を重ねて形成し、各金属層にコンタクト層を接続して設ける、というものである。
【０００４】
また、例えば、特許文献３に記載のものは、複数の回路ブロックが伝送配線にて接続されたＩＣにおいて、簡易な回路構成によって、消費電力を大きくすることなく、かつ、高集積化を損なうことなく、回路ブロック間の正確な信号伝播を可能にする半導体集積回路装置である。具体的には、ＬＳＩチップに形成され、互いに接続される複数の回路ブロックのうち、前段の回路ブロックの出力端子に伝送配線が接続され、該伝送配線に後段の複数の回路ブロックの入力端子が接続されて、これら回路ブロック間の電気的な接続がなされている。この場合、回路ブロックの出力回路に第１のインピーダンス整合用回路が設けられ、配線の終端に終端回路（第２のインピーダンス整合用回路）が設けられ、伝送配線の途中及びその終端に設けられた端子に、後段の複数の回路ブロックの入力端子が接続される、というものである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−２９８１４０号公報
【特許文献２】特開平５−２３５２８０号公報
【特許文献３】特開平７−１６１８１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した特許文献１乃至３に記載された回路において、設計意図に基づいた回路図通りに実装配置（以下、レイアウトともいう）される回路素子の定数変更については、特性改善のために適宜対応できる。しかしながら、半導体基板のレイアウト上で、設計意図に反して存在する寄生成分による特性劣化については、対応することが困難であるという問題があった。また、従来の半導体集積回路において、寄生成分によるコンタクト抵抗の値にバラツキがある場合、そのバラツキの影響を受けない大きさの抵抗値まで、関係個所の抵抗値を大きくし、それに伴って抵抗素子を駆動するアンプの駆動能力を上げる必要があり、アンプも大きくなってしまい、その結果、消費電流も増やすことにもなる。
【０００７】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、寄生成分によるコンタクト抵抗値のバラツキを考慮することなく、コンタクト抵抗の存在とは無関係に抵抗値を設定可能にし、かつ抵抗値を小さく設定できるようにし、増幅器の能力を不必要に上げること無く、小型化した半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、半導体基板（１０）に形成された抵抗層（２０）と、配線層（３０）とを有する半導体集積回路（１０２）において、一端部（４１）が前記配線層（３０）の一端部（３１）に接続され、他端部（４２）が前記抵抗層（２０）の途中部（２３）に接続されるコンタクト層（４０）とを有して構成された抵抗素子（５１）を備えることを特徴とする。（実施例１：図５）
また、請求項２に記載の発明は、請求項１に記載の発明において、前記抵抗素子（５１）は、別の配線層（３４）と、一端部（４４）が前記別の配線層（３４）の一端部（３３）に接続され、他端部（４５）が前記抵抗層（２０）の一端部（２１）に接続される別のコンタクト層（４３）と、をさらに備えることを特徴とする半導体集積回路（１０２）。（実施例１：図５）
【０００９】
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記抵抗素子（５１）は、前記抵抗層（２０）の上部に前記コンタクト層（４０，４３）及び前記配線層（３０，３４）が形成されていることを特徴とする。（実施例１：図５）
また、請求項４に記載の発明は、請求項１に記載の発明において、前記抵抗素子（５１）は、前記抵抗層（２０）の他端部（Ｒ６）（Ｒ２７）が増幅器（Ａ５）（Ａ１９）の入力端子（ＩＮ５）（ＩＮ１９）に電気的接続されるとともに、前記配線層（３０）の他端部（Ｎ１６）（Ｎ６５）が前記増幅器（Ａ５）（Ａ１９）の出力端子（ＯＵＴ５）（ＯＵＴ１９）に電気的接続されていることを特徴とする。（実施例１：図４、図５）（実施例３：図１５、図１６）
【００１０】
また、請求項５に記載の発明は、請求項４に記載の発明において、前記抵抗素子（５１）は、前記抵抗層（２０）の一端部（Ｒ７）（Ｒ２８）が次段の増幅器（Ａ６）（Ａ２０）に電気的接続されていることを特徴とする（１０２）（１０９）。（実施例１：図４、図５）（実施例３：図１５、図１６）
また、請求項６に記載の発明は、請求項２に記載の発明において、前記抵抗素子（５２）は、前記配線層（３６）の他端部（Ｎ３９）が増幅器（Ａ１３）の出力端子（ＯＵＴ１３）に電気的接続されるとともに、前記別の配線層（３７）の他端部（Ｎ４１）が前記増幅器（Ａ１３）の入力端子（ＩＮ１３）に電気的接続されていることを特徴とする（１０６）。（実施例２：図１０、図１１）
また、請求項７に記載の発明は、請求項６に記載の発明において、前記抵抗素子（５２）は、前記抵抗層（２１）の他端部（抵抗Ｒ１６）が次段の増幅器（Ａ１４）の入力端子（ＩＮ１４）に電気的接続されていることを特徴とする。（実施例２：図１０、図１１）
【発明の効果】
【００１１】
本発明によれば、寄生成分によるコンタクト抵抗値のバラツキを考慮することなく最適の抵抗値に設定できる。その結果、増幅器等の回路を構成する抵抗の値を小さく設定できるので、不必要に増幅器の能力、例えば、出力段の駆動能力を上げることなく半導体集積回路を小型化できる。
【図面の簡単な説明】
【００１２】
【図１】本発明に係る半導体集積回路の実施例１を説明するための前提となる基本回路図である。
【図２】（ａ），（ｂ）は、図１の回路が実態的にレイアウトされた半導体集積回路の要部を示す図である。
【図３】図２のレイアウトに即した回路図である。
【図４】図３の回路からコンタクト抵抗の影響を軽減する対策を施した半導体集積回路の回路図である。
【図５】（ａ），（ｂ）は、図４の回路が実態的にレイアウトされた半導体集積回路の要部を示す図である。
【図６】本発明に係る半導体集積回路の実施例２を説明するための前提となる基本回路図である。
【図７】（ａ），（ｂ）は、図６の回路が実態的にレイアウトされた半導体集積回路の要部を示す図である。
【図８】図７のレイアウトに即した回路図である。
【図９】図８の回路からコンタクト抵抗の影響を軽減するように対策を施した半導体集積回路の回路図である。
【図１０】図９の回路からコンタクト抵抗の影響をさらに軽減するように対策を強化した半導体集積回路の回路図である。
【図１１】（ａ），（ｂ）は、図１０の回路が実態的にレイアウトされた半導体集積回路の要部を示す図である。
【図１２】本発明に係る半導体集積回路の実施例３を説明するための前提となる基本回路図である。
【図１３】（ａ），（ｂ）は、図１２の回路が実態的にレイアウトされた半導体集積回路の要部を示す図である。
【図１４】図１３のレイアウトに即した回路図である。
【図１５】図１４の回路からコンタクト抵抗の影響を軽減する対策を施した半導体集積回路の回路図である。
【図１６】（ａ），（ｂ）は、図１５の回路が実態的にレイアウトされた半導体集積回路の要部を示す図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の各実施例について説明する。  
【実施例１】
【００１４】
図１乃至図５を用いて、実施例１を説明する。なお、実施例１は図４及び図５に示されており、図１乃至図３により、実施例１の前提技術を説明する。
図１は、本発明に係る半導体集積回路の実施例１を説明するための前提となる基本回路図である。この実施例１の基本回路１００は、増幅器Ａ１，Ａ２と抵抗Ｒ１，Ｒ２と、これらの回路素子を接続するための配線Ｎ１〜Ｎ５とを有している。
【００１５】
図２（ａ），（ｂ）は、図１の回路が実態的にレイアウトされた半導体集積回路の要部を示す図である。図２（ａ）は、その側面図であり、図２（ｂ）は、その平面図である。
図３は、図２のレイアウトに即した回路図である。つまり、図１の基本回路１００を、図２に示すように、半導体基板（部分的に図示）に形成すると、図３に示すように、設計意図とは若干異なる回路構成の半導体集積回路１０１となる。すなわち、この半導体集積回路１０１には、コンタクト抵抗Ｒｃが、設計意図に反して現れる。
【００１６】
なお、抵抗Ｒ１，Ｒ２をはじめとして本実施例に用いる全ての抵抗は、半導体基板において、多結晶シリコン（ｐｏｌｙ−ｓｉｌｉｃｏｎ）等により、層状に形成されている。ここで、配線Ｎ１〜Ｎ５のうち、特に配線Ｎ３の接続形態について説明する。配線Ｎ３は、増幅器Ａ１の出力端子ＯＵＴ１と、増幅器Ａ２の入力端子ＩＮ２と、抵抗Ｒ２の一端とを電気的接続している。
【００１７】
また、上述したように、基本回路１００を、実際にレイアウトした半導体集積回路１０１において、配線抵抗及び、コンタクト抵抗Ｒｃ等が現れる。このとき配線抵抗を考慮し、図２で×印に示す位置にフィードバックポイントが選ばれている。ここで示すフィードバックポイントとは設計上、増幅器の出力が所望の値となる場所のことである。
半導体集積回路１０１では、フィードバックポイント（×印）に加えて、さらにコンタクト抵抗Ｒｃに着目したので、それについて説明する。通常、Ｒ３とＲ４の抵抗比で配線Ｎ１０に所望の電圧値を作るため、配線抵抗を考慮しなかった場合、Ｒ４の抵抗値はＲ４＋配線抵抗となり、抵抗比が所望の値からずれてしまう。配線抵抗を考慮する場合、フィードバックポイント（×印）を、極力抵抗の近くに設定し配線抵抗の影響がなくなるようにする。この時、多くは配線と抵抗をつなぐコンタクトＣの直上となる。コンタクト抵抗Ｒｃを考慮する場合には、フィードバックポイント（×印）をコンタクトＣの直下で抵抗との接続点に設定する。
【００１８】
半導体集積回路１０１を、設計意図通りの特性が得られるようにするためには、コンタクト抵抗Ｒｃの影響を避ける必要がある。そこで、図３の半導体集積回路１０１を、図４に示す回路へと回路変更する。
図４は、図３の回路からコンタクト抵抗Ｒｃの影響を軽減する対策を施した半導体集積回路の回路図である。すなわち、半導体集積回路１０１（図３）を改良した半導体集積回路１０２（図４）において、コンタクト抵抗Ｒｃの影響を軽減する対策として、図３の抵抗Ｒ４を、図４に示す抵抗Ｒ６と抵抗Ｒ７とに分けている。実際には抵抗Ｒ４＝抵抗Ｒ６であるため、抵抗Ｒ７は配線用の導電部材として用いられている。半導体集積回路１０２のＮ１４をフィードバックポイントとし、増幅器Ａ５のゲインが、抵抗Ｒ５と抵抗Ｒ６とより公式から算出される通りに設定でき、Ｎ１４を所望の電圧値とできる。後段の増幅器Ａ６の入力がＭＯＳトランジスタのゲート受けのように、高インピーダンスである場合Ｒ７には電流は流れない。この為、Ｎ１４＝Ｎ１７という電圧値になる。この場合Ｎ１４をフィードバックポイントと想定している為、Ｒｃがバラツキを持った場合には、増幅器Ａ５の負荷が変化することはあっても、Ｎ１４の値には影響しない。したがって、半導体集積回路１０２は、コンタクト抵抗Ｒｃの影響を受けずに、設計意図そのものである回路図から読み取れる通りのゲインを得ることができる。
【００１９】
次に図４の半導体集積回路１０２を、実際の半導体基板１０にレイアウトした場合の一例を図５に示して説明する。
図５（ａ），（ｂ）は、図４の回路が実態的にレイアウトされた半導体集積回路の要部を示す図である。図５（ａ）は、その側面図であり、図５（ｂ）は、その平面図である。本実施例１に係る半導体集積回路１０２は、半導体基板１０に、抵抗層２０と、配線層３０と、コンタクト層４０とを有して形成された抵抗素子５１を備えている。このコンタクト層４０は、一端部４１が配線層３０の一端部３１に接続され他端部４２が抵抗層２０の途中部２３に接続されて構成されている。
【００２０】
また、抵抗素子５１は、抵抗層２０の他端部をなす抵抗Ｒ６が、増幅器Ａ５の入力端子ＩＮ５と電気的接続されるとともに、配線層３０の他端部Ｎ１６が増幅器Ａ５の出力端子ＯＵＴ５に電気的接続されている。
また、抵抗素子５１は、抵抗層２０の一端部をなす抵抗Ｒ７が、次段の増幅器Ａ６に電気的接続されている。
【００２１】
また、抵抗素子５１は、別の配線層３４と、一端部４４が別の配線層３４の一端部３３に接続され、他端部４５が抵抗層２０の一端部２１に接続される別のコンタクト層４３とをさらに有する。
また、抵抗素子５１は、抵抗層２０の上部にコンタクト層４０，４３及び配線層３０，３４が形成されている。
【００２２】
そして、従来の半導体集積回路のように、寄生成分によるコンタクト抵抗にバラツキがある場合、そのバラツキの影響を受けない高い値まで抵抗値を大きくする必要があった。その問題を解決した、本実施例１の半導体集積回路１０２によれば、寄生成分によるコンタクト抵抗Ｒｃのバラツキを考慮することなく、関係個所に最適の抵抗値を設定できる。その結果、増幅器Ａ５，Ａ６機能させる抵抗Ｒ５〜Ｒ７の抵抗値を小さく設定できるので、不必要に増幅器の能力、例えば、出力段の駆動能力を上げる必要もなくなり半導体集積回路を小型化できる。
【実施例２】
【００２３】
図６乃至図１１を用いて、実施例２を説明する。なお、実施例２は図１０及び図１１に示されており、図６乃至図９により、実施例２の前提技術を説明する。
図６は本発明に係る半導体集積回路の実施例２を説明するための前提となる基本回路図である。この実施例２の基本回路１０３は、増幅器Ａ７，Ａ８と抵抗Ｒ８，Ｒ９と、これらの回路素子を接続するための配線Ｎ１９〜Ｎ２３とを有している。
【００２４】
図７（ａ），（ｂ）は、図６の回路が実態的にレイアウトされた半導体集積回路の要部を示す図である。図７（ａ）は、その側面図であり、図７（ｂ）は、その平面図である。
図８は、図７のレイアウトに即した回路図である。基本回路１０３（図６）の場合、一般的には、図７に示すようなレイアウトになる。図７のレイアウトを回路図に戻すと、設計意図に基づく基本回路１０３とは若干異なる回路構成の半導体集積回路１０４（図８）となる。この半導体集積回路１０４は、増幅器Ａ９，Ａ１０と、抵抗Ｒ１０，Ｒ１１と、これらの回路素子を接続するための配線Ｎ２４〜Ｎ２９とを有している。そして、半導体集積回路１０４には、設計意図に反するコンタクト抵抗Ｒｃが現れる。その結果、後段の増幅器Ａ１０のゲインは、抵抗Ｒ１０と抵抗Ｒ１１だけでは定まらず、コンタクト抵抗Ｒｃの影響を受けて設計意図に反するものとなる。そこで、このコンタクト抵抗Ｒｃの影響を避けるため、図９及び図１０に示すように回路構成する。
【００２５】
図９は、図８の回路からコンタクト抵抗Ｒｃの影響を軽減する対策を施した半導体集積回路の回路図である。実施例２に係る半導体集積回路１０５は、増幅器Ａ１１，Ａ１２と抵抗Ｒ１２〜Ｒ１４と、これらの回路素子を接続するための配線Ｎ３０〜Ｎ３７とを有している。
図１０は、図９の回路からＲ１２の影響で増幅器Ａ１３の負荷が増加することを防ぐための半導体集積回路の回路図である。増幅器Ａ１３の入力がＭＯＳトランジスタのゲート受けのように、高インピーダンスである場合Ｒ１５には電流は流れない為半導体集積回路１０５の増幅器Ａ１１と比較すると増幅器Ａ１３の負荷は軽減される。実施例２に係る半導体集積回路１０６は、増幅器Ａ１３，Ａ１４と、抵抗Ｒ１５〜Ｒ１７と、これらの回路素子を接続するための配線Ｎ３８〜Ｎ４４とを有している。この半導体集積回路１０６（図１０）は、半導体集積回路１０５（図９）よりも、Ｒ１５を電流の流れないフィードバック側に配置することで増幅器Ａ１３の負荷が増加しないようにさせるように改良されている。具体的には、半導体集積回路１０５の場合、抵抗Ｒ１２の影響で、増幅器Ａ１１の出力に影響が残る。これに対して、半導体集積回路１０６の場合、フィードバック側に抵抗Ｒ１５が配置されているので、増幅器Ａ１３の出力への影響は小さくて済む。
【００２６】
次に半導体集積回路１０６（図１０）を実際にレイアウトした場合を、図１１に例示して説明する。
図１１（ａ），（ｂ）は、図１０の回路が実態的にレイアウトされた半導体集積回路の要部を示す図である。図１１（ａ）は、その側面図であり、図１１（ｂ）は、その平面図である。図１０及び図１１に示す実施例２の半導体集積回路１０６は、半導体基板１１に、抵抗層２１と、コンタクト層４３と、配線層３６と別の配線層３７とを有する抵抗素子５２を備えている。この抵抗素子５２は、配線層３６の他端部Ｎ３９が増幅器Ａ１３の出力端子ＯＵＴ１３に電気的接続されるとともに、別の配線層３７の他端部Ｎ４１が増幅器Ａ１３の入力端子ＩＮ１３に電気的接続されている。
【００２７】
また、抵抗素子５２は、抵抗層２１の他端部をなす抵抗Ｒ１６が、次段の増幅器Ａ１４の入力端子ＩＮ１４に電気的接続されている。
従来の半導体集積回路において、寄生成分によるコンタクト抵抗Ｒｃにバラツキがある場合、そのバラツキの影響を受けない高い値まで抵抗値を大きくする必要があった。その点について、本実施例２に係る半導体集積回路１０５，１０６によれば、コンタクト抵抗Ｒｃのバラツキを考慮することなく最適の抵抗値に設定できる。その結果、増幅器Ａ１１〜Ａ１４に用いる抵抗Ｒ１２〜Ｒ１７の抵抗値を小さく設定できるので、不必要に増幅器の能力、例えば、出力段の駆動能力を上げることなく半導体集積回路を小型化できる。
【実施例３】
【００２８】
図１２乃至図１６を用いて、実施例３を説明する。なお、実施例３は図１５及び図１６に示されており、図１２乃至図１６により、実施例３の前提技術を説明する。
図１２は、本発明に係る半導体集積回路の実施例３を説明するための前提となる基本回路図である。この実施例３に係る基本回路１０７は、増幅器Ａ１５，Ａ１６と、抵抗Ｒ１８〜Ｒ２１と、これらの回路素子を接続するための配線Ｎ４５〜Ｎ５１とを有して構成されている。図１２に示す基本回路１０７の場合、一般的に図１３に示すようなレイアウトになる。
【００２９】
図１３（ａ），（ｂ）は、図１２の回路が実態的にレイアウトされた半導体集積回路の要部を示す図である。図１３（ａ）は、その側面図であり、図１３（ｂ）は、その平面図である。
図１４は、図１３のレイアウトに即した回路図である。実施例３に係る半導体集積回路１０８は、増幅器Ａ１７，Ａ１８と、抵抗Ｒ２２〜Ｒ２５と、これらの回路素子を接続するための配線Ｎ５２〜Ｎ６０とを有して構成されている。
【００３０】
図１３のレイアウトを回路図に戻すと、図１４の半導体集積回路１０８に示すようなコンタクト抵抗Ｒｃが現れる。このコンタクト抵抗Ｒｃにより、前段の増幅器Ａ１７と後段の増幅器Ａ１８のゲインとは、それぞれコンタクト抵抗Ｒｃの影響を受ける。
このように、図１２の基本回路１０７を、図１３に示すように、半導体基板（部分的に図示）に形成すると、図１４に示すように、設計意図とは若干異なる回路構成の半導体集積回路１０８となる。すなわち、半導体集積回路１０８には、コンタクト抵抗Ｒｃが、設計意図に反して現れる。また、増幅器Ａ１７のゲインは、抵抗Ｒ２２及び抵抗（Ｒ２３＋Ｒｃ）を用いて、公式から算出される。同様に、増幅器Ａ１８のゲインは、抵抗（Ｒｃ＋Ｒ２４）及び抵抗Ｒ２５を用いて、公式から算出される。したがって、増幅器Ａ１７及び増幅器Ａ１８のゲインは、それぞれコンタクト抵抗Ｒｃの影響を受ける。このコンタクト抵抗Ｒｃは、設計意図に反して現れるので、その悪影響を排除することが望まれる。
【００３１】
このように、基本回路１０７（図１２）を、実際にレイアウトした半導体集積回路１０８（図１３及び図１４）において、配線抵抗及びコンタクト抵抗Ｒｃ等が現れる。ここで、配線抵抗を考慮し、図１３の×印で示す位置に、フィードバックポイントが選ばれている。配線抵抗を考慮しない場合、増幅器Ａ１７のゲインは、抵抗Ｒ２２及び抵抗（Ｒ２３＋Ｒｃ+配線抵抗）を用いて、公式から算出される。同様に、増幅器Ａ１８のゲインは、抵抗（Ｒｃ＋Ｒ２４+配線抵抗）及び抵抗Ｒ２５を用いて、公式から算出される。どちらのゲインも配線抵抗の影響を受け所望の値とは異なる値になってしまう。
【００３２】
図１５は、図１４の回路図からコンタクト抵抗Ｒｃの影響を軽減する対策を施した回路図である。この実施例３に係る半導体集積回路１０９にも、コンタクト抵抗Ｒｃが現れる。しかし、増幅器Ａ１９のゲインは、抵抗Ｒ２６及び抵抗Ｒ２７を用いて、公式から算出される。同様に、増幅器Ａ２０のゲインは抵抗Ｒ２８及び抵抗Ｒ２９を用いて、公式から算出される。したがって、増幅器Ａ１９及び増幅器Ａ２０のゲインは、それぞれコンタクト抵抗Ｒｃの影響を受けない。このように、実施例３に係る半導体集積回路１０９によれば、設計意図に反して現れるコンタクト抵抗Ｒｃの悪影響が排除される。
【００３３】
ここで、図１５の半導体集積回路１０９のなかでも、抵抗Ｒ２７，Ｒ２８及びコンタクト抵抗Ｒｃを、実際の半導体基板１２にレイアウトにした場合の一例を図１６に示す。
図１６（ａ）（ｂ）は、図１５の回路が実態的にレイアウトされた半導体集積回路の要部を示す図である。図１６（ａ）は、その側面図であり、図１６（ｂ）は、その平面図である。図１６に示すように、実施例３に係る半導体集積回路１０９は、半導体基板１２に形成された抵抗素子５２を備えている。この抵抗素子５２は、抵抗層２５と、配線層３５とコンタクト層４０とを有して構成されている。このコンタクト層４０は、一端部４１が配線層３５の一端部３１に接続され、他端部４２が抵抗層２４の途中部２３に接続されている。
【００３４】
また、抵抗素子５２は、抵抗層２５の他端部をなす抵抗Ｒ２７が、増幅器Ａ１９の入力端子ＩＮ１９と電気的接続されるとともに、配線層３５の他端部Ｎ６５が増幅器Ａ１９の出力端子ＯＵＴ１９に電気的接続されている。
また、抵抗素子５２は、抵抗層２５の一端部をなす抵抗Ｒ２８が、次段の増幅器Ａ２０に電気的接続されている。
【００３５】
このような構成によって、半導体集積回路１０９に生じるコンタクト抵抗Ｒｃを、図１５に示すように、抵抗Ｒ２７と、抵抗Ｒ２８との直列経路から除外できる。
以上説明したように、本実施例３の半導体集積回路１０９によれば、寄生成分によるコンタクト抵抗Ｒｃのバラツキを考慮することなく最適の抵抗値に設定できる。その結果、増幅器Ａ１９，Ａ２０機能させる抵抗値Ｒ２６〜Ｒ２９を小さく設定できるので、不必要に増幅器の能力、例えば、出力段の駆動能力を上げることなく、半導体集積回路を小型化できる。
【産業上の利用可能性】
【００３６】
本発明は、半導体基板に形成され、増幅器の回路構成及び配線接続に用いる抵抗層と、配線層とを有する半導体集積回路において、一端部が配線層の一端部に接続され他端部が抵抗層の途中部に接続されるコンタクト層とを有して構成された抵抗素子を備えるように構成されている。このような構成によれば、ＬＳＩの設計開発において、設計意図に反して発生する寄生成分によるコンタクト抵抗、すなわち回路図にないコンタクト抵抗等による悪影響を軽減できる。したがって、半導体集積回路におけるコンタクト抵抗のバラツキを考慮することなく最適の抵抗値で設計することができる。その結果、増幅器等の回路を構成する抵抗値を小さく設定できるので、不必要に回路の能力、例えば、出力段の駆動能力を上げることなく、半導体集積回路を小型化できる。このように、微細プロセス使用時のバラツキを抑える効果が得られるようにした半導体集積回路であるため、今後の微細化プロセスに対しても大きな効果が期待できる。
【符号の説明】
【００３７】
１０〜１２  半導体基板
２０〜２５  抵抗層
３０〜３５  配線層
４０，４３  コンタクト層
５０〜５２  抵抗素子
１００〜１０３  基本回路
１０１〜１０９  半導体集積回路
Ａ１，Ａ２，Ａ１１，Ａ１２，Ａ１７Ａ１８，Ａ１９，Ａ２０  増幅器
Ｃ  コンタクト
ＩＮ２，ＩＮ５，ＩＮ１９  入力端子
Ｎ１〜Ｎ６８  配線
ＯＵＴ１，ＯＵＴ５，ＯＵＴ１９
Ｒ１〜Ｒ２９  抵抗
Ｒｃ  コンタクト抵抗
×  フィードバックポイント
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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