(57)【要約】【課題】低消費電力かつミリ波帯のような高周波帯域でも十分に低い位相雑音で発振動作可能な低雑音電圧制御発振回路を提供する。【解決手段】低雑音電圧制御発振回路（10A）は、並列接続されたインダクタ（11a,11b）およびバラクタ（12a,12b）を有し、制御電圧（Vc）に応じてインピーダンスが変化するＬＣ共振回路（1A）と、ＬＣ共振回路に接続された、入力段のペアトランジスタ（21a,21b）および出力段のペアトランジスタ（22a,22b）を有するカスコード増幅回路（2A）とを備えている。出力段の各トランジスタのドレインと入力段の各トランジスタのゲートとがカップリングキャパシタ（23a,23b）を介してクロスカップル接続され、入力段の各トランジスタのゲートにカスコード増幅回路がＣ級動作するようなバイアス電圧（Vb）が印加可能に構成され、出力段の一方のトランジスタのドレインと他方のトランジスタのゲートとがクロスカップル接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
並列接続されたインダクタおよびバラクタを有し、制御電圧に応じてインピーダンスが変化するＬＣ共振回路と、
前記ＬＣ共振回路に接続された、入力段のペアトランジスタおよび出力段のペアトランジスタを有するカスコード増幅回路とを備え、
前記出力段の各トランジスタのドレインまたはコレクタと前記入力段の各トランジスタのゲートまたはベースとがカップリングキャパシタを介してクロスカップル接続されており、
前記入力段の各トランジスタのゲートまたはベースに前記カスコード増幅回路がＣ級動作するようなバイアス電圧が印加可能に構成されており、
前記出力段の一方のトランジスタのドレインまたはコレクタと他方のトランジスタのゲートまたはベースとがクロスカップル接続されている
ことを特徴とする低雑音電圧制御発振回路。
【請求項２】
前記入力段および出力段の各トランジスタがバックゲートに基板電圧が印加されたＭＯＳＦＥＴである、請求項１に記載の低雑音電圧制御発振回路。
【請求項３】
前記入力段の各トランジスタのゲートまたはベースにインダクタを介して前記バイアス電圧が印加可能に構成されている、請求項１および２のいずれか一つに記載の低雑音電圧制御発振回路。
【請求項４】
前記バラクタの第１の端子が前記制御電圧に接続され、前記バラクタの第２の端子が前記入力段のトランジスタのゲートまたはベースと前記カップリングキャパシタとの接続点に接続されている、請求項１から３のいずれか一つに記載の低雑音電圧制御発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発振回路に関し、特に、高周波帯域、例えば、ミリ波帯において低雑音で発振動作する低雑音電圧制御発振回路に関する。
【背景技術】
【０００２】
電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillator）は制御電圧に応じて発振周波数が可変の発振器であり、ＰＬＬ（Phase Locked Loop）回路などによく用いられる。電圧制御発振回路にはさまざまな回路構成があるが、その中の一つに差動増幅回路と、その負荷としてＬＣ共振回路とを用いたものがある。そのようなＬＣ共振型電圧制御発振回路では、制御電圧を変化させることでＬＣ共振回路のインピーダンスが変化し、それに応じて発振周波数が可変となっている。
【０００３】
従来、ＬＣ共振型電圧制御発振回路において、差動増幅回路を構成するペアトランジスタをカップリングキャパシタを介してクロスカップル接続して差動増幅回路をＣ級動作させることで位相雑音を低減している（例えば、非特許文献１を参照）。また、ＬＣ共振型電圧制御発振回路において、カスコード増幅回路を用いることで位相雑音を低く保ちながら低消費電力化を図っている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３４５１１６号公報
【非特許文献】
【０００５】
【非特許文献１】A. Mazzanti, P. Andreani, "A1.4mW 4.90-to-5.65GHz Class-C CMOS VCO with an Average FoM of194.5dBc/Hz," 2008 IEEE International Solid-State Circuits Conference, No.26-2, Feb. 2008, pp.473-474
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電圧制御発振回路の発振周波数を上げると差動増幅回路におけるトランジスタの伝達コンダクタンスは低下する。このため、Ｃ級バイアスを用いた低雑音電圧制御発振回路はミリ波帯のような高い周波数で発振動作させることが困難である。伝達コンダクタンスの低下を補償するためにカスコード増幅回路を採用してインピーダンスを増大させたとしても、やはりミリ波帯のような高い周波数帯域では十分に低い位相雑音で電圧制御発振回路を発振動作させることが困難である。
【０００７】
上記問題に鑑み、本発明は、低消費電力かつミリ波帯のような高周波帯域でも十分に低い位相雑音で発振動作可能な低雑音電圧制御発振回路を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明の一局面に従った低雑音電圧制御発振回路は、並列接続されたインダクタおよびバラクタを有し、制御電圧に応じてインピーダンスが変化するＬＣ共振回路と、前記ＬＣ共振回路に接続された、入力段のペアトランジスタおよび出力段のペアトランジスタを有するカスコード増幅回路とを備えている。ここで、前記出力段の各トランジスタのドレインまたはコレクタと前記入力段の各トランジスタのゲートまたはベースとがカップリングキャパシタを介してクロスカップル接続されている。また、前記入力段の各トランジスタのゲートまたはベースに前記カスコード増幅回路がＣ級動作するようなバイアス電圧が印加可能に構成されている。また、前記出力段の一方のトランジスタのドレインまたはコレクタと他方のトランジスタのゲートまたはベースとがクロスカップル接続されている。
【０００９】
これによると、カスコード増幅回路がＣ級動作するとともに、出力段のペアトランジスタがゲインブースト回路として機能してより大きなゲインでＬＣ共振回路の信号が差動増幅される。
【００１０】
前記入力段および出力段の各トランジスタがバックゲートに基板電圧が印加されたＭＯＳＦＥＴであってもよい。
【００１１】
また、前記入力段の各トランジスタのゲートまたはベースにインダクタを介して前記バイアス電圧が印加可能に構成されていてもよい。
【００１２】
また、前記バラクタの第１の端子が前記制御電圧に接続され、前記バラクタの第２の端子が前記入力段のトランジスタのゲートまたはベースと前記カップリングキャパシタとの接続点に接続されていてもよい。
【発明の効果】
【００１３】
本発明によると、ミリ波のような高周波帯域においても電圧制御発振回路をＣ級動作させることができ、低消費電力化および低位相雑音性能を達成することができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る低雑音電圧制御発振回路の回路図
【図２】従来例と第１の実施形態に係る低雑音電圧制御発振回路の位相雑音特性を示すグラフ
【図３】従来例と第１の実施形態に係る低雑音電圧制御発振回路のＦｏＭを示すグラフ
【図４】第２の実施形態に係る低雑音電圧制御発振回路の回路図
【図５】第３の実施形態に係る低雑音電圧制御発振回路の回路図
【発明を実施するための形態】
【００１５】
以下、図面を参照しながら本発明を実施するための形態について説明する。
【００１６】
≪第１の実施形態≫
図１は、第１の実施形態に係る低雑音電圧制御発振回路の回路構成を示す。本実施形態に係る低雑音電圧制御発振回路１０Ａは、ＬＣ共振回路１Ａと、それに接続されたカスコード増幅回路２Ａとを備えている。
【００１７】
ＬＣ共振回路１Ａは、二つのインダクタ１１ａ、１１ｂと、二つのバラクタ１２ａ、１２ｂとを備えている。インダクタ１１ａの一端とインダクタ１１ｂの一端とは互いに接続され、当該接続点に電源電圧Ｖｄｄが印加される。バラクタ１２ａの一端とバラクタ１２ｂの一端とは互いに接続され、当該接続点に制御電圧Ｖｃが印加される。インダクタ１１ａの他端とバラクタ１２ａの他端とはカップリングキャパシタ２３ｂを介して互いに接続されている。インダクタ１１ｂの他端とバラクタ１２ｂの他端とはカップリングキャパシタ２３ａを介して互いに接続されている。このように、ＬＣ共振回路１Ａにおいて、二つのインダクタ１１ａ、１１ｂと、二つのバラクタ１２ａ、１２ｂとが並列接続されている。
【００１８】
低雑音電圧制御発振回路１０Ａの発振周波数はＬＣ共振回路１Ａの共振周波数により決まる。上記のようにバラクタ１２ａ、１２ｂの一端に制御電圧Ｖｃが接続されていることにより、バラクタ１２ａ、１２ｂは制御電圧Ｖｃによりその容量値を制御することができる。制御電圧Ｖｃを変化させることでバラクタ１２ａ、１２ｂの各容量値が変化してＬＣ共振回路１Ａのインピーダンスが変化し、共振周波数も変化する。したがって、低雑音電圧制御発振回路１０Ａの発振周波数を制御電圧Ｖｃによって制御することができる。
【００１９】
カスコード増幅回路２Ａは、入力段のペアトランジスタとしてｎ型のＭＯＳＦＥＴ（MetalOxide Semiconductor Field Effect Transistor）２１ａ、２１ｂと、出力段のペアトランジスタとしてｎ型のＭＯＳＦＥＴ２２ａ、２２ｂとを備えている。ＭＯＳＦＥＴ２２ｂのドレインとＭＯＳＦＥＴ２１ａのゲートとがカップリングキャパシタ２３ａを介して接続されるとともに、ＭＯＳＦＥＴ２２ａのドレインとＭＯＳＦＥＴ２１ｂのゲートとがカップリングキャパシタ２３ｂを介して接続されている。すなわち、ＭＯＳＦＥＴ２２ａ、２２ｂの各ドレインとＭＯＳＦＥＴ２１ａ、２１ｂの各ゲートとがカップリングキャパシタ２３ａ、２３ｂを介してクロスカップル接続されている。これにより、カスコード増幅回路２Ａは負性抵抗として機能するようになっている。
【００２０】
また、ＭＯＳＦＥＴ２１ａ、２１ｂの各ゲートに抵抗素子２４ａ、２４ｂを介してバイアス電圧Ｖｂが印加可能に構成されている。ＭＯＳＦＥＴ２１ａ、２１ｂのゲートにＭＯＳＦＥＴ２１ａ、２１ｂの閾値電圧よりも十分に低いバイアス電圧Ｖｂを印加することで、カスコード増幅回路２ＡをＣ級動作させることができる。これにより、ＭＯＳＦＥＴ２１ａ、２１ｂに流れる電流がパルス状となるため、低雑音電圧制御発振回路１０Ａを十分に低い位相雑音で発振動作させることができる。
【００２１】
さらに、ＭＯＳＦＥＴ２２ｂのドレインとＭＯＳＦＥＴ２２ａのゲートとが互いに接続されるとともに、ＭＯＳＦＥＴ２２ａのドレインとＭＯＳＦＥＴ２２ｂのゲートとが互いに接続されている。すなわち、ＭＯＳＦＥＴ２２ａ、２２ｂの各ドレインとＭＯＳＦＥＴ２２ａ、２２ｂの各ゲートとがクロスカップル接続されている。
【００２２】
カスコード増幅回路２ＡではＭＯＳＦＥＴ２２ａとＭＯＳＦＥＴ２２ｂとは互いに逆位相の動きをし、ＭＯＳＦＥＴ２２ａのドレイン電圧が高電位（または低電位）のとき、ＭＯＳＦＥＴ２２ｂのソース電圧は低電位（または高電位）となる。すなわち、ＭＯＳＦＥＴ２２ａのドレイン電圧とＭＯＳＦＥＴ２２ｂのソース電圧とは互いに逆位相の関係にある。同様に、ＭＯＳＦＥＴ２２ｂのドレイン電圧とＭＯＳＦＥＴ２２ａのソース電圧もまた互いに逆位相の関係にある。したがって、ＭＯＳＦＥＴ２２ａ、２２ｂの上記のようにクロスカップル接続することで、ＭＯＳＦＥＴ２２ａ、２２ｂのそれぞれにおいて実質的に各ソース電圧が反転増幅されて各ゲートにフィードバックされることとなり、ＭＯＳＦＥＴ２２ａ、２２ｂがそれぞれゲインブースト回路として機能する。これにより、カスコード増幅回路２Ａにおいて出力段のＭＯＳＦＥＴ２２ａ、２２ｂのゲインをより大きくすることができ、低雑音電圧制御発振回路１０Ａはミリ波帯のような高周波帯域でも十分に低い位相雑音で発振動作可能となる。また、上記のゲインブースト回路がオペアンプなどの反転増幅回路を用いることなくＭＯＳＦＥＴ２２ａ、２２ｂをクロスカップル接続するだけで構成することができるため、回路規模および消費電力を増大させることなくゲイン増強を図ることができる。
【００２３】
さらに、カスコード増幅回路２Ａを構成する各ＭＯＳＦＥＴ２１ａ、２１ｂ、２２ａ、２２ｂのバックゲートには基板電圧Ｖｓｕｂが印加されている。このように各ＭＯＳＦＥＴの基板バイアスに順バイアスを印加することにより、各ＭＯＳＦＥＴの各端子の規定電圧を超えることなく規定電圧よりも高い電源電圧を印加することが可能になる。これにより、カスコード増幅回路２Ａの出力振幅を増大させることができる。
【００２４】
以上のように、本実施形態によると、ミリ波帯のような高周波帯域においてトランジスタの伝達コンダクタンスが低下してもＣ級増幅動作が可能となる。したがって、本実施形態に係る低雑音電圧制御発振回路１０Ａは、低消費電力かつミリ波帯のような高周波帯域でも十分に低い位相雑音で発振動作可能である。
【００２５】
図２は、Ｃ級バイアスを用いない従来の一般的なＣＭＯＳ電圧制御発振回路（従来例）と本実施形態に係る低雑音電圧制御発振回路１０Ａの位相雑音特性を示すグラフである。また、図３は、従来例と本実施形態に係る低雑音電圧制御発振回路１０ＡのＦｏＭ（Figure of Merits）を示すグラフである。ＦｏＭは次式で与えられる性能指数である。
【００２６】
【数１】
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【００２７】
図２および図３から明らかなように、発振周波数が７９ＧＨｚ付近のミリ波帯において、本実施形態に係る低雑音電圧制御発振回路１０Ａは従来例と比較して位相雑音を１０ｄＢ程度低減できている。また、ミリ波帯におけるＦｏＭについても、本実施形態に係る低雑音電圧制御発振回路１０Ａは従来例と比較して良好である。
【００２８】
≪第２の実施形態≫
図４は、第２の実施形態に係る低雑音電圧制御発振回路の回路構成を示す。本実施形態に係る低雑音電圧制御発振回路１０Ｂは、ＬＣ共振回路１Ｂと、それに接続されたカスコード増幅回路２Ａとを備えている。
【００２９】
ＬＣ共振回路１Ｂは、二つのインダクタ１１ａ、１１ｂと、二つのバラクタ１２ａ、１２ｂとを備えている。インダクタ１１ａの一端とインダクタ１１ｂの一端とは互いに接続され、当該接続点に電源電圧Ｖｄｄが印加される。バラクタ１２ａの一端とバラクタ１２ｂの一端とは互いに接続され、当該接続点に制御電圧Ｖｃが印加される。インダクタ１１ａの他端とバラクタ１２ａの他端とが互いに接続されている。インダクタ１１ｂの他端とバラクタ１２ｂの他端とが互いに接続されている。このように、ＬＣ共振回路１Ｂにおいて、二つのインダクタ１１ａ、１１ｂと、二つのバラクタ１２ａ、１２ｂとが並列接続されている。
【００３０】
低雑音電圧制御発振回路１０Ｂの発振周波数はＬＣ共振回路１Ｂの共振周波数により決まる。上記のようにバラクタ１２ａ、１２ｂの一端に制御電圧Ｖｃが接続されていることにより、バラクタ１２ａ、１２ｂは制御電圧Ｖｃによりその容量値を制御することができる。制御電圧Ｖｃを変化させることでバラクタ１２ａ、１２ｂの各容量値が変化してＬＣ共振回路１Ｂのインピーダンスが変化し、共振周波数も変化する。したがって、低雑音電圧制御発振回路１０Ｂの発振周波数を制御電圧Ｖｃによって制御することができる。
【００３１】
カスコード増幅回路２Ａは第１の実施形態と同じ構成である。
【００３２】
以上のように、本実施形態でも、ミリ波帯のような高周波帯域においてトランジスタの伝達コンダクタンスが低下してもＣ級増幅動作が可能となる。したがって、本実施形態に係る低雑音電圧制御発振回路１０Ｂは、低消費電力かつミリ波帯のような高周波帯域でも十分に低い位相雑音で発振動作可能である。
【００３３】
≪第３の実施形態≫
図５は、第３の実施形態に係る低雑音電圧制御発振回路の回路構成を示す。本実施形態に係る低雑音電圧制御発振回路１０Ｃは、ＬＣ共振回路１Ａと、それに接続されたカスコード増幅回路２Ｂとを備えている。
【００３４】
ＬＣ共振回路１Ａは第１の実施形態と同じ構成である。
【００３５】
カスコード増幅回路２Ｂも基本的には第１の実施形態と同じ構成である。ただし、ＭＯＳＦＥＴ２１ａ、２１ｂの各ゲートにインダクタ２５ａ、２５ｂを介してバイアス電圧Ｖｂが印加可能に構成されている。ＭＯＳＦＥＴ２１ａ、２１ｂのゲートにＭＯＳＦＥＴ２１ａ、２１ｂの閾値電圧よりも十分に低いバイアス電圧Ｖｂを印加することで、カスコード増幅回路２ＢをＣ級動作させることができる。これにより、ＭＯＳＦＥＴ２１ａ、２１ｂに流れる電流がパルス状となるため、低雑音電圧制御発振回路１０Ｂを十分に低い位相雑音で発振動作させることができる。
【００３６】
また、インダクタ２５ａ、２５ｂとバラクタ１２ａ、１２ｂとでＬＣ共振回路１Ａ以外のもう一つの共振回路が形成され、当該共振回路はＬＣ共振回路１Ａとともにいわゆるカップルド・レゾネータを構成することができる。カップルド・レゾネータ回路にマッチング回路の働きを持たせ、ドレインからゲートへの帰還においてインピーダンス変換を行うことにより、ＭＯＳＦＥＴのゲートとドレインを最適なインピーダンスで駆動することも可能となる。
【００３７】
以上のように、本実施形態でも、ミリ波帯のような高周波帯域においてトランジスタの伝達コンダクタンスが低下してもＣ級増幅動作が可能となる。したがって、本実施形態に係る低雑音電圧制御発振回路１０Ｃは、低消費電力かつミリ波帯のような高周波帯域でも十分に低い位相雑音で発振動作可能である。
【００３８】
なお、本発明は上記実施形態に限定されることはなく、さまざまな変形が可能である。例えば、上記実施形態ではカスコード増幅回路２Ａ、２Ｂはｎ型のＭＯＳＦＥＴで構成されているが、ｐ型のＭＯＳＦＥＴまたはＣＭＯＳＦＥＴ、あるいは、ｎｐｎ型またはｐｎｐ型のバイポーラトランジスタで構成することもできる。また、ＬＣ共振回路１Ａ、１Ｂにおいて、制御電圧Ｖｃによってバラクタ１２ａ、１２ｂの容量値を変化させること以外に、制御電圧Ｖｃによってインダクタ１１ａ、１１ｂのインダクタンスを変更させる構成に変形してもよい。
【産業上の利用可能性】
【００３９】
本発明に係る低雑音電圧制御発振回路は、低消費電力かつ高周波帯域でも十分に低い位相雑音で発振動作可能であるため、ミリ波を利用するような車載レーダーやミリ波送受信機などに有用である。
【符号の説明】
【００４０】
１０Ａ、１０Ｂ、１０Ｃ  低雑音電圧制御発振回路
１Ａ、１Ｂ      ＬＣ共振回路
１１ａ、１１ｂ  インダクタ
１２ａ、１２ｂ  バラクタ
２Ａ、２Ｂ      カスコード増幅回路
２１ａ、２１ｂ  ＭＯＳＦＥＴ（入力段のトランジスタ）
２２ａ、２２ｂ  ＭＯＳＦＥＴ（出力端のトランジスタ）
２３ａ、２３ｂ  カップリングキャパシタ
２５ａ、２５ｂ  インダクタ
Ｖｃ      制御電圧
Ｖｂ      バイアス電圧
Ｖｓｕｂ  基板電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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