(57)【要約】【課題】読み出し速度、書き込み速度、消去速度などの動作速度の向上を図りつつ、動作制御および回路レイアウト設計の緩和を図る。【解決手段】本実施形態による不揮発性半導体記憶装置は、半導体基板３０と、半導体基板の上方に形成された第１層ＢＧと、第１層の上方に順に積層された第１導電層ＣＧ、電極間絶縁層５３ａ、および第２導電層とＣＧ、第１導電層、電極間絶縁層、および第２導電層内に設けられた一対の貫通ホール４９の内面上に形成されたメモリ膜と、一対の貫通ホール内におけるメモリ膜上に形成され、少なくとも一部が結晶化した半導体層ＳＰと、貫通ホール内の少なくとも一部、および／または第１層内に設けられた一対の貫通ホールの下端を連結させる連結ホール内の少なくとも一部に形成され、半導体層に接する金属層７０と、を具備する。【選択図】      図３
2014175348.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成され、絶縁層である第１層と、
前記第１層の上方に順に積層された第１導電層、電極間絶縁層、および第２導電層と、
前記第１導電層、前記電極間絶縁層、および前記第２導電層内に設けられた積層方向に延びる一対の貫通ホールの内面上に形成されたメモリ膜と、
前記一対の貫通ホール内における前記メモリ膜上に形成され、少なくとも一部が結晶化した半導体層と、
前記貫通ホール内の少なくとも一部、および／または前記第１層内に設けられた前記一対の貫通ホールの下端を連結させる連結ホール内の少なくとも一部に形成され、前記半導体層に接し、Ｎｉ、Ｃｏ、Ａｌ、またはＰｄを含む金属層と、
を具備し、
前記第１導電層は、ダミーゲートであることを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板の上方に形成された第１層と、
前記第１層の上方に順に積層された第１導電層、電極間絶縁層、および第２導電層と、
前記第１導電層、前記電極間絶縁層、および前記第２導電層内に設けられた積層方向に延びる一対の貫通ホールの内面上に形成されたメモリ膜と、
前記一対の貫通ホール内における前記メモリ膜上に形成され、少なくとも一部が結晶化した半導体層と、
前記貫通ホール内の少なくとも一部、および／または前記第１層内に設けられた前記一対の貫通ホールの下端を連結させる連結ホール内の少なくとも一部に形成され、前記半導体層に接する金属層と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記金属層は、前記連結ホールの内面上に形成されることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１層は、絶縁層であることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリ膜は、前記連結ホールの内面上に形成され、
前記半導体層は、前記連結ホール内における前記メモリ膜上に形成され、
前記金属層は、前記連結ホール内における前記半導体層上に形成される
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項６】
前記金属層は、Ｎｉ、Ｃｏ、Ａｌ、またはＰｄを含むことを特徴とする請求項２乃至請求項５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記第１導電層は、ダミーゲートであることを特徴とする請求項２乃至請求項６のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリとして、プロセスコストの増大を抑制するために、垂直方向に積層され、一括加工により形成される３次元積層メモリが提案されている。
【０００３】
３次元積層メモリでは、半導体基板上に積層された複数の電極に一括で円筒型の孔（メモリホール）を開口し、孔の内壁にメモリ膜を形成し、その後、孔の内部にチャネルとなるポリシリコン（半導体ピラー）を形成する。これにより、積層方向に直列接続された複数のＭＯＮＯＳメモリセルからなるＮＡＮＤストリング（メモリストリング）を一括で形成することができる。
【０００４】
さらに、上記一括加工型３次元積層メモリでは、チャネルとして、一対の柱状部とそれらを下端で連結する連結部とで構成されるＵ字状半導体ピラーが用いられるものが提案されている。この場合、Ｕ字状半導体ピラーに沿って、メモリストリングが形成される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−２４９５５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
読み出し速度、書き込み速度、消去速度などの動作速度の向上を図りつつ、動作制御および回路レイアウト設計の緩和を図る不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本実施形態による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の上方に形成された第１層と、前記第１層の上方に順に積層された第１導電層、電極間絶縁層、および第２導電層と、前記第１導電層、前記電極間絶縁層、および前記第２導電層内に設けられた積層方向に延びる一対の貫通ホールの内面上に形成されたメモリ膜と、前記一対の貫通ホール内における前記メモリ膜上に形成され、少なくとも一部が結晶化した半導体層と、前記貫通ホール内の少なくとも一部、および／または前記第１層内に設けられた前記一対の貫通ホールの下端を連結させる連結ホール内の少なくとも一部に形成され、前記半導体層に接する金属層と、を具備する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の全体構成例を示す斜視図。
【図２】第１の実施形態に係るＮＡＮＤストリングを示す斜視図。
【図３】第１の実施形態に係るＮＡＮＤストリングを示す断面図。
【図４】第１の実施形態に係るＮＡＮＤストリングを示す回路図。
【図５】第１の実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。
【図６】図５に続く、第１の実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。
【図７】図６に続く、第１の実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。
【図８】図７に続く、第１の実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。
【図９】図８に続く、第１の実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。
【図１０】図９に続く、第１の実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。
【図１１】図１０に続く、第１の実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。
【図１２】図１１に続く、第１の実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。
【図１３】図１２に続く、第１の実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。
【図１４】図１３に続く、第１の実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。
【図１５】図１４に続く、第１の実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。
【図１６】第２の実施形態に係るＮＡＮＤストリングを示す断面図。
【図１７】第２の実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。
【図１８】図１７に続く、第２の実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。
【図１９】図１８に続く、第２の実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。
【図２０】図１９に続く、第２の実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。
【図２１】図２０に続く、第２の実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。
【図２２】図２１に続く、第２の実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。
【図２３】図２２に続く、第２の実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。
【図２４】図２３に続く、第２の実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。
【図２５】図２４に続く、第２の実施形態に係るＮＡＮＤストリングの製造工程を示す断面図。
【発明を実施するための形態】
【０００９】
Ｕ字状半導体ピラーを用いた一括加工型の３次元積層メモリ（Ｕ字型（パイプ型）３次元積層メモリ）では、一対の柱状部を連結する連結部に、いわゆるバックゲートトランジスタが構成される。このバックゲートトランジスタは、メモリとしての機能はなく、また、動作中において常に導通状態となるように制御される。すなわち、バックゲートトランジスタは常に導通状態であればよく、動作中においてオン／オフ制御をする必要はない。しかし、実際は、バックゲートトランジスタは制御回路に接続されて、トランジスタとして制御されている。このため、バックゲートトランジスタは冗長部分となっており、動作制御および回路レイアウト設計を複雑にしている。
【００１０】
本実施形態は、バックゲートトランジスタ部分に金属層を形成することにより、バックゲートトランジスタの制御を不要として上記問題を解決するものである。
【００１１】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。
【００１２】
＜第１の実施形態＞
図１乃至図１５を用いて、第１の実施形態に係る不揮発性半導体記憶装置について説明する。第１の実施形態は、バックゲートＢＧに設けられる連結ホール６０の内面上に金属層７０を形成する例である。これにより、バックゲートＢＧ制御およびその制御回路が不要となり、動作制御および回路レイアウトの緩和を図ることができる。以下に、第１の実施形態に係る不揮発性半導体記憶装置について詳説する。
【００１３】
［全体構成例］
まず、図１を用いて、第１の実施形態に係る不揮発性半導体記憶装置の全体構成例について説明する。
【００１４】
図１は、第１の実施形態に係る不揮発性半導体記憶装置の全体構成例を示す斜視図である。
【００１５】
図１に示すように、メモリセルアレイ５には、複数のワード線ＷＬ（コントロールゲートＣＧ）、複数のビット線ＢＬ、複数のソース線ＳＬ、複数のバックゲートＢＧ、複数のソース側選択ゲートＳＧＳ、および複数のドレイン側選択ゲートＳＧＤが設けられる。
【００１６】
このメモリセルアレイ５において、積層された複数のワード線ＷＬと後述する半導体ピラーＳＰとの各交差部に、データを記憶するメモリセルトランジスタＭＴｒが配置される。これら半導体ピラーＳＰに沿って電流経路が直列に接続される複数のメモリセルトランジスタＭＴｒでＮＡＮＤストリング４０が構成される。これらＮＡＮＤストリング４０は、マトリクス状に複数配置される。メモリセルアレイ５におけるＮＡＮＤストリング４０の各種構造については、図２および図３を用いて後述する。
【００１７】
積層された複数のワード線ＷＬのロウ方向における端部は階段状になっており、各段の上面にコンタクトが接続される。これらのコンタクトは、その上部においてそれぞれ配線に接続される。すなわち、各ワード線ＷＬは、これらコンタクトおよび配線を介してワード線駆動回路１３に接続される。このワード線駆動回路１３によって、ワード線ＷＬに印加される電圧が制御される。
【００１８】
また、カラム方向において、偶数番目のワード線ＷＬはロウ方向の一端で互いに接続され、奇数番目のワード線ＷＬはロウ方向の他端で互いに接続される。なお、図１において、ワード線ＷＬが４層積層された例を示しているが、これに限らない。
【００１９】
ソース線ＳＬのロウ方向における端部の上面にそれぞれコンタクトが接続され、その上部において配線が接続される。ソース線ＳＬは、これらコンタクトおよび配線を介してソース線駆動回路１７に接続される。このソース線駆動回路１７によって、ソース線ＳＬに印加される電圧が制御される。なお、ソース線駆動回路１７は、例えば複数のソース線ＳＬに対して１つ接続される。
【００２０】
ソース側選択ゲートＳＧＳのロウ方向における端部の上面にそれぞれコンタクトが接続され、その上部において配線が接続される。ソース側選択ゲートＳＧＳは、これらコンタクトおよび配線を介してソース側選択ゲート線駆動回路１４に接続される。このソース側選択ゲート線駆動回路１４によって、ソース側選択ゲートＳＧＳに印加される電圧が制御される。
【００２１】
ドレイン側選択ゲートＳＧＤのロウ方向における端部の上面にそれぞれコンタクトが接続され、その上部において配線が接続される。ドレイン側選択ゲートＳＧＤは、これらコンタクトおよび配線を介してドレイン側選択ゲート線駆動回路１５に接続される。このドレイン側選択ゲート線駆動回路１５によって、ドレイン側選択ゲートＳＧＤに印加される電圧が制御される。
【００２２】
ビット線ＢＬのカラム方向における端部の下面にそれぞれコンタクトが接続され、その下部においてセンスアンプ４が接続される。このセンスアンプ４によって、ビット線ＢＬに印加される電圧が制御される。
【００２３】
第１の実施形態において、バックゲートＢＧの制御は、不要である。このため、バックゲートＢＧを制御するバックゲート制御回路は、設けられない。なお、第１の実施形態において、バックゲートＢＧは、トランジスタとしての機能を有さないが、本明細書においてはバックゲートＢＧと称して説明する。このバックゲートＢＧについての詳細は、後述する。
【００２４】
また、図１において、各種駆動回路に接続される配線は全て、同レベルの配線層に形成されているが、これに限らず、異なるレベルの配線層に形成されてもよい。また、各種駆動回路の数は、各ゲートの数に応じて決定されるが、１つのゲートに対して１つの駆動回路が接続されてもよいし、所定個のゲートに対して１つ接続されてもよい。
【００２５】
［ＮＡＮＤストリングの構成例］
次に、図２乃至図４を用いて、第１の実施形態に係るＮＡＮＤストリング４０の構成例について説明する。
【００２６】
図２は、第１の実施形態に係るＮＡＮＤストリング４０を示す斜視図である。図３は、第１の実施形態に係るＮＡＮＤストリング４０を示す断面図であり、ＮＡＮＤストリング４０のカラム方向に沿った断面構造について示す図である。なお、図２においてメモリ膜は省略し、図３においてソース線ＳＬおよびビット線ＢＬは省略している。
【００２７】
図２および図３に示すように、メモリセルアレイ５において、ＮＡＮＤストリング４０は、半導体基板３０の上方に形成され、バックゲートＢＧ、複数のコントロールゲートＣＧ、選択ゲートＳＧ、半導体ピラー（半導体層）ＳＰ、メモリ膜（ブロック絶縁層５３、電荷蓄積層５４、およびトンネル絶縁層５５）、および金属層７０を有する。
【００２８】
なお、本明細書において、ブロック絶縁層５３、電荷蓄積層５４、およびトンネル絶縁層５５をメモリ膜と称するが、データを記憶する膜とは限らない。
【００２９】
バックゲートＢＧは、半導体基板３０上に絶縁層３１を介して形成される。バックゲートＢＧは、平面状に広がるように形成される。バックゲートＢＧは、酸化シリコン（例えばＳｉＯ２）、窒化シリコン（例えばＳｉＮ）またはｈｉｇｈ−ｋ材料等の絶縁層で構成される。また、詳細は後述するが、第１の実施形態において、バックゲートＢＧは、半導体ピラーＳＰとでトランジスタを構成せず、その内部に金属層７０を含むことにより配線９０を構成して常に導通状態になる。
【００３０】
複数のコントロールゲートＣＧは、バックゲートＢＧ上に絶縁層４１を介して形成される。これら複数のコントロールゲートＣＧは、それぞれ間に電極間絶縁層５３ａを介して積層される。言い換えると、絶縁層４１上に、複数の電極間絶縁層５３ａおよび複数のコントロールゲートＣＧが交互に積層される。コントロールゲートＣＧは、例えば、不純物（例えばボロン）が導入されたドープドシリコン層で構成される。
【００３１】
選択ゲートＳＧは、最上層のコントロールゲートＣＧ上に、絶縁層４５を介して形成される。選択ゲートＳＧは、例えば、コントロールゲートＣＧと同様に、不純物が導入されたドープドシリコン層で構成される。
【００３２】
選択ゲートＳＧの上方に絶縁層５９を介してソース線ＳＬが形成され、さらに上方に図示せぬ絶縁層を介してビット線ＢＬが形成される。
【００３３】
選択ゲートＳＧ、コントロールゲートＣＧ、バックゲートＢＧ、絶縁層４１，４５、および電極間絶縁層５３ａ内には、Ｕ字状メモリホール５１が設けられる。このＵ字状メモリホール５１は、カラム方向に並ぶ一対の貫通ホール４９と、一対の貫通ホール４９の下端を連結する連結ホール６０とで構成される。貫通ホール４９は、選択ゲートＳＧ、コントロールゲートＣＧ、絶縁層４１，４５、および電極間絶縁層５３ａ内において積層方向に延びるように形成される。連結ホール６０は、バックゲートＢＧ内にカラム方向に延びるように形成される。
【００３４】
また、コントロールゲートＣＧ、絶縁層４１，４５、および電極間絶縁層５３ａには、一対の貫通ホール４９の間で、かつロウ方向および積層方向に拡がるスリット４７ａが設けられる。これにより、コントロールゲートＣＧ、絶縁層４１，４５、および電極間絶縁層５３ａは、ロウ方向に沿って分断される。さらに、選択ゲートＳＧには、スリット４７ａが開口するように、スリット４７ａの上部にロウ方向および積層方向に拡がる開口部４７ｂが設けられる。これにより、選択ゲートＳＧは、ロウ方向に沿って分断され、一方がドレイン側選択ゲートＳＧＤ、他方がソース側選択ゲートＳＧＳとなる。スリット４７ａおよび開口部４７ｂには、絶縁材５８が埋め込まれる。
【００３５】
また、図示はしないが、選択ゲートＳＧおよびコントロールゲートＣＧにおける絶縁材５８に接する部分をシリサイド化してもよい。
【００３６】
メモリ膜は、貫通ホール４９の内面上に形成される。このメモリ膜は、ブロック絶縁層５３、電荷蓄積層５４、およびトンネル層５５で構成される。
【００３７】
ブロック絶縁層５３は、貫通ホール４９の内面上に形成される。すなわち、ブロック絶縁層５３は、貫通ホール４９内における選択ゲートＳＧ、コントロールゲートＣＧ、電極間絶縁層５３ａ、および絶縁層４１，４５上に形成される。また、ブロック絶縁層５３は、貫通ホール４９内における底面において、後述する金属層７０上に形成される。ブロック絶縁層５３は、例えば酸化シリコンまたは窒化シリコン等の絶縁層、もしくはこれらの積層構造で構成される。
【００３８】
また、ブロック絶縁層５３は、電極間絶縁層５３ａと一体であってもよい。すなわち、電極間絶縁層５３ａは、積層方向に隣接する２つのコントロールゲートＣＧ間の隙間５２にブロック絶縁層５３が埋め込まれた構造でもよい。
【００３９】
電荷蓄積層５４は、貫通ホール４９内におけるブロック絶縁層５３上に形成される。電荷蓄積層５４は、例えば酸化シリコンまたは窒化シリコン等の絶縁層で構成される。
【００４０】
トンネル絶縁層５５は、貫通ホール４９内における電荷蓄積層５４上に形成される。トンネル絶縁層５５は、例えば酸化シリコンまたは窒化シリコン等の絶縁層、もしくはこれらの積層構造で構成される。なお、トンネル絶縁層５５は、エアギャップ層であってもよい。
【００４１】
これらブロック絶縁層５３、電荷蓄積層５４、およびトンネル絶縁層５５は、貫通ホール４９の底面において開口部７２を有する。この開口部７２を介して、後述する金属層７０の上面の一部が露出する。
【００４２】
半導体ピラーＳＰは、貫通ホール４９内におけるメモリ膜（トンネル絶縁層５５）上に形成される。また、半導体ピラーＳＰは、開口部７２の内面上にも形成される。すなわち、半導体ピラーＳＰは、開口部７２内におけるメモリ膜（ブロック絶縁層５３、電荷蓄積層５４、およびトンネル層５５）上、および金属層７０上に形成される。このため、半導体ピラーＳＰは、開口部７２の底面において露出した金属層７２に接する。半導体ピラーＳＰは、後述するＭＩＬＣ（Metal Induced Lateral Crystallization）法によって結晶化（単結晶化または多結晶化）された半導体材料（例えば、Ｓｉ、ＳｉＧｅ、Ｇｅ）で構成される。この半導体ピラーＳＰが各種トランジスタのチャネルとして機能する。
【００４３】
貫通ホール４９内における半導体ピラーＳＰ上には、コア層５６が形成される。コア層５６は例えば酸化シリコンからなる絶縁層で構成され、これにより、Ｕ字状メモリホール５１内が埋め込まれる。なお、コア層５６を空洞として、貫通ホール４９内を埋め込まなくてもよい。
【００４４】
金属層７０は、連結ホール６０の内面上に形成される。すなわち、金属層７０は、連結ホール６０内におけるバックゲートＢＧ上に形成される。これにより、連結ホール６０内が埋め込まれる。金属層７０は、開口部７２を介して半導体ピラーＳＰに接する。金属層７０は、半導体ピラーＳＰを構成するＳｉと同等またはそれ以上の電気伝導率を有し、また、ＭＩＬＣ法等によってＳｉを結晶化させる金属材料で構成される。すなわち、金属層７０は、ＭＩＬＣ法における触媒として機能する。このような金属材料としては、例えば、Ｎｉ（ニッケル）、Ｃｏ（コバルト）、Ａｌ（アルミニウム）、またはＰｄ（パラジウム）が挙げられる。また、金属層７０は、各金属材料のシリサイドで構成されてもよい。また、金属層７０は、６００℃以下の温度でシリサイド化する金属材料で構成されることが望ましい。
【００４５】
なお、半導体ピラーＳＰと金属層７０との境界面がバックゲートＢＧの上面と同等になるように形成されることが望ましいが、これに限らない。すなわち、連結ホール６０は、金属層７０のみで埋め込まれていなくてもよい。開口部７２を介して、貫通ホール４９から連結ホール６０の一部まで半導体ピラーＳＰが連接して形成されていてもよい。また、半導体ピラーＳＰにおける下端部（金属層７０との接触部分）近傍がシリサイドを含んでもよく、半導体ピラーＳＰにおける（後に形成される絶縁層５９との接触部分）近傍がシリサイドを含んでもよい。また、半導体ピラーＳＰにおける金属層７０および絶縁層５９との接触部分近傍に限らず、半導体ピラーＳＰがシリサイドを含んでもよい。これらのシリサイドは、ＭＩＬＣプロセスによって生じるものである。
【００４６】
半導体ピラーＳＰと、その周囲に形成されたメモリ膜および各種ゲートによって、各種トランジスタが構成される。そして、半導体ピラーＳＰを各種トランジスタのチャネルとして、半導体ピラーＳＰおよび金属層７０に沿ってＮＡＮＤストリング４０が構成される。
【００４７】
より具体的には、コントロールゲートＣＧ、半導体ピラーＳＰ、およびこれらの間に形成されたメモリ膜でメモリセルトランジスタＭＴｒが構成される。また、選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳ）、半導体ピラーＳＰ、およびこれらの間に形成されたメモリ膜で選択トランジスタ（ドレイン側選択トランジスタＳＤＴｒおよびソース側選択トランジスタＳＳＴｒ）が構成される。
【００４８】
なお、メモリ膜と称したが、選択トランジスタにおいてメモリ膜はデータを記憶するものではなく、単にゲート絶縁膜として機能する。
【００４９】
第１の実施形態において、バックゲートＢＧ内に設けられた連結ホール６０内には、半導体ピラーＳＰおよびメモリ膜は形成されない。このため、バックゲートＢＧ内において、いわゆるバックゲートトランジスタは構成されない。バックゲートＢＧ内に設けられた連結ホール６０内には、金属層７０が形成される。これにより、バックゲートＢＧ内において、常に導通状態である配線９０が構成される。
【００５０】
図４は、第１の実施形態に係るＮＡＮＤストリング４０を示す回路図である。
【００５１】
図４に示すように、ＮＡＮＤストリング４０は、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、およびメモリセルトランジスタＭＴｒ０〜ＭＴｒ７を備える。
【００５２】
メモリセルトランジスタＭＴｒ０〜ＭＴｒ７は、ソース側選択トランジスタＳＳＴｒとドレイン側選択トランジスタＳＤＴｒとの間に電流経路が直列に接続される。また、メモリセルトランジスタＭＴｒ３とメモリセルトランジスタＭＴｒ４との間には配線９０が配置される。この配線９０は、バックゲートＢＧ内に形成されたものである。
【００５３】
より具体的には、メモリセルトランジスタＭＴｒ０〜ＭＴｒ３の電流経路は積層方向に直列接続される。また、メモリセルトランジスタＭＴｒ４〜ＭＴｒ７の電流経路は積層方向に直列接続される。そして、積層方向の下部側において配線９０がメモリセルトランジスタＭＴｒ３とメモリセルトランジスタＭＴｒ４との間に配置されることで、これらの電流経路を直列に接続している。すなわち、図３に示す半導体ピラーＳＰおよび金属層７０に沿って、ＮＡＮＤストリング４０として、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、およびメモリセルトランジスタＭＴｒ０〜ＭＴｒ７の電流経路が直列に接続される。
【００５４】
また、メモリセルトランジスタＭＴｒ０〜ＭＴｒ７の制御ゲートはコントロールゲートＣＧ０〜ＣＧ７に接続される。また、ソース側選択トランジスタＳＳＴｒのゲートはソース側選択ゲートＳＧＳに接続され、ドレイン側選択トランジスタＳＤＴｒのゲートはドレイン側選択ゲートＳＧＤに接続される。
【００５５】
このように、開口部７２を介して金属層７０と一対の半導体ピラーＳＰとを接して形成することにより、メモリセルトランジスタＭＴｒ３のチャネルとメモリセルトランジスタＭＴｒ４のチャネルとを電気的に接続することができる。すなわち、バックゲートＢＧをトランジスタとして機能させることなく、配線９０としてメモリセルトランジスタＭＴｒ３のチャネルとメモリセルトランジスタＭＴｒ４のチャネルとを常に電気的に接続することができる。
【００５６】
ところで、最下層のコントロールゲートＣＧは、その両側（上下）の構造が他のコントロールゲートＣＧと異なる。特に、最下層のコントロールゲートＣＧには、下部に位置する金属層７０による電気的な影響が生じる場合がある。これにより、最下層のコントロールゲートＣＧは良好な特性が得られず、その結果、全体としてばらつきが生じてしまう。
【００５７】
これに対し、以下の方法により解決することができる。
【００５８】
第１の方法として、積層された複数のコントロールゲートＣＧのうちバックゲートＢＧ上に位置する最下層のコントロールゲートＣＧ（コントロールゲートＣＧ３，ＣＧ４）をダミーゲートにする方法が挙げられる。最下層のコントロールゲートＣＧをダミーゲートとして使用することで、金属層７０による電気的な影響を考慮する必要がなくなる。その結果、実際にセルとして使用するその他のコントロールゲートＣＧの構造を同じにすることができ、セル特性のばらつきの低減が可能となる。
【００５９】
ダミーメモリセルトランジスタは、以下のように動作する。書き込み動作時において、ダミーゲートには非書き込み対象のメモリセルトランジスタＭＴｒに接続されるコントロールゲートＣＧと同様に書き込みパス電圧が印加され、ダミーメモリセルトランジスタにはデータは書き込まれない。また、読み出し動作時において、ダミーゲートには、ダミーメモリセルトランジスタをオンにする電圧が印加される。
【００６０】
第２の方法として、最下層のコントロールゲートＣＧ付近の金属層７０を除去する方法が挙げられる。より具体的には、開口部７２を介して金属層７０を除去することで、連結ホール６０の端部（貫通ホール４９との接続部）付近の金属層７０を除去する。すなわち、金属層７０は、連結ホール６０の中央部のみに形成される。そして、開口部７２を介して、貫通ホール４９から連結ホール６０の端部まで連接して半導体ピラーＳＰが形成される。すなわち、金属層７０と半導体ピラーＳＰとの接触面が連結ホール６０内に設けられる。これにより、金属層７０と最下層のコントロールゲートＣＧとの最近接距離を大きくすることができる。したがって、金属層７０による最下層のコントロールゲートＣＧへの電気的な影響を抑制することができ、セル特性のばらつきの低減が可能となる。
【００６１】
第１の実施形態におけるＮＡＮＤストリング４０では、必要に応じて上記２つの方法のいずれか、または両方を適用することができる。
【００６２】
［製造方法］
次に、図５乃至図１５を用いて、第１の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
【００６３】
図５乃至図１５は、第１の実施形態に係る不揮発性半導体記憶装置（ＮＡＮＤストリング４０）の製造工程を示す断面図である。
【００６４】
まず、図５に示すように、半導体基板３０上に、例えば酸化シリコンで構成される絶縁層３１が形成される。この絶縁層３１上に、バックゲートＢＧが形成される。バックゲートＢＧは、酸化シリコン、窒化シリコンまたはｈｉｇｈ−ｋ材料等の絶縁層で構成される。
【００６５】
このバックゲートＢＧ内に、フォトリソグラフィおよびエッチングにより、連結ホール６０が形成される。この連結ホール６０は、カラム方向に延びる。また、連結ホール６０は、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように複数配置される。
【００６６】
次に、全面に金属層７０が形成され、連結ホール６０が埋め込まれる。その後、連結ホール６０外のバックゲートＢＧの上面における金属層７０が除去され、連結ホール６０内のみに金属層７０が残留する。金属層７０は、半導体ピラーＳＰを構成する半導体ピラーと同等またはそれ以上の電気伝導率を有し、また、ＭＩＬＣ法によって半導体ピラー(例えば、シリコン、シリコンゲルマニウム、ゲルマニウム)を結晶化させる金属材料で構成される。すなわち、金属層７０は、ＭＩＬＣ法における触媒として機能する。このような金属材料としては、例えば、Ｎｉ、Ｃｏ、Ａｌ、またはＰｄが挙げられる。また、金属層７０は、各金属材料のシリサイドで構成されてもよい。また、金属層７０は、６００℃以下の温度でシリサイド化する金属材料で構成されることが望ましい。
【００６７】
次に、図６に示すように、金属層７０が形成されたバックゲートＢＧ上に、例えば酸化シリコンで構成される絶縁層４１が形成される。この絶縁層４１上に、犠牲層４３とコントロールゲートＣＧとが交互に積層される。コントロールゲートＣＧは不純物（例えばボロン）が導入されたドープドシリコン（Ｐ型ポリシリコン）層で構成され、犠牲層４３は不純物が導入されていないノンドープドシリコン層で構成される。犠牲層４３は、後の工程において電極間絶縁層５３ａと置き換わる層である。
【００６８】
なお、犠牲層４３の代わりに、例えば酸化シリコンで構成される電極間絶縁層とコントロールゲートＣＧを交互に積層してもよい。この場合は、後の工程での犠牲層と電極間絶縁層との置き換えが不要となる。
【００６９】
また、図６において、コントロールゲートＣＧを４層積層させる例を示しているが、積層数はこれに限らない。
【００７０】
その後、最上層のコントロールゲートＣＧ上に、例えば酸化シリコンで構成される絶縁層４５が形成される。このようにして、コントロールゲートＣＧ、犠牲層４３、および絶縁層４５からなる積層体４６が形成される。
【００７１】
次に、図７に示すように、フォトリソグラフィおよびエッチングにより、積層体４６内にスリット４７ａが形成される。このスリット４７ａは、積層体４６を貫通し、ロウ方向（図７において紙面奥行き方向）に沿って形成される。すなわち、スリット４７ａは、ロウ方向および積層方向に拡がるように形成され、積層体４６を分断する。また、スリット４７ａは、カラム方向における金属層７０の中央部の上方に位置するように形成される。また、スリット４７ａの底面において、絶縁層４１が露出する。
【００７２】
次に、スリット４７ａ内に、窒化シリコンで構成される犠牲材４７が埋め込まれる。より具体的には、スリット４７ａ内が埋まるまで全面に犠牲材４７が形成された後、絶縁層４５上の犠牲材４７が除去される。これにより、スリット４７ａ内に犠牲材４７が残留し、ロウ方向および積層方向に拡がる犠牲材４７が形成される。
【００７３】
次に、図８に示すように、絶縁層４５上に、選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳ）が形成される。選択ゲートＳＧは、不純物（例えばボロン）が導入されたドープドシリコン（Ｐ型ポリシリコン）層で構成される。
【００７４】
その後、選択ゲートＳＧ、積層体４６、および絶縁層４１内に、一対の貫通ホール４９が形成される。このとき、一対の貫通ホール４９が、金属層７０のカラム方向における両端部のそれぞれに達するように形成される。これにより、貫通ホール４９を介して選択ゲートＳＧ、積層体４５、絶縁層４１、および金属層７０が露出する。
【００７５】
貫通ホール４９は、積層方向からみて、例えば円形に形成される。また、一対の貫通ホール４９はカラム方向に並び、選択ゲートＳＧ、積層体４６、および絶縁層４１内で積層方向に延びている。
【００７６】
次に、図９に示すように、貫通ホール４９を介してウェットエッチングが行われる。このウェットエッチングは、例えばアルカリ性のエッチング液を用いて行われる。これにより、積層体４６における犠牲層４３が除去される。その結果、積層方向に隣接する２つのコントロールゲートＣＧ間に隙間５２が形成され、隙間５２を介して犠牲材４７が露出する。
【００７７】
このとき、エッチング液を適当に選択することにより、ドープドシリコン層で構成される選択ゲートＳＧおよびコントロールゲートＣＧと、ノンドープドシリコン層で構成される犠牲層４３との間で高いエッチング選択比を実現できる。このため、ドープドシリコン層で構成される選択ゲートＳＧおよびコントロールゲートＣＧは、ほとんどエッチングされずに残留する。なお、絶縁層等で構成されるバックゲートＢＧ、および金属層７０は、ほとんどエッチングされずに残留する。また、コントロールゲートＣＧは、犠牲材４７によって支持される。
【００７８】
次に、図１０に示すように、例えばＡＬＤ（Atomic Layer Deposition）法またはＣＶＤ（Chemical Vapor Deposition）法により、貫通ホール４９の内面上に、ブロック絶縁層５３が形成される。すなわち、ブロック絶縁層５３は、貫通ホール４９内における露出した選択ゲートＳＧ、コントロールゲートＣＧ、絶縁層４１，４５、および金属層７０上に形成される。ブロック絶縁層５３は、例えば酸化シリコンまたは窒化シリコン等の絶縁層、もしくはこれらの積層構造で構成される。
【００７９】
このとき、ブロック絶縁層５３は、貫通ホール４９を介して隙間５２の内面上にも形成される。すなわち、ブロック絶縁層５３は、隙間５２内における露出したコントロールゲートＣＧ上、および犠牲材４７上にも形成される。これにより、隙間５２内に、ブロック絶縁層５３と一体である電極間絶縁層５３ａが埋め込まれる。また、ブロック絶縁層５３は、貫通ホール４９外の選択ゲートＳＧ上（上面上）にも形成される。
【００８０】
次に、例えばＡＬＤ法またはＣＶＤ法により、貫通ホール４９内におけるブロック絶縁層５３上に、電荷蓄積層５４が形成される。電荷蓄積層５４は、貫通ホール４９外におけるブロック絶縁層５３上にも形成される。電荷蓄積層５４は、例えば酸化シリコンまたは窒化シリコン等の絶縁層で構成される。
【００８１】
次に、例えばＡＬＤ法またはＣＶＤ法により、貫通ホール４９内における電荷蓄積層５４上に、トンネル絶縁層５５が形成される。トンネル絶縁層５５は、貫通ホール４９外における電荷蓄積層５４上にも形成される。トンネル絶縁層５５は、例えば酸化シリコンまたは窒化シリコン等の絶縁層、もしくはこれらの積層構造で構成される。
【００８２】
次に、図１１に示すように、例えばＡＬＤ法またはＣＶＤ法により、貫通ホール４９内におけるトンネル絶縁層５５上に、保護層７１が形成される。保護層７１は、貫通孔４９外におけるトンネル絶縁層５５上にも形成される。この保護層７１は、後の工程において、トンネル絶縁層５５の表面を保護する。保護層７１は、例えばノンドープドシリコンで構成されるが、これに限らず、トンネル絶縁層５５、電荷蓄積層５４、ブロック絶縁層５３、選択ゲートＳＧ、および金属層７０に対してエッチング選択比を有するもので構成されることが望ましい。
【００８３】
次に、図１２に示すように、例えばＲＩＥ（Reactive Ion Etching）により、貫通ホール４９の底面において、保護層７１、トンネル絶縁層５５、電荷蓄積層５４、およびブロック絶縁層５３が除去される。すなわち、貫通ホール４９の底面において、保護層７１、トンネル絶縁層５５、電荷蓄積層５４、およびブロック絶縁層５３に開口部７２が形成される。この開口部７２を介して、金属層７０の上面の一部が露出する。開口部７２の径は、例えば保護層７１の内径と同程度である。
【００８４】
このとき、貫通ホール４９内におけるトンネル絶縁層５５の表面は、保護層７１によって覆われている。このため、ＲＩＥによるトンネル絶縁層５５の表面へのダメージを抑制することができる。
【００８５】
また、同時に、貫通ホール４９外に形成された保護層７１、トンネル絶縁層５５、電荷蓄積層５４、およびブロック絶縁層５３も除去される。
【００８６】
その後、上述したように、最下層のコントロールゲートＣＧに金属層７０による電気的な影響が生じる場合、開口部７２を介したウェットエッチングにより金属層７０を一部除去してもよい。このウェットエッチングでは、例えば硫酸加水液（硫酸水と過酸化水素水の混合液）が用いられる。
【００８７】
次に、図１３に示すように、例えばウェットエッチングにより、保護層７１が除去される。例えば、保護層７１がノンドープドシリコンで構成される場合、アルカリ性のエッチング溶液が用いられる。なお、このとき、トンネル絶縁層５５、電荷蓄積層５４、およびブロック絶縁層５３のうち保護層７１と同様の材料で構成されたものがある場合、ウェットエッチングの薬液に晒されないようにその露出面（例えば上面）に図示せぬレジスト等を形成してもよい。このレジストの形成方法としては、例えば、貫通ホール４９内にレジストが侵入しない程度に粘度を高くしたレジストを全面に塗布し、貫通ホール４９部分を覆うように形成されたレジストのみをフォトリソグラフィおよび現像処理により除去するような方法が考えられる。
【００８８】
次に、図１４に示すように、例えばＡＬＤ法またはＣＶＤ法により、貫通孔４９内におけるトンネル絶縁層５５上に、ａ−Ｓｉ（アモルファスシリコン）で構成される半導体ピラーＳＰが形成される。また、半導体ピラーＳＰは、開口部７２の内面上にも連接して形成される。すなわち、半導体ピラーＳＰは、開口部７２におけるトンネル絶縁層５５、電荷蓄積層５４、ブロック絶縁層５３、および金属層７０上に形成される。これにより、半導体ピラーＳＰは、開口部７２の底面において、金属層７０に接して形成される。
【００８９】
次に、図１５に示すように、半導体ピラーＳＰに対してＭＩＬＣ法またはＭＩＣ（Metal Induced Crystallization）法が行われる。より具体的には、半導体ピラーＳＰに接する金属層７０を触媒として、半導体ピラーＳＰに対してアニールを行う。これにより、半導体ピラーＳＰと金属層７０とがシリサイド反応する組み合わせの場合は、金属層７０を構成する金属材料の一部が半導体ピラーＳＰとその接触面付近においてシリサイド反応を起こす。そして、そのシリサイドを結晶核として半導体ピラーＳＰの結晶化が起こる。具体的には、形成されたシリサイドがａ−Ｓｉ側（半導体ピラーＳＰの上部側）へ拡散することで半導体ピラーＳＰ全体が単結晶体、もしくは多結晶体となる。一方、半導体ピラーＳＰと金属層７０がシリサイド反応しない組み合わせの場合は、金属層７０を構成する金属材料の一部が半導体ピラーＳＰ中へ金属の状態で拡散する。そして、その拡散した金属を結晶核として半導体ピラーの結晶化が起こる。具体的には、その拡散した金属がａ−Ｓｉ側（半導体ピラーＳＰの上部側）へ拡散することで半導体ピラーＳＰ全体が単結晶体、もしくは多結晶体となる。
【００９０】
このとき、金属層７０がシリサイドを形成する材料、例えばＮｉ、Ｃｏ、またはＰｄで構成される場合、アニールは半導体ピラーＳＰが多結晶化しない温度、時間、圧力、雰囲気で行われる。例えば、アニールは、５００℃〜６００℃、３０分〜２４０分、大気圧、不活性Ｎ２で行われる。この場合、アニール後、半導体ピラーＳＰにおける下端部近傍がシリサイドを含んでもよく、半導体ピラーＳＰにおける上端部近傍がシリサイドを含んでもよい。また、半導体ピラーＳＰにおける上端部および下端部近傍に限らず、半導体ピラーＳＰがシリサイドを含んでもよい。
【００９１】
また、金属層７０がシリサイドを形成しない材料、例えばＡｌで構成される場合、アニール後、半導体ピラーＳＰにおける下端部近傍がＡｌとの合金を含んでもよく、半導体ピラーＳＰにおける上端部近傍がＡｌとの合金を含んでもよい。また、半導体ピラーＳＰにおける上端部および下端部近傍に限らず、半導体ピラーＳＰがＡｌとの合金を含んでもよい。
【００９２】
なお、ＭＩＬＣ法またはＭＩＣ法以外の方法によって、半導体ピラーＳＰを結晶化してもよい。
【００９３】
次に、図３に示すように、例えばＡＬＤ法またはＣＶＤ法により、貫通孔４９内における半導体ピラーＳＰ上に、コア層５６が形成される。また、コア層５６は、貫通孔４９外における半導体ピラーＳＰ上にも形成される。コア層５６は例えば酸化シリコンからなる絶縁層で構成され、これにより、貫通孔４９内が埋め込まれる。なお、コア層５６を空洞として、貫通孔４９内を埋め込まなくてもよい。
【００９４】
その後、例えばＲＩＥにより、貫通孔４９外に形成されたコア層５６および半導体ピラーＳＰが除去された後、上面が平坦化される。この平坦化された上面に、例えば酸化シリコンで構成される絶縁層５９が形成される。
【００９５】
次に、例えばＲＩＥにより、一旦、絶縁層５９の一部（犠牲材４７の上部）がロウ方向に沿って開口され、選択ゲートＳＧが露出する。さらに、例えばＲＩＥにより、選択ゲートＳＧ内に選択ゲートＳＧを貫通する開口部４７ｂが形成され、犠牲材４７が露出する。
【００９６】
次に、開口部４７ｂを介してウェットエッチングが行われる。これにより、スリット４７ａ内における犠牲材４７が除去される。その結果、スリット４７ａ内において、コントロールゲートＣＧが露出する。その後、この露出したコントロールゲートＣＧがシリサイド化される。
【００９７】
その後、スリット４７ａおよび開口部４７ｂ内に、例えば酸化シリコンで構成される絶縁材５８が埋め込まれ、さらに絶縁層５９の開口された一部にも埋め込まれる。
【００９８】
このようにして、第１の実施形態に係るＮＡＮＤストリング４０が形成される。
【００９９】
［効果］
上記第１の実施形態によれば、バックゲートＢＧに設けられる連結ホール６０の内面上に金属層７０が形成される。これにより、バックゲートＢＧ内のＵ字状メモリホール５１（連結ホール６０）内に、常に導通状態となる配線９０が形成される。したがって、バックゲートＢＧ制御およびその制御回路が不要となる。その結果、動作制御および回路レイアウトの緩和を図ることができる。
【０１００】
また、第１の実施形態では、金属層７０として、通常バックゲート内に用いられるＳｉよりも電気伝導度の高い金属材料を用いるため、ＮＡＮＤストリング４０の寄生抵抗を大幅に下げることが可能である。これにより、チャネル電流が増大し、読み出し速度、書き込み速度、消去速度など不揮発メモリとしての動作速度の向上を図ることができる。
【０１０１】
さらに、第１の実施形態では、金属層７０を半導体ピラーＳＰに接するように形成している。これにより、金属層７０を触媒としたＭＩＬＣ法等によって、半導体ピラーＳＰを単結晶化、もしくは結晶粒の大きな多結晶体にすることができる。この金属触媒を用いたＭＩＬＣ法等は、通常のアニールよりも結晶粒の大きな半導体チャネルを形成することができる。したがって、さらなるチャネル電流の増大、および動作速度の向上を図ることができる。
【０１０２】
＜第２の実施形態＞
図１６乃至図２５を用いて、第２の実施形態に係る不揮発性半導体記憶装置について説明する。第１の実施形態は、バックゲートＢＧに設けられる連結ホール６０内に金属層７０が埋め込まれた。これに対し、第２の実施形態は、連結ホール６０内にもメモリ膜および半導体ピラーＳＰを形成し、連結ホール６０内の半導体ピラーＳＰ上に金属層７０を形成する例である。以下に、第２の実施形態に係る不揮発性半導体記憶装置について詳説する。なお、第２の実施形態において、第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【０１０３】
［ＮＡＮＤストリングの構成例］
次に、図１６を用いて、第２の実施形態に係るＮＡＮＤストリング４０の構成例について説明する。
【０１０４】
図１６は、第２の実施形態に係るＮＡＮＤストリング４０を示す断面図であり、ＮＡＮＤストリング４０のカラム方向に沿った断面構造について示す図である。
【０１０５】
図１６に示すように、第２の実施形態において、上記第１の実施形態と異なる点は、貫通ホール４９内だけではなく、連結ホール６０内にもメモリ膜および半導体ピラーＳＰが連接して形成され、連結ホール６０内における半導体ピラーＳＰ上に金属層７０が形成される点である。以下に、より詳細に説明する。
【０１０６】
メモリ膜は、Ｕ字状メモリホール５１（貫通ホール４９および連結ホール６０）の内面上に形成される。このメモリ膜は、ブロック絶縁層５３、電荷蓄積層５４、およびトンネル層５５で構成される
ブロック絶縁層５３は、Ｕ字状メモリホール５１の内面上に形成される。すなわち、ブロック絶縁層５３は、Ｕ字状メモリホール５１内における選択ゲートＳＧ、コントロールゲートＣＧ、電極間絶縁層５３ａ、絶縁層４１，４５、およびバックゲートＢＧ上に形成される。電荷蓄積層５４は、Ｕ字状メモリホール５１内におけるブロック絶縁層５３上に形成される。また、トンネル絶縁層５５は、Ｕ字状メモリホール５１内における電荷蓄積層５４上に形成される。
【０１０７】
半導体ピラーＳＰは、Ｕ字状メモリホール５１内におけるメモリ膜（トンネル絶縁層５５）上に形成される。半導体ピラーＳＰは、ＭＩＬＣ（Metal Induced Lateral Crystallization）法によって結晶化（単結晶化または多結晶化）された半導体材料（例えば、Ｓｉ、ＳｉＧｅ、Ｇｅ）で構成される。この半導体ピラーＳＰが各種トランジスタのチャネルとして機能する。
【０１０８】
貫通ホール４９内における半導体ピラーＳＰ上には、コア層５６が形成される。コア層５６は例えば酸化シリコンからなる絶縁層で構成され、これにより、貫通ホール４９内が埋め込まれる。なお、コア層５６を空洞として、貫通ホール４９内を埋め込まなくてもよい。
【０１０９】
一方、連結ホール６０内における半導体ピラーＳＰ上には、コア層５６に連接して金属層７０が形成される。言い換えると、金属層７０は、連結ホール６０における半導体ピラーＳＰの内部を埋め込むように形成される。すなわち、Ｕ字状メモリホール５１における半導体ピラーＳＰの内部において、その上部側にコア層５６が形成され、下部側に金属層７０が形成される。また、金属層７０は、連結ホール６０内において、半導体ピラーＳＰと接して形成される。
【０１１０】
金属層７０は、半導体ピラーＳＰを構成する半導体材料と同等またはそれ以上の電気伝導率を有し、また、ＭＩＬＣ法等によってＳｉを結晶化させる金属材料で構成される。すなわち、金属層７０は、ＭＩＬＣ法における触媒として機能する。このような金属材料としては、例えば、Ｎｉ、Ｃｏ、Ａｌ、またはＰｄが挙げられる。また、金属層７０は、各金属材料のシリサイドで構成されてもよい。また、金属層７０は、６００℃以下の温度でシリサイド化する金属材料で構成されることが望ましい。
【０１１１】
なお、金属層７０の上面（コア層５６と金属層７０との境界面）がバックゲートＢＧの上面と同等になるように形成されることが望ましいが、これに限らない。コア層５６が連結ホール６０内の一部まで形成されてもよいし、金属層７０が貫通ホール４９の一部まで形成されてもよい。言い換えると、コア層５６と金属層７０との境界面を連結ホール６０内に設けてもよいし、貫通孔４９内に設けてもよい。
【０１１２】
また、最下層のコントロールゲートＣＧに金属層７０による電気的な影響が生じる場合、最下層のコントロールゲートＣＧをダミーゲートとしてもよい。または、コア層５６と金属層７０との境界面をバックゲートＢＧの上面よりも下げて、最下層のコントロールゲートＣＧへの金属層７０による電気的な影響を抑制してもよい。すなわち、金属層７０は、連結ホール６０の中央部のみに形成されてもよい。
【０１１３】
また、半導体ピラーＳＰにおける金属層７０との接触部分近傍がシリサイドを含んでもよく、半導体ピラーＳＰにおける絶縁層５９との接触部分近傍がシリサイドを含んでもよい。また、半導体ピラーＳＰにおける金属層７０および絶縁層５９との接触部分近傍に限らず、半導体ピラーＳＰがシリサイドを含んでもよい。これらのシリサイドは、ＭＩＬＣプロセスによって生じるものである。
【０１１４】
半導体ピラーＳＰと、その周囲に形成されたメモリ膜および各種ゲートによって、各種トランジスタが構成される。そして、半導体ピラーＳＰを各種トランジスタのチャネルとして、半導体ピラーＳＰおよび金属層７０に沿ってＮＡＮＤストリング４０が構成される。
【０１１５】
より具体的には、コントロールゲートＣＧ、半導体ピラーＳＰ、およびこれらの間に形成されたメモリ膜でメモリセルトランジスタＭＴｒが構成される。また、選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳ）、半導体ピラーＳＰ、およびこれらの間に形成されたメモリ膜で選択トランジスタ（ドレイン側選択トランジスタＳＤＴｒおよびソース側選択トランジスタＳＳＴｒ）が構成される。
【０１１６】
第２の実施形態において、バックゲートＢＧ、半導体ピラーＳＰ、およびこれらの間に形成されたメモリ膜でいわゆるバックゲートトランジスタは構成されない。バックゲートＢＧ内に設けられた連結ホール６０内には、金属層７０が形成される。これにより、バックゲートＢＧ内において、常に導通状態である配線９０が構成される。
【０１１７】
このように、半導体ピラーＳＰとその内部に設けられる金属層７０とが接することにより、メモリセルトランジスタＭＴｒ３のチャネルとメモリセルトランジスタＭＴｒ４のチャネルとを電気的に接続することができる。すなわち、バックゲートＢＧをトランジスタとして機能させることなく、配線９０としてメモリセルトランジスタＭＴｒ３のチャネルとメモリセルトランジスタＭＴｒ４のチャネルとを常に電気的に接続することができる。
【０１１８】
なお、第２の実施形態において、バックゲートＢＧは、絶縁層に限らず、不純物（例えばリン）が導入されたポリシリコン等の導電層で構成されてもよい。
【０１１９】
［製造方法］
次に、図１７乃至図２５を用いて、第２の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
【０１２０】
図１７乃至図２５は、第２の実施形態に係る不揮発性半導体記憶装置（ＮＡＮＤストリング４０）の製造工程を示す断面図である。
【０１２１】
まず、図１７に示すように、半導体基板３０上に、例えば酸化シリコンで構成される絶縁層３１が形成される。この絶縁層３１上に、バックゲートＢＧが形成される。このバックゲートＢＧ内に、フォトリソグラフィおよびエッチングにより、連結ホール６０が形成される。
【０１２２】
次に、全面に犠牲層８０が形成され、連結ホール６０が埋め込まれる。その後、連結ホール６０外のバックゲートＢＧの上面における犠牲層８０が除去され、連結ホール６０内のみに犠牲層８０が残留する。犠牲層８０は不純物が導入されていないノンドープドシリコン層で構成される。
【０１２３】
次に、図１８に示すように、犠牲層８０が形成されたバックゲートＢＧ上に、例えば酸化シリコンで構成される絶縁層４１が形成される。この絶縁層４１上に、犠牲層４３とコントロールゲートＣＧとが交互に積層される。その後、最上層のコントロールゲートＣＧ上に、例えば酸化シリコンで構成される絶縁層４５が形成される。このようにして、コントロールゲートＣＧ、犠牲層４３、および絶縁層４５からなる積層体４６が形成される。
【０１２４】
次に、図１９に示すように、フォトリソグラフィおよびエッチングにより、積層体４６内にスリット４７ａが形成される。このスリット４７ａ内に、窒化シリコンで構成される犠牲材４７が埋め込まれる。
【０１２５】
次に、図２０に示すように、絶縁層４５上に、選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳ）が形成される。その後、選択ゲートＳＧ、積層体４６、および絶縁層４１内に、一対の貫通ホール４９が形成される。このとき、一対の貫通ホール４９が、犠牲層８０のカラム方向における両端部のそれぞれに達するように形成される。これにより、貫通ホール４９を介して選択ゲートＳＧ、積層体４５、絶縁層４１、および犠牲層８０が露出する。
【０１２６】
次に、図２１に示すように、貫通ホール４９を介してウェットエッチングが行われる。これにより、積層体４６における犠牲層４３が除去される。その結果、積層方向に隣接する２つのコントロールゲートＣＧ間に隙間５２が形成され、隙間５２を介して犠牲材４７が露出する。
【０１２７】
同時に、犠牲層８０が除去される。これにより、選択ゲートＳＧ、積層体４６、絶縁層４１、およびバックゲートＢＧ内に、一対の貫通ホール４９および連結ホール６０からなるＵ字状メモリホール５１が形成される。
【０１２８】
次に、図２２に示すように、例えばＡＬＤ法またはＣＶＤ法により、Ｕ字状メモリホール５１の内面上に、ブロック絶縁層５３が形成される。すなわち、ブロック絶縁層５３は、Ｕ字状メモリホール５１における露出した選択ゲートＳＧ、コントロールゲートＣＧ、絶縁層４１，４５、およびバックゲートＢＧ上に形成される。ブロック絶縁層５３は、Ｕ字状メモリホール５１外における選択ゲートＳＧ上にも形成される。また、ブロック絶縁層５３は、貫通ホール４９を介して隙間５２の内面上にも形成される。
【０１２９】
次に、例えばＡＬＤ法またはＣＶＤ法により、Ｕ字状メモリホール５１内におけるブロック絶縁層５３上に、電荷蓄積層５４が形成される。電荷蓄積層５４は、Ｕ字状メモリホール５１外におけるブロック絶縁層５３上にも形成される。
【０１３０】
次に、例えばＡＬＤ法またはＣＶＤ法により、Ｕ字状メモリホール５１内における電荷蓄積層５４上に、トンネル絶縁層５５が形成される。トンネル絶縁層５５は、Ｕ字状メモリホール５１外における電荷蓄積層５４上にも形成される。
【０１３１】
次に、例えばＡＬＤ法またはＣＶＤ法により、Ｕ字状メモリホール５１内におけるトンネル絶縁層５５上に、ａ−Ｓｉで構成される半導体ピラーＳＰが形成される。半導体ピラーＳＰは、Ｕ字状メモリホール５１外におけるトンネル絶縁層５５上にも形成される。
【０１３２】
次に、図２３に示すように、例えばＡＬＤ法またはＣＶＤ法により、Ｕ字状メモリホール５１が埋め込まれるように全面に金属層７０が形成される。すなわち、金属層７０は、Ｕ字状メモリホール５１内における半導体ピラーＳＰ上、およびＵ字状メモリホール５１外における半導体ピラーＳＰ上に形成される。金属層７０は、半導体ピラーＳＰを構成する半導体材料（例えば、Ｓｉ、ＳｉＧｅ、Ｇｅ）と同等またはそれ以上の電気伝導率を有し、また、ＭＩＬＣ法等によってＳｉを結晶化させる金属材料で構成される。すなわち、金属層７０は、ＭＩＬＣ法における触媒として機能する。このような金属材料としては、例えば、Ｎｉ、Ｃｏ、Ａｌ、またはＰｄが挙げられる。また、金属層７０は、各金属材料のシリサイドで構成されてもよい。また、金属層７０は、６００℃以下の温度でシリサイド化する金属材料で構成されることが望ましい。
【０１３３】
次に、図２４に示すように、例えばウェットエッチングにより、金属層７０を上部側から除去する。このウェットエッチングでは、例えば硫酸加水液（硫酸水と過酸化水素水の混合液）が用いられる。これにより、金属層７０のみを除去することができる。
【０１３４】
このとき、金属層７０の上面がバックゲートＢＧの上面と同等の高さに形成されることが望ましいが、これに限らない。金属層７０の上面がバックゲートＢＧの上面より低くまたは高くなるように形成されてもよい。特に、最下層のコントロールゲートＣＧをダミーゲートとする場合、金属層７０の上面をそのダミーゲートの上面と同等または低くなるように形成すればよい。このとき、ダミーゲートの膜厚を他のコントロールゲートＣＧの膜厚より厚くすることで、金属層７０のエッチングマージンを大きくすることができる。
【０１３５】
次に、図２５に示すように、半導体ピラーＳＰに対してＭＩＬＣ法またはＭＩＣ法が行われる。より具体的には、半導体ピラーＳＰに接する金属層７０を触媒として、半導体ピラーＳＰに対してアニールを行う。これにより、半導体ピラーＳＰと金属層７０がシリサイド反応する組み合わせの場合は、金属層７０を構成する金属材料の一部が半導体ピラーＳＰとその接触面付近においてシリサイド反応を起こす。そして、そのシリサイドを結晶核として半導体ピラーＳＰの結晶化が起こる。具体的には、形成されたシリサイドがａ−Ｓｉ側（半導体ピラーＳＰの上部側）へ拡散することで半導体ピラーＳＰ全体が単結晶体、もしくは多結晶体となる。一方、半導体ピラーＳＰと金属層７０がシリサイド反応しない組み合わせの場合は、金属層７０を構成する金属材料の一部が半導体ピラーＳＰ中へ金属の状態で拡散する。そして、その拡散した金属を結晶核として半導体ピラーの結晶化が起こる。具体的には、その拡散した金属がａ−Ｓｉ側（半導体ピラーＳＰの上部側）へ拡散することで半導体ピラーＳＰ全体が単結晶体、もしくは多結晶体となる。
【０１３６】
このとき、金属層７０がシリサイドを形成する材料、例えばＮｉ、Ｃｏ、またはＰｄで構成される場合、アニールは半導体ピラーＳＰが多結晶化しない温度、時間、圧力、雰囲気で行われる。例えば、アニールは、例えば５００℃〜６００℃、３０分〜２４０分、大気圧、不活性Ｎ２で行われる。この場合、アニール後、半導体ピラーＳＰにおける金属層７０との接触部分近傍がシリサイドを含んでもよく、半導体ピラーＳＰにおける後に形成される絶縁層５９との接触部分近傍がシリサイドを含んでもよい。また、半導体ピラーＳＰにおける金属層７０および絶縁層５９との接触部分近傍に限らず、半導体ピラーＳＰがシリサイドを含んでもよい。
【０１３７】
また、金属層７０がシリサイドを形成しない材料、例えばＡｌで構成される場合、アニール後、半導体ピラーＳＰにおける下端部近傍がＡｌとの合金を含んでもよく、半導体ピラーＳＰにおける上端部近傍がＡｌとの合金を含んでもよい。また、半導体ピラーＳＰにおける上端部および下端部近傍に限らず、半導体ピラーＳＰがＡｌとの合金を含んでもよい。
【０１３８】
なお、ＭＩＬＣ法またはＭＩＣ法以外の方法によって、半導体ピラーＳＰを結晶化してもよい。
【０１３９】
次に、図１６に示すように、例えばＡＬＤ法またはＣＶＤ法により、貫通孔４９内における半導体ピラーＳＰ上に、コア層５６が形成される。これにより、連結ホール６０内の金属層７０に連接して貫通孔４９内にコア層５６が形成され、Ｕ字状メモリホール５１が埋め込まれる。すなわち、Ｕ字状メモリホール５１における半導体ピラーＳＰの内部において、その上部側にコア層５６が形成され、下部側に金属層７０が形成される。また、コア層５６は、貫通孔４９外における半導体ピラーＳＰ上にも形成される。
【０１４０】
その後、例えばＲＩＥにより、Ｕ字状メモリホール５１外に形成されたコア層５６、半導体ピラーＳＰ、トンネル絶縁層５５、電荷蓄積層５４、およびブロック絶縁層５３が除去された後、上面が平坦化される。
【０１４１】
その後、第１の実施形態と同様の工程が行われる。すなわち、絶縁層５９が形成され、露出したコントロールゲートＣＧがシリサイド化された後、絶縁材５８が形成される。
【０１４２】
このようにして、第２の実施形態に係るＮＡＮＤストリング４０が形成される。
【０１４３】
［効果］
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１４４】
なお、各実施形態において、バックゲートトランジスタが構成されない例について述べたが、これに限らない。金属層７０が連結ホール６０内における一部のみに形成される場合、バックゲートＢＧを導通状態にするために、バックゲートトランジスタを構成してオン／オフを制御する必要がある。すなわち、バックゲートＢＧが導電層で構成され、バックゲートＢＧ上に絶縁層（メモリ膜等）が形成され、メモリ膜上に半導体ピラーＳＰが形成される。また、バックゲートＢＧに電気的に接続されるバックゲート駆動回路も形成される。この場合であっても、チャネル電流を増大させることができ、読み出し速度、書き込み速度、消去速度など不揮発メモリとしての動作速度の向上を図ることができる。
【０１４５】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１４６】
３０…半導体基板、５３…ブロック絶縁層、５３ａ…電極間絶縁層、５４…電荷蓄積層、７０…金属層、ＢＧ…バックゲート、ＣＧ…コントロールゲート、ＳＰ…半導体ピラー。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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