(57)【要約】【課題】初期設定データを正確に読み出し可能な不揮発性半導体記憶装置を提供する。【解決手段】メモリセルアレイ、及び制御回路を有する。メモリセルアレイは、複数のメモリセルを備え、複数のメモリセルに初期設定データを記憶している。制御回路は、複数のメモリセルのゲートに第１電圧を印加して初期設定データを読み出すと共にその読み出し結果に応じて、複数のメモリセルのゲートに第１電圧と異なる第２電圧を印加して初期設定データを読み出すように構成されている。【選択図】図４
2014175028.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを備え、前記複数のメモリセルに初期設定データを記憶したメモリセルアレイと、
前記複数のメモリセルのゲートに第１電圧を印加して前記初期設定データを読み出すと共にその読み出し結果に応じて、前記複数のメモリセルのゲートに前記第１電圧と異なる第２電圧を印加して前記初期設定データを読み出すように構成された制御回路とを備え、
前記制御回路は、前記初期設定データ、及び前記初期設定データの反転データを前記複数のメモリセルに記憶させ、
読み出された初期設定データが読み出された反転データを反転させた値であるか否かに応じて、前記制御回路は、前記複数のメモリセルのゲートに印加する電圧を変化させて前記初期設定データを読み出し、
前記制御回路は、前記初期設定データの読み出し結果に応じて、前記複数のメモリセルのゲートに印加する電圧を増加させる
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数のメモリセルを備え、前記複数のメモリセルに初期設定データを記憶したメモリセルアレイと、
前記複数のメモリセルのゲートに第１電圧を印加して前記初期設定データを読み出すと共にその読み出し結果に応じて、前記複数のメモリセルのゲートに前記第１電圧と異なる第２電圧を印加して前記初期設定データを読み出すように構成された制御回路と
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記初期設定データ、及び前記初期設定データの反転データを前記複数のメモリセルに記憶させ、
読み出された初期設定データが読み出された反転データを反転させた値であるか否かに応じて、前記制御回路は、前記複数のメモリセルのゲートに印加する電圧を変化させて前記初期設定データを読み出す
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記初期設定データの読み出し結果に応じて、前記複数のメモリセルのゲートに印加する電圧を増加させる
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、前記初期設定データの読み出し結果に応じて、前記複数のメモリセルのゲートに印加する電圧を減少させる
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項６】
前記制御回路は、前記初期設定データ、及び前記初期設定データの反転データを前記複数のメモリセルに記憶させ、
前記初期設定データ及び前記反転データに含まれる第１データを示すビット数が第１閾値数よりも小さいと判定した場合、前記制御回路は前記複数のメモリセルのゲートに印加する電圧を増加させて前記初期設定データを読み出し、
前記初期設定データ及び前記反転データに含まれる前記第１データを示すビット数が第２閾値数よりも大きいと判定した場合、前記制御回路は前記複数のメモリセルのゲートに印加する電圧を減少させて前記初期設定データを読み出す
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項７】
前記制御回路は、前記初期設定データに対して誤り訂正を実行できないと判定した場合に前記複数のメモリセルのゲートに印加する電圧を変化させて前記初期設定データを読み出す
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項８】
前記制御回路は、コントローラからのコマンドに応じて複数の前記メモリセルのゲートに印加する電圧を変化させて前記初期設定データを読み出す
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、電気的書き換え可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリの微細化・大容量化に伴い、メモリセルの閾値分布間のマージンが狭くなっている。更に、通常のデータを保持するメモリセルに対して消去動作（Ｅｒａｓｅ）と書込動作（Ｐｒｏｇｒａｍ）を繰り返すことによって、そのメモリセルの閾値電圧分布が初期状態からズレて、最適な読出電圧の設定による読み出しが困難となる。これに対して、初期設定データを保持するメモリセルに対しては、消去動作及び書込動作が繰り返して実行されることはない。しかしながら、通常のデータを保持するメモリセルに対する消去動作及び書込動作は、初期設定データを保持するメモリセルの閾値電圧にも影響を与える。このため、初期設定データを保持するメモリセルに対しても、最適な読出電圧の設定による読み出しが困難となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２６９７６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施の形態は、初期設定データを正確に読み出し可能な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、及び制御回路を有する。メモリセルアレイは、複数のメモリセルを備え、複数のメモリセルに初期設定データを記憶している。制御回路は、複数のメモリセルのゲートに第１電圧を印加して初期設定データを読み出すと共にその読み出し結果に応じて、複数のメモリセルのゲートに第１電圧と異なる第２電圧を印加して初期設定データを読み出すように構成されている。
【図面の簡単な説明】
【０００６】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置（ＮＡＮＤセル型フラッシュメモリ）の概略構成を示す構成図の一例である。
【図２】第１の実施の形態に係るプレーンＰＢ１を示す回路図の一例である。
【図３】第１の実施の形態に係る初期設定データの誤りを判定する方法（相補チェック）を示す図の一例である。
【図４】第１の実施の形態に係る初期設定データの読み出し動作を示すフローチャートの一例である。
【図５】第１の実施の形態による効果を示す図の一例である。
【図６】第２実施の形態に係る初期設定データの読み出し動作を示すフローチャートの一例である。
【図７】第２の実施の形態による効果を示す図の一例である。
【図８Ａ】第３の実施の形態に係る初期設定データの読み出し動作を示すフローチャートの一例である。
【図８Ｂ】第３の実施の形態に係る初期設定データの読み出し動作を示すフローチャートの一例である。
【図９】第４の実施の形態に係る初期設定データの読み出し動作を示すフローチャートでの一例ある。
【図１０】第５の実施の形態に係る初期設定データの読み出し動作を示すフローチャートの一例である。
【図１１】第６の実施の形態に係る初期設定データの読み出し動作を示すフローチャートの一例である。
【発明を実施するための形態】
【０００７】
次に、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。
【０００８】
図１は、第１の実施の形態に係る不揮発性半導体記憶装置（ＮＡＮＤセル型フラッシュメモリ）の構成の一例を示す。この不揮発性半導体記憶装置は、データを不揮発に記憶するメモリセルをマトリクス状に配置してなるメモリセルアレイ１０を備える。
【０００９】
メモリセルアレイ１０は、図１に示すように、２つのプレーンＰＢ１、ＰＢ２を有する。なお、プレーンは２つに限らず、３つ以上であっても良い。図２は、プレーンＰＢ１の構成の一例を示す。
【００１０】
プレーンＰＢ１は、図２に示すように、複数のブロックＢにて構成される。プレーンＰＢ１においては、このブロックＢ単位でデータが消去される（ブロック消去処理）。
【００１１】
ブロックＢは、図２に示すように、複数のメモリユニットＭＵを含む。１つのメモリユニットＭＵは、直列接続された例えば１６個のメモリセルＭＣ（ＥＥＰＲＯＭ）からなるメモリストリングＭＳと、その両端に接続されるドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒとにより構成される。ドレイン側選択トランジスタＳＤＴｒの一端はビット線ＢＬ０〜ＢＬｉのいずれかに接続され、ソース側選択トランジスタＳＳＴｒの一端はソース線ＳＲＣに共通接続される。ロウ方向に一列に配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ１〜ＷＬ１６のいずれかに共通接続される。また、ロウ方向に一列に配置されたドレイン側選択トランジスタＳＤＴｒの制御ゲートはドレイン側選択ゲート線ＳＧＤに共通接続され、ロウ方向に一列に配置されたソース選択トランジスタＳＳＴｒの制御ゲートはソース側選択ゲート線ＳＧＳに共通接続される。
【００１２】
１本のワード線ＷＬに接続された複数のメモリセルＭＣの集合は、１ページＰを構成する。このページＰ毎にデータが書き込まれ、又読み出される。
【００１３】
また、複数のブロックＢ中の少なくとも１つは、ロムフューズブロックＦＢとして用いられる。ロムフューズブロックＦＢは、初期設定データ、及びその反転データを記憶する。初期設定データの読み出し（パワーオンリード）は、不揮発性半導体記憶装置の電源投入直後に実行される。初期設定データは、例えば、不良カラムアドレス、パラメータ、及び不良ブロックアドレス等を含み、電源投入後のメモリセルアレイ１０の初期設定に用いられる。パラメータ中に含まれる先頭パラメータは、ロムフューズブロックＦＢが破損していないか否かを判定する情報を含む。パラメータは、書込電圧、読出電圧、書込パス電圧、読出パス電圧等の情報を含む。
【００１４】
以上、プレーンＰＢ１を説明したが、プレーンＰＢ２もプレーンＰＢ１と同様の構成を有する。したがって、ロムフューズブロックＦＢはプレーンＰＢ２内にも設けられる。プレーンＰＢ２に設けられたロムフューズブロックＦＢにも初期設定データ（不良カラムアドレス、パラメータ、不良ブロックアドレス）及びその反転データが記憶される。
【００１５】
再び、図１を参照して不揮発性半導体記憶装置の構成を説明する。図１に示すように、メモリセルアレイ１０には、ビット線ＢＬの電圧を制御するカラム制御回路２０、及びワード線ＷＬの電圧を制御するロウ制御回路３０が接続される。カラム制御回路２０は、カラムアドレスに基づいてビット線ＢＬを選択する。また、カラム制御回路２０は、選択されたビット線ＢＬを介してメモリセルＭＣのデータを読み出す。ロウ制御回路３０は、ロウアドレスに基づいてワード線ＷＬを選択し、ワード線ＷＬに書込電圧、読出電圧、書込パス電圧、読出パス電圧等、種々の電圧を印加する。
【００１６】
カラム線制御回路２０には、データ入出力バッファ４０が接続される。データ入出力バッファ４０は、カラム線制御回路２０を介して読み出されたデータを一時保持する。また、データ入出力バッファ４０は、データ入出力端子５０から与えられたデータを一時保持する。
【００１７】
ビット線制御回路２０、ワード線制御回路３０、及びデータ入出力バッファ４０は、制御回路６０に接続される。制御回路６０は、制御信号入力端子７０に入力される制御信号に従い、カラム制御回路２０、ロウ制御回路３０、及びデータ入出力バッファ４０を制御するための制御信号を発生させる。また、制御回路６０は、初期設定データを記憶する第１〜第４レジスタ６１〜６３を有する。具体的に第１レジスタ６１は先頭パラメータを記憶する。第２レジスタ６２は不良カラムアドレスを記憶する。第３レジスタ６３はパラメータを記憶する。
【００１８】
次に、図３を参照して、初期設定データの誤りを判定する際に用いられる相補チェックについて説明する。相補チェックは、読み出された初期設定データが読み出された反転データを反転させた値であるか否かを判定する動作である。相補チェックは、制御回路６０により実行される。
【００１９】
図３に示す例では、１つの初期設定データ（正データ）Ａ及びその１つの反転データＢは、各々１バイトのデータにて構成されている。図３（ａ）に示す例では、２進数の初期設定データ（正データ）Ａの各ビットが２進数の反転データＢの各ビットを反転させた値であり、初期設定データに誤りはないと判定される。一方、図３（ｂ）に示す例では、初期設定データ（正データ）Ａの第１番目のビット及び第７番目のビットは、各々、反転データＢの第１番目のビット及び第７番目のビットを反転させた値でなく、初期設定データに誤りがあると判定される。
【００２０】
次に、図４を参照して、第１の実施の形態に係る初期設定データの読み出し動作の概略について説明する。図４に示すように、ステップＳ１０１〜Ｓ１０９において制御回路６０は、先ず、プレーンＰＢ１内のロムフューズブロックＦＢから初期設定データを読み出す。ここで読み出される初期設定データは、不良カラムアドレス、パラメータ、及び不良ブロックアドレスを含む。次に、プレーンＰＢ１から読み出したパラメータ中に含まれる先頭パラメータに誤りがあれば、制御回路６０はプレーンＰＢ２内のロムフューズブロックＦＢから初期設定データを読み出す。そして、プレーンＰＢ２から読み出した先頭パラメータにも誤りがあれば、制御回路６０は読出電圧ＶＣＧを上げて、再びプレーンＰＢ１内のロムフューズブロックＦＢから初期設定データを読み出す。ここで、読出電圧ＶＣＧは、初期設定データの読み出しの際にロムフューズブロックＦＢ内のワード線ＷＬに印加される電圧である。ステップＳ１０１〜Ｓ１０８においては、上記のような処理が繰り返し実行される。
【００２１】
続くステップＳ１１０〜Ｓ１１７において、読み出された不良カラムアドレス、パラメータ、及び不良ブロックアドレスに誤りがあれば、制御回路６０は読出電圧ＶＣＧを上げて、再び初期設定データを読み出す。
【００２２】
次に、図４を参照してステップＳ１０１〜Ｓ１１７を具体的に説明する。先ず、制御回路６０は、プレーンＰＢ１を選択する（Ｓ１０１）。次に、制御回路６０は、初期設定データ及びその反転データの読み出しに用いるワード線ＷＬを選択する（Ｓ１０２）。続いて、制御回路６０は、ワード線ＷＬに読出電圧ＶＣＧを印加して、ロムフューズブロックＦＢから初期設定データ及びその反転データを読み出す（Ｓ１０３）。このステップＳ１０３にて読み出された初期設定データは、不良カラムアドレス、パラメータ、及び不良ブロックアドレスを含む。
【００２３】
ステップＳ１０３の次に、制御回路６０は先頭パラメータの相補チェックを実行する（Ｓ１０４）。ステップＳ１０４にて先頭パラメータに誤りがあると判定した場合（Ｓ１０４，ＦＡＩＬ）、制御回路６０は現在の初期設定データの読出対象がプレーンＰＢ１であったかプレーンＰＢ２であったかを判定する（Ｓ１０５）。初期設定データの読出対象がプレーンＰＢ１であった場合（Ｓ１０５，ＰＢ１）、制御回路６０はプレーンＰＢ２を選択し（Ｓ１０６）、ステップＳ１０２を再度実行する。
【００２４】
一方、ステップＳ１０５にて初期設定データの読出対象がプレーンＰＢ２であった場合（Ｓ１０５，ＰＢ２）、制御回路６０は読出電圧ＶＣＧが最大値であるか否かを判定する（Ｓ１０７）。ここで、読出電圧ＶＣＧが最大値であると判定すると（Ｓ１０７、ＹＥＳ）、制御回路６０は初期設定データの読み出しは失敗と判定する（ＦＡＩＬ）。一方、読出電圧ＶＣＧが最大値でないと判定すると（Ｓ１０７、ＮＯ）、制御回路６０は読出電圧ＶＣＧを上げ（Ｓ１０８）、再びステップＳ１０１を実行する。
【００２５】
ステップＳ１０４にて先頭パラメータに誤りがなくロムフューズブロックＦＢが破損していないと判定した場合（Ｓ１０４，ＰＡＳＳ）、制御回路６０は先頭パラメータを第１レジスタ６１に記憶させる（Ｓ１０９）。続いて、制御回路６０は不良カラムアドレスの相補チェックを実行する（Ｓ１１０）。
【００２６】
ステップＳ１１０にて不良カラムアドレスに誤りがあると判定した場合（Ｓ１１０、ＦＡＩＬ）、制御回路６０は読出電圧ＶＣＧが最大値であるか否かを判定する（Ｓ１１１）。ここで、読出電圧ＶＣＧが最大値であると判定すると（Ｓ１１１、ＹＥＳ）、制御回路６０は初期設定データの読み出しは失敗と判定する（ＦＡＩＬ）。一方、読出電圧ＶＣＧが最大値でないと判定すると（Ｓ１１１、ＮＯ）、制御回路６０は読出電圧ＶＣＧを上げ（Ｓ１１２）、再びステップＳ１０１を実行する。
【００２７】
ステップＳ１１０にて不良カラムアドレスに誤りがないと判定した場合（Ｓ１１０、ＰＡＳＳ）、制御回路６０は、不良カラムアドレスを第２レジスタ６２に記憶させる（Ｓ１１３）。
【００２８】
次に、制御回路６０はパラメータの相補チェックを実行する（Ｓ１１４）。ステップＳ１１４にてパラメータに誤りがあると判定された場合（Ｓ１１４、ＦＡＩＬ）、ステップＳ１１１が実行される。一方、ステップＳ１１４にて初期設定データに誤りがないと判定した場合（Ｓ１１４、ＰＡＳＳ）、制御回路６０は、パラメータを第３レジスタ６３に記憶させる（Ｓ１１５）。
【００２９】
続いて、制御回路６０は不良ブロックアドレスの相補チェックを実行する（Ｓ１１６）。ステップＳ１１６にて不良ブロックアドレスに誤りがあると判定された場合（Ｓ１１６、ＦＡＩＬ）、ステップＳ１１１が実行される。一方、ステップＳ１１６にて不良ブロックアドレスに誤りがないと判定した場合（Ｓ１１６、ＰＡＳＳ）、制御回路６０は、不良ブロックアドレスに基づき不良ブロックにアクセスして、その不良ブロックに対応するバッドブロックフラグレジスタにて不良ブロックのフラグを設定する（Ｓ１１７）。
【００３０】
次に、図５を参照して、第１の実施の形態による効果を説明する。図５（ａ）は初期設定データを記憶直後（出荷直後）のメモリセルＭＣの閾値電圧分布を示し、図５（ｂ）は図５（ａ）に示す状態から所定時間経過後のメモリセルＭＣの閾値電圧分布を示す。なお、図５は、メモリセルＭＣが２値データを記憶可能に構成されている例を示す。
【００３１】
図５（ａ）においては、”１”データと”０”データを示す閾値電圧分布の間に読出電圧ＶＣＧ（０）が設定されており、正確な初期設定データの読出動作が実行できる。図５（ｂ）においては”１”データを示す閾値電圧分布の上端が読出電圧ＶＣＧ（０）より大きい高電圧側に広がっている。例えば、この初期設定データの閾値電圧分布の広がりは、通常のデータを保持するメモリセルに対する消去動作及び書込動作の影響により生じる。したがって、図５（ｂ）において、図５（ａ）の状態と同じ読出電圧ＶＣＧ（０）で初期設定データを読み出すと、誤読み出しとなる。そこで、本実施の形態は、初期設定データ（不良カラムアドレス、パラメータ、不良ブロックアドレス）の読み出し結果に応じて読出電圧ＶＣＧを上げる（Ｓ１０８，Ｓ１１２）。例えば、図５（ｃ）に示すように、読出電圧ＶＣＧ（１）まで徐々に上げる。これにより、本実施の形態は、閾値電圧分布の変化に対応して初期設定データを正確に読み出すことができる。
【００３２】
［第２の実施の形態］
次に、第２の実施の形態に係る不揮発性半導体記憶装置について説明する。第２の実施の形態は、第１の実施の形態と同様の構成を有する一方、第１の実施の形態と異なる初期設定データの読み出し動作を実行する。したがって、以下、図６を参照して第２の実施の形態に係る初期設定データの読み出し動作の一例を説明する。
【００３３】
図６に示すように、第２の実施の形態は、初期設定データ（不良カラムアドレス、パラメータ、不良ブロックアドレス）の読み出し結果に応じて、読出電圧ＶＣＧが最小値でなければ（Ｓ１０７ａのＮＯ，Ｓ１１１ａのＮＯ）、読出電圧ＶＣＧを下げる（Ｓ１０８ａ，Ｓ１１２ａ）。第２の実施の形態はこの点のみにおいて第１の実施の形態と異なる。
【００３４】
次に、図７を参照して、第２の実施の形態による効果を説明する。図７（ａ）は初期設定データを記憶直後のメモリセルＭＣの閾値電圧分布を示し、図７（ｂ）は図７（ａ）に示す状態から所定時間経過後のメモリセルＭＣの閾値電圧分布を示す。なお、図７は、メモリセルＭＣが２値データを記憶可能に構成されている例を示す。
【００３５】
図７（ａ）においては、”１”データと”０”データを示す閾値電圧分布の間に読出電圧ＶＣＧ（０）が設定されており、正確な初期設定データの読出動作が実行できる。図７（ｂ）においては”０”データを示す閾値電圧分布の下端が読出電圧ＶＣＧ（０）より小さい低電圧側に広がっている。例えば、この初期設定データの閾値電圧分布の広がりは、通常のデータを保持するメモリセルに対する消去動作及び書込動作の影響により生じる。したがって、図７（ｂ）において、図７（ａ）の状態と同じ読出電圧ＶＣＧ（０）で初期設定データを読み出すと、誤読み出しとなる。そこで、本実施の形態は、初期設定データ（不良カラムアドレス、パラメータ、不良ブロックアドレス）の読み出し結果に応じて読出電圧ＶＣＧを下げる（Ｓ１０８ａ，Ｓ１１２ａ）。例えば、図７（ｃ）に示すように、読出電圧ＶＣＧ（１）まで徐々に下げる。これにより、本実施の形態は、閾値電圧分布の変化に対応して初期設定データを正確に読み出すことができる。
【００３６】
［第３の実施の形態］
次に、第３の実施の形態に係る不揮発性半導体記憶装置について説明する。第３の実施の形態は、第１の実施の形態と同様の構成を有する一方、第１の実施の形態と異なる初期設定データの読み出し動作を実行する。
【００３７】
第３の実施の形態において、制御回路６０は、１ページを構成する全ビット数の半数（第１の数）に初期設定データ（不良カラムアドレス、パラメータ、不良ブロックアドレス）を記憶させる。一方、制御回路６０は、残りの半数のビットに初期設定データの反転データを記憶させる。したがって、初期設定データに誤りがなければ、１ページ中において初期設定データ及び反転データに含まれる１データを示すビット数と０データを示すビット数は等しくなる。すなわち、初期設定データに誤りがなければ、１ページ中において初期設定データ及び反転データに含まれる１データを示すビット数は１ページ中の全ビット数の半数と等しくなる。
【００３８】
したがって、初期設定データ及び反転データに含まれる１データを示すビット数が１ページを構成する全ビット数の半数よりも小さすぎれば、適正な値よりも読出電圧ＶＣＧが小さいと考えられる。また、初期設定データ及び反転データに含まれる１データを示すビット数が１ページを構成する全ビット数の半数よりも大きすぎれば、適正な値よりも読出電圧ＶＣＧが大きいと考えられる。そこで、本実施の形態は、以下の図８Ａ及び図８Ｂに示す初期設定データの読み出し動作を実行し、読出電圧ＶＣＧを最適な値に調整する。
【００３９】
図８Ａに示すように、第３の実施の形態において、制御回路６０は、先ず、第１の実施の形態と同様のステップＳ１０１〜Ｓ１０３を実行する。続いて、制御回路６０は、初期設定データ及び反転データに含まれる１データを示すビット数が１ページを構成する全ビット数の半数よりも所定の閾値数だけ小さいか否かを判定する（Ｓ２０１）。ここで、初期設定データ及び反転データに含まれる１データを示すビット数が１ページを構成する全ビット数の半数よりも所定の閾値数だけ小さいと判定した場合（Ｓ２０１、ＹＥＳ）、制御回路６０は読出電圧ＶＣＧを上げて（Ｓ２０２）、再度ステップＳ１０２を実行する。
【００４０】
一方、ステップＳ２０１にて初期設定データ及び反転データに含まれる１データを示すビット数が１ページを構成する全ビット数の半数よりも所定の閾値数だけ小さくないと判定した場合（Ｓ２０１、ＮＯ）、制御回路６０はステップＳ２０３を実行する。ステップＳ２０３においては、初期設定データ及び反転データに含まれる１データを示すビット数が１ページを構成する全ビット数の半数よりも所定の閾値数だけ大きいか否かが判定される。ここで、初期設定データ及び反転データに含まれる１データを示すビット数が１ページを構成する全ビット数の半数よりも所定の閾値数だけ大きいと判定した場合（Ｓ２０３、ＹＥＳ）、制御回路６０は読出電圧ＶＣＧを下げて（Ｓ２０４）、再度ステップＳ１０２を実行する。
【００４１】
一方、ステップＳ２０３にて初期設定データ及び反転データに含まれる１データを示すビット数が１ページ中を構成する全ビット数の半数よりも所定の閾値数だけ大きくないと判定した場合（Ｓ２０３、ＮＯ）、制御回路６０は、図８Ａ及び図８Ｂに示すように、第１の実施の形態と同様のステップＳ１０４〜Ｓ１０６、Ｓ１０９〜Ｓ１１７を実行する。但し、第３の実施の形態において、初期設定データの読出対象がプレーンＰＢ２であった場合（Ｓ１０５、ＰＢ２）、制御回路６０は初期設定データの読み出しは失敗と判定する（ＦＡＩＬ）。また、ステップＳ１１０、Ｓ１１４、Ｓ１１６にて初期設定データ（不良カラムアドレス、パラメータ、不良ブロックアドレス）に誤りがあると判定された場合（Ｓ１１０、Ｓ１１４、Ｓ１１６、ＦＡＩＬ）、制御回路６０は初期設定データの読み出しは失敗と判定する（ＦＡＩＬ）。
【００４２】
以上の動作により、第３の実施の形態は、読出電圧ＶＣＧを最適値に調整し、閾値電圧分布の変化に対応して初期設定データを正確に読み出すことができる。
【００４３】
［第４の実施の形態］
次に、第４の実施の形態に係る不揮発性半導体記憶装置について説明する。第１の実施の形態と異なり、第４の実施の形態における初期設定データは、誤り訂正用のパリティビットを含む。このパリティビットを用いて、第４の実施の形態は初期設定データに対して誤り訂正を実行する。誤り訂正を実行する回路は、メモリセルアレイ１０の周辺回路に設けても良いし、外部のコントローラに設けても良い。その他、第４の実施の形態は第１の実施の形態と同様の構成を有する。
【００４４】
そして、第４の実施の形態は、第１の実施の形態と異なる初期設定データの読み出し動作を実行する。したがって、以下、図９を参照して第４の実施の形態に係る初期設定データの読み出し動作を説明する。
【００４５】
図９に示すように、第４の実施の形態において、制御回路６０は、先ず、第１の実施の形態と同様のステップＳ１０１〜Ｓ１０３を実行する。続いて、制御回路６０は、初期設定データに対して誤り訂正を実行できるか否かを判定する（Ｓ３０１）。ここで、誤り訂正を実行できないと判定した場合（Ｓ３０１，ＮＯ）、制御回路６０は読出電圧ＶＣＧを上げて（Ｓ３０２）、再びステップＳ１０２の処理を実行する。一方、誤り訂正を実行できると判定した場合（Ｓ３０１，ＹＥＳ）、制御回路６０は初期設定データに対して誤り訂正を実行し（Ｓ３０３）、その後に第３の実施の形態と同様にステップＳ１０４〜Ｓ１０６、Ｓ１０９〜Ｓ１１７を実行する（図８Ｂ参照）。以上により、第４の実施の形態は、第１の実施の形態と同様の効果を奏する。
【００４６】
［第５の実施の形態］
次に、第５の実施の形態に係る不揮発性半導体記憶装置について説明する。第５の実施の形態は、第４の実施の形態と同様の構成を有する。そして、第５の実施の形態は、第１の実施の形態と異なる初期設定データの読み出し動作を実行する。したがって、以下、図１０を参照して第５の実施の形態に係る初期設定データの読み出し動作を説明する。
【００４７】
図１０に示すように、第５の実施の形態は、第４の実施の形態と略同様の初期設定データの読み出し動作を実行する。但し、第５の実施の形態においては、誤り訂正を実行できないと判定すると読出電圧ＶＣＧを下げる（Ｓ３０２ａ）。第５の実施の形態はこの点のみにおいて第４の実施の形態と異なる。以上により、第５の実施の形態は、第２の実施の形態と同様の効果を奏する。
【００４８】
［第６の実施の形態］
次に、第６の実施の形態に係る不揮発性半導体記憶装置について説明する。第６の実施の形態は、第１の実施の形態と同様の構成を有する。一方、第６の実施の形態は、図１１に示すように、第１の実施の形態と異なり、コマンドに応じて読出電圧ＶＣＧを上げて初期設定データを読み出す。その他、第６の実施の形態は、第１の実施の形態と同様の処理を実行する。
【００４９】
図１１に示すように、第６の実施の形態においては、初期設定データの読出対象がプレーンＰＢ２であった場合（Ｓ１０５、ＰＢ２）、制御回路６０は外部のコントローラにＦａｉｌ情報を送信する（Ｓ４０１）。次に、制御回路６０は外部のコントローラよりコマンドを受け付けたか否かを判定する（Ｓ４０２）。ここで、外部のコントローラからコマンドを受け付けたと判定した場合（Ｓ４０２、ＹＥＳ）、制御回路６０は第１の実施の形態と同様のステップＳ１０７を実行する。一方、外部のコントローラよりコマンドを受け付けていないと判定した場合（Ｓ４０２、ＮＯ）、制御回路６０は初期設定データの読み出しは失敗と判定する（ＦＡＩＬ）。
【００５０】
また、図１１に示すように、第６の実施の形態においては、第１の実施の形態と同様に初期設定データ（不良カラムアドレス、パラメータ、不良ブロックアドレス）に誤りがあると判定した場合（Ｓ１１０、Ｓ１１４、Ｓ１１６、ＦＡＩＬ）、制御回路６０は外部のコントローラにＦａｉｌ情報を送信する（Ｓ４０３）。次に、制御回路６０は外部のコントローラよりコマンドを受け付けたか否かを判定する（Ｓ４０４）。ここで、外部のコントローラよりコマンドを受け付けたと判定した場合（Ｓ４０４、ＹＥＳ）、制御回路６０は第１の実施の形態と同様のステップＳ１１１を実行する。一方、外部のコントローラよりコマンドを受け付けていないと判定した場合（Ｓ４０４、ＮＯ）、制御回路６０は初期設定データの読み出しは失敗と判定する（ＦＡＩＬ）。以上、第６の実施の形態は、第１の実施の形態と同様の効果を奏する。また、第６の実施の形態においては、コマンドによって初期設定データの読み出し動作を制御できる。
【００５１】
［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５２】
１０…メモリセルアレイ、  ２０…カラム制御回路、  ３０…ロウ制御回路、  ４０…データ入出力バッファ、  ５０…データ入出力端子、  ６０…制御回路、  ７０…制御信号入力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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