(57)【要約】【課題】半導体装置のノイズ耐性を向上させる。【解決手段】複数の配線層ＷＬ１、ＷＬ２、ＷＬ３のそれぞれに導体プレーン２ＰＬ１、２ＰＬ２、２ＰＬ３が形成されている。また、配線層ＷＬ３には、スルーホール配線２ＴＷと一体に形成されているスルーホールランド２ＴＬ１が形成される。また、スルーホールランド２ＴＬ１が形成された配線層ＷＬ３の上層に形成された配線層ＷＬ１、ＷＬ２では、導体プレーン２ＰＬ１、２ＰＬ２に開口部２Ｋ１ｃ、２Ｋ２ｂが形成されている。また、開口部２Ｋ１ｃ、２Ｋ２ｂの開口面積は、スルーホールランド２ＴＬ１の平面積よりも大きいものである。【選択図】図１６
2014175356.tif 000002
【特許請求の範囲】
【請求項１】
複数の電極パッドが形成された表面、および前記表面の反対側に位置する裏面を有する半導体チップと、
前記半導体チップが搭載されているチップ搭載面、前記チップ搭載面の反対側に位置する実装面、前記チップ搭載面に配置され、前記半導体チップの前記複数の電極パッドと電気的に接続されている複数のボンディングパッド、前記実装面に配置され、前記複数のボンディングパッドと電気的に接続される複数の第１ランド、および前記複数のボンディングパッドと前記複数の第１ランドを電気的に接続する複数層の配線層を有する配線基板と、
を有し、
前記配線基板は、
前記複数のボンディングパッドと電気的に接続される複数の第１ビア配線、前記複数の第１ビア配線の周囲に、前記複数の第１ビア配線と離間して設けられている第１導体プレーン、および前記複数の第１ビア配線および前記第１導体プレーンを覆う第１絶縁層を備える第１配線層と、
前記複数の第１ビア配線と電気的に接続されている複数の第２層配線、前記複数の第２層配線と電気的に接続されている複数の第２ビア配線、前記複数の第２層配線および前記複数の第２ビア配線の周囲に、前記複数の第２層配線および前記複数の第２ビア配線と離間して設けられている第２導体プレーン、および、前記複数の第２層配線、前記複数の第２ビア配線、および前記第２導体プレーンを覆う第２絶縁層を備え、前記第１配線層よりも前記実装面側に位置している第２配線層と、
前記複数の第２ビア配線と電気的に接続されている複数の第１スルーホールランド、前記複数の第１スルーホールランドの周囲に、前記複数の第１スルーホールランドと離間して設けられている第３導体プレーン、および、前記複数の第１スルーホールランドおよび前記第３導体プレーンを覆う第３絶縁層を備え、前記第２配線層よりも前記実装面側に位置している第３配線層と、
前記第３配線層が形成されている第１面、前記第１面の反対側に位置する第２面、前記第１または第２面のうち、一方から他方に向かって貫通するように形成されている複数のスルーホール、および、前記複数のスルーホールの内壁のそれぞれを覆うように形成され、かつ、前記複数の第１スルーホールランドのそれぞれと一体に形成されている複数のスルーホール配線、を備えているコア絶縁層と、
を有し、
側面視において、前記複数の第２層配線は前記第１配線層の前記第１導体プレーンと前記第３配線層の前記第３導体プレーンに挟まれており、
前記第１配線層の前記第１導体プレーンには、前記第３配線層の前記複数の第１スルーホールランドと厚さ方向に重なる位置に、前記複数の第１スルーホールランドのそれぞれの平面積よりも大きい開口面積を有し、前記第１絶縁層が開口部内全体に埋め込まれている複数の第１開口部が形成されており、
前記第２配線層の前記第２導体プレーンには、前記第１配線層の前記複数の第１開口部のそれぞれと厚さ方向に重なる位置に、前記複数の第１スルーホールランドのそれぞれの平面積よりも大きい開口面積を有している複数の第２開口部が形成されており、
平面視において、前記複数の第２ビア配線のそれぞれは、前記複数の第１および第２開口部内に形成されている半導体装置。
【請求項２】
請求項１において、
前記配線基板は、
前記コア絶縁層の前記第２面に形成され、かつ前記複数のスルーホール配線のそれぞれと一体に形成される複数の第２スルーホールランド、前記複数の第２スルーホールランドの周囲に、前記複数の第２スルーホールランドと離間して設けられている第４導体プレーン、および、前記複数の第２スルーホールランドおよび前記第４導体プレーンを覆う第４絶縁層を備え、前記コア絶縁層よりも前記実装面側に位置している第４配線層と、
前記複数の第２スルーホールランドと電気的に接続されている複数の第３ビア配線、前記複数の第３ビア配線の周囲に、前記複数の第３ビア配線と離間して設けられている第５導体プレーン、および、前記複数の第３ビア配線および前記第５導体プレーンを覆う第５絶縁層を備え、前記第４配線層よりも前記実装面側に位置している第５配線層と、
前記複数の第３ビア配線と電気的に接続されている複数の第４ビア配線、前記複数の第４ビア配線と電気的に接続されている前記複数の第１ランド、前記複数の第１ランドおよび前記複数の第４ビア配線の周囲に、前記複数の第１ランドおよび前記複数の第４ビア配線と離間して設けられている第６導体プレーン、および前記複数の第４ビア配線および前記第６導体プレーンを覆う第６絶縁層を備える第６配線層と、
を有し、
前記複数の第１ランドのそれぞれの平面積は、前記複数の第２スルーホールランドのそれぞれの平面積よりも大きく、
前記第４配線層の前記第４導体プレーンには、前記第６配線層の前記複数の第１ランドと厚さ方向に重なる位置に、前記複数の第１ランドのそれぞれの平面積よりも大きい開口面積を有する複数の第３開口部が形成されており、
前記第５配線層の前記第５導体プレーンには、前記第４配線層の前記複数の第３開口部のそれぞれと厚さ方向に重なる位置に、前記複数の第１ランドのそれぞれの平面積よりも大きい開口面積を有する複数の第４開口部が形成されており、
平面視において、前記複数の第４ビア配線のそれぞれは、前記複数の第３および第４開口部内に形成されている半導体装置。
【請求項３】
請求項２において、
前記第１配線層に形成される前記複数の第１開口部のそれぞれの開口面積は、
前記第５配線層に形成される前記複数の第４開口部のそれぞれの開口面積よりも小さい半導体装置。
【請求項４】
請求項３において、
前記第４配線層に形成された前記複数の第２スルーホールランドと、前記第６絶縁層に形成された前記複数の第１ランドとは、厚さ方向に重なっている半導体装置。
【請求項５】
請求項４において、
前記第１配線層に形成される前記複数の第１開口部のそれぞれの開口面積は、
前記第４配線層に形成される前記複数の第３開口部のそれぞれの開口面積よりも小さい半導体装置。
【請求項６】
請求項５において、
前記第１配線層に形成される前記複数の第１開口部、前記第２配線層に形成される前記複数の第２開口部のそれぞれ開口形状および開口面積は同じであり、
平面視において、前記複数の第１開口部の輪郭と前記複数の第２開口部の輪郭は重なる半導体装置。
【請求項７】
請求項６において、
前記第４配線層に形成される前記複数の第３開口部、前記第５配線層に形成される前記複数の第４開口部のそれぞれ開口形状および開口面積は同じであり、
平面視において、前記複数の第３開口部の輪郭と前記複数の第４開口部の輪郭は重なる半導体装置。
【請求項８】
請求項３において、
前記第４配線層に形成された前記複数の第２スルーホールランドと、前記第６絶縁層に形成された前記複数の第１ランドとは、厚さ方向に重なっていない半導体装置。
【請求項９】
請求項８において、
前記第５配線層には、前記複数の第３ビア配線と電気的に接続されている複数の第５層配線が形成されており、
前記第６配線層の前記複数の第４ビア配線は、前記複数の第５層配線のそれぞれを介して前記複数の第３ビア配線と電気的に接続されており、
側面視において、前記複数の第５層配線は前記第４配線層の前記第４導体プレーンと前記第６配線層の前記第６導体プレーンに挟まれている半導体装置。
【請求項１０】
請求項９において、
前記第４配線層に形成される前記複数の第３開口部のそれぞれの開口面積は、
前記第５配線層に形成される前記複数の第４開口部のそれぞれの開口面積よりも小さい半導体装置。
【請求項１１】
請求項１０において、
前記第５配線層の前記第５導体プレーンには、前記第４配線層の前記複数の第２スルーホールランドと厚さ方向に重なる位置に、前記複数の第２スルーホールランドのそれぞれの平面積よりも大きい開口面積を有し、前記第５絶縁層が開口部内全体に埋め込まれている複数の第５開口部が形成されており、
前記第６配線層の前記第６導体プレーンには、前記第５配線層の前記複数の第５開口部のそれぞれと厚さ方向に重なる位置に、前記複数の第２スルーホールランドのそれぞれの平面積よりも大きい開口面積を有している複数の第６開口部が形成されており、
平面視において、前記複数の第３ビア配線のそれぞれは、前記複数の第５および第６開口部内に形成されている半導体装置。
【請求項１２】
請求項８において、
前記配線基板の前記チップ搭載面側において、前記複数のボンディングパッドは、前記配線基板の前記複数の第２層配線を介して前記半導体チップへの入力信号が伝送される複数の入力用ボンディングパッドと、前記配線基板の前記複数の第２層配線に対して前記半導体チップからの出力信号が伝送される複数の出力用ボンディングパッドと、の対がそれぞれまとまって配置されており、
前記配線基板の前記実装面において、前記複数の第１ランドのうち、前記複数の入力用ボンディングパッドと電気的に接続される複数の入力用ランドと、前記複数の出力用ボンディングパッドと電気的に接続される複数の出力用ランドとは、異なる位置にそれぞれまとまって配置されている半導体装置。
【請求項１３】
請求項１において、
前記複数の第１ランドの平面積は、前記複数の第１スルーホールランドの平面積よりも大きく、
前記複数の第１開口部、および前記複数の第２開口部の開口面積は、前記複数の第１ランドの平面積よりも小さい半導体装置。
【請求項１４】
請求項１において、
前記複数の第２層配線のそれぞれは、差動信号が流れる一対の信号配線から成る半導体装置。
【請求項１５】
請求項１において、
前記第１配線層には、前記複数のボンディングパッドのうちの第２ボンディングパッドと電気的に接続され、かつ、前記複数の第２層配線とは電気的に分離されている第１層配線が形成されており、
前記複数の第２層配線に流れる電気信号の伝送速度は、前記第１層配線に流れる電気信号の伝送速度よりも大きい半導体装置。
【請求項１６】
請求項１において、
前記第１配線層には、前記複数のボンディングパッドのうちの第２ボンディングパッドと電気的に接続され、かつ、前記複数の第２層配線とは電気的に分離されている第１層配線が形成されており、
平面視において、前記第１層配線と前記複数の第２層配線は重ならないように配置されている半導体装置。
【請求項１７】
請求項１において、
前記第１、第２および第３導体プレーンには、接地電位が供給されている半導体装置。
【請求項１８】
複数の電極パッドが形成された表面、および前記表面の反対側に位置する裏面を有する半導体チップと、
前記半導体チップが搭載されているチップ搭載面、前記チップ搭載面の反対側に位置する実装面、前記チップ搭載面に配置され、前記半導体チップの前記複数の電極パッドと電気的に接続されている複数のボンディングパッド、前記実装面に配置され、前記複数のボンディングパッドと電気的に接続される複数の第１ランド、および前記複数のボンディングパッドと前記複数の第１ランドを電気的に接続する複数層の配線層を有する配線基板と、
を有し、
前記配線基板は、
前記複数の第１ランド、前記複数の第１ランドと電気的に接続される複数の第１ビア配線、前記複数の第１ランドおよび前記複数の第１ビア配線の周囲に、前記複数の第１ランドおよび前記複数の第１ビア配線と離間して設けられている第１導体プレーン、および前記複数の第１ビア配線および前記第１導体プレーンを覆う第１絶縁層を備える第１配線層と、
前記複数の第１ビア配線と電気的に接続されている複数の第２層配線、前記複数の第２層配線と電気的に接続されている複数の第２ビア配線、前記複数の第２層配線および前記複数の第２ビア配線の周囲に、前記複数の第２層配線および前記複数の第２ビア配線と離間して設けられている第２導体プレーン、および、前記複数の第２層配線、前記複数の第２ビア配線、および前記第２導体プレーンを覆う第２絶縁層を備え、前記第１配線層よりも前記チップ搭載面側に位置している第２配線層と、
前記複数の第２ビア配線と電気的に接続されている複数の第１スルーホールランド、前記複数の第１スルーホールランドの周囲に、前記複数の第１スルーホールランドと離間して設けられている第３導体プレーン、および、前記複数の第１スルーホールランドおよび前記第３導体プレーンを覆う第３絶縁層を備え、前記第２配線層よりも前記チップ搭載面側に位置している第３配線層と、
前記第３配線層が形成されている第１面、前記第１面の反対側に位置する第２面、前記第１または第２面のうち、一方から他方に向かって貫通するように形成されている複数のスルーホール、および、前記複数のスルーホールの内壁のそれぞれを覆うように形成され、かつ、前記複数の第１スルーホールランドのそれぞれと一体に形成されている複数のスルーホール配線、を備えている第４絶縁層と、
を有し、
側面視において、前記複数の第２層配線は前記第１配線層の前記第１導体プレーンと前記第３配線層の前記第３導体プレーンに挟まれており、
平面視において、前記複数の第１スルーホールランドと前記複数の第１ランドは、それぞれ厚さ方向に重ならない位置に配置され、
前記第２配線層の前記第２導体プレーンには、前記第１配線層の前記複数の第１ランドと厚さ方向に重なる位置に、前記複数の第１ランドのそれぞれの平面積よりも大きい開口面積を有している複数の第１開口部が形成されており、
前記第３配線層の前記第３導体プレーンには、前記第１配線層の前記複数の第１開口部のそれぞれと厚さ方向に重なる位置に、前記複数の第１ランドのそれぞれの平面積よりも大きい開口面積を有している複数の第２開口部が形成されており、
平面視において、前記複数の第１ビア配線のそれぞれは、前記複数の第１および第２開口部内に形成されている半導体装置。
【請求項１９】
複数の電極パッドが形成された表面、および前記表面の反対側に位置する裏面を有する半導体チップと、
前記半導体チップが搭載されているチップ搭載面、前記チップ搭載面の反対側に位置する実装面、前記チップ搭載面に配置され、前記半導体チップの前記複数の電極パッドと電気的に接続されている複数のボンディングパッド、前記実装面に配置され、前記複数のボンディングパッドと電気的に接続される複数の第１ランド、および前記複数のボンディングパッドと前記複数の第１ランドを電気的に接続する複数層の配線層を有する配線基板と、
を有し、
前記配線基板は、
前記複数の第１ランド、前記複数の第１ランドと電気的に接続される複数の第１ビア配線、前記複数の第１ランドおよび前記複数の第１ビア配線の周囲に、前記複数の第１ランドおよび前記複数の第１ビア配線と離間して設けられている第１導体プレーン、および前記複数の第１ビア配線および前記第１導体プレーンを覆う第１絶縁層を備える第１配線層と、
前記複数の第１ビア配線と電気的に接続されている複数の第２層配線、前記複数の第２層配線と電気的に接続されている複数の第２ビア配線、前記複数の第２層配線および前記複数の第２ビア配線の周囲に、前記複数の第２層配線および前記複数の第２ビア配線と離間して設けられている第２導体プレーン、および、前記複数の第２層配線、前記複数の第２ビア配線、および前記第２導体プレーンを覆う第２絶縁層を備え、前記第１配線層よりも前記チップ搭載面側に位置している第２配線層と、
前記複数の第２ビア配線と電気的に接続されている複数の第１スルーホールランド、前記複数の第１スルーホールランドの周囲に、前記複数の第１スルーホールランドと離間して設けられている第３導体プレーン、および、前記複数の第１スルーホールランドおよび前記第３導体プレーンを覆う第３絶縁層を備え、前記第２配線層よりも前記チップ搭載面側に位置している第３配線層と、
前記第３配線層が形成されている第１面、前記第１面の反対側に位置する第２面、前記第１または第２面のうち、一方から他方に向かって貫通するように形成されている複数のスルーホール、および、前記複数のスルーホールの内壁のそれぞれを覆うように形成され、かつ、前記複数の第１スルーホールランドのそれぞれと一体に形成されている複数のスルーホール配線、を備えている第４絶縁層と、
を有し、
側面視において、前記複数の第２層配線は前記第１配線層の前記第１導体プレーンと前記第３配線層の前記第３導体プレーンに挟まれており、
平面視において、前記複数の第１スルーホールランドと前記複数の第１ランドは、それぞれ厚さ方向に重ならない位置に配置され、
前記第２配線層の前記第２導体プレーンには、前記第１配線層の前記複数の第１スルーホールランドと厚さ方向に重なる位置に、前記複数の第１スルーホールランドのそれぞれの平面積よりも大きい開口面積を有している複数の第１開口部が形成されており、
前記第１配線層の前記第１導体プレーンには、前記第１配線層の前記複数の第１開口部のそれぞれと厚さ方向に重なる位置に、前記複数の第１スルーホールランドのそれぞれの平面積よりも大きい開口面積を有している複数の第２開口部が形成されており、
平面視において、前記複数の第２ビア配線のそれぞれは、前記複数の第１および第２開口部内に形成されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の技術に関し、例えば、複数の配線層が積層された配線基板上に半導体チップが搭載されている半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２０１０−２１９４９８号公報（特許文献１）には、信号配線に接続されるソルダーボールランドの周囲に対向する配線層の領域にボイド、またはフローティングパターンが形成された半導体装置が記載されている。
【０００３】
また、特開２００２−１００９３２号公報（特許文献２）には、グランドパターンに切り欠きを設け、モニタ電極パッドを含む圧電振動子用配線パターンとグランドパターンが重畳しないよう構成された半導体装置が記載されている。
【０００４】
また、特開２００５−３４０６３６号公報（特許文献３）には、表面にボールを接続するためのボールパッドと厚さ方向に重なる位置に、フローティング導体層が形成された多層配線基板が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２１９４９８号公報
【特許文献２】特開２００２−１００９３２号公報
【特許文献３】特開２００５−３４０６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本願発明者は、配線基板上に複数の半導体チップを積層した半導体装置の性能を向上させる技術を検討している。この一環として、複数の配線層が積層された配線基板上に半導体チップが搭載されている半導体装置について検討を行った。
【０００７】
上記検討の結果、配線基板が備える複数の配線層のそれぞれに導体プレーンを形成する場合、半導体装置のノイズ耐性を向上させる観点からの課題が存在することを本願発明者は見出した。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態による半導体装置は、配線基板が備える複数の配線層のそれぞれに導体プレーンが形成されている。また、上記複数の配線層には、スルーホール配線と一体に形成されているスルーホールランドが形成された配線層が含まれる。また、スルーホールランドが形成された配線層の上層または下層に形成された配線層では、上記導体プレーンの上記スルーホールランドと厚さ方向に重なる位置に開口部が形成されている。また、上記開口部の開口面積は、上記スルーホールランドの平面積よりも大きいものである。
【発明の効果】
【００１０】
上記一実施の形態によれば、半導体装置のノイズ耐性を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態の半導体装置の斜視図である。
【図２】図１に示す半導体装置の下面図である。
【図３】図１に示す放熱板を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。
【図４】図１のＡ−Ａ線に沿った断面図である。
【図５】図４に示す配線基板のチップ搭載面側（第１層目）の配線層のレイアウトを示す平面図である。
【図６】図５に示す配線基板の一部を拡大して示す拡大平面図である。
【図７】図５に示す配線基板の他の一部を拡大して示す拡大平面図である。
【図８】図７のＡ−Ａ線に沿った拡大断面図である。
【図９】ストリップラインの配線構造例を示す拡大断面図である。
【図１０】マイクロストリップラインの配線構造例を示す拡大断面図である。
【図１１】図５に示す配線層の一つ下層（第２層目）の配線層のレイアウトを示す平面図である。
【図１２】図１１に示す配線層の一部を拡大して示す拡大平面図である。
【図１３】図１１に示す配線層の他の一部を拡大して示す拡大平面図である。
【図１４】図１１に示す配線層の一つ下層（第３層目）の配線層のレイアウトを示す平面図である。
【図１５】図１４に示す配線層の一部を拡大して示す拡大平面図である。
【図１６】図１５のＡ−Ａ線に沿った拡大断面図である。
【図１７】図１４に示す配線層の一つ下層（第４層目）の配線層のレイアウトを示す平面図である。
【図１８】図１７に示す配線層の一つ下層（第５層目）の配線層のレイアウトを示す平面図である。
【図１９】図４に示す配線基板の実装面側（第６層目）の配線層のレイアウトを示す平面図である。
【図２０】図２に示す半田ボールのレイアウトの詳細を示す拡大平面図である。
【図２１】図１６に示す高速伝送経路の接続構造を模式的に示す説明図である。
【図２２】図２１に対する検討例を示す説明図である。
【図２３】図１５に示す拡大平面における第１層目の配線層の導体のパターニングを示す拡大平面図である。
【図２４】図１５に示す拡大平面における第２層目の配線層の導体のパターニングを示す拡大平面図である。
【図２５】図２１に対する他の検討例を示す説明図である。
【図２６】図１５に示す拡大平面における第４層目の配線層の導体のパターニングを示す拡大平面図である。
【図２７】図１５に示す拡大平面における第５層目の配線層の導体のパターニングを示す拡大平面図である。
【図２８】図１５に示す拡大平面における第６層目の配線層の導体のパターニングを示す拡大平面図である。
【図２９】図２１に示す配線基板と図２２に示す配線基板について、電気的特性の評価を行った結果を示す説明図である。
【図３０】図２６とは異なる領域における第４層目の配線層の導体のパターニングを示す拡大平面図である。
【図３１】図３０のＡ−Ａ線に沿った拡大断面図である。
【図３２】図３０に示す拡大平面における第５層目の配線層の導体のパターニングを示す拡大平面図である。
【図３３】図３０に示す拡大平面における第６層目の配線層の導体のパターニングを示す拡大平面図である。
【図３４】図３２に示す配線が接続されるビア配線の周辺を拡大して示す拡大平面図である。
【図３５】図３４のＡ−Ａ線に沿った拡大断面図である。
【図３６】図３４に示す拡大平面における第４層目の導体のパターニングを示す拡大平面図である。
【図３７】図３４に示す拡大平面における第６層目の導体のパターニングを示す拡大平面図である。
【図３８】図４に示す配線基板のチップ搭載面側におけるパッド配列の一例を模式的に示す平面図である。
【図３９】図４に示す配線基板の実装面側におけるランド配列の一例を模式的に示す拡大平面図である。
【図４０】実装基板上に図３９に示す半導体装置を複数個実装して、カスケード接続した状態を模式的に示す説明図である。
【図４１】図１〜図４０を用いて説明した半導体装置の組立工程のフローを示す説明図である。
【図４２】図４に対する変形例である半導体装置を示す断面図である。
【図４３】図４に対する他の変形例である半導体装置を示す断面図である。
【発明を実施するための形態】
【００１２】
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００１３】
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
【００１４】
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００１５】
また、本願では、平面や側面という用語を用いるが、半導体チップの半導体素子形成面を基準面として、その基準面に平行な面を平面として記載する。また、平面に対して交差する面を側面として記載する。また、側面視において、離間して配置される二つの平面間を結ぶ方向を厚さ方向として記載する。
【００１６】
また、本願では、上面、あるいは下面という用語を用いる場合があるが、半導体パッケージの実装態様には、種々の態様が存在するので、半導体パッケージを実装した後、例えば上面が下面よりも下方に配置される場合もある。本願では、半導体チップの素子形成面側の平面を上面、上面とは反対側に位置する面を下面として記載する。
【００１７】
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００１８】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
【００１９】
（実施の形態）
図１は本実施の形態の半導体装置の斜視図、図２は、図１に示す半導体装置の下面図である。また、図３は、図１に示す放熱板を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。また、図４は図１のＡ−Ａ線に沿った断面図である。なお、図１〜図４では、見易さのため、端子数を少なくして示している。また、図４では、見易さのため、図２に示す例よりも半田ボール４の数を少なくして示している。端子（ボンディングパッド２ＰＤ、ランド２ＬＤ、半田ボール４）の数は、図１〜図４に示す態様には限定されない。例えば、ボンディングパッド２ＰＤ、ランド２ＬＤ、半田ボール４などの端子数が、それぞれ１００個〜１０，０００個程度の半導体装置に適用することができる。
【００２０】
＜半導体装置＞
まず、本実施の形態の半導体装置１の概要構成について、図１〜図４を用いて説明する。本実施の形態の半導体装置１は、配線基板２、および配線基板２上に搭載された半導体チップ３（図４参照）を備えている。
【００２１】
図４に示すように、配線基板２は、半導体チップ３が搭載された上面（面、主面、第１面、チップ搭載面）２ａ、上面２ａとは反対側の下面（面、主面、第２面、実装面）２ｂ、および上面２ａと下面２ｂの間に配置された複数の側面２ｓ（図１〜図３参照）を有し、図２および図３に示すように平面視において四角形の外形形状を成す。図２および図３に示す例では、配線基板２の平面サイズ（平面視における寸法、上面２ａおよび下面２ｂの寸法、外形サイズ）は、例えば一辺の長さが１２ｍｍ〜６０ｍｍ程度の正方形または長方形を成す。また、配線基板２の厚さ（高さ）、すなわち、図４に示す上面２ａから下面２ｂまでの距離は、例えば０．３ｍｍ〜１．３ｍｍ程度である。
【００２２】
配線基板２は、上面２ａ側に搭載された半導体チップ３と図示しない実装基板を電気的に接続するためのインタポーザ（中継基板）であって、チップ搭載面である上面２ａ側と実装面である下面２ｂ側を電気的に接続する複数の配線層（図４に示す例では６層）を有する。配線基板２は、例えば、ガラス繊維または炭素繊維に樹脂を含浸させたプリプレグからなる絶縁層（コア材、コア絶縁層）２ＣＲの上面２Ｃａおよび下面２Ｃｂに、それぞれ複数の配線層をビルドアップ工法により積層することで、形成されている。また、絶縁層２ＣＲの上面２Ｃａ側の配線層と下面２Ｃｂ側の配線層とは、上面２Ｃａと下面２Ｃｂのうちの一方から他方までを貫通するように設けられた複数の貫通孔（スルーホール）に埋め込まれた、複数のスルーホール配線２ＴＷを介して電気的に接続されている。
【００２３】
配線基板２の上面２ａには、半導体チップ３と電気的に接続される複数のボンディングパッド（ボンディングリード、半導体チップ接続用端子）２ＰＤが形成されている。また、配線基板２の下面２ｂには、半導体装置１の外部入出力端子である複数のランド２ＬＤが形成されている。複数のボンディングパッド２ＰＤと複数のランド２ＬＤは、配線基板２に形成された複数の配線２ｄやスルーホール配線２ＴＷを介して、それぞれ電気的に接続されている。配線基板２が有する各配線層の詳細な構成は、後述する。
【００２４】
また、図４に示す例では、複数のランド２ＬＤのそれぞれには、半田ボール（半田材、外部端子、電極、外部電極）４が接続されている。半田ボール４は、半導体装置１を図示しない実装基板に実装する際に、実装基板側の複数の端子（図示は省略）と複数のランド２ＬＤを電気的に接続する、導電性部材である。半田ボール４は、例えば、鉛（Ｐｂ）入りのＳｎ−Ｐｂ半田材や、Ｐｂを実質的に含まない、所謂、鉛フリー半田からなる半田材である。鉛フリー半田の例としては、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）、錫−銅（Ｓｎ−Ｃｕ）などが挙げられる。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。
【００２５】
また、図２に示すように複数の半田ボール４は、行列状（アレイ状、マトリクス状）に配置されている。また、図２では図示を省略するが、複数の半田ボール４が接合される複数のランド２ＬＤ（図４参照）も行列状（マトリクス状）に配置されている。このように、配線基板２の実装面側に、複数の外部端子（半田ボール４、ランド２ＬＤ）を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置は、配線基板２の実装面（下面２ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
【００２６】
また、半導体装置１は、配線基板２上に搭載される半導体チップ３を備えている。図４に示すように、半導体チップ３のそれぞれは、表面（主面、上面）３ａ、表面３ａとは反対側の裏面（主面、下面）３ｂ、および、表面３ａと裏面３ｂとの間に位置する側面３ｓを有し、図３に示すように平面視において配線基板２よりも平面積が小さい四角形の外形形状を成す。図３に示す例では、半導体チップ３は、四つの側面３ｓのそれぞれが、配線基板２の四つの側面２ｓのそれぞれに沿って延びるように配線基板２の上面２ａの中央部に搭載されている。
【００２７】
また、図４に示すように、半導体チップ３の表面３ａには、複数のパッド（ボンディングパッド）３ＰＤが形成されている。本実施の形態では、半導体チップ３の表面３ａには、複数のパッド３ＰＤが行列状（マトリクス状、アレイ状）に配置されている。半導体チップ３の電極である複数のパッド３ＰＤを行列状に配置することで、半導体チップ３の表面３ａを電極の配置スペースとして有効活用することができるので、半導体チップ３の電極数が増大しても平面積の増大を抑制することが出来る点で好ましい。ただし、図示は省略するが、本実施の形態に対する変形例としては、複数のパッドが表面３ａの周縁部に形成されるタイプの半導体チップに適用することもできる。
【００２８】
また、図４に示す例では、半導体チップ３は、表面３ａが配線基板２の上面２ａと対向配置された状態で、配線基板２上に搭載されている。このような搭載方式は、フェイスダウン実装方式、あるいはフリップチップ接続方式と呼ばれる。
【００２９】
また、図示は省略するが、半導体チップ３の主面（詳しくは、半導体チップ３の基材である半導体基板の素子形成面に設けられた半導体素子形成領域）には、複数の半導体素子（回路素子）が形成されている。複数のパッド３ＰＤは、半導体チップ３の内部（詳しくは、表面３ａと図示しない半導体素子形成領域の間）に配置される配線層に形成された配線（図示は省略）を介して、この複数の半導体素子と、それぞれ電気的に接続されている。
【００３０】
半導体チップ３（詳しくは、半導体チップ３の基材）は、例えばシリコン（Ｓｉ）から成る。また、表面３ａには、半導体チップ３の基材および配線を覆う絶縁膜が形成されており、複数のパッド３ＰＤのそれぞれの表面は、この絶縁膜に形成された開口部において、絶縁膜から露出している。また、複数のパッド３ＰＤは、それぞれ金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）からなる。
【００３１】
また、図４に示すように、複数のパッド３ＰＤにはそれぞれ突起電極３ＢＰが接続され、半導体チップ３の複数のパッド３ＰＤと、配線基板２の複数のボンディングパッド２ＰＤとは、複数の突起電極３ＢＰを介して、それぞれ電気的に接続されている。突起電極３ＢＰは、半導体チップ３の表面３ａ上に突出するように形成された金属部材である。突起電極３ＢＰは、本実施の形態では、パッド３ＰＤ上に、下地金属膜（アンダーバンプメタル）を介して半田材が積層された、所謂、半田バンプである。下地金属膜は、例えば、パッド３ＰＤとの接続面側からチタン（Ｔｉ）、銅（Ｃｕ）、ニッケル（Ｎｉ）が積層された積層膜（ニッケル膜上にさらに金（Ａｕ）膜を形成する場合もある）を例示することができる。また、半田バンプを構成する半田材としては、上記した半田ボール４と同様に、鉛入りの半田材や鉛フリー半田を用いることができる。半導体チップ３を配線基板２に搭載する際には、複数のパッド３ＰＤおよび複数のボンディングパッド２ＰＤの双方に、予め半田バンプを形成しておき、半田バンプ同士を接触させた状態で加熱処理（リフロー処理）を施すことで、半田バンプ同士が一体化して、突起電極３ＢＰが形成される。また、本実施の形態に対する変形例としては、銅（Ｃｕ）やニッケル（Ｎｉ）からなる導体柱の先端面に半田膜を形成したピラーバンプを突起電極３ＢＰとして用いても良い。
【００３２】
また、本実施の形態では、半導体チップ３は、伝送速度の異なる複数の信号が入出力される回路を備えている。図示は省略するが、半導体チップ３には、第１の伝送速度で第１信号が入出力される第１回路と、上記第１の伝送速度よりも早い、第２の伝送速度で第２信号が入出力される第２回路と、を備えている。第２信号としては、例えば、１０Ｇｂｐｓ（Gigabit per second）〜２５Ｇｂｐｓ程度の伝送速度で、差動信号が伝送される。以下、本実施の形態において、第２信号が伝送される伝送経路を高速伝送経路と記載して説明する。また、第２の伝送速度よりも遅い第１の伝送速度で第１信号が伝送される伝送経路を低速伝送経路として説明する。なお、第１回路には、上記第１信号の他、第１回路を駆動する第１駆動電圧が供給される。また、なお、第２回路には、上記第２信号の他、第２回路を駆動する第２駆動電圧が供給される。
【００３３】
また、図４に示すように半導体チップ３と配線基板２の間には、アンダフィル樹脂（絶縁性樹脂）５が配置される。アンダフィル樹脂５は、半導体チップ３の表面３ａと配線基板２の上面２ａの間の空間を塞ぐように配置される。また、アンダフィル樹脂５は、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、半導体チップ３と配線基板２の電気的接続部分（複数の突起電極３ＢＰの接合部）を封止するように配置される。このように、複数の突起電極３ＢＰの接続部を封止するようにアンダフィル樹脂５を配置することで、半導体チップ３と配線基板２の電気的接続部分に生じる応力を緩和させることができる。
【００３４】
また、図４に示す例では、半導体チップ３の裏面３ｂには、放熱板（ヒートスプレッダ）６が貼り付けられている。放熱板６は、例えば、配線基板２よりも熱伝導率が高い金属板であって、半導体チップ３で発生した熱を外部に排出する機能を備えている。また、放熱板６は、接着材（放熱樹脂）７を介して半導体チップ３の裏面３ｂに貼り付けられている。接着材７は、例えば、多数の金属粒子やフィラ（例えばアルミナなど）を含有させることにより、アンダフィル樹脂５よりも熱伝導率が高くなっている。
【００３５】
また、図１および図４に示す例では、半導体チップ３の周囲には、放熱板６を支持する支持枠（スティフナリング）８が固定されている。放熱板６は、半導体チップ３の裏面３ｂおよび支持枠８に接着固定されている。半導体チップ３の周囲に金属性の支持枠８を固定することで、配線基板２の反り変形を抑制することができるので、実装信頼性を向上させる観点から好ましい。また、半導体チップ３の周囲を囲むように設けられた支持枠８に、放熱板６を接着固定することで、放熱板６の平面積を大きくすることができる。つまり放熱板６の表面積を大きく確保することにより放熱性能を向上でき、かつ半導体チップ３上に安定的に固定する観点から、放熱板６を支持枠８に接着固定することが好ましい。
【００３６】
＜配線基板の詳細＞
次に、図１〜図４に示す配線基板２の詳細について説明する。図５は、図４に示す配線基板のチップ搭載面側（第１層目）の配線層のレイアウトを示す平面図である。また、図６は、図５に示す配線基板の一部を拡大して示す拡大平面図である。また、図７は図５に示す配線基板の他の一部を拡大して示す拡大平面図である。また、図８は図７のＡ−Ａ線に沿った拡大断面図である。また、図９は、ストリップラインの配線構造例を示す拡大断面図である。また図１０は、マイクロストリップラインの配線構造例を示す拡大断面図である。また、図１１は、図５に示す配線層の一つ下層（第２層目）の配線層のレイアウトを示す平面図である。また、図１２は、図１１に示す配線層の一部を拡大して示す拡大平面図である。また、図１３は、図１１に示す配線層の他の一部を拡大して示す拡大平面図である。また、図１４は、図１１に示す配線層の一つ下層（第３層目）の配線層のレイアウトを示す平面図である。また、図１５は、図１４に示す配線層の一部を拡大して示す拡大平面図である。また、図１６は図１５のＡ−Ａ線に沿った拡大断面図である。また、図１７は図１４に示す配線層（第４層目）の一つ下層の配線層のレイアウトを示す平面図である。また、図１８は図１７に示す配線層の一つ下層（第５層目）の配線層のレイアウトを示す平面図である。また、図１９は図４に示す配線基板の実装面側（第６層目）の配線層のレイアウトを示す平面図である。
【００３７】
なお、図５および図１１では、配線２ｄ１、２ｄ２が絶縁層２ｅに覆われているが、配線レイアウトの見易さのため、配線２ｄ１、２ｄ２を実線（または二点鎖線）で示している。また、配線２ｄ１は、図１１に示す配線層ＷＬ２には存在しないが、配線２ｄ１と配線２ｄ２の平面的な位置関係が判るように、配線２ｄ１を二点鎖線で示している。また、図６、図７、図１２、図１３、図１５は、拡大平面図であるが、導体パターンの境界を明示するために、配線、ビア配線、スルーホールランド、および導体プレーンなどの導体パターンにハッチングを付して示している。
【００３８】
＜第１層目の配線層＞
図５に示すように、配線基板２のチップ搭載面である上面２ａを持つ配線層（第１配線層）ＷＬ１は、複数のボンディングパッド２ＰＤを備えている。複数のボンディングパッド２ＰＤには、上記第１の伝送速度で第１信号電流が流れる複数のボンディングパッド（第２ボンディングパッド）２ＰＤａが含まれる。また、複数のボンディングパッド２ＰＤには、上記第１の伝送速度よりも早い、上記第２の伝送速度で第２信号電流が流れる複数のボンディングパッド（第１ボンディングパッド）２ＰＤｂが含まれる。本実施の形態では、複数のボンディングパッド２ＰＤｂには、例えば、１０Ｇｂｐｓ〜２５Ｇｂｐｓ程度の伝送速度で、差動信号が伝送される。また、図示は省略するが、複数のボンディングパッド２ＰＤには、図４に示す半導体チップ３に形成された回路に、電源電位または基準電位を供給する複数のボンディングパッド（電源用ボンディングパッド）２ＰＤが含まれる。また、複数のボンディングパッド２ＰＤには、信号伝送経路のリファレンス用の基準電位が供給されるボンディングパッド２ＰＤが含まれる。
【００３９】
また、配線層ＷＬ１は、複数のボンディングパッド２ＰＤと電気的に接続される複数のビア配線２Ｖ１を備えている。複数のビア配線２Ｖ１には、図６に示すように、複数の配線（第１層配線）２ｄ１（配線２ｄ１ａ）を介して複数のボンディングパッド２ＰＤａと、それぞれ電気的に接続される、複数のビア配線２Ｖ１ａが含まれる。複数の配線２ｄ１ａおよび複数のビア配線２Ｖ１ａは、上記した低速伝送経路を構成する。また、複数のビア配線２Ｖ１には、図７に示すように、複数のボンディングパッド２ＰＤｂと、それぞれ電気的に接続される、複数のビア配線（第１ビア配線）２Ｖ１ｂが含まれる。複数のビア配線２Ｖ１ｂは、上記した高速伝送経路を構成する。
【００４０】
また、配線層ＷＬ１は、複数のビア配線２Ｖ１の周囲に、複数のビア配線２Ｖ１と離間して配置されている導体プレーン（第１導体プレーン）２ＰＬ１を備えている。導体プレーン２ＰＬ１は、複数のボンディングパッド２ＰＤ、複数の配線２ｄ１、および複数のビア配線２Ｖ１と接触しないようにパターニングされた板状の導体層（金属層、導体パターン）である。本実施の形態では、導体プレーン２ＰＬ１は、配線基板２の上面２ａにおいて、複数のボンディングパッド２ＰＤ、複数の配線２ｄ１、および複数のビア配線２Ｖ１が形成されていない領域のほぼ全体を覆うように、形成されている。導体プレーン２ＰＬ１には、図４に示す半導体チップ３に形成された回路を駆動するための電源電位、あるいは、基準電位としての接地電位（ＧＮＤ）が供給される。図５に示す例では、導体プレーン２ＰＬ１には、上記した第１回路と第２回路に共通して供給される、接地電位が供給される。
【００４１】
また、配線層ＷＬ１は、複数のビア配線２Ｖ１と導体プレーン２ＰＬ１を覆う絶縁層（第１絶縁層、ソルダレジスト膜）２ｅ１を備えている。図５に示すように、絶縁層２ｅ１は、配線基板２の上面２ａ全体を覆うように形成されている。ただし、図６に示すように、配線基板２の上面２ａのうち、複数のボンディングパッド２ＰＤが形成された領域には、絶縁層２ｅ１に開口部２ｅｋ１がそれぞれ形成され、複数のボンディングパッド２ＰＤの少なくとも一部は、開口部２ｅｋ１において、絶縁層２ｅ１から露出している。図４に示す突起電極３ＢＰは、図６に示す開口部２ｅｋ１においてボンディングパッド２ＰＤと電気的に接続されている。このようにボンディングパッド２ＰＤのそれぞれを絶縁層２ｅ１から露出させることで、図４に示すように、半導体チップ３の複数のパッド３ＰＤと、配線基板２の複数のボンディングパッド２ＰＤと、電気的に接続することができる。
【００４２】
ここで、配線基板２が有する複数の伝送経路には、上記したように例えば、１０Ｇｂｐｓ〜２５Ｇｂｐｓ程度の伝送速度で、差動信号が伝送される伝送経路（高速伝送経路）が含まれる。このように伝送経路を高速化する場合、図９に示すストリップラインの配線構造の方が、図１０に示すマイクロストリップラインの配線構造よりも、有利な点がいくつかある。
【００４３】
図９に示す配線構造例では、配線２ｄの上層の配線層、および配線２ｄの下層の配線層にそれぞれ導体プレーン２ＰＬが形成されている。言い換えれば、側面視において、配線２ｄは、上層の配線層に形成された導体プレーン２ＰＬと下層の配線層に形成された導体プレーン２ＰＬの間に挟まれている。また、配線２ｄと同層の配線層には、配線２ｄと離間するように導体プレーン２ＰＬが形成され、配線２ｄの周囲は導体プレーン２ＰＬに囲まれている。図９に示す配線構造は、ストリップラインと呼ばれる。
【００４４】
一方、図１０に示す配線構造例では、配線２ｄの下層の配線層には、導体プレーン２ＰＬが配置されている。また、配線２ｄと同層の配線層には、配線２ｄと離間するように導体プレーン２ＰＬが形成され、配線２ｄの周囲は導体プレーン２ＰＬに囲まれている。しかし、図１０に示す配線構造例では、配線２ｄは最上層の配線層に形成されているため、配線２ｄの上層には導体プレーン２ＰＬが形成されていない。図１０に示す配線構造は、マイクロストリップラインと呼ばれる。
【００４５】
図１０に示すマイクロストリップラインの場合、配線２ｄの下方には、配線２ｄと厚さ方向に重なる位置に、導体プレーン２ＰＬが配置されている。このため、配線２ｄの下方では、電界や磁界が広がり難い。また、配線２ｄと同層の配線層には、配線２ｄと離間するように導体プレーン２ＰＬが形成され、配線２ｄの周囲は導体プレーン２ＰＬに囲まれている。このため、平面視における配線２ｄの周囲においては、電界や磁界が広がり難い。しかし、配線２ｄの上方には、導体プレーン２ＰＬが形成されていないので、配線２ｄの上方では、電界や磁界が配線２ｄの下方と比較して広がり易い。このため、図９に示すストリップラインと比較して、外来ノイズの影響、あるいは、近傍に配置される他の配線からのノイズ伝播の影響を受け易い。
【００４６】
信号電流の伝送経路のノイズ耐性を向上させるためには、伝送経路中のインピーダンス整合を行うことが重要になる。特に、差動信号を伝送する場合には、対になる信号配線間でのインピーダンスを高精度で整合させる技術が要求される。しかし、信号の伝送経路がノイズの影響を受け易い構造である場合、クロストークや外来ノイズ影響でジッターが発生する。特に、信号の伝送速度を高速化させる場合には、伝送経路中のインピーダンス整合を高精度で行う必要があることと、ノイズ影響を少なくする対策をしなければ、伝送品質低下の原因になる。
【００４７】
図１０に示すマイクロストリップラインを適用した伝送経路では、ノイズ影響を受け易い。またマイクロストリップライン線路はストリップ線路と比較して、一方の導体プレーンが無いため、インピーダンス整合のためには、同様な材料／厚み寸法構成では、差動・コモンインピーダンスの双方を考慮した場合、一般的には配線幅を太くする必要がある。
【００４８】
一方、図９に示すストリップラインの場合、上記したように配線２ｄは、上層の配線層に形成された導体プレーン２ＰＬと下層の配線層に形成された導体プレーン２ＰＬの間に挟まれている。また、配線２ｄと同層の配線層には、配線２ｄと離間するように導体プレーン２ＰＬが形成され、配線２ｄの周囲は導体プレーン２ＰＬに囲まれている。したがって、配線２ｄの上方、下方、および周囲のそれぞれで電界や磁界が広がり難くなっている。
【００４９】
このため、配線幅や配置間隔を揃えた条件下では、図９に示すストリップラインの配線構造は、図１０に示すマイクロストリップラインの配線構造よりもノイズ耐性が高い。言い換えれば、ストリップラインの場合、マイクロストリップラインの場合よりも配線２ｄの幅を細くすることができる。また、ストリップラインの場合、マイクロストリップラインの場合よりも配線２ｄの配置間隔を小さくすることができる。すなわち、ストリップラインの場合、マイクロストリップラインの場合よりも、高速信号経路の高密度設計が可能になる。
【００５０】
上記したように、本実施の形態の配線基板２に形成された複数の伝送経路のうち、図７に示すボンディングパッド２ＰＤｂおよびビア配線２Ｖ１ｂを含む伝送経路は、図６に示すボンディングパッド２ＰＤａ、配線２ｄ１ａおよびビア配線２Ｖ１ａを含む伝送経路と比較して、ノイズ影響が少なくインピーダンス整合された高密度設計、高速伝送が必要なことから、図７に示すボンディングパッド２ＰＤｂおよびビア配線２Ｖ１ｂを含む伝送経路は、上記したストリップラインの配線構造になっている。
【００５１】
詳しくは、図８に示すように、ボンディングパッド２ＰＤｂを含む伝送経路（高速伝送経路）では、配線層ＷＬ１と配線層（第２配線層）ＷＬ２を電気的に接続する層間導電路であるビア配線２Ｖ１ｂは、ボンディングパッド２ＰＤｂの近傍に配置されている。そして、ボンディングパッド２ＰＤｂと電気的に接続され、高速で信号を伝送する配線２ｄ２ｂは、配線層ＷＬ２に形成されている。また、配線２ｄ２ｂと厚さ方向に重なる位置には、配線層ＷＬ１に導体プレーン２ＰＬ１が、配線層（第３配線層）ＷＬ３に導体プレーン２ＰＬ３が、それぞれ形成されている。言い換えれば、側面視において、配線２ｄ２ｂは、配線層ＷＬ１の導体プレーン２ＰＬ１と配線層ＷＬ３の導体プレーン２ＰＬ３に挟まれている。また、図１３に示すように、配線２ｄ２の周囲には、配線２ｄ２と離間するように、導体プレーン２ＰＬ２が形成されており、配線２ｄ２の周囲は、導体プレーン２ＰＬ２に囲まれている。このように、伝送速度が特に早い、高速伝送経路についてストリップラインの配線構造を適用することにより、高速伝送経路の高密度化設計が可能になる。
【００５２】
一方、図６に示すボンディングパッド２ＰＤａ、配線２ｄ１ａおよびビア配線２Ｖ１ａを含む伝送経路、すなわち伝送速度が相対的に低い低速伝送経路あるいはノイズ耐性のマージンがある伝送経路では、例えば上記したマイクロストリップラインの配線構造を適用することができる。このため、例えば図６に示すように、ボンディングパッド２ＰＤａとビア配線２Ｖ１ａは、図７に示すボンディングパッド２ＰＤｂとビア配線２Ｖ１ｂの間の距離よりも相対的に離れた位置に配置され、配線層ＷＬ１に形成された配線２ｄ１を介して電気的に接続されている。配線層ＷＬ２に低速伝送経路の配線を配置するスペースを確保できる場合には、図６に示す配線２ｄ１ａを配線層ＷＬ２に形成しても良い。
【００５３】
＜第２層目の配線層＞
次に、図１１に示す第２層目の配線層（第２配線層）ＷＬ２は、複数のビア配線２Ｖ１と電気的に接続されている複数の配線（第２層配線）２ｄ２、および複数の配線２ｄ２と電気的に接続されている複数のビア配線２Ｖ２を備えている。複数のビア配線２Ｖ２には、図１２に示すように、配線層ＷＬ１（図６参照）に形成された複数のビア配線２Ｖ１ａと電気的に接続されている複数のビア配線２Ｖ２ａが含まれる。複数のビア配線２Ｖ２ａは、上記した低速伝送経路を構成する。また、複数のビア配線２Ｖ２には、図１３に示すように、複数の配線２ｄ２（配線２ｄ２ｂ）を介して複数のビア配線２Ｖ１ｂとそれぞれ電気的に接続される、複数のビア配線２Ｖ２ｂが含まれる。複数の配線２ｄ２ｂおよび複数のビア配線２Ｖ２ｂは、上記した高速伝送経路を構成する。
【００５４】
また、複数の配線２ｄ２ｂおよび複数のビア配線２Ｖ２ｂには、上記したように差動信号が伝送される。このため、複数の配線２ｄ２ｂのそれぞれは、インピーダンスを整合させた２本の配線２ｄ２ｂが対を成して差動対を構成する。また、複数のビア配線２Ｖ２ｂのそれぞれは、２個のビア配線２Ｖ２ｂが対を成して差動対を構成する。
【００５５】
また、図１１に示すように、平面視において、複数の配線２ｄ２は複数の配線２ｄ１とは重ならない位置に配置されている。言い換えれば、平面視において複数の配線２ｄ２は複数の配線２ｄ１とは交差しない。図１１に示す例では、配線基板２は平面視において四角形を成し、Ｘ方向に沿って延びる辺２ｓ１、２ｓ２、およびＸ方向に直交するＹ方向に沿って延びる辺２ｓ３、２ｓ４を備えている。複数の配線２ｄ１は、平面視において、配線基板２の中央部のチップ搭載領域から、辺２ｓ１、または辺２ｓ２に向かって延びるように配置されている。一方、複数の配線２ｄ２は、平面視において、配線基板２の中央部のチップ搭載領域から、辺２ｓ３、または辺２ｓ４に向かって延びるように配置されている。
【００５６】
このように、配線２ｄ１と配線２ｄ２を異なる辺に向かって延びるように形成することにより、配線２ｄ１と配線２ｄ２が交差することを防止できる。配線２ｄ１と配線２ｄ２が交差する場合、配線２ｄ１で発生する電界や磁界が配線２ｄ２のノイズ源となる可能性がある。つまり本実施の形態では、配線２ｄ１と配線２ｄ２が交差しないように配置することで、配線２ｄ２ｂにより構成される高速伝送経路のノイズ耐性を向上させることができる。
【００５７】
また、配線層ＷＬ２は、複数の配線２ｄ２および複数のビア配線２Ｖ２の周囲に、複数の配線２ｄ２および複数のビア配線２Ｖ２と離間して配置されている導体プレーン（第２導体プレーン）２ＰＬ２を備えている。導体プレーン２ＰＬ２は、複数の配線２ｄ２および複数のビア配線２Ｖ２と接触しないようにパターニングされた板状の導体層（金属層、導体パターン）である。導体プレーン２ＰＬ２には、図４に示す半導体チップ３に形成された回路を駆動するための電源電位、あるいは、基準電位としての接地電位（ＧＮＤ）が供給される。図１１に示す例では、導体プレーン２ＰＬ２には、上記した第１回路と第２回路に共通して供給される、接地電位が供給される。
【００５８】
また、上記したように、本実施の形態では、信号伝送経路のリファレンス用の基準電位が供給されるリファレンス経路が含まれる。例えば、本実施の形態の例では、配線２ｄ２の上下に配置される導体プレーン２ＰＬ１、２ＰＬ３（図８参照）や配線２ｄ２の周囲に配置される導体プレーン２ＰＬ２等が主にリファレンス経路を構成する。図１３に示す例では、差動対を構成する一方の伝送経路に配置されるビア配線２Ｖ２ｂと、他方の伝送経路に配置されるビア配線２Ｖ２ｂとのそれぞれ最も近い位置に配置されているビア配線２Ｖ２ｒが主に支配的となるリファレンス用のビアに相当する。
【００５９】
図１３に示すビア配線２Ｖ２ｂを含む伝送経路のように、差動信号を伝送する場合、差動対を構成する一方の伝送経路（例えばポジ）と他方の伝送経路（例えばネガ）の間での遅延差を低減することが好ましい。このためには、ポジ側の伝送経路とリファレンス経路との離間距離と、ネガ側の伝送経路とリファレンス経路との離間距離を揃えることが好ましい。図１３に示す例では、差動対を構成する一方の伝送経路に配置されるビア配線２Ｖ２ｂからビア配線２Ｖ２ｂに最も近い位置に配置されるリファレンス用のビア配線２Ｖ２ｒまでの距離（例えば中心間距離）Ｌ１と、他方の伝送経路に配置されるビア配線２Ｖ２ｂからビア配線２Ｖ２ｂに最も近い位置に配置されるリファレンス用のビア配線２Ｖ２ｒまでの距離（例えば中心間距離）Ｌ２とが、等しくなっている。このため、差動対を構成する一方の伝送経路（例えばポジ）と他方の伝送経路（例えばネガ）の間での遅延差を低減し、ポジ側とネガ側の間でのスキュー差の発生を防止または抑制できる。
【００６０】
なお、図１３では、見易さのため、リファレンス経路を構成するビア配線２Ｖ２ｒを各伝送経路に対してそれぞれ一つ示しているが、各伝送経路に対して、それぞれ複数のビア配線２Ｖ２ｒを配置することもできる。この場合、平面視において、一方（例えばポジ側）のビア配線２Ｖ２ｂの周囲に配置される複数のビア配線２Ｖ２ｒと、他方（例えばネガ側）のビア配線２Ｖ２ｂの周囲に配置される複数のビア配線２Ｖ２ｒとが、対象な位置関係となるように配置することで、上記した遅延差を低減できる。また、図１３に示すように、上記したリファレンス用のビア配線２Ｖ２ｒの他に、さらに他のビア配線２Ｖ２を接続することもできる。
【００６１】
図１３に示す例では、導体プレーン２ＰＬ２には、対を成す一つの高速伝送経路に沿って、ビア配線２Ｖ１とビア配線２Ｖ２とが、交互に配置されている。図１３では、代表的に一つの高速伝送経路について示しているが、他の高速伝送経路についても同様である。このように、対を成す一つの高速伝送経路に沿って、複数のビア配線２Ｖ１と複数のビア配線２Ｖ２を配置することにより、高速信号をガードし、また、ガード用の導体プレーン自体の共振によるノイズを抑制することができる。
【００６２】
また、配線層ＷＬ２は、複数のビア配線２Ｖ２と導体プレーン２ＰＬ２を覆う絶縁層（第２絶縁層）２ｅ２を備えている。図１１に示すように、絶縁層２ｅ２は、配線基板２の配線層ＷＬ２全体を覆うように形成されている。ただし、図５に示す配線層ＷＬ１と図１１に示す配線層ＷＬ２を電気的に接続する層間導電路であるビア配線２Ｖ１は、例えば図８に示すように、絶縁層２ｅ２を貫通するように形成されている。これにより、図８に例示するように配線層ＷＬ１に形成されたボンディングパッド２ＰＤと、配線層ＷＬ２に形成された配線２ｄ２とを、電気的に接続することができる。
【００６３】
＜第３層目の配線層＞
次に、図１４に示す第３層目の配線層（第３配線層）ＷＬ３は、複数のビア配線２Ｖ２と電気的に接続されている複数のスルーホールランド（第１スルーホールランド）２ＴＬ１を備えている。複数のスルーホールランド２ＴＬ１には、図１４に示すように、配線層ＷＬ２（図１２参照）に形成された複数のビア配線２Ｖ２ａと電気的に接続されている複数のスルーホールランド２ＴＬ１ａが含まれる。複数のスルーホールランド２ＴＬ１ａは、上記した低速伝送経路を構成する。また、複数のスルーホールランド２ＴＬ１には、図１５に示すように、配線層ＷＬ２（図１３参照）に形成された複数のビア配線２Ｖ２ｂと電気的に接続されている複数のスルーホールランド２ＴＬ１ｂが含まれる。複数のスルーホールランド２ＴＬ１ｂは、上記した高速伝送経路を構成する。図１５および図１６に示すように、複数のスルーホールランド２ＴＬ１ｂには、高速伝送経路を構成するスルーホール配線２ＴＷｂが、それぞれ接続されている。
【００６４】
また、複数のスルーホールランド２ＴＬ１ｂには、上記したように差動信号が伝送される。このため、複数のスルーホールランド２ＴＬ１ｂのそれぞれは、２個のビア配線２Ｖ２ｂが対を成して差動対を構成する。
【００６５】
また、配線層ＷＬ３は、複数のスルーホールランド２ＴＬ１の周囲に、複数のスルーホールランド２ＴＬ１と離間して配置されている導体プレーン（第３導体プレーン）２ＰＬ３を備えている。導体プレーン２ＰＬ３は、複数のスルーホールランド２ＴＬ１と接触しないようにパターニングされた板状の導体層（金属層、導体パターン）である。本実施の形態では、導体プレーン２ＰＬ３は、配線基板２の配線層ＷＬ３において、複数のスルーホールランド２ＴＬ１が形成されていない領域のほぼ全体を覆うように、形成されている。また、導体プレーン２ＰＬ３には、図４に示す半導体チップ３に形成された回路を駆動するための電源電位、あるいは、基準電位としての接地電位（ＧＮＤ）が供給される。図１４に示す例では、導体プレーン２ＰＬ３には、上記した第１回路と第２回路に共通して供給される接地電位が、複数のスルーホール配線２ＴＷを介して供給される。
【００６６】
また、図１５に示すように、配線層ＷＬ３に形成される導体プレーン２ＰＬ３には、スルーホールランド２ＴＬ１と導体プレーン２ＰＬ３が離間するように設けられた開口部２Ｋ３が形成されている。
【００６７】
また、配線層ＷＬ３は、複数のスルーホールランド２ＴＬ１を覆う絶縁層（第３絶縁層）２ｅ３を備えている。図１４に示すように、絶縁層２ｅ３は、配線基板２の配線層ＷＬ３全体を覆うように形成されている。ただし、図１１に示す配線層ＷＬ２と図１４に示す配線層ＷＬ３を電気的に接続する層間導電路であるビア配線２Ｖ２は、例えば図１６に示すように、絶縁層２ｅ３を貫通するように形成されている。これにより、図１６に例示するように配線層ＷＬ２に形成された配線２ｄ２と、配線層ＷＬ３に形成されたスルーホールランド２ＴＬ１とを、電気的に接続することができる。
【００６８】
＜コア絶縁層＞
図１６に示すように、配線層ＷＬ３は、絶縁層２ＣＲの上面２Ｃａ上に形成されている。絶縁層２ＣＲは、配線層ＷＬ３が形成されている上面（第１面）２Ｃａ、上面２Ｃａの反対側に位置する下面（第２面）２Ｃｂを有している。また、絶縁層２ＣＲは、上面２Ｃａまたは下面２Ｃｂのうち、一方から他方に向かって貫通するように形成されている複数のスルーホール２ＴＨ（図１５参照）を有している。また、絶縁層２ＣＲは、スルーホール２ＴＨの内壁のそれぞれを覆うように形成されるスルーホール配線２ＴＷを有している。スルーホール配線２ＴＷは、絶縁層２ＣＲの上面２Ｃａに形成されたスルーホールランド２ＴＬ１、および絶縁層２ＣＲの下面２Ｃｂに形成されたスルーホールランド２ＴＬ２と一体に形成されている。
【００６９】
絶縁層２ＣＲは、例えばビルドアップ工法により配線基板２を形成する際に、基材として用いるので、絶縁層２ＣＲの厚さは、他の絶縁層２ｅ１、２ｅ２、２ｅ３、２ｅ４、２ｅ５、２ｅ６のそれぞれよりも厚い。図１６に示す例では、絶縁層２ｅ２、２ｅ３、２ｅ４、２ｅ５の厚さは、それぞれ３０μｍ〜３５μｍ程度である。一方、絶縁層２ＣＲの厚さは、例えば２００μｍ〜８００μｍ程度である。
【００７０】
また、上記したように、本実施の形態では、信号伝送経路のリファレンス用の基準電位が供給されるリファレンス経路が含まれる。例えば、図１４の拡大平面図である図１５を用いて説明すると、差動対を構成する一方の伝送経路に配置されるスルーホール配線２ＴＷｂと、他方の伝送経路に配置されるスルーホール配線２ＴＷｂとのそれぞれ最も近い位置に配置されているスルーホール配線２ＴＷｒが主に支配的となるリファレンス用のスルーホール配線に相当する。
【００７１】
上記したように、差動信号を伝送する場合、差動対を構成する一方の伝送経路（例えばポジ）と他方の伝送経路（例えばネガ）の間での遅延差を低減する観点から、ポジ側の伝送経路とリファレンス経路との離間距離と、ネガ側の伝送経路とリファレンス経路との離間距離を揃えることが好ましい。特に、上記したように、絶縁層２ＣＲの厚さは、他の絶縁層２ｅ２、２ｅ３、２ｅ４、２ｅ５の厚さよりも厚いので、スルーホール配線２ＴＷは、上記した図１３に示すビア配線２Ｖ２よりも配線基板２の厚さ方向における接続距離の影響が大きく、非対称構造はスキュー差やジッター発生に繋がりやすい。
【００７２】
そこで、本実施の形態では、図１５に示すように、ポジ側の伝送経路とリファレンス経路との離間距離と、ネガ側の伝送経路とリファレンス経路との離間距離とが等しくなるように複数のスルーホール配線２ＴＷｒが配置されている。詳しくは、差動対を構成する一方の伝送経路に配置されるスルーホール配線２ＴＷｂ１からスルーホール配線２ＴＷｂ１に最も近い位置に配置されるリファレンス用のスルーホール配線２ＴＷｒ１までの距離（例えば中心間距離）Ｌ１は、他方の伝送経路に配置されるスルーホール配線２ＴＷｂ２からスルーホール配線２ＴＷｂ２に最も近い位置に配置されるリファレンス用のスルーホール配線２ＴＷｒ２までの距離（例えば中心間距離）Ｌ２とが、等しくなっている。このため、差動対を構成する一方の伝送経路（例えばポジ）と他方の伝送経路（例えばネガ）の間での遅延差を低減し、ポジ側とネガ側の間でのスキュー差の発生を防止または抑制でき、またポジ側とネガ側のスルーホール部のインピーダンスも合わせることができる。
【００７３】
なお、図１５では、差動対を構成する一つの伝送経路を例示的に示しているが、図１４に示すように、複数の高速伝送経路のそれぞれについて、図１５と同様にリファレンス経路を構成するスルーホール配線２ＴＷｒが形成されている。
【００７４】
＜第４層目の配線層＞
次に、絶縁層２ＣＲの下面２Ｃｂには、第４層目の配線層（第４配線層）ＷＬ４が形成されている。図１７に示すように、配線層ＷＬ４は、複数のスルーホールランド（第２スルーホールランド）２ＴＬ２を備えている。複数のスルーホールランド２ＴＬ２のそれぞれは、図１６に例示するスルーホール２ＴＨと一体に形成されている。複数のスルーホールランド２ＴＬ２には、図１４に示す複数のスルーホールランド２ＴＬ１ａと電気的に接続されている複数のスルーホールランド２ＴＬ２ａが含まれる。複数のスルーホールランド２ＴＬ２ａは、上記した低速伝送経路を構成する。また、複数のスルーホールランド２ＴＬ２には、図１４に示す複数のスルーホールランド２ＴＬ１ｂと電気的に接続されている複数のスルーホールランド２ＴＬ２ｂが含まれる。複数のスルーホールランド２ＴＬ２ｂは、上記した高速伝送経路を構成する。
【００７５】
また、複数のスルーホールランド２ＴＬ２ａには、それぞれビア配線２Ｖ３ａが電気的に接続されている。また、複数のスルーホールランド２ＴＬ２ｂには、それぞれビア配線２Ｖ３ｂが電気的に接続されている。
【００７６】
また、配線層ＷＬ４は、複数のスルーホールランド２ＴＬ２の周囲に、複数のスルーホールランド２ＴＬ２と離間して配置されている導体プレーン（第４導体プレーン）２ＰＬ４を備えている。導体プレーン２ＰＬ４は、複数のスルーホールランド２ＴＬ２と接触しないようにパターニングされた板状の導体層（金属層、導体パターン）である。本実施の形態では、導体プレーン２ＰＬ４は、配線基板２の配線層ＷＬ４において、複数のスルーホールランド２ＴＬ２が形成されていない領域のほぼ全体を覆うように、形成されている。また、本実施の形態では、導体プレーン２ＰＬ４には、図４に示す半導体チップ３に形成された回路を駆動するための電源電位、あるいは、基準電位としての接地電位（ＧＮＤ）が供給される。
【００７７】
なお、図１７に示す例では、配線基板２の周縁部側に配置される導体プレーン２ＰＬ４には接地電位を供給し、配線基板２の中央部側に配置される導体プレーン２ＰＬ４には、電源電位を供給する例を示している。言い換えれば、図１７に示す配線層ＷＬ４の中央部には、図４に示す半導体チップ３に形成された回路を駆動する電源電位が供給される電源電位用導体プレーン２ＰＬｖが配置されている。また、配線層ＷＬ４の周縁部には、図４に示す半導体チップ３に形成された回路を駆動する基準電位が供給される基準電位用導体プレーン２ＰＬｇが配置されている。複数の回路に共通する電位を供給する場合には、電源電位用導体プレーン２ＰＬｖを兼用して用いることができる。また、半導体チップ３に形成された複数の回路にそれぞれ異なる電位を供給する場合には、例えば図１７に示す電源電位用導体プレーン２ＰＬｖを複数に分割し、互いに電気的に分離するように構成すれば良い。
【００７８】
また、配線層ＷＬ４は、複数のスルーホールランド２ＴＬ２を覆う絶縁層（第４絶縁層）２ｅ４を備えている。図１７に示すように、絶縁層２ｅ４は、配線基板２の配線層ＷＬ４全体を覆うように形成されている。ただし、図１６に示す配線層ＷＬ４と配線層ＷＬ５を電気的に接続する層間導電路であるビア配線２Ｖ３は、絶縁層２ｅ４を貫通するように形成されている。これにより、図１６に例示するように配線層ＷＬ５に形成された配線２ｄ３と、配線層ＷＬ４に形成されたスルーホールランド２ＴＬ２とを、電気的に接続することができる。
【００７９】
＜第５層目の配線層＞
次に、配線層ＷＬ４のさらに下層には、図１８に示す第５層目の配線層（第５配線層）ＷＬ５が形成されている。第５層目の配線層ＷＬ５は、図１７に示す複数のスルーホールランド２ＴＬ２と電気的に接続されている複数のビア配線（第３ビア配線）２Ｖ３、および複数のビア配線２Ｖ３と電気的に接続されている複数の配線（第５層配線）２ｄ３を備えている。複数のビア配線２Ｖ３には、図１７に示す配線層ＷＬ４に形成された複数のスルーホールランド２ＴＬ２ａと電気的に接続されている複数のビア配線２Ｖ３ａが含まれる。また、複数の配線２ｄ３には、複数のビア配線２Ｖ３ａと電気的に接続されている複数の配線２ｄ３ａが含まれる。複数の配線２ｄ３ａおよび複数のビア配線２Ｖ３ａは、上記した低速伝送経路を構成する。
【００８０】
また、複数のビア配線２Ｖ３には、図１７に示す配線層ＷＬ４に形成された複数のスルーホールランド２ＴＬ２ｂと電気的に接続されている複数のビア配線２Ｖ３ｂが含まれる。また、複数の配線２ｄ３には、複数のビア配線２Ｖ３ｂと電気的に接続されている複数の配線２ｄ３ｂが含まれる。複数の配線２ｄ３ｂおよび複数のビア配線２Ｖ３ｂは、上記した高速伝送経路を構成する。
【００８１】
また、複数の配線２ｄ３ｂおよび複数のビア配線２Ｖ３ｂには、上記したように差動信号が伝送される。このため、複数の配線２ｄ３ｂのそれぞれは、インピーダンスを整合させた２本の配線２ｄ３ｂが対を成して差動対を構成する。また、複数のビア配線２Ｖ３ｂのそれぞれは、２個のビア配線２Ｖ３ｂが対を成して差動対を構成する。
【００８２】
また、複数の配線２ｄ３は、図１６に示す第６層目の配線層ＷＬ６と第５層目の配線層ＷＬ５を電気的に接続する層間導電路である、複数のビア配線２Ｖ４と電気的に接続されている。
【００８３】
また、図１８に示すように、平面視において、複数の配線２ｄ３ｂは図５に示す複数の配線２ｄ１とは重ならない位置に配置されている。言い換えれば、複数の配線２ｄ３と図５に示す複数の配線２ｄ１は、平面視において交差しない。このように、配線２ｄ３ｂと配線２ｄ１を交差しないように配置することで、配線２ｄ３ｂにより構成される高速伝送経路のノイズ耐性を向上させることができる。
【００８４】
また、配線層ＷＬ５は、複数の配線２ｄ３および複数のビア配線２Ｖ３、２Ｖ４の周囲に、複数の配線２ｄ３および複数のビア配線２Ｖ３、２Ｖ４と離間して配置されている導体プレーン（第５導体プレーン）２ＰＬ５を備えている。導体プレーン２ＰＬ５は、複数の配線２ｄ３および複数のビア配線２Ｖ３、２Ｖ４と接触しないようにパターニングされた板状の導体層（金属層、導体パターン）である。導体プレーン２ＰＬ５には、図４に示す半導体チップ３に形成された回路を駆動するための電源電位、あるいは、基準電位としての接地電位（ＧＮＤ）が供給される。図１８に示す例では、導体プレーン２ＰＬ５には、上記した第１回路と第２回路に共通して供給される、接地電位が供給される。
【００８５】
また、配線層ＷＬ５は、複数の配線２ｄ３、複数のビア配線２Ｖ３、２Ｖ４、および導体プレーン２ＰＬ５を覆う絶縁層（第５絶縁層）２ｅ５を備えている。図１８に示すように、絶縁層２ｅ５は、配線基板２の配線層ＷＬ５全体を覆うように形成されている。ただし、図１６に示す配線層ＷＬ５と配線層ＷＬ６を電気的に接続する層間導電路であるビア配線２Ｖ４は、絶縁層２ｅ５を貫通するように形成されている。これにより、図１６に例示するように配線層ＷＬ５に形成された配線２ｄ３と、配線層ＷＬ６に形成されたランド２ＬＤとを、電気的に接続することができる。
【００８６】
なお、図示は省略するが、配線層ＷＬ５においても、差動対を構成するポジ側の伝送経路と主に支配的となるリファレンス経路との離間距離と、ネガ側の伝送経路と主に支配的となるリファレンス経路との離間距離が揃うように、リファレンス用のビア配線２Ｖ４が複数の高速伝送経路のそれぞれに配置されている。リファレンス用のビア配線２Ｖ４の構成は、図１３を用いて説明した、リファレンス用のビア配線２Ｖ２ｒと同様なので、重複する説明は省略する。
【００８７】
＜第６層目の配線層＞
次に、配線層ＷＬ５のさらに下層には、図１９に示す第６層目の配線層（第６配線層）ＷＬ６が形成されている。第６層目の配線層ＷＬ６は、図１８に示す複数のビア配線２Ｖ３と電気的に接続されている複数のビア配線（第４ビア配線）２Ｖ４、および複数のビア配線２Ｖ４と電気的に接続されている複数のランド２ＬＤを備えている。複数のビア配線２Ｖ４には、図１８に示す配線層ＷＬ５に形成された複数のビア配線２Ｖ３ａと電気的に接続されている複数のビア配線２Ｖ４ａが含まれる。複数のビア配線２Ｖ４ａおよびビア配線２Ｖ４ａと電気的に接続される複数のランド２ＬＤａは、上記した低速伝送経路を構成する。
【００８８】
また、複数のビア配線２Ｖ４には、図１８に示す配線層ＷＬ５に形成された複数のビア配線２Ｖ３ｂと電気的に接続されている複数のビア配線２Ｖ４ｂが含まれる。複数のビア配線２Ｖ４ｂおよびビア配線２Ｖ４ｂと電気的に接続される複数のランド２ＬＤｂは、上記した高速伝送経路を構成する。
【００８９】
また、複数のランド２ＬＤｂおよび複数のビア配線２Ｖ４ｂには、上記したように差動信号が伝送される。このため、複数のビア配線２Ｖ４ｂのそれぞれは、２個のビア配線２Ｖ４ｂが対を成して差動対を構成する。また、複数のランド２ＬＤｂのそれぞれは、２個のランド２ＬＤｂが対を成して差動対を構成する。
【００９０】
また、配線層ＷＬ６は、複数のランド２ＬＤａ、２ＬＤｂおよび複数のビア配線２Ｖ４ａ、２Ｖ４ｂの周囲に、複数のランド２ＬＤａ、２ＬＤｂおよび複数のビア配線２Ｖ４ａ、２Ｖ４ｂと離間して配置されている導体プレーン（第６導体プレーン）２ＰＬ６を備えている。導体プレーン２ＰＬ６は、複数のランド２ＬＤａ、２ＬＤｂおよび複数のビア配線２Ｖ４ａ、２Ｖ４ｂと接触しないようにパターニングされた板状の導体層（金属層、導体パターン）である。導体プレーン２ＰＬ６には、図４に示す半導体チップ３に形成された回路を駆動するための電源電位、あるいは、基準電位としての接地電位（ＧＮＤ）が供給される。図１９に示す例では、導体プレーン２ＰＬ６には、上記した第１回路と第２回路に共通して供給される、接地電位が供給される。
【００９１】
また、配線層ＷＬ６は、複数のランド２ＬＤ、複数のビア配線２Ｖ４、および導体プレーン２ＰＬ６を覆う絶縁層（第６絶縁層、ソルダレジスト膜）２ｅ６を備えている。図１９に示すように、絶縁層２ｅ６は、配線基板２の下面２ｂ全体を覆うように形成されている。ただし、配線基板２の下面２ｂのうち、複数のランド２ＬＤが形成された領域には、図１６に示すように、絶縁層２ｅ６に開口部２ｅｋ２が形成され、複数のランド２ＬＤは、開口部２ｅｋ２において、絶縁層２ｅ６から露出している。このようにランド２ＬＤを絶縁層２ｅ６から露出させることで、複数のランド２ＬＤの露出面に半田ボール４を接続することができる。
【００９２】
また、本実施の形態では、導体プレーン２ＰＬ６を覆う絶縁膜２ｅ６に複数の開口部２ｅｋ２を形成し、開口部２ｅｋ２において、導体プレーン２ＰＬ６の一部を露出させている。言い換えれば、導体プレーン２ＰＬ６の露出部分は、図４に示す半導体チップ３に形成された回路を駆動するための電源電位、あるいは、基準電位としての接地電位（ＧＮＤ）が供給されるランド（端子）として機能する。つまり、導体プレーン２ＰＬ６の露出部分に図４に示す半田ボール４を接合し、電源電位または基準電位を供給する端子として利用する。
【００９３】
また、図２０に示すように、複数の半田ボール４のうち、上記した差動信号を伝送する高速伝送経路を構成する半田ボール４ｂ１、４ｂ２の周囲には、基準電位が供給されるリファレンス用の半田ボール４ｒ１、４ｒ２が配置されている。図２０は、図２に示す半田ボールのレイアウトの詳細を示す拡大平面図である。なお、図２０では、差動対を成す半田ボール４ｂ１、４ｂ２とリファレンス経路を構成する半田ボール４ｒ１、４ｒ２を区別するため、半田ボール４ｂ１、４ｂ２にハッチングを、半田ボール４ｒ１、４ｒ２にドットパターンを付して示している。
【００９４】
図２０に示す半田ボール４ｂ１、４ｂ２は一対の差動対を構成する。また、半田ボール４ｒ１は半田ボール４ｂ１に対応する主に支配的となるリファレンス経路、半田ボール４ｒ２は、半田ボール４ｂ２に対応する主に支配的となるリファレンス経路、をそれぞれ構成する。
【００９５】
上記したように、本実施の形態では、信号伝送経路のリファレンス用の基準電位が供給されるリファレンス経路が含まれる。例えば、図１５を用いて説明すると、差動対を構成する一方の伝送経路に配置されるスルーホール配線２ＴＷｂと、他方の伝送経路に配置されるスルーホール配線２ＴＷｂとのそれぞれ最も近い位置に配置されているスルーホール配線２ＴＷｒが主に支配的となるリファレンス用のビアに相当する。
【００９６】
上記したように、差動信号を伝送する場合、差動対を構成する一方の伝送経路（例えばポジ）と他方の伝送経路（例えばネガ）の間での遅延差を低減する観点とインピーダンス整合の観点から、ポジ側の伝送経路と主に支配的となるリファレンス経路との離間距離と、ネガ側の伝送経路と主に支配的となるリファレンス経路との離間距離を揃えることが好ましい。特に、半田ボール４は、上記した図１３に示すビア配線２Ｖ２よりも配線基板２の厚さ方向（半田ボール４の高さ方向）における接続距離の影響が大きく、非対称構造はスキュー差やジッター発生に繋がりやすい。
【００９７】
そこで、本実施の形態では、図２０に示すように、ポジ側の伝送経路と主に支配的となるリファレンス経路との離間距離と、ネガ側の伝送経路と主に支配的となるリファレンス経路との離間距離とが等しくなるように複数の半田ボール４ｒが配置されている。詳しくは、差動対を構成する一方の伝送経路に配置される半田ボール４ｂ１から半田ボール４ｂ１に最も近い位置に配置される主に支配的となるリファレンス用の半田ボール４ｒ１までの距離（例えば中心間距離）Ｌ１は、他方の伝送経路に配置される半田ボール４ｂ２から半田ボール４ｒ２に最も近い位置に配置される主に支配的となるリファレンス用の半田ボール４ｒ２までの距離（例えば中心間距離）Ｌ２とが、等しくなっている。このため、差動対を構成する一方の伝送経路（例えばポジ）と他方の伝送経路（例えばネガ）の間での遅延差を低減し、ポジ側とネガ側の間でのスキュー差の発生を防止または抑制でき、インピーダンスを合わせることが出来る。
【００９８】
また、図２０に示すように、複数の高速伝送経路のそれぞれについて、図１５と同様にリファレンス経路を構成する半田ボール４ｒが形成されている。これにより、複数の伝送経路のそれぞれについて、ポジ側とネガ側の間でのスキュー差の発生を防止または抑制できる。
【００９９】
＜高速伝送経路のインピーダンス整合について＞
次に、高速伝送経路のインピーダンス整合について、更に詳しく説明する。図２１は、図１６に示す高速伝送経路の接続構造を模式的に示す説明図である。また、図２２は、図２１に対する検討例を示す説明図である。また、図２３は、図１５に示す拡大平面における第１層目の配線層の導体のパターニングを示す拡大平面図である。また、図２４は、図１５に示す拡大平面における第２層目の配線層の導体のパターニングを示す拡大平面図である。また、図２５は図２１に対する他の検討例を示す説明図である。
【０１００】
なお、図２３および図２４では、各配線層に形成された開口部２Ｋ１ｃ、２Ｋ２ｂと、スルーホールランド２ＴＬ１ｂ、ビア配線２Ｖ２ｂ、および配線２ｄ２ｂとの平面的位置関係を明確に示すため、図示する配線層とは別の配線層に形成された導体パターンの輪郭を、二点鎖線で示している。また、図２３では、開口部２Ｋ１ｃとランド２ＬＤｂの平面積の大小関係を明示するため、図１６に示すように第６の配線層ＷＬ６に形成されているランド２ＬＤの輪郭を、２点鎖線で示している。また、図２３および図２４は、拡大平面図であるが、導体パターンの境界を明示するために、配線、ビア配線、スルーホールランド、および導体プレーンなどの導体パターンにハッチングを付して示している。
【０１０１】
図９および図１０を用いて説明したように、例えば、１０Ｇｂｐｓ〜２５Ｇｂｐｓ程度の伝送速度で、信号が伝送される高速伝送経路では、配線２ｄの周囲（上層、下層、および平面視における周囲）に基準電位または電源電位が供給される導体プレーン２ＰＬを配置することにより、周囲からの電界や磁界の影響を低減できる。図９に示すストリップラインの配線構造を適用することで、配線幅を細くすることができ、複数の配線２ｄの配置間隔を狭くすることができるので、配線レイアウトを高密度化することができる。
【０１０２】
上記のように、高速伝送経路の周囲からの電界や磁界等のノイズ影響を低減する観点を考慮すれば、図２２に示す配線基板２Ａのように、高速伝送経路の周囲に配置された導体プレーン２ＰＬ１、２ＰＬ２、２ＰＬ３、２ＰＬ４、２ＰＬ５、２ＰＬ６と、高速伝送経路との離間距離を出来る限り小さくする構成が考えられる。この場合、スルーホールランド２ＴＬ１と厚さ方向に重なる位置にも、導体プレーン２ＰＬ１、２ＰＬ２が配置されることになる。ところが、スルーホールランド２ＴＬ１と厚さ方向に重なる位置にも、導体プレーン２ＰＬ１、２ＰＬ２が配置されると、導体プレーン２ＰＬ１、２ＰＬ２と高速伝送経路の間に寄生容量が発生する。図２２では見易さのため、配線層ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５の厚さを実際よりも厚く示しているが、配線層ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５の絶縁層の厚さは、それぞれ３０μｍ〜３５μｍ程度であり、平面方向における導体間距離は５０μｍ程度である。つまり、配線層ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５では、平面方向よりも厚さ方向の影響による寄生容量が付き易い。
【０１０３】
特に、電気的接続信頼性を確保する観点から、スルーホールランド２ＴＬ１の平面サイズは、配線２ｄの平面サイズよりも大きくなっている。例えば配線２ｄの幅が２５μｍ程度であるのに対し、スルーホールランド２ＴＬ１の直径は、４００μｍ〜５００μｍ程度になっている。このため、配線基板２Ａの厚さ方向に生じる寄生容量Ｃｔは、配線基板２の平面方向に生じる寄生容量Ｃｐよりも、容量値が大きくなり易い。
【０１０４】
このように、高速伝送経路中のスルーホールランド２ＴＬ１の周囲に寄生容量Ｃｔが発生すると、インピーダンス不整合により反射特性が劣化するなどの原因になる場合がある。したがって、図２１に示す本実施の形態の配線基板２のように、スルーホールランド２ＴＬ１と厚さ方向に重なる位置には、導体プレーン２ＰＬ１、２ＰＬ２を設けない構成が好ましい。
【０１０５】
すなわち、図２１および図２３に示すように、配線層ＷＬ１の導体プレーン２ＰＬ１に、スルーホールランド２ＴＬ１ｂと厚さ方向に重なる位置に、開口部（第１開口部）２Ｋ１ｃを形成することが好ましい。また、図２１および図２４に示すように、配線層ＷＬ２の導体プレーン２ＰＬ２に、スルーホールランド２ＴＬ１ｂと厚さ方向に重なる位置に、開口部（第２開口部）２Ｋ２ｂを形成することが好ましい。
【０１０６】
一方、高速伝送経路を構成する配線２ｄ２ｂ（図２１参照）は、上記したストリップラインの配線構造を適用することで、一様なインピーダンス値で設計されている。差動インピーダンス整合をさせるためには、各伝送経路の配線構造を同じ構造にすることが好ましい。また、各配線層において、高速伝送経路の間には、基準電位または電源電位が供給される導体プレーン２ＰＬ１、２ＰＬ２、２ＰＬ３、２ＰＬ４、２ＰＬ５、２ＰＬ６を介在させることが好ましい。したがって、高速伝送経路の差動／コモンインピーダンス整合を確保しつつ、配線レイアウトを高密度化するためには、図２１に示す本実施の形態の配線基板２のように、導体プレーン２ＰＬ１、２ＰＬ２、２ＰＬ３と配線２ｄ２ｂの距離、つまり、導体パターン間の距離は小さくすることが好ましい。
【０１０７】
図２３に示すように開口部２Ｋ１ｃの開口面積は、スルーホールランド２ＴＬ１ｂの平面積よりも大きい。このため、平面視において、スルーホールランド２ＴＬ１ｂが開口部２Ｋ１ｃ内に収まるように配置される。また、図２４に示すように、開口部２Ｋ２ｂの開口面積は、スルーホールランド２ＴＬ１ｂの平面積よりも大きい。本実施の形態では、図２３に示す開口部２Ｋ１ｃと図２４に示す開口部２Ｋ２ｂとは、開口形状および開口面積は同じであり、平面視において、開口部２Ｋ１ｃと開口部２Ｋ２ｂの輪郭が重なるように配置されている。このため、平面視において、スルーホールランド２ＴＬ１ｂが開口部２Ｋ２ｂ内に収まるように配置される。また、図２３および図２４に示すように、複数のビア配線２Ｖ２ｂのそれぞれは、複数の開口部２Ｋ１ｃ、２Ｋ２ｂ内に形成されている。これにより、図２２に示すような、配線基板２Ａの厚さ方向に生じる寄生容量Ｃｔの値を大幅に低減することができる。
【０１０８】
なお、導体プレーン２ＰＬ１には、図２３に示す開口部２Ｋ１ｃの他にも開口部２Ｋ１が形成される。例えば、図６に示すビア配線２Ｖ１ａの周囲に配置される導体プレーン２ＰＬ１には、開口部２Ｋ１ａが形成される。また、図７に示すビア配線２Ｖ１ｂの周囲に配置される導体プレーン２ＰＬ１には、開口部２Ｋ１ｂが形成される。図２３に示す開口部２Ｋ１ｃは、スルーホールランド２ＴＬ１ｂの平面積に応じて開口面積を決定している。一方、図６または図７に示す開口部２Ｋ１ａ、２Ｋ１ｂは、ビア配線２Ｖ１ａ、２Ｖ１ｂの平面積に応じて開口面積を決定している。このため、開口部２Ｋ１ｃの開口面積は、開口部２Ｋ１ａ、２Ｋ１ｂの開口面積よりも大きくなっている。
【０１０９】
また、導体プレーン２ＰＬ１、２ＰＬ２、２ＰＬ３と配線２ｄの距離を近づけて、配線レイアウトを高密度化する観点からは、開口部２Ｋ１ｃの開口面積は、小さくする方が好ましい。
【０１１０】
本実施の形態では、図２３に示すように平面視において円形を成すランド２ＬＤｂの平面積は、平面視において円形を成すスルーホールランド２ＴＬ１ｂの平面積よりも大きい。そして、平面視において円形を成す開口部２Ｋ１ｃの開口面積は、ランド２ＬＤｂの平面積よりも小さくなっている。例えば、スルーホールランド２ＴＬ１ｂの直径が４５０μｍであるのに対して、ランド２ＬＤｂの直径は６５０μｍ程度である。そして、開口部２Ｋ１ｃの直径は、例えば５００μｍ〜６００μｍ程度にしている。言い換えれば、本実施の形態では、開口部２Ｋ１ｃの開口面積は、スルーホールランド２ＴＬ１ｂと厚さ方向に重ならない範囲で最小化している。このため、図２３に示す配線２ｄ２ｂの大部分は、導体プレーン２ＰＬ１に覆われる。この結果、高速伝送経路の差動／コモンインピーダンス整合を確保しつつ、配線レイアウトを高密度化させることができる。つまり、半導体装置のノイズ耐性を向上させることができ、反射特性を向上できる。
【０１１１】
また、上記したように、図２３に示す開口部２Ｋ１ｃと図２４に示す開口部２Ｋ２ｂとは、開口形状および開口面積は同じであり、平面視において、開口部２Ｋ１ｃと開口部２Ｋ２ｂの輪郭が重なるように配置されている。つまり、本実施の形態では、開口部２Ｋ２ｂの開口面積は、スルーホールランド２ＴＬ１ｂの平面積よりも大きく、かつ、図２３に示すランド２ＬＤｂの平面積よりも小さくなっている。なお、導体プレーン２ＰＬ２には、図２４に示す開口部２Ｋ２ｂの他にも開口部２Ｋ２が形成される。例えば、図１２に示すビア配線２Ｖ１ａ、２Ｖ２ａの周囲に配置される導体プレーン２ＰＬ２には、開口部２Ｋ２ａが形成される。図２４に示す開口部２Ｋ２ｂは、スルーホールランド２ＴＬ１ｂの平面積に応じて開口面積を決定している。一方、図１２に示す開口部２Ｋ２ａは、ビア配線２Ｖ１ａ、２Ｖ２ａの平面積に応じて開口面積を決定している。このため、開口部２Ｋ２ｂの開口面積は、開口部２Ｋ２ａの開口面積よりも大きくなっている。
【０１１２】
上記のように図２４に示す第２層目の配線層ＷＬ２に形成される導体プレーン２ＰＬ２の開口部２Ｋ２ｂの開口面積は、スルーホールランド２ＴＬ１ｂと厚さ方向に重ならない範囲で最小化している。例えば、図１３に示すように、配線層ＷＬ２における高速伝送経路を高密度化した場合、開口部２Ｋ２ｂの開口面積が大きくなると、隣の伝送経路の配線２ｄ２ｂと、開口部２Ｋ２ｂの位置が重なってしまい、隣り合う伝送経路間に確実に導体プレーン２ＰＬ２を配置することが難しくなる。言い換えれば、高速伝送経路の高密度化が困難になる。
【０１１３】
本実施の形態によれば、開口部２Ｋ２ｂの開口面積は、スルーホールランド２ＴＬ１ｂと厚さ方向に重ならない範囲で最小化しているので、配線層ＷＬ２における高速伝送経路を高密度化した場合であっても、隣り合う伝送経路間に、確実に導体プレーン２ＰＬ２を配置することができる。なお、図１３では、高速伝送経路に差動信号を流す例を示しているので、対になる２本の信号配線が一つの高速伝送経路（差動対）を構成する。したがって、差動対を構成する信号配線間には、導体プレーン２ＰＬ２を配置していない。したがって、上記した、「隣り合う伝送経路間に、導体プレーン２ＰＬ２を配置する」という表現は、「隣り合う差動対間に、導体プレーン２ＰＬ２を配置する」という表現に置き換えることができる。
【０１１４】
このように隣り合う伝送経路（差動対）間に、電源電位または基準電位（例えば接地電位）が供給される導体プレーン２ＰＬ２を配置することにより、隣り合う差動対間の相互の影響を低減することができる。このため、高速伝送経路のノイズ耐性を向上させることができる。
【０１１５】
ところで、本実施の形態では、図１６に示すように、導体プレーン２ＰＬ１の開口部２Ｋ１ｃの内部全体に絶縁層２ｅ１が埋め込まれている。言い換えれば、図２３に示すように、導体プレーン２ＰＬ１の開口部２Ｋ１ｃの内部には導体パターンが配置されていない。また、図１６に示すように、導体プレーン２ＰＬ１の開口部２Ｋ１ｃ内の、ビア配線２Ｖ２ｂおよび配線２ｄ２ｂの周辺領域には、全体に絶縁層２ｅ２、２ｅ３が埋め込まれている。言い換えれば、図２４に示すように、導体プレーン２ＰＬ２の開口部２Ｋ２ｂの内部には、ビア配線２Ｖ２ｂおよび配線２ｄ２ｂ以外の導体パターンが配置されていない。
【０１１６】
本願発明者は、図２５に示す配線基板２Ｂのように、開口部２Ｋ１ｃ、２Ｋ２ｂの内部に、導体プレーン２ＰＬ１、２ＰＬ２や高速伝送経路と電気的に分離された、フローティング構造の導体パターン２ＦＬを配置した実施態様について検討した。図２５に示す配線基板２Ｂのように、開口部２Ｋ１ｃや開口部２Ｋ２ｂの内部に導体パターン２ＦＬを設けた場合、各配線層における導体密度を均一化することができるので、配線基板の加工性を向上させることができる。また、導体パターン２ＦＬは、導体プレーン２ＰＬ１、２ＰＬ２や高速伝送経路（例えば配線２ｄ２ｂやビア配線２Ｖ２ｂ）とは離間して配置されているので、図２２に示すような、配線基板２Ａの厚さ方向に生じる寄生容量Ｃｔの値を低減することができる。
【０１１７】
ところが、本願発明者の検討によれば、開口部２Ｋ１ｃや開口部２Ｋ２ｂの内部に導体パターン２ＦＬを設けると、半導体装置１（図１〜図４参照）の設置環境における電磁波の影響により、高周波でのノイズ耐性が低下する場合があることが判った。これは、開口部２Ｋ１ｃや開口部２Ｋ２ｂの内部に配置された、導体パターン２ＦＬが高周波帯でアンテナとして機能する可能性があるためである。
【０１１８】
そこで、本実施の形態では、図１６に示すように、導体プレーン２ＰＬ１の開口部２Ｋ１ｃ内には、全体に絶縁層２ｅ１が埋め込まれ、導体プレーン２ＰＬ１の開口部２Ｋ１ｃ内の、ビア配線２Ｖ２ｂおよび配線２ｄ２ｂの周辺領域には、全体に絶縁層２ｅ２が埋め込まれている。言い換えれば、スルーホールランド２ＴＬ１ｂ上には、スルーホールランド２ＴＬ１ｂと電気的に接続される導体（配線２ｄ２ｂおよびビア配線２Ｖ２ｂ）以外の導体は、配置されていない。これにより、半導体装置１（図１〜図４参照）の設置環境における電磁波の影響が少なくなり、半導体装置１のノイズ耐性を向上させることができる。
【０１１９】
＜実装面側の寄生容量について＞
上記では、スルーホールランド２ＴＬ１ｂの周辺に形成される寄生容量について説明した。しかし、高速伝送経路におけるインピーダンス整合を容易に行う観点からは、絶縁層２ＣＲの実装面側（図１６に示す下面２Ｃｂ側）に形成される寄生容量も低減することが好ましい。以下では、絶縁層２ＣＲの実装面側（図１６に示す下面２Ｃｂ側）に形成される寄生容量も低減する構成について詳しく説明する。
【０１２０】
図２６は、図１５に示す拡大平面における第４層目の配線層の導体のパターニングを示す拡大平面図である。また、図２７は、図１５に示す拡大平面における第５層目の配線層の導体のパターニングを示す拡大平面図である。図２８は、図１５に示す拡大平面における第６層目の配線層の導体のパターニングを示す拡大平面図である。
【０１２１】
なお、図２６および図２７では、各配線層に形成された開口部２Ｋ４Ａ、２Ｋ５Ａと、スルーホールランド２ＴＬ２ｂ、ビア配線２Ｖ３ｂ、２Ｖ４ｂ、およびランド２ＬＤｂとの平面的位置関係を明示するため、図示する配線層とは別の配線層に形成された導体パターンの輪郭を、二点鎖線で示している。また、図２７では、図１３を用いて説明したリファレンス用のビア２Ｖ２ｒと同様に差動信号を伝送する高速伝送経路のリファレンス経路を構成するリファレンス用のビア２Ｖ４ｒを点線で図示している。また、図２６〜図２８は拡大平面図であるが、導体パターンの境界を明示するために、配線、ビア配線、スルーホールランド、ランド、および導体プレーンなどの導体パターンにハッチングを付して示している。
【０１２２】
図１６に示すように、スルーホールランド２ＴＬ１ｂと一体に形成されるスルーホール配線２ＴＷは配線基板２の厚さ方向に沿って延びる。このため、絶縁層２ＣＲの下面２Ｃｂ側に形成されるスルーホールランド２ＴＬ２ｂは、絶縁層２ＣＲを介してスルーホールランド２ＴＬ１ｂと対向する位置に形成されている。また、図２６に示すように、配線層ＷＬ４に形成される導体プレーン２ＰＬ４には、スルーホールランド２ＴＬ２ｂと導体プレーン２ＰＬ４とを、接触させないように設けられた開口部（第３開口部）２Ｋ４Ａが形成されている。
【０１２３】
また、図２７に示すように、配線層ＷＬ５に形成される導体プレーン２ＰＬ５には、ビア配線２Ｖ３ｂ、２Ｖ４ｂと導体プレーン２ＰＬ５とを接触させないように設けられた開口部（第４開口部）２Ｋ５Ａが形成されている。
【０１２４】
また、図２８に示すように、配線層ＷＬ６に形成される導体プレーン２ＰＬ６には、ビア配線２Ｖ４ｂおよびランド２ＬＤｂと、導体プレーン２ＰＬ６とを接触させないように設けられた開口部２Ｋ６Ａが形成されている。
【０１２５】
本実施の形態では、例えば、図２７に示す開口部２Ｋ５Ａの開口形状および開口面積、図２６に示す開口部２Ｋ４Ａの開口形状および開口面積は、図２８に示す開口部２Ｋ６Ａの開口形状（例えば円形）および開口面積と同じである。また、平面視において、開口部２Ｋ４Ａの輪郭、開口部２Ｋ５Ａの輪郭、および開口部２Ｋ６Ａの輪郭は、それぞれ重なるように形成されている。
【０１２６】
ここで、本実施の形態では、図１６に示すように、スルーホールランド２ＴＬ２ｂとランド２ＬＤｂとが、厚さ方向に重なっている。また、図２６に示すように、ランド２ＬＤｂの平面積がスルーホールランド２ＴＬ２ｂの平面積よりも大きい。図２６に示すスルーホールランド２ＴＬ２ｂの平面形状および平面積は、図１５に示すスルーホールランド２ＴＬ１ｂと同じであり、平面視において、例えば、スルーホールランド２ＴＬ１ｂの輪郭とスルーホールランド２ＴＬ２ｂの輪郭とが重なるように配置されている。このため、図２２に示す厚さ方向に形成される寄生容量Ｃｔの値を小さくするためには、平面積がスルーホールランド２ＴＬ２ｂよりも大きいランド２ＬＤｂと導体プレーン２ＰＬ４、２ＰＬ５が厚さ方向に重ならないように構成することが好ましい。つまり、スルーホールランド２ＴＬ２ｂとランド２ＬＤｂとが、厚さ方向に重なっている場合には、導体プレーン２ＰＬ４、２ＰＬ５に設ける開口部２Ｋ４Ａ、２Ｋ５Ａの開口面積は、相対的に大きいランド２ＬＤｂの平面積に応じて決定することが好ましい。
【０１２７】
本実施の形態では、図２６に示すように、開口部２Ｋ４Ａの開口面積は、ランド２ＬＤｂの平面積よりも大きく、ランド２ＬＤｂと厚さ方向に重なる位置に配置されている。言い換えれば、平面視において、ランド２ＬＤｂは、開口部２Ｋ４Ａ内に収まるように配置されている。また、複数のビア配線２Ｖ３ｂ、２Ｖ４ｂのそれぞれは、複数の開口部２Ｋ４Ａ内に形成されている。このため、図１６に示すように、ランド２ＬＤｂは導体プレーン２ＰＬ４とは厚さ方向には重ならないので、図２２に示す厚さ方向に形成される寄生容量Ｃｔの値を小さくすることができる。
【０１２８】
また、図２７に示すように、開口部２Ｋ５Ａの開口面積は、ランド２ＬＤｂの平面積よりも大きく、ランド２ＬＤｂと厚さ方向に重なる位置に配置されている。言い換えれば、平面視において、ランド２ＬＤｂは、開口部２Ｋ５Ａ内に収まるように配置されている。また、複数のビア配線２Ｖ３ｂ、２Ｖ４ｂのそれぞれは、複数の開口部２Ｋ５Ａ内に形成されている。このため、図１６に示すように、ランド２ＬＤｂは導体プレーン２ＰＬ５とは厚さ方向には重ならないので、図２２に示す厚さ方向に形成される寄生容量Ｃｔの値を小さくすることができる。
【０１２９】
＜ノイズ耐性の改善効果＞
次に、図２１に示す配線基板２の構成を適用することによるノイズ耐性の改善効果について本願発明者が検討した結果について説明する。図２９は、図２１に示す配線基板と図２２に示す配線基板について、電気的特性の評価を行った結果を示す説明図である。図２９に示す評価では、図２１に示す配線基板２の構成、および図２２に示す配線基板２Ａの構成について、それぞれ差動インピーダンスＺｄｉｆｆ［Ω］、差動反射特性Ｓｄｄ１１［ｄＢ］、および差動伝送特性Ｓｄｄ２１［ｄＢ］について評価を行った。
【０１３０】
図２９に示す評価結果において、差動インピーダンスの理想値は１００Ωである。したがって、差動インピーダンスの値は１００Ωに近い程好ましい。また、差動反射特性Ｓｄｄ１１については、２０Ｇｂｐｓの伝送速度に相当する１０ＧＨｚ程度まで、周波数を変動させて、伝送損失の最大値を記載した。差動反射特性Ｓｄｄ１１は、０ｄＢに近づくほど、反射が大きいことを示している。また、差動伝送特性Ｓｄｄ２１については、１０ＧＨｚの周波数において、伝送損失を記載した。差動伝送特性Ｓｄｄ２１は、０ｄＢから離れるほど、伝送損失が大きいことを示している。
【０１３１】
図２９に示すように、図２１に示す配線基板２は、図２２に示す配線基板２Ａに対して、差動インピーダンスで約３０Ω、差動反射特性Ｓｄｄ１１で最大−５ｄＢ、差動伝送特性Ｓｄｄ２１で約−３ｄＢの改善効果が得られることが判った。つまり、図２１に示す配線構造を適用することにより半導体装置の伝送特性が向上し反射が抑制されることが判った。
【０１３２】
＜複数の配線層で高速伝送経路を引き回す場合の実施態様＞
上記では図１６では、スルーホールランド２ＴＬ１、２ＴＬ２がランド２ＬＤ上に配置されている場合の実施態様について説明した。本実施の形態に対する変形例としては、全ての高速伝送経路を、例えば図１１に示す配線層ＷＬ２においてランド２ＬＤ（図１９参照）上まで引き回すこともできる。この場合、図１８に示す配線層ＷＬ５は省力することができる。
【０１３３】
しかし、本実施の形態では、複数の高速伝送路の一部は、図１８に示す配線層ＷＬ５において、ランド２ＬＤ（図１９参照）上まで引き回されている。このため、図１７に示す複数のスルーホールランド２ＴＬ２ｂのうち、配線層ＷＬ５で引き回される伝送経路を構成するスルーホールランド２ＴＬ２ｂは、図１９に示すランド２ＬＤ上に配置されていない。
【０１３４】
図１６に示す断面においては、スルーホールランド２ＴＬ２ｂがランド２ＬＤｂ上に配置されるため、開口部２Ｋ４Ａ、２Ｋ５Ａの開口面積をランド２ＬＤｂの平面積よりも大きくする必要があった。しかし、スルーホールランド２ＴＬ２ｂがランド２ＬＤｂ上に配置されていない場合には、開口部２Ｋ４Ａ、２Ｋ５Ａの開口面積は、スルーホールランド２ＴＬ２ｂの平面積よりも大きければ、例えばランド２ＬＤｂ（図２８参照）の平面積よりも小さくても良い。
【０１３５】
図３０は、図２６とは異なる領域における第４層目の配線層の導体のパターニングを示す拡大平面図である。また、図３１は、図３０のＡ−Ａ線に沿った拡大断面図である。また、図３２は、図３０に示す拡大平面における第５層目の配線層の導体のパターニングを示す拡大平面図である。また、図３３は、図３０に示す拡大平面における第６層目の配線層の導体のパターニングを示す拡大平面図である。また、図３４は、図３２に示す配線が接続されるビア配線の周辺を拡大して示す拡大平面図である。また、図３５は、図３４のＡ−Ａ線に沿った拡大断面図である。また、図３６は、図３４に示す拡大平面における第４層目の導体のパターニングを示す拡大平面図である。また、図３７は、図３４に示す拡大平面における第６層目の導体のパターニングを示す拡大平面図である。
【０１３６】
なお、図３０〜図３７では、各配線層に形成された開口部２Ｋ４、２Ｋ５と、スルーホールランド２ＴＬ２ｂ、ビア配線２Ｖ３ｂ、２Ｖ４ｂ、およびランド２ＬＤｂとの平面的位置関係を明確に示すため、図示する配線層とは別の配線層に形成された導体パターンが存在する場合には、その輪郭を二点鎖線で示している。また、図３０、図３２〜図３４、図３６および図３７は、拡大平面図であるが、導体パターンの境界を明示するために、配線、ビア配線、スルーホールランド、ランド、および導体プレーンなどの導体パターンにハッチングを付して示している。また、図３４では、図１３を用いて説明したリファレンス用のビア２Ｖ２ｒと同様に差動信号を伝送する高速伝送経路のリファレンス経路を構成するリファレンス用のビア２Ｖ４ｒを点線で図示している。
【０１３７】
図３０〜図３７に示す高速伝送経路では、まず、図３０および図３１に示すように、絶縁層２ＣＲの下面２Ｃｂ（図３１参照）に設けられた配線層ＷＬ４にはスルーホールランド２ＴＬ２ｂが形成されている。このスルーホールランド２ＴＬ２ｂよりも上層側の構造は、図１５、図１６、図２３、および図２４を用いて説明した配線構造と同様なので、重複する説明は省略する。
【０１３８】
また、図３１、図３２、図３４、図３５に示すように配線層ＷＬ５には、スルーホールランド２ＴＬ２ｂと電気的に接続されたビア配線２Ｖ３ｂ（図３１、図３２参照）、およびビア配線２Ｖ３ｂと電気的に接続された配線（第５層配線）２ｄ３ｂが形成されている。
【０１３９】
また、図３５および図３７に示すように、配線層ＷＬ６には、配線２ｄ３ｂと電気的に接続されるビア配線２Ｖ４ｂ、およびビア配線２Ｖ４ｂと電気的に接続されるランド２ＬＤｂが形成されている。図３７に示す複数のビア配線２Ｖ４ｂは、複数の配線２ｄ３ｂを介して図３２に示す複数のビア配線２Ｖ３ｂと電気的に接続されている。
【０１４０】
つまり、図３０〜図３７に示す高速伝送経路は、図１１に示す配線層ＷＬ２ではランド２ＬＤｂ（図３７参照）と重ならない位置に引き回され、図１８に示す配線層ＷＬ５でランド２ＬＤｂ（図３７参照）と重なる位置に引き回されている。このため、図３２に示すようにスルーホールランド２ＴＬ２の直下にはランド２ＬＤ（図３５参照）は存在しない。また、図３５に示すようにランド２ＬＤの直上には、スルーホールランド２ＴＬ２は存在しない。
【０１４１】
上記のように配線層ＷＬ５で配線の引き回しを行う場合、図１８に示す配線層ＷＬ５に形成される、複数の配線２ｄ３ｂの長さは、引き回しの距離に応じて長くなる。例えば図１８に示す例では、配線層ＷＬ５には、ビア配線２Ｖ３ａとビア配線２Ｖ４ａとを電気的に接続する配線２ｄ３ａが形成されている。このビア配線２Ｖ３ａ、ビア配線２Ｖ４ａ、および配線２ｄ３ａは、図５に示す配線２ｄ１ａと電気的に接続される配線経路であるため、配線層ＷＬ１において、ランド２ＬＤａ（図１９参照）の近傍まで引き回せば、図１８に示す配線２ｄ３ａの長さは短くできる。このため、図１８に示す複数の配線２ｄ３ｂのそれぞれの長さ（経路長）は、配線２ｄ３ａの長さ（経路長）よりも長い。
【０１４２】
そこで、本実施の形態では、図３１や図３５に示すように、配線２ｄ３ｂと厚さ方向に重なる位置には、配線層ＷＬ４に導体プレーン２ＰＬ４が、配線層ＷＬ６に導体プレーン２ＰＬ６が、それぞれ形成されている。言い換えれば、側面視において、配線２ｄ３ｂは、配線層ＷＬ４の導体プレーン２ＰＬ４と配線層ＷＬ６の導体プレーン２ＰＬ６に挟まれている。また、図３２および図３４に示すように、配線２ｄ３ｂの周囲には、配線２ｄ３ｂと離間するように、導体プレーン２ＰＬ５が形成されており、配線２ｄ３ｂの周囲は、導体プレーン２ＰＬ５に囲まれている。
【０１４３】
つまり、配線２ｄ３ｂにはストリップラインの配線構造が適用されている。このように、伝送速度が特に早い伝送経路についてストリップラインの配線構造を適用することにより、高速信号経路の高密度設計が可能になる。
【０１４４】
なお、ビア配線２Ｖ３ａ、ビア配線２Ｖ４ａ、および配線２ｄ３ａが構成する伝送経路は、上記したように、ビア配線２Ｖ３ｂ、ビア配線２Ｖ４ｂ、および配線２ｄ３ｂが構成する伝送経路と比較すると、伝送速度が相対的に低い。このため、配線２ｄ３ａについては、ストリップラインとは異なる配線構造（図示は省略するが、例えば導体プレーンを介さずに複数の配線が隣り合って配置される配線構造）を適用することができる。ただし、レイアウト上の制約等が無ければ、配線２ｄ３ａにもストリップライン構造を適用して良い。
【０１４５】
また、図３０〜図３３に示すように、スルーホールランド２ＴＬ２ｂと厚さ方向に重なる位置に、ランド２ＬＤｂ（図３４〜図３７参照）が存在しない場合、スルーホールランド２ＴＬ２の周囲における寄生容量を低減する観点から形成される開口部は、スルーホールランド２ＴＬ２ｂの平面積との関係により決定することができる。すなわち、図３０に示す開口部２Ｋ４Ｂ、図３２に示す開口部２Ｋ５Ｂ、および図３３に示す開口部２Ｋ６Ｂのそれぞれの開口面積は、スルーホールランド２ＴＬ２ｂの平面積よりも大きければ良い。図３０〜図３３に示す例では、開口部２Ｋ４Ｂ、開口部２Ｋ５Ｂ、および開口部２Ｋ６Ｂの開口形状、および開口面積は、例えば図１５に示す開口部２Ｋ３の開口形状、および開口面積と同じである。
【０１４６】
また、平面視において、開口部２Ｋ４Ｂ、開口部２Ｋ５Ｂ、および開口部２Ｋ６Ｂの輪郭は、互いに重なるように配置されている。また、平面視において、スルーホールランド２ＴＬ２ｂは開口部２Ｋ４Ｂ、開口部２Ｋ５Ｂ、および開口部２Ｋ６Ｂの内部に収まるように配置されている。また、複数のビア配線２Ｖ３ｂのそれぞれは、複数の開口部２Ｋ４Ｂ、２Ｋ５Ｂ、２Ｋ６Ｂの内部に収まるように配置されている。したがって、図２２を用いて説明したように、スルーホールランド２ＴＬ２の周囲において、配線基板２の厚さ方向に生じる寄生容量Ｃｔ（図２２参照）の値を低減することができる。
【０１４７】
また、図３１および図３２に示すように、配線層ＷＬ５には高速伝送経路を構成する配線２ｄ３ｂが形成される。このため、開口部２Ｋ４Ｂ、開口部２Ｋ５Ｂ、および開口部２Ｋ６Ｂの開口面積は、スルーホールランド２ＴＬ１ｂと厚さ方向に重ならない範囲で最小化することが好ましい。
【０１４８】
本実施の形態では、開口部２Ｋ４Ｂ、開口部２Ｋ５Ｂ、および開口部２Ｋ６Ｂの開口面積は、図３４〜図３７に示す開口部２Ｋ４Ａ、開口部２Ｋ５Ａ、および開口部２Ｋ６Ａの開口面積よりも小さい。また、図３０〜図３３に示す例では、開口部２Ｋ４Ｂ、開口部２Ｋ５Ｂ、および開口部２Ｋ６Ｂの開口面積は、図３４〜図３７に示すランド２ＬＤの平面積よりも小さい。このように開口部２Ｋ４Ｂ、開口部２Ｋ５Ｂ、および開口部２Ｋ６Ｂの開口面積を最小化することにより、配線２ｄ３ｂの大部分について、上記したストリップラインの配線構造を適用することができる。また、配線層ＷＬ５に多数の高速伝送経路を集積して配置する場合であっても、隣り合う高速伝送経路（差動対）の間に、確実に導体プレーン２ＰＬ５を配置することができるので、隣り合う差動対間の相互の影響を低減することができる。
【０１４９】
ただし、図３１に対する変形例として、図３１に対する開口部２Ｋ６Ｂを形成している位置に、他のランド２ＬＤ（例えば電源電位供給用のランドや基準電位供給用のランド）を配置する必要がある場合には、開口部２Ｋ６Ｂを設けない構成を適用することもできる。この場合でも、開口部２Ｋ５Ｂを設けることにより、スルーホールランド２ＴＬ２の周囲における寄生容量を低減することができる。
【０１５０】
一方、図３４〜図３７に示す、ランド２ＬＤｂの周囲において生じる寄生容量を低減する観点からは、図３５に示すように、ランド２ＬＤｂと厚さ方向に重なる位置に、開口部２Ｋ４Ａ、２Ｋ５Ａ、２Ｋ６Ａを形成することが好ましい。この開口部２Ｋ４Ａ、２Ｋ５Ａ、２Ｋ６Ａの開口面積は、ランド２ＬＤｂの平面積に応じて決定することができる。図３４〜図３７に示す例では、開口部２Ｋ４Ａ、２Ｋ５Ａ、２Ｋ６Ａの開口面積は、図１６に示す開口部２Ｋ４Ａ、２Ｋ５Ａ、２Ｋ６Ａの開口面積と同じである。
【０１５１】
また、平面視において、開口部２Ｋ４Ａ、２Ｋ５Ａ、２Ｋ６Ａの輪郭は、互いに重なるように配置されている。また、平面視において、ランド２ＬＤｂは開口部２Ｋ４Ａ、２Ｋ５Ａ、２Ｋ６Ａの内部に収まるように配置されている。また、複数のビア配線２Ｖ４ｂのそれぞれは、複数の開口部２Ｋ４Ａ、２Ｋ５Ａ、２Ｋ６Ａの内部に収まるように配置されている。したがって、図２２を用いて説明したように、ランド２ＬＤｂ（図３５参照）の周囲において、配線基板２の厚さ方向に生じる寄生容量Ｃｔ（図２２参照）の値を低減することができる。
【０１５２】
なお、図示は省略するが図３５に対する変形例として、配線層ＷＬ１、ＷＬ２、ＷＬ３のそれぞれにおいて、ランド２ＬＤｂと厚さ方向に重なる位置に開口部を形成する実施態様にすることもできる。ただし、図３５に示すように配線層ＷＬ１、ＷＬ２、ＷＬ３とランド２ＬＤｂの間には、コア絶縁層である絶縁層２ＣＲが存在するため、距離が遠い。したがって、導体プレーン２ＰＬ１、２ＰＬ２、２ＰＬ３のそれぞれが、ランド２ＬＤｂと厚さ方向に重なる位置に配置されていても、導体プレーン２ＰＬ１、２ＰＬ２、２ＰＬ３とランド２ＬＤｂとの間で生じる厚さ方向の寄生容量は、小さい。
【０１５３】
次に、図３０〜図３７に示す高速伝送経路のように、複数の配線層で配線の引き回しを行う構成を適用して有効な例について説明する。図３８は、図４に示す配線基板のチップ搭載面側におけるパッド配列の一例を模式的に示す平面図である。また、図３９は、図４に示す配線基板の実装面側におけるランド配列の一例を模式的に示す拡大平面図である。また、図４０は、実装基板上に図３９に示す半導体装置を複数個実装して、カスケード接続した状態を模式的に示す説明図である。
【０１５４】
なお、図３８〜図４０では、入力信号用端子、出力信号用端子、基準電位用端子、および電源電位用端子の区別を明確にするため、それぞれ平面図であっても、端子の種類に応じて共通するハッチングを付している。ただし、図３８に示す無地のボンディングパッド２ＰＤおよび、図３９に示す無地のランド２ＬＤには、高速伝送経路以外の信号入力用、基準電位供給用、または電源電位供給用のランドが含まれる。
【０１５５】
図３８に示す例では、配線基板２のチップ搭載面側（上面２ａ側）において、複数のボンディングパッド２ＰＤｂには、図４に示す半導体チップ３に供給される入力信号が伝送される、複数の入力用ボンディングパッド２Ｐｉが含まれる。また、複数のボンディングパッド２ＰＤｂには、図４に示す半導体チップ３から供給される出力信号が伝送される、複数の出力用ボンディングパッド２Ｐｏが含まれる。また、複数のボンディングパッド２ＰＤには、図４に示す半導体チップ３に基準電位（例えば接地電位）を供給する基準電位用ボンディングパッド２Ｐｇが含まれる。また、複数のボンディングパッド２ＰＤには、図４に示す半導体チップ３に電源電位を供給する電源電位用ボンディングパッド２Ｐｖが含まれる。
【０１５６】
複数の入力用ボンディングパッド２Ｐｉおよび複数の出力用ボンディングパッド２Ｐｏは、それぞれ、図１１に示す複数の配線２ｄ２ｂと電気的に接続されている。言い換えれば、複数の入力用ボンディングパッド２Ｐｉには、複数の配線２ｄ２ｂを介して半導体チップ３への入力信号が伝送される。また、複数の出力用ボンディングパッド２Ｐｏには、複数の配線２ｄ２ｂに対して半導体チップ３からの出力信号が伝送される。
【０１５７】
図４に示す半導体チップ３の入出力回路の設置スペースを低減する観点からは、入力用の端子と出力用の端子を近くに配置することが好ましい。また、入力用の端子と出力用の端子に加え、基準電位供給用の端子と電源電位供給用の端子を近くに配置することが特に好ましい。このため、図３８に示す例では、複数の入力用ボンディングパッド２Ｐｉと複数の出力用ボンディングパッド２Ｐｏとの対が、それぞれまとまって配置されている。これにより、半導体チップ３の回路の占有面積を低減できる。つまり、半導体チップ３の集積度を向上させることができる。
【０１５８】
また、複数の入力用ボンディングパッド２Ｐｉと複数の出力用ボンディングパッド２Ｐｏとの対の周辺には、信号伝送経路のリファレンス経路を構成する、リファレンス用のボンディングパッド２Ｐｒが配置されている。本実施の形態では、図３８に示すように、ポジ側の伝送経路とリファレンス経路との離間距離と、ネガ側の伝送経路とリファレンス経路との離間距離とが等しくなるように複数のボンディングパッド２Ｐｒが配置されている。詳しくは、差動対を構成する一方の伝送経路に配置されるボンディングパッド２ＰＤｂからボンディングパッド２ＰＤｂに最も近い位置に配置されるリファレンス用のボンディングパッド２Ｐｒまでの距離（例えば中心間距離）は、他方の伝送経路に配置されるボンディングパッド２ＰＤｂからボンディングパッド２ＰＤｂに最も近い位置に配置されるリファレンス用のボンディングパッド２Ｐｒまでの距離（例えば中心間距離）が、等しくなっている。このため、差動対を構成する一方の伝送経路（例えばポジ）と他方の伝送経路（例えばネガ）の間での遅延差を低減し、ポジ側とネガ側の間でのスキュー差の発生を防止または抑制できる。
【０１５９】
一方、図３９に示すように、配線基板２の実装面である下面２ｂでは、複数のランド２ＬＤが配置されている。高速伝送経路を構成する複数のランド２ＬＤｂには、複数の入力用ボンディングパッド２Ｐｉ（図３８参照）と電気的に接続される複数の入力用ランド２Ｌｉと、複数の出力用ボンディングパッド２Ｐｏ（図３８参照）と電気的に接続される複数の出力用ランド２Ｌｏとが含まれる。また、複数のランド２ＬＤには、複数の基準電位用ボンディングパッド２Ｐｇ（図３８参照）と電気的に接続される複数の基準電位用ランド２Ｌｇが含まれる。また、複数のランド２ＬＤには、複数の電源電位用ボンディングパッド２Ｐｖ（図３８参照）と電気的に接続される複数の電源電位用ランド２Ｌｖが含まれる。
【０１６０】
図３９に示す例では、複数の入力用ランド２Ｌｉおよび複数の出力用ランド２Ｌｏは、下面２ｂの周縁部に配置されている。一方、複数の基準電位用ランド２Ｌｇおよび複数の電源電位用ランド２Ｌｖは下面２ｂの中央部に配置されている。また、複数の入力用ランド２Ｌｉと複数の出力用ランド２Ｌｏとは、配線基板２の下面２ｂにおいて、異なる位置にまとまって配置されている。
【０１６１】
詳しくは、配線基板２は平面視において四角形を成し、Ｘ方向に沿って延びる辺２ｓ１、２ｓ２、およびＸ方向に直交するＹ方向に沿って延びる辺２ｓ３、２ｓ４を備えている。複数の入力用ランド２Ｌｉおよび複数の出力用ランド２Ｌｏは、下面２ｂが有する四辺のうち、辺２ｓ３および辺２ｓ４に沿って、配置されている。また、複数の入力用ランド２Ｌｉは、辺２ｓ３の中心よりも辺２ｓ１側、および辺２ｓ４の中心よりも辺２ｓ２側にまとめて配置されている。一方、複数の出力用ランド２Ｌｏは、辺２ｓ３の中心よりも辺２ｓ２側、および辺２ｓ４の中心よりも辺２ｓ１側にまとめて配置されている。
【０１６２】
図３９に例示するように入力用の端子と出力用の端子を集約して配置する場合、図４０に示すように、実装基板１０に複数の半導体装置１を実装し、かつ、カスケード接続する場合に、特に有効である。すなわち、図４０に模式的に示すように、実装基板１０の実装面上において、第１の半導体装置１の入力用の端子と第２の半導体装置１の出力用の端子が対向するように配置することができる。これにより、隣り合う半導体装置１間の伝送距離を短縮することができるので、伝送ロスを低減することができる。また、複数の半導体装置１がカスケード接続で実装された実装構造体のノイズ耐性を向上させることができる。
【０１６３】
しかし、図３８と図３９を比較して判るように、チップ搭載面側では、複数の入力用ボンディングパッド２Ｐｉと複数の出力用ボンディングパッド２Ｐｏとの対が、それぞれまとまって配置され、実装面側では複数の入力用ランド２Ｌｉと複数の出力用ランド２Ｌｏとが離れて配置されている。この場合、配線基板２のどこかで、入力用の信号配線と、出力用の信号配線を交差させる必要がある。
【０１６４】
そこで、本実施の形態では、図３０〜図３７を用いて説明したように、配線層ＷＬ２および配線層ＷＬ５で高速伝送経路の引き回しを行っている。つまり、配線層ＷＬ２と配線層ＷＬ５との間で入力信号配線と出力信号配線を交差させている。
【０１６５】
詳しくは、入力用信号配線または出力用信号配線のうちのいずれか一方は、図１１に示す配線層ＷＬ２でランド２ＬＤｂ（図１９参照）上まで引き回す。この伝送経路については、図１６に示すようにスルーホールランド２ＴＬ２がランド２ＬＤｂ上に配置された配線構造を適用することで、高速伝送経路のノイズ耐性を向上させることができる。一方、入力用信号配線または出力用信号配線のうちの他方は、図１８に示す配線層ＷＬ５でランド２ＬＤｂ（図１９参照）上まで引き回す。この場合、図３０〜図３７を用いて説明したように、スルーホールランド２ＴＬ２がランド２ＬＤｂと厚さ方向に重ならない場合の配線構造を適用することで、高速伝送経路のノイズ耐性を向上させることができる。
【０１６６】
＜半導体装置の製造方法＞
次に、図１〜図４０を用いて説明した半導体装置１の製造方法（組立工程）について、図４１に示すフロー図を用いて説明する。図４１は、図１〜図４０を用いて説明した半導体装置の組立工程のフローを示す説明図である。なお、以下の製造方法の説明においては、予め製品サイズに形成された配線基板２を準備して、一つの半導体装置１を製造する方法について説明する。しかし、変形例としては、複数の製品形成領域に区画された、所謂、多数個取り基板を準備して、複数の製品形成領域のそれぞれについて組立を行ったあと、製品形成領域毎に分割して複数の半導体装置を取得する、多数個取り方式にも適用できる。このため、図４１では、多数個取り方式の時に適用する個片化工程について、括弧書きで記載している。
【０１６７】
まず、図４１に示す基板準備工程では、図４に示す配線基板２を準備する。本工程で準備する配線基板２は、図４に示す半田ボール４が未だ接続されていない点、放熱板６および半導体チップ３が搭載されていない点を除き、図１〜図４０を用いて説明した構成部材が予め形成されている。ただし、配線基板２の複数のボンディングパッド２ＰＤ上には、それぞれ、突起電極３ＢＰと接合される半田材（半田バンプ）が予め形成されている。
【０１６８】
また、半導体チップ準備工程では、図４に示す半導体チップ３を準備する。半導体チップ３の表面３ａには、半導体チップ３の基材および配線を覆う絶縁膜が形成されており、複数のパッド３ＰＤのそれぞれの表面は、この絶縁膜に形成された開口部において、絶縁膜から露出している。また、複数のパッド３ＰＤは、それぞれ金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）からなる。複数のパッド３ＰＤにはそれぞれ突起電極３ＢＰが接続され、半導体チップ３の複数のパッド３ＰＤと、配線基板２の複数のボンディングパッド２ＰＤとは、複数の突起電極３ＢＰを介して、それぞれ電気的に接続されている。突起電極３ＢＰは、例えば、パッド３ＰＤ上に、下地金属膜（アンダーバンプメタル）を介して半田材が積層された、所謂、半田バンプである。
【０１６９】
次に、半導体チップ搭載工程では、図４に示すように半導体チップ３を配線基板２のチップ搭載面である上面２ａ上に搭載する。本実施の形態では、図４に示すように、複数のパッド３ＰＤが形成された表面３ａが配線基板２の上面２ａと対向するように、フェイスダウン実装方式（あるいはフリップチップ接続方式）により搭載する。この場合、複数の突起電極３ＢＰと配線基板の複数のボンディングパッド２ＰＤのそれぞれに形成された半田バンプとを接合することにより、半導体チップ３に形成された回路と、配線基板２に形成された回路（伝送経路）とを、電気的に接続する。
【０１７０】
次に、アンダフィル充填工程では、図４に示すように半導体チップ３と配線基板２の間には、アンダフィル樹脂（絶縁性樹脂）５が配置する。アンダフィル樹脂５は、半導体チップ３の表面３ａと配線基板２の上面２ａの間の空間を塞ぐように配置される。また、アンダフィル樹脂５は、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、半導体チップ３と配線基板２の電気的接続部分（複数の突起電極３ＢＰの接合部）を封止するように充填する。
【０１７１】
なお、アンダフィル樹脂５の変形例として、図４１に示す半導体チップ搭載工程の前に、半導体チップ３を搭載する予定領域であるチップ搭載領域上に、フィルム状、あるいはペースト状の絶縁材料（図示は省略）を予め塗布しておき、この絶縁材料上から半導体チップ３を押し付けて搭載する方式を適用することもできる。
【０１７２】
次に、放熱板搭載工程では、図４に示すように半導体チップ３の裏面３ｂに放熱樹脂(接着材)７を塗布した後、放熱板準備工程で準備した放熱板６を貼り付ける。これにより放熱板６が半導体チップ３の裏面３ｂ側に接着固定される。放熱板６を支持する支持枠８は、例えば、放熱板搭載工程の前に予め配線基板２上に接着固定しておくことができる。あるいは、放熱板６の周縁部に予め支持枠８を接着しておき、支持枠８の下面側に接着材を付着させた状態で、放熱板６および支持枠８を一括して搭載する事もできる。
【０１７３】
次に、ボールマウント工程では、配線基板２の実装面である下面２ｂ側に、複数の半田ボール４を取り付ける。本工程では、図１６に示す絶縁層２ｅ６から露出するランド２ＬＤ上に半田ボール４を配置して、リフロー処理（加熱して半田成分を溶融接合させた後、冷却する処理）を施すことにより半田ボール４を取り付けられる。
【０１７４】
また、個片化工程を行う場合には、複数の製品形成領域を区画するダイシングライン（分割ライン）に沿って、多数個取りの配線基板を切断することにより、製品形成領域毎に個片化し、複数の半導体装置１を取得する。
【０１７５】
その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷、あるいは、図示しない実装基板に実装する。
【０１７６】
＜その他の変形例＞
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１７７】
例えば、上記実施の形態では、第１の伝送速度で第１信号電流が流れる複数の伝送経路（第１伝送経路、低速伝送経路）と、上記第２の伝送速度よりも早い、第２の伝送速度で第２信号電流が流れる複数の伝送経路（第２伝送経路、高速伝送経路）とが混在する実施態様について説明した。しかし、変形例としては、全ての信号の伝送経路を高速伝送経路にする実施態様に適用することができる。この場合、例えば、図５に示す配線２ｄ１ａに接続される伝送経路に対して、図１６を用いて説明した配線構造を適用することにより、配線２ｄ１ａに接続される伝送経路のノイズ耐性を向上させることができる。
【０１７８】
また、例えば、上記実施の形態では、高速伝送経路の例として、例えば、１０Ｇｂｐｓ〜２５Ｇｂｐｓ程度の伝送速度で、差動信号が伝送される伝送経路を取り上げて説明したが、差動信号以外の方式により伝送する場合であっても、適用することができる。
【０１７９】
また、例えば、上記実施の形態では、半導体チップ３の周囲に支持枠８を接着固定して放熱板６を支持する実施態様について説明したが、変形例として、図４２に示す半導体装置１Ａや、図４３に示す半導体装置１Ｂのように、支持枠８（図３、図４参照）を設けない実施態様や、支持枠８と放熱板６を設けない実施態様に適用することもできる。図４２および図４３は、図４に対する変形例である半導体装置を示す断面図である。図４２に示す半導体装置１Ａや、図４３に示す半導体装置１Ｂの場合、図４に示す支持枠８の影響により半導体チップ３の表面３ａ側に発生する応力を低減することができる。このため、温度サイクル負荷が印加された時に、半導体チップ３の表面３ａ側に印加されるストレスを、図４に示す半導体装置１と比較して低減できる。
【０１８０】
また、例えば、上記実施の形態では種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。
【符号の説明】
【０１８１】
１、１Ａ、１Ｂ  半導体装置
２、２Ａ、２Ｂ  配線基板
２ａ  上面（面、主面、第１面、チップ搭載面）
２ｂ  下面（面、主面、第２面、実装面）
２Ｃａ  上面（第１面）
２Ｃｂ  下面（第２面）
２ＣＲ  絶縁層（コア材、コア絶縁層）
２ｄ  配線
２ｄ１、２ｄ１ａ  配線（第１層配線）
２ｄ２、２ｄ２ｂ  配線（第２層配線）
２ｄ３、２ｄ３ａ、２ｄ３ｂ  配線（第５層配線）
２ｅ  絶縁層
２ｅ１  絶縁層（第１絶縁層、ソルダレジスト膜）
２ｅ２  絶縁層（第２絶縁層）
２ｅ３  絶縁層（第３絶縁層）
２ｅ４  絶縁層（第４絶縁層）
２ｅ５  絶縁層（第５絶縁層）
２ｅ６  絶縁層（第６絶縁層、ソルダレジスト膜）
２ｅｋ１、２ｅｋ２  開口部（ソルダレジスト開口部）
２ＦＬ  導体パターン
２Ｋ１、２Ｋ１ａ、２Ｋ１ｂ  開口部
２Ｋ１ｃ  開口部（第１開口部）
２Ｋ２、２Ｋ２ａ  開口部
２Ｋ２ｂ  開口部（第２開口部）
２Ｋ３、２Ｋ４、２Ｋ５  開口部
２Ｋ４Ａ  開口部（第３開口部）
２Ｋ４Ｂ  開口部（第５開口部）
２Ｋ５Ａ  開口部（第４開口部）
２Ｋ６Ｂ  開口部（第６開口部）
２ＬＤ、２ＬＤａ、２ＬＤｂ  ランド
２Ｌｇ  基準電位用ランド
２Ｌｖ  電源電位用ランド
２Ｌｉ  入力用ランド
２Ｌｏ  出力用ランド
２ＰＤ  ボンディングパッド（ボンディングリード、半導体チップ接続用端子）
２ＰＤａ  ボンディングパッド（第２ボンディングパッド）
２ＰＤｂ  ボンディングパッド（第１ボンディングパッド）
２Ｐｇ  基準電位用ボンディングパッド
２Ｐｒ  ボンディングパッド
２Ｐｖ  電源電位用ボンディングパッド
２Ｐｉ  入力用ボンディングパッド
２Ｐｏ  出力用ボンディングパッド
２ＰＬ  導体プレーン
２ＰＬ１  導体プレーン（第１導体プレーン）
２ＰＬ２  導体プレーン（第２導体プレーン）
２ＰＬ３  導体プレーン（第３導体プレーン）
２ＰＬ４  導体プレーン（第４導体プレーン）
２ＰＬ５  導体プレーン（第５導体プレーン）
２ＰＬ６  導体プレーン（第６導体プレーン）
２ＰＬｇ  基準電位用導体プレーン
２ＰＬｖ  電源電位用導体プレーン
２ｓ  側面
２ｓ１、２ｓ２、２ｓ３、２ｓ４  辺
２ＴＨ  スルーホール
２ＴＬ１  スルーホールランド（第１スルーホールランド）
２ＴＬ１ａ、２ＴＬ１ｂ  スルーホールランド
２ＴＬ２  スルーホールランド（第２スルーホールランド）
２ＴＬ２ａ、２ＴＬ２ｂ  スルーホールランド
２ＴＷ、２ＴＷｂ、２ＴＷｂ１、２ＴＷｂ２、２ＴＷｒ、２ＴＷｒ１、２ＴＷｒ２  スルーホール配線
２Ｖ１、２Ｖ１ａ、２Ｖ１ｂ  ビア配線（第１ビア配線）
２Ｖ２、２Ｖ２ａ、２Ｖ２ｂ  ビア配線（第２ビア配線）
２Ｖ２ｒ、２Ｖ４ｒ  ビア配線
２Ｖ３、２Ｖ３ａ、２Ｖ３ｂ  ビア配線（第３ビア配線）
２Ｖ４、２Ｖ４ａ、２Ｖ４ｂ  ビア配線（第４ビア配線）
３  半導体チップ
３ａ  表面（主面、上面）
３ｂ  裏面（主面、下面）
３ＢＰ  突起電極
３ＰＤ  パッド（ボンディングパッド）
３ｓ  側面
４、４ｂ１、４ｂ２、４ｒ１、４ｒ２  半田ボール（半田材、外部端子、電極、外部電極）
５  アンダフィル樹脂（絶縁性樹脂）
６  放熱板（ヒートスプレッダ）
７  接着材（放熱樹脂）
８  支持枠（スティフナリング）
１０  実装基板
Ｃｐ、Ｃｔ  寄生容量
ＷＬ１  配線層（第１配線層）
ＷＬ２  配線層（第２配線層）
ＷＬ３  配線層（第３配線層）
ＷＬ４  配線層（第４配線層）
ＷＬ５  配線層（第５配線層）
ＷＬ６  配線層（第６配線層）
Ｓｄｄ１１  差動反射特性
Ｓｄｄ２１  差動伝送特性
Ｚｄｉｆｆ  差動インピーダンス
【図１】
2014175356.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2014175356.tif 000010
【図９】
2014175356.tif 000011
【図１０】
2014175356.tif 000012
【図１１】
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【図１２】
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【図１３】
2014175356.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
2014175356.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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