(57)【要約】【課題】消費電力が低減されたＮＷＦＥＴおよびフィンＦＥＴの構造を提供する。【解決手段】半導体装置は、基板の表面に形成されたチャネル構造を含み、該チャネル構造３０３、３０４は、半導体材料で形成されている。ゲート構造は、該チャネル構造の表面の少なくとも一部を覆っており、絶縁材料から成る膜３０５とゲート電極３０６、３０７から構成されている。ソース構造は、該チャネル構造の一方の端部に接続され、ドレイン構造は、該チャネル構造の他方の端部に接続されている。該チャネル構造は、該半導体装置の漏れ電流を低減する構造成分３０３を含む。【選択図】図３
2014131043.tif 000002
【特許請求の範囲】
【請求項１】
基板の表面に形成され、半導体材料から構成されるチャネル構造と、
前記チャネル構造の表面の少なくとも一部を覆い、絶縁材料から成る膜とゲート電極とから構成されるゲート構造と、
前記チャネル構造の一方の端部に接続されたソース構造と、
前記チャネル構造の他方の端部に接続されたドレイン構造と、
を備える半導体装置であって、前記チャネル構造は、前記半導体装置の漏れ電流を低減する改良を含む、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記チャネル構造を形成する半導体材料に空洞を備えることで、漏れ電流を低減させることを特徴とする、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
誘電体材料から成る中央コアを備えることで、漏れ電流を低減させることを特徴とする、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記誘電体材料は、ＳｉＯ２から構成されることを特徴とする、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、更に、
絶縁材料から成り、前記ソース構造、前記ドレイン構造および前記ゲート構造の各々に対して開口部を有する第２の膜と、
前記開口部の各々を充填し、前記ソース構造、前記ドレイン構造および前記ゲート構造の各々と接触して、前記半導体装置の電気的接続部として機能する導電性材料と、
を有することを特徴とする、半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記チャネル構造は、ナノワイヤから構成されることを特徴とする、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記半導体装置は、ナノワイヤ電界効果トランジスタ（ＮＷＦＥＴ）から構成されることを特徴とする、半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記チャネル構造は、フィン構造から構成されることを特徴とする、半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記半導体装置は、フィン電界効果トランジスタ（ｆｉｎＦＥＴ）から構成されることを特徴とする、半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記チャネル構造の前記半導体材料は、シリコンから構成され、ソースおよびドレイン構造はＳｉＧｅから構成され、ゲート絶縁膜はＳｉＯ２から構成されることを特徴とする、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通常、漏れ電流を低減するためにチャネルコアを改良したナノワイヤ電界効果トランジスタ（ＮＷＦＥＴ：NanoWire Field Effect Transistor）またはフィンＦＥＴに関する。より具体的には、該ＮＷＦＥＴのナノワイヤチャネルのコア、または、該フィンＦＥＴのフィンのコアは、空洞あるいはＳｉＯ２等の誘電体が充填された空洞を有する。
【背景技術】
【０００２】
集積回路（ＩＣ）設計の最近の潮流は、ナノワイヤトランジスタを使用することである。図１は、従来のナノワイヤ電界効果トランジスタ（ＮＷＦＥＴ）構造１００を例示的に示しており、ナノワイヤ１０１は、ソース１０２とドレイン１０３を相互接続するチャネルとして機能する。ゲート１０４は、チャネルナノワイヤ１０１の導電性を制御するように機能する。
【０００３】
図１Ａに示すように、ゲートオールアラウンドナノワイヤＦＥＴ１１０は、ナノワイヤ１０１を取り囲んでいるゲート構造１１１を有し、該ゲート構造はさらに、ドープポリシリコン構造１１２によって覆われている。ゲートオールアラウンドナノワイヤＦＥＴの実施例は、Ｂａｎｇｓａｒｕｎｔｉｐらの米国特許第８，１７３，９９３号明細書に記載されており、該明細書の内容は、参照によって本願明細書に組み込まれる。
【０００４】
図２は、従来のフィンＦＥＴ２００を例示的に示し、フィン２０１は、ソース２０２およびドレイン２０３を相互接続するチャネルとして機能し、ゲート２０４は、チャネル導電性を制御するように機能する。ＮＷＦＥＴ１００のナノワイヤチャネルは、フィンＦＥＴのフィンとは異なり、図１Ａに例示的に示すように、典型的には、断面がおおよそ円形であり、更に、典型的には基板の上に存在するように支持されている。
【０００５】
ＮＷＦＥＴやフィンＦＥＴの使用に例示されるような電子デバイスの小型化に対しては、同時に、漏れ電流Ｉｏｆｆの低減を含む電力消費の低減が求められている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来の方法およびシステムに関する上記およびその他の例示的な課題、欠点および不利益の観点において、本発明の例示的な特徴は、消費電力が低減されたＮＷＦＥＴおよびフィンＦＥＴの構造および製造方法を提供することである。
【０００７】
その他の課題と新規な特徴は、本願明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、基板の表面に形成されたチャネル構造を含む半導体装置が記載されており、該チャネル構造は半導体材料から構成される。ゲート構造は、該チャネル構造の表面の少なくとも一部を覆っており、該ゲート構造は、絶縁材料から成る膜と、ゲート電極から構成される。ソース構造は、該チャネル構造の一方の端部に接続され、ドレイン構造は、該チャネル構造の他方の端部に接続されている。該チャネル構造は、該半導体装置の漏れ電流を低減するように改良されている。
【発明の効果】
【０００９】
一実施の形態によれば、半導体装置の消費電力低減を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、従来のＮＷＦＥＴ１００を例示的に示す。図１Ａは、ゲート構造１１１がナノワイヤ１０１を取り囲んだゲートオールアラウンド構造１１０である、従来のＮＷＦＥＴを例示的に示す。
【図２】従来のフィンＦＥＴ２００を例示的に示す。
【図３】誘電体コア３０３を実例説明する、本発明の例示的な実施形態のナノワイヤ構造３０１およびフィン構造３０２の断面３００を示す。
【図４】本発明によって提供される、漏れ電流の改善を実例説明する例示的な特性曲線４００を示す。
【図５】本発明の初期製造段階５００を示す。
【図６】本発明の例示的な実施形態のナノワイヤ形成段階６００を示す。
【図７】チャネル層７０１が、ナノワイヤ６０１上とソース／ドレイン領域上とに堆積された製造段階７００を示す。
【図８】ナノワイヤコアをエッチング除去できるように、ソース／ドレイン領域の一部８０１が、開口部を形成するように、下層までエッチングされた製造段階８００を示す。
【図９】ナノワイヤ構造のコア６０１が、ウェットエッチングによって、ナノワイヤ構造の２つの端部からエッチング除去された製造段階９００を示す。
【図１０】誘電体Ｄをエッチングされた空洞内に堆積し、ナノワイヤ構造用の誘電体コアを形成する製造段階１０００を示す。
【図１１】誘電体堆積後の断面図１１００を示す。
【図１２】ソース／ドレイン部７０１を研磨により露出させた製造段階１２００を示す。
【図１３】図１２に示す製造工程の平面図１３００を示す。
【図１４】ゲート構造の形成を示す最終的な製造段階１４００を示す。
【図１５】本発明で説明されている装置の製造時の主要工程を単純化したフローチャート１５００を示す。
【発明を実施するための形態】
【００１１】
ここで、図を参照、より具体的には、図３〜図１５を参照して、本発明の方法および構造の例示的な実施形態について説明する。
【００１２】
初めに、図３は、本発明の例示的な実施形態を説明するのに本願明細書で用いられているような、ＳｉＯ２等の高誘電率（ｈｉｇｈ−Ｋ）材料を組み込むように改良されている本発明のＮＷＦＥＴのナノワイヤチャネル３０１、または、フィンＦＥＴのフィン３０２の断面図３００を例示的に示す。しかしながら、例えば、金属から成る層３０６と、ドープポリシリコンから成る層３０７とを含むゲート構造によって囲まれ、次にゲート誘電層３０５によって囲まれているチャネル３０４のコア３０３として、例えば、ＳｉＮ、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２等の公知の誘電体を含むように、ナノワイヤに挿入可能ないずれの誘電体材料も代用することができるが、この列挙は限定されないことが意図される。典型的には、従来のナノワイヤチャネル装置と同様に、チャネル３０４は、典型的には、Ｓｉ、ＳｉＧｅまたはＳｉ／ＳｉＧｅから構成される。
【００１３】
本発明者は、従来の装置が装置チャネルとして機能する固体半導体コアを含むことによって、従来のＮＷＦＥＴまたはフィンＦＥＴの漏れ電流が望ましく低減され得ることを見出した。本発明の例示的な態様によれば、本発明において、該装置の漏れ電流は、該ＮＷＦＥＴまたはフィンＦＥＴのチャネルコアの内部に中心誘電体コアを含むことにより、低減することができる。この誘電体コアは、漏れ電流Ｉｏｆｆを低減するという効果を実現して、図４に例示されている該装置の特性曲線４００をもたらすことができる。
【００１４】
図４の該装置の特性曲線４００に例示されているように、本発明の改善されたゲート静電特性は、下向きの矢印で示すようなＩｏｆｆの改善４０１をもたらしている。横軸は、ゲート電圧Ｖｇを示し、縦軸は、そのチャネル長さのミクロン長当たりの電流（Ｉｄ／μｍ）に対する対数目盛を示す。閾値電圧Ｖｔは、該中心誘電体コアによる影響を受けない。
【００１５】
ある面では、本発明において、該ナノワイヤのコアが改良されてゲート静電特性が改善されたナノワイヤ（あるいは、フィン）装置を提供するものとみなすことが出来る。例示的な実施形態において、該コアは、誘電体材料で代替されている。この誘電体コアは、該チャネル領域の内部の空間を占めているため、該ゲート電極を良好に静電的に制御可能となるように、キャリアのためのチャネル内の空間が少なくなっている。該ゲート電極の静電的制御下で電子および／または正孔を保持することは、漏れ電流の制御に関して重要であり、該チャネルの厚さが薄ければ薄いほど、該ゲート静電特性は良好になる。
【００１６】
別の例示的実施形態として、該チャネルコアを、空洞に誘電体材料を充填するのではなく、空洞として残すこともでき、それによって、代替的なメカニズムを実現し、固体コアチャネルの影響を低減することができる。そのため、図３の例示的な実施形態３００は、中心誘電体コア３０３ではなく、内部空洞３０３を有するチャネルも実例説明することができる。
【００１７】
図５〜図１４では、ＮＷＦＥＴの場合に示したような、本発明のコンセプトを実施しているデバイスの例示的な製造工程を説明している。フィンＦＥＴのフィンが、以下で説明するＮＷＦＥＴの場合と同様の方法で動作するようなフィンＦＥＴの製造は、同様の製造工程を対応して有するので、それらの製造工程において、ナノワイヤの改良がフィン構造の同様の改良と対応している点以外は、フィンＦＥＴの製造工程は追加的に実例説明されているものと考慮すべきであることを、当業者は正しく認識するであろう。
【００１８】
図５に例示的に示す製造段階５００において、第１のベース部５０２、第２のベース部５０３および第３のベース部５０４は、例えば、Ｓｉ、ＳｉＧｅまたはＳｉ／ＳｉＧｅの堆積を用いて、基板５０１上に形成される。基板５０１自体は重要ではなく、例えば、シリコンウェーハ、または、図５に例示的に示すシリコンオンインシュレータ（ＳＯＩ）構造を含む従来のどのような基板にもなり得るし、上部層５０１Ａは、シリコン層５０１Ｂの上部に埋め込み酸化物（ＢＯＸ）層を備えている。第１および第２のベース部５０２、５０３は、最終的に、該デバイスのソースおよびドレインとして機能し、また、第３のベース部５０４は、該デバイスチャネルのコアの基部として機能する。
【００１９】
本発明の例示的な製造方法、および以下の説明から明らかなように、選択エッチングは、ウェットエッチングまたはＲＩＥ（反応性イオンエッチング）を例示的に用いて、製造中に該デバイスの一部を選択的に除去するのに用いられ、該コアの端部から該ナノワイヤのコアを選択的にエッチング除去することが可能となる。したがって、該基板および該ベース部の材料物質の選択は、異なるエッチング特性を実現するように考慮される必要があり、そのため、材料物質の堆積は、本願明細書に記載されている構造を実現するようにデザインされることになるであろう。
【００２０】
非限定的な実施例として、該ナノワイヤのコアは、周囲のチャネル部分の裏側に残るようにエッチングされるため、チャネル／コア材料の可能な組合せは、ｘ、ｙが原子百分率を示すＳｉ（１−ｘ）Ｇｅ（ｘ）／Ｓｉ（１−ｙ）Ｇｅ（ｙ）となるであろう。一般的に言えば、Ｇｅ濃度が高ければ高いほど、ＲＩＥレートが速くなるため、該チャネルは、Ｓｉ７０％Ｇｅ３０％とすることができ、更に、該コアは、Ｓｉ５０％Ｇｅ５０％とすることができる。
【００２１】
異なるドーピング（不純物添加）は、異なるウェットＲＩＥレートを得るのを補助する可能性があるため、堆積材料物質のドーピングが、材料物質の堆積において考慮すべき別の要因となる。更に、ドーピングは、異なる閾値電圧Ｖｔを実現するのに用いることができる。
【００２２】
当業者は、以下の考察において、残りの構造および製造が説明されることで、具体的な材料組成およびドーピングを選択することができるであろう。
【００２３】
本発明を説明するのに用いられる例示的な実施形態においては、この材料物質から成る部分は、第３のベース部を、２つの端部からエッチングするように、後に選択的にエッチング除去されるため、第１、第２および第３のベース部５０２、５０３、５０４に例示的に用いられる材料物質は、ＳｉＧｅである。
【００２４】
図６に示す製造段階６００において、第３のベース部５０４およびＢＯＸ層５０１Ａの下部５０５はエッチングされて、各々が、第１および第２のベース部５０２、５０３によって、その各端部に支持される独立したナノワイヤ６０１を形成する。このようなエッチングは、例えば、希釈したフッ化水素酸（ＤＨＦ）を使用することができる。必要に応じて、形成されたナノワイヤ６０１は、上述した米国特許第８，１７３，９９３号明細書に記載されているように、水素雰囲気中で、ナノワイヤ構造６０１をアニールすることによって円滑にすることができ、その結果、ナノワイヤ６０１は、断面が実質的に円形になるが、このような円形断面は、本発明に関して重要なことではない。
【００２５】
すなわち、該ナノワイヤは、ベース部５０４のエッチングの量および初期寸法に基づく第３のベース部５０４の処理に基づいて、その他の断面形状を有することが可能である。ベース部５０４が、高さおよび幅でおおよそ等しい寸法を有し、更に、円滑化工程が含まれている場合には、形成されたナノワイヤの断面は、実質的に円形となることができる。該円滑化は、例えば、水素中でのアニーリングプロセスによって実現することができる。ベース部５０４が、実質的に異なる高さ／幅寸法を有する場合、その断面形状は、より楕円形になるであろう。円滑化処理手順を用いない場合は、その断面形状は、よりムラのある形状となるであろう。
【００２６】
ここで、図７に示す製造段階７００において、シリコン等の半導体材料から成る膜７０１は、第１および第２のベース部５０２、５０３とナノワイヤ６０１上に堆積され、それによって、ナノワイヤ６０１の直径が増加する。なお、より高いＧｅ含有量であるとエッチングが速くなるという上記のコメントに基づいて、Ｓｉは、ＳｉＧｅよりも遅いエッチングレートを有するので、この考察ではＳｉが例示的に用いられ、これにより、第３のベース部５０４を、それらの２つの端部から選択的にエッチング除去し、中空コアを備えるＳｉから成るチャネル構造を形成する。
【００２７】
図８に示す製造段階８００において、第１および第２のベース部の各々のＳｉ層に開口部８０１を形成し、該ナノワイヤ構造の各端部において、下部のＳｉＧｅ層５０２、５０３を露出させる。従って、この開口部によって、Ｓｉ層７０１よりも容易にエッチングされるであろう該下部のＳｉＧｅ層に、エッチング液を接触させる。なお、図８の破線付けされたＩＸは、図９の断面図を示し、図８では、二つの形態の関係性を示している。
【００２８】
図９に示す製造段階９００において、ウェットエッチングを行い、第１および第２のベース部の開口部において、ＳｉＧｅを選択的にエッチング除去し、引き続き該ナノワイヤ構造のＳｉＧｅコア６０１内までそれを行い、それによって、該ナノワイヤ構造の２つの端部から、ＳｉＧｅナノワイヤコアを除去する。
【００２９】
図１０に示す製造段階１０００において、誘電体材料Ｄは、例えば、ＳｉＯ２、あるいは、その他の望ましい誘電体材料のエピタキシャル堆積により、ナノワイヤ内に堆積される。
【００３０】
図１１は、誘電体材料Ｄの堆積が完了した時の該装置の長手方向の中心線を通る断面図１１００を示す。クロスハッチングは、該装置における誘電体材料Ｄから構成される部分を示す。なお、該ナノワイヤ構造は、ここでは、誘電体材料Ｄから成る中心コア１１０１を有している。
【００３１】
図１２は、例えば、ＣＭＰ（化学的機械的研磨）を用いて、該誘電体材料Ｄを、ソース／ドレイン領域の上面７０１が露出されるまで研磨したときの断面図１２００を示す。この工程は、堆積した誘電体層を平らにして、下にあるＳｉ層を露出させる。該チャネルとして機能することになるＳｉ層は、誘電体中心コア１１０１の上下にあるハッチングされていない部分である。
【００３２】
図１３は、ハッチングした部分により、ソース／ドレイン部として機能することになる露出したＳｉ領域７０１を示した、この製造段階の平面図１３００を示す。該ナノワイヤ構造の相対的高さによっては、チャネルＳｉ層の上方部分７０１も露出させてもよい。誘電体コア１１０１は、参照のために図示されているが、この誘電体コア１１００は、ＣＭＰプロセスによって露出されることはない。なお、図１３の破線付けＸＩＩは、図１２の断面図を示し、先の図１２に関連付けるために図１３に付与されている。
【００３３】
その後、図１４に示す製造段階１４００において、公知のシーケンスを用いてゲート構造が形成されるが、該シーケンスでは、該ナノワイヤ構造周辺の該誘電体を該基板に達するまでエッチング除去し、その後、ＳｉＯ２等の第１の絶縁膜１４０１を続いて堆積させてチャネル層７０１Ａを包囲し、該ゲート誘電層として機能させ、次に、１つ以上のゲート膜１４０２、１４０３を、例えば、アモルファスシリコン、または、アルミニウム等の金属の堆積によって、該ゲート誘電層周辺に形成し、これにより、該ゲート領域をリソグラフィによって分離する。その結果、ゲート用（例えば、１４０４）およびソース／ドレイン用（例えば、１４０５）のコンタクトをＳｉ層７０１Ｂ上に形成することができる。
【００３４】
図１５は、特に、例えば、誘電体材料を堆積してナノワイヤ誘電体コアを形成することにより、または、ナノワイヤコアをエッチング除去された空洞として残すことにより、該装置の漏れ電流に影響を及ぼすナノワイヤコア形成の新規な態様に関連して上述した製造シーケンスをまとめたフローチャート１５００である。
【００３５】
本発明を、いくつかの例示的な実施形態の観点で説明してきたが、当業者は、本発明が改良を伴って実施され得ることを認識するであろう。なお、可能な改良の実施例として、フィンＦＥＴが、ナノワイヤの場合と同じ上記製造工程を用いて製造され得ることに再び留意されたい。他の可能な改良としては、第１のベース部と第２のベース部との間に、相互接続された複数の異なるナノワイヤを用いることであり、該複数のナノワイヤは、全てのナノワイヤチャネルを同時に制御するように、各々同じゲート構造を有する。さらに、出願人の意図としては、後の手続き中に補正がされた場合であっても、クレームの全ての構成要素から成る等価物を包含することに留意されたい。
【図１】
2014131043.tif 000003
【図２】
2014131043.tif 000004
【図３】
2014131043.tif 000005
【図４】
2014131043.tif 000006
【図５】
2014131043.tif 000007
【図６】
2014131043.tif 000008
【図７】
2014131043.tif 000009
【図８】
2014131043.tif 000010
【図９】
2014131043.tif 000011
【図１０】
2014131043.tif 000012
【図１１】
2014131043.tif 000013
【図１２】
2014131043.tif 000014
【図１３】
2014131043.tif 000015
【図１４】
2014131043.tif 000016
【図１５】
2014131043.tif 000017