(57)【要約】【課題】メモリ・セルの設計に関する種々の制約を同時に叶えること。【解決手段】メモリ・セルは、第１の方向に走るポリシリコン・ゲート２を有して提供される。金属ラインの一連の層は、第１の方向と実質的に直交する第２の方向に走るビット・ライン４の層を含み、その後に、第２の方向に走るデータ・ライン６を含み、そして、次に、第１の方向に走るワード・ライン８を含んで、提供される。データ・ライン６は、ビット・ライン４が、メモリ・セル内に記憶されたデータ値を感知するために用いられている間に保持されている値にプリチャージされる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のメモリ・セルを備えた集積回路であって、各メモリ・セルは：
第１の方向と実質的に平行に配置され、前記メモリ・セル内に少なくとも１つのゲートの部分を形成するポリシリコン・ゲートと；
（ｉ）前記第１の方向と実質的に直交する第２の方向と実質的に平行に配置されたビット・ライン、
（ｉｉ）前記ビット・ラインの上の層において、前記第２の方向と実質的に平行に配置されたデータ・ライン、および
（ｉｉｉ）前記データ・ラインの上において、前記第１の方向と実質的に平行に配置されたワード・ライン
を備えた金属ラインの一連の離間された層と；
を具備し、
集積回路は：
（ｉ）前記ビット・ラインと同じ層において、前記第１の方向と実質的に平行に配置された金属ライン、および
（ｉｉ）前記データ・ラインと同じ層において、前記第２の方向と実質的に平行に配置された金属ライン
を備えた金属ラインの離間された層のロジック・セル・シーケンスを備えた少なくとも１つのロジック・セルをさらに具備する集積回路。
【請求項２】
各メモリ・セルは、前記第１の方向と実質的に平行に配置されたグローバル・ワード・ラインをさらに備えた請求項１に記載の集積回路。
【請求項３】
前記グローバル・ワード・ラインは、前記第２の方向における隣接メモリ・セルと共用され、ワード・ライン選択信号を運んで、前記第２の方向において隣接する前記メモリ・セルの２つの行のアクセスする一方を選択する請求項２に記載の集積回路。
【請求項４】
各メモリ・セルは、記憶されたデータ値を前記ビット・ラインに結合するよう前記ワード・ライン上の選択信号に応答する１つまたは２つ以上のメモリ・セル・トランジスタを含む請求項１に記載の集積回路。
【請求項５】
前記ビット・ラインは、感知増幅器の感知入力に供給されるビット・ライン信号を運び、前記データ・ラインは、前記感知増幅器からの感知されたデータ出力信号を運ぶ請求項１に記載の集積回路。
【請求項６】
前記データ・ラインは、前記ビットによって運ばれる前記ビット・ライン信号が前記感知増幅器によって感知されている間、プリチャージされた信号レベルに保持される請求項５に記載の集積回路。
【請求項７】
前記メモリ・セルは、６５ｎｍ以下の最小特徴サイズを有する素子から形成される請求項１に記載の集積回路。
【請求項８】
ビット・ラインと同じ層において前記第２の方向と実質的に平行に配置されたさらなるビット・ラインをさらに備え、前記ビット・ラインまたは前記さらなるビット・ライン上の信号値は、前記メモリ・セルがアクセスされたときに前記メモリ・セルのためのデータ値を表わすよう変化される請求項１に記載の集積回路。
【請求項９】
前記メモリ・セルは、ＲＡＭメモリ・セルである請求項１に記載の集積回路。
【請求項１０】
前記メモリ・セルは、同じ層において前記第２の方向と実質的に平行である第１の対のビット・ライン及び第２の対のビット・ラインを有するデュアル・ポート・メモリ・セルである請求項９に記載の集積回路。
【請求項１１】
各メモリ・セルは、ＲＯＭメモリ・セルである請求項１に記載の集積回路。
【請求項１２】
前記金属ラインの一連の離間された層は、前記ビット・ラインの下に配置された１つまたは２つ以上の構成要素相互接続ラインの層を備える請求項１に記載の集積回路。
【請求項１３】
各メモリ・セルは、前記データ・ラインと同じ層において前記第２の方向と実質的に平行に配置された接地電源線を備えた請求項１に記載の集積回路。
【請求項１４】
前記複数のメモリ・セルは、複数のバンクに分割され、該バンクの各々は、前記メモリ・セルのアレイとして形成され、バンク内で前記第２の方向におけるそれぞれの列のメモリ・セルはビット・ラインを共用する請求項１に記載の集積回路。
【請求項１５】
前記第２の方向において隣接するバンク内のメモリ・セルのそれぞれの列は、データ・ラインを共用する請求項１４に記載の集積回路。
【請求項１６】
前記少なくとも１つのロジック・セルは：
第１の方向と実質的に平行に配置され、前記ロジック・セル内に少なくとも１つのゲートの部分を形成するポリシリコン・ゲートと；
（ｉ）前記ワード・ラインと同じ層において前記第１の方向と実質的に平行に配置された第１の電力グリッド・ライン、及び
（ｉｉ）前記第１の電力グリッド・ライン上の層において、前記第２の方向と実質的に平行に配置された第２の電力グリッド・ライン、
を備えた金属ラインの離間された層のロジック・セル・シーケンスと；
を具備する請求項１に記載の集積回路。
【請求項１７】
前記金属ラインの離間された層のロジック・セル・シーケンスは、前記第１のラインの下に配置された１つまたは２つ以上の構成要素相互接続ラインの層を備える請求項１６に記載の集積回路。
【請求項１８】
複数のメモリ・セルおよび少なくとも１つのロジック・セルを備えた集積回路を形成する方法であって、各メモリ・セルは、第１の方向と実質的に平行に配置され、前記メモリ・セル内に少なくとも１つのゲートの部分を形成するポリシリコン・ゲートと、金属ラインの一連の離間された層とを有し、少なくとも１つのロジック・セルは、金属ラインの離間された層のロジック・セル・シーケンスを備え、前記方法は：
（ｉ）前記第１の方向と実質的に直交する第２の方向と実質的に平行に配置された各メモリ・セルのビット・ラインを形成し、前記ビット・ラインと同じ層において、前記第１の方向と実質的に平行に配置された前記少なくとも１つのロジック・セルの金属ラインを形成するステップと；
（ｉｉ）前記ビット・ラインの上の層において、前記第２の方向と実質的に平行に配置された各メモリ・セルのデータ・ラインを形成し、前記データ・ラインと同じ層において、前記第２の方向と実質的に平行に配置された前記少なくとも１つのロジック・セルの金属ラインを形成するステップと；
（ｉｉｉ）前記データ・ラインの上において、前記第１の方向と実質的に平行に配置された各メモリ・セルのワード・ラインを形成するステップと；
を具備する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路の分野に関する。特に、本発明は、集積回路内で用いるためのメモリ・セルの金属ラインのレイアウトに関する。
【背景技術】
【０００２】
物理レベルがポリシリコン・ゲート領域及び金属ラインの離間した層のシーケンス（配列、連続）を含む集積回路を形成することが知られている。ポリシリコン・ゲート材料は、指で沈着されて、代表的には、トランジスタ内にゲート材料を形成するために用いられる。金属ラインは、信号を運ぶために、かつ、集積回路内の他の構成要素に接続するために用いられる。
【０００３】
全体として集積回路内には、特にプロセスの幾何学的配置が一層小さくなっているので、全体として集積回路のためのポリシリコン・ゲート材料は単一の方向に横たえられるのが、すなわち、その長いアクセスが第１の方向と平行であるのが望ましい。同様に、金属ラインの少なくとも高い方のレベル層は、集積回路内の汎用ロジック・セル及びメモリ・セルの双方を横切って同じ方向に横たえられるのが望ましい。これらの条件は、物理レベルにおけるメモリ・セルの設計に制約を課する。さらなる制約は、ラインを駆動するための一層短くかつ容易な使用を通して電力を節約して速度を高めるよう、メモリ・セルのバンクを支援するために、（例えば、ビット・ライン及び次にデータ・ラインを通して）メモリ・セルへの階層的なデータ接続を提供することが望ましいということである。もう１つの考慮は、金属ライン間の容量性結合を減らすように隣接の層における金属ラインが互いに直交するべきことが通常は望ましいということである。
【０００４】
従来のメモリ・セルは、上述した設計的制約を同時に叶えることはできない。
【発明の概要】
【課題を解決するための手段】
【０００５】
本発明の一態様においては、
メモリ・セルであって、
第１の方向と実質的に平行に配置され、前記メモリ・セル内に少なくとも１つのゲートの部分を形成するポリシリコン・ゲートと、
金属ラインの一連の離間された層であって、
（ｉ）前記第１の方向と実質的に直交する第２の方向と実質的に平行に配置されたビット・ライン、
（ｉｉ）（ａ）前記ビット・ラインと同じ層、及び（ｂ）前記ビット・ラインの上の層の一方において、前記第２の方向と実質的に平行に配置されたデータ・ライン、及び
（ｉｉｉ）前記データ・ラインの上で、前記第１の方向と実質的に平行に配置されたワード・ライン、
を備えた前記金属ラインの一連の離間された層と、
を備えたメモリ・セルが提供される。
【０００６】
本技術によるメモリ・セルは、上述の種々の設計の制約を同時に叶えることができる。ビット・ラインは、ポリシリコン・ゲートと実質的に直角に交わり、データ・ラインは、ビット・ラインと実質的に平行であり、これは、ビット・ラインとデータ・ラインとは実際に同時に使用されることが無いと言う現実を利用している。データ・ラインの上に配置されかつポリシリコン・ゲートと平行に配置されたワード・ラインは、次に、金属層が、それらの配向において、全体として集積回路を横切って使用される一層高レベルの金属ラインと調和するようになるのを許容する。
【０００７】
メモリ・セルが配置されるメモリの階層的性質は、ワード・ラインと同じ層内で第１の方向に実質的に平行に配置されたグローバル・ワード・ラインを用いることによって一層高められる。このことは、ワード・ラインが長所的に短いことを許容し、そして、グローバル・ワード・ラインが、第２の方向における隣接のメモリ・セル間で共用され、ワード・ライン選択信号を運んで第２の方向において隣接するメモリ・セルの２つの行の一方にアクセスするのを選択するとき特に、経路の混雑を和らげる。
【０００８】
ビット及びデータ・ラインの階層的性質は、感知増幅器の感知入力にビット・ライン信号を運ぶためにビット・ラインを用い、感知増幅器からの感知されたデータ出力信号を運ぶためにデータ・ラインを用いることによって、利用される。従って、感知増幅器は、メモリ・セルに対して比較的局部的であることができ、データ・ラインは、集積回路を横切って一層長い距離に渡って感知増幅器の出力を運ぶために用いられる。
【０００９】
隣接する層におけるビット・ラインとデータ・ラインとの平行（並列）的性質は、通常は、これらライン間の容量性結合に起因して問題であると考慮されるであろう。しかしながら、これらラインの実際の使用は、それぞれの個々のメモリ・セルに接続するために、そして感知増幅器によって感知されるビット・ライン上のビット・ライン信号における変化を生成するために、まず、ビット・ラインが用いられ、次に、感知された出力がデータ・ラインを渡って駆動される、というものである。データ・ラインは、ビット・ライン信号が感知増幅器によって感知されている間、プリチャージされた信号レベルに保持され、従って、ビット及びデータ・ライン間の容量性結合の問題は減じられる。
【００１０】
本メモリ・セルの設計は、素子が６５ｎｍ以下の最小特徴サイズを有する集積回路に対して特に適用可能である。先に述べた設計の制約は、処理される幾何学的形状が小さくなるので、回避することがますます困難になる。
【００１１】
ビット・ラインは、代表的には、対で提供され、該対のビット・ラインの一方上のビット・ライン信号変化が、メモリ・セルによって記憶されたデータ・ビットを示す。デュアル・ポート・メモリは、２対のビット・ラインを提供し得る。
【００１２】
上述のメモリ・セルは、ＲＡＭメモリ及びＲＯＭメモリを含む種々の異なった形態のメモリにおいて用いられ得る。
【００１３】
上述のメモリ・セルのビット・ライン、データ・ライン及びワード・ライン層は、集積回路の一連の金属ライン層の全体のシーケンス内で或る範囲の絶対位置を有し得るが、このシーケンスの底に向かっているのが通常であり長所的である。好適な実施形態は、メモリ・セル内でもしくは集積回路の汎用ロジック・セル内で構成要素の一層きめの細かい接続を提供するために、ビット・ラインの下に配置された１つまたは複数の構成要素相互接続ラインの少なくとも１つの層を提供する。
【００１４】
メモリ・セルの少なくとも幾つかの実施形態の特に好適な特徴は、データ・ラインと同じ層において第２の方向と実質的に平行に接地電源線が提供され得るということである。
【００１５】
本発明のもう１つの態様においては、
複数のメモリ・セルを備えた集積回路であって、
該メモリ・セルの各々は、
第１の方向と実質的に平行に配置され、前記メモリ・セル内に少なくとも１つのゲートの部分を形成するポリシリコン・ゲートと、
金属ラインの一連の離間された層であって、
（ｉ）前記第１の方向と実質的に直交する第２の方向と実質的に平行に配置されたビット・ライン、
（ｉｉ）（ａ）前記ビット・ラインと同じ層、及び（ｂ）前記ビット・ラインの上の層の一方において、前記第２の方向と実質的に平行に配置されたデータ・ライン、及び
（ｉｉｉ）前記データ・ラインの上で、前記第１の方向と実質的に平行に配置されたワード・ライン、
を備えた前記金属ラインの一連の離間された層と、
を備えた集積回路が提供される。
【００１６】
メモリ・セルのアレイを含む集積回路内で、メモリ・セルは、複数のバンクに分割され、バンク内で第２の方向に隣接するメモリ・セルの列は、１つまたは複数のビット・ラインを共用する。隣接するバンク内のメモリ・セルのそれぞれの列は、次に、データ・ラインを共用し得る。
【００１７】
本技術は、メモリ・セルの物理形態が、全体として集積回路内の関連の汎用ロジック・セルの形態を補足することを許容し、それにより、好適な実施形態は、少なくとも１つのロジック・セルを備え、
該ロジック・セルは、
第１の方向と実質的に平行に配置され、前記ロジック・セル内に少なくとも１つのゲートの部分を形成するポリシリコン・ゲートと、
金属ラインの離間された層のロジック・セル・シーケンスであって、
前記ビット・ラインと同じ層内に前記第１の方向と実質的に平行に配置された第１のライン、
前記データ・ラインと同じ層内に前記第２の方向と実質的に平行に配置された第２のライン、及び
前記ワード・ラインと同じ層内で前記第１の方向と実質的に平行に配置された第３のラインを備えた前記金属ラインの離間された層のロジック・セル・シーケンスと、
を備えている。
【００１８】
本発明のもう１つの態様においては、
第１の方向と実質的に平行に配置され、前記メモリ・セル内に少なくとも１つのゲートの部分を形成するポリシリコン・ゲートと、金属ラインの一連の離間された層とを有するメモリ・セルを形成する方法であって、
（ｉ）前記第１の方向と実質的に直交する第２の方向と実質的に平行に配置されたビット・ラインを形成するステップと、
（ｉｉ）（ａ）前記ビット・ラインと同じ層、及び（ｂ）前記ビット・ラインの上の層の一方において、前記第２の方向と実質的に平行に配置されたデータ・ラインを形成するステップと、
（ｉｉｉ）前記データ・ラインの上で、前記第１の方向と実質的に平行に配置されたワード・ラインを形成するステップと、
を含む方法が提供される。
【００１９】
本発明の上述及び他の目的、特徴並びに利点は、添付図面と関連して読まれるべき、示された実施形態の以下の詳細な説明から明瞭となるであろう。
【図面の簡単な説明】
【００２０】
【図１】２つの形態（ａ）及び（ｂ）のメモリ・セル内の金属ラインの層及びそれらの配向を図式的に示す図である。
【図２】汎用ロジック・セル内の金属ラインの層及びそれらの配向を図式的に示す図である。
【図３】本発明技術の一例によるシングル・ポートＳＲＡＭビット・セルの物理的レイアウトを示す図である。
【図４】本発明技術のもう１つの例によるデュアル・ポートＳＲＡＭビット・セルの物理的レイアウトを概略的に示す図である。
【図５】本発明技術のさらなる例によるＲＯＭビット・セルの物理的レイアウトを概略的に示す図である。
【図６】ＳＲＡＭメモリのバンク化されかつ階層的な性質を概略的に示す図である。
【図７】ＲＯＭメモリの階層的かつバンク化された性質を概略的に示す図である。
【発明を実施するための形態】
【００２１】
図１の例（ａ）は、メモリ・セル内の金属ラインの配向及びシーケンスを概略的に示す。ポリシリコン・ゲート材料２は第１の方向に沈着されている。Ｍ２の金属層は、次に、１つまたは複数のビット・ライン４を、ポリシリコン・ゲート材料２と実質的に直交（直角）する第２の方向に提供するために用いられる。Ｍ３の金属層は、ビット・ライン４と実質的に平行であるデータ・ライン６を提供するために用いられる。ワード・ライン８は、第１の方向と実質的に平行なＭ４の金属層で提供される。グローバル・ワード・ライン１０も、第１の方向と実質的に平行なＭ４の金属層で提供され、メモリ・セルの隣接する行間で共用される。Ｍ５の金属層は、第２の方向と実質的に平行であり、さらなる金属ライン１２を含んでいる。引き続く金属ラインは、必要に応じて上述の交互の実質的に直交する方向で、かつ図２の汎用ロジック・ゲートの対応の一層高レベルの金属ラインと調和して、提供される。
【００２２】
動作中、ビット・ライン４は、読取られているメモリ・セルから導出されるビット・ライン信号を運ぶために用いられる。このビット・ライン信号は、局部感知増幅器（図１には示されていない）に通され、そこで、内部変化が検出されて、データ・ライン６上で駆動されるデータ出力を発生するために用いられる。データ・ライン６は、ビット・ライン４の感知中に固定レベルにプリチャージされ、それに応じて、データ・ライン６及びビット・ライン４間の容量性結合が減じられる。
【００２３】
ポリシリコン・ゲート材料２は、通常の態様でメモリ・セル内に少なくとも１つのトランジスタのゲートを形成するように用いられる。さらに、ビット・ライン層の下のＭ１金属層は、メモリ・セル内に構成要素の相互接続を提供するよう用いられる。グローバル・ワード・ライン１０及びワード・ライン８は、メモリ・セルを制御するよう選択信号を運ぶために用いられて、ビット・ライン４及びデータ・ライン６を介してその記憶されたデータ値を出力するよう制御する。
【００２４】
図１のメモリ・セルは、６５ｎｍ以下の最小特徴サイズを支援するプロセスで形成される。示された層は、当該技術分野におけるものには良く知られているであろう一連の沈着及びエッチング・ステップで形成される。６５ｎｍのプロセスは、本技術によるメモリ・セルの使用から特に有利であり、その理由は、これらのプロセスの種々の設計の制約が一層容易に叶えられるのを許容するからである。
【００２５】
図１の例（ｂ）は、本技術のもう１つの例示的なメモリ（ビット）セルを示す。この例においては、ビット・ライン４及びデータ・ライン６の双方がＭ２層にある。ビット・ライン４及びデータ・ライン６が同時に“活性化”していないので（データ・ライン６が感知増幅器によってそのプリチャージされた状態から駆動されるとき、データ値はすでにビット・ライン４から感知されてしまっている）、容量性結合は減じられる。
【００２６】
ワード・ライン８は、ポリシリコン・ゲートの材料２と平行でかつビット・ライン４及びデータ・ライン６と実質的に直交する第１の方向でＭ３層にある。グローバル・ワード・ライン１０は、第１の方向でＭ４層にあり、第１の方向にある隣接のメモリ・セルと共用される。さらなる金属ライン１２がＭ５層に設けられ、引き続く金属ラインは、図２の汎用ロジック・セルの対応の一層高レベルの金属ラインと調和して、必要に応じて上述の交互の実質的に直交する方向で提供される。
【００２７】
図１の例は、単一のビット・ライン４を示すが、実際は、一対のビット・ラインがシングル・ポート・メモリ・セルにおいて用いられ、二対のビット・ラインがデュアル・ポート・メモリ・セルにおいて用いられるということが理解されるであろう。図１に総括的に示されたメモリ・セルは、以後示すように、ＲＡＭメモリ・セルまたはＲＯＭメモリ・セルのような種々の異なった形態を有し得る。Ｍ３層は、また、メモリ・セルに接地電源線を提供するように、幾つかの実施形態でも用いられ得る。このことは、図１には示されてはいないが、以下で説明する図３及び図４に示されている。
【００２８】
図１のメモリ・セルは、通常は、メモリ・セルのアレイの部分として提供されるということが、この技術分野におけるものには理解されるであろう。メモリ・セルをこの方法でアレイに置くことは、回路の密度を改善して一層大きいメモリ・サイズを許容するために重要である。この文脈において、メモリを複数のバンクに分割することは有利であり、その理由は、ビット及びデータ・ラインの階層レベルを支援し、かつ幾つかの実施形態における局部及びグローバル・ワード・ラインを支援しなければならないコストで、改善されたアクセス速度及び少ない電力消費を許容するからである。この文脈において、隣接するバンクの第２の方向におけるメモリ・セルの列は、第２の方向における同じデータ・ラインを共用する。
【００２９】
図１に示される種々の金属層Ｍ２、Ｍ３、Ｍ４及びＭ５は、それらが部分となる集積回路が製造されるときに、順次に横たえられると言うことが理解されるであろう。上述の特徴を有する集積回路を形成することは、本発明の一態様を形成する。
【００３０】
図２は、図１のメモリ・セルと組み合わせて用いられるべき汎用ロジック・セルのために用いられる金属ラインの配向を概略的に示す。図２に示されるように、金属ラインは、方向において互い違いにされ、Ｍ１層は、図１の第２の方向と実質的に平行であり、Ｍ２層は、図１の第１の方向と実質的に平行である。ロジック・セル内に用いられるポリシリコン・ゲート材料も、第１の方向と実質的に平行である。Ｍ３、Ｍ４、Ｍ５及びさらなる金属層は、配向において同様に互い違いにされ、それらの間の容量性結合を減じる。ポリシリコン・ゲート、Ｍ４及びＭ５の金属層はすべてそれらの配向を共用するということが、図１及び図２の比較からわかるであろう。このことは、電力グリッドの設計に対してＭ４及びＭ５の金属層の使用を容易にする。このことは、また、特に６５ｎｍ以下のような小さい幾何学的配置における製造を容易にする。
【００３１】
図３は、本技術のシングル・ポートＳＲＡＭビット・セルの履行の物理レイアウトを概略的に示す。図１に示されたのと同じ素子は、図３において同じ参照数字が与えられている。特に、Ｍ２層の２つのビット・ライン４は、データ・ライン６として同様に第２の方向に走るように示されている。ワード・ライン８及びグローバル・ワード・ライン１０は、直角の第１の方向に走るように示されている。電源ライン１４（最終ドッグ・レッグ部分を含む）は、セルの上部右手の隅に示されており、これをデータ・ライン６と共用するＭ３層内に配置されている。ワード・ライン８及びグローバル・ワード・ライン１０は、Ｍ４金属層を共用する。Ｍ５層及びその上は、図３には示されていない。図３の例は、ビット・ライン４及びデータ・ライン６をそれぞれＭ２及びＭ３層に有する図１の例（ａ）に対応している。
【００３２】
図４は、本技術によるデュアル・ポートＳＲＡＭビット・セルの設計内の金属ラインの物理配置を概略的に示す。この例において、二組のビット・ラインが２つのワード・ラインと同様に示され、それにより、デュアル・ポートのアクセスが支援されるのを許容する。図４の例は、Ｍ２層を共用するビット・ライン４及びデータ・ライン６を有する図１の例（ｂ）に対応する。
【００３３】
図５は、本技術のＲＯＭのビット・セルの履行内の金属ラインの物理レイアウトを概略的に示す。この例において、単一のビット・ライン４は、Ｍ２層において第２の方向に配向されるよう用いられ、グローバル・データ・ライン６は、ビット・ライン４と平行にかつＭ３層の上において用いられるということが示されている。ワード・ライン８は、第１の方向に配向されたＭ４層において用いられている。
【００３４】
図６は、本技術のＳＲＡＭの履行のバンク化された階層的性質を概略的に示す。示されているように、感知増幅器１４は、メモリ・セルの隣接バンク１６間で列のデコーダと共に設けられている。データ・ライン６は、メモリの全高さを走り、メモリを通して隣接バンクにおけるメモリ・セルの列間で共用されている。ビット・ライン４は、バンク内を走り、第２の方向における隣接メモリ間でバンクと共用されている。グローバル・ワード・ライン１０は、メモリ・セルの隣接する行の間で、行に専用の個々のワード・ライン８と共用されている。示されているように、グローバル・ワード・ライン１０は、バンクの中央にルーティングされ（経路付けられ）、そこでさらなるデコーディング／ルーティングを受け、これにより、ワード・ライン８の適切な１つが選択されて、それにアサートされた選択信号を有する。
【００３５】
図７は、本技術のバンク化された階層的ＲＯＭメモリの例を概略的に示す。ビット・ライン（Ｍ２）及びデータ・ライン（Ｍ２）は、第１の方向におけるワード・ライン（Ｍ４）と共に第２の方向に走る。
【００３６】
ここでは添付図面を参照して本発明の例示的実施形態を詳細に説明してきたが、本発明は、それらの正確な実施形態に制限されるものではなく、それらに対する種々の変化及び変更が、特許請求の範囲によって限定される本発明の範囲及び精神から逸脱することなく当業者によって行なわれ得るということを理解すべきである。
【符号の説明】
【００３７】
２      ポリシリコン・ゲート材料
４      ビット・ライン
６      データ・ライン
８      ワード・ライン
１０      グローバル・ワード・ライン
１２      金属ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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