(57)【要約】【課題】  セラミック基板のはんだ接合部に生じるクラックの進行を止める構造を得ることで、ＬＴＣＣのような脆弱な基板においても温度変化による耐性向上を図る。【解決手段】  半導体素子の搭載面を内側に囲んで形成されるはんだ接合層と、内層に形成される内層導体層を有した多層セラミック基板と、上記半導体素子を内側に収容するとともに、上記多層セラミック基板のはんだ接合層の上に接合され、当該はんだ接合層との間にはんだフィレットを形成する金属枠体と、上記金属枠体の下層ではんだ接合層に沿ってはんだフィレット下部の周辺に配置され、表層のはんだ接合層と内層導体層とを接続する複数の金属充填ビアと、上記多層セラミック基板の裏面に接合されたはんだボールと、を備える。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体素子の搭載面を内側に囲んで形成されるはんだ接合層と、内層に形成される内層導体層を有した多層セラミック基板と、
上記半導体素子を内側に収容するとともに、上記多層セラミック基板のはんだ接合層の上に接合され、当該はんだ接合層との間にはんだフィレットを形成する金属枠体と、
上記金属枠体の下層ではんだ接合層に沿ってはんだフィレット下部の周辺に配置され、表層のはんだ接合層と内層導体層とを接続する複数の金属充填ビアと、
上記多層セラミック基板の裏面に接合されたはんだボールと、
を備えた半導体素子収納用パッケージ。
【請求項２】
上記金属枠体は矩形状であり、上記金属充填ビアは上記金属枠体の四隅の周辺に限って配置されたことを特徴とする請求項１記載の半導体素子収納用パッケージ。
【請求項３】
上記金属枠体は、上記金属枠体の外周に沿って千鳥状に少なくとも２列配列されたことを特徴とする請求項１記載の半導体素子収納用パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体素子を収納する半導体素子収納用パッケージに関する。
【背景技術】
【０００２】
通信機器、宇宙機器、レーダー等に使われる高周波デバイスは、高周波用の半導体ベアチップ部品（半導体素子）を搭載して気密封止する構成が一般的であり、高周波性能やパッケージの気密性を確保する目的から、セラミック基板からなる半導体素子収納用パッケージが広く用いられる。また、この高周波デバイスを制御するための回路基板は樹脂基板が用いられる。高周波デバイスを形成するセラミック基板と回路基板との回路間の接続は、従来は導体ワイヤ（ワイヤボンディング）による接続方式が用いられてきた。近年では、高周波デバイスの小型化や低コスト化の必要性から、セラミック基板における半導体実装面とは逆側の底面にＢＧＡ（Ball Grid Array；ボールグリットアレイ）接続用のはんだボールを取り付け、回路基板の信号配線上に高周波デバイスをはんだ実装する形態である、ＢＧＡ接続構造が用いられている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１８２２３８号公報
【０００４】
図３は、高周波デバイスと回路基板のＢＧＡ接続構造に生じる基板の反りの状態変化を例示する図である。図３（ａ）は温度が上昇した昇温時の状態を示し、図３（ｂ）は温度が低下した降温時の状態を示し、図３（ｃ）ははんだ接続部の部分拡大図であってはんだフィレットに発生する応力の状態を示す。ＢＧＡ接続構造の場合、高周波デバイスを形成するセラミック基板と回路基板を形成する樹脂基板との線膨張率が異なるために、温度変化による伸縮長の違いによって、図３（ａ）、図３（ｂ）に示すように、回路基板には反りによる変形が生じる。この変形の状態によって、高周波デバイスにおける半導体素子搭載部（気密封止部）側及びＢＧＡボール接続面側の上下面のはんだ接続部（ＢＧＡ接続部）には、各々高い応力が発生する。例えば図３（ｃ）に示すように、温度変化によってはんだフィレットに矢印方向の引張力９が作用するため、両方の矢印方向から引っ張られる箇所にはんだクラックの起点（８ａ）が発生する。このようにはんだ接続部の最弱部でクラックの起点が発生すると、従来の高周波デバイスは温度変化の繰り返しによってクラックがセラミック基板の内層に進行して、最終的に断線故障となることがある。
【０００５】
このようなクラックの発生を防止するため、信号配線部のＢＧＡ接続部を保護する方法としては、一般的にアンダーフィル剤が用いられる。アンダーフィル剤はその接着保持力によって、ＢＧＡ接続部のはんだボールの応力を低減する。この場合、ＢＧＡボール接続面側の剛性が高くなることによって、セラミック基板の変形状態に変化が生じる。基板の変形は応力のバランスを保つために生じる変化であり、変形することで蓄積された応力が開放することにもなるが、アンダーフィル剤によって剛性のバランスが崩れるために、セラミック基板の反対側にある気密封止部のはんだ接合部では、より高い応力が集中する可能性があり、その場合にはんだの損傷が促進して短時間で気密破壊が発生する。
【０００６】
高周波デバイスを形成するセラミック基板としては、一般的に焼成温度が異なる２種類の基板として、ＨＴＣＣ（High Temperature Co- fired Ceramic；高温焼成積層セラミック基板）とＬＴＣＣ（Low Temperature Co-fired Ceramic；低温焼成積層セラミック基板）が使用される。
【０００７】
各々の基板の特徴として、ＨＴＣＣは焼成温度が１６００℃程度と高いため、セラミック基板自体の強度は高いが焼成設備の負担が大きくなり、また焼き上がり後の精度確保も難しい（温度が高いために収縮が大きくなる）ことから、セラミックの専門メーカで基板製造が行われている。一方、ＬＴＣＣの場合は、焼成温度が９００度以下と低いために、焼成設備の負担が少なくなり、また焼成後の精度も比較的確保し易いために、セラミック専門メーカ以外でも生産が可能である。さらに、焼成温度が低いために使用できる導体材料が多い等のメリットがある。そのため、ＬＴＣＣを用いたセラミック基板が広く使われている。反面、ＬＴＣＣの基材はガラス入り材料であるため、一般的に知られる強固なセラミック材（ＨＴＣＣ）とは違い、脆くて、壊れ易い欠点がある。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記のような特徴があることから、ＬＴＣＣのセラミック基板を用いた高周波デバイスの場合、上記温度変化によって気密封止部のはんだ接合部に応力が発生し、最初にはんだ接合部にクラックが入ることがある。
【０００９】
このとき、セラミック基板がＨＴＣＣのように強固な場合には、クラックははんだ層を壊しながら徐々に進展するため、進行速度が遅く比較的時間の掛かる壊れ方となる。しかしセラミック基板がＬＴＣＣのように脆い材料からなる場合には、最初のはんだクラックの発生により、クラックはセラミック基板の基材、及び基材と導体との界面の脆弱部を通って、短時間で進行する破壊モードとなる。この破壊モードの発生により製品寿命が著しく低下するという問題があった。
【００１０】
図４は、ＬＴＣＣを用いた従来の高周波デバイスにおけるはんだ接合部のクラックの進行状態を例示する図である。図４において、多層に積層されたセラミック基材１ａの層間に内層パターン１ｃが形成され、最上層のセラミック基材１ａの上面に表層パターン１ｂが形成されて、セラミック基板が構成される。金属枠体３は表層パターン１ｂの上にはんだ接合されており、金属枠体３の側面下部から表層パターン１ｂの端部にかけてはんだフィレット（裾広がりの形状の肉盛り部）５が形成されている。図４に示すように、はんだクラック８ｂは、起点８ａからはんだフィレット５の内部を進行した後、内層パターン１ｃに沿ってセラミック基材１ａの内部に進展することとなる。セラミック基材１ａの内部をクラック８ｂが進行した場合、セラミック基板に気密漏れが生じるという問題がある。
【００１１】
このような温度変化によってセラミック基板に発生する応力は、セラミック基板の大きさと関連するため、基板サイズをできるだけ小型にして、発生応力を少なくする設計が必要となる。一方で、近年では高周波デバイスの高密度化や高性能化に伴ってデバイスサイズの大型化の必要性が高まっているので、高周波デバイスの大型化に伴うＬＴＣＣ基板の耐性向上が望まれている。
【００１２】
この発明は係る課題を解決するためになされたものであり、セラミック基板のはんだ接合部に生じるクラックの進行を止める構造を得ることで、ＬＴＣＣのような脆弱な基板においても温度変化による耐性向上を図ることを目的とする。
【課題を解決するための手段】
【００１３】
この発明による半導体素子収納用パッケージは、半導体素子の搭載面を内側に囲んで形成されるはんだ接合層と、内層に形成される内層導体層を有した多層セラミック基板と、上記半導体素子を内側に収容するとともに、上記多層セラミック基板のはんだ接合層の上に接合され、当該はんだ接合層との間にはんだフィレットを形成する金属枠体と、上記金属枠体の下層ではんだ接合層に沿ってはんだフィレット下部の周辺に配置され、表層のはんだ接合層と内層導体層とを接続する複数の金属充填ビアと、上記多層セラミック基板の裏面に接合されたはんだボールと、を備えたものである。
【発明の効果】
【００１４】
この発明によれば、セラミック基板のはんだ接合部の下部の周辺に金属充填ビアを配置して、はんだ接合部に生じるクラックの進行を止める構造とすることで、ＬＴＣＣのような脆弱な多層セラミック基板においても、温度変化に伴う気密保持の耐性を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、実施の形態１による半導体素子収納用パッケージの構成を示す図である。
【図２】図２は、実施の形態２による半導体素子収納用パッケージのビア配置の他の態様を示す図である。
【図３】図３は、高周波デバイスと回路基板のＢＧＡ接続構造に生じる基板の反りの状態変化を例示する図である。
【図４】図４は、ＬＴＣＣを用いた従来の高周波デバイスにおけるはんだ接合部のクラックの進行状態を例示する図である。
【発明を実施するための形態】
【００１６】
実施の形態１．
図１は、この発明に係る実施の形態１による半導体素子収納用パッケージの構成を示す図である。図１（ａ）は半導体素子収納用パッケージの構成を示し、図１（ｂ）は表層パターン及び金属充填ビアの配置位置を示し、図１（ｃ）はＡ部の部分拡大図を示す。図１（ａ）において、実施の形態１による半導体素子収納用パッケージ１００は、多層セラミック基板（以下単にセラミック基板と呼ぶ）１と、金属枠体３と、金属蓋４から構成される。また、半導体素子収納用パッケージ１００に半導体素子２が収容されて、高周波デバイス５０が構成される。半導体素子２はマイクロ波、ミリ波などの高周波信号を処理する。
【００１７】
セラミック基板１の上面には、内側が刳り貫かれた四角枠形状（矩形リング形状）の金属枠体３が接合されている。セラミック基板１における金属枠体３よりも外側の上面と金属枠体３の外側面との間を接続するように、はんだフィレット５が形成されている。同様に、セラミック基板１における金属枠体３の内側上面と金属枠体３の内側面の間を接続するようにはんだフィレット５ｂが形成されている。
【００１８】
セラミック基板１における金属枠体３の接合面と反対側の裏面（下面）には、複数のはんだボール６が接合されてＢＧＡを構成している。また、セラミック基板１における金属枠体３の内側の上面には凹部が形成されている。このセラミック基板１の凹部には半導体素子２が収容されて、その凹部底面に半導体素子２が載置されている。半導体素子２はセラミック基板１上面の図示しない信号配線に接続され、セラミック基板１の内層線路に接続される。また、セラミック基板１の内層線路ははんだボール６に接続されている。かくして、半導体素子２はセラミック基板１の信号配線および内層線路を経由してはんだボール６に接続されることとなる。
【００１９】
金属蓋４は、例えば抵抗溶接またははんだ接合などにより、気密を確保した状態で金属枠体３の上面に接合される。これによって、セラミック基板１の上面と金属枠体３の内側と金属蓋４の下面とで囲まれた気密空間１１が形成される。
【００２０】
セラミック基板１の下面の複数のはんだボール６は、樹脂基板７の上面の信号配線上に接合される。樹脂基板７は信号配線上に図示しない電子部品が実装された回路基板を構成する。樹脂基板７上の電子部品は、複数のはんだボール６及びセラミック基板１を介在して半導体素子２に接合される。樹脂基板７上の電子部品は、半導体素子２に電力を供給して半導体素子２を駆動するもしくは半導体素子２から制御信号を受けて、半導体素子２を制御する。
【００２１】
図１（ｂ）において、セラミック基板１の上面には、環状の金属膜からなる表層パターン１ｂが形成される。セラミック基板１の内層に設けられた複数の金属充填ビア１０は、表層パターン１ｂの外周寄りで、それぞれ表層パターン１ｂの下面に接続される。各金属充填ビア１０は、表層パターン１ｂの外周に沿って所定の間隔で配置される。
【００２２】
図１（ｃ）において、金属枠体３は、表層パターン１ｂの上面に接合される。表層パターン１ｂははんだ濡れ性を有した金属膜から構成されており、金属枠体３を接合するためのはんだ接合層を構成する。金属枠体３は、気密封止がなされるように高い気密保持力を有して表層パターン１ｂに接合される。金属枠体３と表層パターン１ｂの接合部は、はんだフィレット５とともに気密封止部を構成する。
【００２３】
また、はんだフィレット５の下面は、セラミック基板１上で表層パターン１ｂの上面に接合される。セラミック基板１は、多層に積層されたセラミック基材１ａと、セラミック基材１ａの層間に内挿された内層パターン１ｃから形成される。内層パターン１ｃは内層導体層をなしている。金属充填ビア１０は、金属枠体３の外側面側付近の下部で、表層パターン１ｂと少なくとも１層の内層パターン１ｃとの間を接続する。金属充填ビア１０は、金属枠体３の内側面よりも外側面に近い方に寄った位置ではんだフィレット５の下部周辺に配置される。はんだフィレット５から金属充填ビア１０までの間には、クラック８が生じている。
【００２４】
次に、実施の形態１による半導体素子収納用パッケージ１００を用いた高周波デバイス５０の動作について説明する。高周波デバイス５０は、周囲の温度変化が繰り返されることにより、その挙動変化を例示する図３（ａ）（ｂ）で上述したように、温度変化に伴う樹脂基板５の反りによって変形する。高周波デバイス５０の気密封止部を構成するはんだフィレット５には、引張り力９が繰り返し作用する。このため、図４（ｃ）に示すようにはんだフィレット５にクラックの起点８ａが生じる。
【００２５】
ここで比較例として、従来の高周波デバイスにおけるクラックの進行状態について図４を用いて説明する。従来の高周波デバイスは、図４に示すように、セラミック基板の内層に向けてクラック８ｂが進行する。この時、セラミック基板の内部では、セラミック基材の層間を引き剥がす方向の力（ピール力）が作用するために、セラミック基材の層間の結合力が低下した状態となり、クラック８ｂが短時間で広範囲に進展する状態となる。
【００２６】
しかしながら、実施の形態１による半導体素子収納用パッケージ１００は、このクラックの進展経路となる、はんだフィレット５を含むはんだ接合部の下層位置の全周に、金属充填ビア１０を所定の間隔で配置する。これにより、セラミック基板１のセラミック基材１ａの層間の結合力を強化することができるため、上記の引き剥がし力が金属充填ビア１０によって抑止されて、クラック８の進展を抑えることが可能となる。
【００２７】
以上説明したとおり、実施の形態１による半導体素子収納用パッケージ１００は、半導体素子の搭載面を内側に囲んで形成されるはんだ接合層と、内層に形成される内層導体層を有した多層セラミック基板と、上記半導体素子を内側に収容するとともに、上記多層セラミック基板のはんだ接合層の上に接合され、当該はんだ接合層との間にはんだフィレットを形成する金属枠体と、上記金属枠体の下層ではんだ接合層に沿ってはんだフィレット下部の周辺に配置され、表層のはんだ接合層と内層導体層とを接続する複数の金属充填ビアと、上記多層セラミック基板の裏面に接合されたはんだボールと、を備えたことを特徴とする。
【００２８】
このようにセラミック基板１の脆弱部に金属充填ビア１０を配置して、クラック８の進行を止める構造とすることで、ＬＴＣＣのような脆弱な基板においても、温度変化による耐性を向上させることができる。このため、基板サイズの大型化を図り、またはＢＧＡ側のアンダーフィルによる補強での影響を受け難いデバイス構造を実現することが可能となる。
【００２９】
また、半導体素子１を搭載したセラミック基板１と気密を確保するための金属枠体３とをはんだで接合した半導体素子収納用パッケージ１００を、高周波デバイス５０に適用することで、温度変化に伴う高周波デバイスの気密保持の耐性をより向上させることができる。
【００３０】
実施の形態２．
図２は、この発明に係る実施の形態２による半導体素子収納用パッケージの他の態様による金属充填ビアの配置位置を示す図であって、（ａ）は金属充填ビアを金属枠体の四隅に配置した態様を示し、（ｂ）は金属充填ビアを千鳥状に２列に配置した態様を示す。
【００３１】
図２（ａ）において、複数の金属充填ビア１０は、金属枠体３の四隅の位置に限って、表層パターン１ｂ下部におけるセラミック基板１の内層に所定の間隔で配置されている。実施の形態１で説明したように、温度変化による気密封止部のはんだフィレット部５に生じる応力は、セラミック基板１が拘束されている領域の中心から、遠い位置において最も高い応力が生じる。このため、図２（ａ）のように金属枠体３の四隅の位置に限って金属充填ビア１０を配置することで、実施の形態１と同様に温度変化に対する気密保持の耐性を向上させることが可能となる。
【００３２】
図２（ｂ）において、複数の金属充填ビア１０は、金属枠体３の外周及び表層パターン１ｂに沿って、セラミック基板１の内層に千鳥状に２列に配置されている。実施の形態１と同様に、セラミック基板１の内層に金属充填ビア１０を設けることで、温度変化に対する気密保持の耐性を得ることができる。
【００３３】
かくして図２（ｂ）のように配置することで、金属充填ビア１０の配置間隔が図１（ｂ）に比べて狭くなり、クラック８が通る隙間を小さくすることでクラック８の広がりを抑制できるため、より高いクラック８の抑止効果が得られる。また、金属充填ビア１０同士の間隔（ピッチ）は基板の加工方法に限度があるものの、クラック８の進行は外周から内周へと向かう。このため、金属充填ビア１０を千鳥状に２列に配置することで、外周からのクラック８の進行に対して、金属充填ビア１０のピッチ（間隔）を狭めた場合と相似の効果が得られる。これによって、温度変化に対する更なる気密保持耐性を向上させることが可能となる。
【符号の説明】
【００３４】
１  セラミック基板（多層セラミック基板）、１ａ  セラミック基材、１ｂ  表層パターン（はんだ接合層）、１ｃ  内層パターン（内層導体層）、２  半導体素子、３  金属枠体、４  金属蓋、５  はんだフィレット、６  はんだボール、７  樹脂基板、８  クラック、８ａ  クラックの起点、８ｂ  クラック、８ｃ  クラックの進行方向、１０  金属充填ビア、１１  気密空間。
【図１】
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【図２】
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【図３】
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【図４】
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