(57)【要約】      （修正有）【課題】高密度メモリデバイス、特に３ＤＮＡＮＤアレイを有するｐチャネルフラッシュメモリデバイスにおいてプログラミング性能および消去性能を改善し得る技術を提供する。【解決手段】選択的プログラミング、選択的（ビット）消去、および、ブロック消去が含まれる。選択的プログラミングバイアス構成は、バンド間トンネリング電流ホットエレクトロン注入を発生させて、選択されたセルにおいてしきい値電圧を高める。選択的消去バイアス構成は、−ＦＮ正孔トンネリングを発生させて、選択されたセルにおいてしきい値電圧を低くする。また、ブロック消去バイアス構成は、複数のセルが形成するブロックのうち選択されたブロックにおいて−ＦＮ正孔トンネリングを発生させる。【選択図】図１
2014135112.tif 000002
【特許請求の範囲】
【請求項１】
ＮＡＮＤアレイにおけるｐチャネルのＮＡＮＤストリングにおいて選択されたメモリセルにおいてホットエレクトロン注入を発生させる方法であって、
前記選択されたメモリセルをプログラミングするべく、プログラミングバイアス構成を印加する段階を備え、
前記プログラミングバイアス構成は、
前記選択されたメモリセルの第１の側の第１の半導体ボディ領域と、前記選択されたメモリセルの第２の側の第２の半導体ボディ領域との間においてキャリアの流れをブロックする、前記選択されたメモリセルに結合されているワードライン上の正のプログラミング電圧パルスと、
前記選択されたメモリセルの前記第１側の複数のワードラインのうちのワードライン上の負のドレイン側通過電圧パルスと、
前記選択されたメモリセルの前記第２の側の複数のワードラインのうちのワードライン上の負のソース側通過電圧と、
前記負のドレイン側通過電圧パルスが印加されている間、選択されたビットラインと、前記選択されたメモリセルの前記第１の側の前記第１の半導体ボディ領域との間において電流をブロックして、前記第１の半導体ボディ領域の容量性ブーストを発生させてブーストされた負の電圧レベルを実現するバイアス電圧、および、ソースラインと、前記選択されたメモリセルの前記第２の側の前記第２の半導体ボディ領域との間に電流を発生させて、前記選択されたメモリセルの前記第２の側の前記第２の半導体ボディ領域を前記ソースラインに結合するバイアス電圧と
を有する方法。
【請求項２】
前記ＮＡＮＤアレイに含まれる前記ＮＡＮＤストリングは、前記ＮＡＮＤストリングの第１の端部と、ビットラインまたは基準ラインとの間に第１のスイッチを有し、前記ＮＡＮＤストリングの第２の端部と、ビットラインまたは基準ラインとの間に第２のスイッチを有し、
選択されたビットラインと、前記選択されたメモリセルの前記第１の側の前記第１の半導体ボディ領域との間において電流をブロックするための前記バイアス電圧は、前記選択されたメモリセルを含む前記ＮＡＮＤストリングにおける前記第１のスイッチをオフに制御する電圧を含み、
前記ソースラインと、前記選択されたセルの前記第２の側の前記第２の半導体ボディ領域との間において電流を発生させるための前記バイアス電圧は、前記第２のスイッチをオンに制御して、基準電圧を前記ソースラインに印加する電圧を含む請求項１に記載の方法。
【請求項３】
前記ＮＡＮＤアレイは、３Ｄアレイを含む請求項１または２に記載の方法。
【請求項４】
前記プログラミングバイアス構成は、前記負のドレイン側通過電圧パルスを印加している間、選択されていないＮＡＮＤストリングで容量性ブーストが発生しないようにするバイアス電圧を含む請求項１から３の何れか１項に記載の方法。
【請求項５】
ファウラー−ノルトハイム（ＦＮ）正孔トンネリングを利用して、メモリセルを含む選択されたブロックを消去する段階を備える請求項１から４の何れか１項に記載の方法。
【請求項６】
局所的なセルフブーストによって、選択されていないメモリセルにおける消去を禁止する段階を備える請求項５に記載の方法。
【請求項７】
選択されていないメモリセルの消去を禁止しつつ、ＦＮ正孔トンネリングを利用して前記選択されたメモリセルを消去する段階を備える請求項１から６の何れか１項に記載の方法。
【請求項８】
前記選択されたメモリセルをプログラミングすることは、選択されていないメモリセルのワードラインに負の通過電圧を印加することを含む請求項１から７の何れか１項に記載の方法。
【請求項９】
前記正のプログラミング電圧パルスは、絶対値の大きさが１５Ｖ未満である請求項１から８の何れか１項に記載の方法。
【請求項１０】
選択されていないメモリセルのビットラインに負でない電圧を印加する段階を備える請求項１から９の何れか１項に記載の方法。
【請求項１１】
ｎ型半導体ボディ部に直列に配置されているｐチャネルの複数のメモリセルを含むＮＡＮＤストリングを複数有する３Ｄ  ＮＡＮＤアレイと、
前記複数のメモリセルのうち対応するメモリセルに結合されている複数のワードラインと、
前記複数のワードラインに結合されており、バンド間トンネリングホットエレクトロン注入を発生させるプログラミングバイアス構成を用いて、選択されたワードラインに対応する前記複数のメモリセルのうち一の選択されたメモリセルをプログラミングする制御回路と
を備えるメモリ。
【請求項１２】
前記プログラミングバイアス構成は、
前記選択されたメモリセルの第１の側の第１の半導体ボディ領域と、前記選択されたメモリセルの第２の側の第２の半導体ボディ領域との間においてキャリアの流れをブロックする、前記選択されたメモリセルに結合されているワードライン上の正のプログラミング電圧パルスと、
前記選択されたメモリセルの前記第１の側の複数のワードラインのうちのワードライン上の負のドレイン側通過電圧パルスと、
前記選択されたメモリセルの前記第２の側の複数のワードラインのうちのワードワイン上の負のソース側通過電圧と、
前記負のドレイン側通過電圧パルスが印加されている間、選択されたビットラインと、前記選択されたメモリセルの前記第１の側の前記第１の半導体ボディ領域との間において電流をブロックして、前記第１の半導体ボディ領域の容量性ブーストを発生させてブーストされた負の電圧レベルを実現するバイアス電圧、および、ソースラインと、前記選択されたメモリセルの前記第２の側の前記第２の半導体ボディ領域との間に電流を発生させて、前記選択されたメモリセルの前記第２の側の前記第２の半導体ボディ領域を前記ソースラインに結合するバイアス電圧と
を有する請求項１１に記載のメモリ。
【請求項１３】
前記制御回路は、選択的消去バイアス構成を用いて、前記複数のメモリセルのうち一の選択されたメモリセルを消去する請求項１１または１２に記載のメモリ。
【請求項１４】
前記選択的消去バイアス構成は、
前記選択されたメモリセルに結合されているワードライン上の負の消去電圧パルスと、
前記複数のワードラインのうち選択されていないワードライン上の、絶対値の大きさが前記負の消去電圧パルスよりも小さい負のドレイン側通過電圧パルスと、
前記負の消去電圧パルスが印加されている間、選択されたビットラインと、前記選択されたメモリセルを含むＮＡＮＤストリングとの間に電流を発生させるバイアス電圧、および、ソースラインと、前記選択されたメモリセルを含む前記ＮＡＮＤストリングとの間に電流を発生させるバイアス電圧と、
前記負の消去電圧パルスが印加されている間、選択されていないビットラインと、前記選択されたメモリセルを含まないＮＡＮＤストリングとの間の電流をブロックするバイアス電圧、および、前記負の消去電圧パルスが印加されている間、ソースラインと、前記選択されたメモリセルを含まないＮＡＮＤストリングとの間の電流をブロックするバイアス電圧と
を有する請求項１３に記載のメモリ。
【請求項１５】
前記制御回路は、−ＦＮ正孔トンネリングを発生させるブロック消去バイアス構成によってブロック消去を行う請求項１１から１４の何れか１項に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明に関する技術は、高密度メモリデバイスに関する。特に、メモリセルが複数レベルに配置されており３次元（３Ｄ）アレイを提供しているメモリデバイスに関する。
【背景技術】
【０００２】
高密度メモリを実現するための方法の一つとして、格納容量を大きくして１ビット当たりのコストを低減するべく、メモリセルを複数レベルに積層する技術に注目が集まっている。例えば、「Ｌａｉ他、"Ａ  Ｍｕｌｔｉ−Ｌａｙｅｒ  Ｓｔａｃｋａｂｌｅ  Ｔｈｉｎ−Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  （ＴＦＴ）  ＮＡＮＤ−Ｔｙｐｅ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ"、ＩＥＥＥ  Ｉｎｔ'ｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ、１１−１３、２００６年１２月」、および、「Ｊｕｎｇ他、"Ｔｈｒｅｅ  Ｄｉｍｅｎｓｉｏｎａｌｌｙ  Ｓｔａｃｋｅｄ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｔｅｃｈｎｏｌｏｇｙ  Ｕｓｉｎｇ  Ｓｔａｃｋｉｎｇ  Ｓｉｎｇｌｅ  Ｃｒｙｓｔａｌ  Ｓｉ  Ｌａｙｅｒｓ  ｏｎ  ＩＬＤ  ａｎｄ  ＴＡＮＯＳ  Ｓｔｒｕｃｔｕｒｅ  ｆｏｒ  Ｂｅｙｏｎｄ  ３０ｎｍ  Ｎｏｄｅ"、ＩＥＥＥ  Ｉｎｔ'ｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ、１１−１３、２００６年１２月」では、薄膜トランジスタ技術を電荷トラップメモリ技術に応用している。
【０００３】
より最近では、高度３Ｄ技術が開発され、以下の特許文献に記載されている。
米国特許出願公開公報第２０１２／０００７１６７号（公開日：２０１２年１月１２日、出願日：２０１１年１月３１日、発明の名称：「３Ｄ  ＭＥＭＯＲＹ  ＡＲＲＡＹ  ＷＩＴＨ  ＩＭＰＲＯＶＥＤ  ＳＳＬ  ＡＮＤ  ＢＬ  ＣＯＮＴＡＣＴ  ＬＡＹＯＵＴ」
米国特許出願公開公報第２０１２／０００７１６７号（公開日：２０１２年１月１２日、出願日：２０１１年１月３１日、発明の名称：「ＡＲＣＨＩＴＥＣＴＵＲＥ  ＦＯＲ  Ａ  ３Ｄ  ＭＥＭＯＲＹ  ＡＲＲＡＹ」
米国特許出願第１３／７７２，０５８号（出願日：２０１３年２月２０日、発明の名称：「３Ｄ  ＮＡＮＤ  ＦＬＡＳＨ  ＭＥＭＯＲＹ」）例えば、米国特許出願公開公報第２０１２／０００７１６７号では、複数のリッジを含む３Ｄメモリデバイスが開示されている。リッジは、複数のストライプ状に形成され、導電材料で形成され、絶縁材料で互いに分離されており、デコード回路を介してセンス増幅器に結合され得るビットラインとして設けられている。
【０００４】
高密度メモリにおいてプログラミング性能および消去性能を改善し得る技術を提供することが望ましい。
【発明の概要】
【課題を解決するための手段】
【０００５】
本明細書では、３Ｄアレイを形成するために適切なｐチャネルフラッシュメモリデバイスを動作させる技術を説明する。当該技術には、高密度３Ｄアレイ構造で利用されるプログラミング技術、選択的（ビット）消去技術、および、ブロック消去技術が含まれる。選択されたセルにおけるしきい値電圧を上昇させるべくバンド間トンネリング電流ホットエレクトロン注入を発生させる、選択的プログラミングバイアス構成を説明する。選択されたセルにおけるしきい値電圧を低減させるべく−ＦＮ正孔トンネリングを発生させる、選択的消去バイアス構成を説明する。また、選択されたセルブロックにおいて−ＦＮ正孔トンネリングを発生させる、ブロック消去バイアス構成を説明する。
【０００６】
上記の動作方法が適用されるＰチャネル３Ｄアレイ構造を説明する。
【図面の簡単な説明】
【０００７】
【図１】本明細書で説明するように動作させるｐチャネルＮＡＮＤフラッシュメモリアレイを含む集積回路を示す簡略ブロック図である。
【０００８】
【図２】ｐチャネル３Ｄ  ＮＡＮＤフラッシュメモリアレイの一部分を示す概略回路図である。
【０００９】
【図３】ｐチャネル３Ｄ  ＮＡＮＤ用のアレイ構成を示す、３Ｄ  ＮＡＮＤフラッシュメモリアレイの水平ビットラインの一部分を示す斜視図である。
【００１０】
【図４】ｐチャネルの実施形態についてのアレイ構成を示す、３Ｄ  ＮＡＮＤフラッシュメモリアレイの垂直ビットラインの一部分を示す斜視図である。
【００１１】
【図５】ｐチャネルの実施形態において、複数のレベルで形成されているメモリセルにそれぞれ結合されているグローバルビットラインを備える３Ｄ  ＮＡＮＤフラッシュメモリ分割ページアレイ構造を示す斜視図である。
【００１２】
【図６Ａ】ブロック消去についてのバイアス構成を示す、ｐチャネル３Ｄ  ＮＡＮＤ構造のスライスの概略図である。
【００１３】
【図６Ｂ】分割電圧を用いるブロック消去についてのバイアス構成を示す、ｐチャネル３Ｄ  ＮＡＮＤ構造のスライスの概略図である。
【００１４】
【図７Ａ】プログラミング処理についてのバイアス構成を示す、ｐチャネル３Ｄ  ＮＡＮＤ構造のスライスの概略図である。
【００１５】
【図７Ｂ】分割電圧を用いるプログラミング処理についてのバイアス構成を示す、ｐチャネル３Ｄ  ＮＡＮＤ構造のスライスの概略図である。
【００１６】
【図８】図５の３Ｄアレイで利用されるようなデュアルゲートｐチャネル薄膜ＮＡＮＤストリングについて、バンド間トンネリング電流強度のシミュレーション結果を示す図である。
【００１７】
【図９】ｐチャネル３Ｄ  ＮＡＮＤ構造のプログラミング性能を示すグラフである。
【図１０】ｐチャネル３Ｄ  ＮＡＮＤ構造のプログラミング性能を示すグラフである。
【図１１】ｐチャネル３Ｄ  ＮＡＮＤ構造のプログラミング性能を示すグラフである。
【００１８】
【図１２】ｐチャネル３Ｄ  ＮＡＮＤ構造用のダミーワードラインを備えるレイアウトを示す図である。
【００１９】
【図１３】プログラミング処理用のバイアス構成を示す、分割ページｐチャネル３Ｄ  ＮＡＮＤ構造の一のレベルを示す概略図である。
【００２０】
【図１４】分割ページｐチャネル３Ｄ  ＮＡＮＤ構造のプログラミング性能を示すグラフである。
【００２１】
【図１５】消去処理バイアス構成を示す、分割ページｐチャネル３Ｄ  ＮＡＮＤ構造の一のレベルを示す概略図である。
【００２２】
【図１６】ビット消去処理バイアス構成を示す、ｐチャネル３Ｄ  ＮＡＮＤ構造のスライスの概略図である。
【００２３】
【図１７】分割電圧を利用するビット消去処理のためのバイアス構成を示す、ｐチャネル３Ｄ  ＮＡＮＤ構造のスライスを示す概略図である。
【００２４】
【図１８】ｐチャネル３Ｄ  ＮＡＮＤ構造のビット消去性能を示すグラフである。
【００２５】
【図１９】ｐチャネル３Ｄ  ＮＡＮＤの動作を説明するためのフローチャートである。
【発明を実施するための形態】
【００２６】
本発明の実施形態を図１から図１９を参照しつつ詳細に説明する。
【００２７】
関連技術文献で説明されている３Ｄ  ＮＡＮＤフラッシュ技術の大半では、ｎチャネルデバイスが利用されている。一部の３Ｄ  ＮＡＮＤアーキテクチャではボディ部分が浮遊した構成（ボディ部分が接触しない）になっているので、−ＦＮブロック消去は、いわゆるゲートで誘起されたドレインリークによって誘起される「ＧＩＤＬ誘起」電流を利用して消去を行うｎチャネルデバイスで実施される。ＳＳＬラインおよびＧＳＬラインは、中程度の負電圧を印加しなければならない一方、ビットライン（ＢＬ）および共通ソースライン（ＣＳＬ）は、ＳＳＬ／ＧＳＬジャンクションエッジでＧＩＤＬ電流を発生させるべく高い正電圧を印加する。ＧＩＤＬによって電子および正孔の対が発生し、正孔はＮＡＮＤストリングへと一掃される。そして、チャネルに蓄積された正孔は、チャネル電位を押し上げ、続いてデバイスにおいて−ＦＮ正孔トンネリング注入を発生させる。
【００２８】
このようなＧＩＤＬ誘起消去には、多くの欠点が見られる。第一に、消去過渡電流は、マイノリティキャリア（正孔）生成時間が長いためにある程度のタイムラグが見られることが多い。そして、消去速度は、ＧＩＤＬ電流およびＳＳＬ／ＧＳＬジャンクションプロフィールに大きく影響される。ＧＩＤＬ電流を増大させるべく、ＳＳＬ／ＧＳＬデバイスに印加する負電圧を大きくするが、負電圧が大きくなると、ブロック消去中に他のブロックのデータを乱す可能性がある。
【００２９】
３Ｄ  ＮＡＮＤの問題は概して、ブロックサイズが非常に大きい場合が多い一方で、消去は全ブロック消去に限定される点である。これは、ユーザがコード変更を実施したい単位が小さい単位に過ぎない場合に、不便である。
【００３０】
３Ｄ  ＮＡＮＤは通常、ワードライン抵抗／容量ＲＣ遅延が大きいので、一般的にはチップ上のメモリアレイのパーティションの数を増やす必要がある。この結果、ＣＭＯＳワードラインドライバ領域は、ダイサイズのうち非常に大きい部分を占める可能性がある。しかし、ＣＭＯＳ設計ルール（サイズ）は、必要な＋ＦＮプログラミングバイアスが大きい（通常は、＞２０Ｖ）ので、比較的大きくしなければならない。
【００３１】
本明細書に記載するｐチャネルＮＡＮＤは、低電圧ホットエレクトロンプログラミング方法を利用して、一部の実施例において、周辺回路用のＣＭＯＳ設計ルールを小さくすることができる。また、本明細書に説明したｐチャネルＮＡＮＤは、ＧＩＤＬが発生しなくてもチャネル正孔電流が容易に発生するので、ＧＩＤＬ誘起消去の問題を回避し得る。さらに、ブロック消去を行うことなく、ハードディスクドライブと同様に、任意の小さい単位で非常に単純な「上書き」を可能とするビット可変消去を説明する。
【００３２】
ｐチャネル薄膜トランジスタ（ＴＦＴ）ＮＡＮＤデバイスはさらに、ｐチャネルＮＡＮＤ構成におけるドレイン電流とゲート電圧との関係を示す曲線（ＩｄＶｇカーブ）が非常に好適になることが分かっている。
【００３３】
さらに、６４−ＷＬ  ３Ｄ  ＴＦＴ  ＮＡＮＤについて、アレイドレイン電流飽和電流（Ｉｄｓａｔ）が優に１００ｎＡを超え、サブスレッショルドの傾斜の値が、４００ｍＶ／ｄｅｃａｄｅ未満となり、良好な性能特性が得られる。
【００３４】
このような結果から、正孔移動度は、ポリシリコン薄膜トランジスタデバイスのｎチャネルＮＡＮＤにおける電子移動度と同等であることが示唆される。このことは、本明細書で説明しているように動作するべく構成されているｐチャネル３Ｄ  ＮＡＮＤが驚くべき性能を持つ理由の一つである。
【００３５】
図１は、本明細書で説明しているように動作可能なｐチャネルＮＡＮＤフラッシュメモリアレイ１０を備える集積回路１７５を示す簡略ブロック図である。一部の実施形態によると、アレイ１０は、３Ｄメモリであり、複数のレベルでセルを配置している。行デコーダ１１は、メモリアレイ１０において行方向に沿って配置されている複数のワードライン１２に結合されている。ブロック１６の列デコーダは、本例では、データバス１７を介して、一連のページバッファ１３に結合されている。グローバルビットライン１４は、メモリアレイ１０において列方向に沿って配置されているローカルビットライン（不図示）に結合されている。列デコーダ（ブロック１６）および行デコーダ（ブロック１１）にはバス１５を介してアドレスが供給される。集積回路上、例えば、汎用プロセッサ上または特定用途向け回路上、または、アレイ１０がサポートするシステムオンチップ機能を実現するモジュール群上の他の回路２４（例えば、入出力ポートを含む）からデータインライン２３を介してデータが供給される。データインライン２３を介して、入出力ポートに、または、集積回路２５の内部または外部に位置する他のデータ送信先にデータを供給する。
【００３６】
本例ではステートマシン１９として実現されるコントローラは、ブロック１８における１以上の電源を用いて生成または供給されるバイアス構成供給電圧の印加を制御する信号を供給し、本明細書で説明するさまざまな処理、例えば、アレイにおけるデータの読み書きを実行する。これらの処理には、消去、プログラミングおよび読出が含まれる。コントローラは、関連技術分野で公知のように、特定用途向け論理回路を用いて実現され得る。別の実施形態によると、コントローラは、同一集積回路上で実現され得る汎用プロセッサを含む。当該プロセッサは、デバイスの動作を制御するコンピュータプログラムを実行する。さらに他の実施形態によると、特定用途向け論理回路と汎用プロセッサとを組み合わせて、コントローラを実現するとしてもよい。
【００３７】
分かり易いように、「プログラミング」という用語は、本明細書で用いられる場合、メモリセルのしきい値電圧を上昇させる処理を意味する。プログラミングされたメモリセルに格納されているデータは、論理値「０」または論理値「１」で表現され得る。「消去」という用語は、本明細書で用いる場合、メモリセルのしきい値電圧を低減させる処理を意味する。消去されたメモリセルに格納されているデータは、プログラミングされた状態の逆の状態、つまり、論理値「１」または論理値「０」で表現され得る。また、マルチビットセルはさまざまなしきい値レベルにプログラミングすることが可能で、設計者が適切と感じる方法に応じて、一の最も低いしきい値レベルまたは最も高いしきい値レベルに設定することで消去する。さらに、「書込」という用語は、本明細書で用いる場合、メモリセルのしきい値電圧を変更する処理を意味し、プログラミング処理および消去処理の両方、または、プログラミング処理および消去処理の組み合わせを含むものとする。
【００３８】
本明細書で説明するプログラミング処理は、バンド間トンネリングホットエレクトロンによるプログラミングを実現するべく選択されたメモリセルにバイアスを印加して、選択されたメモリセルの電荷蓄積構造に電子を注入することで、しきい値電圧を上昇させることを含む。プログラミング処理は、例えば、一のページ、一のワード、または、一のバイト内の１以上の選択されたメモリセルをプログラミングするために用いられ得る。プログラミング処理において、選択されていないメモリセルには、蓄積している電荷が乱れないように、または、蓄積している電荷の乱れが少なくなるように、バイアスを印加する。
【００３９】
本明細書で説明する選択的消去処理は、「ビット消去処理」とも呼ばれ、複数のセルで構成される一のブロックにおいて選択されたメモリセルにバイアスを印加して、負のファウラー−ノルトハイム（−ＦＮ）トンネリングを発生させて、選択されたメモリセルの電荷蓄積構造に正孔を注入することで、しきい値電圧を低減することを含む。「ビット消去」は、ＮＡＮＤアレイにおいて、選択されたＮＡＮＤストリング内の、一のセルを消去するために応用され得る。「ビット消去」処理は、例えば、一のページ、一のワードまたは一のバイトにおいて１以上の選択されたメモリセルを消去するために応用され得る。「ビット消去」処理中、選択されたＮＡＮＤストリングを含むブロック内の選択されていないメモリセルには、蓄積している電荷が乱れないように、または、蓄積している電荷の乱れを低減するように、バイアスを印加する。
【００４０】
本明細書で説明している「ブロック消去処理」は、複数のセルで構成される一のブロックにバイアスを印加して、負のファウラー−ノルトハイム（−ＦＮ）トンネリングを発生させて、選択されたブロックに含まれるセルの電荷蓄積構造に正孔を注入することで、ブロックのうち少なくともまだしきい値電圧が低くなっていないセルにおいて、しきい値電圧を低減する。
【００４１】
プログラミング処理およびビット消去処理の組み合わせを利用することで、ブロック消去に関連するオーバーヘッドを必要とすることなくランダムアクセス書込処理を実行することができる。
【００４２】
図２は、図１のデバイスと同様のデバイスで利用可能な３Ｄ  ＮＡＮＤフラッシュメモリアレイの一部分を示す概略図である。本例によると、メモリセルが３個のレベルに配置されている様子が図示されている。これは、多くのレベルを含み得る複数のｐチャネルメモリセルで構成される一のブロックを示す図である。
【００４３】
複数のワードラインは、ワードラインＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１を含み、第１の方向に沿って平行に延在している。ワードラインは、行デコーダ１６１と電気的に通信を行う。ワードラインは、複数のＮＡＮＤストリングとして直列に配置されているメモリセルのゲートに接続されている。ワードラインＷＬｎは、ワードラインを表す。図２に示すように、ワードラインＷＬｎは、当該ワードラインＷＬｎの下方に位置する複数のレベルのそれぞれに存在するメモリセルのゲートに垂直方向に接続されている。
【００４４】
複数のｎ型半導体ローカルビットライン（ｐチャネルメモリセル用）は、列方向に沿って配置されており、メモリアレイのさまざまなレベルにおいてＮＡＮＤストリングを形成している。図２に示すように、当該アレイは、ローカルビットラインＢＬ３１を第３のレベルにもち、ローカルビットラインＢＬ２１を第２のレベルに持ち、ローカルビットラインＢＬ１１を第１のレベルに持つ。メモリセルは、対応するワードラインと、対応するローカルビットラインとの間に誘電電荷トラップ構造を持つ。この図示内容では、簡単に説明するべく、一のＮＡＮＤストリングには３つのメモリセルが存在する。例えば、第３のレベルのローカルビットラインＢＬ３１が形成するＮＡＮＤストリングは、メモリセル１２０、１２２、１２４を含む。通常の実施例では、ＮＡＮＤストリングは、１６個、３２個またはこれ以上のメモリセルを含むとしてよい。
【００４５】
複数のストリング選択ラインは、ストリング選択ラインＳＳＬｎ−１、ＳＳＬｎ、ＳＳＬｎ＋１を含み、ストリング群を選択するグループデコーダ１５８（行デコーダ１６１の一部であってもよい）と電気的に通信を行う。ストリング選択ラインは、メモリセルＮＡＮＤストリングの第１の端部に配置されているストリング選択トランジスタのゲートに接続されている。図２に示すように、各ストリング選択ラインは、各レベルにおける複数のストリング選択トランジスタで構成される一列のゲートに垂直方向に接続されている。例えば、ストリング選択ラインＳＳＬｎ＋１は、３つの異なるレベルのストリング選択トランジスタＳＳＬ１１０、１１２、１１４のゲートに接続されている。
【００４６】
特定のレベルのローカルビットラインは、本明細書で説明しているビットラインパッドを用いて実現され得る延長部分に選択的に結合される。特定のレベルの対応するストリング選択トランジスタによって結合される。例えば、第３のレベルのローカルビットラインは、当該レベルにおける対応するストリング選択トランジスタによって延長部分１４０に選択的に結合される。同様に、第２のレベルのローカルビットラインは延長部分１４２に選択的に結合され、第１のレベルのローカルビットラインは、延長部分１４４に選択的に結合される。
【００４７】
各レベルにおける延長部分は、対応するグローバルビットラインに結合されている垂直コネクタと接触させるための対応するコンタクトパッドを含む。例えば、第３のレベルの延長部分１４０は、コンタクトパッド１３０および垂直コネクタ１００を介して、グローバルビットラインＧＢＬｎ−１に結合されている。第２のレベルにおける延長部分１４２は、コンタクトパッド１３２および垂直コネクタ１０２を介して、グローバルビットラインＧＢＬｎに結合されている。第３のレベルにおける延長部分１４４は、コンタクトパッド１３４および垂直コネクタ１０４を介して、グローバルビットラインＧＢＬｎ＋１に結合されている。
【００４８】
グローバルビットラインＧＢＬｎ−１、ＧＢＬｎおよびＧＢＬｎ＋１は、アレイに含まれている追加ブロック（不図示）に結合されており、ページバッファ１６３まで延在している。
【００４９】
ＮＡＮＤストリングの第２の端部には、ブロック選択トランジスタが配置されている。例えば、ブロック選択トランジスタ１６０（グラウンド選択トランジスタとも呼ばれる）は、メモリセル１２０、１２２および１２４が形成するＮＡＮＤストリングの第２の端部に配置されている。グラウンド選択ラインＧＳＬはブロック選択トランジスタのゲートに接続されている。グラウンド選択ラインＧＳＬは、行デコーダ１６１と電気的に通信して、本明細書で説明する処理においてバイアス電圧を受信する。
【００５０】
ブロック選択トランジスタは、ブロックに含まれている全てのＮＡＮＤストリングの第２の端部を、一の共通ソースラインＣＳＬ上に供給される基準電圧に、選択的に結合するために用いられる。共通ソースラインＣＳＬは、本明細書に説明する処理において、バイアス回路（不図示）からバイアス電圧を受け取る。本明細書で説明する一部の処理において、ＣＳＬは、従来の「ソース」の役割を果たすのではなく、絶対値においてＮＡＮＤストリングの反対側の端部に結合されているビットラインの電圧よりも高い基準電圧になるようバイアスが印加されている。
【００５１】
ブロックは、複数のブロックで一のアレイが構成されるように配置されるとしてよく、複数のブロックで構成される行を複数、そして、複数のブロックで構成される列を複数含む。一の行に含まれる複数のブロックは、同じワードライン群ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１、および、グラウンド選択ラインＧＳＬを共有するとしてよい。一の列に含まれる複数のブロックは、同じグローバルビットライン群ＧＢＬｎ−１、ＧＢＬｎおよびＧＢＬｎ＋１を共有するとしてよい。このようにして、３Ｄデコードネットワークを構築し、ページの一部である選択されたメモリセルは、一のワードラインを用いてアクセスすることが出来、一のグローバルビットライン群ＧＢＬｎ−１、ＧＢＬｎおよびＧＢＬｎ＋１、ならびに、一のストリング選択ラインは、各レベルで選択されるセルからのデータを並列に、一のグローバルビットライン群ＧＢＬｎ−１、ＧＢＬｎおよびＧＢＬｎ＋１で配信する。
【００５２】
図２に示すアレイは、水平構成で実現されているｐチャネルＮＡＮＤストリングを含む。所与のストリングのセルは全て、アレイの同一レベル上に含まれている。別の３Ｄ構成では、ＮＡＮＤストリングは垂直構成で実現され得る。一部の実施形態によると、ＮＡＮＤストリングは、ジャンクションが形成されず、セル間にｐ型端子が存在しない。ｐ型端子は、ビットライン延長部分（例えば、ライン１４４）に接続されるＳＳＬトランジスタ側（例えば、１１０）、および、共通ソースラインＣＳＬに接続されるＧＳＬトランジスタ側（例えば、１６０）でのみ実現され得る。ステートマシン１６９は、メモリアレイおよびサポート回路を制御し、読出処理、プログラミング処理、ブロック消去処理およびビット消去処理を実行する。
【００５３】
図３は、水平方向のｐチャネルＮＡＮＤストリングを含む３Ｄ  ＮＡＮＤフラッシュメモリアレイの一例の一部分を示す斜視図である。図３では、充填材料を取り除いて、３Ｄアレイを形成しているワードラインおよびビットラインが見えるようにしている。
【００５４】
メモリアレイは、基礎となる半導体構造またはその他の構造（不図示）の上方の絶縁層３１０上に形成されている。メモリアレイは、ワードラインＷＬ１、ＷＬ２として動作すると共に行デコーダに接続されるように配置されている複数の導電ライン３２５−１、３２５−２を含む。導電ライン３２５−１、３２５−２の上面にシリサイド層が形成されるとしてよい。
【００５５】
導電ライン３２５−１、３２５−２は、さまざまなレベルにおけるローカルビットラインとして動作する半導体材料長尺部材と形状が一致する。例えば、半導体材料長尺部材３１２は、第３のレベルにおけるローカルビットラインとして動作し、半導体材料長尺部材３１３は、第２のレベルにおけるローカルビットラインとして動作し、半導体材料長尺部材３１４は、第１のレベルにおけるローカルビットラインとして動作する。半導体材料長尺部材は、絶縁層（不図示）で互いに分離させられている。
【００５６】
半導体材料長尺部材は、真性半導体材料またはｎ型半導体材料であり、ｐ型端子がＳＳＬスイッチおよびＧＳＬスイッチに設けられ、ｐチャネルフラッシュメモリセルが構成されている。導電ライン３２５−１、３２５−２は、同一または異なる導電型の半導体材料であってよく、または、他のワードライン用導電材料で形成されているとしてもよい。例えば、半導体材料長尺部材は、真性ポリシリコンまたはｎ型ポリシリコンを用いて形成されるとしてよく、または、ｎ型単結晶シリコンで形成されるとしてよい。一方、導電ライン３２５−１、３２５−２は、比較的高濃度ドープされたｎ±型またはｐ±型のポリシリコンを用いて形成されるとしてよい。
【００５７】
メモリセルは、導電ライン３２５−１、３２５−２と、ローカルビットラインとして動作する半導体材料長尺部材との間に電荷蓄積構造を持つ。例えば、メモリセル３８０は、導電ライン３２５−１と、第３のレベルのローカルビットラインとして動作する半導体材料長尺部材３１２との間に形成される。この図示内容では、簡略化すると、一のＮＡＮＤストリングに２つのメモリセルが設けられている。図３に示す実施形態では、各メモリセルは、対応する半導体材料長尺部材と導電ライン３２５−１、３２５−２との間の界面の両側に活性電荷蓄積領域を持つダブルゲート電界効果トランジスタである。
【００５８】
本例では、電荷蓄積構造は、トンネリング層、電荷トラップ層およびブロック層を含む。一実施形態によると、トンネリング層は、酸化シリコン（Ｏ）で、電荷蓄積層は窒化シリコン（Ｎ）で、ブロック誘電体層は酸化シリコン（Ｏ）である。これに代えて、メモリセルは、例えば、酸窒化シリコン（ＳｉｘＯｙＮｚ）、シリコンが豊富な窒化物、シリコンが豊富な酸化物等の他の電荷蓄積構造、埋め込みナノ粒子を含むトラップ層等を含むとしてよい。
【００５９】
一実施形態によると、バイアスがゼロの場合に逆「Ｕ字型」形状の価電子帯を形成する複数の材料の組み合わせを含む誘電体トンネリング層を含むバンドギャップエンジニアリングＳＯＮＯＳ（ＢＥ−ＳＯＮＯＳ）電荷蓄積構造を用いることができる。一実施形態によると、複合トンネリング誘電体層は、正孔トンネリング層と呼ばれる第１の層、バンドオフセット層と呼ばれる第２の層、および、隔離層と呼ばれる第３の層を含む。本実施形態に係る層のうち正孔トンネリング層は、例えば、インサイチュ蒸気発生（ＩＳＳＧ）を用いると共に、堆積後ＮＯアニーリングを行うことで、または、堆積中に外気にＮＯを追加することで、任意で窒化処理を行うことで、半導体材料長尺部材の側面に形成されている二酸化シリコンを含む。二酸化シリコンから成る第１の層の厚みは、２０Å未満であり、１５Å未満であることが好ましい。代表的な実施形態では、厚みが１０Åまたは１２Åであるとしてよい。
【００６０】
ストリング選択ラインＳＳＬｎ、ＳＳＬｎ＋１は、メモリセルＮＡＮＤストリングの第１の端部にあるストリング選択トランジスタのゲートに接続されている。ストリング選択トランジスタは、対応するＮＡＮＤストリングの半導体材料長尺部材と、マルチレベルストリング選択ゲート構造との間に形成されている。例えば、ストリング選択トランジスタ３５０は、半導体材料長尺部材３１２と、ストリング選択ゲート構造３２９との間に形成されている。ストリング選択ゲート構造３２９は、コンタクトプラグ３６５を介して、ストリング選択ラインＳＳＬｎに結合されている。
【００６１】
半導体材料長尺部材は、ビットラインパッド３３０、３３２、３３４への延長部分によって、同一レベルの他の半導体材料長尺部材に選択的に結合されている。例えば、第３のレベルの半導体材料長尺部材は、パッド３３０への延長部分３４０を介して、互いに選択的に結合されている。同様に、第２のレベルの半導体材料長尺部材は、パッド３３２への延長部分３４２を介して、互いに選択的に結合されており、第１のレベルの半導体材料長尺部材は、パッド３３４への延長部分３４４に選択的に結合されている。
【００６２】
第３のレベルの延長部分３４０は、コンタクトパッド３３０および垂直コネクタ３００を介して、グローバルビットラインＧＢＬｎ−１に結合されている。第２のレベルの延長部分３４２は、コンタクトパッド３３２および垂直コネクタ３０２を介して、グローバルビットラインＧＢＬｎに結合されている。第３のレベルの延長部分３４４は、コンタクトパッド３３４および垂直コネクタ３０４を介して、グローバルビットラインＧＢＬｎ＋１に結合されている。
【００６３】
グローバルビットラインＧＢＬｎ−１、ＧＢＬｎおよびＧＢＬｎ＋１は、アレイの追加ブロック（不図示）に結合されており、ページバッファ２６３まで延在する。
【００６４】
ブロック選択トランジスタは、ＮＡＮＤストリングの第２の端部に配置されている。例えば、ブロック選択トランジスタ３５１は、半導体材料長尺部材３１２が形成しているＮＡＮＤストリングの第２の端部に配置されている。ゲート構造３４９は、グラウンド選択ラインＧＳＬとして動作し、ブロック選択トランジスタのゲートに接続されている。
【００６５】
ブロック選択トランジスタは、ブロック内の全てのＮＡＮＤストリングの第２の端部を、共通ソースラインＣＳＬ３７０に供給される基準電圧に、選択的に結合するために用いられる。ＣＳＬ３７０は、ワードラインと平行に延在する。
【００６６】
図３に示す構造は、例えば、所有者が共通している米国特許出願公開公報第２０１２／０００７１６７号（公開日：２０１２年１月１２日、出願日：２０１１年１月３１日、発明の名称：「３Ｄ  ＭＥＭＯＲＹ  ＡＲＲＡＹ  ＷＩＴＨ  ＩＭＰＲＯＶＥＤ  ＳＳＬ  ＡＮＤ  ＢＬ  ＣＯＮＴＡＣＴ  ＬＡＹＯＵＴ」に記載されている技術を用いて製造され得る。当該特許文献は、本願で全て説明したものとして、参照により本願に組みこまれる。
【００６７】
動作について説明すると、メモリセルはそれぞれ、当該メモリセルのしきい値電圧に応じてデータ値を格納する。選択されたメモリセルの読出または書込は、適切な電圧をワードライン、ビットライン、ストリング選択ライン、グラウンド選択ラインおよび共通ソースラインに印加することによって実現可能である。「ジャンクション無し」のＮＡＮＤ構造は、ｐチャネル３Ｄ  ＮＡＮＤとして高い短チャネルデバイス性能を実現する。３７．５ｎｍのハーフピッチのＷＬの３Ｄ垂直ゲート（ＶＧ）ＮＡＮＤアーキテクチャを実現した。この実施例におけるアレイワードラインＣＤ（チャネル長）は約２５ｎｍで、本実施例におけるビットラインの臨界寸法は約３０ｎｍであった。当該実施例において各メモリセルは、ダブルゲート薄膜トランジスタ（ＴＦＴ）ＢＥ−ＳＯＮＯＳ電荷トラップデバイスである。
【００６８】
図４は、垂直型で、ジャンクション無しの、ｐチャネルＮＡＮＤストリングを備える３次元（３Ｄ）メモリデバイスの一例を示す概略図である。メモリデバイス４００は、複数のメモリセルで構成される複数のＮＡＮＤストリングで構成されるアレイを含み、ダブルゲート垂直チャネルメモリアレイ（ＤＧＶＣ）であってよい。メモリデバイス４００は、集積回路基板を備え、絶縁材料で分離されている複数の導電長尺部材から構成される積層体を複数備える。積層体は少なくとも、複数の導電長尺部材の一の底面（ＧＳＬ）、複数の導電長尺部材の複数の中間面（ＷＬ）および複数の導電長尺部材の一の上面（ＳＳＬ）を含む。図４に示す例によると、積層体４１０は、複数の導電長尺部材の一の底面（ＧＳＬ）、複数の導電長尺部材の複数の中間面（ＷＬ）であるＷＬ０からＷＬＮ−１、および、複数の導電長尺部材の一の上面（ＳＳＬ）を有する。尚、Ｎは８、１６、３２、６４等であるとしてよい。
【００６９】
複数のビットライン構造は、直交するように配置されており、表面が複数の積層体と形状が一致する。積層体同士の間に積層体間半導体ボディ部４２０が配置されており、積層体の上方には積層体間半導体ボディ部４２０を結合するリンク部４３０が設けられている。リンク部４３０は、本例では、ポリシリコン等の半導体を含み、比較的高いドープ濃度を持ち、積層体間半導体ボディ部４２０よりも導電率が高くなるように構成されている。積層体間半導体ボディ部４２０は、積層体に形成されるセルのチャネル領域を実現する。
【００７０】
メモリデバイスは、積層体内の複数の中間面（ＷＬ）の導電長尺部材の側面と、複数のビットライン構造の積層体間半導体ボディ部４２０との間において、交差点４８０における界面領域に電荷蓄積構造を備える。図示した例では、交差点４８０におけるメモリセルは、垂直型のデュアルゲートＮＡＮＤストリングの構成を持ち、一の積層体間半導体ボディ部の両側に存在する導電長尺部材は、デュアルゲートとして動作し、読出処理、消去処理およびプログラミング処理について協働するように動作させることができる。
【００７１】
基準導体４６０は、導電長尺部材の底面（ＧＳＬ）と、集積回路基板（不図示）との間に配置されている。少なくとも一の基準ライン構造は、複数の積層体の上方に直交するように配置されており、基準導体４６０と電気的に通信している積層体同士の間の積層体間垂直導電部４４０、および、積層体間垂直導電部４４０を繋ぐ積層体４１０の上方のリンク部４５０を含む。積層体間垂直導電部４４０は、積層体間半導体ボディ部４２０よりも導電率が高いとしてよい。
【００７２】
メモリデバイスは、導電長尺部材の上面との間の界面領域にストリング選択スイッチ４９０を含み、導電長尺部材の底面（ＧＳＬ）との間の界面領域に基準選択スイッチ４７０を含む。電荷蓄積構造の誘電体層は、一部の例によると、スイッチ４７０、４９０のためのゲート誘電体層として動作するとしてよい。
【００７３】
メモリデバイスは、複数のビットライン構造に接続されている第１の被覆パターニング導電層（不図示）を備える。検知回路に結合されている複数のグローバルビットラインを含む。メモリデバイスはさらに、第２の被覆導電層（不図示）を含み、第２の被覆導電層は、パターニングされ得ると共に、第１のパターニング導電層の上方または下方に配置され得る。第２の被覆導電層は、コンタクトによってリンク部４５０に接続する等の方法で、少なくとも一の基準ライン構造に接続されている。第２のパターニング導電層は、少なくとも一の基準ライン構造を基準電圧源に接続するか、または、基準電圧を供給する回路に接続するとしてよい。
【００７４】
図４に示す例では、ｐチャネルメモリセルが実現されており、ＢＬチャネル部４２０は、ｎ型ポリシリコン等のｎ型半導体材料を含む。ビットライン構造のリンク部４３０は、Ｎ＋型ドープ半導体材料を含むとしてよい。ビットライン構造の積層体間半導体ボディ部４２０は、ドープ濃度の低い半導体材料を含む。図４に示す例では、基準導体４６０はＮ＋型ドープ半導体材料を含み、少なくとも一の基準ライン構造のリンク部４５０はＮ＋型ドープ半導体材料を含む。少なくとも一の基準ライン構造の積層体間垂直導電部４４０はさらに、Ｎ＋型ドープ半導体材料を含む。別の実施例によると、ドープされた半導体の代わりに金属または金属化合物を利用するとしてもよい。
【００７５】
一実施形態によると、基準導体４６０の抵抗を小さくするべく、メモリデバイスは基準導体４６０の近傍に下部ゲート４０１を含むとしてよい。読出処理において、下部ゲート４０１は、基準導体４６０の導電率を増加させるべく、下方の基板内に存在する１以上のドープされた井戸部に、または、他の下方のパターニング導体構造に印加される適切な通過電圧によってオン状態に制御され得る。図４に示す実施形態は、例えば、同時係属中の米国特許出願第１３／７７２，０５８号（出願日：２０１３年２月２０日、発明の名称：「３Ｄ  ＮＡＮＤフラッシュメモリ」）に説明するように実現され得る。当該出願は、本明細書に全て記載しているかのように、参照により本願に組み込まれる。
【００７６】
図５は、複数のグローバルビットラインを備える分割ページ構成の３Ｄ  ＮＡＮＤフラッシュメモリアレイ構造の別の例を示す斜視図である。各グローバルビットラインは、複数のメモリセルで構成される複数のレベルに結合されており、グローバルビットラインでは、本明細書で説明するプログラミング処理および消去処理が適用され得る。図示した例では、メモリセルが４つのレベルに配置されている様子が図示されている。複数のレベルを含み得る、複数のメモリセルで構成される一のブロックを表している。
【００７７】
同図では絶縁材料を除去して、さらなる構造を露出させている。例えば、リッジ形状の積層体において半導体長尺部材間から絶縁層を除去して、半導体長尺部材で構成されるリッジ形状の積層体間から除去する。
【００７８】
多層アレイが絶縁層上に形成されており、当該多層アレイは、複数の導電ライン５２５−１、・・・、５２５−ｎ−１、５２５−ｎを含む。複数の導電ライン５２５−１、・・・、５２５−ｎ−１、５２５−ｎは、複数のリッジ形状の積層体と形状が一致し、ワードラインＷＬｎ、ＷＬｎ−１、・・・、ＷＬ１として動作する。複数のリッジ形状の積層体は、ローカルビットラインとして動作する半導体長尺部材を有する。同一レベルの複数の半導体長尺部材は、階段状に配置されているコンタクトパッドを含む延長部分によって電気結合されている。
【００７９】
図示しているワードラインの番号は、１からＮの昇順で、構造全体の後方から前方へと進み、偶数のメモリページに当てはまる。奇数のメモリページについては、ワードラインの番号は、Ｎから１の降順で、構造全体の後方から前方へと進む。
【００８０】
図示しているように、ブロックの第１のの端部に配置されている延長部分５０２、５０３、５０４、５０５は、複数の異なるグローバルビットラインＧＢＬ１からＧＢＬ４に電気接続されている。同様に、延長部分５５２、５５３、５５４、５５５は、複数の異なるグローバルビットラインＧＢＬ１からＧＢＬ４に電気接続されている。
【００８１】
複数の半導体長尺部材で構成される任意の所与の積層体は、延長部分５０２、５０３、５０４、５０５、および、延長部分５５２、５５３、５５４、５５５の両方ではなくどちらか一方の組に結合されている。複数の半導体長尺部材で構成される積層体は、ビットライン端部からソースライン端部の向き、または、ソースライン端部からビットライン端部の向きという２つの反対の向きのうち一方の向きとする。
【００８２】
延長部分５５２、５５３、５５４、５５５で一端が終端している半導体長尺部材の積層体は、ＳＳＬゲート構造５１９、グラウンド選択ラインＧＳＬ５２６、ワードライン５２５−１  ＷＬから５２５−Ｎ  ＷＬ、グラウンド選択ラインＧＳＬ５２７を通過して、他端がソースライン５２８で終端している。このような半導体長尺部材で構成される積層体は、延長部分５０２、５０３、５０４、５０５に到達しない。
【００８３】
複数の半導体長尺部材で構成される積層体は、一端が延長部分５０２、５０３、５０４、５０５で終端しており、ＳＳＬゲート構造５０９、グラウンド選択ラインＧＳＬ５２７、ワードライン５２５−Ｎ  ＷＬから５２５−１  ＷＬ、グラウンド選択ラインＧＳＬ５２６を通過し、他端がソースライン（図面の他の部分で見えなくなっている）によって終端している。このような複数の半導体長尺部材で構成される積層体は、延長部分５５２、５５３、５５４、５５５に到達しない。
【００８４】
電荷蓄積構造は、ワードライン５２５−１から５２５−ｎを、半導体長尺部材から分離する。グラウンド選択ラインＧＳＬ５２６およびＧＳＬ５２７は、ワードラインと同様に、複数のリッジ形状の積層体と形状が一致している。
【００８５】
グローバルビットラインＧＢＬ１からＧＢＬ４は、金属層ＭＬ１、ＭＬ２およびＭＬ３に形成される。図の他の部分によって見えなくなっているが、図示した例では、グローバルビットラインＧＢＬ１からＧＢＬ４はそれぞれ、複数のメモリセルで構成されるブロックの２つの異なるレベルに結合されている。例えば、図示によると、グローバルビットラインＧＢＬ１は、第４のレベルでローカルビットラインとして動作する一群の半導体長尺部材に接続されている延長部分５０５に結合されており、第１のレベルにおいてローカルビットラインとして動作する一群の半導体長尺部材に接続されている延長部分５５２に結合されている。
【００８６】
図５に示す例によると、グローバルビットラインＧＢＬ１からＧＢＬ８は、第３の金属層にパターニングされており、ストリング選択ラインＳＳＬ１からＳＳＬ８は、第１および第２の金属層にパターニングされている。ストリング選択信号は、下方のストリングと平行な第１の金属部分を介して、そして、ワードラインと平行な第２の金属部分を介して、ブロックの両端部において一つおきに設けられているストリング選択トランジスタに結合される。
【００８７】
図６Ａは、４個のｐチャネルＮＡＮＤストリング６０１、６０２、６０３、６０４がｐチャネルメモリセル（例えば、６１３）を含む、３Ｄ  ＮＡＮＤアレイ（Ｙ−Ｚ平面）におけるスライスを示す回路図である。図示したストリング６０１、６０２、６０３、６０４は、図５の３Ｄアレイと同様に、３Ｄアレイの複数の別箇のレベルに配置され得る。そして、ＳＳＬラインおよびＧＳＬラインを共有し、（例えば、図５に図示したものと同様の階段状のコンタクト構造を介して）それぞれグローバルビットラインＢＬ−１からＢＬ−４のうち対応するものに、そして、共通ソースＣＳライン６０５に結合される。ストリングは、対応するｐチャネルストリング選択トランジスタ（例えば、６１２）によって対応するグローバルビットラインＢＬ−１からＢＬ−４に接続されている。ストリングは、対応するｐチャネルグラウンド選択トランジスタ（例えば、６１１）によって、当該スライスのための共通ソースラインに接続されている。
【００８８】
グラウンドビットライン、ブロック消去バイアス構成は、図示している電圧を供給しており、スライス内の複数のセルで構成されるブロック６２０を消去するために印加され得る。ブロック６２０は、ストリング選択トランジスタをオン状態に制御する電圧で、３Ｄユニットの他のスライスに結合されているＳＳＬラインの全てにバイアスを印加することで、複数のセルで構成される所与の３Ｄブロックに全てのスライスを含めるとしてよい。図６Ａのブロック消去構成について、第１のスイッチトランジスタ６１１は、ＮＡＮＤストリングをＣＳライン６０５に結合するべく、ＧＳＬライン上の−４Ｖでバイアスを印加する。第２のスイッチトランジスタ６１２は、ＮＡＮＤストリングを選択されたビットラインＢＬ−１に結合するべく、ＳＳＬライン上の−４Ｖでバイアスを印加する。全てのビットラインＢＬ−１からＢＬ−４および共通ソースＣＳライン６０５は、０Ｖ等の低電圧でバイアスを印加され、ＮＡＮＤストリングのローカルビットラインに正孔電流を発生させる。スライス内の全てのワードラインＷＬ（０）からＷＬ（Ｎ−１）は、−１８Ｖ等の消去電圧に結合される。この結果、ＮＡＮＤストリングチャネルは０Ｖに近い低電圧に駆動される一方、ワードラインは消去電位に設定され、ブロック内の各メモリセルにおいて電界を構築し、メモリセル内の電荷蓄積構造に対して負のゲート・ファウラー・ノルトハイム（−ＦＮ）正孔トンネリングを発生させることで、しきい値電圧を低減する。
【００８９】
図示した消去電圧およびビットライン電圧は−１８Ｖという電位差に基づいて電界を構築するが、この電圧は特定の実施例に適した値に変化し、例えば、約−１３Ｖから約−２０Ｖの範囲内である。また、消去バイアス構成を適用する消去処理は、複数回の反復処理を含み、電圧をパルス状に印加して消去機能を実現するとしてよい。
【００９０】
図６Ｂは、図６Ａと同じ回路図を示すが、分割電圧を利用するブロック消去バイアス構成の場合を示す。−ＦＮ正孔トンネリングによるブロック消去に必要な電界は、分割電圧方式を利用すると、回路上のより小さい絶対値の電圧を利用して構築が可能である。本例では、全ての電圧は＋６Ｖだけ増加させ、ワードライン電圧の絶対値を低減させ、−１８Ｖから−１２Ｖに変更する。このように電圧の絶対値を小さくすることで、周辺回路が生成してアレイに分配する必要がある高電圧仕様を低減する。
【００９１】
図６Ａおよび図６Ｂを参照しつつ説明したブロック消去処理は、ＮＡＮＤストリング内のチャネルの半導体ボディ部と比較して、比較的高い負電圧をブロック内のワードラインに印加することで実行される。周辺回路の最大動作電圧を抑制するべく、ゲートとビットライン／共通ソースラインバイアスとの間で電圧を分割することが好ましいとしてよい。
【００９２】
ｎチャネルＮＡＮＤは、−ＦＮトンネリング消去の開始時にタイムラグ（約１ミリ秒、この値未満の可能性もある）が発生する問題を抱えていることが分かっている。これは、マイノリティキャリア（正孔）の生成に時間がかかるためである。一方、ｐチャネル３Ｄ  ＮＡＮＤではこのような消去開始時のラグは発生せず、メモリウィンドウも大きい。また、消去中のＳＳＬ／ＧＳＬの乱れは無視できる程度である（不図示）ことも分かっている。
【００９３】
図７Ａは、図６Ａに図示された回路を示す。プログラミングバイアス構成の場合で、図示しているように電圧が供給され、電圧は、スライス内の選択されたメモリセル６００をプログラミングするために印加され、バンド間ホットエレクトロントンネリング電流を発生させて選択されたメモリセルのしきい値を増加させる。図７Ａに示すプログラミングバイアス構成について、第１のスイッチトランジスタ６１１は、ＧＳＬライン上の−３．３Ｖでバイアスが印加され、ＮＡＮＤストリングをＣＳライン６０５に結合する。第２のスイッチトランジスタ６１２は、ＳＳＬライン上の−３．３Ｖでバイアスが印加され、ＮＡＮＤストリングを選択されたビットラインＢＬ−１に結合する。選択されたビットラインＢＬ−１は、−３．３Ｖでバイアスが印加される。共通ソースＣＳライン６０５は、０Ｖ等の低電圧でバイアスが印加される。
【００９４】
選択されたワードラインＷＬ（ｉ）は、プログラミング電圧でバイアスが印加される。プログラミング電圧は、所与のメモリ構造について、約＋６Ｖから＋１５Ｖの範囲内であるとしてよく、図示しているように約＋９Ｖであってよい。ドレイン側の選択されていないワードラインＷＬ（０）からＷＬ（ｉ−１）は、ドレイン側通過電圧でバイアスが印加され、ビットラインから電流を発生させる。所与のメモリ構造のドレイン側通過電圧は、約−９Ｖから−１７Ｖの範囲内であってよく、図示されているように約−１０Ｖであってよい。ソース側の選択されていないワードラインＷＬ（ｉ＋１）からＷＬ（Ｎ−１）は、ソース側通過電圧でバイアスが印加される。このソース側通過電圧は、所与のメモリ構造について、図示しているように約−３．３Ｖであってよい。
【００９５】
選択されていないビットラインＢＬ−２からＢＬ−４は、禁止レベルに近い値でバイアスを印加する。禁止レベルは約０Ｖであってよい。
【００９６】
この結果、ＮＡＮＤストリングチャネル内の選択されたメモリセルのドレイン側（領域６２２）は、ビットラインから分離しており、ドレイン側通過電圧パルスが印加されるので負の方向にブーストされる。一方、ＮＡＮＤストリング内の選択されたメモリセルのソース側（領域６２３）はＣＳラインに結合され０Ｖに近い電圧に到達する。選択されたメモリセル上の正のプログラミング電圧パルスは、当該セルをオフに制御する。選択されたワードライン上に高い正電圧が印加され、ドレイン側には負電圧が印加されているので、バンド間トンネリング電子電流をドレイン側に発生させる電界が発生し、電荷蓄積構造へのトンネリングのためのホットエレクトロンが供給される。しかし、選択されたメモリセルのソース側（領域６２３）は、０Ｖに近い電圧に結合されているので、加熱電界およびバンド間トンネリング電流は小さい。ドレイン側にトンネリング電流が発生することで、選択されたメモリセルのしきい値は大きくなる。
【００９７】
選択されたビットライン上の選択されていないメモリセルは、加熱電界が発生せず、プログラミング処理によって大きく乱されることはない。選択されたワードラインを共有する他のビットライン上の選択されていないメモリセルは、ソース側およびドレイン側の両側に０Ｖに近い電圧を持つので、加熱電界は大きな乱れを発生させるほど十分な大きさではない。隣接するスライスでは、ＳＳＬバイアスがビットラインへの結合を阻止するので、容量性ブーストが、セルを大きく乱すのに十分な電界の形成を阻止する。
【００９８】
図示されているプログラミング電圧、通過電圧およびビットライン電圧が約＋９Ｖと−３．３Ｖとの間の電位差に基づき電界を構築するが、この電圧は特定の実施形態に応じて適宜変更される。また、プログラミングバイアス構成を適用するプログラミング処理は、複数回の反復処理を含み、電圧をパルス状に印加する。
【００９９】
図７Ｂは、図７Ａと同じ回路図を示し、分割電圧を利用するプログラミングバイアス構成について示す。選択されたメモリセルでバンド間ホットエレクトロントンネリングを実現するために必要な電界は、分割電圧方式を利用して、回路において絶対値を小さくした電圧を用いても構築が可能である。本例によると、全ての電圧を３．３Ｖだけ上昇させ（一部の実施形態では、３．３ＶはＶｃｃと略等しい）、負でないビットライン電圧を発生させる。このようにビットライン電圧を負でない値にすることで、例えば、ページバッファ、および、メモリアレイと共に利用される他のビットライン関連の回路を実現する際に必要な複雑な構成は簡略化される。この結果、ビットライン上で負電圧を必要とすることなく読出処理、プログラミングおよび消去処理を実行可能な３Ｄメモリアレイが得られる。
【０１００】
図８は、本明細書で説明するプログラミングバイアス構成におけるバンド間電流生成レートを示す、シミュレーションを示す図である（色無し）。半導体長尺部材８００のレイアウトを示す。半導体長尺部材８００は、例えば、図５に図示した構造に含まれる長尺部材のうち１つに対応するとしてよい。長尺部材８００の両側には、電荷蓄積構造８０１を含む層が図示されている。例えば、電荷蓄積構造８０１は、上述したＢＥ−ＳＯＮＯＳ構造等の多層誘電電荷トラップ構造であってよい。ストリング選択ラインＳＳＬ８０３は、積層体間で垂直方向に延在して、長尺部材８００の一端においてデュアルゲート構造（両側にＳＳＬ８０３）として存在する。同様に、グラウンド選択ラインＧＳＬ８０２は、積層体間で垂直方向に延在し、長尺部材８００の反対側の一端においてデュアルゲート構造として存在する。ワードライン構造（例えば、８１０、８１１、８１２）は同様に、長尺部材に沿ってデュアルゲートメモリセル領域を構築する。長尺部材は、ジャンクション無しの構造であり、長尺部材８００の半導体材料は全てｎ型で、ワードライン間にｐ型のジャンクションは形成されない。シミュレーションについて、さまざまな構成要素に印加される電圧を同図に図示している。共通ソースラインのバイアスを０Ｖとし、ＧＳＬバイアスを−３．３Ｖとすると、選択されたワードラインＷＬ（ｎ）のソース側のチャネルはグラウンド電圧に結合される。ビットラインのバイアスを−３．３Ｖにすると共にＳＳＬバイアスを−３．３Ｖにすると、選択されたワードラインＷＬ（ｎ）のドレイン側のチャネルが分離される一方、選択されたメモリセル上の高い正電圧は、ドレイン側とソース側とを分離しているので、ワードラインＷＬ（ｎ＋１）からＷＬ６３に印加される通過電圧パルス（−Ｖｐａｓｓ）でブーストされる。
【０１０１】
バンド間ホットエレクトロン生成は、ＳＳＬゲート構造８０３とワードラインＷＬ６３との間の領域８２３において比較的少ない。この電界に起因する乱れは、データ格納に利用されないダミーセルをこの場所に配置することで、例えば、ＮＡＮＤストリングの外側のワードラインまたは余剰ワードラインをデータ格納に利用されないダミーワードラインとして利用することで、回避される。
【０１０２】
バンド間ホットエレクトロン生成は、選択されたワードラインＷＬ（ｎ）と、ドレイン側の隣接するワードラインＷＬ（ｎ＋１）との間の領域８２４において、比較的活発である。このバージョンの図には図示されていないが、バンド間ホットエレクトロン電流密度は、選択されたワードラインＷＬ（ｎ）の下方のデュアルゲート構造（両側のワードライン構造８１１）のチャネルの近傍において増加する。
【０１０３】
チャネルはワードラインＷＬ（ｎ＋１）からＷＬ６３の近傍で局所的にブーストされるので、大きな横方向への電界が発生し、大きなバンド間トンネリング電流が生成され、選択されたメモリセルにホットエレクトロン注入すべきホットエレクトロンが得られる。選択されたワードラインに比較的高い正電圧を印加することで、ＰチャネルＮＡＮＤストリングを流れる電流が切断される。バンド間トンネリングによって発生する比較的高密度の電子−正孔対は、選択されたメモリセル上のワードライン電圧によって構築される横方向の電界によって加速され、ホットキャリア注入が行われる。
【０１０４】
図９は、縦軸にしきい値電圧Ｖｔ、横軸にパルスサイクルカウントを示すグラフである。パルスサイクリングカウントを変動させた場合のターゲットセルに対するプログラミング性能をトレース９００として図示し、および、プログラミングバイアス構成によって乱される可能性がある隣接セルに対するプログラミング性能を示す。トレース９０１は、図５の構造において、ターゲットセルの長尺部材の上方に位置する半導体長尺部材における垂直隣接セル（Ｚ方向の隣接セル）に対応する。この垂直隣接セルは、ターゲットセルと同じワードラインを共有する。トレース９０１によると、しきい値電圧の乱れはわずかであることが分かる。これは、垂直方向に隣接するセルで乱れが発生しないようにするプログラミング処理でアクセスする一連の層の構成によって管理され得る。トレース９０２から９０６は（グラフでは識別が容易ではない）、ターゲットセルと同じ長尺部材上のセル（Ｙ方向に隣接するセル）、および、３Ｄ構造の同じ層内のセルであるが隣接する長尺部材に含まれるセル（Ｘ方向に隣接するセル）に対応する。
【０１０５】
図１０は、縦軸にターゲットセルのしきい値電圧Ｖｔを示し、横軸にプログラミングパルスのサイクルカウントを示すグラフである。値Ｖｇｐは、選択されたメモリセルのワードラインに印加されるプログラミング電圧である。トレース９５０は、ドレイン側通過電圧である−１４ボルトの場合のプログラミング性能を示す図である。トレース９５１は、ドレイン側通過電圧が−１３ボルトである場合のプログラミング性能を示す図である。トレース９５２は、ドレイン側通過電圧が−１２ボルトの場合のプログラミング性能を示す図である。トレース９５３は、ドレイン側通過電圧が−１１ボルトである場合のプログラミング性能を示す図である。トレース９５４は、ドレイン側通過電圧が−１０ボルトの場合のプログラミング性能を示す図である。トレース９５５は、ドレイン側通過電圧が−９ボルトの場合のプログラミング性能を示す図である。通過電圧を増加させると、プログラミング速度が大幅に早くなる。
【０１０６】
図１１は、縦軸にターゲットセルのしきい値電圧であるＶｔを示し、横軸にドレイン側通過電圧を示すグラフである。各トレースは、所定数のプログラミングパルスを印加した後に見られるしきい値に対応する。このため、トレース９７０は、２０回プログラミングパルスを印加した後の性能に対応する。トレース９７１は、１０回プログラミングパルスを印加した後の性能に対応する。トレース９７２は、５回プログラミングパルスを印加した後の性能に対応する。トレース９７３は、２回プログラミングパルスを印加した後の性能に対応する。トレース９７４は、１回プログラミングパルスを印加した後の性能に対応する。これによって、通過電圧を段階的に印加するプログラミング処理が効率的であることが分かり、しきい値電圧と通過電圧との間の関係を比較的直線的なものにすることができる。
【０１０７】
図１２は、半導体長尺部材で構成される積層体１２００−１２０３の上方のワードラインのレイアウトを示す平面図である。本例では、ストリング選択ゲートＳＳＬは、長尺部材の上部に沿って配置されており、グラウンド選択ラインＧＳＬは、長尺部材の下部に沿って配置されている。長尺部材はそれぞれ、一の共通ソースラインＣＳで終端している。ワードラインＷＬ（０）からＷＬ（Ｎ−１）は、長尺部材を横切るように設けられている。上部ダミーワードラインＴＤＷＬは、長尺部材の上部に沿って配置されており、下部ダミーワードラインＢＤＷＬは、下部に沿って配置されている。ダミーワードラインは、ストリング選択ラインおよびメモリセルで発生する乱れから使用しているメモリセルを保護するべく、そして、ストリング選択ラインとメモリセルとの間のイベント処理および他のバイアス構成のためのバッファを提供する。
【０１０８】
好ましい例では、長尺部材に沿った複数のメモリセルのプログラミングシーケンスが実行され、既にプログラミングされたセルに比較的高い負のドレイン側通過電圧に起因して発生する乱れを最小限に抑える。このような負のドレイン側通過電圧は、電荷漏れを発生させ、しきい値が高いセルのしきい値電圧が低減する可能性がある。乱れを抑制するべく、プログラミングシーケンスは、本例では、ソース側の最初のワードラインＷＬ（Ｎ−１）で開始され得る。最初のワードライン上のターゲットセルをプログラミングした後、各ワードラインを下部から上部へと順番に利用して、最近プログラミングされたセルの乱れを最小限に抑える。また、隣接しているセルのプログラミングによって乱れが発生する可能性があるストリング内のプログラミングされたセルは、当該シーケンスで再度プログラミングされ得る。
【０１０９】
図１３は、３Ｄ  ＮＡＮＤアレイにおけるマルチページ平面（Ｘ−Ｙ平面）を示す回路図である。当該３Ｄ  ＮＡＮＤアレイでは、複数のｐチャネルメモリセル（例えば、１３１３）を含む４つのｐチャネルＮＡＮＤストリング１３０１、１３０２、１３０３および１３０４が設けられている。図示したストリング１３０１、１３０２、１３０３、１３０４は、図５に示したものと同様に、３Ｄアレイの同一レベルに配置されており、偶数ページおよび奇数ページについて偶数ＧＳＬラインおよび奇数ＧＳＬラインを共有し、複数の別箇のＳＳＬラインが、例えば、図５に図示したものと同様に、ブロックの互いに対向する端部において階段状のコンタクト構造を介して偶数および奇数のグローバルビットラインＢＬ−Ｎ（偶数）およびＢＬ−Ｎ（奇数）に結合されており、偶数および奇数の共通ソースＣＳライン１３０５に結合されている。ストリングは、ｐ−チャネルストリング選択トランジスタ（１３４２、１３４３、１３４４、１３４５）によって対応するグローバルビットラインＢＬ−１からＢＬ−４に接続されている。ストリングは、対応するｐチャネルグラウンド選択トランジスタ（例えば、１３１１、１３１２）によって、当該平面の偶数または奇数の共通ソースラインに接続されている。
【０１１０】
選択されたメモリセル１３００をプログラミングするためのバイアス構成を図１３に図示する。選択されたメモリセル１３００は、ＮＡＮＤストリング１３０２に配置されており、ＳＳＬトランジスタ１３４２によってビットラインＢＬ−Ｎ（奇数）に接続されている。ＳＳＬトランジスタ１３４２に接続されている信号ＳＳＬ１は、−３．３Ｖでバイアスが印加され、選択されたビットラインは、略同一レベルでバイアスが印加され、ストリングのドレイン側をビットラインから分離する。ＧＳＬトランジスタ１３１５に接続されている信号ＧＳＬ（奇数）は、約−８Ｖでバイアスが印加され、ストリングのソース側を、約０Ｖでバイアスが印加されている共通ソースＣＳラインに接続する。約−１３Ｖであるドレイン側通過電圧は、本例では、ワードラインＷＬ（０）からＷＬ（ｉ−１）に印加されている。約−３．３Ｖ（−Ｖｃｃと同等）のソース側通過電圧がソース側ワードラインＷＬ（ｉ＋１）からＷＬ（Ｎ−１）に印加される。選択されたワードラインＷＬ（ｉ）は、本例において、約＋９Ｖのプログラミング電圧を受け取る。このバイアスレベルは、半導体ストリングのソース側（領域１３２３）からドレイン側（領域１３２２）を分離する。通過電圧パルスがドレイン側ワードラインに印加されるタイミングで、半導体ストリング１３０２の半導体ボディ部のドレイン側は、比較的高い負電圧にブーストされ、ソース側は約０Ｖに結合される。この結果、選択されたメモリセル１３００は、バンド間トンネリングによるホットエレクトロン注入によってプログラミングを行うべく、バイアスが印加される。
【０１１１】
ＳＳＬトランジスタ１３４３、１３４４、１３４５に結合されている、選択されていないストリングは、メモリセルに蓄積されている電荷が乱れないようにするべく、バイアスが印加される。ＳＳＬトランジスタ１３４３に接続されており、選択されたビットラインＢＬ−Ｎ（奇数に接続されるように配置されているストリング１３０４について、ＳＳＬ３の信号は、ビットラインＢＬ−Ｎ（奇数）からの電圧である−３．３Ｖをストリング１３０４に結合するのに十分な約−８Ｖに設定される。これによって、ストリング１３０４のドレイン側は電圧−３．３Ｖでバイアスが印加されるが、これは、選択されたワードラインＷＬ（ｉ）に結合されているセル内で大きなトンネリング電流を発生させるには十分ではない。ＳＳＬトランジスタ１３４４、１３４５を持つストリング１３０１および１３０３について、当該トランジスタは当該ストリングを選択されていないビットラインＢＬ−Ｎ（偶数）に接続しており、ゲート上の信号ＳＳＬ０およびＳＳＬ２は、約−８Ｖに設定され、ソース側領域１３２３のトランジスタを、選択されていないビットラインに印加されている０Ｖに結合する。また、ＧＳＬトランジスタ（例えば、１３１１、１３１２）に結合されている偶数および奇数のＧＳＬラインは、約−８Ｖのバイアスを受け取り、ドレイン側（選択されたセルのドレイン側）領域１３２２を、共通ソースラインの０Ｖに結合する。これによって、選択されたワードラインＷＬ（ｉ）に結合されている選択されていないメモリセルにおいてバンド間トンネリング条件が形成されないようになる。
【０１１２】
図１３に図示したプログラミングバイアス構成は、多くのページを含む構造に拡大して適用し得る。同図に図示している具体的な電圧は代表的なものであり、所望の効果を実現する妥当な範囲内で変動し得る。
【０１１３】
図１４は、図１３に示すマルチページの実施形態における、しきい値電圧と通過電圧との関係を示すグラフである。図示しているように、選択されていないページにおいてしきい値が低いメモリセルは、隣接するページでプログラミングしても、大きな乱れは発生しない。同図によると、選択されていないページにおいてＳＳＬトランジスタに印加される信号は、ドレイン側通過電圧に等しく、−３．３Ｖであるビットライン上のバイアスよりも十分に高く、通過電圧が印加されている間にブーストが発生しないように、ストリングがビットラインに接続されるようにする。
【０１１４】
図１５は、消去処理のバイアス構成の場合の、図１３に図示した回路を示す図である。図示した例では、ストリング１３０２に対応するページは、選択されたメモリセル１３００を消去するべくバイアスが印加されている。選択されたビットラインＢＬ−Ｎ（奇数）は約０Ｖに結合されており、選択されたページのＳＳＬトランジスタに結合されている信号ＳＳＬ１は、約−３．３Ｖに結合されている。これによって、ストリング内のセルの半導体ボディ部が、選択されたビットライン上の電圧（０Ｖ）に結合される。選択されていないビットラインは、約−３．３Ｖのバイアスを受け取る。選択されていないページの信号ＳＳＬ０、ＳＳＬ２およびＳＳＬ３は、約＋１Ｖに結合される。これによって、ＳＳＬトランジスタはオフに制御され、選択されたビットラインからの対応するページと、選択されていないビットラインからの対応するページとの結合がオフに制御される。ＧＳＬ（偶数）およびＧＳＬ（奇数）の信号も、約−３．３Ｖに設定される。共通ソースラインは同様に約−３．３Ｖに結合される。この結果、−ＦＮトンネリングを発生させるべく、選択されたメモリセル１３００を分離する。選択されていないページは、ＳＳＬトランジスタがオフに制御されているので、通過電圧および消去電圧が印加されるとセルフブーストされ、選択されていないページにおけるメモリセルにおいて乱れが発生しないようにする。
【０１１５】
図１６は、図５と同様の３Ｄアレイのスライスについて図６Ａの回路を示し、選択されたメモリセル１１３を消去するためのバイアス構成を示す。選択的消去またはビット消去のためのバイアス構成は、選択されたビットラインＢＬ−１に約０Ｖを印加し、共通ソースラインに約−３．３Ｖを印加することを含む。選択されていないビットラインＢＬ−２、ＢＬ−３、ＢＬ−４はさらに、約−３．３Ｖを受け取る。ＳＳＬトランジスタ（例えば、６１２）に印加されるＳＳＬラインは、約−３．３Ｖを受け取り、ＧＳＬトランジスタ（例えば、６１１）に印加されるＧＳＬラインは、約０Ｖを受け取る。このバイアス構成によると、半導体ストリング６０１は、選択されたビットラインの電圧である約０Ｖにボディ部が結合され、領域６５０内の他の半導体ストリングは、対応するビットラインおよび共通ソースラインから分離される。この結果、消去電圧が選択されたワードラインＷＬ（ｉ）に印加され、通過電圧が選択されていないワードライン（ＷＬ（ｉ）を除く全てのワードライン）に印加される場合、選択されていないストリングは容量的にブーストされて、ＦＮトンネリング電界が形成されないようにするが、選択されたメモリセル６１３ではトンネリング電界が形成される。通過電圧レベルは、ストリングを通じて選択されたビットラインからの電圧の移動を可能としつつ、選択されたストリング上の選択されていないメモリセルに蓄積されている電荷に大きな乱れを発生させるためには不十分なレベルに設定される。
【０１１６】
図１７は、分割電圧方式を利用した、図１６と同様のビット選択的消去バイアス構成を示す図である。本例では、分割電圧は、図１６の各電圧を上向きに約＋Ｖｃｃだけシフトさせることで設定する。これによって、負でない電圧をビットラインで利用することが可能になり、メモリを動作させるための電圧を分配するために必要なページバッファおよび他の構造の実施が簡略化される。このように、分割電圧を利用するビット消去のためのバイアス構成は、＋Ｖｃｃと略等しい電圧を選択されたビットラインＢＬ−１に印加し、約０Ｖを共通ソースラインに印加することを含む。選択されていないビットラインＢＬ−２、ＢＬ−３、ＢＬ−４もまた、約０Ｖを受け取る。ＳＳＬトランジスタ（例えば、６１２）に印加されているＳＳＬラインは約０Ｖを受け取り、ＧＳＬトランジスタ（例えば、６１１）に印加されるＧＳＬラインは＋Ｖｃｃと略等しい電圧を受け取る。このバイアス構成によると、半導体ストリング１０１は、選択されたビットラインの電圧である＋Ｖｃｃに略等しい電圧にボディ部が結合される一方、領域６５０内の他の半導体ストリングは、対応するビットラインから分離され、共通ソースラインから分離される。この結果、消去電圧が選択されたワードラインＷＬ（ｉ）に印加され、通過電圧が選択されていないワードライン（ＷＬ（ｉ）以外の全てのワードライン）に印加される場合、選択されていないストリングは容量的にブーストされ、ＦＮトンネリング電界が形成されないようにする一方、選択されたメモリセル６１３ではトンネリング電界が構築される。通過電圧レベルは、ストリングを介した選択されたビットラインからの電圧の移動を可能としつつ、選択されたストリングの選択されていないメモリセルに蓄積されている電荷に大きな乱れを発生させるためには不十分なレベルに設定する。
【０１１７】
図１８は、図１６のバイアス構成について、消去抑制性能を説明するべく、プログラミングパルスおよび通過電圧パルスの長さを１０μｓとする場合の、しきい値電圧と時間との関係を示すグラフである。当該グラフによると、隣接するセルにおいて大きな乱れを発生させることなく、選択されたワードラインＷＬ（ｉ）上の選択されたメモリセルにおけるしきい値電圧降下が発生し得ることが分かる。他のトレースからは、隣接する高いしきい値のセルの乱れが最小限に抑えられていることが分かる。隣接するセルは、ブロックの同一平面または同一レベルにおける選択されたワードラインにおけるセルを含むので、同一ワードラインおよび同一スライス上であるが隣接する異なるレベル（Ｚ方向に隣接）上の同一ビットライン（Ｘ方向に隣接）のセルに結合されており、同一ストリング（Ｙ方向に隣接）内の隣接するワードラインのセルを含む。
【０１１８】
このため、ブロック消去処理、ビットプログラミング処理およびビット消去処理をサポートする３Ｄ  ＮＡＮＤメモリデバイスを説明する。例えば、以下のテーブルでは、本明細書で説明しているように利用可能な動作シーケンスを図示する。最初の一対のコラムには、５個のワードライン（ＷＬ（ｉ＋２）、ＷＬ（ｉ＋１）、ＷＬ（ｉ）、ＷＬ（ｉ−１）、ＷＬ（ｉ−２））および隣接するビットライン（ＢＬ（ｍ）、ＢＬ（ｍ＋１））に接続されているメモリセルのブロック消去後のデータを示す。二番目の一対のコラムには、同じメモリセルについて、説明したバンド間トンネリングホットエレクトロン注入を利用するビットプログラミング処理の後のデータを示す。三番目の一対のコラムには、同じメモリセルについて、本明細書で説明するビット消去用バイアス処理を利用するビット消去後のデータを示す。
【表１】
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【０１１９】
このように、ブロック消去処理は、全てのメモリセルを論理値「１」に設定するべく適用され得る。ビットプログラミング処理は、第１のシーケンスでビットラインＢＬ（ｍ）に適用されて、ワードラインＷＬ（ｉ＋２）、ＷＬ（ｉ＋１）およびＷＬ（ｉ−１）上のメモリセルを論理値「０」に設定し、第２のシーケンスでビットラインＢＬ（ｍ＋１）に適用されて、ワードラインＷＬ（ｉ＋２）、ＷＬ（ｉ）およびＷＬ（ｉ−２）上のメモリセルを論理値「０」に設定する。続いて、ビット消去処理は、第１のシーケンスにおいて適用されるとワードラインＷＬ（ｉ−１）およびビットラインＢＬ（ｍ）上のメモリセルを論理値「１」に設定し、第２のシーケンスにおいて適用されると、ワードラインＷＬ（ｉ＋２）およびビットラインＢＬ（ｍ＋１）上のメモリセルを論理値「１」に設定する。試験結果によると、ビット消去処理は実行可能であり、プログラミング処理および消去処理の乱れにもかかわらず、良好なセンシングウィンドウを維持している。また、通常のドレイン電流対ゲート電圧の曲線が、格子状プログラミング処理にわたって、維持される。
【０１２０】
図１９は、図１に図示したような、制御ロジック回路およびバイアス回路および電源回路を含む集積回路において制御回路が実行する処理を示す。ブロック１９００において、制御回路は入力されたコマンドをデコードする。当該コマンドは、本明細書に説明した技術の実施形態に係る選択的プログラミング１９０１、選択的消去１９０２およびブロック消去１９０３のいずれか１つであってよい。選択的プログラミングコマンドを受信する場合、図７Ａに図示し、ブロック１９０４に図示しているようなバンド間トンネリングホットエレクトロン注入を発生させるためのプログラミングバイアス構成を適用する。別の構成によると、負でない電圧のみをビットラインに印加する分割電圧方式を適用するとしてよい。選択的消去コマンドを受信する場合、図１６に図示しており、ブロック１９０５に図示しているように、選択されたセルにおいて−ＦＮ正孔トンネリングを発生させる選択的消去バイアス構成を適用する。別の構成によると、負でない電圧のみをビットラインに印加する分割電圧方式を適用するとしてよい。ブロック消去コマンドを受信すると、図６Ａに図示しており、ブロック１９０６に図示しているように、選択されたブロックに−ＦＮ正孔トンネリングを発生させるブロック消去バイアス構成を適用する。別の構成によると、チップ上で必要とされる負電圧の絶対値を低減する分割電圧方式を適用するとしてよい。
【０１２１】
ジャンクション無しの実施形態で実施され得るｐチャネル構成を利用する３Ｄ  ＮＡＮＤメモリデバイスを説明している。ジャンクション無しの実施形態では、ストリング内に高ドープ濃度のｐ型濃度拡散領域が存在しない。逆に、半導体材料で形成されるｎ型長尺部材で実現され得る。ｐ＋拡散領域は、ストリング内において、ストリング選択トランジスタの外部でのみ実現され得る。このため、良好な短チャネルデバイス性能が実現される。メモリセルストリングに対してｐ＋ドーピングの熱拡散を発生させないよう、ストリング選択トランジスタについて比較的長いチャネル長が実現され得る。
【０１２２】
バンド間トンネリングによるホットエレクトロン注入方法は、ｐチャネルＮＡＮＤストリングのプログラミングを行うべく適用される。高効率で実施するべく、局所的なセルフブーストを用いて、ストリング上での実質的なドレインバイアスを高めるとしてよい。
【０１２３】
一のブロックの全てのワードラインに比較的大きい負電圧を印加して当該ブロック内のメモリセルを消去するための正孔電流を発生させるブロック消去処理を説明している。
【０１２４】
また、−ＦＮトンネリングに基づく選択メモリセル消去処理（ビット消去）を説明している。選択されたワードラインのみがトンネリングを発生させるために十分なレベルの負電圧を受け取り、ブロック内の他のワードラインは通過電圧レベルを受け取る。選択メモリセル消去処理を利用することで、一部の種類のメモリの利用に際して、メモリセルの小さな単位を単純に上書きする処理を実行してブロック消去処理を回避することができる。
【０１２５】
分割電圧を利用する実施例を説明している。当該実施例では、周辺回路の実施を簡略化し得るので、例えば、負のビットライン電圧を処理可能なページバッファが必要なくなる。
【０１２６】
本明細書に説明した技術を利用することで、最大電圧が＋１５Ｖまたは−１５Ｖの範囲内であり、周辺ＣＭＯＳデバイスを実現する際の設計ルール（サイズ）を小さくすることが可能な３Ｄ  ＮＡＮＤデバイスが提供される。
【０１２７】
本明細書で説明した３Ｄ  ＮＡＮＤ用のアーキテクチャは、説明した動作方法に良く適したものである。しかし、説明した動作方法はさらに、ｐチャネル型の「ＢｉＣＳ」、「ＴＣＡＴ」等を含む他の種類の３Ｄ  ＮＡＮＤ構造に適用可能である。ＢｉＣＳ構造の説明については、「Ｒ．Ｋａｔｓｕｍａｔａ他、「Ｐｉｐｅ−ｓｈａｐｅｄ  ＢｉＣＳ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  ｗｉｔｈ  １６  Ｓｔａｃｋｅｄ  Ｌａｙｅｒｓ  ａｎｄ  Ｍｕｌｔｉ−Ｌｅｖｅｌ−Ｃｅｌｌ  Ｏｐｅｒａｔｉｏｎ  ｆｏｒ  Ｕｌｔｒａ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｓｔｏｒａｇｅ  Ｄｅｖｉｃｅｓ」、Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ、ｐｐ．１３６−１３７、２００９」を参照されたい。当該文献は、全て本明細書に記載したものとして、参照により本願に組み込まれる。ＴＣＡＴ構造の説明については、「Ｊ．  Ｊａｎｇ他、「Ｖｅｒｔｉｃａｌ  Ｃｅｌｌ  Ａｒｒａｙ  ｕｓｉｎｇ  ＴＣＡＴ  （Ｔｅｒａｂｉｔ  Ｃｅｌｌ  Ａｒｒａｙ  Ｔｒａｎｓｉｓｔｏｒ）  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  Ｕｌｔｒａ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ」、Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ、ｐｐ．  １９２−１９３、２００９」を参照されたい。当該文献は、全て本明細書に記載したものとして、参照により本願に組み込まれる。これらの参照文献で考慮されているｎチャネル型の実施例をｐチャネル型に変更することで、本明細書で説明している動作方法の利用が可能になる。
【０１２８】
本発明は、詳細に上述した好ましい実施形態および例に基づき開示したが、上述した例は本発明を限定するものではなく例示するものと理解されたい。当業者であれば変形および組み合わせには容易に想到すると考えられたい。これらの変形例および組み合わせ例は、本発明の意図するものであり、以下に記載する特許請求の範囲に含まれるものとする。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【外国語明細書】
2014135112000001.pdf