(57)【要約】【課題】簡単な構成でサイズが小さい半導体装置を提供する。【解決手段】第１導電型の半導体領域５２と、半導体領域５２の上部の一部に埋め込まれた第２導電型のチャネル領域５３と、チャネル領域５３の上部の一部に、チャネル領域５３の境界から離間して埋め込まれた第１導電型の第１主電極領域５５と、少なくとも、半導体領域５２と第１主電極領域５５との間のチャネル領域５３の上方に、絶縁膜１４を介して配置されたゲート電極１３と、半導体領域５２の上方に配置され、ゲート電極１３に接続されたゲートパッド２３と、ゲートパッド２３の下方に、半導体領域５２の上部の一部に埋め込まれた第２導電型の第１電極領域５６、ゲートパッド２３の下方の、第１電極領域５６の上部の一部に、第１電極領域５６の境界から離間して埋め込まれ第１導電型の第２電極領域５７からなるツェナーダイオード２とを備える。【選択図】図１
2014056947.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域と、
前記半導体領域の上部の一部に埋め込まれた第２導電型のチャネル領域と、
前記チャネル領域の上部の一部に、前記チャネル領域の境界から離間して埋め込まれた第１導電型の第１主電極領域と、
前記第１主電極領域に接続された第１主電極と、
前記半導体領域の下部に接続された第２主電極と、
少なくとも、前記半導体領域と前記第１主電極領域との間の前記チャネル領域の上方に、絶縁膜を介して配置されたゲート電極と、
前記半導体領域の上方に配置され、前記ゲート電極に接続されたゲートパッドと、
前記ゲートパッドの下方の少なくとも一部を含むように、前記半導体領域の上部の一部に埋め込まれ、前記第１主電極に接続された第２導電型の第１電極領域、前記ゲートパッドの下方の、前記第１電極領域の上部の一部に、前記第１電極領域の境界から離間して埋め込まれ、前記ゲートパッドに接続された第１導電型の第２電極領域からなるツェナーダイオードと
を備えることを特徴とする半導体装置。
【請求項２】
前記チャネル領域は、不純物濃度が前記第１主電極領域の不純物濃度より小さくなるように形成されることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート絶縁膜の絶縁破壊を低減した半導体装置に関する。
【背景技術】
【０００２】
大電力を扱うパワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）として、ＤＭＯＳ（Double-Diffused MOSFET）が知られている。ＤＭＯＳでは、静電気等の外乱によるノイズ、ドレイン・ソース間のバイアス電圧等により、ゲート・ソース間に耐電圧以上の電圧が印加され、ゲート絶縁膜が絶縁破壊してしまうことがある。これに対して、過電圧に対してゲート電極を保護する保護素子として、ゲート・ソース間にツェナーダイオードを備える半導体装置が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２００２１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の技術は、ツェナーダイオードのカソードに、ＤＭＯＳＦＥＴのゲート電極から引き出された配線が接続されるため、製造が煩雑であり、装置のサイズ、製造コストが増大する可能性がある。
本発明は、上記問題点を鑑み、簡単な構成でサイズが小さい半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の第１の態様は、第１導電型の半導体領域と、前記半導体領域の上部の一部に埋め込まれた第２導電型のチャネル領域と、前記チャネル領域の上部の一部に、前記チャネル領域の境界から離間して埋め込まれた第１導電型の第１主電極領域と、前記第１主電極領域に接続された第１主電極と、前記半導体領域の下部に接続された第２主電極と、少なくとも、前記半導体領域と前記第１主電極領域との間の前記チャネル領域の上方に、絶縁膜を介して配置されたゲート電極と、前記半導体領域の上方に配置され、前記ゲート電極に接続されたゲートパッドと、前記ゲートパッドの下方の少なくとも一部を含むように、前記半導体領域の上部の一部に埋め込まれ、前記第１主電極に接続された第２導電型の第１電極領域、前記ゲートパッドの下方の、前記第１電極領域の上部の一部に、前記第１電極領域の境界から離間して埋め込まれ、前記ゲートパッドに接続された第１導電型の第２電極領域からなるツェナーダイオードとを備える半導体装置であることを要旨とする。
【０００６】
また、本発明の第１の態様に係る半導体装置においては、前記チャネル領域は、不純物濃度が前記第１主電極領域の不純物濃度より小さくなるように形成されることができる。
【発明の効果】
【０００７】
本発明によれば、簡単な構成でサイズが小さい半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】（ａ）は、本発明の実施の形態に係る半導体装置を説明する平面図である。（ｂ）は、（ａ）のＡ−Ａ方向から見た拡大断面図である。
【図２】本発明の実施の形態に係る半導体装置が備えるツェナーダイオードのリーク電流を説明する図である。
【図３】本発明の実施の形態に係る半導体装置を備える半導体リレー装置の基本的な構成を説明する模式的な回路図である。
【発明を実施するための形態】
【０００９】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、以下に示す実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、回路素子や構成部品の種類、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【００１０】
（半導体装置）
本発明の実施の形態に係る半導体装置は、図１（ａ）に示すように、格子状に配置された複数のＦＥＴセル１と、ＦＥＴセル１のゲート電位に接続されるゲートパッド２３と、ＦＥＴセル１のソース電位に接続されるソースパッド３とを備える。ＦＥＴセル１、ゲートパッド２３、ソースパッド３の周囲にはガードリング４が形成されている。本発明の実施の形態に係る半導体装置は、図１（ｂ）に示すように、ｎ＋型（第１導電型）のシリコン（Ｓｉ）基板からなる下地層５１と、下地層の上面に成膜されたＳｉからなるｎ−型（第１導電型）のエピタキシャル層（半導体領域）５２とを備える。
【００１１】
ＦＥＴセル１は、それぞれ、エピタキシャル層５２の上部の一部に埋め込まれたｐ型（第２導電型）のチャネル領域５３と、チャネル領域５３の上部の一部に埋め込まれたｎ型（第１導電型）のソース領域（第１主電極領域）５５とを備える。ソース領域５５は、それぞれ、チャネル領域５３の境界から離間して形成される。ソース領域５５の間には、ｐ＋型の拡散領域５４が形成される。
【００１２】
少なくとも、エピタキシャル層５２と、ソース領域５５とのそれぞれの間に位置するチャネル領域５３の上方には、それぞれ、絶縁膜１４を介してゲート電極１３が配置される。ゲート電極１３は、それぞれ、ゲート電位Ｇに接続され、エピタキシャル層５２とソース領域５５との間に位置するチャネル領域５３の上部に、電界を形成することによりチャネルを形成する。ゲート電極１３の上面には、絶縁膜１５が形成される。
【００１３】
ソース領域５５及び拡散領域５４の上面には、絶縁膜１５の上面に亘ってソース電極１２が形成される。ソース電極１２は、ソース電位Ｓに接続され、ソース領域５５及び拡散領域５４に接続される。下地層５１の下面には、ドレイン電極１１が形成される。すなわち、ドレイン電極１１は、ドレイン電位Ｄに接続され、エピタキシャル層５２の下部と電気的に接続している。
【００１４】
ゲートパッド２３は、少なくとも１つのゲート電極１３の上方を含むように、エピタキシャル層５２の上方に、絶縁膜１５を介して配置される。ゲートパッド２３の下方には、エピタキシャル層５２の上部に、ツェナーダイオード２が形成される。ツェナーダイオード２は、ｐ型（第２導電型）のアノード領域（第１電極領域）５６と、ｎ型（第１導電型）のカソード領域（第２電極領域）５７とからなる。
【００１５】
アノード領域５６は、ゲートパッド２３の下方の少なくとも、一部を含むように、エピタキシャル層５２の上部の一部に埋め込まれる。アノード領域５６は、ｐ＋型（第２導電型）の拡散領域５８を介して、ソース電位Ｓに接続されたソースパッド３に接続される。すなわち、アノード領域５６は、ソース電極１２に電気的に接続する。
【００１６】
カソード領域５７は、ゲートパッド２３の下方の、アノード領域５６の上部の一部に、アノード領域５６の境界から離間して埋め込まれる。カソード領域５７は、絶縁膜１５に形成された貫通孔を介して、ゲートパッド２３に接触することにより、ゲートパッド２３に接続される。
【００１７】
拡散領域５８は、一部がアノード領域５６と連続するように、エピタキシャル層５２の少なくとも上部に、ＦＥＴセル１及びツェナーダイオード２の周囲を囲むように形成されることにより、ガードリング４を構成する。
【００１８】
ゲート電極１３のゲート電位Ｇを制御することにより、エピタキシャル層５２とソース領域５５との間のチャネル領域５３に、チャネルが形成され、ドレイン電極１１とソース電極１２との間に電流が流れる。
【００１９】
ゲート電極１３の下面に形成された絶縁膜１４は、ソース電極１２とゲート電極１３との間に絶縁耐圧Ｖｏ以上の電圧が印加されると、絶縁破壊してしまう。ツェナーダイオード２は、ツェナー電圧ＶｚをＶｏ未満となるように設計されることにより、ゲート電位Ｇを制御して絶縁膜１４の絶縁破壊を防止することができる。
【００２０】
更に、ツェナーダイオード２は、単結晶シリコンからなるエピタキシャル層５２に形成されることにより、多結晶シリコンに形成される場合と比べて、リーク電流を低減することができる。ツェナーダイオード２におけるゲートパッド２３とソースパッド３との間のリーク電流Ｉgsは、図２に示すように、ゲート・ソース間電圧Ｖgsが１５Ｖの場合であっても、数ｎＡ程度である。多結晶シリコンから形成されたツェナーダイオードの場合、１μＡ以上となる。
【００２１】
拡散領域５４及び拡散領域５８の不純物（アクセプタ）のピーク濃度は、例えば５×１０18ｃｍ-3である。ソース領域５５及びカソード領域５７の不純物（ドナー）のピーク濃度は、例えば５×１０19ｃｍ-3である。チャネル領域５３及びアノード領域５６の不純物（アクセプタ）のピーク濃度は、例えば１×１０17ｃｍ-3である。
【００２２】
エピタキシャル層５２の不純物濃度は、下地層５１の不純物（ドナー）の濃度より小さい。エピタキシャル層５２の不純物（ドナー）の濃度は、ソース領域５５及びカソード領域５７の濃度より小さい。同様に、チャネル領域５３及びアノード領域５６の不純物濃度もソース領域５５及びカソード領域５７の不純物濃度より小さい。これにより、エピタキシャル層５２において、図１（ｂ）に示すように等電位線Ｌがなだらかに形成され、ＦＥＴセル１及びツェナーダイオード２の耐圧低下を低減できる。
【００２３】
本発明の実施の形態に係る半導体装置は、例えば、図３に示すように、半導体リレー装置に用いるＤＭＯＳＦＥＴチップ８４として使用することができる。ＤＭＯＳＦＥＴチップ８４を備える半導体リレー装置は、他に、発光ダイオード（ＬＥＤ）８１と、フォトダイオードアレイ８２と、ゲート制御回路８３とを備える。
【００２４】
発光ダイオード８１は、入力信号Ｖinに応じて発光する。フォトダイオードアレイ８２は、発光ダイオード８１が発した光に応じて、光起電力を発生し、ゲート制御回路８３に出力する。ゲート制御回路８３は、入力した光起電力に応じて、ＤＭＯＳＦＥＴチップ８４のゲート電位Ｇを制御する。ＤＭＯＳＦＥＴチップ８４は、ゲートパッド２３の下方に配置され、ＦＥＴセル１のゲート・ソース間に接続されたツェナーダイオード２により、小型で、ゲート電極１３の下面の絶縁膜１４の絶縁破壊を低減することができる。
【００２５】
（その他の実施の形態）
上記のように、本発明を実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００２６】
既に述べた実施の形態の説明では、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としても、電気的な極性を反対にすれば同様な効果が得られる。また、既に述べた実施の形態の説明においては、半導体装置を半導体リレー装置のスイッチとして使用する構成を説明したが、例示であり、他の装置において使用可能であることは勿論である。
【００２７】
この様に、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。  
【符号の説明】
【００２８】
２  ツェナーダイオード
１１  ドレイン電極（第２主電極）
１２  ソース電極（第１主電極）
１３  ゲート電極
１４，１５  絶縁膜
２３  ゲートパッド
５２  エピタキシャル層（半導体領域）
５３  チャネル領域
５５  ソース領域（第１主電極領域）
５６  アノード領域（第１電極領域）
５７  カソード領域（第２電極領域）
【図１】
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【図２】
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【図３】
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