(57)【要約】【課題】デジタル及びアナログの両特性を備えた無線周波プリドライバを提供する。【解決手段】高電力無線周波増幅器１４を駆動する無線周波プリドライバ１２は、デジタルデータ信号１６と搬送周波数１８とを受信し、該データ信号を符号化した該搬送周波数の入力ビットストリーム２１を発生するビットストリーム発生器２０と、マスタクロック信号２５を生成する搬送周波オシレータ２６と、入力ビットストリームとマスタクロック信号とに基づいて再同期されたビットストリーム信号２７を発生する再同期デジタル／アナログ変換器２４と、再同期されたビットストリーム信号に基づいて、フィルタリングされたビットストリーム信号２９を発生するバンドパスフィルタ２８と、フィルタリングされたビットストリーム信号２９に基づいて、増幅器１４を駆動する出力ビットストリーム信号３１を発生する中間電力増幅器（３０）とを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
高電力無線周波増幅器（１４）を駆動するための無線周波プリドライバ（１２）であって、
ベースバンドデジタルデータ信号（１６）と所望の搬送周波数（１８）とを受信し、かつデジタルデータ信号（１６）を符号化した所望の搬送周波数の入力ビットストリーム（２１）を発生するためのビットストリーム発生器（２０）と、
マスタクロック信号（２５）を生成するための低ジッタ低位相ノイズの搬送周波オシレータ（２６）と、
入力ビットストリーム（２１）とマスタクロック信号（２５）とに基づいて、デジタルデータ信号（１６）を符号化する再同期されたビットストリーム信号（２７）を発生するための再同期デジタル／アナログ変換器（２４）と、
再同期されたビットストリーム信号（２７）に基づいて、フィルタリングされたビットストリーム信号（２９）を発生するためのバンドパスフィルタ（２８）と、
フィルタリングされたビットストリーム信号（２９）に基づいて、高電力無線周波増幅器（１４）を駆動する出力ビットストリーム信号（３１）を発生するための中間電力増幅器（３０）と
を備えていることを特徴とする無線周波プリドライバ。
【請求項２】
請求項１記載の無線周波プリドライバにおいて、該プリドライバはさらに、ビットストリーム発生器（２０）により受信される前に、デジタルデータ信号を処理するためのクレストファクタ低減プロセッサ（１５）を備えていることを特徴とする無線周波プリドライバ。
【請求項３】
請求項２記載の無線周波プリドライバにおいて、該プリドライバはさらに、ビットストリーム発生器（２０）により受信される前に、デジタルデータ信号を処理するためのデジタルプリディストーションプロセッサ（１７）を備えていることを特徴とする無線周波プリドライバ。
【請求項４】
請求項３記載の無線周波プリドライバにおいて、クレストファクタ低減プロセッサ（１５）及びデジタルプリディストーションプロセッサ（１７）は、プリドライバ（１２）が必要とするダイナミックレンジを低減し、かつ出力ＨＰＡ（１４）における非線形性の補正及び出力スペクトル再生の低減を行うように動作することを特徴とする無線周波プリドライバ。
【請求項５】
請求項１記載の無線周波プリドライバにおいて、再同期デジタル／アナログ変換器（２４）はシングルビットシリアルデジタル／アナログ変換器であることを特徴とする無線周波プリドライバ。
【請求項６】
請求項１記載の無線周波プリドライバにおいて、
再同期デジタル／アナログ変換器（２４）はマルチビットパラレルデジタル／アナログ変換器であり、
ビットストリーム発生器（２０）はさらに、入力ビットストリーム（２１）の非直列化を行うように構成され、
再同期デジタル／アナログ変換器（２４）はさらに、再同期されたビットストリーム信号（２７）の直列化を行うように構成されている
ことを特徴とする無線周波プリドライバ。
【請求項７】
請求項１記載の無線周波プリドライバにおいて、入力ビットストリーム（２１）は、正エミッタ結合論理形式であることを特徴とする無線周波プリドライバ。
【請求項８】
請求項１記載の無線周波プリドライバにおいて、再同期されたビットストリーム信号（２７）は、低電圧差動信号正エミッタフォロア論理形式であることを特徴とする無線周波プリドライバ。
【請求項９】
請求項１記載の無線周波プリドライバにおいて、中間電力増幅器（３０）は、フィルタリングされたビットストリーム信号（２９）の電力レベルを少なくとも２０ｄＢｍＷまで上昇させることを特徴とする無線周波プリドライバ。
【請求項１０】
請求項１記載の無線周波プリドライバにおいて、バンドパスフィルタ（２８）は、ビットストリームの帯域外ノイズにより伝送方向において後続の増幅器段で相互変調歪が生じることを防止するために、伝送方向において中間電力増幅器（３０）より前に配置されることを特徴とする無線周波プリドライバ。
【請求項１１】
無線周波電力増幅器システムであって、
高電力無線周波増幅器（１４）と、
該高電力無線周波増幅器（１４）を駆動するための無線周波プリドライバ（１２）であって、
ベースバンドデジタルデータ信号（１６）と所望の搬送周波数（１８）とを受信し、かつデジタルデータ信号（１６）を符号化した所望の搬送周波数の入力ビットストリーム（２１）を発生するためのビットストリーム発生器（２０）と、
マスタクロック信号（２５）を生成するための低ジッタ低位相ノイズの搬送周波オシレータ（２６）と、
入力ビットストリーム（２１）とマスタクロック信号（２５）とに基づいて、デジタルデータ信号（１６）を符号化する再同期されたビットストリーム信号（２７）を発生するための再同期デジタル／アナログ変換器[２４]と、
再同期されたビットストリーム信号（２７）に基づいて、フィルタリングされたビットストリーム信号（２９）を発生するためのバンドパスフィルタ（２８）と、
フィルタリングされたビットストリーム信号（２９）に基づいて、高電力無線周波増幅器（１４）を駆動する出力ビットストリーム信号（３１）を発生するための中間電力増幅器（３０）と
を含む無線周波プリドライバ（１２）と
を備えることを特徴とする無線周波電力増幅器システム。
【請求項１２】
請求項１１記載の無線周波電力増幅器システムにおいて、該システムはさらに、高電力増幅器（１４）の入力よりも前に配置されるバルントランス（３２）とマッチングネットワーク（３４）とを備えることを特徴とする無線周波電力増幅システム。
【請求項１３】
請求項１１記載の無線周波電力増幅器システムにおいて、バンドパスフィルタ（２８）は、ビットストリームの帯域外ノイズにより伝送方向において後続の増幅器段で相互変調歪が生じることを防止するために、伝送方向において中間電力増幅器（３０）より前に配置されることを特徴とする無線周波電力増幅器システム。
【請求項１４】
高電力無線周波電力増幅器（１４）を駆動するための無線周波プリドライバ（４２）であって、
ベースバンドデジタルデータ信号（１６）と所望の搬送周波数（１８）とを受信し、かつデジタルデータ信号（１６）を符号化した所望の搬送周波数の入力ビットストリーム（２１）を発生するためのビットストリーム発生器（２０）と、
マスタクロック信号（２５）を生成するための低ジッタ低位相ノイズの搬送周波オシレータ（２６）と、
入力ビットストリーム（２１）とマスタクロック信号（２５）とに基づいて、プッシュプルゲート駆動信号（４６）を発生するためのデジタルプリドライバ（４４）と
を備えることを特徴とする無線周波プリドライバ。
【請求項１５】
請求項１４記載の無線周波プリドライバにおいて、該プリドライバは、高電力無線周波増幅器（１４）を駆動するプッシュプルゲート駆動信号（４６）を増幅するためのクラスＳのプリドライバ出力段（４８）を備えることを特徴とする無線周波プリドライバ。
【請求項１６】
請求項１５記載の無線周波プリドライバにおいて、クラスＳのプリドライバ出力段（４８）はさらに、バルントランスを備えることを特徴とする無線周波プリドライバ。
【請求項１７】
請求項１４記載の無線周波プリドライバにおいて、高電力無線周波増幅器（１４）はさらに、無線周波プリドライバ回路（４２）からの所望の電力伝送を達成するためのマッチングネットワークを備えることを特徴とする無線周波プリドライバ。
【請求項１８】
請求項１４記載の無線周波プリドライバにおいて、クラスＳのプリドライバ出力段（４８）はさらに、バンドパスフィルタを備えることを特徴とする無線周波プリドライバ。
【請求項１９】
請求項１４記載の無線周波プリドライバにおいて、再同期デジタルプリドライバ（４４）はさらに、入力ビットストリーム（２１）とマスタクロック信号（２５）とに基づいて、デジタルデータ信号（１６）を符号化する再同期されたビットストリーム信号（６１）を発生するための再同期フリップフロップ[６０]を備えることを特徴とする無線周波プリドライバ。
【請求項２０】
請求項１９記載の無線周波プリドライバにおいて、再同期デジタルプリドライバ（４４）はさらに、再同期されたビットストリーム信号（６１）をバッファ及びダウンシフトしてバッファされたビットストリーム信号（６３）を生成するためのエミッタフォロアバッファ（６２）を備えることを特徴とする無線周波プリドライバ。
【請求項２１】
請求項２０記載の無線周波プリドライバにおいて、再同期デジタルプリドライバ（４４）はさらに、バッファされたビットストリーム信号（６３）に基づいて相補ビットストリーム信号（６５）を生成するように動作するカスコード接続トランジスタからなる電流ルーティングペア（６４）を備えることを特徴とする無線周波プリドライバ。
【請求項２２】
請求項２１記載の無線周波プリドライバにおいて、再同期デジタルプリドライバ（４４）はさらに、一対の相補ビットストリーム信号（６５）に基づいて、一対の相補反転ビットストリーム信号（６７）を生成するためのテレスコーピングインバータカスケード（６６）を備えることを特徴とする無線周波プリドライバ。
【請求項２３】
請求項２２記載の無線周波プリドライバにおいて、再同期デジタルプリドライバ（４４）はさらに、一対の相補反転ビットストリーム信号（６７）に基づいてプッシュプルゲート駆動信号（４６）を生成するための一対のカスコード接続の出力トランジスタ（６８）を備えることを特徴とする無線周波プリドライバ。
【請求項２４】
無線周波電力増幅システムであって、
クラスＳの高電力無線周波増幅器（１４）と、
該高電力無線周波増幅器（１４）を駆動するためのプリドライバ（４２）と、
ベースバンドデジタルデータ信号（１６）と所望の搬送周波数（１８）とを受信し、かつデジタルデータ信号（１６）を符号化した所望の搬送周波数の入力ビットストリーム（２１）を発生するためのビットストリーム発生器（２０）と、
マスタクロック信号（２５）を生成するための低ジッタ低位相ノイズの搬送周波オシレータ（２６）と、
入力ビットストリーム（２１）とマスタクロック信号（２５）とに基づいて、プッシュプルゲート駆動信号（４６）を発生するためのデジタルプリドライバ（４４）と、
Ｓクラスの高電力無線周波増幅器（１４）を駆動するプッシュプルゲート駆動信号（４６）を増幅するためのクラスＳのプリドライバ出力段（４８）と
を備えることを特徴とする無線周波電力増幅器システム。
【請求項２５】
請求項２４記載の無線周波電力増幅器システムにおいて、該システムはさらに、
クラスＳのプリドライバ出力段（４８）の出力側にあるバルントランス（３２）と、
高電力増幅器（１４）の入力側にあるマッチングネットワーク（３４）と
を備えることを特徴とする無線周波電力増幅器システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワイヤレス通信での使用に適した高電力無線周波電力増幅器（ＲＦ−ＰＡ）に関し、より詳細には、再同期デジタル／アナログ変換器を含むデジタル-アナログハイブリッド型ＲＦアーキテクチャを採用して、効率的な高電力出力段を駆動するプリドライバサブアセンブリに関する。
【背景技術】
【０００２】
いくつかのタイプの無線周波電力増幅器（ＲＦ-ＰＡ）伝送チェーンが当該分野で知られている。アナログベースのチェーンは、デジタル信号処理（ＤＳＰ）を介してベースバンド及び中間周波数の信号処理を行い、次に精密な高速高分解能のデジタル／アナログ変換器（ＤＡＣ）を介して中間周波数（ＩＦ）のアナログ領域への遷移を行う。ＩＦでフィルタリングし、所望の搬送周波数に直交アップコンバートし、電力増幅してチェーンが完了する。このタイプのアナログ増幅器のチェーンは、特に最終の高電力段で任意の出力電力レベルまで拡張できるという利点を有しているので、このタイプのプリドライバはワイヤレス基地局で用いられる例えばドハティ(Doherty)ＨＰＡ等の高電力増幅器（ＨＰＡ）を駆動するのに適している。しかしながら、低ジッタで低位相ノイズのシンセサイザ及び機能ブロックが複数必要であるため設計が複雑になり、同相（Ｉ）及び直交（Ｑ）ミスマッチをゼロにすることが必要になる。
【０００３】
また、クラスＳのデジタル増幅器は、スイッチモードのクラスＤのオーディオ増幅器で用いられている技術と類似する技術を使用している。クラスＳの増幅器には、プリドライバの機能の大部分をデジタル領域に移動するという利点があり、デジタル領域では大規模集積回路（ＶＬＳＩ）技術でチップ数が低減され、アナログ回路のオフセット及びドリフト特性が排除される。しかし、これに伴う高いスイッチング周波数（これは通常は搬送周波数の４倍である）と理想的ではない出力デバイスとが組み合わさると、効率が落ちてスペクトル歪がもたらされる。こういった影響は電力出力が上がるにつれて増大するが、これは、より大きなデバイスが必要になるため、及び寄生電力損失がより高くなるためである。
【０００４】
したがって、ワイヤレス通信で使用される高電力ＲＦ-ＰＡを駆動するのに適する改善されたプリドライバ回路が依然として必要とされている。より詳細には、クラスＳのデジタル設計のＶＬＳＩ集積の恩恵と、アナログ設計の任意の出力電力レベルまで拡張できるという特性とを兼ね備えた、ＲＦ-ＰＡプリドライバの回路アーキテクチャが必要とされている。
【発明の概要】
【０００５】
本発明は、再同期デジタル／アナログ変換器を含むデジタル-アナログハイブリッド型のＲＦアーキテクチャを採用して、ワイヤレス通信で使用される効率的な高電力出力段を駆動するＲＦ-ＰＡプリドライバ回路において具現化することができる。アナログ-デジタルハイブリッド型のＲＦアーキテクチャは、従来のクラスＳアーキテクチャにみられる高いデジタルコンテンツ統合の利点を維持しつつ、出力トランジスタ及びビットストリーム発生器の性能要件を緩和するものである。結果として得られたプリドライバ回路は、クラスＳのデジタル設計のＶＬＳＩ集積の恩恵と、アナログ設計の任意の出力電力レベルまで拡張できるという特性とを兼ね備える。したがって、このアナログ-デジタルハイブリッド型の駆動回路は、ワイヤレス通信システムで用いられる標準的なアナログ高電力増幅器での使用に極めて有効である。
【０００６】
得られたＲＦ-ＰＡサブアセンブリのパッケージングは、従来のバンドパスＲＦマッチング技術を、信号がデジタルであるＲＦ-ＤＡＣ集積回路内を除けば、いたるところで採用できるので容易になる。バンドパスフィルタリングは低い電力レベルで行われ、これにより、帯域外ビットストリームノイズが減衰され、ポストＤＡＣ利得段の相互変調要件が緩和される。さらに、ビットストリーム発生器のフルスケールスタビリティの要件も、低いビットストリーム変調の深さをＤＡＣ及びその後続の利得段で増大した利得で補償することができるので、緩和される。またさらに、アナログ-デジタルハイブリッド型のＲＦアーキテクチャは、デジタルＲＦ技術を、搬送周波数の倍数でスイッチングする従来のクラスＳの超高調波出力デバイスでは実現できない任意の大きさの放出電力レベル及び任意の高さの搬送周波数に拡張使用することができる。大量の信号処理がデジタル領域に移動するので、効率は高電力出力段として選択された構造に大きく依存することになる。
【０００７】
上記の記載及び以下の詳細な説明はともに例示及び説明を目的としており、特許請求の範囲の発明を制限するものではない。本明細書に組み込まれその一部をなす添付図面は、本発明の実施形態を例示するものであり、本発明の原則を説明する役割をする。
添付図面を参照することにより、本発明の多数の利点について理解が深まるであろう。
【図面の簡単な説明】
【０００８】
【図１】高電力増幅器を駆動するアナログ-デジタルハイブリッド型のＲＦプリドライバの概略図である。
【図２】アナログ-デジタルハイブリッド型のＲＦ増幅器システムの代替的な実施形態の概略図である。
【図３】アナログ-デジタルハイブリッド型のＲＦ増幅器システムの第１の実施形態の再同期ＤＡＣのブロック図である。
【図４】アナログ-デジタルハイブリッド型のＲＦ増幅器システムの第１の実施形態の再同期ＤＡＣの概略図である。
【図５Ａ】アナログ-デジタルハイブリッド型のＲＦプリドライバにおける入力ビットストリームの周波数スペクトルを示すグラフである。
【図５Ｂ】アナログ-デジタルハイブリッド型のＲＦプリドライバにおける入力ビットストリームの周波数スペクトルの一部を拡大して示すグラフである。
【図６Ａ】アナログ-デジタルハイブリッド型のＲＦプリドライバにおける出力ビットストリームの周波数スペクトルを示すグラフである。
【図６Ｂ】アナログ-デジタルハイブリッド型のＲＦプリドライバにおける出力ビットストリームの周波数スペクトルの一部を拡大して示すグラフである。
【図７】アナログ-デジタルハイブリッド型のＲＦプリドライバによって駆動されるＨＰＡについて出力ＲＦ信号を時間領域で示すグラフである。
【発明を実施するための形態】
【０００９】
普及している無線周波電力増幅器（ＲＦ-ＰＡ）伝送チェーンは直接変換を用いており、該直接変換では、中間周波数（ＩＦ）の同相信号及び直交信号（Ｉ信号及びＱ信号）は、複数のベースバンドＩチャネル及びＱチャネルを組み合わせ、該組み合わされた信号をＩＦに変える（up-translating）ことにより、デジタル的に合成される。個々の高分解能デジタル／アナログ変換器（ＤＡＣ）がこれらＩ及びＱをアナログ形式に変換し、これがバンドパスフィルタ（ＢＰＦ）でフィルタリングされるが、このプロセスをＤＡＣユニットでアップサンプリング及びプリフィルタリングすることで補助してもよい。得られたものは、搬送周波数までミキシングされることにより直交変換（quadrature-upconverted）されて、ＲＦ-ＰＡの駆動に適用される。この方式は、２つのスペクトル的に純粋なシンセサイザ及び相当数の精密なアナログ部品を必要とする。チャネル間のＩＱミスマッチに対しては継続的にリキャリブレーションを行う必要がある。さらに、ＲＦ-ＰＡの非線形性を補償し、必要とされるＲＦ-ＰＡのダイナミックレンジを低減して、システムの効率を向上させるために、デジタルプリディストーション（ＤＰＤ）処理及びクレストファクタ低減（ＣＦＲ）処理がデジタル領域に適用されることが通例である。
【００１０】
クラスＳデジタルＲＦ-ＰＡは、スペクトルが急峻なビットストリームを採用して、出力段をバイナリ方式でスイッチングする代替的な回路方式である。動作においては、シグマデルタ変調器又はビタビベースの最適ビットパターン変調器等のビットストリーム発生器が、入力のベースバンドのデジタルデータ信号をデジタルパルスストリームへ符号化し、このデジタルパルスストリームでは情報を持つベースバンド信号の周波数が所望の搬送周波数に周波数変換されている。同時に、符号化処理は量子化ノイズを形成するが、これは必ず搬送周波数付近で大きく減衰されて伝送帯域から外れる。得られたビットストリームにより、プッシュプルスイッチモード最終段のゲートが、レベルシフトゲートドライバを介して駆動される。最終段の出力がバンドパスフィルタ（ＢＰＦ）を通過することで、変調ＲＦ信号が復元され、帯域外の量子化ノイズが排除される。
【００１１】
従来のクラスＳのＲＦ-ＰＡは、理論的には１００％に近い効率を有することができるが、いくつかの短所もある。出力トランジスタはパルスモードで搬送周波数の超高調波(superharmonic)で動作し、これには歪み及び効率損失を最小化するためにオン及びオフ状態の間の迅速な遷移が必要である。トランジスタのスイッチング時間は搬送周波数で動作する従来の線形又はクラスＥ/Ｆのスキームで要求されるものよりも厳密である。なぜなら、高電力は大きなデバイス領域を必要とし、したがって浮遊容量が増大し、立ち上がり時間が悪化するからである。例えば、２ＧＨｚ帯のシステムでは、バンドパスビットストリームの基本的な出力期間は１/（４×２ＧＨｚ）＝１２５ｐｓであり、１２５ｐｓよりも十分に短いドレイン電流遷移時間を必要とする。オーバーサンプリングレートが４倍(4x)から２倍(2x)になると、およそ３ｄＢ（sin x）／xのロールオフ損失が生じ、結果として電力損失が生じる。帯域外ノイズを除外するには高電力ＢＰＦが必要であり、これが損失をまねく。送信受信のフィードスルーを考慮するとＢＰＦは電力スイッチング段に近似しなければならない。
【００１２】
さらに、クラスＳのＲＦ-ＰＡはパルス様式で動作するので、狭帯域ＲＦマッチング技術を除けばＢＰＦより前の信号経路は全て広帯域でなくてはならず、物理的にコンパクトなＭＭＩＣハイブリッド型パッケージングが必要である。高いＲＦ-ＰＡの効率を得るには、ビットストリーム発生器はそのほぼ全範囲（すなわち、全出力オンから全出力オフまでの範囲）で、信号対ノイズ歪比（ＳＮＤＲ）が許容範囲である必要がある。最新技術を用いれば、ほとんどのシングルビットシグマデルタ変調器の安定境界は５０％を超え得るが、これを十分なＳＮＤＲを維持しながら達成することは、未だ困難である。
【００１３】
本発明は、先行技術のＲＦ-ＰＡ駆動回路のこれらの問題点を、標準的なＨＰＡ出力デバイスを駆動するのに適した再同期デジタル／アナログ変換器を含むアナログ-デジタルハイブリッド型のＲＦアーキテクチャを採用するＲＦ-ＰＡプリドライバ回路の使用により、解決するものである。このハイブリッド型のＲＦアーキテクチャは、従来のクラスＳのアーキテクチャにみられる高いデジタルコンテンツ統合の利点を維持しつつ、出力トランジスタ及びビットストリーム発生器の性能要件を緩和するものである。結果として得られるプリドライバ回路は、クラスＳのデジタル設計のＶＬＳＩ集積の恩恵と、アナログ設計の任意の出力電力レベルまで拡張できるという特性とを兼ね備えている。このアナログ-デジタルハイブリッド型の駆動回路は、ワイヤレス通信システムで用いられるアナログ高電力増幅器での使用に、極めて適している。
【００１４】
図１は、ＨＰＡ１４を駆動するアナログ-デジタルハイブリッド型のＲＦプリドライバ１２を備えたＲＦ-ＰＡシステム１０の概略図である。ビットストリーム発生器２０は基本的なクロックレートで動作し、情報をもつベースバンドのＩ及びＱデジタルデータ信号１６を所望の搬送周波数１８へ符号化してビットストリーム２１を生成する。ビットストリーム発生器２０のクロックレートは、例えば所望の搬送周波数１８の４倍等の、所望の搬送周波数の調波（Ｋ×Ｆcarrier）であることが通常である。ビットストリーム発生器２０は、通常、独立したベースバンドＩチャネル及びＱチャネルを周波数シフトで近似並置にすることにより生成される、集約された同相及び直交（Ｉ及びＱ）ベースバンド信号１６の形のデジタルデータ信号１６を受信する。集約されたＩ及びＱベースバンド信号１６がビットストリーム発生器２０へ搬送される前に、クレストファクタ低減（ＣＦＲ）プロセッサ１５及びデジタルプリディストーション（ＤＰＤ）プロセッサ１７をこのデジタルデータ信号１６に適用してもよい。ＣＦＲ及びＤＰＤプロセッサの役割は主に、プリドライバ１２が必要とするダイナミックレンジを低減し、出力ＨＰＡ１４において非線形性の補正及び出力スペクトル再生（regrowth）の低減を行うことである。ＣＦＲ１５プロセッサ及びＤＰＤプロセッサ１７の一方又は双方は、ビットストリーム発生器２０の決定機構に組み込まれてもよい。
【００１５】
入力ビットストリーム２１は、好ましくは低電圧差動正エミッタフォロア論理（ＰＥＣＬ）形式で、再同期デジタル／アナログ変換器（ＤＡＣ）２４へ伝えられる。この例ではシングルビットシリアルパスが示されているが、ビットストリーム発生器２０における非直列化及びＤＡＣ２４における直列化を行ってパラレル転送を採用することも可能である。論理が複雑であるために、ビットストリーム発生器２０は高密度デジタルＣＭＯＳで実現して、内部クロック発生器を用いることが好ましい。このようなオシレータはリング型であるか又は低Ｑリアクタンス素子を採用することが一般的であるので、オシレータの位相ノイズ特性は空気インターフェース(air interface)を供給するには不十分である。このような理由及びＤＡＣ２４へのビットストリームの経路で生じる伝送非対称性を排除するために、リタイミングフリップフロップがＤＡＣの一部として設けられ、通常は所望の搬送周波数の４倍であるストリームサンプリングレートで動作する低ジッタ低位相ノイズのマスタクロックオシレータ２６により発生されるマスタクロック信号２５を用いて、入来するビットストリーム２１を再同期する。
【００１６】
ＤＡＣ２４は全体の効率には部分的に貢献するだけであるため、最大のビットストリーム変調深さに到達することができない場合は、以降の低レベル段で増大された利得で補償することができる。ＤＡＣ２４は、高速ＳｉＧｅ  ＢｉＣＮＯＳ処理で製造されることが好ましく、この処理は通過する信号を最低限しか破損しない。ＤＰＤは周波数を、伝送される信号の３次／５次高調波まで補正しなければならないので、ＤＡＣ２４から出力ＨＰＡ１４までの経路の帯域幅は、情報の帯域幅の３から５倍である必要がある。
【００１７】
再同期ＤＡＣ２４から出力されるリタイミングされたビットストリーム信号２７は、ＢＰＦ２８によりバンドパスフィルタリングされる。この特定の例におけるＢＰＦは、離散型ネットワークを示しているが、伝送線路、電気音波フィルタ、又は任意の他の適切なＢＰＦ技術として実現してもよい。次に、ＢＰＦ２８から出力されるフィルタリングされたビットストリーム信号２９は、最終出力の高電力増幅器１４を通常は４０ｄＢｍＷである所望の出力レベルにするために必要な２０ｄＢｍＷの範囲以上に電力レベルを上昇させるために、中電力の可変利得増幅器（ＭＰＡ  ＶＧＡ）３０に供給される。ＢＰＦ２８は、信号チェーンの中のできるだけ前の位置に置かれて、ビットストリームの帯域外ノイズにより後続の増幅器の段で相互変調歪が生じることを防止できるようにする。
【００１８】
出力ＨＰＡ１４はドハティ型であり、通常は２ＧＨｚで動作して約６．５ｄＢのＰＡＰＲのＣＦＲ低減されたマルチキャリア信号において４５％〜６０％の効率をもたらし、約１７ｄＢの電力利得を有する。マルチパスのドハティ設計を選択して電力バックオフにおいて効率を向上することもできる。ＭＰＡ段の追加及びＨＰＡ電力の増大によって出力電力を任意のレベルに上昇させてもよい。ＨＰＡ１４は、一般的なＬＤＭＯＳ又はＧａＮデバイスを用いて構成することができ、特別なデバイスの要件は必要ではない。図１では、ＭＰＡ３０は差動型として示されており、ＨＰＡ１４ネットワークの入力にバルン(balun)トランス３２及びマッチングネットワーク３４が必要であるが、他の適宜のタイプのＭＰＡを用いて出力ＨＰＡへの対応する変調を行うこともできる。
【００１９】
図２は、ＨＰＡ１４を駆動するクラスＳのアナログ-デジタルハイブリッド型のＲＦプリドライバ４２を備えたＲＦ-ＰＡシステム４０の概略図であり、ここでも、ＨＰＡ１４は２ＧＨｚで動作するドハティ型１７ｄＢである。プリドライバ４２は、入力ビットストリーム２１を生成するビットストリーム発生器２０並びに発生器の前に置かれたＣＦＲ１５プロセッサ及びＤＰＤ１７プロセッサと、マスタクロックオシレータ２６とを備えており、これらは図１に示したＲＦ-ＰＡシステム１０について記載したものに相当する。しかしこの代替的な設計では、入力ビットストリームをデジタルプリドライバ４４に供給して、クラスＳのプリドライバ４８の出力トランジスタ５０のゲートを駆動するように構成されたノミナルの相補出力パルス信号４６を生じさせ、そしてこのプリドライバ４８がＨＰＡ１４を駆動する。
【００２０】
上述の代替的なＨＰＡドライバは、ワイヤレス通信の基地局で一般的に用いられる１〜２５ワットの範囲の出力レベルを生じさせるのに極めて好適である。この実施形態では、内部ＢＰＦ５２をもつ低電力でクラスＳのプリドライバ出力段４８がＨＰＡ１４を駆動する。出力段４８の一部として実装されるバルントランス５４と、ＨＰＡ入力段の一部として実装される入力マッチングネットワーク３４とは、ＢＦＰ５２と、ＨＰＡ１４の増幅器３６との間に配置される。ここでは出力段４８はカレントモード型のものとして示されているが、デュアルボルテージモードの構成を用いることもできる。
【００２１】
プッシュプルデジタルプリドライバ４４をクラスＳのプリドライバ出力段４８のゲートドライバとして使用すると、プリドライバ４８の出力信号が比較的低い出力レベルであり、５０ｄＢｍＷ（１００Ｗ）の電力及び１７ｄＢのＨＰＡ利得を有するＲＦシステム出力信号３７に対して約３３ｄＢｍＷであるという点で、クラスＳ方式の欠点がある程度回避される。したがって、小型でスイッチング速度の速いクラスＳのデバイスをプリドライバ４８で用いることができ、これにより、システム全体の効率の計算において、クラスＳのスイッチング効率は主要なファクタではなくなる。
【００２２】
図３は、図１に示したアナログ-デジタルハイブリッド型のＲＦプリ増幅器４２の再同期ＤＡＣ２４のブロック図であり、図４はその概略図である。ＤＡＣ２４は、図１に示した特定のＲＦ  ＨＰＡ１４と互換性のある新規の高電力出力段６８を備えている。他の構成も、本発明の技術思想及び範囲内である。この特定の実施形態では、ビットストリーム発生器２０からの入力ビットストリーム２１は、再同期フリップフロップ６０のＩＮ＿ｐ及びＩＮ＿ｎ端子で受信されて、そこでマスタクロック信号２５（この例では所望の搬送周波数の４倍）を用いて、マスタクロックオシレータ２６により供給された所望の搬送周波数１８に再同期され、再同期信号６１がもたらされる。再同期されたビットストリーム信号６１はカスコード接続の電流ルーティングペア６２へ与えられる。該ペア６２の抵抗負荷が接続されたコレクタが、相補ビットストリーム信号６３を生成し、この信号６３をエミッタフォロアバッファ６４によりバッファ及びダウンシフトして、バッファされたビットストリーム信号６５を生成し、これをテレスコーピング(telescoping)インバータカスケード６６へ印加し、テレスコーピングインバータカスケード６６が、カスコード接続の出力バイポーラｎｐｎトランジスタ６８のエミッタにおけるＮチャネルＣＭＯＳデバイスのゲートを駆動するための相補反転ビットストリーム信号６７を生成する。これにより、カスコードされた出力トランジスタ６８がリタイミングされたビットストリーム信号２７を生成し、この信号はＢＰＦ２８を通過してＶＧＡ／ＭＰＡ３０へ印加され、ＨＰＡ１４を駆動する出力ビットストリーム信号３１が生成される。
【００２３】
カスコードされた出力トランジスタ６８のベースは、関連するＣＭＯＳデバイス６８がターンオンしたときに例えば１５ｍＡ等の特定の値のコレクタ電流を生じさせるように、十分なレベルの電圧に調整されている。トランジスタのエミッタが選択的に開回路になり固定抵抗へ接続され、この方式により、ＤＡＣ２４の出力ｐｎｐトランジスタ６８は、ＢＶｃｅｏではなくてＢＶｃｂｏの様式で動作し、高い降伏特性を生じる。降伏付近のコモン-エミッタ構成では、トランジスタの電流利得βが、ベース層に引き込まれたｂ-ｃ接合の衝突電離ホールから生じたベース電流を大きくする。その結果、ＢＶｃｂｏはＢＶｃｅｏのβ１/ｍ倍と等しくなる。ここで、ｍは実験的ファクタでありシリコンでは約４である。例えばβが約５０でＢＶｃｅｏが約３．５ＶのＳｉＧｅ  ＢｉＣＭＯＳ処理であれば、ＶＢｃｂｏは約８Ｖである。したがって、５０Ｑ負荷の両端間で約８Ｖのコレクタ電圧のピーク対ピーク振幅を得ることができ、各端子で少なくとも２２ｄＢｍＷのＲＦ-ＤＡＣ出力電力が生じる。
【００２４】
デジタルデータ信号のリタイミングのために、再同期ＤＡＣ２４は、所望の搬送周波数１８で入力デジタルデータ信号２１を再同期するための、所望の搬送周波数１８の高調波（例えば所望の搬送周波数の４倍等）で動作するマスタクロック信号２５を発生する、低ジッタのマスタクロックオシレータ２６を備えている。デジタルデータビットストリーム２１を所望のマスタクロック信号２５と同期することにより、ビットストリーム発生器２０からバックプレーンのコンダクタにわたる信号伝送により生じる非対称性が排除される。ビットストリーム発生器２０は、論理の複雑度が高いので、細線のＣＭＯＳ技術を用いてシリコンチップ上に実現することが好ましい。さらに再同期は、放出されたＲＦ信号に必要なものよりも劣る位相ノイズ特性をもつクロッキングＰＬＬのビットストリーム発生器でも使用可能である。
【００２５】
図１に示したビットストリーム発生器２０で代表されるシグマデルタ変調器又は他の手段から再同期ＤＡＣ２４へ配送されるビットストリームデジタルデータ信号２１は、好ましくは差動形式で、又はＤＡＣ２４が受信できる任意の他の適切な形式で伝送される。ＤＡＣ２４内では、デジタルデータ信号２１が低位相ノイズ（低ジッタ）マスタクロックオシレータ２６により受信されると、リタイミングフリップフロップ６０により同期される。リタイミングフリップフロップ６０の前に位相調整ブロック５９を備えることが好ましく、このブロック５９は、到来するビットストリーム２１を、低位相ノイズオシレータ２６により伝送されたリタイミングクロック２５に集中させる。位相調整は、ビットストリーム発生器からのクロックと低位相ノイズのマスタクロック２６との間のタイムスキューの原因になる。これらのクロックは全く同じ周波数であるが、許容誤差である接続線の長さ、トランシーバの遅延、及びビットストリーム発生器２０をクロッキングするオンチップＰＬＬにおける位相シフトにより、任意の位相オフセットを有する場合がある。
【００２６】
図５Ａは、図１で示したアナログ-デジタルハイブリッド型のＲＦプリドライバシステム１０の入力ビットストリーム２１の周波数スペクトルをゼロから４．０ＧＨｚの周波数範囲で示したグラフである。図５Ｂは、入力ビットストリーム２１の周波数スペクトルの１．８〜２．４ＧＨｚの周波数範囲の部分を拡大して示すグラフである。図６Ａは、出力ビットストリーム３１の周波数スペクトルを０〜４．０ＧＨｚの周波数範囲で示したグラフであり、図６Ｂは、出力ビットストリーム３１の周波数スペクトルの１．８〜２．４ＧＨｚの周波数範囲の部分を拡大して示すグラフである。図７は、２．０ＧＨｚで動作する例示的なドハティ型１７ｄＢ  ＨＰＡ１４について、ＨＰＡ１４のＲＦ出力信号３７を時間領域で示すグラフである。なお、プリドライバ１２の利得は、ＨＰＡ１４を駆動するのに要求される少なくとも２２ｄＢｍＷであることに限定されるものではなく、また、本発明は、本発明の動作原理を説明するために選択されたこの特定のドハティ型ＨＰＡを駆動することに限定するものではない。
【００２７】
本発明は、既存のシステムを適合させること又は再構築することから（ただし必須ではないが）成る。あるいは、本発明を具現化する新たな装置を提供してもよい。
本明細書に述べる方法は全て、方法の実施形態の１又は複数のステップの結果を記憶媒体に記憶することを含む。結果は本明細書に記載した任意の結果を含み、当該技術分野で既知の任意の様式で記憶される。記憶媒体は、本明細書に記載した任意の記憶媒体又は当該技術分野で知られている任意の他の適切な記憶媒体を含む。結果が記憶された後は、記憶媒体においてこの結果にアクセスして本明細書に記載した任意の方法又はシステムの実施形態で用いることができ、ユーザへ表示するためにフォーマットすること、別のソフトウェアモジュール、方法、又はシステムで用いること等ができる。さらに、この結果は「永久的に」、「半永久的に」、一時的に、又はある期間の間記憶しておくことができる。例えば、記憶媒体がランダムアクセスメモリ（ＲＡＭ）であれば、結果が記憶媒体の中にいつまでも存在し続けるとは限らない。
【００２８】
また、上述した方法の実施形態のそれぞれは、本明細書に記載した任意の他の方法の任意の他のステップを含んでいてもよい。さらに、上述した方法の実施形態のそれぞれは、本明細書に記載の任意のシステムにより実行することができる。
当業者であれば、さまざまな手段（例えば、ハードウェア、ソフトウェア、ファームウェア）により本明細書に記載した処理、システム、及び他の技術が達成できること、そして好適な達成手段はこれらの処理、システム、及び他の技術が展開される状況に応じて異なることが理解できるであろう。例えば、実施者が速度及び精度を最重要視すると決めた場合は、主にハードウェアやファームウェアの達成手段を選ぶ可能性がある。あるいは、柔軟性を最重要視するのであれば、実施者は主にソフトウェアによる実施を選ぶ場合もある。またあるいは、実施者はハードウェア、ソフトウェア、及びファームウェアの全て又はいずれかの組み合わせを選ぶ場合がある。したがって、本明細書に記載した処理、システム、及び他の技術を達成するための手段はいくつかあるが、どの達成手段を選択するかは、この達成手段が展開される状況及び実施者の特定の関心事項（例えば、速度、柔軟性、又は予測可能性）に依存し、いずれも異なり得るという点で、いずれかの達成手段が他よりも本質的に優れているわけではない。当業者であれば、実施の光学的な態様では光ハードウェア、光ソフトウェア、光ファームウェアを採用するのが通常であることが分かるであろう。
【００２９】
当業者であれば、本明細書に記載したようにしてデバイスや処理について説明すること及びその後に技術的手法を用いて記載されたデバイスや処理をデータ処理システムに組み込むことは、当該技術分野では一般的であることが理解できるであろう。すなわち、本明細書に記載したデバイスや処理の少なくとも一部は妥当な量の実験を経てデータ処理システムに組み込まれる。当業者であれば、通常のデータ処理システムは、１又は複数のシステムユニットハウジング、映像表示デバイス、揮発性メモリや非揮発性メモリ等のメモリ、マイクロプロセッサやデジタル信号処理プロセッサ等のプロセッサ、オペレーティングシステム、ドライバ、グラフィカルユーザインターフェース、及びアプリケーションプログラム等のコンピュータエンティティ、タッチパッド又はタッチスクリーンや、フィードバックループ及び制御モータ（例えば、位置や速度を感知するためのフィードバック、成分や量を移動、調節するための制御モータ）を含む制御システム等の１又は複数の相互作用装置、を備えているのが一般的であることが理解できるであろう。通常のデータ処理システムは、データ計算／通信システムやネットワーク計算／通信システムで一般的にみられるもの等の任意の適切な市販の部品を用いて実施することができる。
【００３０】
本明細書に記載の主題は、種々の他の部品内に含まれた又はこれらと接続された種々の部品を示している場合がある。ここに記載されたアーキテクチャは単なる例示であって、実際には、同じ機能を達成する他の数多くのアーキテクチャを実施することができる。概念的な意味では、同じ機能を達成する部品の任意の配置は、所望の機能が達成されるように効果的に「関連付け」されている。したがって、本明細書において任意の２つの部品を組み合わせて特定の機能を達成する場合、この２つの部品は、アーキテクチャであろうが中間部品であろうが、所望の機能が達成されるように互いに「関連付けされている」とみなすことができる。同様に、このように関連付けされた任意の２つの部品は、所望の機能を達成するために互いに「接続」又は「結合」されたものとみなすこともでき、このような関連付けが可能な任意の２つの部品は、所望の機能を達成するために互いに「結合可能」であるとみなすこともできる。結合可能なものの特定の例は物理的に結合可能な部品、物理的に相互作用する部品、ワイヤレスで相互作用可能な部品、ワイヤレスで相互作用する部品、論理的に相互作用する部品、論理的に相互作用可能な部品を含むが、これに限定するものではない。
【００３１】
本明細書に記載した本主題の特定の態様について図示及び説明したが、本明細書の教示に基づいて、本明細書に記載の主題及びそのより広い態様から逸脱しない範囲で変更や修正が可能であることは、当業者には明らかであろう。したがって、添付の請求項はその範囲内に、本明細書に記載した主題の真の精神及び範囲内にあるこういった変更及び修正を包含している。
さらに、本発明は添付の請求項により特定されるものと解釈すべきものである。
【００３２】
本発明の特定の実施形態について説明したが、当業者がこの発明のさまざまな修正及び実施形態を上述の記載の技術思想及び範囲から逸脱しない範囲で行うことができることは明らかである。したがって、本発明の範囲を限定できるのは本明細書に添付した請求項のみであるといえる。
この開示内容及びこれに付随する数多くの利点は上述の記載から理解できるであろう。そして、部品の形、構成、及び配置のさまざまな変更は開示された主題から逸脱しない範囲で又はその重要な利点の全てを犠牲にはしない範囲で、さまざまな変更を行うことができることが明らかであろう。記載した形は単なる例示であって、こういった変更は以下の請求項に包含されるものとする。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【外国語明細書】
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