(57)【要約】【課題】  積層型キャパシタにおける、リーク電流の低減及び素子の劣化の抑制。【解決手段】  半導体基板１０上に第１絶縁膜１２を形成する工程と、第１絶縁膜１２上に下部電極１４を形成する工程と、下部電極１４の上面および側面を被覆する誘電体膜１６を形成する工程と、誘電体膜１６上に上部電極１８を形成する工程と、下部電極１４の上面および側面を被覆する領域を残して誘電体１６膜をドライエッチングすることにより、第１絶縁膜１２を露出させる工程と、第１絶縁膜１２をウエットエッチングにより除去する工程とを有することを特徴とするキャパシタ１００の製造方法。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に下部電極を形成する工程と、
前記下部電極の上面および側面を被覆する誘電体膜を形成する工程と、
前記誘電体膜上に上部電極を形成する工程と、
前記下部電極の上面および側面を被覆する領域を残して前記誘電体膜をドライエッチングすることにより、前記第１絶縁膜を露出させる工程と、
前記第１絶縁膜をウエットエッチングにより除去する工程とを有することを特徴とするキャパシタの製造方法。
【請求項２】
前記第１絶縁膜をウエットエッチングにより除去する工程は、前記誘電体膜の側面が前記第１絶縁膜の側面よりも外側に延在するように実施されることを特徴とする請求項１に記載のキャパシタの製造方法。
【請求項３】
前記誘電体膜の側面が前記第１絶縁膜の側面よりも外側に延在する部分の長さは、０．５μｍ以上２μｍ以下であることを特徴とする請求項２に記載のキャパシタの製造方法。
【請求項４】
前記基板と前記第１絶縁膜との間に、プラズマＣＶＤ装置を用いて形成された窒化シリコンからなる第２絶縁膜を形成する工程をさらに有することを特徴とする請求項１に記載のキャパシタの製造方法。
【請求項５】
半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に上部電極を形成する工程と、
ドライエッチングにより、前記誘電体膜を除去して前記下部電極を露出させる工程と、
前記露出した下部電極をウエットエッチングにより除去することで、前記第１絶縁膜を露出させる工程とを有することを特徴とするキャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に形成される積層型のキャパシタの製造方法に関する。
【背景技術】
【０００２】
基板上に直接または絶縁膜を介し、下部電極、誘電体膜、上部電極を順に形成することにより作成された積層型のキャパシタが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−５８２９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の積層型キャパシタでは、キャパシタの側面を通じて、上部電極から下部電極へのリーク電流、及び上部電極から基板へのリーク電流が発生し、当該リーク電流により素子の劣化が生じてしまうという課題があった。
【０００５】
本発明は上記課題に鑑みなされたものであり、リーク電流による素子の劣化を抑制することのできるキャパシタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に下部電極を形成する工程と、前記下部電極の上面および側面を被覆する誘電体膜を形成する工程と、前記誘電体膜上に上部電極を形成する工程と、前記下部電極の上面および側面を被覆する領域を残して前記誘電体膜をドライエッチングすることにより、前記第１絶縁膜を露出させる工程と、前記第１絶縁膜をウエットエッチングにより除去する工程とを有することを特徴とするキャパシタの製造方法である。
【０００７】
上記構成において、前記第１絶縁膜をウエットエッチングにより除去する工程は、前記誘電体膜の側面が前記第１絶縁膜の側面よりも外側に延在するように実施される構成とすることができる。
【０００８】
上記構成において、前記誘電体膜の側面が前記第１絶縁膜の側面よりも外側に延在する部分の長さは、０．５μｍ以上２μｍ以下である構成とすることができる。
【０００９】
上記構成において、前記基板と前記第１絶縁膜との間に、プラズマＣＶＤ装置を用いて形成された窒化シリコンからなる第２絶縁膜を形成する工程をさらに有する構成とすることができる。
【００１０】
本発明は、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に下部電極を形成する工程と、前記下部電極上に誘電体膜を形成する工程と、前記誘電体膜上に上部電極を形成する工程と、ドライエッチングにより、前記誘電体膜を除去して前記下部電極を露出させる工程と、前記露出した下部電極をウエットエッチングにより除去することで、前記第１絶縁膜を露出させる工程とを有することを特徴とするキャパシタの製造方法である。
【発明の効果】
【００１１】
本発明に係るキャパシタによれば、リーク電流による素子の劣化を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】比較例に係るキャパシタの構成を示す図である。
【図２】実施例１に係るキャパシタの構成を示す図である。
【図３】耐電力性の比較結果を示すグラフである。
【図４】実施例２に係るキャパシタの構成を示す図である。
【図５】実施例２に係る半導体装置の断面模式図である。
【図６】半導体装置の製造工程を示す図（その１）である。
【図７】半導体装置の製造工程を示す図（その２）である。
【図８】半導体装置の製造工程を示す図（その３）である。
【図９】実施例２の変形例に係る半導体装置の断面模式図である。
【図１０】実施例３に係るキャパシタの構成を示す図である。
【発明を実施するための形態】
【００１３】
最初に、比較例に係る積層型キャパシタについて説明する。
【００１４】
図１は、比較例に係るキャパシタの断面模式図である。基板９１上に、絶縁膜９２、下部電極９４、誘電体膜９６、及び上部電極９８が順に形成されている。基板９１としてはＳｉＣ、絶縁膜９２としては酸化シリコン（ＳｉＯ２）、誘電体膜９６としては窒化シリコン（ＳｉＮ）、下部電極９４及び上部電極９８としては銅（Ｃｕ）等の金属が、それぞれ用いられている。下部電極９４、誘電体膜９６、及び上部電極９８により、積層型のキャパシタ９０が構成されている。
【００１５】
比較例に係るキャパシタ９０は、上部電極９８、誘電体膜９６、下部電極９４の側面がドライエッチングによりパターニングされ、それぞれの側面が露出している。このため、キャパシタ９０の側面を介して、上部電極９８から下部電極９４へのリーク電流と、上部電極９８から基板９１へのリーク電流が、それぞれ発生する（図中矢印）。このリーク電流は、絶縁膜９２および誘電体膜９６の側面に形成された導電性物質に起因するものと思われる。その結果、キャパシタ９０の耐電力性が低下し、寿命が短くなるなど、素子の劣化が生じてしまう。
【００１６】
以下の実施例では、上記のリーク電流による素子の劣化を抑制することのできる積層型キャパシタについて説明する。
【実施例１】
【００１７】
図２は、実施例１に係るキャパシタの構成を示す図である。図２（ａ）は上面図、図２（ｂ）は図２（ａ）のＡ−Ａ線に沿った断面図、図２（ｃ）は図２（ａ）のＢ−Ｂ線に沿った断面図である。図２（ｂ）に示すように、基板１０上に絶縁膜１２（以下、第１絶縁膜１２とする。）、下部電極１４、誘電体膜１６、及び上部電極１８が順に形成されている。また、図２（ｃ）に示すように、上部電極１８にはブリッジ配線２０が、下部電極１４にはブリッジ配線２２が、それぞれ接続されている。ブリッジ配線２０及び２２は、それぞれキャパシタ１００の外側における基板１０上に延在して形成されている。図２（ａ）における符号１９で囲まれた領域は、下部電極１４の引き出し部である。また、図２（ａ）では、ブリッジ配線２０及び２２の記載を省略している。
【００１８】
基板１０としては、例えば表面にＡｌＧａＮ層及びＧａＮ層からなるエピタキシャル層が形成されたＳｉＣ基板を用いることができる。第１絶縁膜１２としては、例えば酸化シリコン（ＳｉＯ２）を用いることができる。下部電極１４としては、例えば基板１０側からＷＳｉ、チタン（Ｔｉ）、金（Ａｕ）、チタン（Ｔｉ）が順に積層された金属膜を用いることができる。誘電体膜１６としては、例えば窒化シリコン（ＳｉＮ）を用いることができる。上部電極１８としては、例えば基板１０側からチタン（Ｔｉ）及び金（Ａｕ）が順に積層された金属膜を用いることができる。キャパシタの製造方法については、実施例２にて詳細に説明するため、ここではその説明を省略する。
【００１９】
実施例１では、図２（ｂ）及び図２（ｃ）に示すように、誘電体膜１６がその下にある下部電極１４の外周部分まで形成され、下部電極１４の側面を覆う形となっている。また、誘電体膜１６は、下部電極１４の下にある第１絶縁膜１２の側面よりも外側に延在し、第１絶縁膜１２の側面は空隙に露出する形となっている。この場合、誘電体膜１６の端部は、基板１０と離間されている。実施例１では、誘電体膜１６の側面は下部電極１４の側面からは約２μｍ（Ｌ１）、第１絶縁膜１２の側面からは約０．５μｍ（Ｌ２）突出する形となっている。第１絶縁膜１２の側面から突出する誘電体膜の長さ（Ｌ２）が長いほど、リークパスが長くなり、リーク電流の低減効果は高まるが、その分構造上の強度が低下してしまう。従って、上記突出部分（Ｌ２）の長さは、０．５〜２．０μｍの範囲であることが好ましく、０．５〜１．０μｍの範囲であることが更に好ましい。
【００２０】
実施例１に係るキャパシタによれば、上述した誘電体膜１６の構成により、リーク電流を抑制し、キャパシタの耐電力性を高めることができる。以下、この点について説明する。
【００２１】
図３は、実施例１及び比較例に係るキャパシタの、耐電力性の比較結果を示すグラフである。図３（ａ）が比較例（図１）のキャパシタを、図３（ｂ）が実施例１（図２）のキャパシタを用いた実施結果である。グラフの横軸は積算電荷（積算電流）を示し、縦軸はキャパシタの累積故障率の正規分布換算（Φ-１（５０％＝０）が平均値のプロット位置）を示している。比較例及び実施例１のそれぞれについて、電圧ランプのレートを０．１Ｖ／ｓ及び１０Ｖ／ｓにそれぞれ設定して、結果を比較している。電圧ランプが１０Ｖ／ｓから０．１Ｖ／ｓ（１００分の１）になると、一定電圧に達するまでの時間は１００倍となるため、同一の故障率における積算電流は、理論上は１００倍となるはずである。
【００２２】
図３（ａ）に示すように、比較例では、電圧ランプのレートを０．１Ｖ／ｓとした場合でも、１０Ｖ／ｓの場合と同じ一定の積算電流において破壊が発生している。これは、図１に示すような、キャパシタ１００の側面を介して基板１０に流れるリーク電流により、短絡や絶縁破壊が引き起こされ、キャパシタ１００の寿命が縮まるためと考えられる。
【００２３】
これに対し、図３（ｂ）に示すように、実施例１では、電圧ランプのレートが１００分の１になると、積算電流は約１００倍となっている。また、比較例に比べ、破壊に要する積算電流が大幅に増加しており、キャパシタの信頼性が向上していることが伺える。これは誘電体膜１６をドライエッチングで形成し、第１絶縁膜１２をウエットエッチングでパターンニングしたことにより、リークパスが分断される。誘電体膜１６はドライエッチングによってパターンニングされていることから、ドライエッチング時に、誘電体膜１６の側面にダメージや導電性を有する残渣が残る。本実施例では、誘電体膜１６の下地である第１絶縁膜１２をウエットエッチングによってパターンニングしている。ウエットエッチングによれば、ドライエッチングに比べて、プラズマによるダメージやプラズマによってエッチング面が叩かれることによって、エッチング側面に生じる残渣の発生を防止することができる。このため、誘電体膜１６の側面にまでリークパスが形成されたとしても、第１絶縁膜１６の側面でこれが分断されることから、上部電極１８と基板１０との間にリークパスが生じることはない。なお、誘電体膜１６は、窒化シリコン膜であり、第１絶縁膜１２は酸化シリコン膜であるので、第１絶縁膜１２を選択的にエッチングすることができる。特に、実施例１の構造では、第１絶縁膜１２が誘電体膜１６の下側までアンダーカットされている。このため、アンダーカット部分による沿面距離が伸びてリーク防止の効果が向上する。
【００２４】
以上のように、実施例１に係る積層型キャパシタによれば、リーク電流による素子の劣化を抑制することができる。なお、リーク電流を抑制する他の構成としては、キャパシタの側面全体を別の絶縁膜で覆う構成も考えられるが、絶縁膜を形成するために工程数が増加してしまうというデメリットがある。これに対し、実施例１の構成では、キャパシタ１００の誘電体膜１６を利用してリーク電流を抑制しているため、上記のような工程数の増加がない分有利である。
【実施例２】
【００２５】
実施例２は、基板上に別の絶縁膜を更に設けた例である。
【００２６】
図４（ａ）〜（ｃ）は、キャパシタを含む半導体装置の上面及び断面模式図であり、実施例１の図２（ａ）〜（ｃ）に対応する。図４（ｂ）及び（ｃ）に示すように、基板１０上に第２絶縁膜２４が形成され、第２絶縁膜２４上に第１絶縁膜１２が形成されている。その他の構成は実施例１と同様であり、詳細な説明を省略する。
【００２７】
図５は、半導体装置における能動素子の形成領域を含む領域の断面模式図である。図５に示すように、能動素子の形成領域３０には、ゲート電極３２、ソース電極３４、及びドレイン電極３６が、それぞれ基板１０上に形成されている。ドレイン電極３６とキャパシタ１１０の上部電極１８とは、ブリッジ配線２０により電気的に接続されている。
【００２８】
ゲート電極３２、ソース電極３４、及びドレイン電極３６は、それぞれ第２絶縁膜２４により覆われている。すなわち、実施例２では、基板１０上の絶縁膜が２層構造（第１絶縁膜１２及び第２絶縁膜２４の積層構造）となっており、このうち第１絶縁膜１２は、キャパシタ１１０の形成領域に選択的に形成されている。これに対し、第２絶縁膜２４は、能動素子の形成領域３０において、電極（３２、３４、３６）を保護するための保護膜と、キャパシタ１１０の下地となる絶縁膜とを兼ねる。第２絶縁膜２４には、第１絶縁膜１２よりもカバレッジが優れる代わりに、絶縁性が低い膜（例えば、プラズマＣＶＤ装置により形成された窒化シリコン膜）を用いることができる。即ち、第２絶縁膜２４の絶縁性が低い場合であっても、誘電体膜１６および第１絶縁膜１２をそれぞれドライエッチング、ウエットエッチングにより除去することにより、リークパスが分断される。
【００２９】
図６〜図８は、実施例２に係るキャパシタ１１０の製造方法を示す断面模式図である。最初に、図６（ａ）に示すように、基板１０上の能動素子の形成領域３０に、ゲート電極３２、ソース電極３４、及びドレイン電極３６となる金属層を形成する（図ではドレイン電極３６のみを示し、ソース電極３４の記載は省略している。）。このとき、能動素子の形成領域３０における金属層（３２、３４、３６）の周囲に、薄い保護膜３８を形成する。形成順序としては、ソース電極３４及びドレイン電極３６の形成後、保護膜３８を形成し、保護膜の一部に開口部を設けた上で、ゲート電極３２の形成を行う。これにより、図６（ａ）に示す形態の電極が形成される。
【００３０】
基板１０には、例えば表面にエピタキシャル層（不図示）が形成された炭化珪素（ＳｉＣ）基板を用いることができるが、他にもガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、シリコン（Ｓｉ）、サファイア等からなる基板を用いることもできる。エピタキシャル層（不図示）は、例えば、化合物系半導体を含むＨＥＭＴ（High Electron Mobility Transistor）またはＦＥＴ（Field Effect Transistor）を有する構成とすることができる。化合物系半導体としては、例えば、ガリウムヒ素系半導体（ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＡｌＧａＡｓ等）、または窒化物系半導体（ＧａＮ、ＡｌＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ等）を用いることができる。金属層（３２、３４、３６）には、例えばアルミニウム（Ａｌ）または銅（Ｃｕ）を用いることができる。
【００３１】
次に、図６（ｂ）に示すように、上記金属層及び基板１０の表面上に、第２絶縁膜２４、第１絶縁膜１２、及び下部電極１４の金属層を順に形成する。更に、キャパシタ１１０の土台となる第１絶縁膜１２の形成領域に、レジスト４０を選択的に形成する。
【００３２】
第２絶縁膜２４には、例えば窒化シリコン（ＳｉＮ）を用いることができ、その厚みは例えば３０〜８００ｎｍとすることができる。第２絶縁膜２４の形成は、例えばプラズマＣＶＤ（ＰＥＣＶＤ）法により行うことができる。製造条件は、例えば以下の通りとすることができる。
〈第２絶縁膜２４の製造条件〉
使用するガス：ＳｉＨ４、ＮＨ３、Ｎ２、Ｈｅの混合ガス
総流量に対するＳｉＨ４の流量比：０．４〜４．５［％］
総流量に対するＮＨ３の流量比：０〜５［％］
圧力：０．５〜２．０［Ｔｏｒｒ］
電力密度：０．０１〜０．１［Ｗ／ｃｍ２］
基板温度：２００〜３５０［℃］
【００３３】
第１絶縁膜１２には、例えば酸化シリコン（ＳｉＯ２）を用いることができ、その厚みは例えば１００〜４００ｎｍとすることができる。第１絶縁膜１２の形成は、例えば常圧ＣＶＤ法により行うことができる。
【００３４】
下部電極１４には、例えば、基板１０側から順にＷＳｉ（１００〜３００ｎｍ）、Ｔｉ（３〜１０ｎｍ）、Ａｕ（１００〜４００ｎｍ）、Ｔｉ（３〜１０ｎｍ）を順に積層した金属膜を用いることができる。これらの金属膜は、例えばスパッタ法により形成することができる。下部電極としては、他にも、Ｔｉ、ＷＳｉ、ＴｉＷ、ＴｉＷＮまたはこれらの組み合わせの積層電極を用いることができる。
【００３５】
次に、図６（ｃ）に示すように、レジスト４０をマスクとして、下部電極１４をエッチングする。第１絶縁膜１２は、この段階ではエッチングされず、後の工程において他のレジスト等と一緒に除去される。
【００３６】
次に、図６（ｄ）に示すように、下部電極１４上に誘電体膜１６を形成する。更に、誘電体膜１６上にレジスト４２及び４４を選択的に形成した上で、上部電極１８となる金属層の形成を行う。誘電体膜１６には、例えば窒化シリコン（ＳｉＮ）を用いることができ、その厚みは例えば５０〜４００ｎｍとすることができる。誘電体膜１６の形成は、例えばプラズマＣＶＤ（ＰＥＣＶＤ）法により行うことができる。製造条件は、例えば以下の通りとすることができる。
〈誘電体膜１６の製造条件〉
使用するガス：ＳｉＨ４、ＮＨ３、Ｎ２、Ｈｅの混合ガス
総流量に対するＳｉＨ４の流量比：０．４〜４．５［％］
総流量に対するＮＨ３の流量比：０〜５［％］
圧力：０．５〜２．０［Ｔｏｒｒ］
電力密度：０．０１〜０．１［Ｗ／ｃｍ２］
基板温度：２００〜３５０［℃］
【００３７】
上部電極１８には、例えば、基板１０側から順にＴｉ（３〜１０ｎｍ）及びＡｕ（１００〜４００ｎｍ）を順に積層した金属膜を用いることができる。これらの金属膜は、例えば蒸着法により形成することができる。上部電極１８は、レジスト４２及び４４の開口部における誘電体膜１６の上に形成される。マスクとなるレジストは２段構造となっており、基板１０側にあるレジスト４２の開口部は、その上にあるレジスト４４の開口部より大きい。上部電極１８の側面は、基板１０側に向かって広がるように傾斜する構造となっている。
【００３８】
次に、図７（ａ）に示すように、上部電極１８の金属層及びレジスト（４２、４４）をリフトオフにより除去した上で、誘電体膜１６上の所定範囲にレジスト４６を選択的に形成する。レジスト４６は、誘電体膜１６が下部電極１４から突出する外周部まで残存するようにパターニングする。そして、当該レジスト４６をマスクとして、誘電体膜１６をＣＦ４ガスでドライエッチングする。
【００３９】
次に、図７（ｂ）に示すように、レジスト４６をマスクとして、更に第１絶縁膜１２をＢＨＦ（ＨＦとＮＨ４Ｆとの混合液）でウエットエッチングする。ウエットエッチングは、ＢＨＦを入れた容器の中にウエーハを約１分間浸し、第１絶縁膜を除去する工程である。（ＢＨＦ以外に、ＣＨＦ３ガスでドライエッチングすることもできる）。その後、レジスト４６を除去する。これにより、第１絶縁膜１２は、誘電体膜１６の下部の領域を除いて除去され、能動素子の形成領域３０には、第２絶縁膜２４のみが残存する。また、第１絶縁膜１２の外周部は、誘電体膜１６の外周部より内側に凹んだ形状となる。
【００４０】
次に、図７（ｃ）に示すように、第２絶縁膜２４上にエアブリッジ用のレジスト５０を選択的に形成する。レジスト５０は、キャパシタ１１０全体を覆うと共に、能動素子の形成領域３０においては、ドレイン電極３６の上部に開口部を有するようにパターニングされる。次に、当該レジスト５０をマスクとして、第２絶縁膜２４をエッチングし、ドレイン電極３６の一部を露出させる。
【００４１】
次に、図８（ａ）に示すように、レジスト５０及びドレイン電極３６上に、シードメタル５２を形成する。シードメタル５２には、例えば基板側１０から順にチタン（Ｔｉ）及び金（Ａｕ）を積層した金属膜を用いることができる。
【００４２】
次に、図８（ｂ）に示すように、シードメタル５２上に配線用のレジスト５４を形成する。レジスト５４は、エアブリッジの形成領域を除く領域にパターニングされる。次に、当該レジスト５４をマスクとして、配線メッキ５６の形成を行う。配線メッキ５６には、例えば金（Ａｕ）を用いることができる。
【００４３】
次に、図８（ｃ）に示すように、配線用のレジスト５４を除去する。次に、配線メッキ５６をマスクとして、シードメタル５２をエッチングする。その後、エアブリッジ用のレジスト５０を除去する。以上の工程により、実施例２に係る半導体装置が完成する。
【００４４】
実施例２によれば、キャパシタ１１０と基板１０の間に第２絶縁膜２４が形成されている。第２絶縁膜２４は、能動素子の形成領域３０における絶縁膜と共通のものであるため、カバレッジを重視した材料が選択される結果、絶縁性が不十分となり、キャパシタ１１０から基板１０へのリーク電流を十分に抑制することができない場合がある。この場合でも、図４に示すように、誘電体膜１６が下部電極１４の側面を覆い、且つ誘電体膜１６の外周部が第１絶縁膜１２の外周部の外側に延在する構成とすることで、リーク電流の抑制を図ることができる。その結果、リーク電流による素子の劣化を抑制することができる。また、能動素子側の絶縁膜とキャパシタ側の絶縁膜の製造工程（第２絶縁膜２４の製造工程）を共通化することにより、製造工程数の削減を図ることができる。
【００４５】
図９は、実施例２の変形例に係る半導体装置の断面模式図である。第２絶縁膜２４の一部が２層構造となっている他は、実施例２と同様の構成となっている。本変形例では、キャパシタ１２０の下部領域における第２絶縁膜２４と基板１０との間に、絶縁性を高めるための第３絶縁膜２６が設けられている。このため、キャパシタ１２０の上面は、実施例２に比べて第３絶縁膜２６の分だけ高くなっている。第３絶縁膜２６には、第２絶縁膜２４より絶縁性の高い膜（例えば、窒化シリコン（ＳｉＮ））を用いることが好ましい。これにより、キャパシタ１２０と基板１０の絶縁性を高め、リーク電流を更に抑制することができる。
【実施例３】
【００４６】
実施例３は、誘電体膜１６の構成を変更した例である。
【００４７】
図１０は、実施例３に係るキャパシタ１３０の断面模式図であり、実施例１の図２（ｂ）に対応するものである。実施例１と異なり、誘電体膜１６は下部電極１４の側面を覆っていないが、誘電体膜１６の外周が下部電極１４の外周より外側に延在し、下部電極１４の側面が空隙に露出する構成となっている。本構成においても、上部電極１８から下部電極１４に至る電流のリークパスと、上部電極１８から基板１０に至る電流のリークパスを、比較例（図１）に比べて長くすることができる。その結果、リーク電流を低減し、素子の劣化を抑制することができる。なお、誘電体膜１６が下部電極１４の側面から突出する部分の長さ（Ｌ３）は、実施例１と同様に、０．５〜２．０μｍの範囲であることが好ましく、０．５〜１．０μｍの範囲であることが更に好ましい。
【００４８】
実施例３に係るキャパシタ１３０の形成方法としては、上部電極１８（Ａｕ）および誘電体膜１６をドライエッチングで除去し、下部電極１４（Ａｕ）をヨウ素系のエッチング液を用いたウエットエッチングにより除去する。（プロセスフロー：図示なし）これにより、下部電極１４の側面への残渣物が低減できるため、上部電極１８から下部電極１４に至る電流のリークパスを分断することができる。なお、誘電体膜１６は、窒化シリコン膜であり、下部電極１４はＡｕであるので、下部電極１４を選択的にエッチングすることができる。特に、実施例３の構造では、下部電極１４が誘電体膜１６の下側までアンダーカットされている。このため、アンダーカット部分による沿面距離が伸びてリーク防止の効果が向上する。
【００４９】
実施例１〜３では、キャパシタの誘電体膜１６として窒化シリコン（ＳｉＮ）を用いる例について説明したが、これ以外の誘電体膜を用いてもよい。ただし、ＳｉＮのように劣化しやすい膜の場合、
【００５０】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５１】
１０                                  基板
１２                                  第１絶縁膜
１４                                  下部電極
１６                                  誘電体膜
１８                                  上部電極
２０、２２                            ブリッジ配線
２４                                  第２絶縁膜
２６                                  第３絶縁膜
３０                                  能動素子の形成領域
３２                                  ゲート電極
３４                                  ソース電極
３６                                  ドレイン電極
４０、４２、４４、４６、５０、５４    レジスト
５２                                  メタル配線
５６                                  配線メッキ
１００、１１０、１２０、１３０        キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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