(57)【要約】【課題】信頼性の高いメモリを提供する。【解決手段】本実施形態の抵抗変化型メモリは、基板上の層間絶縁膜９１上に設けられた下部電極及び上部電極１９Ａ，１９Ｂを含むメモリ素子としての抵抗変化素子１と、抵抗変化素子１の側面上に設けられる側壁絶縁膜３０と、層間絶縁膜９１内に設けられ、抵抗変化素子１の下部電極１９Ａに接続されるプラグ８１と、層間絶縁膜９１上に設けられ、抵抗変化素子１の上部電極１９Ｂに接続される配線４０と、を含む。抵抗変化素子１は、プラグ８１の直上に設けられ、配線４０は、側壁絶縁膜３０を介して、抵抗変化素子１の側面を覆い、抵抗変化素子１側のプラグ８１の面のうち下部電極１９Ａに接触しない部分は、側壁絶縁膜３０に覆われている。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上の第１の層間絶縁膜上に設けられ、２以上の抵抗状態と記憶すべきデータとが関連付けられ、下部電極及び上部電極を含む抵抗変化素子と、
前記抵抗変化素子の側面上に設けられる側壁絶縁膜と、
前記第１の層間絶縁膜内に設けられ、前記抵抗変化素子の下部電極に接続されるプラグと、
前記第１の層間絶縁膜上に設けられ、前記抵抗変化素子の上部電極に接続される配線と、
を具備し、
前記抵抗変化素子は、前記プラグの直上に設けられ、
前記配線は、前記側壁絶縁膜を介して前記抵抗変化素子の側面を覆い、
前記抵抗変化素子側の前記プラグの面のうち前記下部電極に接触しない部分は、前記側壁絶縁膜に覆われている、
ことを特徴とする抵抗変化型メモリ。
【請求項２】
前記基板表面に対して平行方向における前記抵抗変化素子の寸法は、前記基板表面に対して平行方向におけるプラグの寸法より小さい、
ことを特徴とする請求項１に記載の抵抗変化型メモリ。
【請求項３】
前記基板に対して平行方向における前記抵抗変化素子の寸法と前記側壁絶縁膜の膜厚の２倍の寸法との合計値は、前記基板に対して平行方向における前記プラグの寸法より大きい、
ことを特徴とする請求項１又は２に記載の抵抗変化型メモリ。
【請求項４】
前記配線の底面と前記第１の層間絶縁膜との間に、前記側壁絶縁膜が設けられている、
ことを特徴とする請求項１乃至３のいずれか１項に記載の抵抗変化型メモリ。
【請求項５】
前記配線は第１の方向に延在し、
前記第１の方向と直交する第２の方向における前記配線の寸法は、前記基板に対して平行方向における前記抵抗変化素子の寸法と前記側壁絶縁膜の膜厚の２倍の寸法との合計値より小さく、
前記第１の方向における前記抵抗変化素子の側面上の前記側壁絶縁膜は、前記配線に接触し、
前記第２の方向における前記抵抗変化素子の側面上の前記側壁絶縁膜は、前記配線を覆う第２の層間絶縁膜に接触する、
ことを特徴とする請求項１乃至４のいずれか１項に記載の抵抗変化型メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、抵抗変化型メモリに関する。
【背景技術】
【０００２】
次世代半導体メモリとして、ＭＲＡＭ（Magnetoresistive RAM）、ＲｅＲＡＭ(Resistive RAM)、及び、ＰＣＲＡＭ(Phase change RAM)などの抵抗変化型メモリが注目を集めている。抵抗変化型メモリは、メモリ素子の微細化によって、記憶密度の増大や消費電力の低減を図ることができる。
【０００３】
メモリ素子の微細化にともなって、メモリ素子と配線／コンタクトプラグとの安定な接触の確保が困難になったり、プロセスマージンが低下したりする可能性がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−６９６７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
信頼性の高いメモリを提供する技術を提案する。
【課題を解決するための手段】
【０００６】
本実施形態の抵抗変化型メモリは、基板上の第１の層間絶縁膜上に設けられ、２以上の抵抗状態と記憶すべきデータとが関連付けられ、下部電極及び上部電極を含む抵抗変化素子と、前記抵抗変化素子の側面上に設けられる側壁絶縁膜と、前記第１の層間絶縁膜内に設けられ、前記抵抗変化素子の下部電極に接続されるプラグと、前記第１の層間絶縁膜上に設けられ、前記抵抗変化素子の上部電極に接続される配線と、を具備し、前記抵抗変化素子は、前記プラグの直上に設けられ、前記配線は、前記側壁絶縁膜を介して前記抵抗変化素子の側面を覆い、前記抵抗変化素子側の前記プラグの面のうち前記下部電極に接触しない部分は、前記側壁絶縁膜に覆われている。
【図面の簡単な説明】
【０００７】
【図１】実施形態の抵抗変化型メモリの基本例を説明するための図。
【図２】実施形態の抵抗変化型メモリの基本例を説明するための図。
【図３】実施形態の抵抗変化型メモリの回路構成の一例を示す等価回路図。
【図４】実施形態の抵抗変化型メモリのメモリセルアレイの構造例を示す平面図。
【図５】実施形態の抵抗変化型メモリのメモリセルアレイの構造例を示す断面図。
【図６】実施形態の抵抗変化型メモリのメモリセルアレイの構造例を示す断面図。
【図７】実施形態の抵抗変化型メモリのメモリセルアレイの構造例を示す断面図。
【図８】実施形態の抵抗変化型メモリのメモリセルアレイの構造例を示す断面図。
【図９】実施形態の抵抗変化型メモリが含むメモリ素子の一例を示す断面図。
【図１０】実施形態の抵抗変化型メモリの製造方法の一工程を示す断面工程図。
【図１１】実施形態の抵抗変化型メモリの製造方法の一工程を示す断面工程図。
【図１２】実施形態の抵抗変化型メモリの製造方法の一工程を示す断面工程図。
【図１３】実施形態の抵抗変化型メモリの製造方法の一工程を示す断面工程図。
【図１４】実施形態の抵抗変化型メモリの製造方法の一工程を示す断面工程図。
【図１５】実施形態の抵抗変化型メモリの製造方法の一工程を示す断面工程図。
【図１６】実施形態の抵抗変化型メモリの製造方法の一工程を示す断面工程図。
【図１７】実施形態の抵抗変化型メモリの変形例を示す図。
【図１８】実施形態の抵抗変化型メモリの変形例を示す図。
【図１９】実施形態の抵抗変化型メモリの変形例を示す図。
【図２０】実施形態の抵抗変化型メモリの変形例を示す図。
【図２１】実施形態の抵抗変化型メモリの変形例を示す図。
【図２２】実施形態の抵抗変化型メモリの変形例を示す図。
【図２３】実施形態の抵抗変化型メモリの変形例を示す図。
【図２４】実施形態の抵抗変化型メモリの変形例を示す図。
【図２５】実施形態の抵抗変化型メモリの変形例を示す図。
【図２６】実施形態の抵抗変化型メモリの変形例を示す図。
【図２７】実施形態の抵抗変化型メモリの変形例を示す図。
【図２８】実施形態の抵抗変化型メモリの変形例を示す図。
【図２９】実施形態の抵抗変化型メモリの適用例を示す図。
【発明を実施するための形態】
【０００８】
［実施形態］  
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【０００９】
（１）  基本例  
図１及び図２を参照して、実施形態の抵抗変化型メモリの基本例について、説明する。  
実施形態の抵抗変化型メモリは、抵抗変化素子から形成されるメモリ素子と、そのメモリ素子に接続される配線とを含む。
【００１０】
図１は、抵抗変化型メモリのメモリ素子及び配線の平面構造を示す図である。図２は、配線の延在方向（第１の方向）に交差する方向（ここでは、第２の方向）におけるメモリ素子及び配線の断面構造を示す図である。
【００１１】
メモリ素子１としての抵抗変化素子１は、供給された電圧又は電流に応じて、素子１の抵抗状態が、高抵抗状態から低抵抗状態へ、又は、低抵抗状態から高抵抗状態へ変化する。変化した素子の抵抗状態は、抵抗状態を変化させる電圧が素子１に再び供給されるまで、実質的に不揮発に維持される。抵抗変化素子１の抵抗状態と記憶すべきデータとが関連付けられることによって、抵抗変化素子１が１ビット以上のデータを記憶可能なメモリ素子として用いられる。
【００１２】
図１及び図２に示されるように、抵抗変化素子１は、半導体基板（図示せず）上の層間絶縁膜９１上に、設けられている。抵抗変化素子１は、コンタクトプラグ８１の直上に設けられ、半導体基板の表面に対して垂直方向において上下に重なるように、レイアウトされている。
【００１３】
抵抗変化素子１は、例えば、円柱状の構造を有している。抵抗変化素子１の平面形状は、円形状になり、抵抗変化素子１の断面形状は、四角形状になっている。
【００１４】
抵抗変化素子１は、下部電極１９Ａと上部電極１９Ｂとの間に挟まれている。以下では、下部及び上部電極１９Ａ，１９Ｂを抵抗変化素子（メモリ素子）の構成要素として説明する場合もある。以下では、抵抗変化素子１における２つの電極１９Ａ，１９Ｂにはさまれた部分のことを、抵抗変化部又は抵抗変化膜とよぶ場合もある。
【００１５】
抵抗変化素子１は、下部電極１９Ａを介して、層間絶縁膜９１内に埋め込まれたコンタクトプラグ８１に接続されている。抵抗変化素子１は、上部電極１９Ｂを介して、配線４０に接続されている。抵抗変化素子１は、コンタクトプラグ８１及び配線４０を介して、半導体基板上に形成された他の素子及び回路に接続されている。例えば、コンタクトプラグ８１は、円形の平面形状を有している。
【００１６】
抵抗変化素子１の側面上に、絶縁膜３０が設けられている。以下では、抵抗変化素子１の側面上の絶縁膜３０のことを、側壁絶縁膜３０とよぶ。  
側壁絶縁膜３０は、抵抗変化素子１の側面全体を覆っている。側壁絶縁膜３０は、抵抗変化素子１の側面を覆うとともに、下部電極１９Ａの側面全体を覆っている。側壁絶縁膜３０は、コンタクトプラグ８１における下部電極１９Ａと接触していない部分（抵抗変化素子１と重なっていない部分）を覆っている。
【００１７】
側壁絶縁膜３０は、抵抗変化素子１と上部電極１９Ｂとの境界近傍における上部電極１９Ｂの側面を覆う。これに対して、抵抗変化素子１と上部電極１９Ｂとの境界側に対向する側における上部電極１９Ｂの側面は、例えば、側壁絶縁膜３０に覆われず、配線４０に接触している。
【００１８】
図１に示されるように、配線４０は第１の方向に延在している。  
配線４０は、上部電極１９Ｂを挟んで、抵抗変化素子１の上部を覆うとともに、側壁絶縁膜３０を挟んで、抵抗変化素子１の側面を覆っている。配線４０と下部電極１９Ａとの間、及び、配線４０とコンタクトプラグ８１との間に、側壁絶縁膜３０が設けられている。側壁絶縁膜３０によって、配線４０は、下部電極１９Ａ及びコンタクトプラグ８１と直接接触しない。
【００１９】
本実施形態において、半導体基板の表面に対して平行方向における抵抗変化素子１の寸法（最大寸法）Ｄ１及びコンタクトプラグの寸法（最大寸法）Ｄ２に関して、図１に示される例のように、円形の平面形状の抵抗変化素子１の寸法（直径）Ｄ１は、円形の平面形状のコンタクトプラグ８１の寸法（直径）Ｄ２より小さい。
【００２０】
側壁絶縁膜３０は、半導体基板の表面に対して平行方向（抵抗変化素子１の側面に対して垂直方向）における膜厚Ｔ１を有している。
【００２１】
半導体基板の表面に対して平行方向における抵抗変化素子１の寸法Ｄ１及びその側面を覆う側壁絶縁膜３０の膜厚の２倍の合計値ＤＸは、“Ｄ１＋２×Ｔ１”となる。半導体基板の表面に対して平行方向における抵抗変化素子１及び側壁絶縁膜３０の寸法ＤＸは、コンタクトプラグ８１の寸法Ｄ２（＞Ｄ１）より大きい。
【００２２】
このような各寸法Ｄ１，Ｄ２，ＤＸの関係によって、本実施形態のように、配線４０が、抵抗変化素子１の側面を覆っていても、配線４０がコンタクトプラグ８１（及び下部電極１９Ａ）と短絡するのを防止できる。
【００２３】
本実施形態のように、抵抗変化素子から形成されるメモリ素子１は、配線４０内に設けられた構造を有する。これによって、複雑及び難度の高い製造工程を用いずに、微細化なメモリ素子１と配線４０との電気的接触を、安定的に確保できる。
【００２４】
（２）  実施例  
図３乃至図１６を参照して、実施形態の抵抗変化型メモリの実施例について、説明する。
【００２５】
（ａ）  構造  
図３乃至図９を用いて、実施形態の抵抗変化型メモリの構造例について、説明する。
【００２６】
図３は、本実施形態の抵抗変化型メモリが含むメモリセルアレイ及びその近傍の回路構成を示す等価回路図である。
【００２７】
図３に示されるように、抵抗変化型メモリのメモリセルアレイ９は、複数のメモリセルＭＣを含む。メモリセルＭＣは、メモリセルアレイ９内にマトリクス状に配置される。メモリセルアレイ９内には、複数のビット線ＢＬ，ｂＢＬ及び複数のワード線ＷＬが設けられている。ビット線ＢＬ，ｂＢＬはＸ方向（カラム方向）に延在し、ワード線ＷＬはＹ方向（ロウ方向）に延在する。２本のビット線ＢＬ，ｂＢＬは、１組のビット線対を形成している。
【００２８】
メモリセルＭＣは、ビット線ＢＬ，ｂＢＬ及びワード線ＷＬに接続されている。
【００２９】
Ｘ方向に配列されている複数のメモリセルＭＣは、共通のビット線対ＢＬ，ｂＢＬに接続されている。Ｙ方向に配列されている複数のメモリセルＭＣは、共通のワード線ＷＬに接続されている。
【００３０】
メモリセルＭＣは、例えば、１つのメモリ素子１と１つの選択素子２とを含む。  
上述のように、メモリ素子１は、抵抗変化素子１である。
【００３１】
選択スイッチ２は、例えば、電界効果トランジスタ（Field Effect Transistor）である。以下では、選択スイッチ２としての電界効果トランジスタのことを、選択トランジスタ２とよぶ。オン状態の選択トランジスタ２によって、抵抗変化素子１が動作対象として選択され、オフ状態の選択トランジスタ２によって、抵抗変化素子１が非選択状態にされる。
【００３２】
抵抗変化素子１の一端は、ビット線ＢＬに接続され、抵抗変化素子１の他端は、選択トランジスタ２の電流経路の一端（ソース／ドレイン）に接続されている。選択トランジスタ２の電流経路の他端（ドレイン／ソース）は、ビット線ｂＢＬに接続されている。選択トランジスタ２の制御端子（ゲート）は、ワード線ＷＬに接続されている。
【００３３】
カラム制御回路３Ａ，３Ｂは、メモリセルアレイ９のＸ方向に隣接するように、メモリセルアレイ９と同じチップ内に設けられている。  
カラム制御回路３Ａ，３Ｂは、メモリセルアレイ９のカラムを制御する。カラム制御回路３Ａ，３Ｂは、ビット線ＢＬ，ｂＢＬの一端及び他端にそれぞれ接続される。カラム制御回路３Ａ，３Ｂは、外部からのアドレス信号に基づいて、ビット線ＢＬ，ｂＢＬの活性化／非活性化を制御する。
【００３４】
ロウ制御回路４は、メモリセルアレイ９のＹ方向に隣接するように、メモリセルアレイ９と同じチップ内に設けられている。  
ロウ制御回路４は、メモリセルアレイ９のロウを制御する。ロウ制御回路４は、ワード線ＷＬの一端に接続される。ロウ制御回路４は、外部からのアドレス信号に基づいて、ワード線ＷＬの活性化／非活性化を制御する。
【００３５】
カラム制御回路３Ａ，３Ｂ及びロウ制御回路４によって活性化されたメモリセルが、動作対象のメモリセルとして、外部（メモリコントローラ又はホスト）からアクセスされる。以下では、動作対象として選択されるメモリセルのことを、選択セルとよぶ。
【００３６】
メモリセルアレイ９の近傍において、書き込み回路５Ａ，５Ｂ及び読み出し回路６Ａが、メモリセルアレイ９と同じチップ内に設けられている。
【００３７】
書き込み回路５Ａ，５Ｂは、カラム制御回路３Ａ，３Ｂを介して、ビット線ＢＬ，ｂＢＬの一端及び他端に接続される。書き込み回路５Ａ，５Ｂは、抵抗変化素子の抵抗状態を変化させる電流又は電圧を生成するための電流源又は電圧源などのソース回路、電流を吸収するためのシンク回路を、有する。
【００３８】
読み出し回路６Ａは、カラム制御回路３Ａを介して、ビット線ＢＬ，ｂＢＬの一端に接続される。読み出し回路６Ａは、抵抗変化素子１の抵抗状態を判別するための電流を生成するための電流源又は電圧源、読み出し信号（変動した電流値／電圧値）の検知及び増幅を行うセンスアンプ、及び、データを一時的に保持するラッチ回路などを含んでいる。
【００３９】
例えば、メモリセルアレイ９と同じチップ内に、ロウ／カラム制御回路４，３Ａ，３Ｂ、書き込み回路５Ａ，５Ｂ及び読み出し回路６Ａ以外の回路（以下、周辺回路とよぶ）が、設けられてもよい。例えば、バッファ回路、ステートマシン（制御回路）、又は、ＥＣＣ（Error Checking and Correcting）回路などが、周辺回路としてチップ内に設けられる。また、抵抗変化型メモリと同じチップ内に、所定の機能を有するロジック回路が設けられ、抵抗変化型メモリとロジック回路とを含むシステムＬＳＩが形成されてもよい。
【００４０】
図４乃至図８を用いて、実施形態の抵抗変化型メモリの構造について説明する。
【００４１】
図４は、実施形態の抵抗変化型メモリのメモリセルアレイ内におけるメモリセルのレイアウトの一例を示す平面図である。図５は、図４のＶ−Ｖ線に沿う断面構造を示す断面図である。図６は、図４のＶＩ−ＶＩ線に沿う断面構造を示す断面図である。図７は、図４のＶＩＩ−ＶＩＩ線に沿う断面構造を示す断面図である。図８は、図４のＶＩＩＩ−ＶＩＩＩ線に沿う断面構造を示す断面図である。尚、図７において、図中奥行き又は手前方向に設けられている部材を、点線で示している。
【００４２】
図４に示されるように、複数のメモリセルＭＣが、Ｘ方向及びＹ方向に沿ってマトリックス状に、メモリセルアレイ９内に設けられている。
【００４３】
メモリセルＭＣは、半導体基板１００内に設けられたアクティブ領域（半導体領域）ＡＡ内にそれぞれ設けられている。アクティブ領域ＡＡは、素子分離領域ＳＴＩによって区画され、素子分離領域ＳＴＩによって互いに分離されている。アクティブ領域ＡＡは、四角形状の平面形状を有している。素子分離領域ＳＴＩは、格子状の平面レイアウトを有するように、半導体基板１００内に設けられている。
【００４４】
メモリ素子１としての抵抗変化素子１は、Ｘ方向及びＹ方向に沿って配列されるように、メモリセルアレイ９内にレイアウトされている。コンタクトプラグ８５は、選択トランジスタ２の電流経路の他端に接続されている。複数のコンタクトプラグ８５は、Ｘ方向及びＹ方向に沿って配列されるように、メモリセルアレイ９内にレイアウトされている。
【００４５】
ビット線４０，４１は、アクティブ領域ＡＡ上方及び素子分離領域ＳＴＩ上方をＸ方向に延在している。１組のビット線対を形成する２本のビット線４０，４１のうち、一方のビット線４０は、半導体基板１００の表面に対して垂直方向においてＸ方向に配列された複数の抵抗変化素子１と上下に重なる（オーバーラップする）ように、メモリセルアレイ９内にレイアウトされている。ビット線対の他方のビット線４１は、Ｘ方向に配列された複数のコンタクトプラグ８５と半導体基板１００の表面に対して垂直方向において上下に重なる（オーバーラップする）ように、メモリセルアレイ９内にレイアウトされている。
【００４６】
ワード線ＷＬは、アクティブ領域ＡＡ上及び素子分離領域ＳＴＩ上をＹ方向に延在し、Ｙ方向に配列された複数のアクティブ領域ＡＡと交差する。
【００４７】
図４に示される例において、１つのアクティブ領域ＡＡ内に、２つのメモリセルＭＣが設けられている。１つのアクティブ領域ＡＡ内に、２つの抵抗変化素子１と２つの選択トランジスタ２とが設けられている。
【００４８】
例えば、１つのアクティブ領域ＡＡは、２本のワード線ＷＬと交差する。あるアクティブ領域ＡＡと交差する２本のワード線ＷＬは、あるアクティブ領域ＡＡ内に設けられた２つの抵抗変化素子１に、Ｘ方向において挟まれるように、レイアウトされている。
【００４９】
１つのアクティブ領域ＡＡ内の２つの抵抗変化素子１は、一方のビット線４０の下方において、Ｘ方向における四角形状のアクティブ領域ＡＡの一端側の隅及び他端側の隅に、それぞれ設けられている。
【００５０】
他方のビット線４１の下方に、そのビット線４１に接続されるコンタクトプラグ８５が設けられている。コンタクトプラグ８５は、アクティブ領域ＡＡに交差する２本のワード線ＷＬ間にレイアウトされている。ビット線４１に接続されるコンタクトプラグ８５は、ビット線４０に接続される抵抗変化素子１とＸ方向及びＹ方向に対して斜め方向に、配列されている。
【００５１】
２つのメモリセルＭＣが設けられた１つのアクティブ領域ＡＡ内に、１つのコンタクトプラグ８５が設けられている。１つのコンタクトプラグ８５は、セルサイズの縮小のために、２つのメモリセルＭＣに共有される。以下では、説明の明確化のため、２つのメモリセルＭＣで共有されるコンタクトプラグ８５のことを、共有コンタクトプラグ８５とよぶ。
【００５２】
選択トランジスタ２は、ワード線ＷＬとアクティブ領域ＡＡとの交差位置に設けられている。
【００５３】
図４に示されるメモリセルアレイ９のレイアウトが用いられた場合、Ｘ方向におけるメモリセルＭＣの寸法が３Ｆ、Ｙ方向におけるメモリセルＭＣの寸法が４Ｆになる。図４に示されるメモリセルアレイ９において、各メモリセルのセルサイズは、１２Ｆ２となる。
【００５４】
図５乃至図８に示されるように、選択トランジスタ２のゲート電極２０は、ワード線ＷＬとして用いられている。ワード線ＷＬとしてのゲート電極２０はＹ方向に延在し、Ｙ方向に配列された複数の選択トランジスタ２の共通ゲート２０として用いられる。ゲート電極２０は、アクティブ領域ＡＡ上に設けられるとともに、素子分離領域ＳＴＩ内の素子分離絶縁膜９０上に設けられている。
【００５５】
選択トランジスタ２のゲート電極２０は、アクティブ領域上のゲート絶縁膜２１を介して、トランジスタ２のソース／ドレイン２３，２５間のチャネル領域上方に設けられている。選択トランジスタのソース／ドレイン２３，２５は、アクティブ領域ＡＡ内に設けられた拡散層（以下では、ソース／ドレイン拡散層とよぶ）２３，２５によって形成される。
【００５６】
選択トランジスタ２は、半導体基板１００上の層間絶縁膜９１に覆われている。  
層間絶縁膜９１内に形成されたコンタクトホール内に、コンタクトプラグ８１，８５が設けられている。
【００５７】
コンタクトプラグ８１は、選択トランジスタ２の電流経路の一端としての拡散層２３上に設けられている。共有コンタクトプラグ８５は、選択トランジスタ２の電流経路の他端としてのソース／ドレイン拡散層２５上に設けられている。
【００５８】
共有コンタクトプラグ８５に接続されているソース／ドレイン拡散層２５は、コンタクトプラグ８５と同様に、２つの選択トランジスタ２によって共有されている。以下では、２つの選択トランジスタで共有されるソース／ドレイン拡散層２５のことを、共有ソース／ドレイン拡散層２５ともよぶ。
【００５９】
メモリ素子としての抵抗変化素子１及び下部／上部電極１９Ａ，１９Ｂは、層間絶縁膜９１内のコンタクトプラグ８１上に、設けられている。選択トランジスタ２の拡散層２３に接続されたコンタクトプラグ８１は、抵抗変化素子（メモリ素子）１の下部電極１９Ａに接続されている。これによって、抵抗変化素子１と選択トランジスタ２の電流経路とが接続される。
【００６０】
抵抗変化素子１の側面上に、側壁絶縁膜３０が設けられている。側壁絶縁膜３０は、下部電極１９Ａの側面上、及び、上部電極１９Ｂの側面の一部上に、設けられている。
【００６１】
側壁絶縁膜３０は、例えば、酸化アルミニウム（ＡｌＯｘ）又は窒化シリコン（ＳｉＮ）、などの絶縁体を用いて、形成される。
【００６２】
ビット線ＢＬとしての配線４０は、Ｘ方向に延在するように、層間絶縁膜９１上及び抵抗変化素子１上に設けられている。配線４０は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、ＴｉとＴｉＮとの積層膜、アルミニウム（Ａｌ）、又は、モリブデン（Ｍｏ）などの導電体から選択される。配線４０は、ＲＩＥ（Reactive Ion Etching）によって加工可能な材料から形成されることが好ましい。
【００６３】
抵抗変化素子（メモリ素子）１の側面及び下部電極１９Ａの側面は、側壁絶縁膜３０を介して、配線４０に覆われている。抵抗変化素子１の上部電極１９Ｂは、ビット線ＢＬとしての配線４０に覆われている。
【００６４】
抵抗変化素子１及び下部電極１９Ａの側面全体が、側壁絶縁膜３０を介して、配線４０に覆われている。抵抗変化素子１の側面は、配線４０に接触しない。  
側壁絶縁膜３０の上端は、上部電極１９Ｂと抵抗変化素子１との境界よりも上側（半導体基板側の反対側）に位置している。上部電極１９Ｂと抵抗変化素子１との境界近傍は、側壁絶縁膜３０に覆われている。側壁絶縁膜３０に覆われている上部電極１９Ｂのある部分は、配線４０に接触しない。側壁絶縁膜３０に覆われていない上部電極１９Ｂの残りの部分は、配線４０に接触している。配線４０と上部電極１９Ｂとの間の接触抵抗を低減するために、上部電極１９Ｂの上面に加えて、上部電極１９Ｂの側面の一部が、配線４０に接触することが好ましい。但し、抵抗変化素子１と配線４０との接触とを確保するために、上部電極１９Ｂの少なくとも上面が、配線４０に接触していればよい。
【００６５】
配線４０とコンタクトプラグ８１との間に、側壁絶縁膜３０が設けられ、抵抗変化素子１（下部電極１９Ａ）と接触していないコンタクトプラグ８１の上面の一部は、側壁絶縁膜３０に覆われている。
【００６６】
配線４０は、側壁絶縁膜３０によって、抵抗変化素子１の側面と電気的に分離されている。側壁絶縁膜３０によって、配線４０が、下部電極１９Ａ及びコンタクトプラグ８１に直接接触するのを防止されている。また、側壁絶縁膜３０は、抵抗変化素子１内に、抵抗変化素子１を覆う層間絶縁膜９１の形成時に、水素、酸素又は炭素などの不純物が、抵抗変化素子１内に拡散するのを防止するために、形成される。
【００６７】
配線４０の配線幅（Ｙ方向における寸法）Ｄ３は、下部／上部電極１９Ａ，１９Ｂを含む抵抗変化素子１及びコンタクトプラグ８１の最大寸法より大きい。半導体基板表面に対して垂直方向における配線４０の膜厚（層間絶縁膜９１の上面から配線４０の上面までの寸法）Ｈ３は、下部／上部電極１９Ａ，１９Ｂを含む抵抗変化素子１の高さＨ１より大きい。配線４０は、テーパー状の断面形状を有し、配線４０の底面の寸法が、配線４０の上面の寸法より大きい。
【００６８】
保護膜（層間絶縁膜）９２が、配線４０を覆うように、配線４０上及び層間絶縁膜９１上に設けられている。層間絶縁膜９３が、保護膜９２を介して、配線４０及び層間絶縁膜９１上に設けられている。抵抗変化素子１は、配線４０及び保護膜９２を介して、層間絶縁膜９３に覆われる。
【００６９】
コンタクトプラグ（ビアプラグ）８６が、共有コンタクトプラグ８５に接続されるように、層間絶縁膜９３内のコンタクトホールに埋め込まれている。ビアプラグ（コンタクトプラグ）８６は、抵抗変化素子１及び配線４０と同じ配線レベル内に設けられている。
【００７０】
ビット線ｂＢＬとしての配線４１が、Ｘ方向に延在するように、層間絶縁膜９３上及びコンタクトプラグ８５上に設けられている。
【００７１】
選択トランジスタ２のソース／ドレイン拡散層２５が、２つのコンタクトプラグ８５，８６を介して、ビット線ｂＢＬとしての配線４１に接続される。  
このように、ビット線対ＢＬ，ｂＢＬを形成する２つの配線４０，４１は、互いに異なる配線レベルに設けられている。配線４０，４１は、同じ材料から形成されてもよいし、異なる材料で形成されてもよい。
【００７２】
例えば、上層側のビット線ｂＢＬ（４１）と同じ配線レベル内、すなわち、層間絶縁膜９３上に、下層側のビット線ＢＬ（４０）に接続される配線４８が、設けられている。配線４８は、メモリセルアレイ内のＹ方向の端部或いはメモリセルアレイ内の所定の間隔において、層間絶縁膜９３内に設けられたコンタクトプラグ（ビアプラグ）８６を介して、下層側のビット線ＢＬ（４０）に接続される。
【００７３】
尚、ビット線対を形成する２つのビット線は、同じ配線レベルに設けられていてもよい。
【００７４】
図９は、抵抗変化型メモリのメモリ素子に用いられる抵抗変化素子１の一例を示している。抵抗変化型メモリが磁気メモリ（例えば、ＭＲＡＭ）である場合、メモリ素子としての抵抗変化素子１には、磁気抵抗効果素子が用いられる。尚、実施例における抵抗変化素子１の平面形状は、図１に示される構造と実質的に同じであるため、ここでの図示は省略する。
【００７５】
メモリ素子１としての磁気抵抗効果素子１は、磁気トンネル接合（Magnetic Tunnel Junction）を有するＭＴＪ素子１である。
【００７６】
ＭＴＪ素子１は、磁化の向きが可変の磁性層（以下では、記憶層とよぶ）１０と、磁化の向きが固定状態（不変）の磁性層（以下では、参照層とよぶ）１１、２つの磁性層１０，１１間の非磁性層（以下では、トンネルバリア層とよぶ）１２とを、少なくとも含む。
【００７７】
ＭＴＪ素子１は、２つの磁性層１０，１１の磁化の向きの相対的な関係によって、素子の抵抗状態が変化する。２以上の抵抗状態のそれぞれに対して記憶すべきデータ（０又は１）が割り付けられることによって、ＭＴＪ素子１が、１ビット以上のデータを記憶するメモリ素子として用いられる。
【００７８】
図９に示される例のＭＴＪ素子１は、トップピン型の構造を有する。すなわち、記憶層１０が下部電極１９Ａ上に設けられ、参照層１１がトンネルバリア層１２を介して記憶層１０上に積層されている。上部電極１９Ｂが、参照層１１上に積層されている。
【００７９】
記憶層１０及び参照層１１の積層順序は、図９の順序に限定されず、ボトムピン型のＭＴＪ素子のように、参照層が下部電極１９Ａ上に積層され、記憶層がトンネルバリア層を介して参照層上に積層されてもよい。
【００８０】
図９に示されるように、参照層１１及び記憶層１０の磁化の向きは、磁性層１０，１１の膜面（磁性層の積層方向）に対して垂直方向をそれぞれ向いている。すなわち、図９のＭＴＪ素子１は垂直磁化型のＭＴＪ素子である。
【００８１】
例えば、記憶層１０及び参照層１１には、Ｌ１０構造又はＬ１１構造を持つ強磁性材料（例えば、ＦｅＰｄ、ＦｅＰｔ、ＣｏＰｄ）、磁性合金（例えば、Ｃｏ−Ｆｅ系合金）、フェリ磁性体（例えば、ＴｂＣｏＦｅ）、人工格子などの磁性層が用いられる。トンネルバリア層１２には、例えば、ＭｇＯが用いられる。
【００８２】
尚、記憶層１０及び参照層１１の磁化の向きが、各磁性層の膜面に対して平行方向を向くように形成された平行磁化型のＭＴＪ素子が、メモリ素子１に用いられてもよい。
【００８３】
ＭＴＪ素子１は、記憶層１０とトンネルバリア層１２との界面近傍の領域内、及び、参照層１１とトンネルバリア層１２との界面近傍の領域内に、ＭＴＪ素子１の特性改善のための磁性層（以下では、界面層とよぶ）を含む場合がある。また、ＭＴＪ素子１は、参照層１１から記憶層１０に印加される漏れ磁場の影響を抑制するための磁性層（以下では、シフト調整層とよぶ）を含む場合がある。
【００８４】
各磁性層１０，１１に接する電極１９Ａ，１９Ｂは、磁性層の特性（例えば、磁性層の結晶性）を向上させるための機能を有していることが好ましい。記憶層１０に接する下部電極１９Ａは、記憶層１０の材料に応じて、原子稠密面を有する材料や、記憶層１０と下地層１６の間で生じるスピンポンピング効果の小さい材料を用いて形成される。例えば、白金（Ｐｔ）、Ｐｄ（パラジウム）、イリジウム（Ｉｒ）、タングステン（Ｗ）、タンタル（Ｔａ）、ハフニウム（Ｈｆ）などが、原子稠密面を有する材料として、に用いられる。窒化物、ホウ化物などが、スピンポンピング効果が小さい材料として、用いられる。例えば、上部電極１９Ｂは、Ｗ、ＴｉＮ、又は、タンタル（Ｔａ）などを用いて形成される。上部電極１９Ｂは、ＭＴＪ素子１をパターニングするためのハードマスクとして用いられる。
【００８５】
本実施形態のように、抵抗変化型メモリのメモリ素子１にＭＴＪ素子が用いられた場合、メモリ素子１に対するデータの書き込み（ＭＴＪ素子の抵抗状態の変化）は、例えば、スピン注入磁化反転方式（Spin-Transfer Torque、以下、ＳＴＴと表記する）によって実行される。ＳＴＴによって、メモリ素子としてのＭＴＪ素子１は、記憶層１０と参照層１１との相対的な磁化の向きが反転される。
【００８６】
ＭＴＪ素子１の記憶層１０の磁化の向きは、ＭＴＪ素子１内に供給された書き込み電流に起因するスピントルクによって、変化される。すなわち、記憶層１０の磁化の向きは、書き込み電流が含むスピン偏極した電子が、記憶層１０の磁化（スピン）に作用することによって、変化する。
【００８７】
ここで、ＳＴＴにおいて、「参照層の磁化の向きが固定状態である」又は「参照層の磁化の向きが不変である」とは、記憶層１０の磁化の向きを反転させるための磁化反転しきい値以上の電流（磁化反転電流）が、参照層１１に流れた場合に、参照層１１の磁化の向きが変化しないことを意味する。
【００８８】
ＭＴＪ素子１において、磁化反転しきい値の大きな磁性層が参照層１１として用いられ、参照層１１よりも磁化反転しきい値の小さい磁性層が記憶層１０として用いられる。これによって、磁化の向きが可変な記憶層１０と磁化の向きが固定された参照層１１とを含むＭＴＪ素子１が、形成される。
【００８９】
書き込み電流の電流値は、記憶層１０の磁化反転しきい値以上の電流値を有し、且つ、参照層１１の磁化反転しきい値より小さい値に設定される。
【００９０】
記憶層１０の磁化の向きを参照層１１の磁化の向きと平行（Ｐ：Parallel）状態に変化させる場合、つまり、記憶層１０の磁化の向きが参照層１１の磁化の向きと同じにされる場合、記憶層１０から参照層１１に向かって流れる書き込み電流が、ＭＴＪ素子１に供給される。
【００９１】
トンネルバリア層１２を経由して、参照層１１から記憶層１０に向かって移動する電子の大部分は、参照層の磁化（スピン）の向きと同じ向きを有している。このスピン偏極した電子のスピン角運動量（スピントルク）によって、記憶層１０の磁化は、参照層１１の磁化の向きと同じ向きに反転する。
【００９２】
ＭＴＪ素子１の磁化配列が平行配列（平行状態）であるとき、ＭＴＪ素子１の抵抗値は最も小さくなる。
【００９３】
記憶層１０の磁化の向きを参照層１１の磁化の向きと反平行（ＡＰ：Antiparallel）状態に変化させる場合、つまり、記憶層１０の磁化の向きが参照層の磁化の向きに対して反対にされる場合、参照層１１から記憶層１０に向かって流れる書き込み電流が、ＭＴＪ素子１に供給される。
【００９４】
記憶層１０から参照層１１に向かって移動する電子のうち、参照層１１の磁化の向きと反平行のスピンをもつ電子は、参照層１１によって反射される。反射された電子（スピン偏極した電子）のスピントルクが、記憶層１０の磁化に印加され、記憶層１０の磁化は、参照層１１の磁化の向きと反対の向きに反転する。
【００９５】
ＭＴＪ素子１の磁化配列が、反平行配列（反平行状態）であるとき、ＭＴＪ素子１の抵抗値は最も大きくなる。
【００９６】
ＳＴＴ−ＭＲＡＭにおいて、データの書き込み時、書き込み対象としての選択セルのＭＴＪ素子１は、書き込み回路５Ａ，５Ｂからの書き込み電流が供給される。書き込み回路５Ａ，５Ｂは、選択セルに書き込まれるデータに応じて、書き込み電流をメモリセルＭＣ内のＭＴＪ素子１に双方向に流す。即ち、書き込むデータに応じて、ビット線ＢＬからビット線ｂＢＬに向かう書き込み電流が、或いは、ビット線ｂＢＬからビット線ＢＬに向かう書き込み電流が、書き込み回路５Ａ，５ＢからＭＴＪ素子１へ出力される。
【００９７】
メモリ素子としてのＭＴＪ素子１に対するデータの読み出し（抵抗状態の判別）は、ＭＴＪ素子１に電流を流すことによって実行される。ＭＴＪ素子１のデータを読み出す（抵抗状態を判別する）ための読み出し電流の電流値は、読み出し電流によって記憶層１０の磁化が反転しないように、書き込み電流の電流値（磁化反転しきい値）より小さい値に設定される。例えば、読み出し対象として選択されたＭＴＪ素子１は、読み出し回路６Ａからの読み出し電流が供給され、読み出しノードにおける電流値及び電位変動が、読み出し回路６Ａによって、検知及び増幅される。これによって、ＭＴＪ素子１が“０”データ保持状態（例えば、平行状態、低抵抗状態）であるか、“１”データ保持状態（例えば、反平行状態、高抵抗状態）であるかが判定される。
【００９８】
例えば、下部／上部電極１９Ａ，１９Ｂ及びＭＴＪ素子１の高さ（半導体基板１００の表面に対して垂直方向の寸法）に応じて、ＭＴＪ素子１の上部の寸法がＭＴＪ素子１の下部の寸法より小さいテーパー状（台形状）の断面形状を有する。
【００９９】
図９に示される例では、半導体基板１００の表面に対して平行方向におけるＭＴＪ素子１の寸法に関して、上部電極側（上部側）におけるＭＴＪ素子１の寸法が、下部電極側（底部側）におけるＭＴＪ素子１の寸法より小さい。
【０１００】
例えば、層間絶縁膜９１の膜厚やコンタクトプラグ８１が埋め込まれるコンタクトホールのアスペクト比に応じて、ＭＴＪ素子１の下部電極１９Ａに接続されるコンタクトプラグ８１の断面形状は、テーパー状の断面形状を有する。
【０１０１】
半導体基板１００の表面に対して平行方向におけるコンタクトプラグ８１の寸法に関して、ＭＴＪ素子１側（上部側）におけるコンタクトプラグ８１の寸法が、選択トランジスタ側（底部側、半導体基板側）におけるコンタクトプラグ８１の寸法より大きい。
【０１０２】
下部電極１９Ａ及び上部電極１９Ｂを含むＭＴＪ素子１は、コンタクトプラグ８１の直上に設けられ、ＭＴＪ素子１とコンタクトプラグ８１とは電気的に直接接続されている。
【０１０３】
図１及び図２を用いて説明したように、本実施形態において、半導体基板の表面に対して平行方向における抵抗変化素子（ここでは、ＭＴＪ素子）１の寸法Ｄ１は、半導体基板の表面に対して平行方向におけるコンタクトプラグ８１の寸法Ｄ２より小さい。そのため、コンタクトプラグ８１の上面は、ＭＴＪ素子１（下部電極１９Ａ）と接触しない部分を含む。
【０１０４】
例えば、メモリ素子としてのＭＴＪ素子１が微細化されることによって、メモリセルのセルサイズの縮小、低消費電力化が図られる。例えば、微細なＭＴＪ素子１と選択トランジスタ２との接続不良（オープン）が生じないように、コンタクトプラグ８１のサイズが、ＭＴＪ素子１のサイズより大きくされる。
【０１０５】
ここで、図９に示される例のように、ＭＴＪ素子１及びコンタクトプラグ８１がテーパー状の断面形状を有する場合、半導体基板１００表面に対して平行方向におけるＭＴＪ素子１及びコンタクトプラグ８１の寸法Ｄ１，Ｄ２は、半導体基板１００表面に対して平行方向におけるＭＴＪ素子１及びコンタクトプラグ８１の最大寸法とする。
【０１０６】
すなわち、テーパー状の断面形状のＭＴＪ素子（抵抗変化素子）１において、電極１９Ａ，１９Ｂを含むＭＴＪ素子１の最大寸法Ｄ１は、ＭＴＪ素子１の底部側（半導体基板側）に設けられる。下部電極１９Ａの底面が、半導体基板１００の表面に対して平行方向におけるＭＴＪ素子１の最大寸法Ｄ１を有している。
【０１０７】
また、ＭＴＪ素子１の下部電極１９Ａに接続されるテーパー状の断面形状のコンタクトプラグ８１において、そのコンタクトプラグ８１の最大寸法Ｄ２は、コンタクトプラグ８１の上部（ＭＴＪ素子）側に設けられている。コンタクトプラグ８１の上面が、半導体基板１００の表面に対して平行方向におけるコンタクトプラグ８１の最大寸法Ｄ２を有している。
【０１０８】
ＭＴＪ素子１の側面上に、膜厚Ｔ１を有する側壁絶縁膜３０が設けられ、側壁絶縁膜３０は、コンタクトプラグ８１の上面におけるＭＴＪ素子１と重ならない部分（露出部分）を覆っている。側壁絶縁膜３０は、例えば、ＡＬＤ（Atomic Layer Deposition）法などの比較的コンフォーマルな膜が形成される方法で形成され、側壁絶縁膜３０の膜厚Ｔ１のばらつきは小さい。
【０１０９】
ＭＴＪ素子１は、配線４０内に設けられている。ＭＴＪ素子１の上部電極１９Ｂが配線４０に直接接触することによって、配線４０が、ＭＴＪ素子１、選択トランジスタ２及び配線４１に直列に接続される。配線の延在方向に交差する方向における配線４０の寸法（配線幅）Ｄ３は、配線の延在方向に交差する方向におけるＭＴＪ素子１及びコンタクトプラグ８１の寸法Ｄ１，Ｄ２より大きい。配線４０は、側壁絶縁膜３０を介して、ＭＴＪ素子１の側面全体を覆っている。
【０１１０】
ＭＴＪ素子１の側面と配線４０との間の側壁絶縁膜３０によって、ＭＴＪ素子１の側面は、配線４０と直接接触しない。また、本実施形態のように、基板表面に対して平行方向におけるＭＴＪ素子１の寸法がコンタクトプラグ８１の寸法より小さい場合、側壁絶縁膜３０がコンタクトプラグ８１の上面のうち抵抗変化素子１と重ならない部分を覆うことによって、コンタクトプラグ８１の上面は、配線４０と直接接触しない。
【０１１１】
このように、ＭＴＪ素子１の側面上の側壁絶縁膜３０によって、ＭＴＪ素子１と配線４０との間の意図しない接触（ショート）、及び、コンタクトプラグ８１と配線４０との意図しない接触が、防止される。
【０１１２】
例えば、半導体基板の表面に対して平行方向におけるＭＴＪ素子１の最大寸法Ｄ１と側壁絶縁膜３０の膜厚Ｔ１の２倍の合計値（ＤＸ＝Ｄ１＋２×Ｔ１）が、半導体基板の表面に対して平行方向におけるコンタクトプラグ８１の最大寸法Ｄ２（＞Ｄ１）より大きい。この寸法の関係を満たすように、側壁絶縁膜３０が形成されることによって、ＭＴＪ素子１、コンタクトプラグ８１及び配線４０のショートが防止される。
【０１１３】
ＭＴＪ素子１の一方の側面側において、ＭＴＪ素子１及びコンタクトプラグ８１は、ＭＴＪ素子１とコンタクトプラグ８１との寸法差ｄｄを有している。
【０１１４】
ＭＴＪ素子１の中心位置とコンタクトプラグ８１の中心位置とが一致する場合、ＭＴＪ素子１とコンタクトプラグ８１との寸法差ｄｄは、ＭＴＪ素子１の最大寸法Ｄ１とコンタクトプラグＤ２との差の半分の値（Ｄ２−Ｄ１）／２になる。この場合、ＭＴＪ素子１の中心を挟む一方側及び他端側の寸法差ｄｄは、同じになる。この場合、側壁絶縁膜３０の膜厚Ｔ１が、寸法差ｄｄより大きくなるように、側壁絶縁膜３０が形成される。
【０１１５】
但し、抵抗変化型メモリの製造工程における加工のばらつきに起因して、ＭＴＪ素子１の寸法ばらつき、コンタクトプラグ８１の寸法ばらつき、及び、抵抗変化素子１とコンタクトプラグ８１との合わせずれが生じる可能性がある。
【０１１６】
ＭＴＪ素子１とコンタクトプラグ８１との合わせずれが生じた場合、ＭＴＪ素子１とコンタクトプラグ８１との間の合わせずれ量ＤＳは、例えば、１０％〜３５％程度である。抵抗変化素子１（又はコンタクトプラグ）の寸法が４６ｎｍ程度に設定された場合、６ｎｍ〜１５ｎｍ程度のずれが生じる可能性がある。
【０１１７】
このような製造工程における寸法ばらつきや合わせずれを考慮して、ＭＴＪ素子１の側面を覆う配線４０が、ＭＴＪ素子１及びコンタクトプラグ８１とショートしないように、側壁絶縁膜３０の膜厚Ｔ１が、設定されることが好ましい。
【０１１８】
例えば、側壁絶縁膜３０の膜厚Ｔ１は、ＭＴＪ素子１の寸法ばらつき、その素子１に直接接続されるコンタクトプラグ８１の寸法ばらつき、及び、素子１とコンタクトプラグ８１との合わせずれから計算される２乗和平均とＭＴＪ素子とコンタクトプラグとの寸法差ｄｄとの合計値より大きくなるように、形成される。
【０１１９】
この場合、側壁絶縁膜３０の膜厚Ｔ１は、寸法ばらつき及び合わせずれの２乗和平均と寸法差ｄｄとの合計値に対して、Ｔ１＞（ｄｄ＋（σＤ１２＋σＤ２２＋ＤＳ２）１／２）（式１）の関係を有している。側壁絶縁膜３０の膜厚Ｔ１の関係式（式１）における“σ”は、各ばらつきの偏差を示している。
【０１２０】
側壁絶縁膜３０がテーパー状のＭＴＪ素子１の傾斜した側面上に設けられた場合において、半導体基板１００の表面に対して平行方向における側壁絶縁膜３０の寸法は、ＭＴＪ素子１の傾斜した側面に対して垂直方向の側壁絶縁膜３０の寸法（膜厚）Ｔ１に、一致しない。ＭＴＪ素子１の側面と半導体基板１００の表面に対して平行方向とから形成されるテーパー角をθとした場合、半導体基板１００の表面に対して平行方向における側壁絶縁膜３０の寸法ＴＤは、Ｔ１／ｓｉｎθで示すことができる。尚、（式１）における、膜厚Ｔ１を、半導体基板１００の表面に対して平行方向における側壁絶縁膜３０の寸法ＴＤに置換してもよい。
【０１２１】
本実施形態において、抵抗変化素子及びコンタクトプラグが、円形の平面形状を有する場合について述べたが、抵抗変化素子及びコンタクトプラグは、楕円形状や四角形状の平面形状を有する場合もある。抵抗変化素子及びコンタクトプラグが楕円形状の平面形状を有する場合、半導体基板１００の表面に対して平行方向における抵抗変化素子及びコンタクトプラグの最大寸法は、楕円の長軸の寸法になる。また、抵抗変化素子及びコンタクトプラグが四角形状の平面形状を有する場合、半導体基板１００の表面に対して平行方向における抵抗変化素子及びコンタクトプラグの最大寸法は、四角形の対角線の寸法になる。
【０１２２】
このように、ＭＴＪ素子１及びコンタクトプラグが楕円形状又は四角形状の平面形状を有する場合においても、側壁絶縁膜３０の膜厚が上記の関係を満たすように形成されていればよい。
【０１２３】
以上のように、本実施形態の抵抗変化型メモリが含むメモリ素子としての抵抗変化素子は、ショートしないように、側壁絶縁膜３０を挟んで、配線４０内に設けられている。
【０１２４】
一般的な抵抗変化型メモリ及びその製造方法において、高い記憶密度のメモリセルアレイにおける複数のメモリ素子のうち、リソグラフィー工程及び加工工程におけるばらつきによって生じた最も微小な寸法を有するメモリ素子は、配線とメモリ素子とのコンタクトを確保するための上部電極として用いられる金属ハードマスクの高さ（膜厚）が、他のメモリ素子のハードマスクの高さより低くなる。加工後における上部電極の高さが低くなる（膜厚が薄くなる）ことを考慮した場合、堆積時の金属ハードマスクの高さ（膜厚）を高くすることによって、メモリセルアレイ内のすべてのメモリ素子に対して安定的に電気的な接触を確保される。
【０１２５】
しかし、金属ハードマスクの高さを高くした場合、メモリ素子の加工後のサイズ（例えば、半導体基板表面に対して平行方向の寸法）が増大する傾向があるため、ハードマスクの高さを高くすることは、セルサイズの微細化の観点から、好ましくない場合がある。
【０１２６】
さらに、一般的な抵抗変化型メモリの製造工程において、加工されたメモリ素子上に保護膜が形成されてから、層間絶縁膜（例えば、酸化シリコン膜）及び配線などが順次形成される。そのため、抵抗変化型メモリの製造工程において、メモリ素子の上部電極と配線とが電気的に接触されるまでに、いくつかの製造工程を経る。上部電極（金属ハードマスク）の加工ばらつき（例えば、寸法のばらつき）や、メモリ素子の上部電極を覆う絶縁膜の膜厚の揺らぎなどの構成部材のばらつきが生じる結果として、プロセスマージンが少なくなる可能性がある。
【０１２７】
本実施形態の抵抗変化型メモリにおいて、メモリ素子としての抵抗変化素子１は、側壁絶縁膜３０を挟んで、配線４０内に設けられている。抵抗変化素子１の上部電極１９Ｂの露出部（側壁絶縁膜に覆われない部分）が、配線４０に電気的に接続される。  
すなわち、本実施形態の抵抗変化型メモリの製造工程において、加工された抵抗変化素子１の側面上に側壁絶縁膜３０が形成された後に、抵抗変化素子１を覆う層間絶縁膜を形成すること無しに、抵抗変化素子１を覆うように、配線４０が形成される。
【０１２８】
このように、本実施形態の抵抗変化型メモリは、抵抗変化素子１と配線４０とを電気的に接続させるまでの間に実行される製造工程の数を削減できる。その結果として、抵抗変化型メモリの製造工程中のプロセスマージンを向上できる。また、本実施形態の抵抗変化型メモリは、加工のばらつきの影響を考慮せずともよくなり、抵抗変化素子を微細化できる。
【０１２９】
メモリ素子としての抵抗変化素子１の加工後に形成される構成要素（例えば、層間絶縁膜）を形成するための材料／形成ガスの成分（元素）が、抵抗変化素子１に対して不純物となり、抵抗変化素子１の特性を劣化させる可能性がある。  
例えば、層間絶縁膜の堆積時に発生する水素又は酸素が、メモリ素子１としてのＭＴＪ素子１を覆う保護膜を通過した場合、ＭＴＪ素子１を形成する磁性層やトンネルバリア層が、通過した水素や酸素によって腐食し、ＭＴＪ素子の素子特性（例えば、ＭＲ比）が劣化する可能性がある。
【０１３０】
本実施形態のように、抵抗変化素子としてのＭＴＪ素子１が、保護膜としての側壁絶縁膜３０に覆われるとともに、金属からなる配線４０に覆われることによって、ＭＴＪ素子１内に、ＭＴＪ素子１及び配線４０の形成後における層間絶縁膜９３の堆積時の水素、酸素又は炭素などの不純物が拡散するのを、防止できる。その結果として、ＭＴＪ素子１の特性劣化を抑制でき、メモリ素子としての機能を維持できる。
【０１３１】
例えば、抵抗変化素子１に対するデータの書き込み時のように、抵抗変化素子１内を流れる電流によって、抵抗変化素子１内に熱が発生する場合がある。発生した熱によって、抵抗変化素子１の特性が劣化したり、抵抗変化素子１の動作が不安定になったりする可能性がある。例えば、ＭＴＪ素子１の場合、ジュール熱に起因して磁性層の熱擾乱が発生する可能性がある。この熱擾乱に起因して、書き込み動作（書き込み直後のデータ保持状態）が不安定になる可能性や、読み出しディスターブ（読み出し電流による磁化反転）が発生する可能性がある。
【０１３２】
本実施形態のように、絶縁体に比較して熱伝導率が高い金属からなる配線４０に、抵抗変化素子１が覆われていることによって、抵抗変化素子１に発生した熱の放熱性が向上する。この結果として、抵抗変化素子１に対する熱の影響が低減され、素子特性の劣化を抑制できたり、素子の動作が安定化できたりする。
【０１３３】
本実施形態の抵抗変化型メモリを用いてシステムＬＳＩが形成される場合、本実施形態の抵抗変化型メモリとロジック回路とが、同じチップ上に形成される。
【０１３４】
システムＬＳＩのロジック回路において、配線容量の仕様を満たすために、各配線レベルの層間絶縁膜の膜厚や配線の膜厚（高さ）が規定されている。また、製造コストの低減のため、ロジック回路の製造工程の変更が少ないことが好ましい。
【０１３５】
このため、抵抗変化型メモリのプロセスマージンを確保するために、メモリセルアレイの層間絶縁膜及び配線の膜厚が、ロジック回路の規定値と異なる場合、メモリセルアレイとロジック回路とを、それぞれ異なる製造工程で作り分ける可能性が生じる。
【０１３６】
上述のように、抵抗変化型メモリのメモリ素子（抵抗変化素子）１が配線４０内に設けられた構造を有することによって、プロセスマージンを向上できる。また、比較的微細なメモリ素子とそれを覆う配線とが、共通の配線レベルの層間絶縁膜内に設けられるため、抵抗変化型メモリの各配線レベルに対する構造及びプロセスの制約が緩和される。その結果として、抵抗変化型メモリの各配線レベルにおける層間絶縁膜の設計自由度が、向上する。
【０１３７】
これによって、ロジック回路の層間絶縁膜／配線の仕様に適するように、抵抗変化型メモリの層間絶縁膜／配線の膜厚を調整でき、共通のチップ内に設けられた本実施形態の抵抗変化型メモリとロジック回路とのコンパティビリティが向上する。それゆえ、複雑な製造工程、製造工程数の増加、或いは、それらに伴う製造コストの増大なしに、本実施形態の抵抗変化型メモリを含むシステムＬＳＩを提供できる。
【０１３８】
以上のように、本実施形態の抵抗変化型メモリによれば、比較的簡便でコストの低い製造工程によって、信頼性の高い抵抗変化型メモリを提供できる。
【０１３９】
（ｂ）  製造方法  
図１０乃至図１６を参照して、本実施形態の抵抗変化型メモリの製造方法について説明する。図１０乃至図１６は、図４のＶＩＩＩ−ＶＩＩＩ線（Ｘ−Ｙ平面に対して斜め方向）に沿う断面工程図を示している。
【０１４０】
図１０に示されているように、半導体基板１００内に、例えば、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜９０が埋め込まれ、素子分離領域が形成される。この素子分離領域の形成によって、矩形状のアクティブ領域が、半導体基板１００内に区画される。
【０１４１】
そして、半導体基板１００のアクティブ領域上に、メモリセルＭＣの選択トランジスタ２が形成される。選択トランジスタの形成工程について、以下のとおりである。
【０１４２】
アクティブ領域表面上に、ゲート絶縁膜２１が形成される。ゲート絶縁膜２１は、例えば、熱酸化法によって形成されたシリコン酸化膜である。次に、導電層（例えば、ポリシリコン層）が、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって、ゲート絶縁膜２１上に形成される。
【０１４３】
導電層は、例えば、フォトリソグラフィ及びＲＩＥ法を用いて、所定のパターンに加工される。これによって、ゲート電極２０がゲート絶縁膜２１上に形成される。ゲート電極２０をワード線として用いるために、ゲート電極２０はＹ方向に延在するように形成される。ゲート電極２１は、Ｙ方向に配列される複数のアクティブ領域にまたがるように形成され、Ｙ方向に沿って配列される複数の選択トランジスタで共有される。
【０１４４】
ソース／ドレイン拡散層２３，２５が、半導体基板１００内に形成される。拡散層２３，２５は、ゲート電極２１をマスクに用いて、例えば、ヒ素（Ａｓ）、リン（Ｐ）などの不純物がイオン注入法によって、半導体基板１００内に注入されることによって、形成される。
【０１４５】
以上の工程によって、半導体基板１００上に、メモリセルＭＣの選択トランジスタ２が形成される。尚、ゲート電極２０及び拡散層２３，２５上面にシリサイド層を形成する工程が、さらに追加されてもよい。
【０１４６】
第１の層間絶縁膜９１が、例えば、ＣＶＤ法を用いて、半導体基板１００上に堆積される。層間絶縁膜９１の上面は、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、平坦化される。
【０１４７】
ソース／ドレイン拡散層２３，２５の上面が露出するように、コンタクトホールが層間絶縁膜９１内に形成される。形成されたコンタクトホール内に、例えば、タングステン（Ｗ）又はモリブデン（Ｍｏ）が充填され、コンタクトプラグ８１，８５が形成される。
【０１４８】
例えば、コンタクトプラグ８１，８５は、層間絶縁膜９１の膜厚又は層間絶縁膜９１内に形成されるコンタクトホールのアスペクト比に応じて、テーパー状の断面形状を有している。
【０１４９】
層間絶縁膜９１上及びコンタクトプラグ８１，８５上に、下部電極の構成部材（例えば、金属層）１９Ｘ、抵抗変化素子（メモリ素子）の構成部材１Ｚ、及び、上部電極の構成部材（例えば、金属層）１９Ｚが、順次堆積される。上述のように、抵抗変化素子がＭＴＪ素子である場合、構成部材１Ｚは、２つの磁性層（参照層及び記憶層）と２つの磁性層間の非磁性層（トンネルバリア層）とを少なくとも含む。
【０１５０】
例えば、下部電極の構成部材１９Ｘは、形成される抵抗変化素子の特性を改善することが可能な材料、例えば、抵抗変化素子が含む層の結晶性を向上させる材料（例えば、磁性層に対して格子不整合の小さい材料）から形成されることが好ましい。下部電極を形成するための材料１９Ｘは、抵抗変化素子に用いられる材料に応じて、適宜変更される。
【０１５１】
例えば、上部電極の構成部材１９Ｚは、抵抗変化素子の構成部材を加工する際のハードマスクとして用いることが可能な材料から形成されることが好ましい。例えば、イオンミリングによって、抵抗変化素子が加工される場合、Ｗ、ＴｉＮ又はＴａのうちいずれか１つが、上部電極の構成部材１９Ｚに用いられることが好ましい。
【０１５２】
フォトリソグラフィ及びＲＩＥ（Reactive Ion Etching）によって、メモリ素子の形成領域内に、所定の形状及びサイズを有するマスク層９９が形成される。マスク層９９は、レジスト膜（有機膜）でもよいし、酸化シリコン膜又は窒化シリコン膜でもよい。
【０１５３】
本実施形態において、メモリ素子としての抵抗変化素子の位置は、アクティブ領域ＡＡ内の２つの選択トランジスタ２間で共有されない側のコンタクトプラグ８１の直上に設定される。それゆえ、マスク層９９は、半導体基板１００の表面に対して垂直方向において、コンタクトプラグ８１と上下に重なる位置に設けられ、マスク層９９は、コンタクトプラグ８１の上方に位置している。
【０１５４】
マスク層９９は、例えば、円形状の平面形状を有するようにパターニングされている。例えば、半導体基板１００の表面に対して平行方向におけるマスク層９９の寸法ＤＡは、半導体基板１００の表面に対して平行方向におけるコンタクトプラグ８１の最大寸法Ｄ２より小さい。
【０１５５】
そして、マスク層９９のパターンが、イオンミリングやＲＩＥによって、上部電極を形成するための構成部材１９Ｚに転写される。パターンが転写された構成部材１９Ｚがハードマスクとして用いられて、ハードマスク１９Ｚの下層の構成部材１Ｚ，１９Ｘが、例えば、イオンミリングを用いて、加工される。
【０１５６】
これによって、図１１に示されるように、下部／上部電極１９Ａ，１９Ｂを含む抵抗変化素子（例えば、ＭＴＪ素子）１が、メモリ素子として、層間絶縁膜９３内に埋め込まれたコンタクトプラグ８１上に、形成される。
【０１５７】
抵抗変化素子１は、マスク層９９及びハードマスクとしての上部電極１９Ｂの平面形状（ここでは、円形状）に対応した平面形状を有するように、形成される。  
例えば、下部／上部電極１９Ａ，１９Ｂを含む抵抗変化素子１の高さ（膜厚）に応じて、抵抗変化素子１は、テーパー状の断面形状を有するように、形成される。
【０１５８】
素子の微細化のため、半導体基板１００の表面に対して平行方向における抵抗変化素子１の最大寸法Ｄ１は、半導体基板１００の表面に対して平行方向における抵抗変化素子１下方（直下）のコンタクトプラグ８１の最大寸法Ｄ２より小さい。
【０１５９】
下部／上部電極１９Ａ，１９Ｂを含む抵抗変化素子１がテーパー状の断面形状を有している場合、抵抗変化素子１の最大寸法Ｄ１は、下部電極１９Ａの底面（半導体基板１００側）の寸法となる。  
また、抵抗変化素子１下方のコンタクトプラグ８１がテーパー状の断面形状を有している場合、そのコンタクトプラグ８１の最大寸法Ｄ２は、コンタクトプラグ８１の上面（抵抗変化素子側）の寸法となる。
【０１６０】
図１２に示されるように、ＭＴＪ素子１が加工された後に、所定の膜厚を有する絶縁膜３０Ｚが、例えば、ＡＬＤ（Atomic Layer Deposition）法によって、抵抗変化素子１上及び層間絶縁膜９１上に、形成される。絶縁膜３０Ｚは、例えば、ＳｉＮ又はＡｌＯｘなどから形成される。
【０１６１】
抵抗変化素子１の側面上に絶縁膜３０Ｚが残存するように、堆積された絶縁膜３０Ｚが、異方性エッチングによってエッチバックされる。
【０１６２】
これによって、図１３に示されるように、抵抗変化素子１の側面上に、側壁絶縁膜３０が、形成される。
【０１６３】
上部電極１９Ｂの上面上の絶縁膜は異方性エッチングによって除去され、上部電極１９Ｂの上面及び側面の一部は露出する。側壁絶縁膜３０は、抵抗変化素子１及び下部電極１９Ａの側面を覆う。それとともに、コンタクトプラグ８１の上面のうち下部電極１９Ａに覆われない部分は、抵抗変化素子１の側面上及び下部電極１９Ａの側面上の側壁絶縁膜３０に覆われる。
【０１６４】
図１２及び図１３に示す工程において、側壁絶縁膜３０を含む抵抗変化素子１の最大寸法ＤＸ（＝Ｄ１＋２×Ｔ１）が、コンタクトプラグ８１の最大寸法Ｄ２より大きくなるように、所定の膜厚Ｔ１を有する側壁絶縁膜３０が、形成される。
【０１６５】
例えば、コンタクトプラグ８１の寸法（加工）ばらつき、コンタクトプラグ直上のＭＴＪ素子１の寸法ばらつき、コンタクトプラグ８１とＭＴＪ素子１合わせずれ、及び、コンタクトプラグとＭＴＪ素子１との寸法差を考慮して、これらのばらつきや合わせずれの２乗和平均と抵抗変化素子１及びコンタクトプラグ８１の寸法差との合計値（ｄｄ＋（σＤ１２＋σＤ２２＋ＤＳ２）１／２）に基づいて、側壁絶縁膜３０の膜厚Ｔ１が調整されることが好ましい。
【０１６６】
本実施形態において、抵抗変化素子１の側面上の側壁絶縁膜３０によって、コンタクトプラグ８１の上面が露出するのを、防止できる。
【０１６７】
図１４に示されるように、側壁絶縁膜３０が、抵抗変化素子１の側面上に形成された後、導電層（金属層）４０Ｚが、例えば、スパッタ法によって、抵抗変化素子１上及び層間絶縁膜９１上に堆積される。導電層４０Ｚが、露出した上部電極１９Ｂの上面を覆うように、形成される。導電層４０Ｚは、ＲＩＥによって加工することが可能な材料を用いて形成されることが好ましい。例えば、導電層４０Ｚは、Ｔｉ、ＴｉＮ、Ｔｉ／ＴｉＮ、Ａｌ、Ｗ又はＭｏのうち１以上の材料から形成される。
【０１６８】
例えば、導電層４０Ｚは、隣接する抵抗変化素子１間を満たすように、層間絶縁膜９１上に形成される。導電層４０Ｚの膜厚は、電極１９Ａ，１９Ｂを含む抵抗変化素子１の高さよりも大きい。
【０１６９】
例えば、堆積された導電層の上面に対して、ＣＭＰによる平坦化処理が施された後、図１５に示されるように、フォトリソグラフィ及びＲＩＥによって、所定の形状のマスク層９８が、導電層上に形成される。マスク層９８は、Ｘ方向に延在し、抵抗変化素子１の形成位置とオーバーラップするように、形成されている。例えば、Ｙ方向におけるマスク層９８の寸法（線幅）が、抵抗変化素子１の最大寸法Ｄ１とその側面を覆う側壁絶縁膜３０の膜厚の２倍との合計値ＤＸ以上になるように、マスク層９８はパターニングされている。
【０１７０】
形成されたマスク層９８に基づいて、導電層が、例えば、ＲＩＥによって加工され、ビット線ＢＬとしての配線４０が、層間絶縁膜９１上に形成される。配線４０は、Ｘ方向に延在するように加工されている。形成された配線４０が上部電極１９Ｂの露出部に接触することによって、配線４０は、抵抗変化素子１に接続される。
【０１７１】
配線４０は、側壁絶縁膜３０の露出部分の全体を覆うように、加工されている。その結果として、本実施形態の抵抗変化メモリの配線４０は、側壁絶縁膜３０を介して、抵抗変化素子１の側面全体を覆う。
【０１７２】
上述のように、下部電極１９Ａとコンタクトプラグ８１とが重ならない部分（コンタクトプラグの露出部）を覆うように、所定の膜厚Ｔ１の側壁絶縁膜３０が、抵抗変化素子１及び下部電極１９Ａの側面上に形成されている。側壁絶縁膜３０がスペーサとなるため、抵抗変化素子１の側面を覆う配線４０は、抵抗変化素子１の直下のコンタクトプラグ８１に接触しない。
【０１７３】
配線４０を加工するためのマスク層が除去された後、図１６に示されるように、保護膜９２が、例えば、ＣＶＤ法によって、配線４０上に堆積される。さらに、層間絶縁膜９３が、例えば、ＣＶＤ法を用いて、保護膜９２上に形成される。層間絶縁膜９３の上面は、ＣＭＰによって平坦化される。例えば、保護膜９２は、シリコン窒化膜から形成され、層間絶縁膜９３は、シリコン酸化膜から形成される。
【０１７４】
酸化物からなる層間絶縁膜９３の堆積中に、層間絶縁膜９３を形成するための水素や酸素が、発生する。本実施形態のように、メモリ素子としての抵抗変化素子（例えば、ＭＴＪ素子）１が、側壁絶縁膜３０だけでなく、厚い配線４０に覆われていることによって、水素や酸素が、抵抗変化素子１内に浸透するのを防止できる。それゆえ、抵抗変化型メモリの形成中に生じた抵抗変化素子１に対する不純物が原因で、抵抗変化素子１の特性が劣化するのを防止できる。保護膜９２によって、層間絶縁膜９３の形成に起因した配線４０の酸化が防止される。
【０１７５】
図８に示されるように、２つの選択トランジスタ２で共有されるコンタクトプラグ８５の上方において、コンタクトホールが、堆積された層間絶縁膜９３及び保護膜９２内に形成される。そして、露出した共有コンタクトプラグ８５に接続されるように、ビアプラグ８６が、層間絶縁膜９３のコンタクトホール内に埋め込まれる。
【０１７６】
導電層（金属層）が、例えば、スパッタ法によって、ビアプラグ８６上及び層間絶縁膜９３上に堆積される。
【０１７７】
堆積された導電層は、Ｘ方向に延在するパターンを有するように、加工される。これによって、抵抗変化素子を覆う配線４０（ＢＬ）とビット線対をなす配線４１（ｂＢＬ）が、配線４０より上層の配線レベル内に形成される。ビアプラグ８６及び配線４１と実質的に同時の工程によって、抵抗変化素子１を覆う配線４０に接続されるビアプラグ及び配線が、ビット線４１と同じ配線レベルに形成されてもよい。
【０１７８】
尚、抵抗変化素子１間の距離（配線４０間の間隔）が小さい場合、膜厚が厚い保護膜９２が形成されることによって、配線４０に対してセルフアラインで、ビアプラグ８６を形成することができる。
【０１７９】
以上の工程によって、本実施形態の抵抗変化型メモリ（例えば、ＭＲＡＭ）が形成される。
【０１８０】
本実施形態の抵抗変化型メモリの製造方法において、側壁絶縁膜３０が加工された抵抗変化素子１の側面上に形成された後に層間絶縁膜を形成せずに、加工された抵抗変化素子１を覆うように、配線４０が側壁絶縁膜３０上に形成される。
【０１８１】
この場合、本実施形態の抵抗変化型メモリの製造方法において、抵抗変化素子１が形成されてから配線４０が形成される間に実行される主要な製造工程は、側壁絶縁膜３０の形成工程及び抵抗変化素子１の上部電極１９Ｂ上からの側壁絶縁膜３０の除去工程である。それゆえ、本実施形態の抵抗変化型メモリの製造工程において、抵抗変化素子１と配線４０とを電気的に接続させるまでの間に実行される製造工程数を削減できる。
【０１８２】
この結果として、素子の加工のばらつきや膜厚の揺らぎのような、抵抗変化素子１と配線４０とを電気的に接続させるまでの間に実行される製造工程に起因するプロセスマージンの低下を、抑制できる。
【０１８３】
本実施形態の抵抗変化型メモリの製造方法において、メモリ素子としての抵抗変化素子１を覆うように配線４０が形成されることによって、抵抗変化型メモリの製造工程中に発生する不純物が、抵抗変化素子１内に拡散するのを、配線４０によって抑制できる。
【０１８４】
また、熱伝導率が比較的高い金属からなる配線４０が抵抗変化素子１を覆うように形成されることによって、抵抗変化素子１の動作時に抵抗変化素子１内に発生した熱（例えば、ジュール熱）を、放熱させることができる。これによって、本実施形態の製造方法によれば、熱に対する安定性が向上した抵抗変化型メモリを提供できる。
【０１８５】
本実施形態の抵抗変化型メモリを含むシステムＬＳＩが形成される場合において、同じチップ内に形成される抵抗変化型メモリとロジック回路との製造工程を共通化でき、抵抗変化型メモリとロジック回路とのコンパティビリティを向上できる。
【０１８６】
以上のように、本実施形態の抵抗変化型メモリの製造方法によれば、比較的簡素なプロセスで、信頼性の高い抵抗変化型メモリを提供できる。
【０１８７】
（３）  変形例  
図１７乃至図２８を参照して、実施形態の抵抗変化メモリの変形例について、説明する。本変形例において、上述の抵抗変化メモリと同じ構成要素について、実質的に同じ構成要素に関しては、同じ符号を付し、その説明は必要に応じて行う。
【０１８８】
（ａ）  配線構造  
図１７乃至図１９を用いて、抵抗変化型メモリが含むメモリ素子を覆う配線の構造の変形例について説明する。
【０１８９】
＜例１＞  
図１７及び図１８を用いて、抵抗変化型メモリの配線構造の変形例の１つについて説明する。
【０１９０】
図１７は、実施形態の抵抗変化型メモリが含むメモリ素子及び配線の変形例を示す平面図である。図１８は、図１７の配線の延在方向（第１の方向）に交差する方向に沿うメモリ素子及び配線の断面構造を示す断面図である。
【０１９１】
図１７及び図１８に示されるように、配線４０は第１の方向（配線長方向）に延在している。  
半導体基板の表面に対して平行方向に第１の方向と交差する第２の方向（配線幅方向）において、抵抗変化素子１を覆う配線（ビット線）４０Ａの寸法（配線幅）Ｄ４は、半導体基板の表面に対して平行方向におけるＭＴＪ素子１の最大寸法Ｄ１と側壁絶縁膜３０の膜厚Ｔ１の２倍の合計値ＤＸより小さくてもよい。
【０１９２】
この場合において、配線の延在方向における抵抗変化素子１の側面は、側壁絶縁膜３０を介して、配線４０Ａに覆われる。  
一方、配線の延在方向と交差する方向における抵抗変化素子１の側面は、配線４０Ａに覆われずに、抵抗変化素子１の側面は、側壁絶縁膜３０を介して、保護膜／層間絶縁膜（図示せず）に覆われる。
【０１９３】
配線４０Ａの延在方向において、側壁絶縁膜３０は、配線４０Ａに接触し、配線の延在方向と交差する方向において、側壁絶縁膜３０は、層間絶縁膜に接触する。
【０１９４】
図１７及び図１８に示される配線４０Ａを含む抵抗変化型メモリによれば、抵抗変化素子１を覆う配線４０Ａの第１の方向の寸法を小さくすることによって、第１の方向に隣接する配線４０Ａ間のショートを低減できる。
【０１９５】
また、図１７及び図１８に示される配線４０Ａを含む抵抗変化型メモリによれば、配線間のショートを防止するために間隔（マージン）を小さくできるため、第１の方向に隣接する配線４０Ａ及びメモリ素子１間の間隔を小さくできる。この結果として、メモリセルのサイズを縮小できる。
【０１９６】
＜例２＞  
図１９を用いて、図１７及び図１８とは異なる抵抗変化型メモリの配線構造の変形例について説明する。
【０１９７】
図１９は、例えば、図４のＶ−Ｖ線に対応する、抵抗変化素子１を覆う配線（例えば、ビット線）４０の延在方向におけるメモリセルアレイの断面構造を示している。
【０１９８】
図１９に示されるように、配線４０Ｂが側壁絶縁膜３０を介して抵抗変化素子１の側面を覆う構造であれば、層間絶縁膜９１上における配線４０Ｂの膜厚（半導体基板表面に対して垂直方向の寸法）Ｈ４は、下部／上部電極１９Ａ，１９Ｂを含む抵抗変化素子１の高さＨ１より低くてもよい。
【０１９９】
図１９に示される構造の場合、図１４に示される工程のように、下部／上部電極１９Ａ，１９Ｂを含む抵抗変化素子１の高さより厚い導電層を堆積する場合に比較して、配線４０Ｂを形成するための導電層の堆積量を低減できる。また、配線４０Ｂの上面を平坦化するためのＣＭＰの工程を削減できる。
【０２００】
これらの結果として、図１９に示される配線４０Ｂを含む抵抗変化型メモリによれば、抵抗変化型メモリの製造コストを削減できる。
【０２０１】
＜例３＞
図２０及び図２１を用いて、図１７乃至図１９とは異なる抵抗変化型メモリの配線構造の変形例について説明する。
【０２０２】
図２０は、例えば、図４のＶＩＩＩ−ＶＩＩＩ線に対応する、ビット線及びワード線の延在方向に対して斜め方向におけるメモリセルアレイの断面構造を示している。
【０２０３】
図２０に示されるように、配線４０の底面と層間絶縁膜９１との間に、側壁絶縁膜３０が設けられていてもよい。これによって、配線４０とコンタクトプラグ８１とのショートをさらに防止できる。
【０２０４】
図２０に示される構造を形成するための製造方法について、図２１を用いて説明する。
【０２０５】
図２１に示されるように、図１２に示される工程によって、側壁絶縁膜３０Ｘが、形成された抵抗変化素子１及び層間絶縁膜９１上に堆積された後、絶縁膜（例えば、レジスト膜）９７が、例えば、塗布法（スピンコート）によって、良好な平坦性が得られるように、側壁絶縁膜３０Ｘ上に形成される。
【０２０６】
絶縁膜９７の上面が、抵抗変化素子１の上部電極１９Ｂの上面よりも半導体基板１００側に位置するように、絶縁膜９７の厚さが、絶縁膜９７の形成時及び形成後のエッチングによって、調整される。これによって、抵抗変化素子１の上部電極１９Ｂを覆う側壁絶縁膜３０が露出する。尚、半導体基板１００の表面に対して垂直方向における絶縁膜９７の上面の位置は、上部電極１９Ｂと抵抗変化素子１との境界部より上側（半導体基板側の反対側）に設定されることが好ましい。
【０２０７】
そして、絶縁膜９７の上面が抵抗変化素子１の上部電極１９Ｂの上面よりも半導体基板１００側に位置する状態で、側壁絶縁膜３０がエッチングされる。
【０２０８】
これによって、上部電極１９Ｂの上面及び側面の一部が露出する。一方、絶縁膜９７によって覆われた側壁絶縁膜３０Ｘの部分は、抵抗変化素子１、下部電極１９Ａ及び層間絶縁膜９１上に残存する。
【０２０９】
そして、側壁絶縁膜３０Ｘ上の絶縁膜が除去された後、図１４に示される工程と実質的に同じ工程によって、配線を形成するための導電層が側壁絶縁膜３０Ｘ上に形成される。本変形例において、層間絶縁膜９１の上面は、側壁絶縁膜３０Ｘに覆われている。
【０２１０】
その後、図１５に示される工程と実質的に同じ工程によって、導電層が堆積され、導電層が所定の形状に加工され、図２０に示されるように、配線４０が、側壁絶縁膜３０を介して抵抗変化素子１の側面を覆うように形成される。配線４０の底面と層間絶縁膜９１との間に側壁絶縁膜３０が残存する。そのため、配線４０の底面と層間絶縁膜９１の上面との間に、側壁絶縁膜３０が設けられている。
【０２１１】
例えば、配線を覆う層間絶縁膜９２，９３が、層間絶縁膜９１上に形成される前に、配線４０と層間絶縁膜９１との間以外に残存した側壁絶縁膜３０は、除去されることが好ましい。この場合、配線４０を形成するための導電層に起因する残渣は、共有コンタクトプラグ８５上の側壁絶縁膜とともに、層間絶縁膜９１上から除去される。それゆえ、導電性の残渣に起因した配線４０とプラグ８５，８６とのショートが抑制される。
【０２１２】
図２０及び図２１に示されるように、配線４０と層間絶縁膜９１との間に側壁絶縁膜３０を含む抵抗変化型メモリによれば、配線４０とコンタクトプラグ８１，８５，８６とのショートを抑制でき、信頼性の高い抵抗変化型メモリを提供できる。
【０２１３】
（例４）  
図２２を用いて、図１７乃至図２１とは異なる抵抗変化型メモリの配線構造の変形例について説明する。
【０２１４】
図２２に示されるように、配線を用いずに、上部電極１９Ｃが、側壁絶縁膜３０を介して、抵抗変化素子１の側面を覆ってもよい。  
例えば、上部電極１９Ｃが、ある方向（例えば、ビット線の延在方向）に延在するように形成され、上部電極１９Ｃが、上部電極１９Ｃの延在方向に配列された複数の抵抗変化素子（抵抗変化部）１に共通に接続される。これによって、上部電極１９Ｃを配線４０として用いることができる。
【０２１５】
図２２に示される上部電極１９Ｃを含む抵抗変化素子が形成される場合、抵抗変化素子１及び下部電極１９Ａを加工するためのマスク層は、例えば、絶縁体やレジスト膜から形成される。
【０２１６】
抵抗変化素子１が所定の形状に加工された後、絶縁体からなるマスク層が除去される。側壁絶縁膜３０がマスク層の除去後に形成された場合、図２２に示されるように、配線として上部電極１９Ｃは、抵抗変化素子１の上部側の側面を覆う。側壁絶縁膜３０の上端は、抵抗変化素子（抵抗変化部）１と上部電極１９Ｃの境界より下側（半導体基板側）に位置している。
【０２１７】
側壁絶縁膜３０は、マスク層が除去される前に形成されてもよい。側壁絶縁膜３０がマスク層の除去前に形成された場合、側壁絶縁膜３０の上端は、抵抗変化素子（抵抗変化部）１と上部電極１９Ｃの境界より上側（半導体基板側の反対側）に位置している。上部電極１９Ｃは、側壁絶縁膜３０の上端の開口部を介して、マスク層が剥離された抵抗変化素子１の上面上に、形成される。尚、マスク層が除去される前に、側壁絶縁膜３０が形成される場合であっても、抵抗変化素子１の上部側の側面が露出するまで、側壁絶縁膜３０にエッチバックを施してもよい。
【０２１８】
図２２に示される抵抗変化型メモリによれば、抵抗変化素子１の高さを低くでき、半導体基板表面方向における抵抗変化型メモリのサイズを縮小できる。
【０２１９】
（ｂ）  メモリセルアレイ
図２３乃至図２６を参照して、実施形態の抵抗変化型メモリのメモリセルアレイの変形例について説明する。
【０２２０】
図２３は、抵抗変化型メモリのメモリセルアレイのレイアウトの変形例を示す平面図である。図２４は、図２３のＸＸＩＶ−ＸＸＩＶ線に沿う断面構造を示している。
【０２２１】
図２３に示されるように、ビット線ＢＬ，ｂＢＬはＸ方向に延在し、ワード線ＷＬはＹ方向に延在している。ビット線対ＢＬ，ｂＢＬを形成する２つの配線４０，４１は、例えば、異なる配線レベルＭ１，Ｍ２に設けられている。
【０２２２】
図２３に示される変形例において、アクティブ領域ＡＡは直線状の平面形状を有し、半導体基板１００の表面に対して平行方向においてＸ方向及びＹ方向に交差する方向（Ｘ−Ｙ平面に対して斜め方向）に延在している。アクティブ領域ＡＡ間には、Ｘ−Ｙ平面に対して斜め方向に延在する素子分離領域が設けられている。
【０２２３】
１つのアクティブ領域ＡＡ内に、２以上のメモリセルが設けられている。図３に示されるメモリセルと異なる回路構成を有し、各メモリセルは、１つのメモリ素子としての抵抗変化素子１と２つの選択トランジスタとを含む。１つのメモリセルＭＣは、互いに異なる３本のビット線に接続される。
【０２２４】
共通のアクティブ領域ＡＡ内において、抵抗変化素子１と共有コンタクトプラグ８５とが、アクティブ領域ＡＡの延在方向に沿って、交互にレイアウトされる。
【０２２５】
図２３及び図２４に示されるように、抵抗変化素子１は、半導体基板１００の表面に対して垂直方向において上下に重なるように配線４０の下方に設けられている。抵抗変化素子１は、Ｘ方向及びＹ方向にそれぞれ沿って配列するように、メモリセルアレイ内にレイアウトされている。Ｘ方向に配列された抵抗変化素子１は、互いに異なるアクティブ領域ＡＡ内に設けられている。これと同様に、Ｙ方向に配列された抵抗変化素子１は、互いに異なるアクティブ領域ＡＡ内に設けられている。
【０２２６】
共有コンタクトプラグ８５は、半導体基板１００の表面に対して垂直方向において上下に重なるように配線４１の下方に設けられている。共有コンタクトプラグ８５は、Ｘ方向及びＹ方向にそれぞれ沿って配列するように、メモリセルアレイ内にレイアウトされている。Ｘ方向に配列された共有コンタクトプラグ８１は、互いに異なるアクティブ領域ＡＡ内に設けられている。これと同様に、Ｙ方向に配列された共有コンタクトプラグ８１は、互いに異なるアクティブ領域ＡＡ内に設けられている。
【０２２７】
抵抗変化素子１と共有コンタクトプラグ８５との間において、アクティブ領域ＡＡとワード線ＷＬとが交差する。アクティブ領域ＡＡとワード線ＷＬとの交差位置に、選択トランジスタ２が設けられている。
【０２２８】
共通のアクティブ領域ＡＡ内で互いに隣接するメモリセルＭＣは、選択トランジスタ２をオフさせることによって、電気的に分離される。
【０２２９】
図２３に示されるレイアウトを有するメモリセルアレイにおいて、図２４に示されるように、抵抗変化素子１は、図２又は図９に示される抵抗変化素子及び配線と同様に、側壁絶縁膜３０を挟んで配線４０内に設けられている。
【０２３０】
図２３に示されるメモリセルアレイのレイアウトが用いられた場合、Ｘ方向におけるメモリセルＭＣの寸法が４Ｆ、Ｙ方向におけるメモリセルＭＣの寸法が２Ｆになる。図２３に示されるメモリセルアレイにおいて、各メモリセルのセルサイズは、８Ｆ２となる。
【０２３１】
図２５は、図２３とは異なるメモリセルアレイのレイアウトの変形例を示す平面図である。図２６は、図２５のＸＸＶＩ−ＸＸＶＩ線に沿う断面構造を示している。  
図２５に示される変形例においても、図２３及び図２４に示される例と同様に、アクティブ領域ＡＡ及び素子分離領域ＳＴＩは、Ｘ−Ｙ平面に対して斜め方向に延在している。
【０２３２】
図２５に示されるメモリセルアレイにおいて、斜め方向に延在するアクティブ領域ＡＡ上に設けられる抵抗変化素子１及び共有コンタクトプラグ８５のレイアウトが、図２３に示される例と異なる。
【０２３３】
図２５に示されるメモリセルアレイにおいて、１つのアクティブ領域ＡＡ内に、２以上のメモリセルが設けられている。各メモリセルＭＣは、実質的に、１つのメモリ素子としての抵抗変化素子１と１つの選択トランジスタとを含む。
【０２３４】
複数の抵抗変化素子１が、半導体基板１００の表面に対して垂直方向において配線４０と上下に重なる位置に、レイアウトされている。また、複数の共有コンタクトプラグ８５が、半導体基板１００の表面に対して垂直方向において配線４０と上下に重なる位置に、レイアウトされている。
【０２３５】
１つのアクティブ領域ＡＡ内においてＸ方向に互いに隣り合う２つの抵抗変化素子１は、１本のワード線ＷＬをＸ方向に挟むように、レイアウトされている。Ｘ方向に互いに隣り合う２つの抵抗変化素子１間にレイアウトされたワード線において、そのワード線に接続された選択トランジスタは、メモリセル間を電気的分離するためのトランジスタであり、互いに隣り合うメモリセル間で共有される。
【０２３６】
互いに異なるアクティブ領域ＡＡ内に設けられ、且つ、Ｘ方向に互いに隣り合う２つの抵抗変化素子１は、２本のワード線ＷＬをＸ方向に挟むように、レイアウトされている。
【０２３７】
１つのアクティブ領域ＡＡ内において斜め方向に互いに隣り合う２つの抵抗変化素子は、２本のワード線ＷＬ及び２本のワード線ＷＬ間の共有コンタクトプラグ８５を挟むように、レイアウトされている。
【０２３８】
例えば、１つのアクティブ領域ＡＡ内において共有コンタクトプラグ８５を挟んで斜め方向に互いに隣り合う２つの抵抗変化素子１の中心をつなぐ線は、アクティブ領域ＡＡの延在方向に沿うアクティブ領域ＡＡの中心線からずれている。
【０２３９】
Ｘ方向及びＹ方向に沿って配列された共有コンタクトプラグ８５は、互いに異なるアクティブ領域ＡＡ上に設けられている。Ｘ方向に沿って配列された２つの共有コンタクトプラグ８５間には、３本のワード線ＷＬが、レイアウトされている。
【０２４０】
例えば、抵抗変化素子１の中心及びその直下のコンタクトプラグ８１の中心は、アクティブ領域ＡＡの延在方向に沿うアクティブ領域ＡＡの中心線からずれた位置に、設定されている。例えば、Ｘ方向に配列された抵抗変化素子１及びその抵抗変化素子１の中心及びその直下のコンタクトプラグ８１の中心は、Ｘ方向に沿う配線４０の中心線と重なる位置に設定されている。
【０２４１】
側壁絶縁膜３０を介して抵抗変化素子１の側面を覆う配線４０の配線幅は、共有コンタクトプラグ８５に接続される配線４１の配線幅と異なってもよい。
【０２４２】
図２６に示されるように、側壁絶縁膜３０を介して抵抗変化素子１の側面を覆う配線４０が、共有コンタクトプラグ８５に接続される配線４１よりも、上層の配線レベルに設けられてもよい。
【０２４３】
抵抗変化素子１は、積層された２つのコンタクトプラグ８１Ａ，８１Ｂを介して、選択トランジスタ２の電流経路の一端に接続される。また、配線４１は、積層された２つのコンタクトプラグ８５，８６を介して、選択トランジスタ２の電流経路の他端に接続される。
【０２４４】
抵抗変化素子１に直接接触するコンタクトプラグ８１Ｂは、２つの層間絶縁膜９４，９５を貫通するように形成されたコンタクトホール内に設けられている。
【０２４５】
例えば、図２５及び図２６に示されるメモリセルアレイのレイアウトが用いられた場合、Ｘ方向におけるメモリセルＭＣの寸法が３Ｆ、Ｙ方向におけるメモリセルＭＣの寸法が２Ｆになる。それゆえ、図２５に示されるメモリセルアレイにおいて、メモリセルＭＣのセルサイズは、６Ｆ２（３Ｆ×２Ｆ）程度になる。
【０２４６】
図２３乃至図２６に示されるように、Ｘ−Ｙ平面に対して斜め方向に延在するアクティブ領域ＡＡを含むメモリセルアレイ内のレイアウトであっても、図２又は図９に示されるように、変形例の抵抗変化型メモリは、抵抗変化素子１が側壁絶縁膜３０を挟んで配線４０内に設けられる構造を有する。
【０２４７】
以上のように、図２３乃至図２６に示されるメモリセルアレイのレイアウトを用いることによって、メモリセルのセルサイズを縮小でき、抵抗変化型メモリの記憶密度を向上できる。
【０２４８】
（ｃ）  メモリ素子  
図２７及び図２８を参照して、実施形態の抵抗変化型メモリのメモリ素子の変形例について、説明する。
【０２４９】
上述の実施形態において、ＭＲＡＭが抵抗変化型メモリの一例として示されている。但し、抵抗変化型メモリは、例えば、ＲｅＲＡＭ（Resistive RAM）、ＰＣＲＡＭ（Phase Change RAM）或いはイオンメモリのような、ＭＲＡＭ以外の抵抗変化型メモリでもよい。
【０２５０】
図２７は、ＲｅＲＡＭに用いられるメモリ素子（抵抗変化素子）１の構造例を示している。  
ＲｅＲＡＭに用いられるメモリ素子は、電圧又は電流又は熱によって、メモリ素子が含む膜（以下では、抵抗変化膜とよぶ）の導電性／絶縁性が変化する。その抵抗変化膜の特性の変化に伴って、ＲｅＲＡＭに用いられるメモリ素子は、素子の抵抗値が可逆的に変化し、抵抗値が変化した状態を不揮発に保持する。
【０２５１】
図２７に示されるように、メモリ素子１Ｘとしての抵抗変化素子１は、２つの金属層１４Ａ，１４Ｂ及びこれらに挟まれた抵抗変化膜１３を有している。
【０２５２】
抵抗変化膜１３は、例えば、ペロブスカイト型金属酸化物、或いは、二元系金属酸化物など、金属酸化物から形成される。抵抗変化膜１３は、例えば、その膜の内部における微細な電流経路（フィラメント）の生成又は消失、抵抗変化膜８４の構成元素（又はイオン）の移動（濃度プロファイルの変化）によって、抵抗状態が変化する。
【０２５３】
ＲｅＲＡＭのメモリ素子としての抵抗変化素子（金属酸化物素子）１Ｘにおいて、データの書き込みは、パルスの振幅、パルス幅及びパルスの極性など印加電圧（供給電流）のパルス形状を制御することによって、抵抗変化素子１Ｘの抵抗状態を低抵抗状態と高抵抗状態とに変化することができる。データの読み出しは、抵抗状態が変化する電圧（セット電圧／リセット電圧）とパルス形状が異なる読み出し電圧を、抵抗変化素子１Ｘに印加し、抵抗変化素子１Ｘを流れる電流（又は、配線の電位変動）を検出することによって、抵抗変化素子１Ｘの抵抗状態が判別される。
【０２５４】
尚、抵抗変化膜を挟む２つの金属膜１４Ａ，１４Ｂが、抵抗変化膜１３の抵抗変化を発現させるための部材として設けられている構造が示されているが、下部電極１９Ａ及び上部電極１９Ｂが、金属膜１４Ａ，１４Ｂと同じ材料を用いて、形成されてもよい。この場合、金属膜１４Ａ，１４Ｂが設けられずに、抵抗変化膜１３が、下部及び上部電極１９Ａ，１９Ｂに直接接触する構造となる。  
また、金属膜１４Ａ，１４Ｂに依存せずに、抵抗変化膜１３のみで抵抗変化素子１Ｘの抵抗状態が変化する性質が発現する場合においても、金属膜１４Ａ，１４Ｂを設けずに、抵抗変化膜１３が下部／上部電極１９Ａ，１９Ｂに直接接触する構造となってもよい。
【０２５５】
図２８は、ＰＣＲＡＭに用いられるメモリ素子の構造例を示している。  
ＰＣＲＡＭは、メモリ素子に相変化素子が用いられる。相変化素子１Ｙは、外部から与えられたエネルギーによって、膜の結晶相が結晶状態から非晶質状態へ、または、非晶質状態から結晶状態へ可逆的に変化する。その結晶相の状態変化の結果として、相変化素子の抵抗値（インピーダンス）が変化する。相変化素子の結晶相が変化した状態は、結晶相の変化に必要なエネルギーが与えられるまで、不揮発に保持される。
【０２５６】
図２８に示される相変化素子１Ｙにおいて、下部電極１９Ａと上部電極１９Ｂとの間に、ヒータ層１５及び相変化膜（抵抗変化膜）１６が設けられている。上部電極１９Ｂは、相変化膜１６上に設けられている。
【０２５７】
相変化膜１６は相変化材料から構成され、データの書き込み時に発生する熱により結晶状態又は非晶質状態に変化される。相変化膜１６の材料には、例えば、カルコゲナイドが用いられる。
【０２５８】
ヒータ層１５は、相変化膜１６の底面に接している。ヒータ層１５が相変化膜１６に接する面積は、相変化膜１６の底面の面積より小さいことが望ましい。これは、ヒータ層１５と相変化膜１６との接触部分を小さくすることによって、相変化膜１６の加熱部分を小さくし、書き込み電流又は電圧を低減するためである。例えば、相変化膜１６と下部電極１９との間にスペーサとしての絶縁層１７が設けられ、ヒータ層１５は、絶縁層１７の貫通孔内に、埋め込まれている。
【０２５９】
ヒータ層１５は、導電性材料からなり、例えば、ＴｉＮ、ＷＮ、ＭｏＮ、アルミニウム合金及び銅合金から選択される１つから形成されることが望ましい。また、ヒータ層１５は、下部電極１９Ａと同じ材料であってもよい。相変化素子１Ｙにおいて、下部電極１９Ａ及び上部電極１９Ｂの材料に、Ｔａ、Ｍｏ、Ｗなどの高融点金属が用いられることが好ましい。
【０２６０】
相変化素子１Ｙに印加される電流パルスの大きさ及び電流パルスの幅を制御することで、相変化膜１６の加熱温度及び加熱時間が変化する。その結果として、相変化膜１６の結晶状態又は非晶質状態に変化する。
【０２６１】
メモリ素子としての相変化素子１Ｙに対する書き込み動作は、相変化膜１６の結晶状態を変化させることによって、実行される。書き込み動作時、下部電極１９Ａと上部電極１９Ｂとの間に電圧又は電流が印加される。下部電極１９Ａ及び上部電極１９Ｂを流れる電流によって、ヒータ層１５内に熱が生じる。ヒータ層１５内に生じた熱量及びその熱の印加時間に応じて、相変化膜１６が、結晶状態又は非晶質状態に変化する
相変化膜１６が結晶状態であるか非晶質状態であるか判別する場合、すなわち、相変化膜１６の抵抗状態を判別する場合、下部電極１９Ａと上部電極１９Ｂとの間に相変化膜１６が結晶化も非晶質化も生じない程度の低電圧又は低電流が印加され、相変化素子１Ｙを流れる電流が読み取られることによって、判別される。
【０２６２】
図２７及び図２８を用いて説明したように、磁気抵抗効果素子と異なる素子１Ｘ，１Ｙの抵抗状態と記憶すべきデータとを関連付けることができる。
【０２６３】
図２７及び図２８に示されるように、ＲｅＲＡＭ及びＰＣＲＡＭのメモリ素子（抵抗変化素子）１Ｘ，１Ｙは、コンタクトプラグ８１の直上に、設けられている。上部電極１９Ｂに接続される配線４０が、メモリ素子１Ｘ，１Ｙの側面上の側壁絶縁膜３０を介して、メモリ素子１Ｘ，１Ｙの側面を覆う。
【０２６４】
半導体基板の表面に対して平行方向におけるメモリ素子１Ｘ，１Ｙの最大寸法Ｄ１は、半導体基板の表面に対して平行方向におけるコンタクトプラグ８１の寸法Ｄ２より小さい。そして、メモリ素子１Ｘ，１Ｙの最大寸法Ｄ１と側壁絶縁膜３０の膜厚Ｔ１の２倍との合計値は、コンタクトプラグ８１の寸法Ｄ２より大きい。
【０２６５】
それゆえ、ＲｅＲＡＭ又はＰＣＲＡＭに用いられるメモリ素子が、本実施形態の抵抗変化型メモリに用いられた場合においても、上述の効果を得ることができる。
【０２６６】
図１７乃至図２８を用いて説明したように、実施形態の抵抗変化型メモリの変形例において、図１乃至図１６を用いて説明した例の効果が得るとともに、各変形例の構成に応じた効果が得られる。
【０２６７】
（４）  適用例  
図２９を用いて、本実施形態の抵抗変化型メモリの適用例について、説明する。
【０２６８】
図２９に示されるように、本実施形態の抵抗変化型メモリは、システムＬＳＩ９００に適用できる。
【０２６９】
本実施形態の抵抗変化型メモリ２００が形成される半導体基板（チップ）と同じ基板上に、ロジック回路２０１が形成される。例えば、抵抗変化型メモリ２００及びロジック回路２０１と同じ半導体基板１００内に、ＤＲＡＭなどの揮発性メモリやアナログ回路が形成される回路領域２０９が設けられてもよい。
【０２７０】
ロジック回路２０１の層間絶縁膜及び配線は、配線容量などを考慮した仕様に収まるように、設計されている。
【０２７１】
本実施形態の抵抗変化型メモリ２００のように、図２又は図９などに示されるように、抵抗変化素子１が側壁絶縁膜３０を挟んで配線４０内に設けられた構造を有することによって、ロジック回路２０１の仕様に合わせて、抵抗変化素子１及び配線４０を覆う層間絶縁膜９１の膜厚を調整できる。
【０２７２】
その結果として、抵抗変化型メモリ２００とロジック回路２０１とを同じチップ１００内に、実質的に同じ工程を用いて形成できる。
【０２７３】
以上のように、本実施形態によれば、同一のチップ内に設けられ抵抗変化型メモリ２００及びロジック回路２０１の構造及び製造方法のコンパティビリティを向上できる。
【０２７４】
したがって、本実施形態の抵抗変化型メモリを用いたシステムＬＳＩは、製造コストを低減でき、半導体デバイスの信頼性を向上できる。
【０２７５】
［その他］  
上述の例では、メモリセルが、メモリ素子と選択トランジスタとから形成される抵抗変化型メモリについて、説明した。但し、本実施形態の抵抗変化型メモリは、クロスポイント型メモリセルアレイに用いられてもよい。
【０２７６】
クロスポイント型メモリセルアレイは、メモリ素子と選択素子（例えば、ダイオード又は縦型トランジスタ）とから形成されるメモリセルユニットが、互いに交差する方向に延在する配線間に挟まれている。
【０２７７】
側壁絶縁膜を介してメモリ素子１を覆う配線４０は、クロスポイント型メモリセルアレイを有する抵抗変化型メモリの構成に応じて、ビット線である場合もあるし、ワード線である場合もある。
【０２７８】
上述の例におけるメモリ素子の下部電極に接続されるコンタクトプラグは、メモリ素子と選択素子とを接続する導電層、或いは、メモリ素子と配線とを接続する導電層と置き換え可能である。メモリ素子の下部電極に接続されるコンタクトプラグは、メモリ素子の下層側に設けられた配線又は選択素子と、置き換えてもよい。
【０２７９】
抵抗変化型メモリがクロスポイント型メモリセルアレイを含む場合であっても、メモリ素子としての抵抗変化素子、コンタクトプラグ（又は、抵抗変化素子の直下の導電体）及び配線が、実施形態において述べられた構造を有していれば、上述の効果を得ることができる。すなわち、比較的低い製造コストで、高い信頼性のクロスポイント型抵抗変化型メモリを、提供できる。
【０２８０】
尚、上述の各例は、適宜組み合わせることができる。
【０２８１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２８２】
１，１Ｘ，１Ｙ：抵抗変化素子、１９Ａ，１９Ｂ：電極、２：選択トランジスタ、３０：側壁絶縁膜、４０：配線、８１：コンタクトプラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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