(57)【要約】【課題】被試験デバイスにおけるパリティチェック機能を容易に試験する。【解決手段】被試験デバイスを試験する試験装置であって、被試験デバイスに入力すべき試験パターンに基づいて、試験パターンの誤りを検出するためのパリティ信号を生成するパターン発生部と、試験パターンとパリティ信号とを対応付けて出力する信号出力部とを備える試験装置を提供する。信号出力部は、試験パターンおよびパリティ信号を受け取り、試験パターンおよびパリティ信号のビットのうち、選択信号に応じたビットをサイクル毎に選択して出力する複数の選択出力部を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスに入力すべき試験パターンに基づいて、前記試験パターンの誤りを検出するためのパリティ信号を生成するパターン発生部と、
前記試験パターンと前記パリティ信号とを対応付けて出力する信号出力部と
を備え、
前記パターン発生部は、複数のビットを有する同一の前記試験パターンを、複数のサイクルに渡って出力し、
前記信号出力部は、前記被試験デバイスの各ピンに対応付けて設けられた複数の選択出力部を有し、
前記パターン発生部は、それぞれの選択出力部が、前記試験パターンおよび前記パリティ信号のいずれのビットを選択して出力すべきかを示す選択信号をサイクル毎に出力し、
それぞれの前記選択出力部は、前記試験パターンおよび前記パリティ信号を受け取り、前記試験パターンおよび前記パリティ信号のビットのうち、前記選択信号に応じたビットをサイクル毎に選択して出力する
試験装置。
【請求項２】
前記パターン発生部は、前記試験パターンを受け取り、前記選択信号に応じた前記試験パターンのビットに基づいて、前記サイクル毎に前記パリティ信号を生成するパリティ生成部を有する
請求項１に記載の試験装置。
【請求項３】
前記信号出力部が各サイクルで出力するビット数は、前記試験パターンおよびパリティ信号のビット数の和より少なく、前記選択信号は、サイクル毎に前記試験パターンの異なる組み合わせのビットを選択する
請求項２に記載の試験装置。
【請求項４】
前記パリティ生成部は、正しい前記パリティ信号および誤った前記パリティ信号のいずれかの前記パリティ信号を選択して生成し、
前記試験装置は、誤った前記パリティ信号を付して前記試験パターンを前記被試験デバイスに入力した場合に、前記被試験デバイスが誤りを検出した旨を出力するかを試験する
請求項３に記載の試験装置。
【請求項５】
被試験デバイスを試験する試験方法であって、
前記被試験デバイスに入力すべき試験パターンを生成するパターン発生段階と、
前記パターン発生段階で生成した前記試験パターンに基づいて、前記試験パターンの誤りを検出するためのパリティ信号を生成するパリティ生成段階と、
前記試験パターンと前記パリティ信号とを対応付けて出力する信号出力段階と
を備える試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置および試験方法に関する。
【背景技術】
【０００２】
従来、ＤＲＡＭ、ＳＲＡＭ等の被試験デバイスを試験する試験装置が知られている。試験装置は、被試験デバイスに所定の入力パターンを入力して、被試験デバイスから出力されるパターンと期待値パターンとを比較する（例えば特許文献１参照）。
特許文献１  特開２００８−１２３６２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
近年、被試験デバイスの高速、大容量化が進んでいる。それに伴い、被試験デバイスのアドレス、データの多ビット化が進んでいる。しかし、アドレス、データの多ビットが進むと、それだけデバイス間での伝送エラーが生じる可能性が高くなる。
【０００４】
このような伝送エラーの対策として、デバイスのインターフェイスにおいてパリティチェックすることが考えられる。しかし、従来の試験装置では、被試験デバイスに入力すべき入力パターンに対してパリティ信号を生成することが困難であった。このため、被試験デバイスのパリティ機能が正しく動作することを試験することができなかった。また、上述した伝送エラーは、被試験デバイスの試験時においても生じるが、従来の試験装置では、被試験デバイスのパリティチェック機能を利用することもできなかった。
【課題を解決するための手段】
【０００５】
本発明の第１の態様においては、被試験デバイスを試験する試験装置であって、被試験デバイスに入力すべき試験パターンに基づいて、試験パターンの誤りを検出するためのパリティ信号を生成するパターン発生部と、試験パターンとパリティ信号とを対応付けて出力する信号出力部とを備え、パターン発生部は、複数のビットを有する同一の試験パターンを、複数のサイクルに渡って出力し、信号出力部は、被試験デバイスの各ピンに対応付けて設けられた複数の選択出力部を有し、パターン発生部は、それぞれの選択出力部が、試験パターンおよびパリティ信号のいずれのビットを選択して出力すべきかを示す選択信号をサイクル毎に出力し、それぞれの選択出力部は、試験パターンおよびパリティ信号を受け取り、試験パターンおよびパリティ信号のビットのうち、選択信号に応じたビットをサイクル毎に選択して出力する試験装置を提供する。
【０００６】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００７】
【図１】被試験メモリ２００を試験する試験装置１００の構成例を示す図である。
【図２】制御信号発生部１８および信号出力部２２の構成例を示す図である。
【図３】試験装置１００の動作例を示すタイミングチャートである。
【図４】制御信号発生部１８の他の構成例を示す図である。
【発明を実施するための形態】
【０００８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００９】
図１は、被試験メモリ２００を試験する試験装置１００の構成例を示す図である。被試験メモリ２００は、外部から受け取った入力信号に付加されたパリティ信号に基づいて、当該入力信号のビットに誤りが無いかを検出するパリティチェック機能を有する。パリティ信号は、例えば入力信号に含まれるべき論理値１の数が偶数か奇数であるかを示す信号である。なお、試験装置１００の試験対象は、メモリデバイスに限定されない。試験装置１００は、上述したパリティチェック機能を有する被試験デバイスを試験することができる。
【００１０】
試験装置１００は、パターン発生部１０、信号出力部２２および論理比較器２４を備える。パターン発生部１０は、被試験メモリ２００に入力する試験パターンが有するべき論理値パターンを生成する。本例の試験パターンは、被試験メモリ２００に入力すべきデータパターン、アドレスパターンおよび制御パターン、ならびに、被試験メモリ２００からの出力パターンと比較すべき期待値パターンを含む。
【００１１】
信号出力部２２は、パターン発生部１０が生成した試験パターンの各ビットに応じた信号の波形を成形して、被試験メモリ２００の対応する各ピンに入力する。また、信号出力部２２は、被試験メモリ２００の各ピンに、パターン発生部１０が生成した試験パターンのいずれのビットを入力するかを選択する。
【００１２】
本例のパターン発生部１０は、被試験メモリ２００に対して入力すべきコマンド、アドレス等を、複数のサイクルに渡って信号出力部２２に出力する。例えばパターン発生部１０は、上述したコマンド、アドレス等を含む同一の試験パターンを、複数のサイクルに渡って信号出力部２２に出力する。信号出力部２２は、当該試験パターンのうちの一部のビットをサイクル毎に選択して、被試験メモリ２００に入力する。
【００１３】
論理比較器２４は、被試験メモリ２００が出力する出力信号の論理パターンと、パターン発生部１０が生成する期待値パターンとが一致するか否かに基づいて、被試験メモリ２００の良否を判定する。
【００１４】
パターン発生部１０は、インストラクションメモリ１２、シーケンス制御部１４、アドレス発生部１６、制御信号発生部１８およびデータ発生部２０を有する。インストラクションメモリ１２は、試験パターンを生成するためのパターンプログラムを記憶する。パターンプログラムは、パターンデータおよびシーケンスデータを含む。シーケンスデータは、次に実行すべきシーケンスデータを指定する。パターンデータは、シーケンスデータに対応付けられる。シーケンス制御部１４は、インストラクションメモリ１２が記憶したシーケンスデータを順次実行して、対応するパターンデータをインストラクションメモリ１２から順次出力させる。これらのパターンデータが試験パターンとなる。
【００１５】
アドレス発生部１６は、インストラクションメモリ１２が出力する試験パターンに基づいて、被試験メモリ２００のアドレスを指定するアドレスデータを生成する。制御信号発生部１８は、インストラクションメモリ１２が出力する試験パターンに基づいて、被試験メモリ２００の動作を制御する制御パターンを生成する。
【００１６】
データ発生部２０は、インストラクションメモリ１２が出力する試験パターンに基づいて、被試験メモリ２００に入力するデータパターン、および、期待値パターンを生成する。例えばアドレス発生部１６、制御信号発生部１８およびデータ発生部２０は、試験パターンのうち、それぞれ対応するビット位置のデータを用いて、上述したパターンを生成する。
【００１７】
図２は、制御信号発生部１８および信号出力部２２の構成例を示す図である。本例の制御信号発生部１８は、１つのパリティ生成部３０を有する。パリティ生成部３０は、試験パターンおよび選択信号を受け取る。パリティ生成部３０は、選択信号に応じて試験パターンの一部のビットを選択する。パリティ生成部３０は、サイクル毎に選択したビットのパリティ信号を生成する。パリティ生成部３０は、複数のビット選択部３２および排他的論理和回路４０を有する。
【００１８】
複数のビット選択部３２は、被試験メモリ２００のピンのうち、パリティ信号が入力されるピン以外の複数のピンと対応する。それぞれのビット選択部３２は、インストラクションメモリ１２が出力する試験パターン（コマンド、アドレス）を受け取る。つまり、それぞれのビット選択部３２には、試験パターン（コマンド、アドレス）の全ビットが入力される。制御信号発生部１８は、インストラクションメモリ１２が出力する試験パターンのうち、制御パターンに対応するビットに基づいて制御パターン（コマンド等）を生成する回路を有してよい。
【００１９】
アドレス発生部１６が発生するアドレスおよび制御信号発生部１８が生成するコマンドを含む試験パターンを、試験パターン（コマンド、アドレス）と表記する。それぞれのビット選択部３２は、試験パターン（コマンド、アドレス）のビットのうち、インストラクションメモリ１２から受け取る選択信号に応じたビットを選択して出力する。
【００２０】
上述したように、インストラクションメモリ１２は、同一の試験パターン（コマンド、アドレス）を複数のサイクルに渡って出力する。ここで各サイクルは、例えば被試験メモリ２００の動作周期と同一の長さを有する。また、インストラクションメモリ１２は、各サイクルにおいて、試験パターンのいずれのビットを被試験メモリ２００の各ピンに入力すべきかを示す選択信号を生成する。
【００２１】
例えばインストラクションメモリ１２は、アクティブコマンド、ローアドレス、カラムアドレス等を含む試験パターンを、複数のサイクルを含む１タイムスロットに渡って出力する。また、インストラクションメモリ１２は、アクティブコマンドを被試験メモリ２００に入力すべきサイクルでは、アクティブコマンドに対応する選択信号を生成する。また、インストラクションメモリ１２は、いずれかのアドレスを被試験メモリ２００に入力すべきサイクルでは、アドレス入力に対応する選択信号を生成する。
【００２２】
それぞれのビット選択部３２は、複数の第１のレジスタ３４、レジスタ選択部３６および選択回路３８を有する。本例において、第１のレジスタ３４の個数は、選択信号の種類の数と等しい。選択信号の種類とは、例えば被試験メモリ２００に入力可能なコマンドの種類に対応する。
【００２３】
コマンドには、例えば指定されるアドレスをアクティブ状態にするアクティブコマンド、アドレスを指定するローアドレスコマンド、カラムアドレスコマンド、指定されるアドレスにデータを書き込むライトコマンド、指定されるアドレスからデータを読み出すライトコマンド等のコマンドが含まれる。それぞれの第１のレジスタ３４は、対応するコマンドが指定されたときに、試験パターンのいずれのビットを選択すべきかを示す情報を記憶する。
【００２４】
レジスタ選択部３６は、選択信号に基づいて、いずれかの第１のレジスタ３４を選択する。選択回路３８は、レジスタ選択部３６が選択した第１のレジスタ３４が記憶した情報に基づいて、試験パターンのうちから１つのビットを選択する。これにより、複数のビット選択部３２は、各サイクルにおいて被試験メモリ２００に入力される試験パターンと同一のビット列（コマンド１、アドレス１）を出力する。
【００２５】
排他的論理和回路４０は、複数のビット選択部３２が出力するビットの排他的論理和を出力する。複数のビット選択部３２が出力する論理値１の数が偶数の場合、排他的論理和回路４０は０を出力し、複数のビット選択部３２が出力する論理値１の数が奇数の場合、排他的論理和回路４０は１を出力する。これにより、パターン発生部１０は、被試験デバイスに入力すべき試験パターンに基づいて、各サイクルにおいて被試験メモリ２００に入力される試験パターンのパリティ信号を生成することができる。
【００２６】
信号出力部２２は、インストラクションメモリ１２から試験パターン（コマンド、アドレス）および選択信号を受け取り、被試験メモリ２００に入力する試験パターン（コマンド２、アドレス２）を生成する。なお、図２においては、試験パターン（コマンド、アドレス）に対応する信号出力部２２の部分のみを示すが、信号出力部２２は、データ発生部２０が生成したデータパターンの各ビットを、被試験メモリ２００の対応するビットに入力する回路を更に有する。
【００２７】
なお、信号出力部２２が各サイクルで出力する信号（コマンド２、アドレス２、パリティ信号）のビット数は、パターン発生部１０が生成する試験パターン（コマンド、アドレス）およびパリティ信号のビット数の和より少ない。信号出力部２２は、選択信号に応じて、サイクル毎に試験パターン（コマンド、アドレス）の異なる組み合わせのビットを選択し、パリティ信号を付して出力する。
【００２８】
本例の信号出力部２２は、パリティ生成部３０が出力するパリティ信号を受け取り、試験パターン（コマンド２、アドレス２）と同時に出力する。信号出力部２２は、複数の選択出力部５０を有する。複数の選択出力部５０は、被試験メモリ２００のピンのうち、パリティ信号が入力されるピンを含む複数のピンと一対一に対応する。選択出力部５０の個数は、ビット選択部３２の個数よりも、パリティ信号のビット数に応じた個数だけ多くてよい。
【００２９】
それぞれの選択出力部５０は、制御信号発生部１８が出力した制御パターンおよびアドレス発生部１６が出力したアドレスパターンを含む試験パターン（コマンド、アドレス）、および、パリティ信号を受け取る。つまり、それぞれの選択出力部５０には、試験パターン（コマンド、アドレス）およびパリティ信号の全ビットが入力される。それぞれの選択出力部５０は、試験パターンおよびパリティ信号のビットのうち、インストラクションメモリ１２から受け取る選択信号に応じたビットを選択して出力する。
【００３０】
選択信号には、それぞれの選択出力部５０が、試験パターンおよびパリティ信号のいずれのビットを選択して出力すべきかを示す情報が含まれる。本例では、それぞれの第２のレジスタ５４が、自己の選択出力部５０が選択すべきビットとして、それぞれ異なるビットを示す情報を記憶する。選択信号は、いずれかの第２のレジスタ５４を指定する。それぞれの第１のレジスタ３４および第２のレジスタ５４が指定するビットは、使用者等の設定に応じて変更することができる。
【００３１】
本例のインストラクションメモリ１２は、当該選択信号を、サイクル毎に出力する。それぞれの選択出力部５０は、試験パターンおよびパリティ信号のビットのうち、選択信号に応じたビットをサイクル毎に選択して出力する。
【００３２】
それぞれの選択出力部５０は、パリティ割付部５２、複数の第２のレジスタ５４、レジスタ選択部５６およびビット割付部５８を有する。本例において複数の選択出力部５０は、複数のビット選択部３２が出力するビット列（コマンド１、アドレス１）と同一の試験パターン（コマンド２、アドレス２）と、パリティ信号とを同時に出力する。
【００３３】
本例において、第２のレジスタ５４の個数は、選択信号の種類の数と等しい。それぞれの第２のレジスタ５４は、対応するコマンドが指定されたときに、試験パターンおよびパリティ信号のビットのうち、いずれのビットを選択すべきかを示す情報を記憶する。
【００３４】
レジスタ選択部５６は、選択信号に基づいて、いずれかの第２のレジスタ５４を選択する。パリティ割付部５２およびビット割付部５８は、レジスタ選択部５６が選択した第２のレジスタ５４が記憶した情報に基づいて、試験パターンおよびパリティ信号のビットのうちから１つのビットを選択する。例えば、選択された第２のレジスタ５４が、パリティ信号を選択すべき旨の情報を記憶している場合、パリティ割付部５２がパリティ信号を選択して出力する。このとき、ビット割付部５８は信号を出力しない。
【００３５】
また、選択された第２のレジスタ５４が、試験パターンのいずれかのビットを指定する情報を記憶している場合、ビット割付部５８が試験パターンの当該ビットを選択して出力する。このとき、パリティ割付部５２は信号を出力しない。これにより、信号出力部２２において、選択信号に応じたビットを試験パターンおよびパリティ信号から選択して被試験メモリ２００に入力することができる。
【００３６】
なお、パリティ生成部３０および信号出力部２２が同一の選択信号に基づいて、同一の試験パターンから同一のビットを選択する。このため、パリティ生成部３０は、信号出力部２２が出力する試験パターンに応じたパリティ信号を生成することができる。このため、信号出力部２２にパリティ生成機能を付与しなくともよい。また、信号出力部２２と並行して、または、信号出力部２２よりも先行してパリティ生成部３０が動作できるので、信号出力部２２が試験パターンを生成するタイミングに対して遅延無く、パリティ信号を生成することができる。
【００３７】
なお、パリティ生成部３０は、正しいパリティ信号および誤ったパリティ信号のいずれかのパリティ信号を選択して生成する機能を有してよい。例えばパリティ生成部３０は、排他的論理和回路４０の出力を反転するか否かを選択する回路を有してよい。試験装置１００は、誤ったパリティ信号を付して試験パターンを被試験メモリ２００に入力した場合に、被試験メモリ２００が誤りを検出した旨を出力するかに基づいて、被試験メモリ２００の良否を判定してもよい。
【００３８】
図３は、試験装置１００の動作例を示すタイミングチャートである。本例のパターン発生部１０は、４サイクルを有する同一タイムスロットの間、共通の試験パターン（コマンド、アドレス）を生成する。当該試験パターンには、少なくともアドレスパターンおよび制御パターン（コマンド）が含まれる。
【００３９】
また、インストラクションメモリ１２は、サイクル毎に選択信号を生成する。当該選択信号は、各サイクルにおいて被試験メモリ２００をどのような状態に制御し、どのような信号を入力するかを定める。選択信号は、予め定められた種類から選択される。例えば選択信号として、試験プログラムはＣＹＰ１からＣＹＰ１６までの１６種類を選択できる。使用者は、それぞれの選択信号にどのような機能を割り当てるかを選択できる。本例では、ＣＹＰ１にライトコマンド、ＣＹＰ２にアクティブコマンド、ＣＹＰ３にＮＯＰコマンドが割り当てられている。各コマンドに対して、被試験メモリ２００の各ピンにどのような信号を入力すべきかが定まるので、試験装置１００は、それぞれの選択信号に使用者が割り当てたコマンドに基づいて、第１のレジスタ３４および第２のレジスタ５４が指定するビットを決定してよい。
【００４０】
パリティ生成部３０のそれぞれのビット選択部３２は、各サイクルにおける選択信号に基づいて、試験パターンのうちのいずれかのビットを選択する。選択されるビットは、選択信号毎に異なる。例えば、タイムスロット１の第１サイクルでは、アクティブコマンドに対応する選択信号ＣＹＰ２が生成されているので、それぞれのビット選択部３２は、試験パターンのうち、アクティブコマンドを生成するためのビットを選択したビット列（コマンド１、アドレス１）を出力する。
【００４１】
排他的論理和回路４０は、複数のビット選択部３２が出力するビット列（コマンド１、アドレス１）の各論理値の排他的論理和を、パリティ信号として出力する。排他的論理和回路４０の出力は、当該ビット列における論理値１の個数が偶数であるか奇数であるかにより変化する。これにより、サイクル毎にパリティ信号を生成する。
【００４２】
信号出力部２２は、上述したようにビット列（コマンド１、アドレス１）と同一の試験パターン（コマンド２、アドレス２）を生成する。信号出力部２２は、試験パターン（コマンド２、アドレス２）およびパリティ信号の各ビットを、被試験メモリ２００の対応するピンに入力する。
【００４３】
被試験メモリ２００は、試験パターン（コマンド２、アドレス２）に応じて動作する。本例の被試験メモリ２００は、試験パターン（コマンド２、アドレス２）の第０から第３ビットまでを入力コマンド部分として動作し、第４から第９ビットまでを入力アドレス部分として動作する。
【００４４】
また、被試験メモリ２００は、受け取った試験パターン（コマンド２、アドレス２）に誤りが無いかを、受け取ったパリティ信号に基づいて検出する。被試験メモリ２００は、例えば、試験装置１００から被試験メモリ２００までの伝送線路上のノイズ等により生じたビット誤りを検出する。被試験メモリ２００は、試験パターン（コマンド２、アドレス２）に誤りを検出した場合、警告信号ＡＬＥＲＴを伝送元の機器（本例では試験装置１００）に出力する。
【００４５】
本例では、タイムスロット１の第１および第２サイクルでは、入力コマンドおよび入力アドレスにおける論理値１の個数が偶数であるか奇数であるかが、パリティ信号で示される内容と一致する。このため、警告信号ＡＬＥＲＴは論理値０を示す。これに対し、第３サイクルでは、試験パターン（コマンド２、アドレス２）が０１００１１＿０００１であるのに対し、被試験メモリ２００が受信した入力コマンドおよび入力アドレスが０１０００１＿０００１となり誤りが生じている。このため、被試験メモリ２００は警告信号ＡＬＥＲＴを出力する。試験装置１００は、当該警告信号ＡＬＥＲＴを受け取った場合、対応する試験をやり直してよい。
【００４６】
このように、試験装置１００によれば、パリティチェック機能を有する被試験メモリ２００を精度よく試験することができる。また、サイクル毎にパリティ信号を付すことができる。また、信号出力部２２に入力される選択信号が切り替わったときに、同期してパリティ生成部３０に入力される選択信号も切り替わるので、被試験メモリ２００に入力する試験パターンに応じたパリティ信号を生成することができる。また、被試験メモリ２００の任意のピンに、パリティ信号を入力することができる。
【００４７】
図４は、制御信号発生部１８の他の構成例を示す図である。本例の制御信号発生部１８は、２つのパリティ生成部３０を有する。それぞれのパリティ生成部３０の構成は、図１から図３に説明したパリティ生成部３０と同一である。また、本例における被試験メモリ２００は、動作クロックの立ち上がりエッジおよび立ち下がりエッジの双方に応じて動作するＤＤＲ（ダブルデータレート）メモリである。
【００４８】
図１から図３に関連して説明した試験装置１００は、被試験メモリ２００の動作クロックに同期した試験パターンおよびパリティ信号を生成した。これに対し、本例の試験装置１００は、被試験メモリ２００の動作クロックの半分の周期に同期した試験パターンおよびパリティ信号を生成する。つまり、信号出力部２２は、図３に示した各サイクルの前半と後半とで異なる試験パターンおよびパリティ信号を、被試験メモリ２００に入力する。
【００４９】
２つのパリティ生成部３０には、同一の選択信号、同一の試験パターン（コマンド、アドレス）が入力され、それぞれ異なるビット列（コマンド１、アドレス１）を生成する。つまり、それぞれのパリティ生成部３０における第１のレジスタ３４は、パリティ生成部３０間で異なるビットを指定する。パリティ割付部５２は、各サイクルの前半と後半とで、それぞれ対応するパリティ生成部３０が出力するパリティ信号を用いる。このような構成により、それぞれのパリティ生成部３０の動作速度を向上させずとも、ＤＤＲメモリに対応したパリティ信号を生成することができる。
【００５０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５１】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００５２】
１０・・・パターン発生部、１２・・・インストラクションメモリ、１４・・・シーケンス制御部、１６・・・アドレス発生部、１８・・・制御信号発生部、２０・・・データ発生部、２２・・・信号出力部、２４・・・論理比較器、３０・・・パリティ生成部、３２・・・ビット選択部、３４・・・第１のレジスタ、３６・・・レジスタ選択部、３８・・・選択回路、４０・・・排他的論理和回路、５０・・・選択出力部、５２・・・パリティ割付部、５４・・・第２のレジスタ、５６・・・レジスタ選択部、５８・・・ビット割付部、１００・・・試験装置、２００・・・被試験メモリ
【図１】
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【図２】
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【図３】
2014149223.tif 000005
【図４】
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