(57)【要約】【課題】トランジスタの閾値電圧Ｖｔの変動を抑えることに貢献することができる、埋込ゲート電極を有するトランジスタを備えた半導体装置を提供すること。【解決手段】半導体基板と、前記半導体基板上に設けられた溝と、前記溝の壁面上に設けられたゲート絶縁膜と、前記溝部内にて前記ゲート絶縁膜上に第１金属膜、第２金属膜、及び第３金属膜がこの順に積層した埋込ゲート電極と、を備え、前記第２金属膜中に含まれる炭素濃度は、前記第１金属膜中に含まれる炭素濃度よりも高い。【選択図】図３
2014135311.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた溝と、
前記溝の壁面上に設けられたゲート絶縁膜と、
前記溝部内にて前記ゲート絶縁膜上に第１金属膜、第２金属膜、及び第３金属膜がこの順に積層した埋込ゲート電極と、
を備え、
前記第２金属膜中に含まれる炭素濃度は、前記第１金属膜中に含まれる炭素濃度よりも高いことを特徴とする半導体装置。
【請求項２】
前記第１金属膜は、前記第２金属膜中の炭素を前記半導体基板へ透過させないようにする金属膜であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第３金属膜は、フッ素又はホウ素を含み、
前記第２金属膜は、前記第３金属膜中のフッ素又はホウ素を前記第１金属膜へ透過させないようにする金属膜であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２金属膜の炭素濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３以上であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１金属膜の炭素濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３未満であることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第１金属膜は、第１の窒化チタン膜であり、
前記第１の窒化チタン膜の膜厚は、１．７ｎｍ以上であることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第１の窒化チタン膜は、ＴｉＣｌ４とＮＨ３を用いた熱ＣＶＤ法で形成された膜であることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第２金属膜は、第２の窒化チタン膜であり、
前記第２の窒化チタン膜の膜厚は、３ｎｍ以上であることを特徴とする請求項１記載の半導体装置。
【請求項９】
前記第２の窒化チタン膜は、有機プリカーサを用いたＭＯＡＬＤ−ＣＶＤ法で形成された膜であることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記有機プリカーサは、ＴＤＭＡＴ（テトラキスジメチルアミノチタン）を用いたＴｉＮｘＣであることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記第２金属膜は、有機プリカーサを用いたＭＯＡＬＤ−ＣＶＤ法で形成された膜であり、
前記第１金属膜は、前記有機プリカーサを用いたＭＯＡＬＤ−ＣＶＤ法以外の方法で形成された膜であることを特徴とする請求項１記載の半導体装置。
【請求項１２】
前記第３金属膜は、タングステン膜であることを特徴とする請求項１記載の半導体装置。
【請求項１３】
前記第３金属膜は、ＷＦ６及びＳｉＨ４又はＢ２Ｈ６を用いた熱ＣＶＤ法で形成された膜であることを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記第３金属膜と前記第２金属膜との間に、炭素濃度１×１０１９ａｔｏｍｓ／ｃｍ３未満の第３の窒化チタン膜を有することを特徴とする請求項１記載の半導体装置。
【請求項１５】
前記第１金属膜、前記第２金属膜、及び前記第３金属膜は、７００℃以上かつ１１００℃以下のアニールを加えられた膜であることを特徴とする請求項１記載の半導体装置。
【請求項１６】
前記アニールを加えられた前記第１金属膜において、前記溝部内の底部にある前記ゲート絶縁膜上の前記第１金属膜の上部と下部で炭素濃度が異なり、
前記第１金属膜の上部の方が、前記第１金属膜の下部よりも炭素濃度が高いことを特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記アニールを加えられた前記第１金属膜において、前記溝部内の底部にある前記ゲート絶縁膜上の前記第１金属膜の下部の炭素濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３未満であることを特徴とする請求項１５記載の半導体装置。
【請求項１８】
前記半導体基板は、複数の活性領域と、前記活性領域間を電気的に分離するとともに前記活性領域を囲む素子分離領域と、を有し、
前記埋込ゲート電極は、前記素子分離領域と前記活性領域とを跨ぐ配線であることを特徴とする請求項１記載の半導体装置。
【請求項１９】
前記埋込ゲート電極の最上面の高さは、前記活性化領域の最上面の高さよりも低い位置にあることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋込ゲート電極を有するトランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化に伴って、トランジスタの寸法も縮小される傾向にあり、この寸法縮小によりトランジスタの短チャネル効果がより顕著になってきている。例えば、ＤＲＡＭ（Dynamic Random Access Memory）などでは、メモリセル寸法の縮小化によって、トランジスタのチャネル長も縮小されるため、トランジスタのパフォーマンスが低下してしまい、メモリセルのリテンション（電荷保持）や書き込み特性の悪化などが問題となってきている。
【０００３】
そこで、このような問題を解決するために、特許文献１に開示されているように、半導体基板（シリコン基板）に溝（トレンチ）を形成してチャネルを３次元構造としたリセス（トレンチ）型ＦＥＴ（Field Effect Transistor）が開発されている。具体的には、トレンチ型ＦＥＴは、半導体基板に溝を形成し、この溝内にゲート絶縁膜を介してゲート電極を形成することで、チャネルをトレンチの壁面（底面含む）に沿った３次元構造としたものである。これにより、ゲート長を長くすることができるため、短チャネル効果を抑制することが可能となっている。より詳しくは、特許文献１（図１）に記載の半導体装置では、溝（１３）内にゲート絶縁膜（６）を介して多結晶シリコン膜（７ｎ）とタングステン膜（８）が積層したゲート電極を有する。
【０００４】
また、ＤＲＡＭでは、特許文献２に開示されているように、メモリセル寸法のさらなる縮小化に伴って、メモリセルにおける選択用トランジスタとして、半導体基板の表層部の溝にゲート絶縁膜を介してゲート電極を埋め込んだ埋込ゲート型トランジスタが採用されはじめている。例えば、特許文献２（図１２）に記載の半導体装置において、埋込ゲート電極（３１）は、半導体基板（１）に形成されたゲートトレンチ（特許文献２の図７の１３）内にゲート絶縁膜（２５）を介して下部電極（３１ｂ；窒化チタン（ＴｉＮ）／タングステン（Ｗ）積層膜）と上部電極（３１ａ；Ｎ＋ポリシリコン（Ｓｉ））とが積層して埋め込まれており、ゲートトレンチ（特許文献２の図７の１３）内の上部電極（３１ａ）上の空間に絶縁膜（４３）が埋設された構造となっている。この埋込ゲート型トランジスタ（２）では、埋込ゲート電極（３１；ワード線）が半導体基板（１）の表層部に埋め込まれているため、埋込ゲート電極（３１）が半導体基板（１）の上面よりも上方に突き出すことがない。また、埋込ゲート型トランジスタ（２）では、メモリセルと接続される配線のうち半導体基板（１）の上層に位置するのはビット線（５１）だけとなるため、半導体基板（１）上にメモリセルにおけるキャパシタ（８）やコンタクトプラグ（５８）等を形成する際の配置が容易となるだけでなく、その加工の困難さを軽減できるメリットがある。
【０００５】
上記のような埋込ゲート型トランジスタは、プロセスノードが６５ｎｍとなった時から採用されはじめた。埋込ゲート電極には、窒化チタン（ＴｉＮ）とタングステン（Ｗ）が積層した積層膜がよく用いられる。窒化チタンは、ＴｉＣｌ４とＮＨ３ガスを用いた熱ＣＶＤ（Chemical Vapor Deposition；化学気相成長）で形成される。また、タングステンは、ＷＦ６ガスとＳｉＨ４ガスを交互にフローとパージを繰り返しながら成膜を行う核形成ステップを経て、ＷＦ６ガスとＨ２ガスを用いて熱ＣＶＤで成膜するバルクステップを行うことによって形成される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−０２８０５５号公報
【特許文献２】特開２０１１−１９２８００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は、本願発明者により与えられる。
【０００８】
世代（プロセスノード）が進むにつれて、トランジスタの各構成部の寸法の縮小化と膜厚の薄膜化で対応してきたが、プロセスノード２０ｎｍ辺りから、電荷保持特性の悪化が顕著となった。その原因は、埋込ゲート電極を形成する工程において、タングステンの成膜で使用されるＷＦ６ガスに含まれるフッ素が、薄膜化した窒化チタン（５ｎｍ程度）内を拡散し、ゲート絶縁膜や半導体基板にも拡散し、拡散したフッ素が電荷保持特性に影響を与えていると想定されている。
【０００９】
また、近年、低抵抗化を目的として、埋込ゲート電極を形成する工程において、タングステン（Ｗ；図２１の第３金属膜２３）の核形成にＳｉＨ４ガスに代わりＢ２Ｈ６ガスが使われているが、Ｂ２Ｈ６ガス中のホウ素もフッ素と同じように半導体基板（Ｓｉ；図２１の半導体基板１０）まで拡散して同じ問題を引き起こしていると考えられている。なお、フッ素やホウ素のような原料ガス中の成分（拡散可能な成分）は、タングステン（Ｗ；図２１の第３金属膜２３）中に１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３のオーダーでトラップされる。このフッ素やホウ素が半導体基板（Ｓｉ；図２１の半導体基板１０）まで拡散される状況を図２２、図２３に示す。単純に窒化チタン（無機ＴｉＮ；第１金属膜２１）の膜厚を厚くすれば、フッ素やホウ素の半導体基板（Ｓｉ；図２１の半導体基板１０）への拡散は抑えられるようになるが（図２２、図２３参照）、容積の限られた埋込ゲート型トランジスタの構造では、その分、タングステン（Ｗ；図２１の第３金属膜２３）の体積の減少による高抵抗化が問題になるため、５ｎｍ以上に厚くすることが簡単にできない状況である。
【００１０】
そこで、本発明者は、窒化チタンのバリア性（フッ素やホウ素などに対する耐拡散性）を高める手段として、有機プリカーサ（前駆体）を用いて成膜するＭＯＡＬＤ法を検討した。なお、ＭＯＡＬＤ法は、ＴＤＭＡＴ（テトラキスジメチルアミノチタン）を用いてプリカーサＴｉＮｘＣを成膜し、リモートプラズマを用いたＮ２雰囲気でＴｉＮｘＣからＣを抜いて窒化チタン（ＴｉＮ）を形成する方法である。このＭＯＡＬＤ法で形成された窒化チタン（ＭＯＡＬＤ−ＴｉＮ；図２４の第２金属膜２２）は、図２６に示されるように、膜中にカーボンを含むため、フッ素やホウ素などの拡散を抑制する効果があったと考えられる（図２５参照）。
【００１１】
しかしながら、このＭＯＡＬＤ法で形成された窒化チタン（ＭＯＡＬＤ−ＴｉＮ；図２４の第２金属膜２２）を埋込ゲート電極に採用すると、逆に、窒化チタン（ＭＯＡＬＤ−ＴｉＮ；図２４の第２金属膜２２）中のカーボンが影響してトランジスタの閾値電圧Ｖｔを不安定（一律でない）に下げるという副作用が確認され、簡単には採用できない状況となっている。なお、フッ素及びホウ素ともに、拡散するのは、タングステン（Ｗ；図２４の第３金属膜２３）成膜後に実施される１０００℃近くのアニールである。フッ素及びホウ素はタングステン（Ｗ；図２４の第３金属膜２３）から拡散により移動する。
【００１２】
本発明の主な課題は、トランジスタの閾値電圧Ｖｔの変動を抑えることに貢献することができる、埋込ゲート電極を有するトランジスタを備えた半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
本発明の一視点においては、半導体装置において、半導体基板と、前記半導体基板上に設けられた溝と、前記溝の壁面上に設けられたゲート絶縁膜と、前記溝部内にて前記ゲート絶縁膜上に第１金属膜、第２金属膜、及び第３金属膜がこの順に積層した埋込ゲート電極と、を備え、前記第２金属膜中に含まれる炭素濃度は、前記第１金属膜中に含まれる炭素濃度よりも高いことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、埋込ゲート電極における第３金属膜の直下に第２金属膜／第１金属膜の積層膜を設けることで、第３金属膜中に含まれる拡散成分の拡散を第２金属膜内に留めることが可能となり、電荷保持特性の劣化を抑制（防止）することができる。また、閾値電圧Ｖｔの変動をもたらす第２金属膜内の炭素の拡散を第１金属膜の上部に留めることが可能となり、閾値電圧Ｖｔの変動を抑制できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態１に係る半導体装置の構成を模式的に示した図２のＸ−Ｘ´間の断面図である。
【図２】本発明の実施形態１に係る半導体装置の構成を模式的に示し平面図である。
【図３】本発明の実施形態１に係る半導体装置の構成を模式的に示した図１の領域Ａの拡大図である。
【図４】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図２のＸ−Ｘ´間に相当する部分の工程断面図である。
【図５】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図４に続く工程断面図である。
【図６】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図５に続く工程断面図である。
【図７】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図６に続く工程断面図である。
【図８】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図７に続く工程断面図である。
【図９】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図８に続く工程断面図である。
【図１０】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図９に続く工程断面図である。
【図１１】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図１０に続く工程断面図である。
【図１２】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図１１に続く断面図である。
【図１３】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図１２に続く断面図である。
【図１４】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図１３に続く断面図である。
【図１５】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図１４に続く断面図である。
【図１６】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図１５に続く断面図である。
【図１７】本発明の実施形態１に係る半導体装置における図３の点線Ｌに沿った部分のフッ素濃度の変化を示した図である。
【図１８】本発明の実施形態１に係る半導体装置における図３の点線Ｌに沿った部分のホウ素濃度の変化を示した図である。
【図１９】本発明の実施形態１に係る半導体装置における図３の点線Ｌに沿った部分の炭素濃度の変化を示した図である。
【図２０】本発明の実施形態２に係る半導体装置の構成を模式的に示した図１の領域Ａに相当する拡大図である。
【図２１】比較例１に係る半導体装置の構成を模式的に示した図１の領域Ａに相当する拡大図である。
【図２２】比較例１に係る半導体装置における図２１の点線Ｌに沿った部分のフッ素濃度及びホウ素濃度の変化を示した無機ＴｉＮが膜厚５ｎｍ未満のときの図である。
【図２３】比較例１に係る半導体装置における図２１の点線Ｌに沿った部分のフッ素濃度及びホウ素濃度の変化を示した無機ＴｉＮが膜厚５ｎｍのときの図である。
【図２４】比較例２に係る半導体装置の構成を模式的に示した図１の領域Ａに相当する拡大図である。
【図２５】比較例２に係る半導体装置における図２４の点線Ｌに沿った部分のフッ素濃度及びホウ素濃度の変化を示した図である。
【図２６】比較例２に係る半導体装置における図２４の点線Ｌに沿った部分の炭素濃度の変化を示した図である。
【発明を実施するための形態】
【００１６】
［実施形態１］
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の構成を模式的に示した図２のＸ−Ｘ´間の断面図である。図２は、本発明の実施形態１に係る半導体装置の構成を模式的に示し平面図である。図３は、本発明の実施形態１に係る半導体装置の構成を模式的に示した図１の領域Ａの拡大図である。
【００１７】
実施形態１では、ｎ型ＭＯＳＦＥＴ構造で構成されるメモリセルトランジスタを備えたＤＲＡＭ（Dynamic Random Access Memory）に、本発明を適用した半導体装置１を例に説明する。半導体装置１は、ＤＲＡＭのメモリセル領域において、埋込ゲート型ＭＯＳトランジスタ２、キャパシタ３が形成された積層構造体である。半導体装置１は、メモリセル領域の半導体基板１０（例えば、Ｐ型シリコン基板）上において、図２に示すような素子分離領域１１に囲まれて区画された複数の活性領域１０ａを有する。
【００１８】
素子分離領域１１は、半導体基板（図１の１０）上に形成された溝（トレンチ）に絶縁体等が埋め込まれたＳＴＩ（Shallow Trench Isolation）構造となっている。素子分離領域１１は、隣り合う活性領域１０ａ間を電気的に分離する。活性領域１０ａは、メモリセルトランジスタを活性化することが可能な領域である。活性領域１０ａは、所定方向に所定間隔をおいて並んで形成されている。
【００１９】
また、メモリセル領域においては、活性領域１０ａ上を縦断（立体交差）するように、ワード線用の埋込ゲート電極２０Ａ、及び、素子分離用の埋込ゲート電極２０Ｂが、所定方向（図２では縦方向）に所定の間隔をおいて形成されている（図２参照）。
【００２０】
さらに、メモリセル領域においては、埋込ゲート電極２０Ａ、２０Ｂと直交する方向（図２では横方向）に、ビット線（図２では省略；図１の３０に相当）が所定間隔をおいて複数形成されている。埋込ゲート電極２０Ａと活性領域１０ａとが立体交差する各領域には、メモリセルが形成されることになる。半導体装置１は、図１では、６Ｆ２セル配置（Ｆは最小加工寸法）となっている。各メモリセルは、埋込ゲート型ＭＯＳトランジスタ（図１の２）及びキャパシタ（図１の３）を有する。
【００２１】
半導体基板１０には、溝１６（トレンチ）が所定方向（図２の縦方向に相当）に所定の間隔をおいて形成されている。溝１６の内部には、ゲート絶縁膜１７（例えば、シリコン酸化膜）を介して、埋込ゲート電極２０Ａ、２０Ｂが、溝１６を満たさないように埋め込まれている。埋込ゲート電極２０Ａ、２０Ｂの上面は、拡散領域１３、２５の上面よりも低くなるように設定されている。埋込ゲート電極２０Ａは、ワード線の一部であり、メモリセルのゲート電極として用いられる。埋込ゲート電極２０Ｂは、活性領域（図２の１０ａ）を複数の素子領域に分離し、埋込ゲート電極２０Ｂに所定の電位（例えば、負電位）をかけておく（寄生トランジスタをオフ状態にしておく）ことで、隣り合う埋込ゲート型ＭＯＳトランジスタ２間を電気的に分離する。埋込ゲート電極２０Ａ、２０Ｂ上（ゲート絶縁膜１７の上部を含む）には、層間絶縁膜２４（例えば、プラズマシリコン酸化膜）が形成されている。
【００２２】
ここで、埋込ゲート電極２０Ａ、２０Ｂは、ゲート絶縁膜１７側から順に、第１金属膜２１、第２金属膜２２、第３金属膜２３が積層した構造となっている。
【００２３】
第１金属膜２１は、ＴｉＣｌ４ガスとＮＨ３ガスを用いた熱ＣＶＤ法で形成された窒化チタン（無機ＴｉＮ）よりなる膜である。第１金属膜２１は、埋込ゲート型ＭＯＳトランジスタ２の閾値電圧Ｖｔの値を決める金属膜である。第１金属膜２１は、第２金属膜２２中の炭素を半導体基板１０へ透過させないようにする金属膜である。第１金属膜２１は、溝１６の壁面（底面を含む）上に形成されたゲート絶縁膜１７の表面に沿って形成されている。第１金属膜２１の膜厚は、Ｆ（フッ素）やＢ（ホウ素）を透過させない最小膜厚５ｎｍではなく、ゲート絶縁膜を一様に覆うことが可能な膜厚であればよく、例えば、１．７ｎｍ以上とする。
【００２４】
第２金属膜２２は、ＭＯＡＬＤ法で形成された窒化チタン（ＭＯＡＬＤ−ＴｉＮ）よりなる膜である。なお、ＭＯＡＬＤ法は、ＴＤＭＡＴ（テトラキスジメチルアミノチタン）を用いてプリカーサＴｉＮｘＣを成膜し、リモートプラズマを用いたＮ２雰囲気でＴｉＮｘＣからＣを抜いて窒化チタン（ＭＯＡＬＤ−ＴｉＮ）を形成するものである。第２金属膜２２は、第１金属膜２１の表面に沿って形成されている。第２金属膜２２は、Ｃ（炭素）を含む。第２金属膜２２は、第１金属膜２１よりもＣ濃度が高い（図１９参照）。なお、Ｃ（炭素）を含む、含まない、の境界は、Ｃ濃度１×１０１９ａｔｏｍｓ／ｃｍ３で区切り、Ｃ濃度が１×１０１９ａｔｏｍｓ／ｃｍ３未満の金属膜は、Ｃを含まない金属膜とする。なお、第２金属膜２２は、Ｃを含むＭＯＡＬＤ−ＴｉＮの代わりに、無機ＴｉＮにＣをイオン注入装置で打ち込むことが考えられるが、Ｃの濃度分布を一様（縦・横のある幅で）にすることが難しく、制御性に難がある。第２金属膜２２は、第３金属膜２３中のＦ（フッ素）又はＢ（ホウ素）を第１金属膜２１へ透過させないようにする金属膜である（図１７、図１８参照）。第２金属膜２２の膜厚は、Ｆ（フッ素）やＢ（ホウ素）Ｆ又はＢを透過させない膜厚であればよく、例えば、３ｎｍ以上とする。第２金属膜２２（ＭＯＡＬＤ−ＴｉＮ）は、第１金属膜２１（無機ＴｉＮ）に比べてバリア性が高いため、第１金属膜２１よりも膜厚が薄くなる。
【００２５】
第３金属膜２３は、タングステン（Ｗ）よりなる膜である。第３金属膜２３は、第２金属膜２２の内側に充填されている。第３金属膜２３をタングステンをとしたのは、窒化チタンよりも抵抗が低いためである。第３金属膜２３は、成膜ガス（ＷＦ６、Ｂ２Ｈ６）由来のＦ（フッ素）又はＢ（ホウ素）を含む（図１７、図１８参照）。なお、第３金属膜２３は、成膜ガス中にＦ（フッ素）又はＢ（ホウ素）を含んだ他の金属（タングステン以外の金属）が存在するものであれば、他の金属としてもよい。
【００２６】
ここで、埋込ゲート電極２０Ａ、２０Ｂの断面の寸法について、例えば、溝１６の幅を２８ｎｍとした場合、ゲート絶縁膜１７（ＩＳＳＧ（in-situ steam generation）酸化膜）の膜厚が４ｎｍとすると溝１６の幅が４ｎｍ減り（片側２ｎｍずつ減少）、ゲート絶縁膜１７の内側の空間の幅は２４ｎｍとなり、ゲート絶縁膜１７の内側で、第１金属膜２１（無機ＴｉＮ）の膜厚を１．７ｎｍ以上、第２金属膜２２（ＭＯＡＬＤ−ＴｉＮ）の膜厚を３ｎｍ以上、第３金属膜２３（Ｗ）の膜厚が７．３ｎｍ以下となる（図３参照）。
【００２７】
半導体基板１０における活性領域（図２の１０ａ）の溝１６間の上層部には、拡散領域１３、２５が形成されている。拡散領域１３、２５は、不純物イオンを注入することによって形成される。拡散領域１３は、コンタクトプラグ３７及びコンタクトパッド４０を介してキャパシタ３の下部電極４４と電気的に接続されるソース・ドレイン電極となる。拡散領域１３は、隣り合う埋込ゲート電極２０Ａと埋込ゲート電極２０Ｂとの間に配される。拡散領域２５は、ビット線３０と電気的に接続されるソース・ドレイン電極となる。拡散領域２５は、隣り合う埋込ゲート電極２０Ａ間に配される。
【００２８】
拡散領域２５上には、ビット線３０が形成されている。ビット線３０は、層間絶縁膜２４（図８の保護絶縁膜１４を含む）に形成されたコンタクトホール（図９（Ｂ）の２６）を通じて拡散領域２５上に形成される。ビット線３０は、コンタクトホール２６の周縁の層間絶縁膜２４（図９（Ｂ）の保護絶縁膜１４を含む）上にも形成される。ビット線３０は、拡散領域２５側から順に、ポリシリコン膜３１とＷＮ／Ｗ膜３２（下層；窒化タングステン／上層；タングステンの積層膜）が積層した構造となっている。ビット線３０を含む層間絶縁膜２４（図１０（Ａ）の保護絶縁膜１４を含む）上には、保護絶縁膜３３（例えば、シリコン窒化膜）が形成されている。保護絶縁膜３３上には、層間絶縁膜３４（例えば、ＢＰＳＧ（Boron Phosphorus Silicon Glass）膜）が形成されている。
【００２９】
層間絶縁膜３４、保護絶縁膜３３、及び、層間絶縁膜２４（図１０（Ｂ）の保護絶縁膜１４を含む）には、拡散領域１３に通ずるコンタクトホール３６が形成されている。コンタクトホール３６内には、コンタクトプラグ３７（例えば、ポリシリコン）が埋め込まれている。コンタクトプラグ３７を含む層間絶縁膜３４上の所定の位置には、対応するコンタクトプラグ３７と接続されるコンタクトパッド４０（例えば、下層；窒化タングステン／上層；タングステンの積層膜）が形成されている。コンタクトパッド４０は、図１に示すように、それぞれが重ならないように、メモリセル領域内に所定の間隔をおいて配置されている。コンタクトパッド４０を含む層間絶縁膜３４上には、保護絶縁膜４１（例えば、シリコン窒化膜）が形成されている。保護絶縁膜４１上には、層間絶縁膜４２（例えば、シリコン酸化膜）が形成されている。
【００３０】
層間絶縁膜４２及び保護絶縁膜４１には、コンタクトパッド４０に通ずるコンタクトホール４３が形成されている。層間絶縁膜４２及び保護絶縁膜４１の側壁面、乃至、コンタクトパッド４０の上面には、キャパシタ３の下部電極４４（例えば、ＴｉＮ）が形成されている。下部電極４４を含む層間絶縁膜４２上の所定の位置には、キャパシタ３の容量絶縁膜４５（例えば、ＺｒＯ２）が形成されている。容量絶縁膜４５上には、キャパシタ３の上部電極４６（例えば、ＴｉＮ）が形成されている。上部電極４６は、コンタクトホール４３内の容量絶縁膜４５上に充填されている。なお、実施形態１のキャパシタ３は、下部電極４４の内壁面（底面を含む）のみを電極として利用するシリンダ型を一例として記載しているが、これに限定されるものではなく、例えば、下部電極の内壁及び外壁を電極として利用するクラウン型キャパシタに変更することも可能である。
【００３１】
上部電極４６及び容量絶縁膜４５を含む層間絶縁膜４２上には、層間絶縁膜５０（例えば、シリコン酸化膜）が形成されている。層間絶縁膜５０上の所定の位置には、配線５１（例えば、Ａｌ）が形成されている。配線５１を含む層間絶縁膜５０上には、保護絶縁膜５２（例えば、シリコン酸化膜）が形成されている。なお、実施形態１では、キャパシタ３より上の配線層が配線５１の１層となっているが、これに限定されるものではなく、例えば、複数の配線層及び層間絶縁膜が交互に積層した多層配線構造としてもよい。
【００３２】
次に、本発明の実施形態１に係る半導体装置の製造方法について図面を用いて説明する。図４〜図１６は、本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図２のＸ−Ｘ´間に相当する部分の工程断面図である。
【００３３】
まず、半導体基板１０（例えば、Ｐ型シリコン基板）の表面に、活性領域（図２の１０ａ）を分離するための素子分離領域（図２の１１）を形成する（ステップＡ１；図２参照）。
【００３４】
ここで、素子分離領域１１は、例えば、以下のようにして形成することができる。まず、半導体基板１０上に、シリコン酸化膜（ＳｉＯ２；図示せず）とマスク用のシリコン窒化膜（Ｓｉ３Ｎ４；図示せず）とを順次堆積する。その後、フォトリソグラフィ技術およびドライエッチング技術を用いて、これらシリコン窒化膜、シリコン酸化膜、及び、半導体基板１０のパターニングを順次行ない、半導体基板１０に活性領域１０ａを区画するための溝（トレンチ；図示せず）を形成する。このとき、半導体基板１０の活性領域１０ａの表面は、シリコン酸化膜を介してマスク用のシリコン窒化膜で覆われている。その後、溝（トレンチ）の壁面（底面を含む）を熱酸化によりシリコン酸化膜を形成する。その後、溝を埋め込むように絶縁膜（例えば、ＨＤＰ−ＣＶＤによる酸化膜、又は、ＳＯＤ（Spin On Dielectric）等の塗布材料）を成膜する。その後、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）によって、半導体基板１０が表れるまで、溝に埋め込まれていない部分の余分な絶縁膜、マスク用のシリコン窒化膜、及び、シリコン酸化膜を除去し、表面を平坦化する。このようにして、ＳＴＩ（Shallow Trench Isolation）型の素子分離領域１１を形成することができる。
【００３５】
次に、活性領域（図２の１０ａ）にて露出する半導体基板１０の表面にシリコン酸化膜１２を成膜する（ステップＡ２；図４（Ａ）参照）。ここで、シリコン酸化膜１２は、例えば、熱酸化により、シリコン酸化膜１２を、１０ｎｍ程度の膜厚で成膜する。
【００３６】
次に、半導体基板１０にリン等のｎ型の不純物を注入・拡散させることにより、半導体基板１０上に拡散領域１３を形成する（ステップＡ３；図４（Ｂ）参照）。ここで、拡散領域１３は、例えば、以下のようにして形成することができる。まず、半導体基板１０の活性領域（図２の１０ａ）に、シリコン酸化膜１２を通じて、例えば、リン等のｎ型不純物を、１×１０１３／ｃｍ３程度の濃度で、２０ｋｅＶの加速エネルギーでイオン注入する。その後、窒素雰囲気中で９８０℃、１０秒の熱処理を行うことにより、ｎ型不純物が拡散された拡散領域１３を形成する。この拡散領域１３は、埋込ゲート型ＭＯＳトランジスタ２のソース・ドレイン領域の一部として機能する。
【００３７】
次に、シリコン酸化膜１２上に保護絶縁膜１４（例えば、シリコン窒化膜、膜厚１５０ｎｍ程度）を形成する（ステップＡ４；図５（Ａ）参照）。
【００３８】
次に、リソグラフィ技術を用い、保護絶縁膜１４上に、開口部１５ａ（開口幅４０ｎｍ程度、９０ｎｍピッチ程度）を有するレジスト１５を形成する（ステップＡ５；図５（Ｂ）参照）。
【００３９】
次に、ドライエッチング技術を用いて、レジスト（図５（Ａ）の１５）をマスクとして、開口部（図５（ａ）の１５ａ）から露出する保護絶縁膜１４を異方性エッチングし、その後、レジスト（図５（ａ）の１５）を除去し、その後、保護絶縁膜１４をマスクとして、異方性エッチングによって、露出するシリコン酸化膜１２を除去し、その後、保護絶縁膜１４及びシリコン酸化膜１２をマスクとして、ＣＦ４とＡｒの混合ガスにＨ２を添加したガスを用いた異方性ドライエッチングによって、露出する拡散領域１３及び半導体基板１０をエッチングすることにより、所定の深さ（例えば、１４０ｎｍ程度）の溝１６を形成する（ステップＡ６；図６（Ａ）参照）。この時、溝１６の下にある素子分離領域１１の一部も所定の深さにエッチングする。なお、溝１６は、活性領域１０ａと交差する所定の方向（例えば、図１の縦方向）に延在するライン状のパターンとして形成される。
【００４０】
次に、溝１６の壁面（底面を含む）を覆うように、ゲート絶縁膜１７（例えば、膜厚４ｎｍ程度）を形成する（ステップＡ７；図６（Ｂ）参照）。ここで、ゲート絶縁膜１７は、例えば、溝１６の壁面（底面を含む）を、ＩＳＳＧ（in-situ steam generation）によって熱酸化することによって形成することができる。
【００４１】
次に、溝１６内のゲート絶縁膜１７を含む保護絶縁膜１４上に、これらの表面に沿って第１金属膜２１（無機ＴｉＮ、膜厚１．７ｎｍ以上）を成膜し、その後、第１金属膜２１上に第１金属膜２１の表面に沿って第２金属膜２２（ＭＯＡＬＤ−ＴｉＮ、３ｎｍ以上）を成膜し、その後、第２金属膜２２上に溝１６内が充填されるまで第３金属膜２３（Ｗ）を成膜する（ステップＡ８；図７（Ａ）参照）。
【００４２】
ここで、第１金属膜２１（無機ＴｉＮ）は、例えば、以下のようにして成膜することができる。まず、反応室（チャンバ）内を温度６５０℃、圧力２Ｔｏｒｒとし、ガスＴｉＣｌ４／Ｎ２／ＮＨ３／Ｎ２をそれぞれ流量６０／１７０／６０／１７０ｓｃｃｍで流し、その後、ガスＮ２／ＮＨ３／Ｎ２をそれぞれ流量２００／４５００／２００ｓｃｃｍで流して、Ｃｌを抜く。これにより、第１金属膜２１となる無機ＴｉＮが成膜できる。
【００４３】
また、第２金属膜２２（ＭＯＡＬＤ−ＴｉＮ）は、例えば、以下のようにして成膜することができる。まず、反応室（チャンバ）内を温度４００℃、圧力４Ｔｏｒｒの下、ガスＴＤＭＡＴ(Ｈｅ)／Ｎ２／Ａｒをそれぞれ流量６００／３０００／２０００ｓｃｃｍを流してプリカーサＴｉＮｘＣを成膜し、その後、リモートプラズマ５．７ｋＷとし、かつ、ガスＮ２を流量８０００ｓｃｃｍで流して、Ｃを抜く。これにより、第２金属膜２２となるＭＯＡＬＤ−ＴｉＮが成膜できる。
【００４４】
さらに、第３金属膜２３（Ｗ）は、例えば、以下のようにして成膜することができる。まず、反応室（チャンバ）内を温度３５０℃、圧力１０００Ｐａとし、ガスＷＦ６を流量１６０ｓｃｃｍで流し、その後、Ａｒ／Ｎ２などの不活性ガスを流してパージし、その後、ガスＳｉＨ４を４００ｓｃｃｍで流し、その後、Ａｒ／Ｎ２などの不活性ガスを流してパージする。これにより、第３金属膜２３となるＷの核を形成することができる。Ｗの核を形成した後、同一反応室（チャンバ）内で温度３９０℃、圧力１０６６６Ｐａとし、ガスＷＦ６／Ｈ２／Ａｒ／Ｎ２をそれぞれ流量３５０／４０００／２２００／２００ｓｃｃｍで流すことで、第３金属膜２３となるＷを成膜できる。なお、パージは、不活性ガスを流す代わりに高真空引きしてもよい。また、Ｗの核を形成する工程では、ガスＳｉＨ４を４００ｓｃｃｍで流す代わりにガスＢ２Ｈ６を流量１０００ｓｃｃｍで流すようにしてもよい。
【００４５】
次に、保護絶縁膜１４をマスクとして、第１金属膜２１、第２金属膜２２、及び、第３金属膜２３の積層膜の一部を、ドライエッチング等の方法でエッチバックして除去することにより、当該積層膜の上面が拡散領域１３の上面よりも低くなるように、当該積層膜を形成する（ステップＡ９；図７（Ｂ）参照）。これにより、埋込ゲート電極２０Ａ、２０Ｂが形成される。
【００４６】
次に、埋込ゲート電極２０Ａ、２０Ｂ及びゲート絶縁膜１７を含む保護絶縁膜１４上に、溝１６内が充填されるまで層間絶縁膜２４（例えば、プラズマシリコン酸化膜）を成膜し、その後、保護絶縁膜１４をマスクとして、ＣＭＰによって層間絶縁膜２４を研磨除去する（ステップＡ１０；図８（Ａ）参照）。
【００４７】
次に、リソグラフィ及びドライエッチング技術を用いて、隣り合う埋込ゲート電極２０Ａ間の領域の拡散領域１３上に配された保護絶縁膜１４及びシリコン酸化膜１２を選択的に除去することにより、ビット線（図１の３０）と接続するためのコンタクトホール２６を形成する（ステップＡ１１；図８（Ｂ）参照）。
【００４８】
ここで、コンタクトホール２６は、隣り合う埋込ゲート電極２０Ａ間の領域の拡散領域１３に通じている。また、コンタクトホール２６は、例えば、図２に示すように、ワード線として設けられる埋込ゲート電極２０Ａと同一の方向（図２の縦方向）に延在するライン状の開口パターンとして形成する。また、コンタクトホール２６の開口パターンと活性領域１０ａとが交差する部分では、コンタクトホール２６から半導体基板１０が露出する。
【００４９】
次に、保護絶縁膜１４及び層間絶縁膜２４をマスクとして、コンタクトホール２６から露出した拡散領域（図８（Ｂ）の１３）を通じて半導体基板１０にリン等のｎ型の不純物を注入・拡散することにより、ビット線側の拡散領域２５（コンタクトホール２６から露出する拡散領域（図８（Ｂ）の１３）の領域が拡大したもの）を形成する（ステップＡ１２；図９（Ａ）参照）。
【００５０】
ここで、拡散領域２５は、コンタクトホール２６から露出した拡散領域（図８（Ｂ）の１３）を通じて半導体基板１０に、２．０×１０１５／ｃｍ３の濃度のリンを、５ｋｅＶの加速エネルギーでイオン注入した後、７００℃以上かつ１１００℃以下で１０秒の熱処理を行うことにより形成することができる。
【００５１】
次に、拡散領域２５に接続されるビット線３０を形成する（ステップＡ１３；図９（Ｂ）参照）。ここで、ビット線３０は、例えば、以下のようにして形成することができる。まず、拡散領域２５を含む保護絶縁膜１４及び層間絶縁膜２４上に、コンタクトホール２６内を充填したポリシリコン膜３１（リンが１×１０２０／ｃｍ３程度の濃度でドープされた膜厚８０ｎｍ程度のポリシリコン）を成膜する。その後、ポリシリコン膜３１の上に、窒化タングステン（ＷＮ、膜厚５ｎｍ程度）と、タングステン（Ｗ、膜厚７０ｎｍ程度）とを順次堆積させることにより、ＷＮ／Ｗ膜３２を形成する。その後、リソグラフィ及びドライエッチング技術を用いて、ＷＮ／Ｗ膜３２およびポリシリコン膜３１からなる積層膜をライン形状にパターニングする。これにより、ビット線３０を形成することができる。
【００５２】
次に、ビット線３０を含む保護絶縁膜１４及び層間絶縁膜２４上に保護絶縁膜３３（例えば、シリコン窒化膜、膜厚１０ｎｍ程度）を成膜する（ステップＡ１４；図１０（Ａ）参照）。
【００５３】
次に、保護絶縁膜３３上に層間絶縁膜３４を成膜する（ステップＡ１５；図１０（Ｂ）参照）。ここで、層間絶縁膜３４は、例えば、ＣＶＤ法を用いて、保護絶縁膜３３上を覆うように、Ｂ（ホウ素）及びＰ（リン）を含有するＳｉＯ２膜、即ち、ＢＰＳＧ（Boron Phosphor Silicate Glass）膜を４００ｎｍ程度の膜厚で堆積し、その後、７５０℃で３０分程度のリフロー処理を行うことにより成膜することができる。
【００５４】
次に、リソグラフィ技術を用いて、コンタクトホール３６形成用の開口部３５ａを有するレジスト３５を形成し、レジスト３５をマスクとして、異方性ドライエッチングによって、開口部３５ａから露出する層間絶縁膜３４、保護絶縁膜３３、保護絶縁膜（図１０（Ｂ）の１４）、及び、シリコン酸化膜（図１０（Ｂ）の１２）を順次エッチングすることにより、拡散領域１３に通ずるコンタクトホール３６を形成する（ステップＡ１６；図１１参照）。
【００５５】
次に、拡散領域１３上のコンタクトホール３６内を充填したコンタクトプラグ３７を形成する（ステップＡ１７；図１２参照）。ここで、コンタクトプラグ３７は、例えば、コンタクトプラグ３７内を含む層間絶縁膜３４上に、ＬＰ−ＣＶＤ法を用いて、リンを１×１０２０／ｃｍ３の濃度でドープしたポリシリコンを、コンタクトホール３６を埋め込むように厚さ８０ｎｍ程度で堆積させ、その後、層間絶縁膜３４が表れるまでＣＭＰ法によってポリシリコンを研磨除去することにより形成することができる。
【００５６】
次に、コンタクトプラグ３７を含む層間絶縁膜３４の所定の位置に、コンタクトプラグ３７と接続されたコンタクトパッド４０を形成する（ステップＡ１８；図１３参照）。ここで、コンタクトパッド４０は、例えば、コンタクトプラグ３７を含む層間絶縁膜３４上に窒化タングステン（ＷＮ）及びタングステン（Ｗ）を順次堆積して積層膜を成膜し、その後、リソグラフィ及びドライエッチング技術を用いて、この積層膜をパターニングすることによって形成することができる。
【００５７】
次に、コンタクトパッド４０を含む層間絶縁膜３４上に、保護絶縁膜４１（例えば、シリコン窒化膜）を成膜し、その後、保護絶縁膜４１上に層間絶縁膜４２（例えば、シリコン酸化膜）を成膜する（ステップＡ１９；図１４参照）。
【００５８】
次に、層間絶縁膜４２及び保護絶縁膜４１に、コンタクトパッド４０に通ずるコンタクトホール４３を形成し、その後、コンタクトホール４３の壁面と、コンタクトパッド４０の上面とを覆う下部電極４４（例えば、窒化チタン）を形成する（ステップＡ２０；図１５参照）。これにより、下部電極４４の底面は、コンタクトパッド４０の上面と接続される。
【００５９】
次に、下部電極４４を含む層間絶縁膜４２の上に、容量絶縁膜４５を成膜し、その後、容量絶縁膜４５上に、コンタクトホール４３内を充填するように上部電極４６（例えば、窒化チタン）を成膜し、その後、リソグラフィ及びドライエッチング技術を用いて、上部電極４６及び容量絶縁膜４５をパターニングする（ステップＡ２１；図１６参照）。これにより、キャパシタ３を形成することができる。ここで、容量絶縁膜４５には、例えば、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）及びこれらの積層膜を用いることができる。
【００６０】
最後に、上部電極４６及び容量絶縁膜４５を含む層間絶縁膜４２上に層間絶縁膜５０（例えば、シリコン酸化膜）を成膜し、その後、層間絶縁膜５０上の所定の位置に配線５１（例えば、アルミニウム、銅）を形成し、その後、配線５１を含む層間絶縁膜５０上に保護絶縁膜５２（例えば、シリコン酸化膜）を成膜する（ステップＡ２２；図１参照）。これにより、ＤＲＡＭのメモリセルを有する半導体装置１が完成する。
【００６１】
実施形態１によれば、埋込ゲート電極２０Ａ、２０Ｂにおける第３金属膜２３（Ｗ）の直下の窒化チタンを第２金属膜２２（ＭＯＡＬＤ−ＴｉＮ；３ｎｍ以上）／第１金属膜２１（無機ＴｉＮ；１．７ｎｍ以上）とすることで、第３金属膜２３（Ｗ）中に含まれるＢ（ホウ素）又はＦ（フッ素）の拡散を第２金属膜２２（ＭＯＡＬＤ−ＴｉＮ）内に留めることが可能となり（図１７、図１８参照）、電荷保持特性の劣化を抑制（防止）することができる。また、閾値電圧Ｖｔの変動をもたらす第２金属膜２２（ＭＯＡＬＤ−ＴｉＮ）内のＣ（炭素）の拡散を第１金属膜２１（無機ＴｉＮ）の上部（第２金属膜２２近傍の部分）に留めることが可能となり（図１９参照）、閾値電圧Ｖｔの変動を抑制できる。
【００６２】
［実施形態２］
本発明の実施形態２に係る半導体装置について図面を用いて説明する。図２０は、本発明の実施形態２に係る半導体装置の構成を模式的に示した図１の領域Ａに相当する拡大図である。
【００６３】
実施形態２は、実施形態１の変形例であり、埋込ゲート電極（図１の２０Ａ、２０Ｂに相当）において、第２金属膜２２（ＭＯＡＬＤ−ＴｉＮ）と第３金属膜２３（Ｗ）との間に第４金属膜２７（無機ＴｉＮ）を設けたものである。実施形態２は、第３金属膜２３（Ｗ）の膜厚がそれほど要求されない場合（デバイス上で低抵抗化が要求されない場合）、第２金属膜２２（ＭＯＡＬＤ−ＴｉＮ）はスループット（単位時間当たりのウェハ処理量）が低いため、第２金属膜２２（ＭＯＡＬＤ−ＴｉＮ）の膜厚を３ｎｍの必要最低限に留めた上で、第２金属膜２２（ＭＯＡＬＤ−ＴｉＮ）上に、スループットが高い第４金属膜２７（無機ＴｉＮ；１ｎｍ程度）を再度成膜している。第４金属膜２７（無機ＴｉＮ）は、第１金属膜２１（無機ＴｉＮ）と同様に、ＴｉＣｌ４ガスとＮＨ３ガスを用いた熱ＣＶＤ法で形成された窒化チタン（無機ＴｉＮ）よりなる膜である。第４金属膜２７は、第２金属膜２２の表面に沿って形成されている。その他の構成は、実施形態１と同様である。
【００６４】
実施形態２によれば、実施形態１と同様な効果を奏する。
【００６５】
なお、本発明は、ＤＲＡＭのみならず、埋込ゲート型トランジスタを使用しているＰＲＡＭ（Pseudo Random Access Memory）やＲｅＲＡＭ（Resistance Random Access Memory）にも応用可能である。
【００６６】
また、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
【００６７】
さらに、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００６８】
（付記）
本発明の一視点においては、半導体装置において、半導体基板と、前記半導体基板上に設けられた溝と、前記溝の壁面上に設けられたゲート絶縁膜と、前記溝部内にて前記ゲート絶縁膜上に第１金属膜、第２金属膜、及び第３金属膜がこの順に積層した埋込ゲート電極と、を備え、前記第２金属膜中に含まれる炭素濃度は、前記第１金属膜中に含まれる炭素濃度よりも高いことを特徴とする。
【００６９】
本発明の前記半導体装置において、前記第１金属膜は、前記第２金属膜中の炭素を前記半導体基板へ透過させないようにする金属膜であることが好ましい。
【００７０】
本発明の前記半導体装置において、前記第３金属膜は、フッ素又はホウ素を含み、前記第２金属膜は、前記第３金属膜中のフッ素又はホウ素を前記第１金属膜へ透過させないようにする金属膜であることが好ましい。
【００７１】
本発明の前記半導体装置において、前記第２金属膜の炭素濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３以上であることが好ましい。
【００７２】
本発明の前記半導体装置において、前記第１金属膜の炭素濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３未満であることが好ましい。
【００７３】
本発明の前記半導体装置において、前記第１金属膜は、第１の窒化チタン膜であり、前記第１の窒化チタン膜の膜厚は、１．７ｎｍ以上であることが好ましい。
【００７４】
本発明の前記半導体装置において、前記第１の窒化チタン膜は、ＴｉＣｌ４とＮＨ３を用いた熱ＣＶＤ法で形成された膜であることが好ましい。
【００７５】
本発明の前記半導体装置において、前記第２金属膜は、第２の窒化チタン膜であり、前記第２の窒化チタン膜の膜厚は、３ｎｍ以上であることが好ましい。
【００７６】
本発明の前記半導体装置において、前記第２の窒化チタン膜は、有機プリカーサを用いたＭＯＡＬＤ−ＣＶＤ法で形成された膜であることが好ましい。
【００７７】
本発明の前記半導体装置において、前記有機プリカーサは、ＴＤＭＡＴ（テトラキスジメチルアミノチタン）を用いたＴｉＮｘＣであることが好ましい。
【００７８】
本発明の前記半導体装置において、前記第２金属膜は、有機プリカーサを用いたＭＯＡＬＤ−ＣＶＤ法で形成された膜であり、前記第１金属膜は、前記有機プリカーサを用いたＭＯＡＬＤ−ＣＶＤ法以外の方法で形成された膜であることが好ましい。
【００７９】
本発明の前記半導体装置において、前記第３金属膜は、タングステン膜であることが好ましい。
【００８０】
本発明の前記半導体装置において、前記第３金属膜は、ＷＦ６及びＳｉＨ４又はＢ２Ｈ６を用いた熱ＣＶＤ法で形成された膜であることが好ましい。
【００８１】
本発明の前記半導体装置において、前記第３金属膜と前記第２金属膜との間に、炭素濃度１×１０１９ａｔｏｍｓ／ｃｍ３未満の第３の窒化チタン膜を有することが好ましい。
【００８２】
本発明の前記半導体装置において、前記第１金属膜、前記第２金属膜、及び前記第３金属膜は、７００℃以上かつ１１００℃以下のアニールを加えられた膜であることが好ましい。
【００８３】
本発明の前記半導体装置において、前記アニールを加えられた前記第１金属膜において、前記溝部内の底部にある前記ゲート絶縁膜上の前記第１金属膜の上部と下部で炭素濃度が異なり、前記第１金属膜の上部の方が、前記第１金属膜の下部よりも炭素濃度が高いことが好ましい。
【００８４】
本発明の前記半導体装置において、前記アニールを加えられた前記第１金属膜において、前記溝部内の底部にある前記ゲート絶縁膜上の前記第１金属膜の下部の炭素濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３未満であることが好ましい。
【００８５】
本発明の前記半導体装置において、前記半導体基板は、複数の活性領域と、前記活性領域間を電気的に分離するとともに前記活性領域を囲む素子分離領域と、を有し、前記埋込ゲート電極は、前記素子分離領域と前記活性領域とを跨ぐ配線であることが好ましい。
【００８６】
本発明の前記半導体装置において、前記埋込ゲート電極の最上面の高さは、前記活性化領域の最上面の高さよりも低い位置にあることが好ましい。
【符号の説明】
【００８７】
１  半導体装置
２  埋込ゲート型ＭＯＳトランジスタ
３  キャパシタ
１０  半導体基板
１０ａ  活性領域
１１  素子分離領域
１２  シリコン酸化膜
１３  拡散領域（キャパシタ側）
１４  保護絶縁膜
１５  レジスト
１５ａ  開口部
１６  溝（トレンチ）
１７  ゲート絶縁膜
２０Ａ  埋込ゲート電極（ワード線用）
２０Ｂ  埋込ゲート電極（素子分離用）
２１  第１金属膜（無機ＴｉＮ）
２２  第２金属膜（ＭＯＡＬＤ−ＴｉＮ）
２３  第３金属膜（Ｗ）
２４  層間絶縁膜
２５  拡散領域（ビット線側）
２６  コンタクトホール
２７  第４金属膜（無機ＴｉＮ）
３０  ビット線
３１  ポリシリコン膜
３２  ＷＮ／Ｗ膜
３３  保護絶縁膜
３４  層間絶縁膜
３５  レジスト
３５ａ  開口部
３６  コンタクトホール
３７  コンタクトプラグ
４０  コンタクトパッド
４１  保護絶縁膜
４２  層間絶縁膜
４３  コンタクトホール
４４  下部電極
４５  容量絶縁膜
４６  上部電極
５０  層間絶縁膜
５１  配線
５２  保護絶縁膜
【図１】
2014135311.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2014135311.tif 000016
【図１５】
2014135311.tif 000017
【図１６】
2014135311.tif 000018
【図１７】
2014135311.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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