(57)【要約】【課題】低損失、低ノイズで低オン抵抗の電力用半導体素子を提供する。【解決手段】実施形態によれば、積層体、ゲート電極、及び、第１〜第３電極を備えた電力用半導体素子が提供される。積層体は、第１〜第５半導体層を含む。第２半導体層は、第１半導体層の上に設けられる。第３半導体層は、第２半導体層に複数設けられ、第１半導体層と第２半導体層との積層方向に対して垂直な第１方向に並べられる。第４半導体層は、第２半導体層の上に設けられる。第５半導体層は、第２半導体層と離間して第４半導体層に設けられる。ゲート電極は、積層体に複数設けられる。第１電極は、複数のゲート電極の下に設けられる。第２電極は、第１半導体層と導通する。第３電極は、第５半導体層と導通する。複数の第１電極のうちのいずれかは、ゲート電極と導通する。複数の第１電極のうちの他のいずれかは、第３電極と導通する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１半導体層と、
前記第１半導体層の上に設けられた第１導電形の第２半導体層と、
前記第２半導体層に設けられ、前記第１半導体層と前記第２半導体層との積層方向に対して垂直な第１方向に沿って所定の間隔で並べられた第２導電形の複数の第３半導体層と、
前記第２半導体層の上に設けられた第２導電形の第４半導体層と、
前記第４半導体層に設けられ、前記積層方向において前記第２半導体層と離間する第１導電形の第５半導体層と、
を含む積層体と、
前記積層体に絶縁膜を介して設けられ、前記積層方向及び前記第１方向に対して垂直な第２方向に沿って並べられた複数のゲート電極であって、前記積層方向に沿って延び、前記第２半導体層よりも上に位置する上端と、前記第４半導体層よりも下に位置する下端と、を有し、前記ゲート電極の少なくとも一部が隣り合う２つの前記第３半導体層の間に配置された複数のゲート電極と、
前記複数のゲート電極のそれぞれの下に絶縁膜を介して設けられ、前記第１半導体層よりも上に位置する下端を有する複数の第１電極と、
前記第１半導体層と電気的に接続された第２電極と、
前記第５半導体層と電気的に接続された第３電極と、
を備え、
前記複数の第１電極のうちのいずれかは、前記ゲート電極と電気的に接続され、
前記複数の第１電極のうちの他のいずれかは、前記第３電極と電気的に接続され、
前記ゲート電極と電気的に接続された前記複数の第１電極と、前記第３電極と電気的に接続された前記複数の第１電極とは、前記第２方向に沿って交互に配置され、
隣り合う２つの前記第３半導体層の前記第１方向におけるピッチは、隣り合う２つの前記第１電極の前記第２方向におけるピッチよりも大きい電力用半導体素子。
【請求項２】
第１半導体層と、
前記第１半導体層の上に設けられた第１導電形の第２半導体層と、
前記第２半導体層に設けられ、前記第１半導体層と前記第２半導体層との積層方向に対して垂直な第１方向に沿って所定の間隔で並べられた第２導電形の複数の第３半導体層と、
前記第２半導体層の上に設けられた第２導電形の第４半導体層と、
前記第４半導体層に設けられ、前記積層方向において前記第２半導体層と離間する第１導電形の第５半導体層と、
を含む積層体と、
前記積層体に絶縁膜を介して設けられた複数のゲート電極であって、前記積層方向に沿って延び、前記第２半導体層よりも上に位置する上端と、前記第４半導体層よりも下に位置する下端と、を有し、前記ゲート電極の少なくとも一部が隣り合う２つの前記第３半導体層の間に配置された複数のゲート電極と、
それぞれが前記複数のゲート電極のそれぞれの下に絶縁膜を介して設けられた複数の第１電極であって、前記第１電極の下端は前記第１半導体層よりも上に位置する複数の第１電極と、
前記第１半導体層と電気的に接続された第２電極と、
前記第５半導体層と電気的に接続された第３電極と、
を備え、
前記複数の第１電極のうちのいずれかは、前記ゲート電極と電気的に接続され、
前記複数の第１電極のうちの他のいずれかは、前記第３電極と電気的に接続されている電力用半導体素子。
【請求項３】
前記ゲート電極と電気的に接続された前記複数の第１電極と、前記第３電極と電気的に接続された前記複数の第１電極と、は、交互に配置されている請求項２記載の電力用半導体素子。
【請求項４】
前記複数のゲート電極は、前記第１方向に沿って並べられ、前記ゲート電極の前記下端は、前記第２半導体層に設けられる請求項２または３に記載の電力用半導体素子。
【請求項５】
前記複数のゲート電極は、前記積層方向及び前記第１方向に対して垂直な第２方向に沿って並べられる請求項２または３に記載の電力用半導体素子。
【請求項６】
隣り合う２つの前記第３半導体層の前記第１方向におけるピッチは、隣り合う２つの前記第１電極の前記第２方向におけるピッチよりも大きい請求項５記載の電力用半導体素子。
【請求項７】
前記第２半導体層のうちの前記第１電極の前記下端よりも上の部分における不純物の濃度は、前記第２半導体層のうちの前記第１電極の前記下端よりも下の部分における不純物の濃度よりも高く、
前記第３半導体層の下端は、前記第１電極の前記下端よりも下であり、
前記第３半導体層のうちの前記第１電極の前記下端よりも上の部分における不純物の濃度は、前記第３半導体層のうちの前記第１電極の前記下端よりも下の部分における不純物の濃度よりも高い請求項２〜６のいずれか１つに記載の電力用半導体素子。
【請求項８】
前記第２半導体層のうちの前記第１電極の前記下端よりも上の部分における不純物の濃度は、前記第３半導体層のうちの前記第１電極の前記下端よりも上の部分における不純物の濃度よりも高い請求項２〜７のいずれか１つに記載の電力用半導体素子。
【請求項９】
前記第３半導体層の下端は、前記第１電極の前記下端よりも下であり、
前記第２半導体層のうちの前記第１電極の前記下端よりも下の部分における不純物の濃度は、前記第３半導体層のうちの前記第１電極の前記下端よりも下の部分における不純物の濃度よりも低い請求項２〜８のいずれか１つに記載の電力用半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電力用半導体素子に関する。
【背景技術】
【０００２】
電力用半導体素子として、例えば、縦型パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）がある。縦型パワーＭＯＳＦＥＴにおいて、ドレインからソースに向かう方向に対して垂直な横方向にｐピラー層とｎピラー層とを交互に並べるスーパージャンクション構造（以下、ＳＪ構造と称す）がある。
【０００３】
ＳＪ構造では、低オン抵抗を実現できる。ＳＪ構造において、ｐピラー層の横方向の幅とｎピラー層の横方向の幅とを狭くして、ｐピラー層及びｎピラー層の周期を狭めることにより、オン抵抗をさらに低減できる。しかしながら、ＳＪ構造を微細化すると、ドレイン−ソース間容量が増加し、オフ状態における電力の損失が高くなる。また、ＭＯＳＦＥＴにおいてチップ面積の縮小が望まれているが、チップ面積を縮小すると、入力容量が低下し、スイッチングノイズが発生し易くなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００７−５２９１１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、低損失、低ノイズで低オン抵抗の電力用半導体素子を提供する。
【課題を解決するための手段】
【０００６】
本発明の実施形態によれば、積層体と、複数のゲート電極と、複数の第１電極と、第２電極と、第３電極と、を備えた電力用半導体素子が提供される。前記積層体は、第１半導体層と、第２半導体層と、複数の第３半導体層と、第４半導体層と、第５半導体層と、を含む。第２半導体層は、前記第１半導体層の上に設けられ、第１導電形である。前記複数の第３半導体層は、前記第２半導体層に設けられ、前記第１半導体層と前記第２半導体層との積層方向に対して垂直な第１方向に沿って所定の間隔で並べられ、第２導電形である。前記第４半導体層は、前記第２半導体層の上に設けられ、第２導電形である。前記第５半導体層は、前記第４半導体層に設けられ、前記積層方向において前記第２半導体層と離間し、第１導電形である。前記複数のゲート電極は、前記積層体に絶縁膜を介して設けられる。前記複数のゲート電極のそれぞれは、前記積層方向に沿って延び、前記第２半導体層よりも上に位置する上端と、前記第４半導体層よりも下に位置する下端と、を有する。前記ゲート電極の少なくとも一部は、隣り合う２つの前記第３半導体層の間に配置される。前記複数の第１電極のそれぞれは、前記複数のゲート電極のそれぞれの下に絶縁膜を介して設けられる。前記第１電極の下端は、前記第１半導体層よりも上に位置する。前記第２電極は、前記第１半導体層と電気的に接続される。前記第３電極は、前記第５半導体層と電気的に接続される。前記複数の第１電極のうちのいずれかは、前記ゲート電極と電気的に接続される。前記複数の第１電極のうちの他のいずれかは、前記第３電極と電気的に接続される。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態に係る電力用半導体素子の構成を例示する模式的断面図である。
【図２】第１の実施形態に係る別の電力用半導体素子の構成を例示する模式的断面図である。
【図３】第２の実施形態に係る電力用半導体素子の構成を例示する模式的斜視断面図である。
【図４】図４（ａ）及び図４（ｂ）は、第３の実施形態に係る電力用半導体素子の構成を例示する模式図である。
【図５】図５（ａ）及び図５（ｂ）は、第３の実施形態に係る別の電力用半導体素子の構成を例示する模式図である。
【発明を実施するための形態】
【０００８】
以下に、各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
（第１の実施形態）  
図１は、第１の実施形態に係る電力用半導体素子の構成を例示する模式的断面図である。  
図１に表したように、ＭＯＳＦＥＴ１１０（電力用半導体素子）は、積層体１０と、ドレイン電極２１（第２電極）と、ソース電極２２（第３電極）と、ゲート電極３１と、フィールドプレート電極４１（第１電極）と、を含む。ＭＯＳＦＥＴ１１０は、トレンチゲート型構造のＭＯＳＦＥＴである。
【００１０】
積層体１０は、ｎ＋ドレイン層１１（第１半導体層）と、ドリフト層１２（第２半導体層）と、ｐピラー層１３（第３半導体層）と、ｐベース層１４（第４半導体層）と、ｎソース層１５（第５半導体層）と、を含む。  
ｎ＋ドレイン層１１は、ｎ形（第１導電形）である。第１導電形は、ｐ形でもよく、この場合は、第２導電形がｎ形となる。
【００１１】
ドリフト層１２は、ｎ＋ドレイン層１１の上に設けられる。ドリフト層１２は、ｎ形である。ドリフト層１２の不純物の濃度は、ｎ＋ドレイン層１１の不純物の濃度よりも低い。複数のｐピラー層１３が、ドリフト層１２に設けられる。
【００１２】
ｐピラー層１３は、ｐ形（第２導電形）である。複数のｐピラー層１３は、ｎ＋ドレイン層１１とドリフト層１２との積層方向に対して垂直な第１方向に沿って、所定の間隔で並べられる。ドリフト層１２のうちの第１方向においてｐピラー層１３と対向する部分が、ｎピラー層１２ａとなる。ドリフト層１２の複数のｎピラー層１２ａと、複数のｐピラー層１３と、によって、ＳＪ構造が形成される。この例では、ｐピラー層１３はｎ＋ドレイン層１１に接していない。ただし、ｐピラー層１３は、ｎ＋ドレイン層１１に接していてもよい。
【００１３】
ここで、ｎ＋ドレイン層１１とドリフト層１２との積層方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。この例では、第１方向はＸ軸方向である。第１方向は、Ｚ軸方向に対して垂直な任意の方向でよい。
【００１４】
ｐピラー層１３は、Ｚ軸方向に延びる。この例では、ｐピラー層１３は、Ｙ軸方向にさらに延びる。ｐピラー層１３は、Ｙ−Ｚ平面に沿って延在する薄膜状である。この例では、ドリフト層１２のｎ形の不純物の濃度は、Ｚ軸方向（深さ方向）において、実質的に一定である。さらに、ｐピラー層１３のｐ形の不純物の濃度は、Ｚ軸方向において、実質的に一定である。また、ドリフト層１２のｎ形の不純物の濃度は、ｐピラー層１３のｐ形の不純物の濃度と実質的に同じである。
【００１５】
ｐベース層１４は、ドリフト層１２の上に設けられる。ｐベース層１４は、ｐ形である。  
ｎソース層１５は、ｐベース層１４に設けられ、ドリフト層１２と離間して配置される。ｎソース層１５はｎ形である。この例では、ｎソース層１５は、Ｙ軸方向に沿って延びる。複数のｎソース層１５が設けられ、複数のｎソース層１５は、Ｘ軸方向に並べられる。複数のｎソース層１５は、例えば、ストライプ状である。ｎソース層１５は、ｐベース層１４全体の上に設けられる１つの層でもよい。
【００１６】
ｎ＋ドレイン層１１、ドリフト層１２、ｐピラー層１３、ｐベース層１４、及び、ｎソース層１５には、例えば、シリコンなどの半導体、シリコンカーバイト（ＳｉＣ）もしくは窒化ガリウム（ＧａＮ）などの化合物半導体、または、ダイヤモンドなどのワイドバンドギャップ半導体などが用いられる。
【００１７】
ドレイン電極２１は、ｎ＋ドレイン層１１の下に設けられ、ドレイン電極２１は、ｎ＋ドレイン層１１に接触する。ドレイン電極２１は、ｎ＋ドレイン層１１と電気的に接続される。ドレイン電極２１には、例えば、Ｖ、Ｎｉ、Ａｕ、ＡｇまたはＳｎなどの金属材料が用いられる。
【００１８】
ソース電極２２は、ｐベース層１４の上に設けられ、複数のｎソース層１５のそれぞれと接触する。ソース電極２２は、複数のｎソース層１５のそれぞれと電気的に接続される。ソース電極２２には、例えば、アルミニウムが用いられる。この例では、ソース電極２２は、ｐベース層１４とも電気的に接続され、ｐベース層１４に蓄積されたホールをソース電極２２に流すことができる。これにより、例えば、ＭＯＳＦＥＴ１１０のターンオフ時間を短くできる。
【００１９】
複数のゲート電極３１が、絶縁膜３２を介して積層体１０に設けられる。ゲート電極３１は、制御電極である。ゲート電極３１は、Ｚ軸方向に沿って延びるともに、Ｙ軸方向に沿って延びる。ゲート電極３１は、ｎソース層１５に沿って延びる。複数のゲート電極３１は、Ｘ軸方向に沿って並べられる。ゲート電極３１の上端３１ａは、ドリフト層１２よりも上に位置する。この例においては、ゲート電極３１の上端３１ａは、ｎソース層１５の下端１５ａよりも上に位置する。ゲート電極３１の下端３１ｂは、ｐベース層１４よりも下に位置する。換言すれば、ゲート電極３１は、Ｘ軸方向において、ｐベース層１４のうちのドリフト層１２とｎソース層１５との間の領域のＺ軸方向の全体と対向する。ゲート電極３１には、例えば、ポリシリコンなどが用いられる。
【００２０】
複数のフィールドプレート電極４１が、積層体１０に設けられる。複数のフィールドプレート電極４１のそれぞれは、複数のゲート電極３１のそれぞれの下に設けられる。従って、複数のフィールドプレート電極４１は、複数のゲート電極３１と供に、Ｘ軸方向に沿って並べられている。フィールドプレート電極４１の下端４１ａは、ｎ＋ドレイン層１１よりも上に位置する。フィールドプレート電極４１は、Ｚ軸方向に沿って延びるとともに、Ｙ軸方向に沿って延びる。フィールドプレート電極４１には、例えば、ポリシリコンなどが用いられる。
【００２１】
この例では、複数のゲート電極３１の一部と、複数のフィールドプレート電極４１と、は、ドリフト層１２に設けられている。
【００２２】
複数の絶縁膜３２が、積層体１０に設けられている。絶縁膜３２は、ゲート電極３１と積層体１０との間、及び、フィールドプレート電極４１と積層体１０との間に設けられる。絶縁膜３２は、ゲート絶縁膜３３と、フィールドプレート絶縁膜３４と、を含む。ゲート絶縁膜３３は、ゲート電極３１とドリフト層１２との間、ゲート電極３１とｐベース層１４との間、ゲート電極３１とｎソース層１５との間、及び、ゲート電極３１とソース電極２２との間に設けられる。ゲート絶縁膜３３は、ゲート電極３１とドリフト層１２とを電気的に絶縁し、ゲート電極３１とｐベース層１４とを電気的に絶縁し、ゲート電極３１とｎソース層１５とを電気的に絶縁し、ゲート電極３１とソース電極２２とを電気的に絶縁する。ゲート絶縁膜３３は、ゲート電極３１とフィールドプレート電極４１との間にさらに設けられる。ゲート絶縁膜３３は、ゲート電極３１とフィールドプレート電極４１とを離間させる。
【００２３】
フィールドプレート絶縁膜３４は、フィールドプレート電極４１とドリフト層１２との間に設けられる。フィールドプレート絶縁膜３４は、フィールドプレート電極４１とドリフト層１２とを電気的に絶縁する。絶縁膜３２（ゲート絶縁膜３３及びフィールドプレート絶縁膜３４）には、例えば、酸化シリコン（例えばＳｉＯ２）、窒化シリコン及び酸窒化シリコンの少なくともいずれかが用いられる。
【００２４】
ｎソース層１５は、第１部分１５ｐと第２部分１５ｑとを含む。ゲート電極３１は、第１部分１５ｐと第２部分１５ｑとの間に設けられる。第１部分１５ｐ及び第２部分１５ｑは、絶縁膜３２と接している。第１部分１５ｐ及び第２部分１５ｑは、ｎソース層１５に接するだけでなく、僅かに離間して近接していも良い。ソース電極２２は、ｐベース層１４のうちの隣り合う２つのｎソース層１５の間の領域において、ｐベース層１４と接触し、ｐベース層１４と電気的に接続される。ｎソース層１５は、第１部分１５ｐまたは第２部分１５ｑの一方のみでもよい。
【００２５】
例えば、積層体１０に、ｎソース層１５及びｐベース層１４を貫通し、ドリフト層１２に達するＹ軸方向に沿って延びる複数のトレンチ３０が形成され、トレンチ３０の内部に、ゲート電極３１及びフィールドプレート電極４１は、絶縁膜３２を介して設けられる。
【００２６】
本実施形態においては、複数のフィールドプレート電極４１のうちのいずれかは、ゲート電極３１と電気的に接続されている。そして、複数のフィールドプレート電極４１のうちの他のいずれかは、ソース電極２２と電気的に接続されている。これ以降では、ゲート電極３１に接続されたフィールドプレート電極４１を第１フィールドプレート電極４１ｐと称し、ソース電極２２に接続されたフィールドプレート電極４１を第２フィールドプレート電極４１ｑと称す。
【００２７】
第１フィールドプレート電極４１ｐと、第２フィールドプレート電極４１ｑと、は、それぞれ複数設けられている。この例では、複数の第１フィールドプレート電極４１ｐと複数の第２フィールドプレート電極４１ｑとは、Ｘ軸方向に交互に配置されている。
【００２８】
次に、ＭＯＳＦＥＴ１１０の動作について説明する。  
ＭＯＳＦＥＴ１１０を動作させる場合には、例えば、ドレイン電極２１にプラスの電圧を印加し、ソース電極２２を接地し、ゲート電極３１にプラスの電圧を印加する。これにより、ドレイン電極２１とソース電極２２との間に電流が流れる。ゲート電極３１、ドレイン電極２１及びソース電極２２に電圧を印加すると、ｐベース層１４のうちのゲート絶縁膜３３に近接する領域に、反転チャネルが形成される。電流は、例えば、ドレイン電極２１から、ｎ＋ドレイン層１１、ドリフト層１２、反転チャネル、及び、ｎソース層１５を経由して、ソース電極２２に流れる。
【００２９】
次に、ＭＯＳＦＥＴ１１０の効果について説明する。  
ＳＪ構造において、トレンチ３０内にフィールドプレート電極４１を設けることで、フィールドプレート電極４１からＸ軸方向に空乏層が延びやすくなる。これにより、ｎピラー層１２ａの不純物の濃度と、ｐピラー層１３の不純物の濃度と、を高くすることができる。しかしながら、ｎピラー層１２ａ及びｐピラー層１３の不純物の濃度を高くすると、ドリフト層１２におけるｐｎ接合の接合容量（すなわち、ドレイン−ソース間容量）が増加してしまう。ドレイン−ソース間容量は、閾値電圧よりも低い電圧をゲート電極３１に印加している状態で、ドレイン電極２１とソース電極２２との間に電圧を印加した場合でも充電される。ドレイン−ソース間容量は、例えば、ドレイン電極２１とソース電極２２との間の電圧の印加を停止することによって放電される。このように、電力用半導体素子に電流を流さずにスイッチング動作をさせても、ドレイン−ソース間容量は充放電される。その充放電エネルギーは損失となるので、例えば、電力用半導体素子を電源回路やモータ駆動回路などの応用回路に用いた場合に、応用回路の消費電力（スタンバイ損失）を増加させてしまう。
【００３０】
また、ＭＯＳＦＥＴでは、チップ面積の縮小が望まれている。しかしながら、チップ面積を縮小すると、入力容量（ゲート−ドレイン間容量とゲート−ソース間容量との和）が減少する。入力容量が減少すると、ドレイン電圧の時間変化率（ｄＶ／ｄｔ）が大きくなる。ｄＶ／ｄｔが大きくなると、スイッチング時間が短くなる反面、スイッチングノイズが発生し易くなる。
【００３１】
フィールドプレート電極４１を設けた場合、ドレイン電極２１からの電気力線が、フィールドプレート電極４１にも延びる。このため、複数のフィールドプレート電極４１の全てをソース電極２２に電気的に接続すると、ドレイン−ソース間容量が増加してしまう。また、複数のフィールドプレート電極４１のそれぞれを全てゲート電極３１に電気的に接続すると、ゲート−ドレイン間容量、すなわち、帰還容量が増加してしまう。帰還容量が増加すると、例えば、オン状態からオフ状態に切り替える際（ターンオフ時）に、帰還容量の放電量の増加にともなって、ターンオフ時間が長くなり、その結果、ターンオフ時に消費する電力（損失）が増大する。このように、ゲート−ドレイン間容量の増加は、オフ状態とオン状態との切り替えの際に生じる消費電力（スイッチング損失）を増加させてしまう。
【００３２】
これに対して、本実施形態に係るＭＯＳＦＥＴ１１０においては、複数のフィールドプレート電極４１のいずれか（第１フィールドプレート電極４１ｐ）をゲート電極３１に電気的に接続し、他のいずれか（第２フィールドプレート電極４１ｑ）をソース電極２２に電気的に接続している。これにより、ドレイン−ソース間容量の増加と、ゲート−ドレイン間容量の増加と、を抑えることができる。さらに、第１フィールドプレート電極４１ｐと第２フィールドプレート電極４１ｑと、が対向することにより、ゲート−ソース間容量を増加させることができる。すなわち、入力容量が大きくなる。これにより、ＭＯＳＦＥＴ１１０では、チップ面積を縮小した場合にも、スイッチングノイズの発生を抑えることができる。このように、ＭＯＳＦＥＴ１１０では、スタンバイ損失やスイッチング損失を低減させ、スイッチングノイズを発生し難くさせることができる。また、ＳＪ構造の周期構造のピッチを縮小しても損失やノイズへの副作用が抑制でき、低いオン抵抗が維持できる。本実施形態に係るＭＯＳＦＥＴ１１０によれば、低損失、低ノイズで低オン抵抗の電力用半導体素子を提供できる。
【００３３】
次に、第１の実施形態の変形例について説明する。  
図２は、第１の実施形態に係る別の電力用半導体素子の構成を例示する模式的断面図である。  
図２に表したように、本実施形態に係るＭＯＳＦＥＴ１１２においては、２つの第２フィールドプレート電極４１ｑの間に、２つの（ペアの）第１フィールドプレート電極４１ｐが配置される。換言すれば、ペアの第１フィールドプレート電極４１ｐの間に１つの第２フィールドプレート電極４１ｑが設けられる。ＭＯＳＦＥＴ１１２においても、低損失、低ノイズで低オン抵抗の電力用半導体素子が提供できる。
【００３４】
さらに、例えば、２つの第１フィールドプレート電極４１ｐと、２つの第２フィールドプレート電極４１ｑと、を交互に並べてもよい。このように、第１フィールドプレート電極４１ｐと第２フィールドプレート電極４１ｑとの配列は、任意である。ＭＯＳＦＥＴが、第１フィールドプレート電極４１ｐと第２フィールドプレート電極４１ｑとが隣り合っている部分を有していれば、損失を小さくしノイズを抑制できる。ＭＯＳＦＥＴ１１０のように、第１フィールドプレート電極４１ｐと第２フィールドプレート電極４１ｑとを交互に配置すると、損失をより低減させ、スイッチングノイズをより低減させることができる。
【００３５】
（第２の実施形態）  
次に、第２の実施形態について説明する。  
図３は、第２の実施形態に係る電力用半導体素子の構成を例示する模式的斜視断面図である。  
図３に表したように、ＭＯＳＦＥＴ１２０においても、複数のｐピラー層１３は、ｎ＋ドレイン層１１とドリフト層１２との積層方向に対して垂直な第１方向（Ｘ軸方向）に沿って、所定の間隔で並べられる。そして、本実施形態では、複数のｎソース層１５は、Ｙ軸方向に沿って並べられる。ｎソース層１５は、Ｘ軸方向に沿って延びる。複数のゲート電極３１は、Ｙ軸方向に沿って並べられ、複数のフィールドプレート電極４１もＹ軸方向に沿って並べられる。ゲート電極３１及びフィールドプレート電極４１は、Ｘ軸方向に沿って延びる。ｐピラー層１３の下端１３ａは、絶縁膜３２の下端３２ａ（トレンチ３０の下端）よりも下に位置する。これ以外は、第１の実施形態と同様とすることができるので説明を省略する。
【００３６】
ＭＯＳＦＥＴ１２０では、ｎソース層１５、ゲート電極３１及びフィールドプレート電極４１の延びる方向が、ｐピラー層１３の延びる方向に対して交差（例えば直交）する。トレンチ３０は、ドリフト層１２が形成された後に、形成される。ＭＯＳＦＥＴ１２０においては、ｐピラー層１３の一部が、トレンチ３０によって取り除かれる。トレンチ３０のＺ軸方向の長さが、ｐピラー層１３のＺ軸方向の長さよりも長い場合には、トレンチ３０によってｐピラー層１３が分断される。
【００３７】
複数のｐピラー層１３のそれぞれのＸ軸方向の中心の位置を中心位置ＣＰ１とする。隣り合う２つのｐピラー層１３の中心位置ＣＰ１の間のＸ軸方向における長さをピッチＰＴ１とする。複数のフィールドプレート電極４１のそれぞれのＹ軸方向の中心の位置を中心位置ＣＰ２とする。隣り合う２つのフィールドプレート電極４１の中心位置ＣＰ２の間のＹ軸方向における長さをピッチＰＴ２とする。このとき、ＭＯＳＦＥＴ１２０においては、ピッチＰＴ１は、ピッチＰＴ２よりも広い。
【００３８】
ＭＯＳＦＥＴ１２０では、ｎソース層１５、ゲート電極３１、トレンチ３０、及び、フィールドプレート電極４１が、ｐピラー層１３と交差する。これにより、例えば、プロセスばらつきによる耐圧の低下を抑制できる。
【００３９】
ＭＯＳＦＥＴ１１０では、トレンチ３０の幅のばらつきにともなって、隣り合う２つのトレンチ３０の間のｎピラー層１２ａの幅がばらつく可能性がある。そして、トレンチ３０間のｎピラー層１２ａの幅がばらつくと、ｎピラー層１２ａの不純物の濃度がばらつく可能性がある。ＳＪ構造は、ｎピラー層１２ａ中のｎ形の不純物の濃度（不純物量）と、ｐピラー層１３中のｐ形の不純物の濃度と、を実質的に同じとすることで、高い耐圧を得る。このため、ｎピラー層１２ａの不純物の濃度がばらつくと、不純物の濃度のバランスが崩れ、耐圧が低下することがある。
【００４０】
これに対して、ＭＯＳＦＥＴ１２０では、ｐピラー層１３とトレンチ３０とが交差する。このため、ＭＯＳＦＥＴ１２０では、トレンチ３０の幅がばらついても、ｎピラー層１２ａやｐピラー層１３の幅への影響を抑制できる。これにより、ＭＯＳＦＥＴ１２０では、ＭＯＳＦＥＴ１１０に比べて、より高い耐圧を得ることが可能となる。
【００４１】
また、ｐピラー層１３とトレンチ３０とを互いに交差させることで、ｐピラー層１３の周期（ピッチＰＴ１）とフィールドプレート電極４１の周期（ピッチＰＴ２）とを独立に設定することが可能となる。例えば、ＭＯＳＦＥＴ１２０では、ピッチＰＴ１をピッチＰＴ２よりも広くしている。ＭＯＳＦＥＴ１２０では、フィールドプレート電極４１によって、Ｙ軸方向に空乏層が伸び易くなる。これにより、ＳＪ構造を微細化しなくてもｎピラー層１２ａ及びｐピラー層１３の不純物の濃度を高くすることが可能となる。これにより、ＭＯＳＦＥＴ１２０では、ＭＯＳＦＥＴ１１０に比べて、オン抵抗をさらに低減させることができる。
【００４２】
（第３の実施形態）  
次に、第３の実施形態について説明する。  
図４（ａ）及び図４（ｂ）は、第３の実施形態に係る電力用半導体素子の構成を例示する模式図である。  
図４（ａ）は、ＭＯＳＦＥＴ１３０の模式的断面図である。図４（ｂ）は、ドリフト層１２のｎ形の不純物の濃度プロファイル、及び、ｐピラー層１３のｐ形の不純物の濃度プロファイルを表すグラフ図である。図４（ｂ）の横軸は、不純物の濃度Ｎである。縦軸は、Ｚ軸方向の位置Ｚである。なお、ｎ形の不純物濃度はｐ形の不純物濃度と等しい、として、濃度Ｎで表している。
【００４３】
図４（ａ）に表したように、ＭＯＳＦＥＴ１３０における、積層体１０、ドレイン電極２１、ソース電極２２、ゲート電極３１及びフィールドプレート電極４１などの配置は、ＭＯＳＦＥＴ１１０と同様である。ＭＯＳＦＥＴ１３０においては、積層体１０のドリフト層１２及びｐピラー層１３における不純物濃度プロファイルが、ＭＯＳＦＥＴ１１０とは異なる。以下、不純物濃度プロファイルについて説明する。
【００４４】
図４（ｂ）に表したように、ＭＯＳＦＥＴ１３０においては、ドリフト層１２のうちのフィールドプレート電極４１の下端４１ａよりも上の部分における不純物の濃度ｎ１は、ドリフト層１２のうちのフィールドプレート電極４１の下端４１ａよりも下の部分における不純物の濃度ｎ２よりも高い。また、ｐピラー層１３のうちのフィールドプレート電極４１の下端４１ａよりも上の部分における不純物の濃度ｎ３は、ｐピラー層１３のうちのフィールドプレート電極４１の下端４１ａよりも下の部分における不純物の濃度ｎ４よりも高い。
【００４５】
この例においては、濃度ｎ１は、ドリフト層１２のうちの絶縁膜３２の下端３２ａよりも上の部分における不純物の濃度である。濃度ｎ２は、ドリフト層１２のうちの絶縁膜３２の下端３２ａよりも下の部分における不純物の濃度である。濃度ｎ３は、ｐピラー層１３のうちの絶縁膜３２の下端３２ａよりも上の部分における不純物の濃度である。濃度ｎ４は、ｐピラー層１３のうちの絶縁膜３２の下端３２ａよりも下の部分における不純物の濃度である。
【００４６】
フィールドプレート電極４１が形成されていることで、ＳＪ構造のｐｎ接合だけでなく、フィールドプレート電極４１からも空乏層が延びる。このため、下端４１ａよりも上の部分のドリフト層１２（ｎピラー層１２ａ）及びｐピラー層１３の不純物の濃度を高くすることで、よりオン抵抗を低減させることが可能となる。
【００４７】
次に、第３の実施形態の変形例について説明する。  
図５（ａ）及び図５（ｂ）は、第３の実施形態に係る別の電力用半導体素子の構成を例示する模式図である。  
図５（ａ）は、ＭＯＳＦＥＴ１３２の模式的断面図である。図５（ｂ）は、ドリフト層１２のｎ形の不純物の濃度、及び、ｐピラー層１３のｐ形の不純物の濃度を表すグラフ図である。図５（ｂ）の横軸は、不純物の濃度Ｎである。縦軸は、Ｚ軸方向の位置Ｚである。図５（ｂ）において、実線は、ドリフト層１２のｎ形の不純物の濃度であり、破線は、ｐピラー層１３のｐ形の不純物の濃度である。
【００４８】
図５（ａ）に表したように、ＭＯＳＦＥＴ１３２における、 積層体１０、ドレイン電極２１、ソース電極２２、ゲート電極３１及びフィールドプレート電極４１などの配置は、ＭＯＳＦＥＴ１１０と同様である。以下、ＭＯＳＦＥＴ１３２における不純物濃度プロファイルについて説明する。
【００４９】
図５（ｂ）に表したように、ＭＯＳＦＥＴ１３２において、ドリフト層１２のうちのフィールドプレート電極４１の下端４１ａよりも上の部分におけるｎ形の不純物の濃度ｎ５は、ｐピラー層１３のうちのフィールドプレート電極４１の下端４１ａよりも上の部分におけるｐ形の不純物の濃度ｎ６よりも高い。この例において、濃度ｎ５は、ドリフト層１２のうちの絶縁膜３２の下端３２ａよりも上の部分におけるｎ形の不純物の濃度である。濃度ｎ６は、ｐピラー層１３のうちの絶縁膜３２の下端３２ａよりも上の部分におけるｐ形の不純物の濃度である。
【００５０】
フィールドプレート電極４１は、フィールドプレート絶縁膜３４を介してｐピラー層１３と同様の役目を果たす。このため、上記のように、フィールドプレート電極４１の設けられている部分において、ドリフト層１２の不純物の濃度を高くする。これにより、ドリフト層１２において、局所的な電界の集中をより適切に抑えることができる。従って、ＭＯＳＦＥＴ１３２では、耐圧を維持する効果をより高めることができる。
【００５１】
また、ＭＯＳＦＥＴ１３２においては、ドリフト層１２のうちのフィールドプレート電極４１の下端４１ａよりも下の部分におけるｎ形の不純物の濃度ｎ７は、ｐピラー層１３のうちのフィールドプレート電極４１の下端４１ａよりも下の部分におけるｐ形の不純物の濃度ｎ８よりも低い。この例において、濃度ｎ７は、ドリフト層１２のうちの絶縁膜３２の下端３２ａよりも下の部分におけるｎ形の不純物の濃度である。濃度ｎ８は、ｐピラー層１３のうちの絶縁膜３２の下端３２ａよりも下の部分におけるｐ形の不純物の濃度である。
【００５２】
上記のようにドリフト層１２及びｐピラー層１３の不純物の濃度を設定することにより、ドリフト層１２において、絶縁膜３２の下端３２ａとｐピラー層１３の下端１３ａとの間の領域が、実質的にｐ層となる。電界は、ｐｎ接合の部分において高くなる。このため、電界の高い部分をｐピラー層１３の底部とすることが可能となり、フィールドプレート絶縁膜３４における電界を低減し、高い信頼性や高いアバランシェ耐量を実現することが可能となる。
【００５３】
上記各実施形態では、トレンチゲート型構造のＭＯＳＦＥＴを電力用半導体素子として示している。電力用半導体素子は、例えば、プレナー型ゲート構造のＭＯＳＦＥＴでもよい。また、電力用半導体素子は、例えば、ＩＧＢＴなどでもよい。電力用半導体素子をＩＧＢＴとする場合には、例えば、第２電極をコレクタ電極とし、第３電極をエミッタ電極とし、第１半導体層を第２導電形のｐコレクタ層とし、第５半導体層をｎエミッタ層とする。また、上記各実施形態では、ｎピラー層１２ａとｐピラー層１３とが交互に並んだストライプ状のＳＪ構造を示している。ＳＪ構造は、例えば、ｐピラー層１３を交差させたメッシュ状の構造や、ｎピラー層１２ａとｐピラー層１３とをチェックパターン状（千鳥状）に並べた構造などでもよい。
【００５４】
実施形態によれば、低損失、低ノイズで低オン抵抗の電力用半導体素子が提供される。
【００５５】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【００５６】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、電力用半導体素子に含まれる、第１半導体層、第２半導体層、第３半導体層、第４半導体層、第５半導体層、積層体、ゲート電極、第１電極、第２電極及び第３電極などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００５７】
その他、本発明の実施の形態として上述した電力用半導体素子を基にして、当業者が適宜設計変更して実施し得る全ての電力用半導体素子も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００５８】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００５９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６０】
１０…積層体、  １１…ｎ＋ドレイン層（第１半導体層）、  １２…ドリフト層（第２半導体層）、  １２ａ…ｎピラー層、  １３…ｐピラー層（第３半導体層）、  １３ａ…下端、  １４…ｐベース層（第４半導体層）、  １５…ｎソース層（第５半導体層）、  １５ａ…下端、  １５ｐ…第１部分、  １５ｑ…第２部分、  ２１…ドレイン電極（第２電極）、  ２２…ソース電極（第３電極）、  ３０…トレンチ、  ３１…ゲート電極、  ３１ａ…上端、  ３１ｂ…下端、  ３２…絶縁膜、  ３２ａ…下端、  ３３…ゲート絶縁膜、  ３４…フィールドプレート絶縁膜、  ４１…フィールドプレート電極（第１電極）、  ４１ａ…下端、  ４１ｐ…第１フィールドプレート電極、  ４１ｑ…第２フィールドプレート電極、  １１０、１１２、１２０、１３０、１３２…ＭＯＳＦＥＴ（電力用半導体素子）、  ＣＰ１、ＣＰ２…位置、  ｎ１〜ｎ８…濃度、  ＰＴ１、ＰＴ２…ピッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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