(57)【要約】【課題】マルチ窪みのシャロートレンチアイソレーションを有する集積回路を提供する。【解決手段】集積回路の基板上に、マルチ窪みのシャロートレンチアイソレーション構造を形成する素子および方法が提供される。集積回路（３００）は、基板（３０２）と、基板に互いに空間を開けて形成される、第一深さ（Ｄ１）に形成された第一シャロートレンチアイソレーション（ＳＴＩ）構造（３０５）、および第一深さとは異なる第二深さ（Ｄ２）に形成された第二ＳＴＩ構造（３０６）と、第一ＳＴＩ構造および前記第二ＳＴＩ構造（３０５、３０６）を充填する酸化物充填物と、第一ＳＴＩ構造（３０５）と第二ＳＴＩ構造（３０６）との間の基板（３０２）に設けられる半導体素子と、を具備する。【選択図】図３ａ
2014112738.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に互いに空間を開けて形成される、第一深さに形成された第一シャロートレンチアイソレーション（ＳＴＩ）構造、および前記第一深さとは異なる第二深さに形成された第二ＳＴＩ構造と、
前記第一ＳＴＩ構造および前記第二ＳＴＩ構造を充填する酸化物充填物と、
前記第一ＳＴＩ構造と前記第二ＳＴＩ構造との間の前記基板に設けられる半導体素子と、
を具備する集積回路。
【請求項２】
前記第一深さと前記第二深さとの相違は、前記半導体素子の半導体素子特徴に基づいている請求項１記載の集積回路。
【請求項３】
前記半導体素子特徴は、素子形態、駆動電流、スレショルド電圧、接合電圧、素子密度を含む請求項２記載の集積回路。
【請求項４】
前記酸化物充填物が、二酸化シリコンを含む請求項１記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２００９年１０月１６日に出願され、関連書類として本願に組み込まれている、発明の名称が「マルチ窪みのシャロートレンチアイソレーションを有する集積回路」の米国の仮特許出願第６１／２５２，３５１の利益を有している。
【０００２】
本発明は、集積回路に関するものであって、特に、集積回路の基板上に、マルチ窪みのシャロートレンチアイソレーション構造を形成する装置および方法に関するものである。
【背景技術】
【０００３】
一般に、シャロートレンチアイソレーション（ＳＴＩ）は、近接する半導体素子間のリーク電流を防止するのを助ける。ＳＴＩでは、一つ、或いは、それ以上のトレンチ、つまり、シャロートレンチが基板表面にエッチングされて、その後、誘電材料、例えば、二酸化ケイ素（silicon dioxide）が充填される。これらのトレンチは、その後、トレンチ内に形成される半導体素子を絶縁するのに用いられる。誘電材料は、同じトレンチ内の、或いは、異なるトレンチを横切る近接する半導体素子間のリーク電流を減少させるのを助ける。
【０００４】
トレンチ端の電界増強（electric field enhancement）により、低電圧下で、導通チャネルを形成するのが容易である。これは、集積回路内の半導体素子のスレッショルド電圧（ＶT）を効果的に減少させる。これにより、ＳＴＩは、相補型ＭＯＳ（ＣＭＯＳ）の集積回路パフォーマンスを改善するのに幅広く用いられる技術になっている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
集積回路の基板上に、マルチ窪みのシャロートレンチアイソレーション構造を形成する素子および方法を具体化することにより、これらの問題および他の問題が解決され、または回避され、技術的利益が達成される。
【課題を解決するための手段】
【０００６】
本発明の具体例によると、集積回路が提供される。集積回路は、基板と、前記基板に互いに空間を開けて形成される、第一深さに形成された第一シャロートレンチアイソレーション（ＳＴＩ）構造、および前記第一深さとは異なる第二深さに形成された第二ＳＴＩ構造と、前記第一ＳＴＩ構造および前記第二ＳＴＩ構造を充填する酸化物充填物と、前記第一ＳＴＩ構造と前記第二ＳＴＩ構造との間の前記基板に設けられる半導体素子と、を具備している。
【０００７】
別の具体例では、シャロートレンチアイソレーション（ＳＴＩ）構造を形成する方法が提供される。本方法は、基板上に、第一フォトレジスト層を設けるステップと、第一フォトレジスト層をパターニングして、第一パターンを形成するステップと、第一ＳＴＩ構造を基板中にエッチングにより形成するステップと、からなる。第一パターンは、第一深さの第一ＳＴＩ構造を形成するのに用いられる。本方法は、更に、基板上に、第二フォトレジスト層を設けるステップと、第二フォトレジスト層をパターニングして、第二パターンを形成するステップと、第二ＳＴＩ構造を基板中にエッチングにより形成するステップと、基板を平坦化するステップと、からなる。第二パターンは、第二深さの第二ＳＴＩ構造を形成するのに用いられる。
【０００８】
別の具体例では、シャロートレンチアイソレーション（ＳＴＩ）構造の形成方法が提供される。本方法は、基板上に、第一フォトレジスト層を設けるステップと、第一フォトレジスト層をパターニングして、基板上の全ＳＴＩ構造を形成するのに用いられる第一パターンを形成するステップと、基板に、第一深さの全ＳＴＩ構造をエッチングにより形成するステップと、からなる。本方法は、更に、基板上に、第二フォトレジスト層を提供するステップと、第二フォトレジスト層をパターニングして、ＳＴＩ構造の第一サブセットを、第二深さに深くするのに用いられる第二パターンを形成するステップと、ＳＴＩ構造の第一サブセットを、第二深さにエッチングするステップと、基板を平坦化するステップと、からなる。
【発明の効果】
【０００９】
具体例の長所は、異なる半導体素子に、異なるＳＴＩ構造深さを用いることができることである。異なるＳＴＩ構造深さの使用は、集積回路中の異なる半導体素子の接合の分離を最適化することができる。
【００１０】
具体例の別の長所は、異なるＳＴＩ構造深さは、ギャップ充填ウィンドウとＣＭＰプロセスウィンドウを狭くすることができることである。
【００１１】
具体例の更に別の長所は、ＳＴＩ応力が緩和されることである。
【００１２】
前述の点は、以下の実施形態の詳細な説明がよりよく理解されるように、本発明の特徴や技術的効果を広く表している。発明の主要事項を構成する実施形態の更なる特徴や効果が以下に記述される。開示された発明の概念や特別な実施形態が、本発明と同じ目的を達成するために、他の構造やプロセスに変更し、または設計変更するための基礎として利用し得ることは、通常の知識を有する者に理解される。さらに、通常の知識を有する者が、添付された特許請求の範囲の概念および精神からかけ離れることなく等価な構成にし得ることも理解される。
【００１３】
本発明およびその効果のより完全な理解のために、添付図面を参照して以下の説明がなされる。
【図面の簡単な説明】
【００１４】
【図１】集積回路の上視図である。
【図２】集積回路の基板の垂直断面図である。
【図３ａ】集積回路の基板の垂直断面図で、基板が、上表面に形成され、且つ、二種の異なる深さを有するシャロートレンチを含むことを示す図である。
【図３ｂ】集積回路の基板の垂直断面図で、基板が、上表面に形成され、且つ、三種の異なる深さを有するシャロートレンチを含むことを示す図である。
【図４】集積回路の基板上で、異なる深さのシャロートレンチを形成するプロセスの工程図である。
【図５ａ】図４のプロセスを用いて形成されるシャロートレンチを有する集積回路の基板の垂直断面図である。
【図５ｂ】図４のプロセスを用いて形成されるシャロートレンチを有する集積回路の基板の垂直断面図である。
【図５ｃ】図４のプロセスを用いて形成されるシャロートレンチを有する集積回路の基板の垂直断面図である。
【図５ｄ】図４のプロセスを用いて形成されるシャロートレンチを有する集積回路の基板の垂直断面図である。
【図６】集積回路の基板上で、異なる深さのシャロートレンチを形成するプロセスの工程図である。
【図７ａ】図６のプロセスを用いて形成されるシャロートレンチを有する集積回路の基板の垂直断面図である。
【図７ｂ】図６のプロセスを用いて形成されるシャロートレンチを有する集積回路の基板の垂直断面図である。
【図７ｃ】図６のプロセスを用いて形成されるシャロートレンチを有する集積回路の基板の垂直断面図である。
【図７ｄ】図６のプロセスを用いて形成されるシャロートレンチを有する集積回路の基板の垂直断面図である。
【発明を実施するための形態】
【００１５】
本発明の実施形態を実施し、および利用することが以下に詳述される。しかしながら、本発明は、種々の応用発明概念に適用でき、幅広い種々のものに適用し得る。ここで論じられる特別な実施形態は、発明を実施し、利用するための特別な方法を示しているだけで、発明の概念を限定するものではない。
【００１６】
具体例は、複数の異なる回路タイプを基板上に整合したＣＭＯＳ集積回路を例としている。しかし、これらの具体例は、単一回路タイプを基板上に整合したＣＭＯＳ集積回路に応用することもできる。この他、具体例は、ＣＭＯＳ以外の集積回路タイプ、例えば、ＮＭＯＳ、ＰＭＯＳ等の集積回路に応用することもできる。
【００１７】
図１は、集積回路１００の上視図である。集積回路１００は、半導体基板１０２を具備している。半導体基板１０２は、シリコンを含む様々な材料からなる。集積回路は、基板１０２表面に形成される。一般の集積回路１００では、様々なタイプの集積回路が基板１０２に形成される。一般に、異なるタイプの集積回路は、群になり、且つ、互いにごく近接させて、信号配線（signal routing）、素子配置（device placement）、製造等を簡単にする。
【００１８】
例えば、集積回路１００は、ロジックコア（logiccore）１０５、埋め込みメモリ１１０、アナログ回路１１５、入力／出力（Ｉ／Ｏ）回路１２０、その他の回路１２５等を含んでいる。ロジックコア１０５は、ロジック機能と制御を有し、埋め込みメモリ１１０は、同期型ＲＡＭ（synchronous random access memory、ＳＲＡＭ）、ＲＯＭ（read-only memory）等を有し、データやアプリケーションの保存に用いられ、アナログ回路１１５は、増幅器、フィルター、信号プロセッサ等を有し、アナログ信号処理と変換を提供するのに用いられる。Ｉ／Ｏ回路１２０は、集積回路１００内外の信号の入力／出力を制御するのに用いられ、その他の回路１２５は、集積回路１００中の上述したタイプ以外の混合回路である。
【００１９】
図２は、集積回路１００の基板１０２の垂直断面図である。基板１０２の垂直断面図は、基板１０２中に形成されるシャロートレンチ２０５とシャロートレンチ２０６等の数個のシャロートレンチ示す。図示されていないが、シャロートレンチは、二酸化ケイ素等の誘電体が充填され、その後、半導体素子が、シャロートレンチ中の誘電体の上表面上に形成される。
【００２０】
一般に、一対のシャロートレンチ間の基板１０２全体に回路が形成され、回路の一部は、一対のシャロートレンチ間の基板１０２上に形成され、且つ、回路の一部は、シャロートレンチ上に形成され、回路の一部は、第一の一対のシャロートレンチ間の基板１０２上に形成され、且つ、回路の一部は、第二の一対のシャロートレンチ間の基板１０２上に形成され、これらはシャロートレンチ上に形成された回路の一部を有するか、有しない。大部分の半導体素子は、一対のシャロートレンチ間の基板１０２上に形成されるが、一部の半導体素子（或いは、構造）は、シャロートレンチの充填物上に形成してもよい。例えば、半導体素子は、シャロートレンチの充填物上に形成されて、一対のシャロートレンチ間の基板１０２上に形成された半導体素子と接続する。
【００２１】
基板１０２の断面図は比率どおりに描かれておらず、シャロートレンチの寸法は適当に変更され、基板１０２内で形成できる半導体素子部分の寸法はここで強調されない。例えば、図２で、基板表面２０８（シャロートレンチ２０５とシャロートレンチ２０６間）は省略して示されている。このような寸法の誇張は、以下で示される基板の垂直断面図で用いられる。
【００２２】
一般に、シャロートレンチは、製造プロセスの早期に、基板１０２中に形成され、シャロートレンチのパターンは、基板１０２上表面に形成され、シャロートレンチは基板１０２にエッチングされる。シャロートレンチ形成後、誘電材料がシャロートレンチに充填される。その後、研磨作業を実行し、例えば、化学機械研磨（ＣＭＰ）平坦化を用いて、基板１０２上表面の平坦化が実行される。集積回路１００の製造プロセスは、その後、完成まで継続される。
【００２３】
シャロートレンチ（図２の間隔２１０で示される）の深さＤは、シャロートレンチの底部（破線２１５で示される）から基板１０２の上表面（破線２２０で示される）の距離として定義される。図２で示されるように、シャロートレンチは、ほぼ一致した深さＤを有する。シャロートレンチの深さＤはほぼ同じで、シャロートレンチの寸法と無関係である。例えば、シャロートレンチ２０５はシャロートレンチ２０６より幅が広いが、シャロートレンチ２０５とシャロートレンチ２０６は、ほぼ等しい深さＤを有する。
【００２４】
様々なシャロートレンチ中での単一深さの使用は、集積回路中の異なる半導体素子の接合分離設計を困難にする。同様に、様々なシャロートレンチ中での単一深さの使用は、ギャップ充填ウィンドウとＣＭＰプロセスウィンドウを狭くする。
【００２５】
図３ａは、集積回路３００の基板３０２の垂直断面図である。基板３０２は、上表面内に形成された複数のシャロートレンチ、例えば、シャロートレンチ３０５とシャロートレンチ３０６を含む。シャロートレンチ３０５の深さＤ1（間隔３１０で示される）は、シャロートレンチ３０５の底部（破線３１５で示される）から基板３０２の上表面（破線３２０で示される）までの距離として定義され、シャロートレンチ３０６の深さＤ2（間隔３２５で示される）は、シャロートレンチ３０６の底部（破線３３０で示される）から基板３０２の上表面（破線３２０で示される）までの距離として定義される。
【００２６】
図３ａで示されるように、集積回路３００に形成されるシャロートレンチの深さは一致しない。シャロートレンチ（一対のシャロートレンチの）の深さは、一対のシャロートレンチ間の基板上に形成される半導体素子の要求に基づいた深さに設定される。例えば、一対のシャロートレンチの一シャロートレンチの深さは、一対のシャロートレンチ間の基板上に形成される半導体素子の素子寸法に基づいて決定され、この素子寸法は素子密度（device density）に影響し、最小素子寸法を有する半導体素子は、最深のシャロートレンチ上に形成される。この他、シャロートレンチの深さは、一対のシャロートレンチ間の基板上に形成される半導体素子の電流要求に基づいて決定され、信号増幅器を用いた半導体素子は、一対のシャロートレンチ間の基板上に形成され、この時、シャロートレンチは、ロジックゲートに用いられる半導体素子のシャロートレンチよりも深い。シャロートレンチの深さに影響するその他の半導体素子特性は、半導体素子の応用、半導体素子幅／高さ比（つまり、素子形態）、接合電圧、スレショルド電圧等を含む。
【００２７】
集積回路の単一タイプの回路、例えば、ロジックコア、埋め込みメモリ、アナログ回路等に、異なる深さのシャロートレンチが用いられる。例えば、集積回路のアナログ回路部分で、相対して深い一対のシャロートレンチ間の基板上に、増幅器を形成し、フィルターは、相対して浅い一対のシャロートレンチ間の基板上に形成される。この他、異なるタイプの回路が、一対の異なる深さのシャロートレンチ間の基板上に形成される。例えば、ロジックコアは、一対の第一深さのシャロートレンチ間の基板上に形成され、アナログ回路は、一対の第二深さのシャロートレンチ間の基板上に形成される。
【００２８】
更に、一対のシャロートレンチ間の基板上に形成される回路は、類似の素子特徴を共有する。例えば、一対のシャロートレンチ間の基板上に形成された半導体素子は、同様の（或いは、ほぼ等しい）素子寸法、駆動電流、スレショルド電圧、素子密度を有する。これにより、単一タイプの回路中、特定の限界を超えて異なる素子特性を有する半導体素子の群が存在する時、異なる群の半導体素子が、異なる対のシャロートレンチ間の基板上に形成され、異なる対のシャロートレンチは異なる深さを有する。討論の目的のために、異なる群の半導体素子に用いられるシャロートレンチは、群シャロートレンチと称される。
【００２９】
或いは、集積回路中の単一タイプの回路で、単一深さのシャロートレンチが用いられる。シャロートレンチの深さは、単一タイプの回路中の全半導体素子にとって、最高のパフォーマンスを提供する値に設定される。
【００３０】
この他、シャロートレンチは、単一タイプの回路に適用できる。例えば、集積回路中の異なるタイプの回路が、ほぼ等しい深さの一対のシャロートレンチ間の基板上に形成される場合、ほぼ等しい深さを有する異なるシャロートレンチは、異なるタイプの回路に用いられる。シャロートレンチがほぼ等しい深さを有しても、異なるタイプの回路に異なるシャロートレンチを使用するのは、異なるタイプの回路間に素子分離を形成するのを助ける。
【００３１】
図３ｂは、集積回路３５０の基板３５２の垂直断面図である。集積回路３５０の基板３５２は、上表面に形成された複数のシャロートレンチ、例えば、シャロートレンチ３５５、シャロートレンチ３５６、シャロートレンチ３５７を有する。図３ｂで示されるように、集積回路３５０は、３種の異なる深さのシャロートレンチを有する。Ｄ1（基板３５２の上表面（線３７０）とシャロートレンチ３５５の底部（線３６５）の間隔３６０）、Ｄ2（基板３５２の上表面（線３７０）とシャロートレンチ３５６の底部（線３８０）の間隔３７５）、および、Ｄ3（基板３５２の上表面（線３７０）とシャロートレンチ３５７の底部（線３９０）の間隔３８５）である。
【００３２】
異なる半導体素子に、異なるシャロートレンチを用いる能力は、接合分離ウィンドウの拡大、ギャップ充填プロセスウィンドウの拡大、ＣＭＰプロセスウィンドウの拡大を可能にする。よって、ＳＴＩ応力ウィンドウが緩和される。
【００３３】
二つ、或いは、三つの異なる深さを有するシャロートレンチを有する集積回路について討論したが、集積回路は、製造能力、所望のパフォーマンスゲイン、達成可能なパフォーマンスゲイン、製造コスト、製造歩留まり等の相関特性に基づいて、任意の数量の異なる深さのシャロートレンチを達成する。これにより、本具体例の精神に基づき、二つ、或いは、三つの異なる深さを有するシャロートレンチを有する集積回路の検討は、本発明の範囲や精神を制限することを考慮しなくてもよい。
【００３４】
図４は、集積回路の基板上に、異なる深さのシャロートレンチを形成する手順（操作：operation）４００のフロー図である。手順４００は、集積回路の製造中の手順指標である。手順４００は、集積回路の製造におけるサブセット手順で、手順４００の前後に、その他の手順を実行することができる。
【００３５】
手順４００は、一つ、或いは、それ以上のシャロートレンチを形成するのに用いられる第一パターンの形成で開始され、各シャロートレンチはほぼ同じ深さ、即ち、第一深さを有する（ブロック４０５）。パターンは、集積回路の基板上に、フォトレジスト層（負、或いは、正のフォトレジスト）を蒸着することにより形成され、その後、フォトレジストを露光させ、フォトレジストの特性を変化させる。マスク（用いられるフォトレジストのタイプによって負か正）が用いられて、フォトレジスト上にパターンを形成する。その後、洗浄が実行されて、フォトレジストの不要部分を除去し、シャロートレンチの形成に用いられるパターンを残す。
【００３６】
図５ａは集積回路５００の断面図である。図５ａで示されるように、集積回路５００は、製造工程に置かれ、シャロートレンチが、集積回路５００の基板５０２中でエッチングされる段階にある。基板５０２は、例えば、窒化層であるハードマスク５０５により被覆され、ハードマスク５０５は、基板５０２中でのシャロートレンチのエッチングと後続のＣＭＰ平坦化工程中、基板５０２を保護するのに用いられる。
【００３７】
ハードマスク５０５はフォトレジスト層５１０である。図５ａで示されるように、フォトレジスト層５１０が既にパターニングされ、開口５１５、開口５１６等の開口を有し、シャロートレンチの位置に対応するフォトレジスト層５１０に位置し、シャロートレンチは、全て、ほぼ同じ深さ、即ち、第一深さを有する。
【００３８】
もう一度、図４を参照すると、その後、シャロートレンチは、集積回路の基板にエッチングされる（ブロック４１０）。シャロートレンチのエッチングは、任意の標準的な基板エッチング技術、例えば、各種圧力、温度下でのプラズマエッチング等を用いて実行される。
【００３９】
図５ｂは、集積回路５００の断面図である。図５ｂで示されるように、集積回路５００は、製造工程で、シャロートレンチが第一深さの段階にあり、シャロートレンチ５２０とシャロートレンチ５２１は、既に、基板５０２にエッチングされている。前述のように、シャロートレンチは、基板エッチング技術、例えば、プラズマエッチング等により、基板５０２にエッチングされる。ハードマスク５０５によりエッチングしてもよい。シャロートレンチは、同じエッチングプロセスで、同時にエッチングされるので、シャロートレンチは全て、同じ深さを有する。
【００４０】
図５ｃは、集積回路５００の断面図である。図５ｃで示されるように、集積回路５００は、製造工程で、フォトレジスト層５２５が、既に、集積回路５００上に形成された段階にあり、基板５０２に形成されたシャロートレンチを保護する。フォトレジスト層５２５は基板５０２全面に提供され、その後、パターン化され、シャロートレンチを有する基板５０２の一部上のフォトレジスト層５２５の一部だけが残る。パターンは既にフォトレジスト５２５に提供されていてもよく、パターンは第二深さのシャロートレンチの形成に用いられる。パターンは、フォトレジスト層５２５中に、開口５３０と５３１を有する。フォトレジスト層５２５中の開口は、例えば、フォトレジストを剥離と洗浄の工程により除去される。
【００４１】
もう一度、図４を参照すると、第一深さのシャロートレンチが形成される時、同じ深さ、即ち、第二深さを有する一つ、或いは、それ以上のシャロートレンチを形成するのに用いられる第二パターンが形成される（ブロック４１５）。もう一度、フォトレジスト層が用いられて、第二パターンを形成する。第二パターンが形成される時、第二深さを有するシャロートレンチが基板をエッチングして形成される（ブロック４２０）。集積回路に、別のシャロートレンチを形成する必要がある時、追加パターンが形成され、追加エッチング工程が繰り返され、追加のシャロートレンチを形成する。
【００４２】
図５ｄは、集積回路５００の断面図である。図５ｄで示されるように、集積回路５００は、製造工程で、シャロートレンチが第二深さの段階で、例えば、シャロートレンチ５４０とシャロートレンチ５４１は、既に、基板５０２中でエッチングされている。
【００４３】
もう一度、図４を参照すると、第二深さのシャロートレンチを形成後、第三深さ、第四深さの追加のシャロートレンチが、追加のフォトレジスト層を提供することにより形成され（例えば、ブロック４１５）、フォトレジスト層をパターニングし（例えば、ブロック４１５）、シャロートレンチを所望の深さにエッチングし（例えば、ブロック４２０）、第三、第四深さ等の追加の深さを有するシャロートレンチを形成する。
【００４４】
シャロートレンチ完成後、基板が平坦化される（ブロック４２５）。基板の平坦化は、化学機械研磨（ＣＭＰ）により実行される。基板平坦化後、手順４００は終了する。手順４００終了後、集積回路は、その他の製造工程を実行する。
【００４５】
別の具体例中、全シャロートレンチが基板に形成された後に、単一ＣＭＰを実行するのではなく、第一深さのシャロートレンチ形成後に実行してよい。例えば、第一ＣＭＰ工程は、第一深さのシャロートレンチがエッチングされた後に実行され（ブロック４１０）、第二ＣＭＰ工程は、第二深さのシャロートレンチがエッチングされた後に実行される（ブロック４２０）。
【００４６】
図４で示される手順４００は、シャロートレンチ形成部分の手順を強調している。目的を明確にするため、幾つかの工程が省略されている。例えば、フォトレジストの剥離／洗浄、ライナー酸化、シャロートレンチ酸化物充填、ＣＭＰ後の洗浄等の工程は省略される。
【００４７】
図６は、集積回路の基板上に、異なる深さのシャロートレンチを形成する別の手順６００を示す図である。手順６００は、集積回路の製造中の手順指標である。
【００４８】
手順６００は、集積回路の製造におけるサブセット手順で、手順６００の前後に、その他の手順を実行することができる。
【００４９】
手順６００は、一つ、或いは、それ以上のシャロートレンチの形成に用いる第一パターンの形成により開始され、各シャロートレンチは、ほぼ同じ深さ、即ち、第一深さを有する（ブロック６０５）。第一パターンは、集積回路の全シャロートレンチのエッチングに用いられ、全シャロートレンチは、最小シャロートレンチ深さである第一深さにエッチングされる。第一パターンは、フォトレジスト層の蒸着により、集積回路の基板上に形成され（負か正のフォトレジスト）、その後、フォトレジストを露光し、フォトレジストの特性を変化させる。マスク（使用されるフォトレジストのタイプにより負か正）は、フォトレジスト上にパターンを形成するのに用いられる。その後、洗浄されて、不要なフォトレジストを除去し、シャロートレンチの形成に用いられるパターンを残す。
【００５０】
図７ａは、集積回路７００の断面図である。図７ａで示されるように、集積回路７００は、製造を経て、シャロートレンチが集積回路７００の基板でエッチングされる段階にある。基板７０２は、例えば、窒化層であるハードマスク７０５により被覆される。ハードマスク７０５は、基板７０２中でのシャロートレンチのエッチング、および、後続のＣＭＰ平坦化工程の製造工程時に、基板７０２を保護するのに用いられる。
【００５１】
上述のハードマスク７０５は、フォトレジスト層７１０である。図７ａで示されるように、フォトレジスト層７１０は既にパターニングされ、開口７１５、開口７１６等の開口を有し、シャロートレンチの位置に対応するフォトレジスト層７１０に位置し、シャロートレンチはほぼ同じ深さ、即ち、第一深さを有する。
【００５２】
もう一度、図６を参照すると、その後、シャロートレンチが、集積回路の基板にエッチングされる（ブロック６１０）。シャロートレンチのエッチングは、各種標準の基板エッチング技術、例えば、様々な圧力、温度下のプラズマエッチング等を用いて実行される。
【００５３】
図７ｂは、集積回路７００の断面図である。図７ｂで示されるように、集積回路７００は、製造工程で、シャロートレンチが第一深さにある段階で、シャロートレンチ７２０とシャロートレンチ７２１は、既に、基板７０２にエッチングされている。前述のように、シャロートレンチは、プラズマエッチング等の基板エッチング技術により、基板７０２にエッチングされる。ハードマスク７０５によりエッチングされてもよい。シャロートレンチは、同じエッチングプロセスを用いて、同時にエッチングされるので、シャロートレンチは全て、同じ深さを有する。
【００５４】
図７ｃは、集積回路７００の断面図である。図７ｃで示されるように、集積回路７００は、製造工程で、フォトレジスト層７２５が集積回路７００に提供される段階にあり、基板７０２上に既に形成されたシャロートレンチを保護する。フォトレジスト層７２５は、基板７０２全体に提供されて、その後、パターン化され、既に、所望の深さであるシャロートレンチを有する基板７０２の部分上のフォトレジスト層７２５の一部だけが残る。フォトレジスト層７２５の残り部分は、例えば、フォトレジストの剥離と洗浄の工程により除去される。
【００５５】
もう一度、図６を参照すると、第一深さのシャロートレンチが形成され、第一深さから第二深さに深くする一つ、或いは、それ以上のシャロートレンチ中に用いられる第二パターンが形成される（ブロック６１５）。もう一度、フォトレジスト層を使用して、第二パターンを形成する。第二パターン形成後、第二深さを有するシャロートレンチが基板にエッチングされる（ブロック６２０）。別のシャロートレンチを集積回路中に形成する必要がある場合、追加のパターンが形成され、追加のエッチング工程が繰り返されて、追加のシャロートレンチを形成する。
【００５６】
図７ｄは、集積回路７００の断面図である。図７ｄで示されるように、集積回路７００は、製造工程で、シャロートレンチが第二深さにある段階で、シャロートレンチ７３０とシャロートレンチ７３１は、既に、基板７０２にエッチングされている。第二深さのシャロートレンチは、第一深さのシャロートレンチの追加エッチングにより形成されており、第一深さは第二深さより浅い。
【００５７】
もう一度、図６を参照すると、第二深さのシャロートレンチ形成後、第三深さ、第四深さの追加のシャロートレンチが、追加のフォトレジスト層を提供することにより形成され（例えば、ブロック６１５）、フォトレジスト層をパターン化して（例えば、ブロック６１５）、シャロートレンチを所望の深さにエッチングし（例えば、ブロック６２０）、それぞれ、第三深さ、第四深さ等の追加の深さを有する。
【００５８】
シャロートレンチ完成後、基板は平坦化される（ブロック６２５）。基板の平坦化は、化学機械研磨（ＣＭＰ）により実行される。基板平坦化後、手順６００は終了する。手順６００終了後、集積回路は追加の製造工程が継続される。
【００５９】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【図１】
2014112738.tif 000003
【図２】
2014112738.tif 000004
【図３ａ】
2014112738.tif 000005
【図３ｂ】
2014112738.tif 000006
【図４】
2014112738.tif 000007
【図５ａ】
2014112738.tif 000008
【図５ｂ】
2014112738.tif 000009
【図５ｃ】
2014112738.tif 000010
【図５ｄ】
2014112738.tif 000011
【図６】
2014112738.tif 000012
【図７ａ】
2014112738.tif 000013
【図７ｂ】
2014112738.tif 000014
【図７ｃ】
2014112738.tif 000015
【図７ｄ】
2014112738.tif 000016
【外国語明細書】
2014112738000001.pdf
2014112738000002.pdf
2014112738000003.pdf
2014112738000004.pdf