(57)【要約】【課題】素子面積の増大を防止しながら、ゲート電極における不純物の相互拡散による影響を抑えること。【解決手段】半導体装置は、半導体基板と、半導体基板上に形成されたＰ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴと、半導体基板の表面上に形成された突出構造と、を備える。Ｐ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴは、一体化されたゲート電極を有する。当該一体化されたゲート電極は、突出構造の少なくとも一部を覆うように形成されている。【選択図】図２
2014135397.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたＰ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴと、
前記半導体基板の表面上に形成された突出構造と
を備え、
前記Ｐ型ＭＩＳＦＥＴ及び前記Ｎ型ＭＩＳＦＥＴは、一体化されたゲート電極を有し、
前記一体化されたゲート電極は、前記突出構造の少なくとも一部を覆うように形成されている
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記Ｐ型ＭＩＳＦＥＴと前記Ｎ型ＭＩＳＦＥＴとの間の前記半導体基板中に形成されたトレンチ絶縁膜
を更に備え、
前記突出構造は、前記トレンチ絶縁膜上に形成されている
半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
少なくとも前記ゲート電極と前記突出構造とがオーバーラップする位置において、前記ゲート電極の上面はシリサイド化されている
半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
更に、前記半導体基板上に形成されたフラッシュメモリのメモリセルトランジスタを備え、
前記メモリセルトランジスタは、フローティングゲートとコントロールゲートを備え、
前記突出構造は、前記フローティングゲートと同じ材料の部分を含み、
前記一体化されたゲート電極は、前記コントロールゲートと同じ材料の部分を含む
半導体装置。
【請求項５】
半導体基板の表面上に突出構造を形成する工程と、
前記半導体基板上にＰ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴを形成する工程と
を含み、
前記Ｐ型ＭＩＳＦＥＴ及び前記Ｎ型ＭＩＳＦＥＴは、一体化されたゲート電極を有し、
前記Ｐ型ＭＩＳＦＥＴ及び前記Ｎ型ＭＩＳＦＥＴを形成する工程は、前記突出構造の少なくとも一部を覆うように前記一体化されたゲート電極を形成する工程を含む
半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法であって、
更に、
前記Ｐ型ＭＩＳＦＥＴと前記Ｎ型ＭＩＳＦＥＴとを素子分離するトレンチ絶縁膜を前記半導体基板中に形成する工程
を含み、
前記突出構造は、前記トレンチ絶縁膜上に形成される
半導体装置の製造方法。
【請求項７】
請求項５に記載の半導体装置の製造方法であって、
更に、
フラッシュメモリのメモリセルトランジスタを前記半導体基板上に形成する工程
を含み、
前記メモリセルトランジスタは、フローティングゲートとコントロールゲートを備え、
前記突出構造の材料膜を堆積する工程は、前記フローティングゲートの材料膜を堆積する工程と同じであり、
前記一体化されたゲート電極の材料膜を堆積する工程は、前記コントロールゲートの材料膜を堆積する工程と同じである
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。特に、本発明は、Ｐ型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor  Field  Effect  Transistor）及びＮ型ＭＩＳＦＥＴを備える半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
いわゆるＣＭＯＳプロセスでは、Ｐ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor  Field  Effect  Transistor）及びＮ型ＭＯＳＦＥＴを備える半導体装置が形成される。典型的には、それらＰ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴのゲート電極は一体化される。つまり、Ｐ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴは、一体化された共通のゲート電極を有する。
【０００３】
一体化された共通のゲート電極の材料は、典型的には、ポリシリコンである。ここで、Ｐ型ＭＯＳＦＥＴに関しては、そのポリシリコンに高濃度のＰ型不純物（例：ボロン（Ｂ））が注入され、Ｐ＋ポリシリコンがゲート電極として機能する。一方、Ｎ型ＭＯＳＦＥＴに関しては、そのポリシリコンに高濃度のＮ型不純物（例：リン（Ｐ））が注入され、Ｎ＋ポリシリコンがゲート電極として機能する。
【０００４】
このようなＣＭＯＳプロセスにおいて避けられない問題として、ゲートポリシリコン中の不純物の相互拡散が挙げられる。具体的には、Ｐ型ＭＯＳＦＥＴ領域のゲートポリシリコンに注入されたＰ型不純物が、Ｎ型ＭＯＳＦＥＴ領域のゲートポリシリコンの方へ拡散する。また、Ｎ型ＭＯＳＦＥＴ領域のゲートポリシリコンに注入されたＮ型不純物が、Ｐ型ＭＯＳＦＥＴ領域のゲートポリシリコンの方へ拡散する。このようなゲートポリシリコン中の不純物の相互拡散は、トランジスタ特性の変動を招き、好ましくない。
【０００５】
不純物の相互拡散による影響を抑えるための手段として、Ｐ型ＭＯＳＦＥＴのチャネル領域とＮ型ＭＯＳＦＥＴのチャネル領域との間隔を拡げることが考えられる。しかし、これは、素子の微細化の観点から好ましくない。
【０００６】
特許文献１は、素子面積の増大を防止しながら、不純物の相互拡散による影響を抑えるための技術を開示している。具体的には、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとを素子分離するＳＴＩ（Shallow  Trench  Isolation）構造に、更に溝部が形成される。そして、ゲートポリシリコンは、そのＳＴＩ構造中の溝部の側壁に沿って形成される。これにより、溝部の深さの分だけ、ゲートポリシリコンの実質的長さを大きくすることができる。すなわち、素子面積の増大を防止しながら、不純物の相互拡散による影響を抑えることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−１０１６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述の通り、特許文献１に記載の技術によれば、ゲートポリシリコンは、ＳＴＩ構造中の溝部の側壁に沿って形成される。しかしながら、ＳＴＩ構造の深さは素子特性に影響を与えるため、ＳＴＩ構造を自由に深くすることはできず、従って、溝部の深さにも限界がある。このことは、ゲートポリシリコンの実質的長さを大きくする効果にも限界があることを意味する。
【０００９】
また、ゲートポリシリコンを溝部の側壁に沿って形成する際、その溝部の中で折り返されるゲートポリシリコン同士の接触を避ける必要がある。そのためには、溝部、すなわち、ＳＴＩ構造の幅として、ある程度の大きさが要求される。このことは、素子の微細化の観点から好ましくない。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるだろう。
【課題を解決するための手段】
【００１１】
一実施の形態において、半導体装置が提供される。その半導体装置は、半導体基板と、半導体基板上に形成されたＰ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴと、半導体基板の表面上に形成された突出構造と、を備える。Ｐ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴは、一体化されたゲート電極を有する。当該一体化されたゲート電極は、突出構造の少なくとも一部を覆うように形成されている。
【００１２】
一実施の形態において、半導体装置の製造方法が提供される。その製造方法は、（Ａ）半導体基板の表面上に突出構造を形成する工程と、（Ｂ）半導体基板上にＰ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴを形成する工程と、を含む。Ｐ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴは、一体化されたゲート電極を有する。上記（Ｂ）Ｐ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴを形成する工程は、突出構造の少なくとも一部を覆うように当該一体化されたゲート電極を形成する工程を含む。
【発明の効果】
【００１３】
素子面積の増大を防止しながら、ゲート電極における不純物の相互拡散による影響を抑えることができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、実施の形態に係る半導体装置の構成の一例を示す平面図である。
【図２】図２は、図１中の線Ａ−Ａ’に沿った構造を示す断面図である。
【図３】図３は、本実施の形態に係る突出構造とゲート電極との関係を示す概念図である。
【図４】図４は、実施の形態に係る半導体装置の変形例を示す断面図である。
【図５】図５は、実施の形態に係る半導体装置の他の変形例を示す断面図である。
【図６】図６は、実施の形態に係る半導体装置の更に他の変形例を示す断面図である。
【図７Ａ】図７Ａは、実施の形態に係る半導体装置の製造方法の第１の例を示す断面図である。
【図７Ｂ】図７Ｂは、実施の形態に係る半導体装置の製造方法の第１の例を示す断面図である。
【図７Ｃ】図７Ｃは、実施の形態に係る半導体装置の製造方法の第１の例を示す断面図である。
【図７Ｄ】図７Ｄは、実施の形態に係る半導体装置の製造方法の第１の例を示す断面図である。
【図７Ｅ】図７Ｅは、実施の形態に係る半導体装置の製造方法の第１の例を示す断面図である。
【図７Ｆ】図７Ｆは、実施の形態に係る半導体装置の製造方法の第１の例を示す断面図である。
【図７Ｇ】図７Ｇは、実施の形態に係る半導体装置の製造方法の第１の例を示す断面図である。
【図７Ｈ】図７Ｈは、実施の形態に係る半導体装置の製造方法の第１の例を示す断面図である。
【図７Ｉ】図７Ｉは、実施の形態に係る半導体装置の製造方法の第１の例を示す断面図である。
【図７Ｊ】図７Ｊは、実施の形態に係る半導体装置の製造方法の第１の例を示す断面図である。
【図７Ｋ】図７Ｋは、実施の形態に係る半導体装置の製造方法の第１の例を示す断面図である。
【図８Ａ】図８Ａは、実施の形態に係る半導体装置の製造方法の第２の例を示す断面図である。
【図８Ｂ】図８Ｂは、実施の形態に係る半導体装置の製造方法の第２の例を示す断面図である。
【図９Ａ】図９Ａは、実施の形態に係る半導体装置の製造方法の第３の例を示す断面図である。
【図９Ｂ】図９Ｂは、実施の形態に係る半導体装置の製造方法の第３の例を示す断面図である。
【図９Ｃ】図９Ｃは、実施の形態に係る半導体装置の製造方法の第３の例を示す断面図である。
【図９Ｄ】図９Ｄは、実施の形態に係る半導体装置の製造方法の第３の例を示す断面図である。
【図９Ｅ】図９Ｅは、実施の形態に係る半導体装置の製造方法の第３の例を示す断面図である。
【図９Ｆ】図９Ｆは、実施の形態に係る半導体装置の製造方法の第３の例を示す断面図である。
【図９Ｇ】図９Ｇは、実施の形態に係る半導体装置の製造方法の第３の例を示す断面図である。
【図９Ｈ】図９Ｈは、実施の形態に係る半導体装置の製造方法の第３の例を示す断面図である。
【図９Ｉ】図９Ｉは、実施の形態に係る半導体装置の製造方法の第３の例を示す断面図である。
【図９Ｊ】図９Ｊは、実施の形態に係る半導体装置の製造方法の第３の例を示す断面図である。
【図９Ｋ】図９Ｋは、実施の形態に係る半導体装置の製造方法の第３の例を示す断面図である。
【図９Ｌ】図９Ｌは、実施の形態に係る半導体装置の製造方法の第３の例を示す断面図である。
【発明を実施するための形態】
【００１５】
添付図面を参照して、実施の形態に係る半導体装置及びその製造方法を説明する。
【００１６】
１．構造
図１は、本実施の形態に係る半導体装置１の構成の一例を示す平面図である。図２は、図１中の線Ａ−Ａ’に沿った構造を示す断面図である。半導体装置１は、半導体基板１０を備えている。半導体基板１０の表面に平行な平面はＸＹ平面であり、ＸＹ平面に直交する方向はＺ方向である。また、ＸＹ平面は、互いに直交するＸ方向及びＹ方向で定義される。
【００１７】
半導体装置１は、半導体基板１０上に形成されたＰ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴを備えている。また、Ｐ型ＭＩＳＦＥＴとＮ型ＭＩＳＦＥＴとの間の半導体基板１０中には、ＳＴＩ構造１５（トレンチ絶縁膜）が形成されている。ＳＴＩ構造１５は、Ｐ型ＭＩＳＦＥＴとＮ型ＭＩＳＦＥＴとを素子分離するための構造である。
【００１８】
Ｐ型ＭＩＳＦＥＴは、半導体基板１０中のＮ型ウェル１１上に形成されている。このＰ型ＭＩＳＦＥＴは、Ｐ型拡散層２１、ゲート絶縁膜４０及びゲート電極５０を備えている。Ｐ型拡散層２１は、Ｎ型ウェル１１中に形成され、ソース／ドレインとして機能する。ソース／ドレインとして機能するＰ型拡散層２１間に挟まれたＮ型ウェル１１の領域は、チャネル領域である。ゲート電極５０は、そのチャネル領域上にゲート絶縁膜４０を介して形成されている。ゲート電極５０の材料は、典型的には、ポリシリコンである。ここで、Ｐ型ＭＩＳＦＥＴに関しては、そのポリシリコンに高濃度のＰ型不純物（例：ボロン（Ｂ））が注入され、Ｐ型ドープ領域５１が形成される。つまり、ゲート電極５０中のＰ型ドープ領域５１（Ｐ＋ポリシリコン）が、Ｐ型ＭＩＳＦＥＴのゲート電極として機能する。
【００１９】
Ｎ型ＭＩＳＦＥＴは、半導体基板１０中のＰ型ウェル１２上に形成されている。このＮ型ＭＩＳＦＥＴは、Ｎ型拡散層２２、ゲート絶縁膜４０及びゲート電極５０を備えている。Ｎ型拡散層２２は、Ｐ型ウェル１２中に形成され、ソース／ドレインとして機能する。ソース／ドレインとして機能するＮ型拡散層２２間に挟まれたＰ型ウェル１２の領域は、チャネル領域である。ゲート電極５０は、そのチャネル領域上にゲート絶縁膜４０を介して形成されている。ゲート電極５０の材料は、典型的には、ポリシリコンである。ここで、Ｎ型ＭＩＳＦＥＴに関しては、そのポリシリコンに高濃度のＮ型不純物（例：リン（Ｐ））が注入され、Ｎ型ドープ領域５２が形成される。つまり、ゲート電極５０中のＮ型ドープ領域５２（Ｎ＋ポリシリコン）が、Ｎ型ＭＩＳＦＥＴのゲート電極として機能する。
【００２０】
また、Ｐ型ＭＩＳＦＥＴのゲート電極５０（Ｐ型ドープ領域５１）とＮ型ＭＩＳＦＥＴのゲート電極５０（Ｎ型ドープ領域５２）は、一体化されている。すなわち、Ｐ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴは、一体化された共通のゲート電極５０を有している。図１及び図２に示される例では、そのゲート電極５０の延在方向はＸ方向である。Ｐ型ＭＩＳＦＥＴのソース／ドレインとして機能するＰ型拡散層２１は、ゲート電極５０を挟んで、Ｙ方向に離れて形成されている。同様に、Ｎ型ＭＩＳＦＥＴのソース／ドレインとして機能するＮ型拡散層２２は、ゲート電極５０を挟んで、Ｙ方向に離れて形成されている。
【００２１】
更に、本実施の形態に係る半導体装置１は、突出構造１００を備えている。この突出構造１００は、半導体基板１０の表面上に形成されている。図１及び図２に示される例では、突出構造１００は、ＳＴＩ構造１５上に形成されている。突出構造１００の材料は、絶縁体あるいは導電体のいずれでも構わない。例えば、突出構造１００は、シリコン酸化膜である。あるいは、突出構造１００は、絶縁体で被覆されたポリシリコン膜であってもよい。
【００２２】
図３は、突出構造１００とゲート電極５０との関係を概念的に示している。図１〜図３に示されるように、上記一体化されたゲート電極５０は、突出構造１００の少なくとも一部を覆うように形成されている。つまり、Ｘ方向に延在するゲート電極５０は、突出構造１００の近傍においてＺ方向にも延在する。従って、突出構造１００の高さの分だけ、ゲート電極５０の実質的長さが大きくなる。すなわち、素子面積の増大を防止しながら、ゲート電極５０における不純物の相互拡散による影響を抑えることができる。
【００２３】
また、特許文献１に記載の技術によれば、ゲートポリシリコンは、ＳＴＩ構造中の溝部の側壁に沿って形成される。しかしながら、ＳＴＩ構造の深さは素子特性に影響を与えるため、ＳＴＩ構造を自由に深くすることはできず、従って、溝部の深さにも限界がある。このことは、ゲートポリシリコンの実質的長さを大きくする効果にも限界があることを意味する。一方、本実施の形態によれば、突出構造１００の高さに関しては何ら制約がない。従って、ゲート電極５０の実質的長さを自由に制御することができる。
【００２４】
更に、特許文献１に記載の技術によれば、ゲートポリシリコンを溝部の側壁に沿って形成する際、その溝部の中で折り返されるゲートポリシリコン同士の接触を避ける必要がある。そのためには、溝部、すなわち、ＳＴＩ構造の幅として、ある程度の大きさが要求される。このことは、素子の微細化の観点から好ましくない。一方、本実施の形態では、ゲートポリシリコン同士の接触といった問題は発生し得ない。ゲート電極５０の構造はＳＴＩ構造１５とは無関係であり、何らかの突出構造１００が存在しさえすれば、ゲート電極５０の実質的長さは大きくなる。例えば、突出構造１００の幅がプロセス最小寸法であっても、本実施の形態の効果は十分に得られる。従って、本実施の形態に係る技術は、素子の微細化の観点から有利である。
【００２５】
尚、図２で示される例において、突出構造１００のＸＺ断面形状は長方形であるが、それに限られない。突出構造１００のＸＺ断面形状は、例えば、図４に示されるように台形であってもよいし、図５に示されるように三角形であってもよい。どのような断面形状であれ、突出構造１００が存在すれば、本実施の形態の効果は得られる。
【００２６】
また、突出構造１００は、必ずしもＳＴＩ構造１５上に形成されていなくてもよい。図６に示されるように、突出構造１００は、ＳＴＩ構造１５とオーバーラップしない位置に形成されていてもよい。半導体基板１０の表面上に突出構造１００が形成されていれば、本実施の形態の効果は得られる。但し、素子面積の観点から言えば、突出構造１００をＳＴＩ構造１５上に設けることが好適である。
【００２７】
２．製造方法
２−１．第１の例
図７Ａ〜図７Ｋを参照して、本実施の形態に係る半導体装置１の製造方法の第１の例を説明する。図７Ａ〜図７Ｋには、図１中の線Ａ−Ａ’に沿ったＸＺ断面構造と、図１中の線Ｂ−Ｂ’に沿ったＹＺ断面構造（Ｎ型ＭＩＳＦＥＴ形成領域における断面構造）が示されている。
【００２８】
まず、図７Ａに示されるように、半導体基板１０中に、Ｎ型ウェル１１、Ｐ型ウェル１２及びＳＴＩ構造１５が形成される。Ｎ型ウェル１１上にはＰ型ＭＩＳＦＥＴが形成され、Ｐ型ウェル１２上にはＮ型ＭＩＳＦＥＴが形成される。ＳＴＩ構造１５（トレンチ絶縁膜）は、Ｐ型ＭＩＳＦＥＴとＮ型ＭＩＳＦＥＴとを素子分離するための構造であり、Ｎ型ウェル１１とＰ型ウェル１２の境界上に形成される。
【００２９】
次に、図７Ｂに示されるように、突出構造材料膜３０が全面に堆積される。突出構造材料膜３０は、突出構造１００の材料となる膜であり、絶縁体あるいは導電体のいずれでも構わない。例えば、突出構造材料膜３０はポリシリコン膜である。
【００３０】
次に、突出構造材料膜３０が、所望の突出構造１００の形状にパターニングされる。具体的には、図７Ｃに示されるように、所望のパターンを有するレジストマスク３１が形成され、そのレジストマスク３１を用いることにより突出構造材料膜３０のエッチングが行われる。本例では、ＳＴＩ構造１５の一部の上に突出構造材料膜３０が残るようにパターニングが行われる。その後、レジストマスク３１は除去される。
【００３１】
次に、図７Ｄに示されるように、熱酸化法等により、ゲート絶縁膜４０が全面に形成される。このとき、図７Ｃにおいて残留していた突出構造材料膜３０の表面にもゲート絶縁膜４０が形成される。この場合、突出構造材料膜３０とゲート絶縁膜４０の積層構造が、突出構造１００に相当する。このようにして、半導体基板１０の表面上に突出構造１００が形成される。
【００３２】
次に、図７Ｅに示されるように、ゲート電極となるポリシリコン膜５０が全面に堆積される。つまり、ポリシリコン膜５０がゲート絶縁膜４０上に形成される。
【００３３】
次に、図７Ｆに示されるように、Ｐ型ＭＩＳＦＥＴ形成領域のポリシリコン膜５０にＰ型不純物（例：ボロン（Ｂ））が注入され、Ｐ型ドープ領域５１（Ｐ＋ポリシリコン）が形成される。このとき、Ｎ型ＭＩＳＦＥＴ形成領域はレジストマスク６１で覆われている。Ｐ型不純物の注入後、レジストマスク６１は除去される。
【００３４】
次に、図７Ｇに示されるように、Ｎ型ＭＩＳＦＥＴ形成領域のポリシリコン膜５０にＮ型不純物（例：リン（Ｐ））が注入され、Ｎ型ドープ領域５２（Ｎ＋ポリシリコン）が形成される。このとき、Ｐ型ＭＩＳＦＥＴ形成領域はレジストマスク６２で覆われている。Ｎ型不純物の注入後、レジストマスク６２は除去される。
【００３５】
次に、図７Ｈに示されるように、ポリシリコン膜５０が所望のゲート形状にパターニングされ、ゲート電極５０が形成される。本例では、ゲート電極５０は、Ｘ方向に延在するように形成される。本実施の形態において、ゲート電極５０は、Ｐ型ＭＩＳＦＥＴとＮ型ＭＩＳＦＥＴとで共通である。すなわち、一体化された共通のゲート電極５０が形成される。また、当該ゲート電極５０は、突出構造１００の少なくとも一部を覆うように形成される。
【００３６】
続いて、イオン注入により、半導体基板１０中にソース／ドレイン拡散層の一部（ＬＤＤ）が形成される。例えば、Ｎ型ＭＩＳＦＥＴに関して、Ｐ型ウェル１２中にＮ型拡散層２２の一部（ＬＤＤ）が形成される。
【００３７】
次に、絶縁膜が全面に堆積され、その後、その絶縁膜のエッチバックが行われる。その結果、図７Ｉに示されるように、ゲート電極５０の両側（Ｙ方向）にサイドウォール７０が形成される。また、このとき、突出構造１００の近傍で盛り上がっている部分の両側（Ｘ方向）にも、サイドウォール７０Ａが形成される。つまり、サイドウォール７０Ａは、ゲート電極５０の延在方向（Ｘ方向）において対向するように形成される。
【００３８】
次に、図７Ｊに示されるように、イオン注入により、半導体基板１０中にソース／ドレイン拡散層が形成される。例えば、Ｎ型ＭＩＳＦＥＴに関して、Ｐ型ウェル１２中にＮ型拡散層２２が形成される。
【００３９】
次に、図７Ｋに示されるように、シリサイド化工程が実施される。具体的には、ゲート電極５０の上面がシリサイド化され、シリサイド膜８１が形成される。また、ソース／ドレイン拡散層の上面がシリサイド化され、シリサイド膜８２が形成される。尚、上述のサイドウォール７０Ａは、このシリサイド化工程までの間に、レジスト剥離工程やシリサイドブロック膜除去工程を経て、除去されている。よって、シリサイド膜８１は、ゲート電極５０全体の上面に形成される。
【００４０】
比較例として、上記の特許文献１に記載された技術の場合、溝部に埋め込まれたゲートポリシリコンの上面は全くシリサイド化されない。これは、ゲート抵抗低減の観点から好ましくない。一方、本実施の形態では、ゲート電極５０の上面が全体的にシリサイド化される。仮にサイドウォール７０Ａが多少残っていたとしても、少なくともゲート電極５０と突出構造１００とがオーバーラップする位置において、ゲート電極５０の上面はシリサイド化される。すなわち、本実施の形態によれば、ゲート電極５０のほぼ全体の上面がシリサイド化される。これは、ゲート抵抗低減の観点から、好ましい。
【００４１】
２−２．第２の例
上述の通り、サイドウォール７０Ａは、シリサイド化工程までの間に、レジスト剥離工程やシリサイドブロック膜除去工程を経て、除去されると考えられる。サイドウォール７０Ａをより除去し易くするために、次のような工夫も考えられる。
【００４２】
例えば、既出の図４や図５で示されたように、突出構造１００がゲート電極５０の延在方向に沿って斜面を有するように形成されてもよい。この場合、サイドウォール７０Ａのサイズは小さくなり、より除去され易くなる。
【００４３】
あるいは、既出の図７Ｅで示された状態から、図８Ａに示されるように、ポリシリコン膜５０が追加的に堆積されてもよい。その後、エッチバックにより、ポリシリコン膜５０が部分的に除去される。その結果、図８Ｂに示されるように、なだらかなポリシリコン膜５０の形状が得られる。この場合、サイドウォール７０Ａのサイズは小さくなり、より除去され易くなる。尚、ポリシリコン膜５０を追加的に堆積する代わりに、ポリシリコン膜５０を最初から厚めに堆積してもよい。
【００４４】
２−３．第３の例
第３の例では、本実施の形態に係るＰ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴとフラッシュメモリとが同一の半導体基板１０上に形成される場合を説明する。本実施の形態に係るＰ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴは、以下「周辺トランジスタ」と参照される。図９Ａ〜図９Ｌは、第３の例における製造方法を示す断面図である。図９Ａ〜図９Ｌには、図１中の線Ａ−Ａ’に沿ったＸＺ断面構造と、フラッシュメモリのメモリセルトランジスタのＹＺ断面構造が示されている。尚、第１の例と重複する説明は適宜省略する。
【００４５】
まず、図９Ａに示されるように、周辺トランジスタ形成領域の半導体基板１０中に、Ｎ型ウェル１１、Ｐ型ウェル１２及びＳＴＩ構造１５が形成される。Ｎ型ウェル１１上にはＰ型ＭＩＳＦＥＴが形成され、Ｐ型ウェル１２上にはＮ型ＭＩＳＦＥＴが形成される。また、フラッシュメモリ形成領域の半導体基板１０中にはＰ型ウェル１１２が形成される。Ｐ型ウェル１１２上にはフラッシュメモリのメモリセルトランジスタが形成される。
【００４６】
次に、図９Ｂに示されるように、半導体基板１０上にトンネル絶縁膜１２０が形成される。続いて、第１ポリシリコン膜１３０が全面に堆積される。つまり、トンネル絶縁膜１２０上に第１ポリシリコン膜１３０が形成される。この第１ポリシリコン膜１３０は、メモリセルトランジスタのフローティングゲート用の材料膜である。但し、本例では、その第１ポリシリコン膜１３０が、突出構造１００の形成にも流用される。つまり、第１ポリシリコン膜１３０は、フローティングゲートの材料膜だけでなく、第１の例で示された突出構造材料膜３０も兼ねる。
【００４７】
そのため、周辺トランジスタ形成領域の第１ポリシリコン膜１３０は、完全には除去されず、所望の突出構造１００に応じた部分だけ残される。具体的には、図９Ｃに示されるように、フラッシュメモリ形成領域に加えて、周辺トランジスタ形成領域中の所望位置を覆うように、レジストマスク１３１が形成される。そして、そのレジストマスク１３１を用いることにより、周辺トランジスタ形成領域の第１ポリシリコン膜１３０のエッチングが行われる。その結果、周辺トランジスタ形成領域において、所望の突出構造１００に応じたパターンの第１ポリシリコン膜１３０が残される。その後、レジストマスク１３１は除去される。ここで、通常のフラッシュ混載プロセスと比較して、追加のマスクやプロセスが不要であることに留意されたい。
【００４８】
次に、図９Ｄに示されるように、絶縁膜１３５が全面に形成される。後に示されるように、この絶縁膜１３５は、メモリセルトランジスタのフローティングゲートとコントロールゲートとの間に介在する膜となる。
【００４９】
その後、周辺トランジスタ形成領域において、絶縁膜１３５及びトンネル絶縁膜１２０が除去される。そして、図９Ｅに示されるように、熱酸化法等により、ゲート絶縁膜１４０が形成される。このとき、図９Ｃ及び図９Ｄにおいて残留していた第１ポリシリコン膜１３０の表面にもゲート絶縁膜１４０が形成される。この場合、第１ポリシリコン膜１３０とゲート絶縁膜１４０の積層構造が、突出構造１００に相当する。このようにして、半導体基板１０の表面上に突出構造１００が形成される。
【００５０】
次に、図９Ｆに示されるように、第２ポリシリコン膜１５０が全面に堆積される。この第２ポリシリコン膜１５０は、メモリセルトランジスタのコントロールゲート用の材料膜である。但し、本例では、その第２ポリシリコン膜１５０が、周辺トランジスタのゲート電極５０の形成にも流用される。つまり、第２ポリシリコン膜１５０は、メモリセルトランジスタのコントロールゲートの材料膜だけでなく、周辺トランジスタのゲート電極５０の材料膜も兼ねる。
【００５１】
次に、図９Ｇに示されるように、Ｐ型ＭＩＳＦＥＴ形成領域の第２ポリシリコン膜１５０にＰ型不純物が注入され、Ｐ型ドープ領域１５１が形成される。このとき、Ｎ型ＭＩＳＦＥＴ形成領域及びフラッシュメモリ形成領域は、レジストマスク１６１で覆われている。Ｐ型不純物の注入後、レジストマスク１６１は除去される。
【００５２】
次に、図９Ｈに示されるように、Ｎ型ＭＩＳＦＥＴ形成領域及びフラッシュメモリ形成領域の第２ポリシリコン膜１５０にＮ型不純物が注入され、Ｎ型ドープ領域１５２が形成される。このとき、Ｐ型ＭＩＳＦＥＴ形成領域はレジストマスク１６２で覆われている。Ｎ型不純物の注入後、レジストマスク１６２は除去される。
【００５３】
次に、図９Ｉに示されるように、第２ポリシリコン膜１５０及び第１ポリシリコン膜１３０が所望のゲート形状にパターニングされる。具体的には、周辺トランジスタ形成領域において、第２ポリシリコン膜１５０のパターニングにより、ゲート電極５０が形成される。当該ゲート電極５０は、突出構造１００の少なくとも一部を覆うように形成される。一方、フラッシュメモリ形成領域において、第２ポリシリコン膜１５０及び第１ポリシリコン膜１３０のパターニングにより、コントロールゲート１５０及びフローティングゲート１３０がそれぞれ形成される。コントロールゲート１５０とフローティングゲート１３０との間には絶縁膜１３５が介在している。
【００５４】
続いて、イオン注入により、半導体基板１０中にソース／ドレイン拡散層の一部（ＬＤＤ）が形成される。例えば、メモリセルトランジスタに関して、Ｐ型ウェル１１２中にＮ型拡散層１２２の一部（ＬＤＤ）が形成される。
【００５５】
次に、絶縁膜が全面に形成され、その後、その絶縁膜のエッチバックが行われる。その結果、図９Ｊに示されるように、メモリセルトランジスタのゲート（１３０、１５０）の両側にサイドウォール１７０が形成される。周辺トランジスタに関しては、上記の第１の例の場合と同じである。
【００５６】
次に、図９Ｋに示されるように、イオン注入により、半導体基板１０中にソース／ドレイン拡散層が形成される。例えば、メモリセルトランジスタに関して、Ｐ型ウェル１１２中にＮ型拡散層１２２が形成される。
【００５７】
次に、図９Ｌに示されるように、シリサイド化工程が実施される。具体的には、ゲート電極５０及びコントロールゲート１５０の上面がシリサイド化され、シリサイド膜１８１が形成される。また、ソース／ドレイン拡散層の上面がシリサイド化され、シリサイド膜１８２が形成される。
【００５８】
尚、上述の第２の例を本例に適用することも可能である。
【００５９】
以上に説明されたように、フラッシュ混載プロセスの場合、本実施の形態に係る突出構造１００を、追加マスク・追加工程無しで作成することができる。従って、製造コストの増大が防止され、好適である。
【００６０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００６１】
１    半導体装置
１０    半導体基板
１１    Ｎ型ウェル
１２    Ｐ型ウェル
１５    ＳＴＩ構造
２１    Ｐ型拡散層
２２    Ｎ型拡散層
３０    突出構造材料膜
４０    ゲート絶縁膜
５０    ゲート電極、ポリシリコン膜
５１    Ｐ型ドープ領域
５２    Ｎ型ドープ領域
７０、７０Ａ    サイドウォール
８１    シリサイド膜
８２    シリサイド膜
１００    突出構造
１１２    Ｐ型ウェル
１２０    トンネル絶縁膜
１２２    Ｎ型拡散層
１３０    第１ポリシリコン膜、フローティングゲート
１３５    絶縁膜
１４０    ゲート絶縁膜
１５０    第２ポリシリコン膜、コントロールゲート
１５１    Ｐ型ドープ領域
１５２    Ｎ型ドープ領域
１７０、１７０Ａ    サイドウォール
１８１    シリサイド膜
１８２    シリサイド膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図７Ｉ】
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【図７Ｊ】
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【図７Ｋ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図９Ｈ】
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【図９Ｉ】
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【図９Ｊ】
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【図９Ｋ】
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【図９Ｌ】
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