(57)【要約】【課題】半導体装置の不良解析技術において、解析成功率の向上や解析時間の短縮を図る。【解決手段】トランジスタのゲート電極直下で発生する発光現象を取得し、ショートしていると疑われる配線ペアを推定する。トランジスタからの発光現象に基づく発光現象の位置、および時間を取得し、その異常箇所に含まれるトランジスタのゲートを抽出する。そのゲートに接続されている特定配線を抽出し、該配線と隣接する配線を隣接配線として抽出し、隣接配線と特定配線とを配線ペアとして抽出する。特定配線、および隣接配線の論理シミュレーションを実行し、その結果から得られる配線ペアの電圧波形を比較して、配線ペアを構成する特定配線の電圧と隣接配線の電圧とが異なっている異電位時間帯を算出する。異電位時間帯に属する発光回数、および異電位時間帯以外に属する発光回数に基づいて、特定配線と短絡している可能性の指標となる指標データを算出する。【選択図】図１２
2014135314.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタからの異常現象に基づく異常現象の位置、および時間を取得するステップと、
前記異常現象の位置に含まれるトランジスタのゲートを抽出するステップと、
抽出した前記ゲートに接続されている配線を特定配線として抽出するステップと、
前記特定配線と隣接する配線を隣接配線として抽出し、前記隣接配線と前記特定配線とを配線ペアとして抽出するステップと、
前記特定配線、および前記隣接配線の論理シミュレーションを実行し、前記論理シミュレーションの結果から得られる電圧波形を取得するステップと、
前記配線ペアにおける電圧波形を比較し、前記配線ペアを構成する前記特定配線の電圧と前記隣接配線の電圧とが異なっている異電位時間帯を算出するステップと、
前記異電位時間帯に属する発光回数、および前記異電位時間帯以外の時間帯に属する発光回数に基づいて、前記特定配線と短絡している可能性の指標となる指標データを算出するステップと、
を有する、半導体装置の不良解析方法。
【請求項２】
請求項１記載の半導体装置の不良解析方法において、
前記トランジスタは、電界効果トランジスタであり、
前記異常現象は、前記電界効果トランジスタのゲート電極直下で発生する発光現象に基づく発光である、半導体装置の不良解析方法。
【請求項３】
請求項２記載の半導体装置の不良解析方法において、
前記指標データを算出するステップでは、
前記発光の時間に基づいて、前記異電位時間帯に属する発光回数、および前記異電位時間帯以外に属する発光回数をそれぞれ集計し、前記異電位時間帯に属する発光回数と前記異電位時間帯以外に属する発光回数との差分を取ることにより、前記指標データを算出する、半導体装置の不良解析方法。
【請求項４】
請求項１記載の半導体装置の不良解析方法において、
抽出する前記特定配線は、電源配線、およびグランド配線を含む、半導体装置の不良解析方法。
【請求項５】
請求項１記載の半導体装置の不良解析方法において、
さらに、抽出した前記配線ペアに前記指標データを対応付けするステップを有する、半導体装置の不良解析方法。
【請求項６】
請求項５記載の半導体装置の不良解析方法において、
さらに、前記指標データが対応付けされた前記配線ペアを、前記指標データに基づいて、前記特定配線と短絡している可能性が高い順にソートするステップを有する、半導体装置の不良解析方法。
【請求項７】
請求項１記載の半導体装置の不良解析方法において、
前記指標データは、
数値データである指標ポイントと、
前記指標データを図示化した指標グラフデータと、を有する、半導体装置の不良解析方法。
【請求項８】
請求項７記載の半導体装置の不良解析方法において、
前記指標グラフデータは、ヒストグラム形式である、半導体装置の不良解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の不良解析技術および不良解析プログラムに関する。また、ショート不良に関係すると特定された特定配線と短絡している配線を推定する半導体装置の不良解析技術および不良解析プログラムに適用して有効な技術に関する。
【背景技術】
【０００２】
特開２０００−２７５３０６号公報（特許文献１）には、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路の動作静止状態で電源電流（ＩＤＤＱ）の異常を示す箇所が存在する半導体チップの故障箇所特定方法が記載されている。具体的に、この技術では、半導体チップの動作テストパターンに対する異常ＩＤＤＱの変化モードを定義し、さらに、定義した異常ＩＤＤＱの変化モードと、物理的異常との対応を示す第１の情報テーブルを予め作成するとしている。そして、発光解析により、動作テストパターン内の異常ＩＤＤＱパターンに対する発光の変化と、モデル化した物理的異常との関係を示す第２の情報テーブルを予め作成する。これにより、故障解析の際に、両方のテーブルと、実際の半導体チップから得られる異常ＩＤＤＱおよび発光の変化を比較することで、物理的異常が存在する箇所を特定することができるとしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２７５３０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
開発したＬＳＩ（Large Scale Integration）が完成して機能を評価する段階、ＬＳＩの量産が始まって歩留まり向上を推進している段階、ＬＳＩにストレスをかけて不具合が生じないか評価している段階、出荷したＬＳＩを顧客が受け入れ入テストする段階、顧客がセットに組み込んでテストする段階、顧客セットを市場に出して稼動させている段階に代表される様々な段階でＬＳＩの故障が発生する。
【０００５】
このようなＬＳＩの故障が発生した場合、その原因を確実に速く突き止め、設計・プロセス・テスト・顧客にフィードバックすることが、製品そのもの、さらには、半導体メーカとしての信頼性向上を獲得するために必要不可欠である。
【０００６】
しかし、近年のＬＳＩは、大規模化・高機能化・高速化が進み、配線の多層化・微細化、新材料の採用、実装方式の変化などの数々の要因によって、ＬＳＩの不良解析の難度が上がっており、解析成功率の低下や解析時間の長期化が問題となっている。
【０００７】
本発明の目的は、半導体装置の不良解析技術において、解析成功率の向上や解析時間の短縮を図ることができる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面か
ら明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態による半導体装置の不良解析方法は、異常現象に基づく異常現象を取得することにより、ショートしていると疑われる配線ペアを推定する技術に関する。この半導体装置の不良解析方法は、具体的には以下のステップを有する。
【００１０】
半導体素子からの異常現象に基づく異常現象の位置、および時間を取得するステップである。前記異常現象の位置に含まれるトランジスタのゲートを抽出する。抽出した前記ゲートに接続されている配線を特定配線として抽出する。
【００１１】
そして、前記特定配線と隣接する配線を隣接配線として抽出し、抽出した前記隣接配線と前記特定配線とを配線ペアとして抽出する。続いて、前記特定配線、および前記隣接配線の論理シミュレーションを実行し、前記論理シミュレーションの結果から得られる電圧波形を取得する。
【００１２】
そして、前記配線ペアにおける電圧波形を比較して、前記配線ペアを構成する前記特定配線の電圧と前記隣接配線の電圧とが異なっている異電位時間帯を算出する。続いて、前記異電位時間帯に属する発光回数、および前記異電位時間帯以外の時間帯に属する発光回数に基づいて、前記特定配線と短絡している可能性の指標となる指標データを算出する。
【発明の効果】
【００１３】
半導体装置の不良解析技術において、解析成功率の向上や解析時間の短縮を図ることができる。
【図面の簡単な説明】
【００１４】
【図１】電子ビームテスティングの説明図である。
【図２】多層配線構造の一例を示す断面図である。
【図３】発光検出技術の説明図である。
【図４】チャネル領域を流れる電子によって発光現象が生じるメカニズムの説明図である。
【図５】ゲート電極に印加するゲート電圧と、発光強度との関係を示すグラフである。
【図６】集積回路の一部を構成するセル間の信号伝達経路の一例を示す説明図である。
【図７】セル間を接続する配線を伝達する電圧波形の一例を示す説明図である。
【図８】集積回路の一部を構成するセル間の信号伝達経路の一例を示す説明図である。
【図９】セル間を接続する配線を伝達する電圧波形の他の例を示す説明図である。
【図１０】本実施の形態における不良解析システムのハードウェア構成の一例を示す図である。
【図１１】図１０の解析支援装置に設けられた解析支援制御部の構成の一例を示すブロック図である。
【図１２】図１０の不良解析システムによる不良解析処理における処理概要の一例を示すフローチャートである。
【図１３】図１２の不良解析処理を実行する不良解析システムの機能分担の一例を示した説明図である。
【図１４】図１１の不良解析システムによる発光検出から発光ボックスの設定までの一例を示した説明図である。
【図１５】発光ボックス内のゲートからの配線抽出の一例を示す説明図である。
【図１６】図１５にて抽出した配線、および隣接配線の表示例を示す説明図である。
【図１７】配線ペア抽出部がリストアップした配線ペアの一例を示す説明図である。
【図１８】図１１の解析支援制御部に設けられた波形取得部が取得した各配線の論理波形の一例を示す説明図である。
【図１９】異電位時間帯算出部が算出した異電位時間帯の抽出例を示す説明図である。
【図２０】異電位時間帯とフォトンとのカウンティングの一例を示す説明図である。
【図２１】図２０のスコア算出において、検出フォトン数を増加させた場合の一例を示す説明図である。
【図２２】ＥＢＡＣ解析技術のメカニズムの説明図である。
【図２３】本発明者が検討した不良解析の流れを示すフローチャートである。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１８】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２０】
〈背景〉
集積回路の半導体チップ内における信号伝達の状況を示す内部動作波形（動作タイミング波形）を観測する手法として、電子ビームテスティングと呼ばれる技術が使用されている。
【００２１】
この電子ビームテスティングは、集積回路を構成する配線に電子ビームを照射し、照射した際に発生する２次電子の検出収量が配線に印加されている電位によって変化することを応用した解析手法であり、１３０ｎｍプロセス世代までは、現在も一般的な動作タイミング解析手法として活用されている。
【００２２】
この電子ビームテスティングによれば、配線を伝達する内部動作波形を観測することができるので、内部動作波形の異常波形から配線のショート不良やオープン不良を推測することができる。
【００２３】
具体的に、この電子ビームテスティングについて説明する。
【００２４】
図１は、電子ビームテスティングの説明図である。図１に示すように、例えば、半導体基板１Ｓには、集積回路の一部を構成する電界効果トランジスタが形成されている。この電界効果トランジスタは、半導体基板１Ｓ内に半導体領域であるソース領域ＳＲとドレイン領域ＤＲを有し、このソース領域ＳＲとドレイン領域ＤＲの間の領域がチャネル領域となる。
【００２５】
そして、チャネル領域上には、ゲート絶縁膜ＧＯＸを介してゲート電極Ｇが形成されている。このように構成されている電界効果トランジスタには、配線が電気的に接続されている。例えば、ソース領域ＳＲには、ソース配線ＳＬが電気的に接続され、ドレイン領域ＤＲには、ドレイン配線ＤＬが電気的に接続されている。また、ゲート電極Ｇには、ゲート配線ＧＬが電気的に接続されている。これらのゲート配線ＧＬ、ドレイン配線ＤＬ、および、ソース配線ＳＬは、複数の配線層で構成され、配線層は層間絶縁膜ＩＬに形成される。
【００２６】
なお、電界効果トランジスタがｎ型ＭＩＳＦＥＴ(Metal-Insulator-Semiconductor Field Effect Transistor)の場合、半導体基板１Ｓはｐ型のシリコン基板またはｐ型のウェル領域となり、ソース領域ＳＲおよびドレイン領域ＤＲはｎ型の半導体領域となる。
【００２７】
ここで、例えば、ゲート電極Ｇに接続されているゲート配線ＧＬに印加される動作波形を観測することを考える。この場合、まず、図１に示すように、ＦＩＢ（Focused Ion Beam）加工によって、ゲート配線ＧＬに達する接続孔を形成し、その後、ＦＩＢＣＶＤ法（Focused Ion Beam Chemical Vapor Deposition）により、接続孔に金属膜を埋め込む。そして、金属膜を埋め込んだ接続孔上にパッドＦＰＤを形成する。これにより、ゲート配線ＧＬと電気的に接続されたパッドＦＰＤを層間絶縁膜の表面に形成することができる。
【００２８】
この状態で、電子ビーム照射・走査部ＥＢＵから電子ビームをパッドＦＰＤに照射する。このとき、集積回路を動作状態にしており、ゲート配線ＧＬには様々な動作電圧が印加されていることになる。つまり、ゲート配線ＧＬには、動作波形が伝達していることになる。
【００２９】
ここで、電子ビームをパッドＦＰＤに照射する場合、パッドＦＰＤから２次電子が放出されるが、ゲート配線ＧＬに印加されている電圧によって周囲の電位が変化するため、２次電子の２次電子検出器ＳＥＤでの補足数が変化する。
【００３０】
したがって、２次電子検出器ＳＥＤでの２次電子の補足数を解析することにより、解析対象となっているゲート配線ＧＬの電位が時間に対してどのように変化しているかを解析することができるのである。つまり、２次電子検出器ＳＥＤにおける２次電子の補足数を計測することにより、間接的に、ゲート配線ＧＬの動作波形を解析することができる。
【００３１】
この結果、電子ビームテスティングによれば、解析対象となっているゲート配線ＧＬの動作波形に異常があるかを判断することができ、例えば、内部動作波形の異常波形が存在する場合には、この異常波形を解析することにより、ゲート配線ＧＬのショート不良やオープン不良を推測することができる。
【００３２】
ところが、１３０ｎｍプロセス世代から、配線層の多層化が進み、さらに、多層配線層の上層部に電源配線やグランド配線の幅広い配線を敷設する設計が採用されている。このことから、これまで実施してきた集束イオンビームによる加工で、解析対象配線から多層配線層の表面に引き上げる接続パッドの形成が困難な状況となっている。
【００３３】
つまり、電子ビームテスティングでは、解析対象配線と接続する接続パッドを多層配線層の表面に形成する必要があるが、配線の微細化および高密度化によって、解析対象配線と電気的に接続される接続パッドの形成が困難となってきている。
【００３４】
よって、配線の微細化および高密度化が進んでいる１３０ｎｍプロセス世代以降では、半導体チップの表面側から解析対象配線の動作波形を観測する電子ビームテスティングの使用が困難な状況になりつつある。
【００３５】
具体的に、図２は、多層配線構造の一例を示す断面図である。
【００３６】
図２に示すように、半導体基板１Ｓ上に多層配線層ＭＬが形成されている。この場合、多層配線層ＭＬのうち下層に形成されている配線を解析対象配線とする場合、この下層に形成されている解析対象配線と接続する接続パッドを、他の配線と接続しないように多層配線層ＭＬの表面に引き出すことが困難であることがわかる。
【００３７】
すなわち、図２に示すように、多層配線層ＭＬの層数の増加や配線の高密度化が進んでいることから、例えば、解析対象配線が比較的下層に形成されている場合には、この解析対象配線と電気的に接続する接続パッドの形成が困難になるのである。なお、図２は、層間絶縁膜ＩＬに形成された配線溝、およびプラグ部に、例えば、金属膜を含む導電膜を埋め込むことにより、配線Ｌを形成する例を示している。
【００３８】
以上のことから、集積回路の微細化や高密度化に伴って、半導体チップの表面側から解析対象配線の動作波形を観測する電子ビームテスティングに代わるテスティング技術が必要とされている。
【００３９】
そこで、近年では、半導体チップの裏面、つまり、シリコン基板側から、集積回路の内部動作波形を観測する手法である裏面タイミング解析技術の提案がいくつかなされている。例えば、裏面タイミング解析技術の最初の提案としてＰＩＣＡ（Pico-second Imaging for Circuit Analysis）が挙げられる。
【００４０】
ＰＩＣＡは、動作させている集積回路を構成するトランジスタでの電位遷移時に電圧に依存した一定の確率で発生する発光を捉え、この発光を積算して動作タイミングを観察する手法である。つまり、ＰＩＣＡは、電位遷移時のタイミングでトランジスタから生じる発光を検出し、この発光から電位遷移時のタイミングを特定して内部動作波形を解析する手法である。
【００４１】
そして、このＰＩＣＡの変形手法として、特定のトランジスタからの発光箇所をシャッタで選択して取り込むＴＲＥＭ（Time Resolved Emission Microscopy）と呼ばれる技術も提案されており、両者とも発光検出技術を適用した不良解析装置として実用化されている。
【００４２】
また、トランジスタの活性領域と基板領域との境界に形成されるｐｎ接合にレーザ光を照射した際、このｐｎ接合で反射される反射レーザ光の強度や位相がｐｎ接合に印加されている電位によって変化する現象（Franz-Keldysh効果／自由キャリア吸収）を利用したＬＶＰ（Laser Voltage Probing）と呼ばれる解析手法がある。また、その変形技術として、周波数解析を利用したＬＶＩ（Laser Voltage Imaging）と呼ばれる解析手法も提案されており、両者とも不良解析装置として実用化されている。
【００４３】
今後、さらに困難となることが予想される不良解析のために、それぞれの解析手法の特徴を評価して、解析の守備範囲を拡大することが可能な手法を導入し、導入した手法を解析ツールとして活用展開する必要がある。
【００４４】
本実施の形態では、特に、上述したＰＩＣＡ技術の応用範囲を検討するために実験を進めた結果、ＰＩＣＡ技術の応用展開として、今後の不良解析において実用化されると有効な手法となる技術的思想を見出した。
【００４５】
具体的に、ＰＩＣＡ技術は、発光検出技術を使用することにより、半導体チップの裏面から集積回路の内部動作波形を観測する手法であり、観測した内部動作波形（動作タイミング）の異常からショート不良やオープン不良を推測する不良解析技術である。
【００４６】
この点に関し、本発明者は、ＰＩＣＡ技術で使用されている発光検出技術を、ショート不良に関係していると特定された特定配線と短絡している相手側の配線を推定する解析手法に応用することができることを見出したのである。
【００４７】
つまり、本実施の形態は、ＰＩＣＡ技術で使用されている発光検出技術の応用範囲を広げる技術的思想である。以下、本実施の形態における技術的思想を説明する前に、まず、その前提となる発光検出技術について説明する。
【００４８】
〈発光検出技術〉
図３は、発光検出技術の説明図である。図３に示すように、例えば、半導体基板１Ｓには、集積回路の一部を構成する電界効果トランジスタが形成されている。この電界効果トランジスタは、半導体基板１Ｓ内に半導体領域であるソース領域ＳＲとドレイン領域ＤＲを有し、このソース領域ＳＲとドレイン領域ＤＲの間の領域がチャネル領域となる。そして、チャネル領域上には、ゲート絶縁膜ＧＯＸを介してゲート電極Ｇが形成されている。
【００４９】
このように構成されている電界効果トランジスタには、配線が電気的に接続されている。例えば、ソース領域ＳＲには、ソース配線ＳＬが電気的に接続され、ドレイン領域ＤＲには、ドレイン配線ＤＬが電気的に接続されている。また、ゲート電極Ｇには、ゲート配線ＧＬが電気的に接続されている。これらのゲート配線ＧＬ、ドレイン配線ＤＬ、および、ソース配線ＳＬは、複数の配線層で構成され、配線層は層間絶縁膜ＩＬに形成される。
【００５０】
ここで、電界効果トランジスタを動作させる場合、ソース領域ＳＲからドレイン領域ＤＲにむかって電子が流れる。この電子がチャネル領域を流れることによって、発光現象が生じる。そして、この発光現象を光検出部ＬＤＵで検出する技術が発光検出技術である。
【００５１】
以下に、電子がチャネル領域を流れることによって発光現象が生じるメカニズムについて説明する。
【００５２】
図４は、チャネル領域を流れる電子によって発光現象が生じるメカニズムの説明図である。
【００５３】
この図４において、ゲート電極Ｇには、ゲート電圧ＶＧが印加されるように構成されている。また、ソース領域ＳＲは接地電位に固定され、かつ、ドレイン領域ＤＲには、ドレイン電圧ＶＤが印加されるように構成されている。
【００５４】
例えば、ドレイン領域ＤＲに正電圧のドレイン電圧ＶＤを印加した状態で、ゲート電極Ｇに印加するゲート電圧ＶＧを大きくしていくと、ゲート電極Ｇ直下の半導体基板１Ｓの表面を電子が流れ始める。
【００５５】
すなわち、ゲート電極Ｇに印加するゲート電圧ＶＧを徐々に上昇させていくと、ソース領域ＳＲからゲート電極Ｇの直下領域を通ってドレイン領域ＤＲに電子が流れる。つまり、電子は、ソース領域ＳＲとドレイン領域ＤＲの間に印加されている電位差によって加速されながらゲート電極Ｇの直下領域を通ってドレイン領域ＤＲへ流れることになる。
【００５６】
このとき、加速された電子の一部は、ゲート電極Ｇの直下領域に存在するシリコン結晶に衝突するが、加速されている電子のエネルギーが高くなっている場合（ホットエレクトロン）には、電子がシリコン結晶に衝突することにより、インパクトイオン化が生じる。つまり、加速された電子がシリコン結晶に衝突することにより、シリコン結晶に存在する電子が弾き飛ばされて正孔・電子対が発生する。そして、発生した正孔・電子が再結合することにより発光現象が生じるのである。
【００５７】
実際には、発生した正孔と電子は、互いに逆方向に進行するため、同時に発生した正孔と電子が再結合する確率は低いが、図４では、簡略化して、同時に発生した正孔と電子が再結合するように図示している。
【００５８】
実際には、ある箇所でのインパクトイオン化によって発生した電子と、別の箇所でのインパクトイオン化によって発生した正孔が衝突することにより再結合が起こり、これによって発光現象が生じる。
【００５９】
ここで、重要な点は、上述した発光現象の発光強度が、ゲート電極Ｇに印加するゲート電圧ＶＧの大きさに依存している点である。この点について説明する。
【００６０】
図５は、ゲート電極Ｇに印加するゲート電圧ＶＧと、発光強度との関係を示すグラフである。図５において、横軸はゲート電圧ＶＧ（Ｖ）を示しており、縦軸は発光強度（任意単位）を示している。
【００６１】
図５に示すように、ゲート電圧ＶＧが０Ｖ近傍の場合、発光強度はほとんどゼロに等しく、その後、ゲート電圧ＶＧが大きくなるにしたがって、発光強度が増加する。そして、ゲート電圧ＶＧがドレイン電圧ＶＤの半分程度になったとき、発光強度が最も大きくなり、その後、ゲート電圧ＶＧが増加するにしたがって、発光強度が減少していることがわかる。
【００６２】
このような現象が生じる理由は、以下のように考えることができる。つまり、ゲート電極Ｇに印加されるゲート電圧ＶＧが０Ｖ近傍の場合、電界効果トランジスタはオフしている。このため、ゲート電極Ｇの直下領域にはチャネル領域が形成されず、ソース領域ＳＲとドレイン領域ＤＲの間に電位差があっても電流は流れない。
【００６３】
このようにゲート電圧ＶＧが０Ｖ近傍の場合には、そもそも、ゲート電極Ｇの直下領域を電子がほとんど通過しないため、電子がシリコン結晶に衝突することで正孔・電子対が発生することもほとんどない。この結果、ゲート電圧ＶＧが０Ｖ近傍の場合には、発光現象が生じないと考えられる。
【００６４】
続いて、ゲート電圧ＶＧがドレイン電圧ＶＤの半分程度に上昇した場合を考える。このときのゲート電圧ＶＧは中間電圧と呼ばれる。ゲート電圧ＶＧが中間電圧近傍になっている場合、ゲート電極Ｇの直下領域には、完全な反転層からなるチャネル領域は形成されていないが、チャネル領域が形成される初期段階（不完全なチャネル領域が形成されている段階）にある。
【００６５】
このため、ソース領域ＳＲとドレイン領域ＤＲの間を徐々に電流が流れ始めることになる。すなわち、ゲート電圧ＶＧが中間電圧の場合、ゲート電極Ｇの直下領域を電子が通過し始める。
【００６６】
この結果、ゲート電極Ｇの直下領域を流れる電子は、ソース領域ＳＲとドレイン領域ＤＲの間に電位差によって加速されることになる。ここで、ゲート電圧ＶＧが中間電圧の場合、チャネル領域が形成される初期段階にあるため、完全な反転層が形成される場合と比較して抵抗が高くなっている状態にあると考えられる。
【００６７】
抵抗が高いということは、電子がシリコン結晶に衝突する頻度が大きくなることを意味しており、これによって、加速された電子がシリコン結晶に衝突してインパクトイオン化が生じる可能性が高まるのである。
【００６８】
この結果、ゲート電圧ＶＧが中間電圧の場合、インパクトイオン化による正孔・電子対が大量に発生し、これによって、正孔と電子の再結合の確率が上昇する。このことから、正孔と電子の再結合に起因した発光が増加するため、発光強度が増加するものと考えられる。
【００６９】
次に、ゲート電圧ＶＧがドレイン電圧ＶＤ程度に上昇した場合を考える。この場合、ゲート電極Ｇの直下領域には、完全な反転層からなるチャネル領域が形成される。このため、ソース領域ＳＲとドレイン領域ＤＲの間を電流が流れることになる。この結果、ゲート電極Ｇの直下領域を流れる電子は、ソース領域ＳＲとドレイン領域ＤＲの間に電位差によって加速されることになる。
【００７０】
ところが、ゲート電圧ＶＧがドレイン電圧ＶＤ程度に上昇した場合、ゲート電極Ｇの直下領域には、完全な反転層からなるチャネル領域が形成されており、この完全な反転層からなるチャネル領域の抵抗は低くなっている。
【００７１】
つまり、抵抗が低くなるということは、電子がシリコン結晶に衝突する頻度が小さくなることを意味しており、これによって、加速された電子がシリコン結晶に衝突してインパクトイオン化が生じる可能性が小さくなるのである。
【００７２】
この結果、ゲート電圧ＶＧがドレイン電圧ＶＤ程度に上昇した場合、インパクトイオン化による正孔・電子対の発生が減少し、これによって、正孔と電子の再結合の確率が低下する。このことから、正孔と電子の再結合に起因した発光が減少するため、発光強度が小さくなるものと考えられる。
【００７３】
以上のことから、ゲート電極Ｇの直下領域で発生する発光現象は、ゲート電極Ｇに印加されているゲート電圧ＶＧが中間電圧になっている場合に生じやすくなる傾向があることがわかる。
【００７４】
続いて、上述した発光現象が集積回路の不良解析にどのように利用されているかについて説明する。
【００７５】
図６は、集積回路の一部を構成するセル間の信号伝達経路の一例を示す説明図である。図６において、セルＣＬ１とセルＣＬ２が配線で接続されており、セルＣＬ２とセルＣＬ３が配線で接続されている。ここで、セルとは、複数のトランジスタを含む一定の機能を有する回路として定義される。
【００７６】
また、ここでは、セルＣＬ１〜セルＣＬ３を構成する回路は、例えば、ロジック回路（デジタル回路）から構成されていることを前提としている。このロジック回路では、セル間を接続する配線は、トランジスタのゲート電極と電気的に接続されるように構成されている。
【００７７】
まず、図６に示すように、セルＣＬ１とセルＣＬ２との間の配線を信号が伝達する場合に着目する。具体的には、セルＣＬ１からＨｉｇｈ信号（高電圧ＶＨ）とＬｏｗ信号（低電圧ＶＬ）が交互に変化する信号が出力されるとする。この場合、Ｈｉｇｈ信号（高電圧ＶＨ）とＬｏｗ信号（低電圧ＶＬ）が交互に変化する信号が、セルＣＬ１とセルＣＬ２の間の配線を伝達して、セルＣＬ２に入力される。
【００７８】
この場合、セルＣＬ１とセルＣＬ２の間の配線では、図７に示すような電圧波形が観測される。図７は、セルＣＬ１とセルＣＬ２の間を接続する配線を伝達する電圧波形の一例を示す説明図である。
【００７９】
図７に示すように、セルＣＬ１とセルＣＬ２の間を接続する配線には、Ｌｏｗ信号（低電圧ＶＬ）とＨｉｇｈ信号（高電圧ＶＨ）が交互に変化する信号が印加される。このとき、例えば、Ｌｏｗ信号（低電圧ＶＬ）からＨｉｇｈ信号（高電圧ＶＨ）に遷移する現象や、Ｈｉｇｈ信号（高電圧ＶＨ）からＬｏｗ信号（低電圧ＶＬ）に遷移する現象が生じることになる。この遷移現象の過程においては、必ず、高電圧ＶＨと低電圧ＶＬの間の中間電圧ＶＭを通過する時間が存在することになる。
【００８０】
この結果、セルＣＬ１とセルＣＬ２とを接続する配線に中間電圧ＶＭが印加されることになり、この中間電圧ＶＭが印加されている状態では、セルＣＬ１とセルＣＬ２とを接続する配線に接続されているトランジスタのゲート電極直下で発光現象が生じる可能性がある。
【００８１】
実際に電源電圧に依存して、１０万回から１００万回に１回程度、発光現象が生じる。発光現象の発生確率が低いため、実際には、テスタでパターンをループさせて、一定時間の情報を加算することが行われている。このようにして、電圧の遷移現象の過程で発光現象が生じるため、この発光現象を観測することにより、間接的に電圧の遷移タイミングを特定することができる。
【００８２】
すなわち、発光現象が生じた場合、そのタイミングで電圧の遷移が生じているということがわかるため、発光現象を検出して解析することにより、配線を伝達する信号の動作波形を獲得することができる。
【００８３】
そして、この獲得した動作波形（動作タイミング）を解析することにより、動作波形の異常を検出することができる。このような技術がＰＩＣＡやＴＲＥＭとして知られている。
【００８４】
上述したように、トランジスタのゲート電極直下で発生する発光現象を利用して、配線を伝達する信号の動作波形を解析する不良解析技術は知られているが、さらに、本発明者は、発光現象を動作タイミングとは別の不良解析技術に利用する知見を見出している。以下に、この知見について説明する。
【００８５】
図８は、集積回路の一部を構成するセル間の信号伝達経路の一例を示す説明図である。図８において、セルＣＬ１とセルＣＬ３が配線で接続されており、セルＣＬ２とセルＣＬ４が配線で接続されている。図８では、説明を簡単にするため、注目している時間帯において、セルＣＬ１からは、固定されたＨｉｇｈ信号（高電圧ＶＨ）が出力され、セルＣＬ２からは、固定されたＬｏｗ信号（低電圧ＶＬ）が出力されるものとする。
【００８６】
この状態で、セルＣＬ１とセルＣＬ３とを接続する配線と、セルＣＬ２とセルＣＬ４とを接続する配線との間にショート箇所ＳＴが存在すると仮定する。この場合、Ｈｉｇｈ信号（高電圧ＶＨ）とＬｏｗ信号（低電圧ＶＬ）が接触しているため、セルＣＬ１とセルＣＬ３とを接続する配線と、セルＣＬ２とセルＣＬ４とを接続する配線には、中間電圧ＶＭが印加されることになる。つまり、セルＣＬ３およびセルＣＬ４には、中間電圧ＶＭが入力されることになる。
【００８７】
この場合、例えば、セルＣＬ１とセルＣＬ３を接続する配線では、図９に示すような電圧波形が観測される。図９は、セルＣＬ１とセルＣＬ３の間を接続する配線を伝達する電圧波形の一例を示す説明図である。
【００８８】
図９に示すように、セルＣＬ１とセルＣＬ３の間を接続する配線には、中間電圧ＶＭが印加されることになる。この結果、セルＣＬ１とセルＣＬ３とを接続する配線に接続されているトランジスタのゲート電極直下で発光現象が生じる可能性がある。
【００８９】
特に、注目している時間帯において、セルＣＬ１からは、固定されたＨｉｇｈ信号（高電圧ＶＨ）が出力され、セルＣＬ２からは、固定されたＬｏｗ信号（低電圧ＶＬ）が出力されている。このため、この時間帯においては、セルＣＬ１とセルＣＬ３の間を接続する配線には、常に、中間電圧ＶＭが印加されることになり、発光現象の発生確率が高まることになる。
【００９０】
つまり、図８に示すようなショート箇所ＳＴが存在する場合の発光現象では、図６に示すような電圧の遷移現象の過程で発生する発光現象と比較して強度の高い発光現象を検出することが可能となる。このように、例えば、配線間にショート箇所ＳＴが存在する場合、ショート不良となっている配線間に異電圧が印加されている状態では、ショート不良によって、それぞれの配線に中間電圧ＶＭが印加されることになり、これによって、発光現象が生じるのである。
【００９１】
これにより、本発明者は、例えば、ショート不良に関係すると特定された特定配線が存在し、この特定配線と短絡している可能性のある複数の配線が抽出されている場合、これらの複数の配線のうちのどの配線が特定配線と短絡している可能性が高いかを推測する不良解析技術に発光現象とそのタイミングとを利用できるのではないかという知見を見出し、この知見に基づいて、本実施の形態１における技術的思想を想到している。以下に、本実施の形態１における技術的思想について説明する。
【００９２】
〈不良解析装置のハードウェア構成例〉
以下では、上述した本実施の形態１における技術的思想を具現化した不良解析装置の構成について説明する。まず、始めに、本実施の形態１における不良解析装置のハードウェア構成について説明する。
【００９３】
図１０は、本実施の形態における不良解析システムのハードウェア構成の一例を示す図である。なお、図１０に示す構成は、あくまでも不良解析システムのハードウェア構成の一例を示すものであり、不良解析システムのハードウェア構成は、図１０に記載されている構成に限らず、他の構成であってもよい。
【００９４】
図１０において、本実施の形態１における不良解析システムは、論理シミュレータＳＭＬ、発光検出装置ＥＬＡ、および解析支援装置ＢＡＳを有している。
【００９５】
論理シミュレータＳＭＬは、設計した論理回路の論理機能やタイミングを検証するためのツールである。対象回路の設計データを入力し、これに検証用のパターンであるシミュレーションパターンを加えて、その応答を観測する。論理シミュレータＳＭＬによって観測された電圧波形である論理波形は、解析支援装置ＢＡＳへ出力する。また、論理シミュレータＳＭＬには、ソフトウェアとして、例えば、入力信号や応答信号をグラフィカルに見るための波形ビューワ（waveform viewer）を有している。
【００９６】
発光検出装置ＥＬＡは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体デバイスから発生する微弱な光を検出することができ、例えば、微弱な光を高感度で検出することができるエミッション顕微鏡からなる発光検出部を含んでいる。
【００９７】
さらに、発光検出装置ＥＬＡは、発光検出部で検出した微弱な光から電気信号である発光データを生成する光電変換部を有している。この発光検出装置ＥＬＡでは、例えば、半導体デバイスの内部で発生した微弱な光を発光検出部で検出し、発光検出部で検出した微弱な光を光電変換部で電気信号からなる発光データに変換する。
【００９８】
そして、発光検出装置ＥＬＡは、変換した発光データを解析支援装置ＢＡＳへ出力する。なお、発光検出装置ＥＬＡは、時分割しない状態での発光データの取得や、時分割した状態での発光データの取得のいずれも可能なように構成されている。
【００９９】
解析支援装置ＢＡＳは、制御部ＣＰＵ、不揮発性記憶部ＲＯＭ、揮発性記憶部ＲＡＭ、ディスプレイＤＳＰ、キーボードＫＥＹ、マウスＭＵＳ、通信ボードＣＢＤ、リムーバルディスク装置ＲＭＤ、ＣＤ／ＤＶＤ−ＲＯＭ装置ＣＶＤ、ハードディスク装置ＨＤＤ、プリンタＰＲＴ、スキャナＳＣＮ、および解析支援制御部ＦＡＳを有している。
【０１００】
制御部ＣＰＵは、例えば、ＣＰＵ(Central Processing Unit)などからなり、プログラムを実行する。この制御部ＣＰＵは、バスＢＵＳを介して、例えば、不揮発性記憶部ＲＯＭ、揮発性記憶部ＲＡＭ、ハードディスク装置ＨＤＤ、および解析支援制御部ＦＡＳと接続されており、これらのハードウェアデバイスを制御する。
【０１０１】
また、制御部ＣＰＵは、バスＢＵＳを介して入力装置や出力装置とも接続されている。入力装置の一例としては、キーボードＫＥＹ、マウスＭＵＳ、通信ボードＣＢＤ、および、スキャナＳＣＮなどを挙げることができる。一方、出力装置の一例としては、ディスプレイＤＳＰ、通信ボードＣＢＤ、およびプリンタＰＲＴなどを挙げることができる。さらに、制御部ＣＰＵは、例えば、リムーバルディスク装置ＲＭＤやＣＤ／ＤＶＤ−ＲＯＭ装置ＣＶＤと接続されていてもよい。
【０１０２】
図１０では、解析支援装置ＢＡＳが論理シミュレータＳＭＬや発光検出装置ＥＬＡと直接接続されている構成を示したが、該解析支援装置ＢＡＳは、論理シミュレータＳＭＬや発光検出装置ＥＬＡとネットワークを介して接続するようにしてもよい。
【０１０３】
例えば、ネットワークを介して接続する場合、解析支援装置ＢＡＳの一部を構成する通信ボードＣＢＤは、ＬＡＮ（ローカルエリアネットワーク）、ＷＡＮ（ワイドエリアネットワーク）、あるいはインターネットに接続されている。
【０１０４】
揮発性記憶部ＲＡＭは、揮発性メモリの一例であり、不揮発性記憶部ＲＯＭ、リムーバルディスク装置ＲＭＤ、ＣＤ／ＤＶＤ−ＲＯＭ装置ＣＶＤ、ハードディスク装置ＨＤＤの記録媒体は、不揮発性メモリの一例である。これらの揮発メモリや不揮発性メモリによって、解析支援装置ＢＡＳの記憶装置が構成される。
【０１０５】
ハードディスク装置ＨＤＤには、例えば、オペレーティングシステムＯＳ、プログラム群ＰＲＧ、および、ファイル群ＦＬＥなどが記憶されている。プログラム群ＰＲＧに含まれるプログラムは、制御部ＣＰＵがオペレーティングシステムＯＳを利用しながら実行する。
【０１０６】
また、揮発性記憶部ＲＡＭには、制御部ＣＰＵに実行させるオペレーティングシステムＯＳのプログラムやアプリケーションプログラムの少なくとも一部が一次的に格納されるとともに、制御部ＣＰＵによる処理に必要な各種データが格納される。不揮発性記憶部ＲＯＭには、ＢＩＯＳ（Basic Input Output System）プログラムが記憶され、ハードディスク装置ＨＤＤには、ブートプログラムが記憶されている。
【０１０７】
解析支援装置ＢＡＳの起動時には、不揮発性記憶部ＲＯＭに記憶されているＢＩＯＳプログラム、およびハードディスク装置ＨＤＤに記憶されているブートプログラムが実行され、ＢＩＯＳプログラムおよびブートプログラムにより、オペレーティングシステムＯＳが起動される。
【０１０８】
プログラム群ＰＲＧには、解析支援装置ＢＡＳの機能を実現するプログラムが記憶されており、このプログラムは、制御部ＣＰＵにより読み出され、例えば解析支援制御部ＦＡＳによって実行される。
【０１０９】
また、ファイル群ＦＬＥには、制御部ＣＰＵによる処理の結果を示す情報、データ、信号値、変数値やパラメータがファイルの各項目として記憶されている。ファイルは、ハードディスク装置ＨＤＤやメモリなどの記録媒体に記憶される。
【０１１０】
ハードディスク装置ＨＤＤやメモリなどの記録媒体に記憶された情報、データ、信号値、変数値やパラメータは、制御部ＣＰＵによりメインメモリやキャッシュメモリに読み出され、抽出・検索・参照・比較・演算・処理・編集・出力・印刷・表示に代表される制御部ＣＰＵの動作に使用される。例えば、上述した制御部ＣＰＵの動作の間、情報、データ、信号値、変数値やパラメータは、メインメモリ、レジスタ、キャッシュメモリ、バッファメモリなどに一次的に記憶される。
【０１１１】
解析支援装置ＢＡＳの機能は、不揮発性記憶部ＲＯＭに記憶されたファームウェアで実現されていてもよいし、あるいは、ソフトウェアのみ、素子・デバイス・基板・配線に代表されるハードウェアのみ、ソフトウェアとハードウェアとの組み合わせ、さらには、ファームウェアとの組み合わせで実現されていてもよい。
【０１１２】
ファームウェアとソフトウェアは、プログラムとして、ハードディスク装置ＨＤＤ、リムーバルディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭなどに代表される記録媒体に記憶される。プログラムは、制御部ＣＰＵにより読み出されて実行される。すなわち、プログラムは、コンピュータを解析支援装置ＢＡＳとして機能させるものである。
【０１１３】
このように、解析支援装置ＢＡＳは、処理装置である制御部ＣＰＵ、記憶装置であるハードディスク装置ＨＤＤやメモリ、入力装置であるキーボードＫＥＹ、マウスＭＵＳ、通信ボードＣＢＤ、スキャナＳＣＮ、出力装置であるディスプレイＤＳＰ、プリンタＰＲＴ、および通信ボードＣＢＤなどを備えるコンピュータである。そして、解析支援装置ＢＡＳの各機能を、上述した処理装置、記憶装置、入力装置、および、出力装置を利用して実現するものである。
【０１１４】
〈解析支援制御部の構成例〉
図１１は、図１０の解析支援装置ＢＡＳに設けられた解析支援制御部ＦＡＳの構成の一例を示すブロック図である。
【０１１５】
解析支援制御部ＦＡＳは、図１１に示すように、発光位置取得部ＬＴＤ、ゲート抽出部ＧＥＴ、配線特定部ＰＳＦ、配線ペア抽出部ＰＰＥ、波形取得部ＷＦＡ、異電位時間帯算出部ＤＰＴ、指標データ算出部ＩＤＣ、および指標データ出力部ＩＤＯを有する。
【０１１６】
発光位置取得部ＬＴＤは、発光検出装置ＥＬＡが検出したトランジスタの異常現象、すなわち発光検出装置ＥＬＡが検出した発光の位置情報を、該発光検出装置ＥＬＡから取得する。
【０１１７】
これにより、発光位置取得部ＬＴＤは、発光検出装置ＥＬＡが検出した発光の位置情報が、集積回路におけるレイアウトデータ上のどの座標に対応するかの情報を得ることができる。
【０１１８】
ゲート抽出部ＧＥＴは、ある程度の面積を有する発光のレイアウト上の領域内に存在するゲートをピックアップする。配線特定部ＰＳＦは、ゲート抽出部ＧＥＴが抽出したゲートに接続されている配線を特定配線として特定する。
【０１１９】
配線ペア抽出部ＰＰＥは、配線特定部ＰＳＦが特定した特定配線に隣接する配線を隣接配線として抽出し、その隣接配線を配線ペアとして記録する。また、配線ペア抽出部ＰＰＥは、全ての配線の名称を論理シミュレータＳＭＬに送信する。
【０１２０】
波形取得部ＷＦＡは、論理シミュレータＳＭＬから対象配線の論理波形を取得する。異電位時間帯算出部ＤＰＴは、配線ペア抽出部ＰＰＥが記録した配線ペアの論理波形を比較して該ペア配線の電位が異なる時間帯を算出する。
【０１２１】
指標データ算出部ＩＤＣには、発光検出装置ＥＬＡが検出した発光時間情報が入力され、該発光時間情報を異電位時間帯算出部ＤＰＴが算出した異電位時間帯と対照して検出フォトン数に従った指標を計算する。指標データ出力部ＩＤＯは、計算された指標を、解析支援装置ＢＡＳに設けられたディスプレイＤＳＰなどに表示し、解析オペレータに明示する。
【０１２２】
〈不良解析システムによる解析処理例〉
以下の不良解析における処理の流れを説明する中で、解析支援制御部ＦＡＳにおける各機能を説明する。
【０１２３】
図１２は、図１０の不良解析システムによる不良解析処理における処理概要の一例を示すフローチャートである。
【０１２４】
不良解析システムによる不良解析処理は、解析対象の配線が分かっていない場合において、ショートしている可能性の高いペアを推定するものである。
【０１２５】
まず、半導体チップにおける発光の位置と時間を検出する（ステップＳ１０１）。これは、発光検出装置ＥＬＡが有する機能であり、検出したデータは、発光の位置と時間の数値データとして、該発光検出装置ＥＬＡに設けられたハードディスク装置などの記憶装置に格納する。なお、ここでは、発光は１点とする。ただし、２点以上の発光でも同等の処理フローによって解析は可能である。
【０１２６】
発光は、〈背景〉などにて述べたように、ゲート部で生じる。よって、続いて発光に含まれるゲートを抽出する（ステップＳ１０２）。通常検出される発光は、数μｍ程度の広がりを有する。
【０１２７】
一方、近年の集積回路は、微細化が進んでおり、数μｍ程度の範囲には、いくつものゲートが含まれている。そこで、不良ペアを逃さないために、発光に含まれる可能性のあるゲートは全て抽出する。
【０１２８】
ゲートを抽出すると、抽出したゲートに繋がる配線を特定配線としてリストアップする（ステップＳ１０３）。この処理は、例えば、レイアウトビューアが有している等電位追跡機能を使用する。
【０１２９】
ここで、レイアウトビューアは、解析支援装置ＢＡＳにインストールされたソフトウェアである。このレイアウトビューアは、レイアウトデータなどに基づいて半導体装置のレイアウトを図形として解析支援装置ＢＡＳが有するディスプレイＤＳＰ上に表示するソフトウェアである。
【０１３０】
続いて、リストアップされたそれぞれの配線に隣接する配線を隣接配線として抽出する（ステップＳ１０４）。この処理においても、例えば、レイアウトビューアが有している等電位追跡機能を使用する。ステップＳ１０３の処理、およびステップＳ１０４の処理結果に基づいてショートの可能性のある配線ペアのリストを作成する（ステップＳ１０５）。
【０１３１】
以上の処理が終了すると、リストアップされた全ての配線に対して論理シミュレーションを実行し（ステップＳ１０６）、全ての配線の論理波形を求める。論理波形が求められると、ゲートが発光領域に含まれる特定配線とその隣接配線との異電位時間帯と同電位時間帯とを求めることができ、全てのペアについての異電位／同電位時間帯を抽出する（ステップＳ１０７）。
【０１３２】
なお、異電位時間帯は、ゲートが発光領域に含まれる特定配線とその隣接配線との排他的論理和（ＸＯＲ)により求められ、同電位時間帯は、ゲートが発光領域に含まれる特定配線とその隣接配線との排他的論理和の逆数（ＸＮＯＲ）により求められる。
【０１３３】
続いて、発光のタイミングと異電位／同電位時間帯とのスコア計算を実行し（ステップＳ１０８）数値データを算出する。このスコア計算は、例えば、フォトンが異電位時間帯に入れば＋１、同電位時間帯に入れば−１とする、あるいはさらに重みを付けるなどが考えられる。ここでは、簡単のために、＋１／−１の単純な計算方法を採用する。
【０１３４】
指標データであるスコアが計算できたら、そのスコアに従ってハイスコアから順に配線ペアをソートして表示する（ステップＳ１０９）。この表示は、例えば、ヒストグラムなどによって表示することによって視認性を向上させ、ユーザフレンドリとすることができる。その後、最もショートしていると疑われるペアをハイライト表示する（ステップＳ１１０）。
【０１３５】
〈発光検出の原理〉
ここで、図１２の不良解析処理による発光検出装置ＥＬＡの発光検出の原理について説明する。
【０１３６】
発光検出装置ＥＬＡは、ＴＲＩＥＭ、いわゆる時間分解画像発光解析機能を有している。このＴＲＩＥＭは、上述したＰＩＣＡと同等のものである。ＴＲＩＥＭは、フォトン１個単位で検出が可能であり、しかも、１０ｐｓ程度の時間分解可能な検出器により発光情報を収集する解析技術である。これにより、発光の位置と時間の情報を解析する。ここで捕捉しているのは赤外領域の発光でシリコンを透過でき、半導体チップの裏面からの検出を可能とする。
【０１３７】
これまで、集積回路内部の波形は、電子ビームテスタによって観測しており、これは半導体チップ表面からの解析であった。しかし、近年、多層化・表層の電源配線、あるいはグランド配線の敷設やフリップチップ実装で表面からの解析が困難となっており、電子ビームテスタでの解析が適用できなくなってきている。
【０１３８】
それに対してシリコンを透過する赤外光の位置と時間が検出可能な技術によって、半導体チップの裏面からのタイミング解析が現実的であると同時に今後不可欠な手法となっている。
【０１３９】
ＴＲＩＥＭは、発光画像から特定領域の発光タイミングを切り出す機能を有するのと同時に、発光のタイミングから発光の位置を切り出す機能も有しており、それが発光画像を抽出する機能となる。
【０１４０】
つまり、例えば発光タイミングとして、設定したトリガからの経過時間を指定すると、その時間に発光している画像が表示される。よって、時間分解された発光画像を全て加算すれば全時間の発光画像となる。
【０１４１】
〈不良解析システムの機能分担例〉
図１３は、図１２の不良解析処理を実行する不良解析システムの機能分担の一例を示した説明図である。
【０１４２】
図１３において、左から右にかけて、発光検出装置ＥＬＡ、解析支援装置ＢＡＳ、および論理シミュレータＳＭＬをそれぞれ示しており、図１２の不良解析処理をどのように分担して処理するかを示している。
【０１４３】
図１３に示すように、発光検出装置ＥＬＡは、図１２のステップＳ１０１の処理を実行する。また、解析支援装置ＢＡＳは、図１２のステップＳ１０２〜Ｓ１０５の処理、およびステップＳ１０８〜Ｓ１１０の処理をそれぞれ実行する。論理シミュレータＳＭＬは、図１２のステップＳ１０６の処理、およびステップＳ１０７の処理をそれぞれ実行する。
【０１４４】
ステップＳ１０１の処理にて得られた解析結果は、解析支援装置ＢＡＳに送られて、ステップＳ１０２の処理を実行し、ステップＳ１０７の処理にて得られた解析結果は、解析支援装置ＢＡＳに送られて、ステップＳ１０８の処理を実行する。
【０１４５】
また、ステップＳ１０５の処理によって得られた特定配線のリストアップ結果は、論理シミュレータＳＭＬに送られ、それに基づいてステップＳ１０６，Ｓ１０７の処理が実行される。ステップＳ１０７の処理によって得られた配線ペアの異電位時間帯の抽出結果は、解析支援装置ＢＡＳに送られ、ステップＳ１０８の処理が実行される。
【０１４６】
このように、最初の発光検出は、発光検出装置ＥＬＡによる時間分解発光解析にて実行する。ここで、最初に使用する情報は、発光の検出位置の情報となる。
【０１４７】
そして、解析支援装置ＢＡＳにより、発光位置となる発光箇所にある特定配線を抽出し、発光に絡む特定配線と隣接配線のペアを配線ペアとしてリストアップする。配線ペアとしてリストアップされた全ての配線についての論理シミュレーションは、論理シミュレータＳＭＬを使用して実行する。
【０１４８】
そして、論理シミュレータＳＭＬによって論理波形を計算し、配線ペアの異電位、あるいは同電位時間帯を抽出し、続いて、解析支援装置ＢＡＳによって発光の検出時間データを取り込み、互いの比較、対照を実行する。
【０１４９】
この比較、対照の結果を前述のようにスコア値として計算して、スコアの高い方から適当なディスプレイＤＳＰに表示する。これによって、ショートしていると疑われる配線ペアとしての確度、怪しさ度を解析者に提示する。
【０１５０】
〈不良解析システムの解析例〉
以下、より具体的に図１１の不良解析システムの動作について説明する。
【０１５１】
〈発光検出装置の動作例〉
図１４は、図１１の不良解析システムによる発光検出から発光ボックスの設定までの一例を示した説明図である。
【０１５２】
まず、図１２のステップＳ１０１の処理において、発光の検出、および発光の位置を特定する。ここで、発光検出装置ＥＬＡによって、図１４（ａ）に示す発光が検出されたものとする。この図１４（ａ）は、発光点ＬＨＴが中央にあり、その発光像を顕微鏡像にスーパインポーズしたイメージ図である。
【０１５３】
この時の図１４（ａ）に示す顕微鏡像の座標系は、発光検出装置ＥＬＡの光学系ステージ座標系となっているので、この座標系をレイアウト座標系に変換する必要がある。そのため、解析支援装置ＢＡＳによって画像内の特徴的な点を２点、または、３点の発光点を選択して、それぞれの発光点を顕微鏡像上とレイアウト像上で指定することにより、座標系を対応させる座標系ロックを実行する。なお、特徴的な発光点が画像内に見つからない場合には、半導体チップ周辺部のパターンを使用して座標系ロックを実施するようにしてもよい。
【０１５４】
図１４（ｂ）は、発光検出装置ＥＬＡのステージ座標系とレイアウト座標系とを対応させた座標系ロックを実施し、発光点ＬＨＴをレイアウト上に表示させた状態を示している。なお、座標系ロックの処理は、例えば、図１１の解析支援制御部ＦＡＳに設けられたゲート抽出部ＧＥＴによって実行される。
【０１５５】
図１４（ｂ）に示すように、座標系ロックが行われることにより、ステージ座標系で記述されている顕微鏡像内の発光座標がレイアウト座標系で記述できるようになる。よって、発光点を囲うように表示されている画像上でボックスを描画することができる。
【０１５６】
そして、描画したボックスをレイアウト座標系で記述されているレイアウトビューアに送信し、図１４（ｃ）に示すように、レイアウト像の中に発光領域を囲んだボックスである発光ボックスＬＢＸを表示する。これにより、発光ボックスＬＢＸの設定が終了となる。なお、発光ボックスＬＢＸは、レイアウト座標系での発光ボックス各点の座標が記述されている。
【０１５７】
〈ゲート抽出部の動作例〉
図１５は、発光ボックスＬＢＸ内のゲートからの配線抽出の一例を示す説明図である。
【０１５８】
レイアウトビューアに装備されている機能の１つとして、発光ボックス内のゲートを抽出するゲート抽出機能という機能がある。この処理は、図１２のステップＳ１０２の処理に対応しており、図１１の解析支援制御部ＦＡＳに設けられたゲート抽出部ＧＥＴによって実行される。
【０１５９】
図１５の左下方は、ゲート抽出部ＧＥＴのゲート抽出機能によって抽出されたゲートの一例を示している。この例では、例えば、４つのゲートＧ１〜Ｇ４が抽出されていることを示している。図１５の右下方は、ゲートＧ１〜Ｇ４から延びる配線追跡の一例を示している。また、図１５の上方は、抽出されたゲートＧ１〜Ｇ４、およびリストアップされた特定配線となる配線Ｎｅｔ１〜Ｎｅｔ４の全景の一例を示している。
【０１６０】
この処理は、図１２のステップＳ１０３の処理に対応しており、図１１の解析支援制御部ＦＡＳに設けられた配線特定部ＰＳＦによって実行される。
【０１６１】
配線特定部ＰＳＦは、レイアウトビューアに装備されている機能である等電位追跡機能などによって、抽出されたゲートＧ１〜Ｇ４から延びる配線をそれぞれリストアップする。この例では、抽出されたゲートＧ１〜Ｇ４から延びる配線として、配線Ｎｅｔ１〜Ｎｅｔ４がそれぞれリストアップされていることを示している。
【０１６２】
〈配線ペア抽出部の動作例〉
図１６は、図１５にて抽出した配線、および隣接配線の表示例を示す説明図である。
【０１６３】
図１６の上方は、図１５にてリストアップされた抽出配線の表示例であり、図１６の下方は、リストアップされた抽出配線に対する隣接配線のリストアップ時の表示例を示したものである。
【０１６４】
これらは、解析支援装置ＢＡＳに設けられたディスプレイＤＳＰに表示されるものである。この処理は、解析支援制御部ＦＡＳに設けられた配線ペア抽出部ＰＰＥにより実行され、図１２のステップＳ１０４の処理に対応する。
【０１６５】
リストアップされた抽出配線の表示は、図１６の上方に示すように、例えば配線名と発光ボックスのカウント数、およびカウント数のヒストグラムがそれぞれ表示されている。図１６の例では、発光ボックスは１ボックスだけであるので、カウント数は全て”１”であり、ヒストグラムも同じ長さだけの描画となっている。
【０１６６】
ここで、１番上の配線Ｎｅｔ１を選択して、下方の”Adjacent Extract”の”Extract”ボタンＢ１を押すと、配線ペア抽出部ＰＰＥによる隣接配線の抽出が開始され、その結果として隣接配線が抽出される。この結果は、例えば”Result View”ボタンＢ２を押すことにより閲覧することができ、例えば、図１６の下方に示すように、隣接配線が抽出されたリストが表示される。
【０１６７】
隣接配線が抽出されたリストは、図１６の下方に示すように、情報として、配線の隣接距離、隣接配線層、併走距離、配線名、および配線座標などがそれぞれ表示される。また、これらの情報は、それぞれソートや指定配線のハイライト表示などが可能である。ハイライト表示の際には、隣接ポイントを中心として元配線と隣接配線が表示される。
【０１６８】
図１７は、配線ペア抽出部ＰＰＥがリストアップした配線ペアの一例を示す説明図である。
【０１６９】
図１５に示したように、ゲートＧ１〜Ｇ４にそれぞれ繋がる特定配線として配線Ｎｅｔ１〜Ｎｅｔ４が抽出されている。配線ペア抽出部ＰＰＥは、配線Ｎｅｔ１〜Ｎｅｔ４について、それぞれ隣接配線をすべて抽出し、図１７に示すように、解析支援装置ＢＡＳに設けられたディスプレイＤＳＰに表示する。
【０１７０】
このとき、配線Ｎｅｔ１〜Ｎｅｔ４に、電源電圧ＶＤＤを供給する電源配線や基準電位ＶＳＳを供給するグランド配線が隣接している場合には、これら電源配線、あるいはグランド配線も含めて隣接配線として抽出する。この処理は、図１２のステップＳ１０５の処理に対応し、図１１の解析支援制御部ＦＡＳに設けられた配線ペア抽出部ＰＰＥによって実行される。
【０１７１】
例えば、図１７の左上方に示す配線ペアの場合、配線Ｎｅｔ１と該配線Ｎｅｔ１に隣接する隣接配線Ｎｅｔ１−００１との配線ペアを表示しており、図１７の右下方には、配線Ｎｅｔ４と該配線Ｎｅｔ４に隣接する隣接配線Ｎｅｔ４−０５４との配線ペアを表示している。
【０１７２】
配線Ｎｅｔ１〜Ｎｅｔ４に、例えば２１０本、２４９本、２０本、５４本の隣接配線がそれぞれあり、各々の配線Ｎｅｔ１〜Ｎｅｔ４における隣接配線との配線ペアが５３３ペアある場合には、ディスプレイＤＳＰ上に５３３の配線ペアが表示されることになる。このように、配線Ｎｅｔ１〜配線Ｎｅｔ４までに隣接するすべての配線ペアをディスプレイＤＳＰ上に表示する。
【０１７３】
〈波形取得部の動作例〉
図１８は、図１１の解析支援制御部ＦＡＳに設けられた波形取得部ＷＦＡが取得した各配線の論理波形の一例を示す説明図である。
【０１７４】
配線ペア抽出部ＰＰＥがリストアップした配線に対して、次は論理シミュレーションによって論理波形、すなわち電圧波形を求める。この処理は、図１２のステップＳ１０６の処理に対応し、図１１の解析支援制御部ＦＡＳに設けられた波形取得部ＷＦＡによって実行される。
【０１７５】
配線ペア抽出部ＰＰＥは、論理波形を求めるために、配線名を論理シミュレータＳＭＬに送信する。論理シミュレータＳＭＬは、配線特定部ＰＳＦによって抽出された配線Ｎｅｔ１〜Ｎｅｔ４、および配線ペア抽出部ＰＰＥがリストアップした配線Ｎｅｔ１〜Ｎｅｔ４と配線ペアとなる配線の論理波形をそれぞれ観測する。
【０１７６】
ここで、４本の配線Ｎｅｔ１〜Ｎｅｔ４に対して、例えば５３３本の隣接配線がある場合、論理シミュレータＳＭＬは、図１８に示すように、４本の配線Ｎｅｔ１〜Ｎｅｔ４と該配線Ｎｅｔ１〜Ｎｅｔ４と配線ペアとなる５３３本の配線との合計５３７本の論理シミュレーションを行い、論理波形をそれぞれ観測する。この観測結果は、例えば、論理シミュレータＳＭＬが有する記憶部に格納される。
【０１７７】
続いて、配線ペア抽出部ＰＰＥがリストアップした配線Ｎｅｔ１〜Ｎｅｔ４における異電位時間帯を抽出する。この処理は、図１２のステップＳ１０７の処理に対応し、図１１の解析支援制御部ＦＡＳに設けられた異電位時間帯算出部ＤＰＴによって実行される。
【０１７８】
〈異電位時間帯算出部の動作例〉
図１９は、異電位時間帯算出部ＤＰＴが算出した異電位時間帯の抽出例を示す説明図である。
【０１７９】
まず、波形取得部ＷＦＡは、論理シミュレータＳＭＬが有する記憶部に格納されている論理波形を取得し、取得したすべての論理波形を異電位時間帯算出部ＤＰＴに送信する。異電位時間帯算出部ＤＰＴは、取得した配線Ｎｅｔ１〜Ｎｅｔ４と該配線Ｎｅｔ１〜Ｎｅｔ４の配線ペアとなる隣接配線との論理波形から異電位時間帯を算出する。
【０１８０】
図１９において、左側は、論理シミュレータＳＭＬから取得した論理波形を示しており、右側は、異電位時間帯算出部ＤＰＴが算出した異電位時間帯、および同電位時間帯の結果である。
【０１８１】
図１９の左側において、最上段は、配線Ｎｅｔ１の論理波形を示しており、その下方には、電源配線Ｐｏｗｅｒの論理波形を示している。電源配線の論理波形の下方には、グランド配線Ｇｒｏｕｎｄの論理波形を示している。ここで、電源配線Ｐｏｗｅｒ、およびグランド配線Ｇｒｏｕｎｄの論理波形があるのは、電源配線Ｐｏｗｅｒ、またはグランド配線Ｇｒｏｕｎｄとのショートの可能性を考慮してのことである。
【０１８２】
グランド配線の論理波形の下方には、配線Ｎｅｔ１に隣接する隣接配線の論理波形がそれぞれ示されている。ここで、図１７に示したように、配線Ｎｅｔ１に２１０本の隣接配線がある場合には、２１０本の論理波形Ｎｅｔ１−００１〜Ｎｅｔ１−２１０がそれぞれ算出されることになる。
【０１８３】
論理波形Ｎｅｔ１−２１０の下方には、図示しないが配線Ｎｅｔ２の論理波形が示され、該配線Ｎｅｔ２の論理波形の下方には、再び電源配線Ｐｏｗｅｒの論理波形、およびグランド配線Ｇｒｏｕｎｄの論理波形がそれぞれ示される。このグランド配線Ｇｒｏｕｎｄの論理波形の下方には、配線Ｎｅｔ２に隣接する隣接配線の論理波形がそれぞれ示されている。
【０１８４】
ここで、図１７に示したように、配線Ｎｅｔ２に２４９本の隣接配線がある場合には、２４９本の論理波形Ｎｅｔ２−００１〜Ｎｅｔ２−２４９がそれぞれ算出されることになる。このように、他の配線Ｎｅｔ３，Ｎｅｔ４においても、同様の構成で論理波形がそれぞれ示される。
【０１８５】
異電位時間帯算出部ＤＰＴは、配線Ｎｅｔ１の論理波形と電源配線Ｐｏｗｅｒの論理波形とが同じ電位となる時間帯である同電位時間帯と、配線Ｎｅｔ１の論理波形と電源配線Ｐｏｗｅｒの論理波形とが異なる電位となる時間帯である異電位時間帯とをそれぞれ算出し、その結果を出力する。
【０１８６】
図１９右側の最上段は、異電位時間帯算出部ＤＰＴが算出した配線Ｎｅｔ１の論理波形と電源配線Ｐｏｗｅｒの論理波形との同電位時間帯、および配線Ｎｅｔ１の論理波形と電源配線Ｐｏｗｅｒの論理波形との異電位時間帯の結果Ｐａｉｒ１−Ｐを示している。
【０１８７】
この結果Ｐａｉｒ１−Ｐにおいて、白抜き部分は、配線Ｎｅｔ１の論理波形と電源配線Ｐｏｗｅｒの論理波形とが異なる電位となっている異電位時間帯であり、ハッチング部分は、配線Ｎｅｔ１の論理波形と電源配線Ｐｏｗｅｒの論理波形とが同電位となっている同電位時間帯を示している。
【０１８８】
結果Ｐａｉｒ１−Ｐの下方には、配線Ｎｅｔ１の論理波形とグランド配線Ｇｒｏｕｎｄの論理波形とにおける算出結果を示す結果Ｐａｉｒ１−Ｇが示されており、該結果Ｐａｉｒ１−Ｇの下方には、配線Ｎｅｔ１の論理波形と論理波形Ｎｅｔ１−００１の論理波形とにおける算出結果を示す結果Ｐａｉｒ１−００１が示されている。
【０１８９】
以下、同様に、配線Ｎｅｔ１〜Ｎｅｔ４、および電源配線Ｐｏｗｅｒ、およびグランド配線Ｇｒｏｕｎｄを含むすべての隣接配線に対してそれぞれ結果が示される。ここで、図１７に示したように、配線Ｎｅｔ１に２１０本の隣接配線がある場合には、結果Ｐａｉｒ１−Ｐ，Ｐａｉｒ１−Ｇに加えて、２１０本の結果Ｐａｉｒ１−００１〜Ｐａｉｒ１−２１０が算出される。
【０１９０】
同様に、配線Ｎｅｔ２に２４９本の隣接配線がある場合には、結果Ｐａｉｒ２−Ｐ，Ｐａｉｒ２−Ｇに加えて、２４９本の結果Ｐａｉｒ２−００１〜Ｐａｉｒ２−２４９が算出される。
【０１９１】
同様に、配線Ｎｅｔ３に２０本の隣接配線がある場合には、結果Ｐａｉｒ３−Ｐ，Ｐａｉｒ３−Ｇに加えて、２０本の結果Ｐａｉｒ３−００１〜Ｐａｉｒ３−０２０が算出され、配線Ｎｅｔ４に５４本の隣接配線がある場合には、結果Ｐａｉｒ４−Ｐ，Ｐａｉｒ４−Ｇに加えて、５４本の結果Ｐａｉｒ４−００１〜Ｐａｉｒ４−０５４が算出される。
【０１９２】
〈指標データ算出部の動作例〉
続いて、異電位時間帯算出部ＤＰＴが算出した結果である同電位時間帯、および異電位時間帯に対して、どれだけのフォトンが入るかを算出する。この処理は、図１２のステップＳ１０８の処理に対応し、図１１の解析支援制御部ＦＡＳに設けられた指標データ算出部ＩＤＣによって実行される。
【０１９３】
まず、指標データ算出部ＩＤＣは、図１１の発光検出装置ＥＬＡにアクセスし、該発光検出装置ＥＬＡの記憶装置に格納された半導体チップにおける発光時間のデータを取得する。このデータは、図１２のステップＳ１０１の処理において発光検出装置ＥＬＡが検出した発光位置での発光時間のデータである。
【０１９４】
図２０は、異電位時間帯とフォトンとのカウンティングの一例を示す説明図である。
【０１９５】
指標データ算出部ＩＤＣは、発光時間のデータを取得すると、図２０（ａ）に示すように、該発光時間のデータを異電位時間帯と対照させる。そして、異電位時間帯に入るフォトンの数、および同電位時間帯に入るフォトンの数をそれぞれ算出する。異電位時間帯にフォトンが入れば、＋１とし、同電位時間帯にフォトンが入れば、−１とし、それぞれの合計をスコアとして算出する。
【０１９６】
図２０（ａ）において、例えば、結果Ｐａｉｒ１−Ｐの場合には、フォトンの総数が３８となっている。フォトン数が３８のうち、異電位時間帯に入っているフォトン数は１５であるので、カウント数は＋１５となる。また、同電位時間帯に入っているフォトン数は２３であるので、カウント数は−２３となる。よって、スコアは、１５−２３＝−８となる。
【０１９７】
このように、指標データ算出部ＩＤＣは、すべての結果Ｐａｉｒ１−Ｐ，Ｐａｉｒ１−Ｇ，Ｐａｉｒ１−００１〜Ｐａｉｒ１−２１０，Ｐａｉｒ２−Ｐ，Ｐａｉｒ２−Ｇ，Ｐａｉｒ２−００１〜Ｐａｉｒ２−２４９，Ｐａｉｒ３−Ｐ，Ｐａｉｒ３−Ｇ，Ｐａｉｒ３−００１〜Ｐａｉｒ３−０２０，Ｐａｉｒ４−Ｐ，Ｐａｉｒ４−Ｇ，Ｐａｉｒ４−００１〜Ｐａｉｒ４−０５４に対してスコアを算出する。指標データ算出部ＩＤＣは、算出した結果として、図２０（ｂ）に示すように、スコアと共に、例えばヒストグラムなどによっても表示する。
【０１９８】
なお、図２０の例では、結果Ｐａｉｒ１−００２におけるスコアが＋１０となっており、異電位時間帯におけるフォトン数が最も多いため、配線Ｎｅｔ１と隣接配線Ｎｅｔ１−００２に配線ショートが生じている可能性が高いことが推定される。ここでは、フォトンの総数が３８であるが、検出フォトン数を増やすことにより、さらに推定の確度を上げることができる。
【０１９９】
図２１は、図２０のスコア算出において、検出フォトン数を増加させた場合の一例を示す説明図である。
【０２００】
ここで、検出フォトン数を増加させた場合について検討する。
【０２０１】
まず、フォトンの捕捉では、シグナルとして入ってくるフォトンとノイズとして入ってくるフォトンがあるが、それぞれの平均を、１００フォトン／時間分割、１０フォトン／時間分割とする。
【０２０２】
実際には山谷があるが、平均として考えると、ノイズがシグナルの１／１０とするのはフォトン検出においては、リーズナブルな仮定であると考える。そのようなフォトン検出とすると、検出フォトンの時間分解イメージは、図２１（ａ）の上方に示す図となる。
【０２０３】
異電位時間帯、および同電位時間帯について、図２０にて説明した手法によりスコアを計算した場合、スコアのヒストグラムは、図２１（ｂ）に示すウィンドウのように表示される。
【０２０４】
この場合、結果Ｐａｉｒ１−００２のスコアが最も高く、２番目に高い結果Ｐａｉｒ１−Ｇの２倍近くとなっている。数値上においても、スコア値が＋１８１０に対して＋３０９０と明らかな差がある。
【０２０５】
この計算によって、最もショートしている可能性の高い配線ペアは、結果Ｐａｉｒ１−００２の配線ペア、すなわち配線Ｎｅｔ１、および隣接配線Ｎｅｔ１−００２であると、図２０の場合よりも高い確度にて推定することができる。
【０２０６】
ここでは、論理波形をシミュレートした範囲があまり広くないため、発光との比較、対照でマイナスのスコアが大きくなったペアがあるが、シミュレーション範囲が広ければ、実際には発光のタイミングに関係なく、異電位時間帯、および同電位時間帯が存在することになるため、ショートに関係ないペアについては、スコアが０付近に集中すると予想することができる。
【０２０７】
〈指標データ出力部の動作例〉
続いて、図２１にて示したスコアの算出結果に基づいて、ショートの可能性の高い配線ペアをソートし、例えばスコア値の最も高い最被疑配線ペアをハイライト表示する。この処理は、図１２のステップＳ１０９，Ｓ１１０の処理に対応し、図１１の解析支援制御部ＦＡＳに設けられた指標データ出力部ＩＤＯによって実行される。
【０２０８】
指標データ出力部ＩＤＯは、指標データ算出部ＩＤＣからスコアの算出結果を受け取ると、図１７に示した配線ペアの表示順をスコア値の高い順番となるようにソートを行い、ディスプレイＤＳＰに表示する。このとき、最もスコア値の高い配線ペアは、ハイライト表示を行う。
【０２０９】
図２０、あるいは図２１に示したように、スコア値の最も高い配線ペアは、結果Ｐａｉｒ１−００２の配線Ｎｅｔ１と隣接配線Ｎｅｔ１−００２であるので、解析支援装置ＢＡＳのディスプレイＤＳＰには、配線Ｎｅｔ１と隣接配線Ｎｅｔ１−００２との配線ペアがハイライト表示されて最初に表示されることになる。
【０２１０】
例えば、配線ペア抽出部ＰＰＥによって、図１７に示すように配線ペアがリストアップされた場合には、最もスコア値の高い配線Ｎｅｔ１と隣接配線Ｎｅｔ１−００２との配線ペアが左上方に表示される。
【０２１１】
配線Ｎｅｔ１と隣接配線Ｎｅｔ１−００２との配線ペアの左側には、２番目にスコア値の高い配線Ｎｅｔ１とグランド配線Ｇｒｏｕｎｄとのペア配線が表示されることになる。そして、観測者は、ディスプレイＤＳＰに表示された結果に基づいて、ハードウェア的な解析を行う。
【０２１２】
ハードウェア的な解析は、最もスコア値が高い、すなわち最もショートが疑われる配線Ｎｅｔ１と隣接配線Ｎｅｔ１−００２との配線ペアの両配線に、ＦＩＢによってパッドを形成して、それらのパッドに針当てしてＯＢＩＲＣＨ（Optical Beam Induces Resistance Change）解析すればよい。
【０２１３】
その場合には、たとえ隣接配線間の併走距離が長い場合でも、ショート箇所を数μｍ程度に絞り込むことが可能となる。
【０２１４】
また、発光領域にゲートが含まれる配線全てについてＦＩＢでパッドを形成してＥＢＡＣ解析を実施し、該ＥＢＡＣ解析でショート配線が観察できた時には、その配線にパッドを形成してＯＢＩＲＣＨ解析してショート箇所を特定するようにしてもよい。
【０２１５】
以上のようにして、本実施の形態における不良解析方法を実現することができる。本実施の形態１における不良解析方法では、特定配線とショートしている相手配線を推定するまでの代表的な不良解析方法を記載している。
【０２１６】
ただし、当然、解析すべき不良は、不良によって様相が異なっており、いずれかの解析プロセスを飛ばしたり、発光解析だけでなく、ＯＢＩＲＣＨ解析を併用して、解析対象配線である特定配線を特定したり、数種類の故障診断を実施したりすることもできる。いずれにしても、その都度、最も確実性が高い一方、解析時間をできる限り低減できる手法を選択して不良解析を進めることが望ましい。
【０２１７】
なお、図１２に示すフローチャートでは、ショートしている可能性の高い配線ペアを推定する工程までを記載しているが、さらに不良解析を進めれば、別の解析手法、例えば、ＥＢＡＣ解析のような解析手法で相手配線を物理的に特定し、さらに、解析対象配線である特定配線と相手配線に針当てをしたＯＢＩＲＣＨ解析を実施するなどで不良の要因となった欠陥の位置を特定する手順を踏む。
【０２１８】
そして、最終的には、ＳＥＭ（Scanning Electron Microscope）、またはＴＥＭ（Transmission Electron Microscope）などで欠陥を観察し、さらに、ＥＤＸ（Energy Dispersion X-ray Spectroscopy）やＳＩＭＳ（Secondary Ion Mass Spectroscopy）などで元素を特定する物理解析プロセスを進める。これにより、欠陥の正体を明らかにして、不良原因を取り除く対策に結びつけることができる。
【０２１９】
〈本実施の形態の優位性について〉
以下では、さらに、本実施の形態における技術的思想に優位性について、本発明者が検討した技術との対比しながら説明する。本実施の形態における技術的思想が想到される前の従来技術においては、例えば、解析対象配線である特定配線と短絡、いわゆるショートしている相手配線とを特定する不良解析技術としてＥＢＡＣ解析が利用されている。
【０２２０】
まず、このＥＢＡＣ解析技術について図面を参照しながら説明する。図２２は、ＥＢＡＣ解析技術のメカニズムの説明図である。
【０２２１】
図２２において、例えば、半導体基板１Ｓには、集積回路の一部を構成する電界効果トランジスタが形成されている。この電界効果トランジスタは、半導体基板１Ｓ内に半導体領域であるソース領域ＳＲとドレイン領域ＤＲを有し、このソース領域ＳＲとドレイン領域ＤＲの間の領域がチャネル領域となる。そして、チャネル領域上には、ゲート絶縁膜ＧＯＸを介してゲート電極Ｇが形成されている。
【０２２２】
このように構成されている電界効果トランジスタには、配線が電気的に接続されている。例えば、ソース領域ＳＲには、ソース配線ＳＬが電気的に接続され、ドレイン領域ＤＲには、ドレイン配線ＤＬが電気的に接続されている。
【０２２３】
また、ゲート電極Ｇには、ゲート配線ＧＬが電気的に接続されている。これらのゲート配線ＧＬ、ドレイン配線ＤＬ、および、ソース配線ＳＬは、複数の配線層で構成され、配線層は層間絶縁膜ＩＬに形成される。
【０２２４】
ここで、図２２に示すゲート配線ＧＬが解析対象配線であるとする。この場合、ＥＢＡＣ解析では、このゲート配線ＧＬと電気的に接続されるパッドＦＰＤを、例えば、ＦＩＢ加工によって形成する。
【０２２５】
ＥＢＡＣ解析では、まず、電子ビーム照射・走査部ＥＢＵから集積回路に照射した電子が加速電圧に依存した深さまで侵入する。この場合、ゲート配線ＧＬに電子を照射するように加速電圧が調整されているものとする。
【０２２６】
そして、ゲート配線ＧＬに吸収された電子は、ゲート配線ＧＬを通り、パッドＦＰＤに接触しているプローブＰＲＢから引き出される。プローブＰＲＢに引き出された電子からなる電流は、増幅器ＡＭＰで増幅された後、走査電子顕微鏡に入力されて２次元画像が形成される。これにより、ゲート配線ＧＬのイメージを観察することができる。
【０２２７】
ここで、ゲート配線ＧＬにオープン不良が発生している場合には、レイアウトデータとは異なり、ゲート配線ＧＬの途中で配線イメージが途切れることになる。一方、ゲート配線ＧＬにショート不良が発生している場合には、ゲート配線ＧＬとショートしている相手配線の配線イメージが観察される。このようなメカニズムによって、ＥＢＡＣ解析では、例えば、特定配線とショートしている相手配線を特定することができる。
【０２２８】
以下では、解析対象配線の特定から物理解析に至る従来技術における不良解析の流れについて説明する。
【０２２９】
図２３は、本発明者が検討した不良解析の流れを示すフローチャートである。図２３に示すように、まず、ショート不良に関係のある特定配線が特定されると（Ｓ２０１）、続いて、第１ＦＩＢ加工によって、この特定配線と電気的に接続する第１パッドを形成する（Ｓ２０２）。
【０２３０】
その後、ＥＢＡＣ解析を実施することにより、特定配線とショートしている相手配線を特定する（Ｓ２０３）。このとき、特定配線と相手配線との間に近接する箇所が複数ある場合、どの箇所がショート箇所であるかを特定できない。このため、第２ＦＩＢ加工によって、相手配線と電気的に接続する第２パッドを形成する（Ｓ２０４）。
【０２３１】
そして、特定配線と電気的に接続する第１パッドと、相手配線と電気的に接続する第２パッドとの両方に針当てを実施してＯＢＩＲＣＨ解析を実施する（Ｓ２０５）。配線による電流経路に比較してショート箇所は抵抗が高いため、ＯＢＩＲＣＨ解析において、レーザを照射した際、ショート箇所は、電流経路の中でより強い反応を得ることができることから、ショート箇所を特定することができる。
【０２３２】
このようにして、特定配線とショートしている相手配線の特定と、ショート箇所を特定した後、物理解析を実施する（Ｓ２０６）。
【０２３３】
上述した技術における不良解析では、解析対象配線である特定配線と電気的に接続する第１パッドを形成する第１ＦＩＢ加工工程と、相手配線と電気的に接続する第２パッドを形成する第２ＦＩＢ加工工程が別工程で存在する。
【０２３４】
このＦＩＢ加工工程は、形成するために時間を要することが多いため、第１ＦＩＢ加工工程と第２ＦＩＢ加工工程が別々に存在すると、不良解析時間が長くなってしまう。
【０２３５】
なお、本実施の形態における主な適用対象は、例えば、マイコン、ＳＯＣ（System On Chip）などのロジック回路を含む集積回路であるが、これに限るものではなく、例えば、内蔵メモリの周辺回路やメモリ内部の不良解析や、アナログ回路の不良解析にも幅広く適用できる可能性がある。
【０２３６】
以上によれば、発光位置と発光時間のデータを取得すれば、ショートが疑われる配線ペアを推定することが可能となる。多数の配線ペアが存在した場合であっても、それら配線ペアのなかから、効率よく、ショートが疑われる配線ペアを推定することができる。それによって、不良解析の成功率の向上も図ることができ、解析時間を短縮することができる。
【０２３７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２３８】
１Ｓ  半導体基板
ＳＲ  ソース領域
ＤＲ  ドレイン領域
ＧＯＸ  ゲート絶縁膜
Ｇ  ゲート電極
ＳＬ  ソース配線
ＤＬ  ドレイン配線
ＧＬ  ゲート配線
ＩＬ  層間絶縁膜
ＦＰＤ  パッド
ＥＢＵ  電子ビーム照射・走査部
ＳＥＤ  ２次電子検出器
ＭＬ  多層配線層
Ｌ  配線
ＬＤＵ  光検出部
ＣＬ１  セル
ＣＬ２  セル
ＣＬ３  セル
ＣＬ４  セル
ＳＴ  ショート箇所
ＳＭＬ  論理シミュレータ
ＥＬＡ  発光検出装置
ＢＡＳ  解析支援装置
ＣＰＵ  制御部
ＲＯＭ  不揮発性記憶部
ＲＡＭ  揮発性記憶部
ＤＳＰ  ディスプレイ
ＫＥＹ  キーボード
ＭＵＳ  マウス
ＣＢＤ  通信ボード
ＲＭＤ  リムーバルディスク装置
ＣＶＤ  ＣＤ／ＤＶＤ−ＲＯＭ装置
ＨＤＤ  ハードディスク装置
ＰＲＴ  プリンタ
ＳＣＮ  スキャナ
ＦＡＳ  解析支援制御部
ＢＵＳ  バス
ＰＲＧ  プログラム群
ＦＬＥ  ファイル群
ＬＴＤ  発光位置取得部
ＧＥＴ  ゲート抽出部
ＰＳＦ  配線特定部
ＰＰＥ  配線ペア抽出部
ＷＦＡ  波形取得部
ＤＰＴ  異電位時間帯算出部
ＩＤＣ  指標データ算出部
ＩＤＯ  指標データ出力部
ＬＨＴ  発光点
ＬＢＸ  発光ボックス
Ｇ１  ゲート
Ｇ２  ゲート
Ｇ３  ゲート
Ｇ４  ゲート
ＰＲＢ  プローブ
ＡＭＰ  増幅器
【図１】
2014135314.tif 000003
【図２】
2014135314.tif 000004
【図３】
2014135314.tif 000005
【図４】
2014135314.tif 000006
【図５】
2014135314.tif 000007
【図６】
2014135314.tif 000008
【図７】
2014135314.tif 000009
【図８】
2014135314.tif 000010
【図９】
2014135314.tif 000011
【図１０】
2014135314.tif 000012
【図１１】
2014135314.tif 000013
【図１２】
2014135314.tif 000014
【図１３】
2014135314.tif 000015
【図１４】
2014135314.tif 000016
【図１５】
2014135314.tif 000017
【図１６】
2014135314.tif 000018
【図１７】
2014135314.tif 000019
【図１８】
2014135314.tif 000020
【図１９】
2014135314.tif 000021
【図２０】
2014135314.tif 000022
【図２１】
2014135314.tif 000023
【図２２】
2014135314.tif 000024
【図２３】
2014135314.tif 000025