(57)【要約】      （修正有）【課題】シリコンナノワイヤＭＯＳＦＥＴのようなトランジスタのソースおよびドレイン抵抗を抽出するため、抵抗抽出装置、抵抗抽出方法を提供する。【解決手段】半導体素子のターンオンおよびターンオフ状態で測定される半導体素子のパラメータ値を受信し（Ｓ１１００）、ターンオフ状態で測定されたパラメータ値を用いて、電圧に独立的な抵抗値を抽出し（Ｓ１１１０）、ターンオン状態で測定されたパラメータ値を受信して（Ｓ１１２０）、半導体素子に印加される電圧に従属的な抵抗値を抽出する（Ｓ１１３０）。【選択図】図１１
2014112673.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子のターンオンおよびターンオフ状態で測定される前記半導体素子のパラメータ値を受信するインターフェース部と、
前記ターンオフ状態で測定されたパラメータ値を用いて、前記電圧に独立的な抵抗値を算出し、前記ターンオン状態で測定されたパラメータ値を用いて、前記半導体素子に印加される電圧に従属的な抵抗値を算出する抵抗値算出部と、
前記受信されたパラメータ値を用いて、前記独立的な抵抗値および前記従属的な抵抗値をそれぞれ算出するように前記抵抗値算出部を制御する制御部と
を含む抵抗抽出装置。
【請求項２】
前記抵抗値算出部は、前記独立的な抵抗値を算出するために、前記半導体素子のＹパラメータ値を用い、前記従属的な抵抗値を算出するために、前記半導体素子のＺパラメータ値を用いることを特徴とする請求項１に記載の抵抗抽出装置。
【請求項３】
前記抵抗値算出部は、前記ターンオフ状態で独立的な抵抗値を算出し、前記算出された独立的な抵抗値を前記ターンオン状態のパラメータ値でディエンベディング（ｄｅｅｍｂｅｄｄｉｎｇ）し、前記ディエンベディングした後のＺパラメータ値を用いて前記従属的な抵抗値を算出することを特徴とする請求項２に記載の抵抗抽出装置。
【請求項４】
前記抵抗値算出部は、周波数の変化によるそれぞれの抵抗値を抽出することを特徴とする請求項１に記載の抵抗抽出装置。
【請求項５】
前記半導体素子は、ソースおよびドレイン電極の間のチャネル層に形成されるＨＤＤ（Ｈｅａｖｉｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）およびＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を含み、
前記ＨＤＤ領域は、前記ソースおよびドレイン電極に隣接してそれぞれ形成され、
前記ＬＤＤ領域は、前記ＨＤＤ領域に隣接してそれぞれ形成されることを特徴とする請求項１に記載の抵抗抽出装置。
【請求項６】
前記ＨＤＤ領域は前記独立的な抵抗値を含み、前記ＬＤＤ領域は前記従属的な抵抗値を含むことを特徴とする請求項５に記載の抵抗抽出装置。
【請求項７】
半導体素子のターンオフ状態で測定されるパラメータ値を受信するステップと、
前記ターンオフ状態で測定されるパラメータ値を用いて、前記半導体素子に印加される電圧に独立的な抵抗値を算出するステップと、
前記半導体素子のターンオン状態で測定されるパラメータ値を受信するステップと、
前記ターンオン状態で測定されるパラメータ値を用いて、前記半導体素子に印加される電圧に従属的な抵抗値を算出するステップと
を含む抵抗抽出方法。
【請求項８】
前記従属的な抵抗値を算出するステップは、前記半導体素子のＺパラメータ値を用い、
前記独立的な抵抗値を算出するステップは、前記半導体素子のＹパラメータ値を用いることを特徴とする請求項７に記載の抵抗抽出方法。
【請求項９】
前記従属的な抵抗値を算出するステップは、前記ターンオフ状態で測定されて抽出された前記独立的な抵抗値を前記ターンオン状態で測定されたＺパラメータ値でディエンベディング（ｄｅｅｍｂｅｄｄｉｎｇ）し、前記従属的な抵抗値を算出することを特徴とする請求項８に記載の抵抗抽出方法。
【請求項１０】
前記半導体素子は、ソースおよびドレイン電極の間のチャネル層に形成されるＨＤＤ（Ｈｅａｖｉｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）およびＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を含み、
前記ＨＤＤ領域は、前記ソースおよびドレイン電極に隣接してそれぞれ形成され、
前記ＬＤＤ領域は、前記ＨＤＤ領域に隣接してそれぞれ形成されることを特徴とする請求項７に記載の抵抗抽出方法。
【請求項１１】
前記独立的な抵抗値を算出するステップは、前記ＨＤＤ領域の抵抗値を算出し、
前記従属的な抵抗値を算出するステップは、前記ＬＤＤ領域の抵抗値を算出することを特徴とする請求項１０に記載の抵抗抽出方法。
【請求項１２】
抵抗抽出方法を実行するためのプログラムを含むコンピュータ読み取り可能な記録媒体において、
前記抵抗抽出方法は、
半導体素子のターンオフ状態で測定されるパラメータ値を受信するステップと、
前記ターンオフ状態で測定されるパラメータ値を用いて、前記半導体素子に印加される電圧に独立的な抵抗値を算出するステップと、
前記半導体素子のターンオン状態で測定されるパラメータ値を受信するステップと、
前記ターンオン状態で測定されるパラメータ値を用いて、前記半導体素子に印加される電圧に従属的な抵抗値を算出するステップ
とを実行するコンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗抽出装置、抵抗抽出方法およびコンピュータ読み取り可能な記録媒体に関し、より詳細には、例えば、シリコンナノワイヤＭＯＳＦＥＴのようなトランジスタのソースおよびドレイン抵抗を抽出するために、半導体素子に印加されたバイアス（ｂｉａｓ）に従属的な成分と独立的な成分とに分離して抽出するための抵抗抽出装置、抵抗抽出方法およびコンピュータ読み取り可能な記録媒体に関する。
【背景技術】
【０００２】
次世代の素子構造の開発研究は、これまで主にコンピュータシステムに適用する各種メモリ、ＣＰＵ、デジタル回路の構成に使用することを目的として進められ、究極的にＣＭＯＳ素子の極微細化を通じて、高集積かつ低電力のＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）実現を目標としている。
【０００３】
しかし、衛星通信と自動車（ａｕｔｏｍｏｂｉｌｅ）システム、そして、移動無線通信市場で広く使用される最近の多機能性集積回路は、単にデジタルブロックのみから構成されるものではなく、ＲＦ／アナログ信号の送受信端ブロック、トランシーバ、ＲＦ低雑音増幅器（ＬＮＡ）、ミキサーのような多様なＲＦ／アナログブロックを含んでいる。
【０００４】
よって、正確な高周波ブロック回路の設計のために、ＣＯＭＳ素子の発達と、更に単位素子に対する正確な超高周波モデルとパラメータ抽出法が開発されなければならず、それを通じて回路検証も必ず必要になる。
【０００５】
それに関連し、従来には高周波に基づいた抵抗の抽出方法が知られているが、このような方法は、線形回帰分析を必要とし、分析を進める間に測定値の変化のために、誤差が生じる可能性がある。それにより、正確かつ信頼できるデータの確保が難しいという問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】韓国登録特許第０８２９１５９号
【特許文献２】韓国登録特許第０９９２８３４号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、シリコンナノワイヤＭＯＳＦＥＴのようなトランジスタのソースおよびドレイン抵抗を抽出するために、半導体素子に印加されたバイアス（ｂｉａｓ）に従属的な成分と独立的な成分とに分離して抽出するための抵抗抽出装置、抵抗抽出方法およびコンピュータ読み取り可能な記録媒体を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の実施形態に係る抵抗抽出装置は、半導体素子のターンオンおよびターンオフ状態で測定される前記半導体素子のパラメータ値を受信するインターフェース部と、前記ターンオフ状態で測定されたパラメータ値を用いて、前記電圧に独立的な抵抗値を算出し、前記ターンオン状態で測定されたパラメータ値を用いて、前記半導体素子に印加される電圧に従属的な抵抗値を算出する抵抗値算出部と、前記受信されたパラメータ値を用いて、前記独立的な抵抗値および前記従属的な抵抗値をそれぞれ算出するように前記抵抗値算出部を制御する制御部とを含む。
【０００９】
前記抵抗値算出部は、前記独立的な抵抗値を算出するために、前記半導体素子のＹパラメータ値を用い、前記従属的な抵抗値を算出するために、前記半導体素子のＺパラメータ値を用いてよい。
【００１０】
前記抵抗値算出部は、前記ターンオフ状態で独立的な抵抗値を算出し、前記算出された独立的な抵抗値を前記ターンオン状態のパラメータ値でディエンベディング（ｄｅｅｍｂｅｄｄｉｎｇ）し、前記ディエンベディングした後のＺパラメータ値を用いて前記従属的な抵抗値を算出してよい。
【００１１】
前記抵抗値算出部は、周波数の変化によるそれぞれの抵抗値を抽出してよい。
【００１２】
前記半導体素子は、ソースおよびドレイン電極の間のチャネル層に形成されるＨＤＤ（Ｈｅａｖｉｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）およびＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を含み、前記ＨＤＤ領域は、前記ソースおよびドレイン電極に隣接してそれぞれ形成され、前記ＬＤＤ領域は、前記ＨＤＤ領域に隣接してそれぞれ形成されてよい。
【００１３】
前記ＨＤＤ領域は前記独立的な抵抗値を含み、前記ＬＤＤ領域は前記従属的な抵抗値を含んでよい。
【００１４】
本発明の実施形態に係る抵抗抽出方法は、半導体素子のターンオフ状態で測定されるパラメータ値を受信するステップと、前記ターンオフ状態で測定されるパラメータ値を用いて、前記半導体素子に印加される電圧に独立的な抵抗値を算出するステップと、前記半導体素子のターンオン状態で測定されるパラメータ値を受信するステップと、前記ターンオン状態で測定されるパラメータ値を用いて、前記半導体素子に印加される電圧に従属的な抵抗値を算出するステップとを含む。
【００１５】
前記従属的な抵抗値を算出するステップは、前記半導体素子のＺパラメータ値を用い、前記独立的な抵抗値を算出するステップは、前記半導体素子のＹパラメータ値を用いてよい。
【００１６】
前記従属的な抵抗値を算出するステップは、前記ターンオフ状態で測定されて抽出された前記独立的な抵抗値を前記ターンオン状態で測定されたＺパラメータ値でディエンベディング（ｄｅｅｍｂｅｄｄｉｎｇ）し、前記従属的な抵抗値を算出してよい。
【００１７】
前記半導体素子は、ソースおよびドレイン電極の間のチャネル層に形成されるＨＤＤ（Ｈｅａｖｉｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）およびＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を含み、前記ＨＤＤ領域は、前記ソースおよびドレイン電極に隣接してそれぞれ形成され、前記ＬＤＤ領域は、前記ＨＤＤ領域に隣接してそれぞれ形成されてよい。
【００１８】
前記独立的な抵抗値を算出するステップは、前記ＨＤＤ領域の抵抗値を算出し、前記従属的な抵抗値を算出するステップは、前記ＬＤＤ領域の抵抗値を算出してよい。
【００１９】
本発明の実施形態に係るコンピュータ読み取り可能な記録媒体は、抵抗抽出方法を実行するためのプログラムを含むコンピュータ読み取り可能な記録媒体において、前記抵抗抽出方法は、半導体素子のターンオフ状態で測定されるパラメータ値を受信するステップと、前記ターンオフ状態で測定されるパラメータ値を用いて、前記半導体素子に印加される電圧に独立的な抵抗値を算出するステップと、前記半導体素子のターンオン状態で測定されるパラメータ値を受信するステップと、前記ターンオン状態で測定されるパラメータ値を用いて、前記半導体素子に印加される電圧に従属的な抵抗値を算出するステップとを実行する。
【発明の効果】
【００２０】
以上説明したように、本発明によれば、抵抗抽出方法の信頼性を検証することができるだけでなく、更に、半導体素子の良好および不良を判断する根拠として使用することができる。仮に、不良と判断される際、不良特性を補正する回路を構成することで、多様な高周波ブロック回路を設計することができるようになる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態に係る半導体素子の検査システムを示す図である。
【図２】図１の半導体素子の切断線（Ｉ−Ｉ’）に沿った断面図である。
【図３】図１の抵抗抽出装置の細部構造を示すブロック図である。
【図４】図１の半導体素子に電圧印加時の等価回路図である。
【図５】図１の半導体素子に電圧非印加時の等価回路図である。
【図６】本発明の実施形態に係るシミュレーション結果を示す図である。
【図７】本発明の実施形態に係るシミュレーション結果を示す図である。
【図８】本発明の実施形態に係るシミュレーション結果を示す図である。
【図９】本発明の実施形態に係るシミュレーション結果を示す図である。
【図１０】本発明の実施形態に係る半導体素子の検査結果を示す図である。
【図１１】本発明の実施形態に係る抵抗抽出方法を示すフローチャートである。
【発明を実施するための形態】
【００２２】
以下に添付図面を参照しながら、本発明の好適な実施形態について詳細に説明する。
【００２３】
図１は、本発明の実施形態に係る半導体素子の検査システムを示す図であり、図２は、図１の半導体素子の切断線（Ｉ−Ｉ’）に沿った断面図である。
【００２４】
図１および図２に示すように、本発明の実施形態に係る半導体素子の検査システム１０００は、測定装置１１０および抵抗抽出装置１２０の一部または全部を含み、半導体１００を更に含んでよい。
【００２５】
ここで、一部または全部を含むとは、一部の構成要素が省略されたり、抵抗抽出装置１２０のような一部の構成要素が測定装置１１０のような他の構成要素に統合されるもの等を意味するものとして、発明の十分な理解を促すために、全部を含むものとして説明を進める。
【００２６】
本発明の実施形態に係る半導体素子１００は、シリコンナノワイヤＭＯＳＦＥＴが望ましいが、全てのＭＯＳＦＥＴ形態の素子を含むことができる。より正確には、一般ＭＯＳＦＥＴと違って、ソース／チャネル／ドレインが基板と分離しているナノワイヤ、ＳＯＩ  ＦｉｎＦＥＴ等の素子か、一般的なＭＯＳＦＥＴでも基板抵抗と結合キャパシタンス（ｊｕｎｃｔｉｏｎ  ｃａｐａｃｉｔａｎｃｅ）が小さい素子等が、本発明の実施形態に係る半導体素子１００として適してよい。
【００２７】
例えば、シリコンナノワイヤＭＯＳＦＥＴは、図１および図２において分かるように、シリコンナノワイヤ１０１を包み込むゲート酸化膜１０３と、ソースおよびドレイン電極１０５、１０７と、チャネル層１０９およびゲート電極１１１を含んでよい。このとき、ソースおよびドレイン電極１０５、１０７とゲート電極１１１とは、円筒状に形成され、チャネル層１０９は、ショートチャネル効果を防止するために、短いチャネル長を有するように、ＨＤＤ（Ｈｅａｖｉｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域とＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域とを含んでよい。ここで、ＬＤＤ領域は、ＨＤＤ領域より低いドーパント（ｄｏｐａｎｔ）濃度と、より低い深さを有するが、ゲート電極１１１に更に隣接することができ、ＭＯＳＦＥＴのチャネル長を決定する。逆に、ＨＤＤ領域は、より低い接続抵抗を有する。
【００２８】
測定装置１１０は、ＲＦ測定を行うＰＮＡ（Ｐｈａｓｅ  Ｎｅｔｗｏｒｋ  Ａｎａｌｙｚｅｒ）を含むことができる。このような測定装置１１０は、半導体素子１００にバイアスの電圧印加時と電圧非印加時とのパラメータを測定することができる。ここで、パラメータは、半導体素子１００のＹパラメータおよびＺパラメータを含むことができるが、仮に、測定装置１１０は、Ｙパラメータの測定のために、入力および出力アドミッタンス（Ｙ１１、Ｙ２２）、順方向および逆方向の伝達アドミッタンス（Ｙ１２、Ｙ２１）を測定することができる。
【００２９】
より正確に説明すると、測定装置１１０は、半導体素子１００が強反転領域（ＶＧＳ>Ｖｔｈ、ＶＤＳ＝０Ｖ）で動作される際、Ｚパラメータを測定し、半導体素子１００がターンオフ状態、すなわち、ＶＧＳ＝ＶＤＳ＝０Ｖの際、Ｙパラメータを測定した後、測定結果を抵抗抽出装置１２０に提供することができる。
【００３０】
なお、測定装置１１０は、周波数を調節することができる役割を担うことができる。仮に、本発明の実施形態に係る周波数の調整は、略１００ＧＨｚまでの範囲内で調整することができる。仮に、測定装置１１０は、抵抗抽出装置１２０に接続されて周波数を調整することができるが、このように調整された周波数の変化に応じて、抵抗抽出装置１２０から抽出された半導体素子１００の抵抗値、更には、キャパシタンス値が周波数の変化に応じてどのような変化を示すかを検証することができる。それにより、もし、周波数による変化が一定の時、本発明の実施形態に係る抵抗抽出方法は、その信頼性が認められない。もし、信頼性が検証された状態で、半導体素子１００の抵抗値およびキャパシタンス値が周波数の変化に対して一定ではない場合、半導体素子１００を不良と判断することができる根拠になることもできる。その結果、回路設計時に、当該根拠を用いて適切な補正回路を追加することができる。
【００３１】
抵抗抽出装置１２０は、デスクトップコンピュータを含み、ノートパソコンおよびスマートフォン等のような端末装置を含むことができる。抵抗抽出装置１２０は、測定装置１１０で測定されたパラメータ値を受けて分析するようになる。このような分析を通じて、抵抗抽出装置１２０は半導体素子１００でバイアス電圧に独立的な抵抗値と従属的な抵抗値とを抽出することができる。例えば、抵抗抽出装置１２０は、半導体素子１００のターンオフ状態のチャネル抵抗が反映されたアルゴリズム形態のプログラムを保存し、それを実行させて当該抵抗値を抽出することができる。
【００３２】
例えば、抵抗抽出装置１２０は、半導体素子１００のターンオフ状態で測定されたＹパラメータ値を用いて、バイアス電圧（ＶＧＳ）に独立的な抵抗成分を抽出することができる。なお、抵抗抽出装置１２０は、半導体素子１００のターンオン状態で測定されたＺパラメータ値を用いて、バイアス電圧（ＶＧＳ）に従属的な抵抗成分を抽出することができるが、このとき、従属的な抵抗成分の値は、ターンオフ状態で独立的な抵抗成分の値を抽出した後に抽出した独立的な成分の値をターンオン状態のパラメータ値でディエンベディングし、その後に、Ｚパラメータ値を用いて従属的な抵抗値を抽出するようになる。その他に、詳細な内容については後述する。
【００３３】
なお、抵抗抽出装置１２０は、抽出した抵抗値、更に、キャパシタンス値が測定装置１１０で調整された周波数の変化に応じて、どのような変化を示すかに対するシミュレーション結果を示すことができる。このようなシミュレーション結果は、本発明の実施形態で提案した抵抗抽出方法の信頼性検証に使用されてよい。
【００３４】
図３は、図１の抵抗抽出装置の細部構造を示すブロック図である。
【００３５】
図３を図１とともに参照すると、本発明の実施形態に係る抵抗抽出装置１２０は、インターフェース部３００と、制御部３１０および抵抗値抽出部３２０の一部または全部を含んでよく、保存部等を含んでよい。ここで、一部または全部を含むことは、上記内容と同様である。
【００３６】
インターフェース部３００は、通信インターフェース部およびユーザインターフェース部を含み、ここで、ユーザインターフェース部は、ユーザ命令を受信するボタン部またはディスプレイ部を含むことができる。ディスプレイ部は、シミュレーション結果を表示することができる。インターフェース部３００、より正確には、通信インターフェース部は測定装置１１０で測定された半導体素子１００の素子のパラメータ値を受信する。このとき、パラメータ値は、半導体素子１００はターンオンおよびターンオフ状態で測定されたパラメータとして、ＹパラメータおよびＺパラメータの測定が行われてよい。
【００３７】
制御部３１０は、インターフェース部３００および抵抗値抽出部３２０等の動作全般を制御することができる。例えば、制御部３１０は、インターフェース部３００に受信されたパラメータ値を抵抗値抽出部３２０に提供することができ、このとき、抵抗値抽出部３２０に保存されたアルゴリズムまたはプログラムを実行させることができる。
【００３８】
抵抗値抽出部３２０は、受信されたパラメータを分析し、仮に、保存されたアルゴリズムを実行してパラメータに含まれた抵抗値を抽出することができる。ここで、アルゴリズムは、半導体素子１００のターンオフ時にチャネル抵抗が反映されたアルゴリズムに該当されてよい。抵抗値抽出部３２０は、多様な抵抗パラメータが反映された結果として、パラメータを受信した後、各パラメータに含まれた多様なパラメータの値を抽出すると見なしてよい。そのために、抵抗値抽出部３２０は、ターンオフ状態で測定されて受信されたＹパラメータを用いて半導体素子１００がバイアスに独立的な抵抗成分を抽出し、ターンオン状態で測定されて受信されたＺパラメータを用いて半導体素子１００がバイアスに従属的な抵抗成分を抽出することができる。このとき、キャパシタンス値は、仮にＹパラメータの虚数部から得ることができる。
【００３９】
図４は、図１の半導体素子に電圧印加時の等価回路図であり、図５は、図１の半導体素子に電圧非印加時の等価回路図である。
【００４０】
図４は、強反転領域、すなわち、バイアス電圧が印加された状態で動作しているシリコンナノワイヤＭＯＳＦＥＴの等価回路として、等価回路でＣｇｓとＣｇｄとは、それぞれ内部ゲート／ソース、ゲート／ドレインキャパシタンスを示し、ＣｇｓｅとＣｇｄｅとは、それぞれ外部ゲート／ソース、ゲート／ドレインキャパシタンスを示し、ＲｅｌｅｃｔとＲｃｈとの抵抗成分は、それぞれゲート電極抵抗とチャネル抵抗とを示す。ソース／ドレイン抵抗側面で、ＲｓｉとＲｄｉとは、ＶＧＳに従属的なソース／ドレイン直列抵抗であり、ＲｓｅとＲｄｅとは、ＶＧＳに独立的なソース、ドレイン直列抵抗になる。
【００４１】
なお、半導体素子１００がターンオフ状態の際、チャネルに電荷がないため、図５のように、内部ゲートキャパシタンス成分は無視されてよい。図５において、Ｒｏｆｆとは、ターンオフ状態でソースとドレイン領域との間の強い抵抗成分を意味する。チャネル領域による強い抵抗は、反転層が存在しないことを意味し、強い抵抗は、ＭＯＳＦＥＴの全直列抵抗に追加される。
【００４２】
シリコンナノワイヤＭＯＳＦＥＴのＶＧＳに独立的な抵抗成分、すなわち、ＲｓｅとＲｄｅとは、図４の小信号回路に対するＹパラメータ分析から抽出されてよい。半導体素子１００のターンオフ状態で単純化された等価回路に対するＹパラメータは（数式１）ないし（数式３）のように表現されてよい。
【００４３】
【数１】
2014112673.tif 000003
【００４４】
（数式１）ないし（数式３）において、キャパシタンスはＹパラメータの虚数部（ｉｍａｇｉｎａｒｙ  ｐａｒｔ）から得ることができる。
【００４５】
よって、抵抗に関連する成分に対する数式は、（数式４）ないし（数式８）のように、再び表すことができる。
【００４６】
【数２】
2014112673.tif 000004
【００４７】
（数式４）ないし（数式８）によって高周波における漸近値なしに低周波数データを用いてパラメータを抽出することができるようになる。
【００４８】
Ｒｅｌｅｃｔ、Ｒｓｅ、Ｒｄｅ、ＣｇｓｅおよびＣｇｄｅは、図４の小信号等価回路からディエンベディング（ｄｅｅｍｂｅｄｄｉｎｇ）される。ここで、ここで、ディエンベディングとは、一種の逆行列を利用する方法に該当されてよい。言い換えると、ターンオフ状態の抵抗値等を先に抽出し、その値をターンオン状態でディエンベディング（或いは、除去）すると、Ｒｅｌｅｃｔ、Ｒｓｅ、Ｒｄｅ、ＣｇｓｅおよびＣｇｄｅがなくなった部分のみが残るようになり、その時のＺパラメータを用いてターンオン状態の従属的な値を抽出することができる。
【００４９】
上記の値のディエンベディング後にＺパラメータは、（数式９）ないし（数式１１）のように表現されてよい。
【００５０】
【数３】
2014112673.tif 000005
【００５１】
（数式９）ないし（数式１１）から、Ｒｓｉ、ＲｄｉおよびＲｃｈは、（数式１２）ないし（数式１４）のように表現されてよい。
【００５２】
【数４】
2014112673.tif 000006
【００５３】
【数５】
2014112673.tif 000007
【００５４】
上記の内容に鑑みて考えると、本発明の実施形態に係る図１の抵抗抽出装置１２０は、ＹパラメータおよびＺパラメータを用いて半導体素子１００のバイアス電圧に独立的、従属的な抵抗値をそれぞれ算出することができるが、このような抽出過程は、記録媒体に保存されている、仮に、アルゴリズムを実現することで得ることができるが、本発明の実施形態においては、それに特に限定されない。
【００５５】
図６ないし図９は、本発明の実施形態に係るソース／ドメイン抵抗抽出方法を検証するためのシミュレーション結果を示す図である。
【００５６】
説明の便宜上、図６ないし図９を、図１とともに参照すると、本発明の実施形態に係る抵抗抽出装置１２０を用いて小信号パラメータを抽出するために、３次元シミュレーションを通じてシリコンナノワイヤＭＯＳＦＥＴのＹおよびＺパラメータを１００ＧＨｚ帯域まで確認してみた。シミュレーションのために使用された素子は、３０ｎｍのチャネル長を有し、１０ｎｍのチャネル半径を有する構造である。図６は、ＶＧＳ＝ＶＤＳ＝０Ｖの際、周波数による小信号パラメータとして、グラフ上でｙ軸切片の値がＲｏｆｆ＋Ｒｓｅ＋Ｒｄｅを表している。
【００５７】
図７で分かるように、上述の（数式１）ないし（数式８）によって、ＶＧＳ＝ＶＤＳ＝０Ｖの際に抽出された抵抗とキャパシタンスとが周波数によって、ほぼ一定に保持されることを確認することができる。それに鑑みると、パラメータ抽出のために、本発明の実施形態で提案したソース／ドレイン抵抗抽出方法は、その信頼性が検証されることができる。
【００５８】
それと対照的に、Ｌｏｖｅｌａｖｅ方法によって抽出された抵抗成分は、図７で分かるように、周波数が増加するにつれ、次第に減少する傾向を示し、正確な抵抗の抽出の困難性を確認することができる。
【００５９】
図８は、ＶＧＳ>Ｖｔｈの際、バイアスに従属的な抵抗とキャパシタンスとを示している。図８において、如何なる線形回帰なしに、低周波数帯域から抽出されたパラメータは周波数に応じて、その値が一定に保持されていることが分かる。
【００６０】
図９は、本発明の実施形態で提案した抽出方法の正確性を検証するために、３次元シミュレーションの結果から得たＹパラメータを、先に抽出されたパラメータ値と、図４で提案した小信号等価回路モデルに基づいて回路シミュレーションであるＨＳＰＩＣＥを通じて求めた値との比較を行ったものである。
【００６１】
その結果、本発明の実施形態で提案した抽出方法を基とする等価回路シミュレーション結果は、１００ＧＨｚ帯域まで３次元シミュレーション結果と一致することを確認することができた。それを通じても、本発明の実施形態で提案した抽出方法の正確性と信頼性とを確認することができる。
【００６２】
図１０は、本発明の実施形態に係る半導体素子の検査結果を示す図である。
【００６３】
図１０を参照すると、本発明の実施形態に係る測定装置１１０は、測定端子を半導体素子１００の両端、仮に、ソースおよびドレイン電極１０５、１０７にそれぞれ連結し、半導体素子１００のＹパラメータおよびＺパラメータを求めることができる（Ｓ１０００）。ここで、ＹパラメータおよびＺパラメータは、半導体素子１００の電圧印加時と非印加時とに測定されたパラメータを含んでよく、このとき、パラメータは、（数式１）ないし（数式３）と、（数式９）ないし（数式１１）のように、多様なパラメータ、仮に、抵抗およびキャパシタンス成分を含むことができる。
【００６４】
その後、測定装置１１０は、測定されたパラメータ、すなわち、測定データをパソコンのような抵抗抽出装置１２０に提供することができる（Ｓ１０１０）。
【００６５】
続いて、抵抗抽出装置１２０は、受信された測定データを用いて、仮に、半導体素子１００がターンオン状態にある際のチャネル抵抗が反映されたアルゴリズムを実現し、半導体素子１００のソース／ドレイン抵抗値を抽出することができる（Ｓ１０２０）。例えば、図４および図５でのような等価回路モデルを有するようにし、当該抵抗値を抽出するようになる。
【００６６】
なお、抵抗抽出装置１２０は、抽出された抵抗値が周波数変化に応じて、どのような特性を示すかを確認し、半導体素子１００の特性を検証することもできる（Ｓ１０３０）。
【００６７】
その結果、本発明の実施形態で提案した抵抗抽出方法の信頼性を検証することができるだけでなく、更に、半導体素子１００の良好および不良を判断する根拠としても使用することができる。仮に、不良と判断される際、不良特性を補正する回路を構成することで、多様な高周波ブロック回路を設計することができる。
【００６８】
図１１は、本発明の実施形態に係る抵抗抽出方法を示すフローチャートである。
【００６９】
図１１を、図１、図４および図５とともに参照すると、本発明の実施形態に係る抵抗抽出装置１２０は、半導体素子１００のターンオフ状態で測定されるパラメータ値を受信する（Ｓ１１００）。このとき、パラメータは、半導体素子１００のＹパラメータに該当されてよい。このようなパラメータは、多端子網で入力および出力アドミタンス、順方向および逆方向の伝達アドミタンスに対するパラメータを含むことができる。
【００７０】
続いて、抵抗抽出装置１２０は、受信されたＹパラメータを用いて、半導体素子１００に印加されたバイアスに独立的な抵抗値を抽出することができ（Ｓ１１１０）、更に、虚数部からキャパシタンス値を抽出することができる。それに関連し、（数式１）ないし（数式８）を通じて、十分に説明しているため、それ以上の説明は省略する。
【００７１】
なお、抵抗抽出装置１２０は、ターンオン状態で測定されるパラメータ値を受信する（Ｓ１１２０）。このとき、パラメータは、半導体素子１００のＺパラメータに該当されてよい。
【００７２】
続いて、抵抗抽出装置１２０は、受信されたパラメータ、仮に、Ｚパラメータを用いて半導体素子１００のバイアスに従属的な抵抗値を抽出する（Ｓ１１３０）。このとき、Ｚパラメータは、受信されたパラメータをディエンベディングした後のＺパラメータであってよい。それに関連し、（数式９）ないし（数式１４）を参考にして十分に説明しているため、それ以上の説明は省略する。
【００７３】
要約してみると、本発明の実施形態に係る抵抗抽出装置１２０は、ターンオフ状態の抵抗値を抽出するが、このとき、使用されるパラメータはＹパラメータであり、図５に示すとおりである。このように、抽出されたＲｅｌｅｃｔ、Ｒｓｅ、Ｒｄｅ、Ｃｇｓｅ、Ｃｇｄｅをターンオン状態で測定されたＺパラメータでディエンベディングを行う。図４は、ディエンベディング前を示しているが、ディエンベディング前のＺパラメータは、図４の全パラメータを含む。よって、ディエンベディングをした後のＺパラメータ、すなわち、ターンオン状態はバイアスに独立的なＲｅｌｅｃｔ、Ｒｓｅ、Ｒｄｅ、Ｃｇｓｅ、Ｃｇｄｅ値が除去されたため、バイアスに従属的なＣｇｄ、Ｃｇｓ、Ｒｃｈ、Ｒｓｉ、Ｒｄｉのみが残るようになる。ここで、ターンオン状態の従属的な値を抽出するようになる。
【００７４】
このような過程は、仮に、アルゴリズムの実現によって行われる場合には、当該数式がそれぞれの動作ステップに該当されてよく、それにより、抵抗抽出装置１２０は、当該アルゴリズムを記録媒体の形態として保存した後に実行させることができる。
【００７５】
その後、抵抗抽出装置１２０は、更に、図に別途に追加してはいないが、図１０でのように、ソース／ドレイン抵抗抽出方法の信頼性を検証することができる。それに関連しては、既に十分説明しているため、それ以上の説明は省略する。
【００７６】
一方、本発明の実施形態を構成する全構成要素が１つで結合したり、結合して動作するものとして説明しているとして、本発明が必ずこのような実施形態に限定されるものではない。すなわち、本発明の目的範囲内であれば、その全ての構成要素が１つ以上で選択的に結合して動作することもできる。なお、全構成要素が、それぞれ１つの独立的なハードウェアで実現されてよいが、各構成要素の一部または全部が選択的に組み合わせられて、１つまたは複数のハードウェアで組み合わせられた一部または全部の機能を行うプログラムモジュールを有するコンピュータプログラムで実現されてよい。そのコンピュータプログラムを構成するコードおよびそのコードセグメントは、本発明の技術分野の当業者によって容易に推論されてよい。このようなコンピュータプログラムは、コンピュータが読み取ることができる保存媒体（ｃｏｍｐｕｔｅｒ  Ｒｅａｄａｂｌｅ  ｍｅｄｉａ）に保存され、コンピュータによって読み取られて実行されることで、本発明の実施形態を実現することができる。コンピュータプログラムの保存媒体としては、磁気記録媒体、光記録媒体、キャリアウェーブ媒体等が含まれてよい。
【００７７】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明は以上の実施形態に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的趣旨の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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