(57)【要約】      （修正有）【課題】ナノメータレベルのスピン量子ナノ接合トムソン素子を既存の製造技術で実現させる。【解決手段】７０℃の過熱温度にしたＴＭＡＨ水溶液４０ｗｔ％中で、Ｓｉ単結晶基板を異方性エッチングする製造方法と、あわせてスケール拡大したマスクパターンを使用することによりｐ型半導体細線やｎ型半導体細線からなるスピン量子ナノ接合トムソン素子を作製する。Ｓｉ基板上に異方性エッチングによりＬ字形Ｖ溝を形成する工程と、Ｓｉ基板を酸化炉で熱酸化する工程と熱酸化工程後のＬ字形Ｖ溝に金属膜とｎ型半導体細線またはｐ型半導体細線をスパッタリングまたは蒸着で埋め込む工程からなる。【選択図】図１
2014112574.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉ基板上に異方性エッチングによりＬ字形Ｖ溝を形成する工程と、前記Ｓｉ基板を酸化炉で熱酸化する工程と前記熱酸化工程後のＬ字形Ｖ溝に金属膜とｎ型半導体細線またはｐ型半導体細線をスパッタリングまたは蒸着で埋め込む工程からなる量子ナノ接合トムソン素子とその製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、太陽光の平均照射電力に匹敵する非常に大きな熱電変換エネルギーを獲得できる量子効果を利用したナノ接合トムソン素子で、エッチピットやエッチチャンネルが発生しないほとんど完全結晶と見なせる単結晶Ｓｉ基板をエッチング加工して、量子ナノ接合トムソン素子を単結晶Ｓｉ基板上に形成する製造方法に関する。
【背景技術】
【０００２】
本発明は、量子ナノ接合トムソン素子を構成する１ｎｍ以下の極微細量子細線デバイスを実現する方法である。２０２０年代には半導体製造方法は、シングルｎｍのレンジに入ってくるため、それに対応したスケーリング技術が必要になってくる。一方チップ多層化は２０２０年代まで続き、メモリーの集積化は着実に進み１８層程度の集積化が必要といわれている。システムＬＳＩとあわせ、必要とされるＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）の径は１ミクロン程度になる。スケーリング技術やメモリーの集積化は、低コスト・高精度でつくる技術が必要となってくる。Ｓｉにエッチングを行う場合、エッチングを行ってもエッチピットやエッチチャンネルが発生しないＳｉ単結晶は一つの原子面で表面を形成しているため化学加工・異方性エッチングでｎｍオーダー以下のエッチングを行うことができる。このエッチング技術を如何にして量子ナノ接合トムソン素子の製造方法として実現することができるかが課題となる。
【０００３】
非特許文献１には、コンダクタンスの量子化が報告されている。インプレインゲート・トランジスタ（ＩＰＧ  Ｔａｎｓｉｓｔｏｒ）においては、電子伝達の場が電子の平均自由行程より小さくなると、電子は不純物による散乱を受けずにその場を透過できるようになる。このとき電子は散乱を受けずに弾道的に振る舞うことから、この状態をバリスティックな状態という。理想的なバリスティックな系では伝導特性は導体の形状により決定され、物質内部における不純物や格子欠陥による散乱などの確率的プロセスにより特性がゆらぐことはなく、電子伝導過程においてサイズの微細化と同時に伝導に関与する電子準位が限定されてくると、コンダクタンスの量子化が起こり、比較的簡単にナノ接合は実現できる。
【０００４】
金属ナノギャップとｎ型半導体のナノ接合について考える。接合前は金属とｎ型半導体のフェルミ準位は異なるが、接合による電子の移動（拡散）でフェルミ準位が一致する。この電子移動により金属ナノギャップとｎ型半導体からなる系の電子のエネルギー分布が均一になる。ｎ型半導体の両側を金属により接合し、エネルギー帯に外部から電圧印加により金属ナノギャップとｎ型半導体からなる回路に電流を流すと、接合部の一部に吸熱が、そして他方に発熱が生じる。金属ナノギャップを構成する金属のマイナス電極から半導体の伝導帯に電子が移動する際、フェルミ準位とｎ型半導体の伝導帯のエネルギーレベルの差に相当するエネルギーを吸収するため、吸熱が生じる。反対にｎ型半導体の伝導帯にある電子が金属ナノギャップを構成する金属のプラス電極の伝導帯に移る場合は発熱する。このナノ接合トムソン素子を用いた電子冷却システムは、冷却効率が高い。特許文献２、３、４は、トムソン素子についての特許である。
【０００５】
非特許文献２の２６４頁の左側上段から９行目以降に、「・・・この巨大な熱電効果が生じる理由として１つ考えられるのが次元性に起因した解釈である。通常の金属のゼーベック係数は、モットの式より状態密度のエネルギーに微分に比例している。つまり、ポイントコンタクトに近い状態を実現するＮｉスピン量子ナノ接合や上記のナノキャップ接合では、次元性は０次元に近く、状態密度は理論的には、発散している。このため、状態密度のエネルギー微分は極めて大きくなる。これにより、巨大な熱起電力が発生すると考えられる。しかしながら、定量的な説明には未だ至っていないため、メカニズム解明は今後の課題といえる。」と記載されているが、この現象をナノ接合トムソン素子とすれば、技術的解釈に何ら矛盾はない。さらに非特許文献２には、「図６（a）に示したように、環境温度を６Ｋ変化させるだけで起電力が１３．４ｍＶも変化する。ただし電流は〜ｎＡ程度と小さい。パワーに換算すると４．５ｐＷとなる。しかしながら、このスピン量子ナノ接合では集積化が可能であるため、非常に大きな電力を取り出すことができる。たとえば、２０Ｇ／ｃｍ２の面密度で集積化すれば、８９．２ｍＷ／ｃｍ２の電力が得られる。太陽光の平均照射強度はエアーマス（ＡＭ）１．５の１００ｍＷ／ｃｍ２であるため、これに匹敵する値である。」と記載されている。
【０００６】
モットの式で熱起電力の符号は有効質量をフェルミ面で平均した量の符号、すなわちキャリアが電子であるかホールであるかで決まり、電気伝導率σの微分成分σ‘＝ｃｏｎｓｔとみなすことができる。ゼーベック係数Ｓの絶対値は、電気伝導率σに反比例するので、電気伝導率σが０に近くなるとゼーベック係数Ｓの絶対値は、状態密度が理論的に発散することになり、無限大に近づく。したがって、ナノ接合トムソン素子に巨大な熱起電力が発生する。
【０００７】
非特許文献２にある量子十字デバイスと特許文献５の量子ナノ接合トムソン素子の生産性を比較すると、特許文献５の半導体製造方法は蓄積されたデータも多く、量産性の高い量子ナノ接合デバイスとして適している。しかしながら、設備投資額が膨大である。幸い非特許文献３のようにｐ型半導体細線やｎ型半導体細線を利用したトムソン素子をエッチピットやエッチチャンネルが発生しないＳｉ基板を使って、異方性エッチングによる製造方法で作製した場合、設備も簡素でプロセスも簡単にできる。
【０００８】
特許文献１は、等方性エッチングによる特許である。この特許は、水晶は格子欠陥が多いが、エッチングを行ってもエッチピットやエッチチャンネルが発生しない等方性エッチングによる方法である。一方現時点でのＳｉ単結晶は、ほとんど完全結晶と見做せるため高速エッチング法は適用しない。
【０００９】
図４は、異方性エッチングの断面形状を表した図である。（１００）Ｓｉ単結晶に対して、４０１のＶ溝形状が形成される。ダイヤモンド結晶構造は原子位置が互いに等距離にある結晶構造なので、相対する底角は７０．５°である。（１１０）の面方位に切り出されたＳｉ単結晶は、４０２に示すように表面に垂直な深い溝を形成できる。
【００１０】
単結晶Ｓｉの熱伝導率は１４８Ｗ／（ｍ・℃）である。石英ガラスの熱伝導率は１．３８Ｗ／（ｍ・℃）で単結晶Ｓｉの方が約１００倍早く熱伝導するため、冷却用ヒートシンクを必要としない。単結晶Ｓｉは熱が電気に変換されるよりも、熱が逃げていく方が大きいことから、熱電変換システムを単結晶Ｓｉ基板を使用して作製する場合、Ｓｉ基板の表面を石英ガラスのような酸化物絶縁体に形成する必要がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特許第３５６４５６４号
【特許文献２】特許第４７８２８９７号
【特許文献３】特許第４７９１６１１号
【特許文献４】特許第４８５６２８２号
【特許文献５】特願２０１１−２８２５００
【非特許文献】
【００１２】
【非特許文献１】Ｔｓｃｈｅｕｓｃｈｎｅｒ,Ｒａｌｆ Ｄ. ａｎｄ Ｗｉｅｃｈ, Ａｎｄｒｅａｓ Ｄ, “Ｑｕａｎｔｕｍ ｂａｌｌｉｓｔｉｃｔｒａｎｓｐｏｒｔ ｉｎ ｉｎ−ｐａｈｓｅ−ｇａｔｅ ｔｒａｎｓｉｓｔｏｒｓ ｓｈｏｗｉｎｇｏｎｓｅｔ ｏｆａ ｎｏｖｅｌｆｅｒｒｏｍａｇｎｅｔｉｃ ｐｈａｓｅ ｔｒａｎｓｉｓｉｔｉｏｎ ”, Ｔｈｉｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｎａｎｏｓｔｒｕｃｔｕｒｅｓ ａｎｄ Ｍｅｓｏｓｃｏｐｉｃ Ｓｙｓｔｅｍｓ, Ｍａｙ１９−２４, １９９６, ＳａｎｔａＦｅ, Ｎｅｗｅｉｃｏ, ＵＳＡ
【非特許文献２】海住英生、“スピン量子ナノ接合における巨大熱電効果に関する研究“、Ａ９１１１、村田学術振興財団  編、Ｎｏ.２４、ｐｐ.２５６−２６５、２０１０
【非特許文献３】Ｍ．エツベンポ−ク／Ｈ．Ｖ．ヤンセン著“シリコンマイクロ加工の基礎”シュプリンガー・フェアラーク東京株式会社発行、２００１年１２月１０日
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明が解決しようとする課題は、ナノメータレベルのスピン量子ナノ接合トムソン素子を既存の製造技術で実現させることである。
【課題を解決するための手段】
【００１４】
本発明は、ナノ接合トムソン素子に発生する巨大な熱起電力を利用することである。スピン量子ナノ接合によるトムソン素子のゼーベック係数Ｓの絶対値が電気伝導率σに反比例するので、電気伝導率σが０に近くなるとゼーベック係数Ｓの絶対値は、状態密度が理論的に発散することになり、無限大に近づく。したがって、ナノ接合トムソン素子に巨大な熱起電力が発生する。７０℃の過熱温度にしたＴＭＡＨ（ｔｅｔｒａｍｅｔｈｙｌ  ａｍｍｏｎｉｕｍ  ｈｙｄｒｏｘｉｄｅ、（ＣＨ3）4ＮＯＨ）水溶液４０ｗｔ％中で、Ｓｉ単結晶基板を異方性エッチングし、スケール拡大したマスクパターンを使ってｐ型半導体細線やｎ型半導体細線からなるスピン量子ナノ接合トムソン素子を極微小面積に作製することで、課題を解決できる。
【発明の効果】
【００１５】
以上説明したように本発明の量子ナノ接合トムソン素子は、スピン量子ナノ接合によるトムソン素子として集積化されているため、ゼーベック係数Ｓの絶対値は状態密度が理論的に発散することになり、無限大に近づく。量子ナノ接合トムソン素子に巨大な熱起電力が発生する効果を利用しているので、したがって、非常に大きな太陽光の平均照射強度に匹敵する熱電変換エネルギーを獲得でき、その工業的価値は極めて高い。
【発明を実施するための最良の形態】
【００１６】
本発明は、異方性エッチングを形成してなるナノ接合トムソン素子をＳｉ基板上に集積化し量子細線効果を利用した量子ナノ接合トムソン素子でゼーベック係数が無限大に近くなるように、ｎ型半導体またはｐ型半導体からなるナノ接合トムソン素子とｎ型半導体またはｐ型半導体からなるナノ接合トムソン素子をＳｉ基板上に作製する量子ナノデバイスの製造方法である。具体的には、Ｓｉ基板上に異方性エッチングによりＬ字形Ｖ溝を形成する工程と、Ｓｉ基板を酸化炉で熱酸化する工程とＳｉ基板上に設けられたＬ字形Ｖ溝に金属膜とｎ型半導体細線またはｐ型半導体細線をスパッタリングまたは蒸着で埋め込む工程からなる。
【実施例１】
【００１７】
以下、本発明の実施例について図面を用いて詳細に説明する。図１は、本発明の量子ナノ接合トムソン素子の製造プロセス・フローチャートであり、右端に各工程のＳｉ基板の加工断面図を示す。プロセスＳ１１では、（１００）Ｓｉ基板を７０℃に過熱したＴＭＡＨ水溶液４０ｗｔ％に浸漬することで、ＳｉＯ２膜が覆われていないＳｉ基板の表面に原子レベルの異方性エッチングが進む。Ｓｉ基板は、０．３７μｍ／分の異方性エッチングで表面から０．５μｍの深さまで削られ、Ｓｉ基板にＬ字形Ｖ溝１０１がテーパ角７０．５度で加工され形成される。プロセスＳ１２では、Ｓｉ基板を熱酸化炉で１０００℃にして、熱酸化膜がＳｉ基板の表面全体を２０ｎｍの厚さで覆われるように１５分間高温加熱する。プロセスＳ１３では、Ｓｉ基板上に設けられたＬ字形Ｖ溝に金属膜とｎ型半導体細線をプリンティド・エレクトロニクスでパターンニングする。もちろん半導体リソグラフィにより、サブミクロンリソグラフィを適用できる。図２は、プリンティド・エレクトロニクスで作製されたスケール拡大したマスクパターンである。スケール拡大したマスクパターンは、レイヤー２０２、２０３、２０４を重ね合わせることで２０１の極微小スケール部がＳｉ基板上に転写される。２０１は、量子ナノ接合トムソン素子のＬ字形Ｖ溝パターンである。２０２と２０４はＮｉ膜パターンである。２０３は、量子ナノ接合の心臓部のｐ型半導体の長さ２ｎｍのＮｉＯ細線である。図２のマスクパターンで、Ｎｉ＋ＮｉＯ＋Ｎｉ構造のナノ接合トムソン素子が形成できる。プロセスＳ１４では、Ｎｉ膜２０２、Ｎｉ膜２０４を熱酸化膜で覆われたＶ溝にスパッタリングや蒸着で埋め込み、ＮｉＯ細線のマスクパターン２０３を使う。図３は、Ｓｉ基板上に設けられたＬ字形Ｖ溝に量子ナノ接合トムソン素子が作製できることを表した図である。一方、ｎ型半導体の場合も同様で、Ｃｕ膜パターン２０２、Ｃｕ膜パターン２０４をＶ溝にスパッタリングや蒸着で埋め込む。２０３は、ｎ型半導体のＣｕＯ細線で厚みは０．５ｎｍである。このＣｕＯ細線により、Ｃｕ＋ＣｕＯ＋Ｃｕ構造のナノ接合トムソン素子が形成される。本願発明は、Ｃｕ＋ＣｕＯ＋Ｃｕ構造のナノ接合トムソン素子を、異方性エッチングによる製造方法とマスクパターンをスケール拡大する方法により製造する。
【図面の簡単な説明】
【００１８】
【図１】本発明の量子ナノ接合トムソン素子の製造プロセス・フローチャートである。
【図２】本発明の量子ナノ接合トムソン素子の製造工程のスケール拡大したマスクパターンである。
【図３】本発明のＳｉ基板上に設けられたＬ字形Ｖ溝に形成された量子ナノ接合トムソン素子である。
【図４】従来のＳｉ基板の異方性エッチングによる加工である。
【符号の説明】
【００１９】
１０１          Ｖ溝
１０２          酸化膜Ｖ溝
１０３          酸化膜レジストパターン
１０４          Ｖ溝埋め込み
２０１          量子ナノ接合トムソン素子パターン
２０２          Ｎｉ膜パターン
２０３          量子ナノ細線パターン
２０４          Ｎｉ膜パターン
３０１          Ｎｉ膜
３０２          ＮｉＯ（ｐ型半導体）細線
３０３          Ｎｉ膜
４０１          Ｖ溝
４０２          Ｓｉ表面
【図１】
2014112574.tif 000003
【図２】
2014112574.tif 000004
【図３】
2014112574.tif 000005
【図４】
2014112574.tif 000006
【手続補正書】
【提出日】平成24年3月8日(2012.3.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
Ｓｉ基板上に異方性エッチングによりＬ字形Ｖ溝を形成する工程と、前記Ｓｉ基板を酸化炉で熱酸化する工程と前記熱酸化工程後のＬ字形Ｖ溝からなる量子ナノ接合トムソン素子パターンに金属膜とｎ型半導体薄膜またはｐ型半導体薄膜をスパッタリングまたは蒸着で埋め込む工程からなる量子ナノ接合トムソン素子とその製造方法。