(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】多連ベース基板１７と多連サブ基板１８とを貼り合わせる際に、上面１７ａに半導体チップ２と複数の導電性部材８とが搭載された多連ベース基板１７と、予め下面１８ｂにチップの実装高さより厚いフィルム状の封止材１０が貼り付けられた多連サブ基板１８とを対向させ、熱と荷重を印加して複数の導電性部材８を介して基板を貼り合わせる。これにより、貼り合わせ時の封止材１０中へのボイドの巻き込みを減らして半導体装置の信頼性を向上できる。【選択図】図９
2014135388.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）複数の第１デバイス形成部、前記複数の第１デバイス形成部のうちの互いに隣り合う第１デバイス形成部の間に設けられた第１切断部、および平面視において前記複数の第１デバイス形成部の周囲に設けられた第１枠部を備えた第１配線基板と、複数の第２デバイス形成部、前記複数の第２デバイス形成部のうちの互いに隣り合う第２デバイス形成部の間に設けられた第２切断部、および平面視において前記複数の第２デバイス形成部の周囲に設けられた第２枠部を備えた第２配線基板と、を準備する工程；
ここで、
前記複数の第１デバイス形成部のそれぞれは、第１上面と、前記第１上面に形成された複数の第１ボンディングリードと、前記第１上面に形成され、かつ前記複数の第１ボンディングリードとそれぞれ電気的に接続された複数の第１上面側ランドと、前記複数の第１ボンディングリードおよび前記複数の第１上面側ランドのそれぞれが露出するように前記第１上面上に形成された第１上面側絶縁膜と、前記第１上面とは反対側の第１下面と、前記第１下面に形成され、かつ前記複数の第１ボンディングリードとそれぞれ電気的に接続された複数の第１下面側ランドと、前記複数の第１下面側ランドのそれぞれが露出するように前記第１下面上に形成された第１下面側絶縁膜と、を有し、
前記複数の第２デバイス形成部のそれぞれは、第２上面と、前記第２上面に形成された複数の第２上面側ランドと、前記複数の第２上面側ランドのそれぞれが露出するように前記第２上面上に形成された第２上面側絶縁膜と、前記第２上面とは反対側の第２下面と、前記第２下面に形成され、かつ前記複数の第２上面側ランドとそれぞれ電気的に接続された複数の第２下面側ランドと、前記複数の第２下面側ランドのそれぞれが露出するように前記第２下面上に形成された第２下面側絶縁膜と、前記第２下面側絶縁膜上に形成された封止材と、を有し、
（ｂ）前記（ａ）工程の後、第１主面、前記第１主面に形成された複数の第１ボンディングパッド、および前記第１主面とは反対側の第１裏面を有する第１半導体チップを、前記複数の第１デバイス形成部のそれぞれの前記第１上面上に搭載する工程；
（ｃ）前記（ｂ）工程の後、前記複数の第１上面側ランドに複数の導電性部材をそれぞれ形成する工程；
ここで、
前記複数の第１上面側ランドにそれぞれ形成された前記複数の導電性部材のそれぞれの高さは、前記第１半導体チップの実装高さよりも高く、
（ｄ）前記（ｃ）工程の後、前記第２配線基板の前記第２下面が前記第１配線基板の前記第１上面と対向するように前記第２配線基板を前記第１配線基板の前記第１上面上に配置し、前記第１配線基板、前記第２配線基板および前記封止材に熱を加えながら前記第２配線基板に荷重を加えることで、前記複数の導電性部材と前記複数の第２下面側ランドをそれぞれ電気的に接続し、かつ前記封止材を前記第１配線基板の前記第１上面に接触させ、かつ前記第１半導体チップおよび前記複数の導電性部材を前記封止材で封止する工程；
ここで、
前記封止材を前記第１配線基板に接触させる前の前記封止材の厚さは、前記第１半導体チップの前記実装高さよりも大きく、
（ｅ）前記（ｄ）工程の後、前記第１配線基板の前記第１切断部、前記第２配線基板の前記第２切断部、および前記封止材のうちの前記第２切断部と重なる部分を除去する工程。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記（ａ）工程で、前記封止材は、前記第２配線基板の前記第２下面の全面に形成される、半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記封止材は、前記第２配線基板の前記第２下面にプレスすることによって形成される、半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記（ｄ）工程は、真空雰囲気中で行う、半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記導電性部材は、金属コアを半田膜で被覆したボール電極または柱状電極である、半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記第１配線基板に位置決め部が形成されている、半導体装置の製造方法。
【請求項７】
以下の工程を含む半導体装置の製造方法：
（ａ）複数の第１デバイス形成部、前記複数の第１デバイス形成部のうちの互いに隣り合う第１デバイス形成部の間に設けられた第１切断部、および平面視において前記複数の第１デバイス形成部の周囲に設けられた第１枠部を備えた第１配線基板と、複数の第２デバイス形成部、前記複数の第２デバイス形成部のうちの互いに隣り合う第２デバイス形成部の間に設けられた第２切断部、および平面視において前記複数の第２デバイス形成部の周囲に設けられた第２枠部を備えた第２配線基板と、を準備する工程；
ここで、
前記複数の第１デバイス形成部のそれぞれは、第１上面と、前記第１上面に形成された複数の第１ボンディングリードと、前記第１上面に形成され、かつ前記複数の第１ボンディングリードとそれぞれ電気的に接続された複数の第１上面側ランドと、前記複数の第１ボンディングリードおよび前記複数の第１上面側ランドのそれぞれが露出するように前記第１上面上に形成された第１上面側絶縁膜と、前記第１上面とは反対側の第１下面と、前記第１下面に形成され、かつ前記複数の第１ボンディングリードとそれぞれ電気的に接続された複数の第１下面側ランドと、前記複数の第１下面側ランドのそれぞれが露出するように前記第１下面上に形成された第１下面側絶縁膜と、を有し、
前記複数の第２デバイス形成部のそれぞれは、第２上面と、前記第２上面に形成された複数の第２上面側ランドと、前記複数の第２上面側ランドのそれぞれが露出するように前記第２上面上に形成された第２上面側絶縁膜と、前記第２上面とは反対側の第２下面と、前記第２下面に形成され、かつ前記複数の第２上面側ランドとそれぞれ電気的に接続された複数の第２下面側ランドと、前記複数の第２下面側ランドのそれぞれが露出するように前記第２下面上に形成された第２下面側絶縁膜と、を有し、
（ｂ）前記（ａ）工程の後、第１主面、前記第１主面に形成された複数の第１ボンディングパッド、および前記第１主面とは反対側の第１裏面を有する第１半導体チップを、前記複数の第１デバイス形成部のそれぞれの前記第１上面上に搭載する工程；
（ｃ）前記（ｂ）工程の後、前記複数の第１上面側ランドに複数の導電性部材をそれぞれ形成する工程；
ここで、
前記複数の第１上面側ランドにそれぞれ形成された前記複数の導電性部材のそれぞれの高さは、前記第１半導体チップの実装高さよりも高く、
（ｄ）前記（ｃ）工程の後、前記第１半導体チップの実装高さよりも大きい厚さから成る封止材を前記第１配線基板の前記第１上面上に配置し、さらに、前記封止材を前記第１配線基板の前記第１上面に接触させ、かつ前記第１半導体チップおよび前記複数の導電性部材を前記封止材で封止する工程；
ここで、
前記（ｄ）工程は、真空雰囲気中において行われ、
（ｅ）前記（ｄ）工程の後、前記第２配線基板の前記第２下面が前記第１配線基板の前記第１上面と対向するように前記第２配線基板を前記第１配線基板の前記第１上面上に配置し、前記第１配線基板、前記第２配線基板および前記封止材に熱を加えながら前記第２配線基板に荷重を加えることで、前記複数の導電性部材と前記複数の第２下面側ランドをそれぞれ電気的に接続し、かつ前記封止材を前記第２配線基板の前記第２下面に接触させる工程；
（ｆ）前記（ｅ）工程の後、前記第１配線基板の前記第１切断部、前記第２配線基板の前記第２切断部、および前記封止材のうちの前記第２切断部と重なる部分を除去する工程。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記（ｄ）工程では、さらに、前記封止材をプレスする、半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記導電性部材は、金属コアを半田膜で被覆したボール電極または柱状電極である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体チップが搭載された配線基板上に別の配線基板を配置した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
複数の半導体パッケージを多段に積層したパッケージ・オン・パッケージ（ＰＯＰ）において、第１の半導体チップが実装された第１配線基板と、第２の半導体チップが実装された第２配線基板とを積層した構造が、例えば、特開２００９−７０９６５号公報（特許文献１）に開示されている。
【０００３】
また、一対の基板間にチップが内蔵されたチップ内蔵基板の製造方法が、例えば、特開２００８−２８８４９０号公報（特許文献２）に開示されている。
【０００４】
また、絶縁膜と絶縁膜との間に半導体チップと導体のポストとが配置され、さらに熱硬化性樹脂シートを配置した状態で加熱・加圧することで、熱硬化性樹脂シートから半導体チップおよびポストを封止する封止層を形成する半導体装置の製造方法が、例えば、特開２０１２−１５５４６号公報（特許文献３）に開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−７０９６５号公報
【特許文献２】特開２００８−２８８４９０号公報
【特許文献３】特開２０１２−１５５４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば上記特許文献１のような、ある半導体チップが搭載された半導体パッケージ上に、別の半導体チップが搭載された半導体パッケージを搭載（積層）する、所謂、ＰＯＰ（Package On Package）技術の場合、上段側に配置される半導体パッケージの外部端子の位置に制約がある。すなわち、上段側の半導体パッケージの外部端子は、この上段側の半導体パッケージの配線基板の下面（実装面）のうち、下段側の半導体パッケージに搭載された半導体チップと重ならない位置（上記特許文献１では、配線基板の周縁部）に配置しなければならない。
【０００７】
そこで、本発明者は、上記課題を解決するために、下段側の半導体パッケージの構成として、例えば上記特許文献２のように、半導体チップが搭載される配線基板（ベース基板）上に別の配線基板（サブ基板）を配置することを検討した。このような構成にすることで、例えば上記特許文献２の図２（Ｄ）に示すように、上段側の半導体パッケージの外部端子の配置箇所や、上段側の半導体パッケージの搭載箇所に制約がなくなるだけでなく、下段の半導体パッケージに搭載される半導体チップよりも外形サイズの小さい電子部品を搭載することもできる。
【０００８】
しかしながら、上記特許文献２では、複数の導電性部材（上記特許文献２では、電極２１）を介してベース基板（上記特許文献２では、第１の基板１０）上にサブ基板（上記特許文献２では、第２の基板２０）を配置してから、２つの基板間（空間部）の外側からこの基板間に樹脂を供給し、この基板間（各導電性部材と各基板の接合部を含む）を封止している。そのため、上記特許文献２のような製造方法では、基板間（空間部）にボイドが発生し易いことが、本発明者の検討により明らかとなった。
【０００９】
本願において開示される実施の形態の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態による半導体装置の製造方法は、複数の第１デバイス形成部を備えた第１配線基板と、複数の第２デバイス形成部を備え、かつ下面の絶縁膜上に形成された封止材を有する第２配線基板とを準備し、その後、複数の第１デバイス形成部のそれぞれの上に半導体チップを搭載する。さらに、第１配線基板の上面側ランドに複数の導電性部材をそれぞれ形成し、その後、第２配線基板を第１配線基板の上面上に配置し、さらに第１および第２配線基板、上記封止材に熱を加えながら第２配線基板に荷重を加えることで、複数の導電性部材と第２配線基板の複数の下面側ランドを電気的に接続し、かつ半導体チップおよび複数の導電性部材を上記封止材で封止するものである。
【発明の効果】
【００１２】
上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態の半導体装置の構造の一例を示す断面図および拡大部分断面図である。
【図２】図１に示す半導体装置の下段側の半導体パッケージの組み立てで用いられるベース基材の平面図である。
【図３】図２に示すＡ−Ａ線に沿った断面図である。
【図４】図１に示す半導体装置の下段側の半導体パッケージの組み立てのダイボンディング時の構造の一例を示す平面図である。
【図５】図４に示すＡ−Ａ線に沿った断面図である。
【図６】図１に示す半導体装置の下段側の半導体パッケージの組み立ての電極形成時の構造の一例を示す平面図である。
【図７】図６に示すＡ−Ａ線に沿った断面図である。
【図８】図１に示す半導体装置の下段側の半導体パッケージの組み立てで用いられるサブ基材の配置前の平面図である。
【図９】図８に示すＡ−Ａ線に沿った断面図である。
【図１０】図１に示す半導体装置の下段側の半導体パッケージの組み立てで用いられるサブ基材の配置後の平面図である。
【図１１】図１０に示すＡ−Ａ線に沿った断面図である。
【図１２】図１に示す半導体装置の下段側の半導体パッケージの組み立てのボールマウント時の構造の一例を示す平面図である。
【図１３】図１２に示すＡ−Ａ線に沿った断面図である。
【図１４】図１に示す半導体装置の下段側の半導体パッケージの組み立ての個片化時の構造の一例を示す平面図である。
【図１５】図１４に示すＡ−Ａ線に沿った断面図である。
【図１６】実施の形態の変形例３の半導体装置の下段側の半導体パッケージの組み立てで用いられるサブ基材の配置前の平面図である。
【図１７】図１６に示すＡ−Ａ線に沿った断面図である。
【図１８】実施の形態の変形例４の半導体装置の下段側の半導体パッケージの組み立てで用いられるサブ基材の配置前の平面図である。
【図１９】図１８に示すＡ−Ａ線に沿った断面図である。
【図２０】実施の形態の変形例５の半導体装置の下段側の半導体パッケージの組み立てで用いられるサブ基材の配置前の平面図である。
【図２１】図２０に示すＡ−Ａ線に沿った断面図である。
【図２２】実施の形態の変形例５の半導体装置の下段側の半導体パッケージの組み立てで用いられるサブ基材の配置後の平面図である。
【図２３】図２２に示すＡ−Ａ線に沿った断面図である。
【図２４】実施の形態の変形例６の半導体装置の構造を示す断面図である。
【図２５】実施の形態の変形例６の他の半導体装置の構造を示す断面図である。
【図２６】実施の形態の変形例７の半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００１６】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００１７】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１８】
また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２０】
（実施の形態）
＜半導体装置＞
図１は実施の形態の半導体装置の構造の一例を示す断面図および拡大部分断面図である。
【００２１】
本実施の形態の半導体装置の構造について説明する。
【００２２】
上記半導体装置は、半導体チップが搭載された半導体パッケージ上に、別の半導体チップが搭載された半導体パッケージを搭載（積層）したＰＯＰ（パッケージオンパッケージ）型半導体装置（以降、単にＰＯＰと言う）である。
【００２３】
本実施の形態のＰＯＰ１は、半導体チップ２が搭載された下段側パッケージ（電子部品）６と、別の半導体チップ４が搭載された上段側パッケージ（電子部品）７とによって構成され、下段側パッケージ６のサブ基板（配線基板）５と上段側パッケージ７のパッケージ基板（配線基板）１２とを、導電性部材を介して電気的に接続することにより構成される。
【００２４】
また、本実施の形態のＰＯＰ１では、上段側パッケージ７に搭載される半導体チップ４が、例えばメモリ系の半導体チップであり、一方、下段側パッケージ６に搭載される半導体チップ２が、例えば上段側のメモリ系の半導体チップ４を制御するロジック系の半導体チップである。したがって、ＰＯＰ１は、半導体システムと呼ぶこともできる。
【００２５】
また、ＰＯＰ１は、例えば下段側パッケージ６のベース基板３の下面側に設けられた複数の外部端子１６を介して電子機器のマザーボード（実装基板）等に実装される。なお、上記外部端子１６は導電性部材から成り、本実施の形態では、例えばボール状の半田材（半田ボール）であるが、形状についてはこれに限らない。
【００２６】
次に、下段側と上段側のそれぞれのパッケージの構造について説明する。
【００２７】
まず、下段側パッケージ６は、下側のベース基板（基材、配線基板）３と上側のサブ基板（基材、配線基板）５とを備えており、ベース基板３の上面（表面、チップ搭載面）３ａに半導体チップ２がフリップチップ実装されている。すなわち、半導体チップ２の主面（表面、上面、素子形成面）２ａがベース基板３の上面３ａと対向するように、半導体チップ２はベース基板３の上面３ａ上に配置（搭載）されている。さらに、半導体チップ２の上部にサブ基板５が配置されている。すなわち、ベース基板３とサブ基板５の間に半導体チップ２が配置された構造となっている。
【００２８】
ここで、ベース基板３は、例えばビルドアップ工法によって製造された４層の配線層構造の多層配線基板である。ベース基板３は、平面形状が四角形から成る上面３ａと、この上面３ａと反対側の下面（裏面、実装面）３ｂとを有している。上面３ａには、複数のリード（ボンディングリード、端子）３ｃ、および複数のランド（端子、電極）３ｄが設けられている。そして、複数のランド３ｄは、複数のリード３ｃよりも上面３ａの周縁部側に配置されている。言い換えると、複数のリード３ｃは、図２に示すように、複数のランド３ｄで囲まれる領域内に配置されている。
【００２９】
また、上面３ａには絶縁膜であるソルダレジスト膜（上面側絶縁膜）３ｆが形成され、その複数の開口部３ｉのそれぞれにリード３ｃやランド３ｄが露出している。言い換えると、リード３ｃやランド３ｄの表面（露出面）は、ソルダレジスト膜３ｆから露出している。
【００３０】
一方、下面３ｂには複数のランド３ｅが設けられており、この複数のランド３ｅに複数の外部端子１６がそれぞれ接続されている。そして、複数のランド３ｅは、複数のリード３ｃまたは複数のランド３ｄとそれぞれ電気的に接続されている。また、下面３ｂにも絶縁膜であるソルダレジスト膜（下面側絶縁膜）３ｆが形成され、その複数の開口部３ｊのそれぞれにランド３ｅが露出している。言い換えると、ランド３ｅの表面（露出面）は、ソルダレジスト膜３ｆから露出している。
【００３１】
また、ベース基板３の内部には、配線部（配線）３ｇおよび絶縁層３ｈが設けられており、上面３ａ側のリード３ｃやランド３ｄは、この配線部（配線）３ｇおよび絶縁層３ｈに形成された、図示しない配線を介して、下面３ｂ側のランド３ｅと電気的に接続されている。
【００３２】
また、半導体チップ２の上部に配置されるサブ基板５は、２層の配線層構造の多層配線基板である。サブ基板５は、平面形状が四角形から成る上面（表面、電子部品搭載面）５ａと、この上面５ａと反対側の下面（裏面）５ｂとを有している。上面５ａには、複数のランド（端子、電極）５ｃが設けられている。ここで、本実施の形態では、図１に示すように、複数のランド５ｃは、上面５ａの周縁部だけでなく、上面５ａの中央部、言い換えると、上面５ａのうちの半導体チップ２と重なる位置にも設けられている。
【００３３】
一方、下面５ｂには、複数のランド（端子、電極）５ｄが設けられている。そして、複数のランド５ｄは、絶縁層５ｅに設けられた、図示しない複数の配線を介して、複数のランド５ｃとそれぞれ電気的に接続されている。
【００３４】
さらに、上面５ａには絶縁膜であるソルダレジスト膜（上面側絶縁膜）５ｆが形成され、その複数の開口部５ｇのそれぞれにランド５ｃが露出している。言い換えると、ランド５ｃの表面（露出面）は、ソルダレジスト膜５ｆから露出している。一方、下面５ｂにもソルダレジスト膜（下面側絶縁膜）５ｆが形成され、その複数の開口部５ｈのそれぞれにランド５ｄが露出している。言い換えると、ランド５ｄの表面（露出面）は、ソルダレジスト膜５ｆから露出している。
【００３５】
なお、下段側パッケージ６において、半導体チップ２は、ベース基板３の上面３ａのリード３ｃに対して、導電性部材（柱状電極、突起状電極）１１を介してフリップチップ接続されている。すなわち、半導体チップ２の主面２ａに設けられた複数の電極パッド２ｃと、ベース基板３の上面３ａの複数のリード３ｃとが、複数の導電性部材１１を介してそれぞれ電気的に接続されている。
【００３６】
図１の拡大部分断面図に示すように、フリップチップ接続部では、各リード３ｃ上に形成された半田層１１ａと、半導体チップ２の電極パッド２ｃ上に形成された導電性部材１１とが電気的に接続されている。
【００３７】
ここで、本実施の形態の導電性部材１１は、銅（Ｃｕ）を主成分とする柱状（突起状）電極であるが、柱状電極は、銅以外の金属から成るものであってもよい。また、銅（Ｃｕ）を主成分とする柱状（突起状）電極以外にも、半田バンプや金バンプ等を用いてもよい。
【００３８】
また、サブ基板５は、導電性部材（導通部材）８を介してベース基板３と電気的に接続されている。ベース基板３とサブ基板５とを電気的に接続する導電性部材８は、銅コア半田バンプである。すなわち、ベース基板３の上面３ａの複数のランド３ｄが、サブ基板５の下面５ｂの複数のランド５ｄと複数の銅コア半田バンプを介して電気的に接続されている。なお、銅コア半田バンプは、例えば銅（Ｃｕ）から成るボール状のコア材（電極、金属コア、導電性部材）８ａと、このコア材８ａの表面を覆う半田膜（導電性部材）８ｂから成るが、コア材（金属コア）８ａは、必ずしも銅製でなくてもよい。
【００３９】
また、下段側パッケージ６では、ベース基板３とサブ基板５との間（半導体チップ２とベース基板３との間を含む）に、封止材（封止層、接着層）１０が充填されている。封止材１０は、例えば熱硬化性樹脂である。
【００４０】
なお、下段側パッケージ６では、ベース基板３とサブ基板５の間に半導体チップ２が配置されるため、サブ基板５の下面５ｂと半導体チップ２の裏面２ｂ（図１で言う上側に位置する面）との間に隙間が形成されていなければならない。すなわち、フリップチップ接続後の半導体チップ２の実装高さ（ベース基板３の上面３ａに形成されたソルダレジスト膜３ｆの表面から半導体チップ２の裏面２ｂまでの距離Ｔ１）よりも、ベース基板３とサブ基板５との距離Ｔ２の方が大きい（Ｔ１＜Ｔ２）。
【００４１】
これにより、半導体チップ２の裏面２ｂとサブ基板５の下面５ｂとの間に隙間が形成され、半導体チップ２の裏面２ｂとサブ基板５の下面５ｂとが接触することを防止できる。なお、本実施の形態では、サブ基板５をベース基板３上に配置（搭載）する際に使用する導電性部材８として、銅コア半田バンプを採用しているため、ベース基板３とサブ基板５との距離Ｔ２を安定して確保することができる。また、導電性部材として、銅コア半田バンプの代わりに金属製（例えば銅製）柱状電極を採用してもよく、金属製柱状電極を採用した場合にも銅コア半田バンプと同様にベース基板３とサブ基板５との距離Ｔ２を安定して確保することができる。
【００４２】
ここで、半導体チップ２の実装高さＴ１は、例えば約８０μｍである。また、ベース基板３とサブ基板５との距離Ｔ２は、例えば１５０μｍ（１００〜２００μｍ）である。さらに、ベース基板３の厚さＴ３は、例えば２３０μｍ（２００〜３００μｍ）であり、サブ基板５の厚さＴ４は、例えば１４０μｍ（１００〜２００μｍ）である。
【００４３】
次に、上段側パッケージ７について説明する。
【００４４】
上段側パッケージ７は、そのパッケージ基板（配線基板）１２の上面（表面、チップ搭載面）１２ａ上にダイボンド材１３を介して半導体チップ４が搭載（配置）されている。半導体チップ４は、パッケージ基板１２に対してワイヤ接続されるため、半導体チップ４の主面（表面、上面）４ａを上方に向けて搭載されており、裏面（下面）４ｂがパッケージ基板１２の上面１２ａと対向し、ダイボンド材１３と接合している。
【００４５】
また、半導体チップ４は、その主面４ａに複数の電極パッド（ボンディングパッド）４ｃが設けられており、これら複数の電極パッド４ｃがパッケージ基板１２の上面１２ａに形成されたリード（ボンディングリード、端子）１２ｃと複数のワイヤ１５を介して電気的に接続されている。
【００４６】
ワイヤ１５は、例えば金（Ａｕ）から成るが、銅（Ｃｕ）から成るワイヤを用いてもよい。
【００４７】
また、半導体チップ４および複数のワイヤ１５は、熱硬化性樹脂等の封止用樹脂から成る封止体１４によって封止されている。
【００４８】
なお、上段側パッケージ７のパッケージ基板１２は、２層の配線層構造の多層配線基板である。パッケージ基板１２は、平面形状が四角形から成る上面（表面、チップ搭載面）１２ａと、この上面１２ａと反対側の下面（裏面）１２ｂとを有している。上面１２ａには、複数のリード（ボンディングリード、端子）１２ｃが設けられている。一方、下面１２ｂには、複数のランド（端子、電極）１２ｄが設けられている。そして、複数のランド１２ｄは、絶縁層１２ｅに設けられた、図示しない複数の配線を介して、複数のリード１２ｃとそれぞれ電気的に接続されている。
【００４９】
さらに、上面１２ａには絶縁膜であるソルダレジスト膜（上面側絶縁膜）１２ｆが形成され、その複数の開口部１２ｇのそれぞれにリード１２ｃが露出している。言い換えると、リード１２ｃの表面（露出面）は、ソルダレジスト膜１２ｆから露出している。一方、下面１２ｂにもソルダレジスト膜（下面側絶縁膜）１２ｆが形成され、その複数の開口部１２ｈのそれぞれにランド１２ｄが露出している。言い換えると、ランド１２ｄの表面（露出面）は、ソルダレジスト膜１２ｆから露出している。
【００５０】
このような上段側パッケージ７が、複数の外部端子９を介して下段側パッケージ６上に搭載されてＰＯＰ１が構成されている。すなわち、下段側パッケージ６と上段側パッケージ７とが複数の外部端子９を介して電気的に接続されている。ここでは、下段側パッケージ６のサブ基板５の上面５ａの複数のランド５ｃと、上段側パッケージ７のパッケージ基板１２の下面１２ｂの複数のランド１２ｄとが、複数の外部端子９を介して電気的に接続されている。なお、外部端子９は、下段側パッケージ６の外部端子１６と同様に、導電性部材から成り、本実施の形態では、例えばボール状の半田材（半田ボール）である。
【００５１】
本実施の形態のＰＯＰ（半導体装置）１では、下段側パッケージ６が、ベース基板３とサブ基板５とを備え、半導体チップ２上にサブ基板５が配置された構造、言い換えると、サブ基板５とベース基板３との間に半導体チップ２が配置されている。そのため、ＰＯＰ１を形成する際には、サブ基板５上に上段側パッケージ７を搭載することになり、上段側パッケージ７において、下段側パッケージ６と接続する外部端子の位置の制約を無くすことができる。
【００５２】
さらに、上段側パッケージ７は、下段側パッケージ６のサブ基板５上に搭載するため、上段側パッケージ７の基板サイズを下段側パッケージ６の基板サイズに合わせる必要がなく、上段側パッケージ７の外形サイズの自由度を高めることができる。
【００５３】
なお、本実施の形態では、ＰＯＰ１において、下段側パッケージ６のベース基板３が、４層の配線層構造の多層配線基板であり、下段側パッケージ６のサブ基板５および上段側パッケージ７のパッケージ基板１２が、それぞれ２層の配線層構造の多層配線基板である場合を説明したが、各基板の配線層数はこれらに限定されるものではない。
【００５４】
＜半導体装置の製造方法＞
図２は図１に示す半導体装置の下段側の半導体パッケージの組み立てで用いられるベース基材の平面図、図３は図２に示すＡ−Ａ線に沿った断面図、図４は図１に示す半導体装置の下段側の半導体パッケージの組み立てのダイボンディング時の構造の一例を示す平面図、図５は図４に示すＡ−Ａ線に沿った断面図である。また、図６は図１に示す半導体装置の下段側の半導体パッケージの組み立ての電極形成時の構造の一例を示す平面図、図７は図６に示すＡ−Ａ線に沿った断面図、図８は図１に示す半導体装置の下段側の半導体パッケージの組み立てで用いられるサブ基材の配置前の平面図、図９は図８に示すＡ−Ａ線に沿った断面図である。また、図１０は図１に示す半導体装置の下段側の半導体パッケージの組み立てで用いられるサブ基材の配置後の平面図、図１１は図１０に示すＡ−Ａ線に沿った断面図、図１２は図１に示す半導体装置の下段側の半導体パッケージの組み立てのボールマウント時の構造の一例を示す平面図、図１３は図１２に示すＡ−Ａ線に沿った断面図である。さらに、図１４は図１に示す半導体装置の下段側の半導体パッケージの組み立ての個片化時の構造の一例を示す平面図、図１５は図１４に示すＡ−Ａ線に沿った断面図である。
【００５５】
１．基材（ベース）準備
まず、図２および図３に示す多連ベース基板（配線基板）１７を準備する。多連ベース基板１７は、複数のデバイス形成部１７ｃ、複数のデバイス形成部１７ｃのうちの互いに隣り合うデバイス形成部１７ｃの間に設けられた切断部（除去部、ダイシング部）１７ｄ、および平面視において複数のデバイス形成部１７ｃの周囲に設けられた枠部１７ｅを備えている。
【００５６】
また、多連ベース基板１７の複数のデバイス形成部１７ｃのそれぞれは、上面（表面、チップ搭載面）１７ａと、上面１７ａに形成された複数のリード（ボンディングリード、端子）３ｃおよび複数のランド（端子、電極）３ｄとを有している。そして、上面１７ａには、絶縁膜であるソルダレジスト膜（上面側絶縁膜）３ｆが形成され、その複数の開口部３ｉのそれぞれにリード３ｃやランド３ｄが露出している。言い換えると、リード３ｃやランド３ｄの表面（露出面）は、ソルダレジスト膜３ｆから露出している。
【００５７】
さらに、複数のデバイス形成部１７ｃのそれぞれは、上面１７ａとは反対側の下面（裏面、実装面）１７ｂと、下面１７ｂに形成された複数のランド３ｅとを有している。そして、複数のランド３ｅは、複数のリード３ｃまたは複数のランド３ｄとそれぞれ電気的に接続されている。また、下面１７ｂにも絶縁膜であるソルダレジスト膜（下面側絶縁膜）３ｆが形成され、その複数の開口部３ｊのそれぞれにランド３ｅが露出している。言い換えると、ランド３ｅの表面（露出面）は、ソルダレジスト膜３ｆから露出している。
【００５８】
なお、各デバイス形成部１７ｃにおいて、複数のランド３ｄは、複数のリード３ｃよりもデバイス形成部１７ｃの周縁部側に配置されている。言い換えると、複数のリード３ｃは、図２に示すように、複数のランド３ｄで囲まれる領域内に配置されている。また、図３に示すように、各リード３ｃのそれぞれの表面には、半田層１１ａが形成されている。
【００５９】
また、図２に示すように、多連ベース基板１７の表面の枠部１７ｅには、アライメントマーク（位置決め部）１７ｆが形成されている。すなわち、多連ベース基板１７の表面の枠部１７ｅにおける４つの角部にアライメントマーク１７ｆが設けられている。なお、アライメントマーク１７ｆは、例えば金属パターンから成り、必ずしも表面の４つの角部に設けられていなくてもよく、枠部１７ｅにおいて、少なくとも対向する２つの位置に設けられていればよい。
【００６０】
２．ダイボンディング
ダイボンディング工程では、図４および図５に示すように、まず、吸着ツール２０によって半導体チップ２の裏面２ｂを吸着して多連ベース基板１７の上面１７ａのデバイス形成部１７ｃ上に搬送し、搬送後、吸着を停止してデバイス形成部１７ｃ上に配置する。なお、半導体チップ２は、その主面２ａに複数の電極パッド（ボンディングパッド、端子、電極）２ｃが形成されている。
【００６１】
その後、半導体チップ２のフリップチップ接続を行う。すなわち、半導体チップ２の主面２ａが多連ベース基板１７のデバイス形成部１７ｃの上面１７ａと対向するように、複数の導電性部材１１を介して複数のデバイス形成部１７ｃのそれぞれの上面１７ａ上に半導体チップ２を搭載する。
【００６２】
この時、耐熱シート２２を介して加熱ツール２１を半導体チップ２の裏面２ｂに押し当て、半導体チップ２を介してフリップチップ接続部を加熱する。この加熱により、多連ベース基板１７の各リード３ｃ上の半田層１１ａを溶融し、半田を導電性部材１１に濡れ上がらせて半田と導電性部材１１を電気的に接続する。
【００６３】
なお、加熱ツール２１には熱源が埋め込まれている。さらに、半導体チップ２の電極パッド２ｃ上の導電性部材１１に熱を印加できるようにバンプ直上にも加熱ツール２１が配置されていなければならないため、加熱ツール２１の大きさをチップサイズより小さくすることは好ましくない。すなわち、加熱ツール２１の大きさは、半導体チップ２の外形サイズより大きい方が好ましい。
【００６４】
これにより、ダイボンディング工程を完了する。
【００６５】
３．電極形成
ダイボンディング後、図６および図７に示すように、多連ベース基板１７のそれぞれのランド３ｄに導電性部材８をそれぞれ形成する。この時、バンプ搭載用の配列マスク等を用いて導電性部材８のランド３ｄ上への位置決めを行い、その後、リフロー等の熱処理によって導電性部材８の半田溶融を行って複数の導電性部材８を複数のランド３ｄに接続させる。
【００６６】
なお、本実施の形態の電極形成工程では、複数のランド３ｄにそれぞれ形成された複数の導電性部材８のそれぞれの高さが、半導体チップ２の実装高さ（多連ベース基板１７の上面１７ａに形成されたソルダレジスト膜３ｆの表面から半導体チップ２の裏面（上側に位置する面）２ｂまでの距離）より高くなるようにそれぞれの導電性部材８を形成する。
【００６７】
これは、図１に示すように、半導体チップ２の裏面２ｂとサブ基板５の下面５ｂとが接触しないようにするためであり、導電性部材８の高さは、ベース基板３とサブ基板５との距離Ｔ２と略同じと見なすことができ、したがって、導電性部材８の高さＴ２が半導体チップ２の実装高さＴ１より大きくなるように導電性部材８を形成する。これにより、半導体チップ２の裏面２ｂとサブ基板５の下面５ｂとの間に隙間を形成することができる。
【００６８】
したがって、本実施の形態では、ベース基板３とサブ基板５とを接続する導電性部材８として、銅コア半田バンプを採用することで、ベース基板３とサブ基板５との距離を安定して確保することができる。
【００６９】
また、導電性部材８として、銅ポストバンプ等の柱状電極を用いた場合にも、同様にベース基板３とサブ基板５との距離を安定して確保することができる。
【００７０】
また、電極形成は、ダイボンディング後に行う必要がある。
【００７１】
これは、ダイボンディング工程で半導体チップ２のフリップチップ接続を行う際に、半導体チップ２の裏面２ｂに加熱ツール２１を押し当ててフリップチップ接続を行うのであるが、図５に示すように、加熱ツール２１がチップサイズより大きいためである。すなわち、ダイボンディング前にそれぞれの導電性部材８を多連ベース基板１７に形成してしまうと、ダイボンディング時に加熱ツール２１と導電性部材８とが接触してダイボンディングに支障をきたす虞れがあり、したがって、本実施の形態の組み立てでは、ダイボンディング（フリップチップ接続）を行ってから電極形成を実施する。
【００７２】
４．基材（サブ）配置
電極形成後、図８および図９に示すように、多連ベース基板１７上に多連サブ基板（配線基板）１８を配置する。
【００７３】
ここで、複数のサブ基板５を有する多連サブ基板１８について説明する。
【００７４】
多連サブ基板１８は、図８および図９に示すように、複数のデバイス形成部１８ｃ、複数のデバイス形成部１８ｃのうちの互いに隣り合うデバイス形成部１８ｃの間に設けられた切断部（除去部、ダイシング部）１８ｄ、および平面視において複数のデバイス形成部１８ｃの周囲に設けられた枠部１８ｅを備えている。
【００７５】
また、多連サブ基板１８の複数のデバイス形成部１８ｃのそれぞれは、上面（主面、部品搭載面）１８ａと、上面１８ａに形成された複数のランド（端子、電極）５ｃとを有している。そして、上面１８ａには絶縁膜であるソルダレジスト膜（上面側絶縁膜）５ｆが形成され、その複数の開口部５ｇのそれぞれにランド５ｃが露出している。言い換えると、ランド５ｃの表面（露出面）は、ソルダレジスト膜５ｆから露出している。
【００７６】
さらに、複数のデバイス形成部１８ｃのそれぞれは、上面１８ａとは反対側の下面（裏面、実装面、チップ対向面）１８ｂと、下面１８ｂに形成された複数のランド５ｄとを有している。そして、複数のランド５ｄは、複数のランド５ｃとそれぞれ電気的に接続されている。また、下面１８ｂにも絶縁膜であるソルダレジスト膜（下面側絶縁膜）５ｆが形成され、その複数の開口部５ｈのそれぞれにランド５ｄが露出している。言い換えると、ランド５ｄの表面（露出面）は、ソルダレジスト膜５ｆから露出している。
【００７７】
また、図９に示すように、多連サブ基板１８の下面１８ｂ上のソルダレジスト膜５ｆ上には、封止材（封止層、接着層）１０が形成されている。
【００７８】
ここで、本実施の形態で用いる封止材１０は、ＮＣＦ（Non-Conductive Film)と呼ばれるフィルム状のものであり、例えば熱硬化性のエポキシ系樹脂から成るものである。なお、封止材１０は、多連サブ基板１８を固定するための接着材でもある。
【００７９】
また、封止材１０は、多連サブ基板１８の下面（裏面）１８ｂの全面に亘って形成されている。なお、封止材１０は、必ずしも多連サブ基板１８の下面１８ｂの全面に形成されていなくてもよい。すなわち、封止材１０は、少なくとも複数のデバイス形成部１８ｃのそれぞれを覆っていれば、枠部１８ｅの一部は露出していてもよい。
【００８０】
また、封止材１０を多連ベース基板１７に接触させる前の封止材１０の厚さは、半導体チップ２の実装高さよりも大きい。すなわち、図１に示す半導体チップ２の実装高さＴ１より、図９の封止材１０の厚さＴ５は大きい（Ｔ１＜Ｔ５）。一例として、Ｔ１＝８０μｍであり、Ｔ５＝１８０μｍ（１３０〜２３０μｍ）である。また、多連サブ基板１８の厚さＴ６は、例えばＴ６＝１４０μｍ（１００〜２００μｍ）である。
【００８１】
このように封止材１０の多連ベース基板１７に接触させる前の厚さを、半導体チップ２の実装高さよりも大きく（厚く）しておくことで、多連ベース基板１７と多連サブ基板１８とを複数の導電性部材８を介して接続した際に、多連ベース基板１７と多連サブ基板１８との間に確実に封止材１０を充填することができる。
【００８２】
また、図８および図９に示すように、多連ベース基板１７と多連サブ基板１８との平面視の大きさの関係は、多連サブ基板１８＜多連ベース基板１７となっている。
【００８３】
また、封止材１０の多連サブ基板１８の下面１８ｂに形成されたソルダレジスト膜５ｆへの貼り付け（形成）は、真空プレス方法（真空ラミネート方法）によって行う。すなわち、真空雰囲気中において、フィルム状の封止材１０を、熱を印加しながらプレスすることによって多連サブ基板１８の下面（裏面、実装面）１８ｂに貼り付ける。
【００８４】
これにより、封止材１０中にボイドが形成されることを低減できる。さらに、封止材１０の下面１０ａの平坦化を図ることができる。
【００８５】
次に、多連ベース基板１７と多連サブ基板１８との貼り付けについて説明する。
【００８６】
まず、図８に示すように、多連ベース基板１７の上面１７ａの４つの角部のアライメントマーク１７ｆを認識して、多連ベース基板１７と多連サブ基板１８の位置合わせを行い、図９に示すように、多連サブ基板１８の下面１８ｂが多連ベース基板１７の上面１７ａと対向するように多連サブ基板１８を多連ベース基板１７の上面１７ａ上に配置する。
【００８７】
その後、真空雰囲気中において、多連ベース基板１７、多連サブ基板１８および封止材１０に熱を加えながら多連サブ基板１８に上方から荷重（垂直荷重）を加える。
【００８８】
これにより、図１１に示すように、複数の導電性部材８と複数の多連サブ基板１８の下面１８ｂの複数のランド５ｄをそれぞれ電気的に接続する。さらに、封止材１０を多連ベース基板１７の上面１７ａに接触させて、半導体チップ２と多連ベース基板１７の間の隙間、半導体チップ２および複数の導電性部材８の封止を封止材１０で行う。すなわち、多連ベース基板１７と多連サブ基板１８との間に封止材１０が充填されることで、多連ベース基板１７と多連サブ基板１８の接着が行われ、かつ半導体チップ２と多連ベース基板１７の間の隙間、さらには半導体チップ２および複数の導電性部材８等から成る凹凸部分を封止材１０で封止することができる。
【００８９】
また、真空雰囲気中において、封止材１０による基板貼り付けを行うことで、封止材１０中にボイドが形成されることを低減できる。
【００９０】
さらに、図１に示す半導体チップ２の実装高さ（ベース基板３の上面３ａに形成されたソルダレジスト膜３ｆの表面から半導体チップ２の裏面２ｂまでの距離）Ｔ１より、図９の貼り付け前の封止材１０の厚さＴ５の方が大きい（Ｔ１＜Ｔ５）ことにより、基板貼り付け時に、多連ベース基板１７と多連サブ基板１８の間の空間に確実に封止材１０を充填することができる。
【００９１】
また、上記のように半導体チップ２の実装高さＴ１より、貼り付け前の封止材１０の厚さＴ５の方が大きく、かつ多連ベース基板１７上には半導体チップ２や複数の導電性部材８が搭載されているため、基板配置後、図１０および図１１に示すように、封止材１０の一部が多連サブ基板１８の外側（周囲）にはみ出した状態となる。
【００９２】
しかしながら、平面視の基板の大きさにおいて、多連ベース基板１７＞多連サブ基板１８であるため、封止材１０のはみ出した部分を多連ベース基板１７の端部に配置することができる。
【００９３】
なお、図１０に示すように、多連サブ基板１８上に搭載される電子部品と電気的に接続される複数のランド（電極パッド、端子）５ｃのそれぞれは、それらの平面形状が円形であるが、上記ランド５ｃの平面形状は、四角形等であってもよい。すなわち、搭載される電子部品の外部端子の形状に合わせることが好ましい。
【００９４】
以上により、基材（サブ）配置を完了する。
【００９５】
５．ボールマウント
基材（サブ）配置後、図１２および図１３に示すようにボールマウントを行う。ここでは、図１３に示すように、貼り合わせられた多連基板の上下面（表裏面）を反転させ、多連ベース基板１７の下面１７ｂを上方に向けて複数の外部端子１６のそれぞれを複数のランド３ｅ上に配置する。なお、外部端子１６は導電性部材から成り、本実施の形態では、例えばボール状の半田材（半田ボール）であるが、形状についてはこれに限らない。
【００９６】
その後、リフロー炉等の熱処理によって半田溶融を行って複数のランド３ｅに外部端子１６をそれぞれ形成する。
【００９７】
６．個片化
ボールマウント後、図１４および図１５に示すように個片化を行う。個片化工程では、図１５に示すように多連サブ基板１８の上面１８ａをダイシングシート２４に貼り付け、表裏を反転させた多連基板のうちの多連サブ基板１８側をダイシングシート２４によって保持し、この状態で、多連ベース基板１７の下面１７ｂの上方からダイシングシ用のブレード２３を回転・進入させてダイシング（個片化）を行う。
【００９８】
すなわち、多連サブ基板１８の切断部１８ｄ（または多連ベース基板１７の切断部１７ｄ）に沿って回転するブレード２３を走行させることで、多連ベース基板１７の切断部１７ｄ、多連サブ基板１８の切断部１８ｄ、および封止材１０のうちの多連サブ基板１８の切断部１８ｄと重なる部分を除去（切断）し、複数のデバイス形成部１７ｃ（または複数のデバイス形成部１８ｃ）それぞれに個片化する。
【００９９】
これにより、下段側パッケージ６の組み立て完了となる。
【０１００】
７．パッケージ搭載
下段側パッケージ６の組み立て完了後、図１に示すＰＯＰ１の組み立てを行う。ここでは、下段側パッケージ６上に、別のパッケージである上段側パッケージ７を搭載する。上段側パッケージ７は、例えばメモリ系の半導体チップ４が搭載された半導体パッケージであり、複数の外部端子（導電性部材）９を介して下段側パッケージ６のサブ基板５の上面５ａ上に上段側パッケージ７を搭載する。すなわち、パッケージ基板１２の下面１２ｂの複数のランド１２ｄのそれぞれに外部端子９が設けられ、かつ検査によって良品と判定された上段側パッケージ７を準備し、この上段側パッケージ７の複数の外部端子９を、下段側パッケージ６のサブ基板５の上面５ａの複数のランド５ｃ上に配置する。なお、外部端子９は導電性部材から成り、本実施の形態では、例えばボール状の半田材（半田ボール）であるが、形状についてはこれに限らない。
【０１０１】
その後、加熱処理によって複数の外部端子９を溶融することで、下段側パッケージ６上に上段側パッケージ７を複数の外部端子９を介して電気的に接続する。
【０１０２】
これにより、ＰＯＰ１の組み立て完了となる。
【０１０３】
本実施の形態の半導体装置（ＰＯＰ１）の製造方法によれば、多連ベース基板１７と多連サブ基板１８とを貼り合わせる際に、予め多連サブ基板１８に貼り付けられた、チップの実装高さより厚いフィルム状の封止材１０を基板間に介在させて熱と荷重（垂直荷重）を印加して貼り合わせることにより、基板貼り合わせ後に基板間に樹脂を充填するのに比べて、ボイドの巻き込みを減らすことができる。
【０１０４】
これにより、封止材１０中に形成されるボイドの低減化を図ることができ、半導体装置（ＰＯＰ１）の信頼性の向上を図ることができる。
【０１０５】
つまり、貼り合わせた基板間に後から樹脂を充填する場合、基板間には、半導体チップや複数のボール電極等が設けられているため、大きな凹凸部分が存在する領域が多々あり、ボイドが発生し易い。しかしながら、本実施の形態では、予め基板に貼り付けられた封止材１０を用いて、基板を貼り合わせる際に基板の接着と半導体チップ等の封止を一緒に行うものであり、その結果、封止時のボイドの巻き込みを減らすことができる。
【０１０６】
なお、［先行技術文献］の［特許文献３（特開２０１２−１５５４６号公報）］に開示された封止方法は、予め基材間に熱硬化性樹脂シートを配置して基材を両側から加熱・加圧をして基材間に熱硬化性樹脂シートから成る封止層を形成するものであるが、この場合、加熱・加圧時に熱硬化性樹脂シートが押し広げられ、その結果、チップの上方にボイドが発生し易い。
【０１０７】
これに対して、本実施の形態の半導体装置の製造方法では、貼り合わせる基板のうち、一方の基板の全面（ただし、枠部１８ｅの一部は露出していてもよい）に亘ってフィルム状の封止材１０を貼り付けた状態で基板同士の貼り合わせを行うため、巻き込みによるボイドの発生も抑えることができる。さらに、局所的なボイドの発生も抑制することができる。
【０１０８】
その結果、半導体装置（ＰＯＰ１）の信頼性の向上を図ることができる。
【０１０９】
また、ＰＯＰ１の組み立てでは、下段側パッケージ６、およびこの下段側パッケージ６上に搭載される上段側パッケージ７とも、検査によって良品と判定されたパッケージを用いるため、各パッケージの歩留りを排除でき、したがって、ＰＯＰ１（製品）の歩留りを向上させることができる。
【０１１０】
＜変形例＞
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１１１】
（変形例１）
上記実施の形態では、半導体装置が図１に示すＰＯＰ１（下段側パッケージ６上に上段側パッケージ７が搭載されたパッケージ）の場合について説明したが、上記半導体装置は、上段側パッケージ７を搭載（積層）していない、下段側パッケージ６のみを完成品（半導体装置）とするものであってもよい。
【０１１２】
（変形例２）
上記実施の形態では、半導体装置の組み立てにおいて、ベース基板３とサブ基板５とを電気的に接続する導電性部材（導通部材）８を、基板を貼り合わせる際にベース基板３に形成しておく方法について説明したが、上記導電性部材は、サブ基板５に形成しておいてもよい（後述する図１９参照）。
【０１１３】
（変形例３）
図１６は実施の形態の変形例３の半導体装置の下段側の半導体パッケージの組み立てで用いられるサブ基材の配置前の平面図、図１７は図１６に示すＡ−Ａ線に沿った断面図である。
【０１１４】
上記実施の形態では、半導体装置の組み立てにおいて、多連ベース基板１７と多連サブ基板１８を貼り合わせる際に、多連サブ基板１８側に封止材（封止層、接着層）１０が形成されている場合について説明したが、上記封止材１０は、図１７に示すように多連ベース基板１７に配置されていてもよい。
【０１１５】
これにより、多連ベース基板１７と多連サブ基板１８とを貼り合せる際、上記実施の形態のように多連サブ基板１８に封止材１０を貼り付けていた場合に比べて、更に隙間なく封止材１０を貼り付けることができる。
【０１１６】
これは、多連ベース基板１７上には、半導体チップ２や複数の導電性部材（導通部材）８等が設けられているため、多連サブ基板１８に比べて比較的大きな凹凸が複数形成されており、多連ベース基板１７ではボイドが形成され易い。
【０１１７】
上記実施の形態の場合、多連サブ基板１８に貼り付けた後の封止材１０の表面の平坦度は高いものの、熱と荷重で導電性部材８や半導体チップ２により凸凹が形成されている多連ベース基板１７に封止材１０を貼り合せるため、ボイドが発生する可能性も含んでいる。
【０１１８】
そこで、ボイドの発生をできるだけ抑制するには、図１７に示すように、予めベース基板３側に真空環境で封止材１０を貼り付けておくことが好ましい。すなわち、図１６および図１７に示すように、半導体チップ２の実装高さよりも大きい厚さから成る封止材１０を、予め多連ベース基板１７の上面１７ａ上に配置し、さらに真空環境（真空プレス方式）で封止材１０を多連ベース基板１７の上面１７ａに接触させて貼り付けることで、半導体チップ２と複数の導電性部材８を封止材１０で封止し、その際、封止材１０からエアーを抜いておく。この状態の多連ベース基板１７に、多連サブ基板１８を貼り合わせることにより、貼り合わせ時の巻き込むエアーも低減することができ、下側の凹凸を多く有する多連ベース基板１７に対してのボイド対策がより確実に行われる。
【０１１９】
さらに、真空環境（真空プレス方式）で封止材１０をプレスし、この封止材１０を多連ベース基板１７に貼り付けることにより、封止材１０の上面（多連サブ基板１８と対向する面）の平坦度の向上も図ることができる。
【０１２０】
これにより、多連サブ基板１８との接着においてもボイドの発生を抑制することができ、封止材１０の多連サブ基板１８との接着度を高めることができる。
【０１２１】
（変形例４）
図１８は実施の形態の変形例４の半導体装置の下段側の半導体パッケージの組み立てで用いられるサブ基材の配置前の平面図、図１９は図１８に示すＡ−Ａ線に沿った断面図である。
【０１２２】
図１８および図１９に示す変形例４は、真空環境（真空プレス方式）において多連ベース基板１７上に搭載された複数の半導体チップ２を封止材１０で覆っておき、多連サブ基板１８側には複数の導電性部材（導通部材）８を形成しておいてから、多連サブ基板１８を多連ベース基板１７上に配置するものである。
【０１２３】
ただし、変形例４の方法の場合、突起状の導電性部材８を封止材１０に挿入することになるため、封止材１０にボイドを巻き込みやすい。そのため、ボイドの対策を考慮した場合には、上記変形例３の方法の方が好ましい。
【０１２４】
（変形例５）
図２０は実施の形態の変形例５の半導体装置の下段側の半導体パッケージの組み立てで用いられるサブ基材の配置前の平面図、図２１は図２０に示すＡ−Ａ線に沿った断面図、図２２は実施の形態の変形例５の半導体装置の下段側の半導体パッケージの組み立てで用いられるサブ基材の配置後の平面図、図２３は図２２に示すＡ−Ａ線に沿った断面図である。
【０１２５】
図２０〜図２３に示す変形例５は、半導体装置の組み立てにおいて、サブ基板側に、予め個片化されたサブ基板５を用いるものである。すなわち、図２０および図２１に示すように、それぞれのデバイス形成部１７ｃにおいて、半導体チップ２および複数の導電性部材（導通部材）８が設けられた多連ベース基板１７のそれぞれのデバイス形成部１７ｃ上に、予め個片化され、かつそれぞれ下面５ｂに、個片化された封止材１０が形成されたサブ基板５を配置する。
【０１２６】
その後、図２２および図２３に示すように、個片化された複数のサブ基板５を、個々の封止材１０を介して多連ベース基板１７のそれぞれのデバイス形成部１７ｃに貼り付け（接着し）、さらに半導体チップ２と複数の導電性部材８を封止する。
【０１２７】
なお、多連ベース基板１７に設けられた半導体チップ２と複数の導電性部材８の高さの関係や、サブ基板５側での封止材１０の厚さやベース基板３への貼り付け方法、さらには、多連ベース基板１７上へのそれぞれのサブ基板５の貼り付け方法、多連ベース基板１７の個片化方法等については、上記実施の形態で説明したものと同様であるため、その重複説明は省略する。
【０１２８】
このように半導体装置の組み立てにおいて、ベース基板側に、予め個片化された複数のサブ基板５を用いることにより、多連ベース基板１７と各サブ基板５とを貼り合わせる際に、個片化されたサブ基板５の方が大きな多連サブ基板１８に比べてエアーの抜ける距離が遥かに短いため、多連サブ基板１８に比べてボイドが形成されにくい。
【０１２９】
すなわち、本変形例５のように、予め個片化されたサブ基板５を用いて半導体装置を組み立てる方が、封止材１０中に形成されるボイドの低減化を図ることができる。
【０１３０】
さらに、予め個片化されたサブ基板５を用いて組み立てる方が、サブ基板側において、良品の選別された基板のみを用いることができるため、半導体装置の歩留りを向上させることができる。
【０１３１】
ただし、組み立て作業の効率を考慮した場合、上記実施の形態のように、上下側とも多連基板（多連ベース基板１７と多連サブ基板１８）を用いた方が組み立て作業の効率向上を図ることができるため、この場合には、上記実施の形態の組み立て方法の方が有利である。
【０１３２】
なお、サブ基板５が個片化されているものを使用する場合は、上述のようにボイドの抜けが良いため、封止材（封止層、接着層）１０は、フィルム状に限らず、ペースト状のものを用いてもよい。
【０１３３】
さらに、ペースト状の封止材１０を使用する場合には、半導体チップ２の基板への電気的接続において、フリップチップ接続に限らず、ワイヤ接続を採用してもよい。ただし、ボイドの発生を考慮した場合は、上記実施の形態のようにフィルム状の封止材１０を用いることが好ましい。
【０１３４】
また、本変形例５の場合は、図２０に示すように、アライメントマーク１７ｆが個々のサブ基板５に対応するように多数設けられている。すなわち、多連ベース基板１７の各デバイス形成部（各デバイス領域）１７ｃに対応してそれらの各角部に設けられている。
【０１３５】
これにより、個片化されたサブ基板５を用いた場合でも、それらのサブ基板５と多連ベース基板１７とを貼り合わせる際に、それぞれのアライメントマーク１７ｆを認識して位置合わせしてから貼り合わせることができる。
【０１３６】
（変形例６）
図２４は実施の形態の変形例６の半導体装置の構造を示す断面図、図２５は実施の形態の変形例６の他の半導体装置の構造を示す断面図である。
【０１３７】
図２４の変形例６は、ベース基板３とサブ基板５とを電気的に接続する導電性部材（導通部材）として、柱（突起）状の電極２５を用いた場合を示すものである。電極２５が半田材２５ａを介してベース基板３のランド３ｄと電気的に接続されている。電極２５は、柱（突起）状の電極であり、例えば銅を主成分とする合金から成る。なお、柱状の電極の水平断面形状は、円形あるいは多角形等であるが、電極にかかる応力を考慮すると円形（円柱の電極）が好ましい。柱状であるため、電極高さを安定して確保することができる。
【０１３８】
したがって、図２４に示すＰＯＰ１によれば、上記導電性部材として柱状の電極２５を用いたことにより、ベース基板３とサブ基板５との距離の面内均一化を図ることができる。ただし、必ずしも柱状でなくてもよく、高さの確保を図ることができる形状であれば、突起状であってもよい。
【０１３９】
また、図２５に変形例６は、上記導電性部材としてボール状の電極（半田ボール）２６を用いた場合を示すものである。ただし、電極２６を採用する場合、高さを確保するには、ボール径を大きくする必要がある。そのため、多ピン化や狭ピッチ化を考慮した場合は、上記実施の形態で説明したように、銅コア半田バンプ等のコアボール（バンプ）や上記柱状の電極を採用することが好ましい。コア半田ボール（バンプ）は、コア部材が、金属から成るボール状の部材であり、この金属ボール（金属コア）の表面が半田膜によって覆われており、上記半田膜の内部に金属ボールが設けられているため、上記柱状の電極と同様に電極の高さを確保することができる。
【０１４０】
（変形例７）
図２６は実施の形態の変形例７の半導体装置の構造を示す断面図である。
【０１４１】
例えば、上記実施の形態では、下段側パッケージ６のサブ基板５上にメモリ系の半導体チップ４を有した上段側パッケージ（電子部品）７を搭載することについて説明したが、上記半導体装置は、これに限定されるものではない。すなわち、上段側パッケージ７の代わりとして、抵抗、容量、さらには振動子などの電子部品（チップ部品）を搭載してもよい。
【０１４２】
また、図２６の変形例７に示すように、これら複数の電子部品（例えば、メモリ系の半導体チップ４を有した電子部品または半導体パッケージ）２７とチップ部品２８とを搭載したＰＯＰ２９等であってもよい。ＰＯＰ２９では、下段側パッケージ６のサブ基板５上に外部端子９を介して電子部品２７が搭載され、さらに半田材２８ａを介してチップ部品２８が搭載されている。
【０１４３】
（変形例８）
上記実施の形態では、多連ベース基板１７と多連サブ基板１８とを貼り合わせる際の位置合決め用のマーク（位置決め部）として、多連ベース基板１７にアライメントマーク１７ｆが形成されている場合を説明したが、アライメントマーク１７ｆに限らず、位置決め用のピン等を用いてもよい。すなわち、位置決め用のピンをどちらか一方の基板に形成し、他方の基板に該ピン挿入用の孔を設けておき、これを用いて位置合わせしても良い。
【０１４４】
ただし、上記変形例５の場合は、個々のサブ基板５に、ピンまたは孔を設けるスペースが必要となるため、上記変形例５の場合には、多連ベース基板１７にアライメントマーク１７ｆを形成しておき、このアライメントマーク１７ｆを認識して位置合わせを行うことが好ましい。
【０１４５】
（変形例９）
上記実施の形態では、半導体装置の実装において、鉛（Ｐｂ）を実質的に含まない半田材を用いて、実装基板（マザーボード）に実装することについて説明したが、鉛（Ｐｂ）を含む半田材を用いてもよい。しかしながら、環境汚染対策を考慮した場合には、鉛（Ｐｂ）を実質的に含まない半田材を用いることが好ましい。ここで、鉛を実質的に含まない半田、所謂、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances)指令の基準として定められている。なお、上記半田材は、銅コア半田バンプ、半田膜８ｂ、外部端子９，１６、半田層１１ａ、半田材２５ａ，２８ａ、および電極２６などで用いられる半田材である。
【０１４６】
（変形例１０）
さらに、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。
【０１４７】
その他、実施の形態に記載された内容の一部を以下に記載する。
（項１）
以下の工程を含む、半導体装置の製造方法：
（ａ）複数の第１デバイス形成部、前記複数の第１デバイス形成部のうちの互いに隣り合う第１デバイス形成部の間に設けられた第１切断部、および平面視において前記複数の第１デバイス形成部の周囲に設けられた第１枠部を備えた第１配線基板と、それぞれに１つの第２デバイス形成部を備えた複数の第２配線基板と、を準備する工程；
ここで、
前記複数の第１デバイス形成部のそれぞれは、第１上面と、前記第１上面に形成された複数の第１ボンディングリードと、前記第１上面に形成され、かつ前記複数の第１ボンディングリードとそれぞれ電気的に接続された複数の第１上面側ランドと、前記複数の第１ボンディングリードおよび前記複数の第１上面側ランドのそれぞれが露出するように前記第１上面上に形成された第１上面側絶縁膜と、前記第１上面とは反対側の第１下面と、前記第１下面に形成され、かつ前記複数の第１ボンディングリードとそれぞれ電気的に接続された複数の第１下面側ランドと、前記複数の第１下面側ランドのそれぞれが露出するように前記第１下面上に形成された第１下面側絶縁膜と、を有し、
前記複数の第２配線基板のそれぞれの前記第２デバイス形成部は、第２上面と、前記第２上面に形成された複数の第２上面側ランドと、前記複数の第２上面側ランドのそれぞれが露出するように前記第２上面上に形成された第２上面側絶縁膜と、前記第２上面とは反対側の第２下面と、前記第２下面に形成され、かつ前記複数の第２上面側ランドとそれぞれ電気的に接続された複数の第２下面側ランドと、前記複数の第２下面側ランドのそれぞれが露出するように前記第２下面上に形成された第２下面側絶縁膜と、前記第２下面側絶縁膜上に形成された封止材と、を有し、
（ｂ）前記（ａ）工程の後、第１主面、前記第１主面に形成された複数の第１ボンディングパッド、および前記第１主面とは反対側の第１裏面を有する第１半導体チップを、前記複数の第１デバイス形成部のそれぞれの前記第１上面上に搭載する工程；
（ｃ）前記（ｂ）工程の後、前記複数の第１上面側ランドに複数の導電性部材をそれぞれ形成する工程；
ここで、
前記複数の第１上面側ランドにそれぞれ形成された前記複数の導電性部材のそれぞれの高さは、前記第１半導体チップの実装高さよりも高く、
（ｄ）前記（ｃ）工程の後、前記複数の第２配線基板を前記第１配線基板の前記複数の第１デバイス形成部のそれぞれの前記第１上面上に配置し、前記第１配線基板、前記複数の第２配線基板および複数の前記封止材に熱を加えながら前記複数の第２配線基板に荷重を加えることで、前記複数の導電性部材と前記複数の第２配線基板のそれぞれの前記複数の第２下面側ランドをそれぞれ電気的に接続し、かつ前記複数の封止材を前記第１配線基板の前記第１上面に接触させ、かつ前記第１半導体チップおよび前記複数の導電性部材を封止する工程；
ここで、
前記複数の封止材を前記第１配線基板に接触させる前の前記複数の封止材のそれぞれの厚さは、前記第１半導体チップの前記実装高さよりも大きく、
（ｅ）前記（ｄ）工程の後、前記第１配線基板の前記第１切断部、および前記複数の封止材のそれぞれのうちの前記第１切断部と重なる部分を除去する工程。
【符号の説明】
【０１４８】
１  ＰＯＰ
２  半導体チップ
２ａ  主面（表面、上面）
２ｂ  裏面（下面）
２ｃ  電極パッド（ボンディングパッド、端子、電極）
３  ベース基板（配線基板）
３ａ  上面（表面、チップ搭載面）
３ｂ  下面（裏面、実装面）
３ｃ  リード（ボンディングリード、端子）
３ｄ，３ｅ  ランド（端子、電極）
３ｆ  ソルダレジスト膜
３ｇ  配線部（配線）
３ｈ  絶縁層
３ｉ，３ｊ  開口部
４  半導体チップ
４ａ  主面（表面、上面）
４ｂ  裏面（下面）
４ｃ  電極パッド（ボンディングパッド）
５  サブ基板（配線基板）
５ａ  上面（表面、電子部品搭載面）
５ｂ  下面（裏面）
５ｃ，５ｄ  ランド（端子、電極）
５ｅ  絶縁層
５ｆ  ソルダレジスト膜
５ｇ，５ｈ  開口部
６  下段側パッケージ
７  上段側パッケージ
８  導電性部材（導通部材）
８ａ  コア材（電極、金属コア、導電性部材）
８ｂ  半田膜（導電性部材）
９  外部端子（導電性部材）
１０  封止材（封止層、接着層）
１０ａ  下面
１１  導電性部材（柱状電極、突起状電極）
１１ａ  半田層
１２  パッケージ基板（配線基板）
１２ａ  上面（表面、チップ搭載面）
１２ｂ  下面（裏面）
１２ｃ  リード（ボンディングリード、端子）
１２ｄ  ランド（端子、電極）
１２ｅ  絶縁層
１２ｆ  ソルダレジスト膜
１２ｇ，１２ｈ  開口部
１３  ダイボンド材
１４  封止体
１５  ワイヤ
１６  外部端子
１７  多連ベース基板
１７ａ  上面
１７ｂ  下面
１７ｃ  デバイス形成部
１７ｄ  切断部（除去部、ダイシング部）
１７ｅ  枠部
１７ｆ  アライメントマーク（金属パターン）
１８  多連サブ基板
１８ａ  上面
１８ｂ  下面
１８ｃ  デバイス形成部
１８ｄ  切断部
１８ｅ  枠部
２０  吸着ツール
２１  加熱ツール
２２  耐熱シート
２３  ブレード
２４  ダイシングシート
２５  電極
２５ａ  半田材
２６  電極
２７  電子部品
２８  チップ部品
２８ａ  半田材
２９  ＰＯＰ
【図１】
2014135388.tif 000003
【図２】
2014135388.tif 000004
【図３】
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【図４】
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【図５】
2014135388.tif 000007
【図６】
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【図７】
2014135388.tif 000009
【図８】
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【図９】
2014135388.tif 000011
【図１０】
2014135388.tif 000012
【図１１】
2014135388.tif 000013
【図１２】
2014135388.tif 000014
【図１３】
2014135388.tif 000015
【図１４】
2014135388.tif 000016
【図１５】
2014135388.tif 000017
【図１６】
2014135388.tif 000018
【図１７】
2014135388.tif 000019
【図１８】
2014135388.tif 000020
【図１９】
2014135388.tif 000021
【図２０】
2014135388.tif 000022
【図２１】
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【図２２】
2014135388.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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