(57)【要約】【課題】複数の半導体チップが１つのパッケージに収納された構成においてスキャン検査を実施することができる半導体集積回路装置を提供する。【解決手段】半導体集積回路装置１は、ＳＩＰの形態となっている。半導体チップ３の入出力端子５および半導体チップ４の入出力端子６は、チップ間配線７を介してパッケージ２内部にて接続される。スキャン検査を実施する対象となる半導体チップ３は、入出力回路８、入力切替回路９および出力状態固定回路１９を備えている。入出力回路８は、他の半導体チップ４に接続される入出力端子５を介してデータの入出力を行う。入力切替回路９は、通常動作中にあっては入出力端子５を通じて与えられるデータを入出力回路８に入力し、スキャン検査の実行中にあっては任意の検査データを入出力回路８に入力する。出力状態固定回路１９は、スキャン検査の実行中、入出力回路８の出力状態を固定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の半導体チップ（３、４、２２、２３、３２、３３）が１つのパッケージ（２）に収納されるとともに、それら半導体チップの間が前記パッケージ（２）内にて接続された半導体集積回路装置（１、２１、３１）であって、
前記複数の半導体チップのうち少なくとも１つの半導体チップがスキャン検査を実施する対象となる検査対象チップ（３、２２、３２）であり、
前記検査対象チップ（３、２２、３２）は、
他の半導体チップ（４、２３、３３）に接続される入出力端子（５）を介してデータの入出力を行う入出力回路（８）と、
スキャン検査の実行中、前記入出力回路（８）の出力状態を固定する出力状態固定回路（１９、２４、３４）と、
通常動作中にあっては前記入出力端子（５）を通じて与えられるデータを前記入出力回路（８）に入力し、スキャン検査の実行中にあっては任意のデータを前記入出力回路（８）に入力する入力切替回路（９）と、
を備えていることを特徴とする半導体集積回路装置。
【請求項２】
前記出力状態固定回路（１９）は、前記入出力回路（８）の出力状態をＬレベル出力状態に固定することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記出力状態固定回路（２４）は、前記入出力回路（８）の出力状態をＨレベル出力状態に固定することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記出力状態固定回路（３４）は、前記入出力回路（８）の出力状態をハイインピーダンス状態に固定することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記出力状態固定回路（１９、２４、３４）は、前記入出力回路（８）の出力状態をＬレベル出力状態、Ｈレベル出力状態またはハイインピーダンス状態に固定することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項６】
複数の半導体チップ（４２、４３、７２、７３、８２、８３、９２、９３）が１つのパッケージ（２）に収納されるとともに、それら半導体チップの間が前記パッケージ（２）内にて接続された半導体集積回路装置（４１、７１、８１、９１）であって、
前記複数の半導体チップのうち少なくとも１つの半導体チップがスキャン検査を実施する対象となる検査対象チップ（４２、７２、８２、９２）であり、
前記検査対象チップに接続される他の半導体チップ（４３、７３、８３、９３）は、
スキャン検査の実行中、前記検査対象チップ（４２、７２、８２、９２）に接続される入力端子（６、６Ａ、６Ｂ）を通じて前記検査対象チップ（４２、７２、８２、９２）から与えられる入力データの値に関わらず、任意の値のデータを内部回路に与える入力固定回路（５７、７４）と、
スキャン検査の実行中、前記検査対象チップ（４２、７２、８２、９２）に接続される出力端子（６）を通じてデータの出力を行う出力回路の出力状態をハイインピーダンス状態に固定する出力停止回路（８４）と、
のいずれか一方または双方を備えていることを特徴とする半導体集積回路装置。
【請求項７】
前記他の半導体チップ（４３、７３、８３、９３）は、
スキャン検査の実行中、前記検査対象チップ（４２、７２、８２、９２）に接続される入力端子（６、６Ａ、６Ｂ）を通じて前記検査対象チップ（４２、７２、８２、９２）から与えられる入力データを、そのスキャン検査時に形成されるスキャンチェーンを介して外部からモニタ可能にする入力モニタ回路（６４）を備えていることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記入力固定回路（５７）は、スキャン検査の実行中、前記入力データの値に関わらずＬレベルのデータを前記内部回路に与えることを特徴とする請求項６または７に記載の半導体集積回路装置。
【請求項９】
前記入力固定回路（７４）は、スキャン検査の実行中、前記入力データの値に関わらずＨレベルのデータを前記内部回路に与えることを特徴とする請求項６または７に記載の半導体集積回路装置。
【請求項１０】
前記入力固定回路（５７、７４）は、スキャン検査の実行中、前記入力データの値に関わらずＬレベルまたはＨレベルのデータを前記内部回路に与えることを特徴とする請求項６または７に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップが１つのパッケージに収納された構成の半導体集積回路装置に関する。
【背景技術】
【０００２】
複数の半導体チップを１つのパッケージに搭載して（収納して）システム化を実現するシステム・イン・パッケージ（ＳＩＰ（System in Package））には、次のようなメリットがある。すなわち、ＳＩＰによれば、異なる種類のデバイスプロセスにより形成されたチップを組み合わせて１パッケージ化することで小型化およびコストダウンを図ることができる。また、ＳＩＰによれば、複数のメモリデバイスを組み合わせて記憶容量を簡単に増加することができる。
【０００３】
また、例えばマイクロコンピュータ（以下、マイコンとも称す）など、１チップに様々な機能が詰め込まれた半導体チップの検査として、スキャン検査（スキャンテスト）と呼ばれるものがある（例えば、特許文献１、２参照）。スキャンテストでは、回路内のフリップフロップがセレクタを含むスキャンフリップフロップ（以下、スキャンＦＦとも称す）に置き換えられる。テストモード時には、回路内のスキャンＦＦをシリアルに接続することによりシフトレジスタを形成し、チップの外部端子からスキャンＦＦを制御および観測できるような経路（スキャンチェーン）を設ける。このような構成を採用することにより、スキャンＦＦが仮想的に外部端子と見なせるようになり、スキャンＦＦ間の組合せ回路の故障を検出することができる。また、組合せ回路に対してのテストパターン生成技術は、ＡＴＰＧ（automatic test pattern generation）として確立しているため、効率よくテストパターンを自動生成することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−０８４０３６号公報
【特許文献２】特開２００５−２１４９３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、一般的なスキャンテストは、１チップ内の組合せ回路の検査を想定している。従って、複数チップを有するＳＩＰの形態において、一般的なスキャンテストの手法を用いた検査を試みると、入出力端子を介してデータの入出力を行う入出力回路に対する検査について次のような問題が生じる。すなわち、スキャンテストの実行中、全てのスキャンＦＦの出力はランダムに変化する。従って、通常動作中に入出力回路に対して出力イネーブル信号および出力データを与える各スキャンＦＦの出力もランダムに変化する。そのため、スキャンテストの実行中、入出力回路の出力状態、つまり入出力回路から入出力端子に出力されるデータ（ポート値）もランダムに変化する。入出力端子は、例えばチップ間配線などを介して他のチップ（例えばカスタムＩＣなど）の入力端子または出力端子に接続されている。
【０００６】
上記他のチップにおいて、例えばＨレベル（例えば＋５Ｖ）入力の禁止、Ｌレベル（例えば０Ｖ）入力の禁止などの制約が存在する場合がある。その場合、上述したように、スキャンテストの実行中に入出力回路の出力状態がランダムに変化すると、上記制約が守れない事態が生じるおそれがある。また、上記他のチップにおいて、Ｈレベル出力またはＬレベル出力となる場合がある。その場合、上述したように、スキャンテストの実行中に入出力回路の出力状態がランダムに変化すると、他のチップの出力との衝突が発生するおそれがある。さらに、入出力回路の入力バッファの動作を検査するためには、ポート値を任意に変化させる必要がある。しかし、上述したように他のチップ側に制約が存在する場合、ポート値を任意に変化させることができないため、従来の手法では、入出力回路の入力バッファに対するスキャン検査を実施することができない。
【０００７】
本発明は上記事情に鑑みてなされたものであり、その目的は、複数の半導体チップが１つのパッケージに収納された構成においてスキャン検査を実施することができる半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１に記載の半導体集積回路装置は、複数の半導体チップが１つのパッケージに収納されるとともに、それら半導体チップの間がパッケージ内にて接続された構成（システム・イン・パッケージ）である。また、上記複数の半導体チップのうち少なくとも１つの半導体チップは、スキャン検査を実施する対象となる検査対象チップである。その検査対象チップは、入出力回路、出力状態固定回路および入力切替回路を備えている。入出力回路は、他の半導体チップに接続される入出力端子を介してデータの入出力を行う。出力状態固定回路は、スキャン検査の実行中、入出力回路の出力状態を固定する。このような出力状態固定回路を備えることにより、入出力端子の接続先である他の半導体チップにおいて種々の制約（例えば、Ｈ入力禁止、Ｌ入力禁止など）がある場合でも、次のように、その制約を守りつつスキャン検査を実施することができる。
【０００９】
すなわち、入出力端子の接続先である他の半導体チップにおいて例えばＨ入力禁止の制約がある場合には、出力状態固定回路により、入出力回路の出力状態を例えばＬレベル出力の状態に固定すれば、Ｈ入力禁止の制約を守りつつ、スキャン検査を実施することができる。また、入出力端子の接続先である他の半導体チップにおいて例えばＬ入力禁止の制約がある場合には、出力状態固定回路により、入出力回路の出力状態を例えばＨレベル出力の状態に固定すれば、Ｌ入力禁止の制約を守りつつ、スキャン検査を実施することができる。さらに、他の半導体チップにおいて例えばＨレベル出力またはＬレベル出力となる場合には、出力状態固定回路により、入出力回路の出力状態をハイインピーダンス状態に固定すれば、出力の衝突を招くことなく、スキャン検査を実施することができる。
【００１０】
入力切替回路は、通常動作中、入出力端子を通じて与えられるデータを入出力回路に入力する。これにより、通常動作中における入出力回路の入力動作が正常に行われることになる。また、入力切替回路は、スキャン検査の実行中、任意のデータを入出力回路に入力する。このような構成によれば、スキャン検査の実行中、入出力回路のポート値を任意に変化させる動作と同様の動作を実現できるため、上述したように他のチップ側に制約が存在する場合であっても、入出力回路の入力経路（入力バッファ）に対するスキャン検査を実施することが可能となる。このように、本手段によれば、複数の半導体チップが１つのパッケージに収納された構成においてスキャン検査を実施することができるという効果が得られる。
【００１１】
請求項６に記載の半導体集積回路装置は、請求項１に記載の半導体集積回路装置と同様のシステム・イン・パッケージの構成である。また、複数の半導体チップのうち検査対象チップに接続される半導体チップ（他の半導体チップ）は、入力固定回路および出力停止回路のうち、いずれか一方または双方を備えている。入力固定回路は、スキャン検査の実行中、検査対象チップに接続される入力端子を通じて検査対象チップから与えられる入力データの値に関わらず、任意の値のデータを内部回路に与える。出力停止回路は、スキャン検査の実行中、検査対象チップに接続される出力端子を通じてデータの出力を行う出力回路の出力状態をハイインピーダンス状態に固定する。
【００１２】
入力固定回路を備えることにより、他の半導体チップにおいて入力に関する制約（例えば、Ｈ入力禁止、Ｌ入力禁止など）がある場合でも、次のように、その制約を守りつつスキャン検査を実施することができる。すなわち、他の半導体チップにおいて例えばＨ入力禁止の制約がある場合には、入力固定回路から内部回路に対してＬレベルのデータを与えるようにすれば、Ｈ入力禁止の制約を守りつつ、スキャン検査を実施することができる。また、他の半導体チップにおいて例えばＬ入力禁止の制約がある場合には、入力固定回路から内部回路に対してＨレベルのデータを与えるようにすれば、Ｌ入力禁止の制約を守りつつ、スキャン検査を実施することができる。
【００１３】
また、出力停止回路を備えることにより、他の半導体チップが、検査対象チップに対してＨレベルまたはＬレベルのデータを常時出力する出力回路を備える場合でも、正常にスキャン検査を実施することができる。すなわち、この場合、出力停止回路により、上記出力回路の出力状態をハイインピーダンス状態に固定すれば、出力の衝突を招くことなく、スキャン検査を実施することができる。
【００１４】
請求項７に記載の半導体集積回路装置は、入力モニタ回路を備えている。入力モニタ回路は、スキャン検査の実行中、検査対象チップに接続される入力端子を通じて検査対象チップから与えられる入力データを、そのスキャン検査時に形成されるスキャンチェーンを介して外部からモニタ可能にする。このような構成によれば、パッケージの外部に導出される外部端子（パッケージ端子）を追加することなく、検査対象チップおよび他の半導体チップの間の接続検査を行うことができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施形態を示すもので、半導体集積回路装置の概略構成図
【図２】第２の実施形態を示す図１相当図
【図３】第３の実施形態を示す図１相当図
【図４】第４の実施形態を示す図１相当図
【図５】第５の実施形態を示す図１相当図
【図６】第６の実施形態を示す図１相当図
【図７】第７の実施形態を示す図１相当図
【発明を実施するための形態】
【００１６】
以下、本発明の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１の実施形態）
以下、第１の実施形態について図１を参照しながら説明する。
図１に示す半導体集積回路装置１は、複数の半導体チップが１つのパッケージ２に収納されたシステム・イン・パッケージ（ＳＩＰ）の形態となっている。なお、図１では、半導体集積回路装置１の構成において、本発明の要旨に係る部分を除く部分の図示を省略している。
【００１７】
半導体集積回路装置１が備える半導体チップ３は、基本構成としてＣＰＵ、ＲＯＭ、ＲＡＭなどを備えたマイクロコンピュータとして構成されている。半導体集積回路装置１が備える半導体チップ４は、ユーザが所望する各種の機能を実現するカスタムＩＣとして構成されている。半導体チップ３の入出力端子５および半導体チップ４の入出力端子６は、チップ間配線７を介してパッケージ２内部にて接続されている。
【００１８】
本実施形態において、半導体チップ４には、入出力端子６を介してＨレベルの信号が入力されることを禁止する（Ｈ入力禁止）といった制約が存在する。なお、上記Ｈレベルの信号とは、論理「１」を表すものであり、本実施形態では例えば＋５Ｖの電圧値の信号である。また、上記Ｌレベルの信号とは、論理「０」を表すものであり、本実施形態では例えば０Ｖの電圧値の信号である。
【００１９】
本実施形態において、半導体チップ３は、スキャン検査を実施する対象となる検査対象チップとなる。そのため、半導体チップ３に設けられるフリップフロップは、スキャンレジスタ（スキャンフリップフロップ）に置き換えられている。スキャンレジスタの構成は、図１に示すとおりである。すなわち、スキャンレジスタは、セレクタＳＬおよびＤタイプのフリップフロップＦＦを備えている。
【００２０】
スキャンレジスタの通常データ入力端子Ｐａは、セレクタＳＬの一方の入力端子（０）に接続されている。スキャンレジスタの検査データ入力端子Ｐｂは、セレクタＳＬの他方の入力端子（１）に接続されている。スキャンレジスタのモード切替端子Ｐｃは、セレクタＳＬの選択制御端子に接続されている。スキャンレジスタのクロック端子Ｐｄは、フリップフロップＦＦのクロック端子に接続されている。セレクタＳＬの出力端子は、フリップフロップＦＦの入力端子に接続されている。フリップフロップＦＦの出力端子は、スキャンレジスタの通常データ出力端子Ｐｅおよび検査データ出力端子Ｐｆに接続されている。
【００２１】
スキャンレジスタのクロック端子Ｐｄには、クロック信号が与えられる。スキャンレジスタの検査データ入力端子Ｐｂには、前段のスキャンスキャンレジスタから出力される検査データが与えられる。スキャンレジスタの検査データ出力端子Ｐｆは、後段のスキャンレジスタの検査データ入力端子Ｐｂに接続される。スキャンレジスタのモード切替端子Ｐｃには、スキャンモードイネーブル信号Ｓａが与えられる。スキャンモードイネーブル信号Ｓａは、通常動作中にあってはＬレベルとなり、スキャン検査の実行中（スキャンデータインおよびスキャンデータアウトの動作中）にあってはＨレベルとなる。
【００２２】
このような構成のスキャンレジスタは、通常データ入力端子Ｐａに入力される通常データをフリップフロップＦＦに入力するか、または、検査データ入力端子Ｐｂに入力される検査データをフリップフロップに入力するかを、モード切替端子Ｐｃに入力されるスキャンモードイネーブル信号Ｓａの論理により切り替えることができる。具体的には、Ｌレベルのスキャンモードイネーブル信号Ｓａが与えられると、通常データがフリップフロップＦＦに入力される。また、Ｈレベルのスキャンモードイネーブル信号Ｓａが与えられると、検査データがフリップフロップＦＦに入力される。
【００２３】
半導体チップ３の入出力端子５は、チップ内部において、それに対応する入出力回路８および入力切替回路９に接続されている。入出力回路８は、出力バッファ１０および入力バッファ１１を備えている。入出力回路８は、他の半導体チップ４に接続される入出力端子５を介してデータの入出力を行う。すなわち、入出力回路８は、図示しない内部回路から与えられるデータを、入出力端子５を介して半導体チップ４に対して出力する。また、入出力回路８は、入出力端子５を介して半導体チップ４から与えられるデータを、図示しない内部回路に対して入力する。
【００２４】
入力切替回路９は、セレクタ１２およびスキャンレジスタ１３を備えている。スキャンレジスタ１３の通常データ入力端子Ｐａには、Ｌレベルの信号が与えられる。スキャンレジスタ１３の通常データ出力端子Ｐｅは、セレクタ１２の一方の入力端子（１）に接続されている。セレクタ１２の他方の入力端子（０）は、入出力端子５に接続されている。セレクタ１２の選択制御端子には、スキャンモードイネーブル信号Ｓａが与えられている。セレクタ１２の出力端子は、入出力回路８を構成する入力バッファ１１の入力端子に接続されている。入力バッファ１１の出力端子は、スキャンレジスタ１４の通常データ入力端子Ｐａに接続されている。スキャンレジスタ１４の通常データ出力端子Ｐｅから出力される通常データは、図示しない内部回路に与えられる。つまり、入力バッファ１１から出力される入力データＤｉは、スキャンレジスタ１４を介して図示しない内部回路に与えられる。
【００２５】
入出力回路８の出力バッファ１０は、３ステートバッファであり、出力イネーブル信号Ｓｂおよび出力データＤｏが与えられている。出力バッファ１０は、出力イネーブル信号Ｓｂおよび出力データＤｏに基づいて、Ｌレベルの信号を出力する状態、Ｈレベルの信号を出力する状態およびハイインピーダンス状態のいずれかの状態となる。出力バッファ１０による出力動作は、具体的には次のとおりとなる。すなわち、出力バッファ１０は、Ｈレベルの出力イネーブル信号Ｓｂが与えられた状態にあっては、与えられる出力データＤｏと同じ論理の信号を出力する。また、出力バッファ１０は、Ｌレベルの出力イネーブル信号Ｓｂが与えられた状態にあっては、ハイインピーダンス出力の状態となる。
【００２６】
出力バッファ１０からＬレベルの信号が出力されることにより、入出力端子５におけるポート値がＬレベルとなる。つまり、入出力回路８の出力状態が、Ｌレベル出力状態となる。また、出力バッファ１０からＨレベルの信号が出力されることにより、入出力端子５におけるポート値がＨレベルとなる。つまり、入出力回路８の出力状態が、Ｈレベル出力状態となる。また、出力バッファ１０がハイインピーダンス出力の状態になることにより、入出力端子５におけるポート値がハイインピーダンスとなる。つまり、入出力回路８の出力状態が、ハイインピーダンス状態となる。
【００２７】
スキャンレジスタ１５は、通常動作中に出力バッファ１０に対して出力イネーブル信号Ｓｂを与えるためのものである。スキャンレジスタ１５の通常データ入力端子Ｐａには、図示しない内部回路から出力イネーブル信号Ｓｂを生成するための通常データが与えられる。スキャンレジスタ１５から出力される通常データは、ＯＲ回路１６の一方の非反転入力端子に与えられる。ＯＲ回路１６の他方の非反転入力端子には、スキャンモードイネーブル信号Ｓａが与えられる。ＯＲ回路１６の出力信号は、出力イネーブル信号Ｓｂとして出力バッファ１０に与えられる。
【００２８】
スキャンレジスタ１７は、通常動作中に出力バッファ１０に対して出力データＤｏを与えるためのものである。スキャンレジスタ１７の通常データ入力端子Ｐａには、図示しない内部回路から出力データＤｏを生成するための通常データが与えられる。スキャンレジスタ１７から出力される通常データは、ＡＮＤ回路１８の非反転入力端子に与えられる。ＡＮＤ回路１８の反転入力端子には、スキャンモードイネーブル信号Ｓａが与えられる。ＡＮＤ回路１８の出力信号は、出力データＤｏとして出力バッファ１０に与えられる。なお、本実施形態では、ＯＲ回路１６およびＡＮＤ回路１８により、スキャン検査の実行中に入出力回路８の出力状態を固定する出力状態固定回路１９が構成される。
【００２９】
以上説明した本実施形態の構成によれば、次のような作用および効果が得られる。
出力状態固定回路１９は、スキャン検査の実行中、次のように入出力回路８の出力状態を固定する。すなわち、スキャン検査の実行中、スキャンモードイネーブル信号Ｓａは、Ｈレベルとなる。それにより、ＯＲ回路１６から出力される出力イネーブル信号Ｓｂは、スキャンレジスタ１５に与えられる通常データの論理に関係なく、常にＨレベルとなる。また、ＡＮＤ回路１８から出力される出力データＤｏは、スキャンレジスタ１７に与えられる通常データの論理に関係なく、常にＬレベルとなる。そのため、スキャン検査の実行中、出力バッファ１０からは、常にＬレベルの信号が出力される。
【００３０】
このように、出力状態固定回路１９は、スキャン検査の実行中、入出力回路８の出力状態をＬレベル出力状態に固定する。そのため、スキャン検査の実行中、入出力端子５におけるポート値がＬレベルに固定される。従って、本実施形態の構成によれば、半導体チップ４側におけるＨ入力禁止の制約を守りつつ、スキャン検査を実施することができる。
【００３１】
なお、出力状態固定回路１９は、通常動作中にあっては入出力回路８の出力状態を固定することはない。すなわち、通常動作中、スキャンモードイネーブル信号Ｓａは、Ｌレベルとなる。それにより、ＯＲ回路１６から出力される出力イネーブル信号Ｓｂは、スキャンレジスタ１５に与えられる通常データの論理に基づくものとなる。また、ＡＮＤ回路１８から出力される出力データＤｏは、スキャンレジスタ１７に与えられる通常データの論理に基づくものとなる。そのため、出力状態固定回路１９は、通常動作中における入出力回路８の出力動作を妨げることはない。
【００３２】
入力切替回路９は、スキャン検査の実行中、スキャンレジスタ１３に与えられる検査データを入出力回路８の入力バッファ１１に入力する。すなわち、スキャン検査の実行中、スキャンモードイネーブル信号ＳａがＨレベルになるため、スキャンレジスタ１３のフリップフロップＦＦには、検査データが与えられる。また、セレクタ１２は、スキャンレジスタ１３から入力されるデータを入力バッファ１１に出力する。
【００３３】
このような構成によれば、スキャン検査の実行中、任意の検査データを入出力回路８の入力バッファ１１に入力することができる。つまり、本実施形態の構成によれば、スキャン検査の実行中、入出力端子５におけるポート値を固定したまま（実際に変更することなく）、入出力端子５におけるポート値を任意に変化させる動作と同様の動作を実現できる。そのため、半導体チップ４側にＨ入力禁止といった制約が存在していても、入出力回路８の入力バッファ１１（入力経路）に対するスキャン検査を実施することが可能となる。
【００３４】
なお、入力切替回路９は、通常動作中、入出力端子５を通じて与えられるデータを入出力回路８の入力バッファ１１に入力する。すなわち、通常動作中、スキャンモードイネーブル信号ＳａがＬレベルになるため、セレクタ１２は、入出力端子５を通じて与えられるデータを入力バッファ１１に出力する。これにより、通常動作中における入出力回路８の入力動作が正常に行われることになる。また、この際、スキャンレジスタ１３のフリップフロップＦＦには、Ｌレベルの信号が与えられる（Ｌ固定）。これにより、フリップフロップＦＦのノイズなどによる誤動作が防止される。
【００３５】
このように、本実施形態によれば、複数の半導体チップが１つのパッケージ２に収納されたＳＩＰの形態をなす半導体集積回路装置１について、スキャン検査を実施することができるという効果が得られる。また、スキャン検査を実施するために追加された構成（出力状態固定回路１９および入力切替回路９）により、通常動作中における入出力回路８の入出力動作が妨げられることもない。
【００３６】
また、本実施形態では、スキャン検査を正常に実施するために新たに追加する構成は、スキャン検査の対象となる半導体チップ３に搭載されている。一方、その半導体チップ３に接続される他の半導体チップ４は、従来と同様の構成である。このような構成によれば、次のような効果が得られる。すなわち、ＳＩＰである半導体集積回路装置１に搭載される半導体チップは、全てが自社製であるとは限らず、外部から購入するケースもあり得る。一般に、自社製の半導体チップの回路構成は、比較的自由に変更を加えることができるが、外部から購入した半導体チップの回路構成を変更することは容易ではない。従って、マイコンである半導体チップ３は自社製であるものの、カスタムＩＣである半導体チップ４が外部から購入したものである場合、本実施形態の構成を採用すれば、従来技術と同様の半導体集積回路装置に対し、前述した優れた効果を奏する新たな構成を容易に搭載することができる。
【００３７】
（第２の実施形態）
以下、本発明の第２の実施形態について図２を参照して説明する。
図２に示す本実施形態の半導体集積回路装置２１は、図１に示した第１の実施形態の半導体集積回路装置１に対し、半導体チップ３、４に代えて半導体チップ２２、２３を備えている点が異なる。
【００３８】
半導体チップ２３は、半導体チップ４に対し、入出力端子６を介して入力される信号に対する制約が異なる。すなわち、本実施形態において、半導体チップ２３には、入出力端子６を介してＬレベルの信号が入力されることを禁止する（Ｌ入力禁止）といった制約が存在する。
【００３９】
半導体チップ２２は、半導体チップ３に対し、出力状態固定回路１９に代えて出力状態固定回路２４を備えている点が異なる。出力状態固定回路２４は、２つのＯＲ回路２５、２６により構成されている。ＯＲ回路２５の一方の非反転入力端子には、スキャンレジスタ１５から出力される通常データが与えられる。ＯＲ回路２５の他方の非反転入力端子には、スキャンモードイネーブル信号Ｓａが与えられる。ＯＲ回路２５の出力信号は、出力イネーブル信号Ｓｂとして出力バッファ１０に与えられる。
【００４０】
ＯＲ回路２６の一方の非反転入力端子には、スキャンレジスタ１７から出力される通常データが与えられる。ＯＲ回路２６の他方の非反転入力端子には、スキャンモードイネーブル信号Ｓａが与えられる。ＯＲ回路２６の出力信号は、出力データＤｏとして出力バッファ１０に与えられる。
【００４１】
以上説明した本実施形態の構成によれば、次のような作用および効果が得られる。
出力状態固定回路２４は、スキャン検査の実行中、次のように入出力回路８の出力状態を固定する。すなわち、スキャン検査の実行中、スキャンモードイネーブル信号Ｓａは、Ｈレベルとなる。それにより、ＯＲ回路２５から出力される出力イネーブル信号Ｓｂは、スキャンレジスタ１５に与えられる通常データの論理に関係なく、常にＨレベルとなる。また、ＯＲ回路２６から出力される出力データＤｏは、スキャンレジスタ１７に与えられる通常データの論理に関係なく、常にＨレベルとなる。そのため、スキャン検査の実行中、出力バッファ１０からは、常にＨレベルの信号が出力される。
【００４２】
このように、出力状態固定回路２４は、スキャン検査の実行中、入出力回路８の出力状態をＨレベル出力状態に固定する。そのため、スキャン検査の実行中、入出力端子５におけるポート値がＨレベルに固定される。従って、本実施形態の構成によれば、半導体チップ２３側におけるＬ入力禁止の制約を守りつつ、スキャン検査を実施することができる。
【００４３】
なお、出力状態固定回路２４は、通常動作中にあっては入出力回路８の出力状態を固定することはない。すなわち、通常動作中、スキャンモードイネーブル信号Ｓａは、Ｌレベルとなる。それにより、ＯＲ回路２５から出力される出力イネーブル信号Ｓｂは、スキャンレジスタ１５に与えられる通常データの論理に基づくものとなる。また、ＯＲ回路２６から出力される出力データＤｏは、スキャンレジスタ１７に与えられる通常データの論理に基づくものとなる。そのため、出力状態固定回路２４は、通常動作中における入出力回路８の出力動作を妨げることはない。
【００４４】
このように、本実施形態によっても第１の実施形態と同様の効果が得られる。また、本実施形態の構成についても、第１の実施形態の構成と同様に、マイコンである半導体チップ２２は自社製であるものの、カスタムＩＣである半導体チップ２３が外部から購入したものである場合に有益となる。
【００４５】
（第３の実施形態）
以下、本発明の第３の実施形態について図３を参照して説明する。
図３に示す本実施形態の半導体集積回路装置３１は、図１に示した第１の実施形態の半導体集積回路装置１に対し、半導体チップ３、４に代えて半導体チップ３２、３３を備えている点が異なる。半導体チップ３３は、半導体チップ４に対し、入出力端子６を介して入力される信号に対する制約が存在しない点が異なる。ただし、半導体チップ３３の入出力端子６は、Ｈレベルの信号を出力するＨレベル出力状態や、Ｌレベルの信号を出力するＬレベル出力状態になることがある。
【００４６】
半導体チップ３２は、半導体チップ３に対し、出力状態固定回路１９に代えて出力状態固定回路３４を備えている点が異なる。出力状態固定回路３４は、ＡＮＤ回路３５により構成されている。ＡＮＤ回路３５の非反転入力端子には、スキャンレジスタ１５から出力される通常データが与えられる。ＡＮＤ回路３５の反転入力端子には、スキャンモードイネーブル信号Ｓａが与えられる。ＡＮＤ回路３５の出力信号は、出力イネーブル信号Ｓｂとして出力バッファ１０に与えられる。なお、この場合、スキャンレジスタ１７の出力信号が出力データＤｏとして出力バッファ１０に与えられる。
【００４７】
以上説明した本実施形態の構成によれば、次のような作用および効果が得られる。
出力状態固定回路３４は、スキャン検査の実行中、次のように入出力回路８の出力状態を固定する。すなわち、スキャン検査の実行中、スキャンモードイネーブル信号Ｓａは、Ｈレベルとなる。それにより、ＡＮＤ回路３５から出力される出力イネーブル信号Ｓｂは、スキャンレジスタ１５に与えられる通常データの論理に関係なく、常にＬレベルとなる。そのため、スキャン検査の実行中、出力バッファ１０は、常にハイインピーダンス出力の状態となる。
【００４８】
このように、出力状態固定回路３４は、スキャン検査の実行中、入出力回路８の出力状態をハイインピーダンス出力状態に固定する。そのため、スキャン検査の実行中、入出力端子５におけるポート値がハイインピーダンスに固定される。このような本実施形態の構成によれば、次のような効果が得られる。すなわち、半導体チップ３２においてスキャン検査が実施される際、半導体チップ３３の入出力端子６がＨレベル出力状態またはＬレベル出力状態に固定されていた場合、入出力端子５、６のポート値が半導体チップ３２における動作（スキャン検査）によりランダムに変化すると、出力の衝突が発生するおそれがある。このようなケースであっても、本実施形態の構成によれば、スキャン検査の実行中、出力状態固定回路３４が入出力回路８の出力状態をハイインピーダンス状態に固定するため、出力の衝突が発生することはない。従って、本実施形態によれば、半導体チップ３３の入出力端子６が、Ｈレベル出力状態またはＬレベル出力状態になる場合であっても、半導体チップ３２においてスキャン検査を実施することができる。
【００４９】
なお、出力状態固定回路３４は、通常動作中にあっては入出力回路８の出力状態を固定することはない。すなわち、通常動作中、スキャンモードイネーブル信号Ｓａは、Ｌレベルとなる。それにより、ＡＮＤ回路３５から出力される出力イネーブル信号Ｓｂは、スキャンレジスタ１５に与えられる通常データの論理に基づくものとなる。そのため、出力状態固定回路３４は、通常動作中における入出力回路８の出力動作を妨げることはない。
【００５０】
また、本実施形態の構成についても、第１の実施形態の構成と同様に、マイコンである半導体チップ３２は自社製であるものの、カスタムＩＣである半導体チップ３３が外部から購入したものである場合に有益となる。
【００５１】
（第４の実施形態）
以下、本発明の第４の実施形態について図４を参照して説明する。
図４に示す本実施形態の半導体集積回路装置４１は、図１に示した第１の実施形態の半導体集積回路装置１に対し、半導体チップ３、４に代えて半導体チップ４２、４３を備えている点が異なる。なお、図４には、図１において省略されていた各端子が図示されている。
【００５２】
外部端子４４〜４７は、パッケージ２の外部に導出されるパッケージ端子である。外部端子４４は、スキャンデータイン時、外部からスキャン検査用の検査データを入力するための端子である。外部端子４５は、スキャンデータアウト時、外部からスキャンレジスタの状態を観測（モニタ）するための端子である。外部端子４６は、クロック信号を入力するための端子である。外部端子４７は、外部からスキャンモードイネーブル信号Ｓａを入力するための端子である。
【００５３】
半導体チップ４２は、半導体チップ３に対し、入力切替回路９および出力状態固定回路１９が省かれている点が異なる。この場合、入出力端子５は、入出力回路８の出力バッファ１０の出力端子および入力バッファ１１の入力端子に接続されている。また、スキャンレジスタ１５から出力バッファ１０に対して出力イネーブル信号Ｓｂが直接与えられる。また、スキャンレジスタ１７から出力バッファ１０に対して出力データＤｏが直接与えられる。
【００５４】
端子４８は、外部端子４４に接続されるとともに、半導体チップ４２内のスキャンレジスタのうち最前段のスキャンレジスタの検査データ入力端子Ｐｂに接続されている（図示略）。端子４９は、半導体チップ４３に接続されるとともに、半導体チップ４２内のスキャンレジスタのうち最後段のスキャンレジスタの検査データ出力端子Ｐｆに接続されている（図示略）。端子５０は、外部端子４６に接続されるとともに、半導体チップ４２内のスキャンレジスタのクロック端子Ｐｄに接続されている（図示略）。端子５１は、外部端子４７に接続されるとともに、半導体チップ４２内のスキャンレジスタのモード切替端子Ｐｃに接続されている。
【００５５】
半導体チップ４３は、半導体チップ４に対し、バッファ５２〜５６、ＡＮＤ回路からなる入力固定回路５７、セレクタ５８、Ｄタイプのフリップフロップ５９などが追加されている。この場合、入出力端子６は、バッファ５２を介して入力固定回路５７の非反転入力端子に接続されている。また、端子６０は、外部端子４７に接続されるとともに、バッファ５３を介して入力固定回路５７の反転入力端子に接続されている。入力固定回路５７の出力は、図示しない内部回路に与えられる。
【００５６】
このような構成によれば、スキャンモードイネーブル信号ＳａがＬレベルである期間、入出力端子６を通じて半導体チップ４２から与えられる入力データが、上記内部回路に与えられる。また、スキャンモードイネーブル信号ＳａがＨレベルである期間、上記入力データの値に関わらず、Ｌレベルのデータが、上記内部回路に与えられる。
【００５７】
入出力端子６は、バッファ５２を介してセレクタ５８の一方の入力端子（０）にも接続されている。端子６０は、バッファ５３を介してセレクタ５８の選択制御端子にも接続されている。端子６１は、半導体チップ４２の端子４９に接続されるとともに、バッファ５４を介してセレクタ５８の他方の入力端子（１）に接続されている。セレクタ５８の出力端子は、フリップフロップ５９の入力端子に接続されている。
【００５８】
端子６２は、外部端子４６に接続されるとともに、フリップフロップ５９のクロック端子に接続されている。セレクタ５８の出力端子は、フリップフロップ５９の入力端子に接続されている。フリップフロップ５９の出力端子は、バッファ５６を介して端子６３に接続されている。端子６３は、外部端子４５に接続されている。なお、本実施形態では、セレクタ５８およびフリップフロップ５９により入力モニタ回路６４が構成される。
【００５９】
このような構成によれば、入出力端子６を通じて半導体チップ４２から与えられる入力データ（ポート値）がフリップフロップ５９によって保持される。そして、フリップフロップ５９を含む入力モニタ回路６４は、スキャン検査時に形成されるスキャンチェーンに接続されている。従って、スキャン検査時にスキャンレジスタの状態を観測するための外部端子４５を通じて、半導体チップ４２から与えられる入力データをモニタすることが可能となる。
【００６０】
以上説明した本実施形態によれば、スキャン検査実行時、スキャンモードイネーブル信号ＳａがＨレベルになることで、入力固定回路５７は、半導体チップ４２から与えられる入力データの値に関わらず、内部回路に対してＬレベルのデータを与える。そのため、半導体チップ４３におけるＨ入力禁止の制約を守りつつ、スキャン検査を実施することができる。また、入力モニタ回路６４は、スキャン検査の実行中、入出力端子６を通じて半導体チップ４２から与えられる入力データを、そのスキャン検査時に形成されるスキャンチェーンを介して外部からモニタ可能にする。このような構成によれば、パッケージ２の外部に導出される外部端子（パッケージ端子）を新たに追加することなく、半導体チップ４２、４３の間の接続検査を行うことができる。
【００６１】
また、本実施形態では、スキャン検査を正常に実施するために新たに追加する構成は、スキャン検査の対象となる半導体チップ４２ではなく、他の半導体チップ４３に搭載されている。一方、半導体チップ４２は、従来と同様の構成である。このような構成によれば、次のような効果が得られる。すなわち、カスタムＩＣである半導体チップ４３は自社製であるものの、マイコンである半導体チップ４２が外部から購入したものである場合、本実施形態の構成を採用すれば、従来技術と同様の半導体集積回路装置に対し、前述した優れた効果を奏する新たな構成を容易に搭載することができる。
【００６２】
（第５の実施形態）
以下、本発明の第５の実施形態について図５を参照して説明する。
図５に示す本実施形態の半導体集積回路装置７１は、図２に示した第２の実施形態の半導体集積回路装置２１に対し、半導体チップ２２、２３に代えて半導体チップ７２、７３を備えている点が異なる。半導体チップ７２は、第４の実施形態の半導体チップ４２と同様の構成となっている。
【００６３】
半導体チップ７３は、半導体チップ２３に対し、バッファ５２〜５６、ＯＲ回路からなる入力固定回路７４、セレクタ５８、フリップフロップ５９などが追加されている。この場合、入出力端子６は、バッファ５２を介して入力固定回路７４の一方の入力端子に接続されている。また、端子６０は、バッファ５３を介して入力固定回路７４の他方の入力端子に接続されている。入力固定回路７４の出力は、図示しない内部回路に与えられる。
【００６４】
このような構成によれば、スキャンモードイネーブル信号ＳａがＬレベルである期間、入出力端子６を通じて半導体チップ７２から与えられる入力データが、上記内部回路に与えられる。また、スキャンモードイネーブル信号ＳａがＨレベルである期間、上記入力データの値に関わらず、Ｈレベルのデータが、上記内部回路に与えられる。
【００６５】
以上説明した本実施形態によれば、スキャン検査実行時、スキャンモードイネーブル信号ＳａがＨレベルになることで、入力固定回路７４は、半導体チップ７２から与えられる入力データの値に関わらず、内部回路に対してＨレベルのデータを与える。そのため、半導体チップ７３におけるＬ入力禁止の制約を守りつつ、スキャン検査を実施することができる。また、第４の実施形態と同様に、入力モニタ回路６４を設けたことにより、パッケージ端子を新たに追加することなく、半導体チップ７２、７３の間の接続検査を行うことができる。さらに、本実施形態の構成についても、第４の実施形態の構成と同様に、カスタムＩＣである半導体チップ７３は自社製であるものの、マイコンである半導体チップ７２が外部から購入したものである場合に有益となる。
【００６６】
（第６の実施形態）
以下、本発明の第６の実施形態について図６を参照して説明する。
図６に示す本実施形態の半導体集積回路装置８１は、図３に示した第３の実施形態の半導体集積回路装置３１に対し、半導体チップ３２、３３に代えて半導体チップ８２、８３を備えている点が異なる。半導体チップ８２は、第４の実施形態の半導体チップ４２と同様の構成となっている。
【００６７】
半導体チップ８３は、半導体チップ３３に対し、バッファ５２〜５６、セレクタ５８、フリップフロップ５９、出力回路８４、インバータ回路８５などが追加されている。また、半導体チップ８３の入出力端子６からは、常に所定レベルの信号（例えば、マイコンに対するリセット信号など）が出力されるようになっている。この場合、入出力端子６は、バッファ５２を介してセレクタ５８の一方の入力端子（０）に接続されるとともに、出力回路８４の出力端子に接続されている。
【００６８】
出力回路８４は、３ステートバッファを備えており、半導体チップ８２に接続される入出力端子６を通じてデータの出力を行う。出力回路８４には、図示しない内部回路から与えられる出力データＤo1および出力イネーブル信号Ｓａ’が与えられている。出力イネーブル信号Ｓａ’は、スキャンモードイネーブル信号Ｓａをインバータ回路８５により反転した信号である。出力回路８４は、出力データＤo1および出力イネーブル信号Ｓａ’に基づいて、Ｌレベルの信号を出力する状態、Ｈレベルの信号を出力する状態およびハイインピーダンス状態のいずれかの状態となる。
【００６９】
出力回路８４による出力動作は、具体的には次のとおりとなる。すなわち、出力回路８４は、Ｈレベルの出力イネーブル信号Ｓａ’が与えられた状態にあっては、与えられる出力データＤo1と同じ論理の信号を出力する。また、出力回路８４は、Ｌレベルの出力イネーブル信号Ｓａ’が与えられた状態にあっては、ハイインピーダンス出力の状態となる。このように、出力回路８４は、自身の出力状態をハイインピーダンス状態に固定して出力を停止する出力停止回路としての機能をも有する。
【００７０】
以上説明したように、出力回路８４は、スキャン検査実行時、スキャンモードイネーブル信号ＳａがＨレベルになることで、その出力状態をハイインピーダンス状態に固定する。そのため、スキャン検査の対象となる半導体チップ８２に対して常に所定レベルの信号を出力する半導体チップ８３が接続されている場合でも、出力の衝突を招くことなく、正常にスキャン検査を実施することができる。また、第４の実施形態と同様に、入力モニタ回路６４を設けたことにより、パッケージ端子を新たに追加することなく、半導体チップ８２、８３の間の接続検査を行うことができる。さらに、本実施形態の構成についても、第４の実施形態の構成と同様に、カスタムＩＣである半導体チップ８３は自社製であるものの、マイコンである半導体チップ８２が外部から購入したものである場合に有益となる。
【００７１】
（第７の実施形態）
以下、本発明の第７の実施形態について図７を参照して説明する。
スキャン検査を実施する対象となる検査対象チップに接続される他の半導体チップとしては、第４〜第６の実施形態のように、入力固定回路５７、７４および出力回路８４のいずれか一つを備えた構成に限らずともよい。つまり、他の半導体チップとしては、入力固定回路５７、７４、出力回路８４のいずれか二つを備えた構成または全てを備えた構成でもよい。その場合、他の半導体チップ側の仕様（制約の有無や内容）などに応じて、搭載する回路を適宜選択すればよい。また、上述したように、入力固定回路５７、７４および出力回路８４のうちのいずれかを二つ以上備えた構成の場合、複数の入力モニタ回路６４をスキャンチェーン上に接続する必要がある。ここでは、入力固定回路５７、７４の双方を備えた構成を例に、その接続形態について説明する。
【００７２】
図７に示す本実施形態の半導体集積回路装置９１は、半導体チップ９２、９３を備えている。半導体チップ９２は、半導体チップ４２、７２を併せた構成となっている。つまり、半導体チップ９２は、半導体チップ９３に接続される２つの入出力端子５Ａ、５Ｂを備えた構成となっている。なお、半導体チップ９２が備える構成のうち、入出力端子５Ａに関連する構成には符号の後にＡを付し、入出力端子５Ｂに関連する構成には符号の後にＢを付して区別している。
【００７３】
半導体チップ９３は、半導体チップ４３、７３を併せた構成となっている。つまり、半導体チップ９３は、半導体チップ９２に接続される２つの入出力端子６Ａ、６Ｂを備えた構成となっている。なお、半導体チップ９３が備える構成のうち、入出力端子６Ａに関連する構成には符号の後にＡを付し、入出力端子６Ｂに関連する構成には符号の後にＢを付して区別している。
【００７４】
この場合、端子６１は、バッファ５４を介してセレクタ５８Ｂの他方の入力端子（１）に接続されている。また、フリップフロップ５９Ｂの出力端子は、セレクタ５８Ａの他方の入力端子（１）に接続されている。そして、フリップフロップ５９Ａの出力端子は、バッファ５６を介して端子６３に接続されている。このような構成により、入力モニタ回路６４Ａ、６５Ｂが、スキャン検査時に形成されるスキャンチェーン上に接続される。従って、第４〜第６の実施形態と同様に、パッケージ端子を新たに追加することなく、半導体チップ９２、９３の間の接続検査を行うことができる。
【００７５】
（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、次のような変形または拡張が可能である。
スキャン検査を実施する対象となる検査対象チップとしては、第１〜第３の実施形態のように、出力状態固定回路１９、２４、３４のいずれか一つを備えた構成に限らず、出力状態固定回路１９、２４、３４のいずれか二つを備えた構成または出力状態固定回路１９、２４、３４の全てを備えた構成でもよい。その場合、他の半導体チップ側の制約の有無およびその内容に応じて、検査対象チップに搭載する出力状態固定回路を選択すればよい。
【００７６】
スキャン検査の実行中に入出力回路８の出力状態をＬレベル出力状態に固定する出力状態固定回路としては、図１に示した回路構成のものに限らずともよく、同様の機能を実現するものであればよい。スキャン検査の実行中に入出力回路８の出力状態をＨレベル出力状態に固定する出力状態固定回路としては、図２に示した回路構成のものに限らずともよく、同様の機能を実現するものであればよい。スキャン検査の実行中に入出力回路８の出力状態をハイインピーダンス出力状態に固定する出力状態固定回路としては、図３に示した回路構成のものに限らずともよく、同様の機能を実現するものであればよい。通常動作中に入出力端子５を通じて与えられるデータを入出力回路８に入力するとともに、スキャン検査の実行中に任意の検査データを入出力回路８に入力する入力切替回路としては、図１などに示した回路構成のものに限らずともよく、同様の機能を実現するものであればよい。
【００７７】
入力切替回路９のスキャンレジスタ１３の通常データ入力端子Ｐａに与える信号は、通常動作時において使用されない信号であるため、Ｈレベルの信号およびＬレベルの信号のいずれでも構わない。
【００７８】
スキャン検査の実行中に検査対象の半導体チップから与えられる入力データの値に関わらず、Ｌレベルのデータを内部回路に与える入力固定回路としては、図４に示した回路構成のものに限らずともよく、同様の機能を実現するものであればよい。スキャン検査の実行中に検査対象の半導体チップから与えられる入力データの値に関わらず、Ｈレベルのデータを内部回路に与える入力固定回路としては、図５に示した回路構成のものに限らずともよく、同様の機能を実現するものであればよい。スキャン検査の実行中、検査対象の半導体チップから与えられる入力データを、そのスキャン検査時に形成されるスキャンチェーンを介して外部からモニタ可能にする入力モニタ回路としては、図４〜図７に示した回路構成のものに限らずともよく、同様の機能を実現するものであればよい。
【００７９】
半導体集積回路装置４１、７１、８１、９１における入力モニタ回路６４は、検査対象チップと、その検査対象チップに接続される他の半導体チップとの間の接続検査を行う必要がない場合には設けなくてもよい。
【符号の説明】
【００８０】
図面中、１、２１、３１、４１、７１、８１、９１は半導体集積回路装置、２はパッケージ、３、２２、３２、４２、７２、８２、９２は半導体チップ（検査対象チップ）、４、２３、３３、４３、７３、８３、９３は半導体チップ（他の半導体チップ）、５、５Ａ、５Ｂは入出力端子、６、６Ａ、６Ｂは入出力端子、（入力端子、出力端子）、８は入出力回路、９は入力切替回路、１９、２４、３４は出力状態固定回路、５７、７４は入力固定回路、６４は入力モニタ回路、８４は出力回路（出力停止回路）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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