(57)【要約】      （修正有）【課題】低消費電力液晶ディスプレイにおけるストレス回避およびストレス補償のシステムを提供する。【解決手段】共通のソースＳＭＳ２５６およびドレインＳＭＤ２５５を共有するストレス監視装置の組を有する。５台のＴＦＴがゲート信号タイプのＴＦＴ回路の１つずつ、すなわち、Ｃ［０］２５０、Ｂ［０］２５１、ＳＥＮ２５２、Ｒ［０］２５３、および、Ｒ０［０］２５４に取り付けられている。ＳＭＤ２５５からＳＭＳ２５６への導通またはドレイン電流をテストすることにより、（サブスレッショルド勾配を含む）スレッショルドおよびストレス条件が決定される。【選択図】図１１
2014112248.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素回路を備え、各画素回路が液晶ディスプレイ（ＬＣＤ）の画素に直列接続されている少なくとも２つのトランジスタを備える、ディスプレイ回路を動作させる方法であって、
各フレームロード動作が前記ＬＣＤの表示画像を更新するフレームロード動作を実行し、
フレームロード動作間に、各画素回路に対し、対応するＬＣＤ画素の電荷を保持することを含み、
前記フレームロード動作間に前記ＬＣＤ画素の電荷を保持するために、負のゲートバイアスが前記画素回路に直列接続されたトランジスタに交互に印加され、前記負のゲートバイアスが前記画素回路に直列接続された少なくとも１つのトランジスタに印加されるとき、正のゲートバイアスが前記画素回路に直列接続された少なくとも１つの他のトランジスタに印加され、それにより、負のゲートバイアスが印加されたときに、前記画素回路に直列接続された前記少なくとも１つの他のトランジスタに累積された負のストレスを補償するように正のストレスを印加し、
前記フレームロード動作間に、前記直列接続されたトランジスタの各一方に、前記負のゲートバイアス電圧と正のゲートバイアス電圧が交互に印加されることを特徴とする方法。
【請求項２】
前記画素回路に直列接続されたトランジスタの一方に前記負のゲートバイアス電圧と正のゲートバイアス電圧とが６０Ｈｚ以上で交互に印加される、請求項１に記載の方法。
【請求項３】
各画素回路に対するフレームロード動作を実行するステップが、前記画素回路に直列接続された前記トランジスタを介して前記対応するＬＣＤ画素に至る導通パスを形成するため、正電圧を前記画素回路に直列接続された各トランジスタに印加するステップと、
前記対応するＬＣＤ画素を充電するため、前記導通パスを介して電荷を前記ＬＣＤ画素へ送るステップと、を備える、請求項１に記載の方法。
【請求項４】
前記ディスプレイ回路は、前記画素回路に接続された複数の行および列選択トランジスタを有しており、前記方法は、
各フレームロード動作が前記ＬＣＤの表示画像を更新し、前記行および列選択トランジスタにゲートバイアス電圧を印加することを含む、フレームロード動作を行い、
前記フレーム動作間に前記行および列選択トランジスタに負のゲートバイアスを印加して、それにより、前記フレームロード動作中に前記行および列選択トランジスタに蓄積された正のストレスを補償するように、負のストレスが印加される、請求項１に記載の方法。
【請求項５】
前記行および列選択トランジスタにおけるスレッショルド電圧シフトを周期的に測定するステップと、
前記測定されたスレッショルド電圧シフトに基づいて、前記行および列選択トランジスタに印加される負のストレスの量を調整するステップと、をさらに備える、請求項４に記載の方法。
【請求項６】
前記負のストレスの量を調整するステップが、負電圧が前記行及び列選択トランジスタに印加される期間を調整するステップを備える、請求項５に記載の方法。
【請求項７】
前記負ストレスの量を調整するステップが、前記行及び列選択トランジスタに印加される負電圧の波形を調整するステップを備える、請求項５に記載の方法。
【請求項８】
行および列ドライバと、
前記行および列ドライバに接続され、各画素回路が液晶ディスプレイ（ＬＣＤ）の画素に直列接続されている少なくとも２つのトランジスタを備える、複数の画素回路と、を備える、画素アレイのためのディスプレイ回路であって、
前記行および列ドライバが、前記ＬＣＤの前記画素に至る導通パスを形成するため正のゲートバイアス電圧を前記画素回路の前記トランジスタに印加し、前記導通パスを介して電荷を前記画素へ送ることにより、フレームを前記ＬＣＤにロードするように構成され、
フレームロード動作間に、各画素回路に対し、対応するＬＣＤ画素の前記電荷を保持するため負のゲートバイアス電圧を前記画素回路の前記少なくとも２つのトランジスタの一方に交互に印加し、前記画素回路の少なくとも１つのトランジスタに前記負のゲートバイアス電圧を印加するとき、前記画素回路の少なくとも１つの他のトランジスタにストレスを軽減する電圧を印加し、それにより前記画素回路に直列接続されたトランジスタの少なくとも一つの他のトランジスタにストレスを軽減する電圧を印加し、
前記フレームロード動作間に、前記直列接続されたトランジスタの各一方に、前記負のゲートバイアス電圧と正のゲートバイアス電圧が交互に印加されることを特徴とするディスプレイ回路。
【請求項９】
前記行および列ドライバが、前記負電圧を前記画素回路前記画素回路に直列に接続された前記トランジスタの一方に負のゲートバイアス電圧を６０Ｈｚ以上のレートで印加するように構成されている、請求項８に記載のディスプレイ回路。
【請求項１０】
前記行および列ドライバが、２００ミリ秒またはより遅いレートで前記ＬＣＤの前記フレームを更新するように構成されている、請求項８に記載のディスプレイ回路。
【請求項１１】
前記行および列ドライバが、１秒またはより遅いレートで前記ＬＣＤの前記フレームを更新するように構成されている、請求項８に記載のディスプレイ回路。
【請求項１２】
前記トランジスタが水素化アモルファスシリコン薄膜トランジスタ（ａ−Ｓｉ：Ｈ  ＴＦＴ）を備える、請求項８に記載のディスプレイ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示はディスプレイ回路の動作方法および画素アレイのためのディスプレイ回路に関する。
【背景技術】
【０００２】
低消費電力ディスプレイは大部分のモバイル電子機器の本質的なシステム構成要素である。ディスプレイサブシステムは多くの場合にバッテリー電力の最大の消費部のうちの一つであると共に、大部分のモバイル電子機器における最も高価な構成要素のうちの一つでもある。ディスプレイ産業は、装置およびシステムのアーキテクチャ革新を通じてビジュアル性能、電力消費とコストを改善する絶え間ない発展をしている。しかし、技術的に実現可能であり、かつ、経済的に実行可能である電力とコストのさらなる著しい改善を必要とする重要な用途のクラスがある。
【０００３】
モバイル機器と、コンピュータモニターと、フラットパネルＴＶのための有力なディスプレイ技術は、現在のところ、一般的にアクティブ・マトリックスＬＣＤ技術としても知られている水素添加アモルファスシリコン薄膜トランジスタ（ａ−Ｓｉ：Ｈ  ＴＦＴ）液晶である。最新製造技術は、１年当たりに数千万平方メートルのフラットパネルディスプレイの生産能力を有する高性能の全世界的な生産エンジンを支援する。最も一般的なシステムアーキテクチャは今日では、ガラス外のドライバＩＣによって駆動されるガラスパネル上のＴＦＴ画素の単純なアレイで構成される。ＴＦＴ画素アレイの各行と各列とは、従来型のガラス外のドライバ配置にドライバピンを必要とする。比較的低いディスプレイ解像度の場合でさえ数千個の高電圧ドライバピンが必要である。（たとえば、３７インチ型ＬＣＤ  ＴＶで見られるような）大型ディスプレイモジュールに対して、ディスプレイモジュール全体コストのパーセンテージで示したドライバＩＣのコストは、比較的低い（たとえば、１０％）。しかし、高解像度精細ピッチ画素をより一層必要とする小型ディスプレイに対して、ドライバＩＣのコストはＴＦＴモジュールコストを支配する。
【０００４】
ガラス外のドライバＩＣにおいて従来から取り扱われている機能の一部または全部を置換するため在来のＴＦＴトランジスタを使用して駆動電子部品をフラットパネル基板上に集積化することは、フラットパネル産業の長期目標である。ドライバ回路を集積化する一つの重大な障壁はａ−Ｓｉ：Ｈ  ＴＦＴ素子の性能不足である。単一グレインシリコンＣＭＯＳ技術と比較すると、ａ−Ｓｉ  ＴＦＴは、ガラス上のトランジスタの速度と駆動能力とを制限する非常に低い電気移動度を有している。その上、ａ−Ｓｉ  ＴＦＴトランジスタは、大きいスレッショルド電圧シフトとサブスレッショルドスロープ劣化とを経時的に蓄積することができ、かつ、トランジスタのオン／オフのデューティサイクルとバイアス電圧とに厳密な制約を課すことにより、製品寿命要件だけを満たすことができる。“Electrical Instability of Hydrogenated Amorphous Silcon Thin-Film Transistors for Active-Matrix Liquid-Crystal Displays”と“Effect of Temperature and Illumination on the Instability of a-Si:H Thin-Film Transistors under AC Gate Bias Stress”は、ａ−Ｓｉ：Ｈ  ＴＦＴにおいて見られるゲートバイアスストレスによって誘起されたスレッショルドシフトとサブスレッショルドスロープ劣化についての優れた概要を与える。
【０００５】
集積ａ−Ｓｉドライバのスキームは、正と負のゲート電圧がＴＦＴ素子に印加されるときに見られるバイアスストレスに起因するスレッショルドシフトを取り扱う必要がある。
正と負のストレス累積プロセスは根本的に異なる素子物理現象に起因するので、これらのストレス累積プロセスは非常に異なる累積レートとゲート駆動波形への感度とを有している。典型的なフラットパネルリフレッシュ回路において見られる駆動波形の範囲内で１次まで、正ストレスはゲート波形の周波数内容に強く依存することがなく、ゲートに加わる積分された「オン」時間の関数として比較的急速に累積する。正ストレスが増加するのにつれて、ＴＦＴ素子の電圧スレッショルドは典型的に増加される。ＴＦＴ回路は、典型的に、スレッショルドシフトが適切な機能のために大きくなり過ぎる限界である最大許容正ストレスを有している。
【０００６】
逆に、負ストレスは、非常に周波数依存性があり、すなわち、高い方の周波数でゆっくり累積し、典型的に、負スレッショルドシフトとサブスレッショルドスロープ劣化の両方として現れる。かなりの負ストレスを累積するため、典型的なａ−Ｓｉ  ＴＦＴのゲートは、負ゲート電圧の連続した広がり（たとえば、典型的なａ−Ｓｉ：Ｈ  ＴＦＴ素子に対して２０ｍｓ以上）を必要とする。従来式の走査型ＴＦＴフラットパネルディスプレイにおいて、ゲート電圧は、非常に短時間（たとえば、１ライン時間、すなわち、１６．６００ｍｓフレーム毎に約１５μｓ、約０．１％デューティサイクル）に限り正であり、フレーム周期の残り部分（たとえば、１６．５８５ｍｓ、すなわち、フレーム周期の約９９．９％）に対して負である。このような従来型のａ−Ｓｉパネルに対する正ゲート電圧レベルと負ゲート電圧レベルは、典型的に、長い動作寿命（たとえば、７０℃で１０万時間より大）を達成するために正ストレス効果と負ストレス効果をバランスさせるように選ばれる。単独で選ばれた各ストレス成分（正と負）は、典型的に非常に短い動作寿命（たとえば、１万時間と同程度）という結果になり、正ストレスと負ストレスの微調整されたバランスだけが所望の動作寿命を達成する。ａ−Ｓｉ  ＴＦＴ技術のための集積化された列ドライバおよび行ドライバを開発することは、その結果、すべての内部信号のデューティサイクル、電圧、および、周波数内容によるストレス影響を個別に考慮しなければならないので、非常に問題を含んでいる。結果として、低いデューティサイクルおよび大きなスレッショルドシフト余裕を有する最も単純な論理構造（たとえば、シフトレジスタ）だけがａ−Ｓｉにおいて実施されている。
【０００７】
ａ−Ｓｉ：Ｈ  ＴＦＴに対する別の集積化制約は、より複雑な論理機能およびより高い集積化のため必要である従来のａ−Ｓｉプロセスにおける相補型素子（たとえば、ＰタイプＦＥＴ）の欠如である。
【０００８】
これらの制限にもかかわらず、ある程度の成果を伴ってａ−Ｓｉ技術を使用して集積ドライバが製作されている。“Reliable Integrated a-Si Select Line Driver for 2.2-in. QVGA TFT-LCD”は、集積化された選択（行）ラインドライバを備え、機能的であるが、報告されている寿命が１５Ｖのスレッショルドシフトを伴って僅かに２万時間（約２．３年間）であるディスプレイについて記載し、システム電力およびドライバＩＣ電圧レンジを著しく増加させる実質的な設計電圧余裕（すなわち、１５Ｖ）が必要とされることを示唆している。“High-Resolution Integrated a-Si Row Driver Circuits”、“Reliable Integrated a-Si Select Line Driver for 2.2-in. QVGA TFT-LCD”、および、“Design of integrated Drivers with Amorphous Silicon TFTs for Small Displays. Basic Concepts”に報告されているさらなる研究は、高電圧および低デューティサイクルでの集積化されたａ−Ｓｉ  ＴＦＴ行走査回路に関するある程度の進展を示唆しているが、妥当な装置寿命を有するａ−Ｓｉにおける行ドライバと列ドライバの両方の実質的な集積化はこれまでに達成されていない。本明細書に記載されているディスプレイ駆動技術および回路は、ガラス上のＴＦＴ素子を使用するドライバ機能のより高い集積化の要求に対処すると共に、バイアスストレスの悪影響を実質的に軽減する。
【０００９】
ａ−Ｓｉ素子の制限を解決するため、低温ポリシリコン（ＬＴＰＳ）処理が、ドライバＩＣ機能をフラットパネル基板上にうまく集積化できるストレス条件下でトランジスタにより高い移動度とより優れた安定性を与えるために開発された。しかし、付加的な処理ステップ（たとえば、レーザ急速熱アニーリング）、高価な設備（たとえば、より精細なリソグラフィのため）、および、増加したマスク総数（ａ−Ｓｉ：Ｈ  ＴＦＴプロセスのマスク総数のおよそ２倍）は、ＬＴＰＳ基板のコストをａ−Ｓｉ：Ｈ  ＴＦＴ基板より著しく上昇させる。したがって、ＬＴＰＳ基板の使用は、一般に、高コスト化が集積化節約および機能上の利点（たとえば、輝度の増大、形状係数の低下、ドットピッチの拡大）によって超えられている高解像度小型スクリーン用途に限り経済的であると考えられている。
【００１０】
ＬＴＰＳおよびドライバ集積化のような改良型装置であっても、ＬＣＤの電力消費は、常時アクティブ表示を必要とする重要な用途のクラスに対して高すぎることがよくある。
このクラスのディスプレイは、装置生成照明（たとえば、背面光または側面光）を使う動作が多くの場合に製品要件であるにもかかわらず、省電力のため主として反射モードで使用される。携帯電話機の補助ディスプレイまたは外側ディスプレイ、一般公共看板、多数の消費者装置（たとえば、ＭＰ３プレーヤー、アラームクロックなど）、電子ブック、小売業向け電子棚ラベルなどのような多数の用途は、多くの場合に、比較的静的な情報を提示するが、装置が使用されている時間の大部分に亘って可視状態のままであるディスプレイを必要とする。第一の有用性が情報（たとえば、モバイル電子メール、電子ブック、マーケティングメッセージ）の表示に基づいている装置に対して、このような有用性は、再充電間でより長いアクティブ表示時間を可能にするディスプレイ技術によって高められる。本明細書中に記載されているディスプレイもまたこのような用途を対象にしている。
【発明の概要】
【００１１】
ＴＦＴフラットパネルのため必要とされる駆動ピンの本数を減少させるためある程度の行駆動機能をディスプレイ基板に集積化するＴＦＴフラットパネルシステムが開示されている。
【００１２】
ＴＦＴフラットパネルのため必要とされる駆動ピンの本数を減少させるためある程度の列駆動機能をディスプレイ基板に集積化するＴＦＴフラットパネルシステムが開示されている。
【００１３】
ａ−Ｓｉ  ＴＦＴと一体で実施されるときに長期信頼性を実現する集積ドライバフラットパネルディスプレイシステムがさらに開示されている。
【００１４】
ドライバＴＦＴ素子上でデータ非依存バイアスストレスを実現する集積ドライバフラットパネルディスプレイシステムがさらに開示されている。
【００１５】
超低電圧バイアスを維持する間に高電圧信号をデマルチプレクス化する集積ドライバフラットパネルディスプレイシステムが開示されている。
【００１６】
デマルチプレクサ状態を持続するため容量性メモリ素子を組み込む集積シングルレベルＴＦＴデマルチプレクサが開示されている。
【００１７】
デマルチプレクサ状態を持続するために容量性メモリ素子を組み込む集積マルチレベルＴＦＴデマルチプレクサが開示されている。
【００１８】
プログラミングフェーズと運転フェーズとを備える集積ＴＦＴデマルチプレクサが開示されている。
【００１９】
ＴＦＴ素子の複数のクラスのストレス条件を監視するディスプレイシステムがさらに開示されている。
【００２０】
駆動波形の時間変調によって負ストレス変調を発生するディスプレイシステムがさらに開示されている。
【００２１】
駆動波形の振幅変調によって負ストレス変調を発生するディスプレイシステムがさらに開示されている。
【００２２】
駆動波形の時間変調と振幅変調の両方によって負ストレス変調を発生するディスプレイシステムがさらに開示されている。
【００２３】
負ストレス変調システムを使ったＴＦＴ正ストレス補償方法がさらに開示されている。
【００２４】
フラットパネル上の消費電力を最小限に抑えるディスプレイリフレッシュ方法がさらに開示されている。
【００２５】
本教示のさらなる目的、態様、および、利点は、添付図面および特許請求の範囲を参照して以下の説明を読むことにより容易に理解されるであろう。
【図面の簡単な説明】
【００２６】
【図１】代表的な反射型ＴＦＴ  ＬＣＤ構造を示す図である。
【図２】ＴＦＴ  ＬＣＤ電気システムの代表的なブロック図である。
【図３】ＴＦＴ基板の代表的な回路図である。
【図４】単一ＴＦＴ画素の代表的な等価回路である。
【図５】代表的な信号タイミング波形図である。
【図６】代表的なパルス発生システムの図である。
【図７】図６のパルス発生システムと関連した代表的な波形の組の図である。
【図８】単一画素の代表的な等価回路図である。
【図９】単一画素の代表的な回路レイアウト図である。
【図１０】代表的なフラットパネル等価回路図である。
【図１１】代表的なストレス監視回路図である。
【図１２】ａ−Ｓｉ：Ｈ  ＴＦＴ上の正ゲートバイアスストレスと負ゲートバイアスストレスの代表的な周波数応答の変動を示す図である。
【図１３】代表的な反射型ＴＦＴ  ＬＣＤ構造を示す図である。
【図１４】ＴＦＴ  ＬＣＤ電気システムの代表的なブロック図である。
【図１５】７２０×１２０画素を含むＴＦＴ基板の代表的な電気接続図である。
【図１６】列走査動作の代表的な信号タイミング波形図である。
【図１７】単一ＴＦＴ画素と集積化された行ドライバおよび列ドライバからの関連した素子との代表的な等価回路図である。
【図１８】行ロード動作の代表的な信号タイミング波形図である。
【図１９ａ】行デマルチプレクスサブ回路の代表的な概略図である。
【図１９ｂ】図１９ａの行デマルチプレクスサブ回路の代表的なタイミング図である。
【図１９ｃ】２レベル行デマルチプレクスサブ回路の代表的な概略図である。
【図２０】代表的な画素回路レイアウト図である。
【図２１】ＲＭＳ画素電圧が印加された反射型ディスプレイの代表的な反射率の変動を示す図である。
【図２２】３０７２×７６８画素を含むＴＦＴ基板の代表的な電気接続図と、関連した駆動波形図である。
【図２３】ディスプレイ付きの代表的な電子棚ラベルを示す図である。
【図２４】ディスプレイ付きの代表的な電子ショッピングカートハンドルバーを示す図である。
【図２５】ディスプレイ付きの代表的な携帯電話機を示す図である。
【図２６】ディスプレイ付きの代表的な携帯型音楽プレーヤーを示す図である。
【図２７】ディスプレイ付きの代表的なフラットパネルＴＶ、モニタまたはデジタル標識を示す図である。
【図２８】ディスプレイ付きの代表的なノートブックコンピュータ又は携帯型ＤＶＤプレーヤーを示す図である。
【図２９】２０８×ＲＧＢ×１６０型ディスプレイのカラーＴＦＴ電気システムの代表的なブロック図である。
【図３０】代表的なＴＦＴ画素回路図である。
【図３１】代表的なＴＦＴ画素回路レイアウト図である。
【図３２】２０８×ＲＧＢ×１６０型ディスプレイの代表的なＴＦＴディスプレイ回路図である。
【図３３】ＴＦＴディスプレイの代表的な動作フローチャートである。
【図３４】１個のＴＦＴディスプレイ画素と関連した行および列のデマルチプレクス化回路との代表的な略回路図である。
【図３５】ＴＦＴディスプレイ列デマルチプレクス化回路と列書き込み動作中の関連した波形とを示す図である。
【図３６】行書き込み動作中のＴＦＴ行デマルチプレクス化回路の電気駆動波形図である。
【図３７】行交換動作中のＴＦＴ行デマルチプレクス化回路の電気駆動波形図である。
【００２７】
以下のとおりに与えられた意味をもつことが意図されている以下の略語は、以下の説明で利用されている。
【００２８】
ａ−Ｓｉ・・・アモルファスシリコン
【００２９】
ＡＣ・・・交流
【００３０】
ＡＣＦ・・・異方性導電膜
【００３１】
ＡＤＣ・・・アナログ・デジタル変換器
【００３２】
ＣＭＯＳ・・・相補型ＭＯＳ（ＰタイプＦＥＴとＮタイプＦＥＴの両方が利用可能である）
【００３３】
ＣＯＢ・・・チップオンボード
【００３４】
ＣＯＦ・・・チップオンフィルムまたはフレックス
【００３５】
ＣＯＧ・・・チップオングラス
【００３６】
ＤＣ・・・直流
【００３７】
ＥＣＢ・・・電気制御複屈折
【００３８】
ＥＳＬ・・・電子棚ラベル
【００３９】
ＦＥＴ・・・電界効果トランジスタ
【００４０】
ＨＴＮ・・・ハイパーツイストネマティック
【００４１】
ＩＣ・・・集積回路
【００４２】
ＬＣＤ・・・液晶ディスプレイ
【００４３】
ＬＴＰＳ・・・低温ポリシリコン
【００４４】
ＭＯＳ・・・金属酸化物半導体
【００４５】
ＭＴＮ・・・混合モードツイストネマティック
【００４６】
ＮＭＯＳ・・・ＮチャンネルＭＯＳ
【００４７】
ＯＣＢ・・・光学的補償ベンド
【００４８】
ＰＤＬＣ・・・ポリマー分散液晶
【００４９】
ＲＧＢ・・・赤、緑、青
【００５０】
ＲＴＮ・・・反射型ツイストネマティック
【００５１】
ＳＴＮ・・・スーパーツイストネマティック
【００５２】
ＴＦＴ・・・薄膜トランジスタ
【００５３】
ＶＧＳ・・・ゲート・ソース電圧
【発明を実施するための形態】
【００５４】
後述されている付加的な特徴および教示のそれぞれは、改良されたワイヤレスセンシングシステムおよびワイヤレスセンシングシステムを設計し使用する方法を提供するため、別々に、または、その他の特徴および教示と組み合わせて利用されることがある。これらの付加的な特徴および教示の多くを別々に利用し、および、組み合わせて利用する代表的な実施例は、添付図面を参照してさらに詳細に説明される。この詳細な説明は、本教示の好ましい態様を実施するさらなる詳細を当業者に教示することだけが意図され、特許請求の範囲を限定することは意図されていない。したがって、以下の詳細な説明に開示されている特徴およびステップの組み合わせは、最も広義に本明細書で説明されている概念を実施するために必要ではないことがあり、むしろ、本教示の代表的な実施例を特に説明するためだけに教示されている。
【００５５】
その上、説明中に開示されているすべての特徴は、当初の開示の目的のため、ならびに、実施形態および／または特許請求の範囲における特徴の構成と無関係に主題を限定する目的のため、互いに別々かつ独立に開示されることが意図されていることに特に留意されたい。エンティティのグループのすべての値範囲または指標は、当初の開示の目的のため、ならびに、請求項に記載された主題を限定する目的のため、できる限りの中間値または中間エンティティを開示することにもまた特に留意されたい。
【００５６】
図１は、反射型単偏光板ＴＦＴ  ＬＣＤフラットパネルディスプレイ１００の略断面図を示している。制御回路１０２は基板１０１上に製造される。制御回路１０２は、好ましくは、ａ−Ｓｉプロセスで実施されることがあるが、代わりに、ＬＴＰＳ処理または薄膜スイッチ能力を有するバックプレーン技術を使用して実施される可能性がある。基板１０１は、ガラスでも、プラスチックでも、クォーツでも、金属でも、スイッチング素子の製造を支援する能力がある他の基板でもよい。電極１０３は、リソグラフィックプロセスおよび／または化学プロセスによって形成されることがあり、周囲光を拡散反射するためテクスチャ化されることがある。液晶ディスプレイ材料１０４はトッププレートとボトムプレートとの間に着座する。カラーフィルタ１０５およびトッププレート透明導体１１１は上基板１０６に堆積される。位相差フィルムまたは１／４波長板１０７は上側基板１０６の最上部に置かれることがある。拡散偏光板１０８はＬＣＤ積層１００を完成する。典型的な動作では、入射光１０９は、反射像１１０を作るためＬＣＤ積層１００によって偏光され、濾波され、拡散反射される。
【００５７】
図１に示された構造以外の代替的なアクティブ・ディスプレイ構造、たとえば、二重偏光板反射型、透過型、半透過型、背面照射型、側面照射型、ゲストホスト型、電気制御複屈折型、ＲＴＮ、ＰＤＬＣ、電気泳動、および、その他の代替的な液晶、および／または、アクティブ・バックプレーンを必要とするその他のディスプレイ技術は、本教示から恩恵を受ける。本教示を組込む反射型ＬＣＤについての本明細書中の特定の説明は、代替的なディスプレイ材料およびディスプレイ技術への本教示の用途において本教示の範囲を限定しない。
【００５８】
図２はフラットパネルディスプレイの電気駆動システム２００のブロック図を示している。ＴＦＴ基板１０１は、ＴＦＴ画素アレイ１０２と集積列ドライバ２０３と集積行ドライバ２０２とを組み込む。オフ基板ドライバＩＣ２０１は、制御信号をＴＦＴ画素アレイ１０２と集積行ドライバ２０２と集積列ドライバ２０３とに供給する。スレッショルド監視センサおよび／または電力変換回路のようなオプション回路２０４もまた基板１０１上にＴＦＴ技術で集積化されることがある。
【００５９】
図３は、２４０×８０個のＲＧＢストライプ画素を備える一例のディスプレイの集積列ドライバ２０３と集積行ドライバ２０２とＴＦＴ画素アレイ１０２  ３０４との電気接続図を示している。当業者は本教示を多数の代替的な画素分解能および制御バス幅に直接的に適用可能であり、２４０×８０の選択は、単に説明のためのものであり、請求項の範囲を特定の分解能または信号バス幅に限定するものではない。
【００６０】
図３において、ピンＰ［２３：０］３００は、駆動されるＬＣＤ制御電圧をアレイ３０４に供給する。列デマルチプレクス化ＴＦＴは、列選択信号Ｃ［２９：０］３０１によって制御される。選択信号Ｃ［２９：０］３０１を順々に印加することにより、Ｐ［２３：０］３００上の電圧の時間系列は、列蓄積キャパシタＣＣＯＬ３０７のそれぞれに蓄積されることがある。ＴＦＴ画素アレイ１０２の各列は、８画素ずつの１０個のバンク３０５と列蓄積キャパシタＣＣＯＬ３０７とにより構成される。各バンク３０５は８個の画素３０６を収容し、１０個のバンク選択信号Ｂ［９：０］３０２によって選択される。各バンク内で、所与の画素の行が行選択信号Ｒ［７：０］３０３を使用して選択されることがある。各画素３０６は、ＬＣＤ画素電圧を制御し、画素のＴＦＴ上のバイアスストレスを防止する回路を格納している。
【００６１】
図４は、ＴＦＴ基板１０１の入力／出力接続点からの単一の画素の導電パスおよび制御パスを示している。画素ソース電圧Ｐ［ｉ］４００は、列選択ゲート信号Ｃ［ｊ］４０１がハイ状態にパルス化されるとき、Ｍ１  ４０８を介して一時的なホールドキャパシタンスＣＣＯＬ４１２に接続される。バンク選択信号Ｂ［ｋ］４０２は、列蓄積キャパシタＣＣＯＬ３０７をバンク蓄積キャパシタＣＢＡＮＫ４１３に接続するためＭ２  ４０９のゲートを駆動する。行イネーブル信号ＲＥＮ４０３および行選択信号Ｒ［ｍ］４０４は、バンクキャパシタＣＢＡＮＫ４１３をＬＣＤ画素制御ノードＶｐｉｘｅｌに接続するＴＦＴ
Ｍ３  ４１０およびＭ４  ４１１を制御する。ＬＣＤは、バックプレートがＬＣＤ１０６の対向する基板上にあり、ＶＣＯＭ４０７で保持されている単純なキャパシタＣＬＣ４１４としてモデル化されている。任意的なホールドキャパシタンスＣＣＥＬＬ４１５は、場合によっては、電圧ドライバスイング要件を低下させるため駆動キャパシタンスバックプレート電圧ＶＣＥＬＬ４０５を有することがある。付加的または代替的に、ＣＣＥＬＬホールドキャパシタンス４１５は、アレイ内の駆動ゲートラインのうちの１つであるバックプレート電圧を有することがある。これらのＴＦＴおよびキャパシタの動作は後述されている。
【００６２】
図５は、本教示の好ましい実施形態におけるフラットパネル制御信号の４個のタイミング図を示している。各タイミング図は異なる時間スケールを表し、上から下へタイムスケールは徐々に長くなる（すなわち、ズームアウトしている）。一番上のタイミング波形５０１  ５０２の組は、列蓄積キャパシタＣＣＯＬ３０７  ４１２のアレイに所望の電圧の組を蓄積する列ロード動作５２０を示している。画素ソース電圧Ｐ［２３：０］３００  ４００は、（必ずしも等しくなくてもよいが）画素の組の所望の最終電圧状態または画素アレイで必要とされる動作に依存するプリチャージ電圧ＶＣＰを表現する画素レベルバイポーラ電圧５００で駆動される。タイミング信号グループ５０１は、列蓄積キャパシタＣＣＯＬ３０７  ４１２の状態を既知のプリチャージ電圧ＶＣＰにリセットするため全ての列走査シーケンス５０２の前に実行される。一実施形態では、列プリチャージ電圧はＶＣＯＭ４０７電圧と同じである。別の実施形態では、電圧ＶＣＰは画素反転法（たとえば、フレーム、ライン、バンク、列、サブブロック、または、ドット反転）の状態に依存する。プリチャージ電圧ＶＣＰは、個別のＬＣＤ画素制御ノードＶｐｉｘｅｌで所与の振幅変動をもたらすため基板のＰ［ｉ］ピン４００で必要とされるスイングを最小限に抑えるように選択されることがある。その後の動作（たとえば、ＣＣＯＬ４１２からＣＢＡＮＫ４１３への電荷の転送）における電荷共有に起因して、電圧スイング振幅は、他にも影響はあるが、システム内の共有キャパシタンス、初期電圧条件、ゲート・ドレイン間キャパシタンス、ゲート電圧スイング、電荷分割、および、付加的な寄生容量の比によって変更されるであろう。その結果、駆動ソース電圧Ｐ［ｉ］３００  ４００  ５００は、図４のＴＦＴ回路において予想される電圧変更を補償するため、優先的に予め歪められるので、画素ノード電圧Ｖｐｉｘｅｌは所望のレベルに達する。
【００６３】
列走査タイミンググループ５０２の間に、Ｃ［ｊ］ライン４０１  ５０３は順次にパルス化され、Ｐ［ｊ］ピン４００  ５００での電圧を列蓄積キャパシタＣＣＯＬ４１２  ３０７へ標本化する。列プリチャージ動作５０１および列走査動作５０２の終わりに、各列蓄積キャパシタＣＣＯＬ３０７  ４１２は独立した所望の電圧にプログラムされている。
【００６４】
図５に示されているタイミング信号５０４の２番目のグループは、上述されているように１０回の列ロード動作を含み、バンクキャパシタＣＢＡＮＫ４１３に電荷を蓄えるため動作する。このようなバンクロード動作５０４のために必要とされる列ロード動作の正確な回数はディスプレイ解像度と、列、バンク、画素および行の区分に関する設計者選択とによって定められ、本教示は、特定の回数の列ロード動作に限定されることがなく、列デマルチプレクス化選択ゲートＣ［２９：０］４０１上の走査パルスの正確な回数および／またはシーケンスに限定されることがない。各列ロード動作５０１  ５０２の後、バンク選択信号５０５は、プログラムされたＶＣＯＬキャパシタ３０７  ４１２をＶＢＡＮＫキャパシタ４１３と電荷共有させ、所望の画素により接近した所望の画素情報を転送させる。
【００６５】
図５におけるタイミング信号５０６の３番目のグループは、フレーム内の全画素電圧Ｖｐｉｘｅｌを更新する完全なフレームロード動作を示している。フレームロード動作５０６は、一連の８回のバンクロード動作５０４により構成される。フレームロード動作５０６の左から始めて、第１の動作は、優先的に行ラインＲ［ｍ］３０３  ４０４の全部または一部が行選択ＴＦＴ４１１における負スレッショルドシフトの累積を妨げるために正電圧までパルス化される、行ゲート負ストレス阻止動作５０９である。負ゲート電圧期間を分割することにより、負スレッショルド電圧シフトの累積は低減され、制御が可能である。３番目のグループ５０６における第２の動作５１０は、列選択ゲートＣ［２９：０］４０１と、バンク選択ゲートＢ［９：０］４０２と、行イネーブル信号ＲＥＮ４０３と、プログラムされた次のＲ［ｍ］であるディスプレイ行信号４０４とをイネーブル状態にする合成されたバンクおよび第１行のプリチャージ動作である。ソース電圧ピンＰ［２３：０］は、一実施形態では、ＶＣＯＭ電圧と同じであるバンクプリチャージ電圧ＶＢＰで駆動される。別の実施形態では、電圧ＶＢＰは画素反転法（たとえば、フレーム、ライン、バンク、列、サブブロックまたはドット反転）の状態に依存する。バンクホールドキャパシタＣＢＡＮＫ電圧を既知の値にプリチャージすることにより、事前のサンプルフィードスルーは抑制され、画素に所与の変化をもたらすためにＰ［２３：０］で必要とされる電圧スイングは最小限に抑えられる。電荷共有、浮遊容量、ゲート・ドレイン間カップリング、初期条件、ＤＣバランスなどを受け入れるためのＰ［２３：０］電圧のプリディストーションは、ドライバＩＣ２０１によって優先的に適用されることがある。フレームロード動作５０６内の第３の動作は上述のようにバンクロード動作５０４である。バンクロード動作は、バンクプリチャージ動作が常に先行するので、Ｐ［２３：０］４００で必要とされる電圧レンジは最小限に抑えられる。フレームロード５０６の第４の動作５１１は、バンクロード動作５０４の後に起こり、５０９に類似した行ＴＦＴのための負ストレス阻止動作５１１である。第５の動作５１２は、選択された画素キャパシタンス４１４  ４１５の行を対応するバンクキャパシタンス４１３と同時に電荷共有させる所望の行ゲート信号Ｒ［ｍ］４０４およびＲＥＮ４０３をパルス化することにより、蓄積された電圧のバンクを所望の画素の行へ最終的に転送する。ＣＣＯＬ４１２、ＣＢＡＮＫ４１３およびＣＣＥＬＬ４１５の適切な選択によって、電荷共有振幅縮小は、ソース電圧ピンＰ［２３：０］から画素制御ノードＶｐｉｘｅｌへの合理的な転送割合を達成するためソース駆動電圧レンジに対してバランスされることがある。フレームロード動作５０６の第６の動作５１３は、本実施例では異なる行（Ｒ［１］）をプリチャージする点を除いて５１０に類似したバンクおよび行プリチャージ動作である。後続のバンクロード動作５０４は、ＴＦＴのための画素マトリックスのすべての行に連続的に電荷を蓄えるため使用され、最終的な行転送動作５１５で終わる。
【００６６】
図５に示されている最後のタイミンググループは、負ストレス制御動作５１６、任意的な列選択ゲート監視動作５１８、および任意的なバンク選択ゲート監視動作５１９が後に続くフレームロード動作５０６の系列により構成されている。フレームロード動作はフレームリフレッシュ期間５１７毎に繰り返される。
【００６７】
列選択ゲートＣ［２９：０］３０１  ４０１上の正ストレスは、列ロード動作５２０の間に列選択ゲート３０１  ４０１のより大きい正デューティサイクルのため、バンク選択ラインＢ［９：０］３０２  ４０２上の正ストレスよりはるかに大きい。その結果、負ストレス制御動作５１６の間に、列ゲート３０１  ４０１は、累積した動作中の正ストレスを補償するため負ストレスを許容するように他のゲートより長い時間に亘って負電圧に保持される必要がある。負ストレス制御動作５１６は、負ストレス応答が負ストレスの持続期間に関して非線形であるということに依存している。フレームロード動作とフレームロード動作との間に非動作的な（すなわち、表示リフレッシュではない）時間変調信号を印加することにより、負ストレスが、動作中のフレームロード動作の間に正ストレスの累積を相殺するため測定された量で意図的かつ積極的に印加されることがある。
【００６８】
同様に、バンク選択ラインＢ［９：０］３０２  ４０２上の正ストレスは、バンク選択信号の比較的高い正デューティサイクルのため、行選択ラインＲ［７：０］３０３  ４０４上の正ストレスよりはるかに大きい。負ストレス制御動作５１６の間に、バンク選択ゲート３０２  ４０２は、列選択ゲート３０１  ４０１より短い間隔に亘って、しかし、行選択ゲート３０３  ４０４より長い間隔に亘って負電圧に保持される。
【００６９】
最後に、行選択ゲートおよび行イネーブルゲート（Ｒ［７：０］３０３  ４０４およびＲＥＮ）はすべてのＴＦＴの最も低い正デューティサイクルを生じさせる。省電力化するためフレームレートを低下させることにより、フレームロード動作とフレームロード動作との間に行選択トランジスタ４１０  ４１１に累積した負ストレスはフレームロードの間に累積した正ストレスより大きい場合がある。負ストレスを正ストレスとバランスさせるため、非機能的な（すなわち、走査またはロードしない）正パルスが、負スレッショルドシフトを削減するために負ストレス期間を分割するように、行選択ゲート信号および行イネーブルゲート信号に優先的に付加される。
【００７０】
パルス持続期間と、負ストレス期間と、ゲート正および負電圧とを適切に調整することにより、正および負ストレスを、本教示によって説明されている列および行駆動システムを支援するために必要とされるすべてのゲート駆動タイプ（列選択、バンク選択、行イネーブルおよび行選択）の全体を通してバランスさせることが可能である。
【００７１】
２４０×８０型ＲＧＢディスプレイの特定の実施形態を使用して説明されているが、本教示は、非対称性の正および負のストレス累積メカニズムと、時間的に非線形である少なくとも１つのストレスメカニズムとを伴うＴＦＴまたはスイッチング素子を有するデマルチプレクサベースのディスプレイシステムに一般に適用が可能である。フレーム期間を２つのセクションに、すなわち、フレームロード動作とストレス制御動作とに分割することにより、累積したストレスを、ディスプレイを動作させるために使用される様々なタイプのデマルチプレクス化ゲート信号の全部に対してバランスさせることが可能である。
【００７２】
付加的または代替的に、ディスプレイ駆動波形のフレーム期間５１７は、多少の負ストレス累積を支援するため変更され、正／負ストレスバランスのさらなる調整を可能にする。
【００７３】
５１６のストレス制御波形は、既知の駆動波形および既知のＴＦＴストレス非線形性を補償するため予め決めることができる。フィードバックに頼ることなく、このようなシステムは、フィードフォワード補償システムとして当技術分野において知られている。
【００７４】
付加的または代替的な実施形態では、ディスプレイコントローラＩＣ２０１は、図５に示されているように、１つ以上の付加的なストレス監視ステップ（たとえば、５１８および５１９）を１つ以上のフレーム期間５１７に挿入することが可能である。ストレス監視５１８の一実施形態では、ＡＣ信号がＰ［２３：０］３００  ４００画素ソース信号に印加される。列選択ゲートラインＣ［２９：０］３０１  ４０１は、システム内のその他の選択ゲートが負オフ状態に保持されている間に、正電圧に保持される。ＶＣＯＬキャパシタンス３０７  ４１２を通るＶＢ信号４０６までのＡＣインピーダンスは、当技術分野において知られているように減衰時間または多点周波数応答法を使用してディスプレイコントローラＩＣ２０１によって測定が可能である。ＶＣＯＬキャパシタンス３０７  ４１２は、ディスプレイの寿命に亘って比較的安定であるので、列選択ＴＦＴトランジスタ４０８のオン抵抗は測定されたＡＣインピーダンスから直接的に計算が可能である。列選択ＴＦＴ４０８におけるスレッショルド電圧シフトは、たとえば、ＴＦＴスレッショルド電圧を直接的に調節するため、この方法と、負フィードバック制御ループを使用して印加された負ストレス低減パルスとによって直接的に監視が可能である。同じように、バンク選択トランジスタは、Ｐ［２３：０］からＶＢに至るＡＣインピーダンスを測定する間に、同様に列選択ゲートＣ［２９：０］３０１  ４０１とバンク選択ゲートＢ［９：０］３０２
４０２の両方を同時に作動することによって監視することが可能である。列選択ラインＣ［２９：０］３０１  ４０１とバンク選択ラインＢ［９：０］３０２  ４０２の両方がアクティブであるときと比べると列選択ラインＣ［２９：０］３０１  ４０１だけがアクティブであるときのＰ［２３：０］からＶＢまでの差動インピーダンス測定は、バンク選択ＴＦＴ４０９のオン抵抗を測定するため使用が可能である。この測定に基づいて、制御ループは、その後に、累積した動作中ストレスを適応的に補正するため、負ストレス制御期間５１６の間に印加された負バイアスパルス幅を変更することが可能である。付加的または代替的に、１台以上、好ましくは、ゲート駆動波形の各タイプに対し１台以上の非動作的なストレス監視装置がフラットパネル上に製造されることがあり、フラットパネルは（たとえば、ＡＣインピーダンス、一定のドレイン・ソース間電流、または、当技術分野において知られているその他のスレッショルドもしくはインピーダンス監視技術を使用して）スレッショルド電圧シフトのため、その後に直接的に監視することが可能である。
【００７５】
付加的または代替的に、ａ−Ｓｉ：Ｈ  ＴＦＴ以外の代替的なスイッチング素子に対し、負ストレスは、正ストレス制御期間を必要とする動作期間の間に優勢であることがある。本明細書中に記載されている考え方は、動作中ストレスの極性および対応する制御された補償ストレスの反対極性に特に限定されることがない。
【００７６】
付加的または代替的に、ストレス変調技術は、限定されることなく、振幅変調、周波数変調、パルス幅変調、または、これらの組み合わせを含む広範囲の技術を包含することが可能である。付加的または代替的に、ストレス制御期間５１６、１つ以上の任意的なストレス監視期間５１８  ５１９、および、フレーム更新期間５０６は、補償ストレスの変調を行うため、または、ＴＦＴ素子の非線形ストレス累積特性によって許容される程度までシステム設計者の要求通りに、時間的にインターリーブすることが可能である。
【００７７】
ストレス監視法およびストレス変調法の仕様に関する多数の選択の対象が当技術分野における設計者によって利用可能にされ、本明細書に記載されている考え方はこのような設計上の決定によって限定されない。閉ループ系を形成することにより累積した動作中のストレスをバランスさせるためストレス制御期間５１６の間に装置駆動波形を変更することは重要であるが、ストレス極性、ストレス監視構造又は方法の仕様によってもストレス変調法によっても限定されることがない。
【００７８】
当業者は、広範囲のディスプレイ解像度、特定の走査波形、デマルチプレクス化回路、ストレス監視装置構成（ダミーまたは動作中のどちらも）、ストレス監視プロセスが、本教示を実施するため選択可能であることを認識するであろう。
【００７９】
図６は、ドライバＩＣ２０１において実施可能である段階的電荷リサイクルまたは断熱ゲートパルス発生器を示している。段階的電荷リサイクル断熱パルス発生器は当技術分野においてよく知られているが、制御論理および出力スルーレート制限の複雑さに起因して用途が制限されていることがわかった。しかし、本教示を使用するシステムは、出力ゲート駆動波形の低複雑性および自己相似性と緩やかな速度要件とに起因してこのタイプの効率的なパルス発生を利用可能である。図６のゲート波形発生器は、Ｎ≧２のときにキャパシタ６０１に蓄積される２個以上の電圧出力Ｖ０からＶＮ−１を生じるＤＣ電圧発生器によって構成されている。スイッチ制御信号Ｇ０からＧＮ−１によって制御される一連のスイッチ６０２は、電圧Ｖｉを順次にゲート波形ノードＶＲＡＭＰ６０３へ接続する。ゲート波形ノード６０３は、マルチプレクサのバンク６０４を介して、本明細書に記載されているシステムの所要のゲート波形の１つずつに接続可能である。
【００８０】
図７は、スイッチ制御信号Ｇ０からＧＮ−１の１つずつに対する一連の駆動波形と出力ゲート波形ＶＲＡＭＰとを示している。停止時に、Ｇ０はアクティブ状態であり、ＶＲＡＭＰノード６０３はその最低電圧にとどまる。ゲート制御電圧が１本以上のフラットパネルピンで必要とされるとき、適切なマルチプレクサがマルチプレクサ６０４を使用してＶＲＡＭＰに接続される。スイッチ制御信号はその後にブレークビフォアメーク遷移を使って蓄積電圧Ｖ１からＶＮ−１の１つずつをＶＲＡＭＰおよび選択されたゲート制御ピン（たとえば、Ｃ［２９：０］、Ｂ［９：０］、Ｒ［７：０］および／またはＲＥＮ）へ連続的に接続するため順次に作動される（Ｇ１からＧＮ−１）。最終電圧ＶＮ−１より低い電圧を使用して出力を順次に充電することにより、ＤＣ電圧発生器６００の入力から見たときのシステム効率は、従来型の回路より改善される可能性がある。ゲート制御ノードをその最低電位へ戻すため、スイッチ制御信号ＧＮ−１からＧ０は、ノードＶＲＡＭＰ６０３が電荷の大半をリサイクルする蓄積キャパシタ６０１の１つずつに連続的に接続されるように順次にパルス化される。ＶＲＡＭＰノード６０３および接続された出力ゲート信号（たとえば、Ｃ［２９：０］、Ｂ［９：０］、Ｒ［７：０］および／またはＲＥＮ）を蓄積電圧ＶＮ−１からＶ０の１つずつに接続することにより、ＶＲＡＭＰに現れる寄生容量に含まれる電荷は、蓄積キャパシタンス６０１でリサイクルされることがあり、効率を改善する。当業者は、本明細書で記載されている特定の断熱パルス発生器の代わりに使える多数の回路トポロジーが存在すること、および、本明細書中に記載されている考え方がパルス発生器のタイプまたはトポロジーに特に限定されないことを認識するであろう。本教示の主要な要素は、多重化構造６０４を備える断熱または効率的なパルス発生器が、パルス状ゲート制御波形（たとえば、Ｃ［２９：０］、Ｂ［９：０］、Ｒ［７：０］およびＲＥＮ）の自己相似性および無重複性に起因して、本明細書中に記載されているようなディスプレイアーキテクチャと効果的に組み合わされ得ることである。
【００８１】
図８から図１０は本教示の代替的な実施形態を示している。図８は図９におけるａ−Ｓｉ：Ｈ  ＴＦＴ回路レイアウトに対応する画素等価回路８２８を示している。図９は、大きい画素のアレイを形成するために水平および垂直にタイル化することが可能である標準的な２金属ａ−Ｓｉ  ＴＦＴ  ＬＣＤ技術において本教示の一例の画素レイアウトを示している。当業者は本明細書中に記載されている考え方が異なる設計ルールおよび層を備える他のＴＦＴプロセスに適用されること、図９に提示されたプロセスの選択が単に説明のためのものであり、本教示に限定するものではないことを認識するであろう。さらに、図９のレイアウトは、回路の電気的挙動を実質的に変更せず、本教示の範囲に含まれると考えられる多数の置換、転置、再方向付け、反転、回転、および、これらの組み合わせを有している。本教示に基づいて、クロストークを最小限に抑え、画質を改善し、蓄積キャパシタンスを調整し、電力を削減し、安定性を改善し、製造容易性を改善し、特定のＴＦＴプロセスおよび用途の要件に基づいて装置の性能を変更する等価回路８２８の有利なレイアウト構成が当業者に明白になり、本明細書中に記載されている考え方の範囲に含まれるとみなされる。
【００８２】
図８および図９における画素回路８２８は、５台のＴＦＴ素子、すなわち、部分バンク選択トランジスタＭ２  ８０２  ９０２と、一連の行ゲートＴＦＴ：Ｍ４  ８０４  ９０４、Ｍ５  ８０５  ９０５、Ｍ６  ８０６  ９０６、および、Ｍ７  ８０７  ９０７とを備える。本実施例におけるバンク選択トランジスタＭ２  ８０２  ９０２は多数の画素セルにおいて複製され、各画素セルはバンク選択トランジスタ全体の一部分を収容している。このような並列装置は、多くの場合に、レイアウトをより規則的にするため当技術分野において採用されることがあり、このような変更もまた本教示の範囲に含まれる。バンク選択ＴＦＴは、垂直方向に通る列ライン、列９２０から、別の垂直方向に通るバンク蓄積ライン、バンク９２１を介して、画素蓄積キャパシタＣＳＴ８２５  ９２５へ所望の画素電圧値を転送するため順次に作動される。ＣＣＯＬ８１８  ９１８からＣＢＡＮＫ８１９
９１９への転送は、ラインＢ［ｋ］８１６  ９１６を駆動することによりＭ２  ８０２
９０２のゲートをパルス化することにより行われる。コモンホールドキャパシタ接地ＨＣ  ８１７  ９１７は、一例の画素のそれぞれにおいて３個の蓄積キャパシタ、すなわち、ＣＣＯＬ８１８  ９１８と、ＣＢＡＮＫ８１９  ９１９と、ＣＳＴ８２５  ９２５とに取り付けられている。画素蓄積キャパシタＣＳＴ８２５  ９２５は、好ましくは、接点９１１を介して、液晶キャパシタンスＣＬＣ８２６のボトムプレートである反射電極９１０
１０３に取り付けられている。対向電極１１１はＣＬＣ８２６のもう一方のプレートを形成し、コモン画素電圧ＶＣＯＭ８２７に取り付けられている。ＶＰＩＸＥＬ８２４  ９２４とＶＣＯＭ８２７との間の電圧のＲＭＳ差は液晶１０４の光学状態を決定する。一実施形態では、ＶＣＯＭ８２７ノードは、ＴＦＴ素子の所要の電圧レンジを縮小するため、および／または、電力を削減するため連続的に変調される。
【００８３】
４台の行転送ＴＦＴ  Ｍ４  ８０４  ９０４、Ｍ５  ８０５  ９０５、Ｍ６  ８０６  ９０６、および、Ｍ７  ８０７  ９０７は、４個の独立した行ゲート信号Ｒ０［ｍ］８３０  ９３０、Ｒ１［ｍ］８３１  ９３１、Ｒ２［ｍ］８３２  ９３２、および、Ｒ３［ｍ］８３３  ９３３によってそれぞれゲート制御される。４個のゲートの選択は単に説明のためであり、実際には行転送ＴＦＴの台数は、ＴＦＴプロセスパラメータと、ディスプレイのサイズおよび解像度と、所望のフレームレートと、許容可能なフリッカと、その他の性能規準とに基づく設計上の選択であろう。本実施形態では、２台以上の行転送ＴＦＴが後述されるように非常に低いフレームレートで負ストレス累積を阻止するために必要とされる。このような選択は本教示の範囲に含まれると考えられる。
【００８４】
図１０は、図８の等価的な単一画素回路と図９の画素レイアウトとに対応している画素の１２個のバンク１５４を備える７２０×１２０型画素アレイ１５５（２４０ＲＧＢ×１２０画素）を形成するために配置された画素回路８２８  １５０の一例のアレイを示している。
【００８５】
図８および図１０は、所与の一例の画素８２８上でプログラマブル電圧ＶＰＩＸＥＬ８２４  ９２４を得るために必要とされる周辺回路の等価回路を示している。画素ソース電圧Ｐ［ｉ］８００  １５２は、列選択ゲートラインＣ［ｊ］  ８１２  １５１のうちの１本によってゲート制御されるＴＦＴ  Ｍ１  ８０１に接続されている。プリチャージ電圧源Ｓ  ８１４  １５８は、列ライン毎に１台ずつの、コモンプリチャージイネーブル信号ＳＥＮ  ８１３  １５７によってゲート制御されるＴＦＴのアレイ  Ｍ３  ８０３  １５４を使用してすべてのＣＣＯＬ電圧を設定するため優先的に使用される。行信号Ｒ０［ｍ］８３０、Ｒ１［ｍ］８３１、Ｒ２［ｍ］８３２、および、Ｒ３［ｍ］８３３は、４個の行ソース信号ＲＳ０  ８２０  １６０、ＲＳ１  ８２１  １６１、ＲＳ２  ８２２  １６２、および、ＲＳ３  ８２３  １６３の組と、所要の画素の行ｍに固有であるコモンゲート信号Ｒ［ｍ］８１５  １５９とから、（図１０においてグループ１５６として示されている）対応したパストランジスタＭ８  ８０８、Ｍ９  ８０９、Ｍ１０  ８１０およびＭ１１  ８１１の組によって駆動される。周辺ＴＦＴ  Ｍ１  ８０１、Ｍ３  ８０３、Ｍ８
８０８、Ｍ９  ８０９、Ｍ１０  ８１０、および、Ｍ１１  ８１１は、好ましくは、ディスプレイの周囲に設置されるが、ある状況では、これらのトランジスタの一部または全部を画素アレイ内に設置する方が有利なことがある。同様に、回路トポロジーの観点から、異なるが電気的に類似した回路を使用して図８の回路と同じ機能を実現する並列または順次の装置を使用する方が有利なことがある。このような設計およびレイアウト選択は、当技術分野において知られている一般的な実施上の置換であり、本明細書中に記載されている考え方は、本明細書中に記載されているＴＦＴ素子の特定のレイアウトの選択、または、些細な並列／順次の再編成によって特に限定されることがない。
【００８６】
フラットパネルの本実施形態の動作は２つのフェーズにより構成されているとして説明することが可能である。実際には、２つのフェーズはインターリーブされることがあるが、明確にするため、２つのフェーズは本明細書中では区別可能なフェーズとして説明される。第１のフェーズは、新しい情報のフレームを画素アレイに書き込むことを含む。このことを実現するため、動作の系列がアレイ上で実行される。フレーム更新の擬似コードは以下のとおりである。
ｆｏｒ（ｍ＝０；ｍ＜ＮｕｍＲｏｗ；ｍ＝ｉ＋１）
ｂｅｇｉｎ
ＣｌｅａｒＲｏｗ（ｍ）；
ｆｏｒ（ｋ＝０；ｋ＜ＮｕｍＢａｎｋ；ｋ＝ｋ＋１）
ｂｅｇｉｎ
ｆｏｒ（ｊ＝０；ｊ＜ＮｕｍＣｏｌ；ｊ＝ｊ＋１）
ｂｅｇｉｎ
ＷｒｉｔｅＣｏｌ（ｍ，ｊ）；
ｅｎｄ
ＷｒｉｔｅＢａｎｋ（ｍ，ｋ）；
ｅｎｄ
ＷｒｉｔｅＲｏｗ（ｍ）；
ｅｎｄ
【００８７】
ここで、ＮｕｍＲｏｗは行数（本実施例では１０）であり、ＮｕｍＣｏｌは列ゲート数（本実施例では３０）であり、ＮｕｍＢａｎｋはバンク数（本実施例では１２）である。
ＣｌｅａｒＲｏｗ（ｍ）、ＷｒｉｔｅＣｏｌ（ｍ，ｊ）、ＷｒｉｔｅＢａｎｋ（ｍ，ｋ）およびＷｒｉｔｅＲｏｗ（ｍ）のコマンドは、ＬＣＤ画素全体に亘ってバランスがとられたＤＣ電圧を得るために行数（ｍ）またはフレームに基づいて変更可能である２つの極性状態を優先的に有している。付加的または代替的に、本実施形態は、ＬＣＤ材料全体に亘ってＤＣバランスを実現するために当技術分野において知られているような多くの既知画素、フレーム、行、ドット、または、その他の反転パターンのうちのいずれか１つを実施することが可能である。
【００８８】
ＣｌｅａｒＲｏｗ（ｍ）動作は、ピンＳ８１４  １５８上の電圧がＣＣＯＬ８１８  ９１８に接続されるようにゲートＳＥＮ  ８１３  １５７をハイ状態にパルス化することによりＭ３  ８０３  １５４を作動する。全バンクのためのゲートラインＢ［ｋ］８１６  ９１６  １５３もまた、全ＣＢＡＮＫ８１９キャパシタもまたピンＳ８１４  １５８上の電圧まで充電されるようにハイ状態にパルス化される。最終的に、所与の行ｍに対して、この行の行選択ラインＲ［ｍ］８１５が、Ｓピン８１４  １５８の電圧を各画素内の行転送ＴＦＴ  Ｍ４  ８０４  ９０４、Ｍ５  ８０５  ９０５、Ｍ６  ８０６  ９０６、および、Ｍ７  ８０７  ９０７を介して、１行の画素へ転送するため、４本のＲＳライン８２０  ８２１  ８２２  ８２３  １６０  １６１  １６２  １６２と共にハイ状態にパルス化される。この動作は、画素キャパシタＶＰＩＸＥＬ８２４  ９２４上の前の電圧を消去するプロセスにおいて、ターゲット行ｍおよびすべてのバンクキャパシタを、その後にプログラミングされる電圧に優先的に類似している電圧にプリセットするために作用する。
このような消去を伴わないならば、電荷共有転送法は、画像ゴースト化およびアーティファクトを招く可能性がある。当業者は、転送キャパシタの適切な選択によって、および／または、比較的画像アーティファクトの影響を受けない用途において、ＣｌｅａｒＲｏｗ（ｍ）動作が電力および／または複雑性を削減するため排除される可能性があることを認識するであろう。
【００８９】
行がクリアされると、次の動作は、すべてのバンクにその行の画素値を入れることである。各呼び出しが２４のアナログ画素値をＣＣＯＬキャパシタンス８１８  ９１８に並列ロードするＷｒｉｔｅＣｏｌ（ｍ，ｊ）呼び出しの系列は、ＣＣＯＬキャパシタ８１８  ９１８上にその後にゲート制御ラインＢ［ｋ］８１６  ９１６  １５３をパルス化することによって所与のバンクｋに転送される７２０要素の電圧のアレイを構築する。すべてのバンクキャパシタＣＢＡＮＫ８１９  ９１９（本実施例では、全部で８６４０台のキャパシタ）に電荷がロードされると、ターゲット行ｍは、ＣＢＡＮＫキャパシタ８１９  ９１９に蓄積された電荷を画素蓄積キャパシタＣＳＴ８２５  ９２５上の画素電荷と共有するために、前述のとおり行選択信号Ｒ［ｍ］１５９  ８１５と行ソースＲＳ０−３（１６０、１６１、１６２、１６３）との作用によって再び駆動されることがある。各行は擬似コードにおいて上述されているようにフレームを完成するため同様に電荷がロードされる可能性がある。当業者は、行われる作用の正確な系列、たとえば、行が順次に処理されることが、類似した結果を得るために変更され得ることを認識するであろう。ある種の有利な変更、たとえば、すべての偶数行を最初に書き込み、次に、すべての奇数行を書き込むことは、行反転ＤＣバランス化を実行する間に、電圧スイングを低減し、トランジスタを最小限に抑えることにより消費電力を削減するために、本システムに適応させることが可能である。このような変更および置換は本教示の範囲に含まれるとみなされる。
【００９０】
画素値のアレイの全体が書き込まれると、アレイは、画素電圧が漏れ、そして、画像アーティファクト（たとえば、フリッカ）を阻止するためリフレッシングを必要とするまで、省電力化をするためにスタンバイ状態に置くことが可能である。フレーム更新とフレーム更新との間のこのスタンバイ状態は、本実施形態の第２の動作のフェーズを備える。フラットパネルの多数の用途が可変フレームレートを利用することが可能であり、本明細書中に記載されている考え方は、フレームレートがある種のタイプのコンテンツに対して速く進まなければならないが（たとえば、ユーザが装置と積極的に相互作用しているときの３０Ｈｚフレームレート）、同時に、フレームリフレッシュレートが数Ｈｚまで降下してもよい低電力状態を必要とする用途にうまく適している。このことを実現するため、可変長スタンバイ状態が上述された第１のフェーズのアクティブフレームリフレッシュ間に挿入される可能性がある。
【００９１】
一実施形態では、ゲートラインＣ［ｊ］８１２  １５１、ＳＥＮ８１３  １５７、Ｂ［ｋ］８１６  １５３、および、Ｒ［ｍ］８１５  １５９は、それらの関連したＴＦＴがゼロに非常に近いＶＧＳを達成するように優先的にバイアスが加えられる。このような低ストレス条件は、ＴＦＴ素子への動作上の（フェーズ１）ストレスの影響を除去するため作用する。付加的な負ストレスが正スレッショルドシフトを補償するため必要とされるならば、ＶＧＳは制御された量の負ストレスを発生させるため適切に負にすることが可能である。上述されているように、ストレス監視装置、または、数ある技術の中でＡＣインピーダンス測定は、様々なＴＦＴ素子のスレッショルドシフトを測定するため使用することが可能である。本明細書中に記載されている考え方のうちの１つの重要な態様は、フレームリフレッシュとフレームリフレッシュとの間のストレス緩和フェーズにおける時間または振幅波形変調によって、累積した正ストレスを補償することである。
【００９２】
ＲＳライン８２０  ８２１  ８２２  ８２３、および、Ｒ０［ｍ］  ８３０、Ｒ１［ｍ］８３１、Ｒ２［ｍ］８３２、Ｒ３［ｍ］８３３によって設定される内部ノードもまた、画素アレイの電荷を維持するために、ストレス緩和フェーズの間に循環させられる。かなりの負のＶＧＳ値が典型的に画素蓄積キャパシタＣＳＴ８２５  ９２５のリークパスを防止するため必要とされるので、４台の行転送ＴＦＴ８０４  ８０５  ８０６  ８０７のうちの少なくとも１台はどの時点においてもかなりのオフ状態でなければならない。かなりの負のＶＧＳの値は負ストレスを累積する傾向があるので、負ストレスは、負パルス幅に強い依存性を有し、負パルス幅が長くなるにつれて非常に大きくなることが知られている。本教示の一実施形態では、Ｒｘ［ｍ］ライン８３０  ８３１  ８３２  ８３３は、画素電圧の電荷蓄積を保存している間に、負ストレスの蓄積を防止するために１つずつ順次にロー状態にされる。ＲＳ  ８２０  ８２１  ８２２  ８２３の値を行転送ゲートへ巡回転送するためＲ［ｍ］信号８１５  １５９の全部を周期的にパルス化することにより、４台の行転送ＴＦＴ８０４  ８０５  ８０６  ８０７のうちの３台は、優先的にゼロに非常に近いＶＧＳを常に有し、一方残りのＴＦＴはスタンバイ期間中に蓄積された画素電圧の漏れを防止するためにそのゲートを十分に負のＶＧＳに保つであろう。各画素内の少なくとも２台の行転送ＴＦＴ８０４  ８０５  ８０６  ８０７の間で電荷阻止割り当てを回転することにより、長い負パルス幅の有害な負ストレス効果は効率的に回避することが可能である。画素電圧が行転送ＦＥＴ  Ｍ４、Ｍ５、Ｍ６およびＭ７によって保存される限り、デマルチプレクス化ＴＦＴ（たとえば、Ｍ１  ８０２、Ｍ２  ８０２、Ｍ３  ８０３）が非常に低電力、非常に低ストレスのスタンバイ状態（たとえば、ＶＧＳ＝０）に置かれること、および／または、負ストレス補償が適用されることが可能である。
【００９３】
上述されているように、負ストレスの累積は、スタンバイフェーズにおいてＶＧＳをゼロの近くに維持することにより、多くの場合に回避することが可能であり、付加的または代替的に、スタンバイ状態ＶＧＳは、動作中のスレッショルドシフトを補償するため、入力ゲート毎に一意に制御することが可能である。振幅およびタイミング変調は、正ストレスを補償するため、累積した負ストレスを効果的に調整することが可能である。好ましい実施形態では、スタンバイストレス緩和状態で使用される波形およびレベルは、遷移および消費電力を最小限に抑えるために選択される。
【００９４】
図１１は、共通のソースＳＭＳ２５６およびドレインＳＭＤ２５５を共有するストレス監視装置の組を示している。５台のＴＦＴがゲート信号タイプのＴＦＴ回路の１つずつ、すなわち、Ｃ［０］２５０、Ｂ［０］２５１、ＳＥＮ２５２、Ｒ［０］２５３、および、Ｒ０［０］２５４に取り付けられている。ＳＭＤ２５５からＳＭＳ２５６への導通またはドレイン電流をテストすることにより、（サブスレッショルド勾配を含む）スレッショルドおよびストレス条件が決定されることがある。上述のＡＣインピーダンス法に付加的または代替的に、専用ストレス監視装置が、正確な監視要件および補償要件に応じてディスプレイに追加されることがある。補償装置と共有ピンの特定の配置は、もしあるとすれば、設計上の選択であり、図１１における特定の実施例は、単に説明のためのものであり、本教示の範囲を限定することが意図されていない。
【００９５】
Ｎ型ａ−Ｓｉ：Ｈ  ＴＦＴ素子のゲートバイアスは、素子の作動および停止の両方のために典型的に必要とされる。このような素子における正ゲートバイアスは、素子を「オン」に切り替え、典型的に、長い時間スケールに亘って素子のスレッショルド電圧に正シフトを生じさせる。負ゲートバイアスは、素子を「オフ」に切り替え、典型的に、長い時間スケールに亘って負スレッショルドシフトおよびサブスレッショルド勾配低下の両方を生じさせる。
【００９６】
ａ−Ｓｉ：Ｈ  ＴＦＴにおけるバイポーラゲート駆動のためのストレス累積は、一般に、以下の式の拡張指数関数に従う。
【００９７】
ΔＶＴ（ｔＳＴ）＝ΔＶＴ＋（ｔＳＴ）＋ΔＶＴ−（ｔＳＴ）
【００９８】
式中、
【００９９】
ΔＶＴ＋（ｔＳＴ）＝Ａ＋ＶＧ＋α＋（ｔＳＴ×Ｄ）β＋
【０１００】
かつ
【０１０１】
ΔＶＴ−（ｔＳＴ）＝Ａ−ＶＧ−α−（ｔＳＴ×（１−Ｄ））β−ＦＰＷ
【０１０２】
式中、ΔＶＴはスレッショルドシフトであり、ＶＧは装置のスレッショルド電圧より低いゲートバイアスであり、ｔＳＴは総ストレス時間であり、Ａは実験定数であり、Ｄは駆動信号の正部分のデューティサイクルであり、ＦＰＷは負ストレス周波数に関連したゼロと１との間の因子である。一般に、ストレスが誘起したスレッショルドシフトは、ゲート駆動振幅（ＶＧＳ−ＶＴ）の平方におおよそ比例し、デューティサイクルを占める総ストレス時間の平方根におおよそ比例する（たとえば、２および０．５）。電圧に依存するほぼ２乗則に起因して、短持続期間の高振幅ゲート駆動信号は、より長い期間に亘って加えられた低いゲート電圧よりかなり大きいストレスを生成することがあり、好ましい実施形態では、所要のＶＧＳゲート駆動を低下させ、ＴＦＴストレスを最低限に抑えるために、ゲート駆動振幅は最小限に抑えられ、充電時間およびＴＦＴサイズが最大化される。本教示は、累積した正ストレスをバランスさせるために要求される通りに負ストレスを任意的に変調することによって、正ストレスと負ストレスとに対する非対称応答をさらに利用する。
【０１０３】
図１２は、ａ−Ｓｉ：Ｈ  ＴＦＴの代表する駆動波形周波数１１０１とＤＣストレス１１００の累積に対する正ストレスおよび負ストレスの累積（負ストレスの場合にＦＰＷ）との代表的な関係を示している。典型的に、正ストレス１１０２はゲート信号周波数と独立であり、一方、負ストレス１１０３は周波数に大きく依存する。各行が非常に短期間（たとえば、１６．６ｍｓフレーム毎に１５μｓ、又は、約０．１％デューティサイクル）に作動される従来の走査型ＴＦＴフラットパネルでは、正ストレスは、正パルスと正パルスとの間に累積した負ストレスによってややバランスが取られる。フレームレートは、負ストレス１０３の特徴的な遮断周波数より比較的高い（たとえば、６０Ｈｚ）ので、負ストレスはそのＤＣ値に対して実質的に低減され、負ストレスは従来型の駆動スキームでは９９．９％デューティサイクルであるので、この低減は実際に必要である。
【０１０４】
静的な情報表示のためのフラットパネルディスプレイの電力を削減するためには、電力がフレーム周波数におおよそ比例するので、フラットパネルのフレームレートを低下させることは有効であろう。しかし、フレーム周波数の低下に伴って結果として生じるより低い負ストレス周波数は、フラットパネルの寿命が実質的に短縮される程度まで、図１についての負ストレスの影響を増大する。本教示は、非常に低いスタンバイ電力ディスプレイを実現するために、非常に低いフレームレート（たとえば、４Ｈｚ）でこのような負ストレスを緩和する回路技術を説明している。
【０１０５】
集積化された行ドライバ回路および列ドライバ回路の主要な目的の一つは、ディスプレイ基板を駆動するために必要とされるピン数を削減することである。集積ドライバは、典型的に、このようなピン数削減を実現するためにフレームレートより実質的に速くおよび／または頻繁に変調されるある種の信号を有することが必要である。ａ−Ｓｉ：Ｈ  ＴＦＴの制限された動作周波数のため、このようなより高い変調は、集積ドライバ回路で使用される装置の少なくとも一部のより高いデューティサイクルを必要とする。さらに、画素アレイ内のＴＦＴ素子を切り替えるための高電圧の必要性に起因して、このようなドライバ回路は、典型的に画素アレイより高い電圧を取り扱うため設計されなければならない。
より高いデューティサイクルおよびより高い電圧に伴ってより高い正ストレスおよびより高いスレッショルドシフトが生じ、このような影響は、集積ドライバａ−Ｓｉ：Ｈ  ＴＦＴディスプレイの動作寿命の主要な制限である。本教示は、画素アレイへの高振幅の正電圧および負電圧を駆動する能力を維持したままの状態で、デューティサイクルおよび正電圧バイアスが集積ドライバにおいて削減可能である方法を説明している。
【０１０６】
図１３は反射型単偏光板ＴＦＴ  ＬＣＤフラットパネルディスプレイ１２００の略断面図を示している。制御回路１２０２は基板１２０１上に製造されている。制御回路１２０２は、好ましくは、ａ−Ｓｉ  ＴＦＴプロセスで実施されてもよいが、代わりに、ＬＴＰＳ処理または任意の薄膜スイッチ能力を有するバックプレーン技術を使用して実施されることがある。基板１２０１は、ガラスでも、プラスチックでも、クォーツでも、金属でも、スイッチング素子の製造を支援する能力がある他の基板でもよい。電極１２０３は、リソグラフィックプロセス、堆積プロセス、および／または化学プロセスによって形成されることがあり、入射光を拡散反射するためテクスチャ化されることがある。液晶ディスプレイ材料２０４はトッププレート１２０３とボトムプレート１２１１との間に着座する。
カラーフィルタ２０５および透明導体１２１１は上基板１２０６に堆積される。位相差フィルムまたは１／４波長板１２０７は上側基板１２０６の最上部に置かれることがある。
拡散偏光板１２０８はＬＣＤ積層１２００を完成する。典型的な動作では、入射光１２０９は、反射像１２１０を作るためＬＣＤ積層１２００によって偏光され、濾波され、拡散反射される。
【０１０７】
図１３に示された構造以外の代替的なアクティブ・ディスプレイ構造、たとえば、二重偏光板反射型、透過型、半透過型、背面照射型、側面照射型、ゲストホスト型、ＥＣＢ、ＯＣＢ、ＳＴＮ、ＨＴＮ、ＴＮ、ＭＴＮ、ＲＴＮ、ＰＤＬＣ、電気泳動、電子インク、および、その他の代替的な液晶、および／または、アクティブ・バックプレーンを必要とするその他のディスプレイ技術は、本教示から恩恵を受ける。本教示を組込む反射型ＬＣＤについての本明細書中の特定の説明は、代替的なディスプレイ材料およびディスプレイ技術への本教示の用途において本教示の範囲を限定しない。
【０１０８】
図１４はフラットパネルディスプレイ１３００の電気駆動システムの一例のブロック図を示している。ＴＦＴ基板１３０６は、ＴＦＴ画素アレイ１３０５と集積列ドライバ１３０３と集積行ドライバ１３０２とを組み込む。オフ基板ドライバＩＣ１３０１は、制御信号をＴＦＴ画素アレイ１３０５と集積行ドライバ１３０２と集積列ドライバ１３０３とに供給する。代替的な実施形態では、ドライバＩＣ１３０１は、異方性導電膜（ＡＣＦ）を使用するチップオングラス（ＣＯＧ）ボンディングのような、当技術分野においてよく知られている多種多様の組立技術を使用して基板１３０６に取り付けられてもよい。付加的な実施形態では、ドライバＩＣはチップオンフィルム（ＣＯＦ）技術を使用してパッケージ化され、このようなフィルムは、電気駆動信号を供給するため続いて基板１３０６に取り付けられる。スレッショルド監視センサおよび／または電力変換回路のようなオプション回路１３０４もまた基板１３０６上にＴＦＴ技術で集積化されることがある。
【０１０９】
図１４は、７２０×１２０型の電気画素要素１３０５のアレイを収容する２４０×１２０型のＲＧＢストライプ画素を備える一例のディスプレイのための集積列ドライバ１３０３と、集積行ドライバ１３０２と、ＴＦＴ画素アレイ１３０５との電気接続図を示している。当業者は、本教示を多数の代替的な画素解像度および制御バス幅に適用することが可能であり、２４０×１２０型の選択は単に説明のためのものであり、本教示の範囲を特定の解像度または信号バス幅に限定することはない。さらに、以下では、ＴＦＴ素子は、説明の簡略化のためゼロというスレッショルド電圧を有すると仮定する。当業者は、非ゼロスレッショルド電圧が本明細書中に記載されているゲート電圧および制御電圧をオフセットさせることにより容易に受け入れられることを認識するであろう。本教示は当業者によって非ゼロスレッショルド電圧に対し容易に一般化され、このような一般化は本教示の範囲に含まれるとみなされる。
【０１１０】
図１５において、ピンＣＳ［４４：０］４００は、駆動されるアナログＬＣＤ画素電圧を画素アレイ１４０５へ供給する。そのうちの１台が図１４においてＭ１  １６０１として識別されている列デマルチプレクス化ＴＦＴは、ゲートキャパシタに蓄積されたダイナミックメモリの単一ビットによって制御され、Ｍ１  １６０１に対応する１台のゲートキャパシタは図１５においてＣＣＭＥＭ０６１２として識別されている。ＣＣＭＥＭ０１６１２のような列デマルチプレクス化制御キャパシタの１つずつに蓄積されるゲートバイアスは、列パスＴＦＴ（たとえば、Ｍ１  ６０１）が導通「オン」状態であるか、非導通「オフ」状態であるかを決定する。一部が図１５においてＶＣＯＬｎ（ここで、ｎ＝０から７１９）という名前で識別されている７２０本の列ラインは、画素アレイ１４０５内に、そのうちの１本が図１５においてＣＣＯＬ０６２５として識別されている画素電圧の行のための一時的な蓄積場所として使用される大きい寄生容量を有している。画素電圧の行は、ＣＳ［４４：０］４００からの電圧をＣＣＯＬ０１６２５のような列キャパシタ上に標本化するために順次にパルス化されるＭ１  １６０１のようなパストランジスタにより構成された、図１５に示されている４５台の１６：１デマルチプレクス化回路を使用する４５本のＣＳ［４４：０］ライン４００によってこのような寄生容量へ走査される。優先的に、Ｍ１  １６０１および等価的な機能の列パスＴＦＴのサイズは、比較的低い（たとえば、数ボルトの）ゲート・ソース間バイアス電圧を伴う場合でさえ、有意な導通が起こることを可能にさせるため十分な大きさであるように選択される。
【０１１１】
各列デマルチプレクス化動作は、画素アレイ１４０５の最も左側の列キャパシタＣＣＯＬ０６２５への電圧を駆動するために必要とされる関連した波形を含む図１６におけるタイミング図に示されているように、３つのフェーズを必要とする。図１７は、列電圧ＶＣＯＬ０１６１３を設定するため必要とされる装置および蓄積された列電圧ＶＣＯＬ０１６１３を画素セルに書き込むために必要とされる行制御装置の関連した部分集合をさらに含んでいる。後述される列走査動作は、図１５、１６および１７に示された回路および波形の好ましい用法を示唆している。
【０１１２】
列デマルチプレクス化動作の初めに、ＣＣＭＥＭ０１６１２のような全列デマルチプレクス化制御キャパシタは、負バイアスを有すると仮定され、すなわち、Ｍ１  １６０１のような全列パスＴＦＴは「オフ」状態にある。第１のフェーズにおいて、ＣＳ［４４：０］ライン１４００  １５００は、広範囲の電圧が許容可能であるが、図１６においてＶＭＩＤとして示されている中間レベル電圧へ優先的に移される。ＣＧ端子１４０７  １５０１は、Ｍ１  １６０１を「オン」状態に切り替えるゲートバイアスを発生させるためＣＳ［４４：０］１４００  １５００の中間電圧レベルＶＭＩＤより十分に高い電圧にされる。優先的に、Ｍ１  １６０１の「オン」状態はＶＧＳ電圧駆動の数ボルトだけを必要とし、すなわち、Ｍ１  １６０１は、ＶＧＳ駆動の数ボルトと許容可能な導通を有するため十分に大きくするように設計される。ＣＡ［１５：０］ライン１４０１は、１６本のワイヤのうち１本だけが正のＶＧＳを有し、制御ゲート電圧ＣＧ１４０７をＣＣＭＥＭ０６１２のような選択された制御キャパシタに送ることが可能であるようにプログラムされる。図１６において、ＣＡ０  １５０２は、Ｍ１  １６０１の状態を「オン」１５０３にプログラムするためフェーズ１の間にＣＧ電圧１５０１より高く駆動される。すべての作動されたＴＦＴのソース電圧およびゲート電圧はこの動作中に依存しないデータなので、ＣＣＭＥＭ０１６１２のような制御キャパシタを設定するため使用されるゲート電圧は、典型的に高電圧データまたは制御情報を送り出さなければならない従来型のデマルチプレクス化回路と比べて非常に低く維持することが可能である。このように、制御キャパシタＣＣＭＥＭｎの状態は、Ｍ２  １６０２のような列制御デマルチプレクス化ＴＦＴとＭ１  １６０１のような列パストランジスタとの両方でゲートストレスを最小限に抑える低電圧制御信号だけを使用して設定することが可能である。第１のフェーズの終わりに、選択された列の電圧（たとえば、ＶＣＯＬ０１６１３  １５０４）はＶＭＩＤに達し、ＣＡ［１５：０］ラインは、後に続くＣＳ［４４：０］１４００  １５００の変調の範囲に亘ってＣＣＭＥＭ０１６１２のようなキャパシタに蓄積された列デマルチプレクス化制御電圧の状態を保存する能力がある負バイアス状態に戻される。
【０１１３】
列デマルチプレクス化動作の第２のフェーズでは、ソース電圧レベルＣＳ［４４：０］１４００  １５００は所望のアナログ画素電圧値へ駆動される。「オン」状態にある列パストランジスタは、中間電圧レベルＶＭＩＤからの正および負の両方の偏位に対しＣＳ［４４：０］１４００  １５００の変化に追従する。第１のフェーズ中にＣＣＭＥＭ０１６１２に蓄積された制御電圧を使用する一つの重要な結果は、パストランジスタＭ１  １６０１のＶＧＳがＣＳ［４４：０］１４００  １５００から列キャパシタＣＣＯＬｎ（たとえば、ＣＣＯＬ０１６２５）へ駆動される画素ソース電圧からほぼ独立していることである。このことは、（１０Ｖ以上である可能性がある）所要の画素ソース電圧レンジを、（ストレス累積を防止するため僅かに２Ｖである可能性がある）制御電圧から減結合し、その結果、高ＶＧＳを伴う正バイアスストレスを回避する。
【０１１４】
列デマルチプレクス化動作の第３かつ最後のフェーズは、「オン」状態のＴＦＴの制御キャパシタを「オフ」状態へ放電させる。ＣＧ１４０７  １５０１は、Ｍ１  １６０１のような全列パスＴＦＴがＣＣＯＬｎキャパシタ（たとえば、ＣＣＯＬ０１６２５）に蓄積された電圧とは独立に「オフ」状態にあることを保証するため十分に低い電位に移される。Ｍ１  １６０１のゲート電圧は、放電の時点でデータ依存性であるが、ＣＣＭＥＭ０１６１２キャパシタを負電圧へ放電させることは、Ｍ２  １６０２の両端間にデータ依存性ＶＧＳを必要としない。前に選択された列パスＴＦＴ（たとえば、Ｍ１  １６０１）は、Ｍ２  １６０２をオンに切り替えるため、対応するＣＡ［１５：０］ライン１４０１（たとえば、図１６におけるＣＡ０  １５０２）をＣＧ１４０７  １４０２のレベルより十分に高い電圧に設定することにより、「オフ」状態に切り替えられ、ＣＣＭＥＭ０１６１２を放電させる。列デマルチプレクス化動作の第３かつ最後のフェーズの終わりに、ＣＡ［１５：０］ライン１４０１は負の「オフ」ゲートバイアスに戻される。
【０１１５】
上述のとおり、本教示は、従来技術のデマルチプレクス化および／または走査回路を超える多数の重要な利点を与える。第一に、デマルチプレクサの制御状態は、正ストレスを最小限に抑えると共に調節し、データ依存性を全く受け入れる必要がない低電圧制御信号だけを使用して設定することが可能であり、すなわち、トランジスタが受けるストレスがおおよそ均一であり、画素データとは無関係である。第二に、画素ソース電圧は、デマルチプレクス化パストランジスタに大きい正ストレス電圧を導入することなく、同時に、画素ソース電圧とは無関係に、幅の広い偏位を有することが許される。第三に、デマルチプレクサの制御状態は大きい正ストレスをデマルチプレクス化ＴＦＴに導入することなくリセットすることが可能である。第四に、デマルチプレクサの制御信号はデマルチプレクサ状態（すなわち、ＣＣＭＥＭｎキャパシタ電圧）を設定するためにより低い電圧のドライバＩＣ技術の使用を可能にさせる低電圧に維持される。
【０１１６】
図１６に示されているように、制御ＴＦＴ  Ｍ２  １６０２は短い期間１５０７だけ作動され、大きいＶＧＳバイアスを伴わない。制限付きの正バイアスおよび制限付きのデューティサイクルは、従来型のａ−Ｓｉ：Ｈ  ＴＦＴを使用して列走査を可能にさせるために十分である。
【０１１７】
図１６に示された順番（１５０５および１５０６）に選択信号ＣＡ［１５：０］１４０１を印加することにより、ＣＳ［４４：０］１４００  １５００上の電圧の時系列が標本化され、画素アレイ１４０５に供給する１７２０台の列キャパシタＣＣＯＬｎのアレイに一時的に蓄積されることがある。列走査動作の終わりに、ＣＣＯＬｎキャパシタの１台ずつ（本実施例では１７２０）は、所与の行に対する所望の画素レベルに対応する電圧を有する。アレイの次の動作は、１７２０個の列電圧を選択された画素の行に書き込むことである。
【０１１８】
ＴＦＴ画素アレイ１４０５の１７２０列のうちの各列は、１５個の行グループ４０４により構成され、各行グループは、水平方向１１２０個×垂直方向８個の画素を収容する。
各行グループ１１０４は、一部が図１５および１７においてＭ３  １１０３、Ｍ４  １１０４、Ｍ５  １１０５、および、Ｍ６  １１０６として識別される行デマルチプレクス化ＴＦＴの動作によって選択することが可能である。
【０１１９】
各画素１４０６は、ＬＣＤ画素電圧を制御すると共に画素のＴＦＴ上のバイアスストレスを相殺する回路を収容している。図１７は、ＴＦＴ基板２０１の入力／出力接続点からの単一画素（左上隅、すなわち、行添字＝０、列添字＝０）の電気導通および制御パスを示している。各画素１４０６  １６００は、選択のため、図１５および図１７においてＶＲＯＷ０１６２０およびＶＲＯＷ１１６２１として識別された２個の制御信号を必要とする。画素１４０６  １６００は、行制御ライン上の高電圧制御信号（たとえば、ＶＲＯＷ０６２０およびＶＲＯＷ１６２１）が画素蓄積キャパシタＣＳＴ１６２４と列キャパシタＣＣＯＬｎ（たとえば、ＣＣＯＬ０１６２５）とにパストランジスタＭ７  １６０７およびＭ８  １６０８を通る電荷を共有させるときに、対応している列ラインのＶＣＯＬｎ電圧を捕捉する。このように、ＬＣＤ画素１４０６の両端間の電圧（たとえば、図１７におけるＶＰＩＸＥＬ０，０１６２２）は、図１７においてキャパシタＣＬＣ１６２３として示されているように、液晶の両端間の電圧を制御することにより、画素の所望の光学状態を発生させるため独立にプログラムすることが可能である。画素蓄積キャパシタＣＳＴ１６２４は、好ましくは、非選択期間中に画素電荷漏れを防止するために十分に大きい。ＣＳＴ１６２４は共通の画素キャパシタ基準ラインＰＣ１６２７に接続されている。付加的または代替的に、ＣＳＴホールドキャパシタンス１６２４は、アレイ内の駆動されたラインのうちの１本であるバックプレート電圧、たとえば、ＶＲＯＷ０１６２０を有することがある。液晶セル１２０４は、バックプレートがＬＣＤ１２０６の反対側の基板にあり、ＶＣＯＭ１６２６によって駆動される単純なキャパシタＣＬＣ１６２３として示されている。ＶＣＯＭ１６２６は、場合によっては、セル保持性を改善し、アレイ電圧スイングを制限し、および／または、システム電力を削減するため、ＡＣ波形で駆動されることがある。
【０１２０】
画素ソース電圧ＣＳ０  １６０９は、上述されているように、列パストランジスタゲート制御キャパシタＣＣＭＥＭ０１６１２がＣＧ  １６１０、ＣＡ０  １６１１およびＭ２
１６０２の作用によってハイ状態に設定されるとき、列パスＴＦＴ  Ｍ１  １６０１を介して典型的な寄生ホールドキャパシタＣＣＯＬ０１６２５に接続される。付加的または代替的に、意図的な列キャパシタが、列キャパシタＣＣＯＬ０１６２５から画素蓄積キャパシタＣＳＴ１６２４への電荷転送を支援するため要求に応じて列ライン上で寄生容量を増大させるために作られることがある。電圧ＶＣＯＬ０１６１３は所与の画素に対し、図１７の実施例では、列添字がゼロであるその画素の関連した列において、一時的に蓄積された画素情報を表現する。
【０１２１】
一実施形態では、画素ソース電圧ＣＳ［４４：０］１４００  １５００（たとえば、ＣＳ０  １６０９）は、選択された画素に対する所望の最終電圧を表現する（必ずしも等しくなくても構わない）画素レベル電圧を用いて駆動される。後の動作（たとえば、ＣＣＯＬ０１６２５からＣＳＴ１６２４への電荷の転送）における電荷共有のため、画素、たとえば、ＶＰＩＸＥＬ０，０１６２２における電圧は、数ある影響のなかでも、システム内の共有キャパシタンスの比率、初期電圧条件、ゲート・ドレイン間キャパシタンス、ゲート電圧スイング、電荷分割、および、付加的な寄生容量によって修正されるＣＳ［４４：０］１４００  １５００（たとえば、ＣＳ０  １６０９）における駆動された画素ソース電圧であろう。このような理想的ではない影響を低下させるため、画素ノード電圧、たとえば、ＶＰＩＸＥＬ０，０１６２２が液晶ディスプレイ上に所望の画像を作成するため所望のレベルを実現するように、駆動されたソース電圧ＣＳ［４４：０］１４００  １５００  １６０９は、図１５および図１７のＴＦＴ回路において予想される電圧修正を補償するために優先的に予め歪められる。
【０１２２】
図１７の画素のための行イネーブル信号は、４フェーズの行選択動作で発生させられる。図１８は、選択行動作１７００と非選択行動作１７０１  １７０２の２つのケースとの両方のための一例の波形を伴うタイミング図を示している。選択行のケース１７００の第１のフェーズ１７０３では、行ソースラインＲＳ０  １４０３  １６１６  １７１７は、好ましくは、ＣＳＴ１６２４からの画素電荷漏れを防止するため選択されるＶＯＦＦ電圧レベルに設定される。共通のＲＧライン１４０８  １６１４  １７０８は、選択されるならばＴＦＴ  Ｍ３  １０６３およびＭ４  １６０４が「オン」状態に駆動されるように、ＶＯＦＦ電圧を十分に上回る電圧に設定される。両方のＲＡ［１：０］ライン１６１５  １６１８  １７０９はその後に、Ｍ５  １６０５およびＭ６  １６０６を導通させるため、ＲＧ  １４０８  １６１４  １７０８電圧を上回る電圧に設定される。導通はフェーズ１では図１８における黒点によって示唆され、Ｍ３  １６０３およびＭ４  １６０４において「オン」状態を設定することが要求されるＶＧＳオーバードライブは、正電圧ストレスを最小限に抑えるため小さい状態に優先的に維持されることに留意されたい。行制御キャパシタＣＲＭＥＭ０１６１７およびＣＲＭＥＭ１１６１９は、結果として「オン」状態１７１０  １７１１にプログラムされ、選択行ラインＶＲＯＷ０１６２０およびＶＲＯＷ１１６２１をＲＳ０  １４０３  １６１６  １７０７電源に接続する。行ソースおよびゲート電圧は、すべて既知であり、本フェーズ中に高電圧を積極的に送り出すことはないので、選択トランジスタ（たとえば、Ｍ５  １６０５およびＭ６  １６０６）と、行パストランジスタ（たとえば、Ｍ３  １６３０およびＭ４  １６０４）との両方のＶＧＳは、比較的ロー状態に（たとえば、数ボルトに）維持することが可能であり、正ストレスの装置への影響を制限する。第１のフェーズの終わりに、ＲＡ［１５：０］ライン１４０２は、「オン」状態を選択行パストランジスタＭ３  １６０３およびＭ４  １６０４に固定するため、低電圧に設定される。
【０１２３】
選択行動作１７００の第２のフェーズ１７０４では、ＲＳ０  １４０３  １６１６  １７０７電圧は、１７２０台の列キャパシタＣＣＯＬｎ（たとえば、ＣＣＯＬ０）のアレイから画素蓄積キャパシタ（たとえば、ＣＳＴ１６２４）の選択された行へ電荷を転送するため高電圧ＶＯＮまで引き上げられる。制御情報は第１のフェーズ１７０３においてＣＲＭＥＭ０キャパシタ１６１７およびＣＲＭＥＭ１キャパシタ１６１９に捕捉されたので、行パストランジスタのＶＧＳは、図１８において行駆動振幅ＶＯＮとは無関係にほぼ一定に維持される。「オフ」行電圧を送ることに起因して高いＶＧＳに晒されるパストランジスタを回避することにより、従来技術のデマルチプレクス化行駆動回路に対して有意な利点が得られる。その上、外部ドライバＩＣ１３０１によって発生させられるべき最高制御電圧が低下される。第２のフェーズ１７０４の終わりに、ＲＳ０ライン１６１６  １７０７はＶＯＦＦ電圧へ戻される。
【０１２４】
行選択動作の第３のフェーズ１７０５では、ＲＡ［１：０］ライン１７０９のうちの１本、この場合にＲＡ１  １６１８は、ＲＡ０  １６１５より大きい負電圧へ移される。これは、Ｍ４  １６０４の「オン」状態を維持する効果がある。ＲＧ  １１４  １７０８は、その後にＲＡ０電圧１６１５より低い電圧へ移され、Ｍ５  １６０５を導通させ、ＣＲＭＥＭ０キャパシタ１６１７を放電させる。これは、Ｍ３の状態図１７１０に示されているように、Ｍ３パストランジスタ１６０３の状態を「オフ」に切り替える効果がある。第３のフェーズ１７０５の終わりに、Ｍ４  １６０４が１７１１  １７１３に示されるように「オン」状態のままであるので、ＲＳ０  １６１６  １７０７は、ＶＲＯＷ１１６２１がＲＳ０  １６１６  １７０７をＶＲＥＳＴまで追従するようにさせる中間レンジ電位レベルＶＲＥＳＴへ移される。
【０１２５】
第４かつ最終のフェーズ１７０６では、ＲＡ１ライン１６１８は、ＣＲＭＥＭ１キャパシタ１６１９を放電させ、Ｍ４  １６０４を「オフ」状態１７１１に切り替えるため、ＲＧ電圧１６１４を上回る電圧までパルス化される。第４のフェーズ１７０６の終わりに、Ｍ３行パストランジスタ１６０３およびＭ４行パストランジスタ１６０４は「オフ」状態１７１０  １７１１にある。第１のフェーズ１７０４、第３のフェーズ１７０５および第４のフェーズ１７０６の間に、図１８において小さい黒丸によって指示されている「オン」ＶＧＳ駆動はデマルチプレクス化ロジックでの正ストレスの累積を最小限に抑えるため優先的に小さい状態に維持されることに留意されたい。大きい電圧レンジ信号（たとえば、ＶＯＦＦからＶＯＮまでの行スイング）をデマルチプレクス化する間にＶＧＳを制限することにより、本教示は、進化したドライバ機能をａ−Ｓｉ：Ｈ  ＴＦＴプロセスに統合することを可能にする。
【０１２６】
ＲＡ［１５：０］１４０２ラインは、画素アレイ内の行のペアの１つずつを順次にアドレス指定するため、図１８におけるＲＡ［１：０］１６１５  １６１８と同様に、ペアを組んで、順次にパルス化される。ＲＳ［１４：０］１４０３ラインは、他の行グループ１４０４の行ラインを駆動するため、ＲＳ０  １７０７に類似した選択信号によって順次に駆動される。
【０１２７】
同じＲＡ［ｎ＋１：ｎ］作動ペアを選択行と共有しないが、同じＲＳ［ｍ］ラインを選択行と共有する非選択行は、図１８のタイミングセクション１７０２に示されているように、「オン」状態に切り替えられない。同じＲＡ［ｎ＋１：ｎ］１４０２作動ペアを選択行ラインと共有するが、同じＲＳ［ｍ］を選択行ラインと共有しない非選択行は、図１８のタイミングセクション１７０１に示され、後述されているように、画素アレイトランジスタＭ７  １６０７およびＭ８  １６０８のストレス緩和を行うため、行のペア上の電圧を交換するために優先的に使用される。
【０１２８】
図１８に示された非選択行波形１７０１は、行プログラミングの第２のフェーズの間にそのグループ内の画素行を選択するため、行グループのＲＳ［ｎ］ラインが高状態ＶＯＮへ駆動されないときに起こる。図１８の非選択行の一例１７０１において、ＲＳ０ライン１６１６  １７０７は、行アドレスフェーズ（フェーズ２  １７０４）の間にロー状態に維持される。Ｍ３  １６０３およびＭ４  １６０４の「オン」状態１７１０および「オフ」状態１７１１のパターンは、選択行を用いて見られるパターンに類似している。優先的に、Ｍ３  １６０３  １７１０およびＭ４  １６０４  １７１１の「オフ」状態への戻りのタイミングは、ＲＡ［１：０］の連続的な作動と作動との間で交番させられ、よって、１７０１のような非選択行動作の間にＶＲＯＷ０１６２０およびＶＲＯＷ１１６２１にＶＲＥＳＴとＶＯＦＦとの間で電圧レベルを優先的に交換させる。画素パストランジスタＭ７  １６０７およびＭ８  １６０８上のゲート電圧は、「ブレークビフォアメーク」スイッチング遷移を採用することに留意されたい。このことは、ＣＳＴ１６２４上の画素電荷が行電圧遷移での上昇／下降時間変動および電荷漏れに対して十分に保護されることを保証する。
【０１２９】
画素毎の行制御ライン（たとえば、第１の画素の行に対するＶＲＯＷ０１６２０およびＶＲＯＷ１１６２１）は、画素行作動の途中で蓄積された画素電荷と列ラインとの間の隔離の維持に関与する。Ｍ７  １６０７およびＭ８  １６０８において十分に低い漏れを実現するため、負ゲート電圧が必要とされる。しかし、フレームレートを図１２に示された負ストレスロールオフ周波数より十分に低下させる要求に起因して、この負ゲート電圧は連続的に印加されるべきでない。本教示の好ましい実施形態では、２つの電圧レベル（ＶＲＥＳＴおよびＶＯＦＦ）が漏れと負ストレス累積の両方を防止するため行ラインＶＲＯＷ０１６２０およびＶＲＯＷ１１６２１上で交互に使用される。高速フレームレートディスプレイに類似した周波数（たとえば、６０Ｈｚ交番）で「オフ」バイアス（ＶＯＦＦ）とストレス低減ＶＲＥＳＴ電圧との間でＶＲＯＷ０１６２０電圧とＶＲＯＷ１１６２１電圧を交番させることにより、図１７のＭ７  １６０７およびＭ８  １６０８への負ストレスの影響は著しく低下させることができる。
【０１３０】
一つの好ましい実施形態では、電圧レベルＶＯＦＦは、ＣＳＴ１６２４に蓄積された画素電荷が画素リフレッシュの間にＭ７  １６０７またはＭ８  １６０８を介して実質的に漏出しないために十分に負であるように選択される。画素からの少ない漏れを実現するためにＭ７  １６０７またはＭ８  １６０８の一方だけがＶＯＦＦによって駆動されるべきである。電圧ＶＲＥＳＴは、Ｍ７  １６０７およびＭ８  １６０８のチャンネル内の正孔蓄積を一掃するため作用する画素選択ＴＦＴ（Ｍ７  １６０７およびＭ８  １６０８）に僅かに正のバイアスを与え、その結果として、ＴＦＴチャンネルの負ストレス累積プロセスを妨害するために、優先的に選択される。ＶＲＥＳＴおよびＶＯＦＦ電圧は、ＶＲＯＷ０ライン１６２０およびＶＲＯＷ１ライン１６２１上で標本化され、駆動動作間に行ラインの寄生容量によって保持されるであろう。
【０１３１】
付加的または代替的に、僅かに負または中立のバイアスがＶＲＥＳＴ電圧のため選択されることがある。付加的または代替的に、ＲＳライン１４０８  １６１６  １８００は、ＲＳ０  １４０３  １６１６  １７０７をアレイ内のすべての可能な画素電圧ＶＰＩＸＥＬｎ，ｍより高いレベルまで上昇させる上述されたフェーズ３  １７０５とフェーズ４  １７０６との間で、付加的な増分正パルスで変調することが可能である。このことは、支配的な負ストレス累積メカニズムをリセットするため作用するＭ７  １６０７およびＭ８
１６０８におけるＴＦＴチャンネルからの正孔排除を保証する効果を有する。ＲＳ０  ライン１４０３  １６１６  １７０７は、その後に、リフレッシュサイクル間で正又は負のストレスを引き続いて最小限に抑えるため、上述された第３のフェーズの終わりに、中立または僅かに負のＶＲＥＳＴ電圧へ戻すことが可能である。
【０１３２】
１２０行のディスプレイの本実施例における４Ｈｚフレームリフレッシュレートで、ＲＡ［１５：０］１４０２のペアは、負ストレス累積を考慮したときに従来型のリフレッシュ走査プロファイルと同様に、６０Ｈｚの行電圧交番周期を生じるフレームの間に１５回作動される。典型的に非常に低いフレームレートと関連付けられている負ストレス効果は抑制することが可能であり、同時に、ＣＳＴ６２４上の画素電荷は、圧倒的に負のオフ状態においてＭ７  ＴＦＴ  １６０７またはＭ８  ＴＦＴ  １６０８の一方を用いて実質的に保存することが可能である。
【０１３３】
反対方向において各行によって見られるＶＲＯＷ０ライン１６２０およびＶＲＯＷ１ライン１６２１を変調することにより、行ラインの画素ノードＶＰＩＸＥＬ０，０１６２２への寄生カップリングはフリッカアーティファクトを低減させるためバランスがとられる。ＶＲＥＳＴとＶＯＦＦとの間で行ラインを変調するために必要とされる電力は、ＬＴＰＳ画素メモリ回路における漏れと比べると比較的低く、本教示は、ａ−Ｓｉ：Ｈ  ＴＦＴ
６０Ｈｚフレームリフレッシュと関連した高電力バジェット、または、ＬＴＰＳ集積画素メモリの高コストを招くことなく、ダイナミック画素電荷上で低い漏れ状態を達成する方法を提供する。
【０１３４】
列走査動作（図１６）および行ロード動作（図１８）の正確な回数は、ディスプレイ解像度と、列、画素行ソースライン、および、行選択ラインの区分についての設計者選択とによって指示され、本教示は、列走査動作の特定の回数に限定されることも、列デマルチプレクス化ゲートまたはソース上の走査パルスの正確な回数および／または系列に限定されることもない。同様に、本教示は、行ロード動作の特定の回数、または、行デマルチプレクス化ゲートまたはソース上の走査パルスの正確な回数および／または系列に限定されない。
【０１３５】
列選択ゲートＣＡ［１５：０］１４０１上の正ストレスは、図１６に示された列走査動作中に列選択ゲートのより高い正デューティサイクルのため、画素ゲートラインＶＲＯＷ０１６２０およびＶＲＯＷ１１６２１上の正ストレスよりはるかに高い。本教示の一実施形態では、Ｍ１  １６０１およびＭ２  １６２０上の列ゲート電圧は、累積した動作中の正ストレスを補償するために負ストレスを意図的に作るため、図１８の行ロード動作中に負電圧へ駆動することが可能である。列がそうでなければ非アクティブ状態であるとき行ロード動作中に、非動作的な（すなわち、表示リフレッシュでない）時間変調または振幅変調信号を印加することにより、列パスＴＦＴ  Ｍ１  １６０１または列制御ＴＦＴ  Ｍ２  １６０２上の負ストレスは、動作中の列走査動作の間に正ストレスの累積を相殺するために測定された量で意図的かつ積極的に印加することが可能である。
【０１３６】
同様に、行選択ＴＦＴ（たとえば、Ｍ３  １６０３、Ｍ４  １０４、Ｍ５  １６０５およびＭ６  １６０６）上の正ストレスは、図１８の行ロード動作中の行選択制御信号ＲＡ［１５：０］１４０２のより高い正デューティサイクルのため、画素ゲートラインＶＲＯＷ０１６２０およびＶＲＯＷ１１６２１上の正ストレスよりはるかに高い。本教示の一実施形態では、行制御信号は、累積した動作中の正ストレスを補償するために負ストレスを意図的に発生させるため列走査動作中に制御された負ストレス条件へ駆動することが可能である。列がそうでなければ非アクティブ状態であるとき図１６に示された列走査動作中に、非動作的な（すなわち、表示リフレッシュでない）時間変調または振幅変調信号を印加することにより、行制御ＴＦＴ（たとえば、Ｍ３  １６０３、Ｍ４  １６０４、Ｍ５  １６０５およびＭ６  １６０６）上の負ストレスは、図１８に示された動作中の行ロード動作または行変更の間に正ストレスの累積を相殺するために測定された量で意図的かつ積極的に印加することが可能である。
【０１３７】
パルス持続期間と、負ストレス期間と、ゲート正および負電圧とを適切に調整することにより、正および負ストレスは、本教示によって記載された列および行駆動システムを支援するために必要とされるすべてのゲート駆動タイプ（列選択、行選択、列制御、行制御、および、画素選択）に亘ってバランスを取ることが可能である。
【０１３８】
付加的または代替的な実施形態では、デマルチプレクス化ＴＦＴを「オン」に切り替えるため印加されるＶＧＳオーバードライブは、充電されたキャパシタ（たとえば、ＣＣＭＥＭｎ、ＣＲＭＥＭｎ、ＣＣＯＬｎ、ＣＲＯＷｎのそれぞれ）が割り当てられた時間内で最終的な電圧に達すること（すなわち、ダイナミック電流が間隔の終わりにゼロに接近すること）を保証するため、上述された種々の充電間隔中にソースライン（たとえば、ＣＧ１４０８、ＲＧ１４０８、ＣＳ［４４：０］１４００またはＲＳ［１４：０］１４０３）上のダイナミック電流を監視することにより、デマルチプレクス化ＴＦＴ内のストレスが誘起したスレッショルドシフトを補償するためにパネルの寿命に亘って調節することが可能である。本教示は、可変フレームレートおよびスレッショルドシフト条件に応答して、多種多様なデマルチプレクス化トランジスタタイプ（たとえば、Ｍ１  １６０１、Ｍ２  １６０２、Ｍ３  １６０３およびＭ５  １６０５）のオーバードライブを動的かつ独立に調節する能力を与える。本教示の一つの重要な態様では、Ｍ１  １６０１、Ｍ２  １６０２、Ｍ３  １６０３およびＭ５  １６０５と類似したＴＦＴとのゲートオーバードライブ電圧は、最高発生電圧（典型的に、行ライン上のＶＯＮ）が経年変化のないパネルと一体となったゲートオーバードライブ信号より著しく高い場合が多いので、ドライバＩＣ  １３０１の全体的な電圧レンジを増大することなく、より高い電圧へ十分に調節することが可能である。ドライバＩＣ電圧レンジに影響を与えない付加的なゲートオーバードライブを用いて誘起されたバイアスストレスを補償することにより、本教示はコストを増大することなく著しい動作的な利点を提供する。
【０１３９】
２４０×１２０型ＲＧＢディスプレイの特定の実施形態を使用して説明されているが、本教示は、非対称的かつ非線形的な正ストレスおよび負ストレスの累積メカニズムを備えたＴＦＴまたはスイッチング素子を有するいかなるデマルチプレクサベースのディスプレイシステムにも一般的に適用することが可能である。
【０１４０】
上述されたストレス制御波形は、既知の駆動波形および既知のＴＦＴストレス非線形性を補償するために予め決定することが可能である。フィードバックに頼ることなく、このようなシステムは、フィードフォワード補償系として当技術分野において知られている。
【０１４１】
付加的または代替的な実施形態では、ディスプレイコントローラＩＣ１２０１は、１つ以上の付加的なストレス監視ステップを１つ以上のフレーム期間に挿入することが可能である。ストレス監視の一実施形態では、ＡＣ信号が画素ソース信号ＣＳ［４４：０］１４００に印加される。列選択ゲートラインＣＡ［１５：０］１４０１およびＣＧ１４０７ラインは、既知の電圧に設定されるか、または、電圧の系列の中を通される。ＣＳ［４４：０］ライン１４００および／またはＣＧライン１４０７のＡＣインピーダンスは、当技術分野において知られているような減衰時間または多点周波数応答法またはその他のインピーダンス測定法を使用してディスプレイコントローラＩＣ１２０１によって測定が可能である。ＣＣＯＬｎキャパシタンス（たとえば、ＣＣＯＬ０１６２５）はディスプレイの寿命に亘って比較的安定であるので、列パストランジスタ（たとえば、Ｍ１  １６０１）の抵抗は測定されたＡＣインピーダンスから直接的に計算が可能である。列パスＴＦＴ１６０１のスレッショルド電圧シフトはこの方法で直接的に監視が可能であり、上述の負ストレス低減変調は、たとえば、ＴＦＴスレッショルド電圧を直接的に調節するためフィードバック制御ループを使用して適用が可能である。
【０１４２】
同様に、行選択トランジスタは、ＲＳ［１４：０］１４０３  １６１６および／またはＲＧ１４０８  １６１４からＡＣインピーダンスを測定する間に同時に、行パスＴＦＴ（Ｍ３  １６０３およびＭ４  １６０４）を１個以上のテスト電圧に設定することによって監視が可能である。この測定に基づいて、制御ループは、その後に、累積した動作中のストレスを適応的に補正するため、Ｍ３  １６０３およびＭ４  １６０４の行パスゲートおよび／またはＭ５  １６０５およびＭ６  １６０６の行選択ゲートに印加された負バイアスを変調可能である。付加的または代替的に、好ましくは、ゲート駆動波形のタイプ毎に１台ずつの１台以上の非動作的なストレス監視装置がフラットパネル上に製作されることがあり、ゲート駆動波形は、その後に、（たとえば、ＡＣインピーダンス、一定のドレイン・ソース間電流、または、当技術分野において知られているその他のスレッショルドもしくはインピーダンス監視技術を使用して）スレッショルド電圧シフトに関して直接的に監視が可能である。
【０１４３】
上述されているように、負ストレスの累積は、動作中にＶＧＳをできる限りゼロの近くに維持することによって多数のケースで回避することが可能である。付加的な実施形態では、ゲートの各タイプのＶＧＳが動作中のスレッショルドシフトを補償するため一意に制御され得るスタンバイ状態の追加が可能である。振幅およびタイミング変調は、このようなスタンバイ期間中に正ストレスを補償するために累積した負ストレスを効率的に調整することが可能である。好ましい実施形態では、スタンバイストレス緩和状態で使用される波形およびレベルは遷移および消費電力を最小限に抑えるため選択される。
【０１４４】
上述のＡＣインピーダンス法に付加的または代替的に、専用のストレス監視装置が正確な監視および補償要件に依存してディスプレイに追加されてもよい。補償装置および共有されるピンの特定の配置は、たとえあるとしても、設計上の選択である。
【０１４５】
付加的または代替的に、ａ−Ｓｉ：Ｈ  ＴＦＴ以外のスイッチング素子が動作期間中に支配的である負ストレスメカニズムを有し、上述されたものと機能的に類似した正ストレス制御メカニズムを必要とすることがある。しかし、動作中のストレスの極性および制御された補償ストレスの対応する反対極性に制限はない。
【０１４６】
従来のドライバ回路またはデマルチプレクス化回路では、ストレス補償の機会は、累積したストレスのデータ依存性、および／または、ストレス補償のための要求に応じた多数のＴＦＴのアクセス不能性または制御の欠如のために、通常は非常に限定されている。対照的に、本教示は、（パネル全体のための大規模並列ストレス補償を可能にする）累積したストレスパターンのデータ非依存性（すなわち、均一性）と、デマルチプレクス化ドライバＴＦＴのソースとゲートの両方にアクセスする能力と、ＴＦＴシステムがまだ画像を提示している間にＴＦＴシステム上でストレス分離を実行する選択肢とのために、ストレス補償に好適である。
【０１４７】
付加的または代替的に、ストレス変調技術は、限定されることなく、振幅変調、周波数変調、パルス幅変調、または、これらの組み合わせを含む多種多様な技術を包含することが可能である。付加的または代替的に、ストレス制御期間、１つ以上の任意的なストレス監視期間、および、フレーム更新期間は、ＴＦＴ素子の非線形ストレス累積特性によって許容される程度まで補償ストレスの変調に影響を与えるため、時間的にインターリーブされることがある。
【０１４８】
ストレス監視方法およびストレス変調方法の仕様についての多数の選択肢が当業者である設計者により利用可能であり、このような設計上の決定に関する制約はない。本教示に記載されているように閉ループ系を形成することにより累積した動作中のストレスをバランスさせるためストレス制御期間中に装置駆動波形を変更することは、ストレス極性、ストレス監視構造もしくは方法、または、ストレス変調方法の詳細によって限定されない。
【０１４９】
当業者は、多種多様のディスプレイ解像度、特定の走査波形、デマルチプレクス化回路、（ダミーまたは動作中のどちらでも）ストレス監視装置構造、ストレス監視プロセスが、本教示を実施するため選択が可能であることを認識するであろう。
【０１５０】
図１９ａは、ＲＡ［１５：０］（たとえば、１８０３  １８０４）によってゲート制御されるペアにされた行制御ＴＦＴのための１８０２のアレイ１８００により構成された本教示による行デマルチプレクサの代替的な実施形態を示している。図１９ａにおける実施例の垂直解像度は、１画素当たりに２本の行制御ラインを伴う１２８画素である。行ソース電圧ＲＳは、２つのネット、図１９ａでは、ＲＳ＿ＥＶＥＮ［７：０］（たとえば、１８０６  １８０９）とＲＳ＿ＯＤＤ［７：０］（たとえば、１８０５  １８０８）とに分割される。ＴＦＴ１８０２は、１８１３のようなキャパシタに蓄積されたＭ１２  １８１２およびＭ１３のゲート・ソース間電圧を設定する。好ましい実施形態では、行パストランジスタ（たとえば、Ｍ１２  １８１２およびＭ１３）の状態は、Ｍ１２およびＭ１３のＶＧＳを、ＴＦＴ１８０２を使用して正の値に設定することによって設定される。正のＶＧＳがＭ１２  １８１２およびＭ１３上に確立されると、対応するＲＳソースラインは、画素アレイへの関連した行ラインを駆動することが可能であり、たとえば、ＶＲＯＷ０１８１０は、Ｍ１２  １８１２が「オン」状態にプログラムされているときに、ＲＳ＿ＥＶＥＮ０  １８０６から駆動されることがある。
【０１５１】
図１９ｂは、図１９ａの略図における最初の画素の行に対する選択行の動作１８２０と、２つのケースの非選択行の動作１８２１  １８２２のタイミング図を示している。選択行動作１８２０は、３つのフェーズに分割され、第１のフェーズ１８２３はＲＳ＿ＥＶＥＮ［７：０］ラインおよびＲＳ＿ＯＤＤ［７：０］ラインを、図１７の２個のトランジスタ画素１６００における画素電荷漏れを防止するため十分に負である既知の低電圧ＶＯＦＦに設定する。ＲＧライン１８０７はＶＯＦＦを上回る電圧に設定され、ＲＡ０ライン１８０３は、図１９ｂにおける波形１８２６、１８２７および１８２８に示されているようなＲＧ電圧１８０７を上回る電圧に設定される。その結果として、ＴＦＴ１８０２は導通し、Ｍ１２  １８１２およびＭ１３は、状態波形１８２９および１８３０に示されているように「オン」状態にプログラムされる。
【０１５２】
図１９ｂにおける行選択動作の第２のフェーズ１８２４では、ＲＳ＿ＥＶＥＮ０ライン１８０６およびＲＳ＿ＯＤＤ０ライン１８０５は共に、出力波形１８３１に示されているように、行パスゲートＭ１２  １８１２およびＭ１３を介してＶＲＯＷ０１８１０およびＶＲＯＷ１１８１１になる高電圧ＶＯＮに移される。第２のフェーズ１８２４の終わりに、ＲＳ＿ＥＶＥＮ０ライン１８０６およびＲＳ＿ＯＤＤ０ライン１８０５は低電圧ＶＯＦＦへ戻される。
【０１５３】
図１９ｂに示された第３かつ最後のフェーズ１８２５では、ＲＧライン１８０７は、制御ＴＦＴ１８０２が導通し、行状態キャパシタ（たとえば、１８１３）を放電させることを可能にするために十分低い電圧へ移される。これは、Ｍ１２  １８２９およびＭ１３  １８３０の状態を「オフ」条件へ戻す。
【０１５４】
ＲＡ［１５：０］ラインを共有しないが、アクティブなＲＳ＿ＥＶＥＮ［７：０］ラインおよびＲＳ＿ＯＤＤ［７：０］ラインを選択行（タイミンググループ１８２２）と共有する非選択行に対し、出力行もスイッチ状態も作動されない。ＲＡ［１５：０］ラインを共有し、ＲＳ＿ＥＶＥＮ［７：０］およびＲＳ＿ＯＤＤ［７：０］のアクティブ状態のペアを共有しない非選択行に対し、動作は図１９ｂにおける波形グループ１８２１に示されている。非選択行トランジスタに現れるＲＧ電圧波形８０７  １８２７およびＲＡ０電圧波形８０３  １８２８は選択行と同じであり、Ｍ１２  １８２９およびＭ１３  １８３０の状態を「オン」条件に切り替えるために同じ効果がある。「オン」条件において、第１のＲＳ＿ＯＤＤ０ライン１８０５が中間レベル電位ＶＲＥＳＴにパルス化され、その後に、ＶＯＦＦへ戻される。本教示の好ましい実施形態では、画素アレイをＶＯＮで駆動するために選択されていないすべてのＲＳ＿ＯＤＤ［７：０］ラインは同様にパルス化される。ＶＲＥＳＴ電圧は、図１８の画素ＴＦＴ  Ｍ７  １６０７およびＭ８  １６０８における負ストレス累積メカニズムをリセットするため、十分に正であるように選択される。次に、ＲＳ＿ＥＶＥＮ０ライン１８０６は同じようにＶＲＥＳＴにパルス化され、ＶＯＦＦに戻される。本教示の好ましい実施形態では、アレイをＶＯＮで駆動するために選択されていないすべてのＲＳ＿ＥＶＥＮ［７：０］ラインが同じようにパルス化される。波形１８３１の右手側に示されている画素に現れる正パルスの結果として、タイミンググループ１８２１内の非選択画素行は、かなりの負ストレスの蓄積なしにより低いフレームレートを可能にさせるフレームレートより高いレート（本実施例では、８倍速い）でリセットされる負バイアスストレス累積を受ける。
【０１５５】
当業者は、電圧レベルと、タイミング波形と、ＲＳ＿ＥＶＥＮ０行１８０６のストレス緩和パルスおよびＲＳ＿ＯＤＤ０行１８０５のストレス緩和パルスの順序の反転のような動作の系列とが、特定の設計要件、たとえば、フレームレート、ディスプレイ解像度、ピン数、電圧レンジなどを満たすために変更可能であることを認識するであろう。本教示は、一般的に多数の高電圧デマルチプレクス化システム要求に適用することが可能である、デマルチプレクス化動作が複数のフェーズ（たとえば、選択およびターン「オン」、高電圧信号の通過、ターン「オフ」）に分割される方法について説明する。本教示は、高電圧信号（図１９ａおよび図１９ｂの実施例では、１個以上の行電圧）がキャパシタの組に２値の「オン」／「オフ」状態を与えるために低ＶＧＳ制御信号だけを使用してセットアップされる選択デマルチプレクサによって駆動され得る技術を提供する。デマルチプレクス化動作の復号ロジックフェーズを低データ非依存性のＶＧＳ電圧に制限することにより、通常はａ−Ｓｉ：Ｈ  ＴＦＴにおけるパスゲートデマルチプレクス化と関連付けられている正ストレスが、デマルチプレクサの第２の動作フェーズ中にデマルチプレクサの入力／出力信号の電圧レンジを制限することなしに実質的に緩和される。
【０１５６】
図１９ｃは、２レベルのデマルチプレクス化サブ回路を示し、唯一の出力ラインが示されている（ＶＲＯＷ０１８４０）。２台のパスＴＦＴ  Ｍ１４  １８４３およびＭ１５  １８３２は、共通のＲＧライン１８４２によって供給された電圧レベルを使用して「オン」または「オフ」ＶＧＳ電圧をキャパシタＣＲＭＥＭＡ０１８３７およびＣＲＭＥＭＢ０１８３８に設定するため、図１９ｂに関して上述されたラインに実質的に類似したＲＡ０ライン１８３５およびＲＢ０ライン１８３６の低ＶＧＳ復号化によって「オン」または「オフ」状態に設定される。Ｍ１４  １８４３とＭ１５  １８３２の両方が「オン」状態に設定されるならば、ＲＳ０ライン１８３９は、所望の出力電圧レベルを達成するためＶＲＯＷ０ライン１８４０を駆動することが可能である。デマルチプレクス化動作の最後にＭ１４  １８４３を「オフ」状態に切り替えることを支援するため、任意的な中間行キャパシタＣＩＲ８４１は、Ｍ１９  １８３３がＭ１４  １８４３のゲートを放電させるとき、ＣＲＭＥＭＡ０１８３７の非駆動側を拘束するために作用することが可能である。ＶＲＯＷ０ライン１８４０上の寄生容量は、Ｍ２０  １８３４がＭ１５  １８３２のゲートを放電させるとき、ＣＲＭＥＭＢ０１８３８のため類似した機能を提供する。任意的なキャパシタ（図示せず）は付加的な放電支援を行うため同様にＶＲＯＷ０１８４０に付加することが可能である。
【０１５７】
完全な行デマルチプレクサを形成するため類似したサブ回路（図示せず）が他の行ライン（図示せず）に取り付けられる。共通のＲＧライン１８３０はすべての行駆動サブ回路に入る。ＲＳ０ライン１８３９は、ＮＲＳ行ソースラインのうちの１本であり、ＲＡ０ライン１８３５はＮＲＡ行選択ラインのうちの１本であり、ＲＢ０ライン１８３６はＮＲＢ行選択ラインのうちの１本である。ＮＲＡ制御ライン、ＮＲＢ制御ライン、および、ＮＲＳ制御ラインを（出力行ライン毎にＲＳ［ｉ］、ＲＡ［ｊ］、および、ＲＢ［ｋ］の一意の組み合わせと）共有する図１９ｃのような類似したサブ回路のアレイによって駆動することが可能である出力行ラインの本数は、ＮＴＯＴＡＬ＝ＮＲＡ＊ＮＲＢ＊ＮＲＳである。このデマルチプレクサに必要である制御ラインの総数は、ＮＲＡ＋ＮＲＢ＋ＮＲＳ＋１である。フラットパネルディスプレイで典型的に見られる多数の行ラインに対し、本教示は、ピン数の実質的な削減を可能にさせ、たとえば、１０２４行のディスプレイは、従来通りに駆動されるならば、１０２４個のドライバＩＣピンを必要とし、ＮＲＳ＝１６、ＮＲＡ＝８およびＮＲＢ＝８として、行デマルチプレクサに必要とされるピンの総数は３３であり、行駆動ピン数の９７％の削減である。
【０１５８】
当業者は、より高いレベルのデマルチプレクス化、たとえば、３レベルの多重化への本教示の拡張性を認識するであろう。本教示は、多重化レベルの数、または、行ソース信号もしくは行制御信号の数によって特に限定されることはない。
【０１５９】
図２０は、大規模な画素のアレイを形成するために水平方向および垂直方向にタイル化することが可能である標準的な２金属ａ−Ｓｉ  ＴＦＴ  ＬＣＤ技術における本教示の一例の画素レイアウトを示している。当業者は、本教示が異なる設計ルールおよび層を伴う他のＴＦＴプロセスに適用されてもよいことを認識するであろう。そして、図２０に提示されたプロセスの選択は、単に説明の目的のためであり、本教示の限定ではない。さらに、図２０のレイアウトは、回路の電気的挙動を実質的に変更することがなく、本教示の範囲に含まれるとみなされる多数の置換、転置、再方向付け、反転、経路指定、回転、および、これらの組み合わせを有している。本教示に基づいて、クロストークを最小限に抑え、画質を改善し、蓄積キャパシタンスを調整し、電力を削減し、安定性を改善し、製造容易性を改善し、特定のＴＦＴプロセスおよび用途の要件に基づいて装置の性能を変更する等価回路の有利なレイアウト構成が当業者に明白になり、本教示の範囲に含まれるとみなされる。
【０１６０】
図２０における２トランジスタ画素１６００のレイアウトは、ＶＣＯＬ１６１３  １９００とＶＰＩＸＥＬ１６２２  １９０５との間で電荷の転送を生じさせる２台の直列ＴＦＴ素子Ｍ７  ６０７  １９０１およびＭ８  １６０８  １９０２を備える。行信号ＶＲＯＷＡ１９０７およびＶＲＯＷＢ１９０８は、画素アレイ１４０５を横切って水平方向に通り、図１７のＶＲＯＷ０１６２０およびＶＲＯＷ１１６２１のような行信号のペアによって駆動される。蓄積キャパシタＣＳＴ１６２４  １９０４は、バックプレートノードＰＣ１６２７  １９０６に接続されている。画素蓄積キャパシタＣＳＴ１６２４  １９０４は、好ましくは、１個以上の接点１９０３を介して、液晶キャパシタンスＣＬＣ１６２３のボトムプレートである反射電極１９０５  １９０９  １２０３に取り付けられる。対向電極１２１１は、ＣＬＣ１６２３のもう一方のプレートを形成し、コモン画素電圧ＶＣＯＭ１６２６に取り付けられている。ＶＰＩＸＥＬ１６２２  １９０５とＶＣＯＭ１６２６との間の電圧のＲＭＳ差は、液晶１２０４の光学状態を決定する。本教示の好ましい実施形態では、反射型電極１９０５は、ＶＣＯＬ１９００とＶＰＩＸＥＬ１９０５との間の寄生カップリングを最小限に抑えるため、列信号ＶＣＯＬ１９００に最小限度で重なるように設計されている。付加的な実施形態では、反射型電極１９０５は、寄生容量を最小限に抑えるため、行信号ＶＲＯＷＡ１９０７およびＶＲＯＷＢ１９０８に最小限度で重なるように設計されている。代替的な実施形態では、反射型電極１９０５は、ディスプレイの反射率を押し上げるため反射領域を最大にするように設計されている。さらに別の実施形態では、反射型電極１９０５は、当技術分野において広く知られているように半透過型ディスプレイを作るため、１画素毎に透明領域（図示せず）の製造を可能にするために画素の全領域を占めないように設計されている。このような変形および特定の実施形態はディスプレイ用途に合わせることが可能であり、本教示は反射型要素および透過型要素の光学配置を限定しない。
【０１６１】
一実施形態では、ＶＣＯＭ１６２６ノードは、ＴＦＴ素子の所要の電圧レンジを削減するため、および／または、電力を削減するため連続的に変調される。図２１は、印加ＲＭＳ電圧１１５１に応じて代表的なＬＣＤ反射率１１５０を示している。ＶＣＯＭ１６２６電極上のＡＣ信号は、画素アレイ全体にコモンＲＭＳ電圧ＶＣＯＭ_ＡＣ１１５３を誘導する。付加的な画素情報１１５４は、加法的なＲＭＳ電圧であり、フラットパネルの光学状態を制御する。典型的に、ＣＳＴ１６２４は、ＶＣＯＭ信号の変調が、画素電圧（したがって、ＣＳＴ１６２４）を直接的に変調するときと同じ大きさの電力ペナルティ無しに、実質的なＲＭＳエネルギーを効率的にＬＣＤへ供給することを可能にするように、ＣＬＣ１６２３よりはるかに大きい。
【０１６２】
図１７における１画素当たりの２個の行選択ゲートＭ７  １６０７およびＭ８  １６０８の選択は、単に説明の目的のためであり、実際上、各画素内の行転送ＴＦＴの台数は、ＴＦＴプロセスパラメータと、ディスプレイのサイズおよび解像度と、所望のフレームレートと、許容可能なフリッカと、その他の性能規準とに基づく設計上の選択である。本教示では、２台以上の行転送ＴＦＴが本明細書中に記載されているように非常に低いフレームレートで負ストレス累積を防止するため必要とされる。このような選択は本教示の範囲に含まれるとみなされる。
【０１６３】
図２２は、従来通りの走査型ＴＦＴディスプレイへの本教示の代替的な適用を示している。本実施例では、ディスプレイの解像度はＲＧＢ水平１０２４×垂直７６８画素、または、３０７２×７６８電気画素である。画素アレイ１２５５は、従来型の１画素当たりに単一ＴＦＴ（たとえば、図２２におけるＭ１８）を収容している画素セル１２５４のアレイで構成されている。ＶＣＯＬ０からＶＣＯＬ３０７１によって示されている列ラインは、電圧のアレイをその後に画素アレイ１２５５に標本化されることがある列ワイヤに印加することができる従来型の列ドライバＩＣ１２５０から駆動される。行デマルチプレクス化回路の機能は、当技術分野においてよく知られているように従来型の行走査プロセスによる要求に応じて（図２２においてＶＲＯＷ０からＶＲＯＷ７６７によって示されている）行ラインを順次にハイ状態にパルス化することである。
【０１６４】
３フェーズの行選択動作１２５９が図２２に示されている。行選択動作の第１のフェーズ１２６２では、ＲＳ［２３：０］ライン１２５３は、上述のとおり、低い行制御電圧（たとえば、ＶＯＦＦ）に移される。ＲＧ電圧１２５２は、図２２のＭ１７をオンに切り替えるために十分に高い電圧に設定される。ＲＡ［３１：０］ライン１２５１のうちの１本は、その後に、図２２において選択されたＲＡ［３１：０］ライン１２５１に対応する行制御キャパシタ（すなわち、３２行毎に１台ずつのＣＲＭＥＭ０、ＣＲＭＥＭ３２・・・）がＲＧピン１２５２に印加された電圧によって「オン」状態にプログラムされるように、ＲＧ１２５２電圧を十分に上回る電圧へ駆動される。ＲＡ［３１：０］ラインは、その後に、波形１２５７に示されているように低電圧へ戻される。この第１のフェーズの終わりに、多数（たとえば、最初の行に対して図２２ではＭ１７、本実施例では、全部で２４台）の行パスＴＦＴは「オン」状態に切り替えられている。
【０１６５】
行選択動作１２５９の第２のフェーズ１２６３では、所望の行ＲＳ［２３：０］ライン１２５３は、画素アレイ１２５５への単一の行選択信号を駆動するため、ＶＯＮまでハイ状態にパルス化される。本教示の好ましい実施形態では、ＲＳ［２３：０］波形は、図２２において行パストランジスタＭ１７の整定時間を考慮するためより緩やかな立ち下がり時間１２６４が与えられている。付加的または代替的に、選択されたＲＡ［３１：０］１２５１上のゲート電圧の立ち上がりエッジは、スイッチング事象中にできる限り低い行パスＴＦＴ（たとえば、図２２におけるＭ１７）のＶＧＳを維持するためより緩やかな立ち上がり時間が与えられることがある。当業者は、多種多様の立ち上がりレートおよび立ち下がりレートが様々な効果のため本教示に適用され得ることを認識するであろう。本教示は、駆動信号の立ち上がり時間および立ち下がり時間の選択によって特に限定されることはない。
【０１６６】
行選択１２６５の第３かつ最後のフェーズでは、上記の選択された同じＲＡ［３１：０］選択ライン１２５１が、ＣＲＭＥＭｎキャパシタを放電させ、行スイッチ状態をすべて「オフ」に戻すために、低いＲＧ１２５２電圧を十分に上回る正の状態にされる。
【０１６７】
非選択ケースは上述されたケースに類似し、図２２における非選択行動作１２６０は、ＲＡ［３１：０］作動１２５８を受けるが、ＲＳ［２３：０］作動１２５６を受けない。
このケースでは、行電圧はＶＯＦＦに保持される。非選択行動作１２６１は、行がＲＳ［２３：０］パルスを受け、ＲＡ［３１：０］作動を受けないケースのための動作である。
タイミンググループ１２６１に示されているように、スイッチ状態は、図１９ｂに示された状態に類似した「オフ」状態に維持される。このように、非選択行は従来型の走査による要求に応じて一定のＶＯＦＦへ駆動される。
【０１６８】
当業者は、行われるアクションの正確な系列、たとえば、行が順次に処理されることが、類似した目的を達成するため変更できることを認識するであろう。一部の有利な変化、たとえば、すべての偶数行を先に書き込み、次に、すべての奇数行を書き込むこと、および／または、部分的な表示リフレッシュが、行、列、フレームおよびドット反転ＤＣ平衡化を含む任意の数の反転技術を実行している間に遷移を最小限に抑えることにより、電圧スイング及び消費電力を削減するために、本システムに適合させられ得る。このような変更及び置換は本教示の範囲に含まれるとみなされる。
【０１６９】
フラットパネルの多数の用途は、可変フレームレートまたは可変領域リフレッシュを利用することが可能であり、本教示は、フレームレートがある種の内容に対し高速に（たとえば、ユーザが装置と積極的に相互作用しているとき３０Ｈｚフレームレートで）進行すべきであるが、フレームリフレッシュレートが数Ｈｚまで降下する可能性がある低電力状態も必要とする用途に特に適している。本教示を用いてこれを実現するために、行パストランジスタおよび列パストランジスタの制御ゲート電圧オーバードライブはＴＦＴ整定時間を高速化するため一時的に増加させられることがある。このような高フレームレートが長い期間に亘って持続されない限り、高フレームレート動作の正ストレス累積は最小限である。付加的な実施形態では、本教示において上述されるような負ストレスの変調は、一時的に高いフレームレート動作によって累積された過剰な正ストレスを有利に補償することが可能である。
【０１７０】
図２３は、製品情報および価格を表示するため本教示のフラットパネルディスプレイ１３５３を店舗棚１３５０に取り付けることができる装置に統合する電子棚ラベル１３５２を示している。双方向ボタン１３５１は付加情報を店舗人員または買い物客に提供するため使用することが可能である。
【０１７１】
図２４は、本教示を採用しているショッピングカートハンドルバー搭載型のディスプレイを示している。ディスプレイ１４５１はショッピングカートハンドルバー１４５０に取り付けられている。１個以上のボタン又はキーパッド１４５２はユーザ入力を可能にさせる。
【０１７２】
図２５は本教示を採用しているクラムシェル型携帯電話機設計を示している。低電力反射型外部スクリーン１５５１が携帯電話機１５５０の蓋に統合されている。
【０１７３】
図２６は、本教示に基づくディスプレイ１６５１を統合している携帯型デジタル音楽プレーヤー１６５０を示している。
【０１７４】
図２７は、本教示に基づくディスプレイ７５１付きのコンピュータモニター、宣伝用看板、または、テレビ７５０を示している。
【０１７５】
図２８は、本教示に基づくディスプレイ１８５１付きの携帯型コンピュータまたは携帯型ＤＶＤプレーヤー１８５０を示している。
【０１７６】
図２９から図３７は、後述されている２０８×ＲＧＢ×１６０型ディスプレイの本教示の代替的な実施形態を示している。
【０１７７】
図２９は、後述されているＴＦＴ基板２０００と、列デマルチプレクス化回路２００１と、行デマルチプレクス化回路２００２と、画素アレイ２００３と、基板２０００上のＴＦＴ回路を駆動する種々の信号（２００４−２０１１）とを備える２０８×ＲＧＢ×１６０型ＴＦＴディスプレイの本教示の代替的な実施形態を示している。
【０１７８】
１６本のＣＡライン２００４及び３９本のＣＳライン２００５が列デマルチプレクス化回路２００１を駆動するため使用される。本実施形態では、６２４本の列ラインは、ＣＡライン２００４およびＣＳライン２００５を変調することにより列書き込み動作の順番に書き込むことが可能である。
【０１７９】
４本のＲＳライン２００７と、１６本のＲＡライン２００８と、２０本のＲＢライン２００９と、１本のＲＧライン２０１０と、２本のＤＣライン２００１とが、次に画素アレイ２００３を駆動する３２０本のワイヤを生成する行デマルチプレクス化回路２００２を駆動するため使用される。行デマルチプレクス化駆動信号（２００７−２０１１）は、列ライン上の情報を画素アレイ２００３に蓄積するため行書き込み動作を実行し、同様に、画素アレイ２００３のＴＦＴ内に累積したストレスを緩和するため周期的な行交換動作を実行するために、優先的に駆動することが可能である。
【０１８０】
図２９において、付加的なＣＯＭライン２００６は画素アレイ２００３およびＬＣＤバックプレート（図示せず）に共通の基準を提供する。
【０１８１】
図３０は、列ラインＶＣＯＬ２０５０と、２本の行ラインＶＲＯＷＡ２０５１と、ＶＲＯＷＢ２０５２と、第１の直列パストランジスタＭ１  ２０５５と、第２の直列パストランジスタＭ２  ２０５６と、液晶セルＣＬＣ２０５７と、蓄積キャパシタＣＳＴ２０５８と、蓄積キャパシタＣＳＴ２０５８に接続されたコモンラインＶＣＯＭ２０５３と、液晶キャパシタンスＣＬＣ２０５７に接続されたコモンライン２０５４とを備える、本教示によるＴＦＴ画素回路の代替的な実施形態を示している。２台のパストランジスタＭ１  ２０５５およびＭ２  ２０５６は、ＶＣＯＬ２０５０からＶＰＩＸＥＬ２０５９へゲート制御された導通パスを形成するため直列に接続されている。電荷蓄積キャパシタＣＳＴ２０５８およびＣＬＣ２０５７は、ＶＰＩＸＥＬ２０５９をＶＣＯＭ２０５３  ２０５４に接続する。
【０１８２】
画素電圧ＶＰＩＸＥＬ２０５９は、ＶＣＯＭライン２０５３  ２０５４をハイ状態またはロー状態に保持し、Ｍ１  ２０５５のソースに接続された列ラインＶＣＯＬ２０５０に電圧を格納することによりセルに書き込まれる。Ｍ１は、ＶＣＯＬ２０５０からＭ１  ２０５５とＭ２  ２０５６との直列接続を介してＶＰＩＸＥＬ２０５９への電気導通を増加させるため、Ｍ２  ２０５６のゲートＶＲＯＷＢ２０５２を高電位に同時にパルス化している間に、Ｍ１のゲートＶＲＯＷＡ２０５１を高電位にパルス化することにより作動される。電荷は、行ゲートラインＶＲＯＷＡ２０５１又はＶＲＯＷＢ２０５２のうちの少なくとも一方を負電位に維持することにより、ＶＰＩＸＥＬノード２０５９に蓄積され、漏出から隔離される。画素電荷は、ＣＳＴ２０５８とＣＬＣ２０５７の両方でＶＣＯＭ２０５２  ２０５４と相対的に蓄積される。
【０１８３】
図３１は、図３０に示された画素回路のレイアウトの代替的な実施形態を示している。
好ましくは、堆積された金属で作られている列ラインＶＣＯＬ２１００は、画素の中を垂直方向に通り、トランジスタＭ１  ２１０５のソースに接続されている。Ｍ１  ２１０５のゲートはＶＲＯＷＡ２１０１に接続されている。Ｍ１  ２１０５のドレインはＭ２  ２１０６のソースに接続されている。Ｍ２のゲートはＶＲＯＷＢ２１０２に接続されている。Ｍ２のドレインは蓄積キャパシタＣＳＴ２１０８と画素蓄積ノードＶＰＩＸＥＬ２１０９とに接続されている。蓄積キャパシタＣＳＴ２１０８もまたコモンバックプレート電圧ＶＣＯＭ２１０３に接続されている。
【０１８４】
当業者は本教示の画素の多種多様の可能なレイアウト構造を認識するであろう。本教示は、画素回路の電気的接続性または動作を変えることのない様々な方法で、列ラインおよび行ラインがセルの中を通り、または、セルの周りを通るように変更することが可能である。付加的に、（図３１においてパストランジスタの下に示されている）蓄積キャパシタの配置は、任意の数の構造上の要件及び製造上の要件を受け入れるように変えることが可能である。トランジスタＭ１  ２１０５およびＭ２  ２１０６は、本明細書中に記載されている考え方の機能を維持したままサブユニットに分割してもよい。蓄積キャパシタＣＳＴ２１０８は、本教示に記載されているような電気的な目的を維持したまま複数のセクションに分割してもよい。好ましい実施形態では、ＲＧＢストライプ構造が採用されるが、本教示は、当技術分野において同様に知られているＲＧＢデルタ構造、ＲＧＢＷ構造、及び、その他のサブピクセル配置を含むが、これらに限定されない、どのような画素配置にでも一般的に適用することが可能である。このようなレイアウトおよび回路配置への変更は、用途の要件を満たすために広く行われ、本教示の範囲に含まれるとみなされる。
【０１８５】
図３２は、画素２１５２の１６個の行バンク２１５１を収容する画素アレイ２１５０を備えるＴＦＴディスプレイ回路の実施形態を示している。画素は、画素アレイ２００３  ２１５０のエッジから駆動される行ライン２１６７および列ライン２１５３によって接続されている。列デマルチプレクス化回路２００１は、１６本のＣＡライン２１５６のうちの１本と３９本のＣＳライン２１５５のうちの１本との１つずつの組み合わせが、画素アレイ２１５０  ２００３に入る６２４本の列ライン２１５３に接続されているドレインを有するＭ４  トランジスタ２１５４（全部で６２４台）のゲートおよびソースを接続するように配置されている、多数のパストランジスタＭ４  ２１５４で構成されている。Ｍ４のゲート２１５６およびソース２１５５を変調することにより、列電圧は所与の画素の行２１５２のための所望の画素情報を表現するキャパシタンスＣＣＣ０２１５７に蓄積することが可能である。
【０１８６】
図３２は、１行の画素当たりに６台のトランジスタで構成されている行デマルチプレクス化回路を示している。ＲＧライン２１５８は、Ｍ６  ２１６２およびＭ９のゲートをそれぞれ駆動するＭ５  ２１６０およびＭ８のソースに接続されている。蓄積キャパシタＣＲＸｎ２１６３は、Ｍ６  ２１６２のドレインとＭ６  ２１６２のゲートとの間にＭ５  ２１６０によって蓄えられた電荷を蓄積する。（本実施形態では３２０本のうちの）各行ラインは、後続の動作中にＭ６  ２１６２のゲート電圧を引き上げる等価的な蓄積キャパシタＣＲＸｎ２１６３を有している。Ｍ６  ２１６２のソースは信号ＲＢ０  ２１６１によって駆動される。Ｍ６のドレインは、Ｍ７  ２１６５のゲートと、Ｍ７  ２１６５のドレインとアレイ２１６７への行ラインとの間の付加的な蓄積キャパシタＣＲＲ０２１６６とを駆動する。Ｍ７  ２１６５のソースは信号ＲＳ０  ２１６４によって駆動される。１６本のＲＡライン２１６０と１０組のＲＢライン２１６１のペアとのすべての組み合わせは、画素アレイ２１５０に入る１６０組の行ライン２１６７のペアを生成する。各ＲＡライン２１６０は単一の行バンク２１５１を選択する。
【０１８７】
図３３は本実施形態の動作フローチャートを示している。列書き込み動作２２００は、所与の列の６２４個の所望の画素電圧をデマルチプレクス化し、列キャパシタンスＣＣＣ０２１５７に蓄積するため、ＣＡライン２１５６およびＣＳライン２１５５を駆動することを含む。列書き込み動作２２００が完了したとき（判定２２０１）、行書き込み動作２２０２が、列書き込み動作２２００中に蓄積された列電圧を選択された画素２１５２の行に捕捉するために、画素アレイ２１５０への行ライン２１６７の選択ペアを駆動する。行書き込み動作２２０２の終わりに、選択された行のラインのペアは、電気的に浮遊状態であり、直前に書き込まれた画素２１５２からの電荷漏れを防止するため、一方が高電圧であり、もう一方が低電圧である。これらの２個の静止電圧のうちの低い方の電圧は画素セル２１５２からの電荷漏れを防止するため選択される。これらの２個の静止電圧のうちの高い方の電圧は、画素トランジスタ（たとえば、図３０におけるＭ１  ２０５５およびＭ２  ２０５６）上の負バイアスストレス累積を防止するため選択される。
【０１８８】
画素のバンク２１５１の全体が書き込まれると（判定２２０３）、行交換動作２２０４が実行される。行交換動作２２０４は、最初により高い静止行ライン２１６７の全部の電圧を下降させ、次に、前のより低い行ライン２１６７の電圧の全部をより高い静止電圧に上昇させる。パネルのフレームレートより高いレートで低い方の電荷保持ゲート電圧と高い方のストレス低減電圧との間で画素トランジスタを交番させることにより、フレームレートは、パネル寿命を実質的に短縮する可能性がある負ストレスバイアスを受けることなく、実質的に低下させることが可能である。フレームレートを低下させることにより、消費電力の実質的な削減を達成することが可能である。
【０１８９】
フレーム全体が書き込まれると（判定２２０５）、補償動作２２０６は、特に、均一性、コントラスト、消費電力、ストレス低減、寿命、および、その他の所望のディスプレイの品質を改善するために駆動電圧および／または駆動波形の時間的な変調を調整するため使用することができる種々のＴＦＴトランジスタおよび動作性能パラメータを測定するために、場合によって追加されることがある。
【０１９０】
図３４は、単一画素２２５０によって表されるような動作素子を格納している詳細回路図を示している。２台の直列トランジスタパスゲートＭ１  ２２５１およびＭ２  ２２５２は、両方のゲートＶＲＯＷ０２２５５およびＶＲＯＷ１２２５６が高電圧に駆動されるとき、列ラインＶＣＯＬ０２２５８と画素蓄積ノードＶＰＩＸＥＬ０，０２２８１との間で電流が流れることを可能にさせる。２台のパストランジスタＭ１  ２２５１およびＭ２
２２５２の少なくとも一方が負ゲート電圧であるとき、画素電圧ＶＰＩＸＥＬ０，０２２８１は列ラインＶＣＯＬ０２２５８から（小さい漏れ電流を除いて）電気的に隔離される。画素蓄積ノードＶＰＩＸＥＬ０，０２２８１は、２台のキャパシタＣＬＣ２２５４およびＣＳＴ２２５３によってＣＯＭライン２２５７に接続されている。
【０１９１】
単一の列のための列デマルチプレクス化回路は、ＣＳライン２２６１のソースを列ラインＶＣＯＬ０２２５８のドレインに接続するパストランジスタＭ４  ２２６０を備える。
他のノード、主として、ＣＯＭ２２６３への寄生容量ＣＣＣ０２２６４は、列書き込み動作２２００中にＭ４  ２２６０によってゲート制御される電荷を蓄積する。Ｍ４  ２２６０のゲートはＣＡ０ライン２２６２に接続されている。
【０１９２】
単一の行のための行デマルチプレクス化回路は、６台のＴＦＴを備える。駆動信号ＲＧ２２６５はＭ５  ２２６６のソースおよびＭ８  ２２７４のソースに接続されている。Ｍ５  ２２６７のゲートおよびＭ８  ２２７４のゲートは、１６個の行バンク選択信号のうちの１個、すなわち、ＲＡ０  ２２６７によって駆動される。Ｍ５  ２２６６のドレインは、トランジスタＭ６  ２２６８のゲートおよび蓄積キャパシタＣＲＸ０２２７０を駆動する。Ｍ６  ２２６８のソースは、２０個のＲＢ信号のうちの１個、すなわち、ＲＢ０  ２２６９によって駆動される。ゲート蓄積キャパシタＣＲＸ０２２７０は、Ｍ６  ２２６８のゲートとドレインとの間に接続されている。Ｍ６  ２２６８のドレインは、ＲＳ０  ２２７２によって駆動されるソースと、行ラインＶＲＯＷ０２２５５に接続されたドレインとを有しているＭ７  ２２７１のゲートにさらに接続されている。ゲート蓄積キャパシタＣＲＲ０２２７３はＭ７  ２２７１のゲートとドレインとの間に接続されている。
【０１９３】
Ｍ８  ２２７４のドレインは、ソースが駆動信号ＲＢ１  ２２７６に接続されているＭ９  ２２７７のゲートを駆動する。ゲート蓄積キャパシタＣＲＸ１２２７５は、Ｍ９  ２２７７のゲートとドレインとの間に接続されている。Ｍ９  ２２７７のドレインは、ソースが駆動信号ＲＳ１  ２２７８によって駆動されるＭ１０  ２２７９のゲートをさらに駆動する。ゲート蓄積キャパシタＣＲＲ１２２８０は、Ｍ１０  ２２７９のゲートとドレインとの間に接続されている。Ｍ１０  ２２７９のドレインは、画素２２５６への行ラインＶＲＯＷ１２２５０を駆動する。
【０１９４】
図３５は列デマルチプレクス化動作波形の代表的な波形およびサブ回路を示している。
列書き込み動作２２００は３つのフェーズで達成される。第１のフェーズでは、列ソース信号ＣＳ０  ２３９１は高いプリチャージ電圧ＶＰＣＨ２３０５まで上昇され、１６個の列ゲート信号ＣＡ０  ２３００の全部が高電圧にパルス化される。これは、Ｍ４  ２３０２のソースからドレインへの導通によってＶＣＯＬ０ノード２３０３（および全部で６２３個の類似したノード）をＶＰＣＨ２３０５電圧までプリチャージする。列書き込み動作の第２のフェーズ中に、ＣＳラインの全部、本ケースではＣＳ０ライン２３０１が、第３のフェーズに備えて中間レベル電圧ＶＰＣＬ２３０６へ引き寄せられる。第３のフェーズ中に、単一の列選択信号ＣＡ０  ２３００が中間レベルゲート電圧へ作動される。列ソースラインは、その後に、ＶＰＣＬ２３０６と、Ｍ４  ２３０２に比較的高い導通を生じさせるため十分に低い電圧レベルであるＶＰＤ２３０７との間で、画素情報を用いてパルス幅変調（ＰＷＭ）される。Ｍ４の「オン」時間を時間変調することにより、所望の電圧がＶＣＯＬ０２３０３上で達成され、蓄積キャパシタ２３０４によって蓄積される。後続のＣＡ選択ライン１００４（たとえば、ＣＡ１  ２３０８）が代わりの列ラインを書き込むためにパルス化される。
【０１９５】
図３６は、４つのフェーズで記載されている行書き込み動作の電圧波形を示している。
第１のフェーズ２３５０では、ＲＧ信号２３５７およびＲＡ０信号２３５８は、Ｍ５  ２２６６およびＭ８  ２２７４が導通し、Ｍ６  ２２６８およびＭ９  ２２７７のゲートへ所望の電圧を駆動できるように、駆動される。第１のフェーズ２３５０の終わりに、ＲＡ０信号２３５８は下げられ、Ｍ５  ２２６６およびＭ８  ２２７４を「オフ」状態に切り替える。その結果、有意な導通のため十分である電圧がＭ６  ２２６８のゲートおよびＭ９  ２２７７のゲートに蓄積され、すなわち、Ｍ６  ２２６８のゲートおよびＭ９  ２２７７のゲートは、状態時系列表示２３５９に示されているように「オン」状態に選択されている。Ｍ６  ２２６８およびＭ９  ２２７７の両方が状態時系列表示２３６０に示されているように同様に「オン」状態に切り替えられる。
【０１９６】
図３６の第２のフェーズ２３５１では、ＲＢ０ラインおよびＲＢ１ライン２３５６は、Ｍ７  ２２７１およびＭ１０  ２２７９を作動するため、十分に高い電圧へ駆動される。
【０１９７】
図３６の第３のフェーズ２３５２では、ＲＢ０ラインおよびＲＢ１ライン２３５６は、ＲＳ０ライン２３５４およびＲＳ１ライン２３５５と同様に、行ラインＶＲＯＷ０２２５５およびＶＲＯＷ１２２５６がＭ７  ２２７１およびＭ１０  ２２７９の「オン」状態に起因して高電圧へ駆動されるように、高電位へ駆動される。行ゲートＶＲＯＷ０２２５５およびＶＲＯＷ１２２５６をパルス化することにより、列電圧ＶＣＯＬ０２２５８は要求に応じて画素蓄積ノードＶＰＩＸＥＬ０，０２２８１へ駆動される。対応するＲＡ２２６７選択およびＲＢ２２６９選択の両方を作動させなかった行ライン２１６７は、対応するＲＡ２２６７選択およびＲＢ２２６９選択が駆動されないので低電位を維持する。このようにして、画素の単一行は選択することが可能である。
【０１９８】
図３６の第４のフェーズ２３５３では、ＲＳ０  ２３５４およびＲＳ１  ２３５５は２個の静止電圧に低減される。ＲＢ０およびＲＢ１  ２３５６は、状態タイミング図２３６１に示されているように、Ｍ７  ２２７１およびＭ１０  ２２７９をオフに切り替えるためにさらに低減される。第４のフェーズ２３５３の終わりに、ＲＡ０信号２３５８は、Ｍ６  ２２６８およびＭ９  ２２７７がゲート蓄積キャパシタＣＲＸ０２２７０およびＣＲＸ１２２７５にそれぞれ蓄積されている「オフ」状態に切り替えられるように、低減されたＲＧ電圧２３５７より上にパルス化される。最後のステップでは、ＲＡ０信号２３５８は、Ｍ５  ２２６６およびＭ８  ２２７４を同様に「オフ」に切り替えるため低電圧に低減される。
【０１９９】
図３７は行交換動作２２０４の代表的な電圧波形を示している。第１のフェーズ２４００では、ＲＳ０ライン２４０４およびＲＳ１ライン２４０５が予測される内部行電圧に設定される。ＲＡ０ライン２４０８およびＲＧライン２４０７は、１個以上の行バンク２１５１が選択されるように、図３６に記載された第１のフェーズに類似した形式でパルス化される。第２のフェーズでは、ＲＢ０ラインおよびＲＢ１ライン２４０６が、Ｍ６  ２２６９、Ｍ９  ２２７７、Ｍ７  ２２７１およびＭ１０  ２２７９がすべて導通するように引き上げられる。高い方の静止電位にあるＲＳライン（本実施例では、ＲＳ０  ２４０４）は低い方の静止電圧まで低減される。第２のフェーズ２４０１と第３のフェーズ２４０２との間で、充電時間は、アレイ２１６７への行ラインが共に低い方の静止電位に整定し得るように考慮される。第３のフェーズでは、当初は低い方の静止電圧であったＲＳライン（本実施例では、ＲＳ１  ２４０５）は、高い方の静止電圧まで引き上げられる。第４のフェーズ２４０３では、ＲＢ０ラインおよびＲＢ１ライン２４０６と、ＲＧライン２４０７およびＲＡ０ライン２４０８とは、行デマルチプレクス化回路内のトランジスタが静止「オフ」状態へ戻されるように低減される。
【０２００】
行交換動作２２０４は多数のバンク上で同時に動作することが可能である。好ましい実施形態では、行は、ＣＯＭ電圧レベルを上回る画素電圧および下回る画素電圧で交互に書き込まれる。その結果、「上回る」画素の行および「下回る」画素の行は、静止行電圧に対し異なる要件を有するであろう。行交換動作を共通の電圧レベルを有する行信号１１６７の部分集合を取り扱う付加的なフェーズ（図示せず）に分割することは多くの場合に有利である。このような変更は、用途設計上の選択に依存し、本教示の範囲に含まれる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９ａ】
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【図１９ｂ】
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【図１９ｃ】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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