(57)【要約】【課題】本発明はオン抵抗の低減とゲート酸化膜の信頼性を両立する炭化珪素半導体装置及びその製造方法の提供を目的とする。【解決手段】本発明の炭化珪素半導体装置は、第１導電型のＳｉＣ基板１１と、ＳｉＣ基板１１上に形成された第１導電型のエピタキシャル層１２と、エピタキシャル層１２の表層に選択的に形成された第２導電型のウェル領域１３と、ウェル領域１３の表層に選択的に形成された第１導電型のソース領域１４と、ソース領域１４とエピタキシャル層１２に挟まれたウェル領域１３の表面上からエピタキシャル層１２の表面上に亘って形成されたゲート酸化膜２１と、ゲート酸化膜２１上に形成されたゲート電極２２とを備え、ゲート酸化膜２１とエピタキシャル層１２の界面に負の固定電荷３１を有する。【選択図】図１
2014120641.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のＳｉＣ基板と、
前記ＳｉＣ基板上に形成された第１導電型のエピタキシャル層と、
前記エピタキシャル層の表層に選択的に形成された第２導電型のウェル領域と、
前記ウェル領域の表層に選択的に形成された第１導電型のソース領域と、
前記ソース領域と前記エピタキシャル層に挟まれた前記ウェル領域の表面上から前記エピタキシャル層の表面上に亘って形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極とを備え、
前記ゲート酸化膜と前記エピタキシャル層の界面に負の固定電荷を有する、
炭化珪素半導体装置。
【請求項２】
前記ウェル領域の表面上の前記ゲート酸化膜は、前記エピタキシャル層の表面上の前記ゲート酸化膜より厚い、
請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記ソース領域と前記エピタキシャル層に挟まれた前記ウェル領域の表層、または当該表層とこれに隣接する前記エピタキシャル層の表層に形成された、前記エピタキシャル層よりも不純物濃度が高い第１導電型のチャネルドープ領域をさらに備える、
請求項１又は２に記載の炭化珪素半導体装置。
【請求項４】
（ａ）第１導電型のＳｉＣ基板上に第１導電型のエピタキシャル層を形成する工程と、
（ｂ）前記エピタキシャル層の表層に第２導電型のウェル領域を選択的に形成する工程と、
（ｃ）前記ウェル領域の表層に選択的に形成された第１導電型のソース領域と、
（ｄ）前記ソース領域と前記エピタキシャル層に挟まれた前記ウェル領域の表面上から前記エピタキシャル層の表面上に亘ってゲート酸化膜を形成する工程と、
（ｅ）前記ゲート酸化膜上にゲート電極を形成する工程と、
（ｆ）前記ゲート電極に正電圧を印加して、前記ゲート酸化膜と前記エピタキシャル層の界面に負の固定電荷を形成する工程とを備える、
炭化珪素半導体装置の製造方法。
【請求項５】
前記工程（ｄ）は、前記ウェル領域の表面上の前記ゲート酸化膜を、前記エピタキシャル層の表面上の前記ゲート酸化膜よりも厚く形成する工程である、
請求項４に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記工程（ｄ）は、
（ｄ１）前記ソース領域と前記エピタキシャル層に挟まれた前記ウェル領域の表面上から前記エピタキシャル層の表面上に亘って第１のゲート酸化膜を形成する工程と、
（ｄ２）前記第１のゲート酸化膜のうち、前記エピタキシャル層上の部分にシリコン窒化膜を形成する工程と、
（ｄ３）前記第１のゲート酸化膜のうち、前記ウェル領域上の部分に熱酸化法により第２のゲート酸化膜を形成する工程とを備える、
請求項５に記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記工程（ｄ）は、
（ｄ１）前記ウェル領域の表層、または当該表層とこれに隣接する前記エピタキシャル層の表層に、前記エピタキシャル層よりも不純物濃度が高い第１導電型のチャネルドープ層を形成する工程と、
（ｄ２）熱酸化法により前記チャネルドープ層及び前記エピタキシャル層上にゲート酸化膜を形成する工程とを備える、
請求項５に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置とその製造方法に関する。
【背景技術】
【０００２】
インバータ等のパワーエレクトロニクス機器の省エネのためには、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）や金属−酸化膜−半導体電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳＦＥＴ）のような半導体スイッチング素子の損失を低減させる必要がある。
【０００３】
半導体スイッチング素子の損失は素子の導通損やスイッチング損失により決定されるので、これらを低減させるために炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体材料を用いる開発が進められている。
【０００４】
その一方で、大電力制御には素子の信頼性の向上と安定化が求められる。特にＳｉＣ−ＭＯＳＦＥＴは、Ｓｉ−ＭＯＳＦＥＴに比べて絶縁破壊耐量が大きいためドリフト濃度を高くすることができるが、その場合、ドレインに高電圧が印加されたときにゲート酸化膜に大きな電界がかかることになり、ゲート酸化膜の劣化や破壊の原因となる。
【０００５】
ＳｉＣ−ＭＯＳＦＥＴにおいて信頼性の向上を目的とした構造（図１５参照）が特許文献１に開示されている。このＳｉＣ−ＭＯＳＦＥＴは、ゲート酸化膜２１に接するｎ型エピタキシャル層１２にｐ型電界緩和領域３０を形成することにより、ゲート酸化膜２１にかかる電界強度を緩和している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−６０９３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、上記構造によれば、ＭＯＳＦＥＴがオンのときのドレイン−ソース間の電流が電界緩和領域３０から広がった空乏層によって妨げられてしまう。すなわち、ウェル領域１３間の抵抗値、いわゆるＪＦＥＴ抵抗値が大きくなる。特にＳｉＣ−ＭＯＳＦＥＴでは、ドリフト領域であるエピタキシャル層１２の膜厚を薄くし、そのキャリア密度を濃く形成することが可能であるため、ドリフト抵抗は小さく、ＭＯＳＦＥＴ全体のオン抵抗の大部分をＪＦＥＴ抵抗とチャネル抵抗が占めることになる。よって、特許文献１が提案するＳｉＣ−ＭＯＳＦＥＴの構成では、ゲート酸化膜２１の信頼性が向上するものの、それに伴ってオン抵抗が大幅に増大するという問題があった。
【０００８】
本発明は上述の問題に鑑みてなされたものであり、オン抵抗の低減とゲート酸化膜の信頼性を両立する炭化珪素半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００９】
本発明の炭化珪素半導体装置は、第１導電型のＳｉＣ基板と、ＳｉＣ基板上に形成された第１導電型のエピタキシャル層と、エピタキシャル層の表層に選択的に形成された第２導電型のウェル領域と、ウェル領域の表層に選択的に形成された第１導電型のソース領域と、ソース領域とエピタキシャル層に挟まれたウェル領域の表面上からエピタキシャル層の表面上に亘って形成されたゲート酸化膜と、ゲート酸化膜上に形成されたゲート電極とを備え、ゲート酸化膜とエピタキシャル層の界面に負の固定電荷を有する。
【００１０】
また、本発明の炭化珪素半導体装置の製造方法は、（ａ）第１導電型のＳｉＣ基板上に第１導電型のエピタキシャル層を形成する工程と、（ｂ）エピタキシャル層の表層に第２導電型のウェル領域を選択的に形成する工程と、（ｃ）ウェル領域の表層に選択的に形成された第１導電型のソース領域と、（ｄ）ソース領域とエピタキシャル層に挟まれたウェル領域の表面上からエピタキシャル層の表面上に亘ってゲート酸化膜を形成する工程と、（ｅ）ゲート酸化膜上にゲート電極を形成する工程と、（ｆ）ゲート電極に正電圧を印加して、ゲート酸化膜とエピタキシャル層の界面に負の固定電荷を形成する工程とを備える。
【発明の効果】
【００１１】
本発明の炭化珪素半導体装置は、第１導電型のＳｉＣ基板と、ＳｉＣ基板上に形成された第１導電型のエピタキシャル層と、エピタキシャル層の表層に選択的に形成された第２導電型のウェル領域と、ウェル領域の表層に選択的に形成された第１導電型のソース領域と、ソース領域とエピタキシャル層に挟まれたウェル領域の表面上からエピタキシャル層の表面上に亘って形成されたゲート酸化膜と、ゲート酸化膜上に形成されたゲート電極とを備え、ゲート酸化膜とエピタキシャル層の界面に負の固定電荷を有する。よって、オン時のＪＦＥＴ抵抗を増加させることなく、オフ時のゲート酸化膜に加わる電界を緩和できる。
【００１２】
また、本発明の炭化珪素半導体装置の製造方法は、（ａ）第１導電型のＳｉＣ基板上に第１導電型のエピタキシャル層を形成する工程と、（ｂ）エピタキシャル層の表層に第２導電型のウェル領域を選択的に形成する工程と、（ｃ）ウェル領域の表層に選択的に形成された第１導電型のソース領域と、（ｄ）ソース領域とエピタキシャル層に挟まれたウェル領域の表面上からエピタキシャル層の表面上に亘ってゲート酸化膜を形成する工程と、（ｅ）ゲート酸化膜上にゲート電極を形成する工程と、（ｆ）ゲート電極に正電圧を印加して、ゲート酸化膜とエピタキシャル層の界面に負の固定電荷を形成する工程とを備える。よって、オン時のＪＦＥＴ抵抗を増加させることなく、オフ時のゲート酸化膜に加わる電界が緩和される炭化珪素半導体装置を製造できる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に係る炭化珪素半導体装置の断面図である。
【図２】実施の形態１に係る炭化珪素半導体装置の製造工程を示す断面図である。
【図３】実施の形態１に係る炭化珪素半導体装置の製造工程を示す断面図である。
【図４】実施の形態１に係る炭化珪素半導体装置の製造工程を示す断面図である。
【図５】実施の形態１に係る炭化珪素半導体装置の製造工程を示す断面図である。
【図６】ゲート酸化膜の電界強度を示す図である。
【図７】ゲート酸化膜の電界強度を示す図である。
【図８】ゲート酸化膜の電界強度を示す図である。
【図９】ゲート酸化膜の電界強度を示す図である。
【図１０】ＪＦＥＴ抵抗のドレイン電圧特性を示す図である。
【図１１】実施の形態２に係る炭化珪素半導体装置の断面図である。
【図１２】実施の形態２に係る炭化珪素半導体装置の製造工程を示す断面図である。
【図１３】実施の形態３に係る炭化珪素半導体装置の製造工程を示す断面図である。
【図１４】実施の形態３の変形例に係る炭化珪素半導体装置の製造工程を示す断面図である。
【図１５】従来技術に係る炭化珪素半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１４】
＜Ａ．実施の形態１＞
本明細書では半導体の導電型として第１導電型をｎ型、第２導電型をｐ型とするが、逆の導電型であっても良い。
【００１５】
＜Ａ−１．構成＞
図１は、実施の形態１の炭化珪素半導体装置であるｎチャネル型のＳｉＣ−ＭＯＳＦＥＴ１０１の断面図を示している。
【００１６】
ＳｉＣ−ＭＯＳＦＥＴ１０１は、ｎ型のＳｉＣ基板１１、ｎ型のエピタキシャル層１２、ｐ型のウェル領域１３、ｎ型のソース領域１４、ｐ型のウェルコンタクト領域１５、ゲート酸化膜２１、ゲート電極２２、層間絶縁膜２３、ソース電極２４、ドレイン電極２５を備えている。
【００１７】
ＳｉＣ基板１１上にエピタキシャル層１２が形成され、エピタキシャル層１２の表面に複数のウェル領域１３が選択的に形成される。ウェル領域１３の表面にはソース領域１４とウェルコンタクト領域１５が隣接して選択的に形成される。ウェルコンタクト領域１５は、ソース領域１４とウェル領域１３の電位を同一にすることで、寄生トランジスタの動作を抑えるためのものである。ソース領域１４とエピタキシャル層１２に挟まれたウェル領域１３の表面上からエピタキシャル層１２（ＪＦＥＴ部４１）の表面上に亘り、ゲート電極２２がゲート酸化膜２１を介して形成される。ゲート酸化膜２１とエピタキシャル層１２の界面（以下、単にゲート酸化膜２１界面とも示す）には、ゲート電圧によって導入された負の固定電荷３１が形成される。ゲート電極２２上にはゲート電極２２とソース電極２４を分離するための層間絶縁膜２３が形成され、その上にソース領域１４及びウェルコンタクト領域１５とコンタクトしたソース電極２４が形成される。ＳｉＣ基板１１の下部にはドレイン電極２５が形成される。
【００１８】
＜Ａ−２．動作＞
次に、ＳｉＣ−ＭＯＳＦＥＴ１０１の動作を説明する。
【００１９】
ゲート電極２２に正電圧を印加すると、ウェル領域１３の表層に電流の経路であるチャネルが形成される。この状態でドレイン電極２５に正電圧を印加すると、ドレイン電極２５からＳｉＣ基板１１、エピタキシャル層１２、ウェル領域１３の表層（チャネル）、ソース領域１４を経てソース電極２４に電流が流れる。特にＳｉＣのようなワイドバンドギャップ半導体材料を用いた素子では、エピタキシャル層１２は高濃度化や薄膜化が可能で低抵抗であるので、対向するウェル領域１３の間の電流経路（ＪＦＥＴ部４１）の抵抗（ＪＦＥＴ抵抗）とチャネル部分の抵抗（チャネル抵抗）を低減させることは、素子の導通損失を低減させるために非常に有効である。
【００２０】
一方、ゲート電極２２の正電圧を除去する、もしくは負の電圧を印加するとチャネルが除去される。これによってドレイン電極２５に高電圧を印加してもドレイン−ソース間の電流を遮断することができる。このとき、ゲート酸化膜２１が高電界にさらされるが、最も電界が集中するＪＦＥＴ部４１とゲート酸化膜２１との界面にはゲートバイアスにより負の固定電荷３１が形成されているので、ゲート酸化膜２１にかかる電界強度は緩和され、ゲート酸化膜２１の信頼性が確保される。特にＳｉＣを半導体材料として用いると絶縁破壊電界が大きいため、エピタキシャル層１２に高電界が印加されるよう設計することが多く、その分ゲート酸化膜２１にかかる電界強度も大きくなるため、負の固定電荷３１で電界を緩和する本発明の構造は非常に有効である。
【００２１】
図１５のＳｉＣ−ＭＯＳＦＥＴ１００のように、ＪＦＥＴ部４１の中央にｐ型の電界緩和領域を形成することによっても、ゲート酸化膜２１の電界強度を抑えてその信頼性を確保することは出来るが、ＪＦＥＴ抵抗が大幅に増大するため、素子の導通損失が非常に大きくなる。しかし、ＳｉＣ−ＭＯＳＦＥＴ１０１では電界緩和領域に代えてゲート酸化膜２１界面に負の固定電荷を形成しているので、素子の導通損失を増大させることなくゲート酸化膜２１の信頼性を向上することができる。
【００２２】
これらの動作により、ＳｉＣ−ＭＯＳＦＥＴ１０１はスイッチング素子として機能する。
【００２３】
＜Ａ−３．製造方法＞
次に、ＳｉＣ−ＭＯＳＦＥＴ１０１の製造方法を図２〜図５に沿って説明する。
【００２４】
まず、ｎ型で低抵抗のＳｉＣ基板１１を用意し、ＳｉＣ基板１１上にエピタキシャル成長によりｎ型のエピタキシャル層１２を形成する（図２）。エピタキシャル層１２では、ＳｉＣ−ＭＯＳＦＥＴ１０１に求められる耐圧に応じて、ｎ型の不純物濃度を例えば１×１０１３ｃｍ−３〜１×１０１８ｃｍ−３、厚さを例えば４μｍ〜２００μｍと適宜設定する。
【００２５】
次に、公知のリソグラフィ技術、エッチング技術、イオン注入技術等を用いて、エピタキシャル層１２の表面にｐ型のウェル領域１３を、ウェル領域１３の表面にｎ型のソース領域１４及びｐ型のウェルコンタクト領域１５を、それぞれ形成する（図３）。各領域はフォトリソグラフィによって加工されたレジストや酸化膜などをマスクとして、例えばｎ型領域はＮイオン、ｐ型領域はＡｌイオンを注入して形成する。ウェル領域１３では、不純物濃度を例えば１×１０１５ｃｍ−３〜１×１０１８ｃｍ−３、注入深さを例えば０．３μｍ〜２．０μｍとする。ソース領域１４では、その底面がウェル領域１３の底面を超えないように形成し、不純物濃度はウェル領域１３の不純物濃度を超えて、例えば１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３程度とする。ウェルコンタクト領域１５は１５０℃以上の基板温度で形成することが望ましく、その不純物濃度はウェル領域１３の不純物濃度を超えるようにする。
【００２６】
次に、熱処理装置によってＡｒガスなどの不活性ガス雰囲気中でアニールを行う。アニールは例えば１３００℃〜１９００℃の温度で、３０秒〜１時間行う。これにより、前工程でイオン注入されたＮなどのｎ型不純物およびＡｌなどのｐ型不純物を活性化させる。
【００２７】
次に、ゲート酸化膜２１およびゲート電極２２の形成を行う（図４）。ゲート酸化膜２１は、例えば熱酸化法や堆積法を用いた後、窒素やアンモニア雰囲気中における熱処理を経て形成する。ゲート電極２２は、例えばポリシリコンをＣＶＤ法により堆積し、フォトリソグラフィにより加工されたレジストをマスクとしたエッチングにより形成する。ポリシリコンには燐や硼素のような不純物が含まれていてもよく、これにより低シート抵抗を実現する。
【００２８】
次に、層間絶縁膜２３の形成を行ってからソース電極２４及びドレイン電極２５の形成を行う（図５）。層間絶縁膜２３は、例えばＣＶＤ法などによって絶縁膜を堆積し、ゲートとソースを分離して取り出すためにゲート電極２２の少なくとも一部、ソース領域１４、ウェルコンタクト領域１５を露出させるようにエッチングを行って形成する。なお、図５にはゲート電極２２の配線を示していないが、層間絶縁膜２３をＭＯＳＦＥＴの外周部で露出させて、ソース電極２４とゲート電極２２を分離した形で形成する。その後、エッチングによって露出したソース領域１４とウェルコンタクト領域１５に対してソース電極２４をオーミック接触させるため、例えば基板の全面にＮｉを成膜し、６００〜１０００℃で熱処理を行うことでシリサイドを形成する（図示せず）。なお、層間絶縁膜２３上に残留したＮｉはウェットエッチングで除去する。同様に、基板の裏面にもシリサイドを形成する。これによってＳｉＣ基板１１とドレイン電極２５との良好なオーミックコンタクトを実現することができる。なお、ゲート電極２２を取り出す配線及びソース電極２４は、Ａｌ、Ｃｕ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｔａやそれらの窒化物やそれらの積層膜やそれらの合金層からなる金属をスパッタリング法や蒸着法によって堆積し、パターニングを行うことで形成する。ドレイン電極２５はＴｉ、Ｎｉ、Ａｇ、Ａｕなどの金属膜をスパッタ法や蒸着法で形成する。
【００２９】
最後に、図５の状態でゲートに正の電圧（ゲートバイアス）を長時間印加することによって、ゲート酸化膜２１界面に負の固定電荷３１を形成し、図１に示すＳｉＣ−ＭＯＳＦＥＴが完成する。負の固定電荷３１を形成するためのゲート電圧の印加は、ウエハもしくはチップの状態やモジュール形成後など、どの時期に行ってもよい。
【００３０】
＜Ａ−４．固定電荷＞
図６は、ゲートバイアスによって導入された負の固定電荷密度と、ドレイン電圧によりＪＦＥＴ部４１の中央（ＪＦＥＴ中央部）上のゲート酸化膜２１に加わる電界強度との関係を計算によって求めた結果を示している。１２００Ｖ程度の耐圧特性を有する素子を想定して、エピタキシャル層１２の膜厚を１２μｍ、不純物濃度を１×１０１６ｃｍ−３程度とする。また対向するｐウェル１３の間隔、いわゆるＪＦＥＴ長さは２μｍ〜３μｍを想定する。電界強度の値はドレイン電極２５に１２００Ｖを印加したときの計算値であり、固定電荷３１を導入していない状態の電界強度を１００％とした相対的な値で表している。なお、図６ではｙ軸を相対値にしているので、熱酸化工程等でゲートバイアスによらずゲート酸化膜２１界面に負の固定電荷３１が形成されている場合にも、この計算結果が適用可能である。電界ストレスによるゲート酸化膜２１の劣化や破壊については様々なモデルが提唱されており、実使用での印加電界によって大きく異なってくるため一概に述べることはできないが、ゲート酸化膜２１にかかる電界強度を１〜１０％程度抑制することで素子の寿命は数倍から数十倍まで向上させることができる。これにより、信頼性が向上し、デバイス設計マージンが向上する。
【００３１】
また出願人は、バイアス印加とゲート特性評価を用いた実験により、ゲートバイアスにより導入される固定電荷密度が時間、温度、電界強度依存性を有していることを解明した。それぞれのパラメータが大きくなるほど、導入される固定電荷密度も大きくなる。
【００３２】
図７は、ゲートバイアス印加時間と、ゲートバイアス印加後にドレイン電圧を印加したときのＪＦＥＴ中央部上のゲート酸化膜２１にかかる電界強度との関係を計算によって求めた結果を示している。電界強度の計算方法は図６に準じたもので、導入された固定電荷密度から計算している。なお、ゲートバイアス印加時の温度は３００Ｋ、電界強度は４ＭＶ／ｃｍを想定している。通常、ウエハテストなどのテスト工程では温度３００Ｋ、電界強度４ＭＶ／ｃｍ程度の条件でゲートバイアスを印加することが多いが、印加時間は数μｓ〜数ｓ程度であるため、本発明の効果は期待できないことが分かる。図によると、上述の条件では１〜３０時間程度ゲートバイアスを印加することで１〜３％程度の電界緩和が可能である。しかし、バイアス印加時間の短縮やさらなる電界緩和を実現するためにはバイアス印加時の温度や電界強度を適正化させる必要がある。
【００３３】
図８は、ゲートバイアス印加時の温度と、ゲートバイアス印加後にドレイン電圧を印加したときのＪＦＥＴ中央部上のゲート酸化膜２１にかかる電界強度との関係を計算によって求めた結果を示している。電界強度の計算方法は図６に準じたもので、導入された固定電荷密度から計算している。なお、ゲートバイアス印加時間は５時間、電界強度は４ＭＶ／ｃｍを想定している。図によれば、ゲートバイアス印加時の温度を上げるほどドレイン電圧印加時におけるゲート酸化膜２１の電界強度は緩和される。しかし、ウエハの状態でゲートバイアスを印加する場合には、電極の濡れ性が悪くなる懸念があるため４５０Ｋ以下にすることが望ましい。ただし、モジュール形成後であれば、４５０Ｋを超えモジュールの耐熱温度以下の温度でゲートバイアスを印加してもよい。図によれば、上述の条件においてゲートバイアス印加時の温度を３００〜６００Ｋとすることで１〜１０％程度の電界緩和が可能である。しかし、ゲートバイアス時の温度の低温化や更なる電界緩和を実現するためには、ゲートバイアス印加時間や印加時の電界強度を適正化させる必要がある。
【００３４】
図９は、ゲートバイアス印加時の電界強度と、ゲートバイアス印加後にドレイン電圧を印加したときのＪＦＥＴ中央部上のゲート酸化膜２１にかかる電界強度との関係を計算によって求めた結果を示している。電界強度の計算方法は図６に準じたもので、導入された固定電荷密度から計算している。なお、ゲートバイアス印加時間は５時間、温度は３００Ｋを想定している。図によれば、ゲートバイアス印加時の電界強度を上げるほどドレイン電圧印加時のゲート酸化膜２１の電界強度は緩和される。しかし、ゲート電極２２に印加される電界が６ＭＶ／ｃｍを超えると、ＦＮ（Fowler-Nordheim）電流が立ち上がりゲート酸化膜２１の劣化が懸念されるため、これ以下の値であることが望ましい。図によれば、上述の条件では１〜６ＭＶ／ｃｍのゲートバイアスを印加することで１〜８％程度の電界緩和が可能である。しかし、ゲートバイアス時の電界強度の低減や更なる電界緩和を実現するためにはゲートバイアス印加時間やゲートバイアス時の温度を適正化させる必要がある。
【００３５】
図６〜９に示された固定電荷密度とゲートバイアス条件との関係から、例えばゲートバイアス印加時間を数十分から数十時間、温度を３００〜４５０Ｋ、電界強度を３〜５．５ＭＶ／ｃｍとすることで、固定電荷導入後のドレイン定格電圧印加時にＪＦＥＴ中央部上のゲート酸化膜２１にかかる電界強度を１〜１０％抑制することができる。よって、設計や駆動方法に依存するが、素子寿命を数倍から数十倍まで向上させることが可能である。
【００３６】
図１０は、オン時のドレイン電圧とＪＦＥＴ抵抗の関係を計算によって導出したグラフである。ＳｉＣ−ＭＯＳＦＥＴ１０１ではゲートバイアス印加前と、ゲートバイアスを印加して５×１０１１ｃｍ−２程度の固定電荷を導入した後の夫々について計算し、さらに図１５に示す先行文献１に記載のＳｉＣ−ＭＯＳＦＥＴ１００の計算結果と比較した。図によれば、ＳｉＣ−ＭＯＳＦＥＴ１０１ではゲートバイアスを印加してもＪＦＥＴ抵抗が増大していないことが分かる。一方、先行文献に記載のＳｉＣ−ＭＯＳＦＥＴ１００はＳｉＣ−ＭＯＳＦＥＴ１０１に比べてＪＦＥＴ抵抗が大幅に増大することが分かる。
【００３７】
図６〜１０より、ＳｉＣ−ＭＯＳＦＥＴ１０１は素子のＯＮ抵抗を大幅に増大させることなくゲート酸化膜２１の信頼性を確保していることが分かる。
【００３８】
＜Ａ−５．効果＞
本実施の形態の炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴ１０１は、第１導電型のＳｉＣ基板１１と、ＳｉＣ基板１１上に形成された第１導電型のエピタキシャル層１２と、エピタキシャル層１２の表層に選択的に形成された第２導電型のウェル領域１３と、ウェル領域１３の表層に選択的に形成された第１導電型のソース領域１４と、ソース領域１４とエピタキシャル層１２に挟まれたウェル領域１３の表面上からエピタキシャル層１２の表面上に亘って形成されたゲート酸化膜２１と、ゲート酸化膜２１上に形成されたゲート電極２２とを備え、ゲート酸化膜２１とエピタキシャル層１２の界面に負の固定電荷３１を有する。よって、オン時のＪＦＥＴ抵抗を増加させることなく、オフ時のゲート酸化膜２１に加わる電界を緩和できる。
【００３９】
本実施の形態のＳｉＣ−ＭＯＳＦＥＴ１０１の製造方法は、（ａ）第１導電型のＳｉＣ基板１１上に第１導電型のエピタキシャル層１２を形成する工程と、（ｂ）エピタキシャル層１２の表層に第２導電型のウェル領域１３を選択的に形成する工程と、（ｃ）ウェル領域１３の表層に選択的に形成された第１導電型のソース領域１４と、（ｄ）ソース領域１４とエピタキシャル層１２に挟まれたウェル領域１３の表面上からエピタキシャル層１２の表面上に亘ってゲート酸化膜２１を形成する工程と、（ｅ）ゲート酸化膜２１上にゲート電極２２を形成する工程と、（ｆ）ゲート電極２２に正電圧を印加して、ゲート酸化膜２１とエピタキシャル層１２の界面に負の固定電荷３１を形成する工程とを備える。エピタキシャル層表面とゲート酸化膜の界面に負の固定電荷を導入することで、オン時のＪＦＥＴ抵抗を増加させることなく、オフ時のゲート酸化膜に加わる電界を緩和できる。
【００４０】
＜Ｂ．実施の形態２＞
＜Ｂ−１．構成＞
図１１は、実施の形態２の炭化珪素半導体装置であるｎチャネル型のＳｉＣ−ＭＯＳＦＥＴ１０２の断面図である。
【００４１】
ＳｉＣ−ＭＯＳＦＥＴ１０２は、ウェル領域１３の表面上のゲート酸化膜２１が、ＪＦＥＴ部４１（エピタキシャル層１２）の表面上のゲート酸化膜２１よりも厚く形成される点で、ＳｉＣ−ＭＯＳＦＥＴ１０１と異なる。実施の形態１で示したように、ゲート酸化膜２１のＳｉＣ界面に導入される固定電荷密度は電界強度依存性を有しており、ゲートバイアスを大きくすると固定電荷を多く形成することが可能である。一方で、オン時にチャネルが形成されるウェル領域１３のゲート酸化膜２１界面にも固定電荷３１が形成されるため、チャネル抵抗や閾値電圧等のチャネル特性が変化する。
【００４２】
チャネル特性はウェル領域１３の濃度等を調節することで自由に設計することが可能であり、実施の形態１においても固定電荷３１が形成されることを想定して設計すれば当然所望のチャネル特性が得られる。しかし、実施の形態２のようにＪＦＥＴ部４１とチャネル部でゲート酸化膜２１の膜厚を変えることにより、バイアス印加時にＪＦＥＴ部４１上のゲート酸化膜２１にかかる電界強度よりも、チャネル部分のゲート酸化膜２１にかかる電界強度を小さくすることが可能である。従って、チャネル部分のゲート酸化膜２１界面には固定電荷３１が比較的形成されにくくなるため、所望のチャネル特性を容易に実現できる。
【００４３】
＜Ｂ−２．製造工程＞
ＳｉＣ−ＭＯＳＦＥＴ１０２の製造方法は、実施の形態１のＳｉＣ−ＭＯＳＦＥＴ１０１とゲート酸化膜２１の形成工程が異なる。ゲート酸化膜２１の形成工程の前までは図２，３に示したＳｉＣ−ＭＯＳＦＥＴ１０１の製造工程と同様であるので、説明を省略する。
【００４４】
実施の形態１と同様に図２，３に示す工程を経た後、図１２に示すように、例えば熱酸化法や堆積法を用いて基板全面にゲート酸化膜２１（第１のゲート酸化膜）を形成する。ＪＦＥＴ部４１上のゲート酸化膜２１が所望の膜厚になったところで当該部分にシリコン窒化膜２６を形成し、熱酸化法を用いてウェル領域１３表面上に、ゲート酸化膜２１（第２のゲート酸化膜）を形成する。その後、シリコン窒化膜２６を除去し、実施の形態１と同様にゲート電極２２、層間絶縁膜２３、ソース電極２４、ドレイン電極の形成工程を経て、図１１に示すＳｉＣ−ＭＯＳＦＥＴ１０２が完成する。
【００４５】
ＳｉＣ−ＭＯＳＦＥＴ１０２におけるＪＦＥＴ中央部上のゲート酸化膜２１の相対電界強度のゲートバイアス条件特性については、図６〜９を適用することが可能である。ただし、電界強度の計算においてゲート酸化膜２１の膜厚はＪＦＥＴ部４１上の膜厚を用いる。
【００４６】
＜Ｂ−３．効果＞
実施の形態２の炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴ１０２において、ウェル領域１３の表面上のゲート酸化膜は、エピタキシャル層１２上の表面上のゲート酸化膜２１より厚い。ゲート酸化膜２１が厚いほどゲートバイアス印加時に加わる電界が弱まり、固定電荷３１の導入量が少なくなるので、ＪＦＥＴ部４１上の界面に主体的に固定電荷３１を導入しつつ、固定電荷３１がチャネルに及ぼす影響を抑制することが可能である。
【００４７】
実施の形態２のＳｉＣ−ＭＯＳＦＥＴ１０２の製造方法において、ゲート酸化膜２１の形成工程では、ウェル領域１３の表面上のゲート酸化膜２１をエピタキシャル層１２上の表面上のゲート酸化膜２１よりも厚く形成する。ゲート酸化膜２１が厚いほどゲートバイアス印加時に加わる電界が弱まり、固定電荷３１の導入量が少なくなるので、ＪＦＥＴ部４１上の界面に主体的に固定電荷３１を導入しつつ、固定電荷３１がチャネルに及ぼす影響を抑制することが可能である。
【００４８】
また、ゲート酸化膜２１の形成工程は、（ｄ１）ソース領域１４とエピタキシャル層１２に挟まれたウェル領域１３の表面上からエピタキシャル層１２の表面上に亘って第１のゲート酸化膜２１を形成する工程と、（ｄ２）第１のゲート酸化膜２１のうち、エピタキシャル層１２上の部分にシリコン窒化膜２６を形成する工程と、（ｄ３）第１のゲート酸化膜２１のうち、ウェル領域１３上の部分に熱酸化法により第２のゲート酸化膜２１を形成する工程とを備える。これにより、ソース領域１４が形成されないウェル領域１３上のゲート酸化膜２１を他の部分より厚く形成することができる。
【００４９】
＜Ｃ．実施の形態３＞
＜Ｃ−１．構成＞
図１３は、実施の形態３の炭化珪素半導体装置であるｎチャネル型のＳｉＣ−ＭＯＳＦＥＴ１０３の断面図を示している。
【００５０】
ＳｉＣ−ＭＯＳＦＥＴ１０３は、ウェル領域１３の表層部にｎ型のチャネルドープ領域１６が形成されている点で、実施の形態２のＳｉＣ−ＭＯＳＦＥＴ１０２と異なる。チャネルドープ領域１６の不純物濃度は、エピタキシャル層１２の不純物濃度を超えソース領域１４の不純物濃度以下とし、例えば１×１０１３ｃｍ−３〜１×１０２１ｃｍ−３程度とする。
【００５１】
＜Ｃ−２．製造工程＞
チャネルドープ領域１６は、例えばウェル領域１３を形成する際のマスクを用いたイオン注入により形成する。チャネルドープ領域１６を形成した後、ゲート酸化膜２１を熱酸化法により形成すると、チャネルドープ領域１６とソース領域１４はエピタキシャル層１２よりも高濃度であるため増速酸化され、これらの場所のゲート酸化膜２１はＪＦＥＴ部４１上におけるよりも厚く形成される。以上の製造工程により、図１１に示すＳｉＣ−ＭＯＳＦＥＴ１０２と同様のゲート酸化膜２１の膜厚制御を、チャネルドープ領域１６に基づき容易に行う事ができ、図１３に示すＳｉＣ−ＭＯＳＦＥＴ１０３が完成する。
【００５２】
また、チャネルドープ領域１６を非常に浅く、例えば数ｎｍ〜数百ｎｍの深さで形成して、熱酸化法によるゲート酸化膜２１の形成過程でチャネルドープ領域１６が全て消費されるようにすれば、図１１に示すＳｉＣ−ＭＯＳＦＥＴ１０２を製造することも可能である。
【００５３】
＜Ｃ−３．変形例＞
図１４は、実施の形態３の変形例に係るＳｉＣ−ＭＯＳＦＥＴ１０４の断面図である。ＳｉＣ−ＭＯＳＦＥＴ１０４は、チャネルドープ領域１６がウェル領域１３の表層だけでなくエピタキシャル層１２の一部にも形成されている点で、図１３に示したＳｉＣ−ＭＯＳＦＥＴ１０３とは異なる。この構造によれば、ＪＦＥＴ抵抗が更に低減する。なお、それに伴い、ゲート酸化膜２１の膜厚が大きくなる箇所がＪＦＥＴ部４１の一部にも形成されており、その部分にゲートバイアスで導入される固定電荷密度が小さくなる。しかし、最も電界集中が懸念されるＪＦＥＴ中央部分におけるゲート酸化膜２１の膜厚およびゲートバイアスで導入される固定電荷密度は、図１３に示したＳｉＣ−ＭＯＳＦＥＴ１０３と変わらないため、同様の信頼性を有する。
【００５４】
実施の形態１〜３では炭化珪素半導体装置としてＳｉＣ−ＭＯＳＦＥＴを例に説明した。しかし、半導体装置はＭＯＳＦＥＴに限定せず、例えば絶縁ゲート型バイポーラトランジスタであっても、本実施の形態と同様の効果を得ることができる。
【００５５】
＜Ｃ−４．効果＞
実施の形態３及びその変形例に係る炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴ１０３，１０４では、ソース領域１４とエピタキシャル層１２に挟まれたウェル領域１３の表層、または当該表層とこれに隣接するエピタキシャル層１２の表層に形成された、エピタキシャル層１２よりも不純物濃度が高い第１導電型のチャネルドープ領域１６を備える。熱酸化法によりＳｉＣ層を酸化する際、不純物濃度が高いほど酸化速度が速いので、ウェル領域１３上のゲート酸化膜２１が厚く形成され、ゲートバイアス印加時に導入される固定電荷３１の量を少なくすることが可能である。
【００５６】
実施の形態３及びその変形例に係る炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴ１０３，１０４の製造方法では、複数のウェル領域１３をエピタキシャル層１２の表層に選択的に形成し、ゲート酸化膜２１を形成する工程は、（ｄ１）ウェル領域１３の表層、または当該表層とこれに隣接するエピタキシャル層１２の表層に、エピタキシャル層１２よりも不純物濃度が高い第１導電型のチャネルドープ層１６を形成する工程と、（ｄ２）熱酸化法によりチャネルドープ層１６及びエピタキシャル層１２上にゲート酸化膜２１を形成する工程とを備える。熱酸化工程では不純物濃度が高いほど酸化速度が速いので、ウェル領域１３上のゲート酸化膜２１が他の部分より厚く形成され、ゲートバイアス印加時に導入される固定電荷３１の量が少なくなる。
【００５７】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【符号の説明】
【００５８】
１１  ＳｉＣ基板、１２  エピタキシャル層、１３  ウェル領域、１４  ソース領域、１５  ウェルコンタクト領域、２１  ゲート酸化膜、２２  ゲート電極、２３  層間絶縁膜、２４  ソース電極、２５  ドレイン電極、３０  電界緩和領域、３１  固定電荷、４１  ＪＦＥＴ部、１００，１０１，１０２，１０３，１０４  ＳｉＣ−ＭＯＳＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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