(57)【要約】【課題】外部に出力信号を出力する出力段を持つICに流れるリーク電流を削減する。【解決手段】出力段と電源電圧端子との間に第一スイッチと、出力段とグランド電圧端子との間に第二スイッチとを設ける。第一モードにおいては、第一及び第二スイッチがオンとなりつつ出力段を通して外部に出力信号が出力され、第二モードにおいては、第一及び第二スイッチがオフとなりつつ出力段はハイインピーダンス状態となる。これにより、第二モードにおいて出力段及び第一、第二スイッチに流れるリーク電流が削減できるので、消費電力が抑えられる。【選択図】図９
2014081982.tif 000002
【特許請求の範囲】
【請求項１】
グランド電圧と第一電源電圧との間の第一電位差によって動作する内部回路と、
第一入出力パッドと、
前記グランド電圧と前記第一電源電圧よりも高い第二電源電圧との間の第二電位差によって動作し、前記第一入出力パッドを介して外部からの第一入力信号を受け、前記第一入出力パッドを介して外部に第一出力信号を出力する第一入出力回路と、
前記第一電源電圧を受ける第一電源端子と、
前記第二電源電圧を受ける第二電源端子と、
前記グランド電圧を受けるグランド端子と、
前記第一電源端子から前記第一電源電圧を受ける第一電源電圧用第一電源ラインと、
前記第二電源端子から前記第二電源電圧を受ける第二電源電圧用第一電源ラインと、
前記第二電源端子から前記第二電源電圧を受ける第二電源電圧用第二電源ラインと、
前記グランド端子から前記グランド電圧を受けるグランド電圧用第一電源ラインと、
前記グランド端子から前記グランド電圧を受けるグランド電圧用第二電源ラインと、
前記第二電源電圧用第一電源ラインと前記第二電源端子との間に第一スイッチと、
前記グランド電圧用第一電源ラインと前記グランド端子との間に第二スイッチとを有し、
前記第一入出力回路は、前記第二電源電圧用第一電源ラインから前記第一スイッチを介して前記第二電源電圧を受け、前記グランド電圧用第一電源ラインから前記第二スイッチを介して前記グランド電圧を受け、前記第二電源電圧用第二電源ラインから前記第二電源電圧を受け、前記グランド電圧用第二電源ラインから前記グランド電圧を受け、
前記内部回路は、前記第一電源電圧用第一電源ラインから前記第一電源電圧を受け、前記グランド電圧用第二電源ラインから前記グランド電圧を受け、
第一モードにおいて、前記第一及び第二スイッチがオンされることで、前記第一入出力回路に対する前記第二電源電圧及び前記グランド電圧が供給されて、前記第一入出力回路が出力信号を出力し、
第二モードにおいて、前記第一及び第二スイッチがオフされることで、前記第一入出力回路に対する前記第二電源電圧及び前記グランド電圧の供給が一部停止されて、前記第一入出力回路の出力がハイインピーダンス状態となる半導体集積回路装置。
【請求項２】
前記内部回路から前記第一出力信号を受け、前記第一出力信号の振幅を前記第一電位差から前記第二電位差に変換し、前記第一入出力回路に前記第一出力信号を出力するレベルシフタと、
前記内部回路からスイッチ制御信号を受け、前記スイッチ制御信号の振幅を前記第一電位差から前記第二電位差に変換し、前記第一及び第二スイッチに前記スイッチ制御信号を出力するスイッチ制御回路とを更に有し、
前記入出力回路は、第一トライステートバッファと第一出力段とで構成される第一出力回路と、入力回路とを有し、
前記レベルシフタは、前記第二電源電圧用第一電源ラインから前記第一スイッチを介して前記第二電源電圧を受け、前記グランド電圧用第一電源ラインから前記第二スイッチを介して前記グランド電圧を受け、前記第一電源電圧用第一電源ラインから前記第一電源電圧を受け、前記グランド電圧用第二電源ラインから前記グランド電圧を受け、
前記スイッチ制御回路は、前記第二電源電圧用第二電源ラインから前記第二電源電圧を受け、前記グランド電圧用第二電源ラインから前記グランド電圧を受け、前記第一電源電圧用第一電源ラインから前記第一電源電圧を受け、
前記第一出力段及び入力回路は前記第二電源電圧用第一電源ラインから前記第一スイッチを介して前記第二電源電圧を受け、前記グランド電圧用第一電源ラインから前記第二スイッチを介して前記グランド電圧を受け、
前記第一トライステートバッファは前記第二電源電圧用第二電源ラインから前記第二電源電圧を受け、前記グランド電圧用第二電源ラインから前記グランド電圧を受け、
前記第一出力段は、前記第二電源電圧用第一電源ラインから前記第一スイッチを介して前記第二電源電圧を受け、前記グランド電圧用第一電源ラインから前記第二スイッチを介して前記グランド電圧を受け、
第一モードにおいて、前記第一及び第二スイッチがオンされることで、前記第一入出力回路に前記第二電源電圧及び前記グランド電圧が供給されて、前記第一トライステートバッファの制御に基づいて前記第一出力段が出力信号を出力し、
第二モードにおいて、前記第一及び第二スイッチがオフされることで、前記第一出力段に対する前記第二電源電圧及び前記グランド電圧の供給が停止されて、前記第一トライステートバッファの制御に基づいて前記第一出力段の出力がハイインピーダンス状態となる請求項１に記載の半導体集積回路装置。
【請求項３】
第二入出力パッドと、
前記第二電位差によって動作し、前記第二入出力パッドを介して外部からの第二入力信号を受け、前記第二入出力パッドを介して外部に第二出力信号を出力し、第二トライステートバッファと前記トライステートバッファに制御される第二出力段とで構成される第二出力回路を持つ第二入出力回路を更に有し、
前記第一出力段は前記第二電源電圧用第一電源ラインと前記グランド電圧用第一電源ラインとの間に直列接続された第一PMOSトランジスタと第一NMOSトランジスタを有し、前記第二電源電圧用第一電源ライン、前記第一PMOSトランジスタ前記第一NMOSトランジスタ、及び前記グランド電圧用第一電源ラインの順番にて配置される形となっており、
前記第一スイッチはPMOSトランジスタにて構成され、前記第二スイッチはNMOSトランジスタにて構成され、
前記第一入出力回路はN1個（N1は２以上の自然数）あり、前記レベルシフタはN1個あり、
N1個の前記第一入出力回路及び前記レベルシフタはダブルデータレートのRAMに対して信号を入出力するための回路であり、
前記第二入出力回路は、前記第二電源電圧用第二電源ラインから前記第二電源電圧を受け、前記グランド電圧用第二電源ラインから前記グランド電圧を受け、
前記第一入出力回路を構成する前記第一PMOSトランジスタのPMOS用第一閾値電圧は、前記第二入出力回路の前記第二出力段を構成する第二PMOSトランジスタのPMOS用第二閾値電圧よりも大きく、前記PMOS用第二閾値電圧は、前記内部回路を構成する第三PMOSトランジスタのPMOS用第三閾値電圧よりも大きく、
前記第一入出力回路を構成する前記第一NMOSトランジスタのNMOS用第一閾値電圧は、前記第二入出力回路の前記第二出力段を構成する第二NMOSトランジスタのNMOS用第二閾値電圧よりも大きく、前記NMOS用第二閾値電圧は、前記内部回路を構成する第三NMOSトランジスタのNMOS用第三閾値電圧よりも大きく、
前記第一モードにおいては、前記RAMが前記RAMに対してデータ書き込み及びデータ読み出しが可能なアクティブ状態となっており、
前記第二モードにおいては、前記RAMが前記RAMに対してデータ書き込み及びデータ読み出しが不可能であり内部データ保持を行うスリープ状態となっており、前記PMOSトランジスタ及び前記NMOSトランジスタがOFFされている請求項２に記載の半導体集積回路装置。
【請求項４】
電源電圧端子とグランド電圧端子の間に設けられ、パッドを通して外部に出力信号を出力する出力段と、
前記出力段と前記電源電圧端子との間に設けられた第一スイッチと、
前記出力段と前記グランド電圧端子との間に設けられた第二スイッチとを有し、
第一モードにおいては、前記第一及び第二スイッチがオンとなる時に出力段を通して外部に前記出力信号が出力され、第二モードにおいては、前記第一及び第二スイッチがオフとなる時に出力段がハイインピーダンス状態となる半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、消費電力を抑えることが可能な入出力回路を持つ半導体集積回路装置に関して有効な技術に関する。
【背景技術】
【０００２】
特開２００２−１００７３５には、PMOSトランジスタとNMOSトランジスタとが直列に接続された構成である出力段を有する出力回路を持つ半導体集積回路において、この出力回路に電源電圧が供給されない場合でも、NMOSトランジスタを完全にオフ状態にして、NMOSトランジスタを介して流れる電流を遮断する発明が開示されている。具体的には、出力回路に電源電圧が供給されない時に、NMOSトランジスタのゲート端子とグランドとの間に設けられたトランジスタをオンにして、ゲート端子をグランド電圧にすることでNMOSトランジスタを完全にオフにする。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−１００７３５
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体集積回路を持つ入出力回路においても、サブスレッショルドリーク電流（以下、単にリーク電流と記載する。）を止めるために、出力回路の出力段と電源電圧ラインの間、又は出力段とグランド電圧ラインの間のどちらか一方にスイッチを設け、出力回路を使用しない時にこのスイッチをオフすることでリーク電流を削減することを発明者は考えた。
【０００５】
ここで、出力回路と半導体集積回路の外部との関係を考慮する。出力回路の出力段は外部のデバイスに対して信号を出力するが、この際に出力段からの出力信号は、プルアップ抵抗、又はプルダウン抵抗、又はプルアップ抵抗及びプルダウン抵抗の両方が接続された外部信号線を通って外部デバイスに入力される。更にこの外部信号線にはプルアップ抵抗が接続されるのか、プルダウン抵抗が接続されるのか、プルアップ抵抗及びプルダウン抵抗の両方が接続されるのかは、半導体集積回路が用いられる電子装置に依存するために、１つに定まらない。
【０００６】
よって、出力回路の出力段と電源電圧ラインの間にスイッチを設けた場合、プルダウン抵抗と出力段を通してリーク電流が流れる。更に出力段とグランド電圧ラインの間にスイッチを設けた場合、プルアップ抵抗と出力段を通してリーク電流が流れる。このようにスイッチが１つしかない場合は、出力段にリーク電流が流れて消費電力が削減できないことを発明者は見出した。
【０００７】
更に出力段の出力が不定となると、出力段を構成するトランジスタがオフ状態とならないことに起因して電流が流れる可能性がある関係で、上述したスイッチをオフ状態としてもこのスイッチにリーク電流が流れる可能性があり、消費電力が削減できないことを発明者は見出した。
【０００８】
具体的には、出力回路の出力段と電源電圧ラインの間にスイッチを設けた場合、プルダウン抵抗と出力段を通してスイッチにリーク電流が流れる。更に出力段とグランド電圧ラインの間にスイッチを設けた場合、プルアップ抵抗と出力段を通してスイッチにリーク電流が流れる。
【課題を解決するための手段】
【０００９】
一実施の形態による半導体集積回路装置は、電源電圧端子とグランド電圧端子の間にパッドを通して外部に信号を出力する出力段を有する。この出力段と電源電圧端子との間に第一スイッチがあり、この出力段とグランド電圧端子との間に第二スイッチがある。第一モードにおいては、第一及び第二スイッチがオンとなりつつ出力段を通して外部に出力信号が出力され、第二モードにおいては、第一及び第二スイッチがオフとなりつつ出力段はハイインピーダンス状態となる。
【発明の効果】
【００１０】
一実施の形態によれば、第二モードにおいて出力段及び第一、第二スイッチに流れるリーク電流が削減できるので、消費電力が抑えられる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１の半導体集積回路装置を含む電子装置の図である。
【図２】入出力回路を構成する入出力セルに関する図である。
【図３】DDR用入出力回路を構成するDDR用入出力セルに関する図である。
【図４】半導体集積回路装置のレギュレータと電源電圧検出回路の関係を示す図である。
【図５】半導体集積回路装置のコア回路と電源ラインとの関係を示した図である。
【図６】入出力セルを構成する回路と電源電圧ラインとの関係を示したものである。
【図７】DDR用入出力セルを構成する回路と電源電圧ラインとの関係を示したものである。
【図８】DDR用入出力セルを構成する回路と電源電圧ラインとの関係を示したものである。
【図９】半導体集積回路装置のバッファの構成及び動作の詳細図である。
【図１０】サブ電源ラインとメイン電源ラインと半導体集積回路装置との関係を示した図である。
【図１１】入出力セルコアと、入出力電源制御部、PMOSスイッチ、及びNMOSスイッチとの関係を示した図である。
【図１２】入出力セルコアと、入出力電源制御部、PMOSスイッチ、及びNMOSスイッチとの関係を示した図である。
【図１３】入出力セルコアと、入出力電源制御部、PMOSスイッチ、及びNMOSスイッチとの関係を示した図である。
【図１４】入出力セルコアと、入出力電源制御部、PMOSスイッチ、及びNMOSスイッチとの関係を示した図である。
【図１５】図１４にて説明したグループとランダムアクセスメモリとの関係を示した図である。
【図１６】電子装置内のランダムアクセスメモリと半導体集積回路装置の動作タイミングチャートを表した図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら、実施の形態について詳細に説明する。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１３】
さらに、以下の実施の形態において、その構成要素（動作、タイミングチャート、要素ステップ、動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１４】
なお、実施の形態を説明するための全図において、同一の機能を有する部位や部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１６】
（実施の形態１）
図１は本実施の形態の半導体集積回路装置を含む電子装置の図である。
【００１７】
電子装置EDは半導体集積回路装置LSIと、ランダムアクセスメモリDDRと、マイクロプロセッシングユニットMPUと、アナログ回路ACとを有する。
【００１８】
ランダムアクセスメモリDDRは、DRAMの規格の一種であるダブルデータレート（DDR）規格に準拠したものであり、クロック信号の立ち上がり及び立下りのそれぞれでデータのやり取りが可能なものである。
【００１９】
半導体集積回路装置LSIは、レギュレータREGと、内部コア回路CoreCと、DDR用入出力回路DDR-IOUと、入出力回路IOUとを有する。レギュレータREGはコア電源電圧CoreVとグランド電圧GND（グランド電圧は通常０Vである。）を受けて電源電圧VDDを生成する。内部コア回路CoreCは外部からの信号に基づいて様々な信号処理や演算処理を行って出力信号を生成する。DDR用入出力回路DDR-IOUは電源電圧VDDよりも電圧の高い電源電圧VCCQによって動作し、ランダムアクセスメモリDDRとの間で入出力信号をやり取りする。DDR用入出力回路DDR-IOUとランダムアクセスメモリDDRとの間は複数のDDR用外部信号ラインDDR-OSLで互いに接続されている。入出力回路IOUは電源電圧VDDよりも電圧の高い電源電圧VCCQによって動作し、半導体集積回路装置LSIの外部の色々な外部デバイスとの間で入出力信号をやり取りする。入出力回路IOUとマイクロプロセッシングユニットMPU及びアナログ回路ACとの間は複数の外部信号ラインOSLで互いに接続されている。
【００２０】
図１において、電源電圧VDDはコア電源電圧CoreVを受けるレギュレータREGにより生成されているが、半導体集積回路装置LSI外部からパッドを介して供給される形でもよい。電源電圧VCCQは半導体集積回路装置LSI外部から供給される形となっているが、何らかの電源電圧を基にして半導体集積回路装置LSI内部にて生成する形でもよい。
【００２１】
図２は入出力回路を構成する入出力セルに関する図である。
【００２２】
入出力回路IOUは複数の入出力セルIOCLにより構成される。外部信号ラインOSLそれぞれの一端は入出力セルIOCLのパッドPADに接続されている。外部信号ラインOSLにはプルアップ抵抗PUの一端やプルダウン抵抗PDの一端が接続されている。これらプルアップ抵抗PUやプルダウン抵抗PDはどちらか１つあってもよく、不用なら無くてもよい。プルアップ抵抗PUの他端には電源電圧VCCQが供給されており、プルダウン抵抗PDの他端にはグランド電圧GNDが供給されている。
【００２３】
入出力セルIOCLは、入出力部IOと、パッドPADと、レベルシフタ部LSを有する。電源電圧端子VCCQ-Tと、電源電圧検出端子VCCQD-Tと、電源電圧端子VDD-Tと、出力イネーブル端子OEN-Tと、出力信号端子COUT-Tと、電源電圧検出端子VDDD-Tと、入力信号端子CIN-Tと、入力イネーブル端子IEN-Tと、グランド端子GND-Tとを、入出力セルIOCLは端子として有する。電源電圧端子VCCQ-Tは電源電圧VCCQを受ける。電源電圧検出端子VCCQD-Tは、後に説明する電源電圧検出回路PSVDによって検出された電源電圧VCCQのレベルが所定範囲内であるか否かを示す電源電圧検出信号VCCQDを受ける。電源電圧端子VDD-Tは電源電圧VDDを受ける。出力イネーブル端子OEN-Tは入出力部IOが外部に対して出力を可能にするか否かを制御する出力イネーブル信号OENを受ける。出力信号端子COUT-Tは外部信号ラインOSLを通して半導体集積回路装置LSI外部に出力する出力信号COUTを受ける。電源電圧検出端子VDDD-Tは、後に説明する電源電圧検出回路PSVDによって検出された電源電圧VDDのレベルが所定範囲内であるか否かを示す電源電圧検出信号VDDDを受ける。入力信号端子CIN-Tは外部信号ラインOSLを通ってきた半導体集積回路装置LSI内部に入力される入力信号CINを受ける。入力イネーブル端子OEN-Tは入出力部IOが外部からの入力を可能にするか否かを制御する入力イネーブル信号IENを受ける。出力イネーブル端子OEN-Tと、出力信号端子COUT-Tと、入力信号端子CIN-Tと、入力イネーブル端子IEN-Tとに入出力される信号は、内部コア回路CoreCに入出力される。
【００２４】
レベルシフタ部LSは、レベルシフタTL1〜TL4を有する。これらレベルシフタTL1〜TL4は電源電圧としてグランド電圧GNDをグランド端子GND-Tから受け、電源電圧VDDを電源電圧端子VDD-Tから受け、電源電圧VCCQを電源電圧端子VCCQ-Tから受ける。レベルシフタTL1〜TL4はグランド電圧GNDと電源電圧VDDとの差分である第一電位差の振幅の信号を受けて、グランド電圧GNDと電源電圧VCCQとの差分であり第一電位差よりも大きな第二電位差の振幅の信号に変換して出力する。レベルシフタTL1は出力イネーブル信号OENを出力イネーブル端子OEN-Tから受けて入出力部IOに出力する。レベルシフタTL2は出力信号COUTを出力信号端子COUT-Tから受けて入出力部IOに出力する。レベルシフタTL3は入出力部IOからの入力信号CINを受けて入力信号端子CIN-Tに出力する。レベルシフタTL4は入力イネーブル信号を入力イネーブル端子IEN-Tから受けて入出力部IOに出力する。レベルシフタTL3は電源電圧検出端子VCCQD-Tから電源電圧検出信号VCCQDを受け、電源電圧VCCQが所定電圧外である場合はレベルシフタTL3が入力信号CINを次段に出力しないような制御がなされる。レベルシフタ部LSは、電源電圧検出端子VDDD-Tから電源電圧検出信号VDDDを受け、電源電圧VDDが所定電圧外である場合には、次段に出力がなされない制御が実行される。
【００２５】
入出力部IOはバッファTB1とTB2とを有する。これらバッファTB1とTB2は電源電圧としてグランド電圧GNDをグランド端子GND-Tから受け、電源電圧VCCQを電源電圧端子VCCQ-Tから受ける。これらバッファTB1とTB2には第二電位差の振幅の信号が入出力される。バッファTB1は、出力イネーブル信号OENをレベルシフタTL1から受け、出力信号COUTをレベルシフタTL2から受け、パッドPADを介して外部信号ラインOSLに出力信号COUTを出力する。バッファTB2は、入力イネーブル信号IENをレベルシフタTL4から受け、入力信号IENをパッドPADを介して外部信号ラインOSLから受け、入力信号IENをレベルシフタTL3に出力する。出力イネーブル信号OENはバッファTB1が信号出力するか否かを制御し、入力イネーブル信号IENはバッファTB2が信号出力するか否かを制御する。
【００２６】
図３はDDR用入出力回路を構成するDDR用入出力セルに関する図である。
【００２７】
DDR用入出力回路DDR-IOUは複数のDDR用入出力セルDDR-IOCLにより構成される。DDR用外部信号ラインDDR-OSLそれぞれの一端はDDR用入出力セルDDR-IOCLのDDR用パッドDDR-PADに接続されている。DDR用外部信号ラインDDR-OSLにはプルアップ抵抗PUの一端やプルダウン抵抗PDの一端が接続されている。これらプルアップ抵抗PUやプルダウン抵抗PDはどちらか１つあってもよく、不用なら無くてもよい。プルアップ抵抗PUの他端には電源電圧VCCQが供給されており、プルダウン抵抗PDの他端にはグランド電圧GNDが供給されている。
【００２８】
DDR用入出力セルIOCLは、DDR用入出力部DDR-IOと、DDR用パッドDDR-PADと、DDR用レベルシフタ部DDR-LSと、入出力電源制御部IOPCとを有する。グランド端子GND-T1と、グランド端子GND-T2と、電源電圧端子VCCQ-T1と、電源電圧端子VCCQ-T2と、電源イネーブル信号端子PEN-Tとを、入出力セルIOCLは端子として有する。図３に示すように、図２に示した入出力セルIOCLの持つ幾つかの端子もDDR用入出力セルIOCLは有する。グランド端子GND-T1とグランド端子GND-T2はグランド電圧GNDを受ける。電源電圧端子VCCQ-T1と電源電圧端子VCCQ-T2とは電源電圧VCCQを受ける。電源イネーブル信号端子PEN-Tは電源イネーブル信号PENを受ける。電源イネーブル信号端子PEN-Tを通る電源イネーブル信号PENは内部コア回路CoreCにより生成される。
【００２９】
DDR用レベルシフタ部DDR-LSは、レベルシフタL1〜L4を有する。これらレベルシフタL2〜L4は電源電圧としてグランド電圧GNDをグランド端子GND-T1から受け、グランド電圧GNDをグランド端子GND-T2からPMOSスイッチPMOSSWを介して受け、電源電圧VDDを電源電圧端子VDD-Tから受け、電源電圧VCCQを電源電圧端子VCCQ-T2からNMOSスイッチNMOSSWを介して受ける。レベルシフタL1は電源電圧としてグランド電圧GNDをグランド端子GND-T1から受け、電源電圧VDDを電源電圧端子VDD-Tから受け、電源電圧VCCQを電源電圧端子VCCQ-T1から受ける。レベルシフタL1〜L4はグランド電圧GNDと電源電圧VDDとの差分である第一電位差の振幅の信号を受けて、グランド電圧GNDと電源電圧VCCQとの差分であり第一電位差よりも大きな第二電位差の振幅の信号に変換して出力する。レベルシフタL1は出力イネーブル信号OENを出力イネーブル端子OEN-Tから受けて入出力部IOに出力する。レベルシフタL2は出力信号COUTを出力信号端子COUT-Tから受けて入出力部IOに出力する。レベルシフタL3は入出力部IOからの入力信号CINを受けて入力信号端子CIN-Tに出力する。レベルシフタL4は入力イネーブル信号を入力イネーブル端子IEN-Tから受けて入出力部IOに出力する。DDR用レベルシフタ部DDR-LS及び入出力電源制御部IOPCは、電源電圧検出端子VDDD-Tから電源電圧検出信号VDDDを受け、電源電圧VDDが所定電圧外である場合には、次段に出力がなされない制御が実行される。
【００３０】
DDR用入出力部DDR-IOはバッファB1とB2とを有する。これらバッファB1とB2は電源電圧としてグランド電圧GNDをNMOSスイッチNMOSSWを介してグランド端子GND-T2から受け、電源電圧VCCQをPMOSスイッチPMOSSWを介して電源電圧端子VCCQ-T2から受ける。バッファB1は更に電源電圧としてグランド電圧GNDをグランド端子GND-T1から受け、電源電圧VCCQを電源電圧端子VCCQ-T1から受ける。これらバッファB1とB2には第二電位差の振幅の信号が入出力される。バッファB1は、出力イネーブル信号OENをレベルシフタL1から受け、出力信号COUTをレベルシフタL2から受け、DDR用パッドDDR-PADを介してDDR用外部信号ラインDDR-OSLに出力信号COUTを出力する。バッファB2は、入力イネーブル信号IENをレベルシフタL4から受け、入力信号IENをDDR用パッドDDR-PADを介してDDR用外部信号ラインDDR-OSLから受け、入力信号IENをレベルシフタL3に出力する。出力イネーブル信号OENはバッファB1が信号出力するか否かを制御し、入力イネーブル信号IENはバッファB2が信号出力するか否かを制御する。
【００３１】
DDR用入出力セルDDR-IOCLは入出力電源制御部IOPCに制御されるPMOSスイッチPMOSSWとNMOSスイッチNMOSSWとを有する。PMOSスイッチPMOSSWはPMOSトランジスタにて構成され、NMOSスイッチNMOSSWはNMOSトランジスタにて構成される。ＮＭＯＳトランジスタはＮ型金属酸化膜半導体で構成されたトランジスタであり、負の電荷を持つ電子が電流を運び、金属と半導体の間に酸化膜等の絶縁膜を挟んだ構造のトランジスタ素子である。ＰＭＯＳトランジスタはＰ型金属酸化膜半導体で構成されたトランジスタであり、正の電荷を持つホールが電流を運び、金属と半導体の間に酸化膜等の絶縁膜を挟んだ構造のトランジスタ素子である。
【００３２】
入出力電源制御部IOPCは制御論理C1〜C3を有する。これら制御論理C1〜C3は電源電圧としてグランド電圧GNDをグランド端子GND-T1から受け、電源電圧VDDを電源電圧端子VDD-Tから受け、電源電圧VCCQを電源電圧端子VCCQ-T1から受ける。制御論理C1〜C3はグランド電圧GNDと電源電圧VDDとの差分である第一電位差の振幅の信号を受けて、グランド電圧GNDと電源電圧VCCQとの差分であり第一電位差よりも大きな第二電位差の振幅の信号に変換して出力する。制御論理C1は電源イネーブル信号端子PEN-Tから電源イネーブル信号PENを受け、電源イネーブル信号PENをPMOSスイッチPMOSSWと、制御論理C2と、制御論理C3に出力する。制御論理C3は制御論理C1からの電源イネーブル信号PENを反転してNMOSスイッチNMOSSWに出力する。制御論理C2は電源電圧検出端子VCCQD-Tから電源電圧検出信号VCCQDを受け、電源電圧VCCQが所定電圧外である場合はレベルシフタL3が入力信号CINを次段に出力しないように、レベルシフタL3に制御信号を出力する。電源イネーブル信号PENは電源電圧端子VCCQ-T2からPMOSスイッチPMOSSWを介して電源電圧VCCQを供給するか否か、及びグランド端子GND-T2からNMOSスイッチNMOSSWを介してグランド電圧GNDを供給するか否かを制御する信号である。PMOSスイッチPMOSSWに供給される電源イネーブル信号PENがハイレベル（以下、Hiレベルとする。）であり、NMOSスイッチNMOSSWに供給される電源イネーブル信号PENがローレベル（以下、Loレベルとする。）である時のような第二モードでは、PMOSスイッチPMOSSW及びNMOSスイッチNMOSSWがオフして電源電圧が供給されない。PMOSスイッチPMOSSWに供給される電源イネーブル信号PENがLoレベルであり、NMOSスイッチNMOSSWに供給される電源イネーブル信号PENがHiレベルである時のような第一モードでは、PMOSスイッチPMOSSW及びNMOSスイッチNMOSSWがオンして電源電圧が供給される。制御論理C2は制御論理C1から電源イネーブル信号PENを受け、PMOSスイッチPMOSSW及びNMOSスイッチNMOSSWがオフして電源電圧が供給されない場合はレベルシフタL3が入力信号CINを次段に出力しないように、レベルシフタL3に制御信号を出力する。
【００３３】
DDR用入出力部DDR-IOとDDR用レベルシフタ部DDR-LSは入出力セルコアIOCL-Cを構成する。DDR用レベルシフタ部DDR-LSのレベルシフタはPMOSスイッチPMOSSW及びNMOSスイッチNMOSSWのスイッチ制御により電源電圧供給が制御されるが、点線の丸にて示すレベルシフタL1だけは例外で、制御されない。DDR用入出力部DDR-IOのバッファはPMOSスイッチPMOSSW及びNMOSスイッチNMOSSWのスイッチ制御により電源電圧供給が制御されるが、点線の丸にて示すバッファB1は一部スイッチ制御に制御されない回路がある。
【００３４】
図４は半導体集積回路装置のレギュレータと電源電圧検出回路の関係を示す図である。
【００３５】
半導体集積回路装置LSIはこれまで説明した構成要素に加えて、電源電圧検出回路PSCDと、電源電圧メインラインVDD-MLと、電源電圧メインラインVCCQ-MLと、グランド電圧メインラインGND-MLと、グランドパッドGND-PADと、コア電圧用パッドCoreV-PADと、電源電圧用パッドVCCQ-PADが存在する。
【００３６】
レギュレータREGはコア電圧用パッドCoreV-PADを通して外部からコア電圧CoreVと、グランドパッドGND-PADを通して外部からグランド電圧GNDとを受けて、電源電圧VDDを生成して、電源電圧メインラインVDD-MLに電源電圧VDDを供給する。電源電圧メインラインVDD-MLはレギュレータREGから電源電圧VDDを受けて、電源電圧VDDを電源電圧検出回路PSVDに供給する。グランド電圧メインラインGND-MLはグランドパッドGND-PADを通して外部からグランド電圧GNDを受けて、グランド電圧GNDを電源電圧検出回路PSVDに供給する。電源電圧メインラインVCCQ-MLは電源電圧パッドVCCQ-PADを通して外部からグランド電圧GNDを受けて、グランド電圧GNDを電源電圧検出回路PSVDに供給する。電源電圧検出回路PSVDは、電源電圧VDD、グランド電圧GND、及び電源電圧VCCQを受けて、第一及び第二電位差が所定の範囲にあるか否かを検出し、この検出結果を電源電圧検出信号VDDD及び電源電圧検出信号VCCQDとして出力する。
【００３７】
図５は半導体集積回路装置のコア回路と電源ラインとの関係を示した図である。
【００３８】
半導体集積回路装置LSIは、サブ電源ラインとして、電源電圧ラインVDD-L1Lと、電源電圧ラインVDD-L2Lと、電源電圧ラインVDD-L3Lと、グランド電圧ラインGND-L1Lと、グランド電圧ラインGND-L2Lと、グランド電圧ラインGND-L3Lとを有し、電源電圧供給制御用のスイッチとして第一パワースイッチPSW1と、第二パワースイッチPSW2とを有する。内部コア回路CoreCは第一コア回路Core1と、第二コア回路Core2と、第三コア回路Core3とを有する。
【００３９】
第一コア回路Core1は入力INを受け、出力OUTを出力する。第二コア回路Core2は入力INを受け、出力OUTを出力する。第三コア回路Core3は入力INを受け、出力OUTを出力する。図５〜８に記載された入力INは、実際にはこれら入力がなされる回路それぞれに対応した入力信号を表している。同じく図５〜８に記載された出力OUTは、実際にはこれら出力がなされる回路それぞれに対応した出力信号を表している。
【００４０】
第一コア回路Core1は電源電圧メインラインVDD-MLから電源電圧ラインVDD-L1Lを介して電源電圧VDDを受ける。更に第一コア回路Core1はグランド電圧メインラインGND-MLからグランド電圧ラインGND-L1Lを介してグランド電圧GNDを受ける。第二コア回路Core2は電源電圧メインラインVDD-MLから電源電圧ラインVDD-L2Lを介して電源電圧VDDを受ける。更に第二コア回路Core2はグランド電圧メインラインGND-MLからグランド電圧ラインGND-L2Lを介してグランド電圧GNDを受ける。第三コア回路Core3は電源電圧メインラインVDD-MLから電源電圧ラインVDD-L3Lを介して電源電圧VDDを受ける。更に第三コア回路Core3はグランド電圧メインラインGND-MLからグランド電圧ラインGND-L3Lを介してグランド電圧GNDを受ける。
【００４１】
グランド電圧メインラインGND-MLとグランド電圧ラインGND-L1Lの間にグランド電圧GNDを第一コア回路Core1に供給するか否かを制御する第一パワースイッチPSW1がある。グランド電圧メインラインGND-MLとグランド電圧ラインGND-L2Lの間にグランド電圧GNDを第二コア回路Core2に供給するか否かを制御する第二パワースイッチPSW2がある。これらパワースイッチは別々に制御され、オフされることで第一コア回路Core1や第二コア回路Core2に対する電源供給を遮断して低消費電力化が図られる。
【００４２】
第三コア回路Core3は常に電源電圧が供給される形となっている。第三コア回路Core3は、DDR用入出力セルDDR-IOCLに対して電源イネーブル信号PEN、出力イネーブル信号OEN、出力信号COUT、入力イネーブル信号IENを出力する回路であるのがよい。これはPMOSスイッチPMOSSWやNMOSスイッチNMOSSWがオフされた時に、DDR用入出力セルDDR-IOCLに出力する信号が不定となって、上述したDDR用入出力セルDDR-IOCLの回路に貫通電流が流れるのを防ぐためである。
【００４３】
図６は入出力セルを構成する回路と電源電圧ラインとの関係を示したものである。
【００４４】
半導体集積回路装置LSIは、サブ電源ラインとして、電源電圧ラインVCCQ-TBLと、電源電圧ラインVCCQ-TLSLと、電源電圧ラインVDD-TLSLと、グランド電圧ラインGND-TBLと、グランド電圧ラインGND-TLSLとを有する。
【００４５】
バッファTB1、TB2は電源電圧メインラインVCCQ-MLから電源電圧ラインVCCQ-TBLを介して電源電圧VCCQを受ける。更にバッファTB1、TB2はグランド電圧メインラインGND-MLからグランド電圧ラインGND-TBLを介してグランド電圧GNDを受ける。レベルシフタTL1〜TL4は電源電圧メインラインVDD-MLから電源電圧ラインVDD-TLSLを介して電源電圧VDDを受ける。更にレベルシフタTL1〜TL4はグランド電圧メインラインGND-MLからグランド電圧ラインGND-TLSLを介してグランド電圧GNDを受ける。更にレベルシフタTL1〜TL4は電源電圧メインラインVCCQ-MLから電源電圧ラインVCCQ-TLSLを介して電源電圧VCCQを受ける。
【００４６】
図７はDDR用入出力セルを構成する回路と電源電圧ラインとの関係を示したものである。
【００４７】
半導体集積回路装置LSIは、サブ電源ラインとして、電源電圧ラインVCCQ-B2Lと、電源電圧ラインVCCQ-LSLと、電源電圧ラインVCCQ-PCLと、電源電圧ラインVDD-LSLと、電源電圧ラインVDD-PCLと、グランド電圧ラインGND-B2Lと、グランド電圧ラインGND-LSL1と、グランド電圧ラインGND-LSL2と、グランド電圧ラインGND-PCLとを有する。
【００４８】
バッファB2は電源電圧メインラインVCCQ-MLから電源電圧ラインVCCQ-B2Lから電源電圧VCCQを受ける。バッファB2はグランド電圧メインラインGND-MLからグランド電圧ラインGND-B2Lを介してグランド電圧GNDを受ける。電源電圧メインラインVCCQ-MLと電源電圧ラインVCCQ-B2Lとの間には、電源電圧VCCQを供給するか否かを制御する前述したPMOSスイッチPMOSSWがある。グランド電圧メインラインGND-MLとグランド電圧ラインGND-B2Lとの間には、グランド電圧GNDを供給するか否かを選択するNMOSスイッチNMOSSWがある。レベルシフタL2〜L4は電源電圧メインラインVDD-MLから電源電圧ラインVDD-LSLを介して電源電圧VDDを受ける。更にレベルシフタL2〜L4はグランド電圧メインラインGND-MLからグランド電圧ラインGND-LSL2を介してグランド電圧GNDを受ける。更にレベルシフタL2〜L4は電源電圧メインラインVCCQ-MLから電源電圧ラインVCCQ-LSLを介して電源電圧VCCQを受ける。更にレベルシフタL2〜L4はグランド電圧メインラインGND-MLからグランド電圧ラインGND-LSL1を介してグランド電圧GNDを受ける。電源電圧メインラインVCCQ-MLと電源電圧ラインVCCQ-LSLとの間には、電源電圧VCCQを供給するか否かを制御する前述したPMOSスイッチPMOSSWがある。グランド電圧メインラインGND-MLとグランド電圧ラインGND-LSL1との間には、グランド電圧GNDを供給するか否かを選択するNMOSスイッチNMOSSWがある。入出力電源制御部IOPCは電源電圧メインラインVCCQ-MLから電源電圧ラインVCCQ-PCLを介して電源電圧VCCQを受ける。更に入出力電源制御部IOPCはグランド電圧メインラインGND-MLからグランド電圧ラインGND-PCLを介してグランド電圧GNDを受ける。入出力電源制御部IOPCは電源電圧メインラインVDD-MLから電源電圧ラインVDD-PCLを介して電源電圧VDDを受ける。
【００４９】
図８はDDR用入出力セルを構成する回路と電源電圧ラインとの関係を示したものである。
【００５０】
半導体集積回路装置LSIは、サブ電源ラインとして、電源電圧ラインVCCQ-B1L1と、電源電圧ラインVCCQ-B1L2と、電源電圧ラインVCCQ-L1Lと、電源電圧ラインVDD-L1Lと、グランド電圧ラインGND-B1L1と、グランド電圧ラインGND-B1L2と、グランド電圧ラインGND-L1Lとを有する。
【００５１】
バッファB1は電源電圧メインラインVCCQ-MLから電源電圧ラインVCCQ-B1L1を介して電源電圧VCCQを受ける。更にバッファB1はグランド電圧メインラインGND-MLからグランド電圧ラインGND-B1L1を介してグランド電圧GNDを受ける。更にバッファB1は電源電圧メインラインVCCQ-MLから電源電圧ラインVCCQ-B1L2を介して電源電圧VCCQを受ける。更にバッファB1はグランド電圧メインラインGND-MLからグランド電圧ラインGND-B1L2を介してグランド電圧GNDを受ける。電源電圧メインラインVCCQ-MLと電源電圧ラインVCCQ-B1L2との間には、電源電圧VCCQを供給するか否かを制御する前述したPMOSスイッチPMOSSWがある。グランド電圧メインラインGND-MLとグランド電圧ラインGND-B1L2との間には、グランド電圧GNDを供給するか否かを選択するNMOSスイッチNMOSSWがある。レベルシフタL1は電源電圧メインラインVCCQ-MLから電源電圧ラインVCCQ-L1Lを介して電源電圧VCCQを受ける。更にレベルシフタL1はグランド電圧メインラインGND-MLからグランド電圧ラインGND-L1Lを介してグランド電圧GNDを受ける。レベルシフタL1は電源電圧メインラインVDD-MLから電源電圧ラインVDD-L1Lを介して電源電圧VDDを受ける。
【００５２】
図９は半導体集積回路装置のバッファの構成及び動作の詳細図である。
【００５３】
バッファB1はトライステートバッファTSBと出力段としての出力バッファOBFとを有する。トライステートバッファTSBは電源電圧VCCQを電源電圧ラインVCCQ-B1L1から受け、グランド電圧GNDをグランド電圧ラインGND-B1L1から受ける。
【００５４】
出力バッファOBFはPMOSトランジスタPMOSとNMOSトランジスタNMOSとを有する。出力バッファOBFは電源電圧メインラインVCCQ-MLからの電源電圧VCCQをPMOSスイッチPMOSSWを介して電源電圧ラインVCCQ-B1L2から受け、グランド電圧メインラインGND-MLからのグランド電圧GNDをNMOSスイッチNMOSSWを介してグランド電圧ラインGND-B1L2から受ける。
【００５５】
PMOSスイッチPMOSSWに関して、ソースと基板は電源電圧メインラインVCCQ-MLに接続されており、ドレインは電源電圧ラインVCCQ-B1L2に接続されており、ゲートには電源イネーブル信号PENが入力される。
【００５６】
出力バッファのPMOSトランジスタPMOSに関して、ソースと基板は電源電圧ラインVCCQ-B1L2に接続されており、ドレインはDDR用パッドDDR-PADに接続されており、ゲートの電圧はトライステートバッファにより制御される。
【００５７】
出力バッファのNMOSトランジスタNMOSに関して、ソースと基板はグランド電圧ラインGND-B1L2に接続されており、ドレインはDDR用パッドDDR-PADに接続されており、ゲートの電圧はトライステートバッファにより制御される。
【００５８】
NMOSスイッチNMOSSWに関して、ソースと基板はグランド電圧メインラインGND-MLに接続されており、ドレインはグランド電圧ラインGND-B1L2に接続されており、ゲートには反転された電源イネーブル信号PENが入力される。
【００５９】
図９の表にあるように、トライステートバッファTSBは出力イネーブル信号OENがHiレベルのときに出力イネーブル状態（出力ENBL状態とする）となり、出力イネーブル信号OENがLoレベルのときに出力ハイインピーダンス状態（出力Hi-z状態とする）となる。
【００６０】
出力ENBL状態であるときは、出力バッファのPMOSトランジスタPMOS及びNMOSトランジスタが出力信号COUTの状態に従ってオンオフ動作し、出力信号COUTがDDR用パッドDDR-PADを介して外部に出力される。出力Hi-z状態であるときは、出力バッファのPMOSトランジスタPMOS及びNMOSトランジスタNMOSの両方がオフ状態となり、出力信号COUTがDDR用パッドDDR-PADを介して外部に出力されない。出力ENBL状態のとき、出力信号COUTがHiレベルであればDDR用パッドDDR-PADがHiレベルとなり、出力信号COUTがLoレベルであればDDR用パッドDDR-PADがLoレベルとなる。
【００６１】
電源イネーブル信号PENによってPMOSスイッチPMOSSW及びNMOSスイッチがオンとなり電源電圧が供給される第一モードにおいて、出力ENBL状態となり、出力信号COUTがDDR用パッドDDR-PADを介して外部に出力される。電源イネーブル信号PENによってPMOSスイッチPMOSSW及びNMOSスイッチがオフとなり電源電圧が供給されない第二モードにおいて、出力Hi-z状態となり、出力信号COUTがDDR用パッドDDR-PADを介して外部に出力されない。
【００６２】
よって、第二モードにおいて、プルアップ抵抗PUとグランド電圧メインラインGND-MLの間には、NMOSスイッチNMOSSWとNMOSトランジスタNMOSという２つのオフ状態のトランジスタがあるために、リーク電流が抑えられる。同じくプルダウン抵抗PDと電源電圧メインラインGND-MLの間には、NMOSスイッチNMOSSWとNMOSトランジスタNMOSという２つのオフ状態のトランジスタがあるために、リーク電流が抑えられる。
【００６３】
又、第二モードにおいては、トライステートバッファTSBとレベルシフタL1以外のDDR用レベルシフタ部DDR-LS及びDDR用入出力部DDR-IOに対するグランド電圧GNDと電源電圧VCCQの供給が遮断されるために、これら回路の低消費電力化が図れる。
【００６４】
図２の入出力回路IOのバッファTB1も、DDR用入出力回路DDR-IOのバッファB1と同じ回路構成となっている出力バッファOBFとトライステートバッファを有している。しかしながら、入出力回路IOのバッファTB1の出力バッファOBFのPMOSトランジスタPMOSの閾値電圧は、DDR用入出力回路DDR-IOのバッファB1のPMOSトランジスタPMOSの閾値電圧よりも高くなっている。同じく入出力回路IOのバッファTB1の出力バッファOBFのNMOSトランジスタNMOSの閾値電圧は、DDR用入出力回路DDR-IOのバッファB1のNMOSトランジスタNMOSの閾値電圧よりも高くなっている。これは、DDR規格における動作に対応するために、入出力回路IOのバッファTB1のPMOSトランジスタPMOS及びNMOSトランジスタNMOSよりもDDR用入出力回路DDR-IOのバッファB1のPMOSトランジスタPMOS及びNMOSトランジスタNMOSは高速に動作する必要があるためである。その結果、入出力回路IOのバッファTB1のPMOSトランジスタPMOS及びNMOSトランジスタNMOSよりもDDR用入出力回路DDR-IOのバッファB1のPMOSトランジスタPMOS及びNMOSトランジスタNMOSはリーク電流も大きくなる。このために上述のようにリーク電流を抑える利点が大きい。一方、入出力回路IOのバッファTB1のPMOSトランジスタPMOS及びNMOSトランジスタNMOSはリーク電流が小さいために特に電源遮断を行っていないため、入出力電源制御部IOPCやPMOSスイッチPMOSSWやNMOSスイッチNMOSSWといった構成要素が不要となり面積の増大を抑えている。尚、閾値電圧を制御するために、DDR用入出力回路DDR-IOのバッファB1のPMOSトランジスタPMOS及びNMOSトランジスタNMOSと、入出力回路IOのバッファTB1のPMOSトランジスタPMOS及びNMOSトランジスタNMOSとの間にて、ゲート長やゲート幅を変更したり、不純物のドープ量を変更したりしている。尚、内部コア回路CoreCを構成するPMOSトランジスタ素子はDDR用入出力回路DDR-IOのバッファB1の出力バッファOBFのPMOSトランジスタPMOSよりも閾値電圧が高くなっており、同じく内部コア回路CoreCを構成するNMOSトランジスタ素子は、DDR用入出力回路DDR-IOのバッファB1の出力バッファOBFのNMOSトランジスタPMOSよりも閾値電圧が高くなっている。これは内部コア回路CoreCのトランジスタ素子は出力バッファOBFのトランジスタ素子よりも高速動作や小型化が求められ、耐圧は求められないからである。入出力回路IOのバッファTB1の出力バッファOBFのPMOSトランジスタPMOSとDDR用入出力回路DDR-IOのバッファB1のPMOSトランジスタPMOSとはトランジスタの縦構造が同じである。同じく入出力回路IOのバッファTB1の出力バッファOBFのNMOSトランジスタNMOSとDDR用入出力回路DDR-IOのバッファB1のNMOSトランジスタNMOSとはトランジスタの縦構造が同じである。内部コア回路CoreCを構成するPMOSトランジスタ素子とDDR用入出力回路DDR-IOのバッファB1のPMOSトランジスタPMOSとはトランジスタの縦構造が異なる。同じく内部コア回路CoreCを構成するNMOSトランジスタ素子とDDR用入出力回路DDR-IOのバッファB1のNMOSトランジスタNMOSとはトランジスタの縦構造が異なる。DDR用入出力回路DDR-IOのバッファB1のPMOSトランジスタPMOSのゲート絶縁膜の酸化膜（又は酸窒化膜）の膜厚は、内部コア回路CoreCを構成するPMOSトランジスタ素子のゲート絶縁膜の酸化膜（又は酸窒化膜）の膜厚よりも厚い。同じくDDR用入出力回路DDR-IOのバッファB1のNMOSトランジスタNMOSのゲート絶縁膜の酸化膜（又は酸窒化膜）の膜厚は、内部コア回路CoreCを構成するNMOSト���ンジスタ素子のゲート絶縁膜の酸化膜（又は酸窒化膜）の膜厚よりも厚い。DDR用入出力回路DDR-IOのバッファB1のPMOSトランジスタPMOSのゲート絶縁膜上のゲート電極はポリシリコン膜である一方、内部コア回路CoreCを構成するPMOSトランジスタ素子のゲート絶縁膜はハフニウムを有するものでありつつこのゲート絶縁膜上のゲート電極はチタン及びアルミニウムを含んだメタルゲートである。同じくDDR用入出力回路DDR-IOのバッファB1のNMOSトランジスタNMOSのゲート絶縁膜上のゲート電極はポリシリコン膜である一方、内部コア回路CoreCを構成するNMOSトランジスタ素子のゲート絶縁膜はハフニウムを有するものでありつつこのゲート絶縁膜上のゲート電極はチタン及びランタンを含んだメタルゲートである。
【００６５】
又、第一パワースイッチPSW1や第二パワースイッチPSW2の制御と、PMOSスイッチPMOSSWやNMOSスイッチNMOSSWの制御とは別個に行われ、適宜動作が不要な回路の電源遮断を行うことで、半導体集積回路装置LSIの低消費電力化を図っている。
【００６６】
尚、第一モードにおいてはトライステートバッファTSBが出力Hi-z状態となることはあるが、第二モードにおいては、トライステートバッファTSBが出力ENBL状態とはならない。
【００６７】
図１０はサブ電源ラインとメイン電源ラインと半導体集積回路装置との関係を示した図である。
【００６８】
図１０の表にあるように、各種サブ電源ラインは共通化可能であるために、共通化されており、電源ラインRL1〜RL5の５本にされている。
【００６９】
PMOSスイッチPMOSSWやNMOSスイッチNMOSSWを介さないで、直接メイン電源ラインとしての電源電圧メインラインVDD-MLに接続される、電源電圧ラインVDD-LSL、電源電圧ラインVDD-PCL、電源電圧ラインVDD-TLSL、電源電圧ラインVDD-L1Lは、電源ラインRL1に共通化されている。
【００７０】
PMOSスイッチPMOSSWやNMOSスイッチNMOSSWを介さないで、直接メイン電源ラインとしてのグランド電圧メインラインGND-MLに接続される、グランド電圧ラインGND-LSL2、グランド電圧ラインGND-PCL、グランド電圧ラインGND-TBL、グランド電圧ラインGND-TLSL、グランド電圧ラインGND-B1L1、グランド電圧ラインGND-L1Lは、電源ラインRL2に共通化されている。
【００７１】
PMOSスイッチPMOSSWやNMOSスイッチNMOSSWを介さないで、直接メイン電源ラインとしての電源電圧メインラインVCCQ-MLに接続される、電源電圧ラインVCCQ-PCL、電源電圧ラインVCCQ-TBL、電源電圧ラインVCCQ-TLSL、電源電圧ラインVCCQ-B1L1、電源電圧ラインVCCQ-L1Lは、電源ラインRL3に共通化されている。
【００７２】
PMOSスイッチPMOSSWを介して、メイン電源ラインとしての電源電圧メインラインVCCQ-MLに接続される、電源電圧ラインVCCQ-B2L、電源電圧ラインVCCQ-LSL、電源電圧ラインVCCQ-B1L2は、電源ラインRL4に共通化されている。
【００７３】
NMOSスイッチNMOSSWを介して、メイン電源ラインとしてのグランド電圧メインラインGND-MLに接続される、グランド電圧ラインGND-B2L、グランド電圧ラインGND-LSL1、グランド電圧ラインGND-B1L2は、電源ラインRL5に共通化されている。
【００７４】
このように電源供給がスイッチング制御されないで、電源電圧VDDが供給されるものは電源ラインRL1に共通化されている。同じく、電源供給がスイッチング制御されないで、グランド電圧GNDが供給されるものは電源ラインRL2に共通化されている。同じく、電源供給がスイッチング制御されないで、電源電圧VCCQが供給されるものは電源ラインRL3に共通化されている。同じく、電源供給がスイッチング制御されて、電源電圧VCCQが供給されるものは電源ラインRL4に共通化されている。同じく、電源供給がスイッチング制御されて、電源電圧GNDが供給されるものは電源ラインRL5に共通化されている。
【００７５】
図１０の構成図にあるように、これら電源ラインRL1〜RL5は矩形の半導体集積回路装置LSIを形成する４辺に沿ってリング状に形成されている。これら電源ラインRL1〜RL5は入出力回路IOUやDDR用入出力回路DDR-IOU上に平面視において重なるように配置されており、内部コア回路CoreCを取り囲むように配置されている。更に斜線にて示されたグランドメインラインGND-ML、電源電圧メインラインVDD-ML、電源電圧メインラインVCCQ-MLは電源ラインRL1〜RL5に平面視において重なるように配置されている。
【００７６】
このように電源ラインを共通化して出力回路IOUやDDR用入出力回路DDR-IOUに重なるように配置することで、レイアウト面積の縮小を行っている。
【００７７】
尚、DDR用入出力回路DDR-IOUは入出力機能両方を有していたが、出力機能のみを有していてもよく、その場合は、DDR用入出力セルDDR-IOCLのバッファB2やレベルシフタL3、L4は不用であるために削減される。
【００７８】
更に、電源ラインRL1は電源電圧VDDの供給がスイッチング制御されない電源電圧ラインVDD-L3Lとも共通化されてよく、電源ラインRL2はグランド電圧GNDの供給がスイッチング制御されないグランド電圧ラインGND-L3Lとも共通化されてよい。
【００７９】
（変形例１）
図１１は入出力セルコアと、入出力電源制御部、PMOSスイッチ、及びNMOSスイッチとの関係を示した図である。
【００８０】
入出力セルコアIOCP-Cが１つにつき、入出力電源制御部IOPCと、PMOSスイッチPMOSSWと、NMOSスイッチNMOSSWとは１つ存在する。このようにすることで、個別のDDR用入出力セルDDR-IOCLごとに電源供給の制御を行うことが可能となるので、よりきめ細かく出力バッファOBFのリーク電流の削減や、トライステートバッファTSBとレベルシフタL1以外のDDR用レベルシフタ部DDR-LS及びDDR用入出力部DDR-IOの消費電力の削減が可能となる。
入出力セルコアIOCL-Cの数だけ電源ラインR4と電源ラインR5が分離される。
【００８１】
（変形例２）
図１２は入出力セルコアと、入出力電源制御部、PMOSスイッチ、及びNMOSスイッチとの関係を示した図である。
【００８２】
入出力電源制御部IOPCと、PMOSスイッチPMOSSWと、NMOSスイッチNMOSSWは複数の入出力セルコアIOCL-Cにて共通化されている。このようにすることで、入出力電源制御部IOPCと、PMOSスイッチPMOSSWと、NMOSスイッチNMOSSWは複数の入出力セルコアIOCL-Cにて共通化されているために、数を減らすことができ、レイアウト縮小に伴い半導体集積回路装置LSIの面積を縮小できる。
【００８３】
（変形例３）
図１３は入出力セルコアと、入出力電源制御部、PMOSスイッチ、及びNMOSスイッチとの関係を示した図である。
【００８４】
入出力電源制御部IOPCは、複数のPMOSスイッチPMOSSWと、複数のNMOSスイッチNMOSSWと、複数の入出力セルコアIOCL-Cにて共通化されている。更にDDR用入出力セルDDR-IOCLがN個あることに対応して、入出力セルコアIOCL-CはN個あり、PMOSスイッチPMOSSW及び複数のNMOSスイッチNMOSSWはK個ある。ここでN及びKは自然数であり、Kは１より大きく、NはKよりも大きいという形になっている。このようにすることで、入出力電源制御部IOPCは複数のPMOSスイッチPMOSSWと、複数のNMOSスイッチNMOSSWは複数の入出力セルコアIOCL-Cにて共通化されているために、数を減らすことができ、レイアウト縮小に伴い半導体集積回路装置LSIの面積を縮小できる。更に複数のPMOSスイッチPMOSSWと複数のNMOSスイッチNMOSSWとがあることで、複数の入出力セルコアIOCL-Cに対する電源電圧VCCQやグランド電圧GNDの供給能力を高めることができる。更に上述のようなNやKの関係とすることで、電源電圧VCCQやグランド電圧GNDの供給能力を適切に高めつつ、複数のPMOSスイッチPMOSSWと複数のNMOSスイッチNMOSSWの数を削減し、レイアウト縮小に伴い半導体集積回路装置LSIの面積を縮小できる。
【００８５】
（変形例４）
図１４は入出力セルコアと、入出力電源制御部、PMOSスイッチ、及びNMOSスイッチとの関係を示した図である。
【００８６】
３つ以上の複数のグループがあればいいのだが、ここでは簡単のために２つのグループに分かれることを前提に話を進める。
【００８７】
複数の入出力セルコアIOCL-Cと、複数の入出力電源制御部IOPCと、複数のPMOSスイッチPMOSSWと、複数のNMOSスイッチNMOSSWはグループG1とグループG2に分けられる。
【００８８】
グループG1の入出力電源制御部IOPCは、複数のグループG1のPMOSスイッチPMOSSWと、複数のグループG1のNMOSスイッチNMOSSWと、複数のグループG1の入出力セルコアIOCL-Cにて共通化されている。更にグループG1のDDR用入出力セルDDR-IOCLがN1個あることに対応して、入出力セルコアIOCL-CはN1個あり、PMOSスイッチPMOSSW及び複数のNMOSスイッチNMOSSWはK1個ある。ここでN1及びK1は自然数であり、K1は１より大きく、N1はK1よりも大きいという形になっている。このようにすることで、グループG1の入出力電源制御部IOPCは複数のPMOSスイッチPMOSSWと、複数のNMOSスイッチNMOSSWは複数の入出力セルコアIOCL-Cにて共通化されているために、数を減らすことができ、レイアウト縮小に伴い半導体集積回路装置LSIの面積を縮小できる。更に複数のPMOSスイッチPMOSSWと複数のNMOSスイッチNMOSSWとがあることで、複数の入出力セルコアIOCL-Cに対する電源電圧VCCQやグランド電圧GNDの供給能力を高めることができる。更に上述のようなN1やK1の関係とすることで、電源電圧VCCQやグランド電圧GNDの供給能力を適切に高めつつ、複数のPMOSスイッチPMOSSWと複数のNMOSスイッチNMOSSWの数を削減し、レイアウト縮小に伴い半導体集積回路装置LSIの面積を縮小できる。
【００８９】
グループG2の入出力電源制御部IOPCは、複数のグループG2のPMOSスイッチPMOSSWと、複数のグループG2のNMOSスイッチNMOSSWと、複数のグループG2の入出力セルコアIOCL-Cにて共通化されている。更にグループG2のDDR用入出力セルDDR-IOCLがN2個あることに対応して、入出力セルコアIOCL-CはN2個あり、PMOSスイッチPMOSSW及び複数のNMOSスイッチNMOSSWはK2個ある。ここでN2及びK2は自然数であり、K2は１より大きく、N2はK2よりも大きいという形になっている。このようにすることで、グループG2の入出力電源制御部IOPCは複数のPMOSスイッチPMOSSWと、複数のNMOSスイッチNMOSSWは複数の入出力セルコアIOCL-Cにて共通化されているために、数を減らすことができ、レイアウト縮小に伴い半導体集積回路装置LSIの面積を縮小できる。更に複数のPMOSスイッチPMOSSWと複数のNMOSスイッチNMOSSWとがあることで、複数の入出力セルコアIOCL-Cに対する電源電圧VCCQやグランド電圧GNDの供給能力を高めることができる。更に上述のようなN2やK2の関係とすることで、電源電圧VCCQやグランド電圧GNDの供給能力を適切に高めつつ、複数のPMOSスイッチPMOSSWと複数のNMOSスイッチNMOSSWの数を削減し、レイアウト縮小に伴い半導体集積回路装置LSIの面積を縮小できる。
【００９０】
更にグループG1やグループG2とは異なる構造を持つグループG11やグループG12がある。グループG11は図１２に示した入出力電源制御部IOPCと、PMOSスイッチPMOSSWと、NMOSスイッチNMOSSWと２つの入出力セルコアIOCL-Cにて構成されている。グループG12は構成としては図２で示した入出力セルIOCLと同じ構成となっている。しかしながらグループG12のDDR用入出力セルDDR-IOCLは、ランダムアクセスメモリDDRと信号をやり取りを行う。グループG1とグループG2とグループG11とで別々に入出力電源制御部IOPCを持つので、グループG1とグループG2とグループG11にて別々に電源制御が可能となる。
【００９１】
グループの数だけ電源ラインR4と電源ラインR5が分離される。グループG12は電源ラインR4や電源ラインR5を有さないので、ここでは電源ラインR4と電源ラインR5とがグループG1用とグループG2用とグループG11用で３つとなる。
【００９２】
図１５は図１４にて説明したグループとランダムアクセスメモリとの関係を示した図である。
【００９３】
DDR用入出力回路DDR-IOUは以下に示す複数の外部端子を有する。複数の外部端子のそれぞれは、複数のDDR用入出力セルDDR-IOCLのそれぞれのDDR用パッドDDR-PADである。複数の外部端子のそれぞれは、複数のDDR用外部信号ラインのそれぞれを介してランダムアクセスメモリDDRに接続されている。
【００９４】
複数の外部端子は、クロック端子CKと、反転クロック端子CK#と、複数のアドレス端子A[0：11]と、複数のバンクセレクト端子BA[0：1]と、クロックイネーブル端子CKEと、終端抵抗制御端子ODTと、チップセレクト端子CS#と、ロウアドレスストローブ端子RAS#と、カラムアドレスストローブ端子CAS#と、ライトイネーブル端子WE#と、セルフリフレッシュ端子SDSELFと、リセット端子RESET#と、複数のデータライトマスクイネーブル端子DM[0：2]と、複数のデータストローブ端子DQS[0：2]と、複数のデータ端子DQ[0：15]とで構成される。
【００９５】
クロック端子CKは、DDR用入出力回路DDR-IOUから入出力される様々な信号を同期させるためのクロック信号が、DDR用入出力回路DDR-IOUからランダムアクセスメモリDDRに出力されるための端子である。反転クロック端子CK#は、クロック信号が反転した反転クロック信号が、DDR用入出力回路DDR-IOUからランダムアクセスメモリDDRに出力されるための端子である。複数のアドレス端子A[0：11]のそれぞれは、ランダムアクセスメモリDDRにおけるデータ格納場所を指定するアドレス信号が、DDR用入出力回路DDR-IOUからランダムアクセスメモリDDRに出力されるための端子である。複数のバンクセレクト端子BA[0：1]のそれぞれは、アクセスするメモリバンクを指定するバンクアドレス信号が、DDR用入出力回路DDR-IOUからランダムアクセスメモリDDRに出力されるための端子である。クロックイネーブル端子CKE#は、ランダムアクセスメモリDDRに入力されるクロック信号や反転クロック信号が有効か無効かを決定するクロックイネーブル信号が、DDR用入出力回路DDR-IOUからランダムアクセスメモリDDRに出力されるための端子である。前に説明したプルアップ抵抗PUやプルダウン抵抗PDは終端抵抗としてランダムアクセスメモリDDR内にあるものがある。この場合のランダムアクセスメモリDDRはDDRの次世代版の規格である、DDR2（ダブルデータレート２）やDDR3（ダブルデータレート３）に対応している。このようにDDR2やDDR3の規格に対応したランダムアクセスメモリDDRの場合においては、終端抵抗調整端子ODTは、終端抵抗調整のための終端抵抗制御信号が、DDR用入出力回路DDR-IOUからランダムアクセスメモリDDRに出力されるための端子である。DDR2やDDR3の規格に対応していないランダムアクセスメモリDDRの場合は終端抵抗調整端子ODTは存在しない。チップセレクト端子CS#は、ランダムアクセスメモリDDRを用いるか否かを決定するチップセレクト信号が、DDR用入出力回路DDR-IOUからランダムアクセスメモリDDRに出力されるための端子である。ロウアドレスストローブ端子RAS#は、ロウアドレスを同期させるためロウアドレスストローブ信号が、DDR用入出力回路DDR-IOUからランダムアクセスメモリDDRに出力されるための端子である。ロウアドレスはDDR用入出力回路DDR-IOUから入出力されるランダムアクセスメモリDDRにおけるデータ格納場所を示すものである。カラムアドレスストローブ端子CAS#は、カラムアドレスを同期させるためカラムアドレスストローブ信号が、DDR用入出力回路DDR-IOUからランダムアクセスメモリDDRに出力されるための端子である。カラムアドレスはDDR用入出力回路DDR-IOUから入出力されるランダムアクセスメモリDDRにおけるデータ格納場所を示すものである。ライトイネーブル端子WE#は、ランダムアクセスメモリDDRに対する書き込みが可能か否かを決定するためのライトイネーブル信号が、DDR用入出力回路DDR-IOUからランダムアクセスメモリDDRに出力されるための端子である。セルフリフレッシュ端子SDSELFはセルフリフレッシュを制御するためのセルフリフレッシュ制御信号が、DDR用入出力回路DDR-IOUからランダムアクセスメモリDDRに出力されるための端子である。リセット端子RESET#は、ランダムアクセスメモリDDRに対してリセット信号を出力するための端子である。複数のデータライトマスクイネーブル端子DM[0：2]のそれぞれは、ランダムアクセスメモリDDRに対する書���込みデータをマスクするためのデータマスク信号が、DDR用入出力回路DDR-IOUとランダムアクセスメモリDDRとの間にて入出力されるための端子である。複数のデータストローブ端子DQS[0：2]のそれぞれは、DDR用入出力回路DDR-IOUから入出力されるデータ信号を同期させるためのデータストローブ信号が、DDR用入出力回路DDR-IOUとランダムアクセスメモリDDRとの間にて入出力されるための端子である。複数のデータ端子DQ[0：15]のそれぞれは、DDR用入出力回路DDR-IOUから入出力されるデータ信号が、DDR用入出力回路DDR-IOUとランダムアクセスメモリDDRとの間にて入出力されるための端子である。尚、データストローブ信号の立ち上がりと立ち下がりのうちのどちらか一方にデータ信号は同期する。クロック信号の立ち上がりには、データ信号、データストローブ信号、データマスクイネーブル信号以外の、DR用入出力回路DDR-IOUからランダムアクセスメモリDDRに出力される信号が同期する。
【００９６】
ここで、[0：A]（Aは自然数）というものがあるが、これは０番目からA番目までの端子があることを示している。更に＃の符号はLoレベルアクティブを示している。
【００９７】
ここでグループG1に対応する端子は、複数のアドレス端子A[0：11]と、複数のバンクセレクト端子BA[0：1]と、終端抵抗制御端子ODTと、セルフリフレッシュ端子SDSELFと、リセット端子RESET#と、複数のデータライトマスクイネーブル端子DM[0：2]と、複数のデータストローブ端子DQS[0：2]と、複数のデータ端子DQ[0：15]となる。グループG2に対応する端子は、チップセレクト端子CS#と、ロウアドレスストローブ端子RAS#と、カラムアドレスストローブ端子CAS#と、ライトイネーブル端子WE#となる。グループG11はクロック端子CKと、反転クロック端子CK#となる。グループG12はクロックイネーブル端子CKEとなる。
【００９８】
図１６は電子装置内のランダムアクセスメモリと半導体集積回路装置の動作タイミングチャートを表した図である。
【００９９】
ランダムアクセスメモリDDRは、アクティブ状態ACT、スリープ状態SLEEP、パワーダウン状態PowerDがあり、これらランダムアクセスメモリDDRの状態に対応して、半導体集積回路装置LSIはステータスST1、ステータスST2、ステータスST3があり、更に遷移期間TPがある。
【０１００】
アクティブ状態ACTは、ランダムアクセスメモリDDRに対してデータの書き込み読み出しが可能な状態である。スリープ状態SLEEPは、ランダムアクセスメモリDDRに対してデータの書き込み読み出しが不可能な状態であり、ランダムアクセスメモリDDR内に格納されたデータを保持している状態である。スリープ状態SLEEPにおいては、アクティブ状態ACTよりもランダムアクセスメモリDDRの消費電力が低い状態である。パワーダウン状態PowerDはクロックイネーブル端子CKEからの信号、クロック端子CKからのクロック信号、及び反転クロック端子CK#からのクロック信号以外をランダムアクセスメモリDDRは無視し、スリープ状態よりもランダムアクセスメモリDDRが低消費電力な状態である。
【０１０１】
図１６の表にあるように、ステータスST1では、グループG1とグループG2とグループG11のPMOSスイッチPMOSSWとNMOSスイッチNMOSSWがオンとなり、出力バッファOBFは出力ENBL状態となる。ステータスST2では、グループG1とグループG11のPMOSスイッチPMOSSWとNMOSスイッチNMOSSWがオフとなり、出力バッファOBFは出力Hi-z状態となる一方、グループG2のPMOSスイッチPMOSSWとNMOSスイッチNMOSSWがオンとなり、出力バッファOBFは出力ENBL状態となる。ステータスST3では、グループG1とグループG2のPMOSスイッチPMOSSWとNMOSスイッチNMOSSWがオフとなり、出力バッファOBFは出力Hi-z状態となる一方、グループG11のPMOSスイッチPMOSSWとNMOSスイッチNMOSSWがオンとなり、出力バッファOBFは出力ENBL状態となる。遷移期間TPでは、PMOSスイッチPMOSSWやNMOSスイッチNMOSSWがオン、オフの遷移期間となり、出力バッファOBFが出力Hi-z状態となる。
【０１０２】
図１６の動作タイミングチャートにあるように、ステータスST1の時はランダムアクセスメモリDDRがアクティブ状態ACTであるために、データのやり取りが半導体集積回路装置LSIとランダムアクセスメモリDDRとの間にて行われるため、第一モードとなっているグループG1、グループG2、グループG11及びグループG12のDDR用入出力セルDDR-IOCLで信号入出力処理がなされて消費電力が大きな状態となる。その後、ランダムアクセスメモリはスリープ状態SLEEPとなり、半導体集積回路装置LSIは遷移期間TPとなる。遷移期間TP後、PMOSスイッチPMOSSWやNMOSスイッチNMOSSWの状態が安定したらステータスST2となる。ステータスST2の時は、データのやり取りが半導体集積回路装置LSIとランダムアクセスメモリDDRとの間にて無く、グループG2及びグループG12のDDR用入出力セルDDR-IOCLからのスリープ状態SLEEPとするために必要な出力信号が、ランダムアクセスメモリDDRに出力される。この時、グループG2のDDR用入出力セルDDR-IOCLは第一モードであり、グループG1及びグループG11のDDR用入出力セルDDR-IOCLは第二モードである。その後半導体集積回路装置LSIは遷移期間TPとなる。遷移期間TP後、PMOSスイッチPMOSSWやNMOSスイッチNMOSSWの状態が安定したらステータスST1となり、ランダムアクセスメモリDDRがアクティブ状態ACTとなる。その後半導体集積回路装置LSIは遷移期間TPとなる。遷移期間TP後、PMOSスイッチPMOSSWやNMOSスイッチNMOSSWの状態が安定したらステータスST3となる。ステータスST3の時は、データのやり取りが半導体集積回路装置LSIとランダムアクセスメモリDDRとの間にて無く、グループG11及びグループG12のDDR用入出力セルDDR-IOCLからパワーダウン状態PowerDとするために必要な出力信号が、ランダムアクセスメモリDDRに出力される。この時、グループG11のDDR用入出力セルDDR-IOCLは第一モードであり、グループG1及びグループG2のDDR用入出力セルDDR-IOCLは第二モードである。尚、内部コア回路CoreCに電源電圧を供給するための第一パワースイッチPSW1と第二パワースイッチPSW2のスイッチングタイミングと、上述したステータスや遷移期間TPとは無関係となっている。
【０１０３】
このように複数のグループ分けを行い、アクティブ状態ACTにおいては、全てのグループのDDR用入出力セルDDR-IOCLが信号入出力動作を行い、スリープ状態SLEEPやパワーダウン状態PowerDにおいては動作が必要なDDR用入出力セルDDR-IOCLが信号入出力動作を行いつつ動作が不要なDDR用入出力セルDDR-IOCLはPMOSスイッチPMOSSWやNMOSスイッチNMOSSWがオフされることでリーク電流が低減される。又、グループG12のDDR用入出力セルDDR-IOCLはアクティブ状態ACT、スリープ状態SLEEP、及びパワーダウン状態PowerDの全ての状態において動作する必要があるために、その構造が入出力セルIOCLと同じとなっており、入出力電源制御部IOPC、PMOSスイッチPMOSSW、及びNMOSスイッチNMOSSWが必要ないために面積が小さくなる。
【０１０４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【符号の説明】
【０１０５】
ED  電子装置
LSI  半導体集積回路装置
DDR  ランダムアクセスメモリ
MPU  マイクロプロセッシングユニット
AC  アナログ回路
REGレギュレータ
CoreC  内部コア回路
DDR-IOU  DDR用入出力回路
IOU  入出力回路
DDR-OSL  DDR用外部信号ライン
OSL  外部信号ライン
IOCL  入出力セル
PAD  パッド
PU  プルアップ抵抗
PD  プルダウン抵抗
IO  入出力部
LS  レベルシフタ部
VCCQ-T  電源電圧端子
VCCQD-T  電源電圧検出端子
VDD-T  電源電圧端子
OEN-T  出力イネーブル端子
COUT-T  出力信号端子
VDDD-T  電源電圧検出端子
CIN-T  入力信号端子
IEN-T  入力イネーブル端子
GND-T  グランド端子
TL1〜TL4  レベルシフタ
TB1、TB2  バッファ
DDR-IOCL  DDR用入出力セル
DDR-PAD  DDR用パッド
DDR-IO  DDR用入出力部
DDR-PAD   DDR用パッド
DDR-LS  DDR用レベルシフタ部
IOPC  入出力電源制御部
GND-T1  グランド端子
GND-T2  グランド端子
VCCQ-T1  電源電圧端子
VCCQ-T2  電源電圧端子
PEN-T  電源イネーブル信号端子
L1〜L4  レベルシフタ
PMOSSW   PMOSスイッチ
NMOSSW   NMOSスイッチ
B1、B2  バッファ
IOPC  入出力電源制御部
C1〜C3  制御論理
IOCL-C  入出力セルコア
PSCD  電源電圧検出回路
VDD-ML  電源電圧メインライン
VCCQ-ML  電源電圧メインライン
GND-ML  グランド電圧メインライン
GND-PAD  グランドパッド
CoreV-PAD  コア電圧用パッド
VCCQ-PAD  電源電圧用パッド
VDD-L1L  電源電圧ライン
VDD-L2L  電源電圧ライン
VDD-L3L  電源電圧ライン
GND-L1L  グランド電圧ライン
GND-L2L  グランド電圧ライン
GND-L3L  グランド電圧ライン
PSW1  第一パワースイッチ
PSW2  第二パワースイッチ
Core1  第一コア回路
Core2  第二コア回路
Core3  第三コア回路
VCCQ-TBL  電源電圧ライン
VCCQ-TLSL  電源電圧ライン
VDD-TLSL  電源電圧ライン
GND-TBL  グランド電圧ライン
GND-TLSL  グランド電圧ライン
VCCQ-B2L  電源電圧ライン
VCCQ-LSL  電源電圧ライン
VCCQ-PCL  電源電圧ライン
VDD-LSL  電源電圧ライン
VDD-PCL  電源電圧ライン
GND-B2L  グランド電圧ライン
GND-LSL1  グランド電圧ライン
GND-LSL2  グランド電圧ライン
GND-PCL  グランド電圧ライン
VCCQ-B1L1  電源電圧ライン
VCCQ-B1L2  電源電圧ライン
VCCQ-L1L  電源電圧ライン
VDD-L1L  電源電圧ライン
GND-B1L1  グランド電圧ライン
GND-B1L2  グランド電圧ライン
GND-L1L  グランド電圧ライン
TSB  トライステートバッファ
OBF  出力バッファ
PMOS   PMOSトランジスタ
NMOS   NMOSトランジスタ
RL1〜RL5  電源ライン
CK  クロック端子
CK#  反転クロック端子
A  アドレス端子
BA  バンクセレクト端子
CKE  クロックイネーブル端子
ODT  終端抵抗制御端子
CS#  チップセレクト端子
RAS#  ロウアドレスストローブ端子
CAS#  カラムアドレスストローブ端子
WE#  ライトイネーブル端子
SDSELF  セルフリフレッシュ端子
RESET#  リセット端子
DM  データライトマスクイネーブル端子
DQS  データストローブ端子
DQ  データ端子
ACT  アクティブ状態
SLEEP  スリープ状態
PowerD  パワーダウン状態
ST1  ステータス
ST2  ステータス
ST3  ステータス
TP  遷移期間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2014081982.tif 000013
【図１２】
2014081982.tif 000014
【図１３】
2014081982.tif 000015
【図１４】
2014081982.tif 000016
【図１５】
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【図１６】
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