(57)【要約】【課題】デジタル面積を従来のΔΣ変調器の構成より小さくすることができるカスケードΔΣ変調器及びそのデジタル−アナログ変換器を提供すること。【解決手段】デジタル−アナログ変換器２は、カスケードΔΣ変調器３０と、カスケードΔΣ変調器３０に接続されるスイッチトキャパシタ回路４０とを備える。カスケードΔΣ変調器３０は、第１のモジュレータ３１と、第１のモジュレータの量子化ノイズをＫ倍する第１の乗算器３２と、第１の乗算器に接続される第２のモジュレータ３３と、第２のモジュレータに接続され、次数に応じて従属接続される複数の微分器３４とを備える。第１のモジュレータの次数と微分器との次数とが同じ値である。スイッチトキャパシタ回路４０は、微分器３４の出力を１／Ｋ倍する第２の乗算器４１と加算器４２とを備える。【選択図】図４
2014112775.tif 000002
【特許請求の範囲】
【請求項１】
カスケード構成を有し、出力ビット数を低減させるように構成されたカスケードΔΣ変調器において、
入力信号が供給される第１のモジュレータと、
該第１のモジュレータに接続され、該第１のモジュレータの量子化ノイズをＫ倍（Ｋは２以上の整数）する第１の乗算器と、
該第１の乗算器に接続される第２のモジュレータと、
該第２のモジュレータに接続され、次数に応じて従属接続される複数の微分器とを備え、
前記第１のモジュレータの次数と前記複数の微分器との次数とが同じ値であることを特徴とするカスケードΔΣ変調器。
【請求項２】
前記第１のモジュレータが、
前記入力信号を加算する第１の演算器と、該第１の演算器に接続された比較器と、該比較器に接続され、該比較器の出力信号を減算する第２の演算器と、該第２の演算器に接続された遅延回路とを備え、前記第２の演算器から量子化ノイズを取り出すことを特徴とする請求項１に記載のカスケードΔΣ変調器。
【請求項３】
請求項１又は２に記載のカスケードΔΣ変調器と、該カスケードΔΣ変調器に接続されるスイッチトキャパシタ回路とを備えていることを特徴とするデジタル−アナログ変換器。
【請求項４】
前記スイッチトキャパシタ回路が、
前記微分器に接続され、該微分器の出力を１／Ｋ倍する第２の乗算器と、前記第１のモジュレータ及び前記第２の乗算器に接続され、それらの出力を加算する加算器とを備えていることを特徴とする請求項３に記載のデジタル−アナログ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カスケードΔΣ変調器及びそのデジタル−アナログ変換器に関し、より詳細には、デジタル入力信号をアナログ出力信号に変換するカスケードΔΣ変調器及びΔΣ変調を行った後にデジタル−アナログ変換を行うデジタル−アナログ変換器に関し、特に、スイッチドキャパシタ型のΔΣ変調器及びそのデジタル−アナログ変換器に関する。
【背景技術】
【０００２】
従来から、オーバーサンプリングとノイズシェーピングによって折り返し雑音及び量子化雑音を低減できる高分解能なＤ／Ａ（デジタル−アナログ）変換器として、ΔΣ（デルタシグマ）型Ｄ／Ａ変換器が提案されている。このΔΣ型Ｄ／Ａ変換器は、一般的に、多ビットのデジタル入力信号を１ビットのデジタル信号に変換するΔΣ変調器と、このΔΣ変調器の出力信号の高周波成分を除去して、アナログ出力信号を出力するアナログフィルタ（ＬＰＦ）とを有しており、オーバーサンプリングやノイズシェーピングによって、ＰＷＭ変調器よりも低いクロック周波数で高いリニアリティを実現することができる。つまり、この種のΔΣ型Ｄ／Ａ変換器には、ＰＷＭ型Ｄ／Ａ変換器に比べて、消費電力を低減し、かつ精度を向上させることができるというメリットがある。
【０００３】
デルタシグマ型Ｄ／Ａ変換器は、デジタル入力を時間方向に補完してサンプリング周波数を数十倍にする（オーバーサンプリング）。この出力をΔΣモジュレータに通すことで、低ビットのオーバーサンプリングデータにする。ΔΣモジュレータの目的は、高ビットのデジタル入力を、デジタル処理によって低ビットの「ディザ化」されたデジタル出力にする。１ｂｉｔ出力であればパルス幅変調と似た出力になるが、ΔΣモジュレータにより、より良いパルス波形になる。この低ビット出力をＤ／Ａ変換し、パルス幅変調型と同様にローパスフィルタに通すことで折り返し雑音成分や量子化誤差成分を除去してアナログ出力とする。
【０００４】
ところで、ハイエンド用途向けのオーディオ用ΔΣ型Ｄ／Ａ変換器（ＤＡＣ）は、高ＳＮ比が求められる。このΔΣ型ＤＡＣのデジタル部のＳＮ比をあげる方法として、ΔΣ変調器の出力ビット数をあげることが考えられる。出力ビットを１ビット上げるごとに、ＳＮ比を６ｄＢ向上させることができる。
しかしながら、スイッチドキャパシタフィルタ（ＳＣＦ）タイプのΔΣ型ＤＡＣにおいて、ΔΣ変調器の出力ビット数を増やすことは後段のＳＣＦ部のアナログセグメント数を増大させてしまう。
【０００５】
図１は、従来のスイッチドキャパシタフィルタの回路構成図である。このスイッチドキャパシタフィルタ（ＳＣＦ；Ｓｗｉｔｃｈｅｄ  Ｃａｐａｃｉｔｏｒ  Ｆｉｌｔｅｒ）は、サンプリングスイッチ群ＳＷ１及びＳＷ４並びにサンプリングキャップ群Ｃｓを含むアナログセグメント部と、積分キャップＣｉと、演算増幅器などを備えている。ＤＡＣにおいては、デジタル入力信号の信号レベルに応じて容量素子が充電され、この容量素子の充電電圧に応じて演算増幅器がアナログ出力信号を出力する。ΔΣ変調器の出力ビット数がＮの場合、アナログセグメント数は、２のＮ乗に比例するためアナログ面積は増大する。
【０００６】
それに対して、例えば、特許文献１によれば、ΔΣ変調器をカスケード構成にすることで、同等精度のＳＮ比を達成するのに少ない出力ビット数で済むため、アナログセグメント数を減らすことができるとされている。
図２は、従来のデジタル−アナログ変換器を説明するための回路構成図である。図中符号１はデジタル−アナログ（Ｄ／Ａ）変換器、１０はカスケードΔΣ変調器、１１は１段目の第１のモジュレータＭＯＤ１、１２は第１の乗算器、１３は２段目の第２のモジュレータＭＯＤ２、２０はスイッチドキャパシタ回路、２１は第２の乗算器、２２は加算器を示している。
【０００７】
図２に示したＤ／Ａ変換器１は、カスケードΔΣ変調器１０とスイッチドキャパシタ回路２０とから構成されている。カスケードΔΣ変調器１０は、１段目のモジュレータ（ＭＯＤ１）１１と、このモジュレータ１１に接続されてゲインをＫ倍するための第１の乗算器１２と、この第１の乗算器１２に接続された２段目のモジュレータ（ＭＯＤ２）１３とから構成されている。また、スイッチドキャパシタ回路２０は、モジュレータ１３に接続されてゲインを１／Ｋ倍するための第２の乗算器２１と、この第２の乗算器２１に接続されている加算器２２とから構成されている。
【０００８】
つまり、カスケードΔΣ変調器１０の後段にはスイッチドキャパシタ回路２０が設けられている。このスイッチドキャパシタ回路２０は、上述したように、サンプリングスイッチ群及びサンプリングキャップ群を含むアナログセグメント部と、積分キャップＣｉと演算増幅器などを備えているが、図２では、便宜上、ゲインを１／Ｋ倍するための第２の乗算器２１と、アナログ加算するための加算器２２とで表現している。
【０００９】
モジュレータ１１の量子化ノイズＱ１がシェーピングされた−（１−ｚ−１）Ｑ１を乗算器１２でＫ倍したものを次段のモジュレータ１３に出力する。モジュレータ１１の入力と出力の差分がそのまま−（１−ｚ−１）Ｑ１となる。モジュレータ１１の出力と、モジュレータ１３の出力をスイッチドキャパシタ回路２０のサンプリングキャップによりアナログ加算する。モジュレータ１１の出力に対してモジュレータ１３の出力は、１／Ｋ倍する必要があるが、スイッチドキャパシタ回路２０のサンプリングキャップの比をＫ：１にすることで、１／Ｋ倍することができる。
【００１０】
図２に示すように、モジュレータ（ＭＯＤ１）１１の出力をＰ１、モジュレータ（ＭＯＤ２）１３の出力を１／Ｋ倍したものをＰ２とするとそれぞれの信号は以下の式（１），（２）で表される。
【００１１】
【数１】
2014112775.tif 000003
【００１２】
【数２】
2014112775.tif 000004
【００１３】
最終的な信号Ｙは、Ｐ１とＰ２を足し合わせたものであるから、上述した特許文献１によるカスケードΔΣ変調器の伝達関数は、以下の式（３）で表される。
【００１４】
【数３】
2014112775.tif 000005
【００１５】
式（１），式（２）より、上段のパスＰ１と下段のパスＰ２でＭＯＤ１の量子化ノイズＱ１がキャンセルされる。よって、式（３）の伝達関数には、ＭＯＤ１の量子化ノイズＱ１は出力に現れない。Ｌ次のノイズシェーピングされた量子化ノイズＱ２に対して１/Ｋ倍されたものが、カスケードΔΣ変調器の量子化ノイズ特性となる。
【００１６】
上述した伝達関数の式（３）より、入力ゲインＫを大きくすることでＱ２の係数が小さくなるため、高ＳＮ比が実現できる。また、Ｋ＝２倍にすることはＭＯＤ２の出力ビット数が１ビット上げることと等価であり、共にＳＮ比を約６ｄＢ向上させることができる。言い換えれば、同等のＳＮ比を得たい場合、Ｋを大きくすることで、その分ＭＯＤ２の出力ビット数を減らすことができるので、ＭＯＤ２のアナログセグメント数を減らすことができる。
【００１７】
また、図２に示すように、ＭＯＤ１の出力とＭＯＤ２の出力を最終加算する際にＫ：１の比で加算する必要がある。デジタル加算することを考えると、ＭＯＤ２の出力を１／Ｋ倍するため下位ビット拡張する必要がありビット数が増えるため、アナログセグメント数を減らすことはできない。
そこで、サンプリングキャップ比を１：Ｋ倍にし、ＭＯＤ１の出力とＭＯＤ２の出力パスをアナログ加算することで、最終出力のアナログセグメント数を抑えることができる。ＭＯＤ１の出力ビット数をＢ１，ＭＯＤ２の出力ビット数をＢ２とすると、最終出力Ｙのビット数は、√（Ｂ１２+Ｂ２２）となる。
【００１８】
図３は、従来のカスケードΔΣ変調器を用いた２次８ビット精度のＳＮ比を実現するためのデジタル−アナログ変換器の最適化の回路構成図で、上述した特許文献１に開示されているカスケード構成である。
２次８ビット精度のＳＮ比を実現するために、１次５ビットのＭＯＤ１、２次５ビットのＭＯＤ２及びゲイン８倍の乗算器１２を備えている。この時、Ｋ＝８まで入力ゲインをあげることを考える。伝達関数の式（３）より、Ｋを２倍にすることは出力ビットを１ビットあげることと等価になり、どちらもＳＮ比を６ｄＢ向上させることができる。つまり、Ｋ＝８は、ＭＯＤ２の出力ビットを３ビット上昇させる効果がある。よって、伝達関数の式（３）よりＭＯＤ２の２次５ビットから、２次８ビット精度のＳＮ比を得ることができる。なお、Ｋを８以上あげると、ΔΣシステムの安定性がとれないことがある。ΔΣの安定性は、入力ゲインをあげすぎると安定しなくなるが、定量的にはシステムシミュレーションなどを用いて確認することができる。
【００１９】
この時のアナログセグメント数は、ＭＯＤ１が５ビット、ＭＯＤ２が５ビットであるため、アナログセグメント数は合わせて√（５２+５２）＝６ビット分で済む。よって、２次８ビットΔΣ変調器を単体で構成するよりも２ビット分減らすことができる。
なお、例えば、特許文献２には、カスケード構成のΔΣ変調器が開示されている。また、特許文献３には、スイッチドキャパシタ回路を備えたΔΣ変調器が開示されている。また、特許文献４には、ΔΣ変調器を備えたΔΣ型Ｄ／Ａ変換器が開示されている。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】米国特許第７９０３０１５号明細書（Ｂ１）
【特許文献２】特開２００２−１３５１２０号公報
【特許文献３】特開２００６−２１１０４５号公報
【特許文献４】特開２００８−３５０３８号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
しかしながら、上述したカスケード構成の形態をとることで、ΔΣ変調器が２段必要となり、デジタル面積の増大が避けられないという問題がある。本発明は、このような問題点を解消させるために、カスケードΔΣ変調器を構成する第１のモジュレータと、第２のモジュレータの後段に、従属接続された複数の微分器を設け、第１のモジュレータの次数と複数の微分器の次数とは同じ値にすることにより、第２のモジュレータの次数と出力ビット数を下げることができるため、従来のものよりもデジタル面積を削減できるようにしたものである。しかしながら、上述した特許文献１乃至２には、そのような問題点を解決するための構成は何ら開示されていない。また、上述した特許文献３及び４には、スイッチドキャパシタ回路を備えたΔΣ変調器及びΔΣ変調器を備えたΔΣ型Ｄ／Ａ変換器が開示されているだけであって、本発明のようなカスケードΔΣ変調器及びそのデジタル−アナログ変換器の構成については何ら開示されていない。
【００２２】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、デジタル面積を従来のΔΣ変調器の構成より小さくすることができるようにしたカスケードΔΣ変調器及びそのデジタル−アナログ変換器を提供することにある。
【課題を解決するための手段】
【００２３】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、カスケード構成を有し、出力ビット数を低減させるように構成されたカスケードΔΣ変調器（３０）において、入力信号（Ｘ）が供給される第１のモジュレータ（３１）と、該第１のモジュレータ（３１）に接続され、該第１のモジュレータ（３１）の量子化ノイズをＫ倍（Ｋは２以上の整数）する第１の乗算器（３２）と、該第１の乗算器（３２）に接続される第２のモジュレータ（３３）と、該第２のモジュレータ（３３）に接続され、次数に応じて従属接続される複数の微分器（３４）とを備え、前記第１のモジュレータ（３１）の次数と前記複数の微分器（３４）との次数とが同じ値であることを特徴とする。（図４）
【００２４】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記第１のモジュレータ（３１）が、前記入力信号を加算する第１の演算器（３１１）と、該第１の演算器（３１１）に接続された比較器（３１２）と、該比較器（３１２）に接続され、該比較器（３１２）の出力信号を減算する第２の演算器（３１３）と、該第２の演算器（３１３）に接続された遅延回路（３１４）とを備え、前記第２の演算器（３１３）から量子化ノイズ（−Ｑ１）を取り出すことを特徴とする。（図５）
【００２５】
また、請求項３に記載の発明は、請求項１又は２に記載のカスケードΔΣ変調器（３０）と、該カスケードΔΣ変調器（３０）に接続されるスイッチトキャパシタ回路（４０）とを備えていることを特徴とするデジタル−アナログ変換器である。（図４）
【００２６】
また、請求項４に記載の発明は、請求項３に記載の発明において、前記スイッチトキャパシタ回路（４０）が、前記微分器（３４）に接続され、該微分器（３４）の出力を１／Ｋ倍する第２の乗算器（４１）と、前記第１のモジュレータ（３１）及び前記第２の乗算器（４１）に接続され、それらの出力を加算する加算器（４２）とを備えていることを特徴とする。（図４）
【発明の効果】
【００２７】
本発明によれば、カスケードΔΣ変調器を構成する第１のモジュレータと、第２のモジュレータの後段に、従属接続された複数の微分器を設け、第１のモジュレータの次数と前記複数の微分器の次数とは同じ値にすることにより、第２のモジュレータの次数と出力ビット数を下げることができるため、従来のものよりもデジタル面積を削減することができる。
【図面の簡単な説明】
【００２８】
【図１】従来のスイッチドキャパシタフィルタの回路構成図である。
【図２】従来のデジタル−アナログ変換器を説明するための回路構成図である。
【図３】従来のカスケードΔΣ変調器を用いた２次８ビット精度のＳＮ比を実現するためのデジタル−アナログ変換器の最適化の回路構成図である。
【図４】本発明によるカスケードΔΣ変調器を備えたデジタル−アナログ変換器を説明するための回路構成図である。
【図５】図４に示した第１のモジュレータの回路構成図である。
【図６】本発明によるカスケードΔΣ変調器を用いた２次８ビット精度のＳＮ比を実現するためのデジタル−アナログ変換器の最適化の回路構成図である。
【発明を実施するための形態】
【００２９】
以下、図面を参照して本発明の実施例について説明する。  
図４は、本発明によるカスケードΔΣ変調器を備えたデジタル−アナログ変換器を説明するための回路構成図である。図中符号２はデジタル−アナログ（Ｄ／Ａ）変換器、３０はカスケードΔΣ変調器、３１は１段目の第１のモジュレータＭＯＤ１、３２は第１の乗算器、３３は２段目の第２のモジュレータＭＯＤ２、３４は微分器、４０はスイッチドキャパシタ回路、４１は第２の乗算器、４２は加算器を示している。
【００３０】
本発明のデジタル−アナログ変換器２は、カスケードΔΣ変調器３０と、このカスケードΔΣ変調器３０に接続されるスイッチトキャパシタ回路４０とを備えている。
本発明のカスケードΔΣ変調器３０は、カスケード構成を有し、出力ビット数を低減させるように構成されたカスケードΔΣ変調器である。入力信号Ｘが供給される第１のモジュレータ３１と、この第１のモジュレータ３１に接続され、この第１のモジュレータ３１の量子化ノイズをＫ倍（Ｋは２以上の整数）する第１の乗算器３２と、この第１の乗算器３２に接続される第２のモジュレータ３３と、この第２のモジュレータ３３に接続され、次数に応じて従属接続される複数の微分器３４とを備えている。そして、第１のモジュレータ３１の次数と複数の微分器３４との次数とが同じ値であるように構成されている。
【００３１】
また、スイッチトキャパシタ回路４０は、微分器３４に接続され、この微分器３４の出力を１／Ｋ倍する第２の乗算器４１と、第１のモジュレータ３１及び第２の乗算器４１に接続され、それらの出力を加算する加算器４２とを備えている。
つまり、図４に示したカスケードΔΣ変調器３０は、１段目のモジュレータ（ＭＯＤ１）３１と２段目のモジュレータ（ＭＯＤ２）３３と、微分器（１−ｚ−１）Ｎ個を縦続に接続したＮ次の微分器（（１−ｚ−１）Ｎ）３４と、ゲインをＫ’倍するための乗算器４１とを備えている。ここでＮはＭＯＤ１の次数でもある。
【００３２】
ＭＯＤ１の量子化ノイズ−Ｑ１を乗算器３２でＫ’倍したものを次段のモジュレータＭＯＤ２に入力する。ＭＯＤ２に入力された−Ｋ’Ｑ１は、ＭＯＤ２を通ることで−Ｋ’Ｑ１＋（１−ｚ−１）ＬＱ２となる。ここでＬはＭＯＤ２の次数である。さらに、後段の微分器（１−ｚ−１）Ｎと、ゲインを１／Ｋ’倍するための乗算器４１を通ることで、−（１−ｚ−１）ＮＱ１＋１／Ｋ’（１−ｚ−１）Ｌ＋ＮＱ２に変換される。
図４に示したＭＯＤ１の出力をＰ３、微分器の出力を１／Ｋ倍したものをＰ４とするとそれぞれの信号は、以下の式（４），（５）で表される。
【００３３】
【数４】
2014112775.tif 000006
【００３４】
【数５】
2014112775.tif 000007
【００３５】
最終的な信号Ｙは、Ｐ３とＰ４を足し合わせたものであるから、本発明によるカスケードΔΣ変調器の伝達関数は、以下の式（６）で表される。
【００３６】
【数６】
2014112775.tif 000008
【００３７】
式（４）、式（５）より、上段のパスＰ３と下段のパスＰ４で量子化ノイズＱ１がキャンセルされる。ＭＯＤ２の後段には、ＭＯＤ１の次数Ｎと同じ次数であるＮ次の微分器（１−ｚ−１）Ｎをもたせることで、Ｐ３とＰ４のパスを足し合わせにより量子化ノイズＱ１をキャンセルできる。よって、式（６）の伝達関数には、ＭＯＤ１の量子化ノイズＱ１出力には現れない。
【００３８】
図５は、図４に示した第１のモジュレータの回路構成図である。図中符号３１１は第１の演算器、３１２は比較器（量子化器）、３１３は第２の演算器、３１４は遅延回路を示している。
図５に示した第１のモジュレータ（ＭＯＤ１）３１は、入力信号Ｘを加算する第１の演算器３１１と、この第１の演算器３１１に接続された比較器３１２と、この比較器３１２に接続され、この比較器３１２の出力信号を減算する第２の演算器３１３と、この第２の演算器３１３に接続された遅延回路３１４とを備え、第２の演算器３１３から量子化ノイズ−Ｑ１を取り出すように構成されている。
【００３９】
つまり、比較器３１２と遅延回路Ｈ（ｚ）３１４と第１の演算器３１１と第２の演算器３１３とを備えている。比較器３１２の前後の信号を差し引くことで量子化ノイズ−Ｑ１を取り出すことができる。
ＭＯＤ１は、取り出した−Ｑ１をＨ（ｚ）通過後、入力信号にフィードバックかけたノイズフィードバック型構成となる。ＭＯＤ１の入力をＸ、出力をＹとしたときの伝達関数を以下の式（７）に示す。
【００４０】
【数７】
2014112775.tif 000009
【００４１】
図５に示した比較器３１２の前後の信号を差し引くことで得られた−Ｑ１を取り出し、次段のＭＯＤ２に入力している。
上述した特許文献１のカスケードΔΣ変調器は、量子化ノイズＱ１をシェーピングした−（１−ｚ−１）Ｑ１を次段のＭＯＤ２に入力するのに対して、本発明によるカスケードΔΣ変調器は、量子化ノイズ−Ｑ１を次段のＭＯＤ２に入力する点で異なる。
【００４２】
本発明によるカスケードΔΣ変調器の伝達関数の式（６）より、上述した特許文献１の伝達関数の式（３）と比較して、式（６）のノイズシェーピングの次数は、（Ｌ+Ｎ）次であり、式（３）のＬ次よりもＮ次分高い。そのため、同等のＳＮ比を得たい場合、ＭＯＤ２の次数Ｌを−Ｎ次下げることができ、ＭＯＤ２の面積を小さくする、すなわち、デジタル面積を小さくすることができる。
上述した式（６）の伝達関数より、新規カスケード構成もできるだけ入力ゲインＫ’を大きくすることで、Ｑ２の係数が小さくなるため、高ＳＮ比を実現できる。
【００４３】
また、入力ゲインＫ’をできるだけ大きくとるためには、ＭＯＤ１からＭＯＤ２に入力される信号のパワーが小さい方が良い。あるいは、ＭＯＤ２の次数を下げ、システムの安定性あげることで入力ゲインを大きくすることもできる。
また、上述した特許文献１では、量子化ノイズがシェーピングしたものを、次段のモジュレータへ入力しているのに対して、本発明によるカスケード構成では、量子化ノイズのみを次段へ入力しているため、信号のトータルパワーが小さい。よって、入力ゲインＫ’を従来のものよりもあげることができる。
また、本発明によるカスケードΔΣ変調器では、ＭＯＤ２の後段に微分器が接続されているため、同等のＳＮ比を実現したい場合、その分だけＭＯＤ２の次数を下げることができる。よって、入力ゲインＫ’を従来のものよりもあげることができる。
【００４４】
なお、ＭＯＤ２の後段に微分器が接続されているため、微分器の出力後のビット数がＭＯＤ２のビット数よりも大きい。しかし、Ｋ’を従来のものよりも大きくとれるので、同等のＳＮ比を得ようとした場合、その分だけＭＯＤ２の出力ビットを下げることができ、アナログセグメント数を従来のものと同等にすることができる。ＭＯＤ１の出力ビット数をＢ１，ＭＯＤ２直後の微分器の出力ビット数をＢ２とすると、最終出力Ｙのビット数は、√（Ｂ１２+Ｂ２２）となる。
【００４５】
このように、本発明によるカスケードΔΣ変調器は、従来のものよりも同等のＳＮ比、アナログセグメント数でデジタル面積を小さくすることができる。
次に、２次８ビット精度ΔΣ変調器単体を、図３に示した従来例と本発明によるカスケード技術で構成した場合のアナログセグメント数（アナログ面積）、デジタル面積を比較する。
【００４６】
図６は、本発明によるカスケードΔΣ変調器を用いた２次８ビット精度のＳＮ比を実現するためのデジタル−アナログ変換器の最適化の回路構成図である。２次８ビット精度のＳＮ比を実現するために、１次５ビットのＭＯＤ１と１次４ビットのＭＯＤ２と１次の微分器及びゲイン１６倍の乗算器とを備えている。
つまり、第１のモジュレータ３１が１次５ビットで、第１の乗算器３２がゲイン１６倍で、第２のモジュレータ３３が１次４ビットで、微分器３４が１次で、第２の乗算器（４１）がゲイン１／１６倍である。
【００４７】
この時、システムシミュレーションより、Ｋ’＝１６まで入力ゲインをあげることができることがわかった。伝達関数の式（６）より、Ｋ’を２倍にすることは出力ビットを１ビットあげることと等価になり、どちらもＳＮ比を６ｄＢ向上させることができる。つまり、Ｋ’＝１６は、ＭＯＤ２の出力ビットを４ビット上昇させる効果がある。
また、ＭＯＤ２は、１次であるため量子化ノイズＱ２には１次のシェーピングしかかからないが、後段の１次の微分器を通過させることで、合わせて２次のシェーピング効果となる。よって、伝達関数の式（６）よりＭＯＤ２の１次４ビットから、２次８ビット精度のＳＮ比を得ることができる。
【００４８】
この時のアナログセグメント数は、ＭＯＤ１が５ビット、ＭＯＤ２が４ビット、ＭＯＤ２直後の１次の微分器は５ビットであるため、アナログセグメント数は、合わせて√（５２+５２）＝６ビット分で済む。よって、従来のものと同等のアナログセグメント数になる。
デジタル面積を比較すると、従来のもののＭＯＤ２が２次５ビットに対して、本発明によるカスケードΔΣ変調器のＭＯＤ２は、１次４ビットであるため、次数、出力ビット共に小さくすることができる。よって、デジタル面積を小さくすることができる。つまり、本発明のカスケードΔΣ変調器は、同等精度のＳＮ比、アナログセグメント数でデジタル面積を従来のものよりも小さくできる効果がある。
【００４９】
ＭＯＤ１の量子化ノイズＱ１は、理想的にはキャンセルされるため、出力に現れない。そのため、ＭＯＤ１の次数は、できるだけ小さい方がＭＯＤ１の面積を小さくできるので良い。
ＭＯＤ１の出力ビットは小さい場合、ＭＯＤ１のアナログセグメント数は減るので良いが、大きくすることでＭＯＤ２に入力する−Ｑ１のパワーを小さくすることができるので、入力ゲインＫ’を大きくすることもできる。
【符号の説明】
【００５０】
１，２  デジタル−アナログ（Ｄ／Ａ）変換器
１０、３０  カスケードΔΣ変調器
１１，３１  １段目の第１のモジュレータ（ＭＯＤ１）
１２，３２  第１の乗算器
１３，３３  ２段目の第２のモジュレータ（ＭＯＤ２）
２０，４０  スイッチドキャパシタ回路
２１，４１  第２の乗算器
２２，４２  加算器
３４  微分器
３１１  第１の演算器
３１２  比較器（量子化器）
３１３  第２の演算器
３１４  遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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