(57)【要約】【課題】温度依存性やプロセス依存性が少なく省電力で小型の定電圧源を提供する。【解決手段】定電圧源１は、基準電流Ｉｄを生成する定電流源Ｉ１と、温度微係数が正の電圧Ｖ１を発生させるトランジスタＴａ及びＴｂと、温度微係数が負の電圧Ｖ２を発生させるトランジスタＴｃと、を直列に接続して成り、電圧Ｖ１と電圧Ｖ２を足し合わせて一定の出力電圧Ｖｏを生成する。【選択図】図４
2014149692.tif 000002
【特許請求の範囲】
【請求項１】
基準電流を生成する定電流源と、
温度微係数が正の第１電圧を発生させる第１トランジスタ及び第２トランジスタと、
温度微係数が負の第２電圧を発生させる第３トランジスタと、
を直列に接続して成り、
前記第１電圧と前記第２電圧を足し合わせて一定の出力電圧を生成することを特徴とする定電圧源。
【請求項２】
前記第１トランジスタのドレインと前記第２トランジスタのソースは、いずれも前記出力電圧の出力端に接続されており、
前記第１トランジスタのゲートと前記第２トランジスタのゲートは、いずれも前記第２トランジスタのドレインに接続されており、
前記第２トランジスタのドレインは、前記定電流源に接続されており、
前記第３トランジスタのドレインとゲートは、いずれも前記第１トランジスタのソースに接続されている、
ことを特徴とする請求項１に記載の定電圧源。
【請求項３】
前記第１〜第３トランジスタのバックゲートは、各トランジスタのソース、または、グランドに接続されていることを特徴とする請求項２に記載の定電圧源。
【請求項４】
前記第１トランジスタと前記第２トランジスタは、互いのＷ／Ｌ比が異なることを特徴とする請求項１〜請求項３のいずれか一項に記載の定電圧源。
【請求項５】
前記基準電流は、前記第１電圧の温度微係数の絶対値と前記第２電圧の温度微係数の絶対値が互いに一致する電流値に設定されていることを特徴とする請求項１〜請求項４のいずれか一項に記載の定電圧源。
【請求項６】
前記基準電流は、前記第１〜第３トランジスタが弱反転領域で動作する電流値に設定されていることを特徴とする請求項１〜請求項５のいずれか一項に記載の定電圧源。
【請求項７】
前記基準電流は、前記第１〜第３トランジスタが中間反転領域または強反転領域で動作する電流値に設定されていることを特徴とする請求項１〜請求項５のいずれか一項に記載の定電圧源。
【請求項８】
前記第１トランジスタと前記第２トランジスタから成るトランジスタペアは、複数スタックされていることを特徴とする請求項１〜請求項７のいずれか一項に記載の定電圧源。
【請求項９】
前記第３トランジスタ、若しくは、前記第１トランジスタと前記第３トランジスタに流れる前記基準電流を増減させるための第２定電流源をさらに有することを特徴とする請求項１〜請求項８のいずれか一項に記載の定電圧源。
【請求項１０】
前記定電流源は、
前記基準電流の電流値を設定するための抵抗と、
前記抵抗に流れる電流をミラーして前記基準電流を生成するカレントミラーと、
を含むことを特徴とする請求項１〜請求項９のいずれか一項に記載の定電圧源。
【請求項１１】
前記定電流源は、前記カレントミラーに流れる電流量の電源電圧依存性を低減させるオペアンプをさらに含むことを特徴とする請求項１０に記載の定電圧源。
【請求項１２】
前記定電流源は、前記抵抗として、電流生成トランジスタ、または、シート抵抗を利用することを特徴とする請求項１０または請求項１１に記載の定電圧源。
【請求項１３】
前記定電流源は、電界効果トランジスタのみ、バイポーラトランジスタのみ、または、両トランジスタの組み合わせにより形成されていることを特徴とする請求項１〜請求項１２のいずれか一項に記載の定電圧源。
【請求項１４】
請求項１〜請求項１３のいずれか一項に記載の定電圧源を備えた半導体装置。
【請求項１５】
請求項１〜請求項１３のいずれか一項に記載の定電圧源を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電圧源（基準電圧源）に関する。
【背景技術】
【０００２】
定電圧源に関連する従来技術の一例としては、特許文献１〜１３、及び、非特許文献１〜７を挙げることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２６２６０３号公報
【特許文献２】特開平１１−３５３０４５号公報
【特許文献３】特開２００３−７８３６６号公報
【特許文献４】特開２００８−２０４１４８号公報
【特許文献５】特開２０１０−１５２５１０号公報
【特許文献６】特開２００２−５５７２４号公報
【特許文献７】特開２０１０−２３１７７４号公報
【特許文献８】国際公開 第２００９／０１４０４２号
【特許文献９】特開２０１０−１７６２５８号公報
【特許文献１０】特開２０１０−１７６２７０号公報
【特許文献１１】米国特許第６４４１６８０号
【特許文献１２】特開２００８−１３４６８７号公報
【特許文献１３】特開２０１１−２０４１６４号公報
【非特許文献】
【０００４】
【非特許文献１】Behzad Razavi著, 黒田忠広 監訳,「アナログCMOS集積回路の設計」応用編, 丸善, 2003
【非特許文献２】Eric Vittoz, Jean Fellrath, "CMOS Analog Integrated Circuits Based on Weak Inversion Operation",IEEE Journal of Solid-State Circuits, VOL. SC-12, NO. 3, JUNE 1977
【非特許文献３】R. Jacob Baker,     "CMOS Circuit Design, Layout, and Simulation" Revised Second Edition, Wiley-Interscience, 2008
【非特許文献４】Henri J. Oguey and Daniel Aebischer, "CMOS Current Reference Without Resistance", IEEE Journal of Solid-State Circuits, VOL. 32, NO. 7, JULY 1997
【非特許文献５】Eric A. Vittoz, Olivir Neyroud, "A Low-Voltage CMOS Bandgap Reference", IEEE Journal of Solid-State Circuits, VOL. SC-14, NO. 3, JUNE 1979
【非特許文献６】Ken Ueno, Tetsuya Hirose, Tetsuya Asai, Yoshihito Amemiya, "A 300 nW, 15 ppm/ C, 20 ppm/V CMOS Voltage Reference Circuit Consisting of Subthreshold MOSFETs", IEEE Journal of Solid-State Circuits, VOL. 44, NO. 7, JULY 2009
【非特許文献７】Phillip E. Allen, Douglas R. Holberg, "CMOS Analog Circuit Design", Second Edition, Oxford University Press, 2002
【発明の概要】
【発明が解決しようとする課題】
【０００５】
＜ＢＧＲ［band-gap reference］回路＞
定電圧源としては、バイポーラトランジスタを使用したＢＧＲ回路が従来より広く用いられてきた。図２１は、ＢＧＲ回路の一例を示す回路図（非特許文献１のp.471, 図11.11に相当）である。
【０００６】
ＢＧＲ回路の出力電圧Ｖｏｕｔは、一般的に１．２Ｖであり、これを上回る電源電圧が必要となるため、低電圧動作が困難である。また、低消費電力化のために、図２１のトランジスタＱ１及びＱ２に流れる電流量を数ｎＡにしようとした場合、抵抗Ｒ１〜Ｒ３は数百ＭΩとなり、集積回路の製造プロセスで使用可能なシート抵抗の抵抗値が数ｋΩ／□では実装が難しい。一方、実装が可能な数百ｋΩの抵抗Ｒ１〜Ｒ３を用いた場合、ＢＧＲ回路の消費電流は数μＡ（例えば特許文献１２）となる。
【０００７】
なお、特許文献１ないし特許文献１３の従来技術は、デプレッション型ＭＯＳ［metal oxide semiconductor］トランジスタを使用しているので、デプレッション型ＭＯＳトランジスタの製造工程を有するプロセスでのみ適応が可能であり、一般的に用いられているエンハンスメント型ＭＯＳトランジスタの製造工程しか有していないプロセスでは適応することができなかった。
【０００８】
＜サブスレッショルド定電流源＞
また、省電力化のためには、カレントミラーの出力電流値が数ｎＡオーダのサブスレッショルド領域（弱反転領域）で動作する回路の検討が必要である。次の（１）式で示すＣＭＯＳ［complementary MOS］トランジスタのサブスレッショルド特性（弱反転特性）が発見された当初から、図２２（非特許文献２のFig.8に相当）に示すような定電流源が作成されている。
【０００９】
【数１】
2014149692.tif 000003
【００１０】
なお、（１）式において、ＩＤ：ドレイン電流、ＶＴ：熱電圧（室温で２６ｍＶ）、ＩＤ０：ＶＧＳ＝ＶＴＨ時のドレイン電流、ＶＴＨ：閾値電圧（０．７Ｖ程度、プロセスや温度に依存）、ＶＧＳ：ゲート電圧、ｎ：弱反転スロープ係数（１＜ｎ＜３）である。
【００１１】
図２２の定電流源は、ベータ乗算型（Beta-Multiplier）とも呼ばれるものであり（非特許文献３のp.624〜p.635を参照）、抵抗ＲとトランジスタＴ１及びＴ３のＷ／Ｌ比により、次の（２）式で出力電流値ＩＲが求まる。ただし、（２）式の前提条件として、Ｗ２／Ｌ２＝Ｗ４／Ｌ４＝Ｗ６／Ｌ６とする。
【００１２】
【数２】
2014149692.tif 000004
【００１３】
ここで、カレントミラーの出力電流値ＩＲを数ｎＡに抑えるためには、抵抗Ｒを数ＭΩにする必要があり、前述したようにシート抵抗値が数ｋΩ／□の抵抗では回路面積が増大する。なお、特許文献２〜５では、サブスレッショルド領域を用いたバンドギャップ定電圧源が開示されており、また、特許文献６ではサブスレッショルド領域を用いた定電流源が開示されているが、いずれの回路も抵抗を使用しており、面積が増大する。
【００１４】
＜サブスレッショルド定電流源の回路面積削減＞
抵抗による回路面積の増大を回避するために、図２２の抵抗ＲをＭＯＳトランジスタに置き換えたものが考案されている。図２３は、定電流源の第２従来例を示す回路図（非特許文献４のFig.2に相当）である。図２２の回路からは、Ｔ３→Ｎ１、Ｔ１→Ｎ２、Ｒ→Ｎ４、Ｔ４→Ｐ１、Ｔ２→Ｐ２、Ｔ６→Ｐｘと置き換えられており、さらに、トランジスタＮ４のゲート電圧を生成するためのトランジスタＰ３とトランジスタＮ３が追加されている。なお、図２２の抵抗Ｒに代えて設けられたトランジスタＮ４は「電流生成トランジスタ」と呼ばれる（特許文献７の段落［００４４］を参照。）この方式によれば、集積回路での実装は可能であるが、図２４（非特許文献４のFig.4に相当）に示したように、電源電圧依存性が悪いという問題があった。
【００１５】
＜サブスレッショルド定電流源の電源電圧特性改善＞
定電流源の電源電圧依存特性を改善する方法としては、μＡオーダの定電流源の場合と同様にオペアンプを挿入したり、カスコードカレントミラーにする方法が応用できる。オペアンプを挿入する場合は、図２５（非特許文献３の図20.19に相当）のように構成するとよい。図２２の回路からは、Ｔ１→Ｍ１、Ｔ２→Ｍ３、Ｔ３→Ｍ２、Ｔ４→Ｍ４と置き換えられている。
【００１６】
図２６は、μＡオーダの定電流源にオペアンプを追加したことによる電源電圧依存性の改善結果を示す図（非特許文献３のp.630, Fig.20.23に相当）である。本図では、０．６Ｖ〜１．２Ｖで電流値の電源電圧依存性が改善されたことが示されている。
【００１７】
このようにして、電源電圧依存性の低い定電流源を作成することはできるが、図２２、図２３、図２５の従来回路は、常に正の温度依存性、すなわち、温度上昇とともに電流値が増大する特性を持つ（特許文献７の段落［００５６］や非特許文献３のp.631〜635を参照）。そのため、これらの従来回路を動作温度が変動する環境下で使用した場合、各々の出力電流は温度とともに増加するので、一定電流を供給できないという問題があった。なお、特許文献７はあくまで定電流源のみに関連する従来技術であり、定電圧の生成方法については何ら開示されていない。
【００１８】
＜サブスレッショルド電圧源＞
図２５に示した定電流源は温度依存性を持つが、温度依存性のない定電圧の生成を目的とする場合には、ＰＴＡＴ［proportional to absolute temperature］特性（正の温度特性）を持つ定電圧源と、ＣＴＡＴ［complementary to absolute temperature］特性（負の温度特性）を持つ定電圧源を用意し、定電流源の温度依存性を打ち消し合うように調整できる仕組みがあればよい。
【００１９】
まず、ＣＴＡＴ定電圧源について説明する。図２７で示したように、ＮＭＯＳトランジスタのドレインとゲートを短絡してダイオード接続した場合、出力電圧Ｖｏがゲート電圧Ｖｇｓと等しくなる。従って、先出の（１）式より、出力電圧Ｖｏは次の（３）式で算出される。ここで、ドレイン電流ＩＤ が一定の場合、熱電圧ＶＴ（＝ｋＴ／ｑ、ただし、ｋはボルツマン定数１．３８×１０-23［Ｊ／Ｋ］、ｑは電気素量１．６×１０-19［Ｃ］）と、閾値電圧ＶＴＨ（＝ＶＴＨ０−κＴ、ただしＶＴＨ０は絶対零度における閾値電圧、κは閾値電圧の温度係数）が温度Ｔによって変化する。
【００２０】
【数３】
2014149692.tif 000005
【００２１】
よって、（３）式を温度Ｔで微分すると、次の（４）式で温度微係数が求められる。
【００２２】
【数４】
2014149692.tif 000006
【００２３】
ここで、通常のＣＭＯＳプロセスでは、次の（５）式が成立するので、ダイオード接続によって発生するゲート電圧Ｖｇｓ及びドレイン電圧（出力電圧Ｖｏ）は、ＣＴＡＴ（負の温度特性）となる。
【００２４】
【数５】
2014149692.tif 000007
【００２５】
次に、ＰＴＡＴ定電圧源について説明する。図２８（非特許文献５のFig.7に相当）で示すように、Ｗ／Ｌ比の異なる２つのＮＭＯＳトランジスタをダイオード接続（ドレインとゲートを短絡）した場合、両トランジスタの接続ノードに現れる出力電圧Ｖｏは、図２９（非特許文献５のFig.8に相当）で示すようにＰＴＡＴ特性となる。
【００２６】
先出の（３）式より、２つのＮＭＯＳトランジスタのゲート電圧ＶＧは、次の（６）式で表される。
【００２７】
【数６】
2014149692.tif 000008
【００２８】
従って、両トランジスタの接続ノードに現れる出力電圧Ｖｏは、次の（７）式で求めることができる。
【００２９】
【数７】
2014149692.tif 000009
【００３０】
また、（７）式を温度Ｔで微分して温度微係数を求めると、熱電圧ＶＴ＝ｋＴ／ｑより次の（８）式が得られる。
【００３１】
【数８】
2014149692.tif 000010
【００３２】
ここで、Ｌａ＝Ｗａ＝Ｌｂ＝２０μｍ、Ｗｂ＝２００μｍとすると、次の（９）式が導出されるので、出力電圧ＶｏがＰＴＡＴ特性を持つことが分かる。
【００３３】
【数９】
2014149692.tif 000011
【００３４】
次に、ＣＴＡＴ定電圧源とＰＴＡＴ定電圧源との組み合わせについて説明する。特許文献８や非特許文献６には、図３０（特許文献８の図１に相当）で示すように、先出のＣＴＡＴ定電圧源（図２７）とＰＴＡＴ定電圧源（図２８）とを組み合わせて温度特性を一定にした定電圧源が開示されている。この回路では、基準電圧Ｖｒｅｆを生成するために３つの電流源３ｃ、３ｄ、３ｅに電流を流す必要があるので、消費電流が増大する。また、特許文献８の［数１６］に示されるような煩雑な数式を満たすように、多数の素子を調整する必要があり、温度特性の調整の煩雑さが問題となっていた。
【００３５】
次に、ＣＴＡＴ定電圧源とＰＴＡＴ定電圧源を後段で加算する構成について説明する。図２８の出力電圧ＶｏはＰＴＡＴ特性を持つが、ゲート電圧ＶＧはＣＴＡＴ特性を持つ。特許文献９には、図３１（特許文献９の図１に相当）で示すように、このことを利用して後段に加算器を追加し、温度依存性を小さくした定電圧源が開示されている。ただし、この回路で温度依存性を無くすためには、後段に加算回路などの別回路が必要となるので、回路規模の増大や消費電力の増加を招くという問題があった。
【００３６】
次に、ＰＭＯＳトランジスタの温度特性とＮＭＯＳトランジスタの温度特性を組み合わせて定電圧源を構成する手法について説明する。特許文献１１には、図３２（特許文献１１のFig.3に相当）で示すように、ＰＭＯＳトランジスタの温度特性とＮＭＯＳトランジスタの温度特性を組み合わせて定電圧源を構成する例が開示されている。この回路は、温度依存性を持つ３つの独立した要素（ＰＭＯＳトランジスタ（ＭＰ）、ＮＭＯＳトランジスタ（ＭＮ）、抵抗（Ｒ１、Ｒ２））を含んでおり、基準電圧Ｖｒｅｆの温度依存性が各素子の絶対値に依存しているので、プロセスばらつきが大きいという問題があった。
【００３７】
＜目的＞
本発明は、本願の発明者により見出された上記の課題に鑑み、温度依存性やプロセス依存性が少なく、低消費電力で回路面積の小さな定電圧源を提供することを目的とする。
【課題を解決するための手段】
【００３８】
上記の目的を達成するために、本発明に係る定電圧源は、基準電流を生成する定電流源と、温度微係数が正の第１電圧を発生させる第１トランジスタ及び第２トランジスタと、温度微係数が負の第２電圧を発生させる第３トランジスタと、を直列に接続して成り、前記第１電圧と前記第２電圧を足し合わせて一定の出力電圧を生成する構成（第１の構成）とされている。
【００３９】
なお、上記第１の構成から成る定電圧源において、前記第１トランジスタのドレインと前記第２トランジスタのソースは、いずれも前記出力電圧の出力端に接続されており、前記第１トランジスタのゲートと前記第２トランジスタのゲートは、いずれも前記第２トランジスタのドレインに接続されており、前記第２トランジスタのドレインは、前記定電流源に接続されており、前記第３トランジスタのドレインとゲートは、いずれも前記第１トランジスタのソースに接続されている構成（第２の構成）にするとよい。
【００４０】
また、上記第２の構成から成る定電圧源において、前記第１〜第３トランジスタのバックゲートは、各トランジスタのソース、または、グランドに接続されている構成（第３の構成）にするとよい。
【００４１】
また、上記第１〜第３いずれかの構成から成る定電圧源において、前記第１トランジスタと前記第２トランジスタは互いのＷ／Ｌ比が異なる構成（第４の構成）にするとよい。
【００４２】
また、上記第１〜第４いずれかの構成から成る定電圧源において、前記基準電流は、前記第１電圧の温度微係数の絶対値と前記第２電圧の温度微係数の絶対値が互いに一致する電流値に設定されている構成（第５の構成）にするとよい。
【００４３】
また、上記第１〜第５いずれかの構成から成る定電圧源において、前記基準電流は、前記第１〜第３トランジスタが弱反転領域で動作する電流値に設定されている構成（第６の構成）にするとよい。
【００４４】
また、上記第１〜第５いずれかの構成から成る定電圧源において、前記基準電流は、前記第１〜第３トランジスタが中間反転領域または強反転領域で動作する電流値に設定されている構成（第７の構成）にするとよい。
【００４５】
また、上記第１〜第７いずれかの構成から成る定電圧源において、前記第１トランジスタと前記第２トランジスタから成るトランジスタペアは、複数スタックされた構成（第８の構成）にするとよい。
【００４６】
また、上記第１〜第８いずれかの構成から成る定電圧源は、前記第３トランジスタ、若しくは、前記第１トランジスタと前記第３トランジスタに流れる前記基準電流を増減させるための第２定電流源をさらに有する構成（第９の構成）にするとよい。
【００４７】
また、上記第１〜第９いずれかの構成から成る定電圧源において、前記定電流源は、前記基準電流の電流値を設定するための抵抗と、前記抵抗に流れる電流をミラーして前記基準電流を生成するカレントミラーと、を含む構成（第１０の構成）にするとよい。
【００４８】
また、上記第１０の構成から成る定電圧源において、前記定電流源は、前記カレントミラーに流れる電流量の電源電圧依存性を低減させるオペアンプを含んだ構成（第１１の構成）にするとよい。
【００４９】
また、上記第１０または第１１の構成から成る定電圧源において、前記定電流源は、前記抵抗として、電流生成トランジスタ、または、シート抵抗を利用する構成（第１２の構成）にするとよい。
【００５０】
また、上記第１〜第１２いずれかの構成から成る定電圧源において、前記定電流源は、電界効果トランジスタのみ、バイポーラトランジスタのみ、または、両トランジスタの組み合わせにより形成されている構成（第１３の構成）にするとよい。
【００５１】
また、本発明に係る半導体装置は、上記第１〜第１３いずれかの構成から成る定電圧源を備えた構成（第１４の構成）とされている。
【００５２】
また、本発明に係る電子機器は、上記第１〜第１３いずれかの構成から成る定電圧源を備えた構成（第１５の構成）とされている。
【発明の効果】
【００５３】
本発明によれば、温度依存性やプロセス依存性が少なく、低消費電力で回路面積の小さな定電圧源を提供することが可能となる。
【図面の簡単な説明】
【００５４】
【図１】ダイオード接続された一対のＮＭＯＳトランジスタを示す回路図
【図２】出力電圧Ｖｏとゲート電圧ＶＧの温度特性を示す図
【図３】基準電流Ｉｄと温度微係数ｄＶ／ｄＴとの相関関係を示す図
【図４】定電圧源の第１実施形態を示す回路図
【図５】出力電圧Ｖｏの温度特性図
【図６】第１実施形態の一変形例を示す回路図
【図７】定電圧源の第２実施形態を示す回路図
【図８】定電圧源の第３実施形態を示す回路図
【図９】定電圧源の第４実施形態を示す回路図
【図１０】出力電圧Ｖｏの温度特性図
【図１１】定電流源Ｉ１の第１構成例を示す回路図
【図１２】定電流源Ｉ１の第２構成例を示す回路図
【図１３】定電流源Ｉ１の第３構成例を示す回路図
【図１４】定電流源Ｉ１の第４構成例を示す回路図
【図１５】定電流源Ｉ１の第５構成例を示す回路図
【図１６】定電流源Ｉ１の第６構成例を示すブロック図
【図１７】携帯電話（スマートフォン）の外観図
【図１８】タブレット端末の外観図
【図１９】ノートパソコンの外観図
【図２０】デジタルカメラの外観図
【図２１】ＢＧＲ回路の一例を示す回路図
【図２２】定電流源の第１従来例を示す回路図
【図２３】定電流源の第２従来例を示す回路図
【図２４】第２従来例の電源電圧依存性を示す図
【図２５】定電流源の第３従来例を示す回路図
【図２６】電源電圧依存性の改善結果を示す図
【図２７】ＣＴＡＴ定電圧源の一例を示す回路図
【図２８】ＰＴＡＴ定電圧源の一例を示す回路図
【図２９】出力電圧ＶｏのＰＴＡＴ特性を示す図
【図３０】定電圧源の第１従来例を示す回路図
【図３１】定電圧源の第２従来例を示す回路図
【図３２】定電圧源の第３従来例を示す回路図
【発明を実施するための形態】
【００５５】
＜第１実施形態＞
図１は、ダイオード接続された一対のＮチャネル型ＭＯＳ電界効果トランジスタＴａ及びＴｂを示す回路図である。トランジスタＴａ（Ｗａ／Ｌａ＝０．５μｍ／２０μｍ）のソース及びバックゲートは、いずれも接地端に接続されている。トランジスタＴａのドレインとトランジスタＴｂ（Ｗｂ／Ｌｂ＝２０μｍ／０．５μｍ）のソース及びバックゲートは、いずれも出力電圧Ｖｏの出力端に接続されている。トランジスタＴａ及びＴｂのゲートは、いずれもトランジスタＴｂのドレインに接続されている。トランジスタＴｂのドレインは、基準電流Ｉｄを生成する定電流源Ｉ１を介して電源端に接続されている。
【００５６】
図２は、出力電圧Ｖｏとゲート電圧ＶＧの温度特性を示す図である。基準電流Ｉｄ＝５ｎＡ、１０ｎＡ、１５ｎＡ、２０ｎＡを印加したときの温度特性を確認すると、出力電圧Ｖｏの温度微係数（ｄＶｏ／ｄＴ）は線形性に優れたＰＴＡＴ特性を持ち、ゲート電圧ＶＧの温度微係数（ｄＶＧ／ｄＴ）は線形性に優れたＣＴＡＴ特性を持つことが分かる。
【００５７】
図２からは、基準電流Ｉｄが増加すると、ＰＴＡＴの傾きが急峻となり、ＣＴＡＴの傾きが逆に緩やかになることが読み取れる。すなわち、この２つの特性を加算し、かつ、基準電流Ｉｄとして適切な電流値を選ぶことにより、温度依存性が極めて小さい定電圧源を作成することができる。
【００５８】
図３は、基準電流Ｉｄと温度微係数ｄＶ／ｄＴとの相関関係を示す図である。図３からは、図中のポイントａ（すなわちＩｄ＝１８ｎＡ）において、温度依存性が小さい定電圧源を作成できることが分かる。理論上、ＣＴＡＴの傾きは、先出の（４）式から基準電流Ｉｄが増えるほど緩やかになり、ＰＴＡＴの傾きは、先出の（８）式から基準電流Ｉｄに依らずほぼ一定となる。従って、ポイントａのように、ＰＴＡＴ特性を持つ出力電圧Ｖｏの温度微係数（ｄＶｏ／ｄＴ）の絶対値と、ＣＴＡＴ特性を持つゲート電圧ＶＧの温度微係数（ｄＶＧ／ｄＴ）の絶対値が一致する箇所は、基準電流Ｉｄをスイープすることによって、必ず１点見つかる。
【００５９】
図４は、定電圧源の第１実施形態を示す回路図である。第１実施形態の定電圧源１は、基準電流Ｉｄを生成する定電流源Ｉ１と、温度微係数が正の電圧Ｖ１を発生させるＮチャネル型ＭＯＳ電界効果トランジスタＴａ及びＴｂ（ＰＴＡＴ定電圧源に相当）と、温度微係数が負の電圧Ｖ２を発生させるＮチャネル型ＭＯＳ電界効果トランジスタＴｃ（ＣＴＡＴ定電圧源に相当）と、を直列に接続して成り、電圧Ｖ１と電圧Ｖ２を足し合わせることにより、温度微係数が小さい一定の出力電圧Ｖｏを生成する。
【００６０】
各要素の接続関係について説明する。トランジスタＴａのドレインとトランジスタＴｂのソースは、いずれも出力電圧Ｖｏの出力端に接続されている。トランジスタＴａのゲートとトランジスタＴｂのゲートは、いずれもトランジスタＴｂのドレインに接続されている。トランジスタＴｂのドレインは、定電流源Ｉ１に接続されている。トランジスタＴｃのドレインとゲートは、いずれもトランジスタＴａのソースに接続されている。トランジスタＴｃのソースは、グランドに接続されている。また、トランジスタＴａ〜Ｔｃのバックゲートは、それぞれ、トランジスタＴａ〜Ｔｃのソースに接続されている。
【００６１】
なお、トランジスタＴａのＷ／Ｌ比は、Ｗａ／Ｌａ＝０．５μｍ／２０μｍに設計されている。また、トランジスタＴｂのＷ／Ｌ比は、Ｗｂ／Ｌｂ＝２０μｍ／０．５μｍに設計されている。すなわち、トランジスタＴａ及びＴｂは、互いのＷ／Ｌが異なる。また、トランジスタＴｃのＷ／Ｌ比は、Ｗｃ／Ｌｃ＝０．５μｍ／２０μｍに設計されている。
【００６２】
上記構成から成る定電圧源１において、図３のポイントａに相当する基準電流Ｉｄ＝１８ｎＡを流した場合、−５０℃から＋１００℃の温度範囲における出力電圧Ｖｏの温度係数ＴＣは、図５（出力電圧Ｖｏの温度特性図）で示したように、４．１２ｐｐｍ／℃ となった。上記の温度係数ＴＣは、対象温度範囲で出力電圧Ｖｏの最大値、最小値、及び、平均値を求めておき、ＴＣ［ｐｐｍ／℃］＝（最大値−最小値）／（平均値×対象温度範囲）から算出することができる。
【００６３】
なお、上記では、トランジスタＴａ〜ＴｃのＷ／Ｌ比を固定した上で、電圧Ｖ１及びＶ２各々の温度微係数の絶対値が互いに一致するように、基準電流Ｉｄの電流値を調整する手法を例に挙げて説明を行ったが、定電圧源１の設計手法はこれに限定されるものではなく、上記とは逆に、基準電流Ｉｄを固定した上で、電圧Ｖ１及びＶ２各々の温度微係数の絶対値が互いに一致するように、トランジスタＴａ〜ＴｃのＷ／Ｌ比を調整する手法を採用しても構わない。
【００６４】
図６は、定電圧源１の一変形例を示す図である。トリプルウェル構造（Ｎ型ウェル、Ｐ型ウェル、ディープＮ型ウェル）を持つ製造プロセスであれば、トランジスタＴａ〜Ｔｃのバックゲート電圧を個別に設定することができるので、図６（ａ）の回路構成（図４と同一の基本構成）を採用することができる。一方、トリプルウェル構造を持たない製造プロセスでは、図６（ａ）の回路構成を採用することができないので、図６（ｂ）の回路構成（バックゲートをグランド（Ｐ型基板）に共通接続した構成）を採用することになる。この場合でも、ソースとバックゲートとの電圧差に注意することにより、本発明の設計手法を応用することができる。また、Ｎチャネル型ＭＯＳ電界効果トランジスタＴａ〜ＴｃをＰチャネル型ＭＯＳ電界効果トランジスタＴａ’〜Ｔｃ’に置き換える場合には、図６（ｃ）の回路構成を採用することができる。この場合、電源電圧ＶＤＤから一定電圧が降下した出力電圧Ｖｏを生成することができる。
【００６５】
＜第２実施形態＞
図７は、定電圧源の第２実施形態を示す回路図である。定電圧源１の低消費電流化（基準電流Ｉｄの低減）を行いたい場合、図２におけるＰＴＡＴの傾きを大きくすれば良いことが分かる。そこで、第２実施形態の定電圧源１は、図７（ａ）で示すように、ＣＴＡＴ定電圧源（破線ＣＴＡＴを参照）が直列接続されたＰＴＡＴ定電圧源（破線ＰＴＡＴ１を参照）の出力端に、少なくとも一つのＰＴＡＴ定電圧源（破線ＰＴＡＴ２を参照）をスタックした構成とされている。このように、トランジスタＴａ及びＴｂから成るトランジスタペアを複数スタックした構成とすることにより、ＰＴＡＴの傾きを大きくして、基準電流Ｉｄを絞ることが可能となる。なお、各トランジスタのバックゲートをソースに接続するかグランドに接続するかは、製造プロセスに応じて適宜選択すればよい。また、ＰＴＡＴ定電圧源のスタック数も任意である。
【００６６】
なお、第２実施形態（図７（ａ））と特許文献８（図７（ｂ））との差違について特筆しておく。両構成とも、２つのＰＴＡＴ定電圧源と１つのＣＴＡＴ定電圧源を含むので、温度微係数の調整能力はほぼ同じである。しかし、特許文献８が３つの定電流源（Ｉ１、Ｉ１’、Ｉ１”）を要するのに対して、第２実施形態は２つの定電流源Ｉ１及びＩ１’で足りる。従って、各定電流源で生成される基準電流がいずれも同一である場合、第２実施形態の定電圧源１は、特許文献８と比べてその消費電流を２／３に抑えることができるので、消費電流削減の面で有利である。
【００６７】
＜第３実施形態＞
図８は、定電圧源の第３実施形態を示す回路図である。先出の（４）式より、ＣＴＡＴの温度微係数は、ドレイン電流Ｉｄによって調整できることが分かる。例えば、ＣＴＡＴ定電圧源を形成するトランジスタＴｃに流れる基準電流のみを増加したい場合には、図８（ａ）で示すように、電源端とトランジスタＴｃのドレインとの間に、基準電流Ｉｄ２を生成する定電流源Ｉ２を追加すればよい。このような構成とすることにより、トランジスタＴｃには、基準電流（Ｉｄ１＋Ｉｄ２）が流れることになる。
【００６８】
また、トランジスタＴａは、トランジスタＴｂと共にＰＴＡＴ定電圧源を形成しているが、トランジスタＴａ単体ではＣＴＡＴ定電圧源として機能する。これを鑑み、トランジスタＴａ及びＴｃに流れる基準電流を増加したい場合には、図８（ｂ）で示すように、電源端とトランジスタＴａのドレインとの間に、基準電流Ｉｄ２を生成する定電流源Ｉ２を追加すればよい。このような構成とすることにより、トランジスタＴａ及びＴｃには、基準電流（Ｉｄ１＋Ｉｄ２）が流れることになる。
【００６９】
一方、トランジスタＴｃに流れる基準電流のみを低減したい場合には、図８（ｃ）で示すように、トランジスタＴｃのドレインとグランドとの間に、基準電流Ｉｄ２を生成する定電流源Ｉ２を追加すればよい。このような構成とすることにより、トランジスタＴｃには、基準電流（Ｉｄ１−Ｉｄ２）が流れることになる。
【００７０】
また、トランジスタＴａ及びＴｃに流れる基準電流を低減したい場合には、図８（ｄ）で示すように、トランジスタＴａのドレインとグランドとの間に、基準電流Ｉｄ２を生成する定電流源Ｉ２を追加すればよい。このような構成とすることにより、トランジスタＴａ及びＴｃには、基準電流（Ｉｄ１−Ｉｄ２）が流れることになる。
【００７１】
なお、図８（ａ）〜（ｄ）において、各トランジスタのバックゲートをソースに接続するかグランドに接続するかは、製造プロセスに応じて適宜選択すればよい。
【００７２】
＜第４実施形態＞
図９は、定電圧源の第４実施形態を示す回路図である。第４実施形態の定電圧源１は、先の第１実施形態（図４）と同一の回路構成であるが、高温域（１００℃〜１５０℃）における出力電圧Ｖｏの温度依存性を改善するために、トランジスタＴａ及びＴｃのＷ値と基準電流Ｉｄの電流値が変更されている。
【００７３】
より具体的に述べると、トランジスタＴａ及びＴｃのＷ値は、０．５μｍから３μｍに変更されている。また、Ｗ値を大きく設計したことに伴い、基準電流Ｉｄの電流値は、１８ｎＡから１６０ｎＡに変更されている。
【００７４】
このような設計変更を行うことにより、高温域（１００℃〜１５０℃）における出力電圧Ｖｏの温度依存性を改善し、図１０で示したように、−５０℃から＋１５０℃の温度範囲における出力電圧Ｖｏの温度係数ＴＣを９．７１ｐｐｍ／℃ とすることができる。
【００７５】
基準電流Ｉｄの電流量を増加させるほど、トランジスタＴａ〜Ｔｃのドレイン電流ＩＤは、ＶＧＳ＝ＶＴＨ時のドレイン電流ＩＤ０に近くなるので、トランジスタＴａ〜Ｔｃの動作領域は、弱反転領域（サブスレッショルド領域）から中間反転領域（Moderate inversion region：Ｔｔｈ＜Ｖｇｓ＜Ｔｏｎ、非特許文献７のp.99、Fig3.5-2などを参照）へと移っていく。なお、今回利用した製造プロセスのＩＤ０は３１０ｎＡ程度である。
【００７６】
このように、基準電流Ｉｄは、トランジスタＴａ〜Ｔｃが弱反転領域（サブスレッショルド領域）で動作する電流値に設定してもよいし、或いは、トランジスタＴａ〜Ｔｃが中間反転領域や強反転領域（飽和領域）で動作する電流値に設定してもよい。
【００７７】
＜定電流源＞
図１１は、定電流源Ｉ１の第１構成例を示す回路図である。図１１（ａ）で示したように、第１構成例の定電流源Ｉ１は、いわゆるベータ乗算型であり、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１〜Ｐ１３と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１１及びＮ１２と、電流生成トランジスタＭＲまたはシート抵抗ＳＲと、を含む。なお、図１１では、起動回路の図示が省略されている。
【００７８】
トランジスタＰ１１〜Ｐ１３のソースは、いずれも電源電圧ＶＤＤの印加端に接続されている。トランジスタＰ１１〜Ｐ１３のゲートは、いずれもトランジスタＰ１２のドレインに接続されている。トランジスタＰ１１のドレインは、トランジスタＮ１１のドレインに接続されている。トランジスタＰ１２のドレインは、トランジスタＮ１２のドレインに接続されている。トランジスタＮ１１及びＮ１２のゲートは、いずれもトランジスタＮ１１のドレインに接続されている。トランジスタＮ１１のソースは、グランドに接続されている。トランジスタＮ１２のソースは、電流生成トランジスタＭＲまたはシート抵抗ＳＲを介してグランドに接続されている。トランジスタＰ１３のドレインは、基準電流Ｉｄの出力端として、先に説明したトランジスタＴｂのドレインに接続されている。なお、図中の破線部分については、第１実施形態〜第４実施形態のいずれを採用しても構わない。
【００７９】
なお、トランジスタＰ１１〜Ｐ１３、並びに、トランジスタＮ１１及びＮ１２は、電流生成トランジスタＭＲまたはシート抵抗ＳＲに流れる電流をミラーして基準電流Ｉｄを生成するカレントミラーを形成している。
【００８０】
また、電流生成トランジスタＭＲは、ゲートが出力電圧Ｖｏの印加端に接続されたＮチャネル型ＭＯＳ電界トランジスタであり、そのオン抵抗成分が基準電流Ｉｄの電流値を設定するための抵抗として利用される。
【００８１】
基準電流ＩｄをｎＡオーダーに設計する場合には、図１１（ａ）の回路構成を採用するとよい。この場合、電流生成トランジスタＭＲ以外のトランジスタは、いずれも弱反転領域（サブスレッショルド領域）で動作する。一方、基準電流Ｉｄをより大きい電流値に設計する場合には、図１１（ｂ）の回路構成（＝電流生成トランジスタＭＲよりも抵抗値の小さいシート抵抗ＳＲを用いた構成）を採用するとよい。このように、定電圧源１では、弱反転領域（サブスレッショルド領域）で動作する定電流源と、強反転領域で動作する定電流源のいずれを用いることも可能である。
【００８２】
図１２は、定電流源Ｉ１の第２構成例を示す回路図である。第２構成例は、第１構成例の改良型であり、トランジスタＰ１１及びＰ１２の各ドレイン電圧を一致させることにより、カレントミラーに流れる電流量の電源電圧依存性を低減させるオペアンプＸ１を含む点に特徴を有する。このような構成とすることにより、基準電流Ｉｄの電源電圧依存性を改善することができる。
【００８３】
なお、第２構成例は、電流生成トランジスタＭＲを用いる構成（図１２（ａ））と、シート抵抗ＳＲを用いる構成（図１２（ｂ））のいずれにも適用することが可能である。
【００８４】
図１３は、定電流源Ｉ１の第３構成例を示す回路図である。第３構成例では、第２構成例で追加されたオペアンプＸ１の回路要素が詳細に描写されている。具体的に述べると、オペアンプＸ１は、トランジスタＰ２１及びＰ２２と、トランジスタＮ２１〜Ｎ２５と、を含む。
【００８５】
トランジスタＰ２１及びＰ２２のソースは、いずれも電源電圧ＶＤＤの印加端に接続されている。トランジスタＰ２１及びＰ２２のゲートは、いずれもトランジスタＰ２１のドレインに接続されている。トランジスタＰ２１のドレインは、トランジスタＮ２１のドレインに接続されている。トランジスタＰ２２のドレインは、トランジスタＮ２２のドレインに接続される一方、トランジスタＰ１１及びＰ１２のゲートにも接続されている。トランジスタＮ２１のゲートは、トランジスタＰ１２のドレインに接続されている。トランジスタＮ２２のゲートは、トランジスタＰ１１のドレインに接続されている。
【００８６】
トランジスタＮ２１及びＮ２２のソースは、いずれもトランジスタＮ２３のドレインに接続されている。トランジスタＮ２３のソースは、グランドに接続されている。トランジスタＮ２３のゲートは、トランジスタＮ１１のドレインに接続されている。トランジスタＮ２４のドレインは、トランジスタＰ１１のドレインに接続されている。トランジスタＮ２５のドレインは、トランジスタＰ１２のドレインに接続されている。トランジスタＮ２４及びＮ２５のゲートは、いずれもトランジスタＮ２４のドレインに接続されている。トランジスタＮ２４のソースは、トランジスタＮ１１のドレインに接続されている。トランジスタＮ２５のソースは、トランジスタＮ１２のドレインに接続されている。
【００８７】
このような構成を採用することにより、オペアンプＸ１をＭＯＳ電界効果トランジスタだけで形成することが可能となる。
【００８８】
なお、第３構成例のオペアンプＸ１は、電流生成トランジスタＭＲを用いる構成（図１３（ａ））と、シート抵抗ＳＲを用いる構成（図１３（ｂ））のいずれにも適用することが可能である。
【００８９】
図１４は、定電流源Ｉ１の第４構成例を示す回路図である。第４構成例は、第３構成例の変形例であり、トランジスタＮ２３〜Ｎ２５が除かれると共に、各要素間の接続関係が一部変更されている。
【００９０】
具体的に述べると、トランジスタＰ２１及びＰ２２のソースは、いずれも電源電圧ＶＤＤの印加端に接続されている。トランジスタＰ２１及びＰ２２のゲートは、いずれもトランジスタＰ２１のドレインに接続されている。トランジスタＰ２１のドレインは、トランジスタＮ２１のドレインに接続されている。トランジスタＰ２２のドレインは、トランジスタＮ２２のドレインに接続される一方、トランジスタＰ１１及びＰ１２のゲートにも接続されている。トランジスタＮ２１のゲートは、トランジスタＰ１２のドレインに接続されている。トランジスタＮ２２のゲートは、トランジスタＰ１１のドレインに接続されている。トランジスタＮ２１及びＮ２２のソースは、いずれもグランドに接続されている。トランジスタＮ１１のゲートは、トランジスタＮ１１のドレインに接続されている。トランジスタＮ１２のゲートは、トランジスタＮ１２のドレインに接続されている。このように、トランジスタＮ１１及びＮ１２のゲートは、相互間の接続が解消されている。
【００９１】
このような構成を採用することにより、オペアンプＸ１をより少ない素子数で形成することが可能となる。
【００９２】
なお、第４構成例のオペアンプＸ１は、電流生成トランジスタＭＲを用いる構成（図１４（ａ））と、シート抵抗ＳＲを用いる構成（図１４（ｂ））のいずれにも適用することが可能である。
【００９３】
図１５は、定電流源Ｉ１の第５構成例を示す回路図である。第５構成例の定電流源Ｉ１は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１〜Ｐ１３と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１１及びＮ１２と、シート抵抗ＳＲと、ｐｎｐ型バイポーラトランジスタＱ１１及びＱ１２（エミッタ面積比１：ｎ）と、を含む。なお、図１５では、図示を省略したが、シート抵抗ＳＲを電流生成トランジスタＭＲに置き換えることもできる。
【００９４】
トランジスタＰ１１〜Ｐ１３のソースは、いずれも電源電圧ＶＤＤの印加端に接続されている。トランジスタＰ１１〜Ｐ１３のゲートは、いずれもトランジスタＰ１１のドレインに接続されている。トランジスタＰ１１のドレインは、トランジスタＮ１１のドレインに接続されている。トランジスタＰ１２のドレインは、トランジスタＮ１２のドレインに接続されている。トランジスタＮ１１及びＮ１２のゲートは、いずれもトランジスタＮ１２のドレインに接続されている。トランジスタＮ１１のソースは、トランジスタＱ１１のエミッタに接続されている。トランジスタＱ１１のベースとコレクタは、いずれもグランドに接続されている。トランジスタＮ１２のソースは、シート抵抗ＳＲを介してトランジスタＱ１２のエミッタに接続されている。トランジスタＱ１２のベースとコレクタは、いずれもグランドに接続されている。トランジスタＰ１３のドレインは、基準電流Ｉｄの出力端として、先に説明したトランジスタＴｂのドレインに接続されている。
【００９５】
このように、ＢｉＣＭＯＳプロセスを用いる場合には、定電流源Ｉ１の一部にバイポーラトランジスタＱ１１及びＱ１２を含めても構わない。また、図１６で示したように、定電流源Ｉ１をバイポーラトランジスタのみで形成しても構わない。
【００９６】
＜効果＞
サブスレッショルド領域を利用した定電流源から定電圧を生成する従来の方法では、温度依存性やプロセス依存性による影響を低減しつつ、消費電力と回路面積を抑えることが困難であった。これに対して、上記実施形態の定電圧源１によれば、これらの課題を解決し、温度依存性やプロセス依存性が少なく、低消費電力で回路面積の小さな定電圧源を提供することが可能となる。
【００９７】
温度依存性については、非特許文献６の１５ｐｐｍ／℃（電流源の特性も含む）に対して、第１実施形態では４．１２ｐｐｍ／℃（電流源の特性は含まず）に改善した。また、抵抗を使わず、ＮＭＯＳまたはＰＭＯＳのどちらか単一プロセスのみを用いて構成できるので、特許文献１１の従来回路よりもプロセス依存性による影響を受けにくい。また、特許文献８や非特許文献６では３つの電流源を要するのに対して、上記実施形態では１つの電流源で足りるので、単純計算すると消費電力を１／３に削減することができる。また、回路面積についても、特許文献８では６つのトランジスタ（８ａ〜８ｄ、９、１０）を要するのに対して、上記実施形態では３つのトランジスタ（Ｔａ〜Ｔｃ）で足りるので、回路面積を半減することができる。また、特許文献９では、追加で加算器が必要となるが、上記実施形態では追加回路が不要となるので、低消費電力化が見込めると共に、回路面積を削減することができる。
【００９８】
＜その他の変形例＞
本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００９９】
定電圧源は、アナログ回路の集積化に伴い、ほぼ全てのＬＳＩ［large scale integration］に搭載されている。従って、本発明は、ＬＳＩ全般に利用することが可能であり、延いては、ＬＳＩを有する電子機器全般に利用することが可能である。特に、本発明は、低消費電力化が望まれるポータブル機器（例えば、携帯電話Ａ（図１７）、タブレット端末Ｂ（図１８）、ノートパソコンＣ（図１９）、及び、デジタルカメラ（図２０））に適している。
【符号の説明】
【０１００】
１    定電圧源（基準電圧源）
Ｔａ、Ｔｂ、Ｔｃ    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｔａ’、Ｔｂ’、Ｔｃ’    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｉ１、Ｉ１ａ〜Ｉ１ｃ、Ｉ２    定電流源
Ｐ１１〜Ｐ１３    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１１、Ｎ１２    Ｎチャネル型ＭＯＳ電界効果トランジスタ
ＭＲ    電流生成トランジスタ
ＳＲ    シート抵抗
Ｘ１    オペアンプ
Ｐ２１、Ｐ２２    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ２１〜Ｎ２５    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｑ１１、Ｑ１２    ｐｎｐ型バイポーラトランジスタ
Ａ    携帯電話（スマートフォン）
Ｂ    タブレット端末
Ｃ    ノートパソコン
Ｄ    デジタルカメラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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