(57)【要約】      （修正有）【課題】ＮＷＦＥＴまたはフィンＦＥＴのコアが、バックバイアス電圧の印加のために構成された電極を有するといった特徴を有するＮＷＦＥＴおよびフィンＦＥＴの構造および製造方法を提供する。【解決手段】半導体装置は、基板と、該基板上に形成されたソース構造およびドレイン構造とを含む。少なくとも１つのナノワイヤ構造は、該ソース構造および該ドレイン構造を相互接続し、およびそれらの間のチャネルとして機能する。ゲート構造が、前記少なくとも１つのナノワイヤ構造上に形成され、該チャネル内でのキャリアの導電性を制御し、該ナノワイヤ構造は、該チャネル用のバックバイアス電極として機能する中心コアを含む。【選択図】図１４Ｂ
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたソース構造およびドレイン構造と、
前記ソース構造および前記ドレイン構造を相互接続し、およびそれらの間のチャネルとして機能する少なくとも１つのナノワイヤ構造と、
前記チャネル内でのキャリアの導電性を制御するように、前記少なくとも１つのナノワイヤ構造上に形成されたゲート構造と、を有する半導体装置であって、
前記ナノワイヤ構造が、前記チャネル用のバックバイアス電極として機能する中心コアを含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通常、チャネルコアを改良して閾値電圧を制御するための機能を組み込んだナノワイヤ電界効果トランジスタ（ＮＷＦＥＴ）またはフィンＦＥＴに関する。より具体的には、該ＮＷＦＥＴのナノワイヤチャネルのコア、または、該フィンＦＥＴのフィンのコアには、バックバイアス電圧を印加され得る電極材料が充填されている。
【背景技術】
【０００２】
集積回路（ＩＣ）設計の最近の潮流は、ナノワイヤトランジスタを使用することである。図１は、従来のナノワイヤ電界効果トランジスタ（ＮＷＦＥＴ）構造１００を例示的に示しており、ナノワイヤ１０１は、ソース１０２とドレイン１０３を相互接続するチャネルとして機能する。ゲート１０４は、チャネルナノワイヤ１０１の導電性を制御するように機能する。
【０００３】
図１Ａに示すように、ゲートオールアラウンドナノワイヤＦＥＴ１１０は、ナノワイヤ１０１を取り囲んでいるゲート構造１１１を有し、該ゲート構造はさらに、ドープポリシリコン構造１１２によって覆われている。ゲートオールアラウンドナノワイヤＦＥＴの実施例は、Ｂａｎｇｓａｒｕｎｔｉｐらの米国特許第８，１７３，９９３号明細書に記載されており、該明細書の内容は、参照によって本願明細書に組み込まれる。
【０００４】
図２は、従来のフィンＦＥＴ２００を例示的に示し、フィン２０１は、ソース２０２およびドレイン２０３を相互接続するチャネルとして機能し、ゲート２０４は、チャネル導電性を制御するように機能する。ＮＷＦＥＴ１００のナノワイヤチャネルは、フィンＦＥＴのフィンとは異なり、図１Ａに例示的に示すように、典型的には、断面がおおよそ円形であり、更に、典型的には基板の上に存在するように支持されている。
【０００５】
チップ性能および漏れ電流を最適化するために、マルチ（多重）Ｖｔ技術が用いられ、異なるデバイスは、それらの異なるＶｔｓにより、異なるＩｏｎ／Ｉｏｆｆを有している。
【０００６】
しかし、特に、従来の製造方法を用いてＮＷＦＥＴおよびフィンＦＥＴの使用に例示されているような電子デバイスの小型化に連れ、トランジスタ変動性を増すことなく、ＮＷＦＥＴおよびフィンＦＥＴに対して多重Ｖｔを実現することは難しい。
【０００７】
すなわち、図３に例示的に示すように、従来のプレーナ型デバイスには、均一な不純物プロファイル３０１を実現するように、プレーナ法で不純物注入が行われる。対照的に、ナノワイヤ／フィンＦＥＴ装置３１０においては、チャネル領域３１１の注入は非プレーナ型であるため、不均一な不純物プロファイルによって、ゲート誘電層およびゲート層（Ｇ）によって囲まれている領域におけるトランジスタ変動性３１２をもたらす可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来の方法およびシステムに関する上記およびその他の例示的な課題、欠点および不利益の観点において、本発明の例示的な特徴は、ＮＷＦＥＴまたはフィンＦＥＴのコアが、バックバイアス電圧の印加のために構成された電極を有するといった特徴を有するＮＷＦＥＴおよびフィンＦＥＴの構造および製造方法を提供し、それによって、閾値電圧を制御できるメカニズムを提供することである。
【課題を解決するための手段】
【０００９】
本発明の第１の例示的な態様においては、基板と、該基板上に形成されたソース構造およびドレイン構造と、該ソース構造および該ドレイン構造を相互接続してそれらの間のチャネルとして機能する少なくとも１つのナノワイヤ構造と、該チャネル内でのキャリアの導電性を制御するように、少なくとも１つの該ナノワイヤ構造上に形成されたゲート構造と、を含む半導体装置であって、該ナノワイヤ構造は、該チャネル用のバックバイアス電極として機能する中心コアを含んでいる。
【００１０】
本発明の他の態様、特徴および利益は、後の開示および添付クレームから、より十分に明らかになるであろう。
【００１１】
上記およびその他の例示的な目的、態様および利益は、図面の参照によって、本発明の例示的な実施形態に関する以下の詳細な説明からよりよく理解されるであろう。
【図面の簡単な説明】
【００１２】
【図１】図１は、従来のＮＷＦＥＴ１００を例示的に示す。図１Ａは、ゲート構造１１１がナノワイヤ１０１を取り囲んでゲートオールアラウンド構造１１０が提供される、従来のＮＷＦＥＴを例示的に示す。
【図２】従来のフィンＦＥＴ２００を例示的に示す。
【図３】プレーナ型デバイス３００の均一な注入特性３０１と比較した、ナノワイヤ／フィンＦＥＴ３１０の不均一な注入特性３１１を示す。
【図４】バックバイアス電極コア４０３を説明する、本発明の例示的な実施形態のナノワイヤ構造４０１およびフィン構造４０２の断面図４００を示す。
【図５】本発明によって提供される電極コア４０３の効果を説明する例示的な特性曲線４００を示す。
【図６】本発明の例示的な実施形態の初期ナノワイヤ形成段階６００を示す。
【図７】ナノワイヤ構造６０３が、実質的に円形の断面形状にエッチングされた製造段階７００を示す。
【図８】シリコン層８０１が、ナノワイヤ６０１上とソース／ドレイン領域上とに堆積された製造段階８００を示す。
【図９】ナノワイヤコアをエッチング除去できるように、ソース／ドレイン領域８０１の一部が、開口部９０１を形成するように、下部のＳｉＧｅ層までエッチングされた製造段階９００を示す。
【図１０Ａ】ＳｉＧｅ材料物質をＳｉ材料物質よりも選択的に速くエッチングできる場合に、ナノワイヤ構造のＳｉＧｅコアが、ウェットエッチングによって、ナノワイヤ構造の２つの端部からエッチング除去される製造段階１０００の上面図を示す。
【図１０Ｂ】ＳｉＧｅ材料物質をＳｉ材料物質よりも選択的に速くエッチングできる場合に、ナノワイヤ構造のＳｉＧｅコアが、ウェットエッチングによって、ナノワイヤ構造の２つの端部からエッチング除去される製造段階１０００の断面図を示す。
【図１０Ｃ】ＳｉＧｅ材料物質をＳｉ材料物質よりも選択的に速くエッチングできる場合に、ナノワイヤ構造のＳｉＧｅコアが、ウェットエッチングによって、ナノワイヤ構造の２つの端部からエッチング除去される製造段階１０００の断面図を示す。
【図１０Ｄ】ＳｉＧｅ材料物質をＳｉ材料物質よりも選択的に速くエッチングできる場合に、ナノワイヤ構造のＳｉＧｅコアが、ウェットエッチングによって、ナノワイヤ構造の２つの端部からエッチング除去される製造段階１０００の断面図を示す。
【図１１Ａ】電極材料の堆積後の上面図を示す。
【図１１Ｂ】電極材料の堆積後の断面図を示す。
【図１１Ｃ】電極材料の堆積後の断面図を示す。
【図１１Ｄ】電極材料の堆積後の断面図を示す。
【図１２Ａ】ソース／ドレイン部が研磨によって露出された製造段階１２００の場合の上面図を示す。
【図１２Ｂ】ソース／ドレイン部が研磨によって露出された製造段階１２００の場合の断面図を示す。
【図１２Ｃ】ソース／ドレイン部が研磨によって露出された製造段階１２００の場合の断面図を示す。
【図１２Ｄ】ソース／ドレイン部が研磨によって露出された製造段階１２００の場合の断面図を示す。
【図１３Ａ】従来のＭＯＳ技術を用いてゲート構造が追加された製造工程の場合の上面図を示す。
【図１３Ｂ】従来のＭＯＳ技術を用いてゲート構造が追加された製造工程の場合の断面図を示す。
【図１３Ｃ】従来のＭＯＳ技術を用いてゲート構造が追加された製造工程の場合の断面図を示す。
【図１３Ｄ】従来のＭＯＳ技術を用いてゲート構造が追加された製造工程の場合の断面図を示す。
【図１４Ａ】ソース／ドレインおよびバックバイアス電極用のコンタクトを含む、最終的な製造段階１４００の場合の上面図を示す。
【図１４Ｂ】ソース／ドレインおよびバックバイアス電極用のコンタクトを含む、最終的な製造段階１４００の場合の断面図を示す。
【図１４Ｃ】ソース／ドレインおよびバックバイアス電極用のコンタクトを含む、最終的な製造段階１４００の場合の断面図を示す。
【図１４Ｄ】ソース／ドレインおよびバックバイアス電極用のコンタクトを含む、最終的な製造段階１４００の場合の断面図を示す。
【発明を実施するための形態】
【００１３】
ここで、図面、より具体的には、図４〜図１４Ｄを参照して、本発明の方法および構造の例示的な実施形態について説明する。
【００１４】
始めに、図４は、例えば、ゲート誘電層４０５によって囲まれ、次に金属４０６から成る層および／またはドープポリシリコンから成る層を含むゲート構造によって囲まれているチャネル４０４のコア４０３として、本発明の例示的な実施形態を説明するために用いられるポリシリコン等の電極材料を組み込むように改良された、本発明のＮＷＦＥＴのナノワイヤチャネル４０１、または、フィンＦＥＴのフィン４０２の断面図４００を例示的に示す。従来のナノワイヤチャネルデバイスを有する典型的なものとして、チャネル４０４は、典型的には、Ｓｉ、ＳｉＧｅまたはＳｉ／ＳｉＧｅから構成されるであろう。
【００１５】
しかしながら、本願明細書に記載されているメカニズムにおいてナノワイヤに挿入できるならば、金属タングステン（Ｗ）等の他の材料物質も、ポリシリコンの代わりにバックバイアス電極に用いることができる。本発明者は、バックバイアスメカニズムが、それぞれのデバイスに対する所望の閾値電圧をより正確に制御する手段を提供できるという評価により、従来のＮＷＦＥＴまたはフィンＦＥＴのナノチャネルデバイスの閾値電圧を好ましく安定化することができることを見出した。本発明の例示的な態様によれば、本発明のこのバックバイアスメカニズムは、バックバイアス効果をもたらすことのできるＮＷＦＥＴまたはフィンＦＥＴのチャネルコアの内部に中心コアを組み込むことから構成される。
【００１６】
図５のデバイス特性曲線５００は、本発明の改良されたバックバイアス効果を例示的に示す。横軸は、ゲート電圧Ｖｇを示し、縦軸は、そのチャネル長さのミクロン長当たりの電流（Ｉｄ／μｍ）に対する対数目盛を示す。閾値電圧Ｖｔは、異なるバックバイアス電圧が該コア電極に印加されると、明らかに影響を受けている。
【００１７】
図６〜図１４Ｄでは、ＮＷＦＥＴの場合に示したような、本発明のコンセプトを実施しているデバイスの例示的な製造工程を説明している。フィンＦＥＴのフィンが、以下で説明するＮＷＦＥＴの場合と同様の方法で動作するようなフィンＦＥＴの製造は、同様の製造工程を対応して有するので、それらの製造工程において、ナノワイヤの改良がフィン構造の同様の改良と対応している点以外は、フィンＦＥＴの製造工程は追加的に実例説明されているものと考慮すべきであることを、当業者は正しく認識するであろう。
【００１８】
図６に例示的に示す製造段階６００において、第１のベース部６０１、第２のベース部６０２および第３のベース部６０３は、例えば、Ｓｉ、ＳｉＧｅまたはＳｉ／ＳｉＧｅの堆積を用いて、基板６０４上に形成される。基板６０４自体は重要ではなく、例えば、シリコンウェーハ、または、図６に例示的に示すシリコンオンインシュレータ（ＳＯＩ）構造を含む従来のどのような基板にもなり得るし、上部層６０５は、シリコン層６０４の上部に埋め込み酸化物（ＢＯＸ）層を備えている。第１および第２のベース部６０１、６０２は、最終的に、該デバイスのソースおよびドレインの基部として機能し、また、第３のベース部６０３は、該デバイスチャネルのコアの基部として機能する。
【００１９】
本発明の例示的な製造方法、および以下の説明から明らかなように、選択エッチングは、ウェットエッチングまたはＲＩＥ（反応性イオンエッチング）を例示的に用いて、製造中に該デバイスの一部を選択的に除去するのに用いられ、該コアの端部から該ナノワイヤのコアを選択的にエッチング除去することが可能となる。したがって、該基板および該ベース部の材料物質の選択は、異なるエッチング特性を実現するように考慮される必要があり、そのため、材料物質の堆積は、本願明細書に記載されている構造を実現するようにデザインされることになるであろう。
【００２０】
非限定的な実施例として、該ナノワイヤのコアは、周囲のチャネル部分の裏側に残るようにエッチングされるため、チャネル／コア材料の可能な組合せは、ｘ、ｙが原子百分率を示すＳｉ（１−ｘ）Ｇｅ（ｘ）／Ｓｉ（１−ｙ）Ｇｅ（ｙ）となるであろう。一般的に言えば、Ｇｅ濃度が高ければ高いほど、ＲＩＥレートが速くなるため、該チャネルは、Ｓｉ７０％Ｇｅ３０％とすることができ、更に、該コアは、Ｓｉ５０％Ｇｅ５０％とすることができる。
【００２１】
異なるドーピング（不純物添加）は、異なるウェットＲＩＥレートを得るのを補助する可能性があるため、堆積材料物質のドーピングが、材料物質の堆積において考慮すべき別の要因となる。更に、ドーピングは、異なる閾値電圧Ｖｔを実現するのに用いることができる。
【００２２】
当業者は、以下の考察において、残りの構造および製造が説明されることで、具体的な材料組成およびドーピングを選択することができるであろう。
【００２３】
本発明を説明するのに用いられる例示的な実施形態においては、この材料物質から成る部分は、以下の製造の考察から明らかなように、第３のベース部を、２つの端部からエッチングするように、後に選択的にエッチング除去されるため、第１、第２および第３のベース部６０１、６０２、６０３に例示的に用いられる材料物質は、ＳｉＧｅである。
【００２４】
図７に示す製造段階７００において、第３のベース部６０３およびＢＯＸ層６０５の下部７０１は、エッチングされて、各々が、第１および第２のベース部６０１、６０２によって、その各端部に支持される独立したナノワイヤ７０２を形成する。このようなエッチングは、例えば、希釈したフッ化水素酸（ＤＨＦ）を使用することができ、外縁部周辺の第１および第２のベース部６０１、６０２の下部を切り取るように、該基板表面の上部７０１をエッチングしてもよい。必要に応じて、形成されたナノワイヤ７０２は、上述した米国特許第８，１７３，９９３（号明細書）号特許に記載されているように、水素雰囲気中で、ナノワイヤ構造７０２をアニールすることによって円滑にすることができ、その結果、ナノワイヤ７０２は、断面が実質的に円形になるが、このような円形断面は、本発明に関して重要なことではない。
【００２５】
すなわち、該ナノワイヤは、ベース部６０３のエッチングの量および初期寸法に基づく第３のベース部６０３の処理に基づいて、その他の断面形状を有することが可能である。ベース部６０３が、高さおよび幅でおおよそ等しい寸法を有し、更に、円滑化工程が含まれている場合には、形成されたナノワイヤの断面は、実質的に円形となることができる。該円滑化は、例えば、水素中でのアニーリングプロセスによって実現することができる。ベース部６０３が、実質的に異なる高さ／幅寸法を有する場合、その断面形状は、より楕円形になるであろう。円滑化処理手順を用いない場合は、その断面形状は、よりムラのある形状となるであろう。
【００２６】
ここで、図８に示す製造段階８００において、シリコン等の半導体材料から成る膜８０１は、第１および第２のベース部６０１、６０２とナノワイヤ構造７０２上に堆積され、それによって、ナノワイヤ７０２の直径が増加する。なお、より高いＧｅ含有量であるとエッチングが速くなるという上記のコメントに基づいて、Ｓｉは、ＳｉＧｅよりも遅いエッチングレートを有するので、この考察ではＳｉが例示的に用いられ、これにより、元の第３のベース部６０３を、それらの２つの端部から選択的にエッチング除去し、中空コアを備えるＳｉから成るチャネル構造を形成する。
【００２７】
図９に示す製造段階９００において、第１および第２のベース部の各々のＳｉ層８０１に開口部９０１を形成し、該ナノワイヤ構造の各端部において、下部のＳｉＧｅ層６０１、６０２を露出させる。従って、それらの開口部によって、Ｓｉ層８０１よりも容易にエッチングされるであろう該下部のＳｉＧｅ層に、エッチング液を接触させ、ナノチューブ構造７０２内のＳｉＧｅから成る内部コアをエッチング除去し、Ｓｉから成る外層の内側に空洞を残すことができる。
【００２８】
図１０Ａは、この段階における製造プロセスの上面図を示し、図１０Ｂは、外側２つの該ナノワイヤ構造を通る長手方向の断面図（断面１）を示し、図１０Ｃは、中央のナノワイヤ構造を通る長手方向の断面図（断面２）を示す。図１０Ｄは、２つのナノワイヤ構造を通る横方向の断面図（断面３）を示す。
【００２９】
図１１に示す製造段階１１００において、ウェットエッチングを行い、第１および第２のベース部６０１および６０２の開口部において、ＳｉＧｅを選択的にエッチング除去し、引き続き該ナノワイヤ構造のＳｉＧｅコア７０２内までそれを行い、それによって、該ナノワイヤ構造の２つの端部から、ＳｉＧｅナノワイヤコア７０２を除去する。
【００３０】
このウェットエッチングの後、外側のナノワイヤ構造のエッチング除去された端部を、３つのナノワイヤ構造のエッチング除去されたコア内部への電極材料１１０１のエントリーポイントとして再び用いて、ポリシリコンまたはＷ等の電極材料１１０１の堆積が行われる。この堆積した電極材料１１０１は、図１１Ｂ〜図１１Ｄの断面図に図示されている。
【００３１】
図１２Ａは、その後、例えば、ＣＭＰ（化学的機械的研磨）を用いて、堆積した電極材料１１０１を、ソース／ドレイン領域の上面８０１が露出されるまで研磨したときの該デバイスの上面図１２００を示す。この工程は、堆積した電極層１１０１を平らにして、下部のＳｉ層８０１を露出させる。図１２Ｂおよび１２Ｃは、長手方向の断面図を示し、図１２Ｄは、２つの該ナノワイヤ構造の横方向の断面図を示す。
【００３２】
図１３Ａは、次の製造段階の上面図１３００をここで示しており、当該分野で公知のシーケンスを用いて、標準的なゲート構造を３つの該ナノワイヤ構造上に形成するが、該シーケンスでは、ゲート領域１３０４内の該ナノワイヤ構造周辺に残存する電極材料を該基板に達するまでエッチング除去し、ＳｉＯ２等の第１の絶縁膜１３０１を堆積してチャネル層１３０２を囲み、ゲート誘電層として機能させ、次に、１つ以上のゲート膜１３０３を、例えば、アモルファスシリコン、または、アルミニウム等の金属の堆積により、ゲート誘電層１３０１周辺に形成して、これにより、ゲート領域１３０４をリソグラフィによって分離する。図１３Ｂ、１３Ｃおよび１３Ｄにそれらの断面図を示す。
【００３３】
図１４Ａ〜図１４Ｄは、該デバイスのコンタクト形成の例示的な実施形態の上面図および断面図を示しており、図１４Ａは上面図を示し、図１４Ｂは、シリコン酸化物層等の誘電層１４０４内に埋め込まれたバックバイアス電極コンタクト１４０１の形成を示し、図１４Ｃは、ソース／ドレインコンタクト１４０２の形成を示し、図１４Ｄは、ゲート電極コンタクト１４０３を有する横方向の断面図を示す。
【００３４】
本発明を、いくつかの例示的な実施形態の観点で説明してきたが、当業者は、本発明が改良を伴って実施され得ることを認識するであろう。なお、可能な改良の実施例として、フィンＦＥＴが、ナノワイヤの場合と同じ上記製造工程を用いて製造され得ることに再び留意されたい。他の可能な改良としては、第１のベース部と第２のベース部との間に、相互接続された単一のナノワイヤを用いることが含まれる。さらに、出願人の意図としては、後の手続き中に補正がされた場合であっても、クレームの全ての構成要素から成る等価物を包含することに留意されたい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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