(57)【要約】【課題】出力電圧変動が少ないピエゾ抵抗素子等を提供する。【解決手段】本ピエゾ抵抗素子１０は、第１の不純物を含む第１導電型の半導体基板１１と、前記半導体基板１１に埋め込まれた、第２の不純物を含む第２導電型のピエゾ抵抗層１２と、前記半導体基板１１の表面と前記ピエゾ抵抗層１２との間に形成された、第３の不純物を含む前記第１導電型のバリア層１３と、を備え、前記第２の不純物の濃度が前記第１の不純物の濃度以上となる領域を前記ピエゾ抵抗層１２と定義し、前記第３の不純物の濃度が前記第１の不純物の濃度以上となる領域を前記バリア層１３と定義した場合に、前記ピエゾ抵抗層１２と前記バリア層１３とは、前記半導体基板１１の厚さ方向に所定の層幅の重なりを有する。【選択図】図１
2014135391.tif 000002
【特許請求の範囲】
【請求項１】
第１の不純物を含む第１導電型の半導体基板と、
前記半導体基板に埋め込まれた、第２の不純物を含む第２導電型のピエゾ抵抗層と、
前記半導体基板の表面と前記ピエゾ抵抗層との間に形成された、第３の不純物を含む前記第１導電型のバリア層と、を備え、
前記第２の不純物の濃度が前記第１の不純物の濃度以上となる領域を前記ピエゾ抵抗層と定義し、前記第３の不純物の濃度が前記第１の不純物の濃度以上となる領域を前記バリア層と定義した場合に、前記ピエゾ抵抗層と前記バリア層とは、前記半導体基板の厚さ方向に所定の層幅の重なりを有するピエゾ抵抗素子。
【請求項２】
前記半導体基板の表面を基準として前記ピエゾ抵抗層及び前記バリア層の深さを定義した場合に、
前記ピエゾ抵抗層は、前記第２の不純物の濃度と前記第１の不純物の濃度が一致する深さ又は前記半導体基板の表面側において前記第２の不純物の濃度が前記第１の不純物の濃度より高い場合には前記半導体基板の表面と一致する深さである第１の深さと、前記第１の深さよりも深く前記第２の不純物の濃度が最大になる第２の深さと、前記第２の深さよりも深く前記第２の不純物の濃度と前記第１の不純物の濃度が一致する第３の深さと、を有し、
前記バリア層は、前記半導体基板の表面と一致する第４の深さと、前記第４の深さよりも深く前記第３の不純物の濃度が最大になる第５の深さと、前記第５の深さよりも深く前記第３の不純物の濃度と前記第１の不純物の濃度が一致する第６の深さと、を有し、
前記所定の層幅は、前記第１の深さと前記第６の深さとの間の厚さである請求項１記載のピエゾ抵抗素子。
【請求項３】
前記第４の深さと前記第６の深さとの間の厚さを前記バリア層の層幅と定義した場合に、前記バリア層の層幅は前記所定の層幅と一致する請求項２記載のピエゾ抵抗素子。
【請求項４】
前記第３の不純物の濃度の最大値は、前記第２の不純物の濃度の最大値よりも大きい請求項２又は３記載のピエゾ抵抗素子。
【請求項５】
前記第２の深さは、０．５μｍ以上１．１μｍ以下であり、前記第５の深さは、０．０１μｍ以上０．１μｍ以下である請求項２乃至４の何れか一項記載のピエゾ抵抗素子。
【請求項６】
前記第２の深さは、０．６μｍ以上０．７μｍ以下であり、前記第５の深さは、０．０１μｍ以上０．０５μｍ以下である請求項５記載のピエゾ抵抗素子。
【請求項７】
前記第２の不純物の濃度の最大値は、１×１０１７ｉｏｎｓ／ｃｍ３以上５×１０１８ｉｏｎｓ／ｃｍ３以下であり、前記第３の不純物の濃度の最大値は、５×１０１７ｉｏｎｓ／ｃｍ３以上１×１０１９ｉｏｎｓ／ｃｍ３以下である請求項２乃至６の何れか一項記載のピエゾ抵抗素子。
【請求項８】
前記第２の不純物の濃度の最大値は、４×１０１７ｉｏｎｓ／ｃｍ３以上６×１０１７ｉｏｎｓ／ｃｍ３以下であり、前記第３の不純物の濃度の最大値は、８×１０１７ｉｏｎｓ／ｃｍ３以上１．２×１０１８ｉｏｎｓ／ｃｍ３以下である請求項７記載のピエゾ抵抗素子。
【請求項９】
請求項１乃至８の何れか一項記載のピエゾ抵抗素子を搭載した半導体センサ。
【請求項１０】
ダイヤフラム面に印加された応力を前記ピエゾ抵抗素子の抵抗値変化に対応する出力電圧変化により検出する請求項９記載の半導体センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ピエゾ抵抗素子及び半導体センサに関する。
【背景技術】
【０００２】
従来から、ピエゾ抵抗素子を用いた半導体センサが知られている。このような半導体センサの一例としては、ピエゾ抵抗素子を用い、半導体で形成されたダイヤフラムを備えた圧力センサ等を挙げることができる。
【０００３】
又、ピエゾ抵抗素子の製造方法としては、例えば、半導体基板表面に拡散やイオン注入により不純物を添加することにより、ピエゾ抵抗層を形成する方法（第１の方法とする）が知られている。又、半導体基板に、異なる導電型の不純物層を高エネルギー（例えば１ＭｅＶ）でイオン注入することにより、埋め込みピエゾ抵抗層を形成する方法（第２の方法とする）が知られている（例えば、特許文献１参照）。
【０００４】
更に、半導体基板に溝を形成し、溝の内部に半導体基板と異なる導電型のピエゾ抵抗層を形成すると共に、ピエゾ抵抗層の上部に半導体基板と同じ導電型のシリコン層を形成する方法（第３の方法とする）が知られている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平７−１３１０３５号公報
【特許文献２】特開２００７−２５０８６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記第１の方法で製造されたピエゾ抵抗素子は、ピエゾ抵抗層が表面に形成されているため、湿度雰囲気等において不純物イオンやチャージの影響を受け易く、出力電圧が変動するという問題が生じる。
【０００７】
又、上記第２の方法で製造されたピエゾ抵抗素子は、上記第１の方法で製造されたピエゾ抵抗素子よりも湿度雰囲気中の不純物イオンやチャージの影響は軽減されるが、ピエゾ抵抗層表面のバリア効果が弱く、出力電圧変動を完全には抑制できない。つまり、出力電圧が変動するという問題は解決されていない。
【０００８】
又、ピエゾ抵抗素子を用いたセンサ（例えば、圧力センサ）の場合、センサ感度はピエゾ抵抗層の半導体基板表面からの深さ方向の位置に依存している。又、イオン注入のエネルギーが高いほど、ピエゾ抵抗層が半導体基板表面から深い位置に形成されることが知られている。
【０００９】
つまり、高エネルギー（例えば１ＭｅＶ）でイオン注入すると、ピエゾ抵抗層が半導体基板表面から深い位置に形成されるため、センサの感度が低下する問題が生じる。この場合、センサの感度を高めようとすると、圧力センサのダイヤフラムを大きくする必要があり、センサの小型化が困難になるという問題が生じる。
【００１０】
又、上記第３の方法で製造されたピエゾ抵抗素子は、上記第１の方法や第２の方法よりも製造工程が増加するため、出力電圧変動が少ないピエゾ抵抗素子を安価に作製することができず、出力電圧変動が少ないピエゾ抵抗素子を量産レベルで提供することは困難である。
【００１１】
本発明は、上記の点に鑑みてなされたもので、出力電圧変動が少ないピエゾ抵抗素子等を提供することを課題とする。
【課題を解決するための手段】
【００１２】
本ピエゾ抵抗素子（１０）は、第１の不純物を含む第１導電型の半導体基板（１１）と、前記半導体基板（１１）に埋め込まれた、第２の不純物を含む第２導電型のピエゾ抵抗層（１２）と、前記半導体基板（１１）の表面と前記ピエゾ抵抗層（１２）との間に形成された、第３の不純物を含む前記第１導電型のバリア層（１３）と、を備え、前記第２の不純物の濃度が前記第１の不純物の濃度以上となる領域を前記ピエゾ抵抗層（１２）と定義し、前記第３の不純物の濃度が前記第１の不純物の濃度以上となる領域を前記バリア層（１３）と定義した場合に、前記ピエゾ抵抗層（１２）と前記バリア層（１３）とは、前記半導体基板（１１）の厚さ方向に所定の層幅の重なりを有することを要件とする。
【００１３】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
【発明の効果】
【００１４】
開示の技術によれば、出力電圧変動が少ないピエゾ抵抗素子等を提供できる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施の形態に係るピエゾ抵抗素子を例示する断面図である。
【図２】第１の実施の形態に係るピエゾ抵抗素子の濃度プロファイルを例示する図である。
【図３】第１の実施の形態に係るピエゾ抵抗素子の製造方法を示すフローチャートの例である。
【図４】比較例１に係るピエゾ抵抗素子を例示する断面図である。
【図５】比較例１に係るピエゾ抵抗素子の出力電圧変動の測定結果を例示する図である。
【図６】比較例２に係るピエゾ抵抗素子を例示する断面図である。
【図７】比較例２に係るピエゾ抵抗素子の出力電圧変動の測定結果を例示する図である。
【図８】第１の実施の形態に係るピエゾ抵抗素子の出力電圧変動の測定結果を例示する図である。
【図９】イオン注入加速電圧と圧力センサ感度低下率との関係を例示する図である。
【図１０】第２の実施の形態に係る半導体センサを例示する断面図である。
【図１１】第２の実施の形態に係るセンサ素子のダイヤフラム面を例示する平面図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して発明を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
【００１７】
〈第１の実施の形態〉
図１は、第１の実施の形態に係るピエゾ抵抗素子を例示する断面図である。図１を参照するに、ピエゾ抵抗素子１０は、半導体基板１１と、ピエゾ抵抗層１２と、バリア層１３と、絶縁膜１４とを有する。なお、半導体基板１１の表面に熱酸化膜が形成されていてもよい。
【００１８】
半導体基板１１は、ピエゾ抵抗層１２やバリア層１３が形成される部分であり、第１の不純物を含む第１導電型の半導体基板である。半導体基板１１は、例えば、第１の不純物を含むシリコン基板であるが、シリコン基板に代えてＳｉＣ基板やポリシリコン膜等を用いてもよい。
【００１９】
なお、本願において、第１導電型とはＮ型又はＰ型であり、第２導電型とは第１導電型とは逆導電型のＰ型又はＮ型である。例えば、半導体基板１１に第１の不純物としてリン（Ｐ）等の５価の元素を注入すればＮ型の半導体基板となり、ホウ素（Ｂ）等の３価の元素を注入すればＰ型の半導体基板となる。なお、本実施の形態では、以下、半導体基板１１が、第１の不純物としてリン（Ｐ）が注入されたＮ型の半導体基板である場合を例に説明する。
【００２０】
ピエゾ抵抗層１２は、半導体基板１１に埋め込まれている。ピエゾ抵抗層１２は、半導体基板１１と異なる導電型とされている。半導体基板１１に第２の不純物としてリン（Ｐ）等の５価の元素を注入すればＮ型のピエゾ抵抗層１２となり、ホウ素（Ｂ）等の３価の元素を注入すればＰ型のピエゾ抵抗層１２となる。以下、ピエゾ抵抗層１２が、半導体基板１１に第２の不純物としてホウ素（Ｂ）が注入されたＰ型の層である場合を例に説明する。
【００２１】
バリア層１３は、半導体基板１１の表面１１ａとピエゾ抵抗層１２との間に形成されている。バリア層１３は、半導体基板１１と同じ導電型とされている。半導体基板１１に第３の不純物としてリン（Ｐ）等の５価の元素を注入すればＮ型のバリア層１３となり、ホウ素（Ｂ）等の３価の元素を注入すればＰ型のバリア層１３となる。以下、バリア層１３が、半導体基板１１に第３の不純物としてリン（Ｐ）が注入されたＮ型の層である場合を例に説明する。
【００２２】
絶縁膜１４は、半導体基板１１の表面１１ａ上に形成されている。絶縁膜１４は、例えば、ピエゾ抵抗素子１０を用いた半導体センサにおいて、半導体基板１１とその上に形成される配線等の導電層とを絶縁する層間絶縁膜である。絶縁膜１４の材料としては、例えば、ＳｉＯ２やＳｉＮ等を用いることができる。
【００２３】
ここで、ピエゾ抵抗層１２及びバリア層１３の深さや層幅、最大不純物濃度（不純物の濃度の最大値）について説明する。まず、図１を参照しながら、ピエゾ抵抗層１２及びバリア層１３の深さや層幅等について概略を説明し、その後、図２を参照しながら、ピエゾ抵抗層１２及びバリア層１３の深さや層幅等について正確に定義する。
【００２４】
図１において、Ｄ１はピエゾ抵抗層１２の深さ、Ｄ２はバリア層１３の深さを示している。又、Ｗ１はピエゾ抵抗層１２の層幅、Ｗ２はバリア層１３の層幅を示している。又、Ｗ３は、ピエゾ抵抗層１２とバリア層１３とが半導体基板１１の厚さ方向に重なる部分の層幅（以下、重複部層幅とする）を示している。
【００２５】
半導体基板１１の表面１１ａを基準とするピエゾ抵抗層１２の深さＤ１は、０．５μｍ以上１．１μｍ以下とすると好適であり、０．６μｍ以上０．７μｍ以下とすると最適である。ピエゾ抵抗層１２の層幅Ｗ１は１．１μｍ以上３μｍ以下とすると好適であり、２μｍ以上２．４μｍ以下とすると最適である。
【００２６】
又、ピエゾ抵抗層１２の最大不純物濃度は１×１０１７ｉｏｎｓ／ｃｍ３以上５×１０１８ｉｏｎｓ／ｃｍ３以下とすると好適であり、４×１０１７ｉｏｎｓ／ｃｍ３以上６×１０１７ｉｏｎｓ／ｃｍ３以下とすると最適である。
【００２７】
半導体基板１１の表面１１ａを基準とするバリア層１３の深さＤ２は、０．０１μｍ以上０．１μｍ以下とすると好適であり、０．０１μｍ以上０．０５μｍ以下とすると最適である。
【００２８】
バリア層１３の層幅Ｗ２は０．２μｍ以上０．７μｍ以下とすると好適であり、０．３μｍ以上０．４μｍ以下とすると最適である。バリア層１３の最大不純物濃度は５×１０１７ｉｏｎｓ／ｃｍ３以上１×１０１９ｉｏｎｓ／ｃｍ３以下とすると好適であり、８×１０１７ｉｏｎｓ／ｃｍ３以上１．２×１０１８ｉｏｎｓ／ｃｍ３以下とすると最適である。
【００２９】
但し、上記数値範囲内から適切な数値を選択し、ピエゾ抵抗層１２の上側とバリア層１３の下側とが半導体基板１１の厚さ方向に重なるように、ピエゾ抵抗層１２及びバリア層１３を形成しなければならない。ピエゾ抵抗層１２とバリア層１３との重複部層幅Ｗ３は、０．１μｍ以上０．５μｍ以下とすると好適であり、０．３μｍ以上０．４μｍ以下とすると最適である。
【００３０】
ここで、上記の好適な範囲は、ピエゾ抵抗素子１０が正常に機能すると共に、従来のピエゾ抵抗素子に比べて出力電圧変動を少なくできる範囲である。又、上記の最適な範囲は、ピエゾ抵抗素子１０が正常に機能すると共に、従来のピエゾ抵抗素子に比べて出力電圧変動を少なくでき、更にセンサ感度低下率を抑制可能な範囲である。
【００３１】
なお、センサ感度低下率とは、ピエゾ抵抗層１２が半導体基板１１の最表面に存在する場合のセンサ感度を基準とし、それに対してどの程度センサ感度が低下したかを示す数値である。例えば、上記の好適な範囲ではセンサ感度低下率を−２５％程度に抑制でき、上記の最適な範囲ではセンサ感度低下率を−１０％程度に抑制できる。
【００３２】
例えば、上記特許文献１の例では、センサ感度低下率は−４０％以上となるため、本実施の形態に係るピエゾ抵抗素子１０では、大型化を招くことなく、上記特許文献１の例に比べてセンサ感度低下率を大幅に抑制できる。
【００３３】
なお、ピエゾ抵抗層１２の層幅Ｗ１が３μｍよりも大きく、かつ、バリア層１３の層幅Ｗ２が０．７μｍよりも大きくなると、ピエゾ抵抗素子１０が正常に機能しなくなる。又、半導体基板１１の表面１１ａ近傍のピエゾ抵抗層１２の不純物濃度が高くなるため、バリア層１３中の空乏層の厚みが薄くなり、十分なバリア効果を得ることができなくなり、ピエゾ抵抗素子１０の出力電圧変動が増加する要因となる。又、ピエゾ抵抗層１２とバリア層１３の不純物濃度の高い領域が厚さ方向に重複すると二重拡散となるため、半導体基板１１にリーク電流が発生しやすくなり、この点でもピエゾ抵抗素子１０の出力電圧変動が増加する要因となる。
【００３４】
ところで、図１では、ピエゾ抵抗層１２及びバリア層１３の深さや層幅を模式的に示したが、図２を参照しながら、ここで正確に定義する。前述のように、本実施の形態では、一例として、Ｎ型の半導体基板１１（シリコン基板）に、Ｐ型のピエゾ抵抗層１２及びＮ型のバリア層１３が形成されているものとする。
【００３５】
図２において、横軸は、半導体基板１１の表面１１ａを基準とする深さ［μｍ］である。つまり、横軸の原点（縦軸との交点）は半導体基板１１の表面１１ａである。又、図２において、縦軸は、半導体基板１１の第１の不純物の濃度を基準とした他の層の不純物濃度［ｉｏｎｓ／ｃｍ３］である。つまり、縦軸の原点（横軸との交点）は半導体基板１１の第１の不純物（例えば、Ｎ型の不純物であるリン）の濃度である。
【００３６】
図２において、Ｐｉはピエゾ抵抗層１２の第２の不純物（例えば、Ｐ型の不純物であるホウ素）の濃度プロファイルであり、Ｂａはバリア層１３の第３の不純物（例えば、Ｎ型の不純物であるリン）の濃度プロファイルである。
【００３７】
本実施の形態では、第２の不純物の濃度が半導体基板１１の第１の不純物の濃度以上となる領域をピエゾ抵抗層１２と定義している。つまり、半導体基板１１の表面１１ａを基準としてピエゾ抵抗層１２の深さを定義した場合に、ピエゾ抵抗層１２は、第２の不純物の濃度と第１の不純物の濃度が一致する第１の深さＰ１を有する。そして、更に、ピエゾ抵抗層１２は、第１の深さＰ１よりも深く第２の不純物の濃度が最大になる第２の深さＰ２と、第２の深さＰ２よりも深く第２の不純物の濃度と第１の不純物の濃度が一致する第３の深さＰ３とを有する。
【００３８】
そして、半導体基板１１の表面１１ａから第２の深さＰ２までの深さＤ１が、ピエゾ抵抗層１２の深さとなる。又、第１の深さＰ１から第３の深さＰ３までの層幅Ｗ１がピエゾ抵抗層１２の層幅となる。
【００３９】
同様に、本実施の形態では、第３の不純物の濃度が半導体基板１１の第１の不純物の濃度以上となる領域をバリア層１３と定義している。つまり、半導体基板１１の表面１１ａを基準としてバリア層１３の深さを定義した場合に、バリア層１３は、半導体基板１１の表面１１ａと一致する第４の深さＢ４を有する。そして、更に、バリア層１３は、第４の深さＢ４よりも深く第３の不純物の濃度が最大になる第５の深さＢ５と、第５の深さＢ５よりも深く第３の不純物の濃度と第１の不純物の濃度が一致する第６の深さＢ６とを有する。
【００４０】
そして、半導体基板１１の表面１１ａから第５の深さＢ５までの深さＤ２が、バリア層１３の深さとなる。又、第４の深さＢ４（＝半導体基板１１の表面１１ａ）から第６の深さＢ６までの層幅Ｗ２がバリア層１３の層幅となる。又、ピエゾ抵抗層１２の第１の深さＰ１からバリア層１３の第６の深さＢ６までの層幅Ｗ３が重複部層幅となる。
【００４１】
なお、図２の例では、ピエゾ抵抗層１２の第１の深さＰ１が半導体基板１１の表面１１ａよりも深い位置とされているが、半導体基板１１の表面１１ａ側において第２の不純物の濃度が第１の不純物の濃度より高い場合がある。その場合には、バリア層１３の第４の深さＢ４と同様に、ピエゾ抵抗層１２の第１の深さＰ１は半導体基板１１の表面１１ａと一致し、重複部層幅Ｗ３はバリア層１３の層幅Ｗ２と一致する。
【００４２】
【表１】
2014135391.tif 000003
【００４３】
【表２】
2014135391.tif 000004
【００４４】
上記の好適な範囲を表１に、上記の最適な範囲を表２にまとめた。このように、本実施の形態では、ピエゾ抵抗層１２とバリア層１３とは、半導体基板１１の厚さ方向に重複部層幅Ｗ３の重なりを必ず有する。つまり、本実施の形態において、重複部層幅Ｗ３がゼロとなることはない。
【００４５】
次に、図３を参照しながら、ピエゾ抵抗素子１０の製造方法について簡単に説明する。一例として、Ｎ型の半導体基板１１に、Ｐ型のピエゾ抵抗層１２及びＮ型のバリア層１３を形成する例を示す。
【００４６】
まず、ステップＳ１００において、半導体基板１１となるＮ型のシリコンウェハを準備する。次に、ステップＳ１０１において、シリコンウェハの表面を熱酸化し、熱酸化膜（ＳｉＯ２）を成膜する。
【００４７】
次に、ステップＳ１０２において、熱酸化膜に開口部を形成し、開口部からシリコンウェハに例えば不純物としてホウ素をイオン注入し、Ｐ型のピエゾ抵抗層１２をシリコンウェハに埋め込む。この際、ピエゾ抵抗層１２の深さ、層幅、及び最大不純物濃度が表１又は表２の範囲に入るように、イオン注入加速電圧やドーズ量を制御する。なお、ピエゾ抵抗層１２の深さ、層幅、及び最大不純物濃度とイオン注入加速電圧やドーズ量との関係は、実験や計算等により予め求めておくことができる。
【００４８】
次に、ステップＳ１０３において、開口部からシリコンウェハに例えば不純物としてリンをイオン注入し、半導体基板１１の表面１１ａとピエゾ抵抗層１２との間にＮ型のバリア層１３を形成する。この際、バリア層１３の深さ、層幅、及び最大不純物濃度が表１又は表２の範囲に入るように、イオン注入加速電圧やドーズ量を制御する。なお、バリア層１３の深さ、層幅、及び最大不純物濃度とイオン注入加速電圧やドーズ量との関係は、実験や計算等により予め求めておくことができる。
【００４９】
次に、ステップＳ１０４において、所定条件によりアニールを行った後、ステップＳ１０５において、シリコンウェハの表面に層間絶縁膜である絶縁膜１４を成膜することにより、ピエゾ抵抗素子１０が完成する。なお、ピエゾ抵抗素子１０を用いた半導体センサを作製する場合には、更に、コンタクトホールや電極、ダイヤフラム等の形成を行う工程が必要となる。ピエゾ抵抗素子１０を用いた半導体センサの例については、後述する。
【００５０】
ここで、比較例を参照しながら、本実施の形態に係るピエゾ抵抗素子１０の奏する効果について説明する。図４は、比較例１に係るピエゾ抵抗素子を例示する断面図である。図４を参照するに、比較例１に係るピエゾ抵抗素子１０Ａは、ピエゾ抵抗層１２が半導体基板１１の表面１１ａの近傍に形成されている点、バリア層を有しない点が、第１の実施の形態に係るピエゾ抵抗素子１０（図１参照）と相違する。
【００５１】
ピエゾ抵抗素子１０Ａは、ピエゾ抵抗層１２が半導体基板１１の表面１１ａの近傍に形成されている。そのため、高いセンサ感度を得られる点では好適であるが、バリア層が形成されていないため、例えば、湿度雰囲気等において不純物イオンやチャージの影響を受けやすく、出力電圧が変動する問題を生じる。
【００５２】
図５は、比較例１に係るピエゾ抵抗素子の出力電圧変動の測定結果を例示する図である。なお、図５の測定結果は、比較例１に係るピエゾ抵抗素子を搭載した半導体センサ１００（第２の実施の形態で後述）を複数個作製し、各半導体センサ１００を高温高湿状態に所定時間放置後、常温に戻して個々に通電し、出力電圧を測定してプロットしたものである。つまり、測定した出力電圧は、半導体センサ１００のホイートストーンブリッジ回路の出力電圧である。
【００５３】
図５に示すように、試験後のピエゾ抵抗素子１０Ａでは、出力電圧は±０．１〜±１．３ｍＶ程度の範囲でばらついており、時間による出力電圧変動も大きい。これは、ピエゾ抵抗素子１０Ａでは、ピエゾ抵抗層１２が半導体基板１１の表面１１ａの近傍に形成されているため、高温高湿状態において不純物イオンやチャージの影響を受け易いためと考えられる。
【００５４】
図６は、比較例２に係るピエゾ抵抗素子を例示する断面図である。図６を参照するに、比較例２に係るピエゾ抵抗素子１０Ｂは、ピエゾ抵抗層１２とバリア層１３が離間しており重なりを全く有しない点が、第１の実施の形態に係るピエゾ抵抗素子１０（図１参照）と相違する。
【００５５】
ピエゾ抵抗素子１０Ｂは、ピエゾ抵抗層１２が半導体基板１１の表面１１ａから所定の深さに形成されており、更にバリア層１３が形成されている。そのため、高温高湿状態における不純物イオンやチャージの影響は比較例１に係るピエゾ抵抗素子１０Ａの場合よりも軽減されると考えられる。
【００５６】
しかし、バリア層１３の濃度が低く、十分な空乏層が存在しないため、バリア効果が弱く、例えば、湿度雰囲気等における不純物イオンやチャージの影響による出力電圧変動を完全には抑制できない。
【００５７】
図７は、比較例２に係るピエゾ抵抗素子の出力電圧変動の測定結果を例示する図である。なお、図７の測定結果は、比較例２に係るピエゾ抵抗素子を搭載した半導体センサ１００（第２の実施の形態で後述）を複数個作製し、各半導体センサ１００を高温高湿状態に所定時間放置後、常温に戻して個々に通電し、出力電圧を測定してプロットしたものである。つまり、測定した出力電圧は、半導体センサ１００のホイートストーンブリッジ回路の出力電圧である。
【００５８】
図７に示すように、試験後のピエゾ抵抗素子１０Ｂでは、出力電圧は０〜＋０．３ｍＶ程度の範囲でばらついており、時間による出力電圧変動も生じている。出力電圧変動は、ピエゾ抵抗素子１０Ａよりも低減されてはいるが、完全には抑制できていないことが確認できる。
【００５９】
一方、図８は、第１の実施の形態に係るピエゾ抵抗素子の出力電圧変動の測定結果を例示する図である。なお、図８の測定結果は、ピエゾ抵抗素子１０を搭載した半導体センサ１００（第２の実施の形態で後述）を複数個作製し、各半導体センサ１００を高温高湿状態に所定時間放置後、常温に戻して個々に通電し、出力電圧を測定してプロットしたものである。つまり、測定した出力電圧は、半導体センサ１００のホイートストーンブリッジ回路の出力電圧である。
【００６０】
図８に示すように、試験後のピエゾ抵抗素子１０では、出力電圧変動は０〜＋０．０１ｍＶ程度の範囲に収まっており、出力電圧変動はほとんど生じていない。ピエゾ抵抗素子１０の出力電圧変動は、比較例２に係るピエゾ抵抗素子１０Ｂに比べると１０分の１以下に抑制されている。
【００６１】
これは、ピエゾ抵抗素子１０では、ピエゾ抵抗層１２とバリア層１３とが半導体基板１１の厚さ方向に所定の層幅の重なりを有するためである。つまり、ピエゾ抵抗素子１０では、ピエゾ抵抗層１２とバリア層１３の層幅の重なり部分に厚い空乏層が形成され、形成された厚い空乏層により不純物イオンやチャージの影響を抑制する効果が向上したためである。
【００６２】
なお、表１に示した好適な条件で作製したピエゾ抵抗素子１０と、表２に示した最適な条件で作製したピエゾ抵抗素子１０の何れについても、図８に示すような結果が得られることを発明者らは確認している。
【００６３】
但し、図９に示すように、イオン注入加速電圧が高くなると圧力センサ感度低下率が大きくなる。表１に示した好適な条件で作製する場合には、表２に示した最適な条件で作製する場合に比べて、イオン注入加速電圧を高くする必要があるため、その分、圧力センサ感度低下率が大きくなる。
【００６４】
しかし、表１に示した好適な条件で作製する場合でも、前述の特許文献２ほど高エネルギー（例えば１ＭｅＶ）でイオン注入する必要はないため、表１に示した好適な条件で作製しても従来のピエゾ抵抗素子に比べて圧力センサ感度低下率を小さくできる。なお、表１に示した好適な条件で作製する場合のイオン注入加速電圧は、最大でも５００［ｋｅＶ］程度である。
【００６５】
このように、第１の実施の形態では、第１の不純物を含む第１導電型の半導体基板１１に、第２の不純物を含む第２導電型のピエゾ抵抗層１２を埋め込み、半導体基板１１の表面１１ａとピエゾ抵抗層１２との間に第３の不純物を含む第１導電型のバリア層１３を形成する。その際、ピエゾ抵抗層１２とバリア層１３とが半導体基板１１の厚さ方向に所定の層幅の重なりを有するようにする。
【００６６】
その結果、層幅の重なり部分に従来は存在しなかった厚い空乏層が形成され、形成された厚い空乏層により不純物イオンやチャージの影響を抑制する効果が向上するため、従来よりも出力電圧変動を抑制できる。
【００６７】
又、第１の実施の形態に係るピエゾ抵抗素子１０では、以下のような効果も得られる。すなわち、高エネルギー（例えば１ＭｅＶ）でイオン注入する従来のピエゾ抵抗素子と比べて、圧力センサ感度低下率を小さくできる。これにより、ピエゾ抵抗素子１０を用いた半導体センサの小型化が可能となり、半導体センサの設計自由度を向上できる。
【００６８】
又、ピエゾ抵抗層の深さを０．５μｍ〜１．１μｍとすることにより、後述する半導体センサのダイヤフラムにおいて結晶欠陥が発生する領域を減少させることが可能となり、半導体センサの機械的耐圧や耐衝撃性の悪化を防止できる。
【００６９】
又、互いに導電型が異なるピエゾ抵抗層１２とバリア層１３によりＰＮ接合ダイオードが形成され、逆方向耐圧が低下する。そのため、ＥＳＤ（electro-static discharge；静電気放電）印加時にピエゾ抵抗層１２から半導体基板１１に電流が流れ、半導体センサの配線に流れる電流の密度が減少するため、半導体センサのＥＳＤ耐圧を向上できる。
【００７０】
〈第２の実施の形態〉
第２の実施の形態では、第１の実施の形態に係るピエゾ抵抗素子１０を備えた半導体センサの例を示す。なお、第２の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する。
【００７１】
図１０は、第２の実施の形態に係る半導体センサを例示する断面図である。図１０を参照するに、第２の実施の形態に係る半導体センサ１００は、センサ素子２００と、接着樹脂３００と、制御ＩＣ（Integrated Circuit、集積回路）４００と、接着樹脂５００と、基板６００と、ボンディングワイヤ７００と、リッド８００を有する。
【００７２】
ここで、センサ素子２００は、ダイヤフラム部２１０と、台座２２０とを有する。又、ダイヤフラム部２１０は、ダイヤフラム面２５０と、ダイヤフラム支持部２６０とを有する。更に、台座２２０の中央部には溝２３０が形成されており、リッド８００は、貫通穴８１０を有する。
【００７３】
より詳しくは、半導体センサ１００は、以下のような構成を有する。すなわち、３段の面を有する基板６００の下段面上に、接着樹脂５００により制御ＩＣ４００が接着されており、更に制御ＩＣ４００上に接着樹脂３００によりセンサ素子２００の台座２２０が接着されている。
【００７４】
接着樹脂５００は、制御ＩＣ４００の下面全体に存在するが、台座２２０は、中央部に溝２３０が形成されており、溝が形成されていない領域にのみ接着樹脂３００が存在する。センサ素子２００のダイヤフラム面２５０上及び制御ＩＣ４００上には配線用の端子としてパッドがあり（図示せず）、パッド同士がボンディングワイヤ７００により電気的に接続されている。
【００７５】
又、基板６００の中段の表面にも配線用の端子としてパッドが設けられており（図示せず）、制御ＩＣ４００と基板６００のパッド同士もボンディングワイヤ７００で電気的に接続されている。基板６００の上段には、リッド８００が設置され、センサ素子２００を覆っている。又、リッド８００の中央には、貫通穴８１０が設けられ、ダイヤフラム面２５０が外部の圧力を感知できるように構成されている。
【００７６】
センサ素子２００は、所定の物理量を検出するための素子であり、半導体センサ１００においては、絶対圧力を検出する。ここで、絶対圧力とは、完全真空（又は絶対真空）を基準とした圧力であり、それ故、センサ素子２００は、真空状態に保たれた真空基準室２４０を有する。なお、本実施の形態においては、センサ素子２００は、圧力センサ素子である例を挙げて説明するが、本発明は、基板６００からの応力の影響を排除する必要がある種々のセンサ素子２００に用いることができる。
【００７７】
センサ素子２００は、ダイヤフラム部２１０と、台座２２０とを備える。ダイヤフラム部２１０は、センサ素子２００のセンサ面を構成する部品であり、圧力により発生した応力を、電気信号に変換して検出する。ダイヤフラム部２１０は、ダイヤフラム面２５０と、ダイヤフラム支持部２６０とを有する。
【００７８】
ダイヤフラム面２５０は圧力を検出する面であり、薄膜状に形成される。ダイヤフラム面２５０は、圧力が加わると撓みが生じ、その撓みにより、ダイヤフラム面２５０に印加された絶対圧力が検出できるように構成されている。また、ダイヤフラム支持部２６０は、ダイヤフラム面２５０を支持する支持部である。
【００７９】
ダイヤフラム部２１０は、半導体により構成されてよく、例えば、ＳＯＩ（Silicon on Insulator）基板を用いることにより、シリコン活性層でダイヤフラム面２５０を形成し、埋め込み酸化膜及び裏面のシリコン基板でダイヤフラム支持部２６０を形成できる。
【００８０】
台座２２０は、ダイヤフラム部２１０を支持する支持部材であり、例えば、台座２２０の外周に沿った端部の表面上にダイヤフラム部２１０のダイヤフラム支持部２６０の裏面が接着固定される。台座２２０は、例えば、ガラス基板や、シリコン基板から構成されてもよい。ガラス基板の場合には、多層化されたガラス基板が用いられてもよい。
【００８１】
台座２２０の裏面は、センサ素子２００の実装面を構成し、被実装面である制御ＩＣ４００の上面に、接着樹脂３００を用いて接着されて固定される。
【００８２】
図１１は、センサ素子のダイヤフラム面を例示する平面図である。図１１を参照するに、ダイヤフラム面２５０は、ピエゾ抵抗素子１０と、不純物抵抗配線２５２と、金属配線２５３と、パッド２５４とを備える。ピエゾ抵抗素子１０及び不純物抵抗配線２５２は、ホイートストーンブリッジ回路を構成し、出力電圧を検出できるように構成されている。
【００８３】
ピエゾ抵抗素子１０は、圧電素子の一種であり、印加される圧力に応じて抵抗値が変化する。よって、ピエゾ抵抗素子１０を用いたホイートストーンブリッジ回路は、出力電圧の変化により、ダイヤフラム面２５０に印加された圧力が検出できるように構成されている。つまり、ダイヤフラム面２５０に印加された圧力をピエゾ抵抗素子１０の抵抗値変化に対応する出力電圧変化により検出できる。
【００８４】
又、金属配線２５３は、ホイートストーンブリッジ回路を形成するための配線であり、パッド２５４は、外部との電気的接続を行うための端子又は電極である。外部からパッド２５４に電源を供給してホイートストーンブリッジ回路に電圧を印加し、圧力の印加によるピエゾ抵抗素子１０の抵抗値の変化から、ホイートストーンブリッジ回路の出力電圧の変化を検出する。これにより、ダイヤフラム面２５０に印加された絶対圧力を検出できる。例えば、ダイヤフラム面２５０を図１１に示したように構成することにより、センサ素子２００は、絶対圧力を検出できる。
【００８５】
以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
【００８６】
例えば、第１の実施の形態では、Ｎ型の半導体基板１１にＰ型のピエゾ抵抗層１２及びＮ型のバリア層１３を形成する例を示したが、Ｐ型の半導体基板１１にＮ型のピエゾ抵抗層１２及びＰ型のバリア層１３を形成してもよい。
【００８７】
又、半導体基板１１の不純物とバリア層１３の不純物が異なっていてもよい。例えば、半導体基板１１の不純物がリン（Ｐ）で、バリア層１３の不純物が砒素（Ａｓ）等でもよい。
【００８８】
又、第２の実施の形態では、第１の実施の形態に係るピエゾ抵抗素子１０を搭載する半導体センサ１００として圧力センサを例示した。しかし、ピエゾ抵抗素子１０は、圧力センサ以外に、加速度センサやジャイロセンサ等の半導体センサにも搭載可能である。
【符号の説明】
【００８９】
１０  ピエゾ抵抗素子
１１  半導体基板
１１ａ  表面
１２  ピエゾ抵抗層
１３  バリア層
１４  絶縁膜
１００  半導体センサ
２００  センサ素子
２１０  ダイヤフラム部
２２０  台座
２３０  溝
２４０  真空基準室
２５０  ダイヤフラム面
２５２  不純物抵抗配線
２５３  金属配線
２５４  パッド
２６０  ダイヤフラム支持部
３００、５００  接着樹脂
４００  制御ＩＣ
６００  基板
７００  ボンディングワイヤ
８００  リッド
８１０  貫通穴
【図１】
2014135391.tif 000005
【図２】
2014135391.tif 000006
【図３】
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【図４】
2014135391.tif 000008
【図５】
2014135391.tif 000009
【図６】
2014135391.tif 000010
【図７】
2014135391.tif 000011
【図８】
2014135391.tif 000012
【図９】
2014135391.tif 000013
【図１０】
2014135391.tif 000014
【図１１】
2014135391.tif 000015