(57)【要約】【課題】トランジスタの劣化を防止する半導体装置を提供する。また、トランジスタを用いた回路を正常動作させる半導体装置を提供する。また、トランジスタのノーマリーオン特性の影響を防ぐため、トランジスタの漏れ電流の低減させた半導体装置を提供する。また、信頼性の高い表示装置を提供する。【解決手段】クロック信号が入力される端子と電気的に接続されているトランジスタのゲート電極に、該クロック信号に与えられる第１の低電源電位よりも低い第２の低電源電位を与える。該トランジスタのゲート電極を第２の低電源電位とすることで、安定した動作の半導体装置を提供できる。【選択図】図１
2014131263.tif 000002
【特許請求の範囲】
【請求項１】
スタートパルス信号が入力される第１の入力端子と、
クロック信号が入力される第２の入力端子と、
リセット信号が入力される第３の入力端子と、
パルス信号を出力する出力端子と、
第１のトランジスタと、
第２のトランジスタと、
第３のトランジスタと、を有し、
前記第１のトランジスタの第１の端子が、前記第１の入力端子と電気的に接続され、
前記第１のトランジスタの第２の端子が、前記第２のトランジスタのゲート電極と電気的に接続され、
前記第１のトランジスタのゲート電極が、前記第１のトランジスタの第１の端子と電気的に接続され、
前記第２のトランジスタの第１の端子が、前記第２の入力端子と電気的に接続され、
前記第２のトランジスタの第２の端子が、前記第３のトランジスタの第１の端子、及び前記出力端子と電気的に接続され、
前記第３のトランジスタの第２の端子が、第１の低電源電位が与えられる配線に電気的に接続され、
前記第３のトランジスタのゲート電極が、前記第３の入力端子と電気的に接続され、
前記第１のトランジスタのゲート電極には、前記スタートパルス信号によって、前記第１の低電源電位と、高電源電位が与えられ、前記第１のトランジスタのゲート電極に前記第１の低電源電位が与えられている際に、前記第２のトランジスタのゲート電極に、前記第１の低電源電位よりも低い第２の低電源電位が与えられる
半導体装置。
【請求項２】
スタートパルス信号が入力される第１の入力端子と、
クロック信号が入力される第２の入力端子と、
リセット信号が入力される第３の入力端子と、
反転スタートパルス信号が入力される第４の入力端子と、
パルス信号を出力する第１の出力端子と、
パルス信号を出力する第２の出力端子と、
第１乃至第８のトランジスタと、
容量素子と、を有し、
前記第１のトランジスタのソース電極またはドレイン電極の一方が、前記第１の入力端子と電気的に接続され、
前記第１のトランジスタのソース電極またはドレイン電極の他方が、前記第２のトランジスタのゲート電極、前記容量素子の一方の電極、及び前記第５のトランジスタのソース電極またはドレイン電極の一方の電極と電気的に接続され、
前記第１のトランジスタのゲート電極が、前記第１のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
前記第２のトランジスタのソース電極またはドレイン電極の一方が、前記第２の入力端子と電気的に接続され、
前記第２のトランジスタのソース電極またはドレイン電極の他方が、前記第３のトランジスタのソース電極またはドレイン電極の一方、前記第８のトランジスタのゲート電極、及び前記第１の出力端子と電気的に接続され、
前記第３のトランジスタのソース電極またはドレイン電極の他方が、前記第４のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
前記第３のトランジスタのゲート電極が、前記第３の入力端子と電気的に接続され、
前記第４のトランジスタのソース電極またはドレイン電極の他方が、第１の低電源電位が与えられる配線に電気的に接続され、
前記第４のトランジスタのゲート電極が、前記第４の入力端子と電気的に接続され、
前記第５のトランジスタのソース電極またはドレイン電極の他方が、前記第６のトランジスタのソース電極またはドレイン電極の一方に電気的に接続され、
前記第５のトランジスタのゲート電極が、前記第３の入力端子と電気的に接続され、
前記第６のトランジスタのソース電極またはドレイン電極の他方が、第２の低電源電位が与えられる配線に電気的に接続され、
前記第６のトランジスタのゲート電極が、前記第４の入力端子と電気的に接続され、
前記第７のトランジスタのソース電極またはドレイン電極の一方が、第１の高電源電位が与えられる配線に電気的に接続され、
前記第７のトランジスタのソース電極またはドレイン電極の他方が、前記第８のトランジスタのソース電極またはドレイン電極の一方、及び第２の出力回路と電気的に接続され、
前記第７のトランジスタのゲート電極が、前記第７のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
前記第８のトランジスタのソース電極またはドレイン電極の他方が、前記第２の低電源電位が与えられる配線と電気的に接続され、
前記容量素子の他方の電極が、第１の出力回路と電気的に接続され、
前記第１のトランジスタのゲート電極には、前記スタートパルス信号によって、前記第１の低電源電位と、高電源電位が与えられ、前記第１のトランジスタのゲート電極に前記第１の低電源電位が与えられている際に、前記第２のトランジスタのゲート電極に、前記第１の低電源電位よりも低い前記第２の低電源電位が与えられる
半導体装置。
【請求項３】
請求項１において、
前記第２のトランジスタと、前記第２の低電源電位が与えられる配線との間にスイッチング素子を有する
半導体装置。
【請求項４】
請求項１において、
前記第１乃至第３のトランジスタは、
酸化物半導体層を有する、
ことを特徴とする半導体装置。
【請求項５】
請求項２において、
前記第１乃至第８のトランジスタは、
酸化物半導体層を有する、
ことを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一つに記載の半導体装置と、
前記半導体装置によりデータ信号のデータの書き込み及び保持が制御される画素回路と、を有する表示装置。
【請求項７】
請求項６に記載の表示装置を用いたパネルを有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、表示装置、発光装置、または、それらの駆動方法に関する。特に、パルス信号出力回路、及びシフトレジスタに関する。また、該パルス信号出力回路、及び該シフトレジスタを有する表示装置、及び電子機器に関する。
【背景技術】
【０００２】
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられているトランジスタは、アモルファスシリコン、単結晶シリコンまたは多結晶シリコンなどのシリコン半導体によって構成されているものが多い。
【０００３】
アモルファスシリコンを用いたトランジスタは、電界効果移動度が低いもののガラス基板の大面積化に対応することができる。一方、多結晶シリコンを用いたトランジスタは、電界効果移動度が高いもののレーザアニールなどの結晶化工程が必要であり、ガラス基板の大面積化には必ずしも適応しないといった特性を有している。
【０００４】
近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物半導体とよぶことにする。例えば、半導体材料として酸化亜鉛又はＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いてトランジスタを作製し、画像表示装置のスイッチング素子として用いる技術が特許文献１及び特許文献２で開示されている。
【０００５】
また、このような酸化物半導体を用いて作製されたトランジスタは、液晶ディスプレイ、エレクトロルミネセンスディスプレイ又は電子ペーパーなどの表示装置の画素部及び駆動回路を構成するスイッチング素子に適用できる。例えば、駆動回路は、パルス信号出力回路を含むシフトレジスタなどによって構成されており、当該パルス信号出力回路を構成するトランジスタに、上記の酸化物半導体を用いて作製されたトランジスタを適用する技術が特許文献３で開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２０１１−２０５６２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
駆動回路を構成するパルス信号出力回路を含むシフトレジスタが単極性のトランジスタによって構成される場合、動作が不安定になるなどの問題が生じることがある。例えば、従来のパルス信号出力回路の構成では、クロック信号の振幅が大きいとトランジスタが劣化し、該トランジスタの電気特性が変動してしまうといった問題があった。
【０００８】
また、トランジスタは、長時間のストレスが印加され続けることによって、しきい値電圧（Ｖｔｈともいう）の変動が起こる場合がある。例えば、ｎ型のトランジスタの場合、該トランジスタのドレイン電極に正方向（プラス方向）の電圧を印加し続けることで、該トランジスタのしきい値電圧が負方向（マイナス方向）に経時変化する。トランジスタのしきい値電圧が負方向（マイナス方向）に経時変化することで、ゲート電圧が０Ｖの時にもトランジスタがオンしてしまう、所謂ノーマリーオンの特性になるといった問題があった。
【０００９】
上記問題に鑑み、本発明の一態様は、トランジスタの劣化を防止することを課題の一とする。また、本発明の一態様は、トランジスタを用いた回路を正常動作させることを課題の一とする。また、本発明の一態様は、トランジスタのノーマリーオン特性の影響を防ぐため、トランジスタの漏れ電流の低減させることを課題の一とする。また、本発明の一態様は、信頼性の高い表示装置を提供することを課題の一とする。また、本発明の一態様は、安定した電気特性を有するパルス信号出力回路を提供することを課題の一とする。
【００１０】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１１】
クロック信号が入力される端子と電気的に接続されているトランジスタのゲート電極に、該クロック信号に与えられる第１の低電源電位よりも低い第２の低電源電位を与える。該トランジスタのゲート電極を第２の低電源電位とすることで、安定した動作の半導体装置を提供することができる。より具体的には以下の通りである。
【００１２】
本発明の一態様は、スタートパルス信号が入力される第１の入力端子と、クロック信号が入力される第２の入力端子と、リセット信号が入力される第３の入力端子と、パルス信号を出力する出力端子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、第１のトランジスタの第１の端子が、第１の入力端子と電気的に接続され、第１のトランジスタの第２の端子が、第２のトランジスタのゲート電極と電気的に接続され、第１のトランジスタのゲート電極が、第１のトランジスタの第１の端子と電気的に接続され、第２のトランジスタの第１の端子が、第２の入力端子と電気的に接続され、第２のトランジスタの第２の端子が、第３のトランジスタの第１の端子、及び出力端子と電気的に接続され、第３のトランジスタの第２の端子が、第１の低電源電位が与えられる配線に電気的に接続され、第３のトランジスタのゲート電極が、第３の入力端子と電気的に接続され、第１のトランジスタのゲート電極には、スタートパルス信号によって、第１の低電源電位と、高電源電位が与えられ、第１のトランジスタのゲート電極に第１の低電源電位が与えられている際に、第２のトランジスタのゲート電極に、第１の低電源電位よりも低い第２の低電源電位が与えられる半導体装置である。
【発明の効果】
【００１３】
本発明の一態様により、トランジスタの劣化を防止することができる。また、本発明の一態様により、トランジスタを用いた回路を正常動作させることができる。また、本発明の一態様により、トランジスタのノーマリーオン特性の影響を防ぎ、トランジスタの漏れ電流を低減させることができる。また、本発明の一態様により、安定した電気特性を有するパルス信号出力回路を提供することができる。
【００１４】
また、本発明の一態様に係るパルス信号出力回路及びシフトレジスタを用いることで、信頼性の高い表示装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一態様であるパルス信号出力回路について説明する図。
【図２】本発明の一態様であるパルス信号出力回路について説明する図。
【図３】本発明の一態様であるパルス信号出力回路、及びシフトレジスタについて説明する図。
【図４】本発明の一態様であるパルス信号出力回路について説明する図。
【図５】本発明の一態様であるパルス信号出力回路のタイミングチャート。
【図６】本発明の一態様であるパルス信号出力回路を用いた表示装置を説明する図。
【図７】本発明の一態様であるパルス信号出力回路を用いた表示装置を説明するタイミングチャート。
【図８】本発明の一態様であるパルス信号出力回路を用いた表示装置を説明する図。
【図９】本発明の一態様であるパルス信号出力回路を用いた表示装置を説明する図。
【図１０】本発明の一態様に係る酸化物積層の断面構造を説明する図。
【図１１】本発明の一態様に係る酸化物積層のバンド構造を説明する図。
【図１２】本発明の一態様に係る酸化物積層の断面構造を説明する図。
【図１３】酸化物半導体層を用いたトランジスタの電気特性の変動を説明する図。
【図１４】酸化物半導体層を用いたトランジスタにおけるエネルギーバンド図。
【図１５】酸化物半導体層を用いたトランジスタの劣化モードを示す図。
【図１６】酸化物半導体層を用いたトランジスタのエネルギーバンド図と対応する劣化モデルを示す図。
【図１７】酸化物半導体層を用いたトランジスタのエネルギーバンド図と対応する劣化モデルを示す図。
【図１８】酸化物半導体層を用いたトランジスタのエネルギーバンド図と対応する劣化モデルを示す図。
【図１９】酸化物半導体層を用いたトランジスタの断面構造を示す図。
【図２０】本発明の一態様である表示装置を用いた電子機器を説明する図。
【図２１】本発明の一態様である表示装置を用いた電子機器を説明する図。
【発明を実施するための形態】
【００１６】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００１７】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００１８】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００１９】
（実施の形態１）
本実施の形態においては、本発明の一態様であるパルス信号出力回路、及び該パルス信号出力回路を有するシフトレジスタについて、図１乃至図５を用いて以下説明を行う。
【００２０】
図１は、本実施の形態に係るパルス信号出力回路の例を説明するための図である。パルス信号出力回路は、図１（Ａ）に示すように、入力されるセット信号Ｓ、リセット信号Ｒ、及びクロック信号ＣＬＫに従い、パルス信号（出力信号ＯＵＴ）を生成する機能を有する。なお、パルス信号出力回路に複数種のクロック信号を入力してもよい。
【００２１】
図１（Ａ）に示すパルス信号出力回路としては、例えば、図１（Ｂ）に示すパルス信号出力回路の構成とすることができる。図１（Ｂ）に示すパルス信号出力回路は、セット信号Ｓが入力される第１の入力端子２１と、クロック信号ＣＬＫが入力される第２の入力端子２２と、リセット信号Ｒが入力される第３の入力端子２３と、パルス信号を出力する第１の出力端子２４と、トランジスタ１０２と、トランジスタ１０４と、トランジスタ１０６と、スイッチング素子１０７と、を有する。
【００２２】
例えば、トランジスタ１０２、トランジスタ１０４、及びトランジスタ１０６は、同一の導電型のトランジスタとすることができ、セット信号Ｓ、リセット信号Ｒ、及びクロック信号ＣＬＫの一つ又は複数に従い導通が制御される。また、セット信号Ｓとしては、例えば、スタートパルス信号ＳＰを用いることができる。また、スイッチング素子１０７は、第２の低電源電位ＶＥＥなどに従い導通が制御される。また、スイッチング素子１０７は、電気信号によってスイッチできる素子であればよく、リレー、トランジスタ、ダイオード等が挙げられる。したがって、スイッチング素子１０７は、例えば、トランジスタ１０２、トランジスタ１０４、及びトランジスタ１０６と、同一の導電型のトランジスタとすることができる。
【００２３】
また、図１（Ｂ）においては、トランジスタ１０２の第１の端子は、トランジスタ１０２のゲート電極に接続された構成である。ただし、この構成に限定されず、例えば、図１（Ｃ）に示すように、トランジスタ１０２のゲート電極は、他の配線等に電気的に接続される構成としても良い。
【００２４】
また、図１（Ｂ）、（Ｃ）に示すパルス信号出力回路の構成としては、例えば、図２（Ａ）乃至（Ｆ）に示す構成とすることもできる。なお、図２（Ａ）乃至（Ｆ）に示すパルス信号出力回路において、スイッチング素子１０７は、トランジスタを用いる構成について例示している。
【００２５】
また、図２（Ａ）乃至（Ｄ）に示す構成としては、図１（Ｂ）、（Ｃ）に示すパルス信号出力回路のトランジスタ１０２、及びスイッチング素子１０７の接続箇所を変更することで形成することができる。
【００２６】
また、図２（Ｅ）、（Ｆ）に示す構成としては、スイッチング素子１０７の第１の端子とスイッチング素子１０７のゲート電極と、を電気的に接続させる。これにより、ダイオード接続されたトランジスタとなる。そして、例えば、パルスとして第２の低電源電位ＶＥＥを与える。これによって、スイッチング素子１０７が導通状態、または非導通状態となる。したがって、該パルスとして与えられる電位は、第２の低電源電位ＶＥＥに限定されず、例えば、第１の低電源電位ＶＳＳ、第１の高電源電位ＶＤＤ、または第２の高電源電位ＶＣＣを用いても良い。特に、スイッチング素子１０７を非導通状態にしたい場合には、第１の高電源電位ＶＤＤ、第２の高電源電位ＶＣＣなどの、高い電位を与えることが好適である。また、特に、スイッチング素子１０７を導通状態にしたい場合には、第１の低電源電位ＶＳＳ、第２の低電源電位ＶＥＥなどの、低い電位を与えることが好適である。
【００２７】
なお、クロック信号ＣＬＫとは、一定の間隔でハイレベル（以下、Ｈレベルとする）とローレベル（以下、Ｌレベルとする）を繰り返す信号である。
【００２８】
また、クロック信号ＣＬＫが入力される第２の入力端子２２には、クロック信号ＣＬＫがＨレベルのときに第１の高電源電位ＶＤＤが供給され、クロック信号ＣＬＫがＬレベルのときに、第１の低電源電位ＶＳＳが供給される。
【００２９】
したがって、第２の入力端子２２に電気的に接続されたトランジスタ１０４に一定の間隔でＨレベルとＬレベルの電位が繰り返し供給される。よって、トランジスタ１０４は、長時間クロック信号ＣＬＫが印加されるため、他のトランジスタと比較して負荷が大きい。例えば、トランジスタ１０４の第２の入力端子２２と電気的に接続される第１端子がドレイン電極であった場合、ドレイン電極にクロック信号のＨレベルが断続的に印加される、すなわち第１の高電源電位ＶＤＤが断続的に印加されることで、トランジスタ１０４のしきい値電圧がマイナス方向にシフトする恐れがある。
【００３０】
しかし、図１（Ｂ）に示すパルス信号出力回路は、第１の低電源電位ＶＳＳよりも低い第２の低電源電位ＶＥＥを用いることで、トランジスタ１０４のしきい値電圧が負方向（マイナス方向）にシフトしても、安定したパルス信号を出力することができる。例えば、第２の低電源電位ＶＥＥは、Ｌレベルの電位未満とすることができる。
【００３１】
したがって、図１（Ｂ）に示すパルス信号出力回路は、トランジスタ１０４のゲート電極には、トランジスタ１０２がオフの時に、第１の低電源電位ＶＳＳよりも低い第２の低電源電位ＶＥＥがスイッチング素子１０７を通じて与えられ、第３のトランジスタ１０６の第２の端子には、第１の低電源電位ＶＳＳが与えられる信号線と接続される構成である。
【００３２】
すなわち、図１（Ｂ）に示すパルス信号出力回路は、スタートパルス信号が入力される第１の入力端子２１と、クロック信号が入力される第２の入力端子２２と、リセット信号が入力される第３の入力端子２３と、パルス信号を出力する第１の出力端子２４と、トランジスタ１０２と、トランジスタ１０４と、トランジスタ１０６と、を有し、トランジスタ１０２の第１の端子が、第１の入力端子２１と電気的に接続され、トランジスタ１０２の第２の端子が、トランジスタ１０４のゲート電極と電気的に接続され、トランジスタ１０２のゲート電極が、トランジスタ１０２の第１の端子と電気的に接続され、トランジスタ１０４の第１の端子が、第２の入力端子２２と電気的に接続され、トランジスタ１０４の第２の端子が、トランジスタ１０６の第１の端子、及び第１の出力端子２４と電気的に接続され、トランジスタ１０６の第２の端子が、第１の低電源電位ＶＳＳが与えられる配線に電気的に接続され、トランジスタ１０６のゲート電極が、第３の入力端子２３と電気的に接続され、トランジスタ１０２のゲート電極には、スタートパルス信号によって、第１の低電源電位ＶＳＳと、第１の高電源電位ＶＤＤが与えられ、トランジスタ１０２のゲート電極に第１の低電源電位ＶＳＳが与えられている際に、トランジスタ１０４のゲート電極に、第１の低電源電位ＶＳＳよりも低い第２の低電源電位ＶＥＥが与えられる構成である。
【００３３】
また、図１（Ａ）乃至（Ｃ）、及び図２（Ａ）乃至（Ｆ）に示すパルス信号出力回路は、例えば、図３（Ａ）に示すパルス信号出力回路の構成とすることができる。
【００３４】
図３（Ａ）に示すパルス信号出力回路は、第１の入力端子２１と、第２の入力端子２２と、第３の入力端子２３と、第１の出力端子２４と、第２の出力端子２５と、第４の入力端子２６と、を有する。
【００３５】
例えば、図３（Ａ）に示すパルス信号出力回路において、第１の入力端子２１にスタートパルス信号ＳＰが入力され、第２の入力端子２２に第１のクロック信号ＣＬＫ１が入力され、第３の入力端子２３にリセット信号が入力され、第１の出力端子２４より他の配線または後段のパルス信号出力回路に入力する信号が出力され、第２の出力端子２５より後段のパルス信号出力回路に入力する信号が出力され、第４の入力端子２６に反転スタートパルス信号（ＳＰＢ）が入力される。
【００３６】
すなわち、図３（Ａ）に示すパルス信号出力回路は、図１（Ａ）に示すパルス信号出力回路に、さらに第２の出力端子２５、及び第４の入力端子２６を有する構成である。
【００３７】
ここで、図３（Ａ）に示すパルス信号出力回路を複数用いたシフトレジスタの一例を、図３（Ｂ）に示す。
【００３８】
図３（Ｂ）に示すシフトレジスタは、第１のパルス信号出力回路１０＿１と、第２のパルス信号出力回路１０＿２と、第３のパルス信号出力回路１０＿３と、第４のパルス信号出力回路１０＿４と、第５のパルス信号出力回路１０＿５と、を有する。
【００３９】
第１のパルス信号出力回路１０＿１には、配線１１より第１のクロック信号ＣＬＫ１が入力され、第２のパルス信号出力回路１０＿２には、配線１２より第２のクロック信号ＣＬＫ２が入力され、第３のパルス信号出力回路１０＿３には、配線１３より第３のクロック信号ＣＬＫ３が入力され、第４のパルス信号出力回路１０＿４には、配線１４より第４のクロック信号ＣＬＫ４が入力され、第５のパルス信号出力回路１０＿５には、配線１１より第１のクロック信号ＣＬＫ１が入力される。
【００４０】
また、第１のパルス信号出力回路１０＿１では、配線１５からのスタートパルス信号（ＳＰ）が入力され、第２のパルス信号出力回路１０＿２では、第１のパルス信号出力回路１０＿１からの出力信号（ＯＵＴ＿１）が入力され、第３のパルス信号出力回路１０＿３では、第２のパルス信号出力回路１０＿２からの出力信号（ＯＵＴ＿２）が入力され、第４のパルス信号出力回路１０＿４では、第３のパルス信号出力回路１０＿３からの出力信号（ＯＵＴ＿３）が入力され、第５のパルス信号出力回路１０＿５では、第４のパルス信号出力回路１０＿４からの出力信号（ＯＵＴ＿４）が入力される。
【００４１】
また、第１のパルス信号出力回路１０＿１では、配線１６からの反転スタートパルス信号（ＳＰＢ）が入力され、第２のパルス信号出力回路１０＿２では、第１のパルス信号出力回路から反転スタートパルス信号（ＳＰＢ）が入力され、第３のパルス信号出力回路１０＿３では、第２のパルス信号出力回路から反転スタートパルス信号（ＳＰＢ）が入力され、第４のパルス信号出力回路１０＿４では、第３のパルス信号出力回路から反転スタートパルス信号（ＳＰＢ）が入力され、第５のパルス信号出力回路１０＿５では、第４のパルス信号出力回路から反転スタートパルス信号（ＳＰＢ）が入力される。
【００４２】
また、第１のパルス信号出力回路１０＿１からは、出力信号（ＯＵＴ＿１）が出力される。出力信号（ＯＵＴ＿１）を供給する配線は、別の配線または後段のパルス信号出力回路に接続される。第２のパルス信号出力回路１０＿２からは、出力信号（ＯＵＴ＿２）が出力される。出力信号（ＯＵＴ＿２）を供給する配線は、別の配線または後段のパルス信号出力回路に接続される。第３のパルス信号出力回路１０＿３からは、出力信号（ＯＵＴ＿３）が出力される。出力信号（ＯＵＴ＿３）を供給する配線は、別の配線または後段のパルス信号出力回路に接続される。第４のパルス信号出力回路１０＿４からは、出力信号（ＯＵＴ＿４）が出力される。出力信号（ＯＵＴ＿４）を供給する配線は、別の配線または後段のパルス信号出力回路に接続される。第５のパルス信号出力回路１０＿５からは、出力信号（ＯＵＴ＿５）が出力される。出力信号（ＯＵＴ＿５）を供給する配線は、別の配線に接続される。
【００４３】
また、第１のパルス信号出力回路１０＿１では、後段の第２のパルス信号出力回路１０＿２から出力される信号が入力され、第２のパルス信号出力回路１０＿２では、後段の第３のパルス信号出力回路１０＿３から出力される信号が入力され、第３のパルス信号出力回路１０＿３では、後段の第４のパルス信号出力回路１０＿４から出力される信号が入力され、第４のパルス信号出力回路１０＿４では、後段の第５のパルス信号出力回路１０＿５から出力される信号が入力され、第５のパルス信号出力回路１０＿５では、配線１７からのリセット信号（Ｒ）が入力される。
【００４４】
このように、本発明の一態様のパルス信号出力回路は、複数段有するシフトレジスタに用いることができる。
【００４５】
次に、図３（Ａ）に示すパルス信号出力回路の具体的な回路構成の一例について、図４を用いて説明する。
【００４６】
図４（Ａ）に示すパルス信号出力回路は、トランジスタ１０２と、トランジスタ１０４と、トランジスタ１０６と、トランジスタ１０８と、トランジスタ１１０と、トランジスタ１１２と、トランジスタ１１４と、トランジスタ１１６と、容量素子１１８と、有する。
【００４７】
また、図４（Ａ）に示すパルス信号出力回路は、図３（Ａ）に示す第１の入力端子２１、第２の入力端子２２、第３の入力端子２３、第１の出力端子２４、第２の出力端子２５、及び第４の入力端子２６に加え、第２の高電源電位ＶＣＣが供給される配線１２０、第２の低電源電位ＶＥＥが供給される配線１２２、第１の低電源電位ＶＳＳが供給される配線１２４、及び第２の低電源電位ＶＥＥが供給される配線１２６と、電気的に接続されている。
【００４８】
また、クロック信号ＣＬＫが入力される第２の入力端子２２には、クロック信号ＣＬＫがＨレベルのときに第１の高電源電位ＶＤＤが供給され、クロック信号ＣＬＫがＬレベルのときに、第１の低電源電位ＶＳＳが供給される。ここで、各電源電位の大小関係は、第１の高電源電位ＶＤＤ＞第２の高電源電位ＶＣＣ＞第１の低電源電位ＶＳＳ＞第２の低電源電位ＶＥＥとする。
【００４９】
また、図４（Ａ）に示すパルス信号出力回路は、第１の入力端子２１に、前段のパルス信号出力回路からの出力信号（ＯＵＴ［ｎ−１］）が入力され、第２の入力端子２２に、クロック信号（ＣＬＫ）が入力され、第３の入力端子２３に前段のパルス信号出力回路からの反転出力信号（ＯＵＴＢ［ｎ−１］）が入力され、第１の出力端子２４から出力信号（ＯＵＴ［ｎ］）が出力され、第２の出力端子２５から反転出力信号（ＯＵＴＢ［ｎ］）が出力され、第４の入力端子２６に後段のパルス信号出力回路からの反転出力信号（ＯＵＴＢ［ｎ＋１］）が入力される。なお、ｎは２以上の自然数を表す。
【００５０】
また、トランジスタ１０２の第１の端子は、第１の入力端子２１と電気的に接続され、トランジスタ１０２の第２の端子は、トランジスタ１０４のゲート電極と接続され、トランジスタ１０２のゲート電極は、トランジスタ１０２の第１の端子と電気的に接続されている。また、トランジスタ１０４の第１の端子は、第２の入力端子２２と電気的に接続され、トランジスタ１０４の第２の端子は、トランジスタ１０６の第１の端子と電気的に接続されている。また、トランジスタ１０６の第２の端子は、トランジスタ１０８の第１の端子と接続され、トランジスタ１０６のゲート電極は、第３の入力端子２３と電気的に接続されている。また、トランジスタ１０８の第２の端子は、配線１２４と電気的に接続され、トランジスタ１０８のゲート電極は、第４の入力端子２６と電気的に接続されている。
【００５１】
また、トランジスタ１１０の第１端子は、トランジスタ１０２の第２端子、トランジスタ１０４のゲート電極、及び容量素子１１８の一方の電極と電気的に接続され、トランジスタ１１０の第２端子は、トランジスタ１１２の第１端子と接続され、トランジスタ１１０のゲート電極は、第３の入力端子２３、及びトランジスタ１０６のゲート電極と電気的に接続されている。また、トランジスタ１１２の第２端子は、配線１２２と電気的に接続され、トランジスタ１１２のゲート電極は、第４の入力端子２６、及びトランジスタ１０８のゲート電極と電気的に接続されている。
【００５２】
また、トランジスタ１１４の第１端子は、配線１２０と電気的に接続され、トランジスタ１１４の第２端子は、トランジスタ１１６の第１端子と電気的に接続され、トランジスタ１１４のゲート電極は、トランジスタ１１４の第１端子と電気的に接続されている。また、トランジスタ１１６の第２端子は、配線１２６と電気的に接続され、トランジスタ１１６のゲート電極は、容量素子１１８の他方の電極、及び第１の出力端子２４と電気的に接続されている。また、トランジスタ１１４の第２端子と、トランジスタ１１６の第１端子は、第２の出力端子２５と電気的に接続されている。
【００５３】
なお、上記各トランジスタは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレインとソースの間にチャネルを有しており、ドレインとチャネルとソースとを介して電流を流すことが出来る。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。したがって、本実施の形態においては、ソース及びドレインを、それぞれ第１端子及び第２端子と表記する場合がある。
【００５４】
ここで、図４（Ａ）に示すパルス信号出力回路の動作について、説明を行う。
【００５５】
図４（Ａ）に示すパルス信号出力回路は、第１の入力端子２１にスタートパルスＳＰが供給された後、第２の入力端子２２にクロック信号ＣＬＫが供給される。すなわち、第２の入力端子２２に電気的に接続されたトランジスタ１０４の第１の端子に一定の間隔でＨレベルとＬレベルの電位が、繰り返し供給される。
【００５６】
したがって、トランジスタ１０４は、長時間クロック信号ＣＬＫが印加されるため、他のトランジスタと比較して負荷が大きい。例えば、トランジスタ１０４の第１端子がドレイン電極であった場合、ドレイン電極にクロック信号のＨレベルが断続的に印加される、すなわち第１の高電源電位（ＶＤＤ）が断続的に印加されることで、トランジスタ１０４のしきい値電圧がマイナス方向にシフトする恐れがある。
【００５７】
しかし、図４（Ａ）に示すパルス信号出力回路は、第２の低電源電位ＶＥＥを設けて、第１の低電源電位ＶＳＳを第１の入力端子に印加したまま、第１の低電源電位ＶＳＳよりも低電位として第２の低電源電位ＶＥＥを、トランジスタ１０５及びトランジスタ１０６を通じてトランジスタ１０４のゲート電極に印加することで、トランジスタ１０４のしきい値電圧が負方向（マイナス方向）にシフトしても、安定したパルス信号を出力することができる。例えば、第２の低電源電位ＶＥＥは、Ｌレベルの電位未満とすることができる。
【００５８】
なお、トランジスタ１０２のしきい値電圧Ｖｔｈと、第２の低電源電位ＶＥＥを合わせた電位は、第１の低電源電位ＶＳＳよりも高いと好ましい。このような構成とすることで、第１の入力端子２１に第１の低電源電位ＶＳＳが供給された際に、配線１２２に流れうる貫通電流を抑制することができる。
【００５９】
上述した貫通電流の抑制には、パルス信号出力回路を図４（Ｂ）に示す構成としてもよい。
【００６０】
図４（Ｂ）に示すパルス信号出力回路は、図４（Ａ）に示すパルス信号出力回路のトランジスタ１０２を２つ設けた構成である。すなわち、図４（Ｂ）に示すパルス信号出力回路は、トランジスタ１０２の代わりにトランジスタ１０２＿１と、トランジスタ１０２＿２と、を有する。
【００６１】
なお、トランジスタ１０２＿１のしきい値電圧Ｖｔｈ１と、トランジスタ１０２＿２のしきい値電圧Ｖｔｈ２と、第２の低電源電位ＶＥＥを合わせた電位は、第１の低電源電位ＶＳＳよりも高いと好ましい。
【００６２】
トランジスタ１０２＿１、及びトランジスタ１０２＿２の構成とすることで、２つのトランジスタのしきい値Ｖｔｈ相当分の電位を、第１の低電源電位ＶＳＳよりも高くすることができ、配線１２２に流れうる貫通電流を抑制することができる。なお、トランジスタ１０２の数はこれに限定されない。例えば、３つ以上設けた構成としてもよい。
【００６３】
また、トランジスタ１１６のＷ／Ｌは、トランジスタ１１４のＷ／Ｌよりも大きいと好ましい。なお、Ｌはトランジスタのチャネル長を表し、Ｗはトランジスタのチャネル幅を表す。これは、換言するとトランジスタ１１６の抵抗をトランジスタ１１４よりも低くすると概略同義である。したがって、図４（Ａ）に示す回路１３０をインバータとして動作させることができる。
【００６４】
次に、図３（Ｂ）に示すシフトレジスタの駆動方法の一例について、図５のタイミングチャートを参照して説明する。
【００６５】
なお、図５のタイミングチャートは、一例として、クロック信号ＣＬＫ２がクロック信号ＣＬＫ１よりも１／４周期分遅れているとし、クロック信号ＣＬＫ３がクロック信号ＣＬＫ２よりも１／４周期分遅れているとし、クロック信号ＣＬＫ４がクロック信号ＣＬＫ３よりも１／４周期分遅れているとする。また、一例として、スタートパルス信号ＳＰのパルスの幅がクロック信号ＣＬＫ１乃至クロック信号ＣＬＫ４のパルスの幅と同じであるとする。
【００６６】
時刻Ｔ１にスタートパルス信号ＳＰがＨレベルになることにより、時刻Ｔ２に第１のクロック信号（ＣＬＫ１）がＨレベルとなる。さらに、第１のパルス信号出力回路１０＿１乃至第５のパルス信号出力回路１０＿５は、第１のクロック信号（ＣＬＫ１）乃至第４のクロック信号（ＣＬＫ４）に従い、第１の出力信号ＯＵＴ［１］乃至第５の出力信号ＯＵＴ［５］を順次出力する。また、時刻Ｔ７にリセット信号ＲがＬレベルとなる。
【００６７】
以上が図３（Ｂ）に示すシフトレジスタの駆動方法例の説明である。
【００６８】
図１乃至図５を参照して説明したように、本実施の形態に係るパルス信号出力回路の一例では、第１の低電源電位ＶＳＳよりも低い第２の低電源電位ＶＥＥをを用いて、トランジスタのゲート電極に与えられる電位を負電位とする。これにより、トランジスタのしきい値電圧が負方向にシフトしても、安定した動作のパルス信号出力回路とすることができる。
【００６９】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【００７０】
（実施の形態２）
本実施の形態では、実施の形態１に係るパルス信号出力回路を用いた表示装置の例について図６乃至図８を参照して説明する。
【００７１】
図６（Ａ）に示す表示装置は、画素部２０１と、駆動回路部２０２と、を有する。
【００７２】
画素部２０１は、ｘ行（ｘは２以上の自然数）ｙ列（ｙは２以上の自然数）に配置された複数の画素回路２１１を有し、駆動回路部２０２は、ゲートドライバ２２１、ソースドライバ２２３などの駆動回路を有する。
【００７３】
ゲートドライバ２２１は、実施の形態１に示すパルス信号出力回路を複数段有するシフトレジスタを有する。例えば、ゲートドライバ２２１は、シフトレジスタから出力されるパルス信号により、走査線ＧＬ＿１乃至ＧＬ＿ｘの電位を制御する機能を有する。なお、ゲートドライバ２２１を複数設け、複数のゲートドライバ２２１により、走査線ＧＬ＿１乃至ＧＬ＿ｘを分割して制御してもよい。
【００７４】
ソースドライバ２２３には、画像信号が入力される。ソースドライバ２２３は、画像信号を元に画素回路２１１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ２２３は、データ線ＤＬ＿１乃至ＤＬ＿ｙの電位を制御する機能を有する。
【００７５】
ソースドライバ２２３は、例えば複数のアナログスイッチなどを用いて構成される。ソースドライバ２２３は、複数のアナログスイッチを順次オン状態にすることにより、画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを用いてソースドライバ２２３を構成してもよい。このとき、シフトレジスタとしては、実施の形態１に示すパルス信号出力回路を複数段有するシフトレジスタを用いることができる。
【００７６】
複数の画素回路２１１のそれぞれは、複数の走査線ＧＬの一つを介してパルス信号が入力され、複数のデータ線ＤＬの一つを介してデータ信号が入力される。複数の画素回路２１１のそれぞれは、ゲートドライバ２２１によりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列目の画素回路２１１は、走査線ＧＬ＿ｍ（ｍはｘ以下の自然数）を介してゲートドライバ２２１からパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（ｎはｙ以下の自然数）を介してソースドライバ２２３からデータ信号が入力される。
【００７７】
複数の画素回路２１１のそれぞれは、例えば、図６（Ｂ）に示すように、液晶素子２３０と、トランジスタ２３１＿１と、容量素子２３３＿１と、を有する。
【００７８】
液晶素子２３０の一対の電極の一方の電位は、画素回路２１１の仕様に応じて適宜設定される。液晶素子２３０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路２１１のそれぞれが有する液晶素子２３０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路２１１毎の液晶素子２３０の一対の電極の一方に異なる電位を与えてもよい。
【００７９】
例えば、液晶素子を備える表示装置の表示方式としては、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ  Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モード、ＳＴＮ（Ｓｕｐｅｒ  Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  Ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モード、又はＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ  Ｂｅｎｄ  Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。
【００８０】
また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物により液晶素子を構成してもよい。ブルー相を示す液晶は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため、配向処理が不要であり、視野角依存性が小さい。
【００８１】
ｍ行ｎ列目の画素回路２１１において、トランジスタ２３１＿１の第１の端子は、データ線ＤＬ＿ｎに電気的に接続され、第２の端子は液晶素子２３０の一対の電極の他方に電気的に接続される。また、トランジスタ２３１＿１のゲートは、走査線ＧＬ＿ｍに電気的に接続される。トランジスタ２３１＿１は、オン状態又はオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
【００８２】
容量素子２３３＿１の一対の電極の一方は、電位供給線ＶＬに電気的に接続され、他方は、液晶素子２３０の一対の電極の他方に電気的に接続される。なお、電位供給線ＶＬの電位の値は、画素回路２１１の仕様に応じて適宜設定される。容量素子２３３＿１は、書き込まれたデータを保持する保持容量としての機能を有する。
【００８３】
図６（Ｂ）の画素回路２１１を有する表示装置では、ゲートドライバ２２１により各行の画素回路２１１を順次選択し、トランジスタ２３１＿１をオン状態にしてデータ信号のデータを書き込む。
【００８４】
データが書き込まれた画素回路２１１は、トランジスタ２３１＿１がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
【００８５】
また、図６（Ｃ）に示す画素回路２１１は、トランジスタ２３１＿２と、容量素子２３３＿２と、トランジスタ２３４と、発光素子２３５と、を備える。
【００８６】
トランジスタ２３１＿２の第１の端子は、データ線ＤＬ＿ｎに電気的に接続される。さらに、トランジスタ２３１＿２のゲートは、走査線ＧＬ＿ｍに電気的に接続される。
【００８７】
トランジスタ２３１＿２は、オン状態又はオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
【００８８】
容量素子２３３＿２の一対の電極の一方は、電源線ＶＬ＿ａに電気的に接続され、他方は、トランジスタ２３１＿２の第２の端子に電気的に接続される。
【００８９】
容量素子２３３＿２は、書き込まれたデータを保持する保持容量としての機能を有する。
【００９０】
トランジスタ２３４の第１の端子は、電源線ＶＬ＿ａに電気的に接続される。さらに、トランジスタ２３４のゲートは、トランジスタ２３１＿２の第２の端子に電気的に接続される。
【００９１】
発光素子２３５のアノード及びカソードの一方は、電源線ＶＬ＿ｂに電気的に接続され、他方は、トランジスタ２３４の第２の端子に電気的に接続される。
【００９２】
発光素子２３５としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子２３５としては、これに限定されず、無機材料からなる無機ＥＬ素子を用いても良い。
【００９３】
なお、電源線ＶＬ＿ａ及び電源線ＶＬ＿ｂの一方には、第１の高電源電位ＶＤＤが与えられ、他方には、第１の低電源電位ＶＳＳが与えられる。
【００９４】
図６（Ｃ）の画素回路２１１を備える表示装置では、ゲートドライバ２２１により各行の画素回路２１１を順次選択し、トランジスタ２３１＿２をオン状態にしてデータ信号のデータを書き込む。
【００９５】
データが書き込まれた画素回路２１１は、トランジスタ２３１＿２がオフ状態になることで保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ２３４のソースとドレインの間に流れる電流量が制御され、発光素子２３５は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
【００９６】
さらに、図６（Ａ）に示す表示装置が、低消費電力モードでの動作が可能な場合の駆動方法の例について、図７のタイミングチャートを参照して説明する。ここでは、一例として、ゲートドライバ２２１に実施の形態１に示すシフトレジスタを用いる場合について説明する。
【００９７】
図６（Ａ）に示す表示装置の動作は、通常モード及び低消費電力モードに分けられる。
【００９８】
通常モードのときの動作について説明する。このとき、図７の期間３１１に示すように、スタートパルス信号ＳＰ、電源電圧ＰＷＲ、及びクロック信号ＣＬＫ１乃至クロック信号ＣＬＫ４をシフトレジスタに入力すると、シフトレジスタは、スタートパルス信号ＳＰのパルスに従い、出力信号ＯＵＴ＿１乃至出力信号ＯＵＴ＿ｎのパルスを順次出力する。なお、電源電圧ＰＷＲとしては、第１の高電源電位ＶＤＤと第１の低電源電位ＶＳＳからなる電源電圧、第２の高電源電位ＶＣＣ、第１の低電源電位ＶＳＳ、及び第２の低電源電位ＶＥＥからなる電源電圧が挙げられる。
【００９９】
次に、通常モードから低消費電力モードになるときの動作について説明する。このとき、図７の期間３１２に示すように、シフトレジスタに対する電源電圧ＰＷＲ、クロック信号ＣＬＫ１乃至クロック信号ＣＬＫ４、及びスタートパルス信号ＳＰの入力を停止させる。
【０１００】
このとき、シフトレジスタに対し、まずスタートパルス信号ＳＰの入力を停止させ、次にクロック信号ＣＬＫ１乃至クロック信号ＣＬＫ４の入力を順次停止させ、次に電源電圧ＰＷＲの入力を停止させることが好ましい。これにより、シフトレジスタの誤動作を抑制できる。
【０１０１】
シフトレジスタに対する電源電圧ＰＷＲ、クロック信号ＣＬＫ１乃至クロック信号ＣＬＫ４、及びスタートパルス信号ＳＰの入力を停止させると、出力信号ＯＵＴ＿１乃至出力信号ＯＵＴ＿ｎのパルスの出力が停止する。よって、表示装置が低消費電力モードになる。
【０１０２】
その後シフトレジスタを通常モードに復帰させる場合には、図７の期間３１３に示すように、シフトレジスタに対するスタートパルス信号ＳＰ、クロック信号ＣＬＫ１乃至クロック信号ＣＬＫ４、及び電源電圧ＰＷＲの入力を再開させる。
【０１０３】
このとき、シフトレジスタに対し、まず電源電圧ＰＷＲの入力を再開させ、次にクロック信号ＣＬＫ１乃至クロック信号ＣＬＫ４の入力を再開させ、次にスタートパルス信号ＳＰの入力を再開させる。さらにこのとき、クロック信号ＣＬＫ１乃至クロック信号ＣＬＫ４が入力される配線の電位を第１の高電源電位ＶＤＤに設定した後にクロック信号ＣＬＫ１乃至クロック信号ＣＬＫ４の入力を順次再開させることが好ましい。
【０１０４】
シフトレジスタに対するスタートパルス信号ＳＰ、クロック信号ＣＬＫ１乃至クロック信号ＣＬＫ４、及び電源電圧ＰＷＲの入力を再開させると、シフトレジスタは、スタートパルス信号ＳＰのパルスに従い、出力信号ＯＵＴ＿１乃至出力信号ＯＵＴ＿ｎのパルスを順次出力する。よって、表示装置は通常モードに復帰する。
【０１０５】
以上が本実施の形態に示す表示装置の例の説明である。
【０１０６】
図７を参照して説明したように、本実施の形態に係る表示装置の一例では、必要に応じてシフトレジスタを備える駆動回路の動作を停止できる。よって、例えば画素回路のトランジスタにオフ電流の低いトランジスタを用い、画像を表示する際に、一部又は全部の画素回路でデータ信号の書き換えが不要である場合、駆動回路の動作を停止させ、書き換え間隔を長くすることにより、消費電力を低減できる。
【０１０７】
なお、図８に示すように、ゲートドライバ２２１と画素回路２１１の間（走査線ＧＬ）に保護回路２２５を接続してもよい。また、ソースドライバ２２３と画素回路２１１の間（データ線ＤＬ）に保護回路２２５を接続してもよい。保護回路２２５は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の電源線とを導通状態にする回路である。保護回路２２５は、例えばダイオードなどを用いて構成される。
【０１０８】
図８に示すように、保護回路を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：静電気放電）などにより発生する過電圧に対する表示装置の耐性を高めることができる。
【０１０９】
以上のように、本実施の形態に係る表示装置の一例では、実施の形態１に示すパルス信号出力回路を用いてゲートドライバ、ソースドライバなどの駆動回路を構成することができる。上記駆動回路では、パルス信号出力回路から安定したパルスが供給されるため、表示装置の信頼性を高めることができる。
【０１１０】
（実施の形態３）
本実施の形態では、実施の形態１に係るパルス信号出力回路を用いた表示装置の構造例について図９を参照して説明する。
【０１１１】
まず、図９（Ａ）に示す表示装置について、以下説明を行う。
【０１１２】
図９（Ａ）に示す表示装置は、図６（Ａ）に示す表示装置の画素部２０１と、駆動回路部２０２と、を有し、縦電界方式の液晶表示装置を一例として示している。
【０１１３】
本実施の形態に示す表示装置は、一対の基板（基板４００と基板４３０）間に液晶素子が挟持されている。
【０１１４】
基板４００上には導電層４０２ａ、４０２ｂが形成されている。導電層４０２ａは、駆動回路部２０２に形成され、駆動回路のトランジスタのゲートとしての機能を有する。また、導電層４０２ｂは、画素部２０１に形成され、画素回路のトランジスタのゲートとしての機能を有する。
【０１１５】
また、基板４００、導電層４０２ａ、及び導電層４０２ｂ上には、絶縁層４０４が形成されている。絶縁層４０４は、駆動回路のトランジスタのゲート絶縁層、及び画素回路のトランジスタのゲート絶縁層としての機能を有する。
【０１１６】
また、絶縁層４０４上には半導体層４０６ａ、４０６ｂが形成されている。半導体層４０６ａは、導電層４０２ａと重畳する位置に形成され、駆動回路のトランジスタのチャネルとしての機能を有する。また、半導体層４０６ｂは、導電層４０２ｂと重畳する位置に形成され、画素回路のトランジスタのチャネルとしての機能を有する。
【０１１７】
また、絶縁層４０４、半導体層４０６ａ、及び半導体層４０６ｂ上には、導電層４０８ａ、４０８ｂ、４０８ｃ、４０８ｄが形成されている。導電層４０８ａは、半導体層４０６ａと電気的に接続され、駆動回路のトランジスタが有する第１の端子としての機能を有する。また、導電層４０８ｂは、半導体層４０６ａと電気的に接続され、駆動回路のトランジスタが有する第２の端子としての機能を有する。また、導電層４０８ｃは、半導体層４０６ｂと電気的に接続され、画素回路のトランジスタが有する第１の端子としての機能を有する。また、導電層４０２ｄは、半導体層４０６ｂと電気的に接続され、画素回路のトランジスタが有する第２の端子としての機能を有する。
【０１１８】
また、絶縁層４０４、半導体層４０６ａ、半導体層４０６ｂ、導電層４０８ａ、導電層４０８ｂ、導電層４０８ｃ、及び導電層４０８ｄ上には、絶縁層４１０が形成されている。絶縁層４１０は、トランジスタを保護する機能を有する。とくに、半導体層４０６ａ、４０６ｂを保護する機能を有する。
【０１１９】
また、絶縁層４１０上には絶縁層４１２が形成されている。絶縁層４１２は、トランジスタを保護する機能を有する。
【０１２０】
また、絶縁層４１２上には絶縁層４１４が形成されている。絶縁層４１４は、平坦化層としての機能を有する。また、絶縁層４１４を形成することにより、絶縁層４１４よりも下方に形成された導電層と、絶縁層４１４よりも上方に形成された導電層と、の間で生じうる寄生容量の発生を抑制することができる。
【０１２１】
また、絶縁層４１４上には導電層４１６ａ、４１６ｂが形成されている。導電層４１６ａは、絶縁層４１０、４１２、４１４を挟んで半導体層４０６ａに重畳し、駆動回路のトランジスタのバックゲートとしての機能を有する。例えば、ｎ型のトランジスタの場合、該バックゲートに負電位を与えることによって、トランジスタのしきい値電圧を正方向にシフトさせることができる。ただし、導電層４１６ａは、導電層４１６ａに接地電位（ＧＮＤともいう）を与える構成や、導電層４１６ａを設けない構成としてもよい。また、導電層４１６ｂは、画素回路の容量素子が有する一対の電極の一方としての機能を有する。
【０１２２】
また、絶縁層４１４、導電層４１６ａ、及び導電層４１６ｂ上には、絶縁層４１８が形成されている。絶縁層４１８は、トランジスタの保護絶縁層としての機能を有し、且つ画素回路の容量素子の誘電体層としての機能を有する。ただし、絶縁層４１８は、図９（Ａ）に示すように、駆動回路部２０２上に形成しない方が好ましい。駆動回路部２０２上に絶縁層４１８を形成しない構成とすることで、絶縁層４１４中に含まれうる水分、または不純物等を外部に放出させることができる。
【０１２３】
また、絶縁層４１８上には導電層４２０が形成されている。導電層４２０は、絶縁層４１０、４１２、４１４、４１８を貫通して形成された開口部により導電層４０８ｄと電気的に接続され、且つ絶縁層４１８を挟んで導電層４１６ｂに重畳する。また、導電層４２０は、画素回路の液晶素子が有する一対の電極の一方、及び容量素子が有する一対の電極の他方としての機能を有する。
【０１２４】
また、基板４３０上には、有色層４２６が形成されている。有色層４２６は、カラーフィルタとしての機能を有する。また、図９には図示していないが、ブラックマトリクスとしての機能を有する遮光膜を有色層４２６に隣接して形成してもよい。
【０１２５】
また、有色層４２６上には、絶縁層４２４が形成されている。絶縁層４２４は、平坦化層としての機能、または有色層４２６が含有しうる不純物を液晶素子側へ拡散するのを抑制する機能を有する。
【０１２６】
また、絶縁層４２４上には、導電層４２２が形成されている。導電層４２２は、画素回路の液晶素子が有する一対の電極の他方としての機能を有する。なお、導電層４２２、及び導電層４２０上には、配向膜としての機能を有する絶縁膜を別途形成してもよい。
【０１２７】
また、導電層４２０と導電層４２２との間には、液晶層４２８が形成されている。また液晶層４２８は、シール材４３２を用いて、基板４００と基板４３０の間に封止されている。なお、シール材４３２は、外部からの水分等の入り込みを抑制するために、無機材料と接触する構成が好ましく、本実施の形態においては、絶縁層４１２と、基板４３０と接触する構成を例示している。
【０１２８】
次に、図９（Ｂ）に示す表示装置について、以下説明を行う。
【０１２９】
図９（Ｂ）に示す表示装置は、横電界方式（ＦＦＳモード）の表示装置であり、図９（Ａ）に示す表示装置と比較した場合、導電層４０２ｃを別途有し、導電層４１６ｂの代わりに導電層４１６ｃを有し、導電層４２０の代わりに導電層４２１を有し、液晶層４２８の代わりに液晶層４２９を有し、導電層４２２が形成されない点が異なる。したがって、図９（Ａ）に示す表示装置と同じ部分については、図９（Ａ）に示す表示装置の説明を適宜援用する。
【０１３０】
導電層４０２ｃは、導電層４０２ａ、及び導電層４０２ｂと同一工程にて基板４００上に形成され、絶縁層４０４を挟んで導電層４０８ｄに重畳する。導電層４０２ｃと、絶縁層４０４の一部と、導電層４０８ｄの一部にて容量素子を形成することができる。導電層４０２ｃは、容量素子が有する一対の電極の一方として機能し、絶縁層４０４の一部は誘電体としての機能を有し、導電層４０８ｄの一部は、容量素子が有する一対の電極の他方として機能する。
【０１３１】
また、導電層４１６ｃは、絶縁層４１４上に形成され、画素回路の液晶素子が有する一対の電極の一方としての機能を有し、且つ画素回路の容量素子が有する一対の電極の一方としての機能を有する。
【０１３２】
導電層４２１は、絶縁層４１８上に形成され、絶縁層４１０、４１２、４１４、４１８を貫通して設けられた開口部により導電層４０８ｄと電気的に接続される。また、導電層４２１は、櫛歯部を有し、櫛歯部の櫛のそれぞれが絶縁層４１８を挟んで導電層４１６ｃに重畳する。なお、導電層４２１は、画素回路の液晶素子が有する一対の電極の他方としての機能を有し、且つ画素回路の容量素子が有する一対の電極の他方としての機能を有する。
【０１３３】
液晶層４２９は、導電層４２１と、絶縁層４２４の間に形成され、シール材４３２により封止されている。
【０１３４】
なお、本実施の形態においては、トランジスタをボトムゲート型のトランジスタを例示しているが、これに限定されず、例えばトップゲート型のトランジスタとしてもよい。また、ボトムゲート型のトランジスタにおいて、本実施の形態ではチャネルが保護されていない所謂チャネルエッチ型のトランジスタを例示しているが、これに限定されず、例えばチャネルを保護する絶縁膜が形成された所謂チャネル保護型のトランジスタとしてもよい。
【０１３５】
次に、図９（Ａ）、（Ｂ）に示す表示装置の各構成要素の詳細について、以下説明を行う。
【０１３６】
基板４００、４３０としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料、またはプラスチック基板を用いることができる。量産する上では、基板４００、４３０は、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、または２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等のマザーガラスを用いることが好ましい。マザーガラスは、処理温度が高く、処理時間が長いと大幅に収縮するため、マザーガラスを使用して量産を行う場合、作製工程の加熱処理は、好ましくは６００℃以下、さらに好ましくは４５０℃以下、さらに好ましくは３５０℃以下とすることが望ましい。
【０１３７】
なお、基板４００と導電層４０２ａ、４０２ｂ、４０２ｃの間に下地絶縁層を設けてもよい。下地絶縁層としては、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化ガリウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化アルミニウム膜、酸化窒化アルミニウム膜等がある。なお、下地絶縁層として、窒化シリコン膜、酸化ガリウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化アルミニウム膜等を用いることで、基板４００から不純物、代表的にはアルカリ金属、水、水素等の半導体層４０６ａ、４０６ｂへ入り込むのを抑制することができる。
【０１３８】
導電層４０２ａ、４０２ｂ、４０２ｃとしては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、導電層４０２ａ、４０２ｂ、４０２ｃは、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０１３９】
また、導電層４０２ａ、４０２ｂ、４０２ｃとしては、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０１４０】
絶縁層４０４としては、例えば酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化ガリウム膜またはＧａ−Ｚｎ系金属酸化物膜、窒化シリコン膜、窒化酸化シリコン膜などを用いればよく、積層または単層で設ける。なお、半導体層４０６ａ、４０６ｂとの界面特性を向上させるため、絶縁層４０４において少なくとも半導体層４０６ａ、４０６ｂと接する領域は酸化絶縁膜で形成することが好ましい。
【０１４１】
また、絶縁層４０４に、酸素、水素、水等のブロッキング効果を有する絶縁膜を設けることで、半導体層４０６ａ、４０６ｂからの酸素の外部への拡散と、外部から半導体層４０６ａ、４０６ｂへの水素、水等の入り込みを防ぐことができる。酸素、水素、水等のブロッキング効果を有する絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０１４２】
また、絶縁層４０４を積層構造とし、第１の窒化シリコン膜として、欠陥が少ない窒化シリコン膜とし、第１の窒化シリコン膜上に、第２の窒化シリコン膜として、水素放出量及びアンモニア放出量の少ない窒化シリコン膜を設け、第２の窒化シリコン膜上に酸化絶縁膜を設けることで、絶縁層４０４として、欠陥が少なく、且つ水素及びアンモニアの放出量の少ない膜を形成することができる。この結果、絶縁層４０４に含まれる水素及び窒素が、半導体層４０６ａ、４０６ｂへの移動を抑制することが可能である。
【０１４３】
また、絶縁層４０４に窒化シリコン膜を用いることで、以下の効果を得ることができる。窒化シリコン膜は、酸化シリコン膜と比較して比誘電率が高く、同等の静電容量を得るのに必要な膜厚が大きいため、ゲート絶縁膜を物理的に厚膜化することができる。よって、トランジスタの絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させて、表示装置に用いるトランジスタの静電破壊を抑制することができる。
【０１４４】
また、導電層４０２ａ、４０２ｂ、４０２ｃとして銅を用い、導電層４０２ａ、４０２ｂ、４０２ｃに接する絶縁層４０４に窒化シリコン膜を用いる場合、銅とアンモニア分子が反応することを抑制するために当該窒化シリコン膜は、加熱によるアンモニア分子放出量をできる限り低減することが好ましい。
【０１４５】
また、絶縁層４０４として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
【０１４６】
絶縁層４０４の厚さは、５ｎｍ以上４００ｎｍ以下、より好ましくは１０ｎｍ以上３００ｎｍ以下、より好ましくは５０ｎｍ以上２５０ｎｍ以下とするとよい。
【０１４７】
半導体層４０６ａ、４０６ｂとしては、酸化物半導体を用い、少なくともインジウム（Ｉｎ）若しくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーの一または複数を有することが好ましい。
【０１４８】
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
【０１４９】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
【０１５０】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１５１】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１５２】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ系金属酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系金属酸化物を用いるとよい。なお、金属酸化物の原子数比は、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
【０１５３】
しかし、これらに限られず、必要とする半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【０１５４】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物でも、バルク内欠陥密度を低くすることにより電界効果移動度を上げることができる。
【０１５５】
また、半導体層４０６ａ、４０６ｂとして用いることのできる酸化物半導体膜としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体膜を用いることで、トランジスタのオフ電流を低減することができる。
【０１５６】
また、半導体層４０６ａ、４０６ｂとしてもちいることのできる酸化物半導体膜の成膜には、スパッタリング法を用いることが好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング法等を用いることができる。特に、成膜時に発生するゴミを低減でき、かつ膜厚分布も均一とすることからＤＣスパッタリング法を用いることが好ましい。
【０１５７】
ここで、半導体層４０６ａ、４０６ｂとして用いる酸化物半導体膜の構造について説明する。
【０１５８】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
【０１５９】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０１６０】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０１６１】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１６２】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１６３】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１６４】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１６５】
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【０１６６】
また、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
【０１６７】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１６８】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１６９】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１７０】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１７１】
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
【０１７２】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１７３】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０１７４】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０１７５】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０１７６】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１７７】
次に、微結晶酸化物半導体膜について説明する。
【０１７８】
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
【０１７９】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【０１８０】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０１８１】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１８２】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０１８３】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物（水素、水、二酸化炭素及び窒素など）を低減すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１８４】
また、ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【０１８５】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタ粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、例えば平板状のスパッタ粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタ粒子の平らな面が基板に付着する。
【０１８６】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０１８７】
酸化物半導体膜の厚さは、１ｎｍ以上１００ｎｍ以下、更に好ましくは１ｎｍ以上３０ｎｍ以下、更に好ましくは１ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とすることが好ましい。
【０１８８】
半導体層４０６ａ、４０６ｂに用いる酸化物半導体膜において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流の上昇の原因となるためである。
【０１８９】
また、半導体層４０６ａ、４０６ｂに用いる酸化物半導体膜において、二次イオン質量分析法により得られる水素濃度を、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。
【０１９０】
酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子（あるいは酸素が脱理した部分）には欠損が形成されてしまう。また、水素の一部が酸素と結合することで、キャリアである電子が生じてしまう。これらのため、酸化物半導体膜の成膜工程において、水素を含む不純物を極めて減らすことにより、酸化物半導体膜の水素濃度を低減することが可能である。このため、水素をできるだけ除去された酸化物半導体膜をチャネル領域とすることにより、しきい値電圧のマイナスシフトを抑制することができると共に、電気特性のばらつきを低減することができる。また、トランジスタのソース及びドレインにおけるリーク電流を、代表的には、オフ電流を低減することが可能である。
【０１９１】
また、半導体層４０６ａ、４０６ｂに用いる酸化物半導体膜の窒素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３以下とすることで、トランジスタのしきい値電圧のマイナスシフトを抑制することができると共に、電気特性のばらつきを低減することができる。
【０１９２】
なお、水素をできるだけ除去することで高純度化された酸化物半導体膜をチャネル領域に用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍのトランジスタであっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル領域に用いたトランジスタは、オフ電流が著しく小さい。
【０１９３】
導電層４０８ａ、４０８ｂ、４０８ｃ、４０８ｄとしては、導電材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０１９４】
なお、本実施の形態では、導電層４０８ａ、４０８ｂ、４０８ｃ、４０８ｄを半導体層４０６ａ、４０６ｂ上に設けたが、絶縁層４０４と半導体層４０６ａ、４０６ｂの間に設けても良い。
【０１９５】
絶縁層４１０としては、半導体層４０６ａ、４０６ｂとして用いる酸化物半導体膜との界面特性を向上させるため、酸化物絶縁膜を用いることが好ましい。絶縁層４１０としては、厚さ１５０ｎｍ以上４００ｎｍ以下の酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化ガリウム膜、またはＧａ−Ｚｎ系金属酸化物膜等を用いることができる。
【０１９６】
絶縁層４１２としては、窒化物絶縁膜を用いることが好ましい。例えば、窒化酸化シリコン膜、窒化シリコン膜などが挙げられる。また、絶縁層４１０と絶縁層４１２の組み合わせとしては、酸化窒化シリコン膜と窒化酸化シリコン膜の積層構造を用いることができる。
【０１９７】
絶縁層４１４としては、アクリル系樹脂、ポリイミド系樹脂、ベンゾシクロブテン系樹脂、ポリアミド系樹脂、エポキシ系樹脂等の、耐熱性を有する有機絶縁材料を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層４１４を形成してもよい。絶縁層４１４を用いることにより、トランジスタの凹凸を平坦化させることが可能となる。
【０１９８】
導電層４１６ａ、４１６ｂ、４１６ｃとしては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（ＩＴＯともいう）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
【０１９９】
絶縁層４１８としては、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜などの無機絶縁材料を用いることができる。
【０２００】
導電層４２０、４２１、４２２としては、導電層４１６ａ、４１６ｂ、４１６ｃに用いることのできる材料と同様の材料を用いることができる。
【０２０１】
有色層４２６としては、特定波長帯域の光に対して透過性を示す材料を用いればよく、染料や顔料を含有した有機樹脂膜等を用いることができる。
【０２０２】
絶縁層４２４としては、有色層４２６に含まれるイオン性物質が液晶層４２８、４２９中に拡散しないように設ける。ただし、絶縁層４２４は、設けない構成としても良い。
【０２０３】
液晶層４２８としては、例えばＴＮ液晶、ＳＴＮ液晶、ＯＣＢ液晶、ＶＡ液晶、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）型液晶、ＧＨ（Ｇｕｅｓｔ  Ｈｏｓｔ）液晶、高分子分散型液晶、またはディスコチック液晶などを含む層を用いることができる。
【０２０４】
液晶層４２９としては、例えばブルー相を示す液晶を含む層を用いることができる。ブルー相を示す液晶を含む層は、例えばブルー相を示す液晶、カイラル剤、液晶性モノマー、非液晶性モノマー、及び重合開始剤を含む液晶組成物により構成される。ブルー相を示す液晶は、応答時間が短く、光学的等方性であるため、配向処理が不要であり、視野角依存性が小さい。よって、ブルー相を示す液晶を用いることにより、液晶表示装置の動作を速くできる。
【０２０５】
また、シール材４３２としては、熱硬化型樹脂、または紫外線硬化型の樹脂等を用いることができる。
【０２０６】
また、図９においては、図示していないが、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けても良い。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。また、基板４００と基板４３０との間に、間隔（セルギャップともいう）を制御するためスペーサ等を形成してもよい。なお、セルギャップにより、液晶層４２８、４２９の膜厚が決定される。例えば、スペーサとしては、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサ、球状のスペーサ等の任意の形状のスペーサを用いることができる。
【０２０７】
また、画素部２０１における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明の一態様は、カラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
【０２０８】
以上が図９に示す表示装置の構造例の説明である。
【０２０９】
図９を参照して説明したように、本実施の形態に係る表示装置の一例では、画素回路と同一基板上に駆動回路を設ける。これにより、画素回路と駆動回路を接続するための配線の数を少なくできる。
【０２１０】
また、上記実施の形態の導電層、半導体層、絶縁層などの様々な層は、スパッタ法やプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
【０２１１】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
【０２１２】
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
【０２１３】
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
【０２１４】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、上記実施形態の導電層、半導体層、無機絶縁層などの様々な層を形成することができ、例えば、Ｉｎ−Ｇａ−ＺｎＯ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
【０２１５】
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラキスジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
【０２１６】
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
【０２１７】
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
【０２１８】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０２１９】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−ＺｎＯ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
【０２２０】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０２２１】
（実施の形態４）
本実施の形態においては、本発明の一態様であるパルス信号出力回路、及び該パルス信号出力回路を有するシフトレジスタに用いることのできるトランジスタの構成について、図１０乃至図１２を用いて説明を行う。
【０２２２】
図１０（Ａ）は、本発明の一態様に用いることのできるトランジスタの断面図を示している。
【０２２３】
図１０（Ａ）に示すトランジスタは、基板５００と、基板５００上に形成された絶縁層５０４と、絶縁層５０４上に形成された酸化物積層５０６と、絶縁層５０４及び酸化物積層５０６上に形成されたソース電極層５０８及びドレイン電極層５０９と、酸化物積層５０６、ソース電極層５０８及びドレイン電極層５０９上に形成されたゲート絶縁層５１０と、ゲート絶縁層５１０上に形成され、且つ酸化物積層５０６と重畳する位置に形成されたゲート電極層５１２と、を有する。なお、図１０（Ａ）に示すトランジスタにおいては、該トランジスタを覆う保護絶縁膜としての機能を有する絶縁層５１４が形成された構造を示している。
【０２２４】
基板５００としては、先の実施の形態に示す基板４００の記載の材料を援用することで形成することができる。
【０２２５】
絶縁層５０４としては、基板５００からの不純物の拡散を防止する役割を有するほか、酸化物積層５０６、とくに酸化物積層５０６中の酸化物半導体層５０６＿２（図１０（Ｂ））に酸素を供給する役割を担うことができるため、酸素を含む絶縁膜とする。とくに絶縁層５０４は、過剰な酸素を含む絶縁膜がより好ましい。過剰な酸素を含む酸化物絶縁膜とは、加熱処理などによって酸素を放出することができる酸化物絶縁膜をいう。換言すると、絶縁層５０４は、加熱により酸素放出が可能な酸化物絶縁膜である。絶縁層５０４は、好ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。また、過剰な酸素とは、加熱処理により酸化物半導体層中、または酸化シリコン中、または酸化窒化シリコン中を移動可能な酸素、または、本来の化学量論的組成にある酸素より過剰に存在する酸素、または、酸素の不足によるＶｏ（酸素ベーカンシー（空孔））を満たす、または充填する機能を有する酸素を示す。絶縁層５０４から放出される酸素は、酸化物積層５０６のチャネル形成領域に拡散させることができることから、酸化物半導体層５０６＿２に形成されうる酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
【０２２６】
ゲート絶縁層５１０としては、先の実施の形態に示す絶縁層４０４に記載の材料を援用することで形成することができる。ゲート電極層５１２としては、先の実施の形態に示す導電層４０２ａ、４０２ｂ、４０２ｃに記載の材料を援用することで形成することができる。絶縁層５１４としては、先の実施の形態に示す絶縁層４１２に記載の材料を援用することで形成することができる。
【０２２７】
また、本実施の形態に示すソース電極層５０８及びドレイン電極層５０９は、それぞれソース電極層５０８ａとソース電極層５０８ｂの積層構造、ドレイン電極層５０９ａとドレイン電極層５０９ｂの積層構造について例示している。
【０２２８】
ソース電極層５０８ａ、及びドレイン電極層５０９ａとしては、酸素と反応し易い導電材料を用いることができる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いることができる。後のプロセス温度が比較的高くできることなどから、融点の高いＴｉまたはＷを用いることが特に好ましい。なお、酸素と反応し易い導電材料には、酸素が拡散または移動し易い材料も含まれる。
【０２２９】
ソース電極層５０８ｂ、及びドレイン電極層５０９ｂとしては、酸素と反応しにくい導電材料を用いる。当該導電材料としては、例えば、窒化タンタル、窒化チタンなどの導電性窒化物、またはルテニウムなどを用いることが好ましい。なお、酸素と反応しにくい導電材料には、酸素が拡散または移動しにくい材料も含まれる。
【０２３０】
また、酸化物積層５０６は、ソース電極層５０８ａ及びドレイン電極層５０９ａと接する領域において、ｎ型領域５０７が形成されている。
【０２３１】
ｎ型領域５０７は、酸化物積層５０６中の酸素がソース電極層５０８ａ、及びドレイン電極層５０９ａ側に引き抜かれ、酸化物積層５０６中の酸素欠損が多い領域である。また、ｎ型領域５０７は、ソース電極層５０８ａ、及びドレイン電極層５０９ａの成分が混入する場合がある。例えばソース電極層５０８ａ、及びドレイン電極層５０９ａとして、タングステン膜を用いた場合、ｎ型領域５０７中にタングステンが混入する場合がある。
【０２３２】
チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ型化した領域がトランジスタのチャネル長方向に延在してしまうことがある。この場合、トランジスタの電気特性には、しきい値電圧のシフトやゲート電圧でオンオフの制御ができない状態（導通状態）が現れる。そのため、チャネル長が極短いトランジスタを形成する場合は、ソース電極及びドレイン電極に酸素と反応し易い導電材料を用いることは好ましくない。
【０２３３】
したがって、本実施の形態では、ソース電極及びドレイン電極を積層とし、チャネル長を定めるソース電極層５０８ｂ、及びドレイン電極層５０９ｂには、酸素と反応しにくい導電材料を用いる。酸素と反応しにくい導電材料をソース電極層５０８ｂ、及びドレイン電極層５０９ｂに用いることによって、酸化物積層５０６に形成されるチャネル形成領域に酸素欠損が形成されることを抑制することができ、チャネルのｎ型化を抑えることができる。したがって、チャネル長が極短いトランジスタであっても良好な電気特性を得ることができる。
【０２３４】
ここで、図１０（Ａ）に示す酸化物積層５０６の詳細について、以下説明を行う。
【０２３５】
酸化物積層５０６は、図１０（Ｂ）に示すように、絶縁層５０４とゲート絶縁層５１０の間に形成された第１の酸化物層５０６＿１と、第１の酸化物層５０６＿１上に形成された酸化物半導体層５０６＿２と、酸化物半導体層５０６＿２上に形成された第２の酸化物層５０６＿３と、を有する。
【０２３６】
酸化物半導体層５０６＿２としては、少なくともインジウム、亜鉛及びＭ（Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記される層を含む。酸化物半導体層５０６＿２としては、酸化物半導体層５０６＿２がインジウムを含むと、トランジスタのキャリア移動度が高くなるため、好ましい。また、酸化物半導体層５０６＿２は、先の実施の形態に示す半導体層４０６ａ、４０６ｂに用いることのできる材料を援用することができる。
【０２３７】
第１の酸化物層５０６＿１及び第２の酸化物層５０６＿３は、酸化物半導体層５０６＿２を構成する金属元素を一種以上含む酸化物層である。
【０２３８】
酸化物半導体層５０６＿２の下層の第１の酸化物層５０６＿１としてはＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記され、酸化物半導体層５０６＿２よりもＩｎに対するＭの原子数比が高い酸化物層を含む。具体的には、第１の酸化物層５０６＿１として、酸化物半導体層５０６＿２よりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いる。前述の元素はインジウムよりも酸素と強く結合するため、酸素欠損が酸化物層に生じることを抑制する機能を有する。即ち、第１の酸化物層５０６＿１は酸化物半導体層５０６＿２よりも酸素欠損が生じにくい酸化物層である。
【０２３９】
また、酸化物半導体層５０６＿２の上層の第２の酸化物層５０６＿３としては、第１の酸化物層５０６＿１と同様にＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記され、酸化物半導体層５０６＿２よりもＩｎに対するＭの原子数比が高い酸化物層を含む。具体的には、第２の酸化物層５０６＿３として、酸化物半導体層５０６＿２よりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いる。
【０２４０】
つまり、第１の酸化物層５０６＿１、酸化物半導体層５０６＿２、第２の酸化物層５０６＿３が、少なくともインジウム、亜鉛及びＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化物層５０６＿１をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層５０６＿２をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、第２の酸化物層５０６＿３をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１及びｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１及びｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層５０６＿２において、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
【０２４１】
なお、第１の酸化物層５０６＿１がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層５０６＿２がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、第２の酸化物層５０６＿３がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
【０２４２】
なお、第１の酸化物層５０６＿１と、第２の酸化物層５０６＿３とは、異なる構成元素を含む層としてもよいし、同じ構成元素を同一の原子数比で、または異なる原子数比で含む層としてもよい。
【０２４３】
第１の酸化物層５０６＿１、酸化物半導体層５０６＿２、及び第２の酸化物層５０６＿３には、例えば、インジウム、亜鉛及びガリウムを含んだ酸化物半導体を用いることができる。具体的には、第１の酸化物層５０６＿１としては、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸化物を用いることができ、酸化物半導体層５０６＿２としては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸化物を用いることができ、第２の酸化物層５０６＿３としては、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸化物を用いることができる。
【０２４４】
第１の酸化物層５０６＿１及び第２の酸化物層５０６＿３の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層５０６＿２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
【０２４５】
また、第１の酸化物層５０６＿１及び第２の酸化物層５０６＿３は、酸化物半導体層５０６＿２を構成する金属元素を一種以上含み、伝導帯下端のエネルギーが酸化物半導体層５０６＿２よりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物層で形成することが好ましい。すなわち、第１の酸化物層５０６＿１及び第２の酸化物層５０６＿３は、酸化物半導体層５０６＿２を構成する金属元素を一種以上含み、伝導帯下端のエネルギーが酸化物半導体層５０６＿２よりも、０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近い酸化物層で形成することが好ましい。
【０２４６】
このような構造において、例えば、ゲート電極層（図１０において、ゲート電極層５１２）に電界を印加すると、酸化物積層５０６のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層５０６＿２にチャネルが形成される。すなわち、酸化物半導体層５０６＿２とゲート絶縁層５１０との間に第２の酸化物層５０６＿３が形成されていることよって、トランジスタのチャネルをゲート絶縁層５１０と接しない構造とすることができる。
【０２４７】
ここで、酸化物積層５０６と接するように酸化シリコン膜を設けた場合のバンド構造について図１１を用いて説明する。
【０２４８】
まず、図１１（Ａ）、（Ｂ）に示すバンド構造について、以下説明を行う。
【０２４９】
図１１（Ａ）、（Ｂ）において、縦軸は電子エネルギー（ｅＶ）を、横軸は距離を、それぞれ示す。また、ＥｃＩ１及びＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギー、ＥｃＳ１は第１の酸化物層５０６＿１の伝導帯下端のエネルギー、ＥｃＳ２は酸化物半導体層５０６＿２の伝導帯下端のエネルギー、ＥｃＳ３は第２の酸化物層５０６＿３の伝導帯下端のエネルギーを示す。
【０２５０】
図１１（Ａ）に示すように、第１の酸化物層５０６＿１、酸化物半導体層５０６＿２、第２の酸化物層５０６＿３において、伝導帯下端のエネルギーが連続的に変化する。これは、第１の酸化物層５０６＿１、酸化物半導体層５０６＿２、第２の酸化物層５０６＿３の組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。
【０２５１】
なお、図１１（Ａ）では第１の酸化物層５０６＿１及び第２の酸化物層５０６＿３が同様のエネルギーギャップを有する酸化物層である場合について示したが、それぞれが異なるエネルギーギャップを有する酸化物層であっても構わない。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場合、バンド構造の一部は、図１１（Ｂ）のように示される。また、ＥｃＳ１よりもＥｃＳ３が高いエネルギーを有しても構わない。
【０２５２】
図１１（Ａ）、（Ｂ）より、酸化物積層５０６における酸化物半導体層がウェル（井戸）となり、酸化物積層５０６を用いたトランジスタにおいて、チャネルが酸化物半導体層に形成されることがわかる。なお、酸化物積層５０６は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ  Ｓｈａｐｅ  Ｗｅｌｌ）とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
【０２５３】
第１の酸化物層５０６＿１及び第２の酸化物層５０６＿３は、酸化物半導体層５０６＿２を構成する金属元素を一種以上含む酸化物層であるから、酸化物積層５０６は主成分を共通して積層された酸化物積層ともいえる。主成分を共通として積層された酸化物積層は、各層を単に積層するのではなく連続接合（ここでは、特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形成されるように作製する。なぜなら、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまうためである。
【０２５４】
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（１×１０−４Ｐａ〜５×１０−７Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
【０２５５】
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体に水分等が取り込まれることを可能な限り防ぐことができる。
【０２５６】
酸化物半導体層５０６＿２の上層または下層に設けられる第１の酸化物層５０６＿１及び第２の酸化物層５０６＿３はバリア層として機能し、酸化物積層５０６に接する絶縁層と、酸化物積層５０６との界面に形成されるトラップ準位の影響が、トランジスタのキャリアの主な経路（キャリアパス）となる酸化物半導体層５０６＿２へと及ぶことを抑制することができる。
【０２５７】
例えば、酸化物半導体層に含まれる酸素欠損は、酸化物半導体のエネルギーギャップ内の深いエネルギー位置に存在する局在準位として顕在化する。このような局在準位にキャリアがトラップされることで、トランジスタの信頼性が低下するため、酸化物半導体層に含まれる酸素欠損を低減することが必要となる。酸化物積層５０６においては、酸化物半導体層５０６＿２と比較して酸素欠損の生じにくい酸化物層を酸化物半導体層５０６＿２の上下に接して設けることで、酸化物半導体層５０６＿２における酸素欠損を低減することができる。例えば、酸化物半導体層５０６＿２は、一定電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ  Ｐｈｏｔｏｃｕｒｒｅｎｔ  Ｍｅｔｈｏｄ）により測定された局在準位による吸収係数を１×１０−３／ｃｍ未満、好ましくは１×１０−４／ｃｍ未満とすることができる。
【０２５８】
また、酸化物半導体層５０６＿２が、構成元素の異なる絶縁層と接する場合、２層の界面に界面準位が形成され、該界面準位はチャネルを形成することがある。このような場合、しきい値電圧の異なる第２のトランジスタが出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、酸化物積層５０６においては酸化物半導体層５０６＿２を構成する金属元素を一種以上含んで第１の酸化物層５０６＿１が構成されるため、第１の酸化物層５０６＿１と酸化物半導体層５０６＿２の界面に界面準位を形成しにくくなる。よって第１の酸化物層５０６＿１を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
【０２５９】
また、ゲート絶縁層５１０と酸化物半導体層５０６＿２との界面にチャネルが形成される場合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低くなる。しかしながら、酸化物積層５０６においては、酸化物半導体層５０６＿２を構成する金属元素を一種以上含んで第２の酸化物層５０６＿３が構成されるため、酸化物半導体層５０６＿２と第２の酸化物層５０６＿３との界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。
【０２６０】
また、第１の酸化物層５０６＿１及び第２の酸化物層５０６＿３は、酸化物積層５０６に接する絶縁層（絶縁層５０４、ゲート絶縁層５１０）の構成元素が、酸化物半導体層５０６＿２へ混入して、不純物による準位が形成されることを抑制するためのバリア層としても機能する。
【０２６１】
例えば、酸化物積層５０６に接する絶縁層５０４、またはゲート絶縁層５１０として、シリコンを含む絶縁層を用いる場合、該絶縁層中のシリコン、または絶縁層中に混入されうる炭素が、第１の酸化物層５０６＿１または第２の酸化物層５０６＿３の中へ界面から数ｎｍ程度まで混入することがある。シリコン、炭素等の不純物が酸化物半導体層５０６＿２中に入ると不純物準位を形成し、不純物準位がドナーとなり電子を生成することでｎ型化することがある。
【０２６２】
しかしながら、第１の酸化物層５０６＿１及び第２の酸化物層５０６＿３の膜厚が、数ｎｍよりも厚ければ、混入したシリコン、炭素等の不純物が酸化物半導体層５０６＿２にまで到達しないため、不純物準位の影響は低減される。
【０２６３】
ここで、酸化物半導体層５０６＿２に含まれるシリコンの濃度は３×１０１８／ｃｍ３以下、好ましくは１×１０１８／ｃｍ３以下、さらに好ましくは３×１０１７／ｃｍ３以下とする。また、酸化物半導体層５０６＿２に含まれる炭素の濃度は３×１０１８／ｃｍ３以下、好ましくは３×１０１７／ｃｍ３以下とする。特に酸化物半導体層５０６＿２に第１４族元素であるシリコンまたは炭素が多く混入しないように、第１の酸化物層５０６＿１及び第２の酸化物層５０６＿３で、キャリアパスとなる酸化物半導体層５０６＿２を挟む、または囲む構成とすることが好ましい。すなわち、酸化物半導体層５０６＿２に含まれるシリコン及び炭素の濃度は、第１の酸化物層５０６＿１及び第２の酸化物層５０６＿３に含まれるシリコン及び炭素の濃度よりも低いことが好ましい。
【０２６４】
なお、酸化物半導体層中の不純物濃度は二次イオン分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定することができる。
【０２６５】
また、水素や水分が不純物として酸化物半導体層に含まれてしまうとドナーを作りｎ型化するため、酸化物積層５０６の上方に水素や水分が外部から侵入することを防止する保護絶縁層（窒化シリコン層など）を設けることは、井戸型構造を実現する上で有用である。
【０２６６】
なお、図１１に示すように、第１の酸化物層及び第２の酸化物層と、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。第１の酸化物層及び第２の酸化物層があることにより、酸化物半導体層と当該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体層の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
【０２６７】
したがって、ＥｃＳ１及びＥｃＳ３と、ＥｃＳ２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすることで、トランジスタのしきい値電圧の変動が低減され、安定した電気特性を得ることができる。
【０２６８】
第１の酸化物層５０６＿１、酸化物半導体層５０６＿２、及び第２の酸化物層５０６＿３は、少なくともインジウム（Ｉｎ）を含み、スパッタリング法好ましくはＤＣスパッタリング法で成膜することのできるスパッタリングターゲットを用いて成膜する。スパッタリングターゲットにインジウムを含ませることで導電性が高まるため、ＤＣスパッタリング法で成膜することを容易なものとする。
【０２６９】
第１の酸化物層５０６＿１及び第２の酸化物層５０６＿３を構成する材料は、Ｉｎ−Ｍ−Ｚｎ酸化物（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記される材料を用いる。Ｍとしては、Ｇａを用いることが好ましい。但し、含ませるＧａの割合が多い、具体的にはＩｎＧａＸＺｎＹＯＺで表記できる材料でＸ＝１０を超えると成膜時に粉が発生する恐れがあり、ＤＣスパッタリング法で成膜することが困難となりため不適である。
【０２７０】
なお、第１の酸化物層５０６＿１及び第２の酸化物層５０６＿３は、酸化物半導体層５０６＿２に用いる材料よりもインジウムの原子数比が少ない材料を用いる。酸化物層中のインジウムやガリウムなどの含有量は、飛行時間型二次イオン質量分析法（ＴＯＦ−ＳＩＭＳ）や、Ｘ線電子分光法（ＸＰＳ）で比較できる。
【０２７１】
第１の酸化物層５０６＿１は、絶縁層５０４の構成元素（例えば、シリコン）を不純物として含有することで、非晶質構造を有する場合がある。但し、チャネルを形成する酸化物半導体層５０６＿２は、結晶部を有することが好ましい。非晶質構造を有する第１の酸化物層５０６＿１上に結晶部を有する酸化物半導体層５０６＿２を積層する場合、当該酸化物積層を、結晶構造の異なるヘテロ構造と呼ぶことができる。
【０２７２】
また、第２の酸化物層５０６＿３は、非晶質構造としてもよいし、結晶部を有していてもよい。但し、結晶部を有する酸化物半導体層５０６＿２上に第２の酸化物層５０６＿３を成膜すると、第２の酸化物層５０６＿３も結晶構造を有する膜になりやすく、その場合には、酸化物半導体層５０６＿２と第２の酸化物層５０６＿３の境界を断面ＴＥＭ（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）観察では判別することが困難となる場合もある。ただし、第２の酸化物層５０６＿３の結晶性は酸化物半導体層５０６＿２よりも低いため、結晶性の程度で境界を判別できると言える。
【０２７３】
なお、酸化物積層５０６において、少なくとも酸化物半導体層５０６＿２は、ＣＡＡＣ−ＯＳであることが好ましい。ＣＡＡＣ−ＯＳについては、実施の形態３に記載する内容を参酌することで形成することができる。酸化物半導体層５０６＿２は、上述したＣＡＡＣ−ＯＳのような高い結晶性を有する構造とすることで、トランジスタのしきい値電圧の変動が低減され、安定した電気特性を得ることができる。
【０２７４】
次に、図１１（Ｃ）、（Ｄ）に示すバンド構造について、以下説明を行う。
【０２７５】
図１１（Ｃ）、（Ｄ）において、縦軸は電子エネルギー（ｅＶ）を、横軸は距離を、それぞれ示す。また、ＥｃＩ１及びＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギー、ＥｃＳ１は第１の酸化物層５０６＿１の伝導帯下端のエネルギー、ＥｃＳ２は酸化物半導体層５０６＿２の伝導帯下端のエネルギーを示す。
【０２７６】
なお、図１１（Ｃ）は、図１１（Ａ）に示すバンド構造の変形例であり、図１１（Ｄ）は、図１１（Ｂ）に示すバンド構造の変形例である。すなわち、図１１（Ｃ）、（Ｄ）は、図１１（Ａ）、（Ｂ）の第２の酸化物層５０６＿３の伝導帯下端のエネルギーを示すＥｃＳ３がなく、ＥｃＳ２のＥｃＩ２側の伝導帯下端のエネルギーが高いバンド構造である。
【０２７７】
例えば、図１０（Ａ）に示すトランジスタにおいて、ソース電極層５０８ｂ、及びドレイン電極層５０９ｂの形成時に酸化物積層５０６の上方、すなわち第２の酸化物層５０６＿３がエッチングされる場合がある。しかし、酸化物半導体層５０６＿２の上面は、第２の酸化物層５０６＿３の成膜時に酸化物半導体層５０６＿２と第２の酸化物層５０６＿３の混合層が形成される場合がある。
【０２７８】
酸化物半導体層５０６＿２が、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、またはＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物であり、第２の酸化物層５０６＿３が、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、またはＩｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物である場合、酸化物半導体層５０６＿２よりも第２の酸化物層５０６＿３のＧａの含有量が多いため、酸化物半導体層５０６＿２の上面には、ＧａＯｘ層または酸化物半導体層５０６＿２よりもＧａを多く含む混合層が形成されうる。
【０２７９】
したがって、ＥｃＳ２のＥｃＩ２側の伝導帯下端のエネルギーが高くなり、図１１（Ｃ）、（Ｄ）に示すバンド構造のようになる場合がある。
【０２８０】
以上のように、酸化物半導体に接し酸化物を形成し、酸化物半導体と酸化物とを含む酸化物積層とすることによって、水素、水分等の不純物または酸化物半導体に接する絶縁膜からの不純物が、酸化物半導体膜中に入り込むことによってキャリアが形成されるのを抑制することができる。
【０２８１】
また、このような酸化物積層の構造とすることで、酸化物と酸化物半導体との界面において、界面散乱が起こりにくい。よって、該界面においてはキャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。また、酸化物半導体に接して酸化物を形成することによって、該酸化物半導体膜中に不純物が入り込むのを抑制することができるため、該酸化物半導体を用いたトランジスタに安定した電気特性を付与することができる。
【０２８２】
また、酸化物半導体層５０６＿２を含む酸化物積層５０６は、図１２に示す構成としても良い。
【０２８３】
図１２（Ａ）乃至図１２（Ｃ）は、酸化物積層５０６の断面構造例である。酸化物積層５０６は、絶縁層５０４の上に第１の酸化物層５０６＿１と、第１の酸化物層５０６＿１上に設けられた酸化物半導体層５０６＿２と、酸化物半導体層５０６＿２上に設けられた第２の酸化物層５０６＿３と、酸化物半導体層５０６＿２、及び第２の酸化物層５０６＿３の側面に接して設けられた第３の酸化物層５０６＿４と、を有する。このとき、酸化物半導体層５０６＿２は、第１の酸化物層５０６＿１、第２の酸化物層５０６＿３、及び第３の酸化物層５０６＿４により囲まれている。また、第３の酸化物層５０６＿４は、ゲート絶縁層５１０に接している。
【０２８４】
図１２（Ａ）に示す酸化物積層５０６は、任意の一又は複数の曲率半径で定義される曲面を有する。このとき、ゲート絶縁層５１０に接する第３の酸化物層５０６＿４の面の少なくとも一部は曲面である。
【０２８５】
第３の酸化物層５０６＿４は、例えば第１の酸化物層５０６＿１に適用可能な材料を含む。第３の酸化物層５０６＿４は、例えばドライエッチング法などにより、第１の酸化物層５０６＿１、第２の酸化物層５０６＿３、及び第３の酸化物層５０６＿４をエッチングする際に、第１の酸化物層５０６＿１の反応生成物が酸化物半導体層５０６＿２及び第２の酸化物層５０６＿３の側面に付着することにより生成される。
【０２８６】
また、第３の酸化物層５０６＿４の形成時において、絶縁層５０４がオーバーエッチングされ、絶縁層５０４は、断面において階段状に形成されうる場合がある。
【０２８７】
また、第１の酸化物層５０６＿１、第２の酸化物層５０６＿３、及び第３の酸化物層５０６＿４は厳密に区別のつかない場合がある。そのため、酸化物半導体層５０６＿２が酸化物に囲まれていると言い換えることもできる。
【０２８８】
また、酸化物積層５０６が図１２（Ｂ）に示す構造であってもよい。図１２（Ｂ）に示す酸化物積層５０６は、端部に傾斜領域を有する構造である。端部に傾斜領域を設けることにより、ゲート絶縁層５１０の被覆性を向上させることができる。また、図１２（Ｃ）に示すように、上記傾斜領域の一部が削られた構造であってもよい。
【０２８９】
以上のように、本実施の形態に示す半導体装置は、酸化物半導体層と、酸化物半導体層の上側及び下側に接して設けられる酸化物層の積層でなる酸化物積層の断面は、曲面又は傾斜領域を有する。酸化物積層の断面に曲面又は傾斜領域を有することで、酸化物積層上に形成される膜の被覆性を向上させることができる。よって、酸化物積層上に形成された膜を均一に形成することができ、膜密度の低い領域や、膜が形成されていない領域から酸化物積層中に不純物元素が入り込み、半導体装置の特性を劣化させることを抑制し、安定した特性の半導体装置とすることができる。
【０２９０】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２９１】
（実施の形態５）
本実施の形態においては、酸化物半導体層の劣化機構について図１３乃至図１９を用いて説明を行う。
【０２９２】
酸化物半導体（ＯＳ）層を用いたトランジスタの信頼性を高めるためには、信頼性に影響を与える要因を明らかにすることが重要である。そこで、酸化物半導体層を用いたトランジスタの信頼性を高めるために、以下のような劣化機構のモデルを立てた。
【０２９３】
なお、酸化物半導体層の酸素欠損は酸化物半導体層に深い準位（ｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳ）を形成する。ｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳを低減するためには、酸化物半導体層を化学量論的組成よりも過剰に酸素を含む状態にすること、外部から酸素欠損を補う酸素を与えることが重要である。
【０２９４】
酸化物半導体層を用いたトランジスタに対し、プラスゲートＢＴ（＋ＧＢＴ：ｐｏｓｉｔｉｖｅ  ｇａｔｅ  ｂｉａｓ  ｔｅｍｐｅｒａｔｕｒｅ）試験を行うと、初期のＶｇ−Ｉｄ特性と比べてしきい値電圧（Ｖｔｈ）がプラス方向へ変動する。また、プラスゲートＢＴ試験を行ったトランジスタに対し、マイナスゲートＢＴ（−ＧＢＴ：ｎｅｇａｔｉｖｅ  ｇａｔｅ  ｂｉａｓ  ｔｅｍｐｅｒａｔｕｒｅ）試験を行うと、Ｖｇ−Ｉｄ特性がマイナス方向へ変動する。このように、プラスゲートＢＴ試験とマイナスゲートＢＴ試験とを交互に繰り返すことで、トランジスタのしきい値電圧がプラス方向、マイナス方向に交互に変動する（図１３参照）。
【０２９５】
図１３より、酸化物半導体層を用いたトランジスタのＶｇ−Ｉｄ特性の変動は、固定電荷ではなく準位（トラップ準位）が関係していることが示唆される。
【０２９６】
図１４は、酸化物半導体層を用いたトランジスタのエネルギーバンド図のモデルである。なお、図１４は、ゲート電圧を印加していない状態である。図１４では、酸化物半導体層、酸化物半導体層とゲート絶縁膜（ＧＩ）の界面、および酸化物半導体層と保護絶縁膜（Ｐａｓｓｉｖａｔｉｏｎ）の界面に、３種類の欠陥準位（ＤＯＳ）を仮定した。欠陥準位は、２種類の浅い準位（ｓｈａｌｌｏｗ  ｌｅｖｅｌ  ＤＯＳ）と、１種類のｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳがある。なお、欠陥準位はエネルギー的な分布を有している。ここで、第１の浅い準位（ｗｉｄｅ  ｌｅｖｅｌ  ＤＯＳ）はエネルギーの分布が広く、第２の浅い準位（ｐｅａｋ  ｌｅｖｅｌ  ＤＯＳ）はエネルギーの分布が狭い。また、価電子帯の上端のエネルギーとｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳのエネルギーとの差（ΔＥｖｄ）は、伝導帯下端のエネルギーとｐｅａｋ  ｌｅｖｅｌ  ＤＯＳのエネルギーとの差（ΔＥｃｓ）よりも大きい。
【０２９７】
例えば、浅い準位は、フェルミエネルギーよりも高いエネルギーであるとき中性となり、フェルミエネルギーよりも低いエネルギーであるときマイナスに帯電する。一方、深い準位は、フェルミエネルギーよりも高いエネルギーであるときプラスに帯電し、フェルミエネルギーよりも低いエネルギーであるとき中性となる。
【０２９８】
図１５に、酸化物半導体層を用いたトランジスタのＶｇ−Ｉｄ特性の劣化モードを示す。酸化物半導体層を用いたトランジスタは、３種類の劣化モードを有する。具体的には、図１５（Ａ）に示す劣化モードはオン電流の低下を示し、図１５（Ｂ）に示す劣化モードはしきい値電圧のプラス方向への変動を示し、図１５（Ｃ）に示す劣化モードはしきい値電圧のマイナス方向への変動を示す。
【０２９９】
以下に、酸化物半導体層を用いたトランジスタの劣化モードが、どのような欠陥準位によって起こるかを説明する。
【０３００】
まずは、図１５（Ａ）に示すオン電流の低下について説明する。Ｖｇ−Ｉｄ特性を測定する際、ゲート電圧が高くなるに連れて、ｗｉｄｅ  ｌｅｖｅｌ  ＤＯＳに電子がトラップされていく（図１６（Ａ）参照）。このとき、トラップされた電子は伝導に寄与しないため、トランジスタのオン電流の低下（つぶれ）が生じる（図１６（Ｂ）参照）。従って、劣化モードの一つであるトランジスタのオン電流の低下は、ｗｉｄｅ  ｌｅｖｅｌ  ＤＯＳによって起こると考えられる。なお、図中のＮは中性（Ｎｅｕｔｒａｌ）を示す。
【０３０１】
次に、プラスゲートＢＴ試験時のしきい値電圧のプラス方向への変動について、図１７を参照して説明を行う。
【０３０２】
プラスゲートＢＴ試験時において、プラスのゲート電圧によって誘起された電子がｐｅａｋ  ｌｅｖｅｌ  ＤＯＳにトラップされる（図１７（Ａ）参照）。プラスゲートＢＴ試験時にトラップされた電子、すなわちマイナス電荷は、緩和時間が長く、固定電荷のように振る舞う。このマイナス電荷により、ゲート電圧（バイアス）をオフ状態とした後も、実効的にマイナスの電圧が与えられた状態と等しくなる。よって、プラスゲートＢＴ試験後のトランジスタの電気特性を測定した時に、トランジスタ特性（Ｖｇ−Ｉｄ特性）のしきい値電圧がプラス方向へ変動する（図１７（Ｂ）参照）。
【０３０３】
次に、マイナスゲートＢＴ試験時のしきい値電圧のマイナス方向への変動について、図１８を参照して説明を行う。
【０３０４】
マイナスゲートＢＴ試験時において、マイナスのゲート電圧Ｖｇを印加し、光を照射するとｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳに正孔、すなわちプラス電荷がトラップされる（図１８（Ａ）参照）。伝導体下端のエネルギー（Ｅｃ）とｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳとの差が大きい、また価電子帯上端のエネルギー（Ｅｖ）とｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳとの差が大きいため、正孔が誘起されるのに要する時間が長い。また酸化物半導体層中の正孔は有効質量が大きく、ドレイン電極からも正孔の注入は起こりにくい。また、プラス電荷は、緩和時間が長く固定電荷のように振る舞う。このプラス電荷により、ゲート電圧（バイアス）をオフ状態とした後も、実効的にプラスの電圧が与えられた状態と等しくなる。よって、マイナスゲートＢＴ試験後のトランジスタの電気特性を測定した時に、トランジスタ特性（Ｖｇ−Ｉｄ特性）のしきい値電圧がマイナス方向へ変動する（図１８（Ｂ）参照）。
【０３０５】
次に、酸化物半導体層とソース電極及びドレイン電極との接触した領域のｎ型領域について、図１９を用いて説明を行う。図１９（Ａ）、（Ｂ）は、酸化物半導体層を用いたトランジスタの断面図を示しており、ゲート電極と、ゲート電極上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された酸化物半導体層と、酸化物半導体層上に形成されたソース電極及びドレイン電極と、酸化物半導体層、ソース電極、及びドレイン電極上に形成された絶縁膜（ｅｘＯ含有の絶縁膜）と、を有する構成である。
【０３０６】
酸化物半導体層の形成後、該酸化物半導体層に接して、ソース電極及びドレイン電極を形成する。例えば、ソース電極及びドレイン電極をスパッタリング法で成膜した場合、酸化物半導体層の膜中にスパッタリング時のプラズマダメージ、またはスパッタリング時にソース電極及びドレイン電極に用いる材料の原子あるいは分子の衝突により、酸化物半導体層の一部がｎ型化し、ｎ型領域（ｎ＋層）が形成される。
【０３０７】
また、上述したｎ型領域は、ソース電極及びドレイン電極の形成後の熱処理でも形成される。例えば、該熱処理により、酸化物半導体層中に酸素欠損の位置に水素が入る（ＶｏＨが形成される）、または酸化物半導体層中に含まれるＩｎが還元され、ｎ型領域が形成される。
【０３０８】
一方、酸化物半導体層のソース電極及びドレイン電極が形成されていない領域、すなわちチャネルが形成される領域は、酸化物半導体層と接して過剰な酸素を有する絶縁膜（ｅｘＯ含有の絶縁膜）が形成されているため、該過剰な酸素有する絶縁膜形成後に、熱処理を行うことによって、酸化物半導体層中に過剰酸素（ｅｘＯ）が補填され、酸素欠損が低減することによりｉ型化（ｉ層）となる。なお、図１９（Ａ）に示す断面図と、図１９（Ｂ）に示す断面図においては、ｎ型領域（ｎ＋層）の形成位置が異なる。ｎ型領域（ｎ＋層）は、ソース電極及びドレイン電極の材料、またはトランジスタの作製工程中の熱処理条件等によって、酸化物半導体層中の異なる領域に形成されうる。
【０３０９】
なお、酸化物半導体層がＩｎ−Ｇａ−Ｚｎ酸化物である場合、酸素との結合エネルギーの小さいインジウムと結合している酸素が抜けやすい（Ｉｎ−Ｖｏが形成されやすい）。なお、ｐｅａｋ  ｌｅｖｅｌ  ＤＯＳは、Ｉｎ−ＶｏＨが関係していると考えられ、ｎ型領域を形成することがある。また、ｗｉｄｅ  ｌｅｖｅｌ  ＤＯＳは、Ｉｎ−Ｖｏ−ＨＯ−Ｓｉが関係していると考えられる。また、ｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳは、Ｉｎ−Ｖｏ−Ｉｎが関係していると考えられる。
【０３１０】
酸化物半導体層中の欠陥準位密度を低減するには、酸素欠損（Ｖｏ）を低減することが重要である。具体的には、酸化物半導体層中へのＳｉの混入を防ぐ、または過剰酸素を補填することで酸素欠損を低減することができる。さらに、欠陥準位である浅い準位の形成には、ＶｏＨが寄与しているため、酸化物半導体層中の水素を低減すると好ましい。
【０３１１】
（実施の形態６）
本発明の一態様である表示装置は、さまざまな電子機器（遊技機も含む。）に適用することができる。電子機器としては、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう。）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技機（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。これらの電子機器の一例を図２０及び図２１に示す。
【０３１２】
図２０（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示することが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示している。また、電力供給のための電源コード９００５を筐体９００１に有している。
【０３１３】
上記実施の形態のいずれかに示す表示装置は、表示部９００３に用いることが可能である。それゆえ、表示部９００３の表示品位を高くすることができる。
【０３１４】
表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力することができ、また他の家電製品との通信を可能とする、または制御を可能とすることで、画面操作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメージセンサ機能を有する表示装置を用いれば、表示部９００３にタッチ入力機能を持たせることができる。
【０３１５】
また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
【０３１６】
図２０（Ｂ）は、テレビジョン装置９１００を示している。テレビジョン装置９１００は、筐体９１０１に表示部９１０３が組み込まれており、表示部９１０３により映像を表示することが可能である。なお、ここではスタンド９１０５により筐体９１０１を支持した構成を示している。
【０３１７】
テレビジョン装置９１００の操作は、筐体９１０１が備える操作スイッチや、別体のリモコン操作機９１１０により行うことができる。リモコン操作機９１１０が備える操作キー９１０９により、チャンネルや音量の操作を行うことができ、表示部９１０３に表示される映像を操作することができる。また、リモコン操作機９１１０に、当該リモコン操作機９１１０から出力する情報を表示する表示部９１０７を設ける構成としてもよい。
【０３１８】
図２０（Ｂ）に示すテレビジョン装置９１００は、受信機やモデムなどを備えている。テレビジョン装置９１００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間または受信者間同士など）の情報通信を行うことも可能である。
【０３１９】
上記実施の形態のいずれかに示す表示装置は、表示部９１０３、９１０７に用いることが可能である。それゆえ、テレビジョン装置の表示品位を向上させることができる。
【０３２０】
図２０（Ｃ）はコンピュータであり、本体９２０１、筐体９２０２、表示部９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６などを含む。
【０３２１】
上記実施の形態のいずれかに示す表示装置は、表示部９２０３に用いることが可能である。それゆえ、コンピュータの表示品位を向上させることができる。
【０３２２】
表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力することができ、また他の家電製品との通信を可能とする、または制御を可能とすることで、画面操作により他の家電製品をコントロールする制御装置としてもよい。
【０３２３】
また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
【０３２４】
図２１（Ａ）、（Ｂ）は２つ折り可能なタブレット型端末である。図２１（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
【０３２５】
上記実施の形態のいずれかに示す表示装置は、表示部９６３１ａ、表示部９６３１ｂに用いることが可能である。それゆえ、タブレット端末の表示品位を向上させることができる。
【０３２６】
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。
【０３２７】
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。
【０３２８】
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
【０３２９】
また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
【０３３０】
また、図２１（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。
【０３３１】
図２１（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４を有する。なお、図２１（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
【０３３２】
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
【０３３３】
また、この他にも図２１（Ａ）および図２１（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。
【０３３４】
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、または映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行う構成である。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。
【０３３５】
また、図２１（Ｂ）に示す充放電制御回路９６３４の構成、および動作について図２１（Ｃ）にブロック図を示し説明する。図２１（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図２１（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。
【０３３６】
まず、外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。
【０３３７】
なお、太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。
【０３３８】
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【符号の説明】
【０３３９】
１０＿１    第１のパルス信号出力回路
１０＿２    第２のパルス信号出力回路
１０＿３    第３のパルス信号出力回路
１０＿４    第４のパルス信号出力回路
１０＿５    第５のパルス信号出力回路
１１    配線
１２    配線
１３    配線
１４    配線
１５    配線
１６    配線
１７    配線
２１    第１の入力端子
２２    第２の入力端子
２３    第３の入力端子
２４    第１の出力端子
２５    第２の出力端子
２６    第４の入力端子
１０２    トランジスタ
１０２＿１    トランジスタ
１０２＿２    トランジスタ
１０４    トランジスタ
１０５    トランジスタ
１０６    トランジスタ
１０７    スイッチング素子
１０８    トランジスタ
１１０    トランジスタ
１１２    トランジスタ
１１４    トランジスタ
１１６    トランジスタ
１１８    容量素子
１２０    配線
１２２    配線
１２４    配線
１２６    配線
２０１    画素部
２０２    駆動回路部
２１１    画素回路
２２１    ゲートドライバ
２２３    ソースドライバ
２２５    保護回路
２３０    液晶素子
２３１＿１    トランジスタ
２３１＿２    トランジスタ
２３３＿１    容量素子
２３３＿２    容量素子
２３４    トランジスタ
２３５    発光素子
３１１    期間
３１２    期間
３１３    期間
４００    基板
４０２ａ    導電層
４０２ｂ    導電層
４０２ｃ    導電層
４０２ｄ    導電層
４０４    絶縁層
４０６ａ    半導体層
４０６ｂ    半導体層
４０８ａ    導電層
４０８ｂ    導電層
４０８ｃ    導電層
４０８ｄ    導電層
４１０    絶縁層
４１２    絶縁層
４１４    絶縁層
４１６ａ    導電層
４１６ｂ    導電層
４１６ｃ    導電層
４１８    絶縁層
４２０    導電層
４２１    導電層
４２２    導電層
４２４    絶縁層
４２６    有色層
４２８    液晶層
４２９    液晶層
４３０    基板
４３２    シール材
５００    基板
５０４    絶縁層
５０６    酸化物積層
５０６＿１    第１の酸化物層
５０６＿２    酸化物半導体層
５０６＿３    第２の酸化物層
５０６＿４    第３の酸化物層
５０７    ｎ型領域
５０８    ソース電極層
５０８ａ    ソース電極層
５０８ｂ    ソース電極層
５０９    ドレイン電極層
５０９ａ    ドレイン電極層
５０９ｂ    ドレイン電極層
５１０    ゲート絶縁層
５１４    絶縁層
９０００    テーブル
９００１    筐体
９００２    脚部
９００３    表示部
９００４    表示ボタン
９００５    電源コード
９０３３    具
９０３４    スイッチ
９０３５    電源スイッチ
９０３６    スイッチ
９０３８    操作スイッチ
９１００    テレビジョン装置
９１０１    筐体
９１０３    表示部
９１０５    スタンド
９１０７    表示部
９１０９    操作キー
９１１０    リモコン操作機
９２０１    本体
９２０２    筐体
９２０３    表示部
９２０４    キーボード
９２０５    外部接続ポート
９２０６    ポインティングデバイス
９６３０    筐体
９６３１    表示部
９６３１ａ    表示部
９６３１ｂ    表示部
９６３２ａ    領域
９６３２ｂ    領域
９６３３    太陽電池
９６３４    充放電制御回路
９６３５    バッテリー
９６３６    ＤＣＤＣコンバータ
９６３７    コンバータ
９６３８    操作キー
９６３９    ボタン
【図１】
2014131263.tif 000003
【図２】
2014131263.tif 000004
【図３】
2014131263.tif 000005
【図４】
2014131263.tif 000006
【図５】
2014131263.tif 000007
【図６】
2014131263.tif 000008
【図７】
2014131263.tif 000009
【図８】
2014131263.tif 000010
【図９】
2014131263.tif 000011
【図１０】
2014131263.tif 000012
【図１１】
2014131263.tif 000013
【図１２】
2014131263.tif 000014
【図１３】
2014131263.tif 000015
【図１４】
2014131263.tif 000016
【図１５】
2014131263.tif 000017
【図１６】
2014131263.tif 000018
【図１７】
2014131263.tif 000019
【図１８】
2014131263.tif 000020
【図１９】
2014131263.tif 000021
【図２０】
2014131263.tif 000022
【図２１】
2014131263.tif 000023