(57)【要約】【課題】破壊耐量が高い低注入型のダイオード及びそれを備えた電力用半導体装置の提供。【解決手段】実施形態に係る電力用半導体装置は、第１導電形の第１の半導体層１、第２導電形の第２の半導体層２、一対の導電体６、第２導電形の第３の半導体層３、第１導電形の第４の半導体層８、第１の電極９、及び第２の電極１０を備える。第２の半導体層は、第１の半導体層の第１の表面に設けられる。一対の導電体は、ゲート絶縁膜を介して第２の半導体層を挟んで第２の半導体層の表面から第１の半導体層に達する。第３の半導体層は、一対の導電体の間で第２の半導体層の表面に選択的に設けられる。第４の半導体層は、第１の表面とは反対側で第１の半導体層に電気的に接続される。第１の電極は、第２の半導体層の表面及び第３の半導体層の表面と電気的に接続され、一対の導電体と電気的に接続される。第２の電極は、第４の半導体層に電気的に接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の表面と前記第１の表面とは反対側の第２の表面とを有し、前記第１の表面と平行な面内に第１領域及び前記第１領域と隣接する第２領域とを有する第１導電形の第１の半導体層と、
前記第１領域において前記第１の表面側で前記第１の半導体層上に設けられた第２導電形の第２の半導体層と、
前記第２の半導体層を挟んで前記第２の半導体層の前記第１の半導体層とは反対側の表面より前記第１の半導体層に達する一対の第１のトレンチ内に設けられ、前記第１の半導体層及び前記第２の半導体層と絶縁膜を介して隣接する一対の導電体と、
前記一対の導電体の間で前記第２の半導体層の前記第１の半導体層とは反対側の表面に選択的に設けられ、前記第２の半導体層よりも高い第２導電形の不純物の濃度を有する第２導電形の第３の半導体層と、
前記第１領域において前記第１の半導体層の前記第２の表面上に設けられ前記第１の半導体層の前記第２の表面に電気的に接続され、前記第１の半導体層よりも高い第１導電形の不純物の濃度を有する第１導電形の第４の半導体層と、
前記第２領域において前記第１の表面側で前記第１の半導体層上に設けられ、前記第２の半導体層よりも高い第２導電形の不純物の濃度を有する第２導電形の第５の半導体層と、
前記第５の半導体層の前記第１の半導体層とは反対側の表面に選択的に設けられ、前記第１の半導体層よりも高い第１導電形の不純物の濃度を有する第１導電形の第６の半導体層と、
前記第１の半導体層上、前記第５の半導体層上、及び前記第６の半導体層上に、ゲート絶縁膜を介して設けられた、ゲート電極と、
前記第２領域において前記第１の半導体層の前記第２の表面に電気的に接続され、前記第５の半導体層よりも高い第２導電形の不純物の濃度を有する第２導電形の第７の半導体層と、
層間絶縁膜を介して前記一対の導電体上に設けられ、前記第２の半導体層の前記第１の半導体層とは反対側の前記表面及び前記第３の半導体層の前記第１の半導体層とは反対側の表面と電気的に接合され、前記一対の導電体と電気的に接続され、前記第５の半導体層の前記第１の半導体層とは反対側の前記表面及び前記第６の半導体層の前記第１の半導体層とは反対側の表面と電気的に接合された、第１の電極と、
前記第１領域において前記第４の半導体層に電気的に接続され、前記第２領域において前記第７の半導体層と電気的に接続された第２の電極と、
を備え、
前記第２の半導体層の前記第１の半導体層とは反対側の前記表面の単位面積あたりの第２導電形の不純物の総量は、２×１０１２／ｃｍ２以下であり、
前記一対の第１のトレンチの側壁−側壁間隔が２μｍ以下であり、
前記一対の第１のトレンチの側壁−側壁間隔をＡ、前記一対の第１のトレンチの積層方向の深さをＢとしたときに、ＡのＢに対する比が０．５より小さいか等しく、
前記ゲート電極は、前記第６の半導体層の前記第１の半導体層とは反対側の前記表面から前記第５の半導体層を通り抜け前記第１の半導体層に達する第２のトレンチ内に、前記ゲート絶縁膜を介して設けられ、
前記第１のトレンチの深さは、前記第２のトレンチの深さと同じである電力用半導体装置。
【請求項２】
第１の表面と前記第１の表面とは反対側の第２の表面とを有し、前記第１の表面と平行な面内に第１領域を有する第１導電形の第１の半導体層と、
前記第１領域において前記第１の表面側で前記第１の半導体層上に設けられた第２導電形の第２の半導体層と、
前記第２の半導体層を挟んで前記第２の半導体層の前記第１の半導体層とは反対側の表面より前記第１の半導体層に達する一対の第１のトレンチ内に設けられ、前記第１の半導体層及び前記第２の半導体層と絶縁膜を介して隣接する一対の導電体と、
前記一対の導電体の間で前記第２の半導体層の前記第１の半導体層とは反対側の前記表面に選択的に設けられ、前記第２の半導体層よりも高い第２導電形の不純物の濃度を有する第２導電形の第３の半導体層と、
前記第１領域において前記第１の半導体層の前記第２の表面上に設けられ前記第１の半導体層の前記第２の表面に電気的に接続され、前記第１の半導体層よりも高い第１導電形の不純物の濃度を有する第１導電形の第４の半導体層と、
層間絶縁膜を介して前記一対の導電体上に設けられ、前記第２の半導体層の前記第１の半導体層とは反対側の前記表面及び前記第３の半導体層の前記第１の半導体層とは反対側の表面と電気的に接合され、前記一対の導電体と電気的に接続された、第１の電極と、
前記第４の半導体層に電気的に接続された第２の電極と、
を備える電力用半導体装置。
【請求項３】
前記第２の半導体層の前記第１の半導体層とは反対側の前記表面の単位面積あたりの第２導電形の不純物の総量は、２×１０１２／ｃｍ２以下である請求項２記載の電力用半導体装置。
【請求項４】
前記一対の第１のトレンチの側壁−側壁間隔が２μｍ以下である請求項２または３記載の電力用半導体装置。
【請求項５】
前記一対の第１のトレンチの側壁−側壁間隔をＡ、前記一対の第１のトレンチの積層方向の深さをＢとしたときに、ＡのＢに対する比が０．５より小さいか等しい請求項２〜４のいずれか１つに記載の電力用半導体装置。
【請求項６】
第１の表面と前記第１の表面とは反対側の第２の表面とを有し、前記第１の表面と平行な面内に第１領域を有する第１導電形の第１の半導体層と、
前記第１領域において前記第１の表面側で前記第１の半導体層上に設けられた第２導電形の第２の半導体層と、
前記第２の半導体層を挟む一対の第１のトレンチ内に設けられ、前記第２の半導体層と絶縁膜を介して隣接する一対の導電体と、
前記第１領域において前記第１の半導体層の前記第２の表面上に設けられ前記第１の半導体層の前記第２の表面に電気的に接続され、前記第１の半導体層よりも高い第１導電形の不純物の濃度を有する第１導電形の第４の半導体層と、
前記一対の第１のトレンチの底部に設けられた第２導電形の不純物拡散層と、
層間絶縁膜を介して前記一対の導電体上に設けられ、前記一対の導電体の間で前記第２の半導体層の前記第１の半導体層とは反対側の表面と電気的に接合され、前記一対の導電体と電気的に接続された、第１の電極と、
前記第４の半導体層に電気的に接続された第２の電極と、
を備える電力用半導体装置。
【請求項７】
前記不純物拡散層は、前記一対の第１のトレンチの底部に隣接する前記第１の半導体層の一部分に、第２導電形不純物がイオン注入されて形成された請求項６記載の電力用半導体装置。
【請求項８】
前記不純物拡散層は、前記第２の半導体層の底部よりも前記第１の半導体層側に突き出ている請求項６または７に記載の電力用半導体装置。
【請求項９】
前記不純物拡散層は、前記一対のトレンチの側壁に沿って前記第２の半導体層と接続されている請求項６〜８いずれか１つに記載の電力用半導体装置。
【請求項１０】
前記不純物拡散層は、前記第２の半導体層から前記第１の半導体層を介して離間している請求項６〜８いずれか１つに記載の電力用半導体装置。
【請求項１１】
前記一対の導電体の間で前記第２の半導体層の前記第１の半導体層とは反対側の前記表面に選択的に設けられ、前記第２の半導体層よりも高い第２導電形の不純物の濃度を有する第２導電形の第３の半導体層をさらに備え、
前記第１の電極は、前記第３の半導体層の前記第１の半導体層とは反対側の表面に電気的に接続される請求項６〜１０のいずれか１つに記載の電力用半導体装置。
【請求項１２】
前記一対の導電体の間で前記第２の半導体層の前記第１の半導体層とは反対側の前記表面に選択的に設けられ、前記第１の半導体層よりも高い第１導電形の不純物の濃度を有し、前記第３の半導体層と隣接する第１導電形の半導体層をさらに備える請求項１１記載の電力用半導体装置。
【請求項１３】
前記第１の半導体層は前記第１の表面と平行な前記面内に前記第１領域と隣接する第２領域をさらに有し、
前記第２領域において前記第１の表面側で前記第１の半導体層上に設けられ、前記第２の半導体層よりも高い第２導電形の不純物の濃度を有する第２導電形の第５の半導体層と、
前記第５の半導体層の前記第１の半導体層とは反対側の表面に設けられ、前記第１の半導体層よりも高い第１導電形の不純物の濃度を有する第１導電形の第６の半導体層と、
前記第１の半導体層上、前記第５の半導体層上、及び前記第６の半導体層上に、ゲート絶縁膜を介して設けられた、ゲート電極と、
をさらに有し、
前記第２の電極は、前記第２の領域において前記第１の半導体層の前記第２の表面と電気的に接続され、
前記第１の電極は、前記第５の半導体層の前記第１の半導体層とは反対側の前記表面及び前記第６の半導体層の前記第１の半導体層とは反対側の表面と電気的に接続される請求項２〜１２のいずれか１つに記載の電力用半導体装置。
【請求項１４】
前記ゲート電極は、前記第６の半導体層の前記第１の半導体層とは反対側の前記表面から前記第５の半導体層を通り抜け前記第１の半導体層に達する第２のトレンチ内に、前記ゲート絶縁膜を介して設けられる請求項１３記載の電力用半導体装置。
【請求項１５】
前記第１のトレンチの深さは、前記第２のトレンチの深さと同じである請求項１４記載の電力用半導体装置。
【請求項１６】
前記第２領域において前記第１の半導体層の前記第２の表面に電気的に接続され、前記第５の半導体層よりも高い第２導電形の不純物の濃度を有する第２導電形の第７の半導体層をさらに備え、
前記第２の電極は前記第２領域において、前記第７の半導体層を介して前記第１の半導体層の前記第２の表面と電気的に接続されている請求項１３〜１５のいずれか１つに記載の電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、電力用半導体装置に関する。
【背景技術】
【０００２】
インバータなどの電力変換装置では、ＦＷＤ（Free Wheeling Diode)と呼ばれるダイオード及びＩＧＢＴ(Insulated Gate Bipolar Transistor)が電力用半導体素子として組み合わされて用いられる。ＦＷＤは、ｐ形半導体層からなるアノード層、高抵抗半導体層（以下、活性層）、及びｎ形半導体層からなるカソード層で構成される。ＩＧＢＴがオフとなったときに、インダクタンスを有する負荷を流れていた電流が、環流となってＦＷＤを流れる。ＦＷＤは、順方向電圧が低いこととスイッチング時間が短いことが求められる。スイッチング時間を低減するためには、ＦＷＤの逆回復特性を向上させる必要がある。このためには、ＦＷＤの活性層中のキャリア濃度を低減して逆回復時の電荷量を減らす必要がある。その一つの手段として、ＦＷＤ中のキャリアが蓄積される活性層に、キャリアのライフタイムを短くするライフタイムコントロール領域が設けられる。ライフタイムコントロール領域は、電子線照射、プロトン照射、ヘリウム照射、または重金属拡散などにより、活性層中に欠陥が発生した領域である。この欠陥の密度が高いほど、キャリアのライフタイムは短くなる。キャリアのライフタイムが短くなったことにより、ＦＷＤの活性層中のキャリア濃度が低減され、ＦＷＤの逆回復動作時の逆回復電荷量が低減されるので、逆回復特性が向上する。
【０００３】
しかしながら、ライフタイムコントロール層は欠陥を多く含むため、ＦＷＤの逆方向リーク電流が欠陥により増大するという不利益がある。また、ＦＷＤをＩＧＢＴと同一のチップ内に形成することによって、インバータのパッケージの小型化とコスト低減化が求められる。この場合、ＦＷＤ領域と共にＩＧＢＴ領域にライフタイムコントロール領域が形成されてしまうと、ＩＧＢＴ領域の閾値及びオン電圧が増大してしまうという不利益がある。以上より、ＦＷＤの逆回復特性を向上するために、ライフタイム制御に替わる手段が望まれる。その一つの手段として、アノード層ｐ形領域の不純物総量を低減することによって、ＦＷＤの活性層への正孔の低注入化がある。アノード領域のキャリア濃度の低減に伴って、ＦＷＤの活性層中のキャリア濃度がライフタイム制御を用いた場合と同様に低減され、ＦＷＤの逆回復特性を向上することができる。しかしながら、アノード層ｐ形領域の不純物総量が下がりすぎると、逆バイアス時に空乏層がアノード層側に容易に広がるようになってしまう。空乏層がアノード層側に広がってアノード電極に達してしまうと、アノード層とアノード電極との界面における界面準位を介したリーク電流によりＦＷＤが破壊されてしまう。また、リーク電流による破壊が発生しなくても、アノード層とカソード層とのｐ−ｎ接合における局所的なアバランシェ降伏が発生して電流集中を引き起こすため、アバランシェ耐量が低く、ＦＷＤが破壊されやすくい。破壊耐量が高い、低注入型のＦＷＤが提供されることが望まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２２５８１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
破壊耐量が高い電力用半導体装置の提供。
【課題を解決するための手段】
【０００６】
本発明の実施形態に係る電力用半導体装置は、第１導電形の第１の半導体層と、第２導電形の第２の半導体層と、一対の導電体と、第２導電形の第３の半導体層と、第１導電形の第４の半導体層と、第１の電極と、第２の電極と、を備える。第１の半導体層は、第１の表面と第１の表面とは反対側の第２の表面とを有し、第１の表面と平行な面内に第１領域を有する。第２の半導体層は、前記第１の領域において前記第１の半導体層の前記第１の表面に設けられる。一対の導電体は、第２の半導体層を挟んで第２の半導体層の第１の半導体層とは反対側の表面より第１の半導体層に達する一対の第１のトレンチ内に設けられ、第１の半導体層及び第２の半導体層とゲート絶縁膜を介して隣接する。第３の半導体層は、一対の導電体の間で第２の半導体層の第１の半導体層とは反対側の表面に選択に設けられ、第２の半導体層よりも高い第２導電形の不純物の濃度を有する。第４の半導体層は、第１領域において第１の半導体層の第２の表面上に設けられ第１の半導体層の第２の表面に電気的に接続され、第１の半導体層よりも高い第１導電形の不純物の濃度を有する。第１の電極は、層間絶縁膜を介して一対の導電体上に設けられ、第２の半導体層の第１の半導体層とは反対側の表面及び第３の半導体層の第１の半導体層とは反対側の表面と電気的に接合され、一対の導電体と電気的に接続される。第２の電極は、第４の半導体層に電気的に接続される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る電力用半導体装置の要部模式断面図。
【図２】第１の実施形態に係る電力用半導体装置及び比較例に係る電力用半導体装置のキャリア濃度分布を示すグラフ。
【図３】第１の実施形態に係る電力用半導体装置の等電位線の分布を示す要部模式断面図。
【図４】第１の実施形態に係る電力用半導体装置における静耐圧とｐベース層中の不純物総量との関係を示すグラフ。
【図５】第２の実施形態に係る電力用半導体装置の要部模式断面図。
【図６】比較例に係る電力用半導体装置の要部模式断面図。
【図７】第３の実施形態に係る電力用半導体装置の要部模式断面図。
【図８】第３の実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式断面図。
【図９】第３の実施形態に係る電力用半導体装置の別の製造工程の一部を示す要部模式断面図。
【図１０】第４の実施形態に係る電力用半導体装置の要部模式断面図。
【図１１】第５の実施形態に係る電力用半導体装置の要部模式断面図。
【図１２】第６の実施形態に係る電力用半導体装置の要部模式断面図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態について図を参照しながら説明する。実施の形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をｎ形で、第２導電形をｐ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、ＳｉＣやＧａＮなどの化合物半導体にも適用可能である。絶縁膜としては、シリコン酸化膜を一例に説明するが、シリコン窒化膜、シリコン酸窒化膜、アルミナなどの他の絶縁体を用いることも可能である。ｎ形の導電形をｎ＋、ｎ、ｎ−で表記した場合は、この順にｎ形不純物濃度が低くなるものとする。ｐ形においても同様に、ｐ＋、ｐ、ｐ−の順にｐ形不純物濃度が低くなるものとする。
【０００９】
（第１の実施形態）
図１〜図４を用いて、本発明の第１の実施形態に係る電力用半導体装置を説明する。図１は、第１の実施形態に係る電力用半導体装置の要部模式断面図である。図２は、第１の実施形態に係る電力用半導体装置及び比較例に係る電力用半導体装置の活性層中のキャリア濃度分布を示すグラフである。図３（ａ）及び（ｂ）は、第１の実施形態に係る電力用半導体装置の等電位線の分布を示す要部模式断面図である。図４は、第１の実施形態に係る電力用半導体装置における、静耐圧とｐベース層中の不純物総量との関係を示すグラフである。
【００１０】
図１に要部断面図を示したように、本実施形態に係る電力用半導体装置は、低注入型のＰＩＮダイオードである。本実施形態に係る電力用半導体装置は、ｎ−形の活性層１と、ｐ形のアノード層２と、一対の導電体６と、ｐ＋形のコンタクト３層と、ｎ形のバッファ層７と、ｎ＋形のカソード層８と、カソード電極９と、アノード電極１０と、を備える。
【００１１】
ｎ−形の活性層１は、高抵抗の半導体層により構成され、上面である第１の表面と下面である第２の表面とを有する。ｎ−形活性層１の厚さは、ＰＩＮダイオードに要求される耐圧により決定される。ｎ−形活性層１の厚さは、例えば、耐圧が１２００Ｖ程度になるように１００〜２００μｍに設定される。半導体層は、例えばシリコンである（以下同様）。
【００１２】
ｐ形のアノード層２は、ｎ−形活性層１の第１の表面に設けられる。ｐ形アノード層２は、ＣＶＤ（Chemical Vapor Deposition）等によりｎ−形活性層の第１の表面上に成膜されたｐ形半導体層を用いることもできるが、本実施形態では、ｎ−形活性層１の第１の表面にｐ形不純物のイオン注入、拡散により形成された拡散層である。すなわち、ｐ−形アノード層２は、ｎ−形活性層の第１の表面からｎ−形活性層１中に伸び、第１の表面側でｎ−形活性層１上に形成される。
【００１３】
複数のトレンチ４が、ｐ−形アノード層２のｎ−形活性層１とは反対側の表面からｐ−形アノード層２を通り抜けｎ−形活性層１中に延伸するように設けられる。複数のトレンチ４の側壁−側壁間隔Ａ（隣り合うトレンチの側壁間の間隔）は、例えば２μｍである。複数のトレンチの深さＢは、例えば４〜７μｍである。一対のトレンチ４は、ｐ−形アノード層２を挟む。
【００１４】
絶縁膜５は、複数のトレンチ４の内面（側面及び底面）を覆うように設けられる。複数の導電体６は、絶縁膜５を介して複数のトレンチ内に埋め込まれる。すなわち、複数の導電体６は、絶縁膜５を介して、ｎ−形活性層１及びｐ−形アノード層２上に設けられる。絶縁膜５は、例えば酸化シリコンであるが、窒化シリコンまたは酸窒化シリコンなどを用いることも可能である。また、導電体６は、導電性の材料であればよく、例えば、導電性のポリシリコンである。
【００１５】
ｐ＋形コンタクト層３は、各一対のトレンチの間においてｐ−形アノード層のｎ−形活性層１とは反対側の表面に設けられる。ｐ＋形コンタクト層３は、例えば、ｐ形不純物を拡散させて形成された拡散層である。ｐ＋形コンタクト層３は、例えば、ｐ−形アノード層の表面に凹みを形成してその中にＣＶＤによりｐ形半導体層を形成後、ｐ形半導体層を平坦化することによっても形成可能である。
【００１６】
ｎ形バッファ層７は、ｎ−形活性層１の第２の表面上に設けられ、ｎ−形活性層１の第２の表面と電気的に接続される。ｎ形バッファ層７は、ｎ形不純物を拡散させた拡散層でもよいし、ＯＳＬ（One Side Lap）基板やエピタキシャル基板のｎ形不純物濃度の濃い領域を利用してもよい。ｎ＋形カソード層８は、ｎ形バッファ層７のｎ−形活性層１とは反対側に設けられ、ｎ形バッファ層７と電気的に接続される。ｎ＋形カソード層８も、ｎ形バッファ層７と同様に、ｎ形不純物を拡散させた拡散層でもよいし、ＯＳＬ基板やエピタキシャル基板のｎ形不純物濃度の濃い領域を利用してもよい。ｎ形バッファ層のｎ形不純物の濃度は、ｎ−形活性層１のｎ形不純物の濃度より高い。また、ｎ＋形カソード層８のｎ形不純物の濃度は、ｎ形バッファ層７のｎ形不純物の濃度よりも高い。
【００１７】
上記一対のトレンチ４内に設けられた一対の導電体によって挟まれた構造をユニットセルとして、ｎ−形活性層１の第１の表面側に複数設けられることによって、ダイオード領域（第１領域）が構成される。
【００１８】
カソード電極９は、ｎ＋形カソード層８に電気的に接続される。アノード電極１０は、層間絶縁膜３０を介して複数の導電体６上に設けられ、ｐ−形アノード層２のｎ−形活性層１とは反対側の表面及びｐ＋形コンタクト層３のｎ−形活性層１とは反対側の表面と電気的に接合され、複数の導電体６と電気的に接続される。また、ここで導電体６のアノード電極１０と接する面における層間絶縁膜３０を削除して、直接導電体６とアノード電極１０とを電気的に接続させてもよい。カソード電極９及びアノード電極１０は、例えば、アルミニウムまたは銅が用いられる。
【００１９】
以上本実施形態に係る電力用半導体装置は、上記のようにダイオード領域が構成されたＰＩＮダイオードである。しかしながら、後述の実施例のように、ダイオード領域（第１領域）と、その他のＩＧＢＴやＭＯＳＦＥＴが構成される領域（第２領域）と、により構成されていてもよい。
【００２０】
次に本実施形態に係るＰＩＮダイオードの動作について説明する。図２は、ＰＩＮダイオードがオン状態の時の、本実施形態に係るＰＩＮダイオードのｎ−形活性層１中でのキャリア濃度プロファイル及び比較例のＰＩＮダイオードのｎ−形活性層中でのキャリア濃度プロファイルを示す。なお、ｎ−形活性層中では電荷中性条件のため、電子と正孔の濃度は同一となるため、それぞれの濃度プロファイルは重ねて１つに示される。
【００２１】
本実施形態に係るＰＩＮダイオードは、ｐ−形アノード層のｐ形不純物の濃度（もしくは不純物総量、以下記載同じ）を低く設定することにより、ｎ−形活性層１への正孔の注入を低下させている。この結果、ｎ−形活性層１中のｐ−形アノード層２側ではキャリア濃度が低減される。これは、ｐ−形アノード層２からの正孔の注入が抑制されるためである。これに対して、ｎ−形活性層１中のｎ＋形カソード層８側に向かうに従って、キャリア濃度が上昇していく。これは、ｎ＋形カソード層８から電子が注入されるためである。
【００２２】
これに対して、詳細な構造の図示は省略するが、比較例のＰＩＮダイオードでは、複数のトレンチ４及びトレンチ内に設けられた複数の導電体６が無いこと、ｐ形アノード層のｐ形不純物の濃度（もしくは不純物量）が高いこと、及びｎ−形半導体層中にキャリアライフタイムを短くするライフタイムコントロール領域が設けられていること、を除いて同じ構造である。
【００２３】
比較例のＰＩＮダイオードでは、ｐ形アノード層のｐ形不純物の濃度は、ｎ形カソード層のｎ形不純物濃度と同程度に高く、ｎ−形活性層中でのキャリア濃度は、ライフタイム制御を施しているためｎ−形活性層の中央付近で低く、ｐ形アノード層側及びｎ＋形カソード層側に向かうにつれて高くなる。これは、ｎ＋形カソード層８からｎ−形活性層へ電子が多く注入されるのと同様に、ｐ形アノード層２からｎ−形活性層へ正孔が多く注入されるためである。このままでは、ｎ−形活性層中のキャリア濃度が過剰となり、逆回復特性を劣化させるため、比較例のＰＩＮダイオードでは、ｎ−形活性層中にヘリウム原子をイオン注入するなどの上述した方法によりライフタイムコントロール領域を形成している。この結果ｎ−形活性層中でのキャリアのライフタイムが短くなって、ｎ−形活性層中での過剰キャリアが減少し、逆回復特性が向上する。
【００２４】
しかしながら、比較例のＰＩＮダイオードでは、ｎ−形活性層中にライフタイムコントロール領域が形成された際に、多量の結晶欠陥が発生する。この結晶欠陥により、比較例のＰＩＮダイオードでは、逆方向電圧印加時に逆方向電流が増大してしまう。
【００２５】
これに対して、本実施形態に係るＰＩＮダイオードは、上述のようにｐ−形アノード層２のｐ形不純物の濃度を低くした低注入形ＰＩＮダイオードである。このため、ｎ−形活性層１中にライフタイムコントロール領域を設けなくても、図２に示したように、ｎ−形活性層１中のｐ−形アノード層２側でキャリア濃度が低減されて、ｎ−形活性層１中の電荷量（ｎ−形活性層全体でのキャリア濃度の積分値）が、比較例のｎ−形活性層中での電荷量とほぼ同等になっている。従って、本実施形態に係るＰＩＮダイオードは、比較例のＰＩＮダイオードと同様に良好な逆回復特性を有する。さらに、本実施形態に係るＰＩＮダイオードは、ライフタイムコントロール領域をｎ−形活性層１中に有していないので、ｎ−形活性層１中の結晶欠陥が少なく、逆バイアス時のリーク電流が比較例のＰＩＮダイオードと比べて低減される。
【００２６】
しかしながら、ｐ−形アノード層２のｐ形不純物濃度を低くすると、逆バイアス時に、ｐ−形アノード層２とｎ−形活性層とのｐ−ｎ接合からｐ−形アノード層２側に向かって空乏層が広がりやすくなる。空乏層がアノード電極１０に達すると、アノード電極１０とｐ−形アノード層２との界面で破壊が生じる。このため、ｐ−形アノード層２のｐ形不純物濃度を低くすると、ＰＩＮダイオードが破壊されやすくなる。
【００２７】
本実施形態に係るＰＩＮダイオードでは、ｐ−形アノード層２を水平方向に挟むように複数のトレンチ４が形成され、このトレンチ４のなかに絶縁膜５を介して複数の導電体６が設けられる。導電体６は、アノード電極１０と同電位になるように電気的に接続されている。このため、逆バイアスの電圧がＰＩＮダイオードに印加されると、トレンチ４の内面に形成された絶縁膜５とｎ−形活性層１との界面からｎ−形活性層１に向かって空乏層が伸びる。
【００２８】
隣り合うトレンチ４の間隔が十分に狭いと、逆バイアスの電圧が低い状態で、隣り合うトレンチから伸びてきた空乏層が繋がり、ｐ−形アノード層２の下部で隣り合うトレンチ４に挟まれたｎ−形活性層の部分が全て空乏化する。さらに逆バイアスの電圧を上げても、ｐ−形アノード層２とｎ−形活性層１とのｐ−ｎ接合には電圧がほとんど印加されず、電圧のほとんどは、トレンチ４の底部とカソード電極９との間に印加される。このため、空乏層はｎ−形活性層１中をｎ＋形カソード層８に向かって伸びやすく、ｐ−形アノード層２中をアノード電極１０側に向かって伸びにくくなる。
【００２９】
図３に、隣り合うトレンチ４の側壁−側壁間隔が（ａ）２μｍの場合と（ｂ）４μｍの場合の、逆バイアス時にＰＩＮダイオードの空乏層がｎ−形活性層中に広がる様子のシミュレーション結果を示す。図３（ａ）及び図３（ｂ）は、隣り合うトレンチ４がｐ−形アノード層２及びｎ−形活性層１を挟むことによって構成されるユニットセルの断面の半分を示す。断面図の左端は、ユニットセルのトレンチの中央であり、断面図の右端は、ユニットセルの隣り合うトレンチ間の中央である。断面中の曲線は、等電位線を示す。トレンチ４周辺のｎ−形活性層１中に広がる等電位線の分布の様子が分かればよいので、ｎ−形活性層１の下側の部分は図示を省略した。図３（ａ）及び図３（ｂ）のシミュレーションに用いたＰＩＮダイオードのモデルは、隣り合うトレンチの間隔以外は、全て同一構造である。このモデルでは、１２００Ｖ耐圧系の素子を例にとり、ｎ−形活性層の厚さは１００〜２００μｍ、ｎ−形活性層のｎ形不純物の濃度は２×１０１３〜１×１０１４／ｃｍ３、ｐ−形アノード層の厚さは０．５〜３．０μｍ、ｐ−形アノード層のｐ形不純物の表面濃度は２×１０１３〜２×１０１８／ｃｍ３、トレンチの深さは３〜７μｍ、トレンチの幅は０．２〜３．０μｍとした。等電位線の分布は、エミッタ・コレクタ間電圧を５Ｖとしたシミュレーション結果である。
【００３０】
図３（ｂ）に示したように、トレンチ側壁−側壁間隔が４μｍの場合は、等電位線のほとんどは、トレンチ４の底部から側壁に沿ってｎ−形活性層中を伸びており、等電位線の密度はｎ−形活性層１中のトレンチ４の底部及び側壁の周辺で高い。このため、印加電圧のほとんどがトレンチ４の絶縁膜５とｎ−形活性層１中の界面及びｐ−形アノード層２とｎ−形活性層中の界面に印加されている。従って、さらにエミッタ・コレクタ間の電圧を上げていくと、空乏層がｐ−形アノード層２中をアノード電極１０に向かって伸びる。このため、ＰＩＮダイオードが破壊されやすい。
【００３１】
これに対して、図３（ａ）に示したように、トレンチ側壁−側壁間隔が２μｍの場合は、等電位線は、隣り合うトレンチ４の一方のトレンチ４の側壁から他方のトレンチ４の側壁へと伸びていき、隣り合うトレンチ４の間で空乏層が繋がる。この結果、トレンチ側壁−側壁間隔が４μｍの場合に比べて、等電位線の密度は、ｎ−形活性層１中のトレンチの底部及び側壁の周辺で低くなり、トレンチ４の底部からカソード電極に向かって等電位線の間隔が広がっている。すなわち、エミッタ・コレクタ間の電圧のほとんどは、トレンチ４の底部とカソード電極との間に印加されるようになり、空乏層がトレンチ４の底部からカソード層８側に向かって広がる。この結果、空乏層はｐ−形アノード層２中をアノード電極１０に向かって広がりにくくなるため、ｐ−形アノード層２のｐ形不純物の濃度を低くしてもＰＩＮダイオードの破壊が抑制される。
【００３２】
以上示したように、トレンチ側壁−側壁間隔が２μｍ以下であれば、本実施形態に係るＰＩＮダイオードでは、隣り合うトレンチ間で、ｐ−形アノード層２中をアノード電極１０に向かって空乏層が伸びることが抑制されるので、ｐ−形アノード層２とアノード電極１０との界面での破壊が抑制される。
【００３３】
また、本実施形態とは異なり、ｐ−形アノード層２を挟むように複数のトレンチが形成されていないＰＩＮダイオードでは、ｐ−形アノード層２のｐ形不純物の濃度（もしくは不純物総量）が低すぎると、ｐ−形アノード層２中の空乏層はアノード電極１０に達してしまう。ｐ−形アノード層２のｎ−形活性層１とは反対側の表面からみた単位表面積あたりのｐ形不純物の総量（以下単位面積あたりのｐ形不純物の総量）が、２×１０１２／ｃｍ２以下となると、ｐ−形アノード層２中の空乏層がアノード電極１０に到達してしまう。ｐ−形アノード層２がイオン注入及びその後の熱処理により形成された拡散層の場合は、イオン注入の際のドーズ量が２×１０１２／ｃｍ２以下となると、ｐ−形アノード層２中の空乏層がアノード電極１０に到達してしまう。
【００３４】
しかしながら、単位面積あたりの不純物の総量が、上記値でも直ぐにアノード電極１０とｐ−形アノード層２との界面で破壊が生じるものではなく、さらに、単位面積あたりのｐ形不純物の総量が１×１０１２／ｃｍ２以下となると、ほとんどのＰＩＮダイオードのアノード電極１０とｐ−形アノード層２との界面で破壊が生じる。
【００３５】
本実施形態に係るＰＩＮダイオードでは、単位面積あたりのｐ形不純物の総量が上記値を有するまでｐ−形アノード層２のｐ形不純物の濃度が低くなっても、ｐ−形アノード層２中の空乏層はアノード電極１０にほとんど到達しない。従って、本実施形態に係るＰＩＮダイオードでは、ｐ−形アノード層２の単位面積あたりのｐ形不純物の総量が２×１０１２／ｃｍ２以下となると効果を発揮し、より好ましくは、単位面積あたりのｐ形不純物の総量が１×１０１２／ｃｍ２以下となるとさらに効果を発揮する。
【００３６】
本実施形態に係るＰＩＮダイオードでは、ｐ−形アノード層２のｎ−形活性層１とは反対側の表面にｐ＋形コンタクト層３が選択的に設けられる。ｐ＋形コンタクト層３は、アノード電極１０とｐ−形アノード層２とをオーミック接触させるために設けられる。ｐ＋形コンタクト層３のｐ形不純物の濃度は、ｐ−形アノード層２のｐ形不純物の濃度より遙かに高く、アノード電極１０として採用するメタルの材料によっても異なるが、例えば、１×１０１８／ｃｍ３以上、好ましくは、２×１０１８／ｃｍ３以上が望ましい。これにより、ＰＩＮダイオードのオン抵抗が低減される。
【００３７】
しかしながら、ｐ＋形コンタクト層３が隣り合うトレンチ４に挟まれたｐ−形アノード層２のｎ−形活性層１とは反対側の表面全体に設けられると、ｎ−形活性層１への正孔の注入量が高くなってしまう。この結果、ｐ−形アノード層２のｐ形不純物の濃度が低いことによる低注入の効果が全て失われてしまい、ＰＩＮダイオードの逆回復特性が劣化する。
【００３８】
従って、ｐ−形アノード層２のｎ−形活性層１とは反対側の表面にｐ＋形コンタクト層３が選択的に設けられることによって、ｐ−形アノード層２のｐ形不純物濃度が低いことによる低注入効果と、ｐ＋形コンタクト層３による動作電圧低減の効果とが同時に得られる。
【００３９】
また、本実施形態に係るＰＩＮダイオードでは、トレンチの深さを３〜７μｍとしたが、トレンチ４の側壁−側壁間隔をＡとし、トレンチ４の深さをＢとした場合に、Ａ／Ｂ≦０．５を充たしていればよい。この条件のもとであれば、隣り合うトレンチ４の間でｐ−形アノード層２下部のｎ−形活性層が空乏化するので、ｐ−形アノード層２中の空乏層がアノード電極１０へ到達することが抑制される。
【００４０】
これまでトレンチ側壁−側壁間隔が、２ｕｍと４ｕｍとを例に取り説明してきた。次に、ｐ−形アノード層の不純物総量を横軸に取り、静耐圧を縦軸にとってその関係を簡略化したグラフを図４に示す。静耐圧とは、エミッタ・コレクタ間に逆バイアスが印加された場合の降伏電圧である。トレンチ側壁−側壁間隔が４ｕｍではエミッタ・コレクタ間の電圧を上げていくと、空乏層がｐ−形アノード層２中をアノード電極１０に向かって伸びる。このため、通常、単位面積あたりのｐ形不純物の総量が１×１０１２／ｃｍ２以下となると、ＰＩＮダイオードが破壊されやすい。
【００４１】
一方、トレンチ側壁−側壁間隔が２ｕｍではエミッタ・コレクタ間の電圧を上げていくと、隣り合うトレンチ４の間で空乏層が繋がる。つまりｐ−形アノード層２の不純物総量が下がっても、ｐ−形アノード層２は空乏化することはなく、静耐圧が維持されるのである。
【００４２】
よって図４のようにトレンチ側壁−側壁間隔が４ｕｍの場合は、ｐ形不純物の総量が１×１０１２／ｃｍ２以下となると静耐圧の低下がみられるが、トレンチ側壁−側壁間隔が２ｕｍではｐ形不純物の総量が１×１０１２／ｃｍ２以下になっても、ｐ−形アノード層２は空乏化することはなく、静耐圧は維持される。
【００４３】
この関係を今度はトレンチの深さをＢ、トレンチ４の側壁−側壁間隔をＡとし、Ａ／Ｂの値として考察すると、たとえば、５×１０１１／ｃｍ２の場合、Ａ／Ｂ≦０．５の範囲では、エミッタ・コレクタ間の電圧を上げていくと、隣り合うトレンチ４の間で空乏層が繋がり、ｐ−形アノード層の不純物総量が下がっても、ｐ−形アノード層２は空乏化することはなく、静耐圧が維持される。一方、Ａ／Ｂ＞０．５の範囲では、エミッタ・コレクタ間の電圧を上げていくと、空乏層がｐ−形アノード層２中をアノード電極１０に向かって伸びる。つまりｐ形不純物の総量が１×１０１２／ｃｍ２以下である、たとえば５×１０１１／ｃｍ２の場合ではＡ／Ｂ≦０．５の範囲で静耐圧が維持される適切な構造が得られる。
【００４４】
以上、本実施形態に係るＰＩＮダイオードでは、ｐ−形アノード層２を挟むように複数のトレンチ４が形成され、このトレンチ４の中に絶縁膜５を介して複数の導電体６が設けられる。導電体６は、アノード電極１０と同電位になるように電気的に接続されている。このため、逆バイアスの電圧がＰＩＮダイオードに印加されると、トレンチ４の内面に形成された絶縁膜５とｎ−形活性層１との界面からｎ−形活性層１に向かって空乏層が伸びて、隣り合うトレンチ４から伸びてきた空乏層がつながる。これにより、ｐ−形アノード層２の下部で隣り合うトレンチ４に挟まれたｎ−形活性層の部分が空乏層で繋がる。空乏層はｎ−形活性層１中をｎ＋形カソード層８に向かって伸びやすくなり、ｐ−形アノード層２中をアノード電極１０側に向かって伸びにくくなる。この結果、ｐ−形アノード層２中の空乏層がアノード電極に到達することが抑制されるので、ｐ−形アノード層２のｐ形不純物の濃度を低減して低注入型の高破壊耐量を有するＰＩＮダイオードを提供することができる。
【００４５】
（第２の実施形態）
第２の実施形態に係る電力用半導体装置を図５及び図６を用いて説明する。図５は第２の実施形態に係る電力用半導体装置の要部模式断面図である。図６は、比較例に係る電力用半導体装置の要部模式断面図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
【００４６】
図５に示したように、本実施形態に係る電力用半導体装置はＦＷＤのユニットセルが複数形成されたＦＷＤ領域と、ＩＧＢＴのユニットセルが複数形成されたＩＧＢＴ領域とを有する。ＦＷＤ領域に形成されたＦＷＤは、第１の実施形態に係るＰＩＮダイオードである。すなわち、本実施形態に係る電力用半導体装置は、第１の実施形態に係るＰＩＮダイオードをＦＷＤ領域に有する。本実施形態に係る電力用半導体装置は、さらにＩＧＢＴ領域を有する点で、第１の実施形態と相異する。
【００４７】
本実施形態に係る電力用半導体装置において、ｎ−形活性層１は、上面である第１の表面または下面である第２の表面と平行な面内（水平面内）において、ＦＷＤ領域（第１領域）とこれに隣接するＩＧＢＴ領域（第２領域）とを有する。ＦＷＤ領域の構造は第１の実施形態のとおりなので、ＩＧＢＴ領域の構造に関して説明する。
【００４８】
ＩＧＢＴ領域において、ｐ形ベース層１２が、ｎ−形活性層１の第１の表面側で、ｎ−形活性層１上に設けられ、ＦＷＤ領域のｐ−形アノード層２よりも高いｐ形不純物の濃度（及び不純物総量、以下記載同じ）を有する。言い換えると、ｐ形ベース層１２が、ｎ−形活性層の第１の表面側に設けられ、ＦＷＤ領域のｐ−形アノード層２よりも高いｐ形不純物の濃度を有する。ｐ形ベース層１２は、ｐ−形アノード層２同様に、ｐ形不純物を拡散させた拡散層であるが、ｎ−形活性層１の表面に設けた凹みの中にＣＶＤにより埋め込まれた後に平坦化されたｐ形半導体層でもよい。
【００４９】
ｎ＋形のエミッタ層１１が、ｐ形ベース層１２のｎ−形活性層とは反対側の表面に設けられ、ｎ−形活性層１よりも高いｎ形の不純物の濃度を有する。ｎ＋形エミッタ層１１は、ｎ形不純物を拡散させた拡散層であるが、ｐ形ベース層１２の表面に形成された凹みの中にＣＶＤにより埋め込まれた後に平坦化されたｎ＋形半導体層でもよい。
【００５０】
複数のトレンチ４ａが、ｎ＋形エミッタ層１１のｎ−形活性層１とは反対側の表面からｐ形ベース層１２を通り抜けてｎ−形活性層１中に達するように設けられる。ゲート絶縁膜５ａが、トレンチ４ａの内面（側面及び底面）上を覆うように設けられる。ゲート絶縁膜５ａは、絶縁膜５と同様に、例えば酸化シリコンであるが、窒化シリコンまたは酸窒化シリコンでもよい。
【００５１】
なお、上記ｐ形ベース層１２は、ＦＷＤ領域のｐ−形アノード層２と同じ深さに設けられてもよいし、浅く設けられてもよく、または深く設けられてもよい。ＩＧＢＴとＦＷＤの特性に応じて設定され、特に所望の閾値となるように濃度プロファイルが設定される。また、上記ＩＧＢＴ領域の複数のトレンチ４ａの深さは、ＦＷＤ領域の複数のトレンチ４の深さと同じでもよく、違っていてもよい。両者の深さが同じ場合は、ＦＷＤ領域のトレンチ４とＩＧＢＴ領域のトレンチ４ａを一体的に形成できるため、製造効率が高くなる。
【００５２】
ゲート電極６ａが、ゲート絶縁膜５ａを介してトレンチ４ａ内に設けられる。ゲート電極６ａは、導電体６と同様に導電性材料であればよく、例えば導電性のポリシリコンである。ゲート電極６ａは、トレンチ４ａ内において、ｎ−形活性層１、ｐ形ベース層１２、及びｎ＋形エミッタ層１１上に、ゲート絶縁膜５ａを介して設けられる。層間絶縁膜３０が、ゲート電極６ａ上に設けられる。層間絶縁膜３０は、ゲート絶縁膜６ａと同様に例えば酸化シリコンであるが、窒化シリコンまたは酸窒化シリコンでもよい。
【００５３】
ｐ＋形コンタクト層１３が、ｐ形ベース層１２のｎ−形活性層１とは反対側の表面に設けられ、ｎ＋形エミッタ層１１に隣接する。ｐ＋形コンタクト層１３は、ｐ形不純物を拡散させた拡散層であるが、ｐ形ベース層１２の表面に形成された凹みの中にＣＶＤにより埋め込まれた後に平坦化されたｐ＋形半導体層でもよい。
【００５４】
ｐ＋形コレクタ層１４が、ｎ形バッファ層７のｎ−形活性層１とは反対側の表面に設けられる。ｐ＋形コレクタ層１４は、ｎ＋形カソード層８に隣接しｐ形不純物の拡散による拡散層であるが、ｎ形バッファ層７に達するようにｎ＋形カソード層８に形成された開口部にＣＶＤにより埋め込まれた後に平坦化されたｐ＋形半導体層でもよい。
【００５５】
カソード電極９は、ＦＷＤ領域においてｎ＋形カソード層８上に形成されてｎ＋形カソード層８と電気的に接続されるとともに、ＩＧＢＴ領域においてｐ＋形コレクタ層１４上に形成されてｐ＋形コレクタ層１４と電気的に接続される。すなわち、ＦＷＤ領域におけるカソード電極９は、ＩＧＢＴ領域に延伸してＩＧＢＴ領域ではコレクタ電極９として機能する。
【００５６】
アノード電極１０は、ＦＷＤ領域においてｐ−形アノード層２上及びｐ＋形コンタクト層３上に形成されて、ｐ−形アノード層２及びｐ＋形コンタクト層３と電気的に接続されるとともに、ＩＧＢＴ領域においてゲート電極６ａ上に層間絶縁膜３０を介して形成され、ｐ形ベース層１２のｎ−形活性層１とは反対側の表面及びｐ＋形コンタクト層１３のｎ−形活性層１とは反対側の表面と電気的に接続される。すなわち、ＦＷＤ領域におけるアノード電極１０は、ＩＧＢＴ領域に延伸してＩＧＢＴ領域ではエミッタ電極として機能する。
【００５７】
隣り合う上記一対のトレンチ４ａがｎ−形活性層１、ｐ−形ベース層１２、ｎ＋形エミッタ層１１、及びｐ＋形コンタクト層１３を挟んだ構造が、ＩＧＢＴのユニットセルとなる。ＩＧＢＴ領域では、この複数のユニットセルがｎ−形活性層１の第１の表面側に形成されて、ＩＧＢＴを構成する。なお、ｎ−形活性層１は、ＩＧＢＴ領域ではｎ−形ベース層１として機能する。
【００５８】
本実施形態に係る電力用半導体装置は、上記のとおりＦＷＤ及びＩＧＢＴを備える。ＦＷＤのアノード電極１０は、ＩＧＢＴのエミッタ電極１０と共通に形成されており、ＦＷＤのカソード電極９は、ＩＧＢＴのコレクタ電極１０と共通に形成されている。このため、ＦＷＤは、ＩＧＢＴとは逆並列に接続され、本実施形態に係る電力用半導体装置は、ＲＣ（Reverse Conducting）−ＩＧＢＴとなっている。
【００５９】
本実施形態に係るＲＣ−ＩＧＢＴは、以下のように動作する。ＩＧＢＴのゲート電極６ａに閾値を超える電圧が印加されると、ｐ形ベース層１２のゲート電極６ａと対向する部分にチャネル層が形成されて、ＲＣ−ＩＧＢＴのＩＧＢＴはオン状態となる。この結果、ＩＧＢＴにはコレクタ電極９からエミッタ電極１０に向かって電流が流れる。ゲート電極６ａの電圧印加を止めると、チャネルは消失しＩＧＢＴはオフ状態になる。このとき、エミッタ電極１０にコレクタ電極９に対して正の電圧が印加されると、ＦＷＤが順バイアスとなってオン状態となり、アノード電極１０からカソード電極９に向かって電流が流れる。ＲＣ−ＩＧＢＴがインバータのスイッチ素子として用いられるときは、このようにしてＦＷＤは環流電流を流す。
【００６０】
本実施形態に係るＲＣ−ＩＧＢＴにおいても、ＦＷＤ領域に形成されたＦＷＤは第１の実施形態に係るＰＩＮダイオードと同じ効果を有する。すなわち、本実施形態に係るＲＣ−ＩＧＢＴのＦＷＤ領域に形成されたＦＷＤは、ｐ−形アノード層２を挟むように複数のトレンチ４が形成され、このトレンチ４の中に絶縁膜５を介して複数の導電体６が設けられる。導電体６は、アノード電極１０と同電位になるように電気的に接続されている。このため、逆バイアスの電圧がＰＩＮダイオードに印加されると、トレンチ４の内面に形成された絶縁膜５とｎ−形活性層１との界面からｎ−形活性層１に向かって空乏層が伸びて、隣り合うトレンチ４から伸びてきた空乏層が繋がる。これにより、ｐ−形アノード層２の下部で隣り合うトレンチ４に挟まれたｎ−形活性層の部分が全て空乏化する。
【００６１】
空乏層はｎ−形活性層１中をｎ＋形カソード層８に向かって伸びやすく、ｐ−形アノード層２中をアノード電極１０側に向かって伸びにくくなる。この結果、ｐ−形アノード層２中の空乏層がアノード電極に到達することが抑制されるので、ｐ−形アノード層２のｐ形不純物の濃度を低減して低注入型の高破壊耐量を有するＰＩＮダイオードを提供することができる。
【００６２】
さらに本実施形態に係る電力用半導体装置では、ＩＧＢＴと第１の実施形態に係るＦＷＤとが一体化して形成されるところに特徴があり、この利点について比較例に係る電力用半導体装置と比較して説明する。
【００６３】
図６に比較例に係るＲＣ−ＩＧＢＴを示す。比較例に係るＲＣ−ＩＧＢＴは、ＦＷＤ領域に第１の実施形態で比較した比較例のＰＩＮダイオードを有する。比較例に係るＲＣ−ＩＧＢＴのＩＧＢＴ領域は、本実施形態に係るＲＣ−ＩＧＢＴのＩＧＢＴと同じ構造のＩＧＢＴを有する。すなわち、比較例に係るＲＣ−ＩＧＢＴのＦＷＤのｐ形アノード層４２は、本実施形態に係るＲＣ−ＩＧＢＴのＦＷＤのｐ−形アノード層２よりも高いｐ形不純物の濃度を有する。また、ｐ形アノード層４２のｎ−形活性層１とは反対側の表面からｐ−形アノード層を通り抜けてｎ−形活性層１中に達する複数のトレンチが、ＦＷＤ領域中に設けられていない。さらに、Ｈｅ照射等によるライフタイムコントロール領域が、ＦＷＤ領域のｎ−形活性層のアノード側、もしくはカソード側、またはｎ−形活性層の中間領域に設けられており、ＩＧＢＴ領域には設けられていない。以上の点で、比較例に係るＲＣ−ＩＧＢＴ中のＦＷＤは、本実施形態に係るＲＣ−ＩＧＢＴ中のＦＷＤと相異する。
【００６４】
比較例に係るＲＣ−ＩＧＢＴ中のＦＷＤでは、ライフタイムコントロール領域によりｎ−形活性層１中のキャリア濃度を低減して、逆方向特性を向上させている。しかしながら、ライフタイムコントロール領域に起因するｎ−形活性層１中の結晶欠陥が、ＦＷＤの逆バイアス時のリーク電流を増加させる。ライフタイムコントロール領域は、選択的にＦＷＤ領域に設けられ、ＩＧＢＴ領域には設けられないようにする。しかしながら、例えば、ヘリウム照射の面内方向における急峻性、及びヘリウム照射時に用いられるマスクの精度が十分でないため、ライフタイムコントロール領域がＩＧＢＴ領域中に入り込むように形成されてしまう。この結果、ＩＧＢＴ領域のうちライフタイム制御が施された領域では、オン電圧が高くなってしまう。
【００６５】
これに対して、本実施形態に係るＲＣ−ＩＧＢＴは、ＦＷＤ領域にライフタイムコントロール領域を有さずに、前述の通りＦＷＤの逆回復特性を向上させている。このため、本実施形態に係るＲＣ−ＩＧＢＴ中のＩＧＢＴは、比較例に係るＲＣ−ＩＧＢＴ中のＩＧＢＴと比べて、低いオン電圧を有し、領域内での不均一動作も抑制することが可能となる。
【００６６】
本実施形態に係る電力用半導体装置は、第１領域であるＦＷＤ領域と、第２領域であるＩＧＢＴ領域と、を有するＲＣ−ＩＧＢＴである。本実施形態は、これに限られることなく、ＩＧＢＴ領域の代わりにＭＯＳＦＥＴ（Metal Oxide Semicondctor Field Effect Transistor）により構成されるＭＯＳＦＥＴ領域を備えた電力用半導体装置に対しても適用が可能である。その場合は、ｐ＋形コレクタ層１４の代わりに、第１領域のｎ＋形カソード層８が第２領域に延伸して、コレクタ電極９とｎ−形ベース層１との間に設けられる。コレクタ電極９が、ｎ＋形カソード層８を介してｎ−形ベース層１に電気的に接続される。
【００６７】
（第３の実施形態）
第３の実施形態に係る電力用半導体装置を図７〜図９を用いて説明する。図７は第３の実施形態に係る電力用半導体装置の要部模式断面図である。図８（ａ）及び（ｂ）は、第３の実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式断面図である。図９は、第３の実施形態に係る電力用半導体装置の別の製造工程の一部を示す要部模式断面図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いる。第１の実施形態との相異点について主に説明する。
【００６８】
図７に示したように、本実施形態に係る電力用半導体装置は、第１の実施形態と同様に、ＰＩＮダイオードであり、ｎ−形活性層１、ｐ形アノード層２、複数の導電体６、ｐ＋形拡散層１５、ｎ＋形カソード層８、カソード電極９、及びアノード電極１０を備える。
【００６９】
ｎ−形の活性層１は、高抵抗の半導体層により構成され、上面である第１の表面と下面である第２の表面とを有する。ｎ−形活性層１の厚さは、ＰＩＮダイオードに要求される耐圧により決定される。ｎ−形活性層１の厚さは、例えば、耐圧が１２００Ｖ程度になるように１００〜２００μｍに設定される。半導体層は、例えばシリコンである（以下同様）。
【００７０】
ｐ形のアノード層２は、ｎ−形活性層１の第１の表面に設けられる。ｐ形アノード層２は、ＣＶＤ（Chemical Vapor Deposition）等によりｎ−形活性層の第１の表面上に成膜されたｐ形半導体層を用いることもできるが、本実施形態では、ｎ−形活性層１の第１の表面にｐ形不純物の拡散により形成された拡散層である。すなわち、ｐ−形アノード層２は、ｎ−形活性層の第１の表面からｎ−形活性層１中に伸び、第１の表面側でｎ−形活性層１上に形成される。
【００７１】
複数のトレンチ４が、ｐ−形アノード層２のｎ−形活性層１とは反対側の表面からｐ−形アノード層２中に延伸するように設けられる。複数のトレンチ４の側壁−側壁間隔Ａは、例えば２μｍである。複数のトレンチ４の深さは、例えば５μｍである。一対のトレンチ４は、ｐ−形アノード層２を挟む。本実施形態では、複数のトレンチ４の底部は、ｐ−形アノード層２の底部よりもアノード電極１０側にある。
【００７２】
ｐ＋形拡散層１５が、各トレンチ４の底部からｎ−形活性層１中に放射状に延伸するように設けられる。ｎ−形活性層１の各トレンチ４の底部に隣接する部分からｐ形不純物が拡散して、ｐ＋形拡散層１５が形成される。ｐ＋形拡散層１５中のｐ形不純物の濃度は、ｎ−形活性層１の各トレンチ４の底部に隣接する部分で高く、この部分から、離れるに従って低下する。ｐ＋形拡散層１５は、トレンチ４に沿ってｐ−形アノード層２と繋がっており、ｐ−形アノード層２からｎ−形活性層１に向かって湾曲して突き出ている。ｐ＋形拡散層１５中のｐ形不純物の濃度が最も高い部分のｐ形不純物の濃度は、ｐ−形アノード層中のｐ形不純物の濃度が最も高い部分のｐ形不純物の濃度よりも高い。
【００７３】
本実施形態では、上述のように、複数のトレンチ４の底部は、ｐ−形アノード層２の底部よりもアノード電極１０側にある。しかしながら、ｐ＋形拡散層１５がｐ−形アノード層２と繋がっている範囲内で、複数のトレンチ４の底部は、ｐ−形アノード層２の底部よりもカソード電極側にあってもよい。
【００７４】
絶縁膜５は、複数のトレンチ４の内面（側面及び底面）を覆うように設けられる。複数の導電体６は、絶縁膜５を介して複数のトレンチ内に埋め込まれる。すなわち、複数の導電体６は、絶縁膜５を介して、ｐ−形アノード層２及びｐ＋形拡散層１５上に設けられる。絶縁膜５は、例えば酸化シリコンであるが、窒化シリコンまたは酸窒化シリコンなどを用いることも可能である。また、導電体６は、導電性の材料であればよく、例えば、導電性のポリシリコンである。
【００７５】
ｎ＋形カソード層８は、ｎ−形活性層１の第２の表面に電気的に接続するように設けられる。ｎ＋形カソード８のｎ形不純物の濃度は、ｎ−形活性層のｎ形不純物の濃度よりも高い。なお、適宜ｎ形バッファ層が、ｎ−形活性層１とｎ＋形カソード層８との間に設けられてもよい。その場合、ｎ形バッファ層のｎ形不純物の濃度は、ｎ−形活性層１のｎ形不純物の濃度よりも高く、ｎ＋形カソード層８のｎ形不純物の濃度よりも低い。
【００７６】
カソード電極９は、ｎ＋形カソード層８に電気的に接続されるようにｎ＋形カソード層８のｎ−形活性層１とは反対側の表面上に設けられる。アノード電極１０は、ｐ−形アノード層２上及び複数の導体６上に設けられ、ｐ−形アノード層２及び複数の導体６に電気的に接続される。
【００７７】
第１の実施形態に係るＰＩＮダイオードと同様に、本実施形態に係るＰＩＮダイオードにおいても、上記複数のトレンチ４の隣り合うトレンチ４を一対のトレンチ４として、一対のトレンチ４内に設けられた一対の導電体６によって挟まれた構造をユニットセルとする。このユニットセルが、ｎ−形活性層１の第１の表面側に複数設けられることによって、ダイオード領域（第１領域）が構成される。
【００７８】
次に本実施形態に係るＰＩＮダイオードの動作について説明する。本実施形態に係るＰＩＮダイオードは、第１の実施形態に係るＰＩＮダイオードと同様に、ｐ−形アノード層２のｐ形不純物の濃度が低く設定されており、低注入型のダイオードである。しかしながら、複数のトレンチ４は、ｐ−形アノード層２を通り抜けてｎ−形活性層１中に達しておらず、複数のトレンチ４の底部は、ｐ＋形拡散層１５中に存在する。
【００７９】
アノード電極１０にカソード電極９に対して負の電圧が印加されると、ｐ−形アノード層２とｎ−形活性層１とのｐ−ｎ接合及びｐ＋形拡散層１５とｎ−形活性層１とのｐ−ｎ接合から、空乏層がｎ−形活性層１中をカソード電極９に向かって広がる。ｐ−形アノード層２とｎ−形活性層１とのｐ−ｎ接合は、ｎ−形活性層１の第１の表面及び第２の表面に対して並行であるので、等電位線は、ｐ−ｎ接合に並行に分布する。
【００８０】
これに対して、ｐ＋形拡散層１５とｎ−形活性層１とのｐ−ｎ接合は、トレンチ４の底部でカソード電極９側に向かって湾曲している。このため、等電位線も湾曲して分布する。さらに、ｐ＋形拡散層１５は、ｐ−形アノード層２よりもｐ形不純物の濃度が高いので、ｐ＋形拡散層１５からｎ−形活性層１中に広がる空乏層の等電位線の間隔は、ｐ−形アノード層２からｎ−形活性層１中に広がる空乏層の等電位線の間隔よりも狭くなる。
【００８１】
この結果、ｐ＋形拡散層１５とｎ−形活性層１とのｐ−ｎ接合部の方が、ｐ−形アノード層２とｎ−形活性層１とのｐ−ｎ接合部よりもアバランシェ降伏が発生しやすい、すなわち耐圧が低い。各トレンチ４の底部でほぼ同時にアバランシェ降伏が発生するため、アバランシェ降伏による電流が局部に集中してＰＩＮダイオードが破壊されることが抑制される。すなわち、ＰＩＮダイオードのアバランシェ耐量が高い。
【００８２】
なお、本実施形態では、ｐ＋形拡散層１５は、ｐ−形活性層１の底部よりもｐ形不純物の濃度が高い例を示した。しかしながら、これに限られることなく、ｐ＋形拡散層１５は、例えば、積層方向においてｐ−形アノード層２とほぼ同じようなｐ形不純物の濃度分布を有していてもよい。すなわち、ｐ＋形拡散層１５のｐ形不純物の濃度が、ｐ−形アノード層の底部のｐ形不純物の濃度よりも明らかに高いとはいえない場合でもよい。この場合でも、ｐ＋形拡散層１５とｎ−形活性層１とのｐ−ｎ接合は、トレンチ４の下部でカソード電極９側に向かって湾曲しているため、等電位線の間隔が狭くなる部分が生じる。このため、アバランシェ降伏が発生しやすい。
【００８３】
ここで、第１の実施形態で述べたことと同様に、ｐ−形アノード層２の単位面積あたりのｐ形不純物の総量が２×１０１２／ｃｍ２以下となると効果を発揮し、より好ましくは、単位面積あたりのｐ形不純物の総量が１×１０１２／ｃｍ２以下となるとさらに効果を発揮する。また、ｐ＋形拡散層１５の単位面積あたりのｐ形不純物の総量は、ｐ−形アノード層２の単位面積あたりのｐ形不純物の総量と同等かそれ以上であれば、本発明の効果を発揮する。
【００８４】
これに対してトレンチ４及びトレンチ４の底部に設けられたｐ＋形拡散層１５を備えないＰＩＮダイオードでは、アバランシェ降伏の耐圧は高いが、アバランシェ降伏が発生する部分が多数存在しないので、アバランシェ降伏による電流が、局所的に集中する。このため、このようなＰＩＮダイオードではアバランシェ耐量が低い。
【００８５】
以上、本実施形態に係るＰＩＮダイオードは、ｐ−形アノード層２のｎ−形活性層１とは反対側の表面からｐ−形アノード層２中に延伸する複数のトレンチ４、各トレンチ４内に絶縁膜５を介して形成されアノード電極２に電気的に接続された導電体６、及び各トレンチ４の底部に設けられたｐ＋形不純物拡散層１５を備える。これにより、各トレンチ４の底部に設けられたｐ＋拡散層１５とｎ−形活性層１とのｐ−ｎ接合部で、ダイオード領域において均等にアバランシェ降伏が起こるようになり、アバランシェ降伏による局部への電流集中が抑制される。破壊耐量が高い低注入型のダイオードを提供することができる。
【００８６】
次に本実施形態に係る電力用半導体装置のｐ＋形拡散層１５を形成する方法を図８を用いて説明する。図８（ａ）及び（ｂ）は、本実施形態に係る電力用半導体装置の製造工程の一部の要部模式断面図である。図８（ａ）に示したように、ｎ−形活性層１の第１の表面に、ｐ形不純物をイオン注入して熱処理を実施することによって、ｎ−形活性層１の第１の表面にｐ−形アノード層２が形成される。ｐ形アノード層２は、拡散層であるため、ｎ−形活性層１とは反対側でｐ形不純物の濃度が高く、ｎ−形活性層１側に向かうにつれてｐ形不純物の濃度が低下する。
【００８７】
次に、ＲＩＥ（Reactive Ion Etching）により、複数のトレンチ４がｐ−形アノード層のｎ−形活性層とは反対側の表面からｐ−形アノード層２中に延伸するように、図示しないマスクを用いて形成される。トレンチ４の底部が、ｐ−形アノード層２の底部よりもアノード電極側にあるように、トレンチ４が形成される。
【００８８】
次にトレンチ４を形成したマスクを残したままｐ形不純物のイオン注入を実施することにより、各トレンチ４の底部に隣接するｐ−形アノード層２の一部分またはｎ−形活性層１の一部分にだけｐ形不純物が注入され、ｐ形不純物注入層１６が各トレンチ４の底部に隣接して形成される。
【００８９】
その後、図８（ｂ）に示したように、熱処理を実施してｐ形不純物を拡散させて、各トレンチ４の底部に隣接してｐ＋形不純物拡散層１５が形成される。
【００９０】
本製造方法によれば、ｐ−形アノード層２を形成するイオン注入時のｐ形不純物の不純物総量と、ｐ＋形拡散層１５を形成するイオン注入時のｐ形不純物の不純物総量とが同等であっても、ｐ−形アノード層２を形成するための熱処理とｐ＋形拡散層１５を形成するための熱処理は別々に実施されるので、ｐ＋形拡散層１５のｐ形不純物の濃度をｐ−形アノード層２のｐ形不純物の濃度より高くすることができる。すなわち、ｐ＋形拡散層１５のｐ形不純物の濃度をｐ−形アノード層とは別に制御可能である。
【００９１】
次に本実施形態に係る電力用半導体装置のｐ＋形拡散層１５を形成する別の方法を図９を用いて説明する。図９は、本実施形態に係る電力用半導体装置の製造工程の一部の要部模式断面図である。
【００９２】
図９に示したように、ｎ−形活性層１の第１の表面からｎ−形活性層１中に延伸する複数のトレンチ４がＲＩＥにより形成される。その後、ｎ−形活性層１の第１の表面及び各トレンチ４の底部に露出するｎ−形活性層１の部分に、同時にイオン注入によりｐ形不純物を注入し、ｎ−形活性層１の第１の表面及びトレンチ４の底部にｐ形不純物注入層１６が形成される。その後、熱処理を実施することで、ｐ−形アノード層２及びｐ＋形拡散層１５が同時に形成される。ｐ−形アノード層２がｐ＋形拡散層１５に接続されるまで、ｐ形不純物注入層１６のｐ形不純物を拡散させる。
【００９３】
本製造方法によれば、ｐ−形アノード層２中のｐ形不純物の積層方向の濃度分布と、ｐ＋形拡散層１５のｐ形不純物の積層方向の濃度分布とは、ほぼ同じものとなる。従って、ｐ＋形拡散層１５のｐ形不純物の濃度は、ｐ−形アノード層２のｐ形不純物の濃度とほぼ同じである。しかしながら、ｐ＋形拡散層１５のｐ形不純物の濃度が最も高い部分は、ｐ−形アノード層２の底部とは隣接しており、このｐ−形アノード層２の底部のｐ形不純物の濃度は、ｐ＋形拡散層１５のｐ形不純物の濃度が最も高い部分のｐ形不純物の濃度よりも低い。
【００９４】
（第４の実施形態）
第４の実施形態に係る電力用半導体装置を図１０を用いて説明する。図１０は第４の実施形態に係る電力用半導体装置の要部模式断面図である。なお、第３の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第３の実施形態との相異点について主に説明する。
【００９５】
図１０に示したように、本実施形態に係るＰＩＮダイオードは、第３の実施形態に係るＰＩＮダイオードにおいて、隣り合うトレンチ４に挟まれたｐ−形アノード層２のｎ−形活性層１とは反対側の表面に、ｐ形半導体からなるｐ＋形コンタクト層３及びｎ形半導体からなるｎ＋形半導体層１７をさらに備える。ｐ＋形コンタクト層３は、ｐ−形アノード層２よりも高いｐ形不純物の濃度を有し、隣り合うトレンチ４に挟まれたｐ−形アノード層２のｎ−形活性層１とは反対側の表面に選択的に設けられる。ｐ＋形コンタクト層３は、例えば、隣り合うトレンチに隣接するように設けられるが、これに限定されない。また、ｎ＋形半導体層１７は、隣り合うトレンチ４に挟まれたｐ−形アノード層２のｎ−形活性層１とは反対側の表面に選択的に設けられ、ｐ＋形コンタクト層３に隣接する。本実施形態に係るＰＩＮダイオードは、上記の点において第３の実施形態に係るＰＩＮダイオードと相異する。
【００９６】
本実施形態に係るＰＩＮダイオードも、第３の実施形態に係るＰＩＮダイオードと同様に、ｐ−形アノード層２のｎ−形活性層１とは反対側の表面からｐ−形アノード層２中に延伸する複数のトレンチ４、各トレンチ４内に絶縁膜５を介して形成されアノード電極２に電気的に接続された導電体６、及び各トレンチ４の底部に設けられたｐ＋形不純物拡散層１５を備える。これにより、各トレンチ４底部に設けられたｐ＋拡散層１５とｎ−形活性層１とのｐ−ｎ接合部で、ダイオード領域において均等にアバランシェ降伏が起こるようになり、アバランシェ降伏による電流集中が抑制される。破壊耐量が高い低注入型のダイオードを提供することができる。
【００９７】
さらに本実施形態では、ｐ＋形コンタクト層３を備えるため、アノード側からの正孔注入量が多くなりＦＷＤのオン電圧が低減される。隣り合うトレンチ４により挟まれたｐ−形アノード層２のｎ−形活性層１とは反対側の表面において、ｐ＋形コンタクト層３の占める領域が大きいと、さらにオン電圧が低減される。しかしながら、低注入形ＰＩＮダイオードの効果が得られなくなり、ＰＩＮダイオードの逆回復特性が劣化する。
【００９８】
これに対処するため、ｎ＋形半導体層１７が、隣り合うトレンチ４により挟まれたｐ−形アノード層２のｎ−形活性層１とは反対側の表面に、ｐ＋形コンタクト層３とともに設けられる。ｎ＋形半導体層１７は、アノード電極１０からｐ−形アノード層２への正孔の注入を抑制する。隣り合うトレンチ４により挟まれたｐ−形アノード層２のｎ−形活性層１とは反対側の表面において、ｎ＋形半導体層１７の領域が大きくなると低注入の効果が得られるが、その反面、オン電圧が増大する。
【００９９】
本実施形態に係るＰＩＮダイオードでは、隣り合うトレンチ４により挟まれたｐ−形アノード層２のｎ−形活性層１とは反対側の表面において、ｎ＋形半導体層１７とｐ＋形コンタクト層３の面積比を調整することにより、所望のオン電圧及び逆回復特性を得ることができる。
【０１００】
（第５の実施形態）
第５の実施形態に係る電力用半導体装置を図１１を用いて説明する。図１１は第５の実施形態に係る電力用半導体装置の要部模式断面図である。なお、第３の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第３の実施形態との相異点について主に説明する。
【０１０１】
図１１に示したように、本実施形態に係る電力用半導体装置はＰＩＮダイオードであり、第３の実施形態に係るＰＩＮダイオードにおいて、複数のトレンチ４がｐ−形アノード層２を通り抜け、ｎ−形活性層１中に達する。複数のトレンチ４の底部には、ｐ＋形不純物拡散層１５が設けられる。第３の実施形態と同様に、ｐ＋形不純物拡散層１５は、各トレンチ４の底部に隣接するｎ−形活性層の部分から放射状に広がり、ｐ形不純物の濃度もその部分から離れるにつれて低下する。ｐ＋形不純物拡散層１５は、間にｎ−形活性層１を介してｐ−形アノード層２の底部から離間する。上記の点において、本実施形態に係るＰＩＮダイオードは、第３の実施形態に係るＰＩＮダイオードと相異する。
【０１０２】
本実施形態に係るＰＩＮダイオードでは、ｐ＋形拡散層１５はｐ−形アノード層２とは分離しているので、ＰＩＮダイオードがオン状態のときにｐ＋形拡散層１５を通じてｎ−形活性層中に正孔が注入されることがない。このため、ｐ＋形拡散層１５のｐ形不純物濃度を高くしても、ｎ−形活性層１への正孔の注入量は、ｐ−形アノード層２のｐ形不純物濃度で決まるので、ＰＩＮダイオードの低注入効果への影響はない。
【０１０３】
また、ｐ＋形不純物拡散層１５のｐ形不純物の濃度を高くすることにより、各トレンチ４の底部において、ｐ＋形不純物拡散層１５とｎ−形活性層１とのｐ−ｎ接合の耐圧をダイオード領域内で均等に下げることができる。この結果、ＰＩＮダイオード中の水平方向において安定して均等にアバランシェ降伏を発生させることができるので、ＰＩＮダイオードのアバランシェ耐量を向上させることができる。
【０１０４】
以上、本実施形態に係るＰＩＮダイオードも、第３の実施形態に係るＰＩＮダイオードと同様に、ｐ−形アノード層２のｎ−形活性層１とは反対側の表面からｐ−形アノード層２中に延伸する複数のトレンチ４、各トレンチ４内に絶縁膜５を介して形成されアノード電極２に電気的に接続された導電体６、及び各トレンチ４の底部に設けられたｐ＋形不純物拡散層１５を備える。これにより、各トレンチ４底部に設けられたｐ＋拡散層１５とｎ−形活性層１とのｐ−ｎ接合部で、ダイオード領域において均等にアバランシェ降伏が起こるようになり、アバランシェ降伏による電流集中が抑制される。破壊耐量が高い低注入型のダイオードを提供することができる。
【０１０５】
さらに、本実施形態に係るＰＩＮダイオードでは、複数のトレンチ４はｐ−形アノード層２を通り抜けてｎ−形活性層１中へ達し、ｐ＋形拡散層１５は、ｐ−形アノード層２から離間している。このため、ｐ＋形拡散層のｐ形不純物の濃度を高くしてアバランシェ降伏を均等に発生しやすくしても、ＰＩＮダイオードの低注入効果は抑制されない。従って、本実施形態によれば、第３の実施形態に係るＰＩＮダイオードと比較して、アバランシェ耐量がさらに高く、逆回復特性に優れたＰＩＮダイオードが提供される。
【０１０６】
本実施形態に係るＰＩＮダイオードの、複数のトレンチ４、ｐ＋形不純物拡散層１５、及びｐ−形アノード層２は、第３の実施形態に係るＰＩＮダイオードの製造工程の一部である図８または図９の工程によって形成可能である。例えば、製造工程の効率を重視するのであれば、図９に示した工程を用いればよく、ｐ＋形拡散層１５のｐ形不純物の濃度をｐ−形アノード層とは独立に制御するのであれば、図８に示した工程を用いればよい。
【０１０７】
なお、本実施形態に係るＰＩＮダイオードにおいて、ｐ−形アノード層２をさらにカソード電極９側に延伸させてｐ＋形不純物拡散層１５に達するように、ｐ−形アノード層２、トレンチ４、及びｐ＋形拡散層１５を形成すれば、本実施形態に係るＰＩＮダイオードは、第３の実施形態に係るＰＩＮダイオードと同様になる。そのような形成方法としては、例えば、ｐ−形アノード層２を形成する際のｐ形不純物の拡散層を深く形成すること、または、トレンチ４をｐ−形アノード層を貫通しないように形成すること、等があげられる。
【０１０８】
（第６の実施形態）
第６の実施形態に係る電力用半導体装置を図１２を用いて説明する。図１２は第６の実施形態に係る電力用半導体装置の要部模式断面図である。なお、第５の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第３の実施形態との相異点について主に説明する。
【０１０９】
図１２１１に示したように、本実施形態に係る電力用半導体装置はＦＷＤのユニットセルが複数形成されたＦＷＤ領域と、ＩＧＢＴのユニットセルが複数形成されたＩＧＢＴ領域とを有する。ＦＷＤ領域に形成されたＦＷＤは、第５の実施形態に係るＰＩＮダイオードである。すなわち、本実施形態に係る電力用半導体装置は、第５の実施形態に係るＰＩＮダイオードをＦＷＤ領域に有する。本実施形態に係る電力用半導体装置は、さらにＩＧＢＴ領域を有する点で、第５の実施形態に係る電力用半導体装置と相異する。
【０１１０】
本実施形態に係る電力用半導体装置では、ｎ−形活性層１は、上面である第１の表面または下面である第２の表面と平行な面内において、ＦＷＤ領域とこれに隣接するＩＧＢＴ領域とを有する、ＲＣ−ＩＧＢＴである。ＦＷＤ領域の構造は第５の実施形態に係るＰＩＮダイオードの構造と同じであり、ＩＧＢＴ領域の構造は、第２の実施形態のＩＧＢＴ領域の構造と同じである。ここで、ＩＧＢＴ領域のｐ形ベース層１２は、ＦＷＤ領域のｐ−形アノード層２よりも高い濃度のｐ形不純物を有する。また、本実施形態に係るＲＣ−ＩＧＢＴは、第２の実施形態に係るＲＣ−ＩＧＢＴとは違い、ｎ形バッファ層７を省略した。
【０１１１】
ＦＷＤ領域とＩＧＢＴ領域は、間に境界領域を構成するｎ−形活性層１を介して互いに離間して隣接する。境界領域のｎ−形活性層１の第１の表面上には、層間絶縁膜１８が設けられ、アノード電極１０をｎ−形活性層１から絶縁する。層間絶縁膜１８は、アノード電極１０とｎ−形活性層１の第１の表面との間に少なくとも設けられていればよく、第１領域の層間絶縁膜３０上、または第２領域のｐ−形アノード層１０の一部分上若しくは導電体６上にまでさらに設けられていてもよい。
【０１１２】
本実施形態に係るＲＣ−ＩＧＢＴは、第２の実施形態に係るＲＣ−ＩＧＢＴと同様に、以下のように動作する。ＩＧＢＴのゲート電極６ａに閾値を超える電圧が印加されると、ｐ形ベース層１２のゲート電極６ａと対向する部分にチャネル層が形成されて、ＲＣ−ＩＧＢＴのＩＧＢＴはオン状態となる。この結果、ＩＧＢＴにはコレクタ電極９からエミッタ電極１０に向かって電流が流れる。ゲート電極６ａの電圧印加を止めると、チャネルは消失しＩＧＢＴはオフ状態になる。このとき、エミッタ電極１０にコレクタ電極９に対して正の電圧が印加されると、ＦＷＤが順バイアスとなってオン状態となり、アノード電極１０からカソード電極に向かって電流が流れる。
【０１１３】
本実施形態に係るＲＣ−ＩＧＢＴにおいても、ＦＷＤ領域に形成されたＦＷＤは第５の実施形態に係るＰＩＮダイオードと同じ効果を有する。すなわち、本実施形態に係るＲＣ−ＩＧＢＴのＦＷＤ領域に形成されたＦＷＤは、ｐ−形アノード層２のｎ−形活性層１とは反対側の表面からｐ−形アノード層２中に延伸する複数のトレンチ４、各トレンチ４内に絶縁膜５を介して形成されアノード電極２に電気的に接続された導電体６、及び各トレンチ４の底部に設けられたｐ＋形不純物拡散層１５を備える。これにより、各トレンチ４底部に設けられたｐ＋拡散層１５とｎ−形活性層１とのｐ−ｎ接合部で、ＦＷＤ領域において均等にアバランシェ降伏が起こるようになり、アバランシェ降伏による電流集中が抑制される。破壊耐量が高い低注入型のＦＷＤを提供することができる。
【０１１４】
さらに、本実施形態に係るＲＣ−ＩＧＢＴのＦＷＤでは、第５の実施形態に係るＰＩＮダイオードと同様に、複数のトレンチ４はｐ−形アノード層２を通り抜けてｎ−形活性層１中へ達し、ｐ＋形拡散層１５は、ｐ−形アノード層２から離間している。このため、ｐ＋形拡散層１５のｐ形不純物の濃度を高くしてアバランシェ降伏を均等に発生しやすくしても、ＦＷＤの低注入効果は抑制されない。従って、本実施形態によれば、第５の実施形態と同様に、第３の実施形態に係るＰＩＮダイオードと比較して、アバランシェ耐量がさらに高く、逆回復特性に優れたＦＷＤが提供される。
【０１１５】
さらに本実施形態に係る電力用半導体装置は、第２の実施形態に係る電力用半導体装置と同様に、一体化して形成されたＩＧＢＴと第５の実施形態に係るＦＷＤとを有するところに特徴がある。
【０１１６】
本実施形態に係るＲＣ−ＩＧＢＴは、第２の実施形態に係るＲＣ−ＩＧＢＴと同様に、ＦＷＤ領域にライフタイムコントロール領域を有さずに、ＦＷＤを低注入型とすることにより、ＦＷＤの逆回復特性を向上させている。このため、本実施形態に係るＲＣ−ＩＧＢＴ中のＩＧＢＴは、第２の実施形態に係るＲＣ−ＩＧＢＴと同様に、低いオン電圧を有する。
【０１１７】
なお、第２の実施形態に係るＲＣ−ＩＧＢＴと同様に、ＩＧＢＴ領域のｐ形ベース層１２は、ＦＷＤ領域のｐ−形アノード層２と同じ深さに設けられてもよいし、浅く設けられてもよく、または深く設けられてもよい。ＩＧＢＴとＦＷＤの特性に応じて設定される。また、第２の実施形態に係るＲＣ−ＩＧＢＴと同様と同様に、ＩＧＢＴ領域の複数のトレンチ４ａの深さは、ＦＷＤ領域の複数のトレンチ４の深さと同じでもよく、違っていてもよい。両者の深さが同じ場合は、ＦＷＤ領域のトレンチ４とＩＧＢＴ領域のトレンチ４ａを一体的に形成できるため、製造効率が高くなる。
【０１１８】
本実施形態に係る電力用半導体装置は、第１領域であるＦＷＤ領域と、第２領域であるＩＧＢＴ領域と、を有するＲＣ−ＩＧＢＴである。本実施形態は、これに限られることなく、ＩＧＢＴ領域の代わりにＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）により構成されるＭＯＳＦＥＴ領域を第２領域として備えた電力用半導体装置に対しても適用が可能である。その場合は、ｐ＋形コレクタ層１４の代わりに、第１領域のｎ＋形カソード層８が第２領域に延伸して、コレクタ電極９とｎ−形ベース層１との間に設けられる。コレクタ電極９が、ｎ＋形カソード層８を介してｎ−形ベース層１に電気的に接続される。
【０１１９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２０】
１  ｎ−形活性層層
２  ｐ−形アノード層
３  ｐ＋形コンタクト層
４、４ａ  トレンチ
５  絶縁膜
５ａ  ゲート絶縁膜
６  導電体
６ａ  ゲート電極
７  ｎ形バッファ層
８  ｎ＋形カソード層
９  カソード電極
１０  アノード電極
１１  ｎ形エミッタ層
１２  ｐ形ベース層
１４  ｐ＋形コレクタ層
１５  ｐ形拡散層
１６  ｐ形不純物注入層
１７  ｎ＋形半導体層
１８、３０  層間絶縁膜
４０  ライフタイムコントロール領域
４２  ｐ形アノード層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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