(57)【要約】【課題】メモリー、ロジックや固体撮像素子など半導体デバイス基板に使用される、炭素をドープしたシリコン基板を素材とし、工業的に優れたシリコンエピタキシャルウェーハ及びシリコンエピタキシャルウェーハの製造方法を提供することを目的とする。【解決手段】そのため本発明は、ＣＺ法により炭素濃度が３×１０１６〜２×１０１７ａｔｏｍｓ／ｃｍ３として育成されたシリコン単結晶棒を切り出して製造されたシリコン基板１０上に第２の中間エピタキシャル層２２と、ドーパントをドープした第１の中間エピタキシャル層２１を有し、該第１の中間エピタキシャル層２１上に素子形成領域であるエピタキシャル層３０が積層されたシリコンエピタキシャルウェーハ及びその製造方法を提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
炭素をドープしたシリコン基板上にドーパントをドープした第１の中間エピタキシャル層を有し、該第１の中間エピタキシャル層上に素子形成領域であるエピタキシャル層が積層されたシリコンエピタキシャルウェーハであって、
前記シリコン基板は、ＣＺ法により炭素濃度が３×１０１６〜２×１０１７ａｔｏｍｓ／ｃｍ３として育成されたシリコン単結晶棒を切り出して製造されたものであり、
前記シリコン基板と前記第１の中間エピタキシャル層との間に、第２の中間エピタキシャル層を有するものであることを特徴とするシリコンエピタキシャルウェーハ。
【請求項２】
前記第２の中間エピタキシャル層の厚みは、０．５μｍ以上２μｍ以下であることを特徴とする請求項１に記載のシリコンエピタキシャルウェーハ。
【請求項３】
前記第２の中間エピタキシャル層の厚みは、前記シリコン基板にドープされた炭素の量に応じて調整されたものであることを特徴とする請求項１又は請求項２に記載のシリコンエピタキシャルウェーハ。
【請求項４】
前記第２の中間エピタキシャル層の厚みは、前記シリコン基板を前記シリコン単結晶棒から切り出した位置に応じて調整されたものであることを特徴とする請求項１又は請求項２に記載のシリコンエピタキシャルウェーハ。
【請求項５】
炭素をドープしたシリコン基板を準備し、該シリコン基板上にドーパントをドープした第１の中間エピタキシャル層を形成し、該第１の中間エピタキシャル層上に素子形成領域であるエピタキシャル層を積層するシリコンエピタキシャルウェーハの製造方法において、
前記シリコン基板の準備は、ＣＺ法により炭素濃度が３×１０１６〜２×１０１７ａｔｏｍｓ／ｃｍ３として育成されたシリコン単結晶棒を切り出して製造したものを準備し、
前記第１の中間エピタキシャル層の形成前に、前記シリコン基板上に第２の中間エピタキシャル層を形成することを特徴とするシリコンエピタキシャルウェーハの製造方法。
【請求項６】
前記第２の中間エピタキシャル層の厚みを、０．５μｍ以上２μｍ以下とすることを特徴とする請求項５に記載のシリコンエピタキシャルウェーハの製造方法。
【請求項７】
前記第２の中間エピタキシャル層の厚みは、前記シリコン基板にドープされた炭素の量に応じて調整することを特徴とする請求項５又は請求項６に記載のシリコンエピタキシャルウェーハの製造方法。
【請求項８】
前記第２の中間エピタキシャル層の厚みは、前記シリコン基板を前記シリコン単結晶棒から切り出した位置に応じて調整することを特徴とする請求項５又は請求項６に記載のシリコンエピタキシャルウェーハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリー、ロジックや固体撮像素子など半導体デバイス基板に使用される、炭素をドープしたシリコン単結晶基板（以下、シリコン基板ともいう）を素材とするエピタキシャルウェーハ及びシリコンエピタキシャルウェーハの製造方法に関する。
【背景技術】
【０００２】
メモリー、ロジックや固体撮像素子など半導体デバイスの基板として用いられるシリコン基板は、チョクラルスキー（ＣＺ）法などにより作製されたシリコン単結晶棒から切り出される。用途に応じて、シリコン基板に鏡面加工を施したポリッシュドウェーハ、鏡面加工後にウェーハ表層部の欠陥の抑制又はバルク内にＩＧ（ｉｎｔｒｉｎｓｉｃ  ｇｅｔｔｅｒｉｎｇ）層の形成を目的としてアニール処理を施したアニールウェーハ、エピタキシャル層を形成したエピタキシャルウェーハや、ＳＯＩウェーハを作製するなど、種々のウェーハの要求が高まっている。更に高性能かつ信頼性の高いデバイスを得るために、酸素原子を含んだシリコン基板を用い、ＩＧ能力を高める工夫を巡らしている。
【０００３】
シリコン基板に含まれた酸素原子は、熱処理プロセスによってシリコン原子と結合し酸素析出物やＢＭＤ（Ｂｕｌｋ  Ｍｉｃｒｏ  Ｄｅｆｅｃｔ）を形成し、ウェーハ内部の重金属などの汚染原子を捕獲しデバイス特性を向上させることが知られている。
【０００４】
近年ではシリコン基板中の結晶欠陥を制御しつつ十分なＩＧ能力を付与するために、単結晶成長中に酸素を高濃度に取り込むよう制御したり、炭素や窒素を意図的にドープするなどの製造が行われている。特に固体撮像素子用には前記の方法によって製造されたシリコン単結晶棒から切り出されるシリコン基板にエピタキシャル層を形成したエピタキシャルウェーハが適用されている。
【０００５】
該エピタキシャルウェーハは素子形成領域であるエピタキシャル層とシリコン基板に分離できる合理的な構造であり、その特徴を生かして素子形成領域ではないシリコン基板に十分なＩＧ能力を付与する数多くの提案がある。
【０００６】
その一つとして、近年では、ＣＺ法により窒素や炭素のような元素をドープして育成されたシリコン単結晶棒をスライス加工してシリコン基板を作製することで、デバイスプロセスにおいてシリコン基板のバルク内に酸素を著しく析出させたり、高密度のＢＭＤを形成できる、このようなシリコン基板は優れたＩＧ能力を発揮できるなどの利点からその応用範囲が広がっている。
【０００７】
またデバイスの用途によって、図３に示すようなエピタキシャルウェーハがある。図３は、従来のシリコンエピタキシャルウェーハの概略図である。これは、炭素をドープしたシリコン基板１０と素子形成領域であるエピタキシャル層３０との中間にｐ型またはｎ型元素（ドーパント）をドープした中間エピタキシャル層２０を有するものである。
【０００８】
このようなシリコンエピタキシャルウェーハを作製するにあたり、例えばシリコン基板１０上にｎ＋（Ｐ）の中間エピタキシャル層２０を成長させる場合、一例ではあるがドーパントの濃度が１×１０１６〜１０１７ａｔｏｍｓ／ｃｍ３オーダーとなるようにガスドープによるドープ剤添加により中間エピタキシャル層２０を成長させる。
【０００９】
そして、中間エピタキシャル層２０の形成後に素子形成領域であるエピタキシャル層３０を成長させる。例えばｎ−（Ｐ）の素子形成領域であるエピタキシャル層３０を成長させる場合、一例ではあるがドーパントの濃度が１×１０１３〜１０１５ａｔｏｍｓ／ｃｍ３オーダーとなるようにガスドープによるドープ剤添加により素子形成領域であるエピタキシャル層３０を成長させる。
【００１０】
したがって、前記エピタキシャル成長工程によって、ｎ−（基板）／ｎ＋／ｎ−というエピタキシャル層が２層構造となっているシリコンエピタキシャルウェーハを得ることができる。前記２層構造のエピタキシャルウェーハは様々な用途に使用されるが、エピタキシャル層３０は、素子形成領域であるとともにウエルを形成することがあるため、ｎ−（基板）／ｎ＋／ｎ−シリコンエピタキシャルウェーハを得た後に、図４のように、素子形成領域であるエピタキシャル層３０（ｎ−）に例えばｐ型の不純物を選択的に注入し、ｐ型導電層３０ｐを形成することがある。この場合、ｐ型導電層３０ｐと中間エピタキシャル層２０（ｎ＋）との境界領域にｐ／ｎ境界が存在することになる。
【００１１】
ウェーハ表面からｐ／ｎ境界との距離はデバイスを設計する上で重要であり、近年、素子の微細化とともにマイクロメーターオーダーあるいはサブマイクロメーターオーダーの誤差が電気的特性の阻害要因となり得る場合がある。例えば固体撮像素子の場合、フォトダイオードに蓄積した一部の電荷を素子形成領域であるエピタキシャル層３０（ｎ−）へ転送する際の障壁となる。そこで素子形成領域であるエピタキシャル層３０（ｎ−）とｐ型導電層３０ｐのｐ／ｎ境界の位置が重要となり、ｐ／ｎ境界とウェーハ表面との距離が不均一である場合には、固体撮像素子の画像むらの要因となり得る。
【００１２】
また、ｐ／ｎ境界の位置は、デバイスプロセスの熱プロセスによる中間エピタキシャル層（ここではｎ型元素）の拡散距離の大きさによって決定するため、熱プロセス後の中間エピタキシャル層２０（ここではｎ型元素）の拡散距離も極めて大きな影響を及ぼす制御因子である。
【００１３】
例えば特許文献１には、炭素添加ＣＺシリコン単結晶棒から製造されたシリコン基板を使用し、該基板表面上に形成された素子形成領域の厚みを規定する記述がある。
しかしながら、上記のように最近では素子の微細化が進んでいると同時に素子形成領域の厚みを薄くする要求がある。特にＩＧ効果が優れている炭素添加ＣＺシリコン基板の利点を最大限に生かすべく、素子領域の厚みが薄くてもデバイス特性を阻害しないウェーハを提案する必要がある。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００９−２０６４３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明者は、シリコン基板に炭素をドープする場合、炭素のドープ量によって熱プロセス後の中間エピタキシャル層の拡散距離の大きさに違いがあることを見出した。ここでシリコン基板の炭素ドープ量が多い場合は中間エピタキシャル層の元素の拡散距離が長く、炭素ドープ量が少ない場合は中間エピタキシャル層の元素の拡散距離が短くなる。また、中間エピタキシャル層の元素の拡散と同時にシリコン基板の炭素も拡散し、これが中間エピタキシャル層の元素の拡散距離に大きく影響を及ぼしていることがわかった。
【００１６】
本発明は、上記問題点に鑑みてなされたものであって、メモリー、ロジックや固体撮像素子など半導体デバイス基板に使用される、炭素をドープしたシリコン基板を素材とし、工業的に優れたシリコンエピタキシャルウェーハ及びシリコンエピタキシャルウェーハの製造方法を提供する。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明は、炭素をドープしたシリコン基板上にドーパントをドープした第１の中間エピタキシャル層を有し、該第１の中間エピタキシャル層上に素子形成領域であるエピタキシャル層が積層されたシリコンエピタキシャルウェーハであって、前記シリコン基板は、ＣＺ法により炭素濃度が３×１０１６〜２×１０１７ａｔｏｍｓ／ｃｍ３として育成されたシリコン単結晶棒を切り出して製造されたものであり、前記シリコン基板と前記第１の中間エピタキシャル層との間に、第２の中間エピタキシャル層を有するものであることを特徴とするシリコンエピタキシャルウェーハを提供する。
【００１８】
また、本発明は、炭素をドープしたシリコン基板を準備し、該シリコン基板上にドーパントをドープした第１の中間エピタキシャル層を形成し、該第１の中間エピタキシャル層上に素子形成領域であるエピタキシャル層を積層するシリコンエピタキシャルウェーハの製造方法において、前記シリコン基板の準備は、ＣＺ法により炭素濃度が３×１０１６〜２×１０１７ａｔｏｍｓ／ｃｍ３として育成されたシリコン単結晶棒を切り出して製造したものを準備し、前記第１の中間エピタキシャル層の形成前に、前記シリコン基板上に第２の中間エピタキシャル層を形成することを特徴とするシリコンエピタキシャルウェーハの製造方法を提供する。
【００１９】
このように、ＣＺ法により炭素濃度が３×１０１６〜２×１０１７ａｔｏｍｓ／ｃｍ３として育成されたシリコン単結晶棒を切り出して製造されたシリコン基板上に、第２の中間エピタキシャル層、第１の中間エピタキシャル層、素子形成領域であるエピタキシャル層の順に積層されたシリコンエピタキシャルウェーハ及び、その製造方法とすることにより、第２の中間エピタキシャル層を形成中に炭素濃度を低減することができるため、第１の中間エピタキシャル層と素子形成領域であるエピタキシャル層との境界において十分に炭素濃度の低減が可能であり、デバイスプロセス中に炭素が拡散しても、素子形成領域であるエピタキシャル層内のｐ／ｎ境界の位置ずれを引き起こさないレベルまで炭素濃度を低く抑制することができる。
【００２０】
また、本発明において、前記第２の中間エピタキシャル層の厚みは、０．５μｍ以上２μｍ以下であることが好ましく、本発明の製造方法においては、前記第２の中間エピタキシャル層の厚みを、０．５μｍ以上２μｍ以下とすることが好ましい。
【００２１】
このように、第２の中間エピタキシャル層が０．５μｍ以上２μｍ以下の厚さであることにより、素子形成領域であるエピタキシャル層内への炭素の拡散を良好に抑制することができ、第１の中間エピタキシャル層の拡散後においてｐ／ｎ境界をほぼ設計通りの位置に形成することができる。
【００２２】
さらに、本発明において、前記第２の中間エピタキシャル層の厚みは、前記シリコン基板にドープされた炭素の量に応じて調整されたものであることが好ましく、本発明の製造方法においては、前記第２の中間エピタキシャル層の厚みは、前記シリコン基板にドープされた炭素の量に応じて調整することが好ましい。
【００２３】
このように、シリコン基板にドープされた炭素の量に応じて第２の中間エピタキシャル層の厚みを調整することにより、例えば、シリコン基板の炭素濃度が低い場合は、第２の中間エピタキシャル層の厚みを薄くするように調整することで、ｐ／ｎ境界の位置ずれを抑制でき、かつ、製造コストを抑制することができる。
【００２４】
一方、本発明において、前記第２の中間エピタキシャル層の厚みは、前記シリコン基板を前記シリコン単結晶棒から切り出した位置に応じて調整されたものであることが好ましく、本発明の製造方法においては、前記第２の中間エピタキシャル層の厚みは、前記シリコン基板を前記シリコン単結晶棒から切り出した位置に応じて調整することが好ましい。
【００２５】
ＣＺシリコン単結晶棒育成中に炭素の偏析によりコーン側とテール側において炭素濃度が単結晶棒の成長方向の位置によって変化するため、本発明のように、シリコン単結晶棒から切り出したシリコン基板の位置に応じて第２の中間エピタキシャル層の厚みを調整することで、より簡単に第２の中間エピタキシャル層の厚みを調整することができる。これにより確実にｐ／ｎ境界の位置ずれを抑制することができ且つ製造コストの抑制をすることができる。
【発明の効果】
【００２６】
以上のように、本発明によれば、炭素をドープしたシリコン基板を使用することでデバイスプロセス中に炭素が拡散しても、素子形成領域であるエピタキシャル層内のｐ／ｎ境界の位置ずれを引き起こさないレベルまで炭素濃度を低く抑制することができるため、メモリー、ロジックや固体撮像素子など半導体デバイス基板に使用できる、炭素をドープしたシリコン基板を素材として工業的に優れたシリコンエピタキシャルウェーハ及びその製造方法を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明のシリコンエピタキシャルウェーハの概略図である。
【図２】図１の本発明のシリコンエピタキシャルウェーハにｐ型導電層を形成した場合の概略図である。
【図３】従来のシリコンエピタキシャルウェーハの概略図である。
【図４】図３の従来のシリコンエピタキシャルウェーハにｐ型導電層を形成した場合の概略図である。
【図５】シリコン単結晶棒の引き上げ装置の概略図である。
【図６Ａ】実施例での熱処理前のシリコンエピタキシャルウェーハについて、ウェーハ表面からの深さに対するキャリア濃度および炭素濃度の関係を説明するための図である。
【図６Ｂ】実施例でのｐ型導電層注入直後のシリコンエピタキシャルウェーハについて、ウェーハ表面からの深さに対するキャリア濃度および炭素濃度の関係を説明するための図である。
【図６Ｃ】実施例での熱処理後のシリコンエピタキシャルウェーハについて、ウェーハ表面からの深さに対するキャリア濃度および炭素濃度の関係を説明するための図である。
【図７Ａ】比較例での熱処理前のシリコンエピタキシャルウェーハについて、ウェーハ表面からの深さに対するキャリア濃度および炭素濃度の関係を説明するための図である。
【図７Ｂ】比較例でのｐ型導電層注入直後のシリコンエピタキシャルウェーハについて、ウェーハ表面からの深さに対するキャリア濃度および炭素濃度の関係を説明するための図である。
【図７Ｃ】比較例での熱処理後のシリコンエピタキシャルウェーハについて、ウェーハ表面からの深さに対するキャリア濃度および炭素濃度の関係を説明するための図である。
【発明を実施するための形態】
【００２８】
前述したように、本発明者は、シリコン基板に炭素をドープする場合、炭素ドープ量によって熱プロセス後の中間エピタキシャル層の拡散距離の大きさに違いがあることを見出した。また、中間エピタキシャル層の元素の拡散と同時にシリコン基板の炭素も拡散し、これが中間エピタキシャル層の元素の拡散距離に大きく影響を及ぼしていることがわかった。
【００２９】
そこで、中間エピタキシャル層とシリコン基板との間に更なる中間エピタキシャル層（第２の中間エピタキシャル層）を形成し、シリコン基板の炭素の拡散によって分布する炭素濃度を調整すれば、第２の中間エピタキシャル層の上に第１の中間エピタキシャル層を形成し、高温熱プロセスを経ても、素子形成領域であるエピタキシャル層内のｐ／ｎ境界の位置が移動しないことを発見し、本発明を完成させた。
【００３０】
以下、本発明の実施形態について図面を参照しながらより詳細に説明するが、本発明はこれらに限定されるものではない。
まず、図１及び図２を参照しながら、本発明のシリコンエピタキシャルウェーハ及びその製造方法について以下説明する。
【００３１】
本発明のシリコンエピタキシャルウェーハは、上記のようにＣＺ法により炭素濃度が３×１０１６〜２×１０１７ａｔｏｍｓ／ｃｍ３として育成されたシリコン単結晶棒を切り出して製造されたシリコン基板１０上に第２の中間エピタキシャル層２２と、第１の中間エピタキシャル層２１と、素子形成領域であるエピタキシャル層３０が積層されたものである（図１）。また、図２は、ｐ型導電層３０ｐを素子形成領域であるエピタキシャル層３０内に形成したものである。
【００３２】
図１の構造のシリコンエピタキシャルウェーハを製造する場合、まず、図５に示すようなシリコン単結晶棒の引き上げ装置を使用し、チョクラルスキー（ＣＺ：Ｃｚｏｃｈｒａｌｓｋｉ）法により炭素濃度が３×１０１６〜２×１０１７ａｔｏｍｓ／ｃｍ３として育成されたシリコン単結晶棒を切り出して製造したシリコン基板１０を準備する。
【００３３】
図５に示すシリコン単結晶棒の引き上げ装置５０は、メインチャンバー５１ａ及びプルチャンバー５１ｂを備えている。メインチャンバー５１ａの内部には溶融された原料融液５２を収容するための石英ルツボ５３ａと石英ルツボ５３ａを支持する黒鉛ルツボ５３ｂが設けられている。これらのルツボはペデスタルと呼ばれる支持軸５４ａの上の受け皿５４ｂを介して支持されている。ルツボの外側にはメインヒーター５５が設置され、さらにその外側に断熱材５６がメインチャンバー５１ａの内壁に沿って設置されている。ルツボの上方には下端部に熱遮熱板付きの円筒形状の黒鉛材からなるガス整流筒５７が設置されている。
【００３４】
上記図５に示すシリコン単結晶棒の引き上げ装置５０を使用して炭素をドープしたシリコン単結晶棒５９を得る方法について、以下説明する。
まず、石英ルツボ５３ａ内に高純度シリコンの多結晶を装入し、例えば目標の導電型がｎ型の場合にはドーパントとして例えばリン（Ｐ）を添加する。
【００３５】
ＣＺ法には磁場を印加しない場合や磁場を印加する場合があるが用途に応じて条件を変更することがある。また、シリコン基板の導電型や抵抗率を決定する元素も用途に応じて変更することが可能であり、リン（Ｐ）、ホウ素（Ｂ）、砒素、アンチモン、ガリウム、ゲルマニウム、アルミニウムなどの元素を添加することができる。
【００３６】
そして、石英ルツボ５３ａに原料を充填した後、真空ポンプを稼動させてガス流出口から排気しながらプルチャンバー５１ｂに設置されたガス導入口からＡｒガスを流入し、内部をＡｒ雰囲気に置換する。
【００３７】
次に黒鉛ルツボ５３ｂを囲繞するように配置されたメインヒーター５５で石英ルツボ５３ａ内にある原料を加熱して溶融し、原料融液５２を得る。原料溶融後、種結晶５８を原料融液５２に浸漬し、種結晶５８を回転させながら引き上げて、シリコン単結晶棒５９を育成する。
【００３８】
ここで添加原料である炭素であるが、炭素をドープする方法に関しては、シリコン単結晶棒５９引き上げ中にガスによりドープする方法、高純度炭素粉末、炭素塊又は炭素粉末を入れたシリコン多結晶製容器を使用する方法、あるいは炭素を所定量含有させた多結晶シリコンをルツボ内に投入するなどの方法であってもよく、適宜選択することが可能である。
【００３９】
このようにして得られたシリコン単結晶棒５９は、ウェーハ加工工程を経てシリコン（サブ）基板となる。シリコン基板の加工方法は通常に従い、内周刃またはワイヤーソーなどの切断装置（不図示）によって切り出し、得られたシリコン基板の表面を研磨、洗浄等の表面処理を行う。なお、これらの工程以外にも面取り、ラッピング等種々の工程があり、用途に応じてアニールを施す場合がある。エピタキシャルウェーハ作製には前記工程によって得られた鏡面ウェーハの平坦度も重要な品質であり、所望の平坦度が得られるよう、前記工程の順序や条件などが適宜変更適用される。
【００４０】
そのようにして得られたシリコン基板は例えばリン（Ｐ）ドープｎ型の場合、通常１×１０１４〜１０１５ａｔｏｍｓ／ｃｍ３オーダーの濃度となるようにリン（Ｐ）が添加され、炭素濃度が３×１０１６〜２×１０１７ａｔｏｍｓ／ｃｍ３となるように炭素を添加されたものとなる。シリコン基板中に導入された炭素はデバイス工程において高密度の酸素析出物を発現し易く、これによって十分なゲッタリング能力を有することが可能であり、デバイス工程の熱プロセスの条件に応じて適宜炭素添加量を変更することがある。
【００４１】
以上により、ＣＺ法により炭素濃度が３×１０１６〜２×１０１７ａｔｏｍｓ／ｃｍ３として育成されたシリコン単結晶棒を切り出して製造されたシリコン基板を準備することができる。
【００４２】
次に、シリコン基板１０のウェーハ加工工程後にシリコン基板１０上に第２の中間エピタキシャル層２２を形成する。
【００４３】
本発明のように第２の中間エピタキシャル層２２（ｎ−）を形成するに至った理由は以下のとおりである。
ｐ／ｎ境界（ｐ型導電層と中間エピタキシャル層（ｎ＋）の境界領域）の位置は熱プロセスによる中間エピタキシャル層（ｎ＋）の拡散能力に依存し、ｐ／ｎ境界の位置ずれが起きないようにするためには、中間エピタキシャル層（ｎ＋）の拡散距離がチップ内において均一でなければならない。
【００４４】
中間エピタキシャル層（ｎ＋）の拡散距離が不均一となる要因であるが、炭素添加のシリコン基板の場合、シリコン基板からの炭素拡散によって影響を受けることがある。炭素の拡散によって中間エピタキシャル層（ｎ＋）の拡散能力に変化が生じるが、これはシリコン基板の炭素濃度に大きく依存し、シリコン基板の炭素が高濃度であるほど中間エピタキシャル層（ｎ＋）の拡散距離が長くなり、低濃度であれば中間エピタキシャル層（ｎ＋）の拡散距離が短くなる。
【００４５】
特に、シリコン基板の炭素濃度の面内分布が不均一である場合、チップサイズ内の短い範囲の領域においてｐ／ｎ境界の位置ずれが大きくなる。
【００４６】
ｐ／ｎ境界の位置ずれの対策としては、シリコン基板と中間エピタキシャル層（ｎ＋）との境界面の炭素濃度に注目し、エピタキシャル層成長後のｐ／ｎ境界面の炭素濃度を低減すれば、素子形成領域であるエピタキシャル層への炭素拡散濃度を低減することができるため、エピタキシャル層成長後デバイス工程の熱プロセスにおけるｐ／ｎ境界の位置ずれを防止することができる。
【００４７】
そこで、本発明では、シリコン基板１０上に第１の中間エピタキシャル層２１を成長させる前に、シリコン基板１０上に第２の中間エピタキシャル層２２をエピタキシャル成長炉にて各種ＣＶＤ法で成長させる。
【００４８】
これにより、第２の中間エピタキシャル層２２のエピタキシャル成長中に第２の中間エピタキシャル層２２に含まれる炭素濃度が低減するため、第２の中間エピタキシャル層２２と第１の中間エピタキシャル層２１との境界領域の炭素濃度が、シリコン基板１０と第２の中間エピタキシャル層２２との境界領域の炭素濃度より一層分低減することとなり、デバイス工程の熱プロセスによりシリコン基板側からウェーハ表面側へ炭素の拡散が起きても、素子形成領域であるエピタキシャル層３０内のｐ／ｎ境界の位置ずれが発生しない程度にまで炭素の拡散濃度が低濃度となる。
【００４９】
また、炭素の拡散挙動について調査したところ、炭素はシリコン基板１０の表面を基点にした場合、ウェーハ表面への拡散よりシリコン基板バルク側の方へ拡散し易い。逆にウェーハ表面側への拡散の方が小さいため、中間エピタキシャル層２の厚みが薄くても良い。
【００５０】
形成する第２の中間エピタキシャル層２２の厚みは、第２の中間エピタキシャル層２２の厚みをｔとした場合、０．５μｍ≦ｔ≦２μｍの範囲となるように第２の中間エピタキシャル層２２を形成することが好ましい。
【００５１】
シリコン基板の炭素の拡散はウェーハ表面側よりシリコン基板のバルク側への拡散の方が大きく、たとえ第２の中間エピタキシャル層２２の厚みが２μｍ以内であっても十分効果がある。
但しその際、シリコン基板１０の炭素濃度は３×１０１６〜２×１０１７ａｔｏｍｓ／ｃｍ３の範囲内とする。シリコン基板１０の炭素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３以上の場合、素子形成領域であるエピタキシャル層３０内のｐ／ｎ境界の位置ずれが発生するという問題が生じるため、第２の中間エピタキシャル層２２の形成は必須である。またシリコン基板１０の炭素濃度が２×１０１７ａｔｏｍｓ／ｃｍ３以下の場合には大きな析出物が発現することなく、作製した素子の電気特性に悪影響を及ぼすことがない。
【００５２】
また、第２の中間エピタキシャル層２２の厚みは、シリコン基板１０にドープされた炭素濃度の大きさに応じて調整することが好ましい。これによりエピタキシャル成長工程の製造コストなどの経済性を鑑みることができ、例えばシリコン基板１０の炭素濃度が低ければ、第２の中間エピタキシャル層２２の厚みを薄く成長させるという調整が可能である。
【００５３】
一方、第２の中間エピタキシャル層２２の厚みを決定する場合、シリコン基板１０をシリコン単結晶棒５９から切り出した位置に応じて調整することが好ましい。
炭素をドープして引き上げたシリコン単結晶棒５９は、炭素の偏析によって引き上げ単結晶棒５９内へ取り込まれる量が異なる。そのため、シリコン単結晶棒５９の炭素濃度は通常、成長方向のコーン側が最も低く、テール側が最も高くなる。したがって、例えば切り出したシリコン基板が単結晶成長方向のコーン側前半部であれば第２の中間エピタキシャル層２２の厚みを薄く成長させ、テール側後半部であれば第２の中間エピタキシャル層２２の厚みを前半部から切り出したシリコン基板の第２の中間エピタキシャル層２２より厚く成長させるという調整が可能である。
【００５４】
これにより、たとえシリコン単結晶棒のコーン側前半部において、炭素濃度が検出限界以下の場合であっても、第２の中間エピタキシャル層２２を適切な厚みで形成することができる。
【００５５】
次に、第２の中間エピタキシャル層２２上に第１の中間エピタキシャル層２１を形成し、さらに、素子形成領域であるエピタキシャル層３０を積層し本発明のシリコンエピタキシャルウェーハを得ることができる（図１参照）。またその後、図２に示すように、素子形成領域であるエピタキシャル層３０内に例えばｐ型の不純物を選択的に注入してｐ型導電層３０ｐを形成し、ｐ型導電層３０ｐと第１の中間エピタキシャル層２１との境界領域にｐ／ｎ境界を形成することもできる。
【００５６】
以上のように、本発明者は、素子形成領域であるエピタキシャル層内の炭素濃度は、中間エピタキシャル層内の炭素濃度によって決定することを見出したため、本発明のように、第１の中間エピタキシャル層を形成する前に第２の中間エピタキシャル層を形成することで、第２の中間エピタキシャル層の形成段階で第１の中間エピタキシャル層と第２の中間エピタキシャル層の境界領域の炭素濃度を抑えることができ、それによって熱プロセス前の第１の中間エピタキシャル層内の炭素濃度が低くなり、熱プロセス中にエピタキシャル層素子領域内へ拡散する炭素濃度を、ｐ／ｎ境界のずれに影響を及ぼさない程度に十分に抑制することができる。
【００５７】
そのため、メモリー、ロジックや固体撮像素子など半導体デバイス基板に使用される、炭素をドープしたシリコン基板を素材とし、工業的に優れたシリコンエピタキシャルウェーハ及びシリコンエピタキシャルウェーハの製造方法を提供することが可能となる。
【実施例】
【００５８】
以下、実施例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例）
まず、炭素をドープしたシリコン基板１０を準備する。
図５のシリコン単結晶棒の引き上げ装置５０のメインチャンバー５１ａ内に設置された直径３２インチ（８００ｍｍ）の石英ルツボ５３ａ内に、シリコン多結晶原料３６０ｋｇと、さらに抵抗調整用のリンドーパントとを充填し、ヒーター５５により加熱し、原料融液５２を得た。
【００５９】
そして、ＭＣＺ（Ｍａｇｎｅｔｉｃ  ｆｉｅｌｄ  ａｐｐｌｉｅｄ  ｃｚｏｃｈｒａｌｓｋｉ）法を用い、中心磁場強度４０００Ｇの水平磁場を印加しながら、直径３００ｍｍ、直胴長さ１４０ｃｍのｎ型シリコン単結晶棒５９を育成した。その際、ｎ型抵抗率は、結晶直胴中央部において１０Ωｃｍとし、ドープした炭素量は結晶直胴中央部において５×１０１６ａｔｏｍｓ／ｃｍ３であった。このｎ型シリコン単結晶棒５９を切断し、加工工程を経て鏡面ウェーハを作製し、これをシリコン基板１０とした。
【００６０】
次に、シリコン基板１０上に、ｎ−型の第２の中間エピタキシャル層２２をリンを４．５×１０１４ａｔｏｍｓ／ｃｍ３のドープ量で、エピタキシャル成長を行うことで形成した。次いで、第２の中間エピタキシャル層２２上に、リンを３×１０１７ａｔｏｍｓ／ｃｍ３でドープしたｎ＋型の第１の中間エピタキシャル層２１と、リンを１．５×１０１４ａｔｏｍｓ／ｃｍ３でドープしたｎ−型の素子形成領域であるエピタキシャル層３０を順次積層させた。
【００６１】
このときのエピタキシャル成長条件を以下の表１に示す。また、この時点でのシリコンエピタキシャルウェーハの断面について、走査型拡がり抵抗顕微鏡法（ＳＳＲＭ）によりキャリア濃度を測定し、更に二次イオン質量分析法（ＳＩＭＳ）によりリン拡散および炭素拡散分布を評価した。その結果、ウェーハ表面からの深さに対するキャリア濃度および炭素濃度の関係は図６Ａのようになっていた。
【００６２】
【表１】
2014218411.tif 000003
【００６３】
その後、素子形成領域であるエピタキシャル層３０内に、ｐ型元素ボロンを１×１０１６ａｔｏｍｓ／ｃｍ３で注入することでｐ型導電層３０ｐを形成した。この時点でのシリコンエピタキシャルウェーハの断面について走査型拡がり抵抗顕微鏡法（ＳＳＲＭ）によるキャリア濃度を測定の上、ｐ／ｎ境界を同定し、更に二次イオン質量分析法（ＳＩＭＳ）によってリン拡散および炭素拡散分布を評価した。その結果、ウェーハ表面からの深さに対するキャリア濃度および炭素濃度の関係は図６Ｂのようになっていた。
【００６４】
その後、３段熱処理（加速熱処理）によって熱処理を施した。３段熱処理の条件の詳細は以下のとおりである。
（３段熱処理条件）
１段目・・・６５０℃窒素雰囲気中・２０分間
２段目・・・８００℃・４時間ドライ酸化
３段目・・・１０００℃・１４時間ドライ酸化処理後冷却
【００６５】
また、３段熱処理後のシリコンエピタキシャルウェーハの断面についても走査型拡がり抵抗顕微鏡法（ＳＳＲＭ）によるキャリア濃度を測定の上ｐ／ｎ境界を同定し、更に二次イオン質量分析法（ＳＩＭＳ）によってリン拡散および炭素拡散分布を評価した。その結果、ウェーハ表面からの深さに対するキャリア濃度および炭素濃度の関係は図６Ｃのようになっていた。設計段階のｐ／ｎ境界の位置を０μｍとした場合、図６Ｃに示したとおり、実際のｐ／ｎ境界の位置のずれがウェーハ表面側へ０．１μｍ程度であり、その後固体撮像素子を作製し画像むらを評価したところ、画像むらはなかった。
【００６６】
（比較例）
実施例と同様の方法で同様の仕様の炭素をドープしたシリコン基板１０を準備した。
次に、シリコン基板１０上にリンを３×１０１７ａｔｏｍｓ／ｃｍ３でドープしたｎ＋型の第１の中間エピタキシャル層２１と、リンを１．５×１０１４ａｔｏｍｓ／ｃｍ３でドープしたｎ−型の素子形成領域であるエピタキシャル層３０を順次積層させた。
【００６７】
このときのエピタキシャル成長条件を以下の表２に示す。また、この時点でのシリコンエピタキシャルウェーハの断面について、キャリア濃度と炭素拡散分布を評価した。その結果、ウェーハ表面からの深さに対するキャリア濃度および炭素濃度の関係は図７Ａのようになっていた。
【００６８】
【表２】
2014218411.tif 000004
【００６９】
その後、実施例と同様に、素子形成領域であるエピタキシャル層３０内にｐ型導電層３０ｐを形成した。この時点でのシリコンエピタキシャルウェーハの断面についてキャリア濃度を測定の上、ｐ／ｎ境界を同定し、更に炭素拡散分布を評価した。その結果、ウェーハ表面からの深さに対するキャリア濃度および炭素濃度の関係は図７Ｂのようになっていた。
【００７０】
その後、実施例と同様に、３段熱処理（加速熱処理）によって熱処理を施した。
この３段熱処理後のシリコンエピタキシャルウェーハの断面についてもキャリア濃度を測定の上、ｐ／ｎ境界を同定し、炭素拡散分布を評価した。その結果、ウェーハ表面からの深さに対するキャリア濃度および炭素濃度の関係は図７Ｃのようになっていた。設計段階のｐ／ｎ境界の位置を０μｍとした場合、図７Ｃに示したとおり、実際のｐ／ｎ境界の位置のずれがウェーハ表面側へ０．９μｍであり、その後固体撮像素子を作製し画像むらを評価したところ、強い画像むらが確認された。
【００７１】
以上の実施例、比較例の結果からわかるように、本発明であれば、半導体デバイスの動作において電気的に特性を阻害しないシリコンエピタキシャルウェーハを製造することができ、すこぶる電気特性が優れたシリコンエピタキシャルウェーハの安定供給が可能である。
【００７２】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【００７３】
例えば、本発明は製造されるシリコン単結晶の直径、結晶方位、導電型、抵抗率などに限定されることなく適用できる。
【符号の説明】
【００７４】
１０…シリコン基板、  ２０…中間エピタキシャル層、
２１…第１の中間エピタキシャル層、  ２２…第２の中間エピタキシャル層、
３０…素子形成領域であるエピタキシャル層、  ３０ｐ…ｐ型導電層、
５０…シリコン単結晶棒の引き上げ装置、
５１ａ…メインチャンバー、  ５１ｂ…プルチャンバー、
５２…原料融液、  ５３ａ…石英ルツボ、  ５３ｂ…黒鉛ルツボ、
５４ａ…支持軸、  ５４ｂ…受け皿、  ５５…メインヒーター、  ５６…断熱材、
５７…ガス整流筒、  ５８…種結晶、  ５９…シリコン単結晶棒。
【図１】
2014218411.tif 000005
【図２】
2014218411.tif 000006
【図３】
2014218411.tif 000007
【図４】
2014218411.tif 000008
【図５】
2014218411.tif 000009
【図６Ａ】
2014218411.tif 000010
【図６Ｂ】
2014218411.tif 000011
【図６Ｃ】
2014218411.tif 000012
【図７Ａ】
2014218411.tif 000013
【図７Ｂ】
2014218411.tif 000014
【図７Ｃ】
2014218411.tif 000015
【手続補正書】
【提出日】平成26年3月28日(2014.3.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
例えば特許文献１には、炭素添加ＣＺシリコン単結晶棒から製造されたシリコン基板を使用し、該基板表面上に形成された素子形成領域の厚みを規定する記述がある。
しかしながら、上記のように最近では素子の微細化が進んでいると同時に素子形成領域の厚みを薄くする要求がある。特にＩＧ効果が優れている炭素添加ＣＺシリコン基板の利点を最大限に生かすべく、素子形成領域の厚みが薄くてもデバイス特性を阻害しないウェーハを提案する必要がある。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
また、炭素の拡散挙動について調査したところ、炭素はシリコン基板１０の表面を基点にした場合、ウェーハ表面への拡散よりシリコン基板バルク側の方へ拡散し易い。逆にウェーハ表面側への拡散の方が小さいため、第２の中間エピタキシャル層２２の厚みが薄くても良い。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
以上のように、本発明者は、素子形成領域であるエピタキシャル層内の炭素濃度は、中間エピタキシャル層内の炭素濃度によって決定することを見出したため、本発明のように、第１の中間エピタキシャル層を形成する前に第２の中間エピタキシャル層を形成することで、第１の中間エピタキシャル層の形成段階で第１の中間エピタキシャル層と第２の中間エピタキシャル層の境界領域の炭素濃度を抑えることができ、それによって熱プロセス前の第１の中間エピタキシャル層内の炭素濃度が低くなり、熱プロセス中にエピタキシャル層素子領域内へ拡散する炭素濃度を、ｐ／ｎ境界のずれに影響を及ぼさない程度に十分に抑制することができる。