(57)【要約】【課題】より移動度が高い半導体装置を提供する。【解決手段】半導体装置は、ゲート電極と、４Ｈ−ＳｉＣの炭化珪素結晶を有する第１半導体領域と、前記ゲート電極と対向する第１部分を有し、前記ゲート電極と前記第１半導体領域との間に設けられた第１導電形の第２半導体領域と、前記４Ｈ−ＳｉＣの炭化珪素結晶の格子間隔と異なる格子間隔を有し、前記ゲート電極と前記第２半導体領域との間に設けられた第２導電形の第３半導体領域と、前記第３半導体領域に選択的に設けられた第１導電形の第４半導体領域と、を備える。【選択図】図１
2014135366.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、
４Ｈ−ＳｉＣの炭化珪素結晶を有する第１半導体領域と、
前記ゲート電極と対向する第１部分を有し、前記ゲート電極と前記第１半導体領域との間に設けられた第１導電形の第２半導体領域と、
前記４Ｈ−ＳｉＣの炭化珪素結晶の格子間隔と異なる格子間隔を有し、前記ゲート電極と前記第２半導体領域との間に設けられた第２導電形の第３半導体領域と、
前記第３半導体領域に選択的に設けられた第１導電形の第４半導体領域と、
を備えた半導体装置。
【請求項２】
前記ゲート絶縁膜に接する前記半導体層の表面は、（０００１）結晶面であり、
前記ゲート絶縁膜に接する前記第３半導体領域の前記炭化珪素結晶の＜１１−２０＞方向の前記格子間隔は、前記第１半導体領域に含まれる前記炭化珪素結晶の＜１１−２０＞方向の前記格子間隔よりも長い請求項１記載の半導体装置。
【請求項３】
前記ゲート絶縁膜に接する前記半導体層の表面は、（０００−１）結晶面であり、
前記ゲート絶縁膜に接する前記第３半導体領域の前記炭化珪素結晶の＜１１−２０＞方向の前記格子間隔は、前記第１半導体領域に含まれる前記炭化珪素結晶の＜１１−２０＞方向の前記格子間隔よりも長い請求項１記載の半導体装置。
【請求項４】
前記ゲート絶縁膜に接する前記半導体層の表面は、（０００１）結晶面であり、
前記ゲート絶縁膜に接する前記第３半導体領域の前記炭化珪素結晶の＜１−１００＞方向の前記格子間隔は、前記第１半導体領域に含まれる前記炭化珪素結晶の＜１−１００＞方向の前記格子間隔よりも短い請求項１記載の半導体装置。
【請求項５】
前記ゲート絶縁膜に接する前記半導体層の表面は、（０００−１）結晶面であり、
前記ゲート絶縁膜に接する前記第３半導体領域の前記炭化珪素結晶の＜１−１００＞方向の前記格子間隔は、前記第１半導体領域に含まれる前記炭化珪素結晶の＜１−１００＞方向の前記格子間隔よりも短い請求項１記載の半導体装置。
【請求項６】
前記ゲート絶縁膜に接する前記半導体層の表面において、前記第４半導体領域と前記第３半導体領域との境界は、＜１１−２０＞方向に直交する請求項２記載の半導体装置。
【請求項７】
前記ゲート絶縁膜に接する前記半導体層の表面において、前記第４半導体領域と前記第３半導体領域との境界は、＜１１−２０＞方向に直交する請求項３記載の半導体装置。
【請求項８】
前記ゲート絶縁膜に接する前記半導体層の表面において、前記第４半導体領域と前記第３半導体領域との境界は、＜１１−２０＞方向に直交する請求項４記載の半導体装置。
【請求項９】
前記ゲート絶縁膜に接する前記半導体層の表面において、前記第４半導体領域と前記第３半導体領域との境界は、＜１１−２０＞方向に直交する請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
次世代のパワー半導体デバイスの材料として炭化珪素（ＳｉＣ）が期待されている。ＳｉＣはＳｉと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、及び熱伝導率が約３倍、と優れた物性を有する。この特性を活用すれば超低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。ＳｉＣの特性を利用した種々の高耐圧半導体装置のひとつとして、ＳｉＣ基板の表面側にｎ＋形ソース領域、ｐ形ウェル領域、ｎ形ドリフト領域を有し、裏面側にｎ＋形ドレイン領域を有する上下電極構造のＭＯＳＦＥＴがある。このＭＯＳＦＥＴの反転層電子の移動度（チャネル移動度）は、ＳｉＣの材料的限界から期待される値よりも低く、素子の高性能化すなわち素子抵抗の低減のためには、チャネル移動度の向上が必要になる。これまで、ゲート絶縁膜の形成条件を変更することによって移動度向上は段階的に実現されてきた。そして、さらなる改善が求められている。
【先行技術文献】
【特許文献】
【０００３】
【非特許文献１】R. Kosugi et al. Materials Science Forum Vols. 457-460 (2004), pp. 1397-1400.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態が解決しようとする課題は、より移動度が高い半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、ゲート電極と、４Ｈ−ＳｉＣの炭化珪素結晶を有する第１半導体領域と、前記ゲート電極と対向する第１部分を有し、前記ゲート電極と前記第１半導体領域との間に設けられた第１導電形の第２半導体領域と、前記４Ｈ−ＳｉＣの炭化珪素結晶の格子間隔と異なる格子間隔を有し、前記ゲート電極と前記第２半導体領域との間に設けられた第２導電形の第３半導体領域と、前記第３半導体領域に選択的に設けられた第１導電形の第４半導体領域と、を備える。
【図面の簡単な説明】
【０００６】
【図１】図１（ａ）は、第１実施形態に係る半導体装置を表す模式的平面図であり、図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的断面図である。
【図２】図２は、結晶多形が４Ｈ−ＳｉＣの炭化珪素結晶の面方位を表す立体図である。
【図３】図３は、第１実施形態に係る半導体装置を表す模式的平面図である。
【図４】図４は、第１実施形態に係る半導体装置の半導体層の表面に印加される歪の形態を表す模式的平面図である。
【図５】図５（ａ）〜図５（ｃ）は、第１実施形態に係る半導体装置の半導体層の表面に歪を印加する方法を表す模式的平面図である。
【図６】図６は、第２実施形態に係る半導体装置の半導体層の表面に印加される歪の形態を表す模式的平面図である。
【図７】図７（ａ）〜図７（ｃ）は、第２実施形態に係る半導体装置の半導体層の表面に歪を印加する方法を表す模式的平面図である。
【図８】図８（ａ）は、４Ｈ−ＳｉＣ結晶の第１ブリルアンゾーンを表す模式的立体図であり、図８（ｂ）は、４Ｈ−ＳｉＣ結晶の伝導帯の底近傍の等エネルギー面を表す模式的平面図である。
【図９】図９は、歪がない状態および歪がある状態の４Ｈ−ＳｉＣ結晶の伝導帯の底のエネルギーを表す模式図である。
【図１０】図１０（ａ）は、４Ｈ−ＳｉＣ結晶への歪印加の組み合わせを表す模式図であり、図１０（ｂ）は、歪量とエネルギー分裂幅との関係を表す図である。
【図１１】図１１は、エネルギー分裂幅と移動度の関係を表すグラフ図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。実施形態は、以下の内容に限定されるものではない。
【０００８】
（第１実施形態）  
図１（ａ）は、第１実施形態に係る半導体装置を表す模式的平面図であり、図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的断面図である。
【０００９】
第１実施形態に係る半導体装置１は、上下電極構造のＭＯＳＦＥＴである。半導体装置１は、半導体層１０と、半導体層１０の上に設けられたゲート絶縁膜２０と、ゲート絶縁膜２０の上に設けられたゲート電極３０と、を備える。半導体層１０は、結晶多形が４Ｈ−ＳｉＣの炭化珪素結晶を有する。
【００１０】
半導体層１０は、ｎ＋形のソース領域１１と、ｐ形のウェル領域１２と、ｎ形のドリフト領域１３と、ｎ＋形のドレイン領域１４と、を有する。実施形態では、ドレイン領域１４を第１半導体領域、ドリフト領域１３を第２半導体領域、ウェル領域１２を第３半導体領域、およびソース領域１１を第４半導体領域としてもよい。また、ウェル領域１２については、ベース領域１２、ボディ領域１２等、適宜読み替えてもよい。
【００１１】
ウェル領域１２は、ソース領域１１の表面１１ｕ以外の部分を取り囲んでいる。換言すれば、ソース領域１１は、ウェル領域１２に選択的に設けられている。また、ウェル領域１２は、ドレイン領域１４に含まれる４Ｈ−ＳｉＣの炭化珪素結晶の格子間隔と異なる格子間隔を有している。ウェル領域１２は、ゲート電極３０とドリフト領域１３との間に設けられている。
【００１２】
ドリフト領域１３は、ウェル領域１２の表面１２ｕ以外の部分を取り囲んでいる。ドリフト領域１３は、ゲート電極３０と対向する部分を有する。この部分とは、隣り合うウェル領域１２によって挟まれたドリフト領域１３の部分である。また、ドリフト領域１３は、ゲート電極３０とドレイン領域１４との間に設けられている。
【００１３】
ドレイン領域１４は、ドリフト領域１３の下に設けられている。ドリフト領域１３の不純物濃度は、ドレイン領域１４の不純物濃度よりも低い。このほか、半導体層１０は、ソース領域１１に接するｐ＋形のコンタクト領域１５を有する。ｐ＋形のコンタクト領域１５は、適宜取り除いてもよい。
【００１４】
ゲート絶縁膜２０は、ウェル領域１２の表面１２ｕの上、ウェル領域１２に接するソース領域１１の表面１１ｕの一部の上、およびドリフト領域１３の表面１３ｕの少なくとも一部の上に設けられている。ゲート絶縁膜２０の上に設けられたゲート電極３０は、層間絶縁膜２１によって覆われている。
【００１５】
なお、ウェル領域１２の表面１２ｕ、ソース領域１１の表面１１ｕ上、およびドリフト領域１３の表面１３ｕをあわせた面を、半導体層１０の表面１０ｕとする。ゲート絶縁膜２０に接する半導体層１０の表面１０ｕにおいて、ソース領域１１とウェル領域１２との境界は、＜１１−２０＞方向に直交している。ゲート絶縁膜２０に接する半導体層１０の表面１０ｕにおいて、ウェル領域１２とドリフト領域１３との境界は、＜１１−２０＞方向に直交している。ゲート絶縁膜２０に接する半導体層１０の表面１０ｕにおいて、ソース領域１１からドリフト領域１３に向かう方向は、＜１１−２０＞方向に平行である。
【００１６】
また、半導体装置１は、ソース領域１１に接するソース電極４０と、ドレイン領域１４に接するドレイン電極５０と、を備える。半導体層に添加されるｐ形、ｐ＋形の不純物元素は、例えば、アルミニウム（Ａｌ）等のIII族元素である。半導体層に添加されるｎ形、ｎ＋形の不純物元素は、リン（Ｐ）等である。
【００１７】
ウェル領域１２に含まれる炭化珪素結晶の中で、ウェル領域１２がゲート絶縁膜２０に接する部分（例えば、チャネルが形成される部分）の炭化珪素結晶の格子間隔と、ドレイン領域１４に含まれる炭化珪素結晶の格子間隔と、は異なっている。ここで、ウェル領域１２がゲート絶縁膜２０に接する部分とは、ウェル領域１２とゲート絶縁膜２０との境界からドレイン領域１４に向かって少なくとも３ｎｍ（ナノメートル）の距離までのウェル領域１２を意味する。
【００１８】
また、実施形態では、ウェル領域１２とゲート絶縁膜２０との境界からドレイン領域１４に向かって少なくとも３ｎｍの距離までを、「ウェル領域表面の近傍」と、呼称する場合もある。また、半導体層１０とゲート絶縁膜２０との境界からドレイン領域１４に向かって少なくとも３ｎｍの距離までを、「半導体層表面の近傍」と、呼称する場合もある。
【００１９】
図２は、結晶多形が４Ｈ−ＳｉＣの炭化珪素結晶の面方位を表す立体図である。
【００２０】
４Ｈ−ＳｉＣの炭化珪素結晶は、（０００１）結晶面、（１−１００）結晶面、および（１１−２０）結晶面等を有する。（０００１）結晶面に対して垂直な方向は、＜０００１＞方向である。（１−１００）結晶面に対して垂直な方向は、＜１−１００＞方向である。（１１−２０）結晶面に対して垂直な方向は、＜１１−２０＞方向である。なお、（０００１）結晶面に対して反対側の面は、（０００−１）結晶面である。
【００２１】
図１に表される半導体装置１では、半導体層１０の表面１０ｕを、（０００１）結晶面としている。実施形態は、（０００１）結晶面とは反対側の（０００−１）結晶面を半導体層１０の表面１０ｕにする例も含む。つまり、ゲート絶縁膜２０に接する半導体層１０の表面１０ｕは、（０００１）結晶面もしくは（０００−１）結晶面である。
【００２２】
ドレイン領域１４とドリフト領域とが積層された方向は、＜０００１＞方向である。半導体層１０の表面１０ｕが（０００−１）結晶面のときは、ドレイン領域１４とドリフト領域とが積層された方向は、＜０００−１＞方向となるので、図１には、積層方向を＜０００±１＞と表記している。
【００２３】
また、図１に表される半導体装置１では、半導体層１０の表面１０ｕに対して平行にソース領域１１からドリフト領域１３に向かう方向を、＜１１−２０＞方向にしている。＜１１−２０＞方向は、ウェル領域１２にチャネル領域が形成された際の電流の向きにも対応している。チャネル領域はゲート電極３０に閾値以上の電位が印加された際、ウェル領域１２とゲート絶縁膜２０の境界に沿って形成される。
【００２４】
図３は、第１実施形態に係る半導体装置を表す模式的平面図である。
【００２５】
図３には、図１に表された半導体装置１から、ソース電極４０と、層間絶縁膜２１、ゲート絶縁膜２０、およびコンタクト領域１５が取り除かれた半導体装置１の状態の上面が表されている。
【００２６】
図３に表されるように、ゲート電極３０、ソース領域１１、およびウェル領域１２のそれぞれは、＜１−１００＞方向に延在している。チャネル領域を流れる電流の方向は、半導体装置１内で略一様に、＜１１−２０＞方向になる。
【００２７】
図４は、第１実施形態に係る半導体装置の半導体層の表面に印加される歪の形態を表す模式的平面図である。
【００２８】
半導体層１０の表面１０ｕおよび表面１０ｕの近傍においては、＜１１−２０＞方向に対して平行に、半導体層１０の表面１０ｕおよび表面１０ｕの近傍を引っ張る引っ張り応力が印加されている。その結果、半導体層１０の表面１０ｕおよび表面１０ｕの近傍における＜１１−２０＞方向の炭化珪素結晶の格子間隔は、半導体層１０の内部の深い領域における＜１１−２０＞方向の炭化珪素結晶の格子間隔よりも長くなっている。ここで、半導体層１０の内部の深い領域とは、半導体層１０の表面１０ｕおよび表面１０ｕの近傍を除いた領域である。
【００２９】
これにより、ウェル領域１２の表面１２ｕおよび表面１２ｕの近傍における＜１１−２０＞方向の炭化珪素結晶の格子間隔は、ドレイン領域１４に含まれる炭化珪素結晶の＜１１−２０＞方向の格子間隔よりも長くなっている。ウェル領域１２の表面１２ｕおよび表面１２ｕの近傍は、チャネル領域を含んでいる。
【００３０】
図５（ａ）〜図５（ｃ）は、第１実施形態に係る半導体装置の半導体層の表面に歪を印加する方法を表す模式的平面図である。  
図５（ａ）〜図５（ｃ）には、第１実施形態に係る半導体装置の形成過程と実装過程とを含む過程が表されている。
【００３１】
まず、図５（ａ）に表されるように、ドレイン層１４Ｌの上に、素子領域１０ｅを形成する。ここで、素子領域１０ｅとは、図１（ｂ）に表される半導体装置１のドレイン領域１４から上側の領域である。ドレイン層１４Ｌの厚さは、３６０μｍである。素子領域１０ｅの厚さは、１５μｍである。
【００３２】
次に、図５（ｂ）に表されるように、ドレイン層１４Ｌの裏面側を研磨して、ドレイン層１４Ｌの薄化を図る。これにより、素子領域１０ｅの下側にドレイン領域１４が形成される。さらに、ドレイン領域１４の下には、ドレイン電極５０を形成する。
【００３３】
ドレイン層１４Ｌの薄化によって、ドレイン領域１４の抵抗はドレイン層１４Ｌの抵抗よりも下がる。ドレイン層１４Ｌの薄化は、ＭＯＳＦＥＴの低オン抵抗化にも有利に働く。また、半導体層１０の厚さが薄くなると、半導体層１０が外的な応力を受けたとき、半導体層１０は容易に変形する。
【００３４】
次に、図５（ｃ）に表されるように、半導体装置１を電極端子６０の上に載置した後、半導体装置１を電極端子６０の上に実装する。また、電極端子６１を素子領域１０ｅのソース電極４０に接続する。
【００３５】
ここで、電極端子６０を＜１−１００＞方向に対して垂直に切断した場合、電極端子６０の上面６０ｕのラインは上に凸になるような円弧を描いている。また、実装では、ゲート電極３０の両側のソース領域１１の上方から半導体層１０に機械的圧力が与えられる。
【００３６】
この実装により、半導体層１０には半導体層１０の表面１０ｕが上に凸になるような応力が印加される。例えば、半導体層１０を＜１−１００＞方向に対して垂直に切断した場合、半導体層１０には、ゲート電極３０下方の半導体層１０が上側にずれ、ソース領域１１付近が下側にずれるような応力が印加される。
【００３７】
これにより、半導体層１０の表面１０ｕおよび表面１０ｕの近傍には、＜１１−２０＞方向に対して平行な方向において引っ張り応力が印加される（図４参照）。その結果、ウェル領域１２の表面１２ｕおよび表面１２ｕの近傍における＜１１−２０＞方向の炭化珪素結晶の格子間隔は、ドレイン領域１４に含まれる炭化珪素結晶の＜１１−２０＞方向の格子間隔よりも長くなる。
第１実施形態の作用効果については、次の第２実施形態を説明した後に、第２実施形態とともに説明する。
【００３８】
（第２実施形態）  
図６は、第２実施形態に係る半導体装置の半導体層の表面に印加される歪の形態を表す模式的平面図である。
【００３９】
図６には、ソース電極４０と、層間絶縁膜２１、ゲート絶縁膜２０、およびコンタクト領域１５が表示されていない。図６には、半導体装置２の上面が表されている。第２実施形態においても、ゲート絶縁膜２０に接する半導体層１０の表面１０ｕは（０００１）結晶面であってもよく、（０００−１）結晶面であってもよい。また、ゲート絶縁膜２０に接する半導体層１０の表面１０ｕにおいて、ソース領域１１とウェル領域１２との境界は、＜１１−２０＞方向に直交している。ゲート絶縁膜２０に接する半導体層１０の表面１０ｕにおいて、ウェル領域１２とドリフト領域１３との境界は、＜１１−２０＞方向に直交している。ゲート絶縁膜２０に接する半導体層１０の表面１０ｕにおいて、ソース領域１１からドリフト領域１３に向かう方向は、＜１１−２０＞方向に平行である。
【００４０】
半導体装置２においては、半導体層１０の表面１０ｕおよび表面１０ｕの近傍において、＜１−１００＞方向に対して平行な方向に、半導体層１０の表面１０ｕおよび表面１０ｕの近傍を圧縮する圧縮応力が印加されている。
【００４１】
その結果、半導体層１０の表面１０ｕおよび表面１０ｕの近傍における＜１−１００＞方向の炭化珪素結晶の格子間隔は、半導体層１０の内部の深い領域における＜１−１００＞方向の炭化珪素結晶の格子間隔よりも短くなっている。ここで、半導体層１０の内部の深い領域とは、半導体層１０の表面１０ｕおよび表面１０ｕの近傍を除いた領域である。
【００４２】
これにより、ウェル領域１２の表面１２ｕおよび表面１２ｕの近傍における＜１−１００＞方向の炭化珪素結晶の格子間隔は、ドレイン領域１４に含まれる炭化珪素結晶の＜１−１００＞方向の格子間隔よりも短くなる。
【００４３】
図７（ａ）〜図７（ｃ）は、第２実施形態に係る半導体装置の半導体層の表面に歪を印加する方法を表す模式的平面図である。
【００４４】
図７（ａ）〜図７（ｃ）には、第２実施形態に係る半導体装置の形成過程と実装過程とを含む過程が表されている。図７（ａ）〜図７（ｃ）には、ドレイン層の薄化を行わないプロセスが例示されているが、この例に限らない。
【００４５】
まず、図７（ａ）に表されるように、ドレイン領域１４の上に、素子領域１０ｅを形成する。ドレイン領域１４の厚さは、３６０μｍである。素子領域１０ｅの厚さは、１５μｍである。
【００４６】
次に、図７（ｂ）に表されるように、ドレイン領域１４の裏面側に、例えば、ＲＩＥ（Reactive Ion Etching）処理によってトレンチ１４ｔを形成した後、このトレンチ１４ｔ内に、例えば、アモルファスシリコン（ａ−Ｓｉ）層１６を形成する。
【００４７】
アモルファスシリコン層１６は、＜０００±１＞方向のほか、＜１１−２０＞方向にも延在している。また、＜１−１００＞方向には、複数のアモルファスシリコン層１６が配列されている。この後、アモルファスシリコン層１６の下に、例えば、ニッケル（Ｎｉ）層１７を形成する。
【００４８】
次に、図７（ｃ）に表されるように、アモルファスシリコン層１６とニッケル層１７とに加熱処理を施して、アモルファスシリコン層１６をシリサイド化する。すなわち、トレンチ１４ｔ内に、ニッケルシリコン（ＮｉＳｉ）層１８を形成する。これにより、ドレイン領域１４にはニッケルシリコン層１８が接続される。ニッケルシリコン層１８とドレイン領域１４とは、＜１−１００＞方向に交互に配列されている。なお、ニッケルシリコン層１８は、一例であり、他の珪素含有層であってもよい。
【００４９】
ここで、アモルファスシリコン層１６がシリサイド化されると、アモルファスシリコン層１６の体積膨張が起きる。この体積膨張により、半導体層１０には半導体層１０の表面１０ｕが下に凸になるような応力が印加される。例えば、半導体層１０を＜１１−２０＞方向に対して垂直に切断した場合、半導体層１０の中心付近は下側にずれ、中心付近の両側は上側にずれた応力が印加される。
【００５０】
これにより、半導体層１０の表面１０ｕおよび表面１０ｕの近傍には、＜１−１００＞方向に対して平行な方向に圧縮応力が印加される（図６参照）。その結果、ウェル領域１２の表面１２ｕおよび表面１２ｕの近傍における＜１−１００＞方向の炭化珪素結晶の格子間隔は、ドレイン領域１４に含まれる炭化珪素結晶の＜１−１００＞方向の格子間隔よりも短くなる。
【００５１】
また、ニッケルシリコン層１８を設けることにより、ニッケルシリコン層１８を設けない場合に比べて、ニッケルシリコン層１８とドレイン領域１４との接触面積が増加する。これにより、ニッケルシリコン層１８を設けない場合に比べて、ニッケルシリコン層１８とドレイン領域１４との接触抵抗が低減する。
【００５２】
本実施形態の作用効果を、半導体装置１、２の移動度等を考慮しながら説明する。  
図８（ａ）は、４Ｈ−ＳｉＣ結晶の第１ブリルアンゾーンを表す模式的立体図であり、図８（ｂ）は、４Ｈ−ＳｉＣ結晶の伝導帯の底近傍の等エネルギー面を表す模式的平面図である。
【００５３】
図８（ｂ）は、紙面垂直が＜０００１＞方向として、第１ブリルアンゾーンを表している。図８（ｂ）には、４Ｈ−ＳｉＣ結晶の伝導帯端を構成する３つの等価なバレーのバレー底近傍の等エネルギー面（ａ、ｂ、ｃ）が表されている。
【００５４】
図８（ｂ）に表されるように、４Ｈ−ＳｉＣ結晶の伝導帯の底付近の等エネルギー面は楕円面で近似される。歪みがない状態では、３つのバレーの底のエネルギーは等しい。従って、３つのバレー底は、三重に縮退している。３つの等価なバレーは、＜０００１＞軸の周りに対称的に配置されているため、移動度は（０００１）面内では等方的である。
【００５５】
図９は、歪がない状態および歪がある状態の４Ｈ−ＳｉＣ結晶の伝導帯の底のエネルギーを表す模式図である。
【００５６】
上述したように、歪がない状態での４Ｈ−ＳｉＣの伝導帯の底のエネルギーは、３つの等価なバレーが三重に縮退している（左側）。このような状態から４Ｈ−ＳｉＣに適切な歪を印加すると三重縮退を解くことができる。ここで、歪とは、引っ張りもしくは圧縮を意味する。
【００５７】
適切な歪みを印加した場合、例えば、４Ｈ−ＳｉＣの伝導帯の底のエネルギーは、低エネルギーの１つのバレーと、高エネルギーの２つのバレーと、に分離する（右側）。低エネルギーのバレーは、等エネルギー面（ａ）に対応し、と、高エネルギーの２つのバレーは、等エネルギー面（ｂ、ｃ）に対応している。
【００５８】
縮退が解けた後では、高いエネルギーのバレーよりも低いエネルギーのバレーの方が電子の占有率が上昇する。すなわち多くの電子を低エネルギーのバレーの方に占有させることができる。
【００５９】
ここで、各バレーに着目した場合、各バレーの有効質量は異方的である。例えば、等エネルギー面の回転楕円体において、その短軸方向の有効質量は長軸方向の有効質量よりも軽い。適切な歪みを印加した場合には、多くの電子が占有する低エネルギーのバレーの性質によって、４Ｈ−ＳｉＣの巨視的な性質が特徴付けられる。従って、＜１１−２０＞方向に電流を流すことによって、電子は有効質量が軽くなる方向へと移動することになり、歪がない場合と比べて移動度を増加させることができる。
【００６０】
図１０（ａ）は、４Ｈ−ＳｉＣ結晶への歪印加の組み合わせを表す模式図であり、図１０（ｂ）は、歪量とエネルギー分裂幅との関係を表す図である。
【００６１】
４Ｈ−ＳｉＣ結晶の（０００１）結晶面内（あるいは（０００−１）結晶面内）に、一軸性の歪を印加することによって、４Ｈ−ＳｉＣの伝導帯の底のエネルギーは、低エネルギーの１つのバレーと、高エネルギーの２つのバレーと、に分離する。
【００６２】
一軸性の歪の種類は４通り存在する。  
例えば、図１０（ａ）に表されるように、＜１１−２０＞方向における圧縮Ｃと、＜１１−２０＞方向における引張りＡと、＜１−１００＞方向における圧縮Ｂと、＜１−１００＞方向における引張りＤと、である。
【００６３】
図１０（ｂ）には、歪Ａ〜歪Ｄの４種を印加した場合のバレーのエネルギー分裂幅を、バンド計算により導出した結果が表されている。図１０（ｂ）の横軸は、歪量（％）であり、縦軸は、分裂幅（ｅＶ）である。また、分裂幅とは、図９に表わされた高いエネルギーと低いエネルギーとのエネルギー差を意味する。低エネルギーのバレーの方により電子を集めるには、エネルギー差は所定の値以上になることが望ましい（後述）。
【００６４】
図１０（ｂ）に表されるように、＜１１−２０＞方向における引張りＡ、もしくは＜１−１００＞方向における圧縮Ｂによって、所望のエネルギー分裂幅でバレー分裂が起きた。さらに、＜１１−２０＞方向における引張りＡのほうが＜１−１００＞方向における圧縮Ｂよりも、同じ歪量ではエネルギー分裂幅が大きくなった。
【００６５】
＜１１−２０＞方向における圧縮Ｃ、および＜１−１００＞方向における引張りＤでは、所望のエネルギー分裂幅が得られなかった。
【００６６】
例えば、格子間隔が２％の歪量では、エネルギー分裂幅は、＜１１−２０＞方向における引張りＡで０．１４ｅＶ、＜１−１００＞方向における圧縮Ｂで０．０６ｅＶになっている。さらに、４％の歪量では、＜１１−２０＞方向における引張りＡで０．４２ｅＶ、＜１−１００＞方向における圧縮Ｂで０．１０ｅＶになった。これらの値は、室温の熱エネルギー０．０２６ｅＶよりも大きい。つまり、縮退を解除し、エネルギー分裂幅を所定の値以上（例えば、０．０２６ｅＶ以上）にすることによって、高エネルギーのバレーよりも、低エネルギーのバレーの方に容易に電子を集めることができる。
【００６７】
図１１は、エネルギー分裂幅と移動度の関係を表すグラフ図である。  
図１１には、歪量が２％のときのエネルギー分裂幅と移動度の関係が表されている。図１１の横軸は、エネルギー分裂幅（ｅＶ）であり、縦軸は、移動度（ｃｍ２／Ｖｓ）である。
【００６８】
例えば、＜１−１００＞方向における圧縮では、同じエネルギー分裂幅（０．０６ｅＶ）であっても、＜１１−２０＞方向の電流の移動度が＜１−１００＞方向の電流の移動度よりも高くなっている。また、＜１１−２０＞方向における引張りでは、同じエネルギー分裂幅（０．１４ｅＶ）であっても、＜１１−２０＞方向の電流の移動度が＜１−１００＞方向の電流の移動度よりも高くなっている。
【００６９】
また、同じ歪量であっても、＜１−１００＞方向における圧縮よりも、＜１１−２０＞方向における引張りの方が＜１１−２０＞方向の電流の移動度がより高くなっている。
【００７０】
このように、歪を印加しない半導体装置に比べて、半導体装置１、２の移動度は上昇する。換言すれば、半導体装置１、２では、オン状態におけるソース・ドレイン間の抵抗がより低くなる。
【００７１】
以上説明したように、半導体装置１、２において、縦型ＭＯＳＦＥＴのチャネル領域が設けられる４Ｈ−ＳｉＣ層の局所的な表面近傍領域（第１の領域）の４Ｈ−ＳｉＣ結晶の格子間隔が、基板表面から充分に奥深い領域（第２の領域）の４Ｈ−ＳｉＣ結晶の格子間隔とは異なっている。
【００７２】
第１の領域の厚さはゲート絶縁膜との界面から測って３ｎｍ以上であることが望ましい。また第１の領域の＜１１−２０＞方向の格子間隔が第２の領域の＜１１−２０＞方向の格子間隔よりも長いこと、あるいは、第１の領域の＜１−１００＞方向の格子間隔が第２の領域の＜１−１００＞方向の格子間隔よりも短いことが望ましい。格子間隔の差は２％以上であることが望ましい。ＭＯＳＦＥＴのチャネル領域電流が流れる主たる方向は、＜１１−２０＞方向と平行であることが望ましい。
【００７３】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００７４】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【００７５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７６】
１、２  半導体装置
１０  半導体層
１０ｕ  表面
１０ｅ  素子領域
１１  ソース領域（第４半導体領域）
１１ｕ  表面
１２  ウェル領域（第３半導体領域）
１２ｕ  表面
１３  ドリフト領域（第２半導体領域）
１３ｕ  表面
１４  ドレイン領域（第１半導体領域）
１４Ｌ  ドレイン層
１５  コンタクト領域
１６  アモルファスシリコン層
１７  ニッケル層
１８  ニッケルシリコン層
２０  ゲート絶縁膜
２１  層間絶縁膜
３０  ゲート電極
４０  ソース電極
５０  ドレイン電極
６０、６１  電極端子
６０ｕ  上面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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