(57)【要約】【課題】演算の実行回路に比べて少ない数しか更新制御回路を設けられない場合も、出力特性の劣化を抑制する。【解決手段】信号処理回路は、Ｐ個の適応等化フィルタ、Ｎ個の個別演算決定部、及び更新部を有する。適応等化フィルタは、夫々の入力信号に対して第１の演算処理を実行して出力信号を出力する。個別演算決定部は、第１の演算処理による出力信号の値と出力信号の目標値との差を減少させるための第２の演算処理を、演算実行部毎に決定する。更新部は、個別演算決定部が決定した演算実行部毎の第２の演算処理に基づき、第３の演算処理を決定し、演算実行部の演算処理を第３の演算処理に更新する。Ｋ個の演算実行部の各々は、Ｎ個の個別演算決定部のいずれかにより第２の演算処理を決定され、Ｎ個の個別演算決定部の夫々は、演算実行部の各々に応じた第２の演算処理を時分割で順次決定する。【選択図】図８
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【特許請求の範囲】
【請求項１】
２以上のＰ個設けられ、夫々の入力信号に対して第１の演算処理を実行して出力信号を出力する演算実行部と、
前記Ｐ個以下のＮ個設けられ、前記第１の演算処理による前記出力信号の値と予め与えられた前記出力信号の目標値との差を減少させるための第２の演算処理を、前記演算実行部毎に決定する個別演算決定部と、
前記個別演算決定部が決定した前記演算実行部毎の前記第２の演算処理に基づき、第３の演算処理を決定し、前記演算実行部において実行する演算処理を前記第３の演算処理に更新する更新部と、
を備え、
前記Ｐ個以下の前記Ｋ個の演算実行部の各々は、前記Ｎ個の個別演算決定部のいずれかにより前記第２の演算処理を決定され、
前記Ｎ個の個別演算決定部の夫々は、前記演算実行部の各々に応じた前記第２の演算処理を時分割で順次決定する、
ことを特徴とする信号処理装置。
【請求項２】
前記Ｐは、前記Ｎの整数倍であり、前記個別演算決定部は、前記Ｐを前記Ｎで除したＭ個の前記演算実行部の前記第２の演算処理を夫々時分割で順次決定することを特徴とする請求項１に記載の信号処理装置。
【請求項３】
前記更新部は、時分割で順次決定された前記第２の演算処理に基づき、時分割で順次前記第３の演算処理を決定し、
前記更新部は、前記演算実行部において実行する演算処理を、前記Ｋ個の演算実行部に関して前記第２の演算処理が決定され、前記更新部において前記Ｋ個の前記第２の演算処理に基づき前記第３の演算処理が決定されるまで、前記更新部において時分割で順次決定された前記第３の演算処理に順次更新することを特徴とする請求項１または請求項２に記載の信号処理装置。
【請求項４】
前記更新部は、前記Ｋ個の演算実行部に応じた前記第２の演算処理が前記個別演算処理決定部により全て決定されると、前記第３の演算処理を決定し、
前記更新部は、前記第３の演算処理が決定されると、前記演算実行部において実行する演算処理を、前記更新部において決定された前記第３の演算処理に更新することを特徴とする請求項１または請求項２に記載の信号処理装置。
【請求項５】
前記Ｐ個の演算実行部の各々は、少なくとも一つの有限インパルス応答フィルタを有し、
前記Ｎ個の前記個別演算決定部のいずれかにより、前記Ｋ個の演算実行部の前記出力信号の目標値との差が算出され、
前記更新部は、算出されたＫ個の前記出力信号の目標値との差に基づき、前記Ｐ個の演算実行部の各々が有する前記有限インパルス応答フィルタの係数を決定することを特徴とする請求項１から請求項４のいずれかに記載の信号処理装置。
【請求項６】
前記更新部は、前記個別演算決定部により決定された前記係数を平均し、
前記更新部は、前記更新部により決定された係数に前記有限インパルス応答フィルタの係数を更新することを特徴とする請求項５に記載の信号処理装置。
【請求項７】
前記Ｐ個の演算実行部の各々は、バタフライ型有限インパルス応答フィルタを有することを特徴とする請求項５または請求項６に記載の信号処理装置。
【請求項８】
前記入力信号は、直交位相変調された信号であることを特徴とする請求項７に記載の信号処理装置。
【請求項９】
前記入力信号は、直角位相振幅変調された信号であることを特徴とする請求項７に記載の信号処理装置。
【請求項１０】
前記入力信号は、時間的に連続した信号を前記Ｐ個に並列展開した信号であることを特徴とする請求項１から請求項９のいずれかに記載の信号処理装置。
【請求項１１】
複数のデジタルフィルタと、
受信信号をシリアル／パラレル変換して前記複数のデジタルフィルタに分配するシリアル／パラレル変換器と、
前記複数のデジタルフィルタの各出力信号と目標信号との誤差をそれぞれ算出する誤差算出回路と、
前記誤差算出回路により得られる複数の誤差の平均に基づいて、前記誤差を小さくするように、前記複数のデジタルフィルタに与えるフィルタ係数を更新する更新回路と、
前記複数のデジタルフィルタの出力信号に基づいて前記受信信号により伝送されてきたデータを再生する再生回路と、を有し、
前記複数のデジタルフィルタは、それぞれ、前記更新回路により更新されるフィルタ係数で入力信号に対してフィルタ演算を実行する
ことを特徴とする受信器。
【請求項１２】
２以上のＰ個設けられる演算実行部が、夫々の入力信号に対して第１の演算処理を実行して出力信号を出力し、
前記Ｐ個以下のＮ個設けられる個別演算決定部が、前記第１の演算処理による前記出力信号の値と予め与えられた前記出力信号の目標値との差を減少させるための第２の演算処理を、前記演算実行部毎に決定し、
更新部は、前記個別演算決定部が決定した前記演算実行部毎の前記第２の演算処理に基づき、第３の演算処理を決定し、前記演算実行部において実行する演算処理を前記第３の演算処理に更新し、
前記Ｎ個の個別演算決定部のいずれかは、前記Ｐ個以下の前記Ｋ個の演算実行部の各々の前記第２の演算処理を決定し、
前記Ｎ個の個別演算決定部の夫々は、前記演算実行部の各々に応じた前記第２の演算処理を時分割で順次決定する、
ことを特徴とする信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理装置および信号処理方法に関する。
【背景技術】
【０００２】
近年、次世代の光通信技術として、コヒーレント光受信方式とデジタル信号処理技術を組み合わせたデジタルコヒーレント光受信方式が注目されている。また、デジタルコヒーレント光受信方式が用いられる光通信システムにおいて、互いに直交するＨｏｒｉｚｏｎｔａｌ（Ｈ）偏波およびＶｅｒｔｉｃａｌ（Ｖ）偏波を使用する偏波多重が行われることがある。偏波多重技術を用いることにより、偏波あたりの伝送レートを減らしながらも高速な通信を実現ことが可能となる。
【０００３】
偏波多重技術を用いたコヒーレント光通信において、伝送路を介して送信された偏波多重信号は、受信側で偏波分離が行われる。偏波分離回路は、例えば、２×２型のバタフライ型Ｆｉｎｉｔｅ  Ｉｍｐｕｌｓ  Ｒｅｓｐｏｎｓｅ（ＦＩＲ）フィルタにより実現される。
【０００４】
このようなバタフライ型ＦＩＲフィルタを用いて偏波分離を行う際には、出力信号を目標値に近づけるように、各ＦＩＲフィルタの係数を更新する手法が用いられる。
出力信号を目標値に近づけるようにフィルタの係数を更新することにより偏波分離を行う手法としては、以下のような方法が知られている。例えば、Ｃｏｎｓｔａｎｔ  Ｍｏｄｕｌｕｓ  Ａｌｇｏｒｉｔｈｍ（ＣＭＡ）法、Ｍｕｌｔｉ−Ｍｏｄｕｌｕｓ  Ａｌｇｏｒｉｔｈｍ（ＭＭＡ）法、Ｒａｄｉｕｓ  Ｄｉｒｅｃｔｅｄ  Ｅｑｕａｌｉｚａｔｉｏｎ（ＲＤＥ）法などである。（例えば、特許文献１、非特許文献１〜３参照）
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２９６５９６号公報
【非特許文献】
【０００６】
【非特許文献１】“Blind Equalization Using the Constant Modulus Criterion”, C, Richard Johnson, Jr. et al, in Proceedings of the IEEE, vol.86, no.10, Oct. 1998
【非特許文献２】“A New Dual-Mode Approach to Blind Equalization Of QAM Signals”, M. Shahmohammadi and M.H. Kahaei, Proc. IEEE 8th Int’l Symp. Computers & Communication, 2003, pp. 277-281.
【非特許文献３】“Blind Equalization Based on Radius Directed Adaptation”, Michel J. Ready and Richard P. Gooch, Proc. IEEE ICASSP, Apr. 1990, pp. 1699-1702.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、実装上の回路制約により、偏波分離回路は並列展開し実装されるものと考えられる。具体的には、伝送レートが高いときは、１つの偏波分離回路が実装された大規模集積回路に入力しても現在の技術では処理が困難な信号である。このため、このような多数並列展開された偏波分離回路にそれぞれ分配することにより、１つの偏波分離回路が処理する信号の周波数を下げ、処理を可能にする。このとき、偏波分離回路においては、クロック毎にフィルタ係数を用いた演算を行わなければならないため、並列展開された偏波分離回路の全て（全レーン）に関して、例えばバタフライ型ＦＩＲフィルタを実装する必要がある。
【０００８】
一方、偏波分離を行う際に、フィルタの係数を更新する上記のような手法を用いるためには、最適な偏波状態を検出・制御するため、フィルタの係数の更新を制御する更新制御回路が必要となる。このため、更新制御回路も、偏波分離回路の全レーンに実装することが考えられる。
【０００９】
ところが、この更新制御回路に関しては、現状の集積回路に関する技術水準や、他の信号処理回路との兼ね合いで、実装数を減らす必要が生ずる場合がある。しかし、更新制御回路の実装数を減らすと、出力信号が十分に制御されず、偏波分離に関しての十分な特性が得られないという問題がある。
【００１０】
このように、入力信号に関して演算処理を行い、その結果に応じて演算処理を更新してさらに更新後の演算処理を繰り返す信号処理回路において、演算処理の更新を制御する更新制御回路を設ける場合に、同様な問題が生ずる。すなわち、演算処理を行う回路の数に比べて少ない数の更新制御回路しか設けられない場合に、出力特性の劣化が生じてしまうという問題である。
【００１１】
そこで、入力信号に演算処理を実行する信号処理回路について、演算を行う回路の数に比べて少ない数しか演算処理の更新制御回路を設けられない場合に、出力特性の劣化を抑制することが可能な、信号処理回路及び信号処理方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
ひとつの態様である信号処理回路は、２以上のＰ個の適応等化フィルタ、Ｐ個以下のＮ個の個別演算決定部、及び更新部を有する。適応等化フィルタは、夫々の入力信号に対して第１の演算処理を実行して出力信号を出力する。個別演算決定部は、前記第１の演算処理による前記出力信号の値と予め与えられた前記出力信号の目標値との差を減少させるための第２の演算処理を、前記演算実行部毎に決定する。更新部は、前記個別演算決定部が決定した前記演算実行部毎の第２の演算処理に基づき、第３の演算処理を決定し、前記演算実行部の演算処理を前記第３の演算処理に更新する。Ｐ個以下の前記Ｋ個の演算実行部の各々は、前記Ｎ個の前記個別演算決定部のいずれかにより前記第２の演算処理を決定され、前記Ｎ個の個別演算決定部の夫々は、前記演算実行部の各々に応じた前記第２の演算処理を時分割で順次決定する。
【００１３】
別の態様である信号処理方法では、２以上のＰ個設けられる演算実行部が、夫々の入力信号に対して第１の演算処理を実行して出力信号を出力する。前記Ｐ個以下のＮ個設けられる個別演算決定部は、前記第１の演算処理による前記出力信号の値と予め与えられた前記出力信号の目標値との差を減少させるための第２の演算処理を、前記演算実行部毎に決定する。更新部は、前記個別演算決定部が決定した前記演算実行部毎の前記第２の演算処理に基づき、第３の演算処理を決定し、前記演算実行部において実行する演算処理を前記第３の演算処理に更新する。前記Ｎ個の個別演算決定部のいずれかは、前記Ｐ個以下の前記Ｋ個の演算実行部の各々の前記第２の演算処理を決定する。また、前記Ｎ個の個別演算決定部の夫々は、前記演算実行部の各々に応じた前記第２の演算処理を時分割で順次決定する。
【発明の効果】
【００１４】
上記態様の信号処理装置及び信号処理方法によれば、演算を実行する回路に比べて少ない数しか演算処理の更新制御回路を設けられない場合も、出力特性の劣化を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施の形態による光通信システムの構成の一例を示す図である。
【図２】第１の実施の形態によるデジタル信号処理回路の構成の一例を示す図である。
【図３】適応等化フィルタと係数算出回路とを備えた偏波分離回路の構成の一例を示す図である。
【図４】第１の実施の形態による適応等化フィルタの構成の一例を示す図である。
【図５】第１の実施の形態によるＦＩＲフィルタの構成の一例を示す図である。
【図６】第１の実施の形態によるＳ／Ｐ及びデジタル信号処理回路の構成の一例を示す図である。
【図７】適応等化フィルタとエラー算出回路を１対１に設けた偏波分離回路の構成を示す図である。
【図８】第１の実施の形態による偏波分離回路の構成および処理を説明する図である。
【図９】偏波分離回路の出力の信号品質の遅延時間及び平均数依存性を示す図である。
【図１０】第１の実施の形態による信号処理方法のタイムチャートである。
【図１１】第１の実施の形態による偏波分離回路の出力の信号品質を示す図である。
【図１２】変形例１による偏波分離回路の構成および処理を説明する図である。
【図１３】変形例１による信号処理方法のタイムチャートである。
【図１４】第２の実施の形態による偏波分離回路の構成および処理を説明する図である。
【図１５】適応等化フィルタの構成の変形例を示す図である。
【発明を実施するための形態】
【００１６】
（第１の実施の形態）
以下、図面を参照しながら、本発明の第１の実施の形態による信号処理回路について説明する。本実施の形態においては、信号処理回路として、デジタルコヒーレント光受信器におけるデジタル信号処理回路を例として説明する。
【００１７】
図１は、デジタルコヒーレント送受信器を搭載した光通信システム１の構成の一例を示す図である。図１に示すように、光通信システム１は、Ｄｕａｌ  Ｐｏｌａｒｉｚａｔｉｏｎ−Ｑｕａｄｒａｔｕｒｅ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ（ＤＰ−ＱＰＳＫ）変調を用いた通信システムである。
【００１８】
光通信システム１は、光送信器１０、光受信器３０を有しており、伝送路５によって接続されている。光送信器１０は、送信信号処理回路１２、光源１４、偏波分離器１６、位相変調器１８、位相シフタ２０、合成器２２を有している。
【００１９】
送信信号処理回路１２は、本実施の形態においては、例えば、送信データ３を、４列に並列展開する回路である。光源１４は、所定の波長の連続光を出力する例えば半導体レーザである。偏波分離器１６は、光源１４から出力される光を、直交する偏波成分に分離する素子である。位相変調器１８は、送信信号処理回路１２からの出力信号により光源１４の光を位相変調する回路である。本実施の形態においては、ＤＰ−ＱＰＳＫ変調を用いているため、４つの位相変調器１８が設けられている。位相シフタ２０は、互いに直交する偏波成分の夫々をπ／２シフトする位相調整器である。合成器２２は、入力された光を合成する素子である。
【００２０】
光受信器３０は、局部発振光源３２、偏波ダイバシティ９０°ハイブリッド回路（以下、偏波ダイバシティ回路という）３４、光検出器３６、Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ（ＡＤ）コンバータ３８、デジタル信号処理回路４０、受信信号処理回路４２を有している。局部発振光源３２は、光源１４と同じ、またはほぼ同じ波長の局部発振光を出力する、例えば半導体レーザである。偏波ダイバシティ回路３４は、伝送路５を介して入力された光信号と、局部発振光源３２から入力された光とに基づき、光信号を出力する。すなわち、偏波ダイバシティ回路３４は、水平偏波（Ｈ偏波という）のＩ（Ｉｎ  Ｐｈａｓｅ）成分光信号およびＱ（Ｑｕａｄｒａｔｕｒｅ  Ｐｈａｓｅ）成分光信号、並びに垂直偏波（Ｖ偏波という）のＩ成分光信号およびＱ成分光信号を出力する。
【００２１】
光検出器３６は、偏波ダイバシティ回路３４の夫々の出力毎の光信号を検出して電気信号に変換する検出器であり、夫々の信号毎に設けられている。ＡＤコンバータ３８は、入力されたアナログ信号をデジタル信号に変換する回路である。
【００２２】
デジタル信号処理回路４０は、光信号を表すデジタル信号を処理する。なお、デジタル信号処理回路４０の処理については、後で図２を参照しながら説明する。受信信号処理回路４２は、デジタル信号処理回路４０で処理された信号から、光送信器１０で送信された送信データ３を再生するための処理を行い、受信データ７として出力する回路である。
【００２３】
この光通信システム１では、光送信器１０において光源１４により生成される光が、偏波分離器１６で直交する偏波成分に分離される。分離されたＨ偏波およびＶ偏波の各光が更に２分岐されて、４つの位相変調器１８にそれぞれ与えられる。各位相変調器１８に入力された光は、送信信号処理回路１２で処理された送信信号に従って位相変調され、さらに各偏波に対応した１組の光のうちの一方の位相が、位相シフタ２０でπ／２シフトされた後、合成器２２で各々の光が合成される。これにより４ビット符号化された光信号が光送信器１０から伝送路５を介して光受信器３０まで伝送される。
【００２４】
光受信器３０では、伝送路５からの光信号と局部発振光源３２から出力される局部発振光とが偏波ダイバシティ回路３４に与えられる。偏波ダイバシティ回路３４の出力は、Ｈ偏波およびＶ偏波毎にＩ、Ｑ成分の計４本の信号である。偏波ダイバシティ回路３４の出力光は、光検出器３６で電気信号に変換される。電気信号に変換された信号がＡＤコンバータ３８でＡＤ変換された後に、デジタル信号処理回路４０に入力される。デジタル信号処理回路４０及び受信信号処理回路４２は、ＡＤ変換された信号について、４ビット符号復調処理を行う。
【００２５】
以上のように、光通信システム１においては、１シンボル時間で４ビットの情報が、光送信器１０及び光受信器３０の間で伝送される。なお、図１においては、光送信器１０で符号化処理される４ビットの送信データ３をＡ、Ｂ、Ｃ、Ｄとし、光受信器１３００で再生された４ビットの受信データ７をＡ’、Ｂ’、Ｃ’、Ｄ’としている。
【００２６】
図２は、デジタル信号処理回路４０の構成の一例を示す図である。デジタル信号処理回路４０は、波形歪み補償回路５２、偏波分離回路５４、Ｈ偏波用位相同期回路５６、Ｖ偏波用位相同期回路５８、Ｈ偏波用識別回路６０、Ｖ偏波用識別回路６２、及び差動受信回路６４を有している。
【００２７】
波形歪み補償回路５２は、例えば、伝送路５で生じる信号の波形歪みを補償する回路である。偏波分離回路５４は、受信信号を偏波ダイバシティ回路３４が分離した信号に基づき、偏波回転、偏波モード分散（Ｐｏｌａｒｉｚａｔｉｏｎ  Ｍｏｄｅ  Ｄｉｓｐｅｒｓｉｏｎ：ＰＭＤ）などの影響を低減して、偏波分離を行うための回路である。
【００２８】
Ｈ偏波用位相同期回路５６、Ｖ偏波用位相同期回路５８は、偏波分離回路５４で偏波分離された２つの信号について、それぞれ位相同期を行う回路である。Ｈ偏波用識別回路６０、Ｖ偏波用識別回路６２は、夫々Ｈ偏波用位相同期回路５６、Ｖ偏波用位相同期回路５８の出力信号に基づき、信号を識別する回路である。差動受信回路６４は、Ｈ偏波用識別回路６０、およびＶ偏波用識別回路６２に基づき復調された１つのデータ信号を生成する回路である。
【００２９】
以下、図３から図５を参照しながら、偏波分離回路５４の構成例について説明する。図３は、図２の偏波分離回路５４の一例として、適応等化フィルタ８０と係数算出回路８２を備えた偏波分離回路５４ａを示す図である。図４は、適応等化フィルタ８０の構成の一例を示す図である。図５は、ＦＩＲフィルタの構成の一例を示す図である。
【００３０】
図３に示すように、適応等化フィルタ８０は、例えば、Ｈ偏波およびＶ偏波の入力信号を入力され、所定の演算を実行することにより、偏波分離されたＨ偏波およびＶ偏波の出力信号を出力する演算回路である。
【００３１】
図４に示すように、適応等化フィルタ８０の一例として、バタフライ型フィルタ７８を適用することができる。バタフライ型フィルタ７８は、例えば、２つの入力信号から２つの出力信号を偏波分離する場合に用いる、２×２のバタフライ行列で構成されるフィルタである。バタフライ型フィルタ７８は、４つのＦＩＲフィルタｈｘｘ、ｈｙｘ、ｈｘｙ、ｈｙｙ、及び二つの加算器７１、７３を有している。加算器７１は、ＦＩＲフィルタｈｘｘおよびＦＩＲフィルタｈｘｙと接続されており、加算器７３は、ＦＩＲフィルタｈｙｘおよびＦＩＲフィルタｈｙｙと接続されている。
【００３２】
バタフライ型フィルタ７８において、ＦＩＲフィルタｈｘｘ、ｈｙｘには、例えばＨ偏波が入力され、ＦＩＲフィルタｈｘｙ、ｈｙｙには、例えばＶ偏波が入力される。加算器７１は、ＦＩＲフィルタｈｘｘと、ＦＩＲフィルタｈｙｘとの出力信号を加算して出力し、加算器７３は、ＦＩＲフィルタｈｘｙとＦＩＲフィルタｈｙｙとの出力信号を加算して出力することにより、２つの入力信号から２つの出力信号が偏波分離される。
【００３３】
図５に示すように、図４のバタフライ型フィルタ７８に備えられるＦＩＲフィルタｈｘｘは、例えば、乗算器７５とすることができる。乗算器７５には、入力信号と、係数とが入力され、入力信号と係数とが乗算された出力信号が出力される。バタフライ型フィルタ７８の他のＦＩＲフィルタｈｙｘ、ｈｘｙ、ｈｙｙも、同様の構成とすることができる。なお、図５のＦＩＲフィルタｈｘｘのみが、適応等化フィルタ８０に備えられている構成を用いることも可能である。この場合には、係数算出回路８５は、１回の計算で一つの係数ｗ（ｒ＋１）を算出することになる。
【００３４】
図３に戻って、適応等化フィルタ８０は、例えば伝送路５において生ずる偏波変動に追従させるため、なんらかの最適偏波状態の検出・制御法が必要となる。このため、図３の例では係数算出回路８２が設けられている。
【００３５】
係数算出回路８２は、適応等化フィルタ８０における演算のためのフィルタ係数を、適応等化フィルタ８０の出力信号の値と目標値との差に基づき更新する回路である。係数算出回路８２には、例えば、特許文献１並びに非特許文献１−３に記載されているＣＭＡ法、ＭＭＡ法、ＲＤＥ法などを適用することができる。
【００３６】
例えば、ＣＭＡ法は、出力信号の振幅変調成分がゼロとなるように適応フィルタのタップ係数を更新する。ＣＭＡ法は、波形が大きく劣化した状態でも適用が可能で柔軟性が高く、またアルゴリズムが簡単で実装が容易という特長があるため、偏波多重ＱＰＳＫ変調方式の偏波分離法として、これまでもっとも広く用いられている。１６Ｑｕａｄｒａｔｕｒｅ  Ａｍｐｌｉｔｕｄｅ  Ｍｏｄｕｒａｔｉｏｎ（ＱＡＭ）変調などの振幅変調を持つ多値信号に対しても偏波分離法が広く研究されており、代表的な手法としてＭＭＡやＲＤＥなどのＣＭＡをエンハンスした方式が提案されている。
【００３７】
本実施の形態では、係数算出回路８２は、係数算出にＣＭＡ方式を採用している場合を示しており、下記の式１により係数の更新を行う。
ｗ（ｒ＋１）＝ｗ（ｒ）＋ｓｔｅｐ＿ｓｉｚｅ×Ｅｒｒｏｒ＿ｓｉｇｎａｌ×ｃｏｎｊ（Ｘ）・・・（式１）
ここで、ｒは更新回数に関係する変数、ｗ（ｒ）は、現在のフィルタ係数（の組：以下まとめて、フィルタ係数という）、ｗ（ｒ＋１）は、次のフィルタ係数である。また、ｓｔｅｐ＿ｓｉｚｅは、調整係数、Ｅｒｒｏｒ＿ｓｉｇｎａｌは、出力信号の期待する振幅と現在の振幅との差分、ｃｏｎｊ（Ｘ）は、入力の複素共役を示す。
【００３８】
例えば、図５のＦＩＲフィルタｈｘｘの構成を図４の全てのＦＩＲフィルタｈｘｘ、ｈｙｘ、ｈｘｙ、ｈｙｙに適用した場合、バタフライ型フィルタ７８の係数は４種類となる。このとき、係数ｗ（ｒ）、ｗ（ｒ＋１）は、４つ一組の係数として算出される。
【００３９】
このように、係数の更新は、各適応等化フィルタ８０に備えられるフィルタの全てに必要となる。また、実際にこれらの信号処理部を集積回路に実装する際には、係数算出回路８２が、フィルタの係数を最適な状態にするための演算を行い、適応等化フィルタ８０にフィードバックするまでの演算遅延が発生する。この演算遅延は、これらの適応等化フィルタ８０、係数算出回路８２等の実装を行う際の回路制約によって発生する。以下、この遅延をフィードバック遅延という。図３の例では、破線で示された矢印のように、係数算出回路８２により適応等化フィルタ８０の係数が更新されるまでにフィードバック遅延ｔを要している。
【００４０】
ところで、上述のような偏波分離回路５４は、実装上の回路制約により、並列展開し実装されるものと考えられる。例えば、１０Ｇｂｐｓで入力された信号を１つの偏波分離回路５４が実装された集積回路（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ：ＬＳＩ）に入力しても、現在のテクノロジでは処理することは困難である。このため、例えば１００個に並列展開された偏波分離回路にそれぞれ１００Ｍｂｐｓを分配することによって、処理を可能にすることが考えられる。
【００４１】
図６は、第１の実施の形態によるＳｅｒｉａｌ  Ｐａｒａｌｌｅｌ変換回路（以下、Ｓ／Ｐという）及びデジタル信号処理回路の構成の一例を示す図である。上記のように、信号を並列展開してデジタル信号処理回路４０に入力するために、図６に示すように、例えばＳ／Ｐ７０−１〜７０−４（以下、まとめて、あるいは代表してＳ／Ｐ７０ともいう）を設ける。Ｓ／Ｐ７０は、図１、図２に示した、ＡＤコンバータ３８とデジタル信号処理回路４０との間に備えられる。
【００４２】
図６に示すように、図示の例では４つのＳ／Ｐ７０が設けられており、夫々、各ＡＤコンバータ３８からの信号が入力される構成である。すなわち、Ｈ偏波およびＶ偏波毎のＩ、Ｑ成分（Ｈ＿Ｉ、Ｈ＿Ｑ、Ｖ＿Ｉ、Ｖ＿Ｑ）の計４本の信号である。デジタル信号処理回路４０は、波形歪み補償回路５２−Ｈ１〜５２−ＨＰ（Ｐは、並列展開数であり、Ｐ≧２の整数）、波形歪み補償回路５２−Ｖ１〜５２−ＶＰ、偏波分離回路５４−１〜５４−Ｐ等を備えている。
【００４３】
Ｓ／Ｐ７０は、１つの信号をＰ個に並列展開して出力する回路である。図６の例では、例えば、Ｓ／Ｐ７０−１は、Ｈ偏波のＩ成分が入力され、Ｈ偏波のＩ成分をＰ個に並列展開した信号を出力する回路である。同様に、Ｓ／Ｐ７０−２は、Ｈ偏波のＱ成分が入力され、Ｓ／Ｐ７０−３は、Ｖ偏波のＩ成分が入力され、Ｓ／Ｐ７０−４は、Ｖ偏波のＱ成分が入力され、それぞれ、Ｐ個に並列展開した信号を出力する回路である。
【００４４】
波形歪み補償回路５２−Ｈ１〜５２−ＨＰは、それぞれＰ個に並列展開されたＨ偏波のＩ、Ｑ成分の波形歪みを補償する回路である。波形歪み補償回路５２−Ｖ１〜５２−ＶＰは、それぞれＰ個に並列展開されたＶ偏波のＩ、Ｑ成分の波形歪みを補償する回路である。偏波分離回路５４−１〜５４−Ｐは、それぞれＰ個に並列展開されたＨ偏波、Ｖ偏波を偏波分離する回路である。
【００４５】
以下、図６における各部の動作について説明する。Ｓ／Ｐ７０−１、７０−２は、入力されたＨ偏波のＩ、Ｑ成分の信号を、Ｐ個に並列展開して出力する。出力された信号Ｈ＿Ｉｐ、Ｈ＿Ｑｐ（ｐは、１≦ｐ≦Ｐの整数）は、それぞれ波形歪み補償回路５２―Ｈｐに入力される。Ｓ／Ｐ７０−３、７０−４は、入力されたＶ偏波のＩ、Ｑ成分の信号を、Ｐ個に並列展開して出力する。出力された信号Ｖ＿Ｉｐ、Ｖ＿Ｑｐは、それぞれ波形歪み補償回路５２―Ｖｐに入力される。偏波分離回路５４−ｐには、信号Ｈ＿Ｉｐ、Ｈ＿Ｑｐ、Ｖ＿Ｉｐ、Ｖ＿Ｑｐが入力され、偏波分離されたＨ偏波信号及びＶ偏波信号が出力される。よって、偏波分離回路５４からは、それぞれＰ個に並列展開されたＨ偏波信号と、Ｖ偏波信号が出力される。
【００４６】
ところで、偏波分離回路５４では、例えば、バタフライ型フィルタ７８等の適応等化フィルタ８０は、クロック毎に入力信号にフィルタ係数を乗算する演算を行う。このため、並列展開された偏波分離回路５４の全レーンに関して、適応等化フィルタ８０が実装される。
【００４７】
図７は、偏波分離回路５４ｂの例を示す図である。偏波分離回路５４ｂでは、偏波分離回路５４の全レーンについて、適応等化フィルタ８０と係数算出回路８２が実質的に実装されている。具体的には、偏波分離回路５４ｂは、Ｐ個の適応等化フィルタ８０−１、・・・、８０−Ｐ（まとめて適応等化フィルタ８０−ｐともいう）と、Ｐ個のエラー算出回路８５−１、・・・、８５−Ｐ（まとめてエラー算出回路８５−ｐともいう）、１つの平均化回路８７、係数更新回路８９を有している。
【００４８】
偏波分離回路５４ｂでは、エラー算出回路８５−ｐは、それぞれ適応等化フィルタ８０−ｐへの入力信号と、適応等化フィルタ８０−ｐの出力信号とが入力されている。また、全てのエラー算出回路８５−ｐは、平均化回路８７に接続され、平均化回路８７は、係数更新回路８９と接続されている。
【００４９】
ここで、エラー算出回路８５は、各レーンにおいてエラー信号Ｅｓ（ｐ）を算出する回路である。エラー信号Ｅｓ（ｐ）は、下記の式２で表される。
Ｅｓ（ｐ）＝ｓｔｅｐ＿ｓｉｚｅ×ｅｒｒｏｒ＿ｓｉｇｎａｌ（ｐ）×ｃｏｎｊ（Ｘ）
・・（式２）
ｓｔｅｐ＿ｓｉｚｅは、調整係数、Ｅｒｒｏｒ＿ｓｉｇｎａｌ（ｐ）は、適応等化フィルタ８０−ｐの出力信号の期待する振幅と現在の振幅との差分、ｃｏｎｊ（Ｘ）は、出力の複素共役を示す。
【００５０】
平均化回路８７は、算出された全てのエラー信号Ｅｓ（ｐ）の和をとって平均し、平均信号Ｅａｖを算出する回路である。ここで、Ｅａｖは、下記の式３で表される。
Ｅａｖ＝（Ｅｓ（１）＋・・・＋Ｅｓ（Ｐ））／Ｐ・・・（式３）
【００５１】
係数更新回路８９は、平均信号Ｅａｖに基づき次（ｒ＋１）の係数を算出し、適応等化フィルタ８０にフィードバックする回路である。このとき、次の係数ｗ（ｒ＋１）は、現在の係数ｗ（ｒ）を用いて、下記の式４のように表される。
ｗ（ｒ＋１）＝ｗ（ｒ）＋Ｅａｖ・・・（式４）
ｒは、係数の更新回数に関係する変数である。
【００５２】
ところで、図７のエラー算出回路８５は、全レーンの内、１レーンのみ、または数レーンだけ実装するといった具合に、数を減らして実装する必要がある場合がある。この場合には、複数レーンに対し１つのエラー算出回路８５を実装し、エラー算出回路８５が実装されない適応等化フィルタ８０に関して、その出力信号に基づいた係数を更新するための計算を行わないという、間引き処理を行うことが考えられる。ＣＭＡなどの手法では、間引き処理を行うと、偏波分離性能が劣化するといった現象や、係数の更新が偏波回転に追従できない、ノイズに対して特性が劣化してしまう、といった現象が発生する。このため、一般的には、できる限り多くのレーンにエラー算出回路８５を実装できた方がよい。
【００５３】
図８は、偏波分離回路５４ｃの構成及び処理動作を示す図である。偏波分離回路５４ｃは、複数の適応等化フィルタ８０に対して１つのエラー算出回路８５を配置した構成である。図８に示すように、偏波分離回路５４ｃは、並列展開数Ｐ個の適応等化フィルタ８０−ｐ（ｐは、１≦ｐ≦Ｐの整数）を備えている。また、偏波分離回路５４ｃは、エラー算出回路８５、及び平均化回路８７、係数更新回路８９を備えている。エラー算出回路８５は、共有数Ｍ（Ｍは、Ｐの約数）個の適応等化フィルタ８０―ｐに対して１個の割合で備えられ、実装数は、Ｐ／Ｍ＝Ｎ個（Ｎは、Ｐの約数）である。偏波分離回路５４ｃの本実施の形態による動作については後述する。
【００５４】
以下、共有するエラー算出回路８５−ｎ（ｎは、１≦ｎ≦Ｐ／Ｍの整数）に対応させて、適応等化フィルタ８０−ｐを、適応等化フィルタ８０−ｎ（α）（αは、１≦α≦Ｍの整数）ともいう。
【００５５】
偏波分離回路５４ｃでは、エラー算出回路８５−ｎは、それぞれ適応等化フィルタ８０−ｎ（α）への入力信号と、適応等化フィルタ８０−ｎ（α）の出力信号とが入力されている。また、全てのエラー算出回路８５−ｎは、平均化回路８７に接続され、平均化回路８７は、係数更新回路８９と接続されている。偏波分離回路５４ｃの本実施の形態による動作については後述する。
【００５６】
まず、偏波分離回路５４ｃにおいて、本実施の形態による信号処理方法を適用しない場合の間引き処理について説明する。この処理では、エラー算出回路８５−１は、Ｍ個の適応等化フィルタ８０−１（１）〜８０−１（Ｍ）に対応して備えられており、例えば、適応等化フィルタ８０−１（１）の出力信号に基づきエラー信号Ｅｓ（１）を算出する。他の（（Ｐ／Ｍ）−１）個のエラー算出回路８５は、同様に、それぞれ例えば適応等化フィルタ８０−ｎ（１）の出力信号に基づき、エラー信号Ｅｓ（ｎ）を算出する。エラー信号Ｅｓ（ｎ）を算出する際に用いる出力信号は、Ｍ個の適応等化フィルタ８０−ｎ（１）〜８０−ｎ（Ｍ）のうちの他の１つでもよい。
【００５７】
エラー信号平均化回路８７は、（Ｐ／Ｍ）個のエラー算出回路８５―ｎにより算出された（Ｐ／Ｍ）個のエラー信号Ｅｓを合算して平均し、平均信号Ｅａｖを算出する。この場合の平均信号Ｅａｖは、下記の式５で表される。
Ｅａｖ＝（Ｅｓ（１）＋・・・＋Ｅｓ（Ｐ／Ｍ））／（Ｐ／Ｍ）・・・（式５）
係数更新回路８９は、平均化回路８７が算出した平均信号Ｅａｖに基づき、上記式４を用いて、次の、各適応等化フィルタ８０−ｐの係数を更新する。
【００５８】
ここで、係数の更新のために平均されたエラー信号Ｅｓ（ｎ）の個数を、平均数Ｌということにする。図７の例では、平均数Ｌ＝Ｐ／Ｍとなる。このとき、係数更新のためのフィードバックに要する遅延をフィードバック遅延ｔとすれば、並列展開数Ｐや平均数Ｌの値に係らず、更新間隔は時間ｔとなる。
【００５９】
図９は、上記のような間引き処理の方法で係数の更新を行った場合について、出力信号の品質を、フィードバック遅延ｔ、平均数Ｌを変化させて計算した結果を示した図である。図９には、ＲＤＥ方式を用いた場合の並列展開数Ｐ＝６４において、フィードバック遅延ｔ＝１、５、１０、平均数Ｌ＝１６、３２、６４の場合の計９通りの組み合わせに関して、信号品質をＱペナルティで示している。
【００６０】
Ｑペナルティとは、信号の劣化を表す値である。ここではフィードバック遅延ｔ＝１、平均数Ｌ＝６４の条件のときの信号品質を表すＱ値＝Ｑ０を基準（Ｑペナルティ＝０）とする。Ｑペナルティが小さいほど、信号品質が良好なことを示す。ある条件の場合のＱ値＝Ｑは、例えば、下記の式６で表される。
【数１】
2014050056.tif 000003
ここで、ＢＥＲは、ビットエラーレートを表す。このとき、Ｑペナルティ＝Ｑｐは、下記の式７で表される。
Ｑｐ＝Ｑ−Ｑ０・・・（式７）
【００６１】
図９において、縦軸は、Ｑペナルティを表し、横軸は、フィードバック遅延ｔおよび平均数Ｌを表している。図９に示すように、Ｑペナルティは、フィードバック遅延ｔの増加、および平均数Ｌの減少に伴い増加する。また、直線９４〜９８に示すように、フィードバック遅延ｔが、１、５、１０と同様の変化であるにもかかわらず、平均数Ｌが、６４、３２、１６と減少すると、直線の傾きが明らかに増加している。これは、図９に示した条件において、Ｑペナルティに対しては、フィードバック遅延ｔよりも平均数Ｌの影響の方が大きいことを示している。
【００６２】
上記のように、Ｑペナルティは、平均数Ｌが並列展開数Ｐに近い大きな数の場合には、フィードバック遅延ｔによる影響をあまり受けない。本実施の形態では、この特徴を活かす偏波分離回路５４の構成とする。すなわち、エラー算出回路８５を適応等化フィルタ８０の全レーンに実装できない場合でも、複数の適応等化フィルタ８０でエラー算出回路８５を共有する。そして、各適応等化フィルタ８０−ｐに基づきエラー信号を算出し、平均化回路８７で平均して、係数更新回路８９が更新する係数を算出するようにすれば、従来よりもＱ値、偏波変動追従性能を向上させることが期待される。
【００６３】
次に、図８及び図１０を参照しながら、偏波分離回路５４ｃの本実施の形態による動作を説明する。図１０は、１つのエラー算出回路８５を複数の適応等化フィルタ８０で共有する場合の信号処理方法のタイムチャートである。本実施の形態による偏波分離回路５４ｃにおいては、適応等化フィルタ８０よりも少ない数のエラー算出回路８５しか配置せずに、複数の適応等化フィルタ８０の出力信号に基づき、一つのエラー算出回路８５を共有してエラー信号を算出する。本実施の形態によるエラー算出回路８５の共有の手法は、時分割である。
【００６４】
図８において、矢印９０、９１は、係数更新の流れを示している。この例では各回路の処理時間は１クロックであり、エラー算出回路８５のみ、処理時間を２クロックとしている。また、その地点に到達するまでの処理クロック数を例として括弧書きで表している。
【００６５】
上述のように、偏波分離回路５４ｃでは、共有数Ｍ個の適応等化フィルタ８０で一つのエラー算出回路８５を共有する。すなわち、破線で示した矢印９０のように、まず、適応等化フィルタ８０−１が、予め定められた係数Ｗ（１）により出力信号を出力する。この出力までに要する時間は、矢印９０の下に括弧書き（１）で示すように、１クロックであるとする。
【００６６】
次に、出力された信号に基づきエラー算出回路８５−１は、エラー信号Ｅｓを算出する。ここで、適応等化フィルタ８０−ｎ（α）（αは、１≦α≦Ｍの整数、ｎは、１≦ｎ≦Ｐ／Ｍの整数）は、エラー算出回路８５−ｎを共有する適応等化フィルタ８０を表す。また、適応等化フィルタ８０−ｎ（α）の出力信号に基づきエラー算出回路８５−ｎにより算出されたエラー信号は、エラー信号Ｅｓ（ｎ（α））とする。エラー信号Ｅｓ（ｎ（α））は、下記の式８で計算される。
Ｅｓ（ｎ（α））＝ｓｔｅｐ＿ｓｉｚｅ×Ｅｒｒｏｒ＿ｓｉｇｎａｌ（ｎ（α））×ｃｏｎｊ（Ｘ）・・・（式８）
ｓｔｅｐ＿ｓｉｚｅは、調整係数、Ｅｒｒｏｒ＿ｓｉｇｎａｌ（ｎ（α））は、適応等化フィルタ８０−ｎ（α）の出力信号の期待する振幅と現在の振幅との差分、ｃｏｎｊ（Ｘ）は、入力の複素共役を示す。
【００６７】
エラー算出回路８５−１では、エラー信号Ｅｓ（１（１））の算出に２クロック必要であり、その結果、矢印９０の脇に括弧書き（３）で示すように、３クロック目にエラー信号Ｅｓ（１（１））が出力されるとする。同様に、エラー算出回路８５−ｎでは、エラー信号Ｅｓ（ｎ（１））の算出に２クロック必要であり、その結果、矢印９０の脇に括弧書き（３）で示すように、３クロック目にエラー信号Ｅｓ（ｎ（１））が出力される。
【００６８】
平均化回路８７は、各エラー算出回路８５−ｎで算出されたエラー信号Ｅｓ（ｎ（１））を合算し平均する。まず、平均化回路８７は、エラー算出回路８５−１から出力されたエラー信号Ｅｓ（１（１））とともに、他の（（Ｐ／Ｍ）−１）個のエラー算出回路８５から出力されたエラー信号Ｅｓ（ｎ（１））を取得する。これらのエラー信号により平均信号Ｅａｖ（１）は、下記の式９で表される。
Ｅａｖ（１）＝（Ｅｓ（１（１））＋・・・＋Ｅｓ（Ｐ／Ｍ（１））／（Ｐ／Ｍ）・・・（式９）
平均化回路８７は、この平均信号Ｅａｖ（１）を４クロック目に出力するとする（図８の矢印９０の上の（４））。
【００６９】
係数更新回路８９は、平均化回路８７から出力された平均信号Ｅａｖ（１）を、現在の係数に加算して新しい係数を算出し、全ての適応等化フィルタ８０−ｐの係数を更新する。次の係数は、下記の式１０で表される。
ｗ（２）＝ｗ（１）＋Ｅａｖ（１）・・・（式１０）
このとき、矢印９０の下に括弧書き（５）で示したように、５クロック要するとする。すなわち、図８の例において、フィードバック遅延ｔ＝５である。
【００７０】
上記の処理に一部重複する時間に、エラー算出回路８５−ｎを共有する他の適応等化フィルタ８０−ｎ（２）の夫々の出力信号に応じて、次の処理が行なわれる。例えば、適応等化フィルタ８０−ｎ（１）に基づく処理に１クロック遅れて、適応等化フィルタ８０−ｎ（２）の出力信号に基づき、エラー算出回路８５−ｎによりエラー信号Ｅｓ（ｎ（２））が算出される。平均化回路８７は、１クロック前に算出されたエラー信号Ｅｓ（ｎ（１））にさらに各エラー信号Ｅｓ（ｎ（２））を合算して、全てを平均することにより、平均信号Ｅａｖ（１〜２）を算出する。係数更新回路８９は、平均化回路８７で平均された平均信号Ｅａｖ（１〜２）を、現在の係数に加算して新しい係数を算出し、全ての適応等化フィルタ８０の係数を更新する。
【００７１】
同様に、共有数Ｍのうちのα番目までの適応等化フィルタ８０−ｎ（１）〜８０−ｎ（α）の出力信号に基づくエラー信号Ｅｓ（ｎ（１））〜Ｅｓ（ｎ（α））の平均を、平均信号Ｅａｖ（１〜α）という。なお、平均信号Ｅａｖ（１）は、α＝１のときを示す。平均信号Ｅａｖ（１〜α）は、下記の式１１で表される。
Ｅａｖ（１〜α）＝［｛Ｅｓ（１（１））＋・・・＋Ｅｓ（Ｐ／Ｍ（１））｝＋・・・
＋｛Ｅｓ（α（１））＋・・・＋Ｅｓ（α（Ｐ／Ｍ））｝］／（Ｐ／Ｍ）
・・・（式１１）
【００７２】
またこのとき、次の係数ｗ（ｒ＋１）は、下記の式１２で表される。
ｗ（ｒ＋１）＝ｗ（ｒ）＋Ｅａｖ（１〜α）・・・（式１２）
【００７３】
同様に、エラー算出回路８５−ｎが、エラー信号Ｅｓ（ｎ（１））を算出してから（Ｍ―１）クロック遅れて、エラー算出回路８５−ｎを共有する他の適応等化フィルタ８０−ｎ（Ｍ）の夫々の出力信号に応じて、次の処理が行なわれる。一例として、エラー算出回路８５−１による処理を、一点鎖線の矢印９１で表している。
【００７４】
エラー算出回路８５−ｎは、エラー信号Ｅｓ（ｎ（１））算出処理に（Ｍ―１）クロック遅れて、適応等化フィルタ８０−ｎ（Ｍ）の出力信号に基づき、エラー信号Ｅｓ（ｎ（Ｍ））を算出する。このとき、例えば、図８のエラー算出回路８５−１近くの矢印９１の左に示すように、適応等化フィルタ８０−１が、処理を開始したときから（３＋（Ｍ―１））クロックが経過している。
【００７５】
平均化回路８７は、１クロック前までに算出されたエラー信号にさらにエラー信号Ｅｓ（ｎ（Ｍ））を合算して、全てを平均することにより、平均信号Ｅａｖ（１〜Ｍ）を算出する。このとき、平均化回路８７近くの矢印９１の下に示すように、（４＋（Ｍ―１））クロックが経過している。
【００７６】
係数更新回路８９は、平均化回路８７で平均された平均信号Ｅａｖ（１〜Ｍ）を、現在の係数に加算して新しい係数を算出し、全ての適応等化フィルタ８０−ｐの係数を更新する。すなわち、係数更新回路８９は、下記の式１３により、各適応等化フィルタ８０の係数を更新する。
ｗ（ｒ＋１）＝ｗ（ｒ）＋Ｅａｖ（１〜Ｍ）・・・（式１３）
このとき、図８の係数更新回路８９近くの矢印９１の上に示すように、（５＋（Ｍ―１））クロックが経過している。
【００７７】
上記処理を、図１０を参照しながらさらに説明する。図１０においては、共有数Ｍ＝４の場合について示し、一つのエラー算出回路８５―ｎを共有する適応等化フィルタ８０−ｎ（１）〜８０−ｎ（４）を、夫々１レーンから４レーンと表している。図１０に示すように、クロックに対して、例えば、適応等化フィルタ８０の各レーン１〜４の出力信号に基づくエラー信号、平均化回路８７の出力信号、係数更新回路８９の出力信号が時分割で出力されている。
【００７８】
エラー算出回路８５―ｎの出力信号としては、第１クロックｃｌ１でレーン１の出力信号に基づくエラー信号Ｅｓ（ｎ（１））が出力され、１クロック毎に第４クロックｃｌ４までにレーン４までのエラー信号Ｅｓ（ｎ（４））が出力される。
【００７９】
平均化回路８７の出力信号としては、第２クロックｃｌ２で平均信号Ｅａｖ（１）が算出される。平均信号Ｅａｖ（１）は、全てのエラー算出回路８５−ｎの各１レーンのエラー信号Ｅｓ（ｎ（１））を平均することにより算出される。第３クロックｃｌ３では、平均信号Ｅａｖ（１〜２）が算出される。平均信号Ｅａｖ（１〜２）は、全てのエラー算出回路８５−ｎの各１、２レーンのエラー信号Ｅｓ（ｎ（１））、Ｅｓ（ｎ（２））を平均することにより算出される。同様に、第５クロックでは、平均信号Ｅａｖ（１〜４）が算出される。平均信号Ｅａｖ（１〜４）は、全てのエラー算出回路８５−ｎの全レーンのエラー信号Ｅｓ（ｎ（１〜４））を平均することにより算出される。
【００８０】
係数更新回路８９の出力信号としては、第３クロックｃｌ３で、平均信号Ｅａｖ（１）に基づき係数が算出され、更新が行われる。以下同様に、第６クロックｃｌ６で、全てのレーンの平均信号Ｅａｖ（１〜４）に基づき、係数の更新が行われるまで、係数の都度更新が行われる。第６クロックｃｌ６以降は、更新をストップし、再びレーン１のからエラー算出を繰り返す。このとき、次の更新が行われるまで、係数は保持（ラッチ）される。保持される期間は、フィードバック遅延ｔに等しい。
【００８１】
なお、図１０の例では、エラー算出回路８５の処理が複数クロック要する時にも、パイプライン化し、１クロック毎に入力データを更新できるようにした例である。共有する適応等化フィルタ８０の数が大きくなるほど、エラー算出回路８５でのエラー信号算出のための待ち時間が多く発生する。上記のように、エラー算出回路８５の処理をパイプライン化した場合、エラー算出回路８５を共有する適応等化フィルタ８０の数を共有数Ｍとすれば、偏波分離回路５４ｃ全体のフィルタ係数のフィードバック遅延ｔｃは、ｔｃ＝ｔ＋（Ｍ−１）となり、エラー算出回路８５単体でのフィードバック遅延ｔより遅くなる。しかしながら、本実施の形態によれば、フィードバック遅延ｔｃ毎に、Ｐ個の全適応等化フィルタ８０に基づくエラー信号Ｅｓ（ｎ（α））が係数の更新に用いられる。
【００８２】
図１１は、本実施の形態による信号処理回路の効果を説明する図である。図１１において、縦軸は、Ｑペナルティ、横軸はフィードバック遅延ｔを示している。直線９４は、平均数Ｌ＝並列展開数Ｐ＝６４のときのＱペナルティのフィードバック遅延ｔに対する変化を示している。Ｑペナルティ１０２は、上述の間引き処理を行った場合の、フィードバック遅延ｔ＝５、平均数Ｌ＝１６の場合を示している。この例は、すなわち、４レーンの適応等化フィルタ８０に対して１つのエラー算出回路８５が設けられた場合の間引き処理におけるＱペナルティを示している。
【００８３】
Ｑペナルティ１０４は、図１０の処理を行った場合の偏波分離回路５４ｃの出力信号のＱペナルティを示している。上述のように、図１０の処理では、フィードバック遅延ｔｃ＝ｔ＋（Ｍ−１）＝５＋（４−１）＝８となっているが、平均数Ｌが６４となるため、Ｑペナルティは、直線９４上のフィードバック遅延ｔ＝８の場合に相当することを示している。このＱペナルティ１０４は、Ｑペナルティ１０２に比べて明らかに小さい。これは、エラー算出回路８５の時分割処理を用いることにより、信号品質の劣化が抑制できることを示している。
【００８４】
以上詳細に説明したように、第１の実施の形態による偏波分離回路５４ｃによれば、共有数Ｍ毎の適応等化フィルタ８０に対し、１つのエラー算出回路８５が設けられる。１つのエラー算出回路８５−ｎは、時分割で、Ｍ個の適応等化フィルタ８０に基づくエラー信号Ｅｓ（ｎ（α））を算出する。平均化回路８７は、算出されたエラー信号Ｅｓ（ｎ（α））をその都度平均して、平均信号Ｅａｖ（１〜α）を算出する。係数更新回路８９は、算出された平均信号Ｅａｖ（１〜α）に基づき、ｗ（ｒ＋１）＝ｗ（ｒ）＋Ｅａｖ（１〜α）により係数を更新する。これにより、全ての適応等化フィルタ８０は、フィードバック遅延ｔからｔｃまでの間の毎クロックに、その時点までに算出されたエラー信号Ｅｓ（ｎ（１））〜Ｅｓ（ｎ（α））に基づき、係数更新回路８９により、係数の更新が行われる。
【００８５】
エラー算出回路８５を共有せずに、複数の適応等化フィルタ８０を１レーンだけで使用した場合と、時分割で使用した場合の特性を比較してみる。この場合、フィードバック遅延は、例えば（Ｍ―１）クロックだけ増えるが、平均化に用いる適応等化フィルタ８０の数が（Ｍ−１）×（Ｐ／Ｍ）だけ多くなる。このように、フィードバック遅延が遅くなることによる信号品質の劣化よりも、平均化に用いる適応等化フィルタ８０の数を増やすことによる信号品質の劣化防止効果の方が高いことを利用することが可能となる。
【００８６】
よって、複数の適応等化フィルタ８０に対して１つのエラー算出回路８５を配置し、間引き処理を行う場合には避けられなかった信号の劣化を抑制することが可能になる。このように、エラー算出回路８５の共有により、平均化回路８７で使用するエラー信号を最大で並列展開数Ｐまで増やすことで、Ｑ値の改善、偏波変動の追従性を向上させることが可能となる。
【００８７】
現状の集積回路の技術的制約や、他の信号処理回路との兼ね合いで、エラー算出回路８５の実装数を減らさなければならない場合にも、実装数を減らした状態で、信号品質の低下を抑制できる。また、全適応等化フィルタ８０に対してエラー算出回路８５の実装が可能な場合でも、それにより他の信号処理回路を圧迫し、理想的な特性から劣化したものとなってしまったり、消費電力を増加させてしまったりするという問題が解決される。
【００８８】
また、光伝送路では偏波回転や偏波モード分散などの影響を大きく受けることもあり、信号品質を維持することが困難な場合もあるが、本実施の形態による偏波分離回路５４ｃによれば、目標とする信号品質を維持できる。このように、エラー算出回路８５のより少ない実装数で目標の性能が達成できるため、回路規模の削減により他の回路を実装できるスペースを確保することができるといった利点もある。実装数が少なくてすむことにより空いたスペースに他の回路等を実装しない場合には、消費電力の低減につながるという効果を得ることができる。
【００８９】
（変形例１）
以下、変形例１による信号処理回路について説明する。変形例１は、第１の実施の形態の変形例である。本変形例による信号処理回路は、図１と図２を参照しながら説明した光通信システム１と同様の構成のシステムにおいて用いられる。本変形例では、光通信システム１の偏波分離回路５４として、第１の実施の形態による偏波分離回路５４ｃに代えて、偏波分離回路５４ｄが備えられる。なお、第１の実施の形態による信号処理回路と同様の構成については、同一番号を付し、重複説明を省略する。
【００９０】
図１２は、変形例１による偏波分離回路５４ｄの構成および処理を説明する図である。図１３は、変形例１による信号処理方法のタイムチャートである。図１２に示すように、本変形例による偏波分離回路５４ｄの構成は、偏波分離回路５４ｃと同様である。すなわち、偏波分離回路５４ｄは、Ｐ個の適応等化フィルタ８０と、Ｐ／Ｍ個のエラー算出回路８５を有している。偏波分離回路５４ｄは、Ｍ個の適応等化フィルタ８０で、エラー算出回路８５を共有する構成である。
【００９１】
変形例１においても、共有するエラー算出回路８５−ｎ（ｎは、１≦ｎ≦Ｐ／Ｍの整数）に対応させて、適応等化フィルタ８０−ｐを、適応等化フィルタ８０−ｎ（α）（αは、１≦α≦Ｍの整数、ｎは、１≦ｎ≦Ｐ／Ｍの整数）ともいう。また、適応等化フィルタ８０−ｎ（α）の出力信号に基づき算出されたエラー信号は、エラー信号Ｅｓ（ｎ（α））とする。エラー信号Ｅｓ（ｎ（α））は、上記式８で計算される。また、本変形例によるエラー算出回路８５−ｎの共有の手法も、第１の実施の形態と同様、時分割である。
【００９２】
図１２において、矢印９２、９３は、係数更新の流れを示している。この例では各回路の処理時間は１クロックであり、エラー算出回路８５―ｎのみ、処理時間を２クロックとしている。また、その地点に到達するまでの処理クロック数を例として括弧書きで表している。
【００９３】
偏波分離回路５４ｄでは、破線で示した矢印９２のように、まず、適応等化フィルタ８０−１が、予め定められた係数により出力信号を出力する。この出力までに要する時間は、矢印９２の下に括弧書き（１）で示すように、１クロックであるとする。
【００９４】
次に、出力された信号に基づきエラー算出回路８５−１は、エラー信号Ｅｓを算出する。
エラー算出回路８５−１では、エラー信号Ｅｓ（１（１））の算出に２クロック必要であり、その結果、図１２のエラー算出回路８５−１付近の矢印９０の右に括弧書き（３）で示すように、３クロック目にエラー信号Ｅｓ（１（１））が出力されるとする。同様に、エラー算出回路８５−ｎでは、エラー信号Ｅｓ（ｎ（１））の算出に２クロック必要であり、その結果、矢印９０の脇に括弧書き（３）で示すように、３クロック目にエラー信号Ｅｓ（ｎ（１））が出力される。
【００９５】
平均化回路８７は、各エラー算出回路８５−ｎで算出されたエラー信号Ｅｓ（ｎ（１））を合算し平均する。しかしこのとき、平均化回路８７は、算出した平均信号Ｅａｖ（１）を係数更新回路８９に出力はしない。
【００９６】
上記の処理に一部重複する時間に、エラー算出回路８５−ｎを共有する他の適応等化フィルタ８０−ｎ（２）の夫々の出力信号に応じて、次の処理が行なわれる。例えば、適応等化フィルタ８０−ｎ（１）に基づく処理に１クロック遅れて、適応等化フィルタ８０−ｎ（２）の出力信号に基づき、エラー算出回路８５−ｎによりエラー信号Ｅｓ（ｎ（２））が算出される。
【００９７】
平均化回路８７は、このとき各エラー算出回路８５−ｎで算出されたエラー信号Ｅｓ（ｎ（２））を合算し、既に算出されたＥｓ（ｎ（１））と合わせて平均することにより、平均信号Ｅａｖ（１〜２）を算出する。しかしこのとき、平均化回路８７は、算出した平均信号Ｅａｖ（１〜２）を係数更新回路８９に出力はしない。
【００９８】
同様に、エラー算出回路８５−ｎが、エラー信号Ｅｓ（ｎ（１））を算出してから（α―１）クロック遅れて、エラー算出回路８５−ｎを共有する他の適応等化フィルタ８０−ｎ（α）の夫々の出力信号に応じて、次の処理が行なわれる。図１２では、一例として、エラー算出回路８５−１による、α＝Ｍの場合の処理を、一点鎖線の矢印９３で表している。
【００９９】
図１２に示すように、例えばエラー算出回路８５−１は、エラー信号Ｅｓ（ｎ（１））の算出処理から（Ｍ―１）クロック遅れて、適応等化フィルタ８０−１（Ｍ）の出力信号に基づき、エラー信号Ｅｓ（１（Ｍ））を算出する。このとき、例えば、図１２のエラー算出回路８５−１近くの矢印９３の左に示すように、適応等化フィルタ８０−１が、処理を開始したときから（３＋（Ｍ―１））クロックが経過している。偏波分離回路５４ｄは、上記のようなエラー信号Ｅｓ（ｎ（Ｍ））算出処理を、全てのエラー算出回路８５−ｎで実行する。
【０１００】
平均化回路８７は、算出したエラー信号Ｅｓ（ｎ（１））〜エラー信号Ｅｓ（ｎ（Ｍ））（１≦ｎ≦Ｐ／Ｍ）を合算して、全てを平均することにより、平均信号Ｅａｖ（１〜Ｍ）を算出する。平均信号Ｅａｖ（１〜Ｍ）の算出は、上記式１１において、α＝Ｍとすることにより行われる。このとき、図１２の平均化回路８７近くの矢印９３の下に示すように、（４＋（Ｍ―１））クロックが経過している。平均化回路８７は、係数更新回路８９へ平均信号Ｅａｖ（１〜Ｍ）を出力する。
【０１０１】
係数更新回路８９は、平均化回路８７で平均された平均信号Ｅａｖ（１〜Ｍ）を、現在の係数に加算して新しい係数ｗ（ｒ＋１）を算出し、全ての適応等化フィルタ８０の係数を更新する。すなわち、係数更新回路８９は、上記式１２においてα＝Ｍとすることにより、各適応等化フィルタ８０の係数を更新する。このとき、図１２の係数更新回路８９近くの矢印９３の上に示すように、（５＋（Ｍ―１））クロックが経過している。
【０１０２】
上記処理を、図１３を参照しながらさらに説明する。図１３においては、共有数Ｍ＝４の場合について示し、一つのエラー算出回路８５―ｎを共有する適応等化フィルタ８０−ｎ（１）〜８０−ｎ（４）を、夫々１レーンから４レーンと表している。図１３に示すように、クロックに対して、例えば、適応等化フィルタ８０の各レーン１〜４の出力信号に基づくエラー信号、平均化回路８７の出力信号、係数更新回路８９の出力信号が時分割で出力されている。
【０１０３】
エラー算出回路８５―ｎの出力信号としては、第１クロックｃｌ１でレーン１の出力信号に基づくエラー信号Ｅｓ（ｎ（１））が出力され、１クロック毎に第４クロックｃｌ４までにレーン４までのエラー信号Ｅｓ（ｎ（４））が出力される。
【０１０４】
平均化回路８７の出力信号としては、第２クロックｃｌ２で、全てのエラー算出回路８５−ｎの各１レーンのエラー信号Ｅｓ（ｎ（１））を平均した平均信号Ｅａｖ（１）が算出される。第３クロックｃｌ３では、全てのエラー算出回路８５−ｎの各１、２レーンのエラー信号Ｅｓ（ｎ（１））、Ｅｓ（ｎ（２））を平均した平均信号Ｅａｖ（１〜２）が算出される。同様に、第５クロックでは、全てのエラー算出回路８５−ｎの全レーンのエラー信号Ｅｓ（ｎ（１〜４））を平均した平均信号Ｅａｖ（１〜４）が算出される。
【０１０５】
係数更新回路８９の出力信号としては、第６クロックｃｌ６で、全てのレーンの平均信号Ｅａｖ（１〜４）に基づき、適応等化フィルタ８０の係数の更新が行われる。第６クロックｃｌ６以降は、更新をストップし、再びレーン１からエラー算出を繰り返す。このとき、次の更新が行われるまで、係数は保持（ラッチ）される。保持される期間は、フィードバック遅延ｔに等しい。このように、本変形例では、全適応等化フィルタ８０−ｎ（α）の出力信号におけるエラー信号Ｅｓ（ｎ（α））に基づくＥａｖ（１〜Ｍ）が算出された後に係数更新回路８９が係数の更新を行う。
【０１０６】
なお、図１３の例でも、図１０の例と同様、エラー算出回路８５の処理が複数クロック要する時にも、パイプライン化し、１クロック毎に入力データを更新できるようにしている。本変形例においても、共有する適応等化フィルタ８０の数が大きくなるほど、エラー算出回路８５でのエラー信号算出のための待ち時間が多く発生する。上記のように、エラー算出回路８５の処理をパイプライン化した場合、エラー算出回路８５を共有する適応等化フィルタ８０の数を共有数Ｍとすれば、偏波分離回路５４ｃ全体のフィルタ係数のフィードバック遅延ｔｃは、ｔｃ＝ｔ＋（Ｍ−１）となり、エラー算出回路８５単体でのフィードバック遅延ｔより遅くなる。しかしながら、本実施の形態によれば、フィードバック遅延ｔｃ毎に、Ｐ個の全適応等化フィルタ８０に基づくエラー信号Ｅｓ（ｎ（α））が係数の更新に用いられる。
【０１０７】
第１の実施の形態において、図１１を参照しながら説明したように、本変形例によっても、第１の実施の形態による偏波分離回路５４ｃと同様に、Ｑペナルティは、直線９４上のフィードバック遅延ｔ＝８の場合に相当する。よって、本変形例による偏波分離回路５４ｄにおいて、エラー算出回路８５の時分割処理を用いることにより、第１の実施の形態による偏波分離回路５４ｃと同様の作用効果を奏することができ、信号品質の劣化が抑制できる。
【０１０８】
なお、以下、第１の実施の形態による偏波分離回路５４ｃにおける係数の更新を「都度更新」、変形例による係数の更新を「ラッチ更新」という。
【０１０９】
（第２の実施の形態）
以下、図１４を参照しながら、第２の実施の形態による信号処理装置について説明する。第２の実施の形態の変形例による信号処理回路は、図１及び図２を参照しながら説明した光通信システム１と同様の構成のシステムにおいて用いられる。第２の実施の形態では、光通信システム１の偏波分離回路５４として、偏波分離回路５４ｅが備えられる。なお、第１の実施の形態、及びその変形例による信号処理回路と同様の構成については、同一番号を付し、重複説明を省略する。
【０１１０】
図１４は、第２の実施の形態による偏波分離回路５４ｅの構成および処理を説明する図である。図１４の例では、偏波分離回路５４ｅは、２以上のＰ個の適応等化フィルタ８０と、Ｎ個（Ｎは、１≦Ｎ≦Ｐの整数）のエラー算出回路８５を有している。偏波分離回路５４ｅは、１個以上の適応等化フィルタ８０で、エラー算出回路８５を利用する構成である。しかし、第１の実施の形態及び変形例１と異なり、１個のエラー算出回路８５―ｎ（ｎは、１≦ｎ≦Ｎの整数）を共有する適応等化フィルタ８０の数Ｍｎ（Ｍｎは、１≦Ｍｎ≦Ｐの整数）は、互いに同じとは限らない。なお、第２の実施の形態によるエラー算出回路８５の共有の手法は、第１の実施の形態及び変形例１と同様、時分割である。
【０１１１】
偏波分離回路５４ｅでは、例えば、ｎ＝１のとき、不図示のＭ１個の適応等化フィルタ８０（以下、適応等化フィルタ８０−１（１）〜８０−１（Ｍ１）という）が、エラー算出回路８５−１を共有する。すなわち、不図示のエラー算出回路８５−１は、適応等化フィルタ８０−１（１）〜８０−１（Ｍ１）への入力信号、及びそれらからの出力信号が入力され、時分割でそれぞれに基づくエラー信号を出力する。
【０１１２】
図１４は、ｎ＝Ｎａ、Ｎｂ（Ｎａ、Ｎｂは、ともに１以上Ｐ未満の整数）の場合の処理を示している。ここで、エラー算出回路８５−Ｎａは、共有数Ｍａ個の適応等化フィルタ８０−Ｎａ（１）〜８０Ｎａ（Ｍａ）への入力信号、及びそれらからの出力信号が入力され、時分割でそれぞれに基づくエラー信号を出力する。エラー算出回路８５−Ｎｂは、共有数Ｍｂ個の適応等化フィルタ８０−Ｎｂ（１）〜８０Ｎｂ（Ｍｂ）への入力信号、及びそれらからの出力信号が入力され、時分割でそれぞれに基づくエラー信号を出力する。ここで、Ｍａ≦Ｍｂであり、かつ、共有数Ｍｂは、偏波分離回路５４ｅにおける最大の共有数であるとする。
【０１１３】
図１４において、矢印１０６、１０９、１１２は、係数更新の流れを示している。この例では各回路の処理時間は１クロックであり、エラー算出回路８５のみ、処理時間を２クロックとしている。また、その地点に到達するまでの処理クロック数を例として括弧書きで表している。
【０１１４】
偏波分離回路５４ｅでは、破線で示した矢印１０６のように、例えば、適応等化フィルタ８０−Ｎａ（１）が、予め定められた係数により出力信号を出力する。この出力までに要する時間は、矢印１０６の下に括弧書き（１）で示すように、１クロックであるとする。
【０１１５】
次に、適応等化フィルタ８０−Ｎａ（１）から出力された信号に基づきエラー算出回路８５−Ｎａは、エラー信号Ｅｓ（Ｎａ（１））を算出する。すなわち、適応等化フィルタ８０−Ｎａ（ｍａ）（ｍａは、１≦ｍａ≦Ｍａの整数）は、エラー算出回路８５−Ｎａを共有している。また、適応等化フィルタ８０−Ｎａ（ｍａ）の出力に基づき算出されるエラー信号は、エラー信号Ｅｓ（Ｎａ（ｍａ））とする。エラー信号Ｅｓ（Ｎａ（ｍａ））は、上記式８のエラー信号Ｅｓ（ｎ（α））において、ｎ＝Ｎａ、α＝ｍａとすることにより計算される。
【０１１６】
このとき、エラー算出回路８５−Ｎａ（１）では、エラー信号Ｅｓ（Ｎａ（１））の算出に２クロック必要である。その結果、図１４のエラー算出回路８５−ｎａ近くの矢印１０６の右に括弧書き（３）で示すように、３クロック目にエラー信号Ｅｓ（Ｎａ（１））が出力されるとする。
【０１１７】
エラー算出回路８５−Ｎｂ（１）では、エラー信号Ｅｓ（Ｎｂ（１））の算出に２クロック必要である。その結果、図１４のエラー算出回路８５−Ｎｂ近くの破線の矢印１０６の右に括弧書き（３）で示すように、３クロック目にエラー信号Ｅｓ（Ｎｂ（１））が出力される。全てのｎについて同様に、エラー算出回路８５−ｎ（１）では、エラー信号Ｅｓ（ｎ（１））の算出に２クロック必要であり、３クロック目にエラー信号Ｅｓ（ｎ（１））が出力される。
【０１１８】
平均化回路８７は、適応等化フィルタ８０−ｎ（１）の出力信号に基づきエラー算出回路８５−ｎで算出された全てのエラー信号Ｅｓ（１（１））〜Ｅｓ（Ｎａ（１））〜Ｅｓ（Ｎｂ（１））〜Ｅｓ（Ｎ（１））を合算し平均して、平均信号Ｅａｖ（１）を算出する。このとき、図１４の平均化回路８７近くの破線の矢印１０６の上方に括弧書き（４）で示すように、適応等化フィルタ８０−ｎ（１）が、処理を開始したときから４クロックが経過している。係数更新回路８９は、平均信号Ｅａｖ（１）に基づき、上記式１０により全ての適応等化フィルタ８０−ｐの係数を更新する。このとき、図１４の係数更新回路８９近くの破線の矢印１０６の下方に括弧書き（５）で示すように、適応等化フィルタ８０−ｎ（１）が、処理を開始したときから５クロックが経過している。
【０１１９】
エラー算出回路８５−ｎが、エラー信号Ｅｓ（ｎ（１））を算出してから（Ｍａ―１）クロック遅れて、エラー算出回路８５−ｎを共有する適応等化フィルタ８０−ｎ（Ｍａ）の夫々の出力に応じて、次の処理が行なわれる。
【０１２０】
エラー算出回路８５−ｎは、適応等化フィルタ８０−ｎ（Ｍａ）の出力に基づき、エラー信号Ｅｓ（ｎ（Ｍａ））を算出する。このとき、例えば、図１４のエラー算出回路８５−Ｎａ近くの一点鎖線の矢印１０９の左に示すように、適応等化フィルタ８０−ｎ（１）が、処理を開始したときから（３＋（Ｍａ―１））クロックが経過している。
【０１２１】
平均化回路８７は、算出したエラー信号Ｅｓ（１（Ｍａ））〜Ｅｓ（Ｎａ（Ｍａ））〜Ｅｓ（Ｎｂ（Ｍａ））〜Ｅｓ（Ｎ（Ｍａ））を合算して、全てを平均することにより、平均信号Ｅａｖ（１〜Ｍａ）を算出する。このとき、平均化回路８７近くの矢印１０９の下に示すように、（４＋（Ｍａ―１））クロックが経過している。平均化回路８７は、係数更新回路８９へ平均信号Ｅａｖ（１〜Ｍａ）を出力する。
【０１２２】
係数更新回路８９は、平均化回路８７で平均された平均信号Ｅａｖ（１〜Ｍａ）を、現在の係数に加算して新しい係数ｗ（ｒ＋１）を算出し、全ての適応等化フィルタ８０の係数を更新する。すなわち、係数更新回路８９は、上記式１３により、各適応等化フィルタ８０の係数を更新する。このとき、図１２の係数更新回路８９近くの矢印１０９の上方に示すように、（５＋（Ｍａ―１））クロックが経過している。
【０１２３】
さらに、Ｍａ＜Ｍｂであるときには、エラー算出回路８５−ｎが、エラー信号Ｅｓ（ｎ（１））を算出してから（Ｍｂ―１）クロック遅れて、エラー算出回路８５−ｎを共有する適応等化フィルタ８０−ｎ（Ｍｂ）の夫々の出力に応じて、次の処理が行なわれる。
【０１２４】
エラー算出回路８５−ｎは、適応等化フィルタ８０−ｎ（Ｍｂ）の出力に基づき、エラー信号Ｅｓ（ｎ（Ｍｂ））を算出する。このとき、例えば、図１４のエラー算出回路８５−Ｎｂ近くの２点鎖線の矢印１１２の左に示すように、適応等化フィルタ８０−ｎ（１）が、処理を開始したときから（３＋（Ｍｂ―１））クロックが経過している。
【０１２５】
平均化回路８７は、算出したエラー信号Ｅｓ（ｎ（Ｍｂ））を合算して、全てを平均することにより、平均信号Ｅａｖ（１〜Ｍｂ）を算出する。なお、Ｎａ＜Ｎｂであることから、エラー算出回路８５−Ｎａに関しては、算出対象の適応等化フィルタ８０が存在しない。共有数Ｍｂが最大の共有数である場合には、平均信号Ｅａｖ（１〜Ｍｂ）算出時には、エラー信号Ｅｓ（ｎｂ（Ｍｂ））のほかには合算する信号はない。
【０１２６】
このとき、図１４の平均化回路８７近くの矢印１１２の右に示すように、（４＋（Ｍｂ―１））クロックが経過している。平均化回路８７は、係数更新回路８９へ平均信号Ｅａｖ（１〜Ｍｂ）を出力する。
【０１２７】
係数更新回路８９は、平均化回路８７で平均された平均信号Ｅａｖ（１〜Ｍｂ）を、現在の係数に加算して新しい係数ｗ（ｒ＋１）を算出し、全ての適応等化フィルタ８０の係数を更新する。すなわち、係数更新回路８９は、上記式１１により、各適応等化フィルタ８０の係数を更新する。このとき、図１２の係数更新回路８９近くの矢印１１２の下方に示すように、（５＋（Ｍｂ―１））クロックが経過している。最大の共有数に関して上記処理が終了した場合には、この後、偏波分離回路５４ｅでは、再び適応等化フィルタ８０−ｎ（１）の出力信号に基づく係数の更新を再開し、上記処理を繰り返す。
【０１２８】
なお、第２の実施の形態によれば、異なる共有数が混在している偏波分離回路５４ｅにおいて、都度更新により適応等化フィルタ８０の係数が更新される。このとき、最大の共有数をＭｂとすれば、遅延時間ｔｄは、ｔｄ＝ｔ＋（Ｍｂ−１）となる。
【０１２９】
以上詳細に説明したように、第２の実施の形態による偏波分離回路５４ｅによれば、Ｐ個の適応等化フィルタ８０に対し、Ｐ以下のＮ個のエラー算出回路８５が設けられる。このとき、共有数Ｍｎの適応等化フィルタ８０に対し、１つのエラー算出回路８５が設けられるが、共有数Ｍｎは、各エラー算出回路８５−ｎで必ずしも同一でない。それぞれのエラー算出回路８５−ｎは、時分割で、共有数分の適応等化フィルタ８０に基づくエラー信号Ｅｓ（ｎ（ｍｎ））（ｍｎは、１≦ｍｎ≦Ｍｎの整数）を算出する。
【０１３０】
平均化回路８７は、算出されたエラー信号Ｅｓ（ｎ（１））〜Ｅｓ（ｎ（ｍｎ））をその都度平均して、平均信号Ｅａｖ（１〜ｍｎ）を算出する。もちろんこのとき、共有数Ｍｎが少なく、適応等化フィルタ８０−ｎ（ｍｎ）が存在しない場合には、対応するエラー信号Ｅｓ（ｎ（ｍｎ））は、加算されない。係数更新回路８９は、算出された平均信号Ｅａｖ（１〜ｍｎ）に基づき、ｗ（ｒ＋１）＝ｗ（ｒ）＋Ｅａｖ（１〜ｍｎ）により係数を更新する。これにより、偏波分離回路５４ｅの全ての適応等化フィルタ８０は、フィードバック遅延ｔからｔｄまでの間の毎クロックに、その時点までに算出されたエラー信号Ｅｓ（ｎ（１））〜Ｅｓ（ｎ（ｍｎ））に基づき、係数更新回路８９による係数の更新が行われる。
【０１３１】
以上のように、本実施の形態において、エラー算出回路８５を共有せずに、複数の適応等化フィルタ８０うちの１レーンだけで使用した場合と、時分割で使用した場合の特性を比較してみる。この場合、フィードバック遅延は、例えば（Ｍｂ―１）クロックだけ増えるが、平均化に用いる適応等化フィルタ８０の数が（Ｐ−Ｎ）個だけ多くなる。このように、フィードバック遅延が遅くなることによる信号品質の劣化よりも、平均化に用いる適応等化フィルタ８０の数を増やすことによる信号品質の劣化防止効果の方が高いことを利用することが可能となる。
【０１３２】
よって、複数の適応等化フィルタ８０に対して１つのエラー算出回路８５を配置し、間引き処理を行う場合には避けられなかった信号の劣化を抑制することが可能になる。このように、エラー算出回路８５の共有により、平均化回路８７で使用するエラー信号を最大で並列展開数Ｐまで増やすことで、Ｑ値の改善、偏波変動の追従性を向上させることが可能となる。
【０１３３】
現状の集積回路の技術的制約や、他の信号処理回路との兼ね合いで、エラー算出回路８５の実装数を減らさなければならない場合にも、実装数を減らした状態で、信号品質の低下を抑制できる。また、全適応等化フィルタ８０に対してエラー算出回路８５の実装が可能な場合でも、それにより他の信号処理回路を圧迫し、理想的な特性から劣化したものとなってしまったり、消費電力を増加させてしまったりするという問題が解決される。
【０１３４】
また、光伝送路では偏波回転や偏波モード分散などの影響を大きく受けることもあり、信号品質を維持することが困難な場合でも、目標とする信号品質を維持できる。このように、エラー算出回路８５のより少ない実装数で目標の性能が達成できるため、回路規模の削減により他の回路を実装できるスペースを確保することができるといった利点もある。実装数が少なくてすむことにより空いたスペースに、他の回路等を実装しない場合には、消費電力の低減につながるという効果を得ることができる。
【０１３５】
なお、第２の実施の形態による偏波分離回路５４ｅにおける係数の更新は、「都度更新」による場合について説明したが、「ラッチ更新」を行うようにしてもよい。
（変形例２）
以下、図１５を参照しながら、適応等化フィルタ８０の構成の変形例について説明する。図１５は、適応等化フィルタ８０の構成の別の例を示す図である。図１５に示すように、例えば、図４のバタフライ型フィルタ７８に備えられるＦＩＲフィルタｈｘｘは、例えば、ＦＩＲフィルタＨｘｘ２のような構成でもよい。ＦＩＲフィルタｈｘｘ２は、乗算器１３１、１３３、１３５、遅延器１３７、１３９、加算器１４１を有する。乗算器１３１、１３３、１３５には、それぞれ、入力信号と、係数とが入力され、入力信号と係数とが乗算された出力信号が出力される。遅延器１３７、１３９は、入力信号を所定時間遅延させる。加算器１４１は、入力信号を加算した信号を出力する。
【０１３６】
バタフライ型フィルタ７８の他のＦＩＲフィルタｈｙｘ、ｈｘｙ、ｈｙｙも、同様の構成とすることができる。また、適応等化フィルタ８０そのものを、ＦＩＲフィルタｈｘｘ２のような構成とすることもできる。このとき、係数更新回路８９は、乗算器１３１、１３３、１３５の係数を更新することになる。
【０１３７】
（その他の変形例）
以下、適応等化フィルタ８０の係数更新方式の変形例について説明する。まず、エラー信号算出をＣＭＡ方式で実施する場合について説明する。最適な偏波状態への制御するアルゴリズムとしてＣＭＡを採用し偏波分離回路の動作を実施する際には、係数更新式は下記の式１４で表される。
【数２】
2014050056.tif 000004
ここで、μは調整係数、γは、目標値、ｙ（ｒ）は、出力信号の値、ｘ＊（ｒ）は、入力信号の複素共役、ｒは、更新回数に関係する変数である。
【０１３８】
エラー信号算出をＭＭＡ方式で行う場合には、     最適な偏波状態への制御するアルゴリズムとしてＭＭＡを採用し、偏波分離回路の動作を実施する。ＭＭＡの係数更新式は下記の式１５で表される。
【数３】
2014050056.tif 000005
ここで、μは調整係数、ＲＲ、ＲＩは、目標値の実部及び虚部、ｙＲ（ｒ）、ｙＩ（ｒ）は、出力信号の実部および虚部、ｘ＊（ｒ）は、入力信号の複素共役、ｒは、更新回数に関係する変数である。
【０１３９】
エラー信号算出回路をＲＤＥで行う場合には、最適な偏波状態への制御するアルゴリズムとしてＲＤＥを採用し偏波分離回路の動作を実施する。ＲＤＥの係数更新式は下記の式１６で表される。
【数４】
2014050056.tif 000006
ここで、μは調整係数、Ｒａは、目標値、ｙ（ｒ）は、出力信号の値、ｘ＊（ｒ）は、入力信号の複素共役、ｒは、更新回数に関係する変数である。
【０１４０】
そのほか、最適な偏波状態への制御するアルゴリズムとして他のＣＭＡをエンハンスさせた方式を採用しても、偏波分離回路の動作を実施できる。
【０１４１】
上記第１及び第２の実施の形態、及び各変形例において、偏波分離回路５４ｃ〜偏波分離回路５４ｅは、信号処理装置の一例である。また、適応等化フィルタ８０は、演算実行部の一例であり、エラー算出回路８５は、個別演算決定部の一例であり、平均化回路８７、係数更新回路８９は、更新部の一例である。
【０１４２】
なお、本発明は、以上に述べた実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の構成または実施形態を採ることができる。例えば、適応等化フィルタ８０のＦＩＲフィルタのタップ数は補償の範囲により数〜数十タップまでと様々な構成が適用可能である。例えば、偏波モード分散や、波長分散の補償量が多くなってくると、タップ数を増加させるなど変形することが好ましい。これにより、偏波分離のみでなく、偏波モード分散、波長分散も偏波分離回路５４で補償される。
【０１４３】
上記第１、第２の実施の形態、及び各変形例においては、適応等化フィルタ８０への入力は２入力となっているが、これに限定されない。例えば、図５、図１５等の構成を採用する場合には、１入力となる等、入力数は他の数でもよい。
【０１４４】
光信号の変調方式は、様々なものが考えられる。例えば、ＰＳＫ変調、ＱＡＭ変調等であるが、本明細書内で述べている係数更新方式が適用できようできる変調方式であればその変調方式も適用可能である。
【０１４５】
また、図６は、構成の一例であり、全ての信号を１つのＳ／Ｐ７０に入力する方法、デジタル信号処理回路４０の内部にＳ／Ｐ７０の機能を持たせるなど、他の構成も可能である。
【０１４６】
上記第１、第２の実施の形態及び各変形例では、エラー算出回路８５は、パイプライン処理を行うとして説明した。パイプライン処理を行うことにより、クロック毎に入力データを更新することができ、フィードバック遅延時間を少なくすることができるので、信号特性の劣化を防止する効果を高めることができる。
【０１４７】
パイプライン処理でない場合は、エラー算出回路８５のエラー信号算出処理が終わるまで、次のエラー信号が算出できない。例えば、エラー算出回路８５の処理に３クロックかかるとすれば、エラー信号の算出は、３クロックに１回となり、遅延時間は、遅延時間＋（Ｍ（またはＭｂ）−１）×３クロックとなる。しかし、間引き処理と比較すれば、信号品質の劣化を防止することはできる。
【０１４８】
上記各実施の形態及び各変形例のように、偏波分離回路のための信号処理でない場合にも、フィードバック機構があり、遅延と平均化レーン数の特性に、図６で示したような特徴があれば、上記いずれかの信号処理回路は利用可能である。
【０１４９】
上記第１、第２の実施の形態、及び各変形例において、実装数Ｐの全ての適応等化フィルタ８０の出力に基づきエラー信号Ｅｓを算出したが、これに限定されない。例えば、Ｐより小さいＫ個の適応等化フィルタ８０の出力に基づきエラー信号Ｅｓを算出する方法でも、所望の信号特性が得られるならば適用が可能である。
【０１５０】
以上の第１及び第２実施形態、並びに各変形例に関し、さらに以下の付記を開示する。
（付記１）
２以上のＰ個設けられ、夫々の入力信号に対して第１の演算処理を実行して出力信号を出力する演算実行部と、
前記Ｐ個以下のＮ個設けられ、前記第１の演算処理による前記出力信号の値と予め与えられた前記出力信号の目標値との差を減少させるための第２の演算処理を、前記演算実行部毎に決定する個別演算決定部と、
前記個別演算決定部が決定した前記演算実行部毎の前記第２の演算処理に基づき、第３の演算処理を決定し、前記演算実行部において実行する演算処理を前記第３の演算処理に更新する更新部と、
を備え、
前記Ｐ個以下の前記Ｋ個の演算実行部の各々は、前記Ｎ個の個別演算決定部のいずれかにより前記第２の演算処理を決定され、
前記Ｎ個の個別演算決定部の夫々は、前記演算実行部の各々に応じた前記第２の演算処理を時分割で順次決定する、
ことを特徴とする信号処理装置。
（付記２）
前記Ｐは、前記Ｎの整数倍であり、前記個別演算決定部は、前記Ｐを前記Ｎで除したＭ個の前記演算実行部の前記第２の演算処理を夫々時分割で順次決定することを特徴とする付記１に記載の信号処理装置。
（付記３）
前記更新部は、時分割で順次決定された前記第２の演算処理に基づき、時分割で順次前記第３の演算処理を決定し、
前記更新部は、前記演算実行部において実行する演算処理を、前記Ｋ個の演算実行部に関して前記第２の演算処理が決定され、前記更新部において前記Ｋ個の前記第２の演算処理に基づき前記第３の演算処理が決定されるまで、前記更新部において時分割で順次決定された前記第３の演算処理に順次更新することを特徴とする付記１または付記２に記載の信号処理装置。
（付記４）
前記更新部は、前記Ｋ個の演算実行部に応じた前記第２の演算処理が前記個別演算処理決定部により全て決定されると、前記第３の演算処理を決定し、
前記更新部は、前記第３の演算処理が決定されると、前記演算実行部において実行する演算処理を、前記更新部において決定された前記第３の演算処理に更新することを特徴とする付記１または付記２に記載の信号処理装置。
（付記５）
前記Ｐ個の演算実行部の各々は、少なくとも一つの有限インパルス応答フィルタを有し、
前記Ｎ個の前記個別演算決定部のいずれかにより、前記Ｋ個の演算実行部の前記出力信号の目標値との差が算出され、
前記更新部は、算出されたＫ個の前記出力信号の目標値との差に基づき、前記Ｐ個の演算実行部の各々が有する前記有限インパルス応答フィルタの係数を決定することを特徴とする付記１から付記４のいずれかに記載の信号処理装置。
（付記６）
前記更新部は、前記個別演算決定部により決定された前記係数を平均し、
前記更新部は、前記更新部により決定された係数に前記有限インパルス応答フィルタの係数を更新することを特徴とする付記５に記載の信号処理装置。
（付記７）
前記Ｐ個の演算実行部の各々は、バタフライ型有限インパルス応答フィルタを有することを特徴とする付記５または付記６に記載の信号処理装置。
（付記８）
前記入力信号は、直交位相変調された信号であることを特徴とする付記７に記載の信号処理装置。
（付記９）
前記入力信号は、直角位相振幅変調された信号であることを特徴とする付記７に記載の信号処理装置。
（付記１０）
前記入力信号は、時間的に連続した信号を前記Ｐ個に並列展開した信号であることを特徴とする付記１から付記９のいずれかに記載の信号処理装置。
（付記１１）
複数のデジタルフィルタと、
受信信号をシリアル／パラレル変換して前記複数のデジタルフィルタに分配するシリアル／パラレル変換器と、
前記複数のデジタルフィルタの各出力信号と目標信号との誤差をそれぞれ算出する誤差算出回路と、
前記誤差算出回路により得られる複数の誤差の平均に基づいて、前記誤差を小さくするように、前記複数のデジタルフィルタに与えるフィルタ係数を更新する更新回路と、
前記複数のデジタルフィルタの出力信号に基づいて前記受信信号により伝送されてきたデータを再生する再生回路と、を有し、
前記複数のデジタルフィルタは、それぞれ、前記更新回路により更新されるフィルタ係数で入力信号に対してフィルタ演算を実行する
ことを特徴とする受信器。
（付記１２）
２以上のＰ個設けられる演算実行部が、夫々の入力信号に対して第１の演算処理を実行して出力信号を出力し、
前記Ｐ個よりも少ないＮ個設けられる個別演算決定部が、前記第１の演算処理による前記出力信号の値と予め与えられた前記出力信号の目標値との差を減少させるための第２の演算処理を、前記演算実行部毎に決定し、
更新部は、前記個別演算決定部が決定した前記演算実行部毎の前記第２の演算処理に基づき、第３の演算処理を決定し、前記演算実行部において実行する演算処理を前記第３の演算処理に更新し、
前記Ｎ個の個別演算決定部のいずれかは、前記Ｐ個以下の前記Ｋ個の演算実行部の各々の前記第２の演算処理を決定し、
前記Ｎ個の個別演算決定部の夫々は、前記演算実行部の各々に応じた前記第２の演算処理を時分割で順次決定する、
ことを特徴とする信号処理方法。
（付記１３）
前記Ｐは、前記Ｎの整数倍であり、前記Ｐを前記Ｎで除したＭ個の前記演算実行部の前記第２の演算処理は、夫々時分割で順次決定されることを特徴とする付記１１に記載の信号処理方法。
（付記１４）
前記第３の演算処理は、時分割で順次決定された前記第２の演算処理に基づき、時分割で順次決定され、
前記演算実行部において実行される演算処理は、前記Ｋ個の演算実行部に関して前記第２の演算処理が決定され、前記Ｋ個の前記第２の演算処理に基づき前記第３の演算処理が決定されるまで、時分割で順次決定された前記第３の演算処理に順次更新されることを特徴とする付記１１または付記１２に記載の信号処理方法。
（付記１５）
前記Ｋ個の演算実行部に応じた前記第２の演算処理が前記個別演算処理決定部により全て決定されると、前記第３の演算処理が決定され、
前記第３の演算処理が決定されると、前記演算実行部において実行される演算処理は、決定された前記第３の演算処理に更新されることを特徴とする付記１１または付記１２に記載の信号処理方法。
（付記１６）
前記Ｎ個の前記個別演算決定部のいずれかにより、前記Ｋ個の演算実行部の前記出力信号の目標値との差が算出され、
算出されたＫ個の前記出力信号の目標値との差に基づき、前記Ｐ個の演算実行部の各々が有する有限インパルス応答フィルタの係数が決定されることを特徴とする付記１１から付記１４のいずれかに記載の信号処理装置。
【符号の説明】
【０１５１】
１      光通信システム
３      送信データ
５      伝送路
７      受信データ
１０      光送信器
１２      送信信号処理回路
１４      光源
１６      偏波分離器
１８      位相変調器
２０      位相シフタ
２２      合成器
３０      光受器
３２      局部発信光源
３４      偏波ダイバシティ回路
３６      光検出器
３８      ＡＤコンバータ
４０      デジタル信号処理回路
４２      受信信号処理回路
５２      波形歪み補償回路
５４      偏波分離回路
５６      Ｈ偏波用位相同期回路
５８      Ｖ偏波用位相同期回路
６０      Ｈ偏波用識別回路
６２      Ｖ偏波用識別回路
６４      差動受信回路
７０      Ｓ／Ｐ
７１      加算器
７３      加算器
７５      乗算器
７８      バタフライ型フィルタ
８０      適応等化フィルタ
８２      係数算出回路
８５      エラー算出回路
８７      平均化回路
８９      係数更新回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１０】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図９】
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【図１１】
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