(57)【要約】【課題】増加させたページ深さを有する３次元半導体メモリ装置及びワードライン間の容量性結合を緩和させた３次元半導体メモリ装置の製造方法を提供する。【解決手段】本発明の３次元半導体装置は、３次元的に配列されたメモリセルを含み、平面的に見る時、互いに対向する左側及び右側と互いに対向する上側及び下側とを具備するメモリセルアレイと、メモリセルアレイの左側及び／又は右側に隣接する少なくとも１つのワードラインデコーダーと、メモリセルアレイの下側に提供されるページバッファと、メモリセルアレイの上側又は下側に隣接するストリング選択ラインデコーダーと、を備える。【選択図】図９
2014135493.tif 000002
【特許請求の範囲】
【請求項１】
３次元的に配列されたメモリセルを含み、平面的に見る時、互いに対向する左側及び右側と互いに対向する上側及び下側とを具備するメモリセルアレイと、
前記メモリセルアレイの左側及び右側の中の少なくとも１つに隣接する少なくとも１つのワードラインデコーダーと、
前記メモリセルアレイの下側に隣接するページバッファと、
前記メモリセルアレイの上側及び下側の中の１つに隣接するストリング選択ラインデコーダーと、を備えることを特徴とする３次元半導体装置。
【請求項２】
前記ストリング選択ラインデコーダーは、前記メモリセルアレイと前記ページバッファとの間に位置することを特徴とする請求項１に記載の３次元半導体装置。
【請求項３】
前記メモリセルアレイは、前記ストリング選択ラインデコーダーと前記ページバッファとの間に位置することを特徴とする請求項１に記載の３次元半導体装置。
【請求項４】
前記メモリセルアレイを横切って前記ページバッファに連結される複数のビットラインと、
前記メモリセルアレイを横切って前記ストリング選択ラインデコーダーに連結される複数のストリング選択ラインと、
前記メモリセルアレイを横切って前記ワードラインデコーダーの少なくとも１つの相応する１つに連結される複数のワードラインと、を更に含み、
前記複数のビットライン及び前記複数のストリング選択ラインは、前記複数のワードラインを横切るように配置されることを特徴とする請求項１に記載の３次元半導体装置。
【請求項５】
前記メモリセルアレイは、前記複数のビットラインの進行方向に従って配列される複数のブロックを含み、
前記複数のブロックの各々は、前記複数のワードラインの進行方向に沿って配列される複数のセクターを含むことを特徴とする請求項４に記載の３次元半導体装置。
【請求項６】
前記メモリセルアレイは、前記複数のブロックの各々に提供されるブロック選択ラインを含み、
前記ブロック選択ラインは、前記複数のビットラインと前記複数のメモリセルとの間の電気的な連結をブロック単位に制御するように構成されることを特徴とする請求項５に記載の３次元半導体装置。
【請求項７】
前記メモリセルアレイは、多層及び多列構造を形成するように配列される活性パターンを利用して構成され、
前記複数のブロックの各々において、前記複数のセクターの前記活性パターンは、前記複数のワードラインの進行方向に従って分離されることを特徴とする請求項５に記載の３次元半導体装置。
【請求項８】
前記複数のビットラインの各々を前記活性パターンの層の中の相応する１つに電気的に連結する複数のビットラインコンタクトプラグを更に含み、
前記複数のブロックの中の隣接する一対は、前記ビットラインコンタクトプラグを共有することを特徴とする請求項５に記載の３次元半導体装置。
【請求項９】
前記複数のセクターの各々において、前記複数のビットラインコンタクトプラグの数は、前記複数の活性パターンの層数の半分であることを特徴とする請求項８に記載の３次元半導体装置。
【請求項１０】
前記複数のビットラインの各々を前記活性パターンの層の中の相応する１つに電気的に連結する複数のビットラインコンタクトプラグを更に含み、
前記複数のブロックの中の隣接する一対は、前記複数のビットラインコンタクトプラグの中の互に異なるビットラインコンタクトプラグを通じて前記複数のビットラインに接続されることを特徴とする請求項５に記載の３次元半導体装置。
【請求項１１】
前記複数のセクターの各々において、前記複数のビットラインコンタクトプラグの数は、前記複数の活性パターンの層数と同一であることを特徴とする請求項１０に記載の３次元半導体装置。
【請求項１２】
前記メモリセルアレイは、
多層及び多列構造を形成するように配列される複数の活性パターンと、
多行構造を形成しながら前記複数の活性パターンを横切る複数のワードラインと、
前記活性パターンと前記ワードラインとの間に介在する電荷格納膜と、を含むことを特徴とする請求項４に記載の３次元半導体装置。
【請求項１３】
前記メモリセルアレイは、複数の活性パターンを含み、
前記活性パターンは、多層及び多列構造を有し、
前記複数の活性パターンの各々は、基板に水平な長軸を有する半導体パターンであり、
前記複数のワードラインの各々は、前記活性パターンの間に介在する垂直ゲート及び該垂直ゲートを連結する水平ラインを含むことを特徴とする請求項１２に記載の３次元半導体装置。
【請求項１４】
前記複数のビットラインの各々は、前記活性パターンの層の中の相応する１つに電気的に連結され、
前記複数のストリング選択ラインの各々は、前記活性パターンの列の中の相応する１つと前記ビットラインとの間の電気的な連結を制御するように構成されることを特徴とする請求項１２に記載の３次元半導体装置。
【請求項１５】
前記複数の活性パターンの層の各々に連結された複数の低抵抗膜と、
前記複数のビットラインの各々を前記複数の低抵抗膜の中の相応する１つに電気的に連結するビットラインコンタクトプラグと、を更に含み、
前記低抵抗膜は、前記活性パターンより低い比抵抗を有する物質で形成されることを特徴とする請求項１２に記載の３次元半導体装置。
【請求項１６】
前記複数の低抵抗膜の各々は、前記複数のブロックの中の隣接する一対によって共有され、
前記抵抗膜を垂直に貫通する少なくとも１つの代替開口部を有することを特徴とする請求項１５に記載の３次元半導体装置。
【請求項１７】
前記複数のビットラインの各々を前記活性パターンの層の中の相応する１つに電気的に連結する複数のビットラインコンタクトプラグを更に含み、
前記ビットラインコンタクトプラグは、前記複数のワードラインの中のいずれか１つから実質的に同一の距離に形成されることを特徴とする請求項４に記載の３次元半導体装置。
【請求項１８】
多層及び多列構造を形成しながら配列される複数の活性パターンと、
多行構造を形成しながら前記活性パターンを横切る複数のワードラインと、
前記複数の活性パターンの列の各々を制御するように構成される複数のストリング選択ゲートと、を備え、
前記ストリング選択ゲートは、前記複数のワードラインの中の該ストリング選択ゲートに最も隣接するワードラインから第１距離に位置する第１ゲート及び前記第１距離より小さい第２距離に位置する第２ゲートを含み、
前記最も隣接するワードラインは、前記第１ゲートに向かって延長される複数の第１延長部を有するように形成されることを特徴とする３次元半導体装置。
【請求項１９】
前記ストリング選択ゲートを介して前記最も隣接するワードラインから離隔されて配置されるブロック選択ラインを更に含み、
前記ブロック選択ラインは、前記第２ゲートに向かって延長される第２延長部を有することを特徴とする請求項１８に記載の３次元半導体装置。
【請求項２０】
前記複数のストリング選択ゲートの各々は、前記複数の活性パターンの列の各々を覆うように形成されることを特徴とする請求項１８に記載の３次元半導体装置。
【請求項２１】
前記複数のストリング選択ゲートの各々は、前記複数の活性パターンの列の間に提供されることを特徴とする請求項１８に記載の３次元半導体装置。
【請求項２２】
多層及び多列構造を有するように配列された複数の活性パターンを形成する段階と、
前記活性パターンを覆う多層膜構造のメモリ膜を形成する段階と、
多行構造を有するように配列されながら前記複数の活性パターンを横切る複数のワードラインを形成する段階と、
前記複数のワードライン間に露出する前記メモリ膜の少なくとも一部分をエッチングする段階と、を有することを特徴とする３次元半導体装置の製造方法。
【請求項２３】
前記メモリ膜は、順に蒸着されるトンネル絶縁膜、電荷格納膜、及びブロッキング絶縁膜を含み、
前記メモリ膜の少なくとも一部分をエッチングする段階は、前記トンネル絶縁膜、前記電荷格納膜、及び前記ブロッキング絶縁膜の中の少なくとも１つを前記ワードライン間から除去することを特徴とする請求項２２に記載の３次元半導体装置の製造方法。
【請求項２４】
前記メモリ膜の少なくとも一部分をエッチングした後、前記ワードライン間に埋め込み絶縁膜を形成する段階を更に含み、
前記埋め込み絶縁膜は、前記ワードライン間及び前記活性パターン間の空間にエアーギャップを有するように形成されることを特徴とする請求項２２に記載の３次元半導体装置の製造方法。
【請求項２５】
多層及び多列構造を有するように配列された複数の活性パターンを形成する段階と、
多行構造を有するように配列されながら前記複数の活性パターンを横切る複数のワードラインを形成する段階と、
前記複数のワードライン間に埋め込み絶縁膜を形成する段階と、を有し、
前記埋め込み絶縁膜は、前記ワードライン間及び前記活性パターン間の空間にエアーギャップを有するように形成されることを特徴とする３次元半導体装置の製造方法。
【請求項２６】
前記複数のワードラインの各々は、
前記複数の活性パターンの列の間に提供されて前記活性パターンの側壁に対向する垂直ゲートと、
前記活性パターンを横切る方向に従って前記垂直ゲートを互いに連結する水平ラインと、を含み、
前記エアーギャップは、前記垂直ゲート間に局所的に形成されることを特徴とする請求項２５に記載の３次元半導体装置の製造方法。
【請求項２７】
順に積層されたメモリセルを含み、平面的に見る時、互いに対向する左側及び右側と互いに対向する上側及び下側とを具備するメモリセルアレイと、
前記メモリセルアレイの左側及び右側の中の少なくとも１つに隣接する少なくとも１つのワードラインデコーダーと、
前記メモリセルアレイの下側に隣接するページバッファと、
前記メモリセルアレイの上側及び下側の中の１つ又は前記メモリセルアレイの上側及び下側の中の他の１つに隣接するストリング選択ラインデコーダーと、を備えることを特徴とする３次元半導体装置。
【請求項２８】
複数のストリング選択ゲートと、
前記メモリセルアレイを横切って前記ページバッファに連結される複数のビットラインと、
前記複数のビットラインに平行な方向で前記メモリセルアレイを横切って前記ストリング選択ラインデコーダーに連結される複数のストリング選択ラインと、
前記メモリセルアレイを横切って前記少なくとも１つのワードラインデコーダーに連結される複数のワードラインと、を更に含み、
前記メモリセルアレイの複数のブロックユニットは、垂直な方向に順に積層される複数の活性パターン層を含み、
前記複数の活性パターン層の各々は、前記複数のビットラインに平行な方向に延長されるカラムを含んで前記カラム間に空間を定義し、
前記複数のワードラインの各々は、前記複数の活性パターン膜内で前記カラム間の空間を通じて垂直に延長される複数の垂直部分を含み、
前記複数のストリング選択ゲートの各々は、前記複数のビットラインの中の１つと前記複数の活性パターン層の中の１つにおける前記カラムの中の１つとの間の連結を制御するように構成されることを特徴とする請求項２７に記載の３次元半導体装置。
【請求項２９】
複数のビットラインコンタクトプラグを更に含み、
前記複数のビットラインコンタクトプラグの各々は、前記複数のビットラインの中の１つを前記複数の活性パターン層の中の相応する１つに連結することを特徴とする請求項２８に記載の３次元半導体装置。
【請求項３０】
前記メモリセルアレイの複数のブロックユニットの中の隣接する一対は、前記複数のビットラインコンタクトプラグの中の一部を共有することを特徴とする請求項２９に記載の３次元半導体装置。
【請求項３１】
前記メモリセルアレイの各ブロックユニットを横切る前記複数のワードラインの中の１つはダミーワードラインであり、前記ダミーワードラインは該ダミーワードラインの側壁から突出する延長部を含み、該延長部は前記ダミーワードラインから突出しない非延長部と交互に配列され、
前記メモリセルアレイの各ブロックユニットにおいて、前記ストリング選択ゲートは、前記ダミーワードラインの前記延長部から離隔された第１グループのストリング選択ゲート及び前記ダミーワードラインの前記非延長部から離隔された第２グループのストリング選択ゲートを含み、
前記第１グループのストリング選択ゲート及び前記第２グループのストリング選択ゲートは、平面的に見る時、ジグザグな模様に配列されることを特徴とする請求項２８に記載の３次元半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳細には、３次元半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
消費者が要求する優れた性能及び低廉な価額を充足させるために半導体装置の集積度を増加させることが要求されている。メモリ半導体装置の場合、その集積度は製品の価額を決定する重要な要因であるため、特に増加させた集積度が要求されている。従来の２次元又は平面積メモリ半導体装置の場合、その集積度は単位メモリセルが占有する面積によって主に決定されるため、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンの微細化のためには超高価な装備を必要とするため、２次元メモリ半導体装置の集積度は増加しているが、相変わらず制限的である。このような限界を克服するための代案として、３次元的に配列されたメモリセルを具備する半導体装置が提案されてきた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許公開第２０１１／０１６９０６７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、増加させたページ深さを有する３次元半導体メモリ装置を提供することにある。
また、本発明の目的は、活性パターンの寄生抵抗を減らすことができる３次元半導体メモリ装置を提供することにある。
また、本発明の目的は、ワードライン間の容量性結合を緩和させることができる３次元半導体メモリ装置の製造方法を提供することにある。
また、本発明の目的は、データ維持特性を向上させることができる３次元半導体メモリ装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明の一態様による３次元半導体装置は、３次元的に配列されたメモリセルを含み、平面的に見る時、互いに対向する左側及び右側と互いに対向する上側及び下側とを具備するメモリセルアレイと、前記メモリセルアレイの左側及び右側の中の少なくとも１つに隣接する少なくとも１つのワードラインデコーダーと、前記メモリセルアレイの下側に隣接するページバッファと、前記メモリセルアレイの上側及び下側の中の１つに隣接するストリング選択ラインデコーダーと、を備える。
【０００６】
前記ストリング選択ラインデコーダーは、前記メモリセルアレイと前記ページバッファとの間に位置し得る。
前記メモリセルアレイは、前記ストリング選択ラインデコーダーと前記ページバッファとの間に位置し得る。
前記３次元半導体装置は、前記メモリセルアレイを横切って前記ページバッファに連結される複数のビットラインと、前記メモリセルアレイを横切って前記ストリング選択ラインデコーダーに連結される複数のストリング選択ラインと、前記メモリセルアレイを横切って前記ワードラインデコーダーの少なくとも１つの相応する１つに連結される複数のワードラインと、を更に含むことができ、前記複数のビットライン及び前記複数のストリング選択ラインは、前記複数のワードラインを横切るように配置され得る。
前記メモリセルアレイは、前記複数のビットラインの進行方向に従って配列される複数のブロックを含み、前記複数のブロックの各々は、前記複数のワードラインの進行方向に沿って配列される複数のセクターを含み得る。
前記メモリセルアレイは、前記複数のブロックの各々に提供されるブロック選択ラインを含み、前記ブロック選択ラインは、前記複数のビットラインと前記複数のメモリセルとの間の電気的な連結をブロック単位に制御するように構成され得る。
前記メモリセルアレイは、多層及び多列構造を形成するように配列される活性パターンを利用して構成され、前記複数のブロックの各々において、前記複数のセクターの前記活性パターンは、前記複数のワードラインの進行方向に従って分離され得る。
前記３次元半導体装置は、前記複数のビットラインの各々を前記活性パターンの層の中の相応する１つに電気的に連結する複数のビットラインコンタクトプラグを更に含むことができ、前記複数のブロックの中の隣接する一対は、前記ビットラインコンタクトプラグを共有し得る。
前記複数のセクターの各々において、前記複数のビットラインコンタクトプラグの数は、前記複数の活性パターンの層数の半分であり得る。
前記３次元半導体装置は、前記複数のビットラインの各々を前記活性パターンの層の中の相応する１つに電気的に連結する複数のビットラインコンタクトプラグを更に含むことができ、前記複数のブロックの中の隣接する一対は、前記複数のビットラインコンタクトプラグの中の互に異なるビットラインコンタクトプラグを通じて前記複数のビットラインに接続され得る。
前記複数のセクターの各々において、前記複数のビットラインコンタクトプラグの数は、前記複数の活性パターンの層数と同一であり得る。
前記メモリセルアレイは、多層及び多列構造を形成するように配列される複数の活性パターンと、多行構造を形成しながら前記複数の活性パターンを横切る複数のワードラインと、前記活性パターンと前記ワードラインとの間に介在する電荷格納膜と、を含み得る。
前記メモリセルアレイは、複数の活性パターンを含み、前記活性パターンは、多層及び多列構造を有し、前記複数の活性パターンの各々は、基板に水平な長軸を有する半導体パターンであり、前記複数のワードラインの各々は、前記活性パターンの間に介在する垂直ゲート及び該垂直ゲートを連結する水平ラインを含み得る。
前記複数のビットラインの各々は、前記活性パターンの層の中の相応する１つに電気的に連結され、前記複数のストリング選択ラインの各々は、前記活性パターンの列の中の相応する１つと前記ビットラインとの間の電気的な連結を制御するように構成され得る。
前記３次元半導体装置は、前記複数の活性パターンの層の各々に連結された複数の低抵抗膜と、前記複数のビットラインの各々を前記複数の低抵抗膜の中の相応する１つに電気的に連結するビットラインコンタクトプラグと、を更に含むことができ、前記低抵抗膜は、前記活性パターンより低い比抵抗を有する物質で形成され得る。
前記複数の低抵抗膜の各々は、前記複数のブロックの中の隣接する一対によって共有され、前記抵抗膜を垂直に貫通する少なくとも１つの代替開口部を有することができる。
前記３次元半導体装置は、前記複数のビットラインの各々を前記活性パターンの層の中の相応する１つに電気的に連結する複数のビットラインコンタクトプラグを更に含むことができ、前記ビットラインコンタクトプラグは、前記複数のワードラインの中のいずれか１つから実質的に同一の距離に形成され得る。
【０００７】
上記目的を達成するためになされた本発明の他の態様による３次元半導体装置は、多層及び多列構造を形成しながら配列される複数の活性パターンと、多行構造を形成しながら前記活性パターンを横切る複数のワードラインと、前記複数の活性パターンの列の各々を制御するように構成される複数のストリング選択ゲートと、を備え、前記ストリング選択ゲートは、前記複数のワードラインの中の該ストリング選択ゲートに最も隣接するワードラインから第１距離に位置する第１ゲート及び前記第１距離より小さい第２距離に位置する第２ゲートを含み、前記最も隣接するワードラインは、前記第１ゲートに向かって延長される複数の第１延長部を有するように形成される。
【０００８】
前記３次元半導体装置は、前記ストリング選択ゲートを介して前記最も隣接するワードラインから離隔されて配置されるブロック選択ラインを更に含むことができ、前記ブロック選択ラインは、前記第２ゲートに向かって延長される第２延長部を有し得る。
前記複数のストリング選択ゲートの各々は、前記複数の活性パターンの列の各々を覆うように形成され得る。
前記複数のストリング選択ゲートの各々は、前記複数の活性パターンの列の間に提供され得る。
【０００９】
上記目的を達成するためになされた本発明の一態様による３次元半導体装置の製造方法は、多層及び多列構造を有するように配列された複数の活性パターンを形成する段階と、前記活性パターンを覆う多層膜構造のメモリ膜を形成する段階と、多行構造を有するように配列されながら前記複数の活性パターンを横切る複数のワードラインを形成する段階と、前記複数のワードライン間に露出する前記メモリ膜の少なくとも一部分をエッチングする段階と、を有する。
【００１０】
前記メモリ膜は、順に蒸着されるトンネル絶縁膜、電荷格納膜、及びブロッキング絶縁膜を含み、前記メモリ膜の少なくとも一部分をエッチングする段階は、前記トンネル絶縁膜、前記電荷格納膜、及び前記ブロッキング絶縁膜の中の少なくとも１つを前記ワードライン間から除去し得る。
前記３次元半導体装置の製造方法は、前記メモリ膜の少なくとも一部分をエッチングした後、前記ワードライン間に埋め込み絶縁膜を形成する段階を更に含むことができ、前記埋め込み絶縁膜は、前記ワードライン間及び前記活性パターン間の空間にエアーギャップを有するように形成され得る。
【００１１】
上記目的を達成するためになされた本発明の他の態様による３次元半導体装置の製造方法は、多層及び多列構造を有するように配列された複数の活性パターンを形成する段階と、多行構造を有するように配列されながら前記複数の活性パターンを横切る複数のワードラインを形成する段階と、前記複数のワードライン間に埋め込み絶縁膜を形成する段階と、を有し、前記埋め込み絶縁膜は、前記ワードライン間及び前記活性パターン間の空間にエアーギャップを有するように形成される。
【００１２】
前記複数のワードラインの各々は、前記複数の活性パターンの列の間に提供されて前記活性パターンの側壁に対向する垂直ゲートと、前記活性パターンを横切る方向に従って前記垂直ゲートを互いに連結する水平ラインと、含み、前記エアーギャップは、前記垂直ゲート間に局所的に形成され得る。
【００１３】
上記目的を達成するためになされた本発明の更に他の態様による３次元半導体装置は、順に積層されたメモリセルを含み、平面的に見る時、互いに対向する左側及び右側と互いに対向する上側及び下側とを具備するメモリセルアレイと、前記メモリセルアレイの左側及び右側の中の少なくとも１つに隣接する少なくとも１つのワードラインデコーダーと、前記メモリセルアレイの下側に隣接するページバッファと、前記メモリセルアレイの上側及び下側の中の１つ又は前記メモリセルアレイの上側及び下側の中の他の１つに隣接するストリング選択ラインデコーダーと、を備える。
【００１４】
前記３次元半導体装置は、複数のストリング選択ゲートと、前記メモリセルアレイを横切って前記ページバッファに連結される複数のビットラインと、前記複数のビットラインに平行な方向で前記メモリセルアレイを横切って前記ストリング選択ラインデコーダーに連結される複数のストリング選択ラインと、前記メモリセルアレイを横切って前記少なくとも１つのワードラインデコーダーに連結される複数のワードラインと、を更に含むことができ、前記メモリセルアレイの複数のブロックユニットは、垂直な方向に順に積層される複数の活性パターン層を含み、前記複数の活性パターン層の各々は、前記複数のビットラインに平行な方向に延長されるカラムを含んで前記カラム間に空間を定義し、前記複数のワードラインの各々は、前記複数の活性パターン膜内で前記カラム間の空間を通じて垂直に延長される複数の垂直部分を含み、前記複数のストリング選択ゲートの各々は、前記複数のビットラインの中の１つと前記複数の活性パターン層の中の１つにおける前記カラムの中の１つとの間の連結を制御するように構成され得る。
前記３次元半導体装置は、複数のビットラインコンタクトプラグを更に含むことができ、前記複数のビットラインコンタクトプラグの各々は、前記複数のビットラインの中の１つを前記複数の活性パターン層の中の相応する１つに連結し得る。
前記メモリセルアレイの複数のブロックユニットの中の隣接する一対は、前記複数のビットラインコンタクトプラグの中の一部を共有し得る。
前記メモリセルアレイの各ブロックユニットを横切る前記複数のワードラインの中の１つはダミーワードラインであり、前記ダミーワードラインは該ダミーワードラインの側壁から突出する延長部を含み、該延長部は前記ダミーワードラインから突出しない非延長部と交互に配列され、前記メモリセルアレイの各ブロックユニットにおいて、前記ストリング選択ゲートは、前記ダミーワードラインの前記延長部から離隔された第１グループのストリング選択ゲート及び前記ダミーワードラインの前記非延長部から離隔された第２グループのストリング選択ゲートを含み、前記第１グループのストリング選択ゲート及び前記第２グループのストリング選択ゲートは、平面的に見る時、ジグザグな模様に配列され得る。
【発明の効果】
【００１５】
本発明によれば、ストリング選択ラインはビットラインに並行に形成される。これは３次元半導体メモリ装置のページ深さを増加させることを可能にする。
また、本発明によれば、ワードラインの中の１つ又はブロック選択ラインは拡張部を有するように形成される。これは活性パターンの寄生抵抗を減らすことを可能にする。
また、本発明によれば、複数のワードライン間にエアーギャップが形成される。これは複数のワードライン間の容量性結合を緩和させることを可能にする。
また、本発明によれば、メモリ膜の一部が複数のワードライン間で除去される。これはデータ維持特性を向上させることを可能にする。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態による３次元半導体メモリ装置のチップレイアウトを示す図である。
【図２】本発明の一実施形態による３次元半導体メモリ装置のチップレイアウトを示す図である。
【図３】本発明の一実施形態による３次元半導体メモリ装置のチップレイアウトを示す図である。
【図４】本発明の一実施形態による３次元半導体メモリ装置のチップレイアウトを示す図である。
【図５】本発明の一実施形態による３次元半導体メモリ装置のメモリセルアレイを示す概略図である。
【図６】本発明の一実施形態による３次元半導体メモリ装置のメモリセルアレイを示す平面図である。
【図７】本発明の一実施形態による３次元半導体メモリ装置のメモリセルアレイを示す平面図である。
【図８】本発明の一実施形態による３次元半導体メモリ装置のメモリセルアレイを示す平面図である。
【図９】本発明の一実施形態による３次元半導体メモリ装置のメモリセルアレイを示す平面図である。
【図１０】本発明の一実施形態による３次元半導体メモリ装置のメモリセルアレイを示す平面図である。
【図１１】本発明の一実施形態による３次元半導体メモリ装置のメモリセルアレイを示す平面図である。
【図１２】本発明の一実施形態による３次元半導体メモリ装置のメモリセルアレイを示す平面図である。
【図１３】本発明の一実施形態による３次元半導体メモリ装置のメモリセルアレイを示す斜視図である。
【図１４】本発明の一実施形態による３次元半導体メモリ装置のメモリセルアレイを示す斜視図である。
【図１５】本発明の一実施形態による３次元半導体メモリ装置のメモリセルアレイを示す斜視図である。
【図１６】本発明の一実施形態による３次元半導体メモリ装置の活性パターンの構造の一例を示す斜視図である。
【図１７】本発明の一実施形態による３次元半導体メモリ装置のメモリセルアレイを示す平面図である。
【図１８】本発明の一実施形態による３次元半導体メモリ装置のメモリセルアレイを示す平面図である。
【図１９】本発明の一実施形態による３次元半導体メモリ装置の製造方法を示す順序図である。
【図２０】図１９の製造方法に従う３次元半導体メモリ装置の構造的特徴の一例を示す斜視図である。
【図２１】図２０の３次元半導体メモリ装置の一部を示す拡大図である。
【図２２】本発明の一実施形態による３次元半導体メモリ装置の製造方法を示す順序図である。
【図２３】図２２の製造方法に従う３次元半導体メモリ装置の構造的特徴の一例を示す断面図である。
【図２４】本発明の一実施形態による半導体装置を含む電子装置の概略図である。
【図２５】本発明の他の実施形態による半導体装置を含む電子装置の概略図である。
【発明を実施するための形態】
【００１７】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。本発明の長所及び特徴、そしてそれらを達成する方法は、図面と共に詳細に後述する実施形態を参照すれば、明確になる。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、異なる多様な形態に具現でき、単に本発明の実施形態は、本発明の開示が完全になるようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供するものである。明細書の全文に亘り同一参照符号は同一構成要素を指称する。
【００１８】
本明細書で、導電性膜、半導体膜、又は絶縁性膜等のある物質膜が他の物質膜又は基板“上”に在ると言及する場合に、ある物質膜は他の物質膜又は基板上に直接形成されるか、又はこれらの間にその他の物質膜が介在することもあることを意味する。また、本明細書の多様な実施形態で、第１、第２、第３等の用語を物質膜又は工程段階を記述するために使用するが、これは単なるいずれかの特定物質膜又は工程段階を他の物質膜又は他の工程段階と区別するために使用するだけであり、このような用語によって限定されてはならない。
【００１９】
本明細書で使用する用語は、実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書で単数形は文句で特別に言及しない限り複数形も含む。明細書で使用する‘含む（ｃｏｍｐｒｉｓｅｓ）’及び／又は‘含む（ｃｏｍｐｒｉｓｉｎｇ）’は言及する構成要素、段階、動作、及び／又は素子の１つ以上の他の構成要素、段階、動作、及び／又は素子の存在又は追加を排除しない。
【００２０】
また、本明細書で記述する実施形態は本発明の理想的な例示図である断面図及び／又は平面図を参照して説明する。図面において、膜及び領域の厚さは技術的な内容の効果的な説明のために誇張したものである。従って、製造技術及び／又は許容誤差等によって例示図の形態が変形され得る。従って、本発明の実施形態は図示した特定形態に制限されるものではなく製造工程によって生成される形態の変化も含むものである。
【００２１】
図１〜図４は、本発明の一実施形態による３次元半導体メモリ装置のチップレイアウトを示す図であり、図５は、本発明の一実施形態による３次元半導体メモリ装置のメモリセルアレイを示す概略図である。
【００２２】
図１〜図４を参照すると、３次元半導体メモリ装置は少なくとも１つのマットＭＡＴを含む。マットＭＡＴの各々は、３次元的に配列されたメモリセルが配置されるメモリセルアレイ、メモリセルを制御するように構成されるワードラインＷＬ、メモリセルに選択的に連結されるビットラインＢＬ、ビットラインＢＬとメモリセルとの間の電気的な連結を選択的に制御するストリング選択ラインＳＳＬ、メモリセルと共通ソースラインとの間の電気的な連結を制御する接地選択ラインＧＳＬを含む。メモリセルアレイは図５に示したように複数のブロックＢＬＯＣＫ０、…、ｍを含む。ワードラインＷＬはブロックＢＬＯＣＫ０、…、ｍの中の少なくとも１つを横切るように配置され、ビットラインＢＬはブロックＢＬＯＣＫ０、…、ｍの各々毎に独立的に配置される。図５に示したように、ブロックＢＬＯＣＫ０、…、ｍはビットラインの進行方向ＢＬＤに従って配列される。ブロックＢＬＯＣＫ０、…、ｍの各々はワードラインの進行方向ＷＬＤに従って配列される複数のセクターを含む。一実施形態で、ブロックの各々のビットラインは独立的に動作する。
【００２３】
図６〜図１５を参照して後述するように、ビットラインＢＬ及びストリング選択ラインＳＳＬはワードラインＷＬ及び接地選択ラインＧＳＬを横切るように配置される。マットＭＡＴの各々において、ビットラインＢＬは少なくとも１つのページバッファ（ｐａｇｅ  ｂｕｆｆｅｒ）に連結され、ワードラインＷＬ及び接地選択ラインＧＳＬは互いに対向する少なくとも一対のワードライン及び接地選択ラインデコーダー（ＷＬ／ＧＳＬ  Ｄｅｃｏｄｅｒ）に連結され、ストリング選択ラインはストリング選択ラインデコーダー（ＳＳＬ  Ｄｅｃｏｄｅｒ）に連結される。
【００２４】
図１〜図４に示したように、マットＭＡＴの各々は互いに対向する一対のワードライン及び接地選択ラインデコーダーを含む。本発明の実施形態によると、マットＭＡＴの各々において、ストリング選択ラインデコーダーはページバッファに隣接するか又はメモリセルアレイのページバッファに対向する辺に配置される。例えば、図１及び図３に示したように、マットＭＡＴの各々において、ストリング選択ラインデコーダーはページバッファとメモリセルアレイとの間に配置される。或は図２及び図４に示したように、マットＭＡＴの各々において、メモリセルアレイは互いに対向するストリング選択ラインデコーダーとページバッファとの間に配置される。
【００２５】
ストリング選択ラインデコーダーのこのような配置は３次元半導体メモリ装置のページ深さ（ｐａｇｅ  ｄｅｐｔｈ）を使用者が要求する水準で増加させることを可能にする。例えば、ストリング選択ラインデコーダーがワードライン及び接地選択ラインデコーダーに隣接するように配置される場合、ページ深さはビットラインと共通ソースラインとの間の距離Ｌをストリング選択ラインＳＳＬのピッチＰで分けた値である（即ち、Ｌ／Ｐ）。しかし、図１〜図４に示した配置の場合、このような制約から自由になるため、上述したように、３次元半導体メモリ装置は増加したページ深さを有する。これに加えて、ストリング選択ラインデコーダーがワードライン及び接地選択ラインデコーダーに隣接するように配置される場合、ストリング選択トランジスターが配列される方向とストリング選択ラインデコーダーの方向とが平行でないため、ストリング選択ラインＳＳＬの長さがそれぞれ異なる。しかし、図１〜図４に示した配置の場合、このような問題は解決される。
【００２６】
図６〜図１２は、本発明の一実施形態による３次元半導体メモリ装置のメモリセルアレイを示す平面図であり、図１３〜図１５は、本発明の一実施形態による３次元半導体メモリ装置のメモリセルアレイを示す斜視図である。図５のブロックＢＬＯＣＫ０、…、ｍの各々は図６〜図１２を参照して説明する構造的な特徴を有するように構成された少なくとも一部分を含む。図１３〜図１５は、本発明の実施形態に対するより容易な理解のために提供するものであって、下記で説明するセクターＳＥＣＴの構造的な特徴を例示的に示す。
【００２７】
図６〜図１２を参照すると、各ブロックＢＬＣＫは複数のセクターＳＥＣＴを含む。セクターＳＥＣＴの各々は、図１３、図１５、及び図１６に示した例のように、多層及び多列構造を形成するように配列された複数の活性パターンＡＣＴを含む。活性パターンＡＣＴは半導体物質の中のいずれか１つ（例えば、シリコン又はグラフェン）で形成される。各ブロックＢＬＣＫで、セクターＳＥＣＴは１つの共通ソースラインＣＳＬを共有する。これに加えて、共通ソースラインＣＳＬは隣接する一対のブロックＢＬＣＫによって共有される。これは隣接する一対のブロックＢＬＣＫがミラー対称性を有するように形成されることを意味する。
【００２８】
各セクターＳＥＣＴは複数のビットラインコンタクトプラグＢＬＣＴを含む。図１３、図１５、及び図１６に示した例のように、ビットラインコンタクトプラグＢＬＣＴの各々は活性パターンＡＣＴの層の中の相応する１つに電気的に連結される。言い換えると、各セクターＳＥＣＴにおいて、活性パターンＡＣＴの中の同一の高さに配列される活性パターンＡＣＴはビットラインコンタクトプラグＢＬＣＴの中の相応する１つに共通に連結される。
【００２９】
各セクターＳＥＣＴは複数のストリング選択ゲートＳＳＧを含む。例えば、図１３に示したように、ストリング選択ゲートＳＳＧの各々は基板ＳＵＢ上の活性パターンＡＣＴの列の中の相応する１つを制御するように構成される。この場合、各セクターＳＥＣＴにおいて、活性パターンＡＣＴの中の同一の列に配列される活性パターンＡＣＴとビットラインコンタクトプラグＢＬＣＴとの間の電気的な連結はストリング選択ゲートＳＳＧの中の相応する１つによって制御される。
【００３０】
ビットラインコンタクトプラグＢＬＣＴはブロックＢＬＣＫを横切る複数のビットラインＢＬに各々連結され、ストリング選択ゲートＳＳＧはブロックＢＬＣＫを横切る複数のストリング選択ラインＳＳＬに各々連結される。一実施形態によると、ビットラインＢＬはストリング選択ラインＳＳＬの間に配置される。例えば、ビットラインＢＬとストリング選択ラインＳＳＬとは交互に配列される。一実施形態で、ビットラインＢＬとストリング選択ラインＳＳＬとは、図１４及び図１５に示したように同一の高さに配列される。しかし、本発明はこれに限定されるものではなく、ビットラインＢＬとストリング選択ラインＳＳＬとは互に異なる高さに形成されることもある。
【００３１】
各ブロックＢＬＣＫはセクターＳＥＣＴを横切る複数のワードラインＷＬを含む。一実施形態によると、ワードラインＷＬと活性パターンＡＣＴとの間にはメモリ要素（例えば、電荷格納のための多層膜）が介在する。ワードラインＷＬの各々は、活性パターンＡＣＴの列の間に延長された垂直ゲート及びセクターＳＥＣＴを横切りながら、垂直ゲートを連結するゲート連結ラインを含む。例えば、ワードラインＷＬの各々は櫛（ｃｏｍｂ）模様である。
【００３２】
各ブロックＢＬＣＫはセクターＳＥＣＴを横切る接地選択ラインＧＳＬを含む。接地選択ラインＧＳＬと活性パターンＡＣＴとの間には、ゲート誘電膜として機能する少なくとも１つの接地ゲート絶縁膜が介在する。一実施形態によると、接地ゲート絶縁膜はメモリ要素と実質的に同一の薄膜構造を有する。これに加えて、接地選択ラインＧＳＬはワードラインＷＬの各々と実質的に同一の断面構造を有するように形成される。例えば、接地選択ラインＧＳＬもやはり櫛模様である。接地選択ラインＧＳＬはワードラインＷＬの各々より広い幅を有するように形成される。
【００３３】
一実施形態によると、各ブロックＢＬＣＫは、図６〜図９に示したように、活性パターンＡＣＴとビットラインコンタクトプラグＢＬＣＴとを連結する低抵抗膜ＬＲＭを含む。低抵抗膜ＬＲＭは、多層構造を形成するように配列され、活性パターンＡＣＴの中の同一の列に配列される活性パターンＡＣＴをビットラインコンタクトプラグＢＬＣＴの中の相応する１つに連結する。低抵抗膜ＬＲＭは活性パターンＡＣＴより低い比抵抗を有する物質（例えば、金属性物質又は高濃度にドーピングされた半導体）で形成される。
【００３４】
低抵抗膜ＬＲＭは水平代替工程を使用して形成される。例えば、水平代替工程は、活性パターンＡＣＴの側壁を露出させる代替開口部ＲＯを形成し、活性パターンＡＣＴの露出した側壁を水平的にエッチングして多層構造のリセス領域を形成した後、リセス領域を低抵抗物質で満たす段階を含む。
【００３５】
代替開口部ＲＯはセクターＳＥＣＴの各々を完全に横切るように形成される。例えば、図６〜図８に示したように、セクターＳＥＣＴの中の隣接する一対の場合、低抵抗膜ＬＲＭ又は活性パターンＡＣＴは水平的に分離された構造を形成する。
【００３６】
他の実施形態によると、代替開口部ＲＯはセクターＳＥＣＴの各々を横切らないように形成される。例えば、図９に示したように、代替開口部ＲＯは低抵抗膜ＬＲＭを貫通するように形成される。この場合、セクターＳＥＣＴの中の隣接する一対は低抵抗膜ＬＲＭを共有する。
【００３７】
更に他の実施形態によると、図１０〜図１２に示したように、セクターＳＥＣＴの各々は低抵抗膜ＬＲＭ無しで構成される。例えば、活性パターンＡＣＴはビットラインコンタクトプラグＢＬＣＴに直接連結される。この場合、図９と同様に、セクターＳＥＣＴの中の隣接する一対はビットラインコンタクトプラグＢＬＣＴを共有する。言い換えると、図９〜図１２に示した構造を有する半導体装置の場合、ビットラインコンタクトプラグＢＬＣＴの電圧はセクターＳＥＣＴの中の隣接する一対に共通に印加される。
【００３８】
一方、図１５に示したように、ビットラインＢＬ及びストリング選択ラインＳＳＬはプラグＰＬＧを利用してビットラインコンタクトプラグＢＬＣＴ及びストリング選択ゲートＳＳＧに電気的に連結され得る。本発明の実施形態に対するより容易な理解のために、プラグＰＬＧとの連結位置を図１５の右側一部分に示したが、プラグＰＬＧは図１５の左側一部のようにビットラインＢＬ及びストリング選択ラインＳＳＬによって隠される。
【００３９】
本発明の実施形態によると、セクターＳＥＣＴの各々において、ビットラインＢＬの各々及びビットラインコンタクトプラグＢＬＣＴの各々は活性パターンＡＣＴの層の中のいずれか１つに連結されるため、層セレクター（ｌａｙｅｒ  ｓｅｌｅｃｔｏｒ）として機能する。これによって、セクターＳＥＣＴの各々において、ビットラインＢＬの数及びビットラインコンタクトプラグＢＬＣＴの数は活性パターンＡＣＴの層と同一である。例えば、図６〜図１２に示したように、セクターＳＥＣＴの各々を通るビットラインＢＬの数が４である実施形態は、図１３に示したように、活性パターンＡＣＴの層数が４である場合に適用される。しかし、本発明はこれに限定されるものではない。例えば、図９〜図１２に示したように、ビットラインコンタクトプラグＢＬＣＴが互いに隣接する一対のセクターＳＥＣＴによって共有される場合、セクターＳＥＣＴの各々内に位置するビットラインコンタクトプラグＢＬＣＴの数はセクターＳＥＣＴの各々を通るビットラインＢＬの数の半分である。
【００４０】
本発明の実施形態によると、セクターＳＥＣＴの各々において、ストリング選択ゲートＳＳＧの各々及びストリング選択ラインＳＳＬの各々は活性パターンＡＣＴの列の中のいずれか１つに連結されるため、列セレクター（ｃｏｌｕｍｎ  ｓｅｌｅｃｔｏｒ）として機能する。例えば、図６〜図１２に示したように、セクターＳＥＣＴの各々を通るストリング選択ラインＳＳＬの数はセクターＳＥＣＴの各々を構成する活性パターンＡＣＴの列数と同一である。
【００４１】
プログラム又は読出し動作において、列セレクターを利用することによって、セクターＳＥＣＴの各々を構成する活性パターンＡＣＴの中の１列が選択される。即ち、活性パターンＡＣＴの中から選択される列はストリング選択ラインＳＳＬの中から選択されるストリング選択ラインＳＳＬの位置を変えることによって変更される。
【００４２】
一方、プログラム又は読出し動作において、ブロックＢＬＣＫの各々を構成する複数のセクターＳＥＣＴは、それぞれ異なるビットラインＢＬ及びそれぞれ異なるストリング選択ラインＳＳＬによって制御されるため、独立的に動作する。これはブロックＢＬＣＫの各々に対して１回に入出力されるデータの大きさ（例えば、ページ）を増加させることを可能にする。例えば、ブロックＢＬＣＫの各々が複数のセクターＳＥＣＴに区分されない場合、ページの最大大きさは活性パターンＡＣＴの層数に制限される。しかし、図６〜図１２を参照して説明した本発明の実施形態によると、ページの最大大きさは活性パターンＡＣＴの層数と各ブロックＢＬＣＫを構成するセクターＳＥＣＴの数の掛け算である。
【００４３】
本発明の実施形態によると、図６、図７、図１０、及び図１１に示したように、ブロックＢＬＣＫの各々はビットラインＢＬと活性パターンＡＣＴとの間の電気的な連結を制御するブロック選択ラインＢＳＬを含む。ブロック選択ラインＢＳＬを使用することによって、ブロックＢＬＣＫの中のいずれか１つに対する選択的なアクセスが可能になる。しかし、本発明はこれに限定されるものではない。例えば、図８、図９、及び図１２に示したように、ブロック選択ラインＢＳＬが無い実施形態もやはり可能であり、この場合、ビットラインＢＬと活性パターンＡＣＴとの間の電気的な連結はワードラインＷＬを利用して制御される。
【００４４】
本発明の実施形態によると、図６、図８、図１０、及び図１２に示したように、ビットラインＢＬとストリング選択ラインＳＳＬとは交互に配列される。これは、ワードラインＷＬの進行方向において、ビットラインコンタクトプラグＢＬＣＴのピッチが活性パターンＡＣＴのピッチと実質的に同一であることを意味する。しかし、このような構造的な特徴は多様に変形され得る。例えば、図９に示したように、隣接する一対のブロックＢＬＣＫがジグザグに配列されたビットラインコンタクトプラグＢＬＣＴを共有する場合、ビットラインコンタクトプラグＢＬＣＴのピッチは活性パターンＡＣＴのピッチより大きくなる。これに加えて、セクターＳＥＣＴの各々において、活性パターンＡＣＴの列数は、図７及び図１１に示したようにビットラインＢＬの数より大きくなり得る。例えば、セクターＳＥＣＴの各々において、活性パターンＡＣＴの列数は大略ビットラインＢＬの数の整数倍であるが、このような整数倍の限定が本発明の実施形態を具現するのに必須的に要求されるものではない。この場合、ビットラインコンタクトプラグＢＬＣＴのピッチは活性パターンＡＣＴのピッチより大きくなる。
【００４５】
図１７及び図１８は、本発明の一実施形態による３次元半導体メモリ装置のメモリセルアレイを示す平面図である。
【００４６】
図１７に示したように、ストリング選択ゲートＳＳＧはジグザグに配列される。例えば、ストリング選択ゲートＳＳＧは活性パターンＡＣＴの偶数番目の列を制御する第１グループ及び奇数番目の列を制御する第２グループに区分され、ワードラインＷＬの中の最も隣接するワードラインＷＬ（以下、ダミーワードラインｄＷＬ）からの距離又はブロック選択ラインＢＳＬからの距離において、第１及び第２グループのストリング選択ゲートＳＳＧの間には差異がある。例えば、第１グループのストリング選択ゲートＳＳＧとダミーワードラインｄＷＬとの間の距離がＬ１である場合、第２グループのストリング選択ゲートＳＳＧとダミーワードラインｄＷＬとの間の距離はＬ１より小さいＬ２である。このような間隔の差異は活性パターンＡＣＴを経由する電気的な経路の抵抗を大きく増加させ得る。ビットラインコンタクトプラグＢＬＣＴ及び共通ソースラインＣＳＬは、各々、ドレーン及びソース領域ＤＲ、ＤＳを通じて活性パターンＡＣＴに連結される。ドレーン及びソース領域ＤＲ、ＤＳと活性パターンＡＣＴとは異なる導電形を有する。
【００４７】
本発明の実施形態によると、ダミーワードラインｄＷＬ及び／又はブロック選択ラインＢＳＬは、図１７及び図１８に示したようにストリング選択ゲートＳＳＧに向かって水平的に延長される延長部ＥＸＴを有する。一実施形態で、延長部ＥＸＴの各々の幅はＬ１−Ｌ２であるが、本発明はこれに限定されるものではない。延長部ＥＸＴの存在によって、ストリング選択ゲートＳＳＧのジグザグな配列によって誘発される活性パターンＡＣＴの電気的な抵抗の増加は予防できる。
【００４８】
一実施形態によると、図１８に示したように、ストリング選択ゲートＳＳＧは活性パターンＡＣＴの列の間に配列される。この場合、活性パターンＡＣＴの列の各々は活性パターンＡＣＴの両側に位置する一対のストリング選択ゲートＳＳＧによって制御される。
【００４９】
図１９は、本発明の一実施形態による３次元半導体メモリ装置の製造方法を示す順序図であり、図２０は、この製造方法に従う３次元半導体メモリ装置の構造的特徴の一例を示す斜視図である。これに加えて、図２１は、図２０の３次元半導体メモリ装置の一部を示す拡大図である。
【００５０】
図１９〜図２１を参照すると、複数の絶縁膜及び複数の半導体膜を含む積層体を形成する（ステップＳ１）。積層体をパターニングして活性パターンＡＣＴを定義するチャンネルカッティング領域ＣＣを形成する（ステップＳ２）。一実施形態で、活性パターンＡＣＴは、例えば図１６に示した構造的な特徴を含むようにパターニングされる。
【００５１】
活性パターンＡＣＴが形成された結果物をコンフォーマルに覆うメモリ膜を形成する（ステップＳ３）。一実施形態で、メモリ膜は、トンネル絶縁膜、電荷格納膜、及びブロッキング絶縁膜を含む。例えば、電荷格納膜はシリコン窒化膜を含み、ブロッキング絶縁膜はシリコン酸化膜又は（アルミニウム酸化膜、ハフニウム酸化膜、又はジルコニウム酸化膜等のような）高誘電膜の中の少なくとも１つを含む。図２１に示したように、メモリ膜ＭＬは、トンネル絶縁膜ＭＬ１、電荷格納膜ＭＬ２、及びブロッキング絶縁膜ＭＬ３を含む。
【００５２】
メモリ膜上に垂直電極膜を形成してチャンネルカッティング領域を満たす（ステップＳ４）。垂直電極膜は、ドーピングされた多結晶シリコン膜、チタニウム窒化膜、タンタル窒化膜、又はタングステン窒化膜の中の少なくとも１つを含む。
【００５３】
その後、垂直電極膜をパターニングして垂直電極を形成する（ステップＳ５）。垂直電極は、図６〜図１５を参照して説明した接地選択ラインＧＳＬ、ワードラインＷＬ、ストリング選択ゲートＳＳＧ、ブロック選択ラインＢＳＬの中の少なくとも１つとして使用される。例えば、垂直電極を形成する段階は、活性パターンＡＣＴを横切るマスクパターンを形成した後、これをエッチングマスクとして使用して垂直電極膜を異方性エッチングする段階を含む。その結果、垂直電極は水平的に互いに分離され、メモリ膜の表面は垂直電極の間で部分的に露出する。例えば、垂直電極の各々は、図２０に示したように、活性パターンＡＣＴの列の間に延長される部分を含む櫛模様である。
【００５４】
続いて、垂直電極の間に露出したメモリ膜を（例えば、等方的に）エッチングしてメモリパターンＭＰを形成する（ステップＳ６）。その後、垂直電極の間に埋め込み絶縁膜ＧＦＬを形成してチャンネルカッティング領域ＣＣを再び満たす（ステップＳ７）。
【００５５】
メモリ膜をエッチングする段階は、トンネル絶縁膜、電荷格納膜、及びブロッキング絶縁膜の中の少なくとも１つを垂直電極の間で除去する段階を含む。例えば、メモリ膜をエッチングする段階は、図２０に示したように、活性パターンＡＣＴの側壁が露出するように実施する。この場合、埋め込み絶縁膜は活性パターンの側壁に直接接触する。しかし、他の実施形態によると、メモリ膜をエッチングする段階は、トンネル絶縁膜が垂直電極の側壁に残存するか又はトンネル絶縁膜と電荷格納膜が垂直電極の側壁に残存するように実施することができる。
【００５６】
図２２は、本発明の一実施形態による３次元半導体メモリ装置の製造方法を示す順序図であり、図２３は、この製造方法に従う３次元半導体メモリ装置の構造的特徴の一例を示す断面図である。
【００５７】
図２２を参照すると、図２０を参照して説明した垂直電極を形成した後、垂直電極の間に埋め込み絶縁膜ＧＦＬを形成する（ステップＳ８）。この実施形態によると、埋め込み絶縁膜ＧＦＬは、図２３に示したように垂直電極（例えば、ＷＬ）の間にエアーギャップＡＧが作られるように形成される。一実施形態によると、埋め込み絶縁膜ＧＦＬは、シリコン酸化膜又は低誘電膜の中の少なくとも１つを含み、蒸着技術の中の少なくとも１つの（例えば、物理的又は化学的な気相蒸着）を使用して形成される。エアーギャップＡＧの形成のために、埋め込み絶縁膜ＧＦＬの蒸着の間に、ステップカバレージ特性が調節される。一方、一実施形態によると、埋め込み絶縁膜ＧＦＬを形成する前に、図１９を参照して説明したように、メモリ膜をパターニングする段階（ステップＳ６）が更に実施され得る。
【００５８】
図２４及び図２５は、本発明の実施形態による半導体装置を含む電子装置の概略図である。
【００５９】
図２４を参照すると、本実施形態による半導体装置を含む電子装置１３００は、ＰＤＡ、ラップトップコンピューター、携帯用コンピューター、ウェブタブレット、無線電話機、携帯電話、デジタル音楽再生器、有線／無線電子機器、又はこれらの中の少なくとも２つを含む複合電子装置の中の１つである。電子装置１３００は、バス１３５０を通じてそれぞれ結合された制御器１３１０、キーパッド、キーボード、画面（ディスプレイ）のような入出力装置１３２０、メモリ１３３０、及び無線インターフェイス１３４０を含む。制御器１３１０は、例えば１つ以上のマイクロプロセッサーデジタル信号プロセッサー、マイクロコントローラ、又はこれと類似なものを含む。メモリ１３３０は、例えば制御器１３１０によって実行される命令語を格納することに使用される。メモリ１３３０は、使用者データを格納することに使用され、上述した本発明の実施形態による半導体装置を含む。電子装置１３００は、ＲＦ信号で通信する無線通信ネットワークにデータを伝送するか、或いはネットワークからデータを受信するために無線インターフェイス１３４０を使用する。例えば、無線インターフェイス１３４０は、アンテナ、無線トランシーバー等を含む。電子装置１３００は、ＣＤＭＡ、ＧＳＭ（登録商標）、ＮＡＤＣ、Ｅ−ＴＤＭＡ、ＷＣＤＭＡ（登録商標）、ＣＤＭＡ２０００、Ｗｉ−Ｆｉ、Ｍｕｎｉ  Ｗｉ−Ｆｉ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＤＥＣＴ、Ｗｉｒｅｌｅｓｓ  ＵＳＢ、Ｆｌａｓｈ−ＯＦＤＭ、ＩＥＥＥ８０２．２０、ＧＰＲＳ、ｉＢｕｒｓｔ、ＷｉＢｒｏ、ＷｉＭＡＸ、ＷｉＭＡＸ−Ａｄｖａｎｃｅｄ、ＵＭＴＳ−ＴＤＤ、ＨＳＰＡ、ＥＶＤＯ、ＬＴＥ−Ａｄｖａｎｃｅｄ、ＭＭＤＳ等のような通信システムの通信インターフェイスプロトコルを具現するために利用される。
【００６０】
図２５を参照すると、本実施形態による半導体装置はメモリシステムを具現するために使用される。メモリシステム１４００は大容量のデータを格納するためのメモリ素子１４１０及びメモリコントローラ１４２０を含む。メモリコントローラ１４２０はホスト１４３０の読出し／書込み要請に応答してメモリ素子１４１０に格納されたデータを読出し又は書き込むようにメモリ素子１４１０を制御する。メモリコントローラ１４２０は、ホスト１４３０、例えばモバイル機器又はコンピューターシステムから提供されるアドレスをメモリ素子１４１０の物理的なアドレスにマッピングするためのアドレスマッピングテーブルを構成する。メモリ素子１４１０は上述した本発明の実施形態による半導体装置を含む。
【００６１】
上述の実施形態で開示した半導体装置は多様な形態の半導体パッケージで具現される。例えば、本発明の実施形態による半導体装置は、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）等の方式でパッケージングされる。
【００６２】
本発明の実施形態による半導体装置が実装されたパッケージは半導体装置を制御するコントローラ及び／又は論理素子等を更に含むこともある。
【００６３】
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００６４】
ＡＣＴ    活性パターン
ＡＧ    エアーギャップ
ＢＬ    ビットライン
ＢＬＣＫ    ブロック
ＢＬＣＴ    ビットラインコンタクトプラグ
ＢＬＤ    ビットラインの進行方向
ＢＳＬ    ブロック選択ライン
ＣＣ    チャンネルカッティング領域
ＣＳＬ    共通ソースライン
ＤＲ    ドレーン領域
ＤＳ    ソース領域
ｄＷＬ    ダミーワードライン
ＥＸＴ    延長部
ＧＳＬ    接地選択ライン
ＧＦＬ    埋め込み絶縁膜
ＬＲＭ    低抵抗膜
ＭＡＴ    マット
ＭＬ    メモリ膜
ＭＬ１    トンネル絶縁膜
ＭＬ２    電荷格納膜
ＭＬ３    ブロッキング絶縁膜
ＰＬＧ    プラグ
ＲＯ    代替開口部
ＳＥＣＴ    セクター
ＳＳＧ    ストリング選択ゲート
ＳＳＬ    ストリング選択ライン
ＳＵＢ    基板
ＷＬ    ワードライン
ＷＬＤ    ワードラインの進行方向
１３００    電子装置
１３１０    制御器
１３２０    入出力装置
１３３０    メモリ
１３４０    無線インターフェイス
１３５０    バス
１４００    メモリシステム
１４１０    メモリ素子
１４２０    メモリコントローラ
１４３０    ホスト
【図１】
2014135493.tif 000003
【図２】
2014135493.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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