(57)【要約】【課題】埋め込みゲート構造のトランジスタにおいて、ビットコン拡散層が深く形成される非対称構造を形成する場合、ビットコンタクトホールを介してイオン注入すると、浅く形成すべき拡散層側にも注入されて所望のトランジスタ特性が得られなくなる。【解決手段】半導体基板上の第１のマスク膜９にスペース部９−Ｓｐを形成し、サイドウォール膜１０を形成してスペース部内の空間１０ｒの直下に相当する半導体基板１の一部分にイオン注入してビットコン拡散層１１を形成する。その後、空間１０ｒを第２のマスク膜で埋め込み、第１のマスク膜９と第２のマスク膜１２をマスクにサイドウォール膜１０を選択的に除去し、基板１に形成するゲートトレンチに対応する第１の溝を形成することで、ビットコン拡散層１１がゲートトレンチと自己整合的に形成できる。【選択図】図１５
2014120652.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１のマスク膜を形成する工程と、
前記第１のマスク膜の一部を貫通したスペース部を形成する工程と、
前記第１のマスク膜の上面と前記スペース部の前記第１のマスク膜の側面を覆う様にサイドウォール膜を形成する工程と、
前記スペース部内であり、且つ前記第１のマスク膜の側面を覆う前記サイドウォール膜を除いた空間の直下に相当する前記半導体基板の一部分にイオン注入する工程と、
前記空間を第２のマスク膜で埋め込む工程と、
前記第１のマスク膜と前記第２のマスク膜をマスクとして前記サイドウォール膜を選択的に除去し、前記第１のマスク膜と前記第２のマスク膜間に前記半導体基板に転写される第１の溝を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のマスク膜と前記半導体基板の間に第１のハードマスク層を形成し、
前記第１のマスク膜と前記第２のマスク膜をマスクとして前記第１のハードマスク層を選択的に除去し、前記第１の溝を前記第１のハードマスク層中に転写して第２の溝を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のハードマスク層と前記半導体基板の間に第２のハードマスク層を形成し、
前記第１のハードマスク層をマスクとして、前記第２のハードマスク層を選択的に除去し、前記第２の溝を前記第２のハードマスク層中に転写して第３の溝を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２のハードマスク層をマスクとして、前記半導体基板を選択的に除去し、前記第３の溝を前記半導体基板中に転写して第４の溝を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第４の溝内に導電膜を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記導電膜は、最表面の高さが前記半導体基板の最表面の高さよりも低くなる様にエッチバックすることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記導電膜のエッチバックの後、前記導電膜を覆う様に絶縁膜を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板上に素子分離層によって同一形状を呈して第１の方向に延在し、前記第１の方向と交差する第２の方向に整列して配置された複数の活性領域を形成する工程を有し、
前記第１のマスク膜に形成されるスペース部は前記第２の方向に延在する溝パターンであって、前記第２の方向に整列して配置された複数の活性領域の個々の中心点を跨ぐことを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記空間を第２のマスク膜で埋め込む工程は、前記サイドウォール膜上に前記第２のマスク膜を形成した後、前記第２のマスク膜の最表面の高さが前記サイドウォール膜の最表面の高さに合う様にエッチバックすることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第１のマスク膜は、Ｓｉを含まないＢＡＲＣ層とＳｉを含むＢＡＲＣ層を順に成膜した積層膜であることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記第１のハードマスク層は、酸化シリコン膜であり、
前記第２のハードマスク層は、酸化シリコン膜、アモルファスカーボン、窒化シリコン膜が順に成膜された積層膜、或いは酸化シリコン膜、窒化シリコン膜が順に成膜された積層膜であることを特徴とする請求項３乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記サイドウォール膜は、低温プラズマＣＶＤ法により成膜された酸化シリコン膜であることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
半導体基板上に素子分離層によって同一形状を呈して第１の方向に延在し、前記第１の方向と交差する第２の方向に整列して配置された複数の活性領域を形成する工程と、
前記半導体基板上に第１のマスク膜で前記第２の方向に延在する複数のラインパターンを形成する工程と、
前記ラインパターンの上面と側面を覆う様にサイドウォール膜を形成する工程と、
前記ラインパターン間のスペース部であり、且つ前記第１のマスク膜の側面を覆うサイドウォール膜を除いたスペース部の直下に相当する前記複数の活性領域の一部分にイオン注入する工程と、
を有し、前記スペース部の各々は前記第２の方向に整列して配置された複数の活性領域に対し個々の中心点を同一スペース部内で跨ぐことを特徴とする半導体装置の製造方法。
【請求項１４】
前記複数のスペース部を第２のマスク膜で埋め込む工程と、
前記第１のマスク膜と前記第２のマスク膜をマスクとしてサイドウォール膜を選択的に除去し、前記第１のマスク膜と前記第２のマスク膜間に前記半導体基板に転写される第１の溝を形成する工程と、
を有することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１のマスク膜と前記半導体基板の間に第１のハードマスク層を形成し、
前記第１のマスク膜と前記第２のマスク膜をマスクとして前記第１のハードマスク層を選択的に除去し、前記第１の溝を前記第１のハードマスク層中に転写して第２の溝を形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１のハードマスク層と前記半導体基板の間に第２のハードマスク層を形成し、
前記第１のハードマスク層をマスクとして、前記第２のハードマスク層を選択的に除去し、前記第２の溝を前記第２のハードマスク層中に転写して第３の溝を形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第２のハードマスク層をマスクとして、前記半導体基板を選択的に除去し、前記第３の溝を前記半導体基板中に転写して第４の溝を形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第４の溝は、前記半導体基板上に形成された前記第２の方向に整列して配置された複数の活性領域の各々を第１部分から第３部分まで前記第４の溝が２本跨ぐことにより３分し、前記２本の第４の溝に挟まれた第２部分が、前記イオン注入された一部分に該当し、前記第１部分の及び前記第３部分に形成される拡散層よりも深い拡散層を形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記第２部分上には第１コンタクトプラグが形成され、前記第１部分と前記第３部分には第２コンタクトプラグが形成されることを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記第１コンタクトプラグ上にビット配線が形成され、前記第２コンタクトプラグ上にキャパシタが形成されることを特徴とする請求項１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在、ＤＲＡＭ（Dynamic Random Access Memory）では、特許文献１に示されている様な埋め込み型ゲート電極を採用している。理由は、（１）ゲート電極を基板中に埋設することにより、三次元化されたチャネル構造を形成することができるようになり、微細化に伴う有効チャネル長の減少を補うことができる、（２）ゲート電極を基板中に埋め込むことで、基板上に設置されるコンタクトプラグ、ビット線、キャパシタの配置が比較的容易に進められる、などが挙げられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−９９７９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１では、ＤＲＡＭメモリセルの選択トランジスタとして、ビット線が接続される不純物拡散層（ビットコン拡散層という）を埋め込み型ゲート電極の底部近傍まで深く形成し、キャパシタなどの容量素子と容量コンタクトを介して接続される不純物拡散層（容コン拡散層という）を浅く形成する非対称構造を有している。ビットコン拡散層の形成は、埋め込み型ゲート電極を形成し、その上にビットコン層間絶縁膜を形成し、ビットコン層間絶縁膜にビットコンタクトホールを形成した後、ビットコン層間絶縁膜をマスクにして基板表面にイオン注入を実施する（特許文献１の図１７及び１８参照）。このとき、ビットコンタクトホールパターンと埋め込み型ゲート電極パターンとの重ねズレや、ビットコンタクトホール径がビットコン拡散層幅よりも大きいことが影響し、埋め込み型ゲート電極をスルーして容量コンタクト側の基板へもイオン注入され、本来浅く形成すべき容コン拡散層が深くなってしまい、ＳＴＨ特性（リフレッシュ特性）などの特性悪化要因となる可能性がある。
【０００５】
又、特許文献１では、ゲートトレンチを形成する前にイオン注入用のマスクを形成してビットコン拡散層を形成する形態も示されている（図２４）。この場合は、容量コンタクト側の基板へのイオン注入は抑えることができるが、イオン注入用マスクを形成するフォトリソグラフィ工程が追加され、またゲートトレンチとの位置合わせずれが生じると両側のゲートトレンチに形成されるトランジスタ特性が異なってしまう可能性がある。
このように、従来のビットコン拡散層形成方法には更に改善すべき余地がある。
【課題を解決するための手段】
【０００６】
本発明では、埋め込み型ゲート電極を形成するための溝の形成時に、ビットコン拡散層形成をセルフアラインで行う。
【０００７】
すなわち、本発明の一実施形態によれば、
半導体基板上に第１のマスク膜を形成する工程と、
前記第１のマスク膜の一部を貫通したスペース部を形成する工程と、
前記第１のマスク膜の上面と前記スペース部の前記第１のマスク膜の側面を覆う様にサイドウォール膜を形成する工程と、
前記スペース部内であり、且つ前記第１のマスク膜の側面を覆う前記サイドウォール膜を除いた空間の直下に相当する前記半導体基板の一部分にイオン注入する工程と、
前記空間を第２のマスク膜で埋め込む工程と、
前記第１のマスク膜と前記第２のマスク膜をマスクとして前記サイドウォール膜を選択的に除去し、前記第１のマスク膜と前記第２のマスク膜間に前記半導体基板に転写される第１の溝を形成する工程と、
を有することを特徴とする半導体装置の製造方法、が提供される。
【０００８】
又、本発明の別の実施形態によれば、
半導体基板上に素子分離層によって同一形状を呈して第１の方向に延在し、前記第１の方向と交差する第２の方向に整列して配置された複数の活性領域を形成する工程と、
前記半導体基板上に第１のマスク膜で前記第２の方向に延在する複数のラインパターンを形成する工程と、
前記ラインパターンの上面と側面を覆う様にサイドウォール膜を形成する工程と、
前記ラインパターン間のスペース部であり、且つ前記第１のマスク膜の側面を覆うサイドウォール膜を除いたスペース部の直下に相当する前記複数の活性領域の一部分にイオン注入する工程と、
を有し、前記スペース部の各々は前記第２の方向に配列された複数の活性領域に対し個々の中心点を同一スペース部内で跨ぐことを特徴とする半導体装置の製造方法、が提供される。
【発明の効果】
【０００９】
本発明の一実施形態によれば、埋め込み型ゲート電極用の溝をダブルパターニングで形成する途中に、ビットコンタクト接続部に相当する基板部にセルフアラインで不純物を注入して不純物拡散層を形成できるようになる。これにより埋め込み型ゲート電極をスルーして不純物が容量コンタクト側基板に注入されることが無くなり、ＳＴＨなどの特性低下を招く心配がなくなった。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態例に係る半導体装置のレイアウトの一例を説明する図である。
【図２Ａ】本発明の一実施形態例に係る半導体装置を説明する概略断面図であり、図１のＡ−Ａ’線での断面図である。
【図２Ｂ】本発明の一実施形態例に係る半導体装置を説明する概略断面図であり、図１のＢ−Ｂ’線での断面図である。
【図２Ｃ】本発明の一実施形態例に係る半導体装置を説明する概略断面図であり、周辺回路領域の断面図である。
【図３】本発明の一実施形態例に係る半導体装置のメモリセル部の他のレイアウト例を説明する図である。
【図４】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、メモリセル部の上面図を示す。
【図５】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図４のＡ−Ａ’線での断面図、（ｂ）は図４のＢ−Ｂ’線での断面図、（ｃ）は周辺回路領域の断面図である。
【図６】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、メモリセル部の上面図を示す。
【図７】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図６のＡ−Ａ’線での断面図、（ｂ）は図６のＢ−Ｂ’線での断面図、（ｃ）は周辺回路領域の断面図である。
【図８】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図６のＡ−Ａ’線での断面図、（ｂ）は図６のＢ−Ｂ’線での断面図に相当し、（ｃ）は周辺回路領域の断面図である。
【図９】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図６のＡ−Ａ’線での断面図、（ｂ）は図６のＢ−Ｂ’線での断面図に相当し、（ｃ）は周辺回路領域の断面図である。
【図１０】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、メモリセル部の上面図を示す。
【図１１】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図１０のＡ−Ａ’線での断面図、（ｂ）は図１０のＢ−Ｂ’線での断面図、（ｃ）は周辺回路領域の断面図である。
【図１２】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、メモリセル部の上面図を示す。
【図１３】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図１２のＡ−Ａ’線での断面図、（ｂ）は図１２のＢ−Ｂ’線での断面図、（ｃ）は周辺回路領域の断面図である。
【図１４】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、メモリセル部の上面図を示す。
【図１５】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図１４のＡ−Ａ’線での断面図、（ｂ）は図１４のＢ−Ｂ’線での断面図、（ｃ）は周辺回路領域の断面図である。
【図１６】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、メモリセル部の上面図を示す。
【図１７】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図１６のＡ−Ａ’線での断面図、（ｂ）は図１６のＢ−Ｂ’線での断面図、（ｃ）は周辺回路領域の断面図である。
【図１８】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、メモリセル部の上面図を示す。
【図１９】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図１８のＡ−Ａ’線での断面図、（ｂ）は図１８のＢ−Ｂ’線での断面図、（ｃ）は周辺回路領域の断面図である。
【図２０】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、メモリセル部の上面図を示す。
【図２１】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図２０のＡ−Ａ’線での断面図、（ｂ）は図２０のＢ−Ｂ’線での断面図、（ｃ）は周辺回路領域の断面図である。
【図２２】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、メモリセル部の上面図を示す。
【図２３】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図２２のＡ−Ａ’線での断面図、（ｂ）は図２２のＢ−Ｂ’線での断面図、（ｃ）は周辺回路領域の断面図である。
【図２４】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、メモリセル部の上面図を示す。
【図２５】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図２４のＡ−Ａ’線での断面図、（ｂ）は図２４のＢ−Ｂ’線での断面図、（ｃ）は周辺回路領域の断面図である。
【図２６】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図２４のＡ−Ａ’線での断面図、（ｂ）は図２４のＢ−Ｂ’線での断面図に相当し、（ｃ）は周辺回路領域の断面図である。
【図２７】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図２４のＡ−Ａ’線での断面図、（ｂ）は図２４のＢ−Ｂ’線での断面図に相当し、（ｃ）は周辺回路領域の断面図である。
【図２８】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図２４のＡ−Ａ’線での断面図、（ｂ）は図２４のＢ−Ｂ’線での断面図に相当し、（ｃ）は周辺回路領域の断面図である。
【図２９】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、メモリセル部の上面図を示す。
【図３０】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図２９のＡ−Ａ’線での断面図、（ｂ）は図２９のＢ−Ｂ’線での断面図、（ｃ）は周辺回路領域の断面図である。
【図３１】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図２９のＡ−Ａ’線での断面図、（ｂ）は図２９のＢ−Ｂ’線での断面図に相当し、（ｃ）は周辺回路領域の断面図である。
【図３２】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図２９のＡ−Ａ’線での断面図、（ｂ）は図２９のＢ−Ｂ’線での断面図に相当し、（ｃ）は周辺回路領域の断面図である。
【図３３】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図２９のＡ−Ａ’線での断面図、（ｂ）は図２９のＢ−Ｂ’線での断面図に相当し、（ｃ）は周辺回路領域の断面図である。
【図３４】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、メモリセル部の上面図を示す。
【図３５】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図３４のＡ−Ａ’線での断面図、（ｂ）は図３４のＢ−Ｂ’線での断面図、（ｃ）は周辺回路領域の断面図である。
【図３６】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図３４のＡ−Ａ’線での断面図、（ｂ）は図３４のＢ−Ｂ’線での断面図に相当し、（ｃ）は周辺回路領域の断面図である。
【図３７】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図３４のＡ−Ａ’線での断面図、（ｂ）は図３４のＢ−Ｂ’線での断面図に相当し、（ｃ）は周辺回路領域の断面図である。
【図３８】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、メモリセル部の上面図を示す。
【図３９】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図３８のＡ−Ａ’線での断面図、（ｂ）は図３８のＢ−Ｂ’線での断面図、（ｃ）は周辺回路領域の断面図である。
【図４０】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図３８のＡ−Ａ’線での断面図、（ｂ）は図３８のＢ−Ｂ’線での断面図に相当し、（ｃ）は周辺回路領域の断面図である。
【図４１】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図３８のＡ−Ａ’線での断面図、（ｂ）は図３８のＢ−Ｂ’線での断面図に相当し、（ｃ）は周辺回路領域の断面図である。
【図４２】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図３８のＡ−Ａ’線での断面図、（ｂ）は図３８のＢ−Ｂ’線での断面図に相当し、（ｃ）は周辺回路領域の断面図である。
【図４３】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図３８のＡ−Ａ’線での断面図、（ｂ）は図３８のＢ−Ｂ’線での断面図に相当し、（ｃ）は周辺回路領域の断面図である。
【図４４】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図３８のＡ−Ａ’線での断面図、（ｂ）は図３８のＢ−Ｂ’線での断面図に相当し、（ｃ）は周辺回路領域の断面図である。
【図４５】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、メモリセル部の上面図を示す。
【図４６】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図４５のＡ−Ａ’線での断面図、（ｂ）は図４５のＢ−Ｂ’線での断面図、（ｃ）は周辺回路領域の断面図である。
【図４７】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図４５のＡ−Ａ’線での断面図、（ｂ）は図４５のＢ−Ｂ’線での断面図に相当し、（ｃ）は周辺回路領域の断面図である。
【図４８】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、メモリセル部の上面図を示す。
【図４９】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図４８のＡ−Ａ’線での断面図、（ｂ）は図４８のＢ−Ｂ’線での断面図、（ｃ）は周辺回路領域の断面図である。
【図５０】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図４８のＡ−Ａ’線での断面図、（ｂ）は図４８のＢ−Ｂ’線での断面図に相当し、（ｃ）は周辺回路領域の断面図である。
【図５１】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、メモリセル部の上面図を示す。
【図５２】本発明の一実施形態例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図５１のＡ−Ａ’線での断面図、（ｂ）は図５１のＢ−Ｂ’線での断面図、（ｃ）は周辺回路領域の断面図である。
【図５３】本発明の一実施形態例の変形例に係る半導体装置の製造工程を説明する断面図であり、（ａ）は図１４のＡ−Ａ’線での断面図、（ｂ）は図１４のＢ−Ｂ’線での断面図に相当し、（ｃ）は周辺回路領域の断面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、本発明の具体的な実施形態例について説明するが、本発明はこれらの実施形態例のみに限定されるものではない。なお、これらの図のうち、断面図における縦横比は実際の構造とは異なる。
【００１２】
実施形態例１
図１は、本発明の一実施形態例に係る半導体装置のメモリセル部の主要部とメモリセルを駆動する回路を含む周辺回路部の一部の平面レイアウトを示す図である。メモリセル部にはメモリセルの制御トランジスタを形成する活性領域Ｋが略同一の形状を呈してα方向又はα’方向（両者を併せて第１の方向という）に延在し、Ｙ方向（第２の方向）に等間隔に平行に配列されている。各活性領域Ｋの中央の拡散層はビットコンタクトホール２４に形成されたビットコンタクト２５Ｐを介してＸ方向（第３の方向）に延在するビット線ＢＬに接続され、周辺回路部のセンスアンプ１００に接続されている。一方、半導体基板中に埋め込まれたゲート電極となるワード線ｍＷＬがＹ方向に延在しており、周辺回路のワードドライバー２００に接続されている。Ｙ方向に配列された各活性領域Ｋには、それぞれ２本のワード線ｍＷＬが跨がっており、ワード線ｍＷＬ間にビットコンタクト２５Ｐが接続されるビットコン拡散層、ワード線ｍＷＬの両外側に容量コンタクト３５に接続される容コン拡散層が配置される。容量コンタクト３５はパッド電極３７を介してキャパシタの下部電極３９に接続される。この例では、キャパシタの下部電極３９をＸ方向に３Ｆ、Ｙ方向に２Ｆのピッチで四方配置する例を示しているがこれに限定されるものではない。なお、ここで、Ｆは最小加工寸法、あるいは最小プロセス寸法を表し、例えば、１Ｆ＝３５ｎｍである。
【００１３】
図２Ａは、図１のＡ−Ａ’線での断面図、図２Ｂは図１のＢ−Ｂ’線（ワード線ｍＷＬ）での断面図、図２Ｃは周辺回路部の断面図をそれぞれ示す。
【００１４】
図２Ａに示すように、メモリセル部では半導体基板（以下、基板１という）中に、活性領域Ｋを規定する素子分離層５がＳＴＩ法で形成されており、活性領域Ｋには、ゲート絶縁膜１８を介して基板１と絶縁されたバリア膜１９ａ、メタル膜１９ｂからなる導電体１９が埋め込まれ、埋め込み型ゲート電極（ワード線ｍＷＬ）が形成されている。２本のワード線ｍＷＬ間には、ビットコンタクト２５Ｐに接続されるビットコン拡散層１１が形成されており、２本のワード線ｍＷＬの両外側には容量コンタクト３５に接続された容コン拡散層６が形成されている。つまり、ビットコン拡散層１１が容コン拡散層６よりも深く形成された非対称構造を有するメモリセルが各活性領域Ｋに２つずつ形成されている。この例ではまた、ワード線ｍＷＬの下方に特許文献１に示すようなトレンチ拡散層１７を形成しているが、トレンチ拡散層１７は必須ではない。このような構成、すなわち隣接するワード線ｍＷＬ間の基板領域をチャネル領域とせずに、高濃度の不純物からなるビットコン拡散層１１で置き換え、さらにゲートトレンチの底部にトレンチ拡散層１７を形成しているので、各々のトランジスタのチャネル領域は、各々のゲートトレンチのそれぞれビットコンタクト２５Ｐから遠い側の側壁にしか形成されない構成となる。これにより、同一活性領域内に位置する２本のワード線ｍＷＬ（埋め込みゲート電極１９）の各々に対応するメモリセルの内、一方のメモリセル（キャパシタ）が“１”情報を記憶している状態で、他方のメモリセルを構成する埋め込みゲート電極がオン、オフ動作を繰り返した時に、“１”状態にある一方のメモリセルの記憶状態を“０”に変化させてしまうディスターブ不良を回避できる構成となっている。
【００１５】
基板１上には、パッド酸化膜２、ワード線トレンチ形成時のハードマスクとビットコン層間膜を兼ねる酸化シリコン膜７ａ、ビットコン層間膜を兼ねるワード線ｍＷＬ上の埋め込み絶縁膜２０が形成されており、埋め込み絶縁膜２０上にメタル層２６、キャップ層２７からなるビット線ＢＬ、ビット線ＢＬの側面にビット線サイドウォール２９ＢＳ、これらを覆うカバー膜３３が形成されている。カバー膜３３上には第１層間絶縁膜３４、エッチングストッパ膜３８が積層されている。容量コンタクト３５は、第１層間絶縁膜３４を貫通し基板１上の容コン拡散層６に達しており、容量コンタクト３５上にエッチングストッパ膜３８で覆われたパッド電極３７、パッド電極３７上にキャパシタの下部電極３９、下部電極３９を覆って、図示しない容量絶縁膜を介してキャパシタの上部電極４０が形成されている。上部電極４０は、第２層間絶縁膜４１中に形成されたコンタクトプラグ４２を介して上層配線４３に接続されている。
【００１６】
ワード線ｍＷＬは、図２Ｂに示すように、素子分離層５上での底面が基板１（活性領域Ｋ）上での底面より深くなるように形成されており、活性領域Ｋのトレンチ拡散層１７を挟み込むサドルフィン構造に形成されている。
【００１７】
一方、周辺回路部では、図２Ｃに示すように、基板１に素子分離層５によって区画された、ｎＭＯＳトランジスタが形成されるＮＭＯＳ領域とｐＭＯＳトランジスタが形成されるＰＭＯＳ領域が設けられている。基板１がｐ型なので、ＰＭＯＳ領域にはｎ−ｗｅｌｌが形成されている。ｐＭＯＳトランジスタはｎＭＯＳトランジスタと、ほぼ同様の構成を有しており、導電型の異なる構成には符号に「’」をつけて表示している。ここでは、ドレイン同士が接続されてＣＭＯＳを構成する例を示している。これらのトランジスタは、ＬＤＤ領域３０（３０’）と高濃度拡散領域３２（３２’）からなるＬＤＤ構造の拡散層を有しており、素子分離層５はメモリセル部よりも幅広に形成されるため、メモリセル部と同じ第１素子分離絶縁膜５ａと第２素子分離絶縁膜５ｂとで構成される。両トランジスタのゲート電極（ＰＧ）には、ビット線のメタル層２６と同層に形成されるメタル層２６を有し、ゲート絶縁膜２１を介して基板１上に形成されたゲートポリシリコン２２（２２’）と接してポリメタル構造を形成している。
【００１８】
次に、本実施形態例に係る半導体装置の製造方法について図４〜図５２を参照して説明する。適宜、メモリセル部の平面図を示し、図２Ａ〜図２Ｃ（ＮＭＯＳ領域）に対応する断面図を用いてそれぞれ説明する。
【００１９】
まず、図４，図５に示すように、基板１（ｐ型シリコン基板）上に、パッド酸化膜２とマスク３を形成し、フォトリソグラフィ技術及びドライエッチングにより深さ２５０〜３００ｎｍの素子分離用の溝４を形成する。ここでは３００ｎｍとする。図４はメモリセル部の平面図、図５は、図４のＡ−Ａ’線での断面図（ａ）、Ｂ−Ｂ’線での断面図（ｂ）、更に図２Ｃ（ＮＭＯＳ領域）に対応する周辺回路部の断面図（ｃ）を示す。以下、平面図に続く断面図も同様である。
【００２０】
メモリセル部においてはＸ方向にスネーク状に折れ曲がって延在する帯状の活性領域のパターンを有し、周辺回路部においてはトランジスタが形成される活性領域のパターンを有するマスクパターンを基板１の表面に形成する。マスク３には、窒化シリコン膜、アモルファスカーボン膜、アモルファスシリコン膜などの単層膜あるいは積層膜を用いることができる。また、メモリセル部の微細パターンの形成には、後述するゲートトレンチの形成と同様にダブルパターニング技術を用いることができるが、詳細については省略する。
【００２１】
次に、図６，図７に示すように、素子分離用の溝４内に絶縁膜を埋め込み、素子分離層５を形成する。メモリセル部では、幅の狭い溝４に十分に絶縁膜が埋め込めるように、ＳＯＤ法やｆｌｏｗａｂｌｅ−ＣＶＤ法などにより第１素子分離絶縁膜５ａが形成され、周辺回路部の幅の広い溝４には、第１素子分離絶縁膜５ａ上にプラズマＣＶＤ法などにより第２素子分離絶縁膜５ｂが形成される。
【００２２】
マスク３を除去し、各活性領域に必要なチャネルイオン注入を行う。なお、このとき、活性領域と素子分離層５の最表面が面一になるように酸化膜エッチングを施す。周辺回路部では、所望によりｎ−ｗｅｌｌ形成やｎ−ｗｅｌｌ内に更にｐ−ｗｅｌｌを形成するダブルウエルなどの形成のためのイオン注入を行ってもよい。
【００２３】
更に図８に示すように、周辺回路部をフォトレジストＰＲ１でマスクして、メモリセル部の活性領域Ｋにリン（Ｐ）やヒ素（Ａｓ）などのｎ型不純物をイオン注入して拡散層６を形成する。
【００２４】
次に、図９に示すように、基板１上にゲートトレンチ形成のためのハードマスク層を形成する。ハードマスク層としては、最終的にはビットコン層間絶縁膜の一部となる酸化シリコン膜７ａを３００ｎｍの厚みに成膜し、その上に２００ｎｍ厚のアモルファスカーボン膜７ｂ、６０ｎｍ厚の窒化シリコン膜７ｃ、４０ｎｍ厚の酸化シリコン膜８を成膜する。酸化シリコン膜７ａから窒化シリコン膜７ｃまでをまとめて第２のハードマスク層７、酸化シリコン膜８を第１のハードマスク層８という。
【００２５】
更に、図１０，図１１に示すように、第１のハードマスク層８上に第１のマスク膜９を形成する。第１のマスク膜９としては、反射防止機能を有する有機塗布膜が好適に使用される。ここでは、第１のマスク膜９として、２００ｎｍ厚のシリコンを含有しないボトム反射防止コーティング（Bottom Anti-Reflection Coating：ＢＡＲＣ）膜９ａと３０ｎｍ厚のシリコン含有ＢＡＲＣ（Ｓｉ−ＢＡＲＣ）膜９ｂを積層し、その上にフォトレジストＰＲ２を形成する。フォトレジストＰＲ２には、Ｙ方向に延在し、各活性領域Ｋ上で２本の形成すべきワードトレンチの両外側面となる位置及び幅の開口を形成する。つまり、開口が、Ｙ方向に配列された活性領域の各中心点を跨いで通過するように形成する。
【００２６】
次に、図１２，図１３に示すように、フォトレジストＰＲ２をマスクに第１のマスク膜９をエッチングする。エッチングは、ＣＦ４／Ｏ２系ガスのＲＩＥドライエッチングにて行われ、ＢＡＲＣ膜９ａのエッチング中にフォトレジストＰＲ２はなくなり、その後、Ｓｉ−ＢＡＲＣ膜９ｂをマスクにエッチングが進行する。これによりフォトレジストＰＲ２の開口を転写したスペース部９−Ｓｐが第１のマスク膜９を貫通して形成される。
【００２７】
次に、図１４，図１５に示すように、プラズマＣＶＤ法で酸化シリコンからなる第１サイドウォール膜１０を形成する。このとき、第１のマスク膜９に形成したスペース部９−Ｓｐの形状が損なわれない範囲、例えば４００℃以下の低温で成膜する。スペース部９−Ｓｐでは、第１サイドウォール膜１０は空間（凹部）１０ｒを形成しており、凹部１０ｒの側壁面が後工程で形成する２本のゲートトレンチの対向する内側面に対応するように、第１サイドウォール膜１０の膜厚を調整する。本実施形態例では第１サイドウォール膜１０は３５ｎｍ厚に形成した。
【００２８】
続いて、本発明では、第１サイドウォール膜１０を形成した後、ビットコン拡散層１１を形成するためのイオン注入を行う。第１のマスク膜９の膜厚分、イオン照射の射程距離に差が生じ、凹部１０ｒに対応する基板１部分に優先的にイオンが注入され、第１のマスク膜９の膜厚や注入条件を調整することで、拡散層６よりも深い領域までリン（Ｐ）やヒ素（Ａｓ）などのｎ型不純物をイオン注入してビットコン拡散層１１を形成する。なお、第１のマスク膜９のイオン透過性よりも第１及び第２のハードマスク層のイオン透過性が良好な場合、第１のマスク膜９の膜厚を薄くすることもできる。
【００２９】
次に、図１６，図１７に示すように、第２のマスク膜１２を全面に形成し、エッチバックすることで、凹部１０ｒ内に第２のマスク膜１２を埋め込む。第２のマスク膜としては、第１のマスク膜９に使用したＢＡＲＣ９ａと同じ材料を用いることができ、エッチバックはＣＦ４／Ｏ２系ガスのＲＩＥドライエッチングにて行うことができる。第２のマスク膜１２の上面は第１サイドウォール膜１０の最上面とほぼ同等の高さとなる。
【００３０】
次に、図１８，図１９に示すように、第１サイドウォール膜１０をドライエッチングにより除去する。ドライエッチングは、ＣＨ２Ｆ２／ＣＨＦ３／Ｏ２ガスのＲＩＥドライエッチングにて行う。このドライエッチングにより、第１のマスク膜９上及び第２のマスク膜１２が形成されていない側壁部の第１サイドウォール膜１０が選択的に除去され、後述するゲートトレンチに対応する第１の溝１３が形成される。なお、第１サイドウォール１０と共に第１のハードマスク層８も除去される。
【００３１】
次に、図２０，図２１に示すように、第２のマスク膜１２及び第１のマスク膜９を酸素プラズマアッシングにより除去する。なお、第２のマスク膜１２及び第１のマスク膜９を除去せずに、次の工程に進んでも良い。第１のハードマスク層８には、第１の溝１３を転写して第２の溝１４が形成されている。
【００３２】
引き続き、図２２，図２３に示すように、露出した第１のハードマスク層８及び第１サイドウォール膜１０をマスクに、下層の第２のハードマスク層７をエッチングして、第２の溝１４を転写した第３の溝１５を形成する。窒化シリコン膜７ｃは、ＣＦ４／ＣＨＦ３系ガスのＲＩＥドライエッチング、アモルファスカーボン膜７ｂは、Ｏ２／Ａｒ系ガスのＲＩＥドライエッチング、酸化シリコン膜７ａは、ＣＨＦ３／Ｏ２系ガスのＲＩＥドライエッチングにて行う。基板１の表面のパッド酸化膜２も同時に除去され、基板１の表面が露出する。酸化シリコン膜７ａのエッチングは主にアモルファスカーボン膜７ｂがマスクとして作用する。この段階でアモルファスカーボン膜７ｂ上の膜は全て除去されている。第２のマスク膜１２及び第１のマスク膜９を除去せずに第２ハードマスク層８のドライエッチングを行った場合にも、アモルファスカーボン膜７ｂのＲＩＥドライエッチング過程で第２のマスク膜１２及び第１のマスク膜９は完全になくなる。なお、図２３（ｂ）には、酸化シリコン膜７ａの上面位置７ａ−ｓ、アモルファスカーボン膜７ｂの上面位置７ｂ−ｓを破線で示す。
【００３３】
続いて、図２４，図２５に示すように、残存する第２のハードマスク層７をマスクに基板１及び素子分離層５をエッチングして、第３の溝１５を転写した第４の溝（ゲートトレンチ）１６を形成する。エッチングは、ＨＢｒ／ＳＦ６系ガスのＲＩＥドライエッチングにて行い、エッチング中にアモルファスカーボン膜７ｂはなくなる。又、素子分離層５では、活性領域のシリコン部分よりも深くエッチングされ、図２６（ｂ）に示すように、ゲートトレンチ１６の底部はシリコン部分が凸状に突き出たサドルフィン状に形成される。ゲートトレンチ１６は基板１の表面から深さ１５０〜２００ｎｍとすることができ、ここでは、素子分離層５で２００ｎｍの深さとなるように形成する。なお、本発明はこのような形状に限定されず、素子分離層５と基板１とがほぼ同等の深さにエッチングされていてもよい。なお、図２５（ｂ）には、半導体基板１の上面位置１−ｓ、酸化シリコン膜７ａの上面位置７ａ−ｓを破線で示す。後述する図２６（ｂ）、図２７（ｂ）、図３０（ｂ）も同様である。
【００３４】
以上のＲＩＥエッチング工程は、同じ装置内でエッチャントを変更しつつ連続して実施することができる。
【００３５】
次に、図２６に示すように、周辺回路部をフォトレジストＰＲ３でマスクした後、メモリセル領域にｎ型不純物を注入して、トレンチ拡散層１７を活性領域Ｋのゲートトレンチ１６底部に形成する。なお、本工程は必須ではないので省略することができる。
【００３６】
続いて、図２７に示すように、ゲートトレンチ１６内に露出する基板１を酸化してゲート絶縁膜１８を形成する。
【００３７】
次に、図２８に示すように、ＴｉＮバリア膜１９ａ、Ｗ膜１９ｂの積層からなる導体膜１９を成膜する。
【００３８】
次に、図２９，図３０に示すように、導体膜１９の表面が基板１の表面より下、好ましくは拡散層６の底部よりも基板表面から深くなるようにエッチバックして埋め込み型ゲート電極（ワード線ｍＷＬ）を形成する。エッチバックは、ＣＦ４／Ｃｌ２系ガスのＲＩＥドライエッチングにて行うことができる。このとき、第２のハードマスク層７の残存する酸化シリコン膜７ａもエッチバックされ、２０ｎｍの膜厚となる。
【００３９】
次に、図３１に示すように全面にビットコン層間膜の一部となる絶縁膜（窒化シリコン膜）２０を５０ｎｍ厚に成膜する。これによりワード線ｍＷＬ上に埋め込み絶縁膜２０が埋め込まれる。
【００４０】
次に、図３２に示すように、周辺回路部の埋め込み絶縁膜２０、酸化シリコン膜７ａ、パッド酸化膜２を除去し、熱酸化により周辺回路部の基板１上にゲート絶縁膜２１を形成する。このとき、埋め込み絶縁膜２０の表面も酸化される（符号２１’）。さらに、５０ｎｍ厚のゲートポリシリコン膜２２、５０ｎｍ厚の酸化シリコン膜２３を成膜する。
【００４１】
続いて、図３３に示すように、周辺回路部にフォトレジストＰＲ３でマスクした後、メモリセル部の酸化シリコン膜２３及びゲートポリシリコン膜２２を除去する。この際、埋め込み絶縁膜２０の表面もエッチングされて、４０ｎｍ厚となる。
【００４２】
次に、図３４，図３５に示すように、メモリセル部にビットコンタクトホール２４を２本のワード線ｍＷＬ間にＹ方向に延在する溝パターンで開口する。従来技術では、ビットコンタクトホール２４を開口した後、露出した基板１上にイオン注入してビットコン拡散層を形成していたため、ビットコンタクトホール２４の位置合わせずれにより、容コン拡散層側にもイオンが注入されてしまう場合があったが、本発明では、ゲートトレンチ形成時のマスクを用いて自己整合的にビットコン拡散層１１を形成しているので、容コン拡散層側に不純物イオンが注入されることがなくなっている。なお、ここでは、ビットコンタクトホール２４は、各活性領域Ｋを横断してＹ方向に延在する溝パターンとして形成しているが、これに限定されず、各ビットコン拡散層１１を露出するように個々に形成しても良い。
【００４３】
次に、図３６に示すように、ビットコンタクト用のポリシリコン膜２５を成膜する。続いて、図３７に示すように、ポリシリコン膜２５をエッチバックして、埋め込み絶縁膜２０を露出させる。このとき埋め込み絶縁膜２０もエッチバックされて、酸化シリコン膜７ａ上の膜厚として１５ｎｍまで減少する。周辺回路部では、酸化シリコン膜２３をエッチバック後に除去する。ビットコンタクトホール２４を個々に形成した場合には、この段階でポリシリコン膜２５によりビットコンタクトが形成される。
【００４４】
次に、図３８，図３９に示すように、ビット線となるＴｉＮバリア膜とＷ膜の積層からなるメタル膜２６と、窒化シリコン膜からなるキャップ絶縁膜２７及び酸化膜ハードマスク２８を成膜し、メモリセル部ではビット線パターンに、周辺回路部ではゲート電極パターンにフォトレジストＰＲ４のマスクパターンを形成する。
【００４５】
次に、図４０に示すように、フォトレジストＰＲ４をマスクに酸化膜ハードマスク２８をエッチングし、更に酸化膜ハードマスク２８をマスクにキャップ絶縁膜２７をエッチングする。続いて、図４１に示すように、残存する酸化膜ハードマスク２８及びキャップ絶縁膜２７をマスクにメタル膜２６とゲートポリシリコン膜２２をエッチングする。メモリセル部のビットコンタクトホール２４をラインパターンに形成した場合には、ゲートポリシリコン膜２２と同時にビットポリシリコン膜２５もエッチングしてビットコンタクト２５Ｐとして分離する。
【００４６】
続いて、図４２に示すように、窒化シリコンからなる第２サイドウォール膜２９を全面に形成した後、図４３に示すように、メモリセル部をフォトレジストＰＲ５でマスクし、周辺回路部の第２サイドウォール膜２９をエッチバックして、第１ＬＤＤサイドウォール２９Ｓを形成する。更に、周辺回路部にイオン注入してＬＤＤ領域３０を形成する。ＬＤＤ領域３０は、ＰＭＯＳ用とＮＭＯＳ用でそれぞれ異なる導電型のイオンを注入する。
【００４７】
次に、図４４に示すように、周辺回路部のＬＤＤ構造を形成するための酸化シリコンからなる第３サイドウォール膜３１を形成する。メモリセル部では、ビット線ＢＬ間が第３サイドウォール膜３１で埋め込まれる。
【００４８】
次に、図４５，図４６に示すように、周辺回路部をフォトレジストＰＲ６でマスクし、メモリセル部の第３サイドウォール膜３１を選択的に除去した後、第２サイドウォール膜３１をエッチバックしてビット線サイドウォール２９ＢＳを形成する。
【００４９】
次に、図４７に示すように、メモリセル部をフォトレジストＰＲ７でマスクし、第３サイドウォール膜３１をエッチバックして第２ＬＤＤサイドウォール３１Ｓを形成する。更に、周辺回路部にイオン注入して、高濃度拡散層領域３２を形成する。高濃度拡散層領域３２もＰＭＯＳ用とＮＭＯＳ用でそれぞれ異なる導電型のイオンを注入する。
【００５０】
図４８、図４９に示すように、全面にカバー窒化膜３３を形成する。続いて、図５０に示すように、全面にＳＯＤ法により酸化シリコンからなる第１層間絶縁膜３４を形成する。その後、図５１、図５２に示すようにメモリセル部では容コン拡散層６に接続する容量コンタクトホールを形成し、容量コンタクト３５を形成する。周辺回路部には、高濃度拡散層領域（ソース／ドレイン領域）３２に接続するコンタクトホールを形成し、ソース／ドレイン・コンタクト３６を形成する。ここでは、容量コンタクト３５は一つのプラグ構造として示しているが、基板に接続するポリシリコンプラグと、ポリシリコンプラグ上に金属シリサイド介して接続されたメタルプラグの複合プラグ構造としても良い。周辺回路部のソース／ドレイン・コンタクト３６はバリア膜とタングステンとの積層からなるメタルプラグとすることができ、高濃度拡散層領域３２との接続部に金属シリサイドを形成することができる。
【００５１】
その後、公知の方法により、メモリセル部では容量パッド３７，周辺回路部では第１配線３７ａとなる導体配線を形成し、エッチングストッパ膜３８で覆い、メモリセル部にキャパシタＣａｐを形成する。キャパシタ形成後、第２層間絶縁膜４１、コンタクトプラグ４２，４２ａ、上層配線４３、４３ａを形成することで、図２Ａ〜２Ｃに示す半導体装置が完成する。
【００５２】
変形例
本実施形態例では、第２のハードマスク層７として、酸化シリコン膜７ａ、アモルファスカーボン膜７ｂ、窒化シリコン膜７ｃの三層構造を用いているが、これに限定されない。例えば、第２のハードマスク層７中のアモルファスカーボン膜７ｂを形成せず、酸化シリコン膜７ａ、窒化シリコン膜７ｃの二層構造を用いることができる。このとき、第２のハードマスク層７を貫通する第３の溝１５以外の部分では酸化シリコン膜７ａがエッチングされないように、例えば、窒化シリコン膜７ｃの膜厚を６０ｎｍから８０ｎｍに変更して同様に行う。図５３は、図１４，図１５の工程に対応する本変形例の工程断面図である。アモルファスカーボン膜７ｂを形成しないことで、工程数の削減が可能となる。なお、アモルファスカーボン膜７ｂを形成せずに窒化シリコン膜７ｃの厚みを増加させたことで、第３の溝１５を基板表面まで露出させた段階では窒化シリコン膜７ｃの一部が残っている。残存する窒化シリコン膜７ｃは熱リン酸により除去してから以降の工程を実施することができる。
【産業上の利用可能性】
【００５３】
以上の説明では、ＤＲＡＭのワード線ｍＷＬとビットコン拡散層１１を自己整合的に形成する例について説明したが、本発明はこれに限定されず、他の製品の類似フローに適用できる。
【００５４】
その場合、上記実施形態例で第１のマスク膜９、第２のマスク膜１２として使用したＢＡＲＣなどの有機塗布膜に代えて第１サイドウォール膜１０とエッチング選択比のとれる材料を用いても良い。但し、微細なスペース部９−ｓｐの形成にはフォトレジスト下の反射防止が必要不可欠となり、第１のマスク膜９、特にＢＡＲＣの使用が推奨される。一方、第２のマスク膜１２については、微細なスペース部９−ｓｐよりも更に微細となる凹部１０ｒについて埋設可能であれば、第１のマスク膜のように制限されることはない。
【００５５】
なお、本発明では、メモリセル部における活性領域の形状や配置は、図１に示すレイアウト例に限定されず、図３に示すように、全ての活性領域Ｋが第１の方向（Ｘ’方向）に延在して同一形状で形成されるレイアウトでもよく、その場合も、各活性領域ＫはＹ方向に所定の間隔で整列して配置され、Ｙ方向に延在する２本のワード線ｍＷＬが活性領域Ｋを横断して配置され、Ｘ方向に延在するビット線ＢＬが各活性領域の２本のワード線ｍＷＬで挟まれたビットコン拡散層上を通過して配置される。この例ではキャパシタ（Ｃａｐ）を構成する下部電極が六方配置される例を示している。
【符号の説明】
【００５６】
１．半導体基板
２．パッド酸化膜
３．マスク
４．素子分離溝
５．素子分離層
５ａ．第１素子分離絶縁膜
５ｂ．第２素子分離絶縁膜
６．拡散層（容コン拡散層）
７．第２のハードマスク層
７ａ．酸化シリコン膜
７ｂ．アモルファスカーボン膜
７ｃ．窒化シリコン膜
８．第１のハードマスク層（酸化シリコン膜）
９．第１のマスク膜
９ａ．ＢＡＲＣ
９ｂ．Ｓｉ−ＢＡＲＣ
９−Ｓｐ．スペース部
１０．第１サイドウォール膜
１０ｒ．空間（凹部）
１１．ビットコン拡散層
１２．第２のマスク膜（ＢＡＲＣ）
１３．第１の溝
１４．第２の溝
１５．第３の溝
１６．第４の溝（ゲートトレンチ）
１７．トレンチ拡散層
１８．ゲート絶縁膜
１９．導体膜
１９ａ．ＴｉＮバリア膜
１９ｂ．タングステン膜
２０．埋め込み絶縁膜
２１．ゲート絶縁膜
２２．ゲートポリシリコン膜
２３．酸化シリコン膜
２４．ビットコンタクトホール
２５．ビットポリシリコン膜
２５Ｐ．ビットコンタクト
２６．メタル層
２７．キャップ絶縁膜
２８．酸化シリコン膜
２９．第２サイドウォール膜
２９Ｓ．第１ＬＤＤサイドウォール
２９ＢＳ．ビット線サイドウォール
３０．ＬＤＤ領域
３１．第３サイドウォール膜
３１Ｓ．第２ＬＤＤサイドウォール
３２．高濃度拡散層領域
３３．カバー窒化膜
３４．第１層間絶縁膜
３５．容量コンタクト
３６．ソース／ドレイン・コンタクト
３７．容量パッド
３７ａ．第１配線
３８．エッチングストッパ膜
３９．下部電極
４０．上部電極
４１．第２層間絶縁膜
４２，４２ａ．コンタクトプラグ
４３，４３ａ．上層配線
Ｋ．活性領域
ｍＷＬ．ワード線（埋め込み型ゲート電極）
ＢＬ．ビット線
Ｃａｐ．キャパシタ
ＰＧ．周辺ゲート電極
ＰＲ１〜７．フォトレジスト
【図１】
2014120652.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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