(57)【要約】【課題】回路規模の増大を回避しつつ、ソフトエラーが生じたことを確実に検出する【解決手段】メモリチップ２０は、冗長アドレスを保持する冗長アドレスラッチ回路２７０と、冗長アドレスラッチ回路２７０が保持する冗長アドレスとアクセスアドレスを比較する冗長アドレス比較回路２５０を有する。ロジックチップ１０は、冗長アドレスを保持する冗長アドレスラッチ回路１７０と、冗長アドレスラッチ回路１７０が保持する冗長アドレスとアクセスアドレスを比較する冗長アドレス比較回路１５０を有する。さらにロジックチップ１０は、冗長アドレス比較回路１５０の比較結果と冗長アドレス比較回路２５０の比較結果を比較してエラー検出を行うＨＩＴ情報比較回路１４０を有する。【選択図】図１
2014149891.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル及び冗長メモリセルを有する第１チップと、前記第１チップへのアクセスを制御する第２チップと、前記メモリセルの不良救済情報を示す冗長アドレスを保持する第１記憶回路と、を有し、
前記第１チップは、
前記第１記憶回路から読み出された冗長アドレスを保持する第１ラッチ回路と、
前記メモリセルへのアクセスアドレスと、前記第１ラッチ回路が保持する前記冗長アドレスと、を比較する第１比較回路を有し、
前記第２チップは、
前記第１記憶回路から読み出された冗長アドレスを保持する第２ラッチ回路と、
前記メモリセルへのアクセスアドレスと、前記第２ラッチ回路が保持する前記冗長アドレスと、を比較する第２比較回路を有し、
前記第１チップ及び前記第２チップの少なくとも一方は、前記第１比較回路の比較結果と前記第２比較回路の比較結果を比較することによりエラー検出を行う第３比較回路を有する、半導体装置。
【請求項２】
前記第３比較回路がエラーを検出した場合に、前記第１記憶回路から前記冗長アドレスの再読出しを行って前記第１ラッチ回路及び前記第２ラッチ回路を更新するロジック回路を更に有する、請求項１に記載の半導体装置。
【請求項３】
前記第３比較回路がエラーを検出した場合に、上位回路に通知を行うロジック回路を更に有する、請求項１に記載の半導体装置。
【請求項４】
前記第１チップが前記第１記憶回路を有し、前記第２チップが前記第１記憶回路を有さない、請求項１に記載の半導体装置。
【請求項５】
前記第２チップが前記第１記憶回路を有し、前記第１チップが前記第１記憶回路を有さない、請求項１に記載の半導体装置。
【請求項６】
前記第２チップは、
前記メモリセルの不良救済情報を示す冗長アドレスを保持する第２記憶回路と、
前記第２記憶回路から読み出された冗長アドレスを保持する第３ラッチ回路と、
前記メモリセルへのアクセスアドレスと、前記第３ラッチ回路が保持する前記冗長アドレスと、を比較する第４比較回路と、を更に有し、
前記第１チップは、
前記第１記憶回路を内部に有するとともに、
前記第２記憶回路から読み出された冗長アドレスを保持する第４ラッチ回路と、
前記メモリセルへのアクセスアドレスと、前記第４ラッチ回路が保持する前記冗長アドレスと、を比較する第５比較回路と、を更に有し、
前記第３比較回路は、前記第１比較回路の比較結果、前記第２比較回路の比較結果、前記第４比較回路の比較結果、及び前記第５比較回路の比較結果に基づいてエラー検出を行う、請求項１に記載の半導体装置。
【請求項７】
前記第２記憶回路は、電気ヒューズの切断または非切断により冗長アドレスを記憶し、当該電気ヒューズは前記半導体装置のウェハテスト後の工程において設定される、請求項６に記載の半導体装置。
【請求項８】
前記メモリセルのテストを行い、テスト結果に応じて前記電気ヒューズの設定を行うＢＩＳＴ回路を更に備える請求項７に記載の半導体装置。
【請求項９】
前記第１記憶回路と前記第２記憶回路は、それぞれ異なる冗長アドレスを記憶する、請求項６に記載の半導体装置。
【請求項１０】
前記第３比較回路は、前記第２チップ内に設けられている、請求項１に記載の半導体装置。
【請求項１１】
前記第１チップと前記第２チップが単一パッケージ内に封入されたマルチチップパッケージである、請求項１に記載の半導体装置。
【請求項１２】
メモリセル及び冗長メモリセルを有する第１チップと、前記第１チップへのアクセスを制御する第２チップと、前記メモリセルの不良救済情報を示す冗長アドレスを保持する第１記憶回路と、を有する半導体装置の検査方法であって、
前記第１チップでは、
前記第１記憶回路から読み出された冗長アドレスを第１ラッチ回路に保持し、前記メモリセルへのアクセスアドレスと、前記第１ラッチ回路が保持する前記冗長アドレスと、を比較し、
前記第２チップでは、
前記第１記憶回路から読み出された冗長アドレスを第２ラッチ回路に保持し、前記メモリセルへのアクセスアドレスと、前記第２ラッチ回路が保持する前記冗長アドレスと、を比較し、
前記第１チップでの比較結果と前記第２チップでの比較結果を比較することによりエラー検出を行う、検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えば冗長メモリセルを有するメモリコア回路を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置の製造工程において、メモリチップ内のメモリセルの一部のビットが不良となる場合がある。このような不良ビットを救済するための技術として、冗長メモリセルによる冗長救済技術が一般的に用いられている。以下、冗長救済技術が適応された半導体装置について説明する。
【０００３】
メモリチップは、不良ビットを救済するための冗長メモリセルアレイを有する。テスト工程において検出された不良ビットの情報は、半導体装置内のヒューズ回路において記憶される。たとえば光学ヒューズ回路を用いた場合、レーザートリマー等の光学的手段を用いて光学ヒューズを切断することにより、不良ビットの救済情報を記憶させる。ヒューズ回路に記憶された情報は、チップの電源投入時にラッチ回路によって読み出されて保持される。
【０００４】
メモリセルへのアクセスが生じた場合、比較回路はラッチ回路が保持する不良ビット救済情報（冗長アドレス情報）と入力アドレス情報を比較する。両者が一致した場合、所定の冗長メモリセルアレイに対してアクセスが行われる。
【０００５】
この冗長救済技術の一態様として、特許文献１には、メモリセルアレイ及び冗長セルアレイを有するメモリチップと、上述のヒューズ回路を備えたロジックチップと、をシステムインパッケージ構造にした半導体装置が開示されている。また特許文献２には、ロジックチップ側に電気ヒューズ回路を設け、メモリチップ側に光学ヒューズを設け、起動時に電気ヒューズ回路が保持していた情報をメモリチップに転送する半導体装置が開示されている。
【０００６】
ところで近年の半導体装置の微細化に伴い、上述のラッチ回路が保持する冗長アドレス情報がある種の放射線の入射に起因するソフトエラーによって破壊される危険度が高まっている。
【０００７】
このソフトエラーの対策として、特許文献３では、１つの冗長アドレス情報に対して複数（３つ以上）のラッチ回路を設けた構成が開示されている。当該半導体構成では、複数のラッチ回路が保持する冗長アドレス情報の投票、すなわち多数決処理を行い、ソフトエラーによってデータ破壊が生じた情報を判定している。
【０００８】
また特許文献４には、ヒューズ回路から情報を読み出して保持する第１ラッチ回路と、第１ラッチ回路から転送される情報を保持する第２ラッチ回路を備え、各ラッチ回路の保持する情報をリフレッシュすることによりソフトエラーの影響を低減させる半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−１８６２４７号公報
【特許文献２】特開２０１２−６４２８２号公報
【特許文献３】特開２００６−７３１８０号公報
【特許文献４】特開２００６−７３１０８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述したように冗長アドレスを保持するラッチ回路に対するソフトエラー対策として特許文献３及び特許文献４の技術が提案されている。しかし特許技術３の構成では、複数のラッチ回路を設ける際に各ラッチ回路が隣接して配置された場合には、ソフトエラー発生時に同時にデータ破壊が生じる可能性が高い。この同時のデータ破壊を避けるために複数のラッチ回路を物理的に離間して配置した場合、信号線配置領域が拡大してしまい、回路面積の増大を招くという問題がある。
【００１１】
また特許文献４の構成では、ソフトエラーが生じてからラッチ回路のリフレッシュが行われるまでの期間において、破壊されたデータを用いた判定動作を行ってしまう。すなわち、この期間においてはソフトエラーの発生を検出する事ができずに誤動作を行ってしまう恐れがあった。
【００１２】
すなわち、上述の技術では、回路規模の増大を回避しつつ、ソフトエラーが生じたことを確実に検出する事ができないという問題があった。
【００１３】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
一実施の形態によれば、半導体装置１は、第１チップ及び第２チップを有し、第１チップは冗長アドレスを保持する第１ラッチ回路と、第１ラッチ回路が保持する冗長アドレスとアクセスアドレスを比較する第１比較回路と、を有する。第２チップは冗長アドレスを保持する第２ラッチ回路と、第２ラッチ回路が保持する冗長アドレスとアクセスアドレスを比較する第２比較回路と、を有する。半導体装置１は、さらに第１比較回路の比較結果と第２比較回路の比較結果を比較してエラー検出を行う第３比較回路を有する。
【発明の効果】
【００１５】
前記一実施の形態によれば、回路規模の増大を回避しつつ、ソフトエラーが生じたことを確実に検出する事ができる半導体装置及び検査方法を提供する事ができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１にかかる半導体装置１の構成を示すブロック図である。
【図２】実施の形態１にかかる１ビットヒューズ回路２８００及び１ビットラッチ回路２７００の構成を示すブロック図である。
【図３】実施の形態１にかかる光学ヒューズの読み出し動作を示すタイミングチャートである。
【図４】実施の形態１にかかるヒューズ回路２８０、冗長アドレスラッチ回路２７０、及び冗長アドレス比較回路２５０の構成を示すブロック図である。
【図５】実施の形態１にかかるヒューズ回路２８０、冗長アドレスラッチ回路２７０、及び冗長アドレス比較回路２５０の構成を示すブロック図である。
【図６】実施の形態１にかかるＨＩＴ情報転送回路１６０及びＨＩＴ情報転送回路２４０の構成を示すブロック図である。
【図７】実施の形態１にかかるＨＩＴ情報転送回路１６０及びＨＩＴ情報転送回路２４０の構成を示すブロック図である。
【図８】実施の形態１にかかるＨＩＴ情報比較回路１４０の構成を示すブロック図である。
【図９】実施の形態１にかかる各チップの初期化動作の流れを示すフローチャートである。
【図１０】実施の形態１にかかる半導体装置１の動作（正常時）を示すタイミングチャートである。
【図１１】実施の形態１にかかる半導体装置１の動作（ソフトエラー発生時）を示すタイミングチャートである。
【図１２】実施の形態２にかかる半導体装置１の構成を示すブロック図である。
【図１３】実施の形態２にかかるヒューズ回路１９０の構成を示すブロック図である。
【図１４】実施の形態２にかかる各チップの初期化動作の流れを示すフローチャートである。
【図１５】実施の形態３にかかる半導体装置１の構成を示すブロック図である。
【図１６】実施の形態３にかかる各チップの初期化動作の流れを示すフローチャートである。
【図１７】実施の形態３にかかる半導体装置１の構成を示すブロック図である。
【発明を実施するための形態】
【００１７】
＜実施の形態１＞
以下、本実施の形態にかかる半導体装置について図面を参照しつつ説明する。図１は、本実施の形態にかかる半導体装置の構成を示すブロック図である。以下の説明では、半導体装置１は、メモリチップとロジックチップを一つのパッケージに封入したＭＣＰ（Multi Chip Package、マルチチップパッケージ）であるものとして説明する。
【００１８】
半導体装置１は、ロジックチップ１０（第２チップ）及びメモリチップ２０（第１チップ）を有し、外部回路とのインターフェイスとして端子３０−１〜３０−ｎ（ｎは自然数）を有する。ロジックチップ１０は、外部インターフェイス回路１１０、ロジック回路１２０、メモリアクセス制御回路１３０、ＨＩＴ情報比較回路１４０（第３比較回路）、冗長アドレス比較回路１５０（第２比較回路）、ＨＩＴ情報転送回路１６０、冗長アドレスラッチ回路１７０（第２ラッチ回路）、及び冗長アドレス転送回路１８０を有する。メモリチップ２０は、データ入出力回路２１０、メモリコア回路２２０、アドレス／コマンド制御回路２３０、ＨＩＴ情報転送回路２４０、冗長アドレス比較回路２５０（第１比較回路）、冗長アドレス転送回路２６０、冗長アドレスラッチ回路２７０（第１ラッチ回路）、及びヒューズ回路２８０（第１記憶回路）を有する。
【００１９】
メモリチップ２０は、ロジックチップ１０から制御される。すなわち、ロジックチップ１０は、ＲＥＡＤ／ＷＲＩＴＥ等を制御するコマンド信号ＣＭＤ、アドレス信号ＡＤＤ（アクセスアドレス）をメモリチップ２０に入力する。また、メモリチップ２０とロジックチップ１０は、ＤＡＴＡラインを用いて双方向にデータのやり取りを行う。
【００２０】
ロジックチップ１０及びメモリチップ２０には、一定周波数を持つクロック信号ＣＬＫが入力される。ロジックチップ１０及びメモリチップ２０は、クロック信号ＣＬＫに同期して動作する。
【００２１】
以下、ロジックチップ１０内及びメモリチップ２０内の各回路について詳細に説明する。外部インターフェイス回路１１０は、外部回路とのインターフェイスとなる回路であり、端子３０−１〜３０−ｎを介してメモリコア回路２２０への読み出し／書き込み信号等が入力される。
【００２２】
メモリアクセス制御回路１３０は、外部インターフェイス回路１１０からの入力に応じてコマンド信号ＣＭＤ、アドレス信号ＡＤＤ、データ信号ＤＡＴＡを出力する。詳細には、メモリアクセス制御回路１３０は、正規メモリセルアレイ２２１へのアクセスアドレスを示すアドレス信号ＡＤＤをアドレス／コマンド制御回路２３０、冗長アドレス比較回路１５０、及び冗長アドレス比較回路２５０に供給する。同様にメモリアクセス制御回路１３０は、正規メモリセルアレイ２２１へのアクセス種別（ＲＥＡＤ／ＷＲＩＴＥ）を示すコマンド信号ＣＭＤをアドレス／コマンド制御回路２３０に供給する。さらにメモリアクセス制御回路１３０は、正規メモリセルアレイ２２１への書き込むデータ信号ＤＡＴＡをデータ入出力回路２１０に供給し、またメモリコア回路２２０から読み出すデータ信号ＤＡＴＡの入力を受け付ける。
【００２３】
ロジックチップ１０からのアクセス対象となるメモリコア回路２２０は、正規メモリセルアレイ２２１と冗長メモリセルアレイ２２２を有する。正規メモリセルアレイ２２１は、データを記憶する複数のメモリセルから構成される。冗長メモリセルアレイ２２２は、不良のあるメモリセルの代わりに代替アクセスが行われる複数のメモリセルから構成される。
【００２４】
ロジックチップ１０内の他の回路（ＨＩＴ情報比較回路１４０、冗長アドレス比較回路１５０等）は、メモリチップ２０内のヒューズ回路２８０（第１記憶回路）に記憶された不良ビットの情報を基に冗長アドレス判定及びソフトエラーの発生判定を行うものである。そこで、まずヒューズ回路２８０の構成について説明する。
【００２５】
ヒューズ回路２８０及び冗長アドレスラッチ回路２７０は、１ビット情報を扱う１ビットヒューズ回路２８００及び１ビットラッチ回路２７００が複数存在することにより構成される。図２は、１ビット情報を保持する１ビットヒューズ回路２８００、及び当該１ビットヒューズ回路２８００から読み出した１ビット情報を保持する１ビットラッチ回路２７００の構成を示すブロック図である。また図３は、図２に示す１ビットヒューズ回路２８００及び１ビットラッチ回路２７００の動作を示すタイミングチャートである。なお、以下の説明において、１ビットヒューズ回路２８００は光学ヒューズ回路であるものとして説明するが、１ビットの情報を保持できるものであれば他の構成（例えば電気ヒューズ回路）であってもよい。
【００２６】
メモリチップ２０のウェハテスト段階において、レーザートリマー等の光学的手段（図示せず）は、異常を検出した不良ビットにかかる光学ヒューズＰＦｍｎを切断する。これにより１ビットヒューズ回路２８００は、不良ビットの情報を記憶する。１ビットラッチ回路２７００は、半導体装置１内のメモリチップ２０の電源投入時に１ビットヒューズ回路２８００に記憶されたビット情報を読み出して保持する。１ビットラッチ回路２７００は、一般的なラッチ回路の構成と同等であればよい。たとえば図示するように１ビットラッチ回路２７００は、インバータ２７０１〜２７０３を備える構成であれば良い。
【００２７】
次に図３を参照してメモリチップ２０の電源投入時の光学ヒューズの読み出し動作について説明する。メモリチップ２０への電源投入後の時間ＴＩＮＴ１において、制御信号ＦＩＮＴＢがＨ（ハイ）レベルからＬ（ロウ）レベルに変化する。なお制御信号ＦＩＮＴＢは、メモリチップ２０への電源投入時に初期化処理を指示する制御信号である。この制御信号ＦＩＮＴＢの立下り（Ｌレベルへの変化）に応じてＮ型ＭＯＳＦＥＴであるＭＮ２８０２はＯＦＦ状態となり、Ｐ型ＭＯＳＦＥＴであるＭＰ２８０１はＯＮ状態となり、これに伴い接点２８０３はプリセット状態（Ｈレベル）となる。
【００２８】
時間ＴＩＮＴ１の後に、時間ＴＩＮＴ２において制御信号ＦＩＮＴＢがＬレベルからＨレベルに変化する。これに応じてＭＰ２８０１はＯＦＦ状態となり、ＭＮ２８０２はＯＮ状態となる。ここで光学ヒューズＰＦｍｎが非切断状態である場合、接点２８０３は放電され、１ビットラッチ回路２７００の出力はＬレベルとなる。一方、光学ヒューズＰＦｍｎが切断状態である場合、接点２８０３はＨレベルを保持し、１ビットラッチ回路２７０の出力はＨレベルとなる。
【００２９】
続いて図４を参照して、ヒューズ回路２８０、冗長アドレスラッチ回路２７０、及び冗長アドレス比較回路２５０の構成について説明する。なお、以下の説明では正規メモリセルアレイのアドレスが４ビット幅（[３：０]）で表されるものとする。
【００３０】
ヒューズ回路２８０は、４つの１ビットヒューズ回路２８００−０〜２８００−３と、冗長アドレスの使用可否を記憶するための１ビットヒューズ回路２８００−Ｆを有する。ヒューズ回路２８０は、各１ビットヒューズ回路のビット値を組み合わせることにより４ビット幅の冗長アドレスを記憶する。冗長アドレスラッチ回路２７０は、１ビットヒューズ回路２８００−０〜２８００−Ｆと関連付けられた１ビットラッチ回路２７００−０〜２７００−３及び１ビットフラグラッチ回路２７００−Ｆを有する。なお、１ビットヒューズ回路２８００−０〜２８００−Ｆの構成は図２に示す１ビットヒューズ回路２８００と同等であり、１ビット（フラグ）ラッチ回路２７００−０〜２７００−Ｆの構成は図２に示す１ビットラッチ回路２７００と同等である。
【００３１】
冗長アドレス比較回路２５０は、ＸＮＯＲ回路２５０１〜２５０４とＡＮＤ回路２５０５を有する。冗長アドレスラッチ回路２７０は、１ビットラッチ回路２７００−０〜２７００−３が1ビット情報（ＰＦＤ００〜ＰＦＤ０３）を保持することにより、４ビット幅の冗長アドレスを保持する。冗長アドレス比較回路２５０には、メモリアクセス制御回路１３０からアドレス信号ＡＤＤ（Ａ[３：０]）が入力される。ＸＮＯＲ回路２５０１は、アドレス信号ＡＤＤ（Ａ［３：０］）を構成する先頭ビット（Ａ０）と、冗長アドレスラッチ回路２７０の出力する１ビット情報（ＰＦＤ００）と、の否定排他的論理和をＡＮＤ回路２５０５に入力する。ＸＮＯＲ回路２５０２は、アドレス信号ＡＤＤ（Ａ［３：０］）を構成する２ビット目（Ａ１）と、冗長アドレスラッチ回路２７０の出力する１ビット情報（ＰＦＤ０１）と、の否定排他的論理和をＡＮＤ回路２５０５に入力する。  ＸＮＯＲ回路２５０３は、アドレス信号ＡＤＤ（Ａ［３：０］）を構成する３ビット目（Ａ２）と、冗長アドレスラッチ回路２７０の出力する１ビット情報（ＰＦＤ０２）と、の否定排他的論理和をＡＮＤ回路２５０５に入力する。ＸＮＯＲ回路２５０４は、アドレス信号ＡＤＤ（Ａ［３：０］）を構成する４ビット目（Ａ３）と、冗長アドレスラッチ回路２７０の出力する１ビット情報（ＰＦＤ０３）と、の否定排他的論理和をＡＮＤ回路２５０５に入力する。さらにＡＮＤ回路２５０５には、１ビットフラグラッチ回路２７００−Ｆから冗長アドレスの使用可否を示す１ビット情報が入力される。
【００３２】
ＡＮＤ回路２５０５は、入力された５つのビット値の論理積値をＭ−ＨＩＴ０信号としてＨＩＴ情報転送回路２４０及びアドレス／コマンド制御回路２３０に供給する。
【００３３】
なお、図４では一系統（１つの冗長アドレス）の回路を示したが、図５に示すように複数系統（複数の冗長アドレス）を扱うように構成することも可能である。図５に示す構成では、ヒューズ回路２８０が（ｍ＋１）個（ヒューズ回路２８０−０〜２８０−ｍ）だけ設けられている。これにより、（ｍ＋１）個の冗長アドレスを記憶することができ、各冗長アドレスと入力アドレス（Ａ[３：０]）の一致判定結果（Ｍ−ＨＩＴ０〜Ｍ−ＨＩＴｍ）がＨＩＴ情報転送回路２４０及びアドレス／コマンド制御回路２３０に入力される。
【００３４】
続いて図６を参照してＨＩＴ情報転送回路１６０及びＨＩＴ情報転送回路２４０の詳細を説明する。なお、図６の説明では４つ（ｍ＝３）の冗長アドレスと入力アドレス（Ａ[３：０]）との一致比較結果（Ｍ−ＨＩＴ０〜Ｍ−ＨＩＴ３）を扱うものとする。
【００３５】
ＨＩＴ情報転送回路２４０は、Ｍ−ＨＩＴ０〜Ｍ−ＨＩＴ３にそれぞれ対応するバッファ回路ＯＵＴＢＵＦ０〜ＯＵＴＢＵＦ３を有する。ＨＩＴ情報転送回路１６０は、ＯＵＴＢＵＦ０〜ＯＵＴＢＵＦ３にそれぞれ対応するバッファ回路ＩＮＢＵＦ０〜ＩＮＢＵＦ３を有する。ＯＵＴＢＵＦ０〜ＯＵＴＢＵＦ３には、アドレス／コマンド制御回路２３０から制御信号ＨＤＲＥＱが入力される。制御信号ＨＤＲＥＱは、ＯＵＴＢＵＦ０〜ＯＵＴＢＵＦ３からＩＮＢＵＦ０〜ＩＮＢＵＦ３へのＭ−ＨＩＴ０〜Ｍ−ＨＩＴ３の転送を指示する指示信号である。制御信号ＨＤＲＥＱがＨレベルとなった場合、ＯＵＴＢＵＦ０〜ＯＵＴＢＵＦ３は、それぞれ転送処理を開始する。
【００３６】
ＩＮＢＵＦ０〜ＩＮＢＵＦ３は、制御信号ＨＲＲＥＱの入力に応じてＨＩＴ情報転送回路２４０から送信される一致比較結果（Ｍ−ＨＩＴ０〜Ｍ−ＨＩＴ３）を取り込む。制御信号ＨＲＲＥＱは、一致比較結果（Ｍ−ＨＩＴ０〜Ｍ−ＨＩＴ３）の取り込みを指示する指示信号であり、メモリアクセス制御回路１３０から入力される。制御信号ＨＲＲＥＱがＨレベルとなった場合、ＩＮＢＵＦ０〜ＩＮＢＵＦ３は、入力信号の取り込みを行う。ＩＮＢＵＦ０〜ＩＮＢＵＦ３が取り込んだ比較結果をそれぞれＭ−ＨＩＴ０−Ｌ〜Ｍ−ＨＩＴ３−Ｌと記載する。ＩＮＢＵＦ０〜ＩＮＢＵＦ３は、Ｍ−ＨＩＴ０−Ｌ〜Ｍ−ＨＩＴ３−ＬをＨＩＴ情報比較回路１４０に供給する。
【００３７】
なお、ＨＩＴ情報転送回路１６０及びＨＩＴ情報転送回路２４０は、比較結果Ｍ−ＨＩＴｍをシリアル形式で送受信してもよい。図７は、シリアル形式で送受信する場合の構成を示すブロック図である。
【００３８】
ＨＩＴ情報転送回路２４０は、ＯＵＴＢＵＦ、ＨＩＴ情報送信制御回路２４０１、及びパラレル・シリアル変換回路２４０２を有する。ＨＩＴ情報送信制御回路２４０１には、制御信号ＨＲＲＥＱ及びクロック信号ＣＬＫが入力される。ＨＩＴ情報送信制御回路２４０１は、制御信号ＨＲＲＥＱがＨレベルになった場合にパラレル・シリアル変換回路２４０２に対し、変換処理の開始を指示する指示信号を入力する。さらにＨＩＴ情報送信制御回路２４０１は、制御信号ＨＲＲＥＱがＨレベルになった場合にＯＵＴＢＵＦからの出力を指示する。パラレル・シリアル変換回路２４０２は、変換を指示する信号が入力された後に比較結果Ｍ−ＨＩＴｍをシリアルデータに変換し、当該シリアルデータをＯＵＴＢＵＦに供給する。
【００３９】
ＨＩＴ情報転送回路１６０は、ＩＮＢＵＦ、ＨＩＴ情報受信制御回路１６０１、シリアル・パラレル変換回路１６０２、及びレジスタ回路１６０３〜１６０６を有する。ＨＩＴ情報受信制御回路１６０１には、制御信号ＨＲＲＥＱ及びクロック信号ＣＬＫが入力される。ＨＩＴ情報受信制御回路１６０１は、制御信号ＨＲＲＥＱがＨレベルとなった場合にＩＮＢＵＦにデータ取り込みを指示する指示信号を供給する。またＨＩＴ情報受信制御回路１６０１は、制御信号ＨＲＲＥＱがＨレベルとなった場合に、シリアル・パラレル変換回路１６０２に対し、パラレル変換の開始を指示する指示信号を入力する。さらにＨＩＴ情報受信制御回路１６０１は、制御信号ＨＲＲＥＱがＨレベルとなった後に、クロック信号ＣＬＫの入力数に応じて各レジスタ回路１６０３〜１６０６に対するデータ取り込みタイミングを指示する。
【００４０】
レジスタ回路１６０３〜１６０６は、ＨＩＴ情報受信制御回路１６０１から指示された取り込みタイミングでデータを取り込み、それぞれＭ−ＨＩＴ０−Ｌ〜Ｍ−ＨＩＴ３−ＬとしてＨＩＴ情報比較回路１４０に供給する。
【００４１】
続いて、再び図１を参照して冗長アドレスラッチ回路１７０、冗長アドレス転送回路１８０、及び冗長アドレス転送回路２６０について説明する。冗長アドレス転送回路２６０は、メモリチップ２０に電源が投入され、冗長アドレスラッチ回路２７０に冗長アドレスが保持された後に、冗長アドレスラッチ回路２７０に保持された冗長アドレス（図中の信号ＰＲＥＤ）を冗長アドレス転送回路１８０に転送する。
【００４２】
冗長アドレス転送回路１８０は、冗長アドレス転送回路２６０から転送された冗長アドレスの情報を取り込み、取り込んだ冗長アドレスの情報を冗長アドレスラッチ回路１７０に供給する。冗長アドレスラッチ回路１７０は、冗長アドレス転送回路１８０から入力された冗長アドレスを保持する。冗長アドレスラッチ回路１７０の構成は、冗長アドレスラッチ回路２７０と同等である。冗長アドレスラッチ回路１７０は、図５と同様に複数の冗長アドレスを保持できる構成であってもよい。
【００４３】
このように、メモリチップ２０の電源投入時には、冗長アドレスラッチ回路２７０が冗長アドレスを保持するとともに、冗長アドレスラッチ回路１７０も冗長アドレスを保持する。すなわち、ソフトエラーの影響によってデータが破壊されない限り、冗長アドレスラッチ回路２７０と冗長アドレスラッチ回路１７０は、同一のデータ（冗長アドレス）を保持する。
【００４４】
冗長アドレス比較回路１５０は、冗長アドレスラッチ回路１７０が保持する冗長アドレスと、入力アドレス信号ＡＤＤが一致するか否かを判定する。冗長アドレス比較回路１５０の構成は、図４に示す構成と同一である。冗長アドレス比較回路１５０は、比較結果Ｌ−ＨＩＴｍをＨＩＴ情報比較回路１４０に入力する。冗長アドレス比較回路１５０の比較結果をＬ−ＨＩＴｍ（ｍは０以上の自然数）と記載する。
【００４５】
続いてＨＩＴ情報比較回路１４０の構成を図８を参照して説明する。ＨＩＴ情報比較回路１４０は、ＸＯＲ回路１４０１〜１４０４、ＯＲ回路１４０５、及びＡＮＤ回路１４０６を有する。なお、ＸＯＲ回路の個数は、扱う冗長アドレスの数と同数となる。
【００４６】
ＸＯＲ回路１４０１には、冗長アドレス比較回路１５０−０からの比較結果Ｌ−ＨＩＴ０とＨＩＴ情報転送回路１６０からの比較結果Ｍ−ＨＩＴ０−Ｌが入力される。すなわち、ＸＯＲ回路１４０１には、ある冗長アドレスと入力アドレスについてロジックチップ１０内で比較した結果（Ｌ−ＨＩＴ０）と、ある冗長アドレスと入力アドレスについてメモリチップ２０内で比較した結果（Ｍ−ＨＩＴ０−Ｌ）と、が入力される。ＸＯＲ回路１４０１は、この２つの入力の排他的論理和をＯＲ回路１４０５に入力する。
【００４７】
ＸＯＲ回路１４０２〜１４０４についても同様に、各冗長アドレス比較回路１５０−１〜１５０−３からの比較結果Ｌ−ＨＩＴ１〜Ｌ−ＨＩＴ３と、ＨＩＴ情報転送回路１６０からの比較結果Ｍ−ＨＩＴ１−Ｌ〜Ｍ−ＨＩＴ３−Ｌと、の排他論理和をそれぞれＯＲ回路１４０５に入力する。
【００４８】
ＯＲ回路１４０５は、ＸＯＲ回路１４０１〜１４０４の入力の論理積値（ＯＲ−ＯＵＴ）をＡＮＤ回路１４０６に入力する。ＡＮＤ回路１４０６には、ＯＲ回路１４０５からの出力とともに制御信号ＣＨＫ−ＳＴＲが入力される。制御信号ＣＨＫ−ＳＴＲは、両チップ（ロジックチップ１０、メモリチップ２０）での比較結果を照合するタイミングを規定する信号であり、メモリアクセス制御回路１３０から入力される。制御信号ＣＨＫ−ＳＴＲは、両チップの比較結果を照合するタイミングでＨレベルとなる。ＡＮＤ回路１４０６は、制御信号ＣＨＫ−ＳＴＲとＯＲ回路１４０５からの出力値との論理積値を診断信号ＣＨＫ−ＨＩＴとしてロジック回路１２０に入力する。診断信号ＣＨＫ−ＨＩＴは、ロジックチップ１０における冗長アドレスとの比較結果と、メモリチップ２０における冗長アドレスとの比較結果と、が異なる場合にＨレベルとなる。
【００４９】
再び図１を参照する。ロジック回路１２０は、ＨＩＴ情報比較回路１４０から供給される診断信号ＣＨＫ−ＨＩＴに応じてエラー制御処理を行う。ロジック回路１２０は、診断信号ＣＨＫ−ＨＩＴがＨレベルの場合、すなわち両チップでの比較結果に相違がある場合、エラーが生じたものと判定する。当該エラーは、冗長アドレスラッチ回路１７０及び冗長アドレスラッチ回路２７０のいずれか一方がソフトエラーの影響により破壊され、両ラッチ回路が同一データを保持しなくなった状態である。
【００５０】
ロジック回路１２０は、ＨＩＴ情報比較回路１４０がエラーを検出した場合には種々のエラー復旧処理を行う。たとえばロジック回路１２０は、エラーを検出した場合にはヒューズ回路２８０からの再読出しを指示する指示信号（図示せず）をメモリチップ２０に出力する。当該指示信号に応じて、メモリチップ２０内ではヒューズ回路２８０からのデータ読み出し、及び読み出した冗長アドレスのロジックチップ１０への転送処理が実行される。すなわち、エラーが起きた場合、各冗長アドレスラッチ回路（１７０、２７０）の保持する冗長アドレスの値を更新（リフレッシュ）する。
【００５１】
またロジック回路１２０は、各冗長アドレスラッチ回路（１７０、２７０）のリフレッシュ後に同一のアドレスを用いた判定を再度行うように各制御信号（コマンド信号ＣＭＤ、アドレス信号ＡＤＤ等）をメモリアクセス制御回路１３０に出力させるように制御してもよい。
【００５２】
さらにまたロジック回路１２０は、エラーが生じた場合、パッケージ外のＡＳＩＣ（Application Specific Integrated Circuit）等の適切な上位回路に対してエラー信号を出力してもよい。
【００５３】
再度、メモリアクセス制御回路１３０及びアドレス／コマンド制御回路２３０について説明する。メモリアクセス制御回路１３０は、データ読み出し／書き込み（ＲＥＡＤ／ＷＲＩＴＥ）が生じた場合に、外部インターフェイス回路１１０を介して入力されたアドレス信号ＡＤＤを冗長アドレス比較回路１５０、冗長アドレス比較回路２５０、及びアドレス／コマンド制御回路２３０に供給する。またメモリアクセス制御回路１３０は、コマンド信号ＣＭＤをアドレス／コマンド制御回路２３０に入力する。さらにメモリアクセス制御回路１３０は、データ読み出し／書き込み（ＲＥＡＤ／ＷＲＩＴＥ）が生じた場合に、クロック信号ＣＬＫに同期して上述の制御信号ＨＲＲＥＱをＨＩＴ情報転送回路１６０に供給し、制御信号ＣＨＫ−ＳＴＲをＨＩＴ情報比較回路１４０に供給する。
【００５４】
アドレス／コマンド制御回路２３０は、データ読み出し／書き込み（ＲＥＡＤ／ＷＲＩＴＥ）が生じた場合に、クロック信号ＣＬＫに同期して上述の制御信号ＨＤＲＥＱをＨＩＴ情報転送回路２４０に供給する。またＨＩＴ情報比較回路１４０がエラーを検出しなかった場合、アクセス／コマンド制御回路２３０は、メモリコア回路２２０に対する各種アクセス制御処理を行う。
【００５５】
続いて、本実施の形態にかかる半導体装置１の初期化動作の流れについて図９を参照して説明する。図９は、各チップにおける初期化動作の流れを示すフローチャートである。はじめにロジックチップ１０及びメモリチップ２０への電源供給が開始され（ステップ１）、各チップは初期化動作を開始する（ステップ２）。
【００５６】
初期化動作開始後にヒューズ回路２８０は、冗長アドレスの情報を読み出す（ステップ３）。冗長アドレスラッチ回路２７０は、ヒューズ回路２８０が読み出した冗長アドレスを保持する（ステップ４）。そして冗長アドレス転送回路２６０は、冗長アドレスラッチ回路２７０が保持する冗長アドレス（信号ＰＲＥＤ）をロジックチップ１０に転送する（ステップ５）。
【００５７】
冗長アドレス転送回路１８０は、冗長アドレス転送回路２６０から転送された冗長アドレスを受信する（ステップ５）。そして冗長アドレス転送回路１８０は、受信した冗長アドレスの情報を冗長アドレスラッチ回路１７０に供給する(ステップ６)。ロジックチップ１０の冗長アドレスラッチ回路１７０、及びメモリチップ２０の冗長アドレスラッチ回路２７０の双方が冗長アドレスをラッチした後に、初期化動作を終了し、動作準備が完了したものとする（ステップ７）。以上が本実施の形態にかかる各チップの初期化動作である。
【００５８】
次に、図１０及び図１１を参照して本実施の形態にかかる半導体装置１のエラー検出処理について説明する。図１０は正常動作時の動作を示すタイミングチャートであり、図１１は異常動作時の動作を示すタイミングチャートである。はじめに図１０について説明する。
【００５９】
タイミングＴ０において、外部インターフェイス回路１１０にアクセス種別（コマンド信号ＣＭＤ）と読み出しアドレス（アドレス信号ＡＤＤ）が入力される。メモリアクセス制御回路１３０は、入力されたアドレス信号ＡＤＤを冗長アドレス比較回路１５０、冗長アドレス比較回路２５０、及びアドレス／コマンド制御回路２３０に供給する。
【００６０】
タイミングＴ１において、冗長アドレス比較回路１５０は、入力されたアドレス信号ＡＤＤと冗長アドレスラッチ回路１７０が保持する冗長アドレスを比較し、比較結果であるＬ−ＨＩＴｍ（ｍは０以上の整数）をＨＩＴ情報比較回路１４０に供給する。本例では、Ｌ−ＨＩＴ０がＨレベルとなり、Ｌ−ＨＩＴ１〜Ｌ−ＨＩＴ３（Ｌ−ＨＩＴ[３：１]）はＬレベルとなる。
【００６１】
同様にタイミングＴ１において、冗長アドレス比較回路２５０は、入力されたアドレス信号ＡＤＤと冗長アドレスラッチ回路２７０が保持する冗長アドレスを比較し、比較結果Ｍ−ＨＩＴｍ（ｍは０以上の整数）をＨＩＴ情報転送回路２４０に供給する。
【００６２】
Ｌ−ＨＩＴ０がＨレベルに遷移したことに伴い、ＨＩＴ情報比較回路１４０内のＸＯＲ回路１４０１（図８）の出力は、タイミングＴ１にＬレベルからＨレベルに遷移する。よって、ＨＩＴ情報比較回路１４０内のＯＲ回路１４０５の出力（ＯＲ−ＯＵＴ）は、ＸＯＲ回路１４０１の出力値の変化に伴い、タイミングＴ１においてＬレベルからＨレベルに変化する。
【００６３】
タイミングＴ２において制御信号ＨＤＲＥＱ及び制御信号ＨＲＲＥＱがＨレベルとなる。すなわち、ＨＩＴ情報転送回路２４０からＨＩＴ情報転送回路１６０への転送開始が指示される。ＨＩＴ情報転送回路２４０は、制御信号ＨＤＲＥＱのＨレベルへの遷移に伴い、比較結果Ｍ−ＨＩＴ（Ｍ−ＨＩＴ０〜Ｍ−ＨＩＴ３）の転送を開始する。ＨＩＴ情報転送回路１６０は、制御信号ＨＲＲＥＱのＨレベルへの遷移に伴い、比較結果Ｍ−ＨＩＴ（Ｍ−ＨＩＴ０〜Ｍ−ＨＩＴ３）の取り込みを開始する。これにより、タイミングＴ２から所定時間経過した後（タイミングＴ２'）にＭ−ＨＩＴ０−Ｌ（ＨＩＴ情報転送回路１６０がＭ−ＨＩＴ０の値を取り込んだ信号（図６））がＨレベルとなる。
【００６４】
Ｍ−ＨＩＴ０−ＬがＨレベルに遷移することに伴い、ＨＩＴ情報比較回路１４０内のＸＯＲ回路１４０１（図８）の出力値は、タイミングＴ２'にＨレベルからＬレベルに遷移する。よって、ＨＩＴ情報比較回路１４０内のＯＲ回路１４０５の出力（ＯＲ−ＯＵＴ）は、ＸＯＲ回路１４０１の出力値の変化に伴い、タイミングＴ２'にＨレベルからＬレベルに変化する。
【００６５】
メモリアクセス制御回路１３０は、比較結果Ｍ−ＨＩＴの転送が終了したタイミングＴ３において制御信号ＣＨＫ−ＳＴＲをＬレベルからＨレベルに変化させる。ＨＩＴ情報比較回路１４０内のＡＮＤ回路１４０６には、制御信号ＣＨＫ−ＳＴＲ及びＯＲ−ＯＵＴ（ＯＲ回路１４０５の出力値）が入力される。タイミングＴ３において、ＡＮＤ回路１４０６は、ＯＲ−ＯＵＴがＬレベルであるため、エラーが無いことを示すＬレベルの診断信号ＣＨＫ−ＨＩＴを出力する。
【００６６】
続いて、図１１を参照して冗長アドレスラッチ回路（１７０または２７０）に対してソフトエラーが発生した後の半導体装置１の動作について説明する。
【００６７】
タイミングＴ１において、冗長アドレス比較回路１５０は、入力されたアドレス信号ＡＤＤと冗長アドレスラッチ回路１７０が保持する冗長アドレスを比較し、比較結果であるＬ−ＨＩＴｍ（ｍは０以上の整数）をＨＩＴ情報比較回路１４０に供給する。本例では、Ｌ−ＨＩＴ０がＨレベルとなり、Ｌ−ＨＩＴ１〜Ｌ−ＨＩＴ３（Ｌ−ＨＩＴ[３：１]）はＬレベルとなる。
【００６８】
同様にタイミングＴ１において、冗長アドレス比較回路２５０は、入力されたアドレス信号ＡＤＤと冗長アドレスラッチ回路２７０が保持する冗長アドレスを比較する。この際に、冗長アドレスラッチ回路２７０に対してソフトエラーが生じたものとする。このソフトエラーの影響により、比較結果Ｍ−ＨＩＴ０がタイミングＴ１においてもＬレベルのままとなる。
【００６９】
タイミングＴ１においてＬ−ＨＩＴ０がＨレベルに遷移したことに伴い、ＨＩＴ情報比較回路１４０内のＸＯＲ回路１４０１（図８）の出力は、ＬレベルからＨレベルに遷移する。よって、ＨＩＴ情報比較回路１４０内のＯＲ回路１４０５の出力（ＯＲ−ＯＵＴ）は、ＸＯＲ回路１４０１の出力値の変化に伴い、タイミングＴ１にＬレベルからＨレベルに変化する。
【００７０】
タイミングＴ２において制御信号ＨＤＲＥＱ及び制御信号ＨＲＲＥＱがＨレベルとなる。すなわち、ＨＩＴ情報転送回路２４０からＨＩＴ情報転送回路１６０への転送開始が指示される。これにより、ＨＩＴ情報転送回路１６０は、Ｍ−ＨＩＴ０〜Ｍ−ＨＩＴ３を受信する。ここで、Ｍ−ＨＩＴ０がＬレベルであるため、タイミングＴ２'におけるＭ−ＨＩＴ０−ＬもＬレベルとなる。タイミングＴ２'においてＭ−ＨＩＴ０がＬレベルのまま変化しないため、ＸＯＲ回路１４０１の出力値が変化しない。これにより、ＯＲ回路１４０５の出力値（ＯＲ−ＯＵＴ）もＨレベルのままとなる。
【００７１】
メモリアクセス制御回路１３０は、比較結果Ｍ−ＨＩＴの転送が終了したタイミングＴ３において制御信号ＣＨＫ−ＳＴＲをＬレベルからＨレベルに変化させる。ＨＩＴ情報比較回路１４０内のＡＮＤ回路１４０６には、制御信号ＣＨＫ−ＳＴＲ及びＯＲ−ＯＵＴ（ＯＲ回路１４０５の出力値）が入力される。タイミングＴ３において制御信号ＣＨＫ−ＳＴＲ及びＯＲ−ＯＵＴは共にＨレベルである。そのため、ＡＮＤ回路１４０６の出力する診断信号ＣＨＫ−ＨＩＴはＨレベルとなる。すなわち、タイミングＴ３においてＨＩＴ情報比較回路１４０はエラーを検出する。エラーを検出した場合、上述のようにヒューズ回路２８０からの再読出し等のエラー制御処理が行われる。
【００７２】
続いて本実施の形態にかかる半導体装置１の効果について説明する。上述のように半導体装置１は、ロジックチップ１０及びメモリチップ２０にそれぞれ冗長アドレスを保持する冗長アドレスラッチ回路（１７０、２７０）を有する。そして、メモリコア回路２２０へのアクセスが生じた場合、両チップは各チップ内に保持している冗長アドレスとアクセスにかかるアドレスをそれぞれ比較する。ＨＩＴ情報比較回路１４０は、各チップでの比較結果が合致するかを比較する。当該比較結果同士が合致しなかった場合、少なくとも一方の冗長アドレスラッチ回路が保持する冗長アドレスがソフトエラーにより破壊されたことを検出し、検出時には適切な対応を取ることができる。すなわち、メモリコア回路２２０へのアクセス毎に各ラッチが保持する冗長アドレスの異常を検出できるため、半導体装置１はソフトエラー発生時にも誤操作を行うことなく適切なメモリアクセスを実現することができる。
【００７３】
また各チップがそれぞれ独立して冗長アドレスラッチ回路（１７０、２７０）を有する。２つの冗長アドレスラッチ回路が各チップに別々に配置されることにより、この２つの冗長アドレスラッチ回路が同時にソフトエラーの影響を受ける可能性が非常に小さくなる。また２つの冗長アドレスラッチ回路（１７０、２７０）を別チップにそれぞれ配置できることにより、特許文献４の技術において生じる同一チップ上での信号線配置領域の拡大の問題を回避することができる。
【００７４】
ＨＩＴ情報比較回路１４０が両チップでの比較結果が合致しないことを検出した（エラーを検出した）場合、ロジック回路１２０は、ヒューズ回路２８０からの再読み出し等の適切な対応を行うことができる。たとえばヒューズ回路２８０からの再読出しを行った場合、冗長アドレスラッチ回路１７０及び冗長アドレスラッチ回路２７０の状態を即座に復旧することができ、以後の冗長アドレスの合致判定を正確に行うことができる。また、エラー状態を外部回路に通知した場合、外部回路が誤動作する恐れを回避することができる。
【００７５】
＜実施の形態２＞
本実施の形態にかかる半導体装置は、ロジックチップ１０がヒューズ回路を有する構成である。本実施の形態にかかる半導体装置について実施の形態１と異なる点を以下に説明する。なお以降の実施の形態の説明において実施の形態１と同様の機能を有するものについては、同一の符号を付して詳細な説明を適宜省略する。
【００７６】
図１２は、本実施の形態にかかる半導体装置１の構成を示すブロック図である。ロジックチップ１０は、実施の形態１の構成に加えてヒューズ回路１９０（第１記憶回路）を有する。一方、メモリチップ２０は、ヒューズ回路を有さない。本実施の形態の半導体装置１の初期化動作を概略すると、ロジックチップ１０は、初期化動作時にヒューズ回路１９０から冗長アドレスを読み出し、冗長アドレスラッチ回路１７０に冗長アドレスを保持するとともに、冗長アドレスをメモリチップ２０に転送する。メモリチップ２０は、転送された冗長アドレスを冗長アドレスラッチ回路２７０に保持する。以下、詳細に説明する。
【００７７】
ヒューズ回路１９０はロジックチップ１０に設けられている。そのため、ロジックチップ１０とメモリチップ２０をパッケージに搭載した後の半導体装置１のテスト段階で、メモリチップ２０の不良ビットを検出され、当該不良ビットの情報がロジックチップ１０のヒューズ回路１９０に設定される。なお、パッケージに搭載された後に不良ビットの情報を設定するため、ヒューズ回路１９０は一般的には電気ヒューズで構成される。さらに半導体装置１のテスト段階において不良ビットの情報を設定するため、パッケージ工程等において発生した不良ビットも含めて不良ビットの置換が可能となる。
【００７８】
ヒューズ回路１９０及び冗長アドレスラッチ回路１７０は、実施の形態１と同様に１ビット情報を扱う１ビットヒューズ回路１９００及び１ビットラッチ回路１７００が複数存在することにより構成される。図１３は、ヒューズ回路１９０を電気ヒューズとして構成した場合のブロック図である。ヒューズ回路１９０を電気ヒューズとして構成した場合の動作について説明する。
【００７９】
半導体のウェハテスト段階において不良ビットを検出した場合、当該不良ビットにかかる電気ヒューズＥＦｍｎを切断する。当該切断時は、信号ＥＦＰ１を高電圧としてＮ型ＭＯＳＦＥＴであるＭＮ１９０２を導通状態とし、信号ＥＦＰ２を高電圧とすることにより電気ヒューズＥＦｍｎ及びＮ型ＭＯＳＦＥＴであるＭＮ１９０３を介してＧＮＤに電流を流す。これにより、電気ヒューズＥＦｍｎが溶断されて１ビットのデータが記憶される。
【００８０】
電気ヒューズからの情報読み出し時には、信号ＥＦＰ１が低電圧（Ｌレベル）となり、信号ＥＦＰ２が低電圧（Ｌレベル）となる。これにより、図３に示す処理と同様にデータ読み出しを行うことが可能となる。
【００８１】
再び図１２を参照する。冗長アドレス転送回路１８０は、本実施の形態では冗長アドレスの送信処理（すなわち実施の形態１における冗長アドレス転送回路２６０と同等の処理）を行う。また冗長アドレス転送回路２６０は、本実施の形態では冗長アドレスの受信処理（すなわち実施の形態１における冗長アドレス転送回路１８０と同等の処理）を行う。その他の各回路の構成及び動作は、実施の形態１と同等であれば良い。
【００８２】
続いて、図１４を参照して本実施の形態にかかる半導体装置１の動作の流れについて説明する。図１４は、各チップにおける初期化動作の流れを示すフローチャートである。当該処理の流れは、図９（すなわち実施の形態１における初期化動作）と略同一の流れであるが、ヒューズ回路１９０からの読み出し（ステップ３）から冗長アドレスの転送（ステップ５）までの処理をロジックチップ１０内で実行する点が異なる。
【００８３】
次に本実施の形態にかかる半導体装置１の効果について説明する。本実施の形態にかかる半導体装置１は、ロジックチップ１０内にヒューズ回路１９０を有する構成である。このようにロジックチップ１０側にヒューズ回路１９０がある場合であっても、半導体装置１は実施の形態１と同様に精度のよいソフトエラーの検出及び回路規模の削減を実現することができる。なお、ヒューズ回路をどちらのチップに配置するかの判断は、回路面積やその他の事情を考慮して行えばよい。
【００８４】
＜実施の形態３＞
本実施の形態にかかる半導体装置は、ロジックチップ１０及びメモリチップ２０の双方がヒューズ回路を有する構成である。本実施の形態にかかる半導体装置について実施の形態１または実施の形態２と異なる点を以下に説明する。
【００８５】
図１５は、本実施の形態にかかる半導体装置１の構成を示すブロック図である。ロジックチップ１０は、ヒューズ回路１９０（第２記憶回路）を有するとともに、２つの冗長アドレス比較回路（１５０−１（第２比較回路）、１５０−２（第４比較回路））、２つの冗長アドレスラッチ回路（１７０−１（第２ラッチ回路）、１７０−２（第３ラッチ回路））、２つの冗長アドレス転送回路（１８０−１、１８０−２）を有する。メモリチップ２０は、ヒューズ回路２８０（第１記憶回路）を有するとともに、２つの冗長アドレス比較回路（２５０−１（第１比較回路）、２５０−２（第５比較回路））、２つの冗長アドレスラッチ回路（２７０−１（第１ラッチ回路）、２７０−２（第４ラッチ回路））、２つの冗長アドレス転送回路（２６０−１、２６０−２）を有する。
【００８６】
なお、図１５において端子３０−１〜３０−ｎ、正規メモリセル２２１、冗長メモリセル２２２は図示していないが、実施の形態１と同様に存在するものとする。またメモリアクセス制御回路１３０は、図示しないものの、各冗長アドレス比較回路（１５０−１、１５０−２、２５０−１、２５０−２）及びアドレス／コマンド制御回路２３０にアドレス信号ＡＤＤが供給し、アドレス／コマンド制御回路２３０にコマンド信号ＣＭＤを供給する。その他の制御信号（ＨＲＲＥＱ、ＨＤＲＥＱ）についても適宜供給が行われているものとする。
【００８７】
図１２で示した実施の形態と同様に、ロジックチップ１０とメモリチップ２０をパッケージに搭載した後の半導体装置１のテスト段階において、ヒューズ回路１９０に不良ビットの情報が設定される。図１で示した実施の形態と同様に、メモリチップ２０のウェハテストの段階において、ヒューズ回路２８０に不良ビットの情報が設定される。なお、ヒューズ回路１９０を活用することにより、半導体装置１の運用開始後に生じた不良ビットを記憶させる構成とすることも可能である。当該構成については、図１７を参照して後述する。
【００８８】
冗長アドレスラッチ回路１７０−２は、初期化動作時にヒューズ回路１９０から読み出した冗長アドレスを保持する。冗長アドレスラッチ回路２７０−２は、初期化動作時にヒューズ回路１９０から読み出されて転送された冗長アドレスを保持する。
【００８９】
同様に冗長アドレスラッチ回路２７０−１は、初期化動作時にヒューズ回路２８０から読み出した冗長アドレスを保持する。冗長アドレスラッチ回路１７０−１は、初期化動作時にヒューズ回路２８０から読み出されて転送された冗長アドレスを保持する。
【００９０】
メモリコア回路２２０へのアクセスが生じた場合、冗長アドレス比較回路１５０−１は冗長アドレスラッチ回路１７０−１が保持する冗長アドレスと、入力アドレス信号ＡＤＤを比較する。冗長アドレス比較回路１５０−１は、比較結果Ｌ−ＨＩＴｍ（ｍは０以上の自然数）をＨＩＴ情報比較回路１４０に供給する。同様に冗長アドレス比較回路１５０−２は冗長アドレスラッチ回路１７０−２が保持する冗長アドレスと、入力アドレス信号ＡＤＤが一致するか否かを比較し、比較結果Ｌ−ＨＩＴ２ｍをＨＩＴ情報比較回路１４０に供給する。
【００９１】
メモリコア回路２２０へのアクセスが生じた場合、メモリチップ２０においても比較処理が行われる。すなわち、冗長アドレス比較回路２５０−１は、冗長アドレスラッチ回路２７０−１が保持する冗長アドレスと入力アドレス信号ＡＤＤを比較する。冗長アドレス比較回路２５０−２は、冗長アドレスラッチ回路２７０−２が保持する冗長アドレスと入力アドレス信号ＡＤＤを比較する。ＨＩＴ情報転送回路２４０は、冗長アドレス比較回路２５０−１及び２５０−２の比較結果（図中におけるＭ−ＨＩＴ、Ｍ−ＨＩＴ２）をＨＩＴ情報転送回路１６０に転送する。
【００９２】
ＨＩＴ情報比較回路１４０は、各冗長アドレス比較回路（１５０−１、１５０−２、２５０−１、２５０−２）の比較結果が全て一致するか否かを判定する。ＨＩＴ情報比較回路１４０は、全ての比較結果が一致した場合には診断信号ＣＨＫ−ＨＩＴをＬレベルにしてロジック回路１２０に入力する。ＨＩＴ情報比較回路１４０は、全ての比較結果が一致しなかった場合には診断信号ＣＨＫ−ＨＩＴをＨレベルにしてロジック回路１２０に入力する。なおＨＩＴ情報比較回路１４０の構成は図示しないものの、図８に示す構成と類似する構成であって、全ての比較結果の一致性を判定する任意の構成であれば良い。
【００９３】
続いて、本実施の形態にかかる半導体装置１の動作の流れについて図１６を参照して説明する。図１６は、各チップにおける初期化動作の流れを示すフローチャートである。はじめにロジックチップ１０及びメモリチップ２０への電源供給が開始され（ステップ１）、各チップは初期化動作を開始する（ステップ２）。
【００９４】
初期化動作開始後にヒューズ回路２８０は、冗長アドレスの情報を読み出す（ステップ３）。同様にヒューズ回路１９０は、冗長アドレスの情報を読み出す（ステップ３）。冗長アドレスラッチ回路２７０−１は、ヒューズ回路２８０が読み出した冗長アドレスを保持する（ステップ４）。同様に冗長アドレスラッチ回路１７０−２は、ヒューズ回路１９０が読み出した冗長アドレスを保持する（ステップ４）。
【００９５】
冗長アドレス転送回路１８０−２は、冗長アドレスラッチ回路１７０−２が保持する冗長アドレスを冗長アドレス転送回路２６０−２に転送する（ステップ５）。冗長アドレス転送回路２６０−２は、送信された冗長アドレスを受信し（ステップ５）、受信した冗長アドレスを冗長アドレスラッチ回路２７０−２に設定する（ステップ６）。
【００９６】
冗長アドレス転送回路２６０−１は、冗長アドレスラッチ回路２７０−１が保持する冗長アドレスを冗長アドレス転送回路１８０−１に転送する（ステップ７）。冗長アドレス転送回路１８０−１は、送信された冗長アドレスを受信し（ステップ７）、受信した冗長アドレスを冗長アドレスラッチ回路１７０−１に設定する（ステップ８）。
【００９７】
各冗長アドレスラッチ回路（１７０−１、１７０−２、２７０−１、２７０−２）が冗長アドレスをラッチした後に、初期化動作を終了し、動作準備が完了したものと扱われる（ステップ９）。以上が本実施の形態にかかる各チップの初期化動作である。なお図１６の説明では、ロジックチップ１０からメモリチップ２０への冗長アドレス送信（ステップ５）の後にメモリチップ２０からロジックチップ１０への冗長アドレス送信（ステップ７）が行われるものとして説明したが必ずしもこれに限られない。すなわち、メモリチップ２０からロジックチップ１０への冗長アドレス送信が先に行われてもよく、これらの送受信（ステップ５、ステップ７）が同時に行われてもよい。
【００９８】
次に図１７を参照して、図１５に示す構成の変形例について説明する。図１７に示す半導体装置１は、メモリアクセス制御回路１３０内にＢＩＳＴ（Built-In Self Test）回路１３１を有する。ＢＩＳＴ回路１３１は、メモリコア回路２２０内の正規メモリセルアレイ２２１の正常性をテストする回路である。正規メモリセル２２１において、ウェハテスト後（例えばパッケージ組立工程）に一部のメモリセルが不良となる可能性がある。ＢＩＳＴ回路１３１は、半導体装置１内に設けられる一般的な構成であれば良い。たとえばＢＩＳＴ回路１３１は、アドレスとデータのパターンを作成し、当該パターンに応じた正規メモリセル２２１へのアクセスを行うことにより、正規メモリセル２２１の不良ビットを検出する構成であれば良い。
【００９９】
ＢＩＳＴ回路１３１は、不良ビットを検出した場合に当該不良ビットの情報をヒューズ回路１９０に設定する。図１７の構成では、ヒューズ回路１９０は図１３に示す構成と同様に電気ヒューズを用いて構成されている。ＢＩＳＴ回路１３１は、制御信号（図１３におけるＥＦＰ１、ＥＦＰ２）を変化させることにより電気ヒューズを溶断して不良ビットの情報を設定する。冗長アドレスとアドレス信号ＡＤＤとの比較処理等については、図１５に示す構成と同様である。
【０１００】
ヒューズ回路２８０には、図１５と同様にウェハテストの段階での不良ビットの情報が設定される。一方、ヒューズ回路１９０には、ＢＩＳＴ回路１３１が検出した不良ビットの情報が設定される。ＨＩＴ情報比較回路１４０は、冗長アドレス比較回路１５０−１の比較結果と冗長アドレス比較回路２５０−１の比較結果を比較するとともに、冗長アドレス比較回路１５０−２の比較結果と冗長アドレス比較回路２５０−２の比較結果を比較する。したがってＨＩＴ情報比較回路１４０は、ウェハテストの際に検出した不良ビットにかかる冗長アドレスの判定を行うとともに、ウェハテスト後に生じた不良ビットにかかる冗長アドレスの判定も行うことになる。
【０１０１】
続いて本実施の形態にかかる半導体装置１の効果について説明する。図１５に示すように、ロジックチップ１０及びメモリチップ２０の双方にヒューズ回路を有する構成に対し、各チップ上に冗長アドレスラッチ回路（１７０−１、１７０−２、２７０−１、２７０−２）と冗長アドレスを比較する比較回路（１５０−１、１５０−２、２５０−１、２５０−２）を適用することができる。すなわち、両チップにヒューズ回路が有する構成においても、各チップで冗長アドレスとの比較処理を行い、両比較結果同士を比較する構成とすることにより、上述の効果（精度のよいソフトエラーの検出及び回路規模の削減）を奏することができる。
【０１０２】
また図１７のようにＢＩＳＴ回路１３１を有し、ロジックチップ１０のヒューズ回路を電気ヒューズによって構成することができる。ＢＩＳＴ回路１３１により不良ビットにかかる冗長アドレスを設定する手段を設けることで、パッケージング工程後の半導体装置１のテスト工程の効率化が可能である。さらにＢＩＳＴ回路１３１を利用して、半導体装置１の運用開始後に生じた不良ビットを記憶させることが可能となる。
【０１０３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【０１０４】
なお上述の説明では半導体装置１が同一パッケージ内にメモリチップとロジックチップを封入したＭＣＰであるものとして説明したが必ずしもこれに限られない。すなわち半導体装置１は、異なるパッケージに単体メモリチップと単体ロジックチップを有し、メモリチップ及びロジックチップが上述の構成（各チップがラッチ回路と冗長アドレス比較回路を有する構成）であっても良い。
【０１０５】
また上述の説明では、ロジックチップ１０がＨＩＴ情報比較回路１４０を有するものとして説明したが必ずしもこれに限られない。すなわちメモリチップ２０がＨＩＴ情報比較回路１４０を有する構成とすることも可能である。しかしながら一般的にロジックチップ１０はメモリチップ２０よりも微細化されているため、ＨＩＴ情報比較回路１４０がロジックチップ１０内にある方が半導体装置１の全体的なパフォーマンスを向上することができる。
【符号の説明】
【０１０６】
１  半導体装置
１０  ロジックチップ
１１０  外部インターフェイス回路
１２０  ロジック回路
１３０  メモリアクセス制御回路
１３１  ＢＩＳＴ回路
１４０  ＨＩＴ情報比較回路
１４０１〜１４０４  ＸＯＲ回路
１４０５  ＯＲ回路
１４０６  ＡＮＤ回路
１５０  冗長アドレス比較回路
１６０  ＨＩＴ情報転送回路
１７０  冗長アドレスラッチ回路
１８０  冗長アドレス転送回路
１９０  ヒューズ回路
２０  メモリチップ
２１０  データ入出力回路
２２０  メモリコア回路
２２１  正規メモリセルアレイ
２２２  冗長メモリセルアレイ
２３０  アドレス／コマンド制御回路
２４０  ＨＩＴ情報転送回路
２５０  冗長アドレス比較回路
２５０１〜２５０４  ＸＯＲ回路
２５０５  ＡＮＤ回路
２６０  冗長アドレス転送回路
２７０  冗長アドレスラッチ回路
２７００  １ビットラッチ回路
２７０１〜２７０３  インバータ
２８０  ヒューズ回路
２８００  １ビットヒューズ回路
２８０１  ＭＰ（Ｐ型ＭＯＳＦＥＴ）
２８０２  ＭＮ（Ｎ型ＭＯＳＦＥＴ）
３０−１〜３０−ｎ  端子
【図１】
2014149891.tif 000003
【図２】
2014149891.tif 000004
【図３】
2014149891.tif 000005
【図４】
2014149891.tif 000006
【図５】
2014149891.tif 000007
【図６】
2014149891.tif 000008
【図７】
2014149891.tif 000009
【図８】
2014149891.tif 000010
【図９】
2014149891.tif 000011
【図１０】
2014149891.tif 000012
【図１１】
2014149891.tif 000013
【図１２】
2014149891.tif 000014
【図１３】
2014149891.tif 000015
【図１４】
2014149891.tif 000016
【図１５】
2014149891.tif 000017
【図１６】
2014149891.tif 000018
【図１７】
2014149891.tif 000019