(57)【要約】【課題】回路規模を増大させることなく所望発振周波数の整数倍の周波数でデッドロックしたことを検出し正常なロック状態に復帰させることができるＰＬＬ回路を提供する。【解決手段】ＰＬＬ回路が、入力データの１周期間内にクロックパルスが２つ以上出現したことを検出してデッドロック検出信号を生成し、これをチャージポンプへの制御信号に重畳して当該チャージポンプに供給するデッドロック防止回路を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
データとクロックとの間の位相差情報を含む制御信号を生成する位相比較器と、前記制御信号に含まれる前記位相差情報に応じたパルス幅を有する誤差信号を生成するチャージポンプと、前記誤差信号の電圧レベルを平滑化して直流誤差電圧を生成するフィルタと、前記直流誤差電圧に応じた発振周波数の出力信号を生成する発振器と、を含むＰＬＬ回路であって、
前記データの１周期間内に前記クロックのクロックパルスが２つ以上出現したことを検出してデッドロック検出信号を生成し、これを前記制御信号に重畳して前記チャージポンプに供給するデッドロック防止回路を含むことを特徴とするＰＬＬ回路。
【請求項２】
前記デッドロック検出信号は、非ランダム位相差情報を有することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記非ランダム位相差情報は、矩形波によって表されることを特徴とする請求項２に記載のＰＬＬ回路。
【請求項４】
前記デッドロック防止回路は、
前記データの周波数を分周して分周データを生成する分周部と、
前記分周データを前記クロックに同期して取り込みこれを第１遅延データとして保持する第１フリップフロップと、
前記第１遅延データを前記クロックに同期して取り込みこれを第２遅延データとして保持する第２フリップフロップと、
前記第１遅延データによって示される論理値と第２遅延データによって示される論理値とが一致しているときに前記デッドロック検出信号を生成する生成部と、からなることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項５】
前記デッドロック防止回路は、
前記データの周波数を分周して分周リセット信号を生成する分周部と、
所定論理値を前記クロックに同期して取り込みこれを第１遅延データとして保持するとともに前記分周リセット信号に同期して当該保持状態をリセットする前記第１フリップフロップと、
前記第１遅延データを前記クロックに同期して取り込みこれを第２遅延データとして保持するとともに前記分周リセット信号に同期して当該保持状態をリセットする前記第１フリップフロップと、
前記第１遅延データによって示される論理値及び第２遅延データによって示される論理値の各々が前記所定論理値と同一であるときに前記デッドロック検出信号を生成する生成部と、からなることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項６】
前記制御信号は、前記データ及び前記クロック各々の立上りエッジの位相差に基づく信号であり、
前記デッドロック防止回路は、前記データの１周期間内に前記クロックパルスの立下りエッジが２回以上出現したことを検出して前記デッドロック検出信号を生成することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項７】
前記デッドロック検出信号は、その存続期間中に前記クロックパルスの立下りエッジが出現した時点で消滅することを特徴とする請求項６に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase-Locked Loop：位相同期ループ）回路に関する。
【背景技術】
【０００２】
従来より、ＰＬＬ回路において所望発振周波数でロックできない、いわゆるデッドロック状態を回避するための技術が知られている。例えば、特許文献１には、分周クロックが固定レベルになった後に基準クロックのクロック数をカウントし、カウント数が所定値に達したときにＶＣＯをリセットすることによってデッドロック状態から同期状態に回復するＰＬＬ回路が開示されている。また、特許文献２には、位相同期状態において確実に到来するはずのフィードバック信号が所定期間内に到来しなかったときにデッドロック状態に陥ったと判定して、発振周波数制御のための電圧レベルを低下させることにより正常なロック状態に復帰させる機能を有するＰＬＬ回路が開示されている。また、特許文献３には、特許文献２の技術において発振起動中にデッドロック状態を誤検出する問題を解消するために、フィードバック信号の周波数が所定閾値を超えたことを検出したときにはじめてデッドロック検出回路を動作させるＰＬＬ回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１５７６３０号公報
【特許文献２】特開平１１−１２２１０２号公報
【特許文献３】特開２００９−２００６６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、近年、例えば大型テレビ向けドライバＩＣなど広い周波数範囲で動作するＩＣにＰＬＬ回路が実装されつつある。動作周波数範囲が例えば２００ＭＨｚ〜８００ＭＨｚである場合、周波数には最大４倍の開きがある。かかる場合には、ＰＬＬ回路が所望発振周波数の整数倍の周波数で発振したときにもロック状態となり得る。例えば所望発振周波数の２倍の周波数でデッドロック状態となり得る。
【０００５】
仮にＩＣが単一の周波数（例えば４００ＭＨｚ）で動作する場合には、ＰＬＬ回路が当該周波数を含む一定範囲内の周波数区間（例えば３５０〜４５０ＭＨｚ）でのみ動作するように予め設計しておけば、所望発振周波数の整数倍の周波数で発振することによるデッドロック状態の発生を防止できる。しかしながら、ＩＣが広い周波数範囲で動作する場合には、ＰＬＬ回路が当該周波数範囲のうちの一部区間でのみ動作するといった対策は採り得ない。
【０００６】
上記特許文献３の技術は、ある１つの動作発振周波数のみを想定しており、実際の発振周波数が１つの所定閾値を超えたことを検出してデッドロック検出動作を開始する構成であるため、動作周波数の広いＩＣには適さないと考えられる。すなわち、特許文献３の技術を動作周波数の広いＩＣに適用した場合、動作周波数毎に閾値を設けて複数の閾値の切り替える回路を設ける必要が生じ、ＰＬＬ回路の規模が増大してしまう。
【０００７】
本発明は上記した如き問題点に鑑みてなされたものであって、回路規模を増大させることなく所望発振周波数の整数倍の周波数でデッドロックしたことを検出し正常なロック状態に復帰させることができるＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明によるＰＬＬ回路は、データとクロックとの間の位相差情報を含む制御信号を生成する位相比較器と、前記制御信号に含まれる前記位相差情報に応じたパルス幅を有する誤差信号を生成するチャージポンプと、前記誤差信号の電圧レベルを平滑化して直流誤差電圧を生成するフィルタと、前記直流誤差電圧に応じた発振周波数の出力信号を生成する発振器と、を含むＰＬＬ回路であって、前記データの１周期間内に前記クロックのクロックパルスが２つ以上出現したことを検出してデッドロック検出信号を生成し、これを前記制御信号に重畳して前記チャージポンプに供給するデッドロック防止回路を含むことを特徴とする。
【発明の効果】
【０００９】
本発明によるＰＬＬ回路によれば、回路規模を増大させることなく所望発振周波数の整数倍の周波数でデッドロックしたことを検出し正常なロック状態に復帰させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施例であるＰＬＬ回路の構成をその周辺回路と共に示すブロック図である。
【図２】図１のチャージポンプの構成の一例を示す図である。
【図３】ＰＬＬ回路内の信号のタイムチャートである。
【図４】本発明の第２の実施例であるＰＬＬ回路の構成をその周辺回路と共に示すブロック図である。
【発明を実施するための形態】
【００１１】
以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
＜第１の実施例＞
図１には、本実施例のＰＬＬ回路１の構成がその周辺回路と共に示されている。
【００１２】
タイミングコントローラ２から出力されたデータはレシーバ３によって受信され出力される。以下、レシーバ３から出力されるデータをレシーバ出力データと称する。レシーバ出力データは、ＰＬＬ回路１の発振器９から出力されるクロック（以下、出力クロックと称する）に同期してデータラッチ４に取り込まれ、データバス５へと出力される。
【００１３】
位相比較器６は、レシーバ出力データの立上りエッジの位相と出力クロックの立上りエッジの位相とを比較し、その位相差情報を含む制御信号ＵＰ及びＤＮを生成する。詳細には、位相比較器６は、レシーバ出力データに対して出力クロックが遅れている場合にはその位相差に応じたパルス幅のパルスを有する制御信号ＵＰを生成し、これをチャージポンプ７の入力端子７１に供給する。また、位相比較器６は、レシーバ出力データに対して出力クロックが進んでいる場合には、その位相差に応じたパルス幅のパルスを有する制御信号ＤＮを生成し、これをチャージポンプ７の入力端子７２に供給する。
【００１４】
チャージポンプ７は、制御信号ＵＰに応じて、そのパルス存続期間中に亘って電源から出力端子７３に電流を流出させ、且つ制御信号ＤＮに応じて、そのパルス存続期間中に亘って出力端子７３から接地に電流を流入させて誤差信号を生成し、これを出力端子７３から出力する。換言すれば、チャージポンプ７は、制御信号ＵＰ又はＤＮに含まれる前記位相差情報に応じたパルス幅を有する誤差信号を生成する。また、チャージポンプ７は、後述のデッドロック防止回路１０から入力端子７２に供給されるデッドロック検出信号に応じて、そのパルス存続期間中に亘って出力端子７３から接地に電流を流入させて誤差信号を生成し、これを出力端子７３から出力する。換言すれば、チャージポンプ７は、デッドロック検出信号が重畳された制御信号ＤＮに応じたパルス幅を有する誤差信号を生成する。
【００１５】
ローパスフィルタ８は、チャージポンプ７によって生成された誤差信号の電圧を平滑化して直流誤差電圧を生成し、これを発振器に供給する。
【００１６】
発振器９は、ローパスフィルタ８から供給される直流誤差電圧の電圧値に応じて周波数を変化させた出力クロックを生成する。正常時においては、レシーバ出力データの周波数と出力クロックの周波数とは一致し、レシーバ出力データの立ち上がりエッジと出力クロックの立ち上がりエッジとが一致する。出力クロックは、データラッチ４とデッドロック防止回路１０とに供給される。
【００１７】
デッドロック防止回路１０は、レシーバ出力データと出力クロックとに基づいてデッドロック検出信号を生成し、これを制御信号に重畳してチャージポンプ７の入力端子７２に供給する。
【００１８】
フリップフロップ１１〜１３の各々は、Ｄ型フリップフロップである。フリップフロップ１１の反転出力端子ＸＱとデータ入力端子Ｄとが接続され、クロック入力端子ＣＫにはレシーバ出力データが入力される。かかる構成により、レシーバ出力データの立ち上がりエッジ出現する毎に反転出力端子ＸＱの出力がデータ入力端子Ｄに入力されるので、レシーバ出力データの周期の２倍の周期を有するデータが非反転出力端子Ｑから出力される。すなわち、レシーバ出力データを２分周して得られたデータ（以下、２分周出力データと称する）が非反転出力端子Ｑから出力される。このように、フリップフロップ１１は分周部として動作する。
【００１９】
フリップフロップ１２のデータ入力端子Ｄには２分周出力データが入力され、クロック入力端子ＣＫには出力クロックがインバータ１４を介して入力される。かかる構成により、出力クロックの立ち上がりエッジ出現する毎にデータ入力端子Ｄから２分周出力データが取り込まれ、非反転出力端子Ｑの出力データ（以下、第１遅延データと称する）として保持される。
【００２０】
フリップフロップ１３のデータ入力端子Ｄには第１遅延データが入力され、クロック入力端子ＣＫには出力クロックがインバータ１４を介して入力される。かかる構成により、出力クロックの立ち上がりエッジ出現する毎にデータ入力端子Ｄから第１遅延データが取り込まれ、非反転出力端子Ｑの出力データ（以下、第２遅延データと称する）として保持される。
【００２１】
ＸＮＯＲ素子１５は、第１遅延データの論理値と第２遅延データの論理値とを否定排他的論理和して得られた論理値に対応する電圧レベルを有するデッドロック検出信号を生成し出力する。デッドロック検出信号の電圧レベルは、第１遅延データの論理値と第２遅延データの論理値とが同じ場合にはハイレベル”Ｈ”であり、第１遅延データの論理値と第２遅延データの論理値とが異なる場合にはローレベル”Ｌ”である。
【００２２】
かかる構成により、２分周出力データの１つの”Ｈ”期間中に出力クロックの立ち下がりエッジが２回出現した場合、又は２分周出力データの１つの”Ｌ”期間中に出力クロックの立ち下がりエッジが２回出現した場合に電圧レベル”Ｈ”のデッドロック検出信号が出力される。すなわち、デッドロック防止回路１０は、出力クロックの周波数がレシーバ出力データの周波数の２倍の周波数で安定（ロック）していると判定してデッドロック検出信号を出力する。
【００２３】
位相比較器６によって生成される制御信号に含まれる位相差情報は、レシーバ出力データ及び出力クロック各々の位相の随時変化に応じてランダムに変化するランダム位相差情報であるのに対して、デッドロック検出信号は矩形波であり（図３）、固定若しくは低変化の非ランダム位相差情報を有するということができる。
【００２４】
図２には、チャージポンプ７の構成の一例が示されている。Ｐ型チャネル電界効果トランジスタ（以下、ＰＭＯＳと称する）７４のソースには電源電圧が供給され、ドレインは出力端子７３に接続され、ゲートは入力端子７１に接続されている。Ｎ型チャネル電界効果トランジスタ（以下、ＮＭＯＳと称する）７５のソースは接地電位ＧＮＤに接続され、ドレインは出力端子７３に接続され、ゲートは入力端子７２に接続されている。
【００２５】
かかる構成の場合、レシーバ出力データに対して出力クロックが遅れている場合に位相比較器６から入力端子７１に供給される制御信号ＵＰは”Ｌ”レベルパルスであり、そのパルス存続期間内に亘ってＰＭＯＳ７４がオンして”Ｈ”レベルの誤差信号が出力端子７３から出力される。一方、レシーバ出力データに対して出力クロックが進んでいる場合に位相比較器６から入力端子７２に供給される制御信号ＤＮは”Ｈ”レベルパルスであり、そのパルス存続期間内に亘ってＮＭＯＳ７５がオンして”Ｌ”レベルの誤差信号が出力端子７３から出力される。また、デッドロック防止回路１０から入力端子７２に供給されるデッドロック検出信号は”Ｈ”レベルパルスであり、そのパルス存続期間内に亘ってＮＭＯＳ７５がオンして”Ｌ”レベルの誤差信号が出力端子７３から出力される。
【００２６】
以下、図１乃至図３を参照しつつ、ＰＬＬ回路１の動作について説明する。
【００２７】
位相比較器６は、レシーバ出力データと出力クロックの位相差及びデッドロック検出信号の有無に応じて発振器９のクロック出力周波数を調整する。正常時においては、レシーバ出力データの立ち上がりエッジと出力クロックの立ち上がりエッジとが一致し（時刻Ｔ１、Ｔ２、Ｔ３、Ｔ４及びＴ５）、且つこれらの周波数が一致している（期間Ｔ１〜Ｔ２、期間Ｔ２〜Ｔ３、期間Ｔ３〜Ｔ４及び期間Ｔ４〜Ｔ５）。正常時には、フリップフロップ１１から出力される２分周出力データの１つの”Ｈ”レベルの期間Ｔ１〜Ｔ２内には、出力クロックの立ち下がりエッジｅ１１が１つだけ出現する。それ故、正常時には、デッドロック検出信号は出力されない。
【００２８】
一方、デッドロック発生時には、レシーバ出力データの立ち上がりエッジと出力クロックの立ち上がりエッジとが一致しているものの（時刻Ｔ１）、出力クロックの周波数はレシーバ出力データの周波数の２倍になっている（期間Ｔ１〜Ｔ２）。フリップフロップ１１から出力される２分周出力データの１つの”Ｈ”レベルの期間Ｔ１〜Ｔ２内には、出力クロックの２つの立ち下がりエッジｅ２１及びｅ２２が出現する。２つ目の立ち下がりエッジｅ２２が出現した時点Ｔｓにおいて、デッドロック防止回路１０から”Ｈ”レベルのデッドロック検出信号が出力される。
【００２９】
デッドロック検出信号は、チャージポンプ７の入力端子７２に供給される。これにより、チャージポンプ７のＮＭＯＳ７５（図２）がオンし、”Ｌ”レベルの誤差信号が出力端子７３から出力される。誤差信号はローパスフィルタ８によって平滑化されて直流誤差電圧として発振器９に供給される。発振器９は、”Ｌ”レベルの直流誤差電圧に応じて周波数を遅くした出力クロックを出力する（期間Ｔ２〜Ｔ３）。
【００３０】
２分周出力データは、時刻Ｔ２を境に”Ｈ”レベルから”Ｌ”レベルに切り替わっているので、期間Ｔ２〜Ｔ３内においてレシーバ出力データの立ち下がりエッジｅ２３が出現した時点Ｔｅでデッドロック検出信号は”Ｌ”となる。期間Ｔｅ〜Ｔ３内においてはレシーバ出力データの立ち下がりエッジは出現しないので、デッドロック検出信号は”Ｌ”レベルのままとなる。
【００３１】
時刻Ｔ３以降においては、位相比較器６による通常の位相比較動作により、出力クロックとレシーバ出力データの位相差が縮まり、これらの両位相及び周波数は最終的に一致する。図３には、時刻Ｔ４において位相及び周波数が一致した場合の例が示されている。
【００３２】
なお、２分周出力データの１つの”Ｈ”又は１つの”Ｌ”レベルの期間内に出力クロックの２つの立ち上がりエッジが出現したときにデッドロック検出信号を出力する構成とした場合には、以下の問題が生じ得る。すなわち、出力クロックの周波数が正常時よりも少し速くなっただけで、２分周出力データの１つの”Ｈ”レベルの期間Ｔ１〜Ｔ２内に、出力クロックの２つの立ち上がりエッジｅ３１及びｅ３２が出現する。この場合、出力クロックの周波数がレシーバ出力データの周波数の２倍になっていないときにもデッドロック検出信号を出力してしまう。それ故、上記実施例のように、位相比較器６によって一致するように調整される側のエッジ（例えば立ち上がりエッジ）とは反対側のエッジ（例えば立ち下がりエッジ）を用いることが好ましい。
【００３３】
上記したように、本実施例のＰＬＬ回路１にはデッドロック防止回路１０が設けられている。デッドロック防止回路１０においては、レシーバ出力データを２分周して２分周出力データを生成し、２分周出力データの１つの”Ｈ”又は１つの”Ｌ”レベルの期間内すなわちレシーバ出力データの１週期間内に、発信器９によって生成された出力クロックの立ち下がりエッジが２回出現した場合に、所望周波数の２倍の周波数でデッドロックしていると判定する。そして、”Ｌ”レベルの直流誤差電圧を発振器６に供給することにより出力クロックの周波数を下げてデッドロックを解除する。以降、通常の位相比較動作により、出力クロックとレシーバ出力データの位相及び周波数を一致させて正常状態に復帰する。
【００３４】
ＰＬＬ回路１は、上記の如き簡単な構成からなるデッドロック防止回路１０によってデッドロック状態を検出できるので回路規模を増大させることなく正常状態に復帰できる。
【００３５】
なお、上記実施例は所望周波数の２倍の周波数でロックした場合の例であるが、例えば３倍、４倍等の整数倍でロックする場合にも、その倍数に応じてデッドロック防止回路１０内のフリップフロップ（フリップフロップ１２及び１３に相当するもの）の段数を３段、４段、・・・と増加させることによって適用可能である。
【００３６】
また、上記実施例はデッドロック検出信号を制御信号ＤＮにのみ重畳させた場合の例であるが、デッドロック検出信号を必要に応じて制御信号ＵＰに重畳させることもできる。この場合、デッドロックを検出している際に誤って制御信号ＵＰを有効としないような重畳方法とすることで結果として直流誤差電圧が下がらなくなることを防ぐ。
＜第２の実施例＞
図４には、本実施例のＰＬＬ回路１の構成がその周辺回路と共に示されている。デッドロック防止回路２０の構成のみが第１の実施例と異なる。以下、第１の実施例と異なる点について主に説明する。
【００３７】
フリップフロップ２１〜２３の各々は、Ｄ型フリップフロップである。フリップフロップ２１の反転出力端子ＸＱとデータ入力端子Ｄとが接続され、クロック入力端子ＣＫにはレシーバ出力データが入力される。かかる構成により、レシーバ出力データの立ち上がりエッジ出現する毎に反転出力端子ＸＱの出力がデータ入力端子Ｄに入力されるので、レシーバ出力データの周期の２倍の周期を有する信号（以下、分周リセット信号と称する）が非反転出力端子Ｑから出力される。このように、フリップフロップ１１は分周部として動作する。
【００３８】
フリップフロップ２２のデータ入力端子Ｄには電源電圧ＶＤＤが入力され、クロック入力端子ＣＫには出力クロックがインバータ２４を介して入力される。リセット端子ＲＳＴには分周リセット信号が入力される。かかる構成により、出力クロックの立ち上がりエッジ出現する毎にデータ入力端子Ｄから電源電圧ＶＤＤが取り込まれ、非反転出力端子Ｑの出力データ（第１遅延データ）として保持される。また、分周リセット信号の半周期毎に非反転出力端子Ｑに保持されている第１遅延データがリセットされ、”Ｌ”レベルとなる。
【００３９】
フリップフロップ２３のデータ入力端子Ｄには第１遅延データが入力され、クロック入力端子ＣＫには出力クロックがインバータ２４を介して入力される。リセット端子ＲＳＴには分周リセット信号が入力される。かかる構成により、出力クロックの立ち上がりエッジ出現する毎にデータ入力端子Ｄから第１遅延データが取り込まれ、非反転出力端子Ｑの出力データ（第２遅延データ）として保持される。また、分周リセット信号の半周期毎に非反転出力端子Ｑに保持されている第２遅延データがリセットされ、”Ｌ”レベルとなる。
【００４０】
ＡＮＤ素子２５は、第１遅延データの論理値と第２遅延データの論理値とを論理和して得られた論理値に対応する電圧レベルを有するデッドロック検出信号を生成し出力する。デッドロック検出信号の電圧レベルは、第１遅延データの論理値と第２遅延データの論理値とが共に”Ｈ”である場合にはハイレベル”Ｈ”であり、それ以外の場合にはローレベル”Ｌ”である。
【００４１】
かかる構成により、２分周出力データの半周期間内すなわちレシーバ出力の１週期間内にクロック出力の立下りエッジが２回出現した場合に第１遅延データの論理値と第２遅延データの論理値とが共に”Ｈ”となり、電圧レベル”Ｈ”のデッドロック検出信号が出力される。すなわち、デッドロック防止回路２０は、出力クロックの周波数がレシーバ出力データの周波数の２倍の周波数で安定（ロック）していると判定してデッドロック検出信号を出力する。
【００４２】
かかる構成によっても、第１の実施例と同様に回路規模を増大させることなくデッドロック状態から正常状態に復帰できる。更に、フリップフロップ２２及び２３の状態を周期的にリセットするので、これらがノイズの影響を受けた場合であってもＰＬＬ回路１の誤動作を防止できるという効果も奏する。
【符号の説明】
【００４３】
１  ＰＬＬ回路
２  タイミングコントローラ
３  レシーバ
４  データラッチ
５  データバス
６  位相比較器
７  チャージポンプ
８  ローパスフィルタ
９  発振器
１０  デッドロック防止回路
１１〜１３  フリップフロップ
１４  インバータ
１５  ＸＮＯＲ素子
２０  デッドロック防止回路
２１〜２３  フリップフロップ
２４  インバータ
２５  ＡＮＤ素子
【図１】
2014131134.tif 000003
【図２】
2014131134.tif 000004
【図３】
2014131134.tif 000005
【図４】
2014131134.tif 000006