(57)【要約】      （修正有）【課題】積層型ＬＳＩチップの配線を簡素化し、なおかつ積層型ＬＳＩチップの製造プロセスにおいて早い段階で絶縁膜の不良を検出する検査方法を提供する。【解決手段】チップ基板４０の表面に形成された有底のビア孔４１内の表面に絶縁膜４２が形成され、ビア孔４１内に貫通電極を構成するためのビア３０が埋め込まれた状態で、ビア３０の表面とチップ基板４０の裏面に検査用のプローブＰ１、Ｐ２を接触させ、ビア３０とチップ基板４０との間に電圧を印加して、絶縁膜４２の電気的特性を測定する。【選択図】図９
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【特許請求の範囲】
【請求項１】
チップ中央部に複数の貫通電極を有する積層型ＬＳＩチップにおいて、各ＬＳＩチップのチップ基板と貫通電極の間に形成される絶縁膜の電気的特性を検査する方法であって、
チップ基板の表面に有底のビア孔を形成する工程と、
前記ビア孔内の表面に絶縁膜を形成する工程と、
前記ビア孔内に、貫通電極を構成するためのビアを埋め込む工程と、
前記チップ基板の裏面を削って、前記ビアの裏面側を貫通させる工程と、を有する積層型ＬＳＩチップの製造工程において、
前記ビアを埋め込む工程の後であって、前記チップ基板の裏面を削る工程の前に、前記ビアの表面と前記チップ基板の裏面に検査用のプローブを接触させ、前記ビアと前記チップ基板との間に電圧を印加して、前記絶縁膜の電気的特性を測定する、積層型ＬＳＩチップの絶縁膜の検査方法。
【請求項２】
チップ中央部に複数の貫通電極を有する積層型ＬＳＩチップにおいて、各ＬＳＩチップのチップ基板と貫通電極の間に形成される絶縁膜の電気的特性を検査する方法であって、
チップ基板の表面に形成された有底のビア孔内の表面に絶縁膜が形成され、前記ビア孔内に貫通電極を構成するためのビアが埋め込まれた状態で、前記ビアの表面と前記チップ基板の裏面に検査用のプローブを接触させ、前記ビアと前記チップ基板との間に電圧を印加して、前記絶縁膜の電気的特性を測定する、積層型ＬＳＩチップの絶縁膜の検査方法。
【請求項３】
前記ビアの表面にパット電極を形成し、
前記検査用のプローブを前記パット電極と前記チップ基板の裏面に接触させる、請求項１又は２に記載の積層型ＬＳＩチップの絶縁膜の検査方法。
【請求項４】
前記チップ中央部において貫通電極を平面から見てマトリクス状に配置し、
各ＬＳＩチップにおいて前記マトリクスの対角線上にあるビアを前記絶縁膜の電気的特性の検査用として用いる、請求項１〜３に記載の積層型ＬＳＩチップの絶縁膜の検査方法。
【請求項５】
前記チップ中央部において貫通電極を平面から見て縦横のマトリクス状に配置し、
各ＬＳＩチップにおいて最外周上にあるビアを前記絶縁膜の電気的特性の検査用として用いる、請求項１〜３に記載の積層型ＬＳＩチップの絶縁膜の検査方法。
【請求項６】
チップ基板の表面及び／又は裏面にも絶縁膜を形成する、請求項１〜５に記載の積層型ＬＳＩチップの絶縁膜の検査方法。
【請求項７】
チップ中央部に複数の貫通電極を有する積層型ＬＳＩチップの製造方法であって、
ＬＳＩチップのチップ基板の表面に有底のビア孔を形成する工程と、
前記ビア孔内の表面に絶縁膜を形成する工程と、
前記ビア孔内に、貫通電極を構成するためのビアを埋め込む工程と、
前記ビアの表面と前記チップ基板の裏面に検査用のプローブを接触させ、前記ビアと前記チップ基板との間に電圧を印加して、前記絶縁膜の電気的特性を測定する工程と、
前記チップ基板の裏面を削って、前記ビアの裏面側を貫通させる工程と、を有する、積層型ＬＳＩチップの製造方法。
【請求項８】
前記ビアの表面にパット電極を形成し、
前記検査用のプローブを前記パット電極と前記チップ基板の裏面に接触させる、請求項７に記載の積層ＬＳＩ型チップの製造方法。
【請求項９】
前記チップ中央部において貫通電極を平面から見て縦横にマトリクス状に配置し、
各ＬＳＩチップにおいて前記マトリクスの対角線上にあるビアを前記絶縁膜の電気的特性の検査用として用いる、請求項６又は７に記載の積層型ＬＳＩチップの製造方法。
【請求項１０】
前記チップ中央部において貫通電極を平面から見て縦横のマトリクス状に配置し、
各ＬＳＩチップにおいて最外周上にあるビアを前記絶縁膜の電気的特性の検査用として用いる、請求項６又は７に記載の積層型ＬＳＩチップの製造方法。
【請求項１１】
チップ基板の表面及び／又は裏面にも絶縁膜を形成する、請求項７〜１０に記載の積層型ＬＳＩチップの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップ中央部に複数の貫通電極を有する積層型ＬＳＩチップの絶縁膜の検査方法及び積層ＬＳＩチップの製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化を図るため、複数の積層型ＬＳＩチップを積層してＬＳＩチップ積層体を構成する３次元LSI実装技術が開発されている。この３次元LSI実装技術の一つとして、ＬＳＩチップ積層体における各層のＬＳＩチップを縦方向（つまりチップ厚み方向）に貫通し通信バスとして機能する貫通電極を、チップ平面の中央領域にて複数並列配置させることが既に提案されている（特許文献１参照）。これによれば、チップ中央領域に集約された貫通電極は、例えば、超並列システムバスを構成して、低消費電力システムを実現することができる。
【０００３】
ところで、積層型ＬＳＩチップは、チップ基板とこれを厚み方向に貫通する貫通電極との間の絶縁性を確保するため、チップ基板と貫通電極との間に絶縁膜が形成されている。具体的には、チップ基板にビア孔が形成され、ビア孔の側壁に絶縁膜が設けられて、さらに孔内部に導体のビアが埋め込まれて貫通電極が構成され、絶縁膜によって導体ビアとその周りのチップ基板との絶縁が確保される。この絶縁膜の絶縁性、静電容量などの電気的特性は、積層型ＬＳＩチップの電力消費量等の性能に大きく影響するものであり、その値が所望の閾値内にあることが要求される。
【０００４】
このため、積層型ＬＳＩチップの製造時には、絶縁膜の電気的特性を測定する検査が行われる。この検査は、通常、積層型ＬＳＩチップの製造工程において、ＬＳＩチップが完成した直後に実施することが難しく、複数のＬＳＩチップが積層された後に、導体ビアとビア孔側壁面との間に電圧を付加することによって行われる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１５６５６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の従来の検査方法は、複数の積層型ＬＳＩチップが積層された後に行われるので、ＬＳＩチップ積層体に検査用のプローブを接触させる検査用端子を確保する必要がある。例えば、図２のＬＳＩチップ積層体において、ＬＳＩチップのサイズが異なるためにできる段差テラス領域、あるいは、最上層のチップ裏面に検査用端子を設ける必要がある。そして、この検査用端子まで配線を引き回すことになるため、積層型ＬＳＩチップの配線が煩雑になる。
【０００７】
また、仮に絶縁膜の電気的特性に不具合が見つかった場合には、既に複数の積層型ＬＳＩチップを積層する工程まで製造工程が進んでいるため、絶縁膜の形成プロセスにフィードバックをかけるのが遅れ、多くの不良チップが製造される可能性がある。また、不良ＬＳＩチップの再利用も困難になる。
【０００８】
本発明はかかる点に鑑みてなされたものであり、積層型ＬＳＩチップの配線が簡素化され、なおかつ積層型ＬＳＩの製造プロセスにおいて早い段階で絶縁膜の不良を検出できる積層型ＬＳＩチップの絶縁膜の検査方法及び積層型ＬＳＩチップの製造方法を提供することをその目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するための本発明は、チップ中央部に複数の貫通電極を有する積層型ＬＳＩチップにおいて、チップ基板と貫通電極の間に形成される絶縁膜の電気的特性を検査する方法であって、チップ基板の表面に有底のビア孔を形成する工程と、前記ビア孔内の表面に絶縁膜を形成する工程と、前記ビア孔内に、貫通電極を構成するためのビアを埋め込む工程と、前記チップ基板の裏面を削って、前記ビアの裏面側を貫通させる工程と、を有する積層型ＬＳＩチップの製造工程において、前記ビアを埋め込む工程の後であって、前記チップ基板の裏面を削る工程の前に、前記ビアの表面と前記チップ基板の裏面に検査用のプローブを接触させ、前記ビアと前記チップ基板との間に電圧を印加して、前記絶縁膜の電気的特性を測定する、積層型ＬＳＩチップの絶縁膜の検査方法である。
【００１０】
別の観点による本発明は、チップ中央部に複数の貫通電極を有する積層型ＬＳＩチップにおいて、チップ基板と貫通電極の間に形成される絶縁膜の電気的特性を検査する方法であって、チップ基板の表面に形成された有底のビア孔内の表面に絶縁膜が形成され、前記ビア孔内に貫通電極を構成するためのビアが埋め込まれた状態で、前記ビアの表面と前記チップ基板の裏面に検査用のプローブを接触させ、前記ビアと前記チップ基板との間に電圧を印加して、前記絶縁膜の電気的特性を測定する、積層ＬＳＩチップの絶縁膜の検査方法である。
【００１１】
上記積層ＬＳＩチップの絶縁膜の検査方法は、前記ビアの表面にパッド電極を形成し、前記検査用のプローブを前記パット電極と前記チップ基板の裏面に接触させてもよい。
【００１２】
上記積層型ＬＳＩチップの絶縁膜の検査方法は、前記チップ中央部において貫通電極を平面から見てマトリクス状に配置し、チップにおいて前記マトリクスの対角線上にあるビアを前記絶縁膜の電気的特性の検査用として用いてもよい。
【００１３】
また、前記チップ中央部において貫通電極を平面から見て縦横のマトリクス状に配置し、チップにおいて最外周上にあるビアを前記絶縁膜の電気的特性の検査用として用いてもよい。
【００１４】
チップ基板の表面及び／又は裏面にも絶縁膜を形成してもよい。
【００１５】
別の観点による本発明は、チップ中央部に複数の貫通電極を有する積層型ＬＳＩチップの製造方法であって、チップ基板の表面に有底のビア孔を形成する工程と、前記ビア孔内の表面に絶縁膜を形成する工程と、前記ビア孔内に、貫通電極を構成するためのビアを埋め込む工程と、前記ビアの表面と前記チップ基板の裏面に検査用のプローブを接触させ、前記ビアと前記チップ基板との間に電圧を印加して、前記絶縁膜の電気的特性を測定する工程と、前記チップ基板の裏面を削って、前記ビアの裏面側を貫通させる工程と、を有する、積層型ＬＳＩチップの製造方法である。
【００１６】
上記積層型ＬＳＩチップの製造方法は、前記ビアの表面にパット電極を形成し、前記検査用のプローブを前記パット電極と前記チップ基板の裏面に接触させてもよい。
【００１７】
前記チップ中央部において貫通電極を平面から見て縦横にマトリクス状に配置し、
チップにおいて前記マトリクスの対角線上にあるビアを前記絶縁膜の電気的特性の検査用として用いてもよい。
【００１８】
前記チップ中央部において貫通電極を平面から見て縦横のマトリクス状に配置し、チップにおいて最外周上にあるビアを前記絶縁膜の電気的特性の検査用として用いてもよい。
【００１９】
チップ基板の表面及び／又は裏面にも絶縁膜を形成してもよい。
【図面の簡単な説明】
【００２０】
【図１】ＬＳＩチップ積層体を有するＬＳＩチップ積層システムの構成を示す模式図である。
【図２】ＬＳＩチップ積層体の積層部分の拡大断面図である。
【図３】チップ基板にビア孔を形成した状態を示す説明図である。
【図４】ビア孔の表面に絶縁膜を形成した状態を示す説明図である。
【図５】ビア孔内に拡散防止膜及びシード膜を形成した状態を示す説明図である。
【図６】ビア孔内に導体ビアを埋め込んだ状態を示す説明図である。
【図７】チップ基板の表面を研磨した状態を示す説明図である。
【図８】ビアの表面にパット電極を形成した状態を示す説明図である。
【図９】絶縁膜の電気的特性を測定する様子を示す説明図である。
【図１０】ビア孔の側壁部の絶縁膜の静電容量を示す説明図である。
【図１１】絶縁膜の各静電容量の等価回路である。
【図１２】ビアの裏面側を貫通させた状態を示す説明図である。
【図１３】チップ中央領域における検査用のビアを示す平面図である。
【図１４】チップ中央領域における検査用のビアを示す平面図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して、本発明の一実施形態について説明する。図１は、検査対象となるＬＳＩチップ積層体を実装したLSIチップ積層システム１の構成の一例を示す模式図である。
【００２２】
図１に示すようにLSIチップ積層システム１は、複数の積層型ＬＳＩチップ１０を積層してなるＬＳＩチップ積層体１１と、ＬＳＩチップ積層体１１についてインターポーザ１２を介して支持するパッケージ基板１３を有している。
【００２３】
ＬＳＩチップ積層体１１は、チップ中央部に、各層の積層型ＬＳＩチップ１０を縦方向に貫通する、通信バスとしての複数、好ましくは数十、数百、数千といった単位の多数の貫通電極２０を有している。貫通電極２０は、積層型ＬＳＩチップ１０内を上下に貫通するＴＳＶ(Through silicon via)などのビア３０が縦方向直線上に互いに整列し、ビア３０が上下積層型ＬＳＩチップ１０間でバンプ３１により接合されて構成されている。貫通電極２０の下端、つまり最下層のビア３０は、最下層のバンプ３１を介してインターポーザ１２の電極に電気的に接続されている。これらチップ中央領域に集中して多数並列に形成された貫通電極２０は、例えば、超並列システムバスを構成して、低消費電力システムを実現している。
【００２４】
上記インターポーザ１２とパッケージ基板１３は、バンプ３２により電気的に接続されており、各積層型ＬＳＩチップ１０間の隙間と、最下層の積層型ＬＳＩチップ１０とインターポーザ１２の隙間には、外気と遮断して信頼性を確保するため、絶縁性でかつ熱伝導性が低いアンダーフィル樹脂などの充填剤が充填されている。
【００２５】
各積層型ＬＳＩチップ１０のビア構造については、より具体的には、例えば図２に示すようにチップ基板４０に形成されたビア孔４１の側壁面に絶縁膜４２が設けられ、さらに孔内部に導体のビア３０が埋め込まれている。この絶縁膜４２は、チップ基板４０の表裏面にも形成されている。ビア３０の上下端面には、パッド電極４３が形成され、上下に隣り合う積層型ＬＳＩチップ１０のパッド電極４３同士がバンプ３１により接合されている。なお、各積層型ＬＳＩチップ１０の各種デバイスは、ビア３０が集約されたチップ中央領域の周りに形成される。
【００２６】
次に、以上のように構成されたＬＳＩチップ積層体１１における絶縁膜４２の検査方法について説明する。この検査方法は、従来とは異なり、ＬＳＩチップ積層体１１の製造工程の途中で行われる。また、製造工程とは別に検査工程のみを行っても良い。
【００２７】
先ず、フォトリソグラフィー技術を用いたエッチング処理により、図３に示すようにシリコンのチップ基板４０の表面に有底のビア孔４１が形成される。次に、例えばプラズマＣＶＤ処理により、図４に示すようにビア孔４１内の表面、つまり内部側壁面及び底面、並びにチップ基板４０の表面に絶縁膜４２が形成される。次に、例えばスパッタリング処理により、図５に示すようにビア孔４１内及びチップ基板４０の表面に拡散防止膜４４が形成され、その上にビア導体と同質のシード膜４５が形成された後、メッキ処理により図６に示すようにビア孔４１内に導体のビア３０が埋め込まれる。
【００２８】
その後、機械的化学的研磨処理により、図７に示すようにチップ基板４０の表面が研磨され、ビア導体や拡散防止膜材が除去され、ビア３０の表面が露出するとともに、チップ基板４０の表面の絶縁膜４２が所定の厚みに削られる。また、このとき、チップ基板４０の裏面は鏡面加工される。次に、例えばフォトリソ−プラズマＣＶＤ−リフトオフプロセスにより、図８に示すようにあるビア３０の表面を覆うようにチップ基板４０の表面にパッド電極４６が形成される。このとき、例えばパッド電極４６の下層には、拡散防止膜４４が形成される。
【００２９】
次に、絶縁膜４２の電気特性の検査が行われる。例えば図９に示すようにＩ−Ｖ特性測定装置、インピーダンス法を用いるＣ−Ｖ特性測定装置を用いて、例えば検査用の一方のプローブＰ１であるステージにチップ基板４０を載置しチップ基板４０の裏面とプローブＰ１を接触させ、検査用の他方のプローブＰ２をパッド電極４６に接触させ、ビア３０とチップ基板４０との間に電圧を印加する。これにより、絶縁膜４２のＩ−Ｖ特性やＣ−Ｖ特性が測定され、その測定結果から、絶縁膜４２の絶縁性を示す膜厚や静電容量が求められ、それらの適否が判定される。
【００３０】
ところで、ＬＳＩチップ積層体１１の消費電力は、図２に示すＬＳＩチップ積層体１１の貫通電極２０と各層のチップ基板４０の間の絶縁膜、つまり図１０に示すビア孔４１の側壁部分の絶縁膜４２の静電容量Ｃ１に依存する。よって、絶縁膜４２の静電容量として、より高精度にこの静電容量Ｃ１を求めることは重要である。図１０に示すビア孔４１の側壁部分の絶縁膜４２の静電容量Ｃ１と、ビア孔４１の底部の絶縁膜４２の静電容量Ｃ２と、パッド電極４６とチップ基板４０表面との間の絶縁膜４２の静電容量Ｃ３と、チップ基板４０の静電容量Ｃ４は、図１１に示すような等価回路で表され、これらの静電容量の関係は、次式（１）で表せられる。
【００３１】
【数１】
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【００３２】
したがって、ビア孔４１の側壁部分の絶縁膜４２の静電容量Ｃ１は、絶縁膜４２の全体の静電容量Ｃの測定結果と、ビア孔４１の底部の絶縁膜４２の静電容量Ｃ２と、パッド電極４６とチップ基板４０表面との間の絶縁膜４２の静電容量Ｃ３、チップ基板４０の静電容量Ｃ４を個別に求めることより算出できる。
【００３３】
Ｃ２は、ビア深さの違うＴＳＶ容量測定構造(図９)を３種類以上試作して、静電容量を測定し、その値を深さに対してプロットして得られた直線を深さゼロまで延長した際の静電容量の値を予め求めておき、それをＣ２とする。Ｃ３は、ＬＳＩチップ内のプロセスＴＥＧ領域に設けられたパッド電極４６がないＴＳＶ容量測定構造について、測定した静電容量とパッド電極４６がある通常のＴＳＶ容量測定構造の測定値を比較することによって予め求めておく。Ｃ４は、印加するバイアス電圧により変動し、大きな負のバイアス電圧を加えて、蓄積状態で測定する場合、Ｃ４を考慮する必要がなく、上記式１は、Ｃ＝Ｃ１＋Ｃ２＋Ｃ３となる。また、Ｃ４は、大きな正のバイアス電圧を加えて、空乏状態で測定する場合、最小の値を取り、上記式１により求めることができる。
【００３４】
絶縁膜４２の検査の結果、絶縁膜４２の電気的特性に不良がある場合には、例えば絶縁膜４２の形成プロセスを修正する。また、絶縁膜４２の電気的特性に不良がない場合には、例えば機械的化学的研磨により、図１２に示すようにチップ基板４０の裏面側が研磨され、ビア３０が貫通する。その後、例えばチップ基板４０の裏面側に絶縁膜やパット電極等が形成され、積層型ＬＳＩチップ１０が完成した後、各積層型ＬＳＩチップ１０のビア３０同士がバンプ３１により接続され、複数の積層型ＬＳＩチップ１０が積層される。このとき、絶縁膜４２の検査で用いられたビア３０のある貫通電極２０は、ＬＳＩチップ積層体１１の通信バスとしては使用されず、検査で用いられなかったビア３０の貫通電極２０のみが通信パスとして使用される。なお、検査に使用されたパッド電極４６は、最終製品では使用されないことが望ましい。しかし、検査時のコンタクト動作によるダメージが無いあるいは微小の場合は、最終製品で使用することも可能である。
【００３５】
本実施の形態の形態によれば、ビア３０の表面のパッド電極４６とチップ基板４０の裏面とに検査用のプローブＰ１、Ｐ２を接触させて、ビア３０とチップ基板４０の間の絶縁膜４２の電気的特性を測定するので、ＬＳＩチップ積層体１１内に検査用の配線を別途形成する必要がなく、ＬＳＩチップ積層体１１の配線を簡素化できる。また、積層型ＬＳＩチップ１０を積層する前に、絶縁膜４２の電気的特性を検査できるので、ＬＳＩチップ積層体１１の製造プロセスにおいて早い段階で絶縁膜４２の不良を検出でき、それによって絶縁膜４２の形成プロセスを早期に修正できる。すなわち、本発明によれば、ＬＳＩチップ積層体１１の配線が簡素化され、なおかつＬＳＩチップ積層体１１の製造プロセスにおいて早い段階で絶縁膜４２の不良を検出できるようになる。
【００３６】
また、ビア３０の表面にパッド電極４６を形成し、検査用のプローブＰ１、Ｐ２をパッド電極４６とチップ基板４０の裏面に接触させるので、プローブＰ２とビア３０との導通をより確実かつ簡単に行うことができる。
【００３７】
なお、検査用のパッド電極４６を形成せずに、検査用のプローブＰ２をビア３０の表面に直接接触させてもよい。
【００３８】
また、上記実施の形態において、積層型ＬＳＩチップ１０のチップ中央部の特定のビア３０を用いて絶縁膜４２の検査を行ってもよい。例えば図１３に示すように縦横にマトリクス状に並べられた複数のビア３０（ＴＳＶ配列）の中の対角線上にあるビア３０を、絶縁膜４２の電気的特性の検査用として用いてもよい。かかる場合、例えば２つの対角線Ｒ１、Ｒ２のうちの一方の対角線にあるビア３０の一部を抜き出して、検査用のプローブＰ２を接触させて電気的特性の検査を行ってもよい。ＴＳＶ配列の対角線に配置されたビア３０を検査に用いることで、面内の特性分布を最小の検査ポイント数で把握することができる。
【００３９】
また、一方の対角線のビア３０の全部を抜き出して電気的特性の検査を行い、その検査結果の分布を求めてもよい。これにより、ＴＳＶビア側壁の酸化膜の分布をもたらす局所的な膜厚変動および製造毎の膜厚変動を検知することができる。
【００４０】
また、各ＬＳＩチップにおいて、図１４に示すように最外周上にあるビア３０を絶縁膜４２の電気的特性の検査用として用いてもよい。例えば最外周の２つの隣り合う２辺Ｒ３、Ｒ４のうちの一方の隣り合う２辺にあるビア３０の一部を抜き出して電気的特性の検査を行ってもよい。ＴＳＶ配列の最外周にあるビア３０を検査用に用いることで検査用プローブをコンタクトさせる位置決めが画像処理などにより容易に実施可能となる。
【００４１】
また、一方の２辺のビア３０の全部を抜き出して電気的特性の検査を行い、その検査結果の分布を求めてもよい。これにより、ＴＳＶビア側壁の酸化膜の分布をもたらす局所的な膜厚変動および製造毎の膜厚変動を検知することができる。
【００４２】
以上、添付図面を参照しながら本発明の好適な実施の形態について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【００４３】
例えば本実施の形態における半導体装置１、ＬＳＩチップ積層体１１、積層型ＬＳＩチップ１０等は他の構成のものであっても本発明は適用できる。また、絶縁膜４２の他の電気的特性を検査する場合にも本発明は適用できる。
【符号の説明】
【００４４】
１  ＬＳＩチップ積層システム
１０  積層型ＬＳＩチップ
１１  ＬＳＩチップ積層体
２０  貫通電極
３０  ビア
４０  チップ基板
４１  ビア孔
４２  絶縁膜
４３，４６  パッド電極
４４  拡散防止膜
４５  シード膜
Ｐ１、Ｐ２  検査用のプローブ
【図１】
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【図２】
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【図３】
2014120531.tif 000006
【図４】
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【図５】
2014120531.tif 000008
【図６】
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【図７】
2014120531.tif 000010
【図８】
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【図９】
2014120531.tif 000012
【図１０】
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【図１１】
2014120531.tif 000014
【図１２】
2014120531.tif 000015
【図１３】
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【図１４】
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