(57)【要約】【課題】データの遅延を低減すること。【解決手段】伝送装置は、検出部と、書込制御部と、判定部と、読出制御部とを備えた。検出部は、データの入力を受け付けるポート毎に、データの先頭を示す先頭パターンを検出する。書込制御部は、検出部によって検出された先頭パターンの検出タイミングで、データをポート毎に設けられたメモリに書き込む。判定部は、検出部によって先頭パターンが検出されたポートのうち特定ポートに係る先頭パターンと、該特定ポート以外の他のポートに係る先頭パターンとの間の遅延量の総和である総遅延量が最小となる特定ポートを判定する。読出し制御部は、判定部によって総遅延量が最小となると判定された特定ポートに係る先頭パターンの検出タイミングで、メモリからデータを読み出す。【選択図】図４
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【特許請求の範囲】
【請求項１】
データの入力を受け付けるポート毎に、前記データの先頭を示す先頭パターンを検出する検出部と、
前記検出部によって検出された先頭パターンの検出タイミングで、前記データを前記ポート毎に設けられたメモリに書き込む書込制御部と、
前記検出部によって前記先頭パターンが検出されたポートのうち特定ポートに係る前記先頭パターンと、該特定ポート以外の他のポートに係る前記先頭パターンとの間の遅延量の総和である総遅延量が最小となる前記特定ポートを判定する判定部と、
前記判定部によって総遅延量が最小となると判定された前記特定ポートに係る前記先頭パターンの前記検出タイミングで、前記メモリから前記データを読み出す読出制御部と
を備えたことを特徴とする伝送装置。
【請求項２】
前記書込制御部は、前記検出部によって検出された先頭パターンの検出タイミングからの経過時間に伴って増加するアドレス値を前記ポート毎に生成し、生成したアドレス値を用いて前記データを前記メモリに書き込み、
前記判定部は、前記アドレス値を取得し、前記検出タイミングにおいて全てのポートに係る前記アドレス値の合計値を前記総遅延量として前記ポート毎に算出し、算出した前記総遅延量が最小となる前記ポートを前記特定ポートとして判定することを特徴とする請求項１に記載の伝送装置。
【請求項３】
前記判定部は、所定の基準時刻に対して、前記検出部によって検出された先頭パターンの検出タイミングの時間的な位置を示す先頭位置を前記ポート毎に測定し、先頭位置が測定された前記ポートのうち任意のポートに係る前記先頭位置と該任意のポート以外の他のポートに係る前記先頭位置との差分の総和を前記総遅延量として算出し、算出した前記総遅延量が最小となる前記ポートを前記特定ポートとして判定することを特徴とする請求項１に記載の伝送装置。
【請求項４】
前記判定部は、前記総遅延量が最小となる前記特定ポートを判定した後に、前記検出部によって検出された前記先頭パターンがポート間でずれた場合に、前記総遅延量が最小となる前記特定ポートを再度判定することを特徴とする請求項１〜３のいずれか一つに記載の伝送装置。
【請求項５】
前記判定部は、前記総遅延量が最小となる前記特定ポートを判定した後に、前記データの入力を受け付けるポート数が変更された場合に、前記総遅延量が最小となる前記特定ポートを再度判定することを特徴とする請求項１〜３のいずれか一つに記載の伝送装置。
【請求項６】
データの入力を受け付けるポート毎に、前記データの先頭を示す先頭パターンを検出し、
検出された先頭パターンの検出タイミングで、前記データを前記ポート毎に設けられたメモリに書き込み、
前記先頭パターンが検出されたポートのうち特定ポートに係る前記先頭パターンと、該特定ポート以外の他のポートに係る前記先頭パターンとの間の遅延量の総和である総遅延量が最小となる前記特定ポートを判定し、
前記総遅延量が最小となると判定された前記特定ポートに係る前記先頭パターンの前記検出タイミングで、前記メモリから前記データを読み出す
ことを含んだことを特徴とする同期制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送装置および同期制御方法に関する。
【背景技術】
【０００２】
近年、光ファイバを用いた高速デジタル通信方式として、例えばＳＯＮＥＴ／ＳＤＨ（Synchronous Optical NETwork/Synchronous Digital Hierarchy）などの国際規格に従った通信方式が注目されている。これらの通信方式においては、送信元の端末から光ファイバを介してデータが送信され、このデータは、複数の光ファイバを接続する伝送装置によってクロスコネクト処理が施されながら宛先の端末へ伝送される。
【０００３】
伝送装置におけるクロスコネクト処理では、スイッチを用いてデータの伝送経路を切り替えるのが一般的である。このとき、伝送装置では、メモリを用いてデータの先頭を揃えた上で、先頭が揃ったデータをメモリからスイッチに入力させる同期処理が行われる。すなわち、同期処理では、伝送装置は、データの入力を受け付けるポート毎にデータの先頭を示す先頭パターンを検出し、検出された先頭パターンの検出タイミングで、データをポート毎に設けられたメモリに書き込む。そして、伝送装置は、パルス生成器等を用いてパルスを生成する任意のタイミングで、メモリからデータを一斉に読み出し、読み出したデータをスイッチに出力する。これにより、スイッチに入力されるデータの先頭が揃えられ、先頭が揃えられたデータの伝送経路がスイッチによって切り替えられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平４−３７３３６号公報
【特許文献２】特開２０００−２６９９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＳＯＮＥＴ／ＳＤＨなどの通信方式に準拠した従来の伝送装置において、メモリからデータを一斉に読み出す場合に、データの遅延が増大するという問題がある。
【０００６】
具体的には、従来の伝送装置では、メモリからデータを読み出すタイミングが任意のタイミングであるため、データがメモリに書き込まれてからメモリからデータが読み出されるまでの遅延時間が長くなることがある。このため、従来の伝送装置では、データの遅延時間が長くなることに伴って、データの遅延が増大する恐れがある。
【０００７】
また、光ファイバを用いた通信方式では、データの送信元の端末とデータの宛先の端末との間には、複数の伝送装置が設置されるのが一般的であるため、各伝送装置によるクロスコネクト処理の際に、メモリからのデータの読み出しに伴う伝送遅延が累積される。その結果、データの遅延がさらに増大する恐れがある。
【０００８】
開示の技術は、上記に鑑みてなされたものであって、データの遅延を低減することができる伝送装置および同期制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本願の開示する伝送装置は、一つに態様において、検出部と、書込制御部と、判定部と、読出制御部とを備えた。検出部は、データの入力を受け付けるポート毎に、前記データの先頭を示す先頭パターンを検出する。書込制御部は、前記検出部によって検出された先頭パターンの検出タイミングで、前記データを前記ポート毎に設けられたメモリに書き込む。判定部は、前記検出部によって前記先頭パターンが検出されたポートのうち特定ポートに係る前記先頭パターンと、該特定ポート以外の他のポートに係る前記先頭パターンとの間の遅延量の総和である総遅延量が最小となる前記特定ポートを判定する。読出し制御部は、前記判定部によって総遅延量が最小となると判定された前記特定ポートに係る前記先頭パターンの前記検出タイミングで、前記メモリから前記データを読み出す。
【発明の効果】
【００１０】
本願の開示する伝送装置の一つの態様によれば、データの遅延を低減することができるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】図１は、本実施例に係る伝送装置を含む伝送システムの構成例を示す図である。
【図２】図２は、図１に示した伝送装置の構成を示すブロック図である。
【図３】図３は、実施例１の伝送装置による同期制御方法について説明する説明図である。
【図４】図４は、実施例１におけるクロスコネクト部の詳細構成を示すブロック図である。
【図５】図５は、実施例１における特定ポート判定部の構成を示すブロック図である。
【図６Ａ】図６Ａは、実施例１の伝送装置による同期制御処理の具体例を説明する説明図である。
【図６Ｂ】図６Ｂは、実施例１の伝送装置による同期制御処理の具体例を説明する説明図である。
【図６Ｃ】図６Ｃは、実施例１の伝送装置による同期制御処理の具体例を説明する説明図である。
【図６Ｄ】図６Ｄは、実施例１の伝送装置による同期制御処理の具体例を説明する説明図である。
【図７】図７は、実施例１の伝送装置による同期制御処理の処理手順を示すフローチャートである。
【図８】図８は、実施例２におけるクロスコネクト部の詳細構成を示すブロック図である。
【図９】図９は、実施例２における特定ポート判定部の構成を示すブロック図である。
【図１０】図１０は、実施例２の伝送装置による同期制御処理の具体例を説明する説明図である。
【図１１】図１１は、実施例２の伝送装置による同期制御処理の処理手順を示すフローチャートである。
【発明を実施するための形態】
【００１２】
以下に、本願の開示する伝送装置および同期制御方法の実施例を図面に基づいて詳細に説明する。なお、この実施例により開示技術が限定されるものではない。
【実施例１】
【００１３】
図１は、本実施例に係る伝送装置を含む伝送システムの構成例を示す図である。図１に示す伝送システムは、端末１０ａ〜１０ｆおよび伝送装置１００ａ〜１００ｇを有する。伝送装置１００ａ〜１００ｇは、メッシュ状に接続される。なお、以下では、伝送装置１００ａ〜１００ｇを特に区別しない場合には、伝送装置１００ａ〜１００ｇを「伝送装置１００」と表記する。
【００１４】
端末１０ａ，１０ｂは、伝送装置１００ａに接続され、端末１０ｃは、伝送装置１００ｅに接続され、端末１０ｄは、伝送装置１００ｃに接続され、端末１０ｅは、伝送装置１００ｆに接続され、端末１０ｆは、伝送装置１００ｄに接続される。これらの端末１０ａ〜１０ｆは、伝送装置１００ａ〜１００ｇを介してデータを送受信する。例えば、伝送装置１００ａに接続される端末１０ａは、伝送装置１００ａ，１００ｂ，１００ｃ，１００ｄを介して、伝送装置１００ｄに接続される端末１０ｆとデータを送受信する。
【００１５】
各伝送装置１００は、クロスコネクト部１０４を有する。クロスコネクト部１０４は、伝送装置１００間を中継されるデータに対してクロスコネクト処理を施す。具体的には、クロスコネクト部１０４は、スイッチを用いてデータの伝送経路を切り替える。このとき、伝送装置１００では、メモリを用いてデータの先頭を揃えた上で、先頭が揃ったデータをメモリからスイッチに入力させる同期処理が行われる。この同期処理に伴う遅延が、伝送路におけるデータの遅延の一要因となる。
【００１６】
図２は、図１に示した伝送装置の構成を示すブロック図である。図２に示すように、伝送装置１００は、端末ＩＦ（InterFace）部１０１、光モジュール（Ｍｏｄ：Module）１０２−１〜１０２−ｎ、低速ＩＦ処理部１０３−１〜１０３−ｎおよびクロスコネクト部１０４、マルチプレクサ（Mux：Multiplexer）１０５を有する。また、伝送装置１００は、デマルチプレクサ（DeMux：Demultiplexer）１０６、高速ＩＦ処理部１０７、光モジュール１０８、伝送路ＩＦ部１０９および監視／制御部１１０を有する。
【００１７】
端末ＩＦ部１０１は、光ファイバ等の伝送路を介して端末１０ａ〜１０ｆ等に接続しており、端末１０ａ〜１０ｆから入力されるデータを光モジュール１０２−１〜１０２−ｎに出力する。また、端末ＩＦ部１０１は、光モジュール１０２−１〜１０２−ｎから入力されるデータを光ファイバ等の伝送路を介して端末１０ａ〜１０ｆ等に出力する。
【００１８】
光モジュール１０２−１〜１０２−ｎは、データに対して光電変換を行う。
【００１９】
低速ＩＦ処理部１０３−１〜１０３−ｎは、端末１０ａ〜１０ｆからのデータに対してアラーム検出等の受信処理を施し、受信処理を施したデータをクロスコネクト部１０４に出力する。また、低速ＩＦ処理部１０３−１〜１０３−ｎは、クロスコネクト部１０４からのデータに対して所定の送信処理を施し、送信処理を施したデータを光モジュール１０２−１〜１０２−ｎに出力する。
【００２０】
クロスコネクト部１０４は、低速ＩＦ処理部１０３−１〜１０３−ｎおよびデマルチプレクサ１０６からのデータの伝送経路を切り替えて、伝送経路の切り替えられたデータを低速ＩＦ処理部１０３−１〜１０３−ｎまたはマルチプレクサ１０５に出力する。具体的には、クロスコネクト部１０４は、スイッチを用いてデータの伝送経路を切り替える。このとき、伝送装置１００では、メモリを用いてデータの先頭を揃えた上で、先頭が揃ったデータをメモリからスイッチに入力させる同期処理が行われる。クロスコネクト部１０４の詳細な構成については、後述する。
【００２１】
マルチプレクサ１０５は、クロスコネクト部１０４からのデータを多重し、多重したデータを高速ＩＦ処理部１０７に出力する。デマルチプレクサ１０６は、高速ＩＦ処理部１０７からのデータを分離し、分離したデータをクロスコネクト部１０４に出力する。
【００２２】
高速ＩＦ処理部１０７は、他の伝送装置１００からのデータに対してアラーム検出等の受信処理を施し、受信処理を施したデータをデマルチプレクサ１０６に出力する。また、高速ＩＦ処理部１０７は、マルチプレクサ１０５からのデータに対して所定の送信処理を施し、送信処理を施したデータを光モジュール１０８に出力する。
【００２３】
光モジュール１０８は、データに対して光電変換を行う。
【００２４】
伝送路ＩＦ部１０９は、光ファイバ等の伝送路を介して他の伝送装置１００に接続しており、他の伝送装置１００から入力されるデータを光モジュール１０８に出力する。また、伝送路ＩＦ部１０９は、光モジュール１０８から入力されるデータを他の伝送装置１００に出力する。
【００２５】
監視／制御部１１０は、伝送装置１００の全体を統括制御する。
【００２６】
次に、本実施例の伝送装置１００による同期制御方法について説明する。図３は、実施例１の伝送装置による同期制御方法について説明する説明図である。図３では、伝送装置１００がデータの入力を受け付けるポートとして２つのポートａ，ｂを有し、ポートａ，ｂから受け付けたデータをそれぞれ書込みデータＡ，Ｂとしてメモリに書き込む場合を例に挙げて説明する。
【００２７】
伝送装置１００は、図３の符号３Ａに示すように、ポートａ，ｂから入力される書込みデータＡ，Ｂの先頭を示す先頭パターンであるＦＡＳ（Frame  Alignment  Signal）を検出する。そして、伝送装置１００は、検出されたＦＡＳの検出タイミングからの経過時間に伴って増加するアドレス値をポート毎に生成する。例えば、ポートａから入力される書込みデータＡのＦＡＳの検出タイミングからの経過時間に伴って増加するアドレス値として、書込みアドレスＡが生成される。また、例えば、ポートｂから入力される書込みデータＢのＦＡＳの検出タイミングからの経過時間に伴って増加するアドレス値として、書込みアドレスＢが生成される。そして、伝送装置１００は、生成したアドレス値を用いて書き込みデータＡ，Ｂをポート毎に設けられたメモリに書き込む。
【００２８】
ここで、比較例として、伝送装置１００が、パルス生成器を用いてパルスを生成する任意のタイミングで、メモリからデータを読み出す場合を想定する。この場合、伝送装置１００は、図３の符号３Ｂに示すように、任意のタイミングで生成される基準パルスに従って読出しアドレスを生成する。そして、伝送装置１００は、生成した読出しアドレスを用いて、ポートａ，ｂに設けられたメモリからそれぞれ読出しデータＡ，Ｂを読み出す。この場合、ポートａに設けられたメモリに書込みデータＡとしてデータが書き込まれてから、該メモリから読出しデータＡとしてデータが読み出されるまでの遅延量は「８」である。また、ポートｂに設けられたメモリに書込みデータＢとしてデータが書き込まれてから、該メモリから読出しデータＢとしてデータが読み出されるまでの遅延量は「４」である。したがって、総遅延量は、「１２」（＝８＋４）となる。
【００２９】
これに対して、本実施例の伝送装置１００は、先頭パターンが検出されたポートのうち特定ポートに係る先頭パターンと、特定ポート以外の他のポートに係る先頭パターンとの間の遅延量の総和である総遅延量が最小となる特定ポートを判定する。そして、本実施例の伝送装置１００は、総遅延量が最小となると判定された特定ポートに係る先頭パターンの検出タイミングで、メモリからデータを読み出す。
【００３０】
具体的には、伝送装置１００は、図３の符号３Ｃに示すように、ＦＡＳが検出されたポートａ，ｂからポートａを特定ポートとして特定し、ポートａに係るＦＡＳと、ポートｂに係るＦＡＳとの間の遅延量の総和「８」（＝１＋７）を算出する。また、伝送装置１００は、図３の符号３Ｄに示すように、ＦＡＳが検出されたポートａ，ｂからポートｂを特定ポートとして特定し、ポートａに係るＦＡＳと、ポートｂに係るＦＡＳとの間の遅延量の総和「６」（＝５＋１）を算出する。そして、伝送装置１００は、総遅延量が最小となるポートｂを特定ポートとして判定する。そして、伝送装置１００は、総遅延量が最小となると判定された特定ポートｂに係るＦＡＳの検出タイミングで、メモリから読出しデータＡ，Ｂを読み出す。
【００３１】
このように、本実施例の伝送装置１００は、比較例のように任意のタイミングでメモリからデータを読み出すのではなく、総遅延量が最小となると判定された特定ポートに係るＦＡＳの検出タイミングでメモリからデータを読み出す。このため、本実施例の伝送装置１００は、比較例と比較して、データがメモリに書き込まれてからメモリからデータが読み出されるまでの遅延時間を短縮することができる。その結果、本実施例の伝送装置１００によれば、伝送路におけるデータの遅延を低減することができる。
【００３２】
次に、図２に示したクロスコネクト部１０４の詳細構成について説明する。図４は、実施例１におけるクロスコネクト部の詳細構成を示すブロック図である。図４に示すように、クロスコネクト部１０４は、複数の先頭パターン検出部１４１、複数の書込制御部１４２、複数のメモリ１４３、スイッチ１４４、特定ポート判定部１４５および読出制御部１４６を有する。
【００３３】
各先頭パターン検出部１４１は、データの入力を受け付けるポート毎に、データの先頭を示す先頭パターンであるＦＡＳを検出する。各先頭パターン検出部１４１は、検出したＦＡＳを先頭パターン信号として各書込制御部１４２および特定ポート判定部１４５に出力する。
【００３４】
例えば、各先頭パターン検出部１４１は、それぞれ、ポートａ，ｂ，…，ｎから入力されるデータＡ，Ｂ，…，Ｎの先頭を示すＦＡＳを検出する。そして、各先頭パターン検出部１４１は、検出したＦＡＳを先頭パターン信号Ａ，Ｂ，…，Ｎとして各書込制御部１４２および特定ポート判定部１４５に出力する。
【００３５】
各書込制御部１４２は、各先頭パターン検出部１４１によって検出されたＦＡＳの検出タイミングで、データを各メモリ１４３に書き込む。詳細には、各書込制御部１４２は、各先頭パターン検出部１４１によって検出されたＦＡＳの検出タイミングからの経過時間に伴って増加するアドレス値をポート毎に生成し、生成したアドレス値を用いてデータを各メモリ１４３に書き込む。
【００３６】
例えば、各書込制御部１４２は、ポートａ，ｂ，…，ｎから入力される書込みデータＡ，Ｂ，…，Ｎの先頭パターン信号Ａ，Ｂ，…，Ｎを各先頭パターン検出部１４１から受け取る。そして、各書込制御部１４２は、先頭パターン信号Ａ，Ｂ，…，Ｎに基づいて、書込みデータＡ，Ｂ，…，ＮのＦＡＳからの経過時間に伴って増加するアドレス値として、書込みアドレスＡ，Ｂ，…，Ｎを生成する。そして、各書込制御部１４２は、生成した書込みアドレスＡ，Ｂ，…，Ｎを用いてデータを書き込むことを指示する書込み指示を各メモリ１４３に出力する。
【００３７】
各メモリ１４３は、書込制御部１４２から書込み指示を受け取った場合に、各ポートから入力されるデータをメモリ１４３に書き込む。また、各メモリ１４３は、後述する読出制御部１４６から読出し指示を受け取った場合に、各メモリ１４３からデータを一斉に読み出し、読み出したデータをスイッチ１４４に出力する。
【００３８】
スイッチ１４４は、データの伝送経路を切り替える。詳細には、スイッチ１４４は、各メモリ１４３から入力されるデータから所定のデータを選択し、選択したデータを複数のポートｘのいずれかから出力する。
【００３９】
特定ポート判定部１４５は、各先頭パターン検出部１４１によってＦＡＳが検出されたポートのうち特定ポートに係るＦＡＳと、該特定ポート以外の他のポートに係るＦＡＳとの間の遅延量の総和である総遅延量が最小となる特定ポートを特定する。詳細には、特定ポート判定部１４５は、各書込制御部１４２からアドレス値を取得し、ＦＡＳの検出タイミングにおいて全てのポートに係るアドレス値の合計値を総遅延量としてポート毎に算出し、算出した総遅延量が最小となるポートを特定ポートとして判定する。
【００４０】
より詳細には、特定ポート判定部１４５は、図５に示すように、合計値算出部１５１、合計値ラッチ部１５２−１〜１５２−ｎ、最小値判定部１５３およびセレクタ（ＳＥＬ）１５４を有する。なお、図５は、実施例１における特定ポート判定部の構成を示すブロック図である。
【００４１】
合計値算出部１５１は、各書込制御部１４２からアドレス値（書込みアドレスＡ，Ｂ，…，Ｎ）を取得し、取得したアドレス値の合計値を算出する。合計値算出部１５１は、算出したアドレス値の合計値を合計値ラッチ部１５２−１〜１５２−ｎに出力する。
【００４２】
合計値ラッチ部１５２−１〜１５２−ｎは、アドレス値の合計値を合計値算出部１５１から受け取る。合計値ラッチ部１５２−１〜１５２−ｎは、各先頭パターン検出部１４１から先頭パターン信号Ａ，Ｂ，…，Ｎを受け付けた場合に、イネーブル状態となり、アドレス値の合計値をラッチし、ラッチしたアドレス値の合計値を最小値判定部１５３に出力する。換言すれば、合計値ラッチ部１５２−１〜１５２−ｎは、ＦＡＳが検出されたポートから特定ポートを一つ選択し、選択した特定ポートに係る書込みアドレスと他のポートに係る書込みアドレスとの合計値を算出し、算出したアドレス値の合計値を出力する。
【００４３】
最小値判定部１５３は、アドレス値の合計値を合計値ラッチ部１５２−１〜１５２−ｎから受け取る。最小値判定部１５３は、アドレス値の合計値が最小となる先頭パターン信号に係るポートを特定ポートとして判定する。最小値判定部１５３は、アドレス値の合計値が最小となると判定した特定ポートの情報をセレクタ１５４に出力する。
【００４４】
セレクタ１５４は、先頭パターン信号Ａ，Ｂ，…，Ｎを各先頭パターン検出部１４１から受け取る。セレクタ１５４は、アドレス値の合計値が最小となると判定した特定ポートの情報を最小値判定部１５３から受け取る。そして、セレクタ１５４は、アドレス値の合計値が最小となると判定した特定ポートに係る先頭パターン信号を先頭パターン信号Ａ，Ｂ，…，Ｎから選択し、選択した先頭パターン信号を後述する読出制御部１４６の基準パルス生成部１４６ａに出力する。
【００４５】
また、特定ポート判定部１４５は、総遅延量が最小となる特定ポートを判定した後に、各先頭パターン検出部１４１によって検出されたＦＡＳがポート間でずれた場合に、総遅延量が最小となる特定ポートを再度判定する。
【００４６】
なお、特定ポートを再度判定するための契機は、ＦＡＳのずれに限られない。例えば、
特定ポート判定部１４５は、総遅延量が最小となる特定ポートを判定した後に、データの入力を受け付けるポート数が変更された場合に、総遅延量が最小となる特定ポートを再度判定しても良い。
【００４７】
図４の説明に戻る。読出制御部１４６は、特定ポート判定部１４５によって総遅延量が最小となると判定された特定ポートに係るＦＡＳの検出タイミングで、各メモリ１４３からデータを読み出す。具体的には、読出制御部１４６は、基準パルス生成部１４６ａおよび読出しアドレス生成部１４６ｂを有する。
【００４８】
基準パルス生成部１４６ａは、アドレス値の合計値が最小となると判定した特定ポートに係る先頭パターン信号を、特定ポート判定部１４５のセレクタ１５４から受け取る。基準パルス生成部１４６ａは、先頭パターン信号に含まれるＦＡＳの検出タイミングで、基準パルスを生成し、生成した基準パルスを読出しアドレス生成部１４６ｂに出力する。
【００４９】
読出しアドレス生成部１４６ｂは、基準パルス生成部１４６ａによって生成される基準パルスに従って読出しアドレスを生成し、生成した読出しアドレスを用いてデータを読み出すことを指示する読出し指示を各メモリ１４３に出力する。
【００５０】
次に、本実施例の伝送装置１００による同期制御処理の具体例について説明する。図６Ａ〜図６Ｄは、実施例１の伝送装置による同期制御処理の具体例を説明する説明図である。図６Ａ〜図６Ｄでは、伝送装置１００がデータの入力を受け付けるポートとして４つのポートａ，ｂ，ｃ，ｄを有し、ポートａ，ｂ，ｃ，ｄから受け付けたデータをそれぞれ書込みデータＡ，Ｂ，Ｃ，Ｄとしてメモリに書き込む場合を例に挙げて説明する。
【００５１】
クロスコネクト部１０４の各先頭パターン検出部１４１は、図６Ａに示すように、ポートａ，ｂ，ｃ，ｄから入力される書込みデータＡ，Ｂ，Ｃ，Ｄの先頭を示す先頭パターンであるＦＡＳを検出する。
【００５２】
続いて、各書込制御部１４２は、検出されたＦＡＳの検出タイミングからの経過時間に伴って増加するアドレス値として書込みアドレスＡ，Ｂ，Ｃ，Ｄをポート毎に生成する。そして、書込制御部１４２は、生成した書込みアドレスＡ，Ｂ，Ｃ，Ｄを用いて書込みデータＡ，Ｂ，Ｃ，Ｄをポート毎に設けられたメモリ１４３に書き込む。
【００５３】
続いて、特定ポート判定部１４５は、各書込制御部１４２から書込みアドレスＡ，Ｂ，Ｃ，Ｄを取得する。そして、特定ポート判定部１４５は、図６Ａに示すように、ＦＡＳが検出されたポートａ，ｂ，ｃ，ｄからポートａを選択し、選択したポートａに係る書込みアドレスＡと他のポートｂ，ｃ，ｄに係る書込みアドレスＢ，Ｃ，Ｄとの合計値「２４」を算出する。
【００５４】
また、特定ポート判定部１４５は、図６Ｂに示すように、ＦＡＳが検出されたポートａ，ｂ，ｃ，ｄからポートｂを選択し、選択したポートｂに係る書込みアドレスＢと他のポートａ，ｃ，ｄに係る書込みアドレスＡ，Ｃ，Ｄとの合計値「２０」を算出する。
【００５５】
また、特定ポート判定部１４５は、図６Ｃに示すように、ＦＡＳが検出されたポートａ，ｂ，ｃ，ｄからポートｃを選択し、選択したポートｃに係る書込みアドレスＣと他のポートａ，ｂ，ｄに係る書込みアドレスＡ，Ｂ，Ｄとの合計値「１８」を算出する。
【００５６】
また、特定ポート判定部１４５は、図６Ｄ上側に示すように、ＦＡＳが検出されたポートａ，ｂ，ｃ，ｄからポートｄを選択し、選択したポートｄに係る書込みアドレスＤと他のポートａ，ｂ，ｃに係る書込みアドレスＡ，Ｂ，Ｃとの合計値「１４」を算出する。
【００５７】
続いて、特定ポート判定部１４５は、全てのポートを選択したので、全てのポートのうちアドレス値の合計値、すなわち、総遅延量が最小となるポートｄを特定ポートとして判定する。そして、特定ポート判定部１４５は、総遅延量が最小となると判定した特定ポートであるポートｄに係る先頭パターン信号Ｄを、読出制御部１４６の基準パルス生成部１４６ａに出力する。
【００５８】
続いて、読出制御部１４６は、図６Ｄ下側に示すように、総遅延量が最小となると判定された特定ポートであるポートｄに係る先頭パターン信号Ｄに含まれるＦＡＳの検出タイミングに従って、基準パルスを生成する。
【００５９】
続いて、読出制御部１４６は、基準パルスに従って読出しアドレスを生成し、生成した読出しアドレスを用いて、各メモリ１４３から読出しデータＡ，Ｂ，Ｃ，Ｄを一斉に読み出す。
【００６０】
このように、本実施例の伝送装置１００は、書込みアドレスのアドレス値を取得し、ＦＡＳの検出タイミングにおいて全てのポートに係るアドレス値の合計値を総遅延量として算出し、算出した総遅延量が最小となるポートを特定ポートとして判定する。そして、本実施例の伝送装置１００は、アドレス値の合計値が最小となると判定された特定ポートに係るＦＡＳの検出タイミングで各メモリ１４３からデータを読み出す。このため、伝送装置１００は、既存の書込みアドレスの合計値をポート間の総遅延量として算出することができ、総遅延量の算出を迅速に行うことができる。その結果、本実施例の伝送装置１００は、伝送路におけるデータの遅延を効率的に低減することができる。
【００６１】
次に、本実施例の伝送装置１００による同期制御処理について説明する。図７は、実施例１の伝送装置による同期制御処理の処理手順を示すフローチャートである。
【００６２】
図７に示すように、クロスコネクト部１０４の各先頭パターン検出部１４１は、各ポートから入力される書込みデータの先頭を示す先頭パターン（ＦＡＳ）を検出する（ステップＳ１０１）。
【００６３】
続いて、書込制御部１４２は、ＦＡＳの検出タイミングでデータを各メモリ１４３に書き込む（ステップＳ１０２）。詳細には、書込制御部１４２は、各先頭パターン検出部１４１によって検出されたＦＡＳの検出タイミングからの経過時間に伴って増加する書込みアドレスをポート毎に生成し、生成した書込みアドレスを用いて各メモリ１４３にデータを書き込む。
【００６４】
続いて、特定ポート判定部１４５は、各書込制御部１４２から書込みアドレスを取得し（ステップＳ１０３）、ＦＡＳが検出されたポートから特定ポートを一つ選択する（ステップＳ１０４）。特定ポート判定部１４５は、選択した特定ポートに係る書込みアドレスと他のポートに係る書込みアドレスとの合計値を算出する（ステップＳ１０５）。
【００６５】
続いて、特定ポート判定部１４５は、全てのポートを特定ポートとして選択済みであるか否かを判定し（ステップＳ１０６）、未選択である場合（ステップＳ１０６否定）、処理をステップＳ１０４に戻す。
【００６６】
一方、特定ポート判定部１４５は、全てのポートを特定ポートとして選択済みである場合（ステップＳ１０６肯定）、アドレス値の合計値が最小となる特定ポートを判定する（ステップＳ１０７）。ここで、アドレス値の合計値は、特定ポートに係るＦＡＳと、特定ポート以外の他のポートに係るＦＡＳとの間の遅延量の総和である総遅延量に相当する。
【００６７】
続いて、読出制御部１４６は、特定ポート判定部１４５によって総遅延量が最小となると判定された特定ポートに係るＦＡＳの検出タイミングに従って基準パルスを生成する（ステップＳ１０８）。
【００６８】
続いて、読出制御部１４６は、基準パルスに従って読出しアドレスを生成し（ステップＳ１０９）、生成した読出しアドレスを用いてデータを各メモリ１４３から読み出す（ステップＳ１１０）。各メモリ１４３から読み出されたデータは、スイッチ１４４に入力され、スイッチ１４４は、データの伝送経路を切り替える。
【００６９】
その後、特定ポート判定部１４５は、各先頭パターン検出部１４１によって検出されたＦＡＳがポート間でずれた場合、又は、データの入力を受け付けるポート数が変更された場合（ステップＳ１１１肯定）、処理をステップＳ１０２に戻す。すなわち、特定ポート判定部１４５は、各先頭パターン検出部１４１によって検出されたＦＡＳがポート間でずれた場合、又は、データの入力を受け付けるポート数が変更された場合に、総遅延量が最小となる特定ポートを再度判定する。
【００７０】
一方、特定ポート判定部１４５は、各先頭パターン検出部１４１によって検出されたＦＡＳがポート間で一致する場合、又は、データの入力を受け付けるポート数が変更されていない場合（ステップＳ１１１否定）、処理を終了する。
【００７１】
上述したように、本実施例の伝送装置１００は、書込みアドレスのアドレス値を取得し、ＦＡＳの検出タイミングにおいて全てのポートに係るアドレス値の合計値を総遅延量として算出し、算出した総遅延量が最小となるポートを特定ポートとして判定する。そして、本実施例の伝送装置１００は、アドレス値の合計値が最小となると判定された特定ポートに係るＦＡＳの検出タイミングで各メモリ１４３からデータを読み出す。このため、伝送装置１００は、既存の書込みアドレスの合計値をポート間の総遅延量として算出することができ、総遅延量の算出を迅速に行うことができる。その結果、本実施例の伝送装置１００は、伝送路におけるデータの遅延を効率的に低減することができる。
【００７２】
また、本実施例の伝送装置１００は、総遅延量が最小となる特定ポートを判定した後に、ＦＡＳがポート間でずれた場合に、総遅延量が最小となる特定ポートを再度判定する。その結果、本実施例の伝送装置１００は、ＦＡＳがポート間でずれる度に、伝送路におけるデータの遅延を低減することができる。
【００７３】
また、本実施例の伝送装置１００は、ポート数が変更された場合に、総遅延量が最小となる特定ポートを再度判定する。その結果、本実施例の伝送装置１００は、ポート数が増減された場合であっても、伝送路におけるデータの遅延を低減することができる。
【実施例２】
【００７４】
実施例２は、所定の基準時刻に対してＦＡＳの検出タイミングの時間的な位置を示す先頭位置をポート毎に測定し、測定した先頭位置間の差分の総和を総遅延量として算出する点が実施例１と異なる。その他の点は実施例１と同様であるため実施例１と重複する説明を省略する。
【００７５】
本実施例に係る伝送システムの構成は、図１に示した構成と同様であるため、その説明を省略する。本実施例では、伝送装置１００の内部構成のうちクロスコネクト部２０４の構成が、実施例１と異なっている。
【００７６】
図８は、実施例２におけるクロスコネクト部の詳細構成を示すブロック図である。図８において、図４と同じ部分には同じ符号を付し、その説明を省略する。図８に示すように、クロスコネクト部２０４は、図４に示した特定ポート判定部１４５に代えて、特定ポート判定部２４５を有する。
【００７７】
特定ポート判定部２４５は、所定の基準時刻に対して、各先頭パターン検出部１４１によって検出されたＦＡＳの検出タイミングの時間的な位置を示す先頭位置をポート毎に測定する。そして、特定ポート判定部２４５は、先頭位置が測定されたポートのうち任意のポートに係る先頭位置と任意のポート以外の他のポートに係る先頭位置との差分の総和を総遅延量として算出し、算出した総遅延量が最小となるポートを特定ポートとして判定する。
【００７８】
より詳細には、特定ポート判定部２４５は、図９に示すように、基準時刻信号生成部２５１、先頭位置測定部２５２−１〜２５２−ｎ、並び替え部２５３、差分総和演算部２５４−１〜２５４−ｎ、最小値判定部２５５およびセレクタ（ＳＥＬ）２５６を有する。なお、図９は、実施例２における特定ポート判定部の構成を示すブロック図である。
【００７９】
基準時刻信号生成部２５１は、所定の基準時刻を含む信号である基準時刻信号を生成し、生成した基準時刻信号を先頭位置測定部２５２−１〜２５２−ｎに出力する。
【００８０】
先頭位置測定部２５２−１〜２５２−ｎは、基準時刻信号生成部２５１から基準時刻信号を受け取る。先頭位置測定部２５２−１〜２５２−ｎは、各先頭パターン検出部１４１から先頭パターン信号Ａ，Ｂ，…，Ｎを受け取る。先頭位置測定部２５２−１〜２５２−ｎは、基準時刻信号に含まれる基準時刻と、先頭パターン信号Ａ，Ｂ，…，Ｎとに基づいて、基準時刻からＦＡＳの検出タイミングまでの経過時間を求め、求めた経過時間を先頭位置ｔ１〜ｔｎとしてポート毎に測定する。すなわち、ポートａ，ｂ，…，ｎに対して先頭位置ｔ１，ｔ２，…，ｔｎが測定される。先頭位置測定部２５２−１〜２５２−ｎは、ポート毎に測定された先頭位置ｔ１〜ｔｎを並び替え部２５３に出力する。
【００８１】
並び替え部２５３は、ポート毎に測定された先頭位置ｔ１〜ｔｎを先頭位置測定部２５２−１〜２５２−ｎから受け取る。並び替え部２５３は、ポート毎に測定された先頭位置ｔ１〜ｔｎを昇順に並び替え、昇順に並び替えられた先頭位置ｔ１〜ｔｎをそれぞれ差分総和演算部２５４−１〜２５４−ｎに出力する。
【００８２】
差分総和演算部２５４−１〜２５４−ｎは、昇順に並び替えられた先頭位置ｔ１〜ｔｎを並び替え部２５３から受け取る。差分総和演算部２５４−１〜２５４−ｎは、任意のポートｊ（ｊ＝１，２，…，ｎ）に係る先頭位置ｔｊを基準とした場合の、ポートｊに係る先頭位置ｔｊと、ポートｊ以外の他のポートに係る先頭位置ｔ１〜ｔｎ（≠ｔｊ）との差分の総和Ｄｊを算出する。ここで、ｊ＝１，２，…，ｎは、それぞれポートａ，ｂ，…，ｎを識別するポート識別番号である。ポートｊに係る先頭位置ｔｊと、ポートｊ以外の他のポートに係る先頭位置ｔ１〜ｔｎ（≠ｔｊ）との差分の総和（以下単に「差分総和」という）Ｄｊは、以下の式（１）を用いて求められる。
【００８３】
【数１】
2014217039.tif 000003
【００８４】
式（１）の右辺を展開すると、以下の式（２）が得られる。
【００８５】
【数２】
2014217039.tif 000004
【００８６】
式（２）において、最も右側に位置する項は、ｊに依らず一定であるので、この項を無視すると、式（２）は、以下の式（３）のように表すことが可能である。
【００８７】
【数３】
2014217039.tif 000005
【００８８】
差分総和演算部２５４−１〜２５４−ｎは、演算量を削減するために、上記式（１）で示した差分総和Ｄｊの代わりに、上記式（３）で示した差分総和Ｄｊを算出する。差分総和演算部２５４−１〜２５４−ｎは、算出した差分総和Ｄｊを最小値判定部２５５に出力する。
【００８９】
最小値判定部２５５は、差分総和Ｄｊを差分総和演算部２５４−１〜２５４−ｎから受け取る。最小値判定部２５５は、差分総和Ｄｊが最小となる先頭パターン信号に係るポートを特定ポートとして判定する。最小値判定部２５５は、差分総和Ｄｊが最小となると判定した特定ポートの情報をセレクタ２５６に出力する。
【００９０】
セレクタ２５６は、先頭パターン信号Ａ，Ｂ，…，Ｎを各先頭パターン検出部１４１から受け取る。セレクタ２５６は、差分総和Ｄｊが最小となると判定した特定ポートの情報を最小値判定部２５５から受け取る。そして、セレクタ２５６は、差分総和Ｄｊが最小となると判定した特定ポートに係る先頭パターン信号を先頭パターン信号Ａ，Ｂ，…，Ｎから選択し、選択した先頭パターン信号を読出制御部１４６の基準パルス生成部１４６ａに出力する。
【００９１】
次に、本実施例の伝送装置１００による同期制御処理の具体例について説明する。図１０は、実施例２の伝送装置による同期制御処理の具体例を説明する説明図である。図１０では、伝送装置１００がデータの入力を受け付けるポートとしてｎ個のポートａ，ｂ，ｃ，…，ｎを有し、ポートａ，ｂ，ｃ，…，ｎから受け付けたデータをそれぞれ書込みデータＡ，Ｂ，Ｃ，…，Ｎとしてメモリに書き込む場合を例に挙げて説明する。また、ｊ＝１，２，３，…，ｎは、それぞれポートａ，ｂ，ｃ，…，ｎを識別するポート識別番号であるものとする。
【００９２】
クロスコネクト部２０４の各先頭パターン検出部１４１は、ポートａ，ｂ，ｃ，…，ｎから入力される書込みデータＡ，Ｂ，Ｃ，…，Ｎの先頭を示す先頭パターンであるＦＡＳを検出する。
【００９３】
続いて、各書込制御部１４２は、検出されたＦＡＳの検出タイミングで書込みデータＡ，Ｂ，Ｃ，…，Ｎをポート毎に設けられたメモリ１４３に書き込む。
【００９４】
続いて、特定ポート判定部２４５は、各先頭パターン検出部１４１から先頭パターン信号Ａ，Ｂ，…，Ｎを受け取る。そして、特定ポート判定部２４５は、図１０上部に示すように、基準時刻と、先頭パターン信号Ａ，Ｂ，…，Ｎとに基づいて、基準時刻からＦＡＳの検出タイミングまでの経過時間を先頭位置ｔ１〜ｔｎとしてポート毎に測定する。すなわち、ポートａ，ｂ，…，ｎに対して先頭位置ｔ１，ｔ２，…，ｔｎが測定される。そして、特定ポート判定部２４５は、ポート毎に測定された先頭位置ｔ１〜ｔｎを昇順に並び替える。
【００９５】
続いて、特定ポート判定部２４５は、任意のポートｊ（ｊ＝１，２，…，ｎ）に係る先頭位置ｔｊを基準とした場合の、ポートｊに係る先頭位置ｔｊと、ポートｊ以外の他のポートに係る先頭位置ｔ１〜ｔｎ（≠ｔｊ）との差分総和Ｄｊを算出する。
【００９６】
例えば、特定ポート判定部２４５は、図１０の中央に示すように、ポートａに係る先頭位置ｔ１と、ポートａ以外の他のポートに係る先頭位置との差分ｔ１−（ｔ２−Ｔ），ｔ１−（ｔ３−Ｔ），…，ｔ１−（ｔｎ−Ｔ）の総和を差分総和Ｄ１として算出する。なお、上記式（１）にｊ＝１を代入することによって、差分総和Ｄ１は、以下の式（４）を用いて表される。
【００９７】
【数４】
2014217039.tif 000006
【００９８】
また、特定ポート判定部２４５は、図１０の中央に示すように、ポートｂに係る先頭位置ｔ２と、ポートｂ以外の他のポートに係る先頭位置との差分ｔ２−ｔ１，ｔ２−（ｔ３−Ｔ），ｔ２−（ｔｎ−Ｔ）の総和を差分総和Ｄ２として算出する。なお、上記式（２）にｊ＝２を代入することによって、差分総和Ｄ２は、以下の式（５）を用いて表される。
【００９９】
【数５】
2014217039.tif 000007
【０１００】
また、特定ポート判定部２４５は、図１０の中央に示すように、ポートｃに係る先頭位置ｔ３と、ポートｃ以外の他のポートに係る先頭位置との差分ｔ３−ｔ１，ｔ３−ｔ２，…，ｔ３−（ｔｎ−Ｔ）の総和を差分総和Ｄ３として算出する。なお、上記式（２）にｊ＝３を代入することによって、差分総和Ｄ３は、以下の式（６）を用いて表される。
【０１０１】
【数６】
2014217039.tif 000008
【０１０２】
続いて、特定ポート判定部２４５は、差分総和Ｄｊが最小となる任意のポートｊを特定ポートとして判定する。ここでは、差分総和Ｄｊのうち差分総和Ｄ３が最小であるものとする。この場合、特定ポート判定部２４５は、差分総和Ｄ３に対応するポートｃを特定ポートとして判定する。そして、特定ポート判定部２４５は、差分総和Ｄｊが最小となると判定した特定ポートであるポートｃに係る先頭パターン信号Ｃを、読出制御部１４６の基準パルス生成部１４６ａに出力する。
【０１０３】
続いて、読出制御部１４６は、図１０下部に示すように、差分総和Ｄｊが最小となると判定された特定ポートであるポートｃに係る先頭パターン信号Ｃに含まれるＦＡＳの検出タイミングに従って、基準パルスを生成する。
【０１０４】
続いて、読出制御部１４６は、基準パルスに従って読出しアドレスを生成し、生成した読出しアドレスを用いて、各メモリ１４３から読出しデータＡ，Ｂ，Ｃ，…，Ｎを一斉に読み出す。
【０１０５】
このように、本実施例の伝送装置１００は、所定の基準時刻に対して、ＦＡＳの検出タイミングの時間的な位置を示す先頭位置をポート毎に測定する。そして、本実施例の伝送装置１００は、先頭位置が測定されたポートのうち任意のポートに係る先頭位置と任意のポート以外の他のポートに係る先頭位置との差分の総和を総遅延量として算出する。そして、本実施例の伝送装置１００は、算出した総遅延量が最小となるポートを特定ポートとして特定する。そして、本実施例の伝送装置１００は、総遅延量が最小となると判定された特定ポートに係るＦＡＳの検出タイミングで各メモリ１４３からデータを読み出す。このため、伝送装置１００は、書込みアドレスを用いることなくポート間の総遅延量を算出することができる。その結果、本実施例の伝送装置１００は、伝送路におけるデータの遅延を効率的に低減することができる。
【０１０６】
次に、本実施例の伝送装置１００による同期制御処理について説明する。図１１は、実施例２の伝送装置による同期制御処理の処理手順を示すフローチャートである。
【０１０７】
図１１に示すように、クロスコネクト部２０４の各先頭パターン検出部１４１は、各ポートから入力される書込みデータの先頭を示す先頭パターン（ＦＡＳ）を検出する（ステップＳ２０１）。
【０１０８】
続いて、書込制御部１４２は、ＦＡＳの検出タイミングでデータを各メモリ１４３に書き込む（ステップＳ２０２）。詳細には、書込制御部１４２は、各先頭パターン検出部１４１によって検出されたＦＡＳの検出タイミングからの経過時間に伴って増加する書込みアドレスをポート毎に生成し、生成した書込みアドレスを用いて各メモリ１４３にデータを書き込む。
【０１０９】
続いて、特定ポート判定部２４５は、先頭位置をポート毎に測定する（ステップＳ２０３）。続いて、特定ポート判定部２４５は、ポート毎に測定された測定位置ｔ１〜ｔｎを昇順に並び替える（ステップＳ２０４）。
【０１１０】
続いて、特定ポート判定部２４５は、任意のポートｊに係る先頭位置ｔｊと他のポートに係る先頭位置との差分総和Ｄｊを算出する（ステップＳ２０５）。例えば、特定ポート判定部２４５は、上記式（３）で示した数式を用いて差分総和Ｄｊを算出する。
【０１１１】
続いて、特定ポート判定部２４５は、算出した差分総和Ｄｊが最小となる任意のポートｊを特定ポートとして判定する（ステップＳ２０６）。ここで、差分総和Ｄｊは、特定ポートに係るＦＡＳと、特定ポート以外の他のポートに係るＦＡＳとの間の遅延量の総和である総遅延量に相当する。
【０１１２】
続いて、読出制御部１４６は、特定ポート判定部２４５によって総遅延量が最小となると判定された特定ポートに係るＦＡＳの検出タイミングに従って基準パルスを生成する（ステップＳ２０７）。
【０１１３】
続いて、読出制御部１４６は、基準パルスに従って読出しアドレスを生成し（ステップＳ２０８）、生成した読出しアドレスを用いてデータを各メモリ１４３から読み出す（ステップＳ２０９）。各メモリ１４３から読み出されたデータは、スイッチ１４４に入力され、スイッチ１４４は、データの伝送経路を切り替える。
【０１１４】
その後、特定ポート判定部２４５は、各先頭パターン検出部１４１によって検出されたＦＡＳがポート間でずれた場合、又は、データの入力を受け付けるポート数が変更された場合（ステップＳ２１０肯定）、処理をステップＳ２０２に戻す。すなわち、特定ポート判定部２４５は、各先頭パターン検出部１４１によって検出されたＦＡＳがポート間でずれた場合、又は、データの入力を受け付けるポート数が変更された場合に、総遅延量が最小となる特定ポートを再度判定する。
【０１１５】
一方、特定ポート判定部２４５は、各先頭パターン検出部１４１によって検出されたＦＡＳがポート間で一致する場合、又は、データの入力を受け付けるポート数が変更されていない場合（ステップＳ２１０否定）、処理を終了する。
【０１１６】
上述したように、本実施例の伝送装置１００は、所定の基準時刻に対して、ＦＡＳの検出タイミングの時間的な位置を示す先頭位置をポート毎に測定する。そして、本実施例の伝送装置１００は、先頭位置が測定されたポートのうち任意のポートに係る先頭位置と任意のポート以外の他のポートに係る先頭位置との差分の総和を総遅延量として算出する。そして、本実施例の伝送装置１００は、算出した総遅延量が最小となるポートを特定ポートとして特定する。そして、本実施例の伝送装置１００は、総遅延量が最小となると判定された特定ポートに係るＦＡＳの検出タイミングで各メモリ１４３からデータを読み出す。このため、伝送装置１００は、書込みアドレスを用いることなくポート間の総遅延量を算出することができる。その結果、本実施例の伝送装置１００は、伝送路におけるデータの遅延を効率的に低減することができる。
【符号の説明】
【０１１７】
１００ａ〜１００ｇ、１００  伝送装置
１０４、２０４  クロスコネクト部
１４１  先頭パターン検出部
１４２  書込制御部
１４３  メモリ
１４４  スイッチ
１４５、２４５  特定ポート判定部
１４６  読出制御部
１４６ａ  基準パルス生成部
１４６ｂ  読出しアドレス生成部
１５１  合計値算出部
１５２  合計値ラッチ部
１５３  最小値判定部
１５４  セレクタ
２５１  基準時刻信号生成部
２５２  先頭位置測定部
２５３  並び替え部
２５４  差分総和演算部
２５５  最小値判定部
２５６  セレクタ
【図１】
2014217039.tif 000009
【図２】
2014217039.tif 000010
【図３】
2014217039.tif 000011
【図４】
2014217039.tif 000012
【図５】
2014217039.tif 000013
【図６Ａ】
2014217039.tif 000014
【図６Ｂ】
2014217039.tif 000015
【図６Ｃ】
2014217039.tif 000016
【図６Ｄ】
2014217039.tif 000017
【図７】
2014217039.tif 000018
【図８】
2014217039.tif 000019
【図９】
2014217039.tif 000020
【図１０】
2014217039.tif 000021
【図１１】
2014217039.tif 000022