(57)【要約】【課題】互いに電源電位が異なる第１回路と第２回路とを接続するトランジスタにおいて、リーク電流を少なくする。【解決手段】分離領域ＶＩＵは、素子分離膜ＥＩ及びフィールドプレート電極ＦＰＥを有している。フィールドプレート電極ＦＰＥは、平面視で素子分離膜ＥＩと重なっており、第１回路ＨＶＲを囲んでいる。フィールドプレート電極ＦＰＥの一部は、接続用トランジスタＬＳＴ上にも位置している。そして接続用トランジスタＬＳＴのソース及びドレインは、平面視でフィールドプレート電極ＦＰＥを介して互いに対向している。そして、フィールドプレート電極ＦＰＥは、接続用トランジスタＬＳＴ上に位置する部分を含む第１部分ＡＲＥ１と、それ以外の第２部分ＡＲＥ２とに分断されている。【選択図】図１
2014120535.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に形成され、電源電位が第１電圧である第１回路と、
前記基板に形成され、平面視で一部を除いて前記第１回路を囲んでいる分離領域と、
前記基板に形成され、平面視で前記分離領域の外側に位置し、電源電位が前記第１電圧よりも低い第２電圧である第２回路と、
前記基板に形成され、前記第１回路の周囲のうち前記分離領域が設けられていない部分に位置し、前記第２回路を前記第１回路に接続する接続用トランジスタと、
を備え、
前記分離領域は、
素子分離膜と、
平面視で前記素子分離膜と重なっており、前記第１回路を囲んでおり、かつ前記接続用トランジスタ上にも位置しているフィールドプレート電極と、
を備え、
前記接続用トランジスタのソース及びドレインは、平面視で、前記フィールドプレート電極を介して互いに対向しており、
前記フィールドプレート電極は、前記接続用トランジスタ上に位置する部分を含む第１部分と、それ以外の第２部分とに分断されている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１回路が形成されている領域の平面形状は矩形であり、
前記接続用トランジスタは、前記領域の一辺に跨って配置されており、
前記第１部分と第２部分の境界は、平面視で前記フィールドプレート電極のうち前記一辺に直交した部分に設けられている半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１部分と第２部分の境界は、平面視で前記分離領域と前記接続用トランジスタの間に位置している半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記素子分離膜上に形成された層間絶縁膜を備え、
前記フィールドプレート電極は、
前記素子分離膜上に形成された第１フィールドプレート電極と、
前記層間絶縁膜上に形成された第２フィールドプレート電極と、
を備え、
前記第１フィールドプレート電極及び前記第２フィールドプレート電極は、いずれも前記第１回路を囲んでおり、かつ平面視で少なくとも一部が互いに重なっていない半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば互いに電源電圧が異なる２つの回路を有する半導体装置に適用可能な技術である。
【背景技術】
【０００２】
半導体装置の一つに、電力制御素子の制御信号を生成する制御回路を集積したものがある。このような半導体装置において、電力制御素子の電源電圧は、制御回路の電源電圧よりも高い。このため、電力制御用素子に制御信号を入力するために、制御回路と電力制御素子の間に、第２の制御回路を設けることがある。この第２の制御回路の電源電圧は、一般的に電力制御素子の電源電圧と同じかそれよりも低く、制御回路の電源電圧よりも高い。このため、制御回路の電源電圧とは別に第２の制御回路の電源電圧を生成する必要がある。そして制御回路と第２の制御回路の間は、接続用の素子を介して接続される。
【０００３】
このような半導体装置としては、例えば特許文献１，２に記載の半導体装置がある。例えば特許文献１の半導体装置は、制御回路と第２の制御回路とを高耐圧のトランジスタで接続することが記載されている。また特許文献２には、第２の制御回路の周囲を分離領域で囲み、さらにその分離領域の全周を用いて、制御回路と第２の制御回路とを接続するトランジスタを形成することが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−５８２３号公報
【特許文献２】特開２０１０−１４７１８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、互いに電源電位に異なる回路間で制御信号を伝達するために、分離領域の一部にのみ、電源電位が異なる２つの回路を接続するトランジスタを設けることを検討した。この場合、フィールドプレート電極のうち平面視でトランジスタと重なる部分が寄生ＭＯＳトランジスタのゲートとして機能してしまうことを見出した。この場合、トランジスタのリーク電流が増えてしまう。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、半導体装置は第１回路、分離領域、第２回路、及び接続用トランジスタを備えている。第１回路の電源電圧は第１電圧であり、第２回路の電源電圧は第１電圧よりも低い第２電圧である。分離領域は、平面視で一部を除いて第１回路を囲んでいる。接続用トランジスタは、第１回路の周囲のうち分離領域が設けられていない部分に位置し、第２回路を第１回路に接続している。分離領域は、素子分離膜と、フィールドプレート電極を有している。フィールドプレート電極は、平面視で素子分離膜と重なっており、第１回路を囲んでおり、かつ接続用トランジスタ上にも位置している。接続用トランジスタのソース及びドレインは、平面視で、フィールドプレート電極を介して互いに対向している。そしてフィールドプレート電極は、接続用トランジスタ上に位置する部分を含む第１部分と、それ以外の第２部分とに分断されている。
【発明の効果】
【０００７】
前記一実施の形態によれば、互いに電源電位が異なる第１回路と第２回路とを接続するトランジスタにおいて、リーク電流を少なくすることができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置の構成を示す平面図である。
【図２】図１に示した半導体装置における信号線の接続関係を示す図である。
【図３】図１のＡ−Ａ´断面図である。
【図４】図１のＢ−Ｂ´断面を示す図である。
【図５】図１のＣ−Ｃ´断面を示す図である。
【図６】接続用トランジスタ内のエピタキシャル層と分離領域内のエピタキシャル層の電位差と、これら２つのエピタキシャル層間を流れる電流量との関係を電気測定した結果を示す図である。
【図７】第２の実施形態に係る半導体装置の構成を示す平面図である。
【図８】図７のＣ−Ｃ´断面を示す図である。
【図９】接続用トランジスタ内のエピタキシャル層と分離領域内のエピタキシャル層の電位差と、これら２つのエピタキシャル層間を流れる電流量との関係を電気測定した結果を示す図である。
【発明を実施するための形態】
【０００９】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す平面図である。半導体装置ＳＤは、第１回路ＨＶＲ、第２回路ＬＶＲ、分離領域ＶＩＵ、及び接続用トランジスタＬＳＴを備えている。これらはいずれも同一の基板ＳＵＢ（本図では省略）に形成されている。第１回路ＨＶＲは、電源電位が第１電圧である。分離領域ＶＩＵは、平面視で一部を除いて第１回路ＨＶＲを囲んでいる。第２回路ＬＶＲは、電源電位が第１電圧よりも低い第２電圧であり、平面視で分離領域ＶＩＵの外側に位置している。第１回路ＨＶＲと第２回路ＬＶＲは電源電位が異なっているため、第１回路ＨＶＲと第２回路ＬＶＲとを電気的に分離する必要がある。本実施形態では、第１回路ＨＶＲと第２回路ＬＶＲは、分離領域ＶＩＵによって電気的に分離される。
【００１１】
接続用トランジスタＬＳＴは、第２回路ＬＶＲを第１回路ＨＶＲに接続している。すなわち接続用トランジスタＬＳＴは、第１回路ＨＶＲと第２回路ＬＶＲの電源電位の差を吸収する素子である。接続用トランジスタＬＳＴは、第１回路ＨＶＲのうち分離領域ＶＩＵが設けられていない領域に位置している。
【００１２】
半導体装置ＳＤは、外部に接続された電力制御用の素子、例えばプレーナ型の高耐圧ＭＯＳトランジスタ、縦型のＭＯＳトランジスタ、バイポーラトランジスタ、又はＩＧＢＴ（Insulated Gate Bipolar Transistor）を第１回路ＨＶＲから出力される信号によって制御することができる。またこの電力制御用の素子は、例えばモータに電力を供給する。
【００１３】
第２回路ＬＶＲは、上記した電力制御用の素子を制御するための制御信号を生成している。この制御信号は、接続用トランジスタＬＳＴ及び第１回路ＨＶＲを介して、電力制御用の素子に入力される。
【００１４】
分離領域ＶＩＵは、素子分離膜ＥＩ及びフィールドプレート電極ＦＰＥを有している。フィールドプレート電極ＦＰＥは、平面視で素子分離膜ＥＩと重なっており、第１回路ＨＶＲを囲んでいる。また、フィールドプレート電極ＦＰＥの電位はフローティングである。フィールドプレート電極ＦＰＥの一部は、接続用トランジスタＬＳＴ上にも位置している。そして接続用トランジスタＬＳＴのソース（後述する高濃度Ｎ型領域ＳＯＵ）及びドレイン（後述する高濃度Ｎ型領域ＤＲＮ）は、平面視でフィールドプレート電極ＦＰＥを介して互いに対向している。そして、フィールドプレート電極ＦＰＥは、接続用トランジスタＬＳＴ上に位置する部分を含む第１部分ＡＲＥ１と、それ以外の第２部分ＡＲＥ２とに分断されている。以下、詳細に説明する。
【００１５】
本実施形態において、第１回路ＨＶＲが形成されている領域の平面形状は略矩形である。接続用トランジスタＬＳＴは、この矩形の一辺（例えば長辺）に跨って配置されている。そしてフィールドプレート電極ＦＰＥの第１部分ＡＲＥ１と第２部分ＡＲＥ２の境界は、平面視でフィールドプレート電極ＦＰＥと直交する接続用トランジスタＬＳＴの一辺に沿った部分に設けられている。
【００１６】
また、フィールドプレート電極ＦＰＥは、詳細を後述するように、素子分離膜ＥＩ上に形成された第１フィールドプレート電極ＦＰＥ１と、層間絶縁膜ＩＮＳＬ上に形成された第２フィールドプレート電極ＦＰＥ２とを有している。そして、第１フィールドプレート電極ＦＰＥ１及び第２フィールドプレート電極ＦＰＥ２は、いずれも第１回路ＨＶＲを多重に取り囲んでいる。
【００１７】
図２は、図１に示した半導体装置ＳＤにおける信号線の接続関係を示す図である。接続用トランジスタＬＳＴのゲートは、第２回路ＬＶＲに接続している。また、接続用トランジスタＬＳＴのソースは接地されており、ドレインは第１回路ＨＶＲに接続されている。さらに、接続用トランジスタＬＳＴのドレインは、第２回路ＬＶＲの電源配線に接続している。第２回路ＬＶＲの電源配線と接続用トランジスタＬＳＴのドレインの間には、抵抗ＲＥＳ及びツェナーダイオードＺＤが並列に接続されている。この回路は、接続用トランジスタＬＳＴをＯＮ／ＯＦＦさせることによって、接続用トランジスタＬＳＴのドレイン電圧に、第１回路ＨＶＲ内の電源電圧に相当する大きさＶｃｃを有する振幅を生じさせる。例えば、第２回路ＬＶＲと第１回路ＨＶＲの間の電位差が８００Ｖで第１回路ＨＶＲの電源電圧が３０Ｖのときに、第２回路ＬＶＲから接続用トランジスタＬＳＴをＯＮ／ＯＦＦさせる信号を入力することで、接続用トランジスタＬＳＴのドレイン電圧は８３０Ｖ-８００Ｖの間で上下する。これにより、第２回路ＬＶＲの信号を第１回路ＨＶＲに伝達が可能となる。
【００１８】
図３は、図１のＡ−Ａ´断面図である。本実施形態において、半導体装置ＳＤは、ｐ型の基板ＳＵＢを用いて形成されている。基板ＳＵＢ上にはｎ型エピタキシャル層ＥＰが形成されており、エピタキシャル層ＥＰ上には層間絶縁膜ＩＮＳＬ及び配線層が形成されている。この配線層には、ドレイン配線ＩＮＣ１、ソース配線ＩＮＣ２、ゲート配線ＩＮＣ３、グランド配線ＩＮＣ４、及び第２フィールドプレート電極ＦＰＥ２が設けられている。
【００１９】
エピタキシャル層ＥＰはｎ型のエピタキシャル層であり、一部が低濃度Ｎ型領域ＬＮＩＲとなっている。そしてエピタキシャル層ＥＰのうち低濃度Ｎ型領域ＬＮＩＲとなる領域は、分離用Ｐ型領域ＰＩＲ１によって囲まれている。分離用Ｐ型領域ＰＩＲ１は、上面がエピタキシャル層ＥＰの表面に達しており、また下面が基板ＳＵＢに達している。そして分離用Ｐ型領域ＰＩＲ１の表面の一部には、高濃度Ｐ型領域ＨＰＩＲ１が形成されている。高濃度Ｐ型領域ＨＰＩＲ１は、コンタクトを介してグランド配線ＩＮＣ４に接続している。
【００２０】
また、分離用Ｐ型領域ＰＩＲ１のうち第１回路ＨＶＲに面する部分の下部は、埋込Ｎ層ＶＮＩＲによって挟まれている。埋込Ｎ層ＶＮＩＲは、低濃度Ｎ型領域ＬＮＩＲよりも不純物濃度が濃い領域であり、厚さ方向で見た場合に基板ＳＵＢの表層からエピタキシャル層ＥＰの下部に渡って形成されている。
【００２１】
またエピタキシャル層ＥＰには、接続用トランジスタＬＳＴの一部として、高濃度Ｎ型領域ＤＲＮ、Ｐ型領域ＰＩＲ２、高濃度Ｎ型領域ＳＯＵ、及び高濃度Ｐ型領域ＨＰＩＲ１が形成されている。高濃度Ｎ型領域ＤＲＮは低濃度Ｎ型領域ＬＮＩＲの表層の一部に形成されており、接続用トランジスタＬＳＴのドレインとして機能する。高濃度Ｎ型領域ＳＯＵはＰ型領域ＰＩＲ２の表層の一部に形成されており、接続用トランジスタＬＳＴのソースとして機能する。Ｐ型領域ＰＩＲ２の表層のうち高濃度Ｎ型領域ＳＯＵと高濃度Ｎ型領域ＤＲＮの間に位置する領域は、接続用トランジスタＬＳＴのチャネル領域となる。
【００２２】
そしてこのチャネル領域の上には、接続用トランジスタＬＳＴのゲート絶縁膜ＧＩＮＳ及びゲート電極ＧＥ１が形成されている。詳細には、高濃度Ｎ型領域ＤＲＮとＰ型領域ＰＩＲ２の間には、素子分離膜ＥＩが形成されている。そしてゲート絶縁膜ＧＩＮＳは、低濃度Ｎ型領域ＬＮＩＲのうちＰ型領域ＰＩＲ２と素子分離膜ＥＩの間の領域と上記したチャネル領域の上部に形成されている。また、ゲート絶縁膜ＧＩＮＳとこの素子分離膜ＥＩのうちＰ型領域ＰＩＲ２側の端部は、ゲート電極ＧＥ１によって覆われている。
【００２３】
また、素子分離膜ＥＩのうち高濃度Ｎ型領域ＤＲＮ側の端部は、電極ＧＥ２によって覆われている。電極ＧＥ２は、ゲート電極ＧＥ１と同一の材料で形成されている。なお、電極ＧＥ２は、一部が低濃度Ｎ型領域ＬＮＩＲ上に食み出しているが、この食み出している部分の下には、ゲート絶縁膜ＧＩＮＳと同様の絶縁膜が形成されている。
【００２４】
また、Ｐ型領域ＰＩＲ２の表層の一部には、高濃度Ｐ型領域ＨＰＩＲ２が形成されている。高濃度Ｐ型領域ＨＰＩＲ２及び高濃度Ｎ型領域ＳＯＵは、コンタクトを介してソース配線ＩＮＣ２に接続している。またゲート電極ＧＥ１はコンタクトを介してゲート配線ＩＮＣ３に接続しており、高濃度Ｎ型領域ＤＲＮ及び電極ＧＥ２は、コンタクトを介してドレイン配線ＩＮＣ１に接続している。
【００２５】
そして、高濃度Ｎ型領域ＤＲＮとＰ型領域ＰＩＲ２の間の素子分離膜ＥＩ上には、第１フィールドプレート電極ＦＰＥ１が形成されている。また、層間絶縁膜ＩＮＳＬ上のうちこの素子分離膜ＥＩ上に位置する部分の上には、第２フィールドプレート電極ＦＰＥ２が形成されている。なお、第２フィールドプレート電極ＦＰＥ２は、ゲート配線ＩＮＣ３とドレイン配線ＩＮＣ１の間に配置されている。
【００２６】
平面視において、第１フィールドプレート電極ＦＰＥ１及び第２フィールドプレート電極ＦＰＥ２は、いずれも、複数、互いに離間して配置されている。ただし平面視において、第１フィールドプレート電極ＦＰＥ１は第２フィールドプレート電極ＦＰＥ２の隙間を埋めるように配置されており、第２フィールドプレート電極ＦＰＥ２は第１フィールドプレート電極ＦＰＥ１の隙間を埋めるように配置されている。そして第１フィールドプレート電極ＦＰＥ１及び第２フィールドプレート電極ＦＰＥ２は、平面視で互いに重なり合っている。このため、平面視では、第１フィールドプレート電極ＦＰＥ１と第２フィールドプレート電極ＦＰＥ２の間に隙間はない。このようにすると、フィールドプレート電極ＦＰＥによる分離領域ＶＩＵ両端の電位差の緩衝効果が大きくなる。
【００２７】
図４は、図１のＢ−Ｂ´断面を示す図である。分離領域ＶＩＵには素子分離膜ＥＩが形成されている。そしてこの素子分離膜ＥＩと平面視で重なるように、第１フィールドプレート電極ＦＰＥ１及び第２フィールドプレート電極ＦＰＥ２が形成されている。分離領域ＶＩＵに位置する第１フィールドプレート電極ＦＰＥ１及び第２フィールドプレート電極ＦＰＥ２は、いずれも、第１フィールドプレート電極ＦＰＥ１及び第２フィールドプレート電極ＦＰＥ２のうち接続用トランジスタＬＳＴと重なっている部分と同様の構成を有している。
【００２８】
なお、分離領域ＶＩＵに位置する第１フィールドプレート電極ＦＰＥ１及び第２フィールドプレート電極ＦＰＥ２は、いずれも第１フィールドプレート電極ＦＰＥ１及び第２フィールドプレート電極ＦＰＥ２のうち接続用トランジスタＬＳＴと重なっている部分よりも、数が２本多くても良い。この場合、分離領域ＶＩＵは、幅方向で見た場合、接続用トランジスタＬＳＴのゲート電極ＧＥ１及び電極ＧＥ２に対応する部分のそれぞれに、追加の第１フィールドプレート電極ＦＰＥ１を有している。また分離領域ＶＩＵは、幅方向で見た場合に、接続用トランジスタＬＳＴのドレイン配線ＩＮＣ１及びゲート配線ＩＮＣ３に対応する部分のそれぞれに、追加した第２フィールドプレート電極ＦＰＥ２を有している。
【００２９】
図５は、図１のＣ−Ｃ´断面を示す図である。本実施形態において、フィールドプレート電極ＦＰＥの第１部分ＡＲＥ１と第２部分ＡＲＥ２の境界は、分離用Ｐ型領域ＰＩＲ１の上に位置している。第２部分ＡＲＥ２の端部は、分離用Ｐ型領域ＰＩＲ１上に位置していても良いが、分離用Ｐ型領域ＰＩＲ１を超えて接続用トランジスタＬＳＴと重ならないのが好ましい。
【００３０】
次に、本実施形態の製造方法について説明する。まず、基板ＳＵＢにｎ型の不純物を選択的に注入するとともに、ｐ型の不純物を選択的に注入する。これにより、埋込Ｎ層ＶＮＩＲ、及び分離用Ｐ型領域ＰＩＲ１の下部が形成される。なお、埋込Ｎ層ＶＮＩＲは、これより後に行われる熱処理工程（例えば不純物の活性化処理）により、エピタキシャル層ＥＰの下層にも拡散する。
【００３１】
ついで、基板ＳＵＢ上にエピタキシャル層ＥＰを形成する。ついで、エピタキシャル層ＥＰにｐ型の不純物を選択的に注入する。これにより、分離用Ｐ型領域ＰＩＲ１の上側及びＰ型領域ＰＩＲ２が形成される。
【００３２】
ついで、エピタキシャル層ＥＰに素子分離膜ＥＩ及びゲート絶縁膜ＧＩＮＳを形成する。ついで、素子分離膜ＥＩ上及びゲート絶縁膜ＧＩＮＳ上に導電膜（例えばポリシリコン膜）を形成し、この導電膜を選択的に除去する。これにより、ゲート電極ＧＥ１、電極ＧＥ２、及び第１フィールドプレート電極ＦＰＥ１が形成される。
【００３３】
ついで、エピタキシャル層ＥＰにｐ型の不純物を選択的に注入すると共に、ｎ型の不純物を選択的に注入する。これにより、高濃度Ｐ型領域ＨＰＩＲ１、高濃度Ｐ型領域ＨＰＩＲ２、高濃度Ｎ型領域ＳＯＵ、及び高濃度Ｎ型領域ＤＲＮが形成される。
【００３４】
ついで、エピタキシャル層ＥＰ上及び素子分離膜ＥＩ上に、層間絶縁膜ＩＮＳＬを形成する。次いで、層間絶縁膜ＩＮＳＬにコンタクトを埋め込むとともに、層間絶縁膜ＩＮＳＬ上に、ドレイン配線ＩＮＣ１、ソース配線ＩＮＣ２、ゲート配線ＩＮＣ３、グランド配線ＩＮＣ４、及び第２フィールドプレート電極ＦＰＥ２を形成する。これらは、例えばＡｌにより形成されるが、他の導電材料により形成されてもよい。
【００３５】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、第１回路ＨＶＲは分離領域ＶＩＵによって囲まれている。そして分離領域ＶＩＵは、フィールドプレート電極ＦＰＥを有している。このため、第１回路ＨＶＲの電源電位が高くても、第１回路ＨＶＲと第２回路ＬＶＲを電気的に分離することができる。
【００３６】
また、フィールドプレート電極ＦＰＥは、接続用トランジスタＬＳＴ上に位置する部分を含む第１部分ＡＲＥ１と、それ以外の第２部分ＡＲＥ２とに分断されている。フィールドプレート電極ＦＰＥの電位は、フローティング電極なのでフィールドプレート直下のエピタキシャル層ＥＰの電位との容量結合によって決まる。そのため、接続用トランジスタＬＳＴが動作し、ＬＳＴのドレイン電圧が第１回路ＨＶＲの電源電圧Ｖｃｃ分低下したとき、接続用トランジスタＬＳＴのエピタキシャル層ＬＮＩＲと分離領域ＶＩＵのエピタキシャル層ＥＰとの間の電位差はＶｃｃ相当生じている。しかし、フィールドプレート電極ＦＰＥは、接続用トランジスタＬＳＴ上に位置する部分を含む第１部分ＡＲＥ１と、それ以外の第２部分ＡＲＥ２とに分断されているため、フィールドプレート電極ＦＰＥの第１部分ＡＲＥ１の電位が上がることを抑制できる。これにより、フィールドプレート電極ＦＰＥの第１部分ＡＲＥ１をゲート電極とする寄生ＭＯＳトランジスタが動作することを抑制できる。
【００３７】
この効果は、第１部分ＡＲＥ１のうち接続用トランジスタＬＳＴから食み出している部分が小さくなるほど大きくなる。このため、本実施形態のように、第１部分ＡＲＥ１と第２部分ＡＲＥ２の境界を、第１回路ＨＶＲのうち接続用トランジスタＬＳＴが設けられた一辺に沿った部分に設けると、上記した効果が大きくなる。また、第１部分ＡＲＥ１と第２部分ＡＲＥ２の境界を、接続用トランジスタＬＳＴと分離領域ＶＩＵの境界上に位置させると、さらに効果が大きくなる。
【００３８】
図６は、接続用トランジスタＬＳＴ内のエピタキシャル層ＥＰ（低濃度Ｎ型領域ＬＮＩＲ）と分離領域ＶＩＵ内のエピタキシャル層ＥＰの電位差と、これら２つのエピタキシャル層ＥＰ間を流れる電流量（すなわちリーク電流量）との関係を実際のデバイスで電気測定した結果を示している。比較例として、第１部分ＡＲＥ１と第２部分ＡＲＥ２を分断しない半導体装置を用いた。なお、この半導体装置は、分離用Ｐ型領域ＰＩＲ１の幅を５μｍとして、第１フィールドプレート電極ＦＰＥ１における第１部分ＡＲＥ１と第２部分ＡＲＥ２の間隔を１０μｍとして、第２フィールドプレート電極ＦＰＥ２における第１部分ＡＲＥ１と第２部分ＡＲＥ２の間隔を２μｍとした。この図から、本実施形態に示した構造にすることで、リーク電流量が大幅に少なくなることが示された。
【００３９】
（第２の実施形態）
図７は、第２の実施形態に係る半導体装置ＳＤの構成を示す平面図である。図８は、図７のＣ−Ｃ´断面を示す図である。本実施形態に係る半導体装置ＳＤは、フィールドプレート電極ＦＰＥの第１部分ＡＲＥ１と第２部分ＡＲＥ２の境界が分離領域ＶＩＵ上に位置している点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。具体的には、第１部分ＡＲＥ１の端部は分離用Ｐ型領域ＰＩＲ１上を覆っていることが望ましく、分離用領域ＶＩＵ上はあまり覆っていないことが望ましい。
【００４０】
図９は、本実施形態における、接続用トランジスタＬＳＴ内のエピタキシャル層ＥＰ（低濃度Ｎ型領域ＬＮＩＲ）と分離領域ＶＩＵ内のエピタキシャル層ＥＰの電位差と、これら２つのエピタキシャル層ＥＰ間を流れる電流量（すなわちリーク電流量）との関係を示している。比較例として、第１部分ＡＲＥ１と第２部分ＡＲＥ２を分断しない半導体装置を用いた。電気測定の条件は、図６と同様である。この図から、本実施形態に示した構造によっても、リーク電流量が大幅に少なくなることが分かる。
【００４１】
なお、上記した各実施形態では、基板ＳＵＢとしてｐ型の半導体基板を用いたが、基板ＳＵＢはｎ型の半導体基板であっても良い。この場合、上記した各領域の導電型は全て逆になる。
【００４２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００４３】
ＡＲＥ１ 第１部分
ＡＲＥ２ 第２部分
ＤＲＮ 高濃度Ｎ型領域
ＥＩ 素子分離膜
ＥＰ ｎ型エピタキシャル層
ＥＰ エピタキシャル層
ＦＰＥ フィールドプレート電極
ＦＰＥ１ 第１フィールドプレート電極
ＦＰＥ２ 第２フィールドプレート電極
ＧＥ１ ゲート電極
ＧＥ２ 電極
ＧＩＮＳ ゲート絶縁膜
ＨＰＩＲ１ 高濃度Ｐ型領域
ＨＰＩＲ２ 高濃度Ｐ型領域
ＨＶＲ 第１回路
ＩＮＣ１ ドレイン配線
ＩＮＣ２ ソース配線
ＩＮＣ３ ゲート配線
ＩＮＣ４ グランド配線
ＩＮＳＬ 層間絶縁膜
ＬＮＩＲ 低濃度Ｎ型領域
ＬＳＴ 接続用トランジスタ
ＬＶＲ 第２回路
ＰＩＲ１ 分離用Ｐ型領域
ＰＩＲ２ Ｐ型領域
ＲＥＳ 抵抗
ＳＤ 半導体装置
ＳＯＵ 高濃度Ｎ型領域
ＳＵＢ 基板
ＶＩＵ 分離領域
ＶＮＩＲ 埋込Ｎ層
ＺＤ ツェナーダイオード
【図１】
2014120535.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2014120535.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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