(57)【要約】【課題】通信ドライバ回路間に生じる寄生インピーダンスを低減でき、なおかつ当該寄生インピーダンスをより簡単に把握できる積層ＬＳＩチップを提供する。【解決手段】積層ＬＳＩチップ１１の各ＬＳＩチップ１０は、貫通電極２０を通じてＬＳＩチップ１０間の通信を行うための双方向の通信ドライバ回路５１を貫通電極２０毎に有している。通信ドライバ回路５１は、チップ中央領域Ｐ内であって、対応する貫通電極２０の近傍に配置されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
チップ中央領域に複数の貫通電極を有し、複数のＬＳＩチップが積層されて構成された積層ＬＳＩチップであって、
各ＬＳＩチップは、貫通電極を通じてＬＳＩチップ間の通信を行うための双方向の通信ドライバ回路を貫通電極毎に有し、
前記通信ドライバ回路は、前記チップ中央領域内であって、対応する貫通電極の近傍に配置されている、積層ＬＳＩチップ。
【請求項２】
前記貫通電極は、平面から見て縦横のマトリクス状に配置され、
前記各通信ドライバ回路は、前記貫通電極の配列に沿った直線上であって、対応する貫通電極に対して同じ側の近傍に配置されている、請求項１に記載の積層ＬＳＩチップ。
【請求項３】
前記配列上で隣り合う貫通電極の間に配置された通信ドライバ回路は、当該隣り合う貫通電極の中央に位置している、請求項２に記載の積層ＬＳＩチップ。
【請求項４】
前記貫通電極は、平面から見て縦横のマトリクス状に配置され、
前記各通信ドライバ回路は、配列された貫通電極を斜め方向に結ぶ直線上であって、対応する貫通電極に対して同じ側の近傍に配置されている、請求項１に記載の積層ＬＳＩチップ。
【請求項５】
前記各通信ドライバ回路は、近接する４つの貫通電極の間の中央に位置している、請求項４に記載の積層ＬＳＩチップ。
【請求項６】
前記貫通電極は、平面から見て縦横のマトリクス状に配置され、
前記近接する４つの貫通電極の各通信ドライバ回路は、当該４つの貫通電極の間の中央にまとめて位置している、請求項１に記載の積層ＬＳＩチップ。
【請求項７】
前記各ＬＳＩチップにおける貫通電極を構成するビアとそのビア孔の側壁面との間には、有機樹脂の絶縁膜が形成されている、請求項１〜６のいずれかに記載の積層ＬＳＩチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップ中央領域に複数の貫通電極を有し、複数のＬＳＩチップが積層されて構成された積層ＬＳＩチップに関する。
【背景技術】
【０００２】
半導体装置の高集積化を図るため、複数のＬＳＩチップを積層して積層ＬＳＩチップを構成する３次元実装技術が開発されている。この３次元実装技術の一つとして、積層ＬＳＩチップにおける各層のＬＳＩチップを縦方向（つまりチップ厚み方向）に貫通し通信バスとして機能する貫通電極を、チップ平面の中央領域にて複数並列配置させることが既に提案されている（特許文献１参照）。これによれば、チップ中央領域に集約された貫通電極は、例えば、超並列システムバスを構成して、低消費電力システムを実現することができる。
【０００３】
また、貫通電極を通じて各層のＬＳＩチップ間の通信を行うため、複数の層のＬＳＩチップには通信ドライバ回路が設けられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１５６５６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上述のような積層ＬＳＩチップにおいて、複数の通信ドライバ回路の間には、各層の貫通電極を構成するビアや、上下層のビア同士を接続するバンプ等により、通信の負荷となる独自の寄生インピーダンスが発生する。
【０００６】
上述の寄生インピーダンスは、積層ＬＳＩチップの消費電力や回路遅延時間などに大きく影響するものであり、その低減が求められている。しかし、積層ＬＳＩチップの低消費電力化、高速通信化が進められる近年において、その低減が十分に達成されていない。また、寄生インピーダンスを考慮した回路設計を行うにあたり、寄生インピーダンスを把握する必要があるが、その計算が複雑で把握が難しい。
【０００７】
本発明はかかる点に鑑みてなされたものであり、上述のような通信ドライバ回路間の寄生インピーダンスを低減でき、なおかつその通信ドライバ回路間の寄生インピーダンスをより簡単に把握できる積層ＬＳＩチップを提供することをその目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するための本発明は、チップ中央領域に複数の貫通電極を有し、複数のＬＳＩチップが積層されて構成された積層ＬＳＩチップであって、各ＬＳＩチップは、貫通電極を通じてＬＳＩチップ間の通信を行うための双方向の通信ドライバ回路を貫通電極毎に有し、前記通信ドライバ回路は、前記チップ中央領域内であって、対応する貫通電極の近傍に配置されている、積層ＬＳＩチップである。
【０００９】
前記貫通電極は、平面から見て縦横のマトリクス状に配置され、前記各通信ドライバ回路は、前記貫通電極の配列に沿った直線上であって、対応する貫通電極に対して同じ側の近傍に配置されていてもよい。
【００１０】
前記配列上で隣り合う貫通電極の間に配置された通信ドライバ回路は、当該隣り合う貫通電極の中央に位置していてもよい。
【００１１】
また、前記各通信ドライバ回路は、配列された貫通電極を斜め方向に結ぶ直線上であって、対応する貫通電極に対して同じ側の近傍に配置されていてもよい。
【００１２】
またさらに、前記各通信ドライバ回路は、近接する４つの貫通電極の間の中央に位置していてもよい。
【００１３】
また、前記貫通電極は、平面から見て縦横のマトリクス状に配置され、前記近接する４つの貫通電極の各通信ドライバ回路は、当該４つの貫通電極の間の中央にまとめて位置していてもよい。
【００１４】
前記各ＬＳＩチップにおける貫通電極を構成するビアとそのビア孔の側壁面との間には、有機樹脂の絶縁膜が形成されていてもよい。
【図面の簡単な説明】
【００１５】
【図１】積層ＬＳＩチップを有する半導体装置の構成を示す模式図である。
【図２】積層ＬＳＩチップの構成と、寄生インピーダンスの構成を示す模式図である。
【図３】通信ドライバ回路と貫通電極の配置例を示す説明図である。
【図４】通信ドライバ回路と貫通電極の距離を示す説明図である。
【図５】通信ドライバ回路と貫通電極の他の配置例を示す説明図である。
【図６】通信ドライバ回路と貫通電極の距離を示す説明図である。
【図７】通信ドライバ回路と貫通電極の他の配置例を示す説明図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して、本発明の一実施形態について説明する。図１は、積層ＬＳＩチップを実装した半導体装置１の構成の一例を示す模式図である。
【００１７】
図１に示すように半導体装置１は、複数のＬＳＩチップ１０を積層してなる積層ＬＳＩチップ１１と、積層ＬＳＩチップ１１をインターポーザ１２を介して支持するパッケージ基板１３を有している。
【００１８】
積層ＬＳＩチップ１１は、チップ中央領域（ＴＳＶ配置領域）Ｐに、各層のＬＳＩチップ１０を縦方向に貫通する、通信バスとしての複数、好ましくは数十、数百、数千といった単位の多数の貫通電極２０を有している。貫通電極２０は、各ＬＳＩチップ１０内を上下に貫通するＴＳＶ(Through silicon via)などのビア３０が縦方向直線上に互いに整列し、ビア３０が上下ＬＳＩチップ１０間でバンプ３１により接合されて構成されている。貫通電極２０の下端、つまり最下層のビア３０は、最下層のバンプ３１を介してインターポーザ１２の電極に電気的に接続されている。これらチップ中央領域に集中して多数並列に形成された貫通電極２０は、例えば、超並列システムバスを構成して、低消費電力システムを実現している。
【００１９】
上記インターポーザ１２とパッケージ基板１３は、バンプ３１により電気的に接続されており、各ＬＳＩチップ１０間の隙間と、最下層のＬＳＩチップ１０とインターポーザ１２の隙間には、外気を遮断して信頼性を向上するため、絶縁性があり熱伝導性が低いアンダーフィル樹脂などの充填剤が充填されている。
【００２０】
各ＬＳＩチップ１０は、例えば図２に示すようにチップ基板４０に形成されたビア孔４１内に導体のビア３０が埋め込まれ、ビア３０とビア孔４１の側壁面との間に絶縁膜４２が形成されている。ビア３０の上下端面には、ビア３０を覆うパット電極４３が形成され、上下に隣り合うＬＳＩチップ１０のパット電極４３同士がバンプ３１により接合されている。絶縁膜４２には、酸化シリコン、窒化シリコンなど無機絶縁膜、および、パリレン、ポリイミド、シリコン樹脂、BCBなどの有機樹脂膜が用いられている。有機樹脂膜は、内部応力低減の観点でより望ましい。
【００２１】
図１に示すように各ＬＳＩチップ１０のビア３０のあるチップ中央領域Ｐには、通信インターフェイスチップ５０が設けられている。通信インターフェイスチップ５０には、図２に示すように貫通電極２０を通じて各ＬＳＩチップ１０間の通信を行うための双方向の通信ドライバ回路５１が設けられている。通信ドライバ回路５１は、貫通電極２０（ビア３０）毎に設けられている。通信ドライバ回路５１は、対応する貫通電極２０の近傍、例えば貫通電極２０から貫通電極２０の配列ピッチ間隔の２倍以内、より好ましくは１倍以内に配置されている。
【００２２】
図３に例示するように、貫通電極２０（ビア３０）やパット電極４３は、平面から見て縦横に並べられたマトリクス状に配置されている。通信ドライバ回路５１は、貫通電極２０の縦横の配列に沿った直線上であって、対応する貫通電極２０に対して同じ側（図３では紙面下側）の近傍に配置されている。この貫通電極２０及び通信ドライバ回路５１からなる列同士の間には、通信インターフェイスチップ５０の外部に通じる配線領域Ｔ１が形成される。
【００２３】
また、図４に示す通信ドライバ回路５１と、それに対応する貫通電極２０との距離Ｄ１は、全て同じになるように設定されている。また、例えば通信ドライバ回路５１は、その両側に隣り合う貫通電極２０の中央に位置している。
【００２４】
以上のように構成された積層ＬＳＩチップ１１において、任意のＬＳＩチップ１０間で通信が行われる場合には、例えば図２に示すように第ｎ層のＬＳＩチップ１０の通信ドライバ回路５１から信号が出力されると、当該信号は、例えば第ｎ層のＬＳＩチップ１０のパット電極４３から貫通電極２０のビア３０、バンプ３１、第ｎ−１層のＬＳＩチップ１０のビア３０、バンプ３１等を順に通り、通信先の例えば第ｋ層のＬＳＩチップ１０のパット電極４３から通信ドライバ回路５１に送られる。
【００２５】
このとき、送信元と送信先の通信ドライバ回路５１の間には、通信バス上にある各ＬＳＩチップ１０の例えばビア３０の抵抗Ｒ１、ＬＳＩチップ１０間のバンプ３１の抵抗Ｒ２、絶縁膜４２の静電容量Ｃ１等を含む、負荷としての寄生インピーダンスＩが生じるが、通信ドライバ回路５１が貫通電極２０の近傍に配置されているため、通信ドライバ回路５１とビア３０の間のインピーダンスが極めて小さく、無視できる程度になる。
【００２６】
したがって、本実施の形態によれば、送信元と送信先の通信ドライバ回路５１間に生じる寄生インピーダンスＩを低減できる。また、通信ドライバ回路５１と貫通電極２０との間の寄生インピーダンスを考慮する必要がないので、寄生インピーダンスＩの計算が単純になり、寄生インピーダンスＩをより簡単に把握できる。
【００２７】
すなわち、本発明によれば、通信ドライバ回路５１間に生じる寄生インピーダンスＩを低減できるので、積層ＬＳＩチップ１１の低消費電力化、高速通信化が図られる。また、寄生インピーダンスＩをより簡単に把握できるので、積層ＬＳＩチップ１１の回路設計を簡単に行うことができる。
【００２８】
また例えば、通信ドライバ回路５１は、貫通電極２０の配列に沿った直線上であって、対応する貫通電極２０に対してそれぞれ同じ側の近傍に配置されているので、その横方向位置にて各ビア３０やパット電極４３から通信インターフェイスチップ５０の外側に配線するための配線領域Ｔ１を確保できる。図３の例では平面視で貫通電極２０の下側に各通信ドライバ回路５１が配置されているが、勿論この位置に限定されず、貫通電極２０、パッド電極４３及び通信ドライバ５１でなる一セットが複数直線上に設けられた配列（図３の例では平面視縦方向の列）の近傍領域に、各セット用の複数列の配線領域Ｔ１を確保できれば良い。
【００２９】
また、例えば図４に示すように、通信ドライバ回路５１と、それに対応する貫通電極２０との距離Ｄ１は、全て同じになるように設定することができ、これにより、各層における通信ドライバ回路５１と貫通電極２０との距離を最短かつ一定にして、通信ドライバ回路５１の負荷インピーダンスを考慮した回路設計をより一層単純化させ、電力消費も最小化させることができる。なお、通信ドライバ回路５１は、ＴＳＶ配置領域より外側に配置するのが一般的である。その場合は、通信ドライバ回路５１と貫通電極２０の距離は、離れた状態となり、通信ドライバ回路５１の負荷となる配線容量について、最長配線の値を想定して、通信ドライバ回路５１を設計する必要がある。駆動能力の大きい通信ドライバ回路５１を採用する必要があるため、無駄に電力を消費する設計となる。
【００３０】
さらには、配列上で隣り合う貫通電極２０の間に配置された通信ドライバ回路５１を、その隣り合う貫通電極２０間の中央位置に配置させることで、隣り合う貫通電極２０間の空き領域を有効に活用して、通信ドライバ回路５１の配置を実施するとともに、ＴＳＶ配置領域より外側にある回路から個々の貫通電極２０（ビア３０）への配線領域を確保しやすくなる。
【００３１】
この通信ドライバ回路５１は、図３の配置例とは異なり、図５に示すようにマトリクス状に配列された貫通電極２０を斜め方向に結ぶ直線を採り、この直線上であって対応する貫通電極２０に対して同じ側（図５では平面視右斜め下側であるが勿論これに限定されない）の近傍に配置されていてもよい。この場合にも、例えば通信ドライバ回路５１とそれに対応する貫通電極２０との距離Ｄ２（図６に示す）を全て同じ距離に設定することができ、また、近接する４つの貫通電極２０から見て通信ドライバ回路５１を当該４つの貫通電極２０の中央位置に配置させることができる。
【００３２】
この例によれば、例えば図５に示すように各ビア３０やパット電極４３から通信インターフェイスチップ５０の外側に配線するための斜め方向の配線領域Ｔ２を確保できる。また、各層における通信ドライバ回路５１と貫通電極２０との距離を一定にして、負荷インピーダンスを考慮した通信ドライバ回路の設計をより一層単純化させることができ、さらには、それを取り囲む４つの貫通電極２０の中央位置にて通信ドライバ回路５１をより一層容易に配置且つ配線させることができるようになる。
【００３３】
上述のように貫通電極２０が平面から見てマトリクス状に配置されている場合に、近接する４つの貫通電極２０の各通信ドライバ回路５１が、図７に示すように４つの貫通電極２０の間の中央にまとめて位置していてもよい。かかる場合も、各貫通電極２０からインターフェイスチップ５０の外部に繋がる配線領域を確保しやすくなる。
【００３４】
上述した通信ドライバ回路５１の各種配置以外にも、例えば、導体ビア３０とビア孔４１の側壁面との間に設けられる絶縁膜４２に柔軟な有機樹脂を用いることで、貫通電極２０の内部応力を低減でき、これにより、通信ドライバ回路５１を貫通電極２０の近傍に適切に設けることができる。なお、貫通電極２０の内部応力が大きい場合は、貫通電極２０の周辺に配置されたトランジスタの特性が変動するため、貫通電極２０から一定の距離の範囲をトランジスタの配置を禁止する領域（Deep Out Zone）とするのが一般的である。一方、貫通電極２０の内部応力が小さければ、トランジスタの特性に影響を与えないで、貫通電極２０の近傍にトランジスタを配置することが可能となる。
【００３５】
以上、添付図面を参照しながら本発明の好適な実施の形態について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【００３６】
例えば本実施の形態における半導体装置１、積層ＬＳＩチップ１１、ＬＳＩチップ１０等は他の構成のものであっても本発明は適用できる。
【符号の説明】
【００３７】
１  半導体装置
１０  ＬＳＩチップ
１１  積層ＬＳＩチップ
２０  貫通電極
３０  ビア
３１  バンプ
４０  チップ基板
４１  ビア孔
４２  絶縁膜
４３  パット電極
５０  通信インターフェイスチップ
５１  通信ドライバ回路
Ｐ  チップ中央領域
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図１】
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