(57)【要約】【課題】電圧の出力側からコイルへの電流の逆流を防止することができ、電力の損失が小さい変換装置の提供。【解決手段】変換装置１では、ＦＥＴ１１のソース、及び、ＦＥＴ１２のドレインがコイルＬ１の一端に接続され、ＦＥＴ１３のソース、及び、ＦＥＴ１４のドレインがコイルＬ１の他端に接続されている。ＦＥＴ１２，１４夫々のソースは互いに接続されている。ダイオードＤ３のカソード及びアノード夫々は、ＦＥＴ１３のドレイン及びソースに接続されている。ＦＥＴ１１，１２，１３，１４はスイッチとして機能し、ＦＥＴ１１，１２，１３，１４を各別にオン／オフすることによってバッテリ３が印加した電圧を変換する。電圧変換を終了する場合、ＦＥＴ１３のオフを維持し、ＦＥＴ１３のオフを維持している間に、ＦＥＴ１３のドレインから蓄電池４を介してＦＥＴ１４のソースに流れる電流を減少させる。【選択図】図１
2014217261.tif 000002
【特許請求の範囲】
【請求項１】
夫々の一端がコイルの一端に接続されている第１及び第２スイッチと、一端が前記コイルの他端に接続されている第３スイッチと、前記コイル及び第２スイッチ夫々の他端間に接続されている第４スイッチとを各別にオン／オフすることによって、前記第１及び第２スイッチ夫々の他端間に印加された電圧を変換する変換装置において、
アノード及びカソード夫々が前記第３スイッチの一端及び他端に接続されているダイオードと、
前記電圧の変換を終了する場合に、前記第３スイッチのオフを維持する維持手段とを備え、
該維持手段が前記第３スイッチのオフを維持している間に、前記第３スイッチの他端と前記第４スイッチの前記第２スイッチ側の一端との間に流れる電流を減少させるように構成してあること
を特徴とする変換装置。
【請求項２】
前記第１及び第２スイッチを相補的にオン／オフする第１オン／オフ手段と、
前記第３及び第４スイッチを相補的にオン／オフする第２オン／オフ手段と、
前記電流に係る値の大小に応じて前記第１スイッチのオン／オフのデューティを小大に調整する第１調整手段と、
前記電流に係る値の大小に応じて前記第４スイッチのオン／オフのデューティを小大に調整する第２調整手段と
を備え、
前記維持手段は、前記電圧の変圧を終了する場合に、前記第２オン／オフ手段が行う前記第３及び第４スイッチの相補的なオン／オフよりも優先して前記第３スイッチのオフを維持し、
前記第１及び第４スイッチ夫々のオン／オフのデューティを小さくすることによって前記電流を減少させるように構成してあること
を特徴とする請求項１に記載の変換装置。
【請求項３】
前記変換が終了している期間、第１及び第３スイッチ夫々をオフに維持するように構成してあること
を特徴とする請求項１又は請求項２に記載の変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、印加された電圧の昇圧及び降圧を行い、該電圧を変換する変換装置に関する。
【背景技術】
【０００２】
現在、バッテリの他に蓄電池が搭載されている車両が普及しており、このような車両には、バッテリの出力電圧の昇圧及び降圧を行って出力電圧を変換し、変換した電圧を蓄電池に印加する変換装置が搭載されている。
【０００３】
従来の変換装置として、夫々の一端がコイルの一端に接続されている第１及び第２スイッチと、一端がコイルの他端に接続されている第３スイッチと、コイル及び第２スイッチ夫々の他端間に接続されている第４スイッチとを各別にオン／オフすることによって、第１及び第２スイッチ夫々の一端間の電圧を変換する変換装置がある。
【０００４】
この従来の変換装置では、第１及び第２スイッチの他端間にバッテリが接続され、第３及び第４スイッチの他端間に蓄電池が接続されており、第１、第２、第３及び第４スイッチを各別にオン／オフすることによって、バッテリの出力電圧が変換され、変換された電圧が蓄電池に出力される。
【０００５】
バッテリの出力電圧を降圧する場合、第３及び第４スイッチ夫々をオン及びオフに維持した状態で、第１及び第２スイッチ夫々がオン及びオフである状態と、第１及び第２スイッチ夫々がオフ及びオンである状態とを交互に遷移させる。
【０００６】
ここで、バッテリの出力電圧を降圧するために第２スイッチをオンにした場合、蓄電池から、即ち、電圧の出力側からコイルへ電流が流れ、バッテリの出力電圧が適正に変換されない虞がある。このように、電圧の出力側からコイルへの電流の逆流を防止することができる変換装置が特許文献１に開示されている。
【０００７】
特許文献１の変換装置では、第１、第２、第３及び第４スイッチに半導体スイッチが用いられており、第１、第２、第３及び第４スイッチ夫々の両端子間には寄生ダイオードが接続されている。１つの寄生ダイオードにおいて、アノードは第３スイッチの一端に接続され、カソードは第３スイッチの他端に接続されている。
【０００８】
特許文献１に記載の変換装置では、バッテリの出力電圧を降圧する場合、第３スイッチをオフに維持した状態で第１、第２及び第４スイッチを各別にオン／オフすることによって出力電圧を変換する。このため、寄生ダイオードによって蓄電池からバッテリへの電流の逆流が防止される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１２−２０５４２７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に記載の変換装置では、バッテリの出力電圧を変換している間、寄生ダイオードを介して電流が蓄電池に流れ続けているため、寄生ダイオードの電圧降下による電力の損失が大きいという問題点がある。
【００１１】
本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、電圧の印加側からコイルへ十分な電流が流れている間には電圧の出力側からコイルに電流が逆流することはないことに着眼して、電圧の出力側からコイルへの電流の逆流を防止することができ、電力の損失が小さい変換装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明に係る変換装置は、夫々の一端がコイルの一端に接続されている第１及び第２スイッチと、一端が前記コイルの他端に接続されている第３スイッチと、前記コイル及び第２スイッチ夫々の他端間に接続されている第４スイッチとを各別にオン／オフすることによって、前記第１及び第２スイッチ夫々の他端間に印加された電圧を変換する変換装置において、アノード及びカソード夫々が前記第３スイッチの一端及び他端に接続されているダイオードと、前記電圧の変換を終了する場合に、前記第３スイッチのオフを維持する維持手段とを備え、該維持手段が前記第３スイッチのオフを維持している間に、前記第３スイッチの他端と前記第４スイッチの前記第２スイッチ側の一端との間に流れる電流を減少させるように構成してあることを特徴とする。
【００１３】
本発明にあっては、コイルの一端に第１及び第２スイッチ夫々の一端が接続され、コイルの他端に第３及び第４スイッチ夫々の一端が接続され、第２及び第４スイッチ夫々の他端が接続されている。また、ダイオードのアノード及びカソード夫々は、第３スイッチの一端及び他端に接続されている。
【００１４】
例えば、第１及び第２スイッチ夫々の他端間にバッテリが接続され、第３及び第４スイッチ夫々の他端間に蓄電池が接続されている場合、第１、第２、第３及び第４スイッチをオン／オフすることによって、バッテリの出力電圧を変換し、変換した電圧を蓄電池に出力する。
【００１５】
第１、第２、第３及び第４スイッチを各別にオン／オフすることによって、第１及び第２スイッチ夫々の他端間に印加された電圧を変換している間、バッテリ、即ち、電圧の印加側からコイルに十分な電流が流れている。このため、第２及び第３スイッチがオンであっても、電流が電圧の出力側からコイルに流れることはなく、更に、ダイオードを介して電流が流れないため、電力の損失は小さい。
【００１６】
第１及び第２スイッチ夫々の他端間に印加された電圧の変換を終了する場合、第３スイッチのオフを維持する。第３スイッチのオフを維持することによって、蓄電池、即ち、電圧の出力側からコイルへの電流の逆流を防止している間に、第３スイッチの他端と第４スイッチの第２スイッチ側の一端との間に流れる電流を減少させる。これにより、電圧の印加側からコイルへ流れる電流を減らして電圧変換を終了する場合であっても、電流が電圧の出力側からコイルへ逆流することはない。
【００１７】
本発明に係る変換装置は、前記第１及び第２スイッチを相補的にオン／オフする第１オン／オフ手段と、前記第３及び第４スイッチを相補的にオン／オフする第２オン／オフ手段と、前記電流に係る値の大小に応じて前記第１スイッチのオン／オフのデューティを小大に調整する第１調整手段と、前記電流に係る値の大小に応じて前記第４スイッチのオン／オフのデューティを小大に調整する第２調整手段とを備え、前記維持手段は、前記電圧の変圧を終了する場合に、前記第２オン／オフ手段が行う前記第３及び第４スイッチの相補的なオン／オフよりも優先して前記第３スイッチのオフを維持し、前記第１及び第４スイッチ夫々のオン／オフのデューティを小さくすることによって前記電流を減少させるように構成してあることを特徴とする。
【００１８】
本発明にあっては、第１及び第２スイッチを相補的にオン／オフし、第３及び第４スイッチを相補的にオン／オフする。例えば、第１及び第２スイッチ夫々の他端間にバッテリが接続され、第３及び第４スイッチ夫々の他端間に蓄電池が接続されている場合、第１及び第２スイッチ夫々がオン及びオフであるとき、コイルに電流が流れ、コイルにエネルギーが蓄積される。そして、第１及び第２スイッチ夫々がオン及びオフである状態から第１及び第２スイッチ夫々がオフ及びオンである状態に切替わったとき、コイルに流れる電流が途絶える。コイルは、自身に流れる電流を維持すべく、蓄積されたエネルギーを放出し、コイルから蓄電池へ電流が流れる。放出によってコイルのエネルギーが減少するにつれて、第３スイッチの他端と第４スイッチの第２スイッチ側の一端との間に流れる電流が減少し、バッテリが印加した電圧が降圧され、変換される。このとき、降圧幅は、第１スイッチのオン／オフのデューティが小さい程大きい。変換された電圧は蓄電池に印加される。
【００１９】
また、第３及び第４スイッチ夫々がオフ及びオンであるとき、バッテリからコイルに多量の電流が流れ、コイルにエネルギーが蓄積される。そして、第３及び第４スイッチ夫々がオフ及びオンである状態から第３及び第４スイッチ夫々がオン及びオフである状態に切替わったとき、蓄電池を経由するため、コイルに流れる電流は低下する。このとき、コイルは自身に流れる電流を維持すべく、蓄積されたエネルギーを放出して、第１スイッチ側のコイルの一端における電圧を基準として、第３スイッチ側の他端における電圧を昇圧する。これにより、バッテリが印加した電圧は昇圧され、変換される。このとき、昇圧幅は、第４スイッチのオン／オフのデューティが小さい程小さい。変換された電圧は蓄電池へ印加される。
【００２０】
第１及び第４スイッチ夫々のオン／オフのデューティは、第３スイッチの他端と第４スイッチの第２スイッチ側の一端との間に流れる電流に係る値の大小に応じて小大に調整する。これにより、第３スイッチの他端と第４スイッチの第２スイッチ側の一端との間に流れる電流が大きい程、第１及び第４スイッチ夫々のオン／オフのデューティは小さくなって、バッテリが印加した電圧の降圧幅が大きくなり、昇圧幅が小さくなる。これにより、第３スイッチの他端と第４スイッチの第２スイッチ側の一端との間に流れる電流が小さくなる。また、第３スイッチの他端と第４スイッチの第２スイッチ側の一端との間に流れる電流が小さい程、第１及び第４スイッチ夫々のオン／オフのデューティは大きくなって、バッテリが印加した電圧の降圧幅が小さくなり、昇圧幅が大きくなる。これにより、第３スイッチの他端と第４スイッチの第２スイッチ側の一端との間に流れる電流が大きくなる。従って、第３スイッチの他端と第４スイッチの第２スイッチ側の一端との間に流れる電流が一定に保たれる。
【００２１】
電圧の変圧を終了する場合、第３及び第４スイッチの相補的なオン／オフよりも優先して第３スイッチのオンを維持され、第３スイッチがオフである状態で、第４スイッチはオン／オフされる。そして、第１及び第４スイッチ夫々のオン／オフのデューティを小さくすることによって、該電流は前述したように減少する。
【００２２】
本発明に係る変換装置は、前記変換が終了している期間、第１及び第３スイッチ夫々をオフに維持するように構成してあることを特徴とする。
【００２３】
本発明にあっては、電圧の変換を終了している期間、第１及び第３スイッチ夫々をオフに維持するので、電圧の印加側及び出力側からコイルへ電流が流れることが防止され、電圧の出力側からコイルへの電流の逆流が防止される。
【発明の効果】
【００２４】
本発明によれば、第１、第２、第３及び第４スイッチを各別にオン／オフすることによって電圧を変換し、電圧の変換を終了する場合に、第３スイッチをオフに維持した状態で第３スイッチの一端と、第４スイッチの第２スイッチ側の一端との間に流れる電流を減少させるので、電圧の出力側からコイルへの電流の逆流を防止することができ、電力の損失が小さい。
【図面の簡単な説明】
【００２５】
【図１】実施の形態１における変換装置の回路図である。
【図２】変換装置の動作を説明するためのタイミングチャートである。
【図３】帰還回路の回路図である。
【図４】変換装置による電圧変換の終了動作を説明するためのタイミングチャートである。
【図５】実施の形態２における変換装置の回路図である。
【発明を実施するための形態】
【００２６】
以下、本発明をその実施の形態を示す図面に基づいて詳述する。
（実施の形態１）
図１は実施の形態１における変換装置１の回路図である。この変換装置１は、好適に車両に搭載され、バッテリ３の正極端子及び負極端子と、蓄電池４の正極端子及び負極端子とに各別に接続されている。変換装置１は、バッテリ３によって印加された電圧の昇圧及び降圧を行って該電圧を変換し、変換した電圧を蓄電池４に印加する。これにより、蓄電池４が充電される。
【００２７】
変換装置１は、Ｎチャネル型のＦＥＴ（Field Effect Transistor）１１，１２，１３，１４、差動増幅器１５、帰還回路１６、制御部１７、反転器１８，１９、遅延器２０，２１，２２，２３、ＡＮＤ回路２４、コンデンサＣ１、ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４、コイルＬ１及び抵抗Ｒ１を備える。
【００２８】
ＦＥＴ１１のドレインはバッテリ３の正極端子に接続され、ＦＥＴ１２のソースはバッテリ３の負極端子に接続されている。ＦＥＴ１１のソース、及び、ＦＥＴ１２のドレインはコイルＬ１の一端に接続されている。コイルＬ１の他端にはＦＥＴ１３のソース、及び、ＦＥＴ１４のドレインが接続されており、ＦＥＴ１２，１４夫々のソースは互いに接続されている。このように、ＦＥＴ１４は、コイルＬ１の他端、及び、ＦＥＴ１２のソース間に接続されている。
【００２９】
ＦＥＴ１１，１２，１３，１４夫々のドレインには、ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４のカソードが接続されており、ＦＥＴ１１，１２，１３，１４夫々のソースには、ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４のアノードが接続されている。ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４夫々は、ＦＥＴ１１，１２，１３，１４の寄生ダイオードである。
【００３０】
ＦＥＴ１３のドレインには、更に、コンデンサＣ１及び抵抗Ｒ１の一端が接続されており、抵抗Ｒ１の他端には蓄電池４の正極端子が接続されている。ＦＥＴ１４のソースには、更に、コンデンサＣ１の他端、及び、蓄電池４の負極端子が接続されている。抵抗Ｒ１の一端及び他端夫々には、差動増幅器１５のプラス端子及びマイナス端子が接続されており、差動増幅器１５の出力端子は帰還回路１６に接続されている。
【００３１】
帰還回路１６は、差動増幅器１５の他に、制御部１７と、反転器１８，１９夫々の入力端子と、遅延器２０，２３とに接続されている。反転器１８，１９夫々の出力端子夫々は遅延器２１，２２に接続されている。遅延器２０，２１，２３夫々は、ＦＥＴ１１，１２，１４のゲートに接続されている。制御部１７及び遅延器２２夫々は、ＡＮＤ回路２４の２つの入力端子に接続されている。ＡＮＤ回路２４の出力端子はＦＥＴ１３のゲートに接続されている。
【００３２】
ＦＥＴ１１，１２，１３，１４夫々は、第１、第２、第３及び第４スイッチとして機能する。ＦＥＴ１１，１２，１３，１４夫々は、ゲートに所定電圧以上の電圧が印加された場合、電流がドレインからソースに流れてオンとなり、ゲートに印加されている電圧が所定電圧未満である場合、電流がドレインからソースに流れず、オフとなる。
【００３３】
変換装置１では、ＦＥＴ１１，１２，１３，１４を各別にオン／オフすることによって、ＦＥＴ１１のドレイン、及び、ＦＥＴ１２のソース間にバッテリ３が印加した電圧を変換する。変換した電圧は、ＦＥＴ１３のドレイン、及び、ＦＥＴ１４のソースから出力され、出力された電圧は、コンデンサＣ１によって平滑化された後、抵抗Ｒ１を介して蓄電池４に印加される。
【００３４】
差動増幅器１５は、プラス端子及びマイナス端子間に印加された電圧、即ち、抵抗Ｒ１の両端間の電圧を増幅し、増幅した電圧を出力端子から帰還回路１６に出力する。抵抗Ｒ１の両端間の電圧は、抵抗Ｒ１に流れる電流の大きさに比例するため、差動増幅器１５が出力する電圧は、抵抗Ｒ１を介して蓄電池４に流れる出力電流の大小に応じて大小となる。
【００３５】
帰還回路１６には、差動増幅器１５から出力電流に応じた電圧が入力され、制御部１７から参照電圧Ｖｒと、２つの三角波Ｗ１，Ｗ２とが入力されている。帰還回路１６は、差動増幅器１５から入力された電圧と、制御部１７から入力された参照電圧Ｖｒとから閾値Ｖ１，Ｖ２を生成する。
【００３６】
帰還回路１６は、生成した閾値Ｖ１と三角波Ｗ１との関係に応じて、反転器１９の入力端子、及び、遅延器２３にハイレベル又はローレベルの電圧を出力する。ハイレベル及びローレベルの電圧は一定であり、ハイレベルの電圧は、ローレベルの電圧よりも低い。
【００３７】
また、帰還回路１６は、生成した閾値Ｖ２と三角波Ｗ２との関係に応じて、反転器１８の入力端子、及び、遅延器２０にハイレベル又はローレベルの電圧を出力する。
【００３８】
反転器１８，１９夫々は、帰還回路１６から入力端子にハイレベルの電圧が入力された場合に、出力端子からローレベルの電圧を出力し、帰還回路１６から入力端子にローレベルの電圧が入力された場合に、出力端子からハイレベルの電圧を出力する。
【００３９】
遅延器２０，２３夫々には、帰還回路１６からハイレベル又はローレベルの電圧が入力され、遅延器２１，２２夫々には、反転器１８，１９からハイレベル又はローレベルの電圧が入力される。遅延器２０，２１，２２，２３は、ハイレベルの電圧が入力された場合にハイレベルの電圧を出力し、ローレベルの電圧が入力された場合にローレベルの電圧を出力する。遅延器２０，２１，２２，２３は、ハイレベル又はローレベルの電圧を入力されてからハイレベル又はローレベルの電圧を出力するまでに遅延時間を設けており、ハイレベル又はローレベルの電圧を出力するタイミングを調整する。
【００４０】
ＡＮＤ回路２４について、一方の入力端子には、制御部１７からハイレベル及びローレベルの電圧からなる逆流防止信号が入力され、他方の入力端子には、遅延器２２からハイレベル又はローレベルの電圧が入力される。ＡＮＤ回路２４は、入力された逆流防止信号がハイレベルの電圧である場合、遅延器２２から入力されたハイレベル又はローレベルの電圧を、そのまま出力端子から出力する。また、ＡＮＤ回路２４は、入力された逆流防止信号がローレベルの電圧である場合、遅延器２２から入力される電圧に無関係に、ローレベルの電圧を出力端子から出力する。
【００４１】
遅延器２０，２１，２３夫々は、ハイレベル又はローレベルの電圧をＦＥＴ１１，１２，１４のゲートに出力し、ＡＮＤ回路２４は出力端子からハイレベル又はローレベルの電圧をＦＥＴ１３のゲートに出力する。
【００４２】
ＦＥＴ１１，１２，１３，１４夫々は、ゲートにハイレベルの電圧が出力された場合、ゲートに所定電圧以上の電圧が印加されてオンとなり、ゲートにローレベルの電圧が出力された場合、ゲートに所定電圧未満の電圧が印加されてオフとなる。
【００４３】
ＦＥＴ１１，１２は、反転器１８の作用により、相補的にオン／オフされる。具体的には、ＦＥＴ１１がオンである場合にＦＥＴ１２はオフであり、ＦＥＴ１１がオフである場合にＦＥＴ１２はオンである。
【００４４】
また、ＡＮＤ回路２４の一方の端子に入力されている逆流防止信号がハイレベルの電圧である場合、ＦＥＴ１３，１４は相補的にオン／オフされる。具体的には、ＦＥＴ１３がオンである場合にＦＥＴ１４はオフであり、ＦＥＴ１３がオフである場合にＦＥＴ１４はオンである。
【００４５】
遅延器２０，２１夫々は、遅延時間を調整することによって、ＦＥＴ１１，１２が共にオンとなる期間が存在しないようにＦＥＴ１１，１２のオン／オフが切替わるタイミングを調整している。また、遅延器２２，２３夫々も、遅延時間を調整することによって、ＦＥＴ１３，１４が共にオンとなる期間が存在しないように調整している。これにより、ＦＥＴ１１のドレイン、及び、ＦＥＴ１２のソース間の短絡と、ＦＥＴ１３のドレイン、及び、ＦＥＴ１４のソース間の短絡とが防止される。
【００４６】
以上のように、帰還回路１６は、差動増幅器１５から入力される電圧と、制御部１７から入力される参照電圧Ｖｒ及び三角波Ｗ１，Ｗ２とに応じて、ハイレベル又はローレベルの電圧を出力し、ＦＥＴ１１，１２を相補的にオン／オフし、ＦＥＴ１３，１４を相補的にオン／オフする。帰還回路１６は、第１オン／オフ手段及び第２オン／オフ手段として機能する。
【００４７】
制御部１７は、帰還回路１６に参照電圧Ｖｒ及び三角波Ｗ１，Ｗ２を出力し、ＡＮＤ回路２４の一方の端子に逆流防止信号を出力する。
【００４８】
図２は変換装置１の動作を説明するためのタイミングチャートである。以下の変換装置１の動作の説明では、ＡＮＤ回路２４の一方の入力端子に入力される逆流防止信号はハイレベルであるとする。図２には、制御部１７が帰還回路１６に出力する三角波Ｗ１，Ｗ２の推移と、ＦＥＴ１１，１２，１３，１４夫々のゲートに印加される電圧の推移とが示されている。図２において、「Ｈ」はハイレベルの電圧を示し、「Ｌ」はローレベルの電圧を示す。
【００４９】
制御部１７が帰還回路１６に出力する三角波Ｗ１，Ｗ２夫々は、緩やかな電圧の上昇と急速な電圧の下降を周期的に繰り返す波形であり、所謂、のこぎり波である。三角波Ｗ１，Ｗ２夫々における電圧上昇の開始時点は一致しており、三角波Ｗ１，Ｗ２夫々の周期は一定である。
【００５０】
帰還回路１６は、三角波Ｗ１の電圧が、生成した閾値Ｖ１未満である間、ハイレベルの電圧を反転器１９の入力端子、及び、遅延器２３に出力する。これにより、ＦＥＴ１３は、ゲートにローレベルの電圧が印加されるため、オフとなり、ＦＥＴ１４は、ゲートにハイレベルの電圧が印加されるため、オンとなる。
【００５１】
帰還回路１６は、三角波Ｗ１の電圧が、生成した閾値Ｖ１以上である間、ローレベルの電圧を反転器１９の入力端子、及び、遅延器２３に出力する。これにより、ＦＥＴ１３は、ゲートにハイレベルの電圧が印加されるため、オンとなり、ＦＥＴ１４は、ゲートにローレベルの電圧が印加されるため、オフとなる。
【００５２】
帰還回路１６は、三角波Ｗ２の電圧が、生成した閾値Ｖ２未満である間、ハイレベルの電圧を反転器１８の入力端子、及び、遅延器２０に出力する。これにより、ＦＥＴ１１は、ゲートにハイレベルの電圧が印加されるため、オンとなり、ＦＥＴ１２は、ゲートにローレベルの電圧が印加されるため、オフとなる。
【００５３】
帰還回路１６は、三角波Ｗ２の電圧が、生成した閾値Ｖ２以上である間、ローレベルの電圧を反転器１８の入力端子、及び、遅延器２０に出力する。これにより、ＦＥＴ１１は、ゲートにローレベルの電圧が印加されるため、オフとなり、ＦＥＴ１２は、ゲートにハイレベルの電圧が印加されるため、オンとなる。
【００５４】
制御部１７が帰還回路１６に出力している三角波Ｗ１，Ｗ２は周期的な波形であるため、ＦＥＴ１１，１２，１３，１４夫々のゲートには、ハイレベル及びローレベルの電圧からなる周期的なパルス電圧が印加される。パルス電圧のデューティは、帰還回路１６が生成した閾値Ｖ１，Ｖ２に応じて決まる。ＦＥＴ１４に印加されるパルス電圧のデューティ、即ち、一周期においてＦＥＴ１４がオンである期間の割合は閾値Ｖ１の高低に応じて大小となり、ＦＥＴ１１に印加されるパルス電圧のデューティ、即ち、一周期においてＦＥＴ１１がオンである期間の割合は閾値Ｖ２の高低に応じて大小となる。
【００５５】
以上に説明したように、ＦＥＴ１１，１２，１３，１４がオン／オフされることによって、ＦＥＴ１１，１２，１３，１４は複数のオン／オフ状態間を遷移する。実施の形態１では、ＦＥＴ１１，１２，１３，１４は、図２からわかるように、ＦＥＴ１１，１２，１３，１４がオン、オフ、オフ及びオンである状態Ａ、ＦＥＴ１１，１２，１３，１４がオン、オフ、オン及びオフである状態Ｂ、及び、ＦＥＴ１１，１２，１３，１４がオフ、オン、オン、オフである状態Ｃに順次遷移する。
【００５６】
ＦＥＴ１１，１２，１３，１４が状態Ａである場合、電流が、バッテリ３の正極端子からＦＥＴ１１、コイルＬ１及びＦＥＴ１４の順に流れ、バッテリ３の負極端子に戻る。この間、コイルＬ１には、多量の電流が流れてエネルギーが蓄積される。
【００５７】
ＦＥＴ１１，１２，１３，１４のオン／オフ状態が状態Ａから状態Ｂに遷移した場合、電流は、バッテリ３の正極端子からＦＥＴ１１、コイルＬ１、ＦＥＴ１３、抵抗Ｒ１及び蓄電池４の順に流れ、バッテリ３の負極端子に戻る。状態Ｂでは、ＦＥＴ１１，１２，１３，１４のオン／オフ状態が状態Ａである場合に流れる電流と比較して、電流は抵抗Ｒ１及び蓄電池４を流れるため、コイルＬ１に流れる電流は低下する。
【００５８】
このとき、コイルＬ１は、自身に流れる電流を維持すべく、蓄積されたエネルギーを放出して、ＦＥＴ１１側の一端における電圧を基準として、ＦＥＴ１３側の他端における電圧を昇圧する。これにより、ＦＥＴ１３のドレイン、及び、ＦＥＴ１４のソース間の電圧は昇圧され、昇圧された電圧が抵抗Ｒ１を介して蓄電池４に印加される。この昇圧によって、抵抗Ｒ１に流れる電流の量が上昇する。
【００５９】
その後、コイルＬ１のエネルギーが放出されるにつれて、ＦＥＴ１３側の他端における電圧は徐々に低下する。ＦＥＴ１１，１２，１３，１４のオン／オフ状態が状態Ｂである場合、バッテリ３によってコイルＬ１に電流が流れるため、コイルＬ１には一定のエネルギーは蓄積されている。
【００６０】
ＦＥＴ１１，１２，１３，１４のオン／オフ状態が状態Ｂから状態Ｃに遷移した場合、バッテリ３からコイルＬ１への電流が途絶えるため、コイルＬ１は、自身に流れる電流を維持すべく、エネルギーを放出する。これにより、電流は、コイルＬ１からＦＥＴ１３、抵抗Ｒ１、蓄電池４及びＦＥＴ１２の順に流れ、コイルＬ１に戻る。
【００６１】
放出によってコイルＬ１のエネルギーが減少するにつれて、ＦＥＴ１３のドレインから抵抗Ｒ１及び蓄電池４を介してＦＥＴ１４のソースに戻る電流の量が減少し、ＦＥＴ１３のドレイン、及び、ＦＥＴ１４のソース間の電圧は降圧される。
【００６２】
ＦＥＴ１１，１２，１３，１４のオン／オフによって昇圧及び降圧が行われた電圧は、コンデンサＣ１によって平滑化されて、平滑化された電圧が抵抗Ｒ１を介して蓄電池４に印加される。
ＦＥＴ１１，１２，１３，１４のオン／オフ状態が、状態Ａ，Ｂ，Ｃの順に繰り返し遷移することによって、バッテリ３が変換装置１に印加した電圧が変換され、変換された電圧が蓄電池４に印加される。
【００６３】
ＦＥＴ１１，１２，１３，１４のオン／オフ状態が状態Ａ，Ｂ，Ｃの順に繰り返し遷移している場合、状態Ａの期間が長い程、電圧の昇圧幅が大きく、抵抗Ｒ１を介して蓄電池４に流れる出力電流が多く、状態Ｃの期間が長い程、電圧の降圧幅が大きく、出力電流が少ない。
【００６４】
帰還回路１６では、差動増幅器１５から出力されて出力電流に比例する電圧が低い程、閾値Ｖ１，Ｖ２夫々は高い。これにより、状態Ａの期間が長くなり、状態Ｃの期間が短くなるので、ＦＥＴ１３のドレイン、及び、ＦＥＴ１４のソース間の電圧の昇圧幅が大きくなり、該電圧の降圧幅が小さくなって抵抗Ｒ１に流れる電流の量が増加する。
【００６５】
また、帰還回路１６では、差動増幅器１５から出力されて出力電流に比例する電圧が高い程、閾値Ｖ１，Ｖ２夫々が低い。これにより、状態Ａの期間が短くなり、状態Ｃの期間が長くなるので、ＦＥＴ１３のドレイン、及び、ＦＥＴ１４のソース間の電圧の昇圧幅が小さくなり、該電圧の降圧幅が大きくなって抵抗Ｒ１に流れる電流の量が減少する。
【００６６】
以上のように、出力電流に係る値、即ち、差動増幅器１５から出力される電圧の大小に応じて、閾値Ｖ１，Ｖ２夫々が低高となり、帰還回路１６は、ＦＥＴ１１，１４夫々のオン／オフのデューティを小大に調整する。帰還回路１６は第１及び第２調整手段としても機能する。
【００６７】
閾値Ｖ１が低下して三角波Ｗ１の最小値未満となった場合、ＦＥＴ１３，１４夫々のゲートにはハイレベル及びローレベルの電圧が常時印加されてＦＥＴ１３，１４夫々はオン及びオフに維持されるので、ＦＥＴ１１，１２，１３，１４は、状態Ｂ，Ｃの順に繰り返し遷移し、降圧のみが行われる。
【００６８】
閾値Ｖ２が上昇して三角波Ｗ２の最大値以上となった場合、ＦＥＴ１１，１２夫々のゲートにはハイレベル及びローレベルの電圧が常時印加されてＦＥＴ１１，１２夫々はオン及びオフに維持されるので、ＦＥＴ１１，１２，１３，１４は、状態Ａ，Ｂの順に繰り返し遷移し、昇圧のみが行われる。
【００６９】
閾値Ｖ１，Ｖ２が共に、三角波Ｗ１，Ｗ２の最小値未満となった場合、ＦＥＴ１１，１４夫々のゲートにはローレベルの電圧が常時印加されてＦＥＴ１１，１４は共にオフに維持され、ＦＥＴ１２，１３夫々のゲートにはハイレベルの電圧が常時印加されてＦＥＴ１２，１３は共にオンに維持される。
【００７０】
図３は帰還回路１６の回路図である。帰還回路１６は、差動増幅器６１，６３，６５、ＮＰＮ型のバイポーラトランジスタ６２、コンパレータ６４，６６、コンデンサＣ２，Ｃ３，・・・，Ｃ７、ダイオードＤ５及び抵抗Ｒ２，Ｒ３，・・・，Ｒ１１を有している。
【００７１】
帰還回路１６では、差動増幅器１５の出力端子は抵抗Ｒ２の一端に接続され、抵抗Ｒ２の他端は、コンデンサＣ２及び抵抗Ｒ３夫々の一端と、差動増幅器６１のプラス端子とに接続されている。抵抗Ｒ３の他端には、バイポーラトランジスタ６２のエミッタが接続されている。バイポーラトランジスタ６２のコレクタには、一定の電圧Ｖｃｃが印加されている。バイポーラトランジスタ６２のベースは抵抗Ｒ４の一端に接続され、抵抗Ｒ４の他端はコンデンサＣ３及び抵抗Ｒ５夫々の一端に接続されている。抵抗Ｒ５の他端にはダイオードＤ５のカソードに接続され、ダイオードＤ５のアノードは制御部１７に接続されている。
【００７２】
差動増幅器６１のマイナス端子には、抵抗Ｒ６，Ｒ７夫々の一端が接続され、抵抗Ｒ７の他端は差動増幅器６１の出力端子に接続されている。コンデンサＣ２，Ｃ３及び抵抗Ｒ６夫々の他端は接地されている。差動増幅器６１の出力端子は、更に、抵抗Ｒ８，Ｒ９夫々の一端に接続されている。
【００７３】
抵抗Ｒ８の他端は、差動増幅器６３のマイナス端子と、コンデンサＣ４，Ｃ５夫々の一端とに接続されている。コンデンサＣ４の他端は、抵抗Ｒ１０の一端に接続されており、コンデンサＣ５及び抵抗Ｒ１０夫々の他端は差動増幅器６３の出力端子に接続されている。差動増幅器６３のプラス端子は、差動増幅器６５のプラス端子、及び、制御部１７に接続されている。
【００７４】
差動増幅器６３の出力端子は、更に、コンパレータ６４のプラス端子に接続されている。コンパレータ６４のマイナス端子は制御部１７に接続されている。コンパレータ６４の出力端子は、遅延器２３に接続され、遅延器２３の他に反転器１９の入力端子にも接続している。
【００７５】
抵抗Ｒ９の他端は、差動増幅器６５のマイナス端子と、コンデンサＣ６，Ｃ７夫々の一端とに接続されている。コンデンサＣ６の他端は、抵抗Ｒ１１の一端に接続されており、コンデンサＣ７及び抵抗Ｒ１１夫々の他端は差動増幅器６５の出力端子に接続されている。差動増幅器６５の出力端子は、更に、コンパレータ６６のプラス端子に接続されている。コンパレータ６６のマイナス端子は制御部１７に接続されている。コンパレータ６６の出力端子は、遅延器２０に接続され、遅延器２０の他に反転器１８の入力端子にも接続している。
【００７６】
差動増幅器１５が出力した電圧は、抵抗Ｒ２を介して差動増幅器６１のプラス端子に入力される。コンデンサＣ２は、差動増幅器６１の入力端子に入力される電圧を安定させるために設けられている。
【００７７】
差動増幅器６１及び抵抗Ｒ６，Ｒ７は、増幅器として機能し、差動増幅器６１のプラス端子に入力された電圧を増幅し、増幅した電圧を、抵抗Ｒ８を介して差動増幅器６３のマイナス端子に入力する。差動増幅器６１及び抵抗Ｒ６，Ｒ７からなる増幅器は、同様に、増幅した電圧を、抵抗Ｒ９を介して差動増幅器６５のマイナス端子に入力する。
【００７８】
差動増幅器６３のプラス端子には、制御部１７から参照電圧Ｖｒが入力されている。差動増幅器６３、コンデンサＣ４，Ｃ５及び抵抗Ｒ８，Ｒ１０は、誤差増幅器として機能し、差動増幅器６３のプラス端子に入力されている参照電圧Ｖｒと、差動増幅器６３のマイナス端子に入力されている電圧との差分を増幅する。この誤差増幅器の利得は、差動増幅器６３のプラス端子及びマイナス端子夫々に印加された電圧の差分の周波数に応じて異なっており、低周波成分の利得は大きく、高周波成分の利得は小さい。これにより、高周波領域に存在する雑音成分を抑制することができる。
【００７９】
差動増幅器６３、コンデンサＣ４，Ｃ５及び抵抗Ｒ８，Ｒ１０からなる誤差増幅器は、差分を増幅することによって閾値Ｖ１を生成し、生成した閾値Ｖ１を差動増幅器６３の出力端子からコンパレータ６４のプラス端子に入力する。
【００８０】
差動増幅器６３のマイナス端子に入力された電圧がプラス端子に入力されている参照電圧Ｖｒよりも低ければ低い程、閾値Ｖ１は高く、差動増幅器６３のマイナス端子に入力された電圧が参照電圧Ｖｒよりも高ければ高い程、閾値Ｖ１は低い。
【００８１】
コンパレータ６４は、マイナス端子に入力されている三角波Ｗ１の電圧が、プラス端子に入力されている閾値Ｖ１未満である間、出力端子からハイレベルの電圧を、反転器１９の入力端子、及び、遅延器２３へ出力する。また、コンパレータ６４は、マイナス端子に入力されている三角波Ｗ１の電圧が、プラス端子に入力されている閾値Ｖ１以上である間、出力端子からローレベルの電圧を、反転器１９の入力端子、及び、遅延器２３へ出力する。
【００８２】
差動増幅器６５のプラス端子には、制御部１７から参照電圧Ｖｒが入力されている。差動増幅器６５、コンデンサＣ６，Ｃ７及び抵抗Ｒ９，Ｒ１１は、誤差増幅器として機能し、差動増幅器６５のプラス端子に入力されている参照電圧Ｖｒと、差動増幅器６５のマイナス端子に入力されている電圧との差分を増幅する。この誤差増幅器の利得は、差動増幅器６３のプラス端子及びマイナス端子夫々に印加された電圧の差分の周波数に応じて異なっており、低周波成分の利得は大きく、高周波成分の利得は小さい。これにより、高周波領域に存在する雑音成分を抑制することができる。
【００８３】
差動増幅器６５、コンデンサＣ６，Ｃ７及び抵抗Ｒ９，Ｒ１１からなる誤差増幅器は、差分を増幅することによって閾値Ｖ２を生成し、生成した閾値Ｖ２を差動増幅器６５の出力端子からコンパレータ６６のプラス端子に入力する。
【００８４】
差動増幅器６５のマイナス端子に入力された電圧がプラス端子に入力されている参照電圧Ｖｒよりも低ければ低い程、閾値Ｖ２は高く、差動増幅器６５のマイナス端子に入力された電圧が参照電圧Ｖｒよりも高ければ高い程、閾値Ｖ２は低い。
【００８５】
コンパレータ６６は、マイナス端子に入力されている三角波Ｗ２の電圧が、プラス端子に入力されている閾値Ｖ２未満である間、出力端子からハイレベルの電圧を、反転器１８の入力端子、及び、遅延器２０へ出力する。また、コンパレータ６６は、マイナス端子に入力されている三角波Ｗ２の電圧が、プラス端子に入力されている閾値Ｖ２以上である間、出力端子からローレベルの電圧を、反転器１８の入力端子、及び、遅延器２１へ出力する。
【００８６】
バイポーラトランジスタ６２において、コレクタ及びエミッタ間の抵抗値は、ベースに印加されている電圧の高低に応じて小大となる。バイポーラトランジスタ６２のベースには、ハイレベル及びローレベルの電圧からなる制御信号がダイオードＤ５及び抵抗Ｒ４，Ｒ５を介して入力される。ダイオードＤ５は、コンデンサＣ３から制御部１７に電流が流れることを防止している。
【００８７】
制御部１７から入力された制御信号がローレベルの電圧である場合、バイポーラトランジスタ６２のベースに十分に低い電圧が印加される。このとき、バイポーラトランジスタ６２におけるコレクタ及びエミッタ間の抵抗値は、抵抗Ｒ２，Ｒ３夫々の抵抗値と比較して十分に大きい。従って、制御信号がローレベルの電圧である場合、差動増幅器６１のプラス端子には、差動増幅器１５が出力端子から出力した電圧が印加される。
【００８８】
制御部１７から入力された制御信号がローレベルの電圧からハイレベルの電圧に切り替わった場合、電流が制御部１７からダイオードＤ５及び抵抗Ｒ５を介してコンデンサＣ３に流れ込み、コンデンサＣ３に電荷が蓄積される。これにより、バイポーラトランジスタ６２のゲートに印加されている電圧は、コンデンサＣ３の容量と、抵抗Ｒ５の抵抗値とによって決まる時定数に従って徐々に上昇する。
【００８９】
バイポーラトランジスタ６２のベースに印加されている電圧の上昇と共に、バイポーラトランジスタ６２のコレクタ及びエミッタ間の抵抗値が徐々に低下し、抵抗Ｒ３のバイポーラトランジスタ６２側の端子に印加してある電圧が上昇する。これにより、差動増幅器６１のプラス端子には、抵抗Ｒ３のバイポーラトランジスタ６２側の端子に印加されている電圧と、差動増幅器１５が出力端子から出力する電圧との差分電圧を抵抗Ｒ２，Ｒ３によって分圧した電圧が印加される。コンデンサＣ３に電荷が蓄積されるにつれて、バイポーラトランジスタ６２のゲートに印加してある電圧が上昇し、抵抗Ｒ３のバイポーラトランジスタ６２側の端子に印加されている電圧も上昇する。これにより、差動増幅器６１のプラス端子に入力してある電圧も上昇する。
【００９０】
コンデンサＣ３が満充電となった場合、バイポーラトランジスタ６２のベースに十分に高い電圧が印加され、バイポーラトランジスタ６２のコレクタ及びエミッタ間の抵抗値は、抵抗Ｒ２，Ｒ３の抵抗値と比較して無視できる程度に小さい。従って、コンデンサＣ３が満充電となった場合、差動増幅器６１のプラス端子には、電圧Ｖｃｃと差動増幅器１５の出力端子から出力する電圧との差分電圧を抵抗Ｒ２，Ｒ３によって分圧した電圧が印加される。電圧Ｖｃｃは差動増幅器１５が出力端子から出力する電圧の最大電圧よりも十分に大きいため、差動増幅器６１のプラス端子にも十分に大きな電圧が入力される。
【００９１】
以上のように構成された帰還回路１６において、差動増幅器６１のプラス端子に入力されている電圧が差動増幅器１５の出力電圧である場合、差動増幅器１５が出力した電圧は、差動増幅器６１及び抵抗Ｒ６，Ｒ７からなる増幅器によって増幅され、増幅された電圧は、差動増幅器６３，６５夫々のマイナス端子に印加される。前述したように、差動増幅器１５が出力する電圧は、抵抗Ｒ１を流れる出力電流の大小に応じて大小となるため、差動増幅器６３，６５夫々のマイナス端子に印加される電圧も、出力電流の大小に応じて大小となる。
【００９２】
差動増幅器６３のマイナス端子に入力された電圧が高い程、差動増幅器６３は、より低い閾値Ｖ１を出力端子から出力する。これにより、図２を用いた変換装置１の動作の説明で述べたように、状態Ａの期間が短くなって、ＦＥＴ１３のドレイン、及び、ＦＥＴ１４のソース間の電圧の昇圧幅が小さくなり、抵抗Ｒ１を介して蓄電池４に流れる出力電流の量が減少する。
【００９３】
差動増幅器６３のマイナス端子に入力された電圧が低い程、差動増幅器６３は、より高い閾値Ｖ１を出力端子から出力する。これにより、図２を用いた変換装置１の動作の説明で述べたように、状態Ａの期間が長くなって、ＦＥＴ１３のドレイン、及び、ＦＥＴ１４のソース間の電圧の昇圧幅が大きくなり、抵抗Ｒ１を介して蓄電池４に流れる出力電流の量が増加する。
【００９４】
差動増幅器６５のマイナス端子に入力された電圧が高い程、差動増幅器６５は、より低い閾値Ｖ２を出力端子から出力する。これにより、図２を用いた変換装置１の動作の説明で述べたように、状態Ｃの期間が長くなって、ＦＥＴ１３のドレイン、及び、ＦＥＴ１４のソース間の電圧の降圧幅が大きくなり、抵抗Ｒ１を介して蓄電池４に流れる出力電流の量が減少する。
【００９５】
差動増幅器６５のマイナス端子に入力された電圧が低い程、差動増幅器６５は、より高い閾値Ｖ２を出力端子から出力する。これにより、図２を用いた変換装置１の動作の説明で述べたように、状態Ｃの期間が短くなって、ＦＥＴ１３のドレイン、及び、ＦＥＴ１４のソース間の電圧の降圧幅が小さくなり、抵抗Ｒ１を介して蓄電池４に流れる出力電流の量が増加する。
【００９６】
差動増幅器６１のプラス端子に印加されている電圧が差動増幅器１５の出力電圧である場合、差動増幅器６３のマイナス端子の電圧が、制御部１７が出力している参照電圧Ｖｒとなるように、昇圧幅が調整され、差動増幅器６５のマイナス端子の電圧が、制御部１７が出力している参照電圧Ｖｒとなるように、降圧幅が調整される。このため、抵抗Ｒ１を流れる出力電流は、制御部１７が出力している参照電圧Ｖｒによって決まる電流に調整される。参照電圧Ｖｒが大きい程、抵抗Ｒ１を流れる出力電流は、より大きな電流に調整される。
【００９７】
制御信号がハイレベルの電圧であって前述したように差動増幅器６１のプラス端子へ十分に大きな電圧が印加された場合、差動増幅器６１及び抵抗Ｒ６，Ｒ７からなる増幅器によって増幅されて差動増幅器６３，６５夫々のマイナス端子に印加される電圧は、参照電圧Ｖｒよりも十分に高い。これにより、差動増幅器６３，６５夫々が出力端子から出力する閾値Ｖ１，Ｖ２は、共に、制御部１７から出力されている三角波Ｗ１，Ｗ２の最小値よりも低くなる。この結果、図２を用いた変換装置１の動作の説明で述べたように、ＦＥＴ１１，１４が共にオフになり、ＦＥＴ１２，１３が共にオンとなる。
【００９８】
図４は変換装置１による電圧変換の終了動作を説明するためのタイミングチャートである。図４には、制御部１７が出力する制御信号及び逆流防止信号の推移と、ＦＥＴ１１，１２，１３，１４夫々のゲートに印加される電圧の推移と、抵抗Ｒ１を介して蓄電池４に流れる出力電流の推移とが示されている。
【００９９】
制御部１７は、ＦＥＴ１１，１２，１３，１４を各別にオン／オフすることによって、バッテリ３が印加している電圧の変換を終了する場合、逆流防止信号をハイレベルの電圧からローレベルの電圧に切り替える。これにより、ＡＮＤ回路２４は、出力端子からローレベルの電圧を出力し、逆流防止信号がローレベルの電圧である間、ＦＥＴ１３はオフに維持され、蓄電池４からコイルＬ１への電流の逆流が防止される。このように、制御部１７は、バッテリ３が印加している電圧の変換を終了する場合、逆流防止信号をハイレベルの電圧からローレベルの電圧に切り替えることによって、帰還回路１６が行うＦＥＴ１３，１４の相補的なオン／オフよりも優先して、ＦＥＴ１３をオフに維持し、維持手段として機能する。また、図４では、逆流防止信号がハイレベルである場合にＦＥＴ１３のゲートに印加される電圧の推移を破線で示している。
【０１００】
制御部１７は、逆流防止信号をローレベルに維持している状態で制御信号をローレベルの電圧からハイレベルの電圧に切り替える。制御部１７が制御信号をローレベルの電圧からハイレベルの電圧に切り替えた後、コンデンサＣ３には電荷が蓄積され、前述したように、差動増幅器６１のプラス端子に印加されている電圧が徐々に上昇する。差動増幅器６１のプラス端子に印加してある電圧の上昇によって、差動増幅器６３，６５夫々のマイナス端子に印加されている電圧が徐々に上昇し、三角波Ｗ１，Ｗ２の最小値以上及び最大値未満であった閾値Ｖ１，Ｖ２が徐々に低下する。
【０１０１】
閾値Ｖ１，Ｖ２夫々の低下が開始した場合、ＦＥＴ１１，１２，１４の状態は、ＦＥＴ１１，１２，１４夫々がオン、オフ及びオンである第１状態、ＦＥＴ１１，１２，１４夫々がオン、オフ及びオフである第２状態、並びに、ＦＥＴ１１，１２，１４夫々がオフ、オン及びオフである第３状態の順に遷移する。
【０１０２】
ＦＥＴ１１，１２，１４が第１状態である場合、電流は、バッテリ３の正極端子からＦＥＴ１１，コイルＬ１及びＦＥＴ１４の順に流れ、バッテリ３の負極端子に戻る。この間、コイルＬ１にエネルギーが蓄積される。第１状態は状態Ａに対応する。
【０１０３】
ＦＥＴ１１，１２，１４が第１状態から第２状態に遷移した場合、電流は、バッテリ３の正極端子からＦＥＴ１１、コイルＬ１、ダイオードＤ３、抵抗Ｒ１及び蓄電池４の順に流れ、バッテリ３の負極端子に戻る。第２状態は状態Ｂに対応する。第１状態から第２状態に遷移した場合、状態Ａから状態Ｂに遷移した場合と同様に、コイルＬ１に流れる電流が低下するので、エネルギーの放出によってコイルＬ１は昇圧を行い、抵抗Ｒ１を介して蓄電池４に流れる出力電流が上昇する。第１状態の期間が長い程、昇圧幅が大きく、出力電流の上昇幅が大きい。
【０１０４】
その後、コイルＬ１のエネルギーが放出されるにつれて、ＦＥＴ１３側の他端における電圧は徐々に低下する。ＦＥＴ１１，１２，１３，１４のオン／オフ状態が第２状態である場合、バッテリ３によってコイルＬ１に電流が流れるため、コイルＬ１には一定のエネルギーは蓄積されている。
【０１０５】
ＦＥＴ１１，１２，１４が第２状態から第３状態に遷移した場合、バッテリ３からコイルＬ１への電流が途絶えるため、コイルＬ１は、自身に流れる電流を維持すべく、エネルギーを放出する。これにより、電流は、コイルＬ１からダイオードＤ３、抵抗Ｒ１、蓄電池４及びＦＥＴ１２の順に流れ、コイルＬ１に戻る。第３状態は状態Ｃに対応する。
【０１０６】
放出によってコイルＬ１のエネルギーが減少するにつれて、コイルＬ１のＦＥＴ１３側における電圧が低くなり、ダイオードＤ３のカソード、及び、ＦＥＴ１４のソース間の電圧は降圧され、抵抗Ｒ１を介して蓄電池４に流れる電流は低下する。第３状態の期間が長い程、降圧幅は大きく、出力電流が低下する幅も大きい。
【０１０７】
制御部１７が制御信号をローレベルの電圧からハイレベルの電圧に切り替えた場合、前述したように、コンデンサＣ３に電荷が蓄積されて閾値Ｖ１，Ｖ２が徐々に低下する。閾値Ｖ１，Ｖ２が徐々に低下するにつれて、ＦＥＴ１１，１４夫々のオン／オフのデューティが小さくなり、ＦＥＴ１２のオン／オフのデューティが大きくなる。これにより、第１状態が短くなり、第３状態の期間が長くなるので、昇圧幅が徐々に小さくなり、降圧幅は徐々に大きくなる。このため、ＦＥＴ１３のドレインから抵抗Ｒ１及び蓄電池４を介してＦＥＴ１４のソースに戻る出力電流は徐々に減少する。
【０１０８】
以上のように、変換装置１では、ＦＥＴ１１，１２，１３，１４を各別にオン／オフすることによって、バッテリ３が印加した電圧を変換する。そして、変換装置１では、制御部１７は、電圧の変換を終了する場合、逆流防止信号をローレベルの電圧に切り替えることによって、ＦＥＴ１３のオフを維持する。制御部１７は、ＦＥＴ１３のオフを維持している間に、制御信号をローレベルの電圧からハイレベルの電圧に切り替えることによって、ＦＥＴ１１，１４夫々のオン／オフのデューティを小さくし、ＦＥＴ１３のドレインから抵抗Ｒ１及び蓄電池４を介してＦＥＴ１４のソースに流れる出力電流を減少させる。
【０１０９】
電圧変換を行っている間、十分な電流がバッテリ３からコイルＬ１へ流れているので、蓄電池４、即ち、電圧の出力側からコイルＬ１へ電流が逆流することはなく、更に、ダイオードＤ３を介して電流が流れないため、電力の損失は小さい。また、電圧変換を終了する場合、ＦＥＴ１３をオフにした状態で、バッテリ３、即ち、電圧の印加側からコイルＬ１へ流れる電流を減らす。
【０１１０】
ＦＥＴ１３をオフに維持せずに、ＦＥＴ１３のドレインから抵抗Ｒ１及び蓄電池４を介してＦＥＴ１４のソースに流れる出力電流を減少させた場合、図４に示すようにＦＥＴ１１，１２，１３，１４夫々がオフ、オン、オン及びオフである期間が徐々に長くなる。そして、ＦＥＴ１１，１２，１３，１４夫々がオフ、オン、オン及びオフである期間に、出力電流量が一定量を下回ったとき、電流がバッテリ４の正極端子から抵抗Ｒ１及びＦＥＴ１３を介してコイルＬ１に逆流する可能性がある。電流がバッテリ４から抵抗Ｒ１及びＦＥＴ１３を介してコイルＬ１へ逆流した場合、バッテリ３の出力電圧が適正に変換されず、蓄電池４の電力が無駄に消費される虞がある。
しかしながら、変換装置１では、電圧変換を終了する場合、ＦＥＴ１３をオフにした状態で、バッテリ３からコイルＬ１へ流れる電流を減らすので、電流が蓄電池４、即ち、電圧の出力側からコイルＬ１へ逆流することはなく、蓄電池４の電力が無駄に消費されることはない。
【０１１１】
また、制御部１７は、電圧変換を終了している期間、逆流防止信号をローレベルの電圧に維持し、かつ、制御信号をハイレベルに維持することによって、ＦＥＴ１１，１３，１４をオフに維持する。これにより、バッテリ３及び蓄電池４からコイルＬ１へ電流が流れることが防止される。
【０１１２】
（実施の形態２）
図５は、実施の形態２における変換装置５の回路図である。この変換装置５は、実施の形態１における変換装置１と同様に、バッテリ３の正極端子及び負極端子と、蓄電池４の正極端子及び負極端子とに各別に接続されている。変換装置５は、実施の形態１における変換装置１のように、バッテリ３によって印加された電圧を変換し、変換した電圧を蓄電池４に印加すると共に、蓄電池４によって印加された電圧を変換し、変換した電圧をバッテリ３に印加する。
【０１１３】
以下では、実施の形態２における変換装置５について、実施の形態１における変換装置１と異なる点を説明する。実施の形態１と共通する実施の形態２の構成には同様の符号を付してその詳細な説明を省略する。
【０１１４】
変換装置５は、変換装置１の構成部材を全て備え、更に、差動増幅器５１、スイッチ５２，５３、ＡＮＤ回路５４、切替回路５５、コンデンサＣ８及び抵抗Ｒ１２を備える。抵抗Ｒ１２の一端は、バッテリ３の正極端子、及び、差動増幅器５１のマイナス端子に接続され、抵抗Ｒ１２の他端は、ＦＥＴ１１のドレイン、ダイオードＤ１のカソード、差動増幅器５１のプラス端子、及び、コンデンサＣ８の一端に接続されている。コンデンサＣ８の他端は、バッテリ３の負極端子、及び、ＦＥＴ１２のソースに接続されている。
【０１１５】
差動増幅器５１の出力端子はスイッチ５３の一端に接続され、スイッチ５３の他端は、スイッチ５２の一端、及び、帰還回路１６に接続されている。差動増幅器１５の出力端子はスイッチ５２の他端に接続されている。ＡＮＤ回路５４の２つの入力端子夫々は、制御部１７及び遅延器２０に接続されており、ＡＮＤ回路５４の出力端子はＦＥＴ１１のゲートに接続されている。
【０１１６】
切替回路５５は、第１、第２、第３及び第４入力端子と、４つの出力端子とを有する。第１入力端子は、帰還回路１６、及び、反転器１９の入力端子に接続されている。第２入力端子は反転器１９の出力端子に接続されている。第３入力端子は反転器１８の出力端子に接続されている。第４入力端子は、帰還回路１６、及び反転器１８の入力端子に接続されている。切替回路５５の４つの出力端子夫々は、遅延器２０，２１，２２，２３に接続されている。
【０１１７】
バッテリ３の正極端子は、抵抗Ｒ１２を介してＦＥＴ１１のドレイン、及び、ダイオードＤ１のカソードに接続され、差動増幅器１５，５１夫々の出力端子は、スイッチ５２，５３を介して帰還回路１６に接続され、遅延器２０は、ＡＮＤ回路５４を介してＦＥＴ１１のゲートに接続されている。
【０１１８】
コンデンサＣ８は、蓄電池４が変換装置５に印加した電圧を変換する場合、ＦＥＴ１１のドレイン、及び、ＦＥＴ１２のソース間に印加された電圧を平滑化し、平滑化した電圧を、抵抗Ｒ１２を介してバッテリ３に印加する。
【０１１９】
差動増幅器１５は、増幅した抵抗Ｒ１の両端間の電圧を、スイッチ５２を介して帰還回路１６に出力する。差動増幅器５１は、抵抗Ｒ１２の両端間の電圧を増幅し、増幅した電圧を、スイッチ５３を介して帰還回路１６に出力する。抵抗Ｒ１２の両端間の電圧は、抵抗Ｒ１２を介してバッテリ３に流れる電流の大きさに比例するため、差動増幅器５１が出力する電圧は、抵抗Ｒ１２を介してバッテリ３に流れる出力電流の大小に応じて大小となる。
スイッチ５２，５３夫々は制御部１７によってオン／オフされる。切替回路５５は、制御部１７の指示に従って、４つの入力端子と、４つの出力端子との接続を切替える。
【０１２０】
ＡＮＤ回路５４について、一方の入力端子には、制御部１７からハイレベル及びローレベルの電圧からなる第２の逆流防止信号が入力され、他方の入力端子には、遅延器２０からハイレベル又はローレベルの電圧が入力される。ＡＮＤ回路５４は、入力された第２の逆流防止信号がハイレベルの電圧である場合、遅延器２０から入力されたハイレベル又はローレベルの電圧をそのまま出力端子から出力する。また、ＡＮＤ回路５４は、入力された第２の逆流防止信号がローレベルの電圧である場合、遅延器２０から入力される電圧に無関係に、ローレベルの電圧を出力端子から出力する。
【０１２１】
ＡＮＤ回路５４は、出力端子からハイレベル又はローレベルの電圧をＦＥＴ１１のゲートに出力する。ＡＮＤ回路５４がハイレベルの電圧を出力した場合、ＦＥＴ１１は、ゲートに所定電圧以上の電圧が印加されてオンとなり、ＡＮＤ回路５４がローレベルの電圧を出力した場合、ＦＥＴ１１は、ゲートに印加されている電圧が所定電圧未満となってオフとなる。
【０１２２】
制御部１７は、バッテリ３が変換装置５に印加した電圧を変換し、変換した電圧を蓄電池４に印加する場合、スイッチ５２，５３夫々をオン及びオフとし、ＡＮＤ回路５４の一方の入力端子に入力する第２の逆流防止信号をハイレベルの電圧に維持する。更に、制御部１７は、切替回路５５に指示して、第１入力端子を遅延器２３に接続し、第２入力端子を遅延器２２に接続し、第３入力端子を遅延器２１に接続し、第４入力端子を遅延器２０に接続する。
【０１２３】
これにより、変換装置５では、実施の形態１における変換装置１と同様に動作する。従って、バッテリ３によって印加された電圧を変換している間、ＦＥＴ１１，１２，１３，１４が各別にオン／オフされ、ダイオードＤ３を介して電流が流れないので電力の損失が小さい。また、バッテリ３によって印加された電圧の変換を終了する場合、ＦＥＴ１３をオフにした状態で、抵抗Ｒ１を介して蓄電池４に流れる電流を減少させるため、逆流が防止される。
【０１２４】
制御部１７は、電圧変換を終了している期間、逆流防止信号をローレベルの電圧に維持し、かつ、制御信号をハイレベルに維持することによって、ＦＥＴ１１，１３，１４をオフに維持する。これにより、バッテリ３及び蓄電池４からコイルＬ１へ電流が流れることが防止され、電圧の印加側及び出力側からコイルＬ１への電流の逆流が防止される。
【０１２５】
制御部１７は、蓄電池４が変換装置５に印加した電圧を変換し、変換した電圧をバッテリ３に印加する場合、スイッチ５２，５３夫々をオフ及びオンとし、ＡＮＤ回路２４の一方の入力端子に入力される逆流防止信号をハイレベルの電圧にする。そして、制御部１７は、第２の逆流防止信号を、バッテリ３によって印加された電圧を変換する場合における逆流防止信号と同様に制御する。
【０１２６】
更に、制御部１７は、切替回路５５に指示して、第１入力端子を遅延器２１に接続し、第２入力端子を遅延器２０に接続し、第３入力端子を遅延器２３に接続し、第４入力端子を遅延器２２に接続する。
【０１２７】
以上により、ＦＥＴ１１，１２，１３，１４及びダイオードＤ１夫々は、バッテリ３によって印加された電圧を変換する場合におけるＦＥＴ１３，１４，１１，１２及びダイオードＤ３と同様に作用する。また、抵抗Ｒ１２及び差動増幅器５１夫々は、バッテリ３によって印加された電圧を変換する場合における抵抗Ｒ１及び差動増幅器１５と同様に作用する。
【０１２８】
これにより、変換装置５は実施の形態１における変換装置１と同様に動作する。従って、蓄電池４によって印加された電圧を変換している間、ＦＥＴ１１，１２，１３，１４が各別にオン／オフされ、ダイオードＤ１を介して電流が流れないので電力の損失が低い。また、蓄電池４によって印加された電圧の変換を終了する場合、ＦＥＴ１１をオフにした状態で、抵抗Ｒ１２を介してバッテリ３に流れる電流を減少させるため、逆流が防止される。
【０１２９】
また、制御部１７は、電圧変換を終了している期間、第２の逆流防止信号をローレベルの電圧に維持し、かつ、制御信号をハイレベルに維持することによって、ＦＥＴ１１，１２，１３をオフに維持する。これにより、バッテリ３及び蓄電池４からコイルＬ１へ電流が流れることが防止され、電圧の印加側及び出力側からコイルＬ１への電流の逆流が防止される。
【０１３０】
なお、実施の形態１及び２において、ＦＥＴ１１，１２，１３，１４は、スイッチとして機能すればよいため、Ｎチャネル型のＦＥＴに限定されず、Ｐチャネル型のＦＥＴであってもよい。また、ＦＥＴ１１，１２，１３，１４の代わりにバイポーラトランジスタを用いてもよい。また、ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４夫々は寄生ダイオードに限定されない。
【０１３１】
また、バッテリ３によって印加された電圧の変換を終了している期間、少なくともＦＥＴ１１，１３をオフにすればよく、ＦＥＴ１４をオフにしなくてもよい。同様に、蓄電池４によって印加された電圧の変換を終了している期間、少なくともＦＥＴ１１，１３をオフにすればよく、ＦＥＴ１２をオフにしなくてもよい。
また、制御部１７が出力する三角波Ｗ１，Ｗ２はのこぎり波に限定されない。
【０１３２】
更に、バッテリ３が印加した電圧を変換する場合において、ＦＥＴ１３のドレインから抵抗Ｒ１を介して蓄電池４へ流れる出力電流に係る値は、差動増幅器１５から出力される電圧に限定されず、例えば、ＦＥＴ１３のドレインから抵抗Ｒ１を介して蓄電池４へ流れる電流の値であってもよい。同様に、蓄電池４が印加した電圧を変換する場合において、ＦＥＴ１１のドレインから抵抗Ｒ１２を介してバッテリ３へ流れる出力電流に係る値は、差動増幅器５１から出力される電圧に限定されず、例えば、ＦＥＴ１１のドレインから抵抗Ｒ１２を介してバッテリ３へ流れる電流の値であってもよい。
【０１３３】
また、バッテリ３が印加した電圧を変換する場合において、ＦＥＴ１３のドレインから抵抗Ｒ１を介して蓄電池４へ流れる出力電流に係る値の大小に応じてＦＥＴ１１，１４夫々のオン／オフのデューティを小大に調整しなくてもよい。例えば、蓄電池４の両端間に印加される電圧の大小に応じて、ＦＥＴ１１，１４夫々のオン／オフのデューティを小大に調整してもよい。同様に、蓄電池４が印加した電圧を変換する場合において、ＦＥＴ１１のドレインから抵抗Ｒ１２を介してバッテリ３へ流れる出力電流に係る値の大小に応じてＦＥＴ１３，１２夫々のオン／オフのデューティを小大に調整しなくてもよい。例えば、バッテリ３の両端間に印加される電圧の大小に応じて、ＦＥＴ１３，１２夫々のオン／オフのデューティを小大に調整してもよい。
【０１３４】
また、ＦＥＴ１１，１２のオン／オフと、ＦＥＴ１３，１４のオン／オフとは同期していなくてもよい。実施の形態１における変換装置１では、ＦＥＴ１１，１２を相補的にオン／オフしている場合、ＦＥＴ１３，１４夫々のオン／オフ状態に無関係にバッテリ３が変換装置１に印加した電圧を降圧することができる。更に、ＦＥＴ１３，１４を相補的にオン／オフしている場合、ＦＥＴ１１，１２夫々のオン／オフ状態に無関係にバッテリ３が変換装置１に印加した電圧を昇圧することができる。実施の形態２における変換装置５では、バッテリ３が印加した電圧を変換する場合には変換装置１と同様のことを述べることができる。更に、蓄電池４が印加した電圧を変換する場合には、ＦＥＴ１３，１４を相補的にオン／オフすることによって、ＦＥＴ１１，１２のオン／オフ状態に無関係に、蓄電池４が印加した電圧を降圧することができる。また、ＦＥＴ１１，１２を相補的にオン／オフすることによって、ＦＥＴ１３，１４のオン／オフ状態に無関係に、蓄電池４が印加した電圧を昇圧することができる。
【０１３５】
開示された実施の形態１及び２は、全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上述の説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。
【符号の説明】
【０１３６】
１，５  変換装置
１１  ＦＥＴ（第１又は第３スイッチに相当）
１２  ＦＥＴ（第２又は第４スイッチに相当）
１３  ＦＥＴ（第３又は第１スイッチに相当）
１４  ＦＥＴ（第４又は第２スイッチに相当）
１６  帰還回路（第１オン／オフ手段、第２オン／オフ手段、第１調整手段及び第２調整手段に相当）
１７  制御部（維持手段に相当）
Ｄ１，Ｄ３  ダイオード
Ｌ１  コイル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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