(57)【要約】【課題】素子内部で信号を重み付け加算可能にし、その重みを変えられるようにする。【解決手段】固体撮像素子は、２次元状に配置された複数の画素を有する画素部と、前記画素部からの信号に応じた信号を、２種類以上に切り替え得る重みで重み付け加算する回路と、を備える。前記回路は、複数の垂直信号線Ｖ１，Ｖ２，…と、ｐ個の入力容量部が接続される入力部を有し前記ｐ個の入力容量部に入力された信号に応じた出力信号を出力する増幅部ＣＡ１，ＣＡ２，…と、増幅部ＣＡ１，ＣＡ２，…の前記入力部と前記複数の垂直信号線Ｖ１，Ｖ２，…のうちのｐ本の垂直信号線との間に、それぞれ前記ｐ個の入力容量部を形成するとともに、制御信号φｍｏｄｅ１，２に応じて前記ｐ個の入力容量部の容量値の比率が２種類以上に切り替わるように前記ｐ個の入力容量部を形成する入力容量形成部ＩＣ１，ＩＣ２…と、を有する。【選択図】図４
2014217012.tif 000002
【特許請求の範囲】
【請求項１】
２次元状に配置された複数の画素を有する画素部と、
前記画素部からの信号に応じた信号を、２種類以上に切り替え得る重みで重み付け加算する回路と、
を備えたことを特徴とする固体撮像素子。
【請求項２】
前記回路は、前記複数の画素の列毎に設けられ対応する列の画素からの信号を受け取る複数の垂直信号線と、ｐ個（ｐは２以上の整数）の入力容量部が接続される入力部を有し前記ｐ個の入力容量部に入力された信号に応じた出力信号を出力する少なくとも１つの増幅部と、前記少なくとも１つの増幅部の前記入力部と前記複数の垂直信号線のうちのｐ本の垂直信号線との間に、それぞれ前記ｐ個の入力容量部を形成するとともに、制御信号に応じて前記ｐ個の入力容量部の容量値の比率が２種類以上に切り替わるように前記ｐ個の入力容量部を形成する入力容量形成部と、を有することを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記少なくとも１つの増幅部は、前記入力部となる第１の入力端子と所定電位が印加される第２の入力端子とを有する演算増幅器と、前記第１の入力端子と前記演算増幅器の出力端子との間をオンオフするカラムアンプリセットスイッチと、前記第１の入力端子と前記出力端子との間に接続される帰還容量と、を有することを特徴とする請求項２記載の固体撮像素子。
【請求項４】
前記入力容量形成部はｑ個（ｑ＞ｐ）の容量を含み、
前記２種類以上の比率のいずれに切り替えた状態においても、前記ｑ個の容量の一方の電極は、前記少なくとも１つの増幅部の前記入力部に接続されるとともに、前記ｑ個の容量の他方の電極は、前記ｐ本の垂直信号線のいずれかに接続される、
ことを特徴とする請求項２又は３記載の固体撮像素子。
【請求項５】
前記２種類以上の比率のうちの１種類の比率は、前記ｐ個の入力容量部の容量値は互いに同一となる比率であることを特徴とする請求項２乃至４のいずれかに記載の固体撮像素子。
【請求項６】
前記ｐが３以上であり、
前記２種類以上の比率のうちの少なくとも１種類の比率は、前記ｐ個の入力容量部のうち、前記ｐ本の垂直信号線のうちのそれらの中央又はそれらの中央に近い位置に位置する垂直信号線に接続される入力容量部の容量値が、前記ｐ本の垂直信号線のうちのそれらの中央から遠い位置に位置する垂直信号線に接続される入力容量部の容量値よりも大きくなる比率であることを特徴とする請求項２乃至５のいずれかに記載の固体撮像素子。
【請求項７】
前記入力容量形成部は、制御信号に応じて、前記少なくとも１つの増幅部の前記入力部と前記複数の垂直信号線のうちのｐ本（ｐは２以上の整数）の垂直信号線との間に、それぞれ前記ｐ個の入力容量部を形成する第１の入力容量形成状態と、前記少なくとも１つの増幅部の前記入力部と前記複数の垂直信号線のうちの１本のみの垂直信号線との間に、１個の入力容量部を形成する第２の入力容量形成状態とに、切り替えることを特徴とする請求項２乃至６のいずれかに記載の固体撮像素子。
【請求項８】
前記複数の画素の各々に対応して設けられ２行２列の繰り返し周期を持つ色配列をなす複数色のカラーフィルタを備え、
前記少なくとも１つの増幅部の数は複数であり、
前記入力容量形成部は、前記第１の入力容量形成状態において、同色のカラーフィルタが設けられ行方向に隣り合うｐ列ずつの画素であって順次行方向へ２列分だけずれたｐ列ずつの画素からの信号をそれぞれ加算した信号が、前記複数の増幅部の各々から得られるように、前記ｐ本の垂直信号線を前記複数の増幅部の前記ｐ個の入力容量にそれぞれ接続する、
ことを特徴とする請求項７記載の固体撮像素子。
【請求項９】
前記入力容量形成部は、前記第２の入力容量形成状態において、前記複数の増幅部から互いに異なる列の画素からの信号が得られるように、前記各１本のみの垂直信号線を、前記各増幅部の前記１個の入力容量部に接続することを特徴とする請求項８記載の固体撮像素子。
【請求項１０】
前記画素部は、前記複数の画素の他に、前記複数の画素が配置されている領域に対する行方向のいずれか一方側又は両側の領域において２次元状に配置され黒レベルの信号を生成する複数のオプチカルブラック画素を含み、
前記複数のオプチカルブラック画素の列毎に設けられ対応する列のオプチカルブラック画素からの信号を受け取る複数のオプチカルブラック画素用垂直信号線と、前記複数のオプチカルブラック画素用垂直信号線の信号にそれぞれ応じた出力信号を出力する複数のオプチカルブラック画素用増幅部と、を備え、
前記第１及び第２の入力容量形成状態のいずれの状態においても、前記複数のオプチカルブラック画素用増幅部から互いに異なる列のオプチカルブラック画素からの信号が得られる、
ことを特徴とする請求項８又は９記載の固体撮像素子。
【請求項１１】
請求項１乃至１０のいずれかに記載の固体撮像素子と、
ＩＳＯ感度の設定値に応じて前記重みを制御する制御部と、
を備えたことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子及びこれを用いた撮像装置に関するものである。
【背景技術】
【０００２】
下記特許文献１の図１２等には、複数本の垂直信号線からの信号を水平信号線上で加算し得る固体撮像素子が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２２５３０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記従来の固体撮像素子では、素子内部で信号を加算することができるものの、その重みを変えることができなかった。
【０００５】
本発明は、このような事情に鑑みてなされたもので、素子内部で信号を重み付け加算することができるとともにその重みを変えることができる固体撮像素子、及び、これを用いた撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記課題を解決するための手段として、以下の各態様を提示する。第１の態様による固体撮像素子は、２次元状に配置された複数の画素を有する画素部と、前記画素部からの信号に応じた信号を、２種類以上に切り替え得る重みで重み付け加算する回路と、を備えたものである。
【０００７】
第２の態様による固体撮像素子は、前記第１の態様において、前記回路は、前記複数の画素の列毎に設けられ対応する列の画素からの信号を受け取る複数の垂直信号線と、ｐ個（ｐは２以上の整数）の入力容量部が接続される入力部を有し前記ｐ個の入力容量部に入力された信号に応じた出力信号を出力する少なくとも１つの増幅部と、前記少なくとも１つの増幅部の前記入力部と前記複数の垂直信号線のうちのｐ本の垂直信号線との間に、それぞれ前記ｐ個の入力容量部を形成するとともに、制御信号に応じて前記ｐ個の入力容量部の容量値の比率が２種類以上に切り替わるように前記ｐ個の入力容量部を形成する入力容量形成部と、を有するものである。
【０００８】
前記入力容量部は、複数の容量で構成された合成容量でもよいし、単一の容量で構成されたものでもよい。前記ｐは、奇数であることが好ましいが、偶数でもよい。
【０００９】
第３の態様による固体撮像素子は、前記第２の態様において、前記少なくとも１つの増幅部は、前記入力部となる第１の入力端子と所定電位が印加される第２の入力端子とを有する演算増幅器と、前記第１の入力端子と前記演算増幅器の出力端子との間をオンオフするカラムアンプリセットスイッチと、前記第１の入力端子と前記出力端子との間に接続される帰還容量と、を有するものである。
【００１０】
第４の態様による固体撮像素子は、前記第２又は第３の態様において、前記入力容量形成部は、前記少なくとも１つの増幅部の前記入力部と前記複数の垂直信号線のうちの前記ｐ本の垂直信号線との間にｑ個（ｑ＞ｐ）の容量を含み、前記制御信号に応じて前記２種類以上の比率のいずれに切り替えた状態においても、前記ｑ個の容量の一方の電極は、前記少なくとも１つの増幅部の前記入力部に接続されるとともに、前記ｑ個の容量の他方の電極は、前記ｐ本の垂直信号線のいずれかに接続されるものである。
【００１１】
第５の態様による固体撮像素子は、前記第２乃至第４のいずれかの態様において、前記２種類以上の比率のうちの１種類の比率は、前記ｐ個の入力容量部の容量値は互いに同一となる比率であるものである。
【００１２】
第６の態様による固体撮像素子は、前記第２乃至第５のいずれかの態様において、前記ｐが３以上であり、前記２種類以上の比率のうちの少なくとも１種類の比率は、前記ｐ個の入力容量部のうち、前記ｐ本の垂直信号線のうちのそれらの中央又はそれらの中央に近い位置に位置する垂直信号線に接続される入力容量部の容量値が、前記ｐ本の垂直信号線のうちのそれらの中央から遠い位置に位置する垂直信号線に接続される入力容量部の容量値よりも大きくなる比率であるものである。
【００１３】
第７の態様による固体撮像素子は、前記第２乃至第６のいずれかの態様において、前記入力容量形成部は、制御信号に応じて、前記少なくとも１つの増幅部の前記入力部と前記複数の垂直信号線のうちのｐ本（ｐは２以上の整数）の垂直信号線との間に、それぞれ前記ｐ個の入力容量部を形成する第１の入力容量形成状態と、前記少なくとも１つの増幅部の前記入力部と前記複数の垂直信号線のうちの１本のみの垂直信号線との間に、１個の入力容量部を形成する第２の入力容量形成状態とに、切り替えるものである。
【００１４】
第８の態様による固体撮像素子は、前記第７の態様において、前記複数の画素の各々に対応して設けられ２行２列の繰り返し周期を持つ色配列をなす複数色のカラーフィルタを備え、前記少なくとも１つの増幅部の数は複数であり、前記入力容量形成部は、前記第１の入力容量形成状態において、同色のカラーフィルタが設けられ行方向に隣り合うｐ列ずつの画素であって順次行方向へ２列分だけずれたｐ列ずつの画素からの信号をそれぞれ加算した信号が、前記複数の増幅部の各々から得られるように、前記ｐ本の垂直信号線を前記複数の増幅部の前記ｐ個の入力容量にそれぞれ接続するものである。
【００１５】
第９の態様による固体撮像素子は、前記第８の態様において、前記入力容量形成部は、前記第２の入力容量形成状態において、前記複数の増幅部から互いに異なる列の画素からの信号が得られるように、前記各１本のみの垂直信号線を、前記各増幅部の前記１個の入力容量部に接続するものである。
【００１６】
前記第８又は第９の態様において、前記複数の増幅部及び前記入力容量形成部はそれぞれ、前記画素部に対する列方向の両側に分けて配置されてもよい。
【００１７】
第１０の態様による固体撮像素子は、前記第８又は第９の態様において、前記画素部は、前記複数の画素の他に、前記複数の画素が配置されている領域に対する行方向のいずれか一方側又は両側の領域において２次元状に配置され黒レベルの信号を生成する複数のオプチカルブラック画素を含み、前記複数のオプチカルブラック画素の列毎に設けられ対応する列のオプチカルブラック画素からの信号を受け取る複数のオプチカルブラック画素用垂直信号線と、前記複数のオプチカルブラック画素用垂直信号線の信号にそれぞれ応じた出力信号を出力する複数のオプチカルブラック画素用増幅部と、を備え、前記第１及び第２の入力容量形成状態のいずれの状態においても、前記複数のオプチカルブラック画素用増幅部から互いに異なる列のオプチカルブラック画素からの信号が得られるものである。
【００１８】
前記第７乃至第１０のいずれかの態様において、前記入力容量形成部はｑ個（ｑ＞ｐ）の容量を含み、前記第１の入力容量形成状態において、前記２種類以上の比率のいずれに切り替えた状態においても、前記ｑ個の容量の一方の電極は、前記少なくとも１つの増幅部の前記所定の入力部に接続されるとともに、前記ｑ個の容量の他方の電極は、前記ｐ本の垂直信号線のいずれかに接続され、前記第２の入力容量形成状態において、前記ｑ個の容量の一方の電極は、前記少なくとも１つの増幅部の前記所定の入力部に接続されるとともに、前記ｑ個の容量の他方の電極は、前記ｐ本の垂直信号線のうちの前記１本のみの垂直信号線に接続されてもよい。
【００１９】
また、前記第７乃至第１０のいずれかの態様において、前記入力容量形成部は、前記ｐ本の垂直信号線をいずれの垂直信号線にするかを選択するとともに前記１本のみの垂直信号線をいずれの垂直信号線にするかを選択する選択するライン選択部を、有してもよい。
【００２０】
第１１の態様による撮像装置は、前記第１乃至第１０のいずれかの態様による固体撮像素子と、ＩＳＯ感度の設定値に応じて前記重みを制御する制御部と、を備えたものである。
【００２１】
前記第１１の態様において、前記ｐが３以上であり、前記制御部は、前記設定値が相対的に小さい場合には、前記ｐ本の垂直信号線のうちのそれらの中央又はそれらの中央に近い位置に位置する垂直信号線の信号の、前記ｐ本の垂直信号線のうちの残りの信号に対する重みの割合が相対的に大きくなるように、前記重みを制御してもよい。
【発明の効果】
【００２２】
本発明によれば、素子内部で信号を重み付け加算することができるとともにその重みを変えることができる固体撮像素子、及び、これを用いた撮像装置を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施の形態による電子カメラを模式的に示す概略ブロック図である。
【図２】図１中の固体撮像素子の概略構成を示す回路図である。
【図３】図２中の画素を示す回路図である。
【図４】図２中の上側信号出力回路の一部分を示す回路図である。
【図５】図２中の上側信号出力回路の他の部分を示す回路図である。
【図６】図２中の上側信号出力回路の更に他の部分を示す回路図である。
【図７】図４中の増幅部を構成する演算増幅器の具体例を示す回路図である。
【図８】図４中の増幅部及び入力容量形成部の非加算時の状態を示す回路図である。
【図９】図４中の増幅部及び入力容量形成部の加算時の状態を示す回路図である。
【図１０】図２に示す固体撮像素子の水平画素非加算読み出しモードの特徴的な動作を模式的に示す動作説明図である。
【図１１】図２に示す固体撮像素子の水平画素非加算読み出しモードでの制御信号の状態を示すタイミングチャートである。
【図１２】図２に示す固体撮像素子の水平画素加算読み出しモードの特徴的な動作を模式的に示す動作説明図である。
【図１３】図２に示す固体撮像素子の水平画素加算読み出しモードでの制御信号の状態を示すタイミングチャートである。
【図１４】本発明の第２の実施の形態による電子カメラで用いられる固体撮像素子の上側信号出力回路の一部分を示す回路図である。
【図１５】本発明の第２の実施の形態による電子カメラで用いられる固体撮像素子の上側信号出力回路の他の部分を示す回路図である。
【図１６】本発明の第２の実施の形態による電子カメラで用いられる固体撮像素子の水平画素非加算読み出しモードの特徴的な動作を模式的に示す動作説明図である。
【図１７】本発明の第２の実施の形態による電子カメラで用いられる固体撮像素子の水平画素非加算読み出しモードでの制御信号の状態を示すタイミングチャートである。
【図１８】本発明の第２の実施の形態による電子カメラで用いられる固体撮像素子の水平画素加算読み出しモードの特徴的な動作を模式的に示す動作説明図である。
【図１９】本発明の第２の実施の形態による電子カメラで用いられる固体撮像素子の水平画素加算読み出しモードでの制御信号の状態を示すタイミングチャートである。
【発明を実施するための形態】
【００２４】
以下、本発明による固体撮像素子及び撮像装置について、図面を参照して説明する。
【００２５】
［第１の実施の形態］
図１は、本発明の第１の実施の形態による撮像装置としての電子カメラ１を模式的に示す概略ブロック図である。
【００２６】
本実施の形態による電子カメラ１は、例えば一眼レフのデジタルカメラとして構成されるが、本発明による撮像装置は、これに限らず、コンパクトカメラなどの他の電子カメラや、携帯電話に搭載された電子カメラなどの種々の撮像装置に適用することができる。
【００２７】
電子カメラ１には、撮影レンズ２が装着される。この撮影レンズ２は、レンズ制御部２ａによってフォーカスや絞りが駆動される。この撮影レンズ２の像空間には、固体撮像素子３の撮像面が配置される。
【００２８】
固体撮像素子３は、撮像制御部４の指令によって駆動され、画像信号を出力する。電子ビューファインダーモード時や動画撮影時などでは、撮像制御部４は、例えばいわゆるローリング電子シャッタを行いつつ所定の読み出し動作を行うように固体撮像素子３を制御する。また、通常の本撮影時（静止画撮影時）などでは、撮像制御部４は、例えば、全画素を同時にリセットするいわゆるグローバルリセット後に、図示しないメカニカルシャッタで露光した後に、所定の読み出し動作を行うように固体撮像素子３を制御する。いずれの画像信号も、信号処理部５によって黒レベルクランプ処理等の信号処理が行われた後、Ａ／Ｄ変換部６によりＡ／Ｄ変換され、メモリ７に一旦蓄積される。メモリ７は、バス８に接続されている。バス８には、レンズ制御部２ａ、撮像制御部４、ＣＰＵ９、液晶表示パネル等の表示部１０、記録部１１、画像圧縮部１２及び画像処理部１３なども接続される。ＣＰＵ９には、レリーズ釦などの操作部９ａが接続される。また、操作部９ａによって、ＩＳＯ感度を設定することができるようになっている。記録部１１には記録媒体１１ａが着脱自在に装着される。このとき、撮像制御部４は、後述するように、ＩＳＯ感度の設定値に応じて、後述する水平画素加算を行う読み出し動作又は水平画素加算を行わない読み出し動作を行うように、固体撮像素子３を制御する。いずれの画像信号も、信号処理部５によって黒レベルクランプ処理等の信号処理が行われた後、Ａ／Ｄ変換部６によりＡ／Ｄ変換され、メモリ７に一旦蓄積される。メモリ７は、バス８に接続されている。バス８には、レンズ制御部２ａ、撮像制御部４、ＣＰＵ９、液晶表示パネル等の表示部１０、記録部１１、画像圧縮部１２及び画像処理部１３なども接続される。ＣＰＵ９には、レリーズ釦などの操作部９ａが接続される。また、記録部１１には記録媒体１１ａが着脱自在に装着される。
【００２９】
電子カメラ１内のＣＰＵ９は、操作部９ａの操作により電子ビューファインダーモードや動画撮影などが指示されると、それに合わせて撮像制御部４を駆動する。撮像制御部４は、例えばローリング電子シャッタを行いつつ所定の読み出し動作を行うように固体撮像素子３を制御する。このとき、レンズ制御部２ａによって、フォーカスや絞りが適宜調整される。固体撮像素子３から得られた画像信号は、メモリ７に蓄積される。ＣＰＵ９は、電子ビューファインダーモード時にはその画像信号を表示部１０に画像表示させ、動画撮影時にはその画像信号を記録媒体１１ａに記録する。通常の本撮影時（静止画撮影時）などの場合は、ＣＰＵ９は、画像信号がメモリ７に蓄積された後に、操作部９ａの指令に基づき、必要に応じて画像処理部１３や画像圧縮部１２にて所望の処理を行い、記録部１１に処理後の信号を出力させ記録媒体１１ａに記録する。
【００３０】
図２は、図１中の固体撮像素子３の概略構成を示す回路図である。本実施の形態では、固体撮像素子３は、ＣＭＯＳ型の固体撮像素子として構成されているが、他のＸＹアドレス型固体撮像素子として構成してもよい。
【００３１】
固体撮像素子３は、図２に示すように、画素部２１と、複数の水平制御信号線２２と、垂直走査回路２３と、複数の垂直信号線Ｖ１〜Ｖｍと、画素部２１の列方向（垂直方向、図２中上下方向）の両側にそれぞれ配置された上側信号出力回路２４及び下側信号出力回路２５と、を有している。
【００３２】
画素部２１は、ｎ行ｋ列に２次元マトリクス状に配置され入射光に応じた画素信号を出力する有効画素ＰＸからなる有効画素部２１Ａと、ｎ行（ｍ−ｋ）列に２次元マトリクス状に配置され黒レベルの信号を生成するオプチカルブラック画素（ＯＢ画素）ＯＢからなるＯＢ画素部２１Ｂとを有している。本実施の形態では、ＯＢ画素部２１Ｂは、有効画素部２１Ａの領域の行方向（水平方向、図２中左右方向）の図２中右側に配置されている。もっとも、ＯＢ画素部２１Ｂは、有効画素部２１Ａの図２中左側に配置してもよいし、有効画素部２１Ａの図２中左右両側に配置してもよい。
【００３３】
画素部２１の各行には、垂直走査回路２３に接続された水平制御信号線２２がそれぞれ配置されている。各々の水平制御信号線２２は、垂直走査回路２３から出力される制御信号（後述する制御信号φＳＥＬ，φＲＥＳ，φＴＸ）を、画素ＰＸ，ＯＢの各行にそれぞれ供給する。
【００３４】
複数の垂直信号線Ｖ１〜Ｖｋは、有効画素ＰＸの列毎に設けられ、対応する列の有効画素ＰＸからの信号を受け取る。また、複数の垂直信号線Ｖｋ＋１〜Ｖｍは、ＯＢ画素ＯＢの列毎に設けられ、対応する列のＯＢ画素ＯＢからの信号を受け取る。垂直信号線Ｖｋ＋１〜Ｖｍは、ＯＢ画素用垂直信号線である。垂直信号線Ｖ１〜Ｖｍの上端（厳密に言うと、本実施の形態では、それらの垂直信号線のうちの偶数番目の列の垂直信号線の上端）が、上側信号出力回路２４に接続されている。垂直信号線Ｖ１〜Ｖｍの下端（厳密に言うと、本実施の形態では、それらの垂直信号線のうちの奇数番目の列の垂直信号線の下側）が、下側信号出力回路２５に接続されている。ここでは、１列目の垂直信号線には符号Ｖ１を付し、ｍ列目の垂直信号線には符号Ｖｍを付し、他の垂直信号線についても同様である。各垂直信号線Ｖ１〜Ｖｍには、定電流源２６が接続されている（後述する図４及び図５を参照）。なお、定電流源２６を各垂直信号線Ｖ１〜Ｖｍの上端側及び下端側にそれぞれ接続して、各垂直信号線Ｖ１〜Ｖｍに対して２つずつの定電流源２６を接続してもよい。この場合は、定電流源１つ当たりの電流値を、垂直信号線１本当たりに必要な電流値の１／２倍とする。
【００３５】
なお、必要に応じて、いわゆる横スミアや黒太陽を防止するため、各垂直信号線Ｖ１〜Ｖｍに対して、例えば特開２０１０−２６３４４３号公報の図４及び図５に開示されているようなクリップ回路を設けてもよい。
【００３６】
本実施の形態では、各々の画素ＰＸの光入射側には、それぞれが異なる色成分の光を透過させる複数種類のカラーフィルタが、２行２列の繰り返し周期を持つ色配列で配置されている。画素ＰＸは、カラーフィルタでの色分解によって各色に対応する電気信号を出力する。本実施の形態では、図２に示すように、前記色配列としてベイヤー配列が採用され、赤色（Ｒ）、緑色（Ｇｒ，Ｇｂ）、青色（Ｂ）のカラーフィルタがベイヤー配列に従って各画素ＰＸに配置されている。すなわち、有効画素部２１Ａの奇数行にはＲ，Ｇｒのカラーフィルタが交互に並ぶとともに、有効画素部２１Ａの偶数行にはＧｂ，Ｂのフィルタが交互に並んでいる。そして、有効画素部２１Ａ全体では緑色のフィルタが市松模様をなすように配置されている。これにより、有効画素部２１Ａは、撮像時にカラーの画像を取得することができる。本実施の形態では、ＯＢ画素部２１Ｂにも有効画素部２１Ａと同様に、カラーフィルタが配置されている。もっとも、ＯＢ画素ＯＢは黒レベルを出力するものであるので、ＯＢ画素部２１Ｂには必ずしもカラーフィルタを配置する必要はない。なお、図２では、各々の画素ＰＸ，ＯＢにカラーフィルタの色を併せて表記している。
【００３７】
図３は、図２中の画素ＰＸ，ＯＢを示す回路図である。本実施の形態では、各画素ＰＸは、一般的なＣＭＯＳ型固体撮像素子の画素と同様に、光電変換部としてのフォトダイオードＰＤと、電荷を受け取って前記電荷を電圧に変換する電荷電圧変換部としてのフローティングディフュージョンＦＤと、フローティングディフュージョンＦＤの電位をリセットするリセットトランジスタＲＥＳと、フローティングディフュージョンＦＤの電位に応じた信号を垂直信号線Ｖ１〜Ｖｍに供給する選択トランジスタＳＥＬと、フォトダイオードＰＤからフローティングディフュージョンＦＤに電荷を転送する電荷転送部としての転送トランジスタＴＸと、フローティングディフュージョンＦＤの電位に応じた前記信号を出力する増幅部としての増幅トランジスタＡＭＰとを有し、図３に示すように、接続されている。図３において、ＶＤＤは電源電位である。なお、本実施の形態では、画素ＰＸ，ＯＢのトランジスタＡＭＰ，ＴＸ，ＲＥＳ，ＳＥＬは、全てｎＭＯＳトランジスタである。
【００３８】
本実施の形態では、ＯＢ画素ＯＢは、フォトダイオードＰＤが遮光される点を除いて有効画素ＰＸと同じ構造を有している。もっとも、ＯＢ画素ＯＢは、例えば、有効画素ＰＸからフォトダイオードＰＤを取り除いた構造を有していてもよい。
【００３９】
転送トランジスタＴＸのゲートは行毎に共通に接続され、そこには、転送トランジスタＴＸを制御する制御信号φＴＸが垂直走査回路２３から供給される。リセットトランジスタＲＥＳのゲートは行毎に共通に接続され、そこには、リセットトランジスタＲＥＳを制御する制御信号φＲＥＳが垂直走査回路２３から供給される。選択トランジスタＳＥＬのゲートは行毎に共通に接続され、そこには、選択トランジスタＳＥＬを制御する制御信号φＳＥＬが垂直走査回路２３から供給される。各制御信号φＴＸを行毎に区別する場合、ｊ行目の制御信号φＴＸは符号φＴＸ（ｊ）で示す。この点は、制御信号φＲＥＳ，φＳＥＬについても同様である。
【００４０】
各画素ＰＸのフォトダイオードＰＤは、入射光の光量（被写体光）に応じて信号電荷を生成する。転送トランジスタＴＸは、制御信号φＴＸのハイレベル期間にオンし、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。リセットトランジスタＲＥＳは、制御信号φＲＥＳのハイレベル期間（電源電位ＶＤＤの期間）にオンし、フローティングディフュージョンＦＤをリセットする。
【００４１】
増幅トランジスタＡＭＰは、そのドレインが電源電位ＶＤＤに接続され、そのゲートがフローティングディフュージョンＦＤに接続され、そのソースが選択トランジスタＳＥＬのドレインに接続され、定電流源２６（図３では図示せず、図４及び図５を参照）を負荷とするソースフォロア回路を構成している。増幅トランジスタＡＭＰは、フローティングディフュージョンＦＤの電圧値に応じて、選択トランジスタＳＥＬを介して垂直信号線Ｖ１〜Ｖｍに読み出し信号を出力する。選択トランジスタＳＥＬは、制御信号φＳＥＬのハイレベル期間にオンし、増幅トランジスタＡＭＰのソースを垂直信号線Ｖ１〜Ｖｍに接続する。
【００４２】
図２中の垂直走査回路２３は、図１中の撮像制御部４からの制御信号を受けて、画素ＰＸ，ＯＢの行毎に、制御信号φＳＥＬ，φＲＥＳ，φＴＸをそれぞれ出力し、ローリング電子シャッタによる動作や、メカニカルシャッタを利用したグローバルリセットによる静止画読み出し動作などを実現する。それらの具体的な動作については公知であるため、ここではその説明は省略する。
【００４３】
なお、画素ＰＸ，ＯＢの構成は、前述した図３に示す構成に限らない。例えば、列方向に隣り合う複数の画素ＰＸ，ＯＢ毎に、当該複数の画素ＰＸが１組のフローティングディフュージョンＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＥＳ及び選択トランジスタＳＥＬを共有してもよい。
【００４４】
図４は、図２中の上側信号出力回路２４の一部分（有効画素部２１Ａの２列目、４列目及び６列目の垂直信号線Ｖ２，Ｖ４，Ｖ６にそれぞれ対応して設けられた、３つの入力容量形成部ＩＣ１〜ＩＣ３及び３つの増幅部ＣＡ１〜ＣＡ３）を示す回路図である。
【００４５】
図５は、図２中の上側信号出力回路２４の他の部分（ＯＢ画素部２１Ｂのｋ＋２列目、ｋ＋４列目及びｋ＋６列目の垂直信号線Ｖｋ＋２，Ｖｋ＋４，Ｖｋ＋６にそれぞれ対応して設けられた、３つの入力容量形成部ＩＣ（ｋ／２）＋１，ＩＣ（ｋ／２）＋２，ＩＣ（ｋ／２）＋３及び３つの増幅部ＣＡ（ｋ／２）＋１，ＣＡ（ｋ／２）＋２，ＣＡ（ｋ／２）＋３）を示す回路図である。図５において、図４中の要素と同一又は対応する要素には同一符号を付している。
【００４６】
図６は、図２中の上側信号出力回路２４の更に他の部分（有効画素部２１Ａの２列目からｋ列目までの偶数列目の垂直信号線にそれぞれ対応して設けられたｋ／２個の増幅部ＣＡ１〜ＣＡ（ｋ／２）の出力信号、及び、ＯＢ画素部２１Ｂのｋ＋２列目からｍ列目までの偶数列目の垂直信号線にそれぞれ対応して設けられた（ｍ−ｋ）／２個の増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）の出力信号を、それぞれサンプルホールドするサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）、水平走査回路３１など）を示す回路図である。
【００４７】
本実施の形態では、図４にその一部を示すように、上側信号出力回路２４は、有効画素部２１Ａの偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｋにそれぞれ対応して設けられた、ｋ／２個の入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）及びｋ／２個の増幅部ＣＡ１〜ＣＡ（ｋ／２）を有している。
【００４８】
各増幅部ＣＡ１〜ＣＡ（ｋ／２）は、同一の構成を有し、ｐ個（本実施の形態では、３個）の入力容量部Ｃａ，Ｃｂ，Ｃｃ（後述する図９を参照）が接続される入力部（本実施の形態では、演算増幅器ＯＰの第１の入力端子としての反転入力端子）を有し、ｐ個の入力容量部Ｃａ，Ｃｂ，Ｃｃに入力された信号に応じた出力信号を出力する。
【００４９】
本実施の形態では、各増幅部ＣＡ１〜ＣＡ（ｋ／２）は、演算増幅器ＯＰと、帰還容量Ｃｆと、カラムアンプリセット信号φＣＡＲＳＴに応じてカラムアンプをリセットするカラムアンプリセットスイッチＣＡＲＳＴと、を有している。演算増幅器ＯＰの反転入力端子（入力部としての第１の入力端子）と演算増幅器ＯＰの出力端子との間に、帰還容量Ｃｆ及びカラムアンプリセットスイッチＣＡＲＳＴが並列に接続されている。演算増幅器ＯＰの非反転入力端子（第２の入力端子）には、所定電位Ｖｒｅｆが印加されている。カラムアンプリセットスイッチＣＡＲＳＴは、ＭＯＳトランジスタで構成され、カラムアンプリセット信号φＣＡＲＳＴがハイレベルの場合にオンする一方、カラムアンプリセット信号φＣＡＲＳＴがローレベルの場合にオフする。各増幅部ＣＡ１〜ＣＡ（ｋ／２）のカラムアンプリセットスイッチＣＡＲＳＴのゲートは共通に接続され、そこには、カラムアンプリセット信号φＣＡＲＳＴが撮像制御部４から供給される。
【００５０】
本実施の形態では、演算増幅器ＯＰとして、作動制御信号φＳＴＢＹに応じて作動状態と前記作動状態に比べて低消費電力の作動停止状態とになり得る演算増幅器（以下、「スタンバイ機能付き演算増幅器」と呼ぶ。）ものが、用いられている。演算増幅器ＯＰの作動状態と作動停止状態に応じて、演算増幅器ＯＰを有する増幅部全体としても作動状態と作動停止状態となる。もっとも、演算増幅器ＯＰとして、スタンバイ機能を有しておらずに常時作動状態となる通常の演算増幅器を用いてもよい。
【００５１】
図７は、スタンバイ機能付き演算増幅器とした演算増幅器ＯＰの具体例を示す回路図である。この例では、演算増幅器ＯＰは、ｐＭＯＳトランジスタＴ１〜Ｔ４及びｎＭＯＳトランジスタＴ５〜Ｔ８で構成されている。本例では、演算増幅器の一般的な構成をなすトランジスタＴ１，Ｔ２，Ｔ５，Ｔ６，Ｔ８に対して、トランジスタＴ３，Ｔ４，Ｔ７が追加されることでスタンバイ機能が実現されている。図７において、ＶＩＮ＿Ｐ、ＶＩＮ＿Ｎ、ＶＯＵＴは、演算増幅器ＯＰの非反転入力端子、反転入力端子及び出力端子をそれぞれ示している。ＶＢＩＡＳは、図示しないバイアス回路からの電流源用バイアス電圧が印加されるバイアス電圧入力端子である。
【００５２】
図７において、ＳＴＢＹは作動制御信号φＳＴＢＹが入力される端子（作動制御信号入力端子）、ＳＴＢＹ＿Ｎは作動制御信号φＳＴＢＹの反転信号が入力される端子である。作動制御信号φＳＴＢＹがハイレベルになると、トランジスタＴ３，Ｔ４，Ｔ７がオフし、演算増幅器ＯＰを流れる電流が遮断されて演算増幅器ＯＰが作動停止状態となり、出力端子ＶＯＵＴはフローティングになる。図４等では、作動制御信号φＳＴＢＹに相当する作動制御信号φＳＴＢＹ１〜φＳＴＢＹ３のみが演算増幅器ＯＰに供給されるものとして記載され、作動制御信号φＳＴＢＹ＿Ｎに相当する反転作動制御信号が演算増幅器ＯＰに供給される制御線等の図示は省略している。以下の説明では、作動制御信号φＳＴＢＹのみについて言及し、反転作動制御信号への言及は省略する。なお、演算増幅器ＯＰとして、スタンバイ機能を有していない通常の演算増幅器を用いる場合には、作動制御信号φＳＴＢＹは演算増幅器ＯＰに入力されない。
【００５３】
増幅部ＣＡ１〜ＣＡ（ｋ／２）を、対応する垂直信号線がｐ×２本（本実施の形態では、ｐ＝３で、６本）の周期をなすｐ個（本実施の形態では、３個）のグループに分けたとき、すなわち、増幅部ＣＡ１，ＣＡ４，ＣＡ７，…の第１グループと、増幅部ＣＡ２，ＣＡ５，ＣＡ８，…の第２グループと、増幅部ＣＡ３，ＣＡ６，ＣＡ９，…の第３グループに分けたとき、各グループ毎に作動制御信号φＳＴＢＹが入力される。つまり、第１グループの増幅部ＣＡ１，ＣＡ４，ＣＡ７，…の作動停止信号入力端子が共通に接続され、そこには、作動制御信号φＳＴＢＹ１が撮像制御部４から供給される。第２グループの増幅部ＣＡ２，ＣＡ５，ＣＡ８，…の作動停止信号入力端子が共通に接続され、そこには、作動制御信号φＳＴＢＹ２が撮像制御部４から供給される。第３グループの増幅部ＣＡ３，ＣＡ６，ＣＡ９，…の作動停止信号入力端子が共通に接続され、そこには、作動制御信号φＳＴＢＹ３が撮像制御部４から供給される。
【００５４】
前記ｋ／２個の入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）の各々は、当該入力容量形成部と同じ垂直信号線に対応して設けられた増幅部の前記入力部（本実施の形態では、演算増幅器ＯＰの反転入力端子）とｐ本の垂直信号線（本実施の形態では、当該入力容量形成部が対応する１本の垂直信号線、及び、その１本の垂直信号線に対して２本前と２本後の各１本ずつの垂直信号線の、合計３本の垂直信号線）との間に、それぞれｐ個（本実施の形態では、３個）の入力容量部Ｃａ，Ｃｂ，Ｃｃ（後述する図９を参照）を形成するとともに、制御信号φｍｏｄｅ１，φｍｏｄｅ２に応じて前記ｐ個の入力容量部Ｃａ，Ｃｂ，Ｃｃの容量値Ｃａ，Ｃｂ，Ｃｃの比率が２種類以上（本実施の形態では、第１の比率及び第２の比率の２種類）に切り替わるように前記ｐ個の入力容量部Ｃａ，Ｃｂ，Ｃｃを形成する。例えば、垂直信号線Ｖ４に対応する入力容量形成部ＩＣ２は、当該入力容量形成部ＩＣ２と同じ垂直信号線Ｖ４に対応して設けられた増幅部ＣＡ２の反転入力端子とｐ本の垂直信号線（当該入力容量形成部ＩＣ２が対応する１本の垂直信号線Ｖ４、及び、その１本の垂直信号線Ｖ４に対して２本前と２本後の各１本ずつの垂直信号線Ｖ２，Ｖ６の、合計３本の垂直信号線Ｖ２，Ｖ４，Ｖ６）との間に、それぞれｐ個（本実施の形態では、３個）の入力容量部Ｃａ，Ｃｂ，Ｃｃ（後述する図９を参照）を形成する。この例では、ＩＣ２が図９中のＩＣに相当し、Ｖ２が図９中のＶａに相当し、Ｖ４が図９中のＶｂに相当し、Ｖ６が図９中のＶｃに相当する。前記入力容量部Ｃａ，Ｃｂ，Ｃｃは、複数の容量で構成された合成容量でもよいし、単一の容量で構成されたものでもよい。前記ｐは、奇数であることが好ましいが、偶数でもよい。
【００５５】
前記２種類以上の比率のうちの１種類の比率は、前記ｐ個の入力容量部の容量値は互いに同一となる比率であってもよい。また、前記ｐが３以上である場合において、前記２種類以上の比率のうちの少なくとも１種類の比率は、前記ｐ個の入力容量部のうち、前記ｐ本の垂直信号線のうちのそれらの中央又はそれらの中央に近い位置に位置する垂直信号線に接続される入力容量部の容量値が、前記ｐ本の垂直信号線のうちのそれらの中央から遠い位置に位置する垂直信号線に接続される入力容量部の容量値よりも大きくなる比率であってもよい。
【００５６】
また、本実施の形態では、前記ｋ／２個の入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）の各々は、制御信号φｍｏｄｅ０，φｍｏｄｅ１，φｍｏｄｅ２に応じて、当該入力容量形成部と同じ垂直信号線に対応して設けられた増幅部の前記入力部（本実施の形態では、演算増幅器ＯＰの反転入力端子）とｐ本の垂直信号線（本実施の形態では、当該入力容量形成部が対応する１本の垂直信号線、及び、その１本の垂直信号線に対して２本前と２本後の各１本ずつの垂直信号線の、合計３本の垂直信号線）との間に、それぞれｐ個（本実施の形態では、３個）の入力容量部Ｃａ，Ｃｂ，Ｃｃ（後述する図９を参照）を形成する第１の入力容量形成状態と、当該入力容量形成部と同じ垂直信号線に対応して設けられた増幅部の前記入力部（本実施の形態では、演算増幅器ＯＰの反転入力端子）と１本のみの垂直信号線（当該入力容量形成部が対応する１本の垂直信号線のみ）との間に、１個の入力容量部Ｃｉ（後述する図８を参照）を形成する第２の入力容量形成状態とを、切り替える。前記第２の入力容量形成状態では、例えば、垂直信号線Ｖ４に対応する入力容量形成部ＩＣ２は、当該入力容量形成部ＩＣ２と同じ垂直信号線Ｖ４に対応して設けられた増幅部ＣＡ２の反転入力端子と、当該入力容量形成部ＩＣ２が対応する１本の垂直信号線Ｖ４のみとの間に、それぞれ１個の入力容量部Ｃｉ（後述する図８を参照）を形成する。この例は、ＩＣ２が図８中のＩＣに相当し、Ｖ４が図８中のＶｉに相当する。
【００５７】
具体的には、本実施の形態では、前記ｋ／２個の入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）の各々は、ｑ個（ｑ＞ｐであり、本実施の形態では５個）の容量Ｃ１〜Ｃ５と、前記第２の入力容量形成状態にするためのスイッチＳ１〜Ｓ５と、前記第１の入力容量形成状態にするとともに入力容量部Ｃａ，Ｃｂ，Ｃｃの容量値Ｃａ，Ｃｂ，Ｃｃの比率を第１の比率にするためのスイッチＳ６〜Ｓ１０と、前記第１の入力容量形成状態にするとともに入力容量部Ｃａ，Ｃｂ，Ｃｃの容量値Ｃａ，Ｃｂ，Ｃｃの比率を第２の比率にするためのスイッチＳ１１〜Ｓ１５とを有している。本実施の形態では、スイッチＳ１〜Ｓ１５は、ｎＭＯＳトランジスタで構成されている。
【００５８】
これらの接続関係について、以下に、垂直信号線Ｖ４に対応して設けられた入力容量形成部ＩＣ２を例に挙げて説明するが、他の入力容量形成部についても同様である。
【００５９】
入力容量形成部ＩＣ２の容量Ｃ１〜Ｃ５の一方の電極は、増幅部ＣＡ２の演算増幅器ＯＰの反転入力端子に接続されている。入力容量形成部ＩＣ２の容量Ｃ１の他方の電極と垂直信号線Ｖ４との間にスイッチＳ１が接続され、容量Ｃ２の他方の電極と垂直信号線Ｖ４との間にスイッチＳ２が接続され、容量Ｃ３の他方の電極と垂直信号線Ｖ４との間にスイッチＳ３が接続され、容量Ｃ４の他方の電極と垂直信号線Ｖ４との間にスイッチＳ４が接続され、容量Ｃ５の他方の電極と垂直信号線Ｖ４との間にスイッチＳ５が接続されている。入力容量形成部ＩＣ２の容量Ｃ１の前記他方の電極と垂直信号線Ｖ２との間にスイッチＳ６が接続され、容量Ｃ２の前記他方の電極と垂直信号線Ｖ４との間にスイッチＳ７が接続され、容量Ｃ３の前記他方の電極と垂直信号線Ｖ４との間にスイッチＳ８が接続され、容量Ｃ４の前記他方の電極と垂直信号線Ｖ４との間にスイッチＳ９が接続され、容量Ｃ５の前記他方の電極と垂直信号線Ｖ６との間にスイッチＳ１０が接続されている。入力容量形成部ＩＣ２の容量Ｃ１の前記他方の電極と垂直信号線Ｖ２との間にスイッチＳ１１が接続され、容量Ｃ２の前記他方の電極と垂直信号線Ｖ２との間にスイッチＳ１２が接続され、容量Ｃ３の前記他方の電極と垂直信号線Ｖ４との間にスイッチＳ１３が接続され、容量Ｃ４の前記他方の電極と垂直信号線Ｖ６との間にスイッチＳ１４が接続され、容量Ｃ５の前記他方の電極と垂直信号線Ｖ６との間にスイッチＳ１５が接続されている。
【００６０】
なお、図４から理解できるように、入力容量形成部ＩＣ１が対応する垂直信号線Ｖ２に対して２本前の垂直信号線は存在しないので、本来その垂直信号線に接続されるべき入力容量形成部ＩＣ１のスイッチＳ６，Ｓ１１，Ｓ１２の一方は、フローティング状態だと動作不良の原因となる可能性があるため、例えばＧＮＤレベルに接続して電位を固定することが好ましい。また、入力容量形成部ＩＣ（ｋ／２）が対応する垂直信号線Ｖｋに対して２本後の垂直信号線Ｖｋ＋２は、ＯＢ画素部２１Ｂの垂直信号線であるので、垂直信号線Ｖｋ＋２に接続されるべき入力容量形成部ＩＣ（ｋ／２）のスイッチＳ１０，Ｓ１４，Ｓ１５の一方も、同様に例えばＧＮＤレベルに接続して電位を固定することが好ましい。
【００６１】
前記ｋ／２個の入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）のスイッチＳ１〜Ｓ５のゲートが共通に接続され、そこには、制御信号φｍｏｄｅ０が撮像制御部４から供給される。前記ｋ／２個の入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）のスイッチＳ６〜Ｓ１０のゲートが共通に接続され、そこには、制御信号φｍｏｄｅ１が撮像制御部４から供給される。前記ｋ／２個の入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）のスイッチＳ１１〜Ｓ１５のゲートが共通に接続され、そこには、制御信号φｍｏｄｅ２が撮像制御部４から供給される。各スイッチＳ１〜Ｓ１５は、そのゲートに供給される制御信号φｍｏｄｅ０，φｍｏｄｅ１，φｍｏｄｅ２がハイレベル（Ｈ）の場合にオンする一方、そのゲートに供給される制御信号φｍｏｄｅ０，φｍｏｄｅ１，φｍｏｄｅ２がローレベル（Ｌ）の場合にオフする。
【００６２】
図８は、前記増幅部ＣＡ１〜ＣＡ（ｋ／２）及び前記入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）のうちの任意の１組の増幅部ＣＡ及び入力容量形成部ＩＣの非加算時の状態（前記第２の入力容量形成状態）を示す回路図である。図９は、前記増幅部ＣＡ１〜ＣＡ（ｋ／２）及び前記入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）のうちの任意の１組の増幅部ＣＡ及び入力容量形成部ＩＣの加算時の状態（前記第１の入力容量形成状態）を示す回路図である。図８及び図９では、作動制御信号φＳＴＢＹを供給するラインは省略している。図８において、Ｖｉは、増幅部ＣＡ及び入力容量形成部ＩＣに対応する垂直信号線を示し、Ｃｉは、入力容量形成部ＩＣが垂直信号線Ｖｉと増幅部ＣＡの演算増幅器ＯＰの反転入力端子との間に形成する１個の入力容量部を示す。図９において、Ｖｂは、増幅部ＣＡ及び入力容量形成部ＩＣに対応する垂直信号線を示し、Ｖａは垂直信号線Ｖｂに対して２本前の垂直信号線を示し、Ｖｃは垂直信号線Ｖｂに対して２本後の垂直信号線を示し、Ｃａ，Ｃｂ，Ｃｃは、入力容量形成部ＩＣが垂直信号線Ｖａ，Ｖｂ，Ｖｃと増幅部ＣＡの演算増幅器ＯＰの反転入力端子との間にそれぞれ形成する３個の入力容量部を示す。
【００６３】
以下の説明において、垂直信号線Ｖｉ，Ｖａ，Ｖｂ，Ｖｃの電圧もそれぞれ同じ符号Ｖｉ，Ｖａ，Ｖｂ，Ｖｃで表記し、入力容量部Ｃａ，Ｃｂ，Ｃｃの容量値もそれぞれ同じ符号Ｃａ，Ｃｂ，Ｃｃで表記する。また、増幅部ＣＡの帰還容量Ｃｆ及び入力容量形成部ＩＣを構成する容量Ｃ１〜Ｃ５の容量値も、それぞれ同じ符号Ｃｆ，Ｃ１〜Ｃ５で表記する。
【００６４】
前記第２の入力容量形成状態では、制御信号φｍｏｄｅ０がハイレベルにされるとともに、制御信号φｍｏｄｅ１，φｍｏｄｅ２がローレベルにされる。これにより、増幅部ＣＡの演算増幅器ＯＰの反転入力端子と垂直信号線Ｖｉとの間において、入力容量形成部ＩＣの容量Ｃ１〜Ｃ５が並列接続され、図８に示す状態となり、この並列接続された容量Ｃ１〜Ｃ５が１個の入力容量部Ｃｉを形成する。したがって、Ｃｉ＝Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４＋Ｃ５となる。
【００６５】
この場合、信号φＣＡＲＳＴがハイレベルになると、カラムアンプリセットスイッチＣＡＲＳＴがオンして演算増幅器ＯＰの反転入力端子と出力端子との間が短絡し、演算増幅器ＯＰの出力端子が所定電位Ｖｒｅｆにリセットされる。その後、信号φＣＡＲＳＴがローレベルにされてカラムアンプリセットスイッチＣＡＲＳＴがオフした状態において、入力電圧Ｖｉ（垂直信号線Ｖｉの電圧）がΔＶｉだけ変化すると、演算増幅器ＯＰの出力端子の信号（出力電圧）Ｖｏｕｔは、［Ｖｒｅｆ−（Ｃｉ／Ｃｆ）×ΔＶｉ］となる。このように、カラムアンプリセットスイッチＣＡＲＳＴがオフすると、Ｖｏｕｔ＝［Ｖｒｅｆ−（Ｃｉ／Ｃｆ）×ΔＶｉ］＝［Ｖｒｅｆ−｛（Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４＋Ｃ５）／Ｃｆ｝×ΔＶｉ］が得られる。
【００６６】
したがって、図８に示す状態では、対応する垂直信号線の信号Ｖｉの変化分ΔＶｉよる増幅出力、すなわち、１本の垂直信号線の非加算状態の信号が、出力信号Ｖｏｕｔとして得られる。
【００６７】
なお、本実施の形態における増幅部ＣＡを単一の容量を介して所定の垂直信号線に固定して接続するようにしたものが、いわゆるカラムアンプとして知られている。本実施の形態における信号φＣＡＲＳＴのタイミングは、その公知のカラムアンプと同様のタイミングで行えばよいので、その説明は省略する。この点は、図９の状態の場合も同じである。
【００６８】
前記第１の入力容量形成状態にするとともに入力容量部Ｃａ，Ｃｂ，Ｃｃの容量値Ｃａ，Ｃｂ，Ｃｃの比率を第１の比率にする場合には、制御信号φｍｏｄｅ１がハイレベルにされるとともに、制御信号φｍｏｄｅ０，φｍｏｄｅ２がローレベルにされる。これにより、増幅部ＣＡの演算増幅器ＯＰの反転入力端子と垂直信号線Ｖａとの間に入力容量形成部ＩＣの容量Ｃ１が接続され、増幅部ＣＡの演算増幅器ＯＰの反転入力端子と垂直信号線Ｖｂとの間に入力容量形成部ＩＣの容量Ｃ２〜Ｃ４が並列接続され、増幅部ＣＡの演算増幅器ＯＰの反転入力端子と垂直信号線Ｖｃとの間に入力容量形成部ＩＣの容量Ｃ５が接続され、図９に示す状態となり、容量Ｃ１が入力容量部Ｃａを形成し、並列接続された容量Ｃ２〜Ｃ４が入力容量部Ｃｂを形成し、容量Ｃ５が入力容量部Ｃｃを形成する。したがって、Ｃａ＝Ｃ１、Ｃｂ＝Ｃ２＋Ｃ３＋Ｃ４、Ｃｃ＝Ｃ５となり、Ｃａ：Ｃｂ：Ｃｃ＝Ｃ１：（Ｃ２＋Ｃ３＋Ｃ４）：Ｃ５（第１の比率）となる。
【００６９】
前記第１の入力容量形成状態にするとともに入力容量部Ｃａ，Ｃｂ，Ｃｃの容量値Ｃａ，Ｃｂ，Ｃｃの比率を第２の比率にする場合には、制御信号φｍｏｄｅ２がハイレベルにされるとともに、制御信号φｍｏｄｅ０，φｍｏｄｅ１がローレベルにされる。これにより、増幅部ＣＡの演算増幅器ＯＰの反転入力端子と垂直信号線Ｖａとの間に入力容量形成部ＩＣの容量Ｃ１，Ｃ２が並列接続され、増幅部ＣＡの演算増幅器ＯＰの反転入力端子と垂直信号線Ｖｂとの間に入力容量形成部ＩＣの容量Ｃ３が接続され、増幅部ＣＡの演算増幅器ＯＰの反転入力端子と垂直信号線Ｖｃとの間に入力容量形成部ＩＣの容量Ｃ４，Ｃ５が並列接続され、図９に示す状態となり、並列接続された容量Ｃ１，Ｃ２が入力容量部Ｃａを形成し、容量Ｃ３が入力容量部Ｃｂを形成し、並列接続された容量Ｃ４，Ｃ５が入力容量部Ｃｃを形成する。したがって、Ｃａ＝Ｃ１＋Ｃ２、Ｃｂ＝Ｃ３、Ｃｃ＝Ｃ４＋Ｃ５となり、Ｃａ：Ｃｂ：Ｃｃ＝（Ｃ１＋Ｃ２）：Ｃ３：（Ｃ４＋Ｃ５）（第２の比率）となる。
【００７０】
これらの図９に示す状態の場合、信号φＣＡＲＳＴがハイレベルになると、カラムアンプリセットスイッチＣＡＲＳＴがオンして演算増幅器ＯＰの反転入力端子と出力端子との間が短絡し、演算増幅器ＯＰの出力端子が所定電位Ｖｒｅｆにリセットされる。その後、信号φＣＡＲＳＴがローレベルにされてカラムアンプリセットスイッチＣＡＲＳＴがオフした状態において、入力電圧Ｖａ，Ｖｂ，Ｖｃ（垂直信号線Ｖａ，Ｖｂ，Ｖｃの電圧）がそれぞれΔＶａ，ΔＶｂ，ΔＶｃだけ変化すると、演算増幅器ＯＰの出力端子の信号（出力電圧）Ｖｏｕｔは、［Ｖｒｅｆ−［｛（Ｃａ／Ｃｆ）×ΔＶａ｝＋｛（Ｃｂ／Ｃｆ）×ΔＶｂ｝＋｛（Ｃｃ／Ｃｆ）×ΔＶｃ｝］］となる。このように、カラムアンプリセットスイッチＣＡＲＳＴがオフすると、Ｖｏｕｔ＝［Ｖｒｅｆ−［｛（Ｃａ／Ｃｆ）×ΔＶａ｝＋｛（Ｃｂ／Ｃｆ）×ΔＶｂ｝＋｛（Ｃｃ／Ｃｆ）×ΔＶｃ｝］］が得られる。
【００７１】
したがって、図９に示す状態では、ΔＶａとΔＶｂとΔＶｃとがＣａ：Ｃｂ：Ｃｃの重みで重み付け加算された信号が、出力信号Ｖｏｕｔとして得られる。
【００７２】
よって、制御信号φｍｏｄｅ１が選択的にハイレベルにされている場合には、Ｃａ：Ｃｂ：Ｃｃ＝Ｃ１：（Ｃ２＋Ｃ３＋Ｃ４）：Ｃ５（第１の比率）であるので、ΔＶａとΔＶｂとΔＶｃとがその第１の比率の重みで重み付け加算された信号が、出力信号Ｖｏｕｔとして得られる。また、制御信号φｍｏｄｅ２が選択的にハイレベルにされている場合には、Ｃａ：Ｃｂ：Ｃｃ＝Ｃａ：Ｃｂ：Ｃｃ＝（Ｃ１＋Ｃ２）：Ｃ３：（Ｃ４＋Ｃ５）（第２の比率）であるので、ΔＶａとΔＶｂとΔＶｃとがその第２の比率の重みで重み付け加算された信号が、出力信号Ｖｏｕｔとして得られる。
【００７３】
本実施の形態では、Ｃ１〜Ｃ５の値を適宜設定することによって、前記第１及び第２の比率を適宜設定することができる。このとき、前記第１及び第２の比率において、Ｃａ＝ＣｃかつＣｂ≧Ｃａとなるように（すなわち、入力容量部Ｃａ，Ｃｂ，Ｃｃの容量値Ｃａ，Ｃｂ，Ｃｃの対称性を担保しつつ、中央の入力容量部Ｃｂの容量値Ｃｂを周辺の入力容量部Ｃａ，Ｃｃの容量値Ｃａ，Ｃｃと同じかそれよりも大きくなるように）、Ｃ１〜Ｃ５の値を設定することが好ましい。例えば、Ｃ１＝Ｃ５＝０．６ｐＦ、Ｃ２＝Ｃ４＝０．４ｐＦ、Ｃ３＝１ｐＦとすると、前記第１の比率は１：３：１となり、前記第２の比率は１：１：１となる。このとき、前記第１の比率の場合には、前記第２の比率の場合に比べて、前記ｐ本（本実施の形態では、３本）の垂直信号線のうちのそれらの中央に位置する垂直信号線Ｖｂの信号の、残りの垂直信号線Ｖａ，Ｖｃの信号に対する重みの割合が大きい。以下の説明では、Ｃａ：Ｃｂ：Ｃｃの前記第１の比率が１：３：１であり、前記第２の比率が１：１：１であるものとするが、本発明ではこれらの値に限らない。
【００７４】
このように、図９に示す状態では、３本の垂直信号線の信号Ｖａ，Ｖｂ，Ｖｃの変化分ΔＶａ，ΔＶｂ，ΔＶｃの前記第１又は前記第２の比率の重みでの重み付け加算による増幅出力、すなわち、３本の垂直信号線の前記第１の比率又は前記第２の比率の重みでの重み付け加算状態の信号が、出力信号Ｖｏｕｔとして得られる。
【００７５】
先の説明からわかるように、本実施の形態では、制御信号φｍｏｄｅ０，φｍｏｄｅ１，φｍｏｄｅ２のいずれが選択的にハイレベルにされる状態においても、入力容量形成部ＩＣにおいて、前記ｑ個（本実施の形態では、５個）の容量Ｃ１〜Ｃ５の一方の電極は増幅部ＣＡの演算増幅器ＯＰの反転入力端子に接続されとともに、前記ｑ個の容量Ｃ１〜Ｃ５の他方の電極は前記ｐ本の垂直信号線Ｖａ，Ｖｂ，Ｖｃのいずれかに接続される。したがって、前述した式からも理解できるように、制御信号φｍｏｄｅ０，φｍｏｄｅ１，φｍｏｄｅ２のいずれが選択的にハイレベルにされる状態においても、出力信号Ｖｏｕｔのレベルが揃っており、それらの出力信号Ｖｏｕｔのレベル合わせを行う必要がないので、好ましい。もっとも、本発明では、必ずしもこれに限らず、入力容量形成部ＩＣを構成する複数の容量を適宜直列又は直並列接続しておき、その一部の容量をスイッチで切り離したり短絡したりして、図８に示すような非加算状態と図９に示すような加算状態とを切り替えたり、図９に示すような加算状態において容量値Ｃａ，Ｃｂ，Ｃｃの比率を切り替えたりしてもよい。この場合には、必要に応じて、可変ゲインアンプ等を用いて、各状態の出力信号Ｖｏｕｔをレベル合わせすればよい。
【００７６】
ここで、図５を参照する。本実施の形態では、図５にその一部を示すように、上側信号出力回路２４は、ＯＢ画素部２１Ｂの偶数列目の垂直信号線Ｖｋ＋２，Ｖｋ＋４，…，Ｖｍにそれぞれ対応して設けられた、｛（ｍ／２）−（ｋ／２）｝個の入力容量形成部ＩＣ（ｋ／２）＋１〜ＩＣ（ｍ／２）及び｛（ｍ／２）−（ｋ／２）｝個の増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）を有している。これらは、ＯＢ画素用であり、図４に関連して説明した有効画素部２１Ａの偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｋにそれぞれ対応して設けられた、ｋ／２個の入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）及びｋ／２個の増幅部ＣＡ１〜ＣＡ（ｋ／２）と、それぞれ同様に構成されている。
【００７７】
ただし、本実施の形態では、有効画素ＰＸについては水平画素加算と水平画素非加算とを切り替えるのに対し、ＯＢ画素については常に、水平画素非加算として、ＯＢ画素の全列の信号を個別に読み出すように構成されている。
【００７８】
すなわち、ＯＢ画素用入力容量形成部ＩＣ（ｋ／２）＋１〜ＩＣ（ｍ／２）では、スイッチＳ１〜Ｓ５のゲートに固定的にハイレベルが印加されて常時スイッチＳ１〜Ｓ５がオンするとともに、スイッチＳ６〜Ｓ１５のゲートに固定的にローレベルが印加されて常時スイッチＳ６〜Ｓ１５がオフする。これにより、ＯＢ画素用入力容量形成部ＩＣ（ｋ／２）＋１〜ＩＣ（ｍ／２）は、図８に示す非加算状態に固定されている。なお、これと同じ電気的接続状態を実現するべく、ＯＢ画素用入力容量形成部ＩＣ（ｋ／２）＋１〜ＩＣ（ｍ／２）のスイッチＳ１〜Ｓ１５を取り除いて、オン状態のスイッチＳ１〜Ｓ５で接続される箇所を配線で接続してもよい。しかし、この場合には、回路の均一性が低下し、信号にオフセット等が生じ易いので、本実施の形態のようにＯＢ画素用入力容量形成部ＩＣ（ｋ／２）＋１〜ＩＣ（ｍ／２）のスイッチＳ１〜Ｓ１５を設けることが好ましい。
【００７９】
また、ＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）の演算増幅器ＯＰには、作動制御信号φＳＴＢＹ１〜φＳＴＢＹ３とは独立した作動制御信号φＳＴＢＹ−ＯＢが供給されており、ＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）を、前述した増幅部ＣＡ１〜ＣＡ（ｋ／２）から独立して、常時作動状態にし得るようになっている。
【００８０】
図６に示すように、上側信号出力回路２４は、前述した増幅部ＣＡ１〜ＣＡ（ｍ／２）にそれぞれ対応して設けられたサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）と、水平走査回路３１と、水平信号線３２Ｎ，３２Ｓと、水平線リセットトランジスタＲＴＨＳ，ＲＴＨＮと、出力アンプＡＰＳ，ＡＰＮとを有している。
【００８１】
水平走査回路３１は、撮像制御部４の制御下で、サンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）の各々毎にあるいはそのうちの選択されたもの毎に、水平走査信号φＨを出力し、水平走査の制御を行う。φＨに付した（ｍ／２）はｍ列目の信号であることを示している。
【００８２】
サンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）には、対応する増幅部ＣＡ１〜ＣＡ（ｍ／２）の演算増幅器ＯＰの出力端子が接続されている。各サンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）は、第１の容量ＣＳと、第２の容量ＣＮとを有している。本実施の形態では、第１の容量ＣＳは、光信号等を蓄積する容量である。第２の容量ＣＮは、前記光信号等から差し引くべきノイズ成分を含む差分用信号を蓄積する容量である。また、各サンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）は、第１及び第２の入力スイッチＴＶＳ，ＴＶＮと、第１及び第２の出力スイッチＴＨＳ，ＴＨＮとを有している。各サンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）は、対応する増幅部ＣＡ１〜ＣＡ（ｍ／２）の出力信号Ｖｏｕｔを制御信号φＴＶＮ，φＴＶＳに従ってサンプリングして保持するとともに、当該保持された信号を水平走査回路３１からの水平走査信号φＨに従って水平信号線３２Ｎ，３２Ｓへ供給する。水平信号線３２Ｎ，３２Ｓに出力された光信号等及び差分用信号はそれぞれそれぞれ出力アンプＡＰＳ，ＡＰＮを介して増幅され、図１中の信号処理部５へ出力される。信号処理部５は、出力アンプＡＰＳ，ＡＰＮの出力間の差分を、差動アンプ等によって得る。これにより相関２重サンプリングが実現される。なお、そのような差動アンプ等は、固体撮像素子３に搭載してもよい。このサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）は、増幅部ＣＡ１〜ＣＡ（ｍ／２）のオフセットを取り除くために設けられている。なお、水平線リセットトランジスタＲＴＨＳ，ＲＴＨＮは水平信号線３２Ｓ，３２Ｎをそれぞれ水平線リセット制御信号φＲＴＨに従って所定タイミングで所定電位Ｖｒｅｆ０にリセットする。
【００８３】
このようなサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）自体については、公知であるので、その詳細な説明は省略する。
【００８４】
図面には示していないが、図２中の下側信号出力回路２５は、上側信号出力回路２４を上下反転させた回路である。ただし、下側信号出力回路２５では、上側信号出力回路２４において偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍにそれぞれ接続されている箇所は、画素部２１において奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１にそれぞれ接続される。
【００８５】
本実施の形態では、このように、信号出力回路が上側信号出力回路２４と下側信号出力回路２５とに分けられているので、スペースを有効に活用することができるとともに、両者の処理を並行して行うことで処理の高速化を図ることができる。もっとも、本発明では、信号出力回路を上側又は下側のいずれか一方側にのみ配置してもよい。
【００８６】
前述した説明からわかるように、本実施の形態では、垂直信号線Ｖ１〜Ｖｍ、上側及び下側の入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）及び増幅部ＣＡ１〜ＣＡ（ｍ／２）が、有効画素部２１Ａからの信号に応じた信号を、２種類以上に切り替え得る重みで重み付け加算する回路を、構成している。
【００８７】
次に、図２に示す固体撮像素子３の動作例について説明する。
【００８８】
本実施の形態では、通常の本撮影時（静止画撮影時）などにおいて、現在のＩＳＯ感度の設定値が閾値ＴＨ１より小さい低感度である場合に、全画素ＰＸの信号を水平画素非加算で読み出す動作モード（以下、「水平画素非加算読み出しモード」と呼ぶ。）が行われる。なお、ＩＳＯ感度の設定値は、モード等に応じて、操作部９ａにより手動で設定されたものでもよいし、測光情報等に応じて自動的に設定されたものでもよい。
【００８９】
図１０は、図２に示す固体撮像素子３の水平画素非加算読み出しモードの特徴的な動作を模式的に示す動作説明図である。図１１は、図２に示す固体撮像素子３の水平画素非加算読み出しモードでの制御信号の状態を示すタイミングチャートである。
【００９０】
水平画素非加算読み出しモードでは、図１１に示すように、上側及び下側の（上側信号出力回路２４及び下側信号出力回路２５の）制御信号φｍｏｄｅ０がハイレベルに維持される一方で、上側及び下側の制御信号φｍｏｄｅ１，φｍｏｄｅ２がローレベルに維持される。したがって、上側及び下側の有効画素用入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）はいずれも、図８に示す非加算状態に維持される。上側及び下側のＯＢ画素用入力容量形成部ＩＣ（ｋ／２）＋１〜ＩＣ（ｍ／２）は、そもそも図８に示す非加算状態に固定されている。
【００９１】
水平画素非加算読み出しモードでは、図１０からも理解できるように、偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍが、図８に示す前記第２の入力容量形成状態（非加算時の状態）の入力容量形成部ＩＣ１〜ＩＣ（ｍ／２）の入力容量部Ｃｉを介して、上側の増幅部ＣＡ１〜ＣＡ（ｍ／２）の入力部（演算増幅器ＯＰの反転入力端子）にそれぞれ接続される。また、水平画素非加算読み出しモードでは、図１０からも理解できるように、奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１が、図８に示す前記第２の入力容量形成状態（非加算時の状態）の入力容量形成部ＩＣ１〜ＩＣ（ｍ／２）の入力容量部Ｃｉを介して、下側の増幅部ＣＡ１〜ＣＡ（ｍ／２）の入力部（演算増幅器ＯＰの反転入力端子）にそれぞれ接続される。
【００９２】
また、水平画素非加算読み出しモードでは、図１１に示すように、上側及び下側の作動制御信号φＳＴＢＹ１〜φＳＴＢＹ３，φＳＴＢＹ−ＯＢがローレベルに維持され、上側及び下側の全ての増幅部ＣＡ１〜ＣＡ（ｍ／２）は作動状態に維持される。
【００９３】
そして、水平画素非加算読み出しモードでは、撮像制御部４による制御下で垂直走査回路２３によって、１行目からｎ行目まで順次１行ずつ読み出し対象として選択され、読み出し対象の行の各画素ＰＸ，ＯＢの信号が、対応する列の垂直信号線Ｖ１〜Ｖｍに出力される。
【００９４】
図１０に示すように、奇数行目が読み出し対象となっている場合には、偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍには、対応する列のＧｒ画素（Ｇｒカラーフィルタが設けられた有効画素ＰＸ及びＯＢ画素ＯＢ）の信号が出力され、奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１には、対応する列のＲ画素の信号が出力される。偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍに出力されたＧｒ画素の信号は、図８に示す非加算状態の上側の入力容量形成部ＩＣ１〜ＩＣ（ｍ／２）を介して上側の増幅部ＣＡ１〜ＣＡ（ｍ／２）によって増幅された後に、上側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた全てのＧｒ画素の信号が上側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１に出力されたＲ画素の信号は、図８に示す非加算状態の下側の入力容量形成部ＩＣ１〜ＩＣ（ｍ／２）を介して下側の増幅部ＣＡ１〜ＣＡ（ｍ／２）によって増幅された後に、下側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた全てのＲ画素の信号が下側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。
【００９５】
図１０に示すように、偶数行目が読み出し対象となっている場合には、偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍには、対応する列のＢ画素の信号が出力され、奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１には、対応する列のＧｂ画素の信号が出力される。偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍに出力されたＢ画素の信号は、図８に示す非加算状態の上側の入力容量形成部ＩＣ１〜ＩＣ（ｍ／２）を介して上側の増幅部ＣＡ１〜ＣＡ（ｍ／２）によって増幅された後に、上側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた全てのＢ画素の信号が上側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１に出力されたＧｂ画素の信号は、図８に示す非加算状態の下側の入力容量形成部ＩＣ１〜ＩＣ（ｍ／２）を介して下側の増幅部ＣＡ１〜ＣＡ（ｍ／２）によって増幅された後に、下側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた全てのＧｂ画素の信号が下側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。
【００９６】
このようにして、水平画素非加算読み出しモードでは、全ての画素ＰＸ，ＯＢの信号を水平加算することなく読み出すことができる。
【００９７】
本実施の形態では、通常の本撮影時（静止画撮影時）などにおいて、現在のＩＳＯ感度の設定値が閾値ＴＨ１以上でかつ閾値ＴＨ２（ＴＨ２＞ＴＨ１）より小さい中間感度である場合に、有効画素ＰＸの信号を前記第１の比率（１：３：１）の重みによる水平画素重み付け加算で読み出す動作モード（以下、「第１の水平画素重み付け加算読み出しモード」と呼ぶ。）が行われる。
【００９８】
図１２は、図２に示す固体撮像素子３の第１の水平画素加算読み出しモードの特徴的な動作を模式的に示す動作説明図である。図１３は、図２に示す固体撮像素子３の第１の水平画素加算読み出しモードでの制御信号の状態を示すタイミングチャートである。
【００９９】
第１の水平画素加算読み出しモードでは、図１３に示すように、上側及び下側の制御信号φｍｏｄｅ１がハイレベルに維持される一方で、上側及び下側の制御信号φｍｏｄｅ０，φｍｏｄｅ２がローレベルに維持される。したがって、上側及び下側の有効画素用増幅部ＣＡ１〜ＣＡ（ｋ／２）はいずれも、図９に示す加算状態に維持される。一方、上側及び下側のＯＢ画素用入力容量形成部ＩＣ（ｋ／２）＋１〜ＩＣ（ｍ／２）は、そもそも図８に示す非加算状態に固定されている。
【０１００】
第１の水平画素加算読み出しモードでは、図１２からも理解できるように、偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍのうち、２本ずつを重複しながら順次行方向に１本ずつずれていく隣り合う３本ずつの垂直信号線が、図９に示す前記第１の入力容量形成状態（加算時の状態）の上側の入力容量形成部ＩＣ１〜ＩＣ（ｍ／２）の３つの入力容量部Ｃａ，Ｃｂ，Ｃｃにそれぞれ接続され、入力容量形成部ＩＣ１〜ＩＣ（ｍ／２）の出力端子は、上側の増幅部ＣＡ１〜ＣＡ（ｍ／２）の入力部（演算増幅器ＯＰの反転入力端子）にそれぞれ接続されている。また、第１の水平画素加算読み出しモードでは、図１２からも理解できるように、奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１のうち、２本ずつを重複しながら順次行方向に１本ずつずれていく隣り合う３本ずつの垂直信号線が、図９に示す前記第１の入力容量形成状態（加算時の状態）の下側の入力容量形成部ＩＣ１〜ＩＣ（ｍ／２）の３つの入力容量部Ｃａ，Ｃｂ，Ｃｃにそれぞれ接続され、入力容量形成部ＩＣ１〜ＩＣ（ｍ／２）の出力端子は、下側の増幅部ＣＡ１〜ＣＡ（ｍ／２）の入力部（演算増幅器ＯＰの反転入力端子）にそれぞれ接続されている。
【０１０１】
また、第１の水平画素加算読み出しモードにおいても、図１３に示すように、上側及び下側の作動制御信号φＳＴＢＹ１〜φＳＴＢＹ３，φＳＴＢＹ−ＯＢがローレベルに維持され、上側及び下側の全ての増幅部ＣＡ１〜ＣＡ（ｍ／２）は作動状態に維持される。
【０１０２】
そして、第１の水平画素加算読み出しモードでは、撮像制御部４による制御下で垂直走査回路２３によって、１行目からｎ行目まで順次１行ずつ読み出し対象として選択され、読み出し対象の行の各画素ＰＸ，ＯＢの信号が、対応する列の垂直信号線Ｖ１〜Ｖｍに出力される。
【０１０３】
図１２に示すように、奇数行目が読み出し対象となっている場合には、偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍには、対応する列のＧｒ画素（Ｇｒカラーフィルタが設けられた有効画素ＰＸ及びＯＢ画素ＯＢ）の信号が出力され、奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１には、対応する列のＲ画素の信号が出力される。
【０１０４】
偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｋに出力されたＧｒ画素の信号は、図９に示す加算状態の上側の入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）を介して、上側の増幅部ＣＡ１〜ＣＡ（ｋ／２）に入力される。これにより、上側の増幅部ＣＡ１〜ＣＡ（ｋ／２）によって、行方向に隣合うｐ列（本実施の形態では、３列）ずつのＧｒ画素であって順次行方向へ２列分だけずれたｐ列（本実施の形態では、３列）ずつのＧｒ画素の信号が加算される。偶数列目の垂直信号線Ｖｋ＋２，…，Ｖｍに出力されたＧｒ画素の信号は、図８に示す非加算状態となっている上側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）によって増幅される。これらの上側の増幅部ＣＡ１〜ＣＡ（ｍ／２）の出力信号は、上側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた信号が上側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。このとき、上側の水平走査回路３１は、このサンプリングされた全ての信号を出力させる（全列読み出しする）。
【０１０５】
奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｋ−１に出力されたＲ画素の信号は、図９に示す加算状態の下側の有効画素用入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）を介して、下側の増幅部ＣＡ１〜ＣＡ（ｋ／２）に入力される。これにより、下側の増幅部ＣＡ１〜ＣＡ（ｋ／２）によって、行方向に隣合うｐ列（本実施の形態では、３列）ずつのＲ画素であって順次行方向へ２列分だけずれたｐ列（本実施の形態では、３列）ずつのＲ画素の信号が加算される。偶数列目の垂直信号線Ｖｋ＋２，…，Ｖｍに出力されたＧｒ画素の信号は、図８に示す非加算状態となっている下側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）によって増幅される。これらの下側の増幅部ＣＡ１〜ＣＡ（ｍ／２）の出力信号は、下側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた信号が下側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。このとき、下側の水平走査回路３１は、このサンプリングされた全ての信号を出力させる（全列読み出しする）。
【０１０６】
図１２に示すように、偶数行目が読み出し対象となっている場合には、偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍには、対応する列のＢ画素の信号が出力され、奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１には、対応する列のＧｂ画素の信号が出力される。
【０１０７】
偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｋに出力されたＢ画素の信号は、図９に示す加算状態の上側の入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）を介して、上側の増幅部ＣＡ１〜ＣＡ（ｋ／２）に入力される。これにより、上側の増幅部ＣＡ１〜ＣＡ（ｋ／２）によって、行方向に隣合うｐ列（本実施の形態では、３列）ずつのＢ画素であって順次行方向へ２列分だけずれたｐ列（本実施の形態では、３列）ずつのＢ画素の信号が加算される。偶数列目の垂直信号線Ｖｋ＋２，…，Ｖｍに出力されたＢ画素の信号は、図８に示す非加算状態となっている上側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）によって増幅される。これらの上側の増幅部ＣＡ１〜ＣＡ（ｍ／２）の出力信号は、上側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた信号が上側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。このとき、上側の水平走査回路３１は、このサンプリングされた全ての信号を出力させる（全列読み出しする）。
【０１０８】
奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｋ−１に出力されたＧｂ画素の信号は、図９に示す加算状態の下側の有効画素用入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）を介して、下側の増幅部ＣＡ１〜ＣＡ（ｋ／２）に入力される。これにより、下側の増幅部ＣＡ１〜ＣＡ（ｋ／２）によって、行方向に隣合うｐ列（本実施の形態では、３列）ずつのＧｂ画素であって順次行方向へ２列分だけずれたｐ列（本実施の形態では、３列）ずつのＧｂ画素の信号が加算される。偶数列目の垂直信号線Ｖｋ＋２，…，Ｖｍに出力されたＧｂ画素の信号は、図８に示す非加算状態となっている下側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）によって増幅される。これらの下側の増幅部ＣＡ１〜ＣＡ（ｍ／２）の出力信号は、下側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた信号が下側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。このとき、下側の水平走査回路３１は、このサンプリングされた全ての信号を出力させる（全列読み出しする）。
【０１０９】
このようにして、第１の水平画素加算読み出しモードでは、有効画素ＰＸの信号を前記第１の比率（１：３：１）の重みで水平重み付け加算して読み出すことができる一方で、全てのＯＢ画素ＯＢの信号を水平画素加算することなく読み出すことができる。
【０１１０】
このようにして読み出した信号から最終的な静止画像等を得るには、例えば、図１中の信号処理部５あるいは画像処理部１３で、水平方向の重みと同じ重みで垂直方向の３画素の重み付け加算処理を行ってもよい。あるいは、固体撮像素子３を垂直方向の画素加算し得るように構成しておき、垂直方向も重み付け画素加算読み出ししてもよい。
【０１１１】
本実施の形態では、通常の本撮影時（静止画撮影時）などにおいて、現在のＩＳＯ感度の設定値が閾値ＴＨ２以上の高感度である場合に、有効画素ＰＸの信号を前記第２の比率（１：１：１）の重みによる水平画素重み付け加算で読み出す動作モード（以下、「第２の水平画素重み付け加算読み出しモード」と呼ぶ。）が行われる。
【０１１２】
第２の水平画素重み付け加算読み出しモードが前記第１の水平画素重み付け加算読み出しモードと異なる所は、上側及び下側の制御信号φｍｏｄｅ２がハイレベルに維持される一方で、上側及び下側の制御信号φｍｏｄｅ１がローレベルに維持される点のみである。
【０１１３】
また、本実施の形態では、電子ビューファインダーモード時や動画撮影時などにおいて、前記第１の水平画素加算読み出しモードと同様の前記第２の比率（１：１：１）の重みによる第３の水平画素加算読み出しモードが行われる。
【０１１４】
第３の水平画素加算読み出しモードが前記第１の水平画素加算読み出しモードと異なる所は、上側の作動制御信号φＳＴＢＹ１，φＳＴＢＹ３がハイレベルに維持されるとともに、下側の作動制御信号φＳＴＢＹ２，φＳＴＢＹ３がハイレベルに維持される点と、これらに対応して作動停止状態にされる上側の有効画素用増幅部ＣＡ１，ＣＡ３，ＣＡ４，ＣＡ６，ＣＡ７，ＣＡ９，…及び下側の有効画素用増幅部ＣＡ２，ＣＡ３，ＣＡ５，ＣＡ６，ＣＡ８，ＣＡ９，…の出力信号は、サンプルホールド後に水平走査回路３１によって出力させないか、あるいは、サンプルホールド後に水平走査回路３１によって出力しても後段の回路で不要信号として使用しない点である。なお、この第３の水平画素加算読み出しモードにおいても、上側の作動制御信号φＳＴＢＹ１，φＳＴＢＹ３及び下側の作動制御信号φＳＴＢＹ２，φＳＴＢＹ３をローレベルにしてもよいが、本実施の形態では、その場合に比べて低消費電力を図ることができる。
【０１１５】
この第３の水平画素加算読み出しモードにおいて固体撮像素子３から読み出した信号から最終的な動画像等を得るには、例えば、図１中の信号処理部５あるいは画像処理部１３で、水平方向の重みと同じ重みで垂直方向の３画素の重み付け加算処理を行ってもよい。あるいは、固体撮像素子３を垂直方向の画素加算し得るように構成しておき、垂直方向も重み付け画素加算読み出ししてもよい。あるいは、前述した例では、垂直走査回路２３によって１行ずつ読み出されているが、３行おきに読み出し、垂直方向は間引き読み出ししてもよい。
【０１１６】
本実施の形態によれば、上側及び下側の増幅部ＣＡ１〜ＣＡ（ｋ／２）のみらならず、上側及び下側の入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）が設けられているので、水平方向の画素信号の加算を行う専用の加算回路を用いることなく、素子内部で水平方向の画素信号を重み付け加算することができるとともに、その重みを変えることができる。
【０１１７】
本実施の形態では、前述したように、静止画撮影時などにおいて、ＩＳＯ感度が低感度に設定されている場合には、水平方向の画素加算は行われず、ＩＳＯ感度が中間感度に設定されている場合には、中央の重みの割合が相対的に大きく周辺の重みの割合が相対的に小さい第１の比率（１：３：１）の重みで水平方向の画素加算が行われ、ＩＳＯ感度が高感度に設定されている場合には、中央の重みの割合が相対的に小さく周辺の重みの割合が相対的に大きい第２の比率（１：１：１）の重みで水平方向の画素加算が行われる。したがって、本実施の形態によれば、静止画撮影時などにおいて、本来はトレードオフの関係にあるノイズ低減と解像度低下防止とを両立させることができる。
【０１１８】
すなわち、ＩＳＯ感度が低感度に設定されている場合には、元々ノイズが少ないため、ノイズ低減を図るべく水平方向の画素加算を行う必要がない一方で、水平方向の画素加算を行うと、解像度の低下は免れない。そこで、本実施の形態では、静止画撮影時などにおいて、ＩＳＯ感度が低感度に設定されている場合には、水平方向の画素加算を行わない。静止画撮影時などにおいて、ＩＳＯ感度が中間感度に設定されている場合には、ノイズを低減するために水平方向の画素加算を行うが、ある程度のノイズ低減効果を得ながら解像度の低下を抑えるために、第１の比率（１：３：１）の重みで水平方向の画素加算を行う。ＩＳＯ感度が高感度に設定されている場合には、ノイズが多くなり、元々解像感も低下している。そこで、本実施の形態では、静止画撮影時などにおいて、解像度の低下を抑えつつ比較的大きいノイズ低減効果を得るために、第２の比率（１：１：１）の重みで水平方向の画素加算を行う。
【０１１９】
また、本実施の形態では、前述したように、電子ビューファインダーモード時や動画撮影時などにおいて、中央の重みの割合と周辺の重みの割合が相対的に等しい第２の比率（１：１：１）の重みで水平方向の画素加算が行われる。したがって、本実施の形態によれば、電子ビューファインダーモード時や動画撮影時などにおいては、ノイズを減らし、かつスタンバイ回路を併用することにより消費電力低減も行うことが出来る。
【０１２０】
なお、本実施の形態では、入力容量形成部ＩＣは、水平方向の画素加算の重みを２段階に切り替えられるように構成されているが、本発明では、入力容量形成部ＩＣは、その重みを３段階以上に切り替えられるように構成してもよい。このような入力容量形成部ＩＣは、例えば、一方電極が演算増幅器ＯＰの反転入力端子に接続された７個以上の奇数個の容量を用い、それらの容量の他方電極を複数のスイッチによりいずれの垂直信号線に接続するかを変更し得るように構成することで、実現することができる。これらの点は、後述する第２の実施の形態についても同様である。
【０１２１】
また、本実施の形態では、同色の隣り合う３本の垂直信号線の信号を加算し得るように構成されているが、本発明では、より多くの本数の垂直信号線の信号を加算し得るように構成してもよい。また、本発明では、信号を加算し得る垂直信号線の本数を、制御信号に応じて変更し得るように構成してもよい。この場合、例えば、静止画撮影時などにおいて、ＩＳＯ感度が中間感度に設定されている場合には、同色の隣り合う３本の垂直信号線の信号を水平加算し、ＩＳＯ感度が高感度に設定されている場合には、同色の隣り合う５本の垂直信号線の信号を水平加算するようにしてもよい。これらの点は、後述する第２の実施の形態についても同様である。
【０１２２】
［第２の実施の形態］
図１４は、本発明の第２の実施の形態による電子カメラで用いられる固体撮像素子の上側信号出力回路２４の一部分を示す回路図であり、図４に対応している。図１５は、本発明の第２の実施の形態による電子カメラで用いられる固体撮像素子の上側信号出力回路２４の他の部分を示す回路図であり、図５に対応している。図１４及び図１５において、図４及び図５中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
【０１２３】
本実施の形態が前記第１の実施の形態と異なる所は、以下に説明する点である。
【０１２４】
本実施の形態では、上側信号出力回路２４において、前記第１の実施の形態におけるｍ／２個の入力容量形成部ＩＣ１〜ＩＣ（ｍ／２）にそれぞれ対応して、各々がスイッチＳ１６，Ｓ１７からなるｍ／２個のライン選択部が追加されている。前記第１の実施の形態における入力容量形成部ＩＣと追加された各ライン選択部とによって、本実施の形態における各入力容量形成部が構成されている。
【０１２５】
各ライン選択部のスイッチ１６，Ｓ１７は、前記第１の実施の形態において上側信号出力回路２４において偶数列の各垂直信号線Ｖ２，Ｖ４，…，Ｖｍに接続されている箇所を、当該垂直信号線、及び、当該垂直信号線の１本前の垂直信号線のいずれかに選択的に接続し得るように設けられている。
【０１２６】
例えば、上側信号出力回路２４において入力容量形成部ＩＣ１に対応するライン選択部のスイッチＳ１６，Ｓ１７は、前記第１の実施の形態において上側信号出力回路２４において垂直信号線Ｖ２に接続されている箇所を、当該垂直信号線Ｖ２、及び、当該垂直信号線Ｖ２の１本前の垂直信号線Ｖ１のいずれかに選択的に接続し得るように設けられている。このライン選択部のスイッチＳ１６，Ｓ１７のうちのスイッチＳ１６が選択的にオンすると、前記第１の実施の形態において上側信号出力回路２４において垂直信号線Ｖ２に接続されている箇所を、選択肢の中で１列目側の垂直信号線Ｖ１に選択的に接続する。このライン選択部のスイッチＳ１６，Ｓ１７のうちのスイッチＳ１７が選択的にオンすると、前記第１の実施の形態において上側信号出力回路２４において垂直信号線Ｖ２に接続されている箇所を、選択肢の中で２番目に１列目側の垂直信号線Ｖ２に選択的に接続する。
【０１２７】
また、例えば、上側信号出力回路２４において入力容量形成部ＩＣ２に対応するライン選択部のスイッチＳ１６，Ｓ１７は、前記第１の実施の形態において上側信号出力回路２４において垂直信号線Ｖ４に接続されている箇所を、当該垂直信号線Ｖ４、及び、当該垂直信号線Ｖ４の１本前の垂直信号線Ｖ３のいずれかに選択的に接続し得るように設けられている。このライン選択部のスイッチＳ１６，Ｓ１７のうちのスイッチＳ１６が選択的にオンすると、前記第１の実施の形態において上側信号出力回路２４において垂直信号線Ｖ４に接続されている箇所を、選択肢の中で最も１列目側の垂直信号線Ｖ３に選択的に接続する。このライン選択部のスイッチＳ１６，Ｓ１７のうちのスイッチＳ１７が選択的にオンすると、前記第１の実施の形態において上側信号出力回路２４において垂直信号線Ｖ４に接続されている箇所を、選択肢の中で２番目に１列目側の垂直信号線Ｖ４に選択的に接続する。
【０１２８】
前記ｍ／２個のライン選択部のスイッチＳ１６，Ｓ１７は、ｎＭＯＳトランジスタで構成されている。各ライン選択部のスイッチＳ１６のゲートが共通に接続され、そこには、制御信号φＳＥＬ１６が撮像制御部４から供給される。各ライン選択部のスイッチＳ１７のゲートが共通に接続され、そこには、制御信号φＳＥＬ１７が撮像制御部４から供給される。各スイッチＳ１６，Ｓ１７は、そのゲートに供給される制御信号φＳＥＬ１６，φＳＥＬ１７がハイレベルの場合にオンする一方、そのゲートに供給される制御信号φＳＥＬ１６，φＳＥＬ１７がローレベルの場合にオフする。
【０１２９】
本実施の形態では、下側信号出力回路２５は、前述した上側信号出力回路２４を単に上下反転させた回路である。
【０１３０】
次に、本実施の形態における固体撮像素子の動作例について説明する。
【０１３１】
本実施の形態においても、通常の本撮影時（静止画撮影時）などにおいて、現在のＩＳＯ感度の設定値が閾値ＴＨ１より小さい低感度である場合に、水平画素非加算読み出しモードが行われる。
【０１３２】
図１６は、本実施の形態における固体撮像素子の水平画素非加算読み出しモードの特徴的な動作を模式的に示す動作説明図であり、図１０に対応している。図１７は、本実施の形態における固体撮像素子の水平画素非加算読み出しモードでの制御信号の状態を示すタイミングチャートであり、図１１に対応している。
【０１３３】
本実施の形態における水平画素非加算読み出しモードが前記第１の実施の形態における水平画素非加算読み出しモードと異なる所は以下の点のみである。
【０１３４】
本実施の形態における水平画素非加算読み出しモードでは、奇数行目が読み出し対象となっている場合には、上側の制御信号φＳＥＬ１６をローレベルにする一方で下側の制御信号φＳＥＬ１６をハイレベルにするとともに、上側の制御信号φＳＥＬ１７をハイレベルにする一方で下側の制御信号φＳＥＬ１７をローレベルにし、偶数行目が読み出し対象となっている場合には、上側の制御信号φＳＥＬ１６をハイレベルにする一方で下側の制御信号φＳＥＬ１６をローレベルにするとともに、上側の制御信号φＳＥＬ１７をローレベルにする一方で下側の制御信号φＳＥＬ１７をハイレベルにする。
【０１３５】
これにより、図１６から理解できるように、図１０と異なり、Ｇｒ画素の信号のみならずＧｂ画素の信号も上側の増幅部から出力され、隣接するＧｒ画素の信号及びＧｂ画素の信号が同一の上側の増幅部で処理される。したがって、本実施の形態における水平画素非加算読み出しモードでは、図１０の場合のように隣接するＧｒ画素の信号及びＧｂ画素の信号が上側と下側の互いに異なる増幅部で処理される場合に比べて、増幅部間のレベル差の影響を受け難くなる。
【０１３６】
本実施の形態においても、通常の本撮影時（静止画撮影時）などにおいて、現在のＩＳＯ感度の設定値が閾値ＴＨ１以上でかつ閾値ＴＨ２（ＴＨ２＞ＴＨ１）より小さい中間感度である場合に、第１の比率（１：３：１）の重みによる第１の水平画素重み付け加算読み出しモードが行われる。
【０１３７】
図１８は、本実施の形態における固体撮像素子の第１の水平画素重み付け加算読み出しモードの特徴的な動作を模式的に示す動作説明図であり、図１２に対応している。図１９は、本実施の形態おける固体撮像素子の第１の水平画素加算読み出しモードでの制御信号の状態を示すタイミングチャートであり、図１３に対応している。
【０１３８】
本実施の形態における第１の水平画素加算読み出しモードでは、図１９に示すように、奇数行目が読み出し対象となっている場合には、上側の制御信号φＳＥＬ１６をローレベルにする一方で下側の制御信号φＳＥＬ１６をハイレベルにするとともに、上側の制御信号φＳＥＬ１７をハイレベルにする一方で下側の制御信号φＳＥＬ１７をローレベルにし、偶数行目が読み出し対象となっている場合には、上側の制御信号φＳＥＬ１６をハイレベルにする一方で下側の制御信号φＳＥＬ１６をローレベルにするとともに、上側の制御信号φＳＥＬ１７をローレベルにする一方で下側の制御信号φＳＥＬ１７をハイレベルにする。
【０１３９】
これにより、図１８から理解できるように、図１２と異なり、Ｇｒ画素の信号のみならずＧｂ画素の信号も上側の増幅部から出力され、隣接するＧｒ画素の信号及びＧｂ画素の信号が同一の上側の増幅部で処理される。したがって、本実施の形態における水平画素非加算読み出しモードでは、図１２の場合のように隣接するＧｒ画素の信号及びＧｂ画素の信号が上側と下側の互いに異なる増幅部で処理される場合に比べて、増幅部間のレベル差の影響を受け難くなる。
【０１４０】
本実施の形態においても、通常の本撮影時（静止画撮影時）などにおいて、現在のＩＳＯ感度の設定値が閾値ＴＨ２以上の高感度である場合に、第２の比率（１：１：１）の重みによる第２の水平画素重み付け加算読み出しモードが行われる。
【０１４１】
本実施の形態における第２の水平画素重み付け加算読み出しモードが本実施の形態における前記第１の水平画素重み付け加算読み出しモードと異なる所は、上側及び下側の制御信号φｍｏｄｅ２がハイレベルに維持される一方で、上側及び下側の制御信号φｍｏｄｅ１がローレベルに維持される点のみである。
【０１４２】
また、本実施の形態においても、電子ビューファインダーモード時や動画撮影時などにおいて、本実施の形態における前記第１の水平画素加算読み出しモードと同様の前記第２の比率（１：１：１）の重みによる第３の水平画素加算読み出しモードが行われる。
【０１４３】
本実施の形態における第３の水平画素加算読み出しモードが本実施の形態における前記第１の水平画素加算読み出しモードと異なる所は、上側の作動制御信号φＳＴＢＹ１，φＳＴＢＹ３がハイレベルに維持されるとともに、下側の作動制御信号φＳＴＢＹ２，φＳＴＢＹ３がハイレベルに維持される点と、これらに対応して作動停止状態にされる上側の有効画素用増幅部ＣＡ１，ＣＡ３，ＣＡ４，ＣＡ６，ＣＡ７，ＣＡ９，…及び下側の有効画素用増幅部ＣＡ２，ＣＡ３，ＣＡ５，ＣＡ６，ＣＡ８，ＣＡ９，…の出力信号は、サンプルホールド後に水平走査回路３１によって出力させないか、あるいは、サンプルホールド後に水平走査回路３１によって出力しても後段の回路で不要信号として使用しない点である。
【０１４４】
本実施の形態によれば、前記第１の実施の形態と同様の利点が得られる。
【０１４５】
以上、本発明の各実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。
【０１４６】
例えば、前記各実施の形態の固体撮像素子は、カラーフィルタの色配列がベイヤー配列である例であった。しかし、本発明では、カラーフィルタの色配列は、ベイヤー配列に限らない。本発明は、２行２列の繰り返し周期を持つ他の色配列のカラーフィルタ（例えば、マゼンタ、グリーン、シアン及びイエローを用いる補色系カラーフィルタなど）などを有する固体撮像素子や、カラーフィルタを有しないいわゆる白黒の固体撮像素子にも適用することができる。
【０１４７】
また、前記各実施形態では、固体撮像素子は水平走査回路でＡＰＳ，ＡＰＮをアナログ信号のまま出力する構成を説明した。しかし、本発明の撮像素子は、増幅部ＣＡそれぞれにＡＤ変換器を配置したカラムＡＤＣ方式として、デジタル出力としてもよい。
【符号の説明】
【０１４８】
１  電子カメラ
２１  画素部
２１Ａ  有効画素部
２１Ｂ  ＯＢ画素部
ＰＸ  有効画素
ＯＢ  ＯＢ画素
ＩＣ  入力容量形成部ＩＣ
Ｃａ，Ｃｂ，Ｃｃ，Ｃｉ  入力容量部
ＣＡ１〜ＣＡ（ｍ／２）  増幅部
Ｖ１〜Ｖｍ  垂直信号線
Ｃ１〜Ｃ５  容量
【図１】
2014217012.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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