(57)【要約】【課題】１９２ｆｓのクロック信号から信号の立上りから次の信号の立上りまでの時間が揃った２５６ｆｓのクロック信号を生成する。【解決手段】デューティ比が一定の入力クロック信号ＣＫ１の周波数を２逓倍してクロック信号ＣＫ２を生成し、該クロック信号ＣＫ２からクロック信号ＣＫ２の２クロック分の“Ｈ”の次に１クロック分の“Ｌ”を有する２／３のデューティ比のクロック信号ＣＫ４を生成し、該クロック信号ＣＫ４を前記クロック信号ＣＫ２の１．５クロック分だけ遅延させたクロック信号ＣＫ６を生成し、該クロック信号ＣＫ６の反転信号と前記クロック信号ＣＫ４との排他的論理和をとったクロック信号ＣＫ８を生成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
デューティ比が一定の入力クロック信号ＣＫ１の周波数を２逓倍してクロック信号ＣＫ２を生成し、該クロック信号ＣＫ２からクロック信号ＣＫ２の２クロック分の“Ｈ”の次に１クロック分の“Ｌ”を有する２／３のデューティ比のクロック信号ＣＫ４を生成し、該クロック信号ＣＫ４を前記クロック信号ＣＫ２の１．５クロック分だけ遅延させたクロック信号ＣＫ６を生成し、該クロック信号ＣＫ６の反転信号と前記クロック信号ＣＫ４との排他的論理和をとったクロック信号ＣＫ８を生成することを特徴とするクロック生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力したクロック信号を４逓倍し３分周したクロック信号を生成するクロック生成に関する。
【背景技術】
【０００２】
一般的に、Ｄ／Ａ変換回路は、例えば、サンプリング周波数がｆｓ＝１９２ｋＨｚのとき、その２５６倍の周波数のクロック信号２５６ｆｓを、マスタ装置（ＤＳＰ等）からそのＤ／Ａ変換回路に供給させる必要がある。しかし、マスタ装置によっては、Ｄ／Ａ変換回路に対して、５１２ｆｓ、１９２ｆｓ、１２８ｆｓのいずれか１つのクロック信号しか供給できない場合がある。
【０００３】
５１２ｆｓのクロック信号しか供給できないときは、そのクロック信号の周波数を１／２にする１／２分周回路をマスタ装置とＡ／Ｄ変換回路の間に介在させればよい。また、１２８ｆｓのクロック信号しか供給できないときは、２倍にする逓倍回路を介在させれればよい。
【０００４】
そして、１９２ｆｓのクロック信号しか供給できないときは、４逓倍し３分周するクロック生成回路を介在させればよい。
【０００５】
図３に従来例の４逓倍し３分周するクロック生成回路を、図４にその動作波形図を示す。このクロック生成回路は、逓倍回路１１によって１９２ｆｓの入力クロック信号ＣＫ１１を３８４ｆｓのクロック信号ＣＫ１２に２逓倍し、そのクロック信号ＣＫ１２を、３カウント目にリセットされるカウンタ１２に入力することよって、デューティ比が２／３のクロック信号（マスク信号）ＣＫ１３を生成し、このクロック信号ＣＫ１３とクロック信号ＣＫ１３とをアンドゲート１３に入力しての論理積をとることにより、２５６ｆｓのクロック信号ＣＫ１４を得ていた。クロック信号を逓倍する回路として特許文献１に、クロック信号をマスクする回路として特許文献１に記載がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０５−１５２９０７号公報
【特許文献２】特開２００１−１１９２９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところが、上記のクロック生成回路で生成した２５６ｆｓのクロック信号ＣＫ１４は、図４に示されるように、歯抜け信号となっていて２つのパルスが近くなり、等価的には３８４ｆｓ（≒７３ＭＨｚ）に見えてしまう部分が発生する。このような場合、特に半導体集積回路でＤ／Ａ変換回路を構成する際に、０．３５μｍ程度のデザインルールで製造する場合は、７３ＭＨｚでは動作速度が高すぎて、正常に動作しなくなってしまう。
【０００８】
本発明の目的は、入力するクロック信号が１９２ｆｓであるときに、信号の立上りから次の信号の立上りまでの時間の揃った２５６ｆｓのクロック信号を生成できるようにして、上記した問題を解決したクロック生成回路を提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、請求項１にかかる発明は、デューティ比が一定の入力クロック信号ＣＫ１の周波数を２逓倍してクロック信号ＣＫ２を生成し、該クロック信号ＣＫ２からクロック信号ＣＫ２の２クロック分の“Ｈ”の次に１クロック分の“Ｌ”を有する２／３のデューティ比のクロック信号ＣＫ４を生成し、該クロック信号ＣＫ４を前記クロック信号ＣＫ２の１．５クロック分だけ遅延させたクロック信号ＣＫ６を生成し、該クロック信号ＣＫ６の反転信号と前記クロック信号ＣＫ４との排他的論理和をとったクロック信号ＣＫ８を生成することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、入力クロック信号が４逓倍され３分周され、且つ信号の立上りから次の信号の立上りまでの時間の揃ったクロック信号を生成することができる。よって、例えば、サンプリング周波数がｆｓ＝１９２ｋＨｚであっても、最終生成される２５６ｆｓのクロック信号は５０ＭＨｚ程度の周波数となり、そのクロック信号が入力するＤ／Ａ変換回路を半導体集積回路で構成する際に、０．３５μｍ程度のデザインルールで製造する場合でも、そのＤ／Ａ変換回路を正常に動作させることが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例のクロック生成回路の構成図である。
【図２】図１のクロック生成回路の動作波形図である。
【図３】従来のクロック生成回路の構成図である。
【図４】図３のクロック生成回路の動作波形図である。
【発明を実施するための形態】
【００１２】
図１に本発明の１つの実施例のクロック生成回路を、図２にその動作波形図を示す。１は逓倍回路、２は３カウント目毎にリセットされるカウンタ、３はインバータ、４，５はフリップフロップ、６はインバータ、７は排他的論理和回路である。
【００１３】
マスタ装置（図示せず）から入力する１９２ｆｓのクロック信号ＣＫ１は、逓倍回路１で２逓倍されて３８４ｆｓのクロック信号ＣＫ２となる。また、そのクロック信号ＣＫ２はカウンタ２によって２パルス期間が“Ｈ”、次の１パルス期間が“Ｌ”のようなデューティ比が２／３のクロック信号（マスク信号）ＣＫ４となる。そして、そのクロック信号ＣＫ４が、前記クロック信号ＣＫ２をインバータ３で反転したクロック信号ＣＫ３の立上りで、フリップフロップ３においてサンプリングされることで、クロック信号ＣＫ５が生成される。このクロック信号ＣＫ５はさらにフリップフロップ５においてクロック信号ＣＫ３の立上りでサンプリングされてクロック信号ＣＫ６となる。よって、このクロック信号ＣＫ６は、クロック信号ＣＫ４に対して１．５クロック分だけ遅れている。そこで、このクロック信号ＣＫ６をインバータ６で反転したクロック信号ＣＫ７と前記クロック信号ＣＫ４を排他的論理和回路７に入力して、不一致部分が“Ｈ”となるような信号を取り出すと、クロック信号ＣＫ８が得られる。このクロック信号ＣＫ８は、信号の立上りから次の信号の立上りまでの時間が揃った２５６ｆｓの周波数（≒５０ＭＨｚ）となる。つまり、入力する１９２ｆｓのクロック信号ＣＫ１を正確に４逓倍し、さらに３分周させた２５６ｆｓのクロック信号ＣＫ８が得られる。
【００１４】
以上から、１９２ｆｓのクロック信号を出力するマスタ装置と２５６ｆｓのクロック信号で動作するＤ／Ａ変換回路との間に、上記のクロック生成回路を介在させれば、そのクロック生成回路の出力側に現れるクロック信号ＣＫ８は、信号の立上りから次の信号の立上りまでの時間が揃った５０ＭＨｚ程度の信号となるので、そのＤ／Ａ変換回路を半導体集積回路で製造する際に、０．３５μｍ程度のデザインルールで製造しても、そのＤ／Ａ変換回路を正常に動作させることができる。
【符号の説明】
【００１５】
１：逓倍回路、２：カウンタ、３：インバータ、４，５：フリップフロップ、６：インバータ、７：排他的論理和回路
１１：２逓倍回路、１２：カウンタ、１３：アンドゲート
【図１】
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【図２】
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【図３】
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【図４】
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