(57)【要約】【課題】ＣＭＰ法を用いずにリプレイスメントゲートプロセスを可能にし、下地膜の面内ばらつきや欠陥を抑制すると共に、プロセスコストの低減をはかる。【解決手段】半導体装置の製造方法であって、半導体基板１上にダミーゲート６を形成する工程と、基板１及びダミーゲート６の上に埋め込み絶縁膜９を堆積し、ダミーゲート６を埋め込み絶縁膜９にて埋め込む工程と、埋め込み絶縁膜９を一部エッチングし、ダミーゲート６の周辺部に空隙１０を形成する工程と、空隙１０の形成により露出したダミーゲート６をエッチングすることで、ダミーゲート６及び該ダミーゲート６上の埋め込み絶縁膜９を除去する工程と、ダミーゲート６の除去により露出した基板１上にゲート絶縁膜１２を介してゲート電極１３を形成する工程と、を含む。【選択図】      図１
2014135353.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にダミーゲートを形成する工程と、
前記基板及び前記ダミーゲートの上に埋め込み絶縁膜を堆積し、前記ダミーゲートを前記埋め込み絶縁膜にて埋め込む工程と、
前記埋め込み絶縁膜を一部エッチングし、前記ダミーゲートの周辺部に空隙を形成する工程と、
前記空隙の形成により露出した前記ダミーゲートをエッチングすることで、前記ダミーゲート及び該ダミーゲート上の前記埋め込み絶縁膜を除去する工程と、
前記ダミーゲートの除去により露出した前記基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ダミーゲートを形成する工程として、前記基板上にダミーゲート絶縁膜及びダミーゲート電極の積層構造を形成した後に、前記ダミーゲート電極をゲートパターンに加工することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ダミーゲートを前記埋め込み絶縁膜にて埋め込む工程として、前記基板の表面及び前記ダミーゲートの表面から埋め込み絶縁膜を成長し、
前記空隙を形成する工程として、前記埋め込み絶縁膜の前記基板表面から成長した部分と前記ダミーゲートの表面から成長した部分との境界に沿って、前記埋め込み絶縁膜をウェットエッチング法にてエッチングすることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記基板はＳｉ基板であり、
前記ダミーゲート絶縁膜にＳｉＮ若しくはＳｉＯ2 、前記ダミーゲート電極にａ−Ｓｉ、前記埋め込み絶縁膜にＳｉＯ2 膜を用い、
前記埋め込み絶縁膜に空隙を形成する際にフッ酸を用い、前記ダミーゲート電極を除去する際にアンモニア又はＴＭＡＨを用い、前記ダミーゲート絶縁膜を除去する際にリン酸を用いることを特徴とする請求項１〜３の何れかに記載の半導体装置の製造方法。
【請求項５】
前記基板はIII−Ｖ族化合物半導体であり、
前記ダミーゲート絶縁膜にＡｌ2Ｏ3 若しくはＳｉＯ2 、前記ダミーゲート電極にａ−Ｓｉ、前記埋め込み絶縁膜にＳｉＯ2 膜を用い、
前記埋め込み絶縁膜に空隙を形成する際にフッ酸を用い、前記ダミーゲート電極を除去する際にアンモニア又はＴＭＡＨを用い、前記ダミーゲート絶縁膜を除去する際に塩酸若しくはアンモニア薬液を用いることを特徴とする請求項１〜３の何れかに記載の半導体装置の製造方法。
【請求項６】
半導体基板上にフィン構造を形成する工程と、
前記基板及び前記フィン構造の表面上に、前記基板とは異なる半導体層を形成する工程と、
前記半導体層が形成された前記基板及び前記フィン構造の上に埋め込み絶縁膜を堆積し、前記フィン構造を前記埋め込み絶縁膜にて埋め込む工程と、
前記埋め込み絶縁膜を一部エッチングし、前記フィン構造の周辺部に空隙を形成する工程と、
前記空隙により露出した前記フィン構造の下部から、前記フィン構造の外周に成膜された前記半導体層をエッチングすることで、前記フィン構造の外周部の前記半導体層及び前記フィン構造の上部の前記埋め込み絶縁膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板上にフィン構造を形成する工程と、
前記基板及び前記フィン構造の上に埋め込み絶縁膜を堆積し、前記フィン構造を前記埋め込み絶縁膜にて埋め込む工程と、
前記埋め込み絶縁膜を一部エッチングし、前記フィン構造の周辺部に空隙を形成する工程と、
前記空隙により露出した前記フィン構造の下部をエッチングし、前記フィン構造の上部を前記基板から浮遊させる工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上にフィン構造を形成する工程と、
前記基板及び前記フィン構造の上に埋め込み絶縁膜を堆積し、前記フィン構造を前記埋め込み絶縁膜にて埋め込む工程と、
前記埋め込み絶縁膜を一部エッチングして前記フィン構造の周辺部に空隙を形成する工程と、
前記空隙により露出した前記フィン構造の下部を酸化することで前記フィン構造を前記基板と電気的に分離させる工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記フィン構造を前記埋め込み絶縁膜にて埋め込む工程として、前記基板の表面及び前記フィン構造の表面から埋め込み絶縁膜を成長し、
前記空隙を形成する工程として、前記埋め込み絶縁膜の前記基板表面から成長した部分と前記フィン構造の表面から成長した部分との境界に沿って、前記埋め込み絶縁膜をウェットエッチング法にてエッチングすることを特徴とする請求項６〜８の何れかに記載の半導体装置の製造方法。
【請求項１０】
前記フィン構造は、前記基板と同じ材料又は前記基板上にエピタキシャル成長されたＳｉＧｅ層、Ｇｅ層、又はIII-Ｖ族化合物半導体層であることを特徴とする請求項６〜８の何れかに記載の半導体装置の製造方法。
【請求項１１】
前記埋め込み絶縁膜として、ステップカバレッジが所定値以下の膜、又は膜内圧縮応力が９０ＭＰａ以上の絶縁膜を用いることを特徴とする請求項１〜１０の何れかに記載の半導体装置の製造方法。
【請求項１２】
前記埋め込み絶縁膜として、ＰＥＣＶＤ法でＳｉＨ4 ガス及びＮ2Ｏガスを用いて３００℃未満の温度で成膜されるＳｉＯ2 膜を用いることを特徴とする請求項１１に記載の半導体装置の製造方法 。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳロジック回路における微細化が進むにつれ、低ＥＯＴ（Equivalent Physical Oxide Thickness）実現のために高誘電率（high-k）膜がデバイスへと適用されている。さらに、この high-k 膜の熱負荷による閾値変動や低誘電率層の形成を回避するため、或いはチャネルへの歪み導入のために、ＳＤ領域形成後にゲート絶縁膜を形成するリプレイスメントゲート（ダマシンゲート）プロセスを用いたデバイス作製が行われている。
【０００３】
従来のリプレイスメントゲートプロセスにおいては、ダミーゲート形成後にＳＤ領域を形成し、ダミーゲートをＳｉＯ2 などの絶縁膜によって埋め込み、ＣＭＰ（Chemical Mechanical Polishing）法によってダミーゲート上面を露出する。次いで、ダミーゲートを除去した後に、再度ゲート絶縁膜とゲート電極を形成することでゲートを形成する。これにより、ＳＤ領域形成時の高い熱負荷がかかることなく、ゲートスタックを形成することが可能となった。
【０００４】
上述のように、リプレイスメントゲートプロセスを行うにあたっては、埋め込み絶縁膜を堆積した後にＣＭＰ法を用いてダミーゲートの上面を露出する工程を必須としていた。しかし、ＣＭＰ法はウェハ面積が大口径化するにつれ、スクラッチやディッシング、エロージョンの発生を抑制することが技術的に困難になってくる。さらには、大口径化によりＣＭＰプロセスのコストの増大が予想され、今後ウェハが大口径化されていく上でリプレイスメントゲートプロセスの適用が困難になることが予想される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−９３８６１号公報
【特許文献２】特開２００３−１５８２６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
発明が解決しようとする課題は、ＣＭＰ法を用いずにリプレイスメントゲートプロセスを可能にし、下地膜（層間絶縁膜）の面内ばらつきや欠陥を抑制すると共に、プロセスの簡略化によるプロセスコストの低減をはかり得る半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様に係わる半導体装置の製造方法は、半導体基板上にダミーゲートを形成する工程と、前記基板及び前記ダミーゲートの上に埋め込み絶縁膜を堆積し、前記ダミーゲートを前記埋め込み絶縁膜にて埋め込む工程と、前記埋め込み絶縁膜を一部エッチングし、前記ダミーゲートの周辺部に空隙を形成する工程と、前記空隙の形成により露出した前記ダミーゲートをエッチングすることで、前記ダミーゲート及び該ダミーゲート上の前記埋め込み絶縁膜を除去する工程と、前記ダミーゲートの除去により露出した前記基板上にゲート絶縁膜を介してゲート電極を形成する工程と、を含むことを特徴とする。
【０００８】
本発明の別の一態様に係わる半導体装置の製造方法は、半導体基板上にフィン構造を形成する工程と、前記基板及び前記フィン構造の表面上に、前記基板とは異なる半導体層を形成する工程と、前記半導体層が形成された前記基板及び前記フィン構造の上に埋め込み絶縁膜を堆積し、前記フィン構造を前記埋め込み絶縁膜にて埋め込む工程と、前記埋め込み絶縁膜を一部エッチングし、前記フィン構造の周辺部に空隙を形成する工程と、前記空隙により露出した前記フィン構造の下部から、前記フィン構造の外周に成膜された前記半導体層をエッチングすることで、前記フィン構造の外周部の前記半導体層及び前記フィン構造の上部の前記埋め込み絶縁膜を除去する工程と、を含むことを特徴とする。
【０００９】
本発明の別の一態様に係わる半導体装置の製造方法は、半導体基板上にフィン構造を形成する工程と、前記基板及び前記フィン構造の上に埋め込み絶縁膜を堆積し、前記フィン構造を前記埋め込み絶縁膜にて埋め込む工程と、前記埋め込み絶縁膜を一部エッチングし、前記フィン構造の周辺部に空隙を形成する工程と、前記空隙により露出した前記フィン構造の下部をエッチングし、前記フィン構造の上部を前記基板から浮遊させる工程と、を含むことを特徴とする。
【００１０】
本発明の別の一態様に係わる半導体装置の製造方法は、半導体基板上にフィン構造を形成する工程と、前記基板及び前記フィン構造の上に埋め込み絶縁膜を堆積し、前記フィン構造を前記埋め込み絶縁膜にて埋め込む工程と、前記埋め込み絶縁膜を一部エッチングして前記フィン構造の周辺部に空隙を形成する工程と、前記空隙により露出した前記フィン構造の下部を酸化することで前記フィン構造を前記基板と電気的に分離させる工程と、
を含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ＣＭＰ法を用いずにリプレイスメントゲートプロセスを可能とするため、ＣＭＰ法で問題となるディッシングやエロージョン、スクラッチなどの下地膜（層間絶縁膜）の面内ばらつきや欠陥を抑制することが可能となる。
【００１２】
また、ＣＭＰ法を用いないため、プロセスの簡略化によるプロセスコストの低減が期待される。さらに、埋め込み後のゲート形状が逆テーパ形状になるため、ゲート抵抗の低減及びゲート電極の埋め込み不良を抑制することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２】第１の実施形態により作製された半導体装置の断面構造を示す顕微鏡写真（ゲート埋め込み直後）。
【図３】第１の実施形態により作製された半導体装置の断面構造を示す顕微鏡写真（ＨＦ処理によって空隙を形成したもの）。
【図４】第１の実施形態により作製された半導体装置の断面構造を示す顕微鏡写真（ポリＳｉをエッチングした状態）。
【図５】第１の実施形態により作製された半導体装置の断面構造を示す顕微鏡写真（ポリＳｉをエッチングした状態）。
【図６】ゲートパターンを細く分割した例を示す平面図。
【図７】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図８】第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図９】第４の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１０】ステップカバレッジを説明するための模式図。
【発明を実施するための形態】
【００１４】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１５】
（第１の実施形態）
図１は、第１の実施形態に係わる半導体装置の製造工程を示す断面図である。本実施形態は、リプレイスメントゲートプロセスによってＭＯＳＦＥＴを製造する方法である。
【００１６】
まず、図１（ａ）に示すように、半導体基板１上にダミーゲート絶縁膜２、ダミーゲート電極３、ハードマスク４を形成した後、リソグラフィとＲＩＥ等のエッチングプロセスによってダミーゲートパターンを形成する。具体的には、半導体基板１上にダミーゲート絶縁膜２及びダミーゲート電極３を堆積した後、ダミーゲート電極３上にゲートパターンのハードマスク４を形成する。そして、ＲＩＥ等のエッチングプロセスによってダミーゲート電極３を選択エッチングする。
【００１７】
次いで、図１（ｂ）に示すように、イオン注入によってチャネルとＳＤ領域間の寄生抵抗を下げるためのエクステンション領域７の形成を行い、続いて側壁膜５を形成した後に、Deep領域（Ｓ／Ｄ領域）８の形成を行う。ここでは図示しないが、短チャネル効果耐性向上のためにハロー（halo）領域の形成を行ってもよい。また、Deep領域８のみを形成した後にメタルＳＤ領域を形成してもよく、Deep領域８を形成するためではなくメタルＳＤとチャネル半導体界面のショットキー障壁を下げるためのイオン注入を行ってもよい。更には、イオン注入を行わずにメタルＳＤ領域のみを形成しても構わない。
【００１８】
ＳＤ領域形成の後、ＳＤ領域上のダミーゲート絶縁膜２を除去し、ダミーゲート電極３の下のみにダミーゲート絶縁膜２’を残したダミーゲート６を形成する。その後、側壁膜５及びハードマスク４をウェットエッチング等により除去する。ここでは、ＳＤ領域上のダミーゲート絶縁膜２を除去した後に側壁膜５及びハードマスク４を除去したが、ダミーゲート絶縁膜２を除去する前にこれらを除去しても構わない。また、以下の図１（ｃ）以降では、側壁膜５及びハードマスク４を除去した場合についての例を説明するが、何れの膜のうちどちらか、或いはどちらとも残したままでも構わない。
【００１９】
次いで、図１（ｃ）に示すように、基板１及びダミーゲート６の上に埋め込み絶縁膜９を堆積し、ダミーゲート６を絶縁膜９にて埋め込む。ここで、埋め込み絶縁膜９は、基板１の表面及びダミーゲート電極３の表面からそれぞれ成長し、最終的にダミーゲート電極３の周辺部でつながることになる。そして、基板１の表面から成長した部分とダミーゲート電極３の表面から成長した部分とのつながった部分（境界）は、埋め込み絶縁膜９が疎となっている。
【００２０】
埋め込み絶縁膜９としては、ステップカバレッジ（step coverage）の低い、若しくは膜内応力の強い絶縁膜を堆積して、ダミーゲート６を埋め込む。埋め込み絶縁膜９において上記条件を満たす膜として、例えば３００℃以下の低い温度でＳｉＨ4 ガス等やＮ2Ｏガス等を用いてＰＥＣＶＤ法によって形成されるＳｉＯ2 膜、若しくは同じくＰＥＣＶＤ法によって形成されるＳｉＮ膜などが挙げられる。これ以外にも、低温でＣＶＤ法によって成膜されるＬＴＯ膜やＴＥＯＳ膜でも構わない。このとき、ステップカバレッジの低さ、若しくは膜内応力の大きさ故に、ダミーゲート側面とダミーゲート近傍の半導体基板に堆積した絶縁膜が衝突する領域（境界）において、絶縁膜は疎になりやすくなる。
【００２１】
上述した膜内応力の強い絶縁膜とは、以下のような膜内応力を有する膜である。具体的には、膜内応力の大きさが９０ＭＰａ以上の圧縮応力が好ましく、特に３９０ＭＰａ以上の膜内圧縮応力を持つ膜であることが好ましい。なお、ここで言う膜内応力の測定は光てこ法によって見積もられた。例えば、ＳｉＯ2 の膜内応力を測定する場合には、４インチＳｉ基板上にＳｉＯ2 膜を堆積する前後で基板の曲率半径を測定し、基板の弾性定数等から曲率半径を用いて膜内応力を見積もった。
【００２２】
また、上述したステップカバレッジの低い膜とは以下に示す特徴を有する膜である。具体的には、図１０に示したアスペクトレシオ（aspect ratio）が（Ｈ／Ｗ）≒１．９（＝〜１３０ｎｍ／〜７０ｎｍ）となる段差形状を用いた場合、段差構造に絶縁膜を堆積した際の各部位における絶縁膜厚を用いて、サイドステップカバレッジ（side step coverage）が（Ｔｓ／Ｔｔ）＜０．４７、若しくはボトムステップカバレッジ（bottom step coverage）が（Ｔｂ／Ｔｔ）＜０．５１、若しくはカスピング（cusping）が（［Ｔｃ−Ｔｓ］／Ｔｓ）≧０．３４となる膜である。
【００２３】
次いで、埋め込み絶縁膜９をウェットエッチング法或いはガスでエッチングすることにより、図１（ｄ）に示すように、ダミーゲート６の周辺部に空隙１０を形成する。この空隙１０は、埋め込み絶縁膜９が疎になっている部分、即ち埋め込み絶縁膜９の基板１の表面から成長した部分とダミーゲート電極３の表面から成長した部分との境界に沿って斜めに形成される。
【００２４】
上記のプロセスにより、ダミーゲート電極３の底部が空隙１０に露出することになる。この状態で、空隙を通しての液体、若しくは気体によるダミーゲート電極３のエッチングを行うことで、図１（ｅ）に示すように、ダミーゲート電極３をリフトオフし、空孔１１を形成することが可能となる。
【００２５】
図１（ｅ）では、ダミーゲート絶縁膜２’が残っている図を示しているが、ダミーゲート電極３のエッチング時に同時にダミーゲート絶縁膜２’が除去されても構わない。しかしこの場合には、基板を同時にエッチングすることがないような絶縁膜種、及びエッチング条件でなければならない。
【００２６】
これ以降は、従来のＣＭＰ法を用いたリプレイスメントゲートプロセスと同様である。即ち、図１（ｆ）に示すように、ダミーゲート絶縁膜２’を除去し、ＭＯＳ界面と半導体基板１の表面を洗浄した後、ＡＬＤ法などによりゲート絶縁膜１２を形成し、更にゲート電極１３を埋め込む。ゲート電極１３を埋め込んだ後は、メタルＣＭＰを行うことでゲート電極１３の平坦化を行ってもよい。これ以降は、層間絶縁膜を堆積し、配線工程を行うことで、ＣＭＯＳロジック回路を形成することができる。
【００２７】
本実施形態における上述のプロセス条件を考慮すると、各膜種や半導体層には以下のような物質を用いることができる。基板１として、ＧｅやＩｎＧａＡｓ等の III−Ｖ族化合物を用いる場合においては、これらの半導体をエッチングしない薬液であるＨＣｌ，ＮａＯＨ，ＨＦ等でエッチング可能な絶縁膜をダミーゲート絶縁膜２として用いることができる。例えば、ＳｉＯ2 若しくはＨｆＯ2 といった high-k 膜等のＨＦにエッチングされる膜、ＨＣｌやＨＦにエッチングされるＬａ2Ｏ3 やＬａＡｌＯｘ等の膜、或いはＨＦ，ＨＣｌ，ＮａＯＨにエッチングされるＡｌ2Ｏ3 膜をダミーゲート絶縁膜２に用いることができる。
【００２８】
ＨＦのみにエッチングされるＳｉＯ2 、又はＨｆＯ2 、ＨｆＡｌＯｘなどの high-k 膜がダミーゲート絶縁膜２の場合には、ダミーゲート電極３としては、ＨＦ以外の薬液でエッチング可能な物質を用いることができる。例えば、ＮａＯＨやＴＭＡＨにエッチングされるａ−Ｓｉ、Ｈ2Ｏ2 を含むＮａＯＨやＨＣｌにエッチングされるａ−Ｇｅ、ＨＣｌのみでエッチング可能なａ−ＩｎＰやＮｉ等、を用いることができる。さらには、ＨＦでエッチングされるＳｉＯ2 などでダミーゲート電極３を形成してもよいが、この場合には埋め込み絶縁膜９をＨＦによるエッチングが遅いＳｉＮにするなどの必要がある。
【００２９】
ＨＣｌにエッチングされるＬａ2Ｏ3 やＬａＡｌＯｘ等においては、ダミーゲート電極３にａ−Ｓｉ，ａ−Ｇｅなどを用いれば、ＴＭＡＨ、ＮａＯＨやＮａＯＨにＨ2Ｏ2 を加えた薬液でエッチング可能である。さらに、ダミーゲート電極３にａ−ＩｎＰやＮｉ等を用いれば、ダミーゲート電極３とダミーゲート絶縁膜２を同時にＨＣｌにてエッチング可能である。
【００３０】
次に、ＨＦ，ＨＣｌ，ＮａＯＨにエッチングされるＡｌ2Ｏ3 膜等をダミーゲート絶縁膜２に用いる場合については、ダミーゲート電極３にａ−Ｓｉ，ａ−Ｇｅ，ａ−ＩｎＰ，Ｎｉ、或いはＡｌ2Ｏ3 やＳｉＯ2 などの絶縁膜を用いることができる。このとき、ＴＭＡＨやＮａＯＨ，ＨＣｌ，ＨＦにてそれぞれダミーゲート電極３とダミーゲート絶縁膜２を同時にリフトオフすることが可能である。
【００３１】
ハードマスク４や側壁膜５には、ＳｉＯ2 或いはＳｉＮを用いることができる。埋め込み絶縁膜９には、ステップカバレッジの低い若しくは膜内圧縮応力の大きいＳｉＯ2 膜やＳｉＮ膜を用いることができる。これにより、ＨＦやＨ3ＰＯ4 にて空隙１０を形成することが可能となり、この空隙１０よりダミーゲート電極３をリフトオフすることが可能となる。
【００３２】
ダミーゲート電極３とダミーゲート絶縁膜２をＳｉＯ2 やＡｌ2Ｏ3 等の絶縁膜で形成した場合、若しくはａ−Ｓｉ／Ａｌ2Ｏ3 とした場合には、ＮＨ4ＯＨやＴＭＡＨ，ＨＦによってエッチングすることでダミーゲート絶縁膜２とダミーゲート電極３が同時に溶解する。このとき、半導体基板１はＮＨ4ＯＨやＴＭＡＨ，ＨＦに殆ど溶解しないため、基板掘れの問題は起きない。このため、この構造は、工程数を減らすことが可能となるため好ましい。
【００３３】
以上のことから考えて、Ｇｅや III−Ｖ族基板における最良となる構造の一例としては、ダミーゲート絶縁膜２にＡｌ2Ｏ3 、ダミーゲート電極３にａ−Ｓｉ、埋め込み絶縁膜９にＰＥＣＶＤ法によって形成されるステップカバレッジの低い、若しくは膜内圧縮応力の大きいＳｉＯ2 を用いる構造が挙げられる。この場合、埋め込み絶縁膜９や半導体をエッチングすることなく、ダミーゲート電極３とダミーゲート絶縁膜２をＴＭＡＨやＮａＯＨ系薬液によって同時にエッチングすることが可能である。なお、上述したａ−Ｓｉ／Ａｌ2Ｏ3 構造では、ａ−Ｓｉ除去工程の処理時間や温度によってはＧｅやＩｎＧａＡｓ基板掘れが起きる可能性もある。この可能性を考慮すると、ダミーゲート電極３にａ−Ｓｉ、ダミーゲート絶縁膜２にＨｆＡｌＯｘやＳｉＯ2 を用いる構造も最良の構造の一つに挙げられる。以上述べたゲートスタックではハードマスク４はリフトオフ可能なため、ＳｉＯ2 やＳｉＮでも構わないが、側壁にはＨＦにエッチングされやすいＳｉＯ2 などを用いることが好ましい。
【００３４】
半導体基板１、若しくは半導体基板表面がＳｉやＳｉ1-xＧｅx（ｘ＜０．７）のようなＳｉ含有量の多い半導体層となる場合には、アンモニア薬液による基板掘れが起きるために、ダミーゲート６の構造はＧｅや III−Ｖ族とは異なったものを使用する必要がある。
【００３５】
ダミーゲート絶縁膜２には、半導体をエッチングしない薬液であるＨＣｌ，Ｈ3ＰＯ4，ＨＦ等でエッチング可能な絶縁膜を用いることができる。例えば、ＳｉＯ2 、ＨｆＯ2 、ＨｆＡｌＯｘといった high-k 膜等のＨＦにエッチングされる膜、ＨＦ，ＨＣｌにエッチングされるＡｌ2Ｏ3 ，Ｌａ2Ｏ3 ，ＬａＡｌＯx 等の膜、或いはＨ3ＰＯ4 にエッチングされるＳｉＮ膜をダミーゲート絶縁膜２に用いることができる。これらのダミーゲート絶縁膜２においては、ダミーゲート電極３においてａ−Ｓｉ，ａ−ＩｎＰ，Ｎｉ，ａ−Ｇｅ若しくはＳｉＯ2 やＳｉＮ等の絶縁膜を用いることができ、それぞれＮａＯＨやＴＭＡＨ，ＨＣｌ，Ｈ2Ｏ2 を含むＮａＯＨやＨＣｌ、若しくはＨＦやＨ3ＰＯ4 を用いてダミーゲート電極３をエッチングすることができる。但し、前述のようにＡｌ2Ｏ3 膜を用いる場合のみ、ダミーゲート電極にａ−Ｓｉを用いることができない。というのもａ−Ｓｉ，Ａｌ2Ｏ3 ，ＳｉがＴＭＡＨやＮａＯＨ系薬液によって同時にエッチングされてしまうため、基板掘れが起きてしまうためである。
【００３６】
上述の構造においては、埋め込み絶縁膜９にステップカバレッジの低い、若しくは膜内応力の強いＳｉＯ2 やＳｉＮを用いればよい。但し、ダミーゲート電極３にＳｉＯ2 やＳｉＮを用いている場合のみ、ダミーゲート電極除去時の埋め込み絶縁膜のエッチングが起きないように、それぞれ埋め込み絶縁膜は別種の膜にしなければならない。つまり、ダミーゲート電極３がＳｉＯ2 の場合には、埋め込み絶縁膜９はＳｉＮにするなどしなければならない。最後に、ハードマスク４や側壁５はそれぞれＳｉＯ2 ，ＳｉＮなどの絶縁膜を用いることができる。
【００３７】
ダミーゲートと埋め込み絶縁膜の組み合わせとして、最良な構造の一例として挙げられるのが、ダミーゲート絶縁膜２をＳｉＮ、ダミーゲート電極３をａ−Ｓｉ、埋め込み絶縁膜９をＰＥＣＶＤ法によって形成されるステップカバレッジの低い、若しくは膜内圧縮応力の大きいＳｉＯ2 を用いる場合である。この場合には、ＨＦ液にて空隙１０を形成したのち、ＴＭＡＨやＮＨ4ＯＨ液にてダミーゲート電極３をエッチングすることが可能となり、空孔１１を形成することができる。次に、ダミーゲート絶縁膜２を熱リン酸で除去することで、基板掘れがなく半導体層を露出することができる。
【００３８】
また、最良構造のもう一例として挙げられるのが、ＳｉＮのみでダミーゲート（つまりダミーゲート絶縁膜２とダミーゲート電極３）を形成する場合である。この場合には、側壁を形成する必要がなくなるという点、空隙を形成したのちにＨ3ＰＯ4 処理の一工程のみでダミーゲート全体をリフトオフして表面を露出することが可能となる点、からプロセスの簡略化につながる。
【００３９】
以上、上述したダミーゲート構造や埋め込み絶縁膜の条件はこれに限るものではなく、他の物質を用いても構わない。
【００４０】
以下に、本実施形態における実験結果を、図２〜図５に示す。半導体基板１にＳｉ、ダミーゲート絶縁膜２に熱酸化によって形成されたＳｉＯ2 （１０ｎｍ）、ダミーゲート電極３にポリＳｉ（７０ｎｍ）、ハードマスク４にＡＬＤ法によって形成されたＳｉＮ（２０ｎｍ）、埋め込み絶縁膜９にＳｉＨ4 ガス（１０sccm以下）及びＮ2Ｏガス（４６０sccm）を用いて２５０℃でＰＥＣＶＤ法によって成膜されたＳｉＯ2 （２５０ｎｍ）を用いている。またここでは、側壁膜５やＳＤ領域の形成は行っていない。なお、図２のみダミーゲート電極３の厚さが他とは異なる条件を示しているが、図３以降は全て上述の条件の結果を示している。
【００４１】
まず、図２ではゲート埋め込み直後の断面ＳＥＭ像を示しており、本実施形態の説明図１（ｃ）に該当する。この図から、ゲート側面近傍で後に空隙１０の形成される領域が疎になっていることが分かる。次に、ＨＦ処理によって空隙１０を形成したもの（図１（ｄ）に相当）を、図３に示している。ここでは、ＳｉＯ2 をエッチングするため、ＨＦ処理を１分間行っている。
【００４２】
次に、図４、図５では、この空隙１０よりダミーゲート電極３のポリＳｉをエッチングするため、希釈したＮＨ4ＯＨ液を４５℃に熱して１５分ほど浸漬した後の断面ＳＥＭ像を示している。図４は、ゲート長〜５０ｎｍのパターンがピッチ５００ｎｍで整列した断面像であるが、全てのゲートパターンにおいて完全にポリＳｉが除去されているのが確認できる。また、図５においては、ゲートパターンのピッチを１５０ｎｍ以下にして同一エッチング条件でポリＳｉ除去を行っているが、ゲート間のスペースに存在する埋め込みＳｉＯ2 膜もほぼ除去され、２μｍにわたってパターンが除去されている。
【００４３】
このことから任意のゲート長において、図６のようにゲートパターンをそれより細いゲートパターンに分割、或いはブロックに分割することで、リフトオフするためのゲート電極エッチング時間を短縮することが可能となる。
【００４４】
このように本実施形態によれば、ダミーゲート６の周辺部に空洞１０を設け、この空洞１０を利用してダミーゲート６の下部をエッチングすることにより、ＣＭＰ法を用いずにリプレイスメントゲートプロセスを可能とすることができる。このため、ＣＭＰ法で問題となるディッシングやエロージョン、スクラッチなどの下地膜（層間絶縁膜）の面内ばらつきや欠陥を抑制することが可能となる。また、ＣＭＰ法を用いないため、プロセスの簡略化によるプロセスコストの低減が期待される。さらに、埋め込み後のゲート形状が逆テーパ形状になるため、ゲート抵抗の低減、及びゲート電極の埋め込み不良を抑制することが可能となる。
【００４５】
（第２の実施形態）
図７は、第２の実施形態に係わる半導体装置の製造工程を示す断面図である。本実施形態は、Ｆｉｎ−ＦＥＴを製造する方法である。
【００４６】
まず、図７（ａ）に示すように、半導体基板（支持基板）２１上にリソグラフィ及びＲＩＥ等のエッチングプロセスを用いて、フィン（Ｆｉｎ）構造２２を形成する。ここで、支持基板２１とフィン構造２２においては、半導体基板２１をエッチング加工してフィン構造２２を形成したものであっても良く、それぞれ異なる半導体で構成されていても良い。例えば、基板２１がＳｉ若しくはＧｅであり、フィン構造２２が基板２１上にエピタキシャル成長などで形成されたＳｉＧｅ，Ｇｅ、或いは III−Ｖ族化合物から構成されていてもよい。
【００４７】
次いで、図７（ｂ）に示すように、基板２１の表面上及びフィン構造２２の表面上に基板表面とは異なる半導体層２３を形成する。
【００４８】
次いで、図７（ｃ）に示すように、基板２１及びフィン構造２２の上に埋め込み絶縁膜２４を堆積し、フィン構造２２を埋め込み絶縁膜２４にて埋め込む。この埋め込み絶縁膜２４は、第１の実施形態と同様で、ステップカバレッジが低い、若しくは膜内応力の大きい膜を用いる。
【００４９】
次いで、図７（ｄ）に示すように、ウェットエッチング等のプロセスにより、埋め込み絶縁膜２４の疎の領域をエッチングすることで空隙２５を形成する。これにより、フィン構造２２の底部において半導体層２３が空隙２５に露出することになる。
【００５０】
次いで、空隙２５を通しての液体、若しくは気体による半導体層２３のエッチングを行うことで、フィン構造２２の上部に堆積した絶縁膜２４をリフトオフすることが可能となる。これにより、図７（ｅ）に示すとおり、バルク−フィン構造を形成することが可能となる。
【００５１】
これ以降は図示しないが、フィン構造２２の表面上にゲート絶縁膜を介してゲート電極を形成することにより、Ｆｉｎ−ＦＥＴを作製することが可能となる。
【００５２】
このように本実施形態によれば、フィン構造２２の周辺部で基板２１上に絶縁膜２４が残っているため、フィン構造２２にゲート絶縁膜を介してゲート電極を形成した場合、ゲート電極が基板２１に近接することを未然に防止することができる。即ち、図７（ｅ）の絶縁膜２４の存在により実質的なＳＯＩフィン構造となり、素子特性の向上に寄与することが可能となる。
【００５３】
（第３の実施形態）
図８は、第３の実施形態に係わる半導体装置の製造工程を示す断面図である。本実施形態も、第２の実施形態と同様にＦｉｎ−ＦＥＴを製造する方法である。
【００５４】
まず、図８（ａ）に示すように、半導体基板（支持基板）３１上にリソグラフィ及びＲＩＥ等のエッチングプロセスを用いてフィン構造３２を形成するまでは第２の実施形態と同様である。ここでも第２の実施形態と同じく、支持基板３１とフィン構造３２は構成する半導体が同じでも異なっていても構わない。
【００５５】
次いで、図８（ｂ）に示すように、基板３１及びフィン構造３２の上に埋め込み絶縁膜３３を堆積し、フィン構造３２をステップカバレッジが低い若しくは膜内応力の大きい埋め込み絶縁膜３３にて埋め込む。
【００５６】
次いで、図８（ｃ）に示すように、ウェットエッチング等のエッチングプロセスによりフィン構造の近傍の絶縁膜３３が疎の領域に空隙３４を形成する。これにより、フィン構造３２の底部が空隙３４に露出することになる。
【００５７】
次いで、図８（ｄ）に示すように、空隙３４を通して、ウェットエッチング若しくはガスエッチングによりフィン構造３２の下部をエッチングし、半導体浮遊層３５を形成する。半導体浮遊層３５を形成するにあたっては、その両端を例えばＳＤ−Ｐａｄ領域のようなフィン構造部よりも面積の大きい領域を形成しておくことで、Ｐａｄ領域が支持基板３１とつながり、半導体浮遊層３５は空中に保持されることとなる。
【００５８】
次いで、半導体浮遊層３５の外周部に成膜されている埋め込み絶縁膜３３をウェットエッチング等により除去することで、図８（ｅ）に示すような半導体浮遊構造を得ることができる。
【００５９】
これ以降は、半導体浮遊層３５が形成された後、ＡＬＤ法によってゲート絶縁膜、ＣＶＤ法によってゲート電極を堆積し、リソグラフィおよびＲＩＥ等を用いることで、ＧＡＡ（Gate all around）のＦｉｎ−ＦＥＴを形成することが可能となる。
【００６０】
このように本実施形態によれば、フィン構造３２の周辺部に空洞３４を設け、この空洞３４を利用してフィン構造３２の下部をエッチングすることにより、半導体浮遊層３５を形成することができる。そして、この半導体浮遊層３５にゲート絶縁膜及びゲート電極を形成することにより、ＧＡＡ構造のＦｉｎ−ＦＥＴを簡易に作製することができる。
【００６１】
（第４の実施形態）
図９は、第４の実施形態に係わる半導体装置の製造工程を示す断面図である。なお、図８と同一部分には同一符号を付して、その詳しい説明は省略する。
【００６２】
この実施形態は、先に説明した第３の実施形態において、半導体浮遊層を形成するにあたっての変形例である。
【００６３】
図９（ａ）に示すように、前記図８（ｃ）の空隙形成までは第３の実施形態と同様である。次いで、図９（ｂ）に示すように、空隙３４を通してフィン構造下部を酸化して酸化膜３６を形成することで、基板３１とは電気的に分離された半導体層３７を形成することができる。これにより、疑似ＳｅｍＯＩ（Semiconductor On Insulator）構造を形成することが可能である。
【００６４】
次いで、図９（ｃ）に示すように、半導体層３７の外周部に堆積されている埋め込み絶縁膜３３を除去する。これ以降は、半導体層３７の表面上にゲート絶縁膜を介してゲート電極を形成することにより、フィン構造３２の３面にゲートを形成したＦｉｎ−ＦＥＴを作製することが可能となる。
【００６５】
なお、ここでは埋め込み絶縁膜３３の除去後に半導体層３７の下部の酸化膜３６が残っているが、埋め込み絶縁膜３３の種類、及び埋め込み絶縁膜エッチング条件次第では半導体層３７の下部の酸化膜３６は除去されることもあり、図８（ｅ）と同様な構造が得られる場合もある。この場合には、第３の実施形態と同じくフィン構造の両端をＳＤ−Ｐａｄ領域のような面積の大きい領域を形成することで、半導体浮遊層３７を得ることが可能となる。
【００６６】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
【００６７】
実施形態では、ダミーゲートとしてダミーゲート絶縁膜及びダミーゲート電極の積層構造を用いたが、ダミーゲートは必ずしも積層構造に限るものではなく、単層構造で実現することも可能である。
【００６８】
また、埋め込み絶縁膜をエッチングするのは必ずしもウェットエッチング法に限るものではなく、埋め込み絶縁膜のみを選択的にエッチングできるものであれば良く、ガスを用いたドライエッチング法であっても良い。
【００６９】
また、半導体基板、ダミーゲート、及び埋め込み絶縁膜の材料、更には埋め込み絶縁膜をエッチングする際のエッチング条件等は、仕様に応じて適宜変更可能である。
【００７０】
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７１】
１，２１，３１…半導体基板
２…ダミーゲート絶縁膜
３…ダミーゲート電極
４…ハードマスク
５…側壁膜
６…ダミーゲート
７…エクステンション領域
８…Deep領域（ＳＤ領域）
９，２４，３３…埋め込み絶縁膜
１０，２５，３４…空洞
１１…空孔
１２…ゲート絶縁膜
１３…ゲート電極
２２，３２…フィン構造
２３…半導体層
３５…半導体浮遊層
３６…酸化膜
３７…半導体層
【図１】
2014135353.tif 000003
【図２】
2014135353.tif 000004
【図３】
2014135353.tif 000005
【図４】
2014135353.tif 000006
【図５】
2014135353.tif 000007
【図６】
2014135353.tif 000008
【図７】
2014135353.tif 000009
【図８】
2014135353.tif 000010
【図９】
2014135353.tif 000011
【図１０】
2014135353.tif 000012