(57)【要約】  【課題】  計測対象に依存せず、メモリへのアクセスを記録したトレースデータのキャリブレーション（較正）を行う。大量に得るデータの信頼性を確保でき、汎用性のある、安価でスケーラビリティのあるトレーサーを得る。  【解決手段】  複数のコマンド信号とアドレス信号とが連続して現れてくる信号をモニタ（スヌープ）する。（ａ）所定の（初期）値をもったストローブタイミングを設定し、（ｂ）このタイミングに従って、複数のコマンド信号についてエラーレートを算出し、（ｃ）このタイミングに従って、複数のアドレス信号について連続する複数のアドレス信号の関係（差）からバーストレートを算出し、（ｄ）算出されたエラーレートおよび算出されたバーストレートの両方が最適化されたタイミングを特定する。（ｅ）特定できない場合には、設定されたタイミングの値を変化（増減）させて、上記（ｂ）（ｃ）（ｄ）の複数のステップを繰返す。【選択図】  図３
2014056380.tif 000002
【特許請求の範囲】
【請求項１】
複数のコマンド信号とアドレス信号とが連続して現れてくる信号を計測対象として（スヌープして）モニタする方法であって、
（ａ）所定の（初期）値をもったストローブタイミングを設定するステップと、
（ｂ）このストローブタイミングに従って、複数のコマンド信号をモニタして、（不正な遷移となるコマンドをカウントするなど）エラーレートを算出するステップと、
（ｃ）このストローブタイミングに従って、複数のアドレス信号をモニタして、連続する複数のアドレス信号の関係（差）からバーストレートを算出するステップと、
（ｄ）算出されたエラーレートおよび算出されたバーストレートの両方を対象として、両方が最適化されたタイミングを特定するステップと、
（ｅ）両方が最適化されたタイミングが特定できない場合には、設定されたストローブタイミングの所定の値を変化（増減）させて、上記（ｂ）（ｃ）（ｄ）の複数のステップを繰返すことを特徴とする、
方法。
【請求項２】
エラーレートが最適化されたか否かの判断が、ストローブタイミングの値を横軸にして得られるところの、バスタブ曲線において、そのバスタブ曲線の内部（中心）においてエラーレートが（最）小となっているものとして判断される、請求項１に記載の方法。
【請求項３】
バーストレートが最適化されたか否かの判断が、ストローブタイミングの値を横軸にして得られるところの、曲線において、その曲線の内部（中心）においてバーストレートが（最）大となっているものとして判断される、請求項１に記載の方法。
【請求項４】
計測対象として（スヌープして）モニタするところの、複数のコマンド信号と複数のアドレス信号との両方が分かれて現れてくる信号が、コンピュータのＣＰＵがコンピュータの主記憶（ＤＤＲ  ＤＲＡＭ等のメモリ）へアクセスする信号（のパターン）である、請求項１に記載の方法。
【請求項５】
計測対象である信号が、nsecレベルで同期させて較正すべきものである、請求項１に記載の方法。
【請求項６】
複数のコマンド信号とアドレス信号とが連続して現れてくる信号を計測対象として（スヌープして）モニタする、トレーサー（装置）であって、
所定の（初期）値をもったストローブタイミングに従って、モニタされた複数のコマンド信号を入力として、（不正な遷移となるコマンドをカウントするなど）エラーレートを算出し、かつ、モニタされた複数のアドレス信号を入力として、連続する複数のアドレス信号の関係（差）からバーストレートを算出する、ダイナミックチェッカーと、
算出されたエラーレートおよび算出されたバーストレートの両方を入力として、両方が最適化されたタイミングにあるかどうかを特定する、ＭＣＵと、
両方が最適化されたタイミングを特定できない場合には、設定されたストローブタイミングの所定の値を変化（増減）させて、ダイナミックチェッカーへの新たな入力とする、ディレイ（遅延）アジャスターとを有する、
トレーサー（装置）。
【請求項７】
さらに、
トレースされたデータを記憶する記憶装置を含む、
請求項６に記載のトレーサー（装置）。
【請求項８】
さらに、
トレーサーを制御するコントローラを含む、
請求項６に記載のトレーサー（装置）。
【請求項９】
複数のコマンド信号とアドレス信号とが連続して現れてくる信号を計測対象として（スヌープして）モニタする方法であって、
所定の（初期）値をもったストローブタイミングを設定するステップと、
このストローブタイミングに従って、複数のコマンド信号および複数のアドレス信号をモニタして、エラーレートおよびバーストレートを算出するステップと、
算出されたエラーレートおよび算出されたバーストレートの両方を対象として、両方が最適化されたタイミングを特定するステップと、
両方が最適化されたタイミングが特定できない場合には、設定されたストローブタイミングの所定の値をスウィープさせて、上記算出するステップと、上記特定するステップとを繰返すことを特徴とする、
方法。
【請求項１０】
複数のコマンド信号とアドレス信号とが連続して現れてくる信号を計測対象として（スヌープして）モニタする、トレーサー（装置）であって、
所定の（初期）値をもったストローブタイミングを設定するステップと、
このストローブタイミングに従って、複数のコマンド信号および複数のアドレス信号をモニタして、エラーレートおよびバーストレートを算出する、ダイナミックチェッカーと、
算出されたエラーレートおよび算出されたバーストレートの両方を対象として、両方が最適化されたタイミングを特定する、ＭＣＵまたは外部コントローラと、
両方が最適化されたタイミングが特定できない場合には、設定されたストローブタイミングの所定の値をスウィープさせることで、ダイナミックチェッカーへの新たな入力とする、ディレイ（遅延）アジャスターとを有する、
トレーサー（装置）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号の計測データの正しさを保証する仕組みに関するものである。より具体的には、メモリへのアクセスを記録したトレースデータのキャリブレーション（較正）を行うことに関するものである。
【背景技術】
【０００２】
特殊なハードウェアを用いることによって、コンピュータの主記憶（DDR DRAM）への実アクセスのトレースデータ（コマンド信号、アドレス信号）を取得することが可能である。
【０００３】
DDRDRAM(Double-Data-Rate Dynamic Random Access Memory) は、DDR SDRAM (Double-Data-Rate SynchronousDynamic Random Access Memory)と呼ばれることもある。DDR DRAMは、パーソナルコンピュータの中で使用される半導体集積回路で構成されたDRAMの規格の一種である。
【０００４】
DDR DRAMでは、クロック信号の立ち上がり/立ち下がりのそれぞれでデータをやり取りし、理論上はクロックの等倍で動作するSDRAMに対して、２倍のデータ転送速度を得ることができる。
【０００５】
通常の信号インテグリティの確認においては、テストパターンなどの既知の値や、期待値を用いて、実測値と比較することによってキャリブレーション(較正)を行っている。
【０００６】
DDR DRAMの場合、データ信号については、システムの起動時と定期的なキャリブレーションが行われるが、コマンド信号とアドレス信号については一切キャリブレーションは行われない。
【０００７】
トレースは計測対象のコマンドとアドレスの信号線を（FPGA等を用いて）モニタすることで行うが、計測対象が高速になる（nsecレベルでの同期が求められる）場合には、ストローブするタイミングの微調整を行わないと正しい計測データを取得できない。
【０００８】
信号線のスヌープを利用したトレースでは、取得した信号でキャリブレーションが行われるのであれば、計測対象のキャリブレーション動作をトレーサーのキャリブレーションに流用することも考えられるが、DDR DRAMのコマンド信号とアドレス信号については、そうした手法の適応が困難である。
【０００９】
このようにDDRメモリのコマンド信号およびアドレス信号をキャリブレーション（較正）する手段がないため、トレーサーの計測データの正しさを保障する仕組みが必要となってくる。
【００１０】
ソフトウェア的な手法として、CPUから特定の物理アドレスに特定のアクセスパターンを生成し、計測データと比較することによる検証が可能であるが、次のような問題が存在する、
【００１１】
−  キャッシュによるアクセスの隠蔽や、正確な時間の特定が難しいことから、 CPU上のSWによるメモリアクセスと、実際のメモリアクセスを一対一で対応させることは難しい。
【００１２】
−  仮想アドレスを用いる汎用OS上では、特定の物理アドレス上へのアクセスを生成できない。
【００１３】
−  SWとHWをnsec（ナノ秒）レベルという高速で同期させることは困難で、大量のトレースデータの中から検証データを発見する必要に迫られる。
【００１４】
ハードウェア装置を用いる従来技術では、ロジックアナライザを用いて、トリガーのタイミングと閾値電圧をスイープすることで、DRAM信号の波形を可視化することができる。この波形図を見ればストローブするタイミングの微調整が可能である。
【００１５】
ロジックアナライザは、人間が観察するのには非常に速すぎて見ることができないデジタル回路上の信号を表示するものである。
【００１６】
ロジックアナライザで検査できるのは信号の遷移タイミングのみであって、計測値については別のプロトコルアナライザーで検証する必要がある
【００１７】
ただし、ロジックアナライザをベースとする既存製品は高価である割には、トレースできるデータ量が少なく、長時間の計測には使えない。
【００１８】
一方、FPGを用いると比較的安価に計測装置を実現できるが、専用回路を用いるロジックアナライザと同等の計測信号の信頼性を実現することは難しい。
【００１９】
大量に得られる計測データの信頼性を確保することができて、汎用性のある、安価でスケーラビリティのあるトレーサーが望まれる。
【００２０】
特許文献１〜３には、FPGAを利用して所要の論理機能を実現し、これを用いてCPUバスなどのシステムを評価（キャリブレーション）することが開示されている。
【００２１】
特許文献４には、メモリコントローラの論理を検証する装置が開示されている。
【００２２】
しかし、何れの開示も、メモリバスやＣＰＵバスのプロトコルの持つ様々な性質を使ったバスのキャリブレーション手法ではない。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】国際公開公報ＷＯ２００２／０６３４７３号
【特許文献２】日本国特許公開公報  特開２００２−２２９８１４号
【特許文献３】日本国特許公開公報  特開２００３−１５０４０３号
【特許文献４】日本国特許公開公報  特開２０１１−５９９５３号
【発明の概要】
【発明が解決しようとする課題】
【００２４】
本発明の目的は、計測対象に依存せず、メモリへのアクセスを記録したトレースデータのキャリブレーション（較正）を行うことにある。
【００２５】
計測対象ホスト側の特別な変更を要することなく、トレーサー側でキャリブレーションを行うことができることが望まれる。
【課題を解決するための手段】
【００２６】
DDRメモリへのコマンド信号およびアドレス信号を（スヌープして）モニタすることで、DIMMへのアクセスのトレースデータ（コマンド信号、アドレス信号）を取得する。得られたデータはそのまま、外部記憶装置(群)に記録される。 
【００２７】
入力信号は、動的チェッカーで検証され、エラーがなくなるように、モニタしている個々の入力タイミングを調整される。
【００２８】
具体的には、状態遷移機械によるコマンドの検証（手法１）と、バーストアクセスの統計値によるアドレスの検証（手法２）とに分かれたキャリブレーションを使うことで調整していく。
【発明の効果】
【００２９】
（１）計測中の動的なキャリブレーション（較正）と、計測結果をもとした静的な（オフラインでの）検証とが可能となる。
【００３０】
（２）FPGA内における実装が可能となる。
【００３１】
（３）信号の取得タイミングと値の検証が可能となる。
【図面の簡単な説明】
【００３２】
【図１】図１は、本発明として、計測中の動的なキャリブレーション（較正）が実施されるトレーサーと、そこへ接続される対象との関係とを示している、全体の構成図である。
【図２】図２は、本発明に従って、エラーレートについて得られる波形と、バーストレートについて得られる波形とついて、ベストのストローブタイミングの箇所を説明する模式図である。
【図３】図３は、本発明を実施するタイミングの調整のフローチャートである。
【図４】図４は、本発明を実施するにあたっての、状態遷移機械（ＦＳＭ）およびバーストアクセスのアドレスチェックを示す図である。
【図５】図５は、本発明のトレーサーが実施されることで、計測中の動的なキャリブレーション（較正）と、計測結果をもとした静的な（オフラインでの）検証とが可能となることを実現する、全体の構成図である。
【発明を実施するための形態】
【００３３】
図１は、本発明として、計測中の動的なキャリブレーション（較正）が実施されるトレーサーと、そこへ接続される対象との関係とを示している、全体の構成図である。
【００３４】
DIMMトレーサーボード１００には、FPGAが内蔵されている。
【００３５】
FPGA（Field-Programmable Gate Array）は、製造後に購入者や設計者が構成を設定できる集積回路であり、広義にはPLD（プログラマブルロジックデバイス）の一種である。
【００３６】
Field-Programmable（現場でプログラム可能）なゲートアレイであることから、このように呼ばれている。
【００３７】
本発明の特徴的な工夫は、このFPGAでも実装することができる。
【００３８】
DIMMスロット２１０には、アドレス信号／コマンド信号２１２およびデータ信号２１４とが設けられている。
【００３９】
DIMMスロットの２１４からは、DDRメモリ３００、３１０、３２０、３３０に対して、データバス２３０を経由して、データが書き込まれ、または、データが読み取られる。
【００４０】
DIMMスロットの２１２からは、データの書き込みおよびデータの読取りを制御するためのアドレス信号およびコマンド信号とが発せられる。
【００４１】
従って、計測ポイント２５０においては、複数のコマンド信号とアドレス信号とが連続して現れてくる。
【００４２】
本発明においては、このような信号を計測対象として（スヌープして）モニタするが、計測対象が高速になる（nsecレベルでの同期が求められる）場合には、ストローブするタイミングの微調整を行わないと正しい計測データを取得できない。
【００４３】
（スヌープされた）モニタされた信号は、Ｉ／Ｏ１１０から、トレーサー（装置）への入力となる。
【００４４】
ダイナミックチェッカー１２０において、所定の（初期）値をもったストローブタイミングに従って、モニタされた複数のコマンド信号を入力として、（不正な遷移となるコマンドをカウントするなど）エラーレートを算出し、かつ、モニタされた複数のアドレス信号を入力として、連続する複数のアドレス信号の関係（差）からバーストレートを算出する。
【００４５】
マイクロコントロールユニットMCU130はトレーサー全体の制御を行う。
【００４６】
ＭＣＵ１３０において、算出されたエラーレートおよび算出されたバーストレートの両方を入力として、両方が最適化されたタイミングにあるかどうかを特定する。
【００４７】
ディレイ（遅延）アジャスター１４０において、両方が最適化されたタイミングを特定できない場合には、設定されたストローブタイミングの所定の値を変化（増減）させて、Ｉ／Ｏ１１０を経由して、ダイナミックチェッカー１２０への新たなフィードバック入力とする。
【００４８】
このような遅延調整は、ＭＣＵで自動に行うことも可能であるし、後述するところの外部にあるコントローラ４００により行うことも可能である。
【００４９】
遅延調整の設定情報は保存されることで、以降はその値を用いることができる。例えば、「所定の（初期）値をもったストローブタイミング」として用いることができる。
【００５０】
このようにして、HWによるオンザフライ検査では、ダイナミックにエラーカウントが取得できるため、 DDRメモリのコマンドトレースを行いながら各種パラメーターの自動調整が可能となる。
【００５１】
FPGA内では、これらと並行した処理として、ＭＣＵ１３０が、制御ロジック１５０を働かせることによって、（スヌープされた）モニタされた信号をストレージＩ／Ｆ１６０へと導く。
【００５２】
ストレージＩ／Ｆ１６０は、得られたデータをそのまま、外部記憶装置(群)に記録するべく、 出力ポイント１６１、１６２、１６３、１６４を経由して、外部にあるストレージデバイス５００、５１０、５２０、５３０へと記録する。
【００５３】
トレーサー（装置）またはトレーサーボードには、トレースされたデータを記憶する記憶装置として、これらのストレージデバイス５００、５１０、５２０、５３０を含んでもよい。
【００５４】
外部にあるコントローラ４００は、ポイント１７０を通じて、ＭＣＵ１３０を制御するようにしてもよい。ポイント１７０には、ＲＳ−２３２ｃ等の汎用のインターフェイス（ＩＦ）を用いることができる。
【００５５】
この場合、ＭＣＵ１３０は、外部にあるコントローラ４００から与えられるコマンドにより計測を行うようにすることができる。
【００５６】
ＭＣＵ１３０が、内部状態を外部にあるコントローラ４００に通知するようにしてもよい。
【００５７】
トレーサー（装置）またはトレーサーボードには、トレーサーを制御するコントローラ４００を含んでもよい。
【００５８】
図２は、本発明に従って、エラーレートについて得られる波形と、バーストレートについて得られる波形とついて、ベストのストローブタイミングの箇所を説明する模式図である。
【００５９】
本発明の方法では、複数のコマンド信号とアドレス信号とが連続して現れてくる信号を計測対象として（スヌープして）モニタする。
【００６０】
まず最初に、所定の（初期）値をもったストローブタイミングを設定する。例えば、保存されている遅延調整の設定情報であってもよい。
【００６１】
図２の（Ａ）に示すように、このストローブタイミングに従って、複数のコマンド信号をモニタして、エラーレートを算出する。エラーレートの算出にあたっては、不正な遷移となるコマンドをカウントするなどの手法を採用することができる。
【００６２】
図２の（Ａ）のグラフの縦軸は、ＦＳＭ（状態遷移機械）からのエラーレートであって、DRAMのコマンドプロトコルに従ったレートである。
【００６３】
図２の（Ｂ）に示すように、このストローブタイミングに従って、複数のアドレス信号をモニタして、連続する複数のアドレス信号の関係からバーストレートを算出する。
【００６４】
典型的には、連続する複数のアドレス信号の関係とは、連続する複数のアドレス信号の差である。もっとも、当業者であれば、他の関係を想定することも可能であろう。
【００６５】
算出されたエラーレートおよび算出されたバーストレートの両方を対象として、両方が最適化されたタイミングを特定する。両方が最適化されたタイミングは、「ベストのストローブタイミング」という矢印で示す部分に相当する。
【００６６】
図２の（Ａ）における、エラーレートが最適化されたか否かの判断は、ストローブタイミングの値を横軸にして得られるところの、バスタブ曲線（点線）において、そのバスタブ曲線の内部（好ましくは中心）においてエラーレートが（最）小となっているものとして判断することができる。
【００６７】
コマンドのエラーは、（最）小では十分とは言えず、エラーがなくなるように零でなくてはいけない場合が殆どであろう。しかし、本発明の技術的思想は、エラーレートが所定の閾値以下になりさえすればよいと許容されるような場合にまで、広く適用することができるであろう。
【００６８】
図２の（Ｂ）における、バーストレートが最適化されたか否かの判断は、ストローブタイミングの値を横軸にして得られるところの、曲線（点線）において、その曲線の内部（好ましくは中心）においてバーストレートが（最）大となっているものとして判断することができる。
【００６９】
判断の基準としては必ずしも（最）大である必要はなく、本発明の技術的思想は、バーストレートが所定の閾値以上になるように制御すればよいとする場合にまで、広く適用することができる。
【００７０】
このようにして、図２の（Ａ）による状態遷移機械によるコマンドの検証（手法１）と、図２の（Ｂ）によるバーストアクセルの統計値によるアドレスの検証（手法２）とに分かれたキャリブレーションを使うことでそれぞれの信号線のストローブタイミングを調整していく。
【００７１】
本発明の技術的思想を一般化すれば、DDRコマンドの状態遷移機械やメモリアクセスの局所的な性質および統計的な性質を用いて、計測データを評価することに広く応用することができる。
【００７２】
図３は、本発明を実施するタイミングの調整のフローチャートである。
【００７３】
開始して、計測対象ホスト（図５参照）のアプリケーションを実行する。ベンチマーク等の実行である。既知のアプリケーションやベンチマークトレースでの統計情報と比較することで、トレースデータの統計的な較正が可能となる。
【００７４】
次に、（ａ）所定の（初期）値をもったストローブタイミングを設定する。すなわち、全ての信号（コマンド信号、アドレス信号）について、ストローブタイミングをスウィープする。
【００７５】
次に、（ｂ）このストローブタイミングに従って、複数のコマンド信号をモニタして、（不正な遷移となるコマンドをカウントするなど）エラーレートを算出する。
【００７６】
次に、（ｃ）このストローブタイミングに従って、複数のアドレス信号をモニタして、連続する複数のアドレス信号の関係（差）からバーストレートを算出する。
【００７７】
もっとも、（ｂ）と（ｃ）とは、並行して処理を進めればよく、または、タイミング調整が可能な限りにおいて（ｃ）が先で（ｂ）がその後、という順序で処理を進めてもかまわない。
【００７８】
次に、（ｄ）算出されたエラーレートおよび算出されたバーストレートの両方を対象として、両方が最適化されたタイミングを特定する。すなわち、最適化が特定できるかどうかを判断する。具体的には、前述したように、所定の閾値の範囲内に収まればよいとすることができる。
【００７９】
次に、（ｅ）両方が最適化されたタイミングが特定できない場合には、設定されたストローブタイミングの所定の値を変化（増減）させる。すなわち、ストローブタイミングをスウィープする。これは、図２（Ａ）および図２（Ｂ）のグラフの横軸を左右にシフトされることに相当する。
【００８０】
全ての信号（コマンド信号、アドレス信号）について行う一斉スウィープで適切なタイミングが見つからない場合には、ストローブタイミングを、コマンド信号のみ、アドレス信号のみ、と個別の信号毎にスウィープして最適なタイミングを求めるように進めてもよい。
【００８１】
ストローブタイミングをスウィープした後に、これら（ｂ）（ｃ）（ｄ）の複数の処理を繰返していくことになる。このようにすることで、ストローブするタイミングの微調整を行って正しい計測データを取得することができる。
【００８２】
計測が終了したら、計測対象ホスト（図５参照）のアプリケーションを停止する。
【００８３】
図４は、本発明を実施するにあたっての、状態遷移機械（ＦＳＭ）およびバーストアクセスのアドレスチェックを示す図である。
【００８４】
DDRメモリのコマンド信号をこの図に示す状態遷移機械（ＦＳＭ）でトレースして、不正な遷移となるコマンドをエラーとし、その総数をカウントしてエラーレートを求めればよい。
【００８５】
DDRメモリにはバンクが８つ存在するが、それぞれにこの図に示すような状態遷移機械（ＦＳＭ）を割り当てればよい。
【００８６】
また、DDRメモリのアドレス信号を記憶し、連続するアドレス信号の差が、キャッシュのラインサイズ（＝バーストアクセス）である頻度（バーストレート）を求めればよい。
【００８７】
このような関係に従えば、キャッシュによるアクセスの隠蔽や、正確な時間の特定が難しいことがあっても、 CPU上のSWによるメモリアクセスと、実際のメモリアクセスを一対一で対応させることができる。
【００８８】
このようにして、全てのアドレス信号、コマンド信号の調整が可能となる。
【００８９】
算出が容易な特徴量についてはHWで実装可能であり、動的較正および自動較正が可能である。
【００９０】
また、仮想アドレスを用いる汎用OS上であっても、特定の物理アドレス上アクセスを生成できる。
【００９１】
図５は、本発明のトレーサーが実施されることで、計測中の動的なキャリブレーション（較正）と、計測結果をもとした静的な（スタティックな）検証とが可能となることを実現する、全体の構成図である。
【００９２】
計測中の動的なキャリブレーション（較正）は、DIMMトレーサー１００およびDIMMトレーサー１１０において実施すればよい。
【００９３】
トレーサー（装置）またはトレーサーボードには、コンソール９００を含んでいるように構成することもできるであろう。
【００９４】
そして、得られたデータはそのまま、１０００内部の記憶装置(群)であるＳＳＤ５００およびＳＳＤ５１０に記録しておけばよい。
【００９５】
１０００外部の記憶装置(群)であるＳＳＤ６００およびＳＳＤ６１０に、直接記録してもよい。
【００９６】
または、１０００内部の記憶装置(群)であるＳＳＤ５００およびＳＳＤ５１０に記録してあるデータを、１０００外部の記憶装置(群)であるＳＳＤ６００およびＳＳＤ６１０に転送してもよい。
【００９７】
計測結果をもとして、１０００外部の８００内のトレースアナライザ７００を利用することで、事後的であっても、静的な（スタティックな）検証が可能となる。
【００９８】
静的な較正では、大量のデータの統計的な性質を利用した検証も可能になる。
【００９９】
以上、本発明の手法をDIMMのトレースやFPGAを例にしながら説明してきたが、DIMMのトレース以外やFPGA以外であっても、計測対象の性質において同様のケースが想定される場合には、本発明の技術的思想を幅広く適用することができる。
【符号の説明】
【０１００】
１００  １１０  DIMMトレーサー
１２０  ダイナミックチェッカー
１３０  ＭＣＵ
１４０  ディレイ（遅延）アジャスター
１５０  制御ロジック
１６０  ストレージＩ／Ｆ
２００  メモリコントローラ
２１０  ２１２  ２１４  DIMMスロット
２３０  データバス
３００  ３１０  ３２０  ３３０  DDRメモリ
４００  コントローラ
５００  ５１０  ５２０  ５３０  ストレージデバイス  ＳＳＤ
６００  ６１０  ＳＳＤ
７００  トレースアナライザ
【図１】
2014056380.tif 000003
【図２】
2014056380.tif 000004
【図３】
2014056380.tif 000005
【図４】
2014056380.tif 000006
【図５】
2014056380.tif 000007