(57)【要約】【課題】従来のソフト読込動作は、過剰な数のハード読込動作を必要とする可能性がある。結果として、ソフト読込の待ち時間が増加し、それによってメモリアクセス時間の性能を低下させる。【解決手段】メモリデバイスは、マルチレベル・メモリセルとメモリアレイに結合された制御回路とを備えたメモリアレイを含む。制御回路は、メモリアレイの少なくとも一部に加速ソフト読込動作を実行するように構成される。メモリアレイの非上位ページを対象とする加速ソフト読込動作のうちの所与の１つは、メモリアレイの対応する上位ページを対象とする少なくとも１つのハード読込動作を含む。例えば、所与の加速ソフト読込動作は、非上位ページを対象とするハード読込動作と、対応する上位ページを対象とする１つまたは複数のハード読込動作とを含む、一連の複数のハード読込動作を含むことができる。【選択図】図１
2014081991.tif 000002
【特許請求の範囲】
【請求項１】
複数のマルチレベル・メモリセルを備えたメモリアレイと、
前記メモリアレイに結合され、前記メモリアレイの少なくとも一部に加速ソフト読込動作を実行するように構成された制御回路と
を含む、メモリデバイスであって、
前記メモリアレイの非上位ページを対象とする前記加速ソフト読込動作のうちの所与の１つが、前記メモリアレイの対応する上位ページを対象とする少なくとも１つのハード読込動作を含む、
メモリデバイス。
【請求項２】
前記所与の加速ソフト読込動作が、前記非上位ページを対象とするハード読込動作と、前記対応する上位ページを対象とする１つまたは複数のハード読込動作と、を含む一連の複数のハード読込動作を含む、請求項１に記載のメモリデバイス。
【請求項３】
前記制御回路が、
一連のハード読込動作が前記所与の加速ソフト読込動作の一部として実行されることを指定するように構成されたソフト読込加速器と、
前記指定された一連のハード読込動作を実行して前記加速ソフト読込動作のためのソフト情報を取得するように構成されたソフト情報生成器と、
前記ソフト情報生成器に結合され、前記加速ソフト読込動作のために取得された前記ソフト情報に基づいてリード出力判定を生成するように構成された軟判定エラー修正コード・デコーダと
を含む、請求項１に記載のメモリデバイス。
【請求項４】
前記マルチレベル・メモリセルがそれぞれ２ビットのデータを記憶する２レベル・メモリセルを含み、前記所与の加速ソフト読込動作が下位ページのソフト読込動作を含む、請求項１に記載のメモリデバイス。
【請求項５】
前記下位ページのソフト読込動作が、
下位ページを対象とする第１のハード読込動作と、
上位ページを対象とする少なくとも１つの別のハード読込動作と
を含む、請求項４に記載のメモリデバイス。
【請求項６】
前記マルチレベル・メモリセルがそれぞれ３ビットのデータを記憶する３レベル・メモリセルを含み、前記所与の加速ソフト読込動作が中位ページのソフト読込動作および下位ページのソフト読込動作のうちの１つを含む、請求項１に記載のメモリデバイス。
【請求項７】
前記中位ページのソフト読込動作が、
中位ページを対象とする第１のハード読込動作と、
上位ページを対象とする少なくとも１つの別のハード読込動作と
を含む、請求項６に記載のメモリデバイス。
【請求項８】
前記下位ページのソフト読込動作が、
下位ページを対象とする第１のハード読込動作と、
上位ページを対象とする少なくとも１つの別のハード読込動作と
を含む、請求項６に記載のメモリデバイス。
【請求項９】
前記下位ページのソフト読込動作が、
下位ページを対象とする第１のハード読込動作と、
中位ページを対象とする少なくとも１つの別のハード読込動作と
を含む、請求項６に記載のメモリデバイス。
【請求項１０】
複数のマルチレベル・メモリセルを含むメモリアレイの少なくとも一部に実行されるべき、１つまたは複数の加速ソフト読込動作を判定すること、および
前記加速ソフト読込動作のうちの少なくとも所与の１つを実行すること
を含む、方法であって、
前記所与の加速ソフト読込動作が、前記メモリアレイの非上位ページを対象とし、該所与の加速ソフト読込動作が、前記メモリアレイの対応する上位ページを対象とする少なくとも１つのハード読込動作を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチレベルセル不揮発性メモリ用の加速ソフト読込（読出し）に関する。
【背景技術】
【０００２】
半導体メモリデバイスは、通常、行と列の形で配列されたメモリセルのアレイを含み、各メモリセルは少なくとも１つのデータ・ビットを記憶するように構成される。そのようなメモリには、揮発性メモリと不揮発性メモリが含まれる。揮発性メモリは記憶されたデータを保持するために電力を必要とするが、不揮発性メモリは電力が除去された後でもそれらの記憶されたデータを保持する。
【０００３】
ＮＡＮＤフラッシュ・メモリなどのある特定のタイプの不揮発性メモリは、それぞれのフローティング・ゲート・トランジスタとして実装されたメモリセルを利用する。そのようなトランジスタは制御ゲートとフローティング・ゲートのどちらも含む。そのフローティング・ゲート上の電荷量に応じて、トランジスタはある特定の閾値電圧（Ｖｔ）を示す。したがって、対応するメモリセルには、フローティング・ゲート上の電荷量を制御することにより、データが書き込まれる。記憶されたデータをメモリセルから読み込むために、基準電圧（Ｖｒｅｆ）が制御ゲートに印加される。ＶｒｅｆがＶｔより大きい場合にトランジスタはオンとなり、そうでない場合にトランジスタはオフとなる。したがって、セルに記憶されたデータは、通常、センス増幅器を使用してトランジスタのソース端子とドレイン端子の間の電流を検知することによって、容易に検出することができる。
【０００４】
シングルレベルセル（ＳＬＣ）フラッシュ・メモリでは、各メモリセルは１ビットのみのデータを記憶する。読み出されると、例えば、Ｖｒｅｆ以下のＶｔ値をもつそれらのセルは「１」のビットを記憶していると見なすことができ、Ｖｒｅｆ以上のＶｔ値をもつそれらのセルは「０」のビットを記憶していると見なすことができる。メモリアレイ内のノイズおよび他の変動に起因して、特定の論理レベルでビットを記憶するメモリセルのすべてが厳密に同じＶｔ値をもつことはない。むしろ、メモリセルのグループの全体にわたる所与の論理レベルに関連付けられた実際のＶｔ値は、例えばガウス分布などの分布に従う傾向がある。したがって、記憶されたビットをそれぞれのメモリセルから読み込むために、基準電圧Ｖｒｅｆは、２つの異なるＶｔ分布の平均値の間のほぼ中間に位置付けることができる。上述したように、Ｖｒｅｆがメモリセル・トランジスタの制御ゲートに印加されると、Ｖｒｅｆより低いＶｔ値をもつトランジスタはオンになり、対応するセルのそれぞれに「１」のビットを記憶することを示すが、Ｖｒｅｆより高いＶｔ値をもつトランジスタはオフになり、対応するセルのそれぞれに「０」のビットを記憶することを示す。
【０００５】
マルチレベルセル（ＭＬＣ）フラッシュ・メモリでは、各メモリセルは、２レベル・メモリセルの場合の２ビットのデータ、３レベル・メモリセルの場合の３ビットのデータ、などの複数ビットのデータを記憶することができる。こうして、例えば、２ビットのデータを記憶する２レベル・メモリセルの場合、４つの異なるＶｔ分布は、そのセルに記憶することができる２ビットの４つの異なる可能な組合せを特徴付ける。そのようなＶｔ分布のそれぞれは異なるＶｔレベルに関連付けられる。可能なビットの組合せは、一般に、グレイコードを使用してＶｔレベルにマップされ、その結果、１つのＶｔレベルからその隣のＶｔレベルへの変化が１ビットのみの位置における変化をもたらす。
【０００６】
そのようなマルチレベルセルから記憶されたデータを読み出すには、複数の基準電圧を使用する必要がある。例えば、２レベル・メモリセルの場合、４つの異なるＶｔレベルの間に配列された３つの異なる基準電圧が使用される。所与のセルに記憶されたデータを判定するにはソフト読込（読出し）動作を必要とする場合もあり、ソフト読込動作のそれぞれは異なる基準電圧を使用する複数のハード読込（読出し）動作を含む。
【０００７】
しかしながら、従来のソフト読込動作は、過剰な数のハード読込動作を必要とする可能性がある。結果として、ソフト読込の待ち時間が増加し、それによってメモリアクセス時間の性能を低下させる。したがって、従来技術においては、重大な性能損失は典型的にはソフト読込動作の性能に関連する。
【発明の概要】
【課題を解決するための手段】
【０００８】
本発明の実施形態は、例えば、そこでメモリアレイの非上位ページを対象とするソフト読込動作が、対応する上位ページのハード読込動作を使用することにより加速される、ＭＬＣメモリデバイスを提供する。そのような上位ページのハード読込動作は、メモリアレイのベンダによって確立されている所定のコマンドを利用することにより実行されるかもしれないが、その他ではソフト読込動作のためには通常利用されていない。加速ソフト読込動作は、より少ないハード読込動作を使用してそれぞれ実行することができ、したがって、待ち時間が著しく削減される。これは、典型的には従来のソフト読込動作に関連する性能損失を最小化するために貢献する。
【０００９】
本明細書で使用される用語「マルチレベルセル」すなわちＭＬＣは、２ビットのデータを記憶するメモリセルだけでなく、より一般的に、３ビットのデータを記憶する３レベル・メモリセル、４ビットのデータを記憶する４レベル・メモリセル、などの２ビット以上のデータを記憶する任意のメモリセルを包含するように、広く解釈されるものであることに留意すべきである。
【００１０】
加えて、用語「上位ページ」も、例えば、ソフト読込動作を受けている別のページの「上」と考えられる任意のページを包含するように、相対的な用語として広く解釈されるものである。それゆえに、例えば、メモリアレイの上位、中位および下位のページを形成するために使用される３レベル・メモリセルの場合、中位ページは下位ページに対して上位ページと考えることができ、上位ページは中位ページまたは下位ページに対して上位ページと考えることができる。したがって、ソフト読込を必要とするページが下位ページである場合、加速ソフト読込動作は、中位ページまたは上位ページに対してハード読込動作を利用することができる。
【００１１】
一実施形態では、メモリデバイスは、マルチレベル・メモリセルとメモリアレイに結合された制御回路とを備えたメモリアレイを含む。制御回路は、メモリアレイの少なくとも一部に加速ソフト読込動作を実行するように構成される。メモリアレイの非上位ページを対象とする加速ソフト読込動作のうちの所与の１つは、メモリアレイの対応する上位ページを対象とする少なくとも１つのハード読込動作を含む。
【００１２】
例として、所与の加速ソフト読込動作は、非上位ページを対象とするハード読込動作と、対応する上位ページを対象とする１つまたは複数のハード読込動作とを含む、一連の複数のハード読込動作を含むことができる。
【００１３】
非上位ページは、マルチレベル・メモリセルの特定の行または他の指定されたグループについての一組のビットの第１の部分を含むことができ、上位ページは、そのグループについての一組のビットの第２の部分を含むことができる。例えば、非上位ページは、マルチレベル・メモリセルの特定の行または他の指定されたグループについての最下位ビットを含むことができ、上位ページは、そのグループについての最上位ビットを含むことができるか、または逆の場合もあり得る。他のタイプの対応関係が、マルチレベル・メモリセルの指定されたグループについての一組のビットの上位、中位または下位のページ、およびそれぞれの一部の間に存在することができる。
【００１４】
１つまたは複数の実施形態は、本明細書で開示されたように構成されたコントローラまたは他の制御回路を使用して、より短いソフト読込待ち時間、および、したがって従来のデバイスに比べて総体的に向上した動作性能を示すＭＬＣメモリデバイスを提供することができる。
【００１５】
本発明の実施形態によるコントローラまたは他の制御回路を備えたＭＬＣメモリデバイスは、例えば、パッケージ集積回路などのスタンドアロンのメモリデバイスとして、またはマイクロプロセッサもしくは他の処理装置の中の組み込みメモリとして実装することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態において加速ソフト読込機能を提供するように構成されたマルチレベルセルのメモリアレイおよび関連するコントローラを備えた、半導体メモリデバイスのブロック図である。
【図２】図１のメモリデバイスの２レベル・メモリセルの実施形態における閾値電圧の関数としてのセルの数のグラフである。
【図３】図２の実施形態における加速なしの下位ページのソフト読込を示す図である。
【図４】図２の実施形態における加速付きの下位ページのソフト読込を示す図である。
【図５】図１のメモリデバイスの３レベル・メモリセルの実装形態における閾値電圧の関数としてのセルの数のグラフである。
【図６】図５の実施形態における加速付きの中位ページのソフト読込を示す図である。
【図７】図５の実施形態における加速付きの下位ページのソフト読込を示す図である。
【図８】図１のメモリデバイスを内蔵する処理装置のブロック図である。
【図９】図１のメモリデバイスを組み込みメモリとして内蔵するプロセッサ集積回路のブロック図である。
【発明を実施するための形態】
【００１７】
本発明の実施形態は、加速ソフト読込（加速ソフト読出し、ＳＯＦＴ  ＲＥＡＤ）機能を提供するように構成された例示的な半導体メモリデバイスおよび関連するコントローラとともに、本明細書で示される。しかしながら、本発明の実施形態は、より一般的に、読み込み性能での改良が望まれるマルチレベルセルをもつ任意の半導体メモリデバイスに適用可能であり、開示された実施形態とともに具体的に図示および記載された以外の回路を使用して実装できることを理解すべきである。例えば、本明細書では主に不揮発性メモリの文脈で記載されるが、１つまたは複数の実施形態のある特定の態様は、揮発性メモリとの使用に適用可能であり得る。
【００１８】
図１は、本発明の実施形態によるメモリデバイス１００のブロック図を示す。メモリデバイス１００は、複数のマルチレベルセルを含むメモリアレイ１０４を含むマルチレベルセル（ＭＬＣ）フラッシュ・メモリ１０２を備える。メモリデバイス１００は、さらに、ＭＬＣフラッシュ・メモリ１０２に結合されたコントローラ１０６を備える。上述したように、本明細書で使用される用語マルチレベルセルすなわちＭＬＣは、２ビットのデータを記憶するメモリセルだけでなく、より一般的に、３ビットのデータを記憶する３レベル・メモリセル、４ビットのデータを記憶する４レベル・メモリセル、などを含む２ビット以上のデータを記憶する任意のメモリセルを包含するものである。
【００１９】
メモリアレイ１０４のマルチレベルセルは、一般に行と列の形で配列され、所与の行の各セルは共通のワードラインに結合され、所与の列の各セルは共通のビットラインに結合される。したがって、メモリアレイは、ワードラインとビットラインが交差する各点でメモリセルを含むように見なすことができる。メモリアレイのメモリセルは、例示的にＮ列とＭ行の形で配列することができる。所与の実装形態でＮとＭについて選択される値は、一般に、メモリデバイスが利用される応用システムのデータ記憶要件に依存する。いくつかの実施形態では、ＮとＭのうちの１つは値１をもつ場合があり、メモリセルの単一列または単一行を含むアレイになる。
【００２０】
メモリアレイ１０４のメモリセルの特定のものは、適切な行と列のアドレスをそれぞれの行デコーダ要素および列デコーダ要素に適用することにより、そこにデータを書き込むか、またはそこからデータを読み込むために動作することができる。メモリアレイ１０４の読み込みと書き込みに関連する他の構成要素には、センス増幅器および入出力データ・バッファが含まれ得る。センス増幅器には、例えば、メモリアレイ１０４のそれぞれの列に結合された差動センス増幅器が含まれ得るが、他のタイプの検知回路を使用することができる。上記その他のメモリデバイス構成要素の動作は、当技術分野ではよく理解されており、本明細書では詳細に記載されない。
【００２１】
図１の実施形態ではＭＬＣフラッシュ・メモリ１０２の一部として示されたが、メモリアレイ１０４は、本発明の他の実施形態では他のタイプのメモリを使用して実装することができる。さらに、コントローラ１０６は、図１ではＭＬＣフラッシュ・メモリ１０２とは別個のものとして示されたが、他の実施形態では、むしろＭＬＣフラッシュ・メモリ１０２に少なくとも部分的に内蔵することができる。
【００２２】
本明細書で使用される用語「メモリアレイ」は広く解釈されるものであり、マルチレベルセルだけでなく、行と列のデコーダ、検知回路、入出力データ・バッファ、または他のメモリデバイス構成要素などの１つまたは複数の関連する構成要素も包含することができ、コントローラ１０６の１つまたは複数の構成要素を任意の組合せで含むことに留意すべきである。加えて、メモリアレイ１０４内のワードラインとビットラインは、差動ラインのそれぞれのペアとして実装することができる。また、読み込みと書き込みとで別々のワードラインまたはビットラインを使用することができ、所与のそのような読み込みまたは書き込みのワードラインまたはビットラインは、対応する一対の差動ラインを含むことができる。
【００２３】
本実施形態でのメモリアレイ１０４は、少なくとも１つの上位ページおよび少なくとも１つの非上位ページを備える。以前に述べたように、本明細書で使用される用語「上位ページ」は、例えば、ソフト読込動作を受けている別のページの「上」と考えられる任意のページを包含するように、相対的な用語として広く解釈されるものであり、その結果、メモリアレイの上位、中位および下位のページを形成するために使用される３レベル・メモリセルの場合、中位ページは下位ページに対して上位ページと考えることができ、上位ページは中位ページと下位ページのどちらに対しても上位ページと考えることができる。同様に、用語「非上位ページ」は、例えば、３レベル・メモリセルの場合中位ページまたは下位ページなどの、上位ページの「下」と考えられる任意のページを包含するように、相対的な用語として広く解釈されるものである。
【００２４】
コントローラ１０６は、より一般的には、本明細書においてメモリアレイに結合された「制御回路」と呼ばれるものの例として見なすことができる。そのような制御回路は、下記でより詳細に記載されるように、メモリアレイの少なくとも一部に加速ソフト読込動作を実行するように構成される。
【００２５】
本実施形態でコントローラ１０６によって実行され、かつメモリアレイ１０４の非上位ページを対象とする加速ソフト読込動作のうちの少なくとも所与の１つは、メモリアレイ１０４の対応する上位ページを対象とする少なくとも１つのハード読込（ハード読出し、ＨＡＲＤ  ＲＥＡＤ）動作を含む。当該所与の加速ソフト読込動作は、一連の複数のハード読込動作を含み、当該一連の複数のハード読込動作は、非上位ページを対象とするハード読込動作と、対応する上位ページを対象とする１つまたは複数のハード読込動作とを含む。対応する上位ページを対象とする所与のハード読込動作は、一般に、それに関連付けられた複数の電圧基準値をもつ。
【００２６】
メモリアレイ１０４でソフト情報生成器１１２によって遂行される複数のハード読込動作は、図の中でＲ１、Ｒ２、．．．Ｒｎと表記された矢印によって示される。
【００２７】
メモリアレイ１０４内の非上位ページは、マルチレベル・メモリセルの特定の行または他の指定されたグループについての一組のビットの第１の部分を含むことができ、上位ページは、そのグループについての一組のビットの第２の部分を含むことができる。例えば、非上位ページは、マルチレベル・メモリセルの特定の行または他の指定されたグループについての最下位ビットを含むことができ、上位ページは、そのグループについての最上位ビットを含むことができるか、または逆の場合もあり得る。他のタイプの対応関係が、マルチレベル・メモリセルの指定されたグループについての一組のビットの上位、中位または下位のページ、およびそれぞれの一部の間に存在することができる。
【００２８】
本実施形態でのコントローラ１０６は、所与の加速ソフト読込動作の一部として実行されるべき一連のハード読込動作を指定するように構成されたページ・ソフト読込加速器１１０、指定された一連のハード読込動作を実行して加速ソフト読込動作用のソフト情報を取得するように構成されたソフト情報生成器１１２、および、ソフト情報生成器１１２に結合され、加速ソフト読込動作用に取得されたソフト情報に基づいてリード出力判定を生成するように構成された軟判定エラー修正コード（ＥＣＣ）デコーダ１１４を含む。他の実施形態では、他のタイプの軟判定デコーダを使用することができる。
【００２９】
メモリデバイス１００の本実施形態は、対応する上位ページのハード読込動作を使用してメモリアレイ１０４の非上位ページを対象とするソフト読込動作を加速するように構成されたコントローラ１０６を使用して、従来の実施形態の欠点のうちの１つまたは複数を回避するように構成される。そのような上位ページのハード読込動作は、メモリアレイ１０４のベンダによって確立された所定のコマンドを利用することにより実行されるかもしれないが、その他ではソフト読込動作のためには通常利用されない。加速ソフト読込動作は、より少ないハード読込動作を使用してそれぞれ実行することができ、したがって、待ち時間が著しく削減される。これは、典型的な従来のソフト読込動作に関連する性能損失を最小化するために貢献する。
【００３０】
図１に示されたメモリデバイス１００は、具体的に示された構成要素に加えて、またはそれらの代わりに、そのようなメモリデバイスの従来の実装形態で通常見いだされるタイプの１つまたは複数の構成要素を含む他の構成要素を含むことができる。当業者によってよく理解されている上記その他の従来の構成要素は、本明細書では詳細に記載されていない。図１に示された構成要素の特定の構成は、説明のための例として提示されたにすぎないことも理解すべきである。当業者は、本発明の実施形態を実装する際に多種多様の他のメモリデバイス構成が使用できることを理解されよう。
【００３１】
ここで、より詳細には２レベル・メモリセルを使用してメモリアレイ１０４が実装される実施形態に関する図２から４、および、より詳細には３レベル・メモリセルを使用してメモリアレイ１０４が実装される実施形態に関する図５から７を参照して、メモリデバイス１００の動作がより詳細に記載される。
【００３２】
ここで図２を参照すると、図１のメモリデバイス１００の２レベル・メモリセル実施形態での閾値電圧Ｖｔの関数としてのセルの数のグラフが示される。それぞれの２レベル・メモリセルは、２つのデータ・ビットの４つの異なる可能な組合せ、すなわち、１１、０１、００および１０のうちの１つを記憶する。本明細書で以前に示したように、２レベル・メモリセルの場合、セルに記憶できる２ビットの４つの異なるＶｔ分布が４つの異なる可能な組合せを特徴付け、そのようなそれぞれのＶｔ分布は異なるＶｔレベルに関連付けられる。可能なビットの組合せは、一般に、グレイコードを使用してＶｔレベルにマップされ、その結果、１つのＶｔレベルからその隣のＶｔレベルへの変化が１ビットのみの位置における変化をもたらす。
【００３３】
そのようなマルチレベルセルから記憶されたデータを読み出すには、複数の基準電圧を使用する必要がある。例えば、図２に示された２レベル・メモリセルの場合、それぞれのビットの組合せ１１、０１、００および１０に対応する４つの異なるＶｔレベルの間に配列された、３つの異なる基準電圧Ｖｒｅｆ＿Ａ、Ｖｒｅｆ＿ＢおよびＶｒｅｆ＿Ｃが使用される。
【００３４】
図２の実施形態では、さまざまな異なるページ構成を使用することができる。例えば、メモリアレイ１０４の所与のワードライン内のすべての２レベル・セルから最上位のビット（ＭＳＢ）は、ＭＳＢページと呼ばれる１つのページに編成することができ、メモリアレイ１０４の所与のワードライン内のすべての２レベル・セルから最下位のビット（ＬＳＢ）は、ＬＳＢページと呼ばれる別のページに編成することができる。そのような構成では、ＬＳＢページのビットを読むためにＶｒｅｆ＿Ｂが利用され、ＭＳＢページのビットを読むために複数の電圧基準Ｖｒｅｆ＿ＡおよびＶｒｅｆ＿Ｃが利用される。この場合のＬＳＢとＭＳＢのどちらの読み出しも硬判定ビットである。
【００３５】
図２で使用されたグレイ・マッピングは例にすぎず、他のタイプのマッピングが使用できることに留意すべきである。例えば、別のグレイ・マッピングは、図の中の４つの可能な組合せのＬＳＢとＭＳＢを交換することによって実現することができる。こうして、この２レベル・セルの場合の用語「下位ページ」は、１つの基準電圧のみを利用して読むことができるＬＳＢまたはＭＳＢを意味することができ、用語「上位ページ」は、複数の基準電圧を利用して読まれるＬＳＢまたはＭＳＢを意味することができる。以前に述べたように、他の実施形態では、多数の他のページ構成が実現可能である。
【００３６】
ソフト読込動作は、改善された読み出し信頼度を提供させるためにＭＬＣメモリで使用される。一般に所与のソフト読込動作は、通常異なる基準電圧を使用する複数のハード読込動作を含む。
【００３７】
図３は、加速なしの下位ページのソフト読込動作の例を示す。この例での下位ページのソフト読込動作は３つの異なるハード読込動作を使用し、それぞれのハード読込動作は異なる基準電圧を利用して実行される。Ｖｔ領域全体は、Ａ、Ｂ、Ｃ、およびＤと表記された４領域に分割される。第１のハード読込は初期値Ｖｒｅｆ＿Ｂを利用し、第２および第３のハード読込は、Ｖｒｅｆ＿Ｂのそれぞれの調整された値を利用して実行されるものと見なすことができ、図の中で示されたように、１つは第１のハード読込で使用された初期値より小さく、１つは初期値より大きい。結果として生じた硬判定出力に基づいて、下記の表１でまとめられたように、２レベル・セルに記憶された下位ページのデータは容易に判定することができる。
【００３８】
【表１】
2014081991.tif 000003
【００３９】
上記例のように複数のハード読込から生成されたソフト情報は、上述したように、読み出し信頼度を向上させるためにコントローラ１０６の軟判定ＥＣＣデコーダ１１４によって使用される。
【００４０】
上述したように、図３の例は、ソフト読込加速を利用しない構成であり、したがって、コントローラ１０６のページ・ソフト読込加速器１１０を使用する必要がない。
【００４１】
ここで図４を参照すると、加速付きの下位ページのソフト読込動作の例が示される。この例では、下位ページのソフト読込動作は、より詳細には、下位ページを対象とする第１のハード読込動作と、上位ページを対象とする第２のハード読込動作とを含む。第１のハード読込動作は、図３の例のように基準電圧Ｖｒｅｆ＿Ｂを使用して、下位ページのビット、この例では例示的にＬＳＢを読むために使用される。しかしながら、図３の例の中の第２および第３のハード読込動作は、図４の例では、例示的にＭＳＢを含む上位ページを対象とする単一のハード読込動作と置き換えられる。図４の中の上位ページを対象とする単一のハード読込動作は、図で示されたように、Ｖｒｅｆ＿ＡおよびＶｒｅｆ＿Ｃの調整された値を使用して実行される。通常、ＭＬＣメモリは、本発明の実施形態で利用できる基準電圧調節能力で構成される。
【００４２】
下記の表２は、図４の加速ソフト読込動作の実行によって生成されたソフト情報をまとめている。図４の例の中で生成されたソフト情報の量は、図３の中で３つの下位ページのハード読込を使用して生成されたソフト情報と同じであることを理解することができる。
【００４３】
【表２】
2014081991.tif 000004
【００４４】
図４の２レベル・セルの例で示されたソフト読込加速により、ソフト読込待ち時間が著しく削減され、したがってメモリデバイス１００の総体的な動作性能が従来のデバイスに比べて向上する。１つまたは複数の実施形態でのソフト読込待ち時間は、リードタイム（ｔＲ）と転送時間（ｔＸＦＲ）を含むように特徴付けられ、リードタイムｔＲは、ＭＬＣフラッシュ・メモリ１０２がページ全体を読み、それを内部ページ・バッファに記憶するのにかかる時間であり、転送時間ｔＸＦＲは、ＭＬＣフラッシュ・メモリ１０２が軟判定ＥＣＣ復号用のコントローラ１０６に読まれたページの少なくとも一部を転送するのにかかる時間である。図４の例では、上位ページのハード読込が２つの異なる基準電圧を利用するので、上位ページのハード読込用のｔＲは下位ページのハード読込用のｔＲより大きいが、一般に、ｔＲ（上位）＜２＊ｔＲ（下位）である。
【００４５】
下記の表３で示されるように、図４で示された加速ソフト読込により、リードタイムｔＲと転送時間ｔＸＦＲのどちらの待ち時間も削減される。この表は、本発明の他の実施形態で利用できるキャッシュ・リードまたはパイプラインを考慮していないことに留意されたい。
【００４６】
【表３】
2014081991.tif 000005
【００４７】
ｔＲ（上位）＜２＊ｔＲ（下位）と仮定すると、この下位ページのソフト読込の例の場合、加速付きの待ち時間は常に加速なしの待ち時間より小さい。同様の改良は他のタイプの加速ソフト読込動作で実現される。
【００４８】
図５は、図１のメモリデバイス１００の３レベル・メモリセル実施形態での閾値電圧Ｖｔの関数としてのセルの数のグラフを示す。それぞれの３レベル・メモリセルは、３データ・ビットの８つの異なる可能な組合せ、すなわち、１１１、０１１、００１、１０１、１００、０００、０１０、１１０のうちの１つを記憶する。３レベル・メモリセルの場合、８つの異なるＶｔ分布がセルに記憶できる３ビットの８つの異なる可能な組合せを特徴付け、そのようなそれぞれのＶｔ分布は異なるＶｔレベルに関連付けられる。可能なビットの組合せは、一般に、グレイコードを使用してＶｔレベルにマップされ、その結果、１つのＶｔレベルからその隣のＶｔレベルへの変化が１ビットのみの位置における変化をもたらす。そのようなグレイコード・マッピングの一例は、図の中で左から右へのビットの組合せの順序付けで示される。
【００４９】
そのような３レベル・セルから記憶されたデータを読み出すには、それぞれのビットの組合せ１１１、０１１、００１、１０１、１００、０００、０１０、１１０に対応する８つの異なるＶｔレベルの間に配列された、７つの異なる基準電圧Ｖｒｅｆ＿Ａ、Ｖｒｅｆ＿Ｂ、Ｖｒｅｆ＿Ｃ、Ｖｒｅｆ＿Ｄ、Ｖｒｅｆ＿Ｅ、Ｖｒｅｆ＿ＦおよびＶｒｅｆ＿Ｇを使用する必要がある。
【００５０】
ここで図６を参照すると、図５の３レベル・セルの実施形態についての加速付きの中位ページのソフト読込動作の例が示される。この例では、中位ページのソフト読込動作は、より詳細には、中位ページを対象とする第１のハード読込動作と、上位ページを対象とする第２のハード読込動作とを含む。
【００５１】
図７は、図５の３レベル・セル実施形態についての加速付きの下位ページのソフト読込動作の例を示す。この例では、下位ページのソフト読込動作は、より詳細には、下位ページを対象とする第１のハード読込動作と、上位ページを対象とする第２のハード読込動作とを含む。この例での「上位ページ」は、実際の上位ページ、または中位ページを含むことができる。本明細書における上記その他の例では、上位ページを対象とする第２のハード読込動作は、第２、第３、第４またはさらに多くのハード読込動作を使用して拡張することができる。
【００５２】
図６および図７の例は、それぞれ、５つの下位ページのハード読込と同じ量のソフト情報を取得する。
【００５３】
ページ・ソフト読込加速器１１０は、図４、図６および図７で示された加速ソフト読込動作を実行するために、ソフト情報生成器１１２とともに動作して、メモリアレイ１０４に対する複数のハード読込Ｒ１、Ｒ２、．．．Ｒｎを生成する。以前に示したように、これは、上位または非上位のページを対象とする特定のハード読込を実行するとき、１つまたは複数の基準電圧値の調節を要する可能性がある。コントローラ１０６の各モジュール１１０、１１２および１１４の少なくとも一部は、メモリに記憶され、プロセッサによって実行されるソフトウェアの形態で実装することができる。したがって、本明細書で使用される用語「制御回路」は、そのようなメモリおよびプロセッサの構成要素を含む処理装置またはそのような装置の一部を包含すると理解すべきである。メモリ構成要素またはこのメモリ構成要素に関連して使用される構成要素は、１つまたは複数の実施形態でメモリデバイス１００のある特定の機能を実装するための実行可能プログラム・コードを記憶するプロセッサ可読記憶媒体の例と考えることができる。
【００５４】
図１に示された特定のコントローラ構成、ならびに図４、図６および図７に示された関連する加速ソフト読込動作は、説明のための例として提示されたにすぎず、他の実施形態は制御回路および加速ソフト読込動作の他のタイプおよび構成を使用できることを理解すべきである。したがって、本明細書で使用される用語「制御回路」は広く解釈されるものであり、任意の特定の実施形態とともに図示および記載された特定の構成に限定されると見なすべきでない。
【００５５】
本発明の実施形態に従って構成された所与のメモリデバイスは、スタンドアロンのメモリデバイスとして、例えば上位の回路ボードまたは他のシステムに内蔵するのに適したパッケージ集積回路のメモリデバイスとして実装することができる。組み込みメモリデバイスなどの他のタイプの実装形態が実現可能であり、メモリは、例えば、メモリデバイスに結合されたプロセッサまたは別の回路を含む他のタイプの集積回路装置に組み込むことができる。より詳細には、本明細書に記載されたメモリデバイスは、例えば、マイクロプロセッサ、デジタル・シグナル・プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）、または、他のタイプのプロセッサもしくは集積回路装置の内部に実装された組み込みメモリを含むことができる。
【００５６】
図８は、図１のメモリデバイス１００を内蔵する処理装置８００の実施形態を示す。この実施形態では、メモリデバイス１００はプロセッサ８０２に結合される。処理装置は、さらに、プロセッサ８０２に結合されたインタフェース回路８０４を含む。処理装置８００には、例えば、コンピュータ、サーバ、または、携帯電話などの携帯型通信装置が含まれ得る。インタフェース回路８０４は、装置８００がネットワークを介して通信することを可能にするための１つまたは複数のトランシーバを含むことができる。
【００５７】
あるいは、処理装置８００は、マイクロプロセッサ、ＤＳＰ、またはＡＳＩＣを含むことができ、プロセッサ８０２は中央演算処理装置（ＣＰＵ）に対応し、メモリデバイス１００は、マイクロプロセッサ、ＤＳＰ、またはＡＳＩＣの組み込みメモリの少なくとも一部を提供する。図９はこのタイプの構成の例を示し、プロセッサ集積回路９００は図１のメモリデバイスを組み込みメモリ１００’として内蔵する。この実施形態での組み込みメモリ１００’はＣＰＵ９０２と結合する。組み込みメモリには、例えばＭＬＣフラッシュ・メモリが含まれる。多数の代替の組み込みメモリの実施形態が実現可能である。
【００５８】
上述したように、本発明の実施形態は集積回路の形態で実装することができる。そのような集積回路を組み立てる際には、同一のダイは、通常、半導体ウェハの表面上に繰り返しパターンで形成される。各ダイは、本明細書に記載されたメモリアレイおよび関連する制御回路付きのメモリデバイスを含み、他の構造または回路を含むことができる。個別のダイは、ウェハから切断されるかまたはさいの目に切られ、次いで、集積回路としてパッケージ化される。当業者は、ウェハをさいの目に切り、ダイをパッケージ化して集積回路を製作する方法を知っているはずである。そのように製造された集積回路は、本発明の実施形態と考えられる。
【００５９】
再度、本発明の上記の実施形態は例示的にすぎないものであることが強調されるべきである。例えば、他の実施形態は、記載された機能を実装するために、異なるタイプおよび構成のメモリアレイ、マルチレベルセル、制御回路、メモリページ構成、ソフト読込動作、基準電圧信号、および他の構成要素を使用することができる。以下の特許請求の範囲の範囲内にある、これらおよび多数の他の代替の実施形態は、当業者には明白である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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