(57)【要約】【課題】実施形態は、メモリセルに安定して電荷を保持し動作速度を向上させることが可能な不揮発性記憶装置およびその製造方法を提供する。【解決手段】  実施形態に係る不揮発性記憶装置は、半導体層と、前記半導体層の上に設けられた電荷蓄積層と、前記半導体層と前記電荷蓄積層との間を絶縁する第１絶縁膜と、を有するメモリセルを備える。さらに、前記電荷蓄積層の上に設けられ、前記電荷蓄積層の電荷を制御する第１導電層と、前記電荷蓄積層と前記第１導電層との間に設けられた第２導電層と、前記電荷蓄積層と前記第２導電層との間を絶縁する第２絶縁膜と、前記第１導電層と前記第２導電層との間を絶縁する第３絶縁膜と、を備える。【選択図】図１
2014056900.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、前記半導体層の上に設けられた電荷蓄積層と、前記半導体層と前記電荷蓄積層との間を絶縁する第１絶縁膜と、を有する複数のメモリセルを第１の方向に並設したメモリストリングスと、
前記電荷蓄積層の上に設けられ前記第１の方向に交差する第２の方向に延在する第１導電層であって、前記電荷蓄積層の電荷を制御する第１導電層と、
前記電荷蓄積層と前記第１導電層との間に設けられ、前記第２の方向に延在する第２導電層と、
前記電荷蓄積層と前記第２導電層との間を絶縁する第２絶縁膜と、
前記第１導電層と前記第２導電層との間を絶縁する第３絶縁膜と、
を備え、前記第２導電層は、その一方の端に設けられたコンタクト領域を有する不揮発性記憶装置であって、
前記第１導電層と、前記第２導電層と、前記第３絶縁膜と、を含む積層構造を有し、前記第１導電層のコンタクト領域と、前記第２導電層のコンタクト領域と、が設けられた引き出し部と、
前記第２導電層の電荷を制御するスイッチ素子と、
をさらに備え、
前記複数のメモリセルのそれぞれにつながる複数の前記第２導電層は、相互に絶縁された不揮発性記憶装置。
【請求項２】
半導体層と、前記半導体層の上に設けられた電荷蓄積層と、前記半導体層と前記電荷蓄積層との間を絶縁する第１絶縁膜と、を有するメモリセルと、
前記電荷蓄積層の上に設けられ、前記電荷蓄積層の電荷を制御する第１導電層と、
前記電荷蓄積層と前記第１導電層との間に設けられた第２導電層と、
前記電荷蓄積層と前記第２導電層との間を絶縁する第２絶縁膜と、
前記第１導電層と前記第２導電層との間を絶縁する第３絶縁膜と、
を備えた不揮発性記憶装置。
【請求項３】
複数の前記メモリセルを第１の方向に並設したメモリストリングを備え、
前記第１導電層および前記第２導電層は、前記第１の方向に交差する第２の方向に延在する請求項２記載の不揮発性記憶装置。
【請求項４】
前記第２導電層は、その一方の端に設けられたコンタクト領域を有する請求項３記載の不揮発性記憶装置。
【請求項５】
前記第１導電層と、前記第２導電層と、前記第３絶縁膜と、を含む積層構造を有し、前記第１導電層のコンタクト領域と、前記第２導電層のコンタクト領域と、が設けられた引き出し部を備えた請求項４記載の不揮発性記憶装置。
【請求項６】
前記第２導電層の電荷を制御するスイッチ素子をさらに備えた請求項３〜５のいずれか１つに記載の不揮発性記憶装置。
【請求項７】
半導体層と、前記半導体層の上に設けられた電荷蓄積層と、前記半導体層と前記電荷蓄積層との間を絶縁する第１絶縁膜と、を有する複数のメモリセルを第１の方向に並設したメモリストリングスと、
前記複数のメモリセルのそれぞれの前記電荷蓄積層の上に設けられ、前記第１の方向に交差する第２の方向に延在する第１導電層であって、前記電荷蓄積層の電荷を制御する第１導電層と、
前記電荷蓄積層と前記第１導電層との間に設けられ、前記第２の方向に延在する第２導電層と、
前記電荷蓄積層と前記第２導電層との間を絶縁する第２絶縁膜と、
前記第１導電層と前記第２導電層との間を絶縁する第３絶縁膜と、
を備えた半導体記憶装置の製造方法であって、
隣り合う前記メモリセルのそれぞれにつながる２つのコンタクト部を含む中間パターンを形成する工程と、
前記隣り合うメモリセルのそれぞれにつながり、前記第１導電層と第３絶縁膜と前記第２導電層とを含む積層構造を有する前記コンタクト部であって、前記第１導電層および前記第２導電層が相互に絶縁された２つの前記コンタクト部に、前記中間パターンを分離する工程と、
を備えた不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリに代表される不揮発記憶装置は、電荷を保存するメモリセル部と、外部からの信号に従い回路を駆動させ、書き込みや消去を行うための周辺部を含む。そして、チップの面積の大部分を占めるメモリセル部の微細化により、その大容量化が進められて来た。しかしながら、メモリセルの微細化に伴い、そこに保持される電荷量の変動や動作遅延などが生じ易くなり、記憶装置の性能に深刻な影響を与えることが懸念されている。そこで、メモリセルに安定して電荷を保持し、動作速度を向上させることが可能な不揮発性記憶装置およびその製造方法が必要である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許公開２０１２／１２６２９９号明細書
【特許文献２】米国特許公開２００７／０３６０００号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、メモリセルに安定して電荷を保持し動作速度を向上させることが可能な不揮発性記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る不揮発性記憶装置は、半導体層と、前記半導体層の上に設けられた電荷蓄積層と、前記半導体層と前記電荷蓄積層との間を絶縁する第１絶縁膜と、を有するメモリセルを備える。さらに、前記電荷蓄積層の上に設けられ、前記電荷蓄積層の電荷を制御する第１導電層と、前記電荷蓄積層と前記第１導電層との間に設けられた第２導電層と、前記電荷蓄積層と前記第２導電層との間を絶縁する第２絶縁膜と、前記第１導電層と前記第２導電層との間を絶縁する第３絶縁膜と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る不揮発性記憶装置のメモリセルを表す模式図。
【図２】比較例に係るメモリセルのエネルギーバンド構造を表す模式図。
【図３】第１実施形態に係る不揮発性記憶装置を表す模式図。
【図４】第１実施形態に係る不揮発性記憶装置の製造過程を表す模式断面図。
【図５】第１実施形態に係る不揮発性記憶装置の動作を表す模式図。
【図６】第１実施形態に係る不揮発性記憶装置の配線の一部を表す模式図。
【図７】第１実施形態に係る不揮発性記憶装置の製造過程を表す模式断面図。
【図８】第１実施形態に係る不揮発性記憶装置の配線の一部を表す模式図。
【図９】第１実施形態の変形例に係る不揮発性記憶装置の配線の一部を表す模式図。
【図１０】第１実施形態の変形例に係る不揮発性記憶装置のメモリセルを表す模式図。
【図１１】第２実施形態に係る不揮発性記憶装置を表す模式図。
【図１２】第２実施形態に係る不揮発性記憶装置を表す模式断面図。
【図１３】比較例に係る不揮発性記憶装置を表す模式図。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。  
なお、図面は模式的または概念的なものであり、各部分のサイズおよび比率は、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いのサイズや比率が異なって表される場合もある。
【０００８】
（第１実施形態）  
図１は、第１実施形態に係る不揮発性記憶装置１００のメモリセルを表す模式図である。不揮発性記憶装置１００は、例えば、ＮＡＮＤ型多値フラッシュＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）である。
【０００９】
図１は、不揮発性記憶装置１００のメモリストリングに直交する断面（図３（ａ）に示すＩ-Ｉ断面）におけるメモリセル１０を模式的に表している。メモリセル１０は、半導体層３と、半導体層３の上に設けられた電荷蓄積層７と、を有する。半導体層３と電荷蓄積層７との間には、第１絶縁膜（以下、絶縁膜５）が設けられる。
【００１０】
図１に示すように、メモリストリングに直交する方向に複数のメモリセル１０が並設され、その間を絶縁するＳＴＩ（shallow trench isolation）９が設けられる。本実施形態では、ＳＴＩ９の上面と、電荷蓄積層７の上面と、が極力同じ高さになるように形成される。そして、電荷蓄積層７およびＳＴＩ９の上に、ＩＰＤ（Inter-layer Dielectric）２０を介して、第１導電層である制御ゲート１９が設けられる。
【００１１】
メモリセル１０では、制御ゲート１９と半導体層３との間に加えられる電位差により電荷蓄積層７に蓄積される電荷量を制御することができる。そして、メモリセル１０は、電荷蓄積層７に保持される電荷量に対応させた情報を記憶する。
【００１２】
本実施形態におけるＩＰＤ２０は、電荷蓄積層７と制御ゲート１９との間に設けられた第２導電層（以下、導電層１５）と、第２絶縁膜（以下、絶縁膜１３）と、第３絶縁膜（以下、絶縁膜１７）と、を含む。絶縁膜１３は、電荷蓄積層７と導電層１５との間を絶縁し、絶縁膜１７は、導電層１５と制御ゲート１９との間を絶縁する。
【００１３】
導電層１５は、例えば、金属膜であり、絶縁膜１３および絶縁膜１７は、例えば、シリコン酸化膜である。導電層１５は、絶縁膜１３に加わる電界を緩和し、電荷蓄積層７からＩＰＤ２０への電荷の漏れを低減する。
【００１４】
図２は、比較例に係るメモリセルのエネルギーバンド構造を表す模式図である。横軸は、半導体層３から制御ゲート１９に至る層構造の厚さ方向の位置関係を示す。縦軸は、ポテンシャルエネルギー（ｅＶ）を示している。
【００１５】
電荷蓄積層７と制御ゲート１９との間に設けられるＩＰＤには、様々な層構造が用いられる。例えば、シリコン酸化膜とシリコン窒化膜とを組み合わせた、所謂ＯＮＯ、ＮＯＮＯＮ膜、もしくは、アルミナ膜を加えたＮＯＡＯＮ膜などの積層膜が用いられる。これらの積層膜では、膜中に電子をトラップさせることによりその絶縁性を向上させることができる。
【００１６】
図２の例では、ＩＰＤは、電荷蓄積層７の側から絶縁膜１３（シリコン酸化膜）、絶縁膜１６（シリコン窒化膜）、絶縁膜１７（シリコン酸化膜）を順に積層したＯＮＯ膜である。そして、同図は、半導体層３に対して制御ゲート１９にプラス電圧を印加した状態、すなわち、書き込み電圧を印加した状態を示す。
【００１７】
図２に示すように、半導体層３から絶縁膜５を介して電荷蓄積層７に電子が注入される。さらに、電荷蓄積層７に注入された電子の一部は、絶縁膜１３を介して絶縁膜１６中に注入される。絶縁膜１６に注入された電子は膜中にトラップされ、絶縁膜１３に加わる電界を緩和してリーク電流を抑制する。
【００１８】
しかしながら、絶縁膜１６にトラップされた電子は固定電荷ではないため、ＩＰＤの外に移動することができる。すなわち、書き込み電圧がオフされ、電荷蓄積層７に所定の電荷が保持された状態において、ＩＰＤの外へ移動しセルの閾値変化を起こす場合がある。また、個々のセル毎に絶縁膜１６にトラップされる電子の量が異なり、セル毎の閾値量がばらつくこともある。例えば、絶縁膜１６にトラップされる電子の量は、電荷蓄積層７へ注入される電子の量に依存し、高い閾値に書き込んだセルほど絶縁膜１６にトラップされる電子量は多くなってしまう。このため、高い閾値のセルほど電子のデトラップや移動による閾値変化が大きくなる。また、同じ閾値の書き込みを行った場合でも、プロセスバラツキに起因する電子注入量の差や電子のトラップ量の違いにより、セル毎の閾値のばらつきが生じる。これらは、各セルにおけるデータリテンション（Data Retention）を劣化させ、記憶されたデータの信頼性を低下させる要因となる。
【００１９】
これに対し、本実施形態では、例えば、絶縁膜１６に代えて導電層１５を用いる。そして、導電層１５に外部電源から電子を注入することにより絶縁膜１３に加わる電界を緩和し、電荷蓄積層７からの電子の移動を抑制する。すなわち、導電層１５を用いることにより絶縁膜１３に加わる電界の制御性を向上させ、各メモリセルの閾値を安定させることが可能である。この結果、メモリセルに記憶されるデータの信頼性を向上させることができる。
【００２０】
図３は、第１実施形態に係る不揮発性記憶装置１００を表す模式図である。図３（ａ）は、メモリセル部の構成を示す平面図であり、図３（ｂ）は、図３（ａ）中に示すIIB−IIB線に沿った断面図である。
【００２１】
図３（ａ）に示すように、メモリセル部には、複数のビット線２１と、ビット線２１に交差する複数の制御ゲート１９が設けられる。例えば、ビット線２１は、第１の方向であるＸ方向に延在する。そして、制御ゲート１９は、Ｘ方向に直交するＹ方向（第２の方向）に延在する。さらに、複数の制御ゲート１９の両側に選択ゲート２５が設けられる。また、選択ゲート２５の制御ゲート１９とは反対側にソース線２７が設けられる。
【００２２】
図３（ｂ）に示すように、ビット線２１の下には、Ｘ方向に延在するメモリストリング３０が設けられる。メモリストリング３０は、Ｘ方向に延在するストライプ状の半導体層３と、半導体層３の一部を含む複数のメモリセル１０とを有する。
【００２３】
メモリセル１０は、メモリストリング３０と制御ゲート１９との交点に配置される。また、メモリストリング３０と選択ゲート２５の交点には、選択トランジスタ２３が設けられる。選択トランジスタ２３は、例えば、絶縁膜５、電荷蓄積層７およびＩＰＤ２０をゲート絶縁膜とするＭＯＳトランジスタであり、選択ゲート２５に印加される電圧によりメモリストリング３０に流れる電流をオンオフ制御する。
【００２４】
ビット線２１とメモリストリング３０との間には、メモリセル１０および選択トランジスタ２３を覆う層間絶縁膜３５が設けられる。そして、メモリストリング３０は、ドレインコンタクト２９によりビット線２１に電気的に接続される。一方、ソース線２７は、ソースライン３１によりメモリストリング３０に電気的に接続される。２つの選択ゲート２５およびその間に配置される複数のメモリセル１０は、ドレインコンタクト２９とソースライン３１との間に設けられる。
【００２５】
図４（ａ）〜図４（ｃ）は、第１実施形態に係る不揮発性記憶装置１００の製造過程を表す模式断面図である。各図は、図３（ａ）に示すＩ−Ｉ線に沿った断面を示している。
【００２６】
まず、半導体層３の上に絶縁膜５と電荷蓄積層７とを積層する。半導体層３は、例えば、ｐ形シリコン層であり、シリコンウェーハの表面に設けられる。また、ｐ形シリコンウェーハであっても良い。絶縁膜５は、例えば、半導体層３の表面を熱酸化したシリコン酸化膜である。電荷蓄積層７は、例えば、ＣＶＤ法を用いて形成されるシリコン窒化膜である。また、電荷蓄積層７は、多結晶シリコン膜（ポリシリコン膜）であっても良い。
【００２７】
続いて、半導体層３の表面にＸ方向に延在するラインアンドスペース（Line and Space）パターンを形成した後、図４（ａ）に示すように、ＳＴＩ９を埋め込む。さらに、例えば、ＣＭＰ法を用いて電荷蓄積層７の上面と、ＳＴＩ９の上面と、を略同じ高さに揃える。
【００２８】
次に、電荷蓄積層７およびＳＴＩ９の上に、絶縁膜１３、導電層１５および絶縁膜１７を順に積層し、ＩＰＤ２０を形成する。導電層１５は、金属膜に限らず、例えば、窒化タングステン（ＷＮ）などの導電膜を用いても良い。また、金属シリサイド、導電性ポリシリコンであっても良い。
【００２９】
次に、絶縁膜１７の上に制御ゲート１９を形成する。制御ゲート１９は、導電性のポリシリコン膜であり、メモリストリング３０に交差するストライプパターンに形成される。具体的には、絶縁膜１７の上に形成されたポリシリコン膜をＹ方向に延在するストライプパターンにエッチングする。この際、電荷蓄積層７およびＩＰＤ２０も同じストライプ状にエッチングし、メモリセル１０を形成する。また、制御ゲート１９は、メモリセル１０を制御するワード線として周辺回路に接続される。
【００３０】
図５は、第１実施形態に係る不揮発性記憶装置１００の動作を表す模式図である。図５（ａ）は、導電層１５の制御方法を示す模式断面図であり、図５（ｂ）は、メモリセル部の等価回路を表す模式図である。
【００３１】
図５（ａ）に示すように、制御ゲート１９には、電荷蓄積層７の電荷量を制御する制御電圧４１が印加される。一方、導電層１５には、スイッチ素子３７を介して制御電圧４３が印加される。スイッチ素子３７は、例えば、ゲートバイアス４５によりオンオフ制御されるＭＯＳ（Metal Oxide Semiconductor）型トランジスタであり、導電層１５の電荷を制御する。表１は、不揮発性記憶装置１００の動作に対応した導電層１５の電荷制御の一例を示している。
【００３２】
【表１】
2014056900.tif 000003
【００３３】
例えば、メモリセル１０に情報を書き込むプログラム（Program）の際には、導電層１５に電荷を充電する。具体的には、スイッチ素子３７をオン状態として導電層１５に制御電圧４３を印加し、マイナス電荷を転送する。制御電圧４３は、制御ゲート１９に印加される制御電圧４１よりも低電位であり、例えば、１〜２Ｖである。また、制御電圧４３は、絶縁膜５を介した電荷蓄積層７への電荷の注入が生じない電圧、例えば、５Ｖ未満とすることが望ましい。続いて、スイッチ素子３７をオフ状態として、導電層１５を浮遊電位（Floating）に保持する。
【００３４】
これにより、制御ゲート１９の制御電圧４１により絶縁膜１３に加えられる電界を低減し、電荷蓄積層７から外部への電流リークを抑制する。すなわち、電荷蓄積層７に保持される電荷の変動を抑制することができる。
【００３５】
次に、メモリセル１０から情報を読み出すリード（Read）の際には、導電層１５の電荷を放電させる。すなわち、制御電圧４３を０Ｖまたはグランド（ＧＮＤ）電位として、スイッチ素子３７をオン状態とする。そして、導電層１５の電荷を放電させた後、スイッチ素子３７をオフ状態として、導電層１５を浮遊電位に保持する。これにより、電荷蓄積層７に保持された電荷に対応する情報を正確に読み出すことができる。
【００３６】
さらに、メモリセル１０に情報を書き込む際に、その情報を確認するベリファイリード(Verify-Read)モードでは、導電層１５を充電状態もしくは放電状態のいずれかに保持する。例えば、上記のように、導電層１５の電荷を放電させた上で情報を読み出せば、その精度を向上させることができる。しかしながら、ベリファイリード時に導電層１５の電荷を放電させて充放電を繰り返すことは、書き込み時間を長くする。そこで、導電層１５を充電した状態で、ベリファイリードを実施しても良い。
【００３７】
導電層１５を充電した状態では、その電荷分だけメモリセル１０の閾値が変化するが、その変化量は、導電層１５を共有するメモリセル間で等しい。このため、ベリファイリード時に、共通のページ内におけるシフトリード（Shift-Read）を行うか、予め閾値変化量を予想してベリファイリード電圧にオフセットを乗せることにより、読み出した情報の精度を向上させることができる。
【００３８】
上記の通り、本実施形態に係る不揮発性記憶装置１００では、制御ゲート１９に加えて導電層１５により各メモリセル１０を制御する。このため、図５（ｂ）の等価回路に示すように、制御ゲート１９と導電層１５とは、ワード線２４としてメモリセル部から引き出され、周辺回路に接続される。
【００３９】
次に、図６〜図８を参照して、ワード線２４の引き出し部の形成フローを説明する。
図６（ａ）〜図６（ｃ）は、第１実施形態に係る不揮発性記憶装置１００のワード線２４の一部を表す模式図である。具体的には、ワード線２４につながる複数のコンタクト部４７のパターンを含む引き出し部の平面図である。図６（ａ）は、引き出し部を表す平面図であり、図６（ｂ）は、コンタクト部４７を拡大した平面図である。図６（ｃ）は、図６（ｂ）に示すVI−VI線に沿った断面図である。
【００４０】
ワード線２４は、例えば、側壁加工プロセスを用いて形成される微細配線である。すなわち、隣り合うワード線２４は、例えば、２０ｎｍ以下の微細な間隔を持って形成される。一方、ワード線２４の端部では、相互につながって形成される２つのワード線２４をフォトリソグラフィを用いて分離するために、相互の間隔を広げたパターンが設けられる。したがって、図６（ａ）および（ｂ）に示すように、２つのワード線２４につながって形成されるコンタクト部４７は、２つのコンタクト部４７ａと４７ｂとを含む中間パターンに形成される。
【００４１】
図６（ｃ）に示すように、コンタクト部４７は、絶縁膜１３、導電層１５、絶縁膜１７および制御ゲート１９を積層した構造を有する。また、絶縁膜１３の下に電荷蓄積層７および絶縁膜５を含む構造であっても良い。
【００４２】
次に、図７（ａ）に示すように、コンタクト部４７ａとコンタクト部４７ｂとを電気的に分離する。例えば、ＲＩＥ法を用いて、コンタクト部４７ａとコンタクト部４７ｂとの間の接続部４７ｄをエッチングし、制御ゲート１９から導電層１５までの各層の一部を除去する。これにより、コンタクト部４７ａとコンタクト部４７ｂとが電気的に分離され、それぞれにつながるワード線２４も電気的に分離される。
【００４３】
図７（ｂ）は、図７（ａ）に示すVIIB−VIIB線に沿った断面を示している。同図に示すように、コンタクト部４７ａおよび４７ｂにそれぞれ含まれる導電層１５が分離され、複数のメモリセル１０につながる導電層１５は相互に絶縁される。また、コンタクト部４７ａおよび４７ｂの制御ゲート１９も分離され、複数のメモリセル１０につながる複数の制御ゲート１９は相互に絶縁される。
【００４４】
続いて、図７（ｃ）および図７（ｄ）に示すように、コンタクト部４７ａおよび４７ｂの端の制御ゲート１９を選択的に除去して絶縁膜１７の上面４７ｅを露出させる。ここで、図７（ｄ）は、図７（ｃ）に示すVIID−VIID線に沿った断面図である。
【００４５】
次に、コンタクト部４７ａおよびコンタクト部４７ｂを覆う層間絶縁膜３５を形成する（図３（ｂ）参照）。そして、コンタクト部４７ａおよび４７ｂにそれぞれ連通するコンタクトホール（図示しない）を形成し、図８（ａ）〜図８（ｃ）に示すコンタクト領域１９ａとコンタクト領域１５ａとを露出させる。
【００４６】
このように、コンタクト部４７ａおよび４７ｂに、制御ゲート１９のコンタクト領域１９ａと、導電層１５のコンタクト領域１５ａと、をそれぞれ形成することができる。
【００４７】
図８（ｂ）は、図８（ａ）に示すIIXB−IIXB線に沿った断面図であり、図８（ｃ）は、図８（ａ）に示すIIXC−IIXC線に沿った断面図である。
【００４８】
図８（ｂ）に示すように、コンタクト領域１５ａは、導電層１５の一方の端において、絶縁膜１７に形成された開口１７ａの底部に露出する。例えば、層間絶縁膜３５および絶縁膜１７を連続してエッチングすることにより、導電層１５のコンタクト領域１５ａを露出させることができる。
【００４９】
また、図８（ｃ）に示すように、IIXC−IIXC線に沿った断面図では、絶縁膜１３も分離されている。この断面構造は、ワード線２４においても同じである。
【００５０】
図９（ａ）〜（ｃ）は、第１実施形態の変形例に係る不揮発性記憶装置のワード配線の一部を表す模式図である。図９（ａ）は、コンタクト部４７ａおよび４７ｂ、コンタクト部４９ａおよび４９ｂを表す平面図である。図９（ｂ）は、図９（ａ）に示すIXB−IXB線に沿った断面図であり、図９（ｃ）は、図９（ａ）に示すIXC−IXC線に沿った断面図である。
【００５１】
本変形例では、導電層１５のコンタクト領域１５ａは、コンタクト部４９ａおよび４９ｂにそれぞれ設けられる。一方、制御ゲート１９のコンタクト領域１９ａは、コンタクト部４７ａおよび４７ｂにそれぞれ設けられる。
【００５２】
図９（ｂ）に示すように、コンタクト部４９ａおよび４９ｂのそれぞれの端において、制御ゲート１９が選択的に除去され、導電層１５に連通する開口１７ａが設けられる。一方、図９（ｃ）に示すように、コンタクト部４７ａおよび４７ｂの上面全体に制御ゲート１９が残され、その表面にコンタクト領域１９ａが形成される。
【００５３】
このように、制御ゲート１９のコンタクト領域１９ａと、導電層１５のコンタクト領域１５ａと、をそれぞれ別のコンタクト部に設けても良い。例えば、制御ゲート１９の引き出し部と、導電層１５の引き出し部と、をメモリセル部の両側にそれぞれ設けることができる。
【００５４】
図１０は、本実施形態の別の変形例に係る不揮発性記憶装置２００を表す模式断面図である。同図は、メモリストリングに垂直な断面におけるメモリセル１０の構造を表している。
【００５５】
メモリセル１０は、半導体層３と、絶縁膜５と、電荷蓄積層７と、を有する。電荷蓄積層７は、半導体層３の上に絶縁膜５を介して設けられる。隣り合うメモリセル１０の間は、ＳＴＩ５１により絶縁される。
【００５６】
本変形例では、ＳＴＩ５１の上面は、電荷蓄積層７の上面より低い位置に設けられる。そして、ＳＴＩ５１の上面より突出した電荷蓄積層７の上面および側面をＩＰＤ５０が覆う。さらに、ＩＰＤ５０に上に制御ゲート５９（第１導電層）が設けられる。
【００５７】
ＩＰＤ５１は、電荷蓄積層７の側から、絶縁膜５３（第１絶縁膜）と、導電層５５（第２導電層）と、絶縁膜５７（第３絶縁膜）と、を含む。導電層５５には、例えば、金属膜を用いることができる。そして、導電層５５は、図１に示す不揮発性記憶装置１００の導電層１５と同じ機能を有し、同様の効果を奏する。
【００５８】
以上、本実施形態に係る不揮発性記憶装置では、ＩＰＤの一部に導電層を設けることにより、その電荷の制御性を向上させる。これにより、電荷蓄積層の電流リークを抑制し、ＩＰＤの絶縁性を向上させることが可能となる。また、同時に、メモリセルの閾値変動を抑制しデータリテンションを向上させることが可能であり、メモリセルに記憶されるデータの信頼性を向上させることができる。
【００５９】
なお、上記の実施形態では、シリコン酸化膜と導電層を組合せたＩＰＤを例に説明したが、これに限られる訳ではない。例えば、シリコン酸化膜、シリコン窒化膜および導電層を組合せた多層構造であっても良い。
【００６０】
（第２実施形態）  
図１１および図１２は、第２実施形態に係る不揮発性記憶装置３００を表す模式図である。図１１（ａ）は、メモリセル部の構成を模式的に表す平面図であり、図１１（ｂ）は、メモリセル部の等価回路を表す模式図である。図１２は、メモリストリング７０の延在方向に沿った模式断面図である。なお、図１１（ｂ）においては、前述した図５（ｂ）における導電層１５と同様の電気的接続関係であるため、後述する導電層５５についての図示を省略している。
【００６１】
不揮発性記憶装置３００は、例えば、複数のメモリストリング７０を備えるＮＡＮＤ型多値フラッシュＥＥＰＲＯＭであり、隣り合うメモリストリング７０ａおよび７０ｂが１つのビット線６１を共有する。
【００６２】
メモリセル部の微細化が進むにつれて、ビット線のライン幅およびライン間隔が狭くなる。このため、配線抵抗や寄生容量が大きくなり、ビット線を介したメモリセルへのアクセス時間が長くなる。例えば、メモリセルへの書き込み（Program）時間の約５０％が、ビット線のプリチャージに費やされている。ビット線の微細化がさらに進むと、このプリチャージ時間の割合はさらに増加することが予測されるが、書き込み時間は、その延伸を許容出来ないレベルになっている。これに対応するため、本実施形態に係る不揮発性記憶装置３００では、２つのメモリストリング７０に１つのビット線６１を共有させることにより、配線抵抗および寄生容量を低減する。
【００６３】
以下の説明では、例えば、メモリストリングを総称して示す場合には、「メモリストリング７０」と表示し、個々のメモリストリングを示す場合には、「メモリストリング７０ａ」「メモリストリング７０ｂ」と表示する。他のメモリブロック６０、選択ゲート６９およびについても同様に表示する。
【００６４】
図１１（ａ）に示すように、メモリストリング７０は、第１の方向（Ｘ方向）に延在し、複数のメモリストリング７０が、第２の方向（Ｙ方向）に並設される。第２の方向は、第１の方向に交差する方向であり、例えば、直交する。
【００６５】
複数のメモリストリング７０を跨いでＹ方向に延在する選択ゲート６７（第１の選択ゲート）が設けられる。そして、複数の選択ゲート６７がＸ方向に並設され、２つの選択ゲート６７の間に複数の制御ゲート６３が設けられる。制御ゲート６３は、複数のメモリストリング７０を跨いでＹ方向に延在する。
【００６６】
図１１（ｂ）に示すように、メモリストリング７０と制御ゲート６３との交点には、メモリセル１０が設けられる。すなわち、２つの選択ゲート６７の間に、複数のメモリセルが配置されたメモリブロック６０が設けられる。また、メモリストリング７０と選択ゲート６７との交点には、選択トランジスタ２３が設けられる。
【００６７】
選択ゲート６７のメモリブロック６０とは反対の側に、ドレインコンタクト７１およびソースコンタクト７３が設けられる。１つのメモリストリング７０において、ドレインコンタクト７１とソースコンタクト７３は、Ｘ方向に交互に設けられ、選択ゲート６７およびメモリブロック６０は、ドレインコンタクト７１とソースコンタクト７３との間に設けられる。
【００６８】
また、１つのビット線６１を共有するメモリストリング７０ａと７０ｂとの間において、ドレインコンタクト７１およびソースコンタクト７３は、相互にシフトして設けられる。その結果、１つのメモリブロック６０において、ドレインコンタクト７１からソースコンタクト７３へ流れる電流の向きは、メモリストリング７０ａと７０ｂとの間で反転する。また、メモリブロック６０の両側に配置される選択ゲート６７の役割も、それぞれのメモリストリングの間で逆転する。
【００６９】
さらに、１つのビット線６１に対して、メモリストリング７０ａもしくは７０ｂを選択する選択ゲート６９（第２の選択ゲート）が設けられる。例えば、図１１（ａ）に示すように、１つの選択ゲート６９が隣り合うメモリブロック６０の間に配置され、複数のメモリストリング７０を跨いでＹ方向に延在する。そして、１つのメモリブロック６０の両側に位置する選択ゲート６９ａおよび９６ｂの間には、ドレインコンタクト７１およびソースコンタクト７３のいずれか一方を配置する。
【００７０】
この結果、１つのメモリストリング７０における１対のドレインコンタクト７１およびソースコンタクト７３の間に１つの選択ゲート６９を配置することが可能となる。すなわち、１つのメモリブロック６０を挟んで配置されるドレインコンタクト７１およびソースコンタクト７３の間に、メモリストリング７０ａおよび７０ｂの両方に跨がる選択ゲート６９が設けられることは無く、選択ゲート６９ａおよび６９ｂのいずれか一方が、それぞれのメモリストリングに配置される。
【００７１】
図１１（ｂ）に示すように、ビット線６１とメモリストリング７０との間は、ドレインコンタクト７１により電気的に接続される。一方、ソース線７５とメモリストリング７０との間は、ソースコンタクト７３により電気的に接続される。また、選択ゲート６９と、メモリストリング７０と、の交点には、選択トランジスタ７７が設けられる。
【００７２】
図１２（ａ）は、メモリストリング７０ａのＸ方向に沿った断面図であり、図１２（ｂ）は、メモリストリング７０ｂのＸ方向に沿った断面図である。
【００７３】
メモリストリング７０の上方（Ｚ方向）には、例えば、ソース線７５と、ビット線６１と、を含む２層配線が設けられる。ビット線６１と、ソース線７５と、の間は、層間絶縁膜３５により絶縁され、ビット線６１は、ソース線７５よりも上層に設けられる。
【００７４】
図１２（ａ）に示すように、メモリストリング７０ａは、Ｘ方向に複数のメモリセル１０が並設されたメモリブロック６０と、その両側に設けられた選択ゲート６７と、を含む。さらに、選択ゲート６７のメモリブロック６０とは反対側に、ドレインコンタクト７１またはソースコンタクト７３が設けられる。ドレインコンタクト７１は、メモリストリング７０ａとビット線６１とを電気的に接続する。ソースコンタクト７３は、メモリストリング７０ａとソース線７５とを電気的に接続する。
【００７５】
図１２（ｂ）に示すメモリストリング７０ｂでは、ドレインコンタクト７１およびソースコンタクト７３の位置がＸ方向にシフトして設けられる。このため、１つのメモリブロック６０において、ドレインコンタクト７１およびソースコンタクト７３の位置が、メモリストリング７０ａとは逆転した配置となる。
【００７６】
また、図１２（ａ）および図１２（ｂ）に示すように、メモリブロック６０ａにおいて、メモリストリング７０ａの電流を制御する選択ゲート６９ａが、ソースコンタクト７３と選択ゲート６７との間に位置し、メモリストリング７０ｂの電流を制御する選択ゲート６９ｂが、選択ゲート６７とソースコンタクト７３との間に位置する。また、別のメモリブロック６０ｂにおいて、メモリストリング７０ａの電流を制御する選択ゲート６９ｂが、ドレインコンタクト７１と選択ゲート６７との間に位置し、メモリストリング７０ｂの電流を制御する選択ゲート６９ａが選択ゲート６７とドレインコンタクト７１との間に位置する。
【００７７】
例えば、選択ゲート６７によりメモリブロック６０ａが選択されている状態において、選択ゲート６９ａに制御信号を与えて選択トランジスタ７７をオン状態にすれば、ビット線６１に対してメモリストリング７０ａが選択される。一方、選択ゲート６９ｂに制御信号を与えて選択トランジスタ７７をオン状態とすれば、ビット線６１に対してメモリストリング７０ｂが選択される。また、メモリブロック６０ｂが選択されている場合でも、選択ゲート６９ａによりメモリストリング７０ｂを選択することができ、選択ゲート６９ｂによりメモリストリング７０ａを選択することができる。
【００７８】
このように、本実施形態では、隣り合うメモリストリング７０ａおよび７０ｂにおいて、ドレインコンタクト７１およびソースコンタクト７３の位置を逆転させ、それぞれのメモリストリングを選択する選択ゲート６９を設ける。これにより、メモリストリング７０ａおよび７０ｂのいずれかに対し、１つのビット線６１を介して独立にアクセスすることが可能となる。
【００７９】
図１３は、比較例に係る不揮発性記憶装置４００を表す模式図である。本比較例でも、隣り合うメモリストリング７０ａおよび７０ｂが１つのビット線６１を共有する。そして、選択ゲート６７とソースライン７４との間に設けられた２つの選択ゲート８１および８３により、メモリストリング７０ａおよび７０ｂのいずれかを選択する。
【００８０】
図１３に示すように、Ｘ方向に延在する複数のメモリストリング７０が、Ｙ方向に並設される。Ｙ方向に延在する制御ゲート６３を共有するメモリブロック６０の両側に選択ゲート６７が設けられ、さらに、その両側に、ドレインコンタクト７１と、ソースライン７４が配置される。ドレインコンタクト７１は、ビット線６１とメモリストリング７０とを電気的に接続する。ソースライン７４は、図示しないソース線７５と、メモリストリング７０と、を電気的に接続する。
【００８１】
本比較例では、隣り合うメモリストリング７０ａおよび７０ｂにおいて、ドレインコンタクト７１が、メモリブロック６０の同じ側に設けられる。一方、ソースライン７４は、ドレインコンタクト７１の反対の側において、複数のメモリストリング７０に跨がって設けられる。このため、メモリブロック６０を介してドレインコンタクト７１からソースライン７４へ流れる電流の方向は、隣り合うメモリストリング７０ａおよび７０ｂにおいて同方向である。
【００８２】
このような構成において、１つのビット線６１をメモリストリング７０ａと７０ｂとが共有するには、その一方を選択するための選択ゲート８１および８３が必要となる。
【００８３】
選択ゲート８１はＹ方向に延在し、メモリストリング７０ａおよび７０ｂとの交点において選択トランジスタ８１ａと８１ｂとをそれぞれ有する。例えば、選択トランジスタ８１ａは、エンハンスメント型ＭＯＳトランジスタであり、選択トランジスタ８１ｂは、デプレッション型ＭＯＳトランジスタである。選択ゲート８１に制御電圧を印加すると、選択トランジスタ８１ａは、オフからオン状態に切り替わる。一方、選択トランジスタ８１ｂは、常にオン状態にある。
【００８４】
選択ゲート８３もＹ方向に延在し、メモリストリング７０ａおよび７０ｂとの交点において選択トランジスタ８３ａと８３ｂとをそれぞれ有する。例えば、選択トランジスタ８３ａは、デプレッション型ＭＯＳトランジスタであり、選択トランジスタ８１ｂは、エンハンスメント型ＭＯＳトランジスタである。選択ゲート８３に制御電圧を印加すると、選択トランジスタ８３ｂは、オフからオン状態に切り替わる。一方、選択トランジスタ８１ａは、常にオン状態にある。
【００８５】
このような選択ゲート８１および８３をＸ方向に並設することにより、ドレインコンタクト７１とソースライン７４との間の電流パスをオフ状態とすることができる。そして、選択ゲート８１に制御電圧を印加して、メモリストリング７０ａを流れる電流パスをオン状態とすることができる。また、選択ゲート８３に制御電圧を印加して、メモリストリング７０ｂの電流パスをオン状態とすることができる。これにより、１つのビット線６１に対して、メモリストリング７０ａおよび７０ｂのいずれかを選択することが可能となる。
【００８６】
しかしながら、微細化されたメモリセル部において、隣り合うメモリストリング７０ａおよび７０ｂに、それぞれエンハンスメント型ＭＯＳトランジスタとデプレッション型ＭＯＳトランジスタとを作り分けることは難しい。
【００８７】
これに対し、本実施形態では、隣り合うメモリストリング７０ａおよび７０ｂとの間で、ドレインコンタクト７１とソースコンタクト７３との位置を反転させる。これにより、エンハンスメント型ＭＯＳトランジスタだけを含む選択ゲート６９を用いてメモリストリング７０ａおよび７０ｂのいずれかを選択することができる。
【００８８】
また、選択ゲート６９は、２つのメモリストリング７０の一方を選択すれば良いので、そこに含まれる選択トランジスタ７７には、選択ゲート６７の選択トランジスタ２３よりも小さいサイズのトランジスタを用いることができる。例えば、メモリセル１０と同じ構造およびサイズのトランジスタであっても良い。
【００８９】
このように、本実施形態に係る不揮発性記憶装置３００は容易に製造することができ、ビット線を共有しない不揮発性記憶装置と同じプロセスおよび製造装置で実現することができる。
【００９０】
次に、表２〜表４を参照して、不揮発性記憶装置３００の動作について説明する。表２は、メモリストリング７０ａの動作状態を示し、表３は、メモリストリング７０ｂの動作状態を示す。表４は、メモリストリング７０ａおよび７０ｂの両方の動作状態を示している。
【００９１】
【表２】
2014056900.tif 000004
【００９２】
表２に示すように、メモリブロック６０ａのメモリストリング７０ａに記憶された情報を読み出す場合（Read）には、ソースコンタクト７３（Source）は０Ｖ、ソース側の選択ゲート６７（SGS）およびドレイン側の選択ゲート６７（SGD）はそれぞれVsg、ドレインコンタクト７１（Drain）はVb1、選択ゲート６９ａ（BLS1）はVreadである。選択ゲート６９ｂ（BLS2）は、メモリブロック６０ａにおけるメモリストリング７０ａの動作には無関係である。一方、メモリストリング７０ａの情報を読み出さない場合(NonRead)は、BLS1が０Ｖとなり他は同じである。BLS1が０Ｖの場合、選択ゲート６９ａは、オフ状態となりメモリストリング７０ａには電流が流れない。
【００９３】
ここで、Vsgは選択ゲート６７をオン状態に切り替える電圧であり、Vb1はビット線６１の電圧である。Vreadは、読み出し時に選択ゲート６９をオン状態にすることを意味する。
【００９４】
次に、メモリブロック６０ａのメモリストリング７０ａに情報を書き込む場合（Program）には、SourceはVdd、SGSは０Ｖ、SGDはVsg、Drainは０Ｖ、BLS1はVpassとなる。ここで、Vpassは、書き込み時に選択ゲート６９をオン状態にすることを意味する。一方、メモリストリング７０ａの情報を書き込まない場合(NonRead)には、SGSはVsg、SGDは０Ｖであり、他は書き込み時と同じである。
【００９５】
表３に示すメモリストリング７０ｂの場合、Source、SGS、SGD、Drainのそれぞれの動作はメモリストリング７０ａと同じである。そして、メモリストリング７０ｂに記憶された情報を読み出す場合、BLS2はVreadとなる。また、メモリストリング７０ｂに情報を書き込む場合、および、書き込まない場合の両方において、BLS2はVpassである。
【００９６】
すなわち、メモリストリング７０ａまたは７０ｂから情報の読み出しを行う場合、選択ゲート６９により読み出す側を選択する。一方、情報の書き込み時には、選択ゲート６７によりメモリストリング７０ａおよび７０ｂのバイアス状態が制御される。この際、選択ゲート６９は、書き込みを行う場合にオン状態になる。すなわち、メモリストリング７０ａおよび７０ｂのうちの書き込みを行う側の選択ゲート６９をオン状態とする。
【００９７】
【表３】
2014056900.tif 000005
【００９８】
表４は、上記の動作をまとめたものである。例えば、メモリストリング７０ａをプログラムする場合、SGDにVsgを加えて選択トランジスタ２３をオン状態にし、Drainの０Ｖをメモリセル１０のチャネルへ転送してプログラムを可能にする。SGSは０Ｖであるため選択トランジスタ２３はオンせず、SouceのVddは転送されない。
【００９９】
メモリストリング７０ｂでは、SGSにVsgを加えて選択トランジスタ２３をオン状態とする。これにより、SouceのVddがメモリセル１０のチャネルへ転送されてチャネルブーストが起こり、プログラムされない。一方、SGDは０Ｖのため選択トランジスタ２３がオンせず、Drainの０Ｖは転送されない。メモリストリング７０ａおよび７０ｂに記憶された情報を消去する場合には、Source、SGS、SGD、Drain、BLS1、BLS2の全てを浮遊電位（Floating）とする。このように、本実施形態に係る不揮発性記憶装置３００は、不揮発性記憶装置の動作（Program/Non Progmram/Erase/Read）の条件を全て満たすことがわかる。
【０１００】
【表４】
2014056900.tif 000006
【０１０１】
なお、上記の実施形態では、１つのメモリブロック６０において、メモリストリング７０ａと７０ｂとが交互に配置され、ドレインコンタクト７１とソースコンタクト７３との間を流れる電流の方向が交互に反転する例を示したが、これに限定される訳ではない。すなわち、１つのビット線６１を共有するメモリストリング７０ａと７０ｂとの間で電流の方向が逆で有れば良く、例えば、７０ａ、７０ｂ、７０ｂ、７０ａの順に配置しても良い。
【０１０２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１０３】
実施形態は、以下の態様を含む。
（付記１）
第１の方向に並設された複数のメモリセルを含む複数のメモリストリングと、
前記複数のメモリセルの両側に設けられ、前記第１の方向に交差する第２の方向に並設された前記複数のメモリストリングに跨がって延在する２つの第１選択ゲートと、
前記複数のメモリストリングスに共有され、前記メモリストリングスのそれぞれにソースコンタクトを介して接続されるソース線と、
前記複数のメモリストリングスのうちの隣り合う２つのメモリストリングスに共有され、前記隣り合うメモリストリングのそれぞれにドレインコンタクトを介して接続されるビット線と、
前記ビット線に対して、前記隣り合う２つのメモリストリングのうちのいずれか一方を選択する第２選択ゲートと、
を備え、
前記ドレインコンタクトおよび前記ソースコンタクトは、前記２つの第１選択ゲートを挟んだ両側にそれぞれ配置され、
前記複数のメモリセルを介して前記ドレインコンタクトおよび前記ソースコンタクトの間を流れる電流の方向は、前記隣り合うメモリストリングにおいて互いに逆方向である不揮発性記憶装置。
（付記２）
前記第２選択ゲートは、前記複数のメモリストリングに跨がって延在し、
前記２つの第１選択ゲートの両側にそれぞれ設けられた２つの前記第２選択ゲートの間に、前記ドレインコンタクトおよび前記ソースコンタクトのいずれか一方が配置される不揮発性記憶装置。
（付記３）
前記ビット線および前記ソース線は、前記メモリストリングスよりも上層の配線である付記１または２に記載の不揮発性記憶装置。
（付記４）
前記第２選択ゲートと前記メモリストリングとの交点に設けられる選択トランジスタのサイズは、前記第１選択ゲートと前記メモリストリングとの交点に設けられる選択トランジスタのサイズよりも小さい付記１〜３のいずれか１つに記載の不揮発性記憶装置。
（付記５）
前記第２の方向に並設された前記メモリストリングにおいて、前記ドレインコンタクトおよび前記ソースコンタクトの間に流れる電流の方向は、前記メモリストリング毎に交互に反転する付記１〜４のいずれか１つに記載の不揮発性記憶装置。
【符号の説明】
【０１０４】
３・・・半導体層、  ５、１３、１６、１７、５３、５７・・・絶縁膜、  ７・・・電荷蓄積層、  １０・・・メモリセル、  １５、５５・・・導電層、  １５ａ、１９ａ・・・コンタクト領域、  １７ａ・・・開口、  １９、５９、６３・・・制御ゲート、  ２１、６１・・・ビット線、  ２３、７７、８１ａ、８１ｂ、８３ａ、８３ｂ・・・選択トランジスタ、  ２４・・・ワード線、  ２５、６７、６９ａ、６９ｂ、８１、８３・・・選択ゲート、  ２７、７５・・・ソース線、  ２９、７１・・・ドレインコンタクト、  ３０、７０ａ、７０ｂ・・・メモリストリング、  ３１、７４・・・ソースライン、  ３５・・・層間絶縁膜、  ３７・・・スイッチ素子、  ４１、４３・・・制御電圧、  ４５・・・ゲートバイアス、  ４７、４７ａ、４７ｂ、４９ａ・・・コンタクト部、  ４７ｄ・・・接続部、  ４７ｅ・・・上面、  ６０ａ、６０ｂ・・・メモリブロック、  ７３・・・ソースコンタクト、  １００、２００、３００、４００・・・不揮発性記憶装置
【図１】
2014056900.tif 000007
【図２】
2014056900.tif 000008
【図３】
2014056900.tif 000009
【図４】
2014056900.tif 000010
【図５】
2014056900.tif 000011
【図６】
2014056900.tif 000012
【図７】
2014056900.tif 000013
【図８】
2014056900.tif 000014
【図９】
2014056900.tif 000015
【図１０】
2014056900.tif 000016
【図１１】
2014056900.tif 000017
【図１２】
2014056900.tif 000018
【図１３】
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