(57)【要約】【課題】半導体装置のＩｄ−Ｖｇ特性におけるヒステリシスを抑制する。【解決手段】半導体装置の製造方法は、半導体基板上に電子走行層を形成する工程と、前記電子走行層上に電子供給層を形成する工程と、前記電子供給層上にキャップ層を形成する工程と、前記キャップ層上に、前記キャップ層の一部が露出する開口部を有する保護層を形成する工程と、前記キャップ層の前記開口部により露出した露出面に酸化膜を、ウェット処理により形成する工程と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に電子走行層を形成する工程と、
前記電子走行層上に電子供給層を形成する工程と、
前記電子供給層上にキャップ層を形成する工程と、
前記キャップ層上に、前記キャップ層の一部が露出する開口部を有する保護層を形成する工程と、
前記キャップ層の前記開口部により露出した露出面に酸化膜を、ウェット処理により形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記酸化膜を形成する工程の前に、前記キャップ層の前記露出面を洗浄する工程を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ウェット処理は、アンモニア過酸化水素水、硫酸過酸化水素水、塩酸過酸化水素水及びリン酸の何れか一つを用いて行われることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記キャップ層は、ガリウムを含み、
前記酸化膜は、酸化ガリウム膜であることを特徴とする請求項１から３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
半導体基板上に電子走行層を形成する工程と、
前記電子走行層上に電子供給層を形成する工程と、
前記電子供給層上にキャップ層を形成する工程と、
前記キャップ層を貫通し、前記電子供給層の内部まで達する溝を形成する工程と、
前記キャップ層上に、前記溝が露出する開口部を有する保護層を形成する工程と、
前記溝における前記電子供給層及びキャップ層の前記開口部により露出した露出面に酸化膜を、ウェット処理により形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項６】
前記酸化膜を形成する工程の前に、前記溝における前記電子供給層及び前記キャップ層の前記露出面を洗浄する工程を備えることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ウェット処理は、アンモニア過酸化水素水、硫酸過酸化水素水、塩酸過酸化水素水及びリン酸の何れか一つを用いて行われることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記電子供給層及び前記キャップ層は、ガリウムを含み、
前記酸化膜は、酸化ガリウム膜であることを特徴とする請求項５から７の何れか一項に記載の半導体装置の製造方法。
【請求項９】
半導体基板と、
前記半導体基板上に形成された電子走行層と、
前記電子走行層上に形成された電子供給層と、
前記電子供給層上に形成されたキャップ層と、
前記キャップ層上に形成されたゲート絶縁膜と、
を備え、
前記キャップ層は、前記ゲート絶縁膜との界面に酸化膜を有することを特徴とする半導
体装置。
【請求項１０】
前記キャップ層は、ガリウムを含み、
前記酸化膜は、酸化ガリウム膜であることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
半導体基板と、
前記半導体基板上に形成された電子走行層と、
前記電子走行層上に形成された電子供給層と、
前記電子供給層上に形成されたキャップ層と、
前記キャップ層を貫通し、前記電子供給層の内部まで達する溝と、
前記溝内に形成されたゲート絶縁膜と、
を備え、
前記電子供給層及び前記キャップ層は、前記ゲート絶縁膜との界面に酸化膜を有することを特徴とする半導体装置。
【請求項１２】
前記電子供給層及び前記キャップ層は、ガリウムを含み、
前記酸化膜は、酸化ガリウム膜であることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
化合物半導体素子における高い飽和電子速度や広いバンドギャップなどの特徴を利用して、高耐圧・高出力デバイスの開発が活発に行われている。化合物半導体素子については、電界効果トランジスタ、特にＨＥＭＴ（High Electron Mobility Transistor）につい
ての報告が数多くなされている。ＨＥＭＴについては、例えば、ＡｌＧａＮ（窒化アルミニウムガリウム）を電子供給層として用いたＡｌＧａＮ／ＧａＮ（窒化ガリウム）  ＨＥＭＴが知られている。ＡｌＧａＮ／ＧａＮ  ＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数差に起因したひずみがＡｌＧａＮに生じる。これにより発生したピエゾ分極により、高濃度の二次元電子ガスが得られるため、ＡｌＧａＮ／ＧａＮ  ＨＥＭＴについては、高出力デバイスが実現できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−８８２７５号公報
【特許文献２】特開２００８−２０５１７５号公報
【特許文献３】特開２００８−２２６９０７号公報
【特許文献４】特開２００９−２３１３９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
化合物半導体素子等の半導体装置のＩｄ−Ｖｇ特性について、ゲート電圧の上昇時とゲート電圧の下降時とでドレイン電流値が異なるヒステリシスが発生するという課題がある。本件は、半導体装置のＩｄ−Ｖｇ特性におけるヒステリシスを抑制する技術を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本件の一観点による半導体装置の製造方法は、半導体基板上に電子走行層を形成する工程と、前記電子走行層上に電子供給層を形成する工程と、前記電子供給層上にキャップ層を形成する工程と、前記キャップ層上に、前記キャップ層の一部が露出する開口部を有する保護層を形成する工程と、前記キャップ層の前記開口部により露出した露出面に酸化膜を、ウェット処理により形成する工程と、を備える。
【０００６】
本件の一観点による半導体装置の製造方法は、半導体基板上に電子走行層を形成する工程と、前記電子走行層上に電子供給層を形成する工程と、前記電子供給層上にキャップ層を形成する工程と、前記キャップ層を貫通し、前記電子供給層の内部まで達する溝を形成する工程と、前記キャップ層上に、前記溝が露出する開口部を有する保護層を形成する工程と、前記溝における前記電子供給層及びキャップ層の前記開口部により露出した露出面に酸化膜を、ウェット処理により形成する工程と、を備える。
【発明の効果】
【０００７】
本開示によれば、半導体装置のＩｄ−Ｖｇ特性におけるヒステリシスを抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施例１に係る半導体装置１の断面図である。
【図２】図２は、半導体基板２にバッファ層３、電子走行層４、電子供給層５及びキャップ層６を形成する工程図である。
【図３】図３は、電子走行層４、電子供給層５及びキャップ層６に素子分離領域７を形成する工程図である。
【図４】図４は、キャップ層６上に保護層８を形成する工程図である。
【図５】図５は、レジストパターン３１を保護層８上に形成する工程図である。
【図６】図６は、開口部３２を保護層８に形成する工程図である。
【図７】図７は、保護層８上のレジストパターン３１を除去する工程図である。
【図８】図８は、キャップ層６の露出面に酸化膜９を形成する工程図である。
【図９】図９は、ゲート絶縁膜１０を、保護層８上及び開口部３２内に形成する工程図である。
【図１０】図１０は、金属膜４１をゲート絶縁膜１０上に形成し、レジストパターン４２を金属膜４１上に形成する工程図である。
【図１１】図１１は、ゲート電極１１をゲート絶縁膜１０上に形成する工程図である。
【図１２】図１２は、保護層８及びパッシベーション層１２にコンタクトホール４３、４４を形成する工程図である。
【図１３】図１３は、実施例２に係る半導体装置１の断面図である。
【図１４】図１４は、半導体基板２にバッファ層３、電子走行層４、電子供給層５及びキャップ層６を形成する工程図である。
【図１５】図１５は、レジストパターン５２をキャップ層６上に形成する工程図である。
【図１６】図１６は、電子供給層５及びキャップ層６にリセス５１を形成する工程図である。
【図１７】図１７は、電子走行層４、電子供給層５及びキャップ層６に素子分離領域７を形成する工程図である。
【図１８】図１８は、キャップ層６上及びリセス５１における電子供給層５上に、保護層８を形成する工程図である。
【図１９】図１９は、レジストパターン６１を保護層８上に形成する工程図である。
【図２０】図２０は、開口部６２を保護層８に形成する工程図である。
【図２１】図２１は、保護層８上のレジストパターン６１を除去する工程図である。
【図２２】図２２は、電子供給層５及びキャップ層６の露出面に酸化膜９を形成する工程図である。
【図２３】図２３は、ゲート絶縁膜１０を、保護層８上及び開口部６２内に形成する工程図である。
【図２４】図２４は、実施例２に係る半導体装置１のＩｄ−Ｖｇ特性の測定結果と、比較例に係る半導体装置のＩｄ−Ｖｇ特性の測定結果とを示す図である。
【図２５】図２５は、実施例２に係る半導体装置１の線形領域のＩｄ−Ｖｇ特性の測定結果と、比較例に係る半導体装置の線形領域のＩｄ−Ｖｇ特性の測定結果とを示す図である。
【図２６】図２６は、Ｉｄ−Ｖｇ波形（Forward）のＶｔｈと、ΔＶｔｈとの関係を示す図である。
【図２７】図２７は、オン抵抗と、ΔＶｔｈとの関係を示す図である。
【図２８】図２８は、実施例２に係る半導体装置１の断面ＴＥＭ像を示す図である。
【図２９】図２９は、ｎ−ＡｌＧａＮ層及びＡｌＮ膜をＥＥＬＳ法により測定して得られるスペクトルを示す図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、実施形態に係る半導体装置及び半導体装置の製造方法について
説明する。以下の実施例１及び実施例２の構成は例示であり、実施形態に係る半導体装置及び半導体装置の製造方法は実施例１及び実施例２の構成に限定されない。
【実施例１】
【００１０】
実施例１に係る半導体装置１及び半導体装置１の製造方法について説明する。実施例１では、半導体装置の一例であるＨＥＭＴ（High Electron Mobility Transistor）構造の
化合物半導体素子を例として説明する。図１は、実施例１に係る半導体装置１の断面図である。半導体装置１は、半導体基板２、バッファ層３、電子走行層４、電子供給層５、キャップ層６、素子分離領域７、保護層８、酸化膜９、ゲート絶縁膜１０、ゲート電極１１、パッシベーション層１２、ソース電極１３及びドレイン電極１４を備える。
【００１１】
半導体基板２は、例えば、Ｓｉ（シリコン）基板及びＳｉＣ（炭化シリコン）基板等である。バッファ層３は、例えば、ＡｌｘＧａ（１−ｘ）Ｎ層（０＜ｘ≦１）である。これに限らず、バッファ層３は、ＡｌＮ（窒化アルミニウム）層、ＩｎＧａＮ（窒化インジウムガリウム）層、ＧａＮ層であってもよい。バッファ層３は、電子走行層４の結晶性を高める機能を有する。実施例１において、バッファ層３の形成を省略してもよい。
【００１２】
電子走行層４は、例えば、ＧａＮ層である。電子走行層４は、ＩｎＧａＮ層又はＩｎＡｌＧａＮ層であってもよい。ＧａＮ層は、ｎ型不純物がドープされたｎ−ＧａＮ層又はノンドープのｉ−ＧａＮ層であってもよい。ＩｎＧａＮ層は、ｎ−ＩｎＧａＮ層又はｉ−ＩｎＧａＮ層であってもよい。ＩｎＡｌＧａＮ層は、ｎ−ＩｎＡｌＧａＮ層又はｉ−ＩｎＡｌＧａＮ層であってもよい。
【００１３】
電子供給層５は、例えば、ｎ−Ａｌ（１−ｘ）ＧａＮ（ｘ＝０．１５〜０．２５）層である。電子供給層５は、ｎ−ＩｎＧａＮ層又はｎ−ＩｎＡｌＧａＮ（窒化インジウムアルミニウムガリウム）層であってもよい。キャップ層６は、例えば、ｎ−ＧａＮ層又はｉ−ＧａＮ層である。キャップ層６には、キャップ層６とゲート絶縁膜１０とが接触する部分に酸化膜９が形成されている。すなわち、キャップ層６は、ゲート絶縁膜１０との界面に酸化膜９を有する。ゲート絶縁膜１０は、第１ゲート絶縁膜２１及び第２ゲート絶縁膜２２を有する。第１ゲート絶縁膜２１は、例えば、ＡｌＮ膜である。第２ゲート絶縁膜２２は、例えば、ＳｉＮ膜である。パッシベーション層１２は、例えば、ＳｉＯ層又はＳｉＮ層である。
【００１４】
実施例１に係る半導体装置１の製造方法について説明する。実施例１に係る半導体装置１の製造方法では、まず、図２に示すように、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法又はＭＢＥ（Molecular Beam Epitaxy）法により、半導体基
板２上にバッファ層３を形成する。例えば、半導体基板２上にＡｌＧａＮを結晶成長することにより、半導体基板２上に１μｍ以上３μｍ以下（例えば、２．６μｍ）のバッファ層３を形成する。
【００１５】
次に、図２に示すように、例えば、ＭＯＣＶＤ法又はＭＢＥ法により、バッファ層３上に電子走行層４を形成する。例えば、バッファ層３上にｉ−ＧａＮを結晶成長することにより、バッファ層３上に０．９μｍ以上１．５μｍ以下（例えば、１．１μｍ）の電子走行層４を形成する。
【００１６】
次いで、図２に示すように、例えば、ＭＯＣＶＤ法又はＭＢＥ法により、電子走行層４上に電子供給層５を形成する。例えば、電子走行層４上にｎ−ＡｌＧａＮ（Ａｌ組成１５％以上２０％以下）を結晶成長することにより、電子走行層４上に１５ｎｍ以上２５ｎｍ以下（例えば、２０ｎｍ）の電子供給層５を形成する。
【００１７】
次に、図２に示すように、例えば、ＭＯＣＶＤ法又はＭＢＥ法により、電子供給層５上にキャップ層６を形成する。例えば、電子供給層５上にｎ−ＧａＮを結晶成長することにより、電子供給層５上に２ｎｍ以上５ｎｍ以下（例えば、２ｎｍ）のキャップ層６を形成する。
【００１８】
次いで、図３に示すように、電子走行層４、電子供給層５及びキャップ層６に素子分離領域７を形成する。例えば、電子走行層４、電子供給層５及びキャップ層６に対してイオン注入を行い、電子走行層４、電子供給層５及びキャップ層６の結晶を破壊することにより、電子走行層４、電子供給層５及びキャップ層６に素子分離領域７を形成する。例えば、以下の条件にてイオンを連続注入してもよい。
・イオン種：Ａｒ（アルゴン），加速エネルギー：１７０ｋｅＶ，ドーズ量：５Ｅ１３／ｃｍ2
・イオン種：Ａｒ，加速エネルギー：１００ｋｅＶ，ドーズ量：１Ｅ１３／ｃｍ2
また、イオン種として、Ｂ（ボロン）を用いてもよい。
【００１９】
次に、図４に示すように、キャップ層６上に、絶縁層である保護層８を形成する。例えば、ＣＶＤ法により、キャップ層６上に２００ｎｍ以上３００ｎｍ以下のＳｉＮを成膜することにより、キャップ層６上に保護層８を形成する。
【００２０】
次いで、図５に示すように、所定領域が開口されたレジストパターン３１を保護層８上に形成する。所定領域は、ゲート電極１１が形成される領域であってもよいし、ゲート電極１１の一部が形成される領域であってもよい。例えば、保護層８上にレジスト（感光材料）を塗布し、フォトリソグラフィによりレジストパターン３１を形成する。
【００２１】
次に、図６に示すように、レジストパターン３１をマスクとして、ＨＦ（フッ酸）等の薬液を用いて保護層８をウェットエッチングすることにより、キャップ層６の上面の一部が露出する開口部３２を保護層８に形成する。キャップ層６の上面は、キャップ層６の一方面であって、保護層８と接触する面である。図４から図６に示す工程により、キャップ層６上に、キャップ層６の一部が露出する開口部３２を有する保護層８が形成される。
【００２２】
次いで、ＳＰＭ（硫酸過酸化水素水）等の剥離液を用いてレジストパターン３１をウェットエッチングすることにより、図７に示すように、保護層８上のレジストパターン３１を除去する。
【００２３】
なお、図６及び図７に示す工程では、ＨＦ等の薬液を用いて保護層８をウェットエッチングし、ＳＰＭ等の剥離液を用いてレジストパターン３１をウェットエッチングする例を示した。この例に限らず、レジストパターン３１をマスクとして、保護層８をドライエッチング（異方性エッチング）することにより、キャップ層６の上面の一部が露出する開口部３２を保護層８に形成してもよい。また、アッシングにより保護層８上のレジストパターン３１を除去してもよい。保護層８及びレジストパターン３１に対してウェットエッチング処理を行う場合、キャップ層６の開口部３２により露出した露出面（以下、キャップ層６の露出面、と表記する。）に対するダメージが低減される。そのため、保護層８及びレジストパターン３１に対してウェットエッチング処理を行うことが好ましい。
【００２４】
次に、ＨＦ等の薬液を用いて、キャップ層６の露出面の洗浄処理を行うことにより、キャップ層６の露出面に形成された自然酸化膜を除去する。ＳＰＭ等の剥離液を用いてキャップ層６上のレジストパターン３１を除去する際に、キャップ層６の露出面に自然酸化膜が形成される。キャップ層６の露出面に形成された自然酸化膜には不純物が含まれている場合がある。
【００２５】
次いで、図８に示すように、キャップ層６の露出面に対して薬液を用いてウェット処理を行うことにより、キャップ層６の露出面に酸化膜９を形成する。酸化膜９は、ＧａＯ（酸化ガリウム）膜である。キャップ層６の露出面に対して、例えば、ＡＰＭ（アンモニア過酸化水素水）、ＳＰＭ、ＨＰＭ（塩酸過酸化水素水）及びＨ3ＰＯ4（リン酸）の何れか一つを用いてウェット処理を行ってもよい。
【００２６】
キャップ層６の露出面に自然酸化膜が形成されている場合、キャップ層６の露出面に均一な膜質の酸化膜９を形成することが困難となる。上記のように、キャップ層６の露出面の洗浄処理を行うことにより、キャップ層６の露出面に形成された自然酸化膜の除去が行われている。そのため、キャップ層６の露出面に均一な膜質の酸化膜９を形成することが可能となる。
【００２７】
次に、図９に示すように、ゲート絶縁膜１０を、保護層８上及び開口部３２内に形成する。詳細には、保護層８の上面及び側面にゲート絶縁膜１０を形成するとともに、キャップ層６の露出面に形成された酸化膜９上にゲート絶縁膜１０を形成する。
【００２８】
ゲート絶縁膜１０は、第１ゲート絶縁膜２１及び第２ゲート絶縁膜２２を有する。第１ゲート絶縁膜２１は、例えば、ＡｌＮ膜である。例えば、ＡＬＤ（Atomic Layer Deposition）法により、３８０℃以上４３０℃未満（例えば、３８０℃）の温度で、ＡｌＮ膜を
１０ｎｍ以上４０ｎｍ以下（例えば、２０ｎｍ）の厚さで成膜してもよい。ＡＬＤ法を用いることにより、段差被覆性（ステップカバレッジ）の良いＡｌＮ膜を成膜することが可能となる。また、ＡＬＤ法に替えて、ＣＶＤ法により、ＡｌＮ膜を成膜してもよい。第２ゲート絶縁膜２２は、例えば、ＳｉＮ層である。例えば、ＣＶＤ法により、ＳｉＮ層を１０ｎｍ以上４０ｎｍ以下（例えば、２０ｎｍ）の厚さで成膜してもよい。なお、実施例１において、第２ゲート絶縁膜２２の形成を省略してもよい。次いで、脱ガス目的で、５００℃以上７００℃以下の温度で熱処理を行う。
【００２９】
次に、図１０に示すように、蒸着法により、金属膜４１をゲート絶縁膜１０上に形成する。図１０に示すように、開口部３２内には金属膜４１が埋め込まれる。金属膜４１は、Ｔｉ、ＴｉＮ、ＴａＮ、Ａｌ等の積層膜であってもよい。例えば、蒸着法により、５０ｎｍの膜厚のＴａＮと２００ｎｍ以上４００ｎｍ以下（例えば、４００ｎｍ）の膜厚のＡｌとの積層膜をゲート絶縁膜１０上に成膜することにより、金属膜４１をゲート絶縁膜１０上に形成してもよい。
【００３０】
次いで、図１０に示すように、レジストパターン４２を金属膜４１上に形成する。例えば、金属膜４１上にレジストを塗布し、フォトリソグラフィによりレジストパターン４２を形成する。
【００３１】
次に、レジストパターン４２をマスクとしてドライエッチングを行い、ゲート絶縁膜１０及び金属膜４１を部分的に除去することにより、図１１に示すように、ゲート電極１１をゲート絶縁膜１０上に形成する。保護層８は、ドライエッチングをエッチストップするためのエッチストップ層として機能する。レジストパターン４２が残存する場合、レジストパターン４２を除去する。ＳＰＭ等の剥離液を用いてレジストパターン４２を除去してもよいし、アッシングによりレジストパターン４２を除去してもよい。
【００３２】
次いで、例えば、ＣＶＤ法により、２００ｎｍ以上４００ｎｍ以下の厚さのＳｉＯを成膜することにより、パッシベーション層１２を保護層８及びゲート電極１１上に形成する。ＳｉＮを成膜することにより、パッシベーション層１２を保護層８及びゲート電極１１上に形成してもよい。なお、パッシベーション層１２は、ゲート電極１１が形成されている箇所とゲート電極１１が形成されていない箇所とで段差が発生する。パッシベーション
層１２の段差を平坦化するため、スピンオングラス材料を成膜してもよい。また、パッシベーション層１２の段差を平坦化するため、ＣＭＰ（Chemical Mechanical Polishing）
法によりパッシベーション層１２を平坦化してもよい。
【００３３】
次に、レジストパターンをパッシベーション層１２上に形成する。次いで、パッシベーション層１２上に形成されたレジストパターンをマスクとしてドライエッチングを行い、保護層８及びパッシベーション層１２を部分的に除去する。保護層８及びパッシベーション層１２を部分的に除去することにより、図１２に示すように、保護層８及びパッシベーション層１２にコンタクトホール４３、４４を形成する。パッシベーション層１２上に形成されたレジストパターンが残存する場合、レジストパターンを除去する。ＳＰＭ等の剥離液を用いてレジストパターンを除去してもよいし、アッシングによりレジストパターンを除去してもよい。
【００３４】
次いで、例えば、蒸着法により、２５ｎｍの厚さのＴｉ及び２００ｎｍ以上４００ｎｍ以下（例えば、３００ｎｍ）の厚さのＡｌを、コンタクトホール４３、４４に埋め込む。Ｔｉ及びＡｌをコンタクトホール４３に埋め込むことにより、ソース電極１３がコンタクトホール４３に形成される。Ｔｉ及びＡｌをコンタクトホール４４に埋め込むことにより、ドレイン電極１４がコンタクトホール４４に形成される。上記工程を行うことにより、図１に示した半導体装置１が製造される。
【実施例２】
【００３５】
実施例２に係る半導体装置１及び半導体装置１の製造方法について説明する。実施例２では、半導体装置の一例であるＨＥＭＴ構造の化合物半導体素子を例として説明する。実施例１と実施例２との相違点は、電子供給層５及びキャップ層６にリセス（凹部）５１が形成され、電子供給層５及びキャップ層６に酸化膜９が形成されている点であるので、実施例２では、当該相違点に着目して説明を行う。
【００３６】
図１３は、実施例２に係る半導体装置１の断面図である。半導体装置１は、半導体基板２、バッファ層３、電子走行層４、電子供給層５、キャップ層６、素子分離領域７、保護層８、酸化膜９、ゲート絶縁膜１０、ゲート電極１１、パッシベーション層１２、ソース電極１３及びドレイン電極１４を備える。
【００３７】
半導体基板２は、例えば、Ｓｉ基板及びＳｉＣ基板等である。バッファ層３は、例えば、ＡｌｘＧａ（１−ｘ）Ｎ層（０＜ｘ≦１）である。これに限らず、バッファ層３は、ＡｌＮ層、ＩｎＧａＮ層、ＧａＮ層であってもよい。バッファ層３は、電子走行層４の結晶性を高める機能を有する。実施例１において、バッファ層３の形成を省略してもよい。
【００３８】
電子走行層４は、例えば、ＧａＮ層である。電子走行層４は、ＩｎＧａＮ層又はＩｎＡｌＧａＮ層であってもよい。ＧａＮ層は、ｎ型不純物がドープされたｎ−ＧａＮ層又はノンドープのｉ−ＧａＮ層であってもよい。ＩｎＧａＮ層は、ｎ−ＩｎＧａＮ層又はｉ−ＩｎＧａＮ層であってもよい。ＩｎＡｌＧａＮ層は、ｎ−ＩｎＡｌＧａＮ層又はｉ−ＩｎＡｌＧａＮ層であってもよい。
【００３９】
電子供給層５は、例えば、ｎ−Ａｌ（１−ｘ）ＧａＮ（ｘ＝０．１５〜０．２５）層である。キャップ層６は、例えば、ｎ−ＧａＮ層又はｉ−ＧａＮ層である。電子供給層５及びキャップ層６は、キャップ層６を貫通し、電子供給層５の内部まで達するリセス５１を有する。リセス５１は、溝の一例である。
【００４０】
電子供給層５には、電子供給層５とゲート絶縁膜１０とが接触する部分に酸化膜９が形成されている。キャップ層６には、キャップ層６とゲート絶縁膜１０とが接触する部分に
酸化膜９が形成されている。すなわち、電子供給層５及びキャップ層６は、ゲート絶縁膜１０との界面に酸化膜９を有する。ゲート絶縁膜１０は、第１ゲート絶縁膜２１及び第２ゲート絶縁膜２２を有する。第１ゲート絶縁膜２１は、例えば、ＡｌＮ膜である。第２ゲート絶縁膜２２は、例えば、ＳｉＮ（窒化シリコン）膜である。パッシベーション層１２は、例えば、ＳｉＯ層又はＳｉＮ層である。
【００４１】
実施例２に係る半導体装置１の製造方法について説明する。実施例２に係る半導体装置１の製造方法では、まず、図１４に示すように、例えば、ＭＯＣＶＤ法又はＭＢＥ法により、半導体基板２上にバッファ層３を形成する。例えば、半導体基板２上にＡｌＧａＮを結晶成長することにより、半導体基板２上に１μｍ以上３μｍ以下（例えば、２．６μｍ）のバッファ層３を形成する。
【００４２】
次に、図１４に示すように、例えば、ＭＯＣＶＤ法又はＭＢＥ法により、バッファ層３上に電子走行層４を形成する。例えば、バッファ層３上にｉ−ＧａＮを結晶成長することにより、バッファ層３上に０．９μｍ以上１．５μｍ以下（例えば、１．１μｍ）の電子走行層４を形成する。
【００４３】
次いで、図１４に示すように、例えば、ＭＯＣＶＤ法又はＭＢＥ法により、電子走行層４上に電子供給層５を形成する。例えば、電子走行層４上にｎ−ＡｌＧａＮ（Ａｌ組成１５％以上２０％以下）を結晶成長することにより、電子走行層４上に１５ｎｍ以上２５ｎｍ以下（例えば、２０ｎｍ）の電子供給層５を形成する。
【００４４】
次に、図１４に示すように、例えば、ＭＯＣＶＤ法又はＭＢＥ法により、電子供給層５上にキャップ層６を形成する。例えば、電子供給層５上にｎ−ＧａＮを結晶成長することにより、電子供給層５上に２ｎｍ以上５ｎｍ以下（例えば、２ｎｍ）のキャップ層６を形成する。
【００４５】
次いで、図１５に示すように、所定領域が開口されたレジストパターン５２をキャップ層６上に形成する。所定領域は、ゲート電極１１が形成される領域であってもよいし、ゲート電極１１の一部が形成される領域であってもよい。例えば、キャップ層６上にレジストを塗布し、フォトリソグラフィによりレジストパターン５２を形成する。
【００４６】
次に、レジストパターン５２をマスクとしてドライエッチングを行うことにより、図１６に示すように、電子供給層５及びキャップ層６の所定領域にリセス５１を形成する。ドライエッチングは、例えば、Ｃｌ２等の塩素系ガス及びＳＦｘ系ガスをエッチングガスとして用いる。電子供給層５及びキャップ層６の所定領域は、ゲート電極１１が形成される領域であってもよいし、ゲート電極１１の一部が形成される領域であってもよい。例えば、電子供給層５及びキャップ層６を１５ｎｍ以上２０ｎｍ以下程度エッチングすることにより、電子供給層５を２ｎｍ以上７ｎｍ以下程度残存させてもよい。
【００４７】
次いで、レジストパターン５２を除去する。ＳＰＭ等の剥離液を用いてレジストパターン５２を除去してもよいし、アッシングによりレジストパターン５２を除去してもよい。
【００４８】
次に、図１７に示すように、電子走行層４、電子供給層５及びキャップ層６に素子分離領域７を形成する。例えば、電子走行層４、電子供給層５及びキャップ層６に対してイオン注入を行い、電子走行層４、電子供給層５及びキャップ層６の結晶を破壊することにより、電子走行層４、電子供給層５及びキャップ層６に素子分離領域７を形成する。例えば、以下の条件にてイオンを連続注入してもよい。
・イオン種：Ａｒ，加速エネルギー：１７０ｋｅＶ，ドーズ量：５Ｅ１３／ｃｍ2
・イオン種：Ａｒ，加速エネルギー：１００ｋｅＶ，ドーズ量：１Ｅ１３／ｃｍ2
また、イオン種として、Ｂ（ボロン）を用いてもよい。
【００４９】
次いで、図１８に示すように、キャップ層６上及びリセス５１における電子供給層５上に、絶縁層である保護層８を形成する。例えば、ＣＶＤ法により、キャップ層６及びリセス５１における電子供給層５上に２００ｎｍ以上３００ｎｍ以下のＳｉＮを成膜することにより、キャップ層６及びリセス５１における電子供給層５上に保護層８を形成する。
【００５０】
次いで、図１９に示すように、所定領域が開口されたレジストパターン６１を保護層８上に形成する。所定領域は、ゲート電極１１が形成される領域であってもよいし、ゲート電極１１の一部が形成される領域であってもよい。例えば、保護層８上にレジストを塗布し、フォトリソグラフィによりレジストパターン６１を形成する。
【００５１】
次に、図２０に示すように、レジストパターン６１をマスクとして、ＨＦ等の薬液を用いて保護層８をウェットエッチングすることにより、リセス５１における電子供給層５及びキャップ層６が露出する開口部６２を保護層８に形成する。すなわち、電子供給層５及びキャップ層６の一部が露出する開口部６２を保護層８に形成する。図１８から図２０に示す工程により、キャップ層６上にリセス５１が露出する開口部６２を有する保護層８が形成される。
【００５２】
次いで、ＳＰＭ等の剥離液を用いてレジストパターン６１をウェットエッチングすることにより、図２１に示すように、保護層８上のレジストパターン６１を除去する。
【００５３】
なお、図２０及び図２１に示す工程では、ＨＦ等の薬液を用いて保護層８をウェットエッチングし、ＳＰＭ等の剥離液を用いてレジストパターン６１をウェットエッチングする例を示した。この例に限らず、レジストパターン６１をマスクとして、保護層８をドライエッチングすることにより、リセス５１における電子供給層５及びキャップ層６が露出する開口部６２を保護層８に形成してもよい。また、アッシングにより保護層８上のレジストパターン６１を除去してもよい。保護層８及びレジストパターン６１に対してウェットエッチング処理を行う場合、リセス５１における電子供給層５及びキャップ層６の開口部６２により露出した露出面（以下、リセス５１における電子供給層５及びキャップ層６の露出面、と表記する。）に対するダメージが低減される。そのため、保護層８及びレジストパターン６１に対してウェットエッチング処理を行うことが好ましい。
【００５４】
次に、ＨＦ等の薬液を用いて、リセス５１における電子供給層５及びキャップ層６の露出面の洗浄処理を行うことにより、リセス５１における電子供給層５及びキャップ層６の露出面に形成された自然酸化膜を除去する。ＳＰＭ等の剥離液を用いてキャップ層６上のレジストパターン６１を除去する際に、リセス５１における電子供給層５及びキャップ層６の露出面に自然酸化膜が形成される。リセス５１における電子供給層５及びキャップ層６の露出面に形成された自然酸化膜には不純物が含まれている場合がある。
【００５５】
次いで、図２２に示すように、リセス５１における電子供給層５及びキャップ層６の露出面に対して薬液を用いてウェット処理を行うことにより、リセス５１における電子供給層５及びキャップ層６の露出面に酸化膜９を形成する。酸化膜９は、ＧａＯ膜である。リセス５１における電子供給層５及びキャップ層６の露出面に対して、例えば、ＡＰＭ、ＳＰＭ、ＨＰＭ及びＨ3ＰＯ4の何れか一つを用いてウェット処理を行ってもよい。
【００５６】
リセス５１における電子供給層５及びキャップ層６の露出面に自然酸化膜が形成されている場合、リセス５１における電子供給層５及びキャップ層６の露出面に均一な膜質の酸化膜９を形成することが困難となる。上記のように、リセス５１における電子供給層５及びキャップ層６の露出面の洗浄処理を行うことにより、リセス５１における電子供給層５
及びキャップ層６の露出面に形成された自然酸化膜の除去が行われている。そのため、リセス５１における電子供給層５及びキャップ層６の露出面に均一な膜質の酸化膜９を形成することが可能となる。
【００５７】
次に、図２３に示すように、ゲート絶縁膜１０を、保護層８上及び開口部６２内に形成する。詳細には、保護層８の上面及び側面にゲート絶縁膜１０を形成するとともに、リセス５１における電子供給層５及びキャップ層６の露出面に形成された酸化膜９上にゲート絶縁膜１０を形成する。
【００５８】
ゲート絶縁膜１０は、第１ゲート絶縁膜２１及び第２ゲート絶縁膜２２を有する。第１ゲート絶縁膜２１は、例えば、ＡｌＮ膜である。例えば、ＡＬＤ法により、３８０℃以上４３０℃未満（例えば、３８０℃）の温度で、ＡｌＮ膜を１０ｎｍ以上４０ｎｍ以下（例えば、２０ｎｍ）の厚さで成膜してもよい。ＡＬＤ法を用いることにより、段差被覆性（ステップカバレッジ）の良いＡｌＮ膜を成膜することが可能となる。また、ＡＬＤ法に替えて、ＣＶＤ法により、ＡｌＮ膜を成膜してもよい。第２ゲート絶縁膜２２は、例えば、ＳｉＮ層である。例えば、ＣＶＤ法により、ＳｉＮ層を１０ｎｍ以上４０ｎｍ以下（例えば、２０ｎｍ）の厚さで成膜してもよい。なお、実施例２において、第２ゲート絶縁膜２２の形成を省略してもよい。次いで、脱ガス目的で、５００℃以上７００℃以下の温度で熱処理を行う。
【００５９】
ゲート絶縁膜１０を形成する工程を行った後、実施例１と同様の工程により、ゲート電極１１、パッシベーション層１２、ソース電極１３及びドレイン電極１４を形成する工程を行うことにより、図１３に示した半導体装置１が製造される。
【００６０】
図２４に、実施例２に係る半導体装置１のＩｄ−Ｖｇ特性の測定結果と、比較例に係る半導体装置のＩｄ−Ｖｇ特性の測定結果とを示す。図２５に、実施例２に係る半導体装置１の線形領域のＩｄ−Ｖｇ特性の測定結果と、比較例に係る半導体装置の線形領域のＩｄ−Ｖｇ特性の測定結果とを示す。図２４及び図２５の縦軸は、ドレイン電流（Ｉｄ[Ａ]）であり、図２４及び図２５の横軸は、ゲート電圧（Ｖｇ）である。比較例に係る半導体装置は、リセス５１における電子供給層５及びキャップ層６の露出面に対して薬液を用いたウェット処理を行わずに製造されている。すなわち、比較例に係る半導体装置は、リセス５１における電子供給層５及びキャップ層６に酸化膜９が形成されていない。
【００６１】
実施例２に係る半導体装置１について、ゲート電圧を−４Ｖから＋１０Ｖまで変化させた際のドレイン電流のＩｄ−Ｖｇ波形（Forward）を実線Ａで示している。実施例２に係
る半導体装置１について、ゲート電圧を＋１０Ｖから−４Ｖまで変化させた際のドレイン電流のＩｄ−Ｖｇ波形（Reverse）を実線Ｂで示している。比較例に係る半導体装置につ
いて、ゲート電圧を−４Ｖから＋１０Ｖまで変化させた際のドレイン電流のＩｄ−Ｖｇ波形（Forward）を破線Ｃで示している。比較例に係る半導体装置について、ゲート電圧を
＋１０Ｖから−４Ｖまで変化させた際のドレイン電流のＩｄ−Ｖｇ波形（Reverse）を破
線Ｄで示している。
【００６２】
図２４及び図２５に示すように、実施例２に係る半導体装置１及び比較例に係る半導体装置について、Ｉｄ−Ｖｇ特性について、ゲート電圧の上昇時とゲート電圧の下降時とでドレイン電流値が異なるヒステリシスが発生している。
【００６３】
ここで、図２４に示すドレイン電流が０．５μＡである場合のゲート電圧をＶｔｈと定義し、Ｉｄ−Ｖｇ波形（Forward）のＶｔｈとＩｄ−Ｖｇ波形（Reverse）のＶｔｈとの差をΔＶｔｈとする。図２６は、Ｉｄ−Ｖｇ波形（Forward）のＶｔｈと、ΔＶｔｈとの関
係を示す図である。図２６の縦軸は、ΔＶｔｈ（Ｖ）であり、図２６の横軸は、Ｉｄ−Ｖ
ｇ波形（Forward）のＶｔｈ（Ｖ）である。図２６では、実施例２に係る半導体装置１に
ついて、ΔＶｔｈの値を黒丸で示し、比較例に係る半導体装置について、ΔＶｔｈの値を黒三角で示している。図２６は、実施例２に係る半導体装置１について、複数個の半導体装置１のＩｄ−Ｖｇの測定結果に基づいて、ΔＶｔｈの値を複数算出している。図２６は、比較例に係る半導体装置について、複数個の半導体装置のＩｄ−Ｖｇの測定結果に基づいて、ΔＶｔｈの値を複数算出している。
【００６４】
図２６に示すように、実施例２に係る半導体装置１のＩｄ−Ｖｇ特性におけるヒステリシス（ΔＶｔｈ）は、比較例に係る半導体装置のＩｄ−Ｖｇ特性におけるヒステリシス（ΔＶｔｈ）よりも低減されている。
【００６５】
Ｉｄ−Ｖｇ特性におけるヒステリシスの発生は、次の（１）から（４）が要因と考えられる。
（１）電子供給層５及びキャップ層６に対するエッチング（リセス５１の形成）によって発生したドナー
（２）保護層８を形成する際の電子供給層５及びキャップ層６に対する成膜ダメージによって発生したドナー
（３）電子供給層５とゲート絶縁膜１０との界面における電子トラップ
（４）キャップ層６とゲート絶縁膜１０との界面における電子トラップ
実施例１に係る半導体装置１では、キャップ層６の露出面に酸化膜９が形成されることにより、キャップ層６とゲート絶縁膜１０との界面における電子トラップが軽減されると推測される。実施例１では、キャップ層６の露出面の洗浄処理が行われることにより、キャップ層６の露出面に均一な膜質の酸化膜９が形成される。キャップ層６の露出面に均一な膜質の酸化膜９が形成されることにより、キャップ層６とゲート絶縁膜１０との界面における電子トラップが軽減されると推測される。
【００６６】
キャップ層６とゲート絶縁膜１０との界面における電子トラップが軽減されることにより、実施例１に係る半導体装置１のＩｄ−Ｖｇ特性におけるヒステリシスが抑制される。
【００６７】
実施例２に係る半導体装置１では、リセス５１における電子供給層５の露出面に酸化膜９が形成されることにより、電子供給層５とゲート絶縁膜１０との界面における電子トラップが軽減されると推測される。実施例２では、リセス５１における電子供給層５の露出面の洗浄処理が行われることにより、リセス５１における電子供給層５の露出面に均一な膜質の酸化膜９が形成される。リセス５１における電子供給層５の露出面に均一な膜質の酸化膜９が形成されることにより、電子供給層５とゲート絶縁膜１０との界面における電子トラップが軽減されると推測される。
【００６８】
実施例２に係る半導体装置１では、開口部６２内におけるキャップ層６の露出面に酸化膜９が形成されることにより、キャップ層６とゲート絶縁膜１０との界面における電子トラップが軽減されると推測される。実施例２では、リセス５１におけるキャップ層６の露出面の洗浄処理が行われることにより、リセス５１におけるキャップ層６の露出面に均一な膜質の酸化膜９が形成される。リセス５１におけるキャップ層６の露出面に均一な膜質の酸化膜９が形成されることにより、キャップ層６とゲート絶縁膜１０との界面における電子トラップが軽減されると推測される。
【００６９】
電子供給層５とゲート絶縁膜１０との界面における電子トラップが軽減され、キャップ層６とゲート絶縁膜１０との界面における電子トラップが軽減されることにより、実施例２に係る半導体装置１のＩｄ−Ｖｇ特性におけるヒステリシスが抑制される。
【００７０】
実施例１に係る半導体装置１では、キャップ層６の露出面に対して薬液を用いてウェッ
ト処理を行うことにより、キャップ層６の露出面に酸化膜９を形成している。例えば、ガス等のドライ処理やスパッタリング処理により、キャップ層６の露出面に酸化膜９を形成する場合、キャップ層６の露出面に形成された酸化膜９には凹凸ができると推測される。キャップ層６の露出面に形成された酸化膜９に凹凸ができると、電子供給層５とゲート絶縁膜１０との界面における電子トラップは軽減されないと推測される。
【００７１】
実施例２に係る半導体装置１では、リセス５１における電子供給層５及びキャップ層６の露出面に対して薬液を用いてウェット処理を行うことにより、リセス５１における電子供給層５及びキャップ層６の露出面に酸化膜９を形成している。例えば、ガス等のドライ処理やスパッタリング処理により、リセス５１における電子供給層５及びキャップ層６の露出面に酸化膜９を形成する場合、リセス５１における電子供給層５及びキャップ層６の露出面に形成された酸化膜９には凹凸ができると推測される。リセス５１における電子供給層５の露出面に形成された酸化膜９に凹凸ができると、電子供給層５とゲート絶縁膜１０との界面における電子トラップは軽減されないと推測される。リセス５１におけるキャップ層６の露出面に形成された酸化膜９に凹凸ができると、キャップ層６とゲート絶縁膜１０との界面における電子トラップは軽減されないと推測される。
【００７２】
実施例１では、キャップ層６の露出面に対して、ＡＰＭを用いてウェット処理を行うことにより、キャップ層６の露出面がエッチングされる。キャップ層６の露出面がエッチングされることにより、ドナーが軽減されると推測される。ドナーが軽減されることにより、実施例１に係る半導体装置１のＩｄ−Ｖｇ特性におけるヒステリシスが抑制される。実施例２では、リセス５１における電子供給層５及びキャップ層６の露出面に対して、ＡＰＭを用いて薬液処理を行うことにより、リセス５１における電子供給層５及びキャップ層６の露出面がエッチングされる。リセス５１における電子供給層５及びキャップ層６の露出面がエッチングされることにより、ドナーが軽減されると推測される。ドナーが軽減されることにより、実施例２に係る半導体装置１のＩｄ−Ｖｇ特性におけるヒステリシスが抑制される。
【００７３】
実施例１及び実施例２において、ゲート絶縁膜１０を形成した後、５００℃以上７００℃以下の温度で熱処理を行うことにより、実施例１及び実施例２に係る半導体装置１のＩｄ−Ｖｇ特性におけるヒステリシスが抑制される。
【００７４】
図２７は、オン抵抗と、ΔＶｔｈとの関係を示す図である。図２７の縦軸は、オン抵抗（ohm）であり、図２７の横軸は、Id-Vg波形（Forward）のＶｔｈ（Ｖ）である。図２７
では、実施例２に係る半導体装置１のオン抵抗の値を黒丸で示し、比較例に係る半導体装置のオン抵抗の値を黒三角で示している。図２７に示すように、実施例２に係る半導体装置１のオン抵抗の値と、比較例に係る半導体装置のオン抵抗の値とでほとんど差がないことが確認できる。
【００７５】
図２８は、実施例２に係る半導体装置１の断面ＴＥＭ（Transmission Electron Microscope）像を示す。図２８に示す実施例２に係る半導体装置１について、電子走行層４はＧａＮ層であり、電子供給層５はｎ−ＡｌＧａＮ層であり、第１ゲート絶縁膜２１は、ＡｌＮ膜である。
【００７６】
図２９は、ｎ−ＡｌＧａＮ層及びＡｌＮ膜をＥＥＬＳ法（電子エネルギー損失分光法）により測定して得られるスペクトルを示す図である。図２９の縦軸は、損失エネルギー（ｅＶ）であり、図２９の横軸は、測定された強度（arb. units）である。図２９の（Ａ）Ａｓ  ｄｅｐｏは、ＡｌＮ膜の成膜直後にＥＥＬＳ法により測定されたスペクトルを示している。図２９の（Ｂ）６２０℃は、ＡｌＮ膜の成膜後、６２０℃の熱処理を行った後にＥＥＬＳ法により測定されたスペクトルを示している。図２９の（Ｃ）８００℃は、Ａｌ
Ｎ膜の成膜後、８００℃の熱処理を行った後にＥＥＬＳ法により測定されたスペクトルを示している。
【００７７】
図２９の（Ａ）から（Ｃ）の符号１から６で示すスペクトルは、図２８の符号１から６で示す位置の測定結果である。図２９の（Ａ）から（Ｃ）に示すように、損失エネルギー約５４０ｅＶの位置にピークが現れ、ｎ−ＡｌＧａＮ層とＡｌＮ膜との界面におけるｎ−ＡｌＧａＮ層の表面の２原子層及びＡｌＮ膜の初期４原子層から酸素が検出されたことが確認できる。したがって、ＥＥＬＳ法による測定結果からも、電子供給層５に酸化膜９が形成されていることが確認できる。また、図２９の（Ａ）から（Ｃ）に示すように、熱処理を行わない場合と、熱処理を行った場合とにおいて、ｎ−ＡｌＧａＮ層とＡｌＮ膜との界面における酸素の検出に変化がないことが確認できる。
【符号の説明】
【００７８】
１  半導体装置
２  半導体基板
３  バッファ層
４  電子走行層
５  電子供給層
６  キャップ層
７  素子分離領域
８  保護層
９  酸化膜
１０  ゲート絶縁膜
１１  ゲート電極
１２  パッシベーション層
１３  ソース電極
１４  ドレイン電極
２１  第１ゲート絶縁層
２２  第２ゲート絶縁層
３１、４２、５２  レジストパターン
３２、６２  開口部
５１  リセス
【図１】
2014135347.tif 000003
【図２】
2014135347.tif 000004
【図３】
2014135347.tif 000005
【図４】
2014135347.tif 000006
【図５】
2014135347.tif 000007
【図６】
2014135347.tif 000008
【図７】
2014135347.tif 000009
【図８】
2014135347.tif 000010
【図９】
2014135347.tif 000011
【図１０】
2014135347.tif 000012
【図１１】
2014135347.tif 000013
【図１２】
2014135347.tif 000014
【図１３】
2014135347.tif 000015
【図１４】
2014135347.tif 000016
【図１５】
2014135347.tif 000017
【図１６】
2014135347.tif 000018
【図１７】
2014135347.tif 000019
【図１８】
2014135347.tif 000020
【図１９】
2014135347.tif 000021
【図２０】
2014135347.tif 000022
【図２１】
2014135347.tif 000023
【図２２】
2014135347.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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