(57)【要約】【課題】構成が簡単で小型で安価な昇降圧回路の提供。【解決手段】制御部１７がスイッチとして機能するＦＥＴ１１，１２，１３，１４をオン／オフすることによって、入力端子Ｔ１，Ｔ２間に印加された印加電圧を昇圧する昇圧動作と、該印加電圧を降圧する降圧動作とを行う。制御部１７は、昇圧動作及び降圧動作を反復している状態で、印加電圧が閾値Ｖ１未満である場合に降圧動作による降圧を停止し、印加電圧が閾値Ｖ１よりも高い閾値Ｖ２以上である場合に昇圧動作による昇圧を停止する。【選択図】図１
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【特許請求の範囲】
【請求項１】
端子対間に印加された印加電圧を昇圧する昇圧動作と該印加電圧を降圧する降圧動作とを行う昇降圧回路において、
前記昇圧動作及び降圧動作を反復する反復手段と、
前記印加電圧が第１閾値未満である場合に、前記降圧動作による降圧を停止する第１停止手段と、
前記印加電圧が前記第１閾値よりも高い第２閾値以上である場合に、前記昇圧動作による昇圧を停止する第２停止手段と
を備えることを特徴とする昇降圧回路。
【請求項２】
前記第１停止手段は、前記降圧動作による前記印加電圧の下降幅をゼロに調整することによって前記降圧を停止し、
前記第２停止手段は、前記昇圧動作による前記印加電圧の上昇幅をゼロに調整することによって前記昇圧を停止するように構成してあること
を特徴とする請求項１に記載の昇降圧回路。
【請求項３】
一方の端子が前記端子対の一方の端子に接続されている第１スイッチと、
夫々の一方の端子が前記端子対の他方の端子に接続されている第２及び第３スイッチと、
一方の端子が第１及び第２スイッチ夫々の他方の端子に接続され、他方の端子が第３スイッチの他方の端子に接続されているコイルと、
一方の端子が前記コイルの他方の端子に接続されている第４スイッチと
を備え、
前記反復手段は、
前記第１及び第３スイッチ夫々がオンであり、かつ、前記第２及び第４スイッチ夫々がオフである第１状態から、前記第１及び第４スイッチ夫々がオンであり、かつ、前記第２及び第３スイッチ夫々がオフである第２状態に遷移させることによって前記昇圧動作を行い、
前記第２及び第４スイッチ夫々がオンであり、かつ、前記第１及び第３スイッチ夫々がオフである第３状態から、前記第２状態に遷移させることによって前記降圧動作を行うように構成してあること
を特徴とする請求項１又は請求項２に記載の昇降圧回路。
【請求項４】
前記第１停止手段は、前記第１、第２、第３及び第４スイッチが前記第３状態である期間をゼロにすることによって、前記降圧を停止し、
前記第２停止手段は、前記第１、第２、第３及び第４スイッチが前記第１状態である期間をゼロにすることによって、前記昇圧を停止するように構成してあること
を特徴とする請求項３に記載の昇降圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、端子対間に印加された印加電圧を昇圧する昇圧動作と、該印加電圧を降圧する降圧動作とを行う昇降圧回路に関する。
【背景技術】
【０００２】
バッテリによって入力端子対間に印加された印加電圧を昇圧する昇圧動作と、該印加電圧を降圧する降圧動作とを行い、昇圧動作によって昇圧した印加電圧、又は、降圧動作によって降圧した印加電圧を出力端子対から負荷に印加する昇降圧回路が提案されている（例えば、特許文献１）。
【０００３】
特許文献１に記載の昇降圧回路は、第１、第２、第３及び第４スイッチとコイルとを備えている。コイルの一方の端子には、第１及び第２スイッチ夫々の一方の端子が接続され、コイルの他方の端子には、第３及び第４スイッチ夫々の一方の端子が接続されている。
【０００４】
第１スイッチの他方の端子は入力端子対の一方の端子に接続し、第４スイッチの他方の端子は出力端子対の一方の端子に接続している。入力端子対の他方の端子は、第２及び第３スイッチ、並びに、出力端子対夫々の他方の端子に接続している。
【０００５】
特許文献１に記載の昇降圧回路は更に制御部を備え、制御部が第１、第２、第３及び第４スイッチ夫々をオン／オフしてコイルに流れる電流の量を調整することによって、コイルはエネルギーの蓄積及び放出を行う。これにより、制御部は、昇圧動作の反復、降圧動作の反復、並びに、昇圧動作及び降圧動作の反復を行っている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１９２３１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載の昇降圧回路では、第１、第２、第３及び第４スイッチをオン／オフするオン／オフパターンとして、昇圧動作を反復するオン／オフパターンと、降圧動作を反復するオン／オフパターンと、昇圧動作及び降圧動作を反復するオン／オフパターンとがある。
【０００８】
特許文献１に記載の昇降圧回路では、制御部は、これらのオン／オフパターンを入力端子対間に印加された電圧に応じて切替える必要がある。更には、制御部は、第１、第２、第３及び第４スイッチのオン／オフパターンを切替える場合、入力端子間の短絡を防止するために、一旦、第１、第２、第３及び第４スイッチ全てをオフにする必要があり、制御部による第１、第２、第３及び第４スイッチ夫々のオン／オフ制御は複雑である。このため、特許文献１に記載の昇降圧回路には、構成が複雑であり大型で製造費用がかかるという問題点がある。
【０００９】
本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、構成が簡単で小型で安価な昇降圧回路を提供することにある。
【課題を解決するための手段】
【００１０】
本発明に係る昇降圧回路は、端子対間に印加された印加電圧を昇圧する昇圧動作と該印加電圧を降圧する降圧動作とを行う昇降圧回路において、前記昇圧動作及び降圧動作を反復する反復手段と、前記印加電圧が第１閾値未満である場合に、前記降圧動作による降圧を停止する第１停止手段と、前記印加電圧が前記第１閾値よりも高い第２閾値以上である場合に、前記昇圧動作による昇圧を停止する第２停止手段とを備えることを特徴とする。
【００１１】
本発明にあっては、端子対間に印加された印加電圧を昇圧する昇圧動作と、該印加電圧を降圧する降圧動作とを反復する。
印加電圧が第１閾値未満である場合、降圧動作による降圧を停止する。従って、昇圧動作及び降圧動作は反復されているが、降圧動作によって印加電圧が降圧することはない。このため、回路がコイルと、夫々の一方の端子がコイルの一方の端子に接続してある複数のスイッチとを備えている場合、複数のスイッチ夫々のオン／オフパターンを、昇圧動作及び降圧動作を反復するオン／オフパターンから切替えることなく、印加電圧の昇圧のみを行うことが可能となる。
【００１２】
印加電圧が第１閾値よりも高い第２閾値以上である場合、昇圧動作による昇圧を停止する。従って、昇圧動作及び降圧動作は反復されているが、昇圧動作によって印加電圧が昇圧することはない。このため、回路がコイルと、夫々の一方の端子がコイルの一方の端子に接続してある複数のスイッチを備えている場合、複数のスイッチ夫々のオン／オフパターンを、昇圧動作及び降圧動作を反復するオン／オフパターンから切替えることなく、印加電圧の降圧のみを行うことが可能となる。
【００１３】
従って、オン／オフパターンを切替えることなく、印加電圧の昇圧のみ又は降圧のみを行うことができるので、回路の構成が簡単であり、回路は小型で安価である。
【００１４】
本発明に係る昇降圧回路は、前記第１停止手段は、前記降圧動作による前記印加電圧の下降幅をゼロに調整することによって前記降圧を停止し、前記第２停止手段は、前記昇圧動作による前記印加電圧の上昇幅をゼロに調整することによって前記昇圧を停止するように構成してあることを特徴とする。
【００１５】
本発明にあっては、反復している降圧動作による印加電圧の下降幅、及び、反復している昇圧動作による印加電圧の上昇幅を調整し、降圧動作による降圧を停止する場合には下降幅をゼロに調整し、昇圧動作による昇圧を停止する場合には、上昇幅をゼロに調整する。これにより、降圧動作による降圧、及び、昇圧動作による昇圧が容易に停止される。
【００１６】
本発明に係る昇降圧回路は、一方の端子が前記端子対の一方の端子に接続されている第１スイッチと、夫々の一方の端子が前記端子対の他方の端子に接続されている第２及び第３スイッチと、一方の端子が第１及び第２スイッチ夫々の他方の端子に接続され、他方の端子が第３スイッチの他方の端子に接続されているコイルと、一方の端子が前記コイルの他方の端子に接続されている第４スイッチとを備え、前記反復手段は、前記第１及び第３スイッチ夫々がオンであり、かつ、前記第２及び第４スイッチ夫々がオフである第１状態から、前記第１及び第４スイッチ夫々がオンであり、かつ、前記第２及び第３スイッチ夫々がオフである第２状態に遷移させることによって前記昇圧動作を行い、前記第２及び第４スイッチ夫々がオンであり、かつ、前記第１及び第３スイッチ夫々がオフである第３状態から、前記第２状態に遷移させることによって前記降圧動作を行うように構成してあることを特徴とする。
【００１７】
本発明にあっては、端子対の一方の端子は、第１スイッチの一方の端子が接続し、端子対の他方の端子は、第２及び第３スイッチ夫々の一方の端子が接続している。第１及び第２スイッチ夫々の他方の端子はコイルの一方の端子に接続し、第３スイッチの他方の端子、及び、第４スイッチの一方の端子夫々はコイルの他方の端子に接続している。
【００１８】
第３スイッチの一方の端子と第４スイッチの他方の端子との間に負荷が接続されている場合において、第１及び第３スイッチ夫々がオンであり、かつ、第２及び第４スイッチ夫々がオフである第１状態では、端子対間からコイルに電流が流れてエネルギーが蓄積される。第１状態から、第１及び第４スイッチ夫々がオンであり、かつ、第２及び第３スイッチ夫々がオフである第２状態に遷移した場合、印加電圧がコイルを介して負荷に印加し、コイルは、自身に流れる電流の量を維持するために印加電圧を昇圧する。以上のように第１、第２、第３及び第４スイッチが第１状態から第２状態に遷移することによって、昇圧動作が行われる。
【００１９】
同様に、第３スイッチの一方の端子と第４スイッチの他方の端子との間に負荷が接続されている場合において、第２及び第４スイッチ夫々がオンであり、かつ、第１及び第３スイッチ夫々がオフである第３状態では、コイルは、エネルギーの放出によって放電し、負荷を給電する。コイルが放電によってエネルギーを放出するにつれて印加電圧は降圧される。第３状態から第２状態に遷移した場合、端子対間に印加された印加電圧がコイルを介して負荷に印加され、かつ、コイルにエネルギーが蓄積される。以上のように、第３状態を第２状態に遷移することによって降圧動作が行われる。
【００２０】
本発明に係る昇降圧回路は、前記第１停止手段は、前記第１、第２、第３及び第４スイッチが前記第３状態である期間をゼロにすることによって、前記降圧を停止し、前記第２停止手段は、前記第１、第２、第３及び第４スイッチが前記第１状態である期間をゼロにすることによって、前記昇圧を停止するように構成してあることを特徴とする。
【００２１】
本発明にあっては、第１、第２、第３及び第４スイッチを第１、第２、第３及び第２状態の順に遷移させ、この遷移を繰り返すことによって昇圧動作及び降圧動作を反復している。
印加電圧が第１閾値未満である場合、第１、第２、第３及び第４スイッチが第３状態である期間をゼロにする。これにより、第１、第２、第３及び第４スイッチは、実質的に、第１状態から第２状態への遷移と、第２状態から第１状態への遷移とを繰り返し、第３スイッチの一方の端子と第４スイッチの他方の端子との間に負荷が接続されている場合、印加電圧の昇圧のみが行われ、降圧動作による降圧が停止される。
【００２２】
印加電圧が第２閾値以上である場合、第１、第２、第３及び第４スイッチが第１状態である期間をゼロにする。これにより、第１、第２、第３及び第４スイッチは、実質的に、第２状態から第３状態への遷移と、第３状態から第２状態への遷移とを繰り返し、第３スイッチの一方の端子と第４スイッチの他方の端子との間に負荷が接続されている場合、印加電圧の降圧のみが行われ、昇圧動作による昇圧が停止される。
【発明の効果】
【００２３】
本発明によれば、昇圧動作及び降圧動作を反復している状態で、降圧のみを行う場合に昇圧動作による昇圧を停止し、昇圧のみを行う場合に降圧動作による降圧を停止するので、構成が簡単で小型で安価な昇降圧回路を実現することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明に係る昇降圧回路の要部構成を示す回路図である。
【図２】印加電圧の昇圧及び降圧を交互に行う場合における昇降圧回路の動作を説明するための説明図である。
【図３】印加電圧の昇圧のみを行う場合における昇降圧回路の動作を説明するための説明図である。
【図４】印加電圧の降圧のみを行う場合における昇降圧回路の動作を説明するための説明図である。
【図５】印加電圧に対するデューティの変化を示すグラフである。
【発明を実施するための形態】
【００２５】
以下、本発明をその実施の形態を示す図面に基づいて詳述する。
図１は本発明に係る昇降圧回路の要部構成を示す回路図である。この昇降圧回路１は、車両に好適に搭載され、入力端子Ｔ１，Ｔ２及び出力端子Ｔ３，Ｔ４を備える。入力端子Ｔ１にはバッテリ２の正極端子が接続され、入力端子Ｔ２にはバッテリ２の負極端子が接続され、出力端子Ｔ３，Ｔ４間には負荷３が接続されている。
【００２６】
昇降圧回路１は、バッテリ２によって入力端子Ｔ１，Ｔ２間に印加された印加電圧Ｖａを昇圧する昇圧動作と、印加電圧Ｖａを降圧する降圧動作とを行う。入力端子Ｔ１，Ｔ２は端子対として機能する。
昇降圧回路１は、印加電圧Ｖａが閾値Ｖ１未満である場合、印加電圧Ｖａの昇圧のみを行い、昇圧した印加電圧Ｖａを出力端子Ｔ３，Ｔ４から負荷３に印加する。閾値Ｖ１は第１閾値に該当する。
【００２７】
昇降圧回路１は、印加電圧Ｖａが閾値Ｖ１よりも高い閾値Ｖ２以上である場合、印加電圧Ｖａの降圧のみを行い、降圧した印加電圧Ｖａを出力端子Ｔ３，Ｔ４から負荷３に印加する。閾値Ｖ２は第２閾値に該当する。
【００２８】
昇降圧回路１は、印加電圧Ｖａが閾値Ｖ１以上閾値Ｖ２未満である場合、印加電圧Ｖａの昇圧及び降圧を交互に行い、昇圧の上昇幅と降圧の下降幅とを調整することによって、印加電圧Ｖａを出力端子Ｔ３，Ｔ４から負荷３に印加すべき目標電圧Ｖｇに調整する。目標電圧Ｖｇは閾値Ｖ１以上閾値Ｖ２未満である。
閾値Ｖ１，Ｖ２夫々は、例えば１３ボルト及び１５ボルトであり、目標電圧Ｖｇは、例えば１４ボルトである。
【００２９】
昇降圧回路１は、入力端子Ｔ１，Ｔ２及び出力端子Ｔ３，Ｔ４の他に、Ｎチャネル型のＦＥＴ１１，１２，１３，１４、反転器１５，１６、制御部１７、コイルＬ１及びコンデンサＣ１を備えている。
【００３０】
入力端子Ｔ１は、第１スイッチとして機能するＦＥＴ１１のドレインに接続されている。入力端子Ｔ２は、第２スイッチとして機能するＦＥＴ１２、及び、第３スイッチとして機能するＦＥＴ１３夫々のソースと、コンデンサＣ１の一方の端子と、出力端子Ｔ４とに接続されている。
【００３１】
ＦＥＴ１１のソース、及び、ＦＥＴ１２のドレイン夫々は、コイルＬ１の一方の端子に接続され、コイルＬ１の他方の端子は、ＦＥＴ１３のドレインと、第４スイッチとして機能するＦＥＴ１４のソースとに接続されている。ＦＥＴ１４のドレインは、コンデンサＣ１の他方の端子と、出力端子Ｔ３とに接続されている。
【００３２】
ＦＥＴ１２，１４夫々のゲートは、反転器１５，１６の出力端子に接続されている。ＦＥＴ１１のゲートは反転器１５の入力端子と制御部１７とに接続されており、ＦＥＴ１３のゲートは反転器１６の入力端子と制御部１７とに接続されている。制御部１７は入力端子Ｔ１，Ｔ２夫々にも接続されている。
【００３３】
ＦＥＴ１１，１２，１３，１４夫々においては、ゲートに所定電圧以上の電圧が印加された場合、ドレイン及びソース間に電流が流れ、スイッチとしてオンとなり、ゲートに印加されている電圧が所定電圧未満である場合、ドレイン及びソース間に電流が流れず、スイッチとしてオフとなる。
【００３４】
ＦＥＴ１１，１２，１３，１４夫々のゲートには、Ｈｉｇｈ及びＬｏｗの２値で構成されるＰＷＭ（Pulse Width Modulation）信号が制御部１７から印加される。ＦＥＴ１１，１２，１３，１４夫々は、ゲートに印加されたＰＷＭ信号がＨｉｇｈである場合にゲートに所定電圧以上の電圧が印加されてオンとなり、ゲートに印加されたＰＷＭ信号がＬｏｗである場合にゲートに印加されている電圧が所定電圧未満となってオフとなる。ＦＥＴ１２，１４夫々のゲートには、反転器１５，１６を介してＰＷＭ信号が制御部１７から印加される。 
従って、ＦＥＴ１１，１２，１３，１４夫々のオン／オフは制御部１７によって制御される。
【００３５】
反転器１５の入力端子には、制御部１７がＦＥＴ１１のゲートに印加するＰＷＭ信号が入力され、反転器１５は、入力端子に入力されたＰＷＭ信号のＨｉｇｈ及びＬｏｗを反転したＰＷＭ信号を出力端子からＦＥＴ１２のゲートに印加する。
【００３６】
このため、ＦＥＴ１１のゲートに印加されたＰＷＭ信号がＨｉｇｈである場合、ＦＥＴ１２のゲートに印加されたＰＷＭ信号はＬｏｗであり、ＦＥＴ１１のゲートに印加されたＰＷＭ信号がＬｏｗである場合、ＦＥＴ１２のゲートに印加されたＰＷＭ信号はＨｉｇｈである。従って、ＦＥＴ１１がオンである場合にＦＥＴ１２はオフであり、ＦＥＴ１１がオフである場合にＦＥＴ１２はオンである。
【００３７】
同様に、反転器１６の入力端子には、制御部１７がＦＥＴ１３のゲートに印加するＰＷＭ信号が入力され、反転器１６は、入力端子に入力されたＰＷＭ信号のＨｉｇｈ及びＬｏｗを反転したＰＷＭ信号を出力端子からＦＥＴ１４のゲートに印加する。
【００３８】
このため、ＦＥＴ１３のゲートに印加されたＰＷＭ信号がＨｉｇｈである場合、ＦＥＴ１４のゲートに印加されたＰＷＭ信号はＬｏｗであり、ＦＥＴ１３のゲートに印加されたＰＷＭ信号がＬｏｗである場合、ＦＥＴ１４のゲートに印加されたＰＷＭ信号はＨｉｇｈである。従って、ＦＥＴ１３がオンである場合にＦＥＴ１４はオフであり、ＦＥＴ１３がオフである場合にＦＥＴ１４はオンである。
【００３９】
コイルＬ１には、ＦＥＴ１１，１２，１３，１４夫々のオン／オフによって、電流が流れ、コイルＬ１は、エネルギーの蓄積と、エネルギーの放出による放電とを行う。
コンデンサＣ１は、ＦＥＴ１３のソースを基準としてＦＥＴ１４のドレインから出力された電圧を平滑化し、平滑化した電圧を出力端子Ｔ３，Ｔ４から負荷３に印加する。
【００４０】
制御部１７は、ＰＷＭ信号をＦＥＴ１１，１３夫々のゲートに印加し、ＦＥＴ１１，１３夫々のゲートに印加するＰＷＭ信号を反転器１５，１６の入力端子に入力することによって、ＦＥＴ１１，１２，１３，１４夫々をオン／オフする。
【００４１】
制御部１７は、ＦＥＴ１１，１３夫々がオンであり、かつ、ＦＥＴ１２，１４夫々がオフである第１状態と、ＦＥＴ１１，１４夫々がオンであり、かつ、ＦＥＴ１２，１３夫々がオフである第２状態と、ＦＥＴ１２，１４夫々がオンであり、かつ、ＦＥＴ１１，１３夫々がオフである第３状態とを作り出す。
【００４２】
制御部１７は、ＦＥＴ１１，１２，１３，１４を第１状態、第２状態、第３状態及び第２状態の順に遷移させ、この遷移を繰り返し、ＦＥＴ１１，１２，１３，１４が第１状態である期間、及び、ＦＥＴ１１，１２，１３，１４が第３状態である期間夫々の長さを調整する。
【００４３】
制御部１７がＦＥＴ１１，１２，１３，１４を第１状態から第２状態に遷移させることによって、昇降圧回路１では印加電圧Ｖａを昇圧する昇圧動作が行われる。
【００４４】
ＦＥＴ１１，１２，１３，１４が第１状態である場合、電流は、バッテリ２の正極端子から入力端子Ｔ１、ＦＥＴ１１、コイルＬ１、ＦＥＴ１３及び入力端子Ｔ２の順に流れてバッテリ２の負極端子に戻る。ＦＥＴ１１，１２，１３，１４が第１状態である間、コイルＬ１に流れる電流は多量であり、コイルＬ１にエネルギーが蓄積される。
【００４５】
ＦＥＴ１１，１２，１３，１４が第１状態から第２状態に遷移した場合、電流は、バッテリ２の正極端子から入力端子Ｔ１、ＦＥＴ１１、コイルＬ１、ＦＥＴ１４、出力端子Ｔ３、負荷３、出力端子Ｔ４及び入力端子Ｔ２の順に流れてバッテリ２の負極端子に戻る。
【００４６】
ＦＥＴ１１，１２，１３，１４が第１状態から第２状態に遷移したことによって、電流はコイルＬ１だけではなく負荷３にも流れるため、コイルＬ１に流れる電流の量は減少する。コイルＬ１は、自身に流れる電流の量を維持すべく印加電圧Ｖａを昇圧し、昇圧した印加電圧ＶａはコンデンサＣ１によって平滑化されて出力端子Ｔ３，Ｔ４から負荷に印加される。
【００４７】
昇圧動作において、印加電圧Ｖａの上昇幅は、ＦＥＴ１１，１２，１３，１４が第１状態である期間が長い程大きく、該期間が短い程小さい。ＦＥＴ１１，１２，１３，１４が第１状態である期間がゼロである場合、印加電圧Ｖａの上昇幅はゼロである。
【００４８】
制御部１７がＦＥＴ１１，１２，１３，１４を第３状態から第２状態に遷移させることによって、昇降圧回路１では印加電圧Ｖａを降圧する降圧動作が行われる。
【００４９】
ＦＥＴ１１，１２，１３，１４が第３状態である場合、電流は、コイルＬ１からＦＥＴ１４、出力端子Ｔ３、負荷３、出力端子Ｔ４及びＦＥＴ１２の順に流れてコイルＬ１に戻る。ＦＥＴ１１，１２，１３，１４が第３状態である間、コイルＬ１は放電し、蓄積してあるエネルギーが徐々に減少し、コイルＬ１のエネルギーが減少するにつれて出力端子Ｔ３，Ｔ４間に印加される電圧は低下する。これにより、入力端子Ｔ１，Ｔ２間に印加された印加電圧Ｖａは降圧される。降圧された印加電圧ＶａはコンデンサＣ１によって平滑化されて出力端子Ｔ３，Ｔ４から負荷３に印加される。
【００５０】
ＦＥＴ１１，１２，１３，１４が第３状態から第２状態に遷移した場合、電流は、バッテリ２の正極端子から入力端子Ｔ１、ＦＥＴ１１、コイルＬ１、ＦＥＴ１４、出力端子Ｔ３、負荷３、出力端子Ｔ４及び入力端子Ｔ２の順に流れてバッテリ２の負極端子に戻る。これにより、バッテリ２によって入力端子Ｔ１，Ｔ２間に印加された印加電圧ＶａがコイルＬ１を介して、コンデンサＣ１の両端子間に印加され、コンデンサＣ１によって平滑化された印加電圧Ｖａは出力端子Ｔ３，Ｔ４から負荷３に印加される。また、ＦＥＴ１１，１２，１３，１４が第２状態である間、コイルＬ１にはエネルギーが蓄積される。
【００５１】
降圧動作において、印加電圧Ｖａの下降幅は、ＦＥＴ１１，１２，１３，１４が第３状態である期間が長い程大きく、該期間が短い程小さい。ＦＥＴ１１，１２，１３，１４が第１状態である期間がゼロである場合、印加電圧Ｖａの下降幅はゼロである。
【００５２】
制御部１７は、ＦＥＴ１１，１２，１３，１４を第１状態、第２状態、第３状態及び第２状態の順に遷移させてこの遷移を繰り返すことによって、昇圧動作及び降圧動作を反復する。制御部１７は反復手段として機能する。
【００５３】
昇圧動作及び降圧動作によって昇圧又は降圧が行われてコンデンサＣ１の両端子間に印加された印加電圧Ｖａは、コンデンサＣ１によって平滑化され、平滑化された電圧は、出力端子Ｔ３，Ｔ４から負荷３に印加される。
【００５４】
制御部１７は、入力端子Ｔ１，Ｔ２間に印加された印加電圧Ｖａを検出する。制御部１７は、印加電圧Ｖａが閾値Ｖ１以上閾値Ｖ２未満である場合、印加電圧Ｖａの昇圧及び降圧を交互に行い、印加電圧Ｖａが閾値Ｖ１未満である場合に印加電圧Ｖａの昇圧のみを行い、印加電圧Ｖａが閾値Ｖ２以上である場合に印加電圧Ｖａの降圧のみを行う。
【００５５】
図２は、印加電圧Ｖａの昇圧及び降圧を交互に行う場合における昇降圧回路１の動作を説明するための説明図である。図２には、ＦＥＴ１１，１２，１３，１４夫々のゲートに印加されるＰＷＭ信号の波形が示されている。図２では、Ｈｉｇｈを「Ｈ」で、Ｌｏｗを「Ｌ」で示している。
【００５６】
前述したように、ＦＥＴ１１，１２，１３，１４夫々は、ゲートに印加されているＰＷＭ信号がＨｉｇｈである場合にオンであり、ゲートに印加されているＰＷＭ信号がＬｏｗである場合にオフである。
【００５７】
図２に示すように、制御部１７は、ＦＥＴ１１，１２，１３，１４夫々のゲートに、周期が同じＰＷＭ信号を印加する。更に、制御部１７は、ＦＥＴ１１のゲートに印加されるＰＷＭ信号がＨｉｇｈである期間に、ＦＥＴ１３のゲートに印加されるＰＷＭ信号がＨｉｇｈである期間が含まれるように、ＦＥＴ１１，１３夫々のゲートに印加されるＰＷＭ信号のタイミングを調整している。
【００５８】
ＦＥＴ１２，１４夫々のゲートに印加されるＰＷＭ信号は、前述したように、ＦＥＴ１１，１３夫々のゲートに印加されるＰＷＭ信号のＨｉｇｈ及びＬｏｗを反転したＰＷＭ信号である。
【００５９】
制御部１７は、以上のように、ＰＷＭ信号をＦＥＴ１１，１２，１３，１４夫々のゲートに印加することによって、ＦＥＴ１１，１２，１３，１４を第１状態、第２状態、第３状態及び第２状態の順に遷移させ、この遷移を繰り返す。これにより、昇降圧回路１では、昇圧動作及び降圧動作が反復している。
図２では、ＦＥＴ１１，１２，１３，１４は、左から第２状態、第３状態、第２状態及び第１状態の順に遷移し、この遷移を繰り返している。
【００６０】
図２に示すように、ＦＥＴ１１のゲートに印加されるＰＷＭ信号がＬｏｗである期間は、ＦＥＴ１１，１２，１３，１４が第３状態である期間に相当し、ＦＥＴ１３のゲートに印加されるＰＷＭ信号がＨｉｇｈである期間は、ＦＥＴ１１，１２，１３，１４が第１状態である期間に相当する。
【００６１】
制御部１７は、１周期中に、ＦＥＴ１１，１３夫々のゲートに印加されるＰＷＭ信号がＨｉｇｈである期間の割合であるデューティＤ１，Ｄ２夫々を調整する。１からデューティＤ１を引いた値（１−Ｄ１）が大きい程、ＦＥＴ１１のゲートに印加されるＰＷＭ信号がＬｏｗである期間が長い。また、デューティＤ２が大きい程、ＦＥＴ１３のゲートに印加されるＰＷＭ信号がＨｉｇｈである期間が長い。
ただし、デューティＤ１，Ｄ２夫々はゼロ以上１以下の値である。
【００６２】
制御部１７は、印加電圧Ｖａが閾値Ｖ１以上閾値Ｖ２未満である場合において、印加電圧Ｖａが目標電圧Ｖｇ未満であるとき、デューティＤ２を（１−Ｄ１）よりも大きくすることによって、昇圧動作による印加電圧Ｖａの上昇幅を降圧動作による印加電圧Ｖａの下降幅よりも大きくする。
【００６３】
更に、制御部１７は、印加電圧Ｖａが閾値Ｖ１以上閾値Ｖ２未満である場合において、印加電圧Ｖａが目標電圧Ｖｇ以上であるとき、（１−Ｄ１）をデューティＤ２よりも大きくすることによって、降圧動作による印加電圧Ｖａの下降幅を昇圧動作による印加電圧Ｖａの上昇幅よりも大きくする。
制御部１７は以上のようにデューティＤ１，Ｄ２を調整することによって、コンデンサＣ１によって平滑化されて出力端子Ｔ１，Ｔ２から負荷に印加される電圧は目標電圧Ｖｇに近づく。
【００６４】
図３は、印加電圧Ｖａの昇圧のみを行う場合における昇降圧回路１の動作を説明するための説明図である。図３においても、図２と同様に、ＦＥＴ１１，１２，１３，１４夫々に印加されるＰＷＭ信号の波形が示されており、Ｈｉｇｈが「Ｈ」で、Ｌｏｗが「Ｌ」で示されている。
【００６５】
図３に示すように、制御部１７は、印加電圧Ｖａが閾値Ｖ１未満である場合、ＦＥＴ１１，１２，１３，１４を第１状態、第２状態、第３状態及び第２状態の順に遷移させながら、デューティＤ１を１に、即ち、（１−Ｄ１）をゼロに調整し、ＦＥＴ１１，１２，１３，１４が第３状態である期間をゼロにする。
【００６６】
前述したように、ＦＥＴ１１，１２，１３，１４が第３状態である期間がゼロである場合、降圧動作による印加電圧Ｖａの下降幅はゼロになる。従って、制御部１７は、ＦＥＴ１１，１２，１３，１４が第３状態である期間をゼロにすることによって、降圧動作による印加電圧Ｖａの下降幅をゼロに調整する。
【００６７】
ＦＥＴ１１，１２，１３，１４が第３状態である期間をゼロにした場合、ＦＥＴ１１，１２，１３，１４は、実質的に、第１状態から第２状態への遷移と、第２状態から第１状態への遷移とを繰り返す。このため、降圧動作による降圧が停止され、昇圧動作による印加電圧Ｖａの昇圧のみが行われる。
制御部１７は、以上のように、印加電圧Ｖａが閾値Ｖ１未満である場合、降圧動作による降圧を停止し、第１停止手段としても機能する。
【００６８】
前述したように、印加電圧Ｖａが閾値Ｖ１未満である場合、ＦＥＴ１１，１２，１３，１４は、実質的に第１状態及び第２状態を交互に繰り返す。ＦＥＴ１１のソースからＦＥＴ１４のソースへの方向にコイルＬ１に流れる電流の量は、ＦＥＴ１１，１２，１３，１４が第１状態である間、急速に増加し、コイルＬ１にエネルギーが蓄積される。
【００６９】
制御部１７がＦＥＴ１１，１２，１３，１４を第１状態から第２状態に遷移させた場合、前述したように、コイルＬ１は、自身に流れる電流の量を維持すべく、印加電圧Ｖａを昇圧し、その後、エネルギーの放出と共に、コイルＬ１に流れる電流の量が徐々に減少する。
以上のように、印加電圧Ｖａが閾値Ｖ１未満である場合、コイルＬ１に流れる電流の量は、急速な増加とゆっくりとした減少とを繰り返す。
【００７０】
なお、印加電圧Ｖａの昇圧のみを行う場合に制御部１７がＦＥＴ１１，１２，１３，１４夫々のゲートに印加するＰＷＭ信号と、印加電圧Ｖａの昇圧及び降圧を交互に行う場合に制御部１７がＦＥＴ１１，１２，１３，１４夫々のゲートに印加するＰＷＭ信号とでは、デューティＤ１，Ｄ２が異なる。
【００７１】
印加電圧Ｖａが昇圧のみを行う場合に制御部１７がＦＥＴ１１，１２，１３，１４夫々のゲートに印加するＰＷＭ信号の他の特徴は、印加電圧Ｖａの昇圧及び降圧を交互に行う場合に制御部１７がＦＥＴ１１，１２，１３，１４夫々のゲートに印加するＰＷＭ信号と同様である。
【００７２】
図４は、印加電圧Ｖａの降圧のみを行う場合における昇降圧回路１の動作を説明するための説明図である。図４においても、図２及び図３と同様に、ＦＥＴ１１，１２，１３，１４夫々に印加されるＰＷＭ信号の波形が示されており、Ｈｉｇｈが「Ｈ」で、Ｌｏｗが「Ｌ」で示されている。
【００７３】
図４に示すように、制御部１７は、印加電圧Ｖａが閾値Ｖ２以上である場合、ＦＥＴ１１，１２，１３，１４を第１状態、第２状態、第３状態及び第２状態の順に遷移させながら、デューティＤ２をゼロに調整し、ＦＥＴ１１，１２，１３，１４が第１状態である期間をゼロにする。
【００７４】
前述したように、ＦＥＴ１１，１２，１３，１４が第１状態である期間がゼロである場合、昇圧動作による印加電圧Ｖａの上昇幅はゼロになる。従って、制御部１７は、ＦＥＴ１１，１２，１３，１４が第１状態である期間をゼロにすることによって、昇圧動作による印加電圧Ｖａの上昇幅をゼロに調整する。
【００７５】
ＦＥＴ１１，１２，１３，１４が第１状態である期間をゼロにした場合、ＦＥＴ１１，１２，１３，１４は、実質的に、第２状態から第３状態への遷移と、第３状態から第２状態への遷移とを繰り返す。このため、昇圧動作による昇圧が停止され、降圧動作による印加電圧Ｖａの降圧のみが行われる。
制御部１７は、以上のように、印加電圧Ｖａが閾値Ｖ２以上である場合、昇圧動作による昇圧を停止し、第２停止手段としても機能する。
【００７６】
制御部１７は、降圧動作による降圧を停止する場合には印加電圧Ｖａの下降幅をゼロに調整し、昇圧動作による昇圧を停止する場合には、印加電圧Ｖａの上昇幅をゼロに調整するので、降圧動作による降圧、及び、昇圧動作による昇圧を容易に停止することができる。
【００７７】
前述したように、印加電圧Ｖａが閾値Ｖ２以上である場合、ＦＥＴ１１，１２，１３，１４は、実質的に第３状態及び第２状態を交互に繰り返す。ＦＥＴ１１，１２，１３，１４が第２状態である場合、バッテリ２がコイルＬ１を介して負荷３に給電し、ＦＥＴ１１のソースからＦＥＴ１４のソースへの方向にコイルＬ１に流れる電流の量は増加する。ここで、コイルＬ１は、自身に急速に電流が流れないように作用するため、コイルＬ１に流れる電流の量は徐々に増加する。
【００７８】
制御部１７がＦＥＴ１１，１２，１３，１４を第２状態から第３状態に遷移させた場合、負荷３はコイルＬ１によるエネルギーの放出のみによって給電され、コイルＬ１に流れる電流の量は急速に減少する。
以上のように、印加電圧Ｖａが閾値Ｖ２以上である場合、コイルＬ１に流れる電流の量は、ゆっくりとした増加と急速な減少とを繰り返す。
【００７９】
なお、印加電圧Ｖａの降圧のみを行う場合に制御部１７がＦＥＴ１１，１２，１３，１４夫々のゲートに印加するＰＷＭ信号と、印加電圧Ｖａの昇圧及び降圧を交互に行う場合に制御部１７がＦＥＴ１１，１２，１３，１４夫々のゲートに印加するＰＷＭ信号とでは、デューティＤ１，Ｄ２が異なる。
【００８０】
印加電圧Ｖａが降圧のみを行う場合に制御部１７がＦＥＴ１１，１２，１３，１４夫々のゲートに印加するＰＷＭ信号の他の特徴は、印加電圧Ｖａの昇圧及び降圧を交互に行う場合に制御部１７がＦＥＴ１１，１２，１３，１４夫々のゲートに印加するＰＷＭ信号と同様である。
【００８１】
図５は、印加電圧Ｖａに対するデューティＤ１，Ｄ２の変化を示すグラフである。図５では、印加電圧Ｖａに対するデューティＤ１の変化が太線で示され、印加電圧Ｖａに対するデューティＤ２の変化が細線で示されている。
【００８２】
制御部１７は、印加電圧Ｖａが閾値Ｖ１以上閾値Ｖ２未満である場合、図５に示すように、デューティＤ１，Ｄ２夫々は、ゼロを超えており、１未満である。デューティＤ１がゼロを超えており１未満である場合、１からデューティＤ１を引いた値（１−Ｄ１）もゼロを超えており、１未満である。
【００８３】
従って、印加電圧Ｖａが閾値Ｖ１以上閾値Ｖ２未満である場合、ＦＥＴ１１，１２，１３，１４が第１状態である期間、及び、ＦＥＴ１１，１２，１３，１４が第３状態である期間がゼロではなく、昇降圧回路１では昇圧動作による昇圧と降圧動作による降圧とが交互に行われる。前述したように、制御部１７は、デューティＤ１，Ｄ２を調整することによって、出力端子Ｔ３，Ｔ４から負荷に印加される電圧を目標電圧Ｖｇに近づける。
【００８４】
制御部１７は、印加電圧Ｖａが閾値Ｖ１未満である場合、デューティＤ１を１に、即ち、１からデューティＤ１を引いた値（１−Ｄ１）をゼロに調整することによって、ＦＥＴ１１，１２，１３，１４が第３状態である期間をゼロにする。これにより、昇降圧回路１では、昇圧動作による昇圧のみが行われる。
【００８５】
制御部１７は、印加電圧Ｖａが閾値Ｖ１未満である場合、印加電圧Ｖａと閾値Ｖ１との差の大小に応じて、デューティＤ２を大小に、即ち、ＦＥＴ１１，１２，１３，１４が第１状態である期間を長短に調整する。これにより、印加電圧Ｖａが目標電圧Ｖｇに近い適切な電圧に昇圧される。
【００８６】
制御部１７は、印加電圧Ｖａが閾値Ｖ２以上である場合、デューティＤ２をゼロに調整することによって、ＦＥＴ１１，１２，１３，１４が第１状態である期間をゼロにする。これにより、昇降圧回路１では、降圧動作による降圧のみが行われる。
【００８７】
制御部１７は、印加電圧Ｖａが閾値Ｖ２以上である場合、印加電圧Ｖａと閾値Ｖ２との差に応じて、デューティＤ１を大小に、即ち、ＦＥＴ１１，１２，１３，１４が第３状態である期間を短長に調整する。これにより、印加電圧Ｖａが目標電圧Ｖｇに近い適切な電圧に降圧される。
【００８８】
以上のように構成された昇降圧回路１では、制御部１７は、常時、ＦＥＴ１１，１２，１３，１４を第１状態、第２状態、第３状態及び第２状態を順に遷移させて、この遷移を繰り返して昇圧動作及び降圧動作を反復している。
【００８９】
制御部１７は、印加電圧Ｖａが閾値Ｖ１未満である場合、昇圧動作及び降圧動作を反復している状態で、デューティＤ１を１に調整してＦＥＴ１１，１２，１３，１４が第３状態である期間をゼロにして降圧動作を停止する。
このため、制御部１７は、ＦＥＴ１１，１２，１３，１４夫々について、昇圧動作及び降圧動作を反復するオン／オフパターンを切替えることなく、印加電圧の昇圧のみを行うことができる。
【００９０】
制御部１７は、印加電圧Ｖａが閾値Ｖ２以上である場合、昇圧動作及び降圧動作を反復している状態で、デューティＤ２をゼロに調整してＦＥＴ１１，１２，１３，１４が第１状態である期間をゼロにして昇圧動作を停止する。
このため、制御部１７は、ＦＥＴ１１，１２，１３，１４夫々について、昇圧動作及び降圧動作を反復するオン／オフパターンを切替えることなく、印加電圧の降圧のみを行うことができる。
【００９１】
従って、制御部１７は、ＦＥＴ１１，１２，１３，１４夫々のオン／オフパターンを切替えることなく、印加電圧Ｖａの昇圧のみ又は降圧のみを行うことが可能となるので、昇降圧回路１の構成は簡単であり、昇降圧回路１は小型で安価である。また、制御部１７はＦＥＴ１１，１２，１３，１４夫々のオン／オフパターンを切替えないため、制御部１７によるＦＥＴ１１，１２，１３，１４夫々のスイッチング回数が少ない。
【００９２】
また、制御部１７は、ＦＥＴ１１，１２，１３，１４夫々のオン／オフパターンを切替えることなく、昇圧のみの反復、昇圧及び降圧の反復、並びに降圧のみの反復夫々を滑らかに切替えることが可能となるため、コイルＬ１に流れる電流のリップルが低く、昇降圧回路１内での電力の損失が小さい。
【００９３】
なお、制御部１７が降圧動作による降圧を停止する方法は、ＦＥＴ１１，１２，１３，１４が第３状態である期間をゼロにする方法、及び、降圧動作による印加電圧Ｖａの下降幅をゼロに調整する方法に限定されない。昇圧動作及び降圧動作を反復するＦＥＴ１１，１２，１３，１４夫々のオン／オフパターンを切替えることなく、降圧動作による降圧を停止することができればよい。
【００９４】
また、制御部１７が昇圧動作による昇圧を停止する方法は、ＦＥＴ１１，１２，１３，１４が第１状態である期間をゼロにする方法、及び、降圧動作による印加電圧Ｖａの上昇幅をゼロに調整する方法に限定されない。昇圧動作及び降圧動作を反復するＦＥＴ１１，１２，１３，１４夫々のオン／オフパターンを切替えることなく、昇圧動作による昇圧を停止することができればよい。
【００９５】
また、入力端子Ｔ１，Ｔ２間に印加された印加電圧Ｖａを昇圧する昇圧動作と、印加電圧Ｖａを降圧する降圧動作とを行う回路は、コイルＬ１の一方の端子にＦＥＴ１１のソースとＦＥＴ１２のドレインとを接続し、コイル１の他方の端子にＦＥＴ１３のドレインとＦＥＴ１４のソースとを接続した回路に限定されない。
【００９６】
例えば、ＦＥＴ１２の代わりに、カソードがコイルＬ１の一方の端子に接続し、アノードが入力端子Ｔ２、出力端子Ｔ４及びＦＥＴ１３のソースに接続するダイオードを用い、ＦＥＴ１４の代わりに、カソードが出力端子Ｔ３とコンデンサＣ１の他方の端子に接続し、アノードがコイルＬ１の他方の端子に接続されるダイオードを用いてもよい。
【００９７】
ＦＥＴ１１，１２，１３，１４夫々は、Ｎチャネル型に限定されず、Ｐチャネル型でもよい。また、昇降圧回路１において、ＦＥＴ１１，１２，１３，１４の代わりに他の半導体スイッチ、例えばバイポーラトランジスタを用いてもよい。
【００９８】
開示された実施の形態は、全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上述の説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。
【符号の説明】
【００９９】
１  昇降圧回路
１１，１２，１３，１４  ＦＥＴ
１７  制御部
Ｌ１  コイル
Ｔ１，Ｔ２  入力端子
Ｔ３，Ｔ４  出力端子
Ｖａ  印加電圧
Ｖ１，Ｖ２  閾値
【図１】
2014131441.tif 000003
【図２】
2014131441.tif 000004
【図３】
2014131441.tif 000005
【図４】
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【図５】
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