(57)【要約】【課題】半導体集積回路のセル構造において、セルの１対の角（隅）にだけ電源端子を持ち、そのセル構造のセルに対して電源供給（給電）できるように、各セルを反転又は回転により隣接させて配置する。【解決手段】例えば、半導体集積回路のセル構造において、第１の電源電圧の供給用の第１の電源端子と、第２の電源電圧の供給用の第２の電源端子と、第１の電源端子に接続された第１のウェル領域と、第２の電源端子に接続された第２のウェル領域とを具備する半導体装置を作成する。第１の電源端子は、矩形のセルの第１の角に配置されている。第２の電源端子は、第１の角とセルの対角線上で向かい合う第２の角に配置されている。【選択図】図１
2014120585.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路のセル構造において、
第１の電源電圧の供給用の第１の電源端子と、
第２の電源電圧の供給用の第２の電源端子と、
前記第１の電源端子に接続された第１のウェル領域と、
前記第２の電源端子に接続された第２のウェル領域と
を具備し、
前記第１の電源端子は、矩形のセルの第１の角に配置され、
前記第２の電源端子は、前記第１の角と前記セルの対角線上で向かい合う第２の角に配置されている
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１のウェル領域は、矩形であり、縦辺と横辺とのうち、一方の辺が前記セルの幅であり、他方の辺が、少なくとも前記第１の電源端子の幅で、最大でも前記セルの幅から前記第２の電源端子の幅を除いた幅である
半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
複数の前記セルの各々を接続する際に、前記各セルの前記第１の電源端子同士又は前記第２の電源端子同士を隣接させた場合、前記各セルの前記第１のウェル領域同士又は前記第２のウェル領域同士が隣接する
半導体装置。
【請求項４】
半導体集積回路のセル構造のレイアウト設計において、
第１の電源電圧の供給用の第１の電源端子に接続される第１のウェル領域を設けることと、
第２の電源電圧の供給用の第２の電源端子に接続される第２のウェル領域を設けることと、
前記第１の電源端子を矩形のセルの第１の角に設けることと、
前記第２の電源端子を前記第１の角と前記セルの対角線上で向かい合う第２の角に設けることと
を含む
半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法であって、
前記第１のウェル領域を矩形にすることと、
前記第１のウェル領域の縦辺と横辺とのうち、一方の辺が前記セルの幅とし、他方の辺を、少なくとも前記第１の電源端子の幅で、最大でも前記セルの幅から前記第２の電源端子の幅を除いた幅とすることと
を更に含む
半導体装置の製造方法。
【請求項６】
請求項４又は５に記載の半導体装置の製造方法であって、
複数の前記セルの各々を接続する際に、前記各セルの前記第１の電源端子同士又は前記第２の電源端子同士を隣接させて、前記各セルの前記第１のウェル領域同士又は前記第２のウェル領域同士を隣接させること
を更に含む
半導体装置の製造方法。
【請求項７】
半導体集積回路のセル構造のレイアウト設計において、
第１の電源電圧の供給用の第１の電源端子に接続される第１のウェル領域を設けるステップと、
第２の電源電圧の供給用の第２の電源端子に接続される第２のウェル領域を設けるステップと、
前記第１の電源端子を矩形のセルの第１の角に設けるステップと、
前記第２の電源端子を前記第１の角と前記セルの対角線上で向かい合う第２の角に設けるステップと
を計算機に実行させるための
プログラム。
【請求項８】
請求項７に記載のプログラムであって、
前記第１のウェル領域を矩形にするステップと、
前記第１のウェル領域の縦辺と横辺とのうち、一方の辺が前記セルの幅とし、他方の辺を、少なくとも前記第１の電源端子の幅で、最大でも前記セルの幅から前記第２の電源端子の幅を除いた幅とするステップと
を更に計算機に実行させるための
プログラム。
【請求項９】
請求項７又は８に記載のプログラムであって、
複数の前記セルの各々を接続する際に、前記各セルの前記第１の電源端子同士又は前記第２の電源端子同士を隣接させて、前記各セルの前記第１のウェル領域同士又は前記第２のウェル領域同士を隣接させるステップ
を更に計算機に実行させるための
プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば半導体集積回路のセル構造及びレイアウト設計方法に関する。
【背景技術】
【０００２】
一般的に半導体集積回路のレイアウト設計では、設計容易化のために、最下位配線層を使用して、セル内配線と、チップ内のＲＯＷに予め電源配線を構築している。
【０００３】
現在ではコスト削減のため、チップサイズの縮小と使用配線層の抑制が求められている。このため、最下位配線層を信号配線として使える要求が高まっている。
【０００４】
また、セルサイズの縮小化に伴い、１つのセルのウェル（Ｗｅｌｌ）面積が小さくなるため、ウェル電位の不安定になりラッチアップ等の不具合が発生しやすくなる。このため、各セルのウェルを共通化させ、ウェル面積を大きく取り、ウェル電位を安定化することが望まれている。
【０００５】
［公知技術の説明］
当該技術分野における公知技術として、特許文献１（特許第２６７５６５９号公報）に集積回路のセルレイアウト方法が開示されている。この公知技術では、所定の回路機能を有する基本セルを複数個配設して機能ブロックを構成するセルレイアウト方法において、信号端子及び電源端子（電源ＰＩＮ）のみを有し、電源配線を持たない基本セルを任意の方向に回転して、信号端子及び電源端子を接続すべき他の基本セルの信号端子及び電源端子と最短の距離となるように配設する。この後、各基本セルの上方に配設される複数の配線層によって、信号端子相互間及び電源端子相互間を接続する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第２６７５６５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記公知技術（特許第２６７５６５９号）の第１図は、公知技術のセル配列を示すものである。同一形状のセルには、同一符号を付す。なお、当該公知技術の図中において付された符号は、本発明の説明には関係なく、当該公知技術の説明にのみ用いられるものである。第１図において、図中のセル１２ａ〜１２ｅは、セル列１３ａを構成する。また、セル１２ｆ〜１２ｊは、セル列１３ｂを構成する。セル列１３ａについては、セル１２ａ〜１２ｅの各々の位置及び配列方向は同一である。セル列１３ｂについては、セル１２ｆ〜１２ｊは、セル１２ａ〜１２ｅに対して、互いに１対１で接続する形態で配置されている。しかも、セル１２ｇは、セル１２ａ、セル１２ｂ、セル１２ｃの相互間に配置されている。セル１２ｉは、セル１２ｃ、セル１２ｄ、セル１２ｅの相互間に配置されている。更に、セル１２ｆ、セル１２ｈは、時計方向に９０度回転された状態で配置されている。同様に、セル列１３ｃは、セル列１３ｂに接続する形態で配置されている。しかも、セル１２ｌは、セル１２ｆ、セル１２ｇ、セル１２ｍの相互間に配置されている。更に、セル１２ｍは、時計方向に９０度回転されている。また、セル１２ｏは、反時計方向に９０度回転された状態で、セル１２ｉ、セル１２ｊに接続する形態で配置されている。
【０００８】
上記公知技術（特許第２６７５６５９号）の第４図は、第１図に示すセルアレイに配線を施した状態を示すものである。なお、当該公知技術の図中において付された符号は、本発明の説明には関係なく、当該公知技術の説明にのみ用いられるものである。図中のセル１２ａ〜１２ｏの各々の上には、図示しない絶縁層を介在して、点線で示す第１の金属配線層２１が設けられる。この第１の金属配線層２１は、セル１２ａ〜１２ｏの各々に設けられた□印で示す信号端子１２３、あるいは×印で示す接地端子１２４、又は□印と×印を組み合わせた記号で示す電源端子１２５に適宜接続される。更に、この第１の金属配線層２１は、○印で示すスルーホール２２を介して、実線で示す第２の金属配線層２３に接続される。これら第２の金属配線層２３は、セル１２ａ〜１２ｏの各々に設けられた信号端子１２３等に接続されている。すなわち、信号端子１２３、接地端子１２４、及び電源端子１２５は、それぞれ第１の金属配線層２１と第２の金属配線層２３を接続可能としている。
【０００９】
上記公知技術（特許第２６７５６５９号）の第３図は、当該公知技術の実施例に使用したセルの一例を示すものである。なお、当該公知技術の図中において付された符号は、本発明の説明には関係なく、当該公知技術の説明にのみ用いられるものである。このセルは、従来のセルから、電源線と接地線を除去し、一部を変更したものである。図中では、このセルには、電源線用コンタクトホール３１と、接地線用コンタクトホール３２が設けられている。信号端子１２３や電源線用コンタクトホール３１、接地線用コンタクトホール３２の位置等は、適宜変えることが可能である。上記公知技術の実施例によれば、セル列１３ａ、１３ｂ、１３ｃは、互いに接続する形態で配置されている。したがって、従来に比べて配線領域を減少することが可能である。更に、従来のように、セルの配列が電源線及び接地線によって規定されることがなく、任意の方向にセルを回転して配置することが可能である。これにより、機能ブロックの面積を削減することができる。
【００１０】
上記公知技術においては、任意の形状のセルであるウェルを持つセル構造となっており、配置の際に各セル同士の接する位置が不規則となるため、隣接するセル同士のウェルが共有できない場合が多く、ウェル領域を共有化することが困難になっており、ウェル領域の電位を安定できないという問題がある。
【００１１】
ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体では、特にＩＯバッファでない内部領域のセルのＭＯＳトランジスタ素子のサイズは、微細化により小さくなってきており、個々のセルのＭＯＳトランジスタ素子のウェル領域の面積も小さくなっているため、隣接するセル同士のウェルが共有できないことで、大きなウェル領域を作れないことが特性に影響する。なお、一般的には、ＭＯＳトランジスタ素子の例として、電界効果トランジスタ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の一種であるＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が知られている。
【００１２】
ここでは、半導体装置のレイアウトにおけるセル構造とそのレイアウト設計手法に関し、セルの１対の角（隅）にだけ電源端子を持つセル構造と、そのセル構造のセルに対して電源供給（給電）できるように、各セルを反転又は回転により隣接させて配置する手法を提案する。
【課題を解決するための手段】
【００１３】
例えば、半導体装置は、半導体集積回路のセル構造において、第１の電源電圧の供給用の第１の電源端子と、第２の電源電圧の供給用の第２の電源端子と、第１の電源端子に接続された第１のウェル領域と、第２の電源端子に接続された第２のウェル領域とを具備する。第１の電源端子は、矩形のセルの第１の角に配置されている。第２の電源端子は、第１の角とセルの対角線上で向かい合う第２の角に配置されている。
【発明の効果】
【００１４】
セル間のウェル領域が共有化され、ウェル領域の電位を安定させることができる。
【図面の簡単な説明】
【００１５】
【図１】第１実施形態の基本セル構成である。
【図２】第１実施形態の電源端子の形状のパターン例の説明図である。
【図３】第１実施形態の電源端子のサイズ制限の説明図である。
【図４Ａ】第１実施形態の基本セル構成の断面図である。
【図４Ｂ】第１実施形態のトランジスタ形成時の基本セル構成の断面図である。
【図５】第１実施形態の配置配線フローの説明図である。
【図６Ａ】第１実施形態の回転、Ｆｌｉｐ配置したセル配置例の説明図である。
【図６Ｂ】第１実施形態のセル配置後のセル構造の断面図である。
【図７Ａ】第１実施形態のセル配置、供給電源配線の構成例の説明図である。
【図７Ｂ】第１実施形態のセル配置、供給電源配線、コンタクトビア配置後のセル構造の断面図である。
【図８】第２実施形態のセル構成例の説明図である。
【図９】第１実施形態のセル構成と第２実施形態のセル構成が混在するセル配置、供給電源配線の構成例の説明図である。
【発明を実施するための形態】
【００１６】
＜第１実施形態＞
以下に、第１実施形態について添付図面を参照して説明する。
【００１７】
［基本セル構成］
図１を参照して、本実施形態に係る半導体装置におけるセルの構成例について説明する。
【００１８】
セル１１は、第１の電源端子２１と、第２の電源端子３１と、第１のウェル領域４１と、第２のウェル領域５１を備える。
【００１９】
セル１１は、矩形である。本実施形態では、セル１１が正方形である場合を例に説明する。セル１１の一方の対角線上の一対の角（隅）には第１の電源端子２１及び第２の電源端子３１が設けられている。対角線は、実際に表示されている必要はなく、仮想の対角線で良い。また、角の形状は、直角に限らず、先端が若干欠けて鋭角や鈍角となっていても許容される。また、角の取れたものや、角が丸みを帯びているもの（弧を描いているもの）でも良い。第１の電源端子２１と第２の電源端子３１はそれぞれＭＯＳトランジスタ素子の電源端子（電源ＰＩＮ）として使用されるため、例えばＶＤＤ（Ｄｏｒａｉｎ  Ｖｏｌｔａｇｅ）とＶＳＳ（Ｓｏｕｒｃｅ  Ｖｏｌｔａｇｅ）のように、電源電圧が互いに異なるものとする。セル１１の他方の対角線上の一対の角には電源端子及び配線は設けられていない。また、セル１１の外周辺には電源端子及び配線は設けられていない。なお、図１では、第１の電源端子２１及び第２の電源端子３１の各々の形状（電源ＰＩＮパターン）がＬ字型となっているが、これに限定するものではない。例えば、Ｌ字型に限らず、四角形、円形、三角形等でも良い。すなわち、配置可能なサイズであれば、任意の形状が許容される。図２に、第１の電源端子２１及び第２の電源端子３１の各々の形状の例を示す。但し、実際には、これらの例に限定されない。
【００２０】
第１の電源端子２１は、第１のウェル領域４１に設けられている。第２の電源端子３１は、第２のウェル領域５１に設けられている。本実施形態では、第１のウェル領域４１はＮウェル（Ｎ−ｗｅｌｌ）であり、第２のウェル領域５１はＰウェル（Ｐ−ｗｅｌｌ）であるものとして説明する。この場合、第１の電源端子２１はＶＤＤ端子であり、第２の電源端子３１はＶＳＳ端子である。但し、実際には、第１のウェル領域４１をＰウェルとし、第２のウェル領域５１をＮ基板とすることもできる。この場合、第１の電源端子２１はＶＳＳ端子であり、第２の電源端子３１はＶＤＤ端子である。
【００２１】
第１のウェル領域４１及び第２のウェル領域５１の各々は、矩形である。本実施形態では、第１のウェル領域４１及び第２のウェル領域５１の各々が長方形である場合を例に説明する。第１のウェル領域４１及び第２のウェル領域５１の各々の長辺の長さは、セル１１の一辺の長さ（セル幅）に等しい。第１のウェル領域４１の短辺の長さは、第１の電源端子２１の幅以上であり、セル１１の一辺の長さ（セル幅）から、第２のウェル領域５１に設けられた第２の電源端子３１の幅を減じた長さよりも小さい。第２のウェル領域５１の短辺の長さは、第２の電源端子３１の幅以上であり、セル１１の一辺の長さ（セル幅）から、第１のウェル領域４１の短辺の長さを減じた長さである。図３に、電源端子のサイズの制限についての説明図を示す。但し、実際には、これらの例に限定されない。
【００２２】
なお、図中のセル１１の中央付近に示すＦ字は、セルの向きを表すものである。レイアウト設計上の記号であり、実物（製品）のセルには存在しない。
【００２３】
［基本セル断面］
図４Ａ、図４Ｂを参照して、本実施形態に係る半導体装置におけるセルの断面図について説明する。
【００２４】
図４Ａは、セル１１の対角線に沿って第１の電源端子２１と第２の電源端子３１を含む断面（Ａ−Ａ’）を示した図である。また、図４Ｂは、セル１１上にＭＯＳトランジスタ素子を２個形成した事例における第１のウェル領域４１と第２のウェル領域５１の両領域に跨る断面（Ｂ−Ｂ’）を示した図である。
【００２５】
図４Ａに示した断面（Ａ−Ａ’）において、セル１１は、第１の電源端子２１と、第１のウェル上拡散層２２と、第１のコンタクトビア２３と、第２の電源端子３１と、第２のウェル上拡散層３２と、第２のコンタクトビア３３と、第１のウェル領域４１と、第２のウェル領域５１と、基板５２を備える。
【００２６】
第１の電源端子２１、第２の電源端子３１、第１のウェル領域４１、及び第２のウェル領域５１については、上述したとおりである。
【００２７】
第１のウェル上拡散層２２及び第２のウェル上拡散層３２は、ウェル電位の供給用のＴＡＰ拡散層（ウェル電位拡散層）である。なお、ＴＡＰとは、ウェル電位拡散層領域を電源に接続する導電性リードのことである。第１のウェル上拡散層２２は、第１のウェル領域４１に配置された拡散層である。ここでは、第１のウェル上拡散層２２はＮウェル上Ｎ型拡散層（Ｎ＋）であり、第１のウェル領域４１はＮウェル（Ｎ−ｗｅｌｌ）であるものとする。第１のウェル上拡散層２２と第１のウェル領域４１とは、不純物の濃度が異なる。第２のウェル上拡散層３２は、第２のウェル領域５１に配置された拡散層である。ここでは、第２のウェル上拡散層３２はＰウェル上Ｐ型拡散層（Ｐ＋）であり、第２のウェル領域５１はＰウェル（Ｐ−ｗｅｌｌ）であるものとする。第２のウェル上拡散層３２と第２のウェル領域５１とは、不純物の濃度が異なる。
【００２８】
第１のコンタクトビア２３は、第１の電源端子２１と第１のウェル上拡散層２２とを接続するコンタクトビア（Ｃｏｎｔａｃｔ  Ｖｉａ）である。第２のコンタクトビア３３は、第２の電源端子３１と第２のウェル上拡散層３２とを接続するコンタクトビアである。
【００２９】
基板５２は、セル１１の基板（Ｓｕｂｓｔｒａｔｅ）である。基板５２の例として、シリコンウェハ（ｓｉｌｉｃｏｎ  ｗａｆｅｒ）を想定している。ここでは、基板５２は、Ｐ型基板（Ｐ−ｓｕｂ）であるものとする。
【００３０】
［セル構造における素子／配線の配置処理］
図５を参照して、上記のセル構造における素子や配線の配置処理について説明する。
【００３１】
（１）ステップ１０１
レイアウト装置は、上層の電源配線を設ける。この電源配線は、格子状に構成されている。
【００３２】
（２）ステップ１０２
レイアウト装置は、セルを配置する。このとき、レイアウト装置は、セル配置で隣接する各セルの異電源端子（電源電圧の異なる電源端子）を隣接させず、各接続関係にあるセルの端子間距離が最短になるように、各セルを配置する。セルの構造上、各セルの異電源端子を隣接しないように配置することで、各セルのウェル同士が接続されるようになっている。
【００３３】
図６Ａは、回転及びＦｌｉｐ配置したセル配置図の例である。また、図６Ｂは、当該セル上にＭＯＳトランジスタ素子を形成した事例におけるセル配置後の構造の断面（Ｃ−Ｃ’）を示した図である。図６Ａのセル１１ａを基本配置方向として、セル１１ｂは左９０度回転配置、セル１１ｃはＹ軸Ｆｌｉｐ配置、セル１１ｄはＸ軸Ｆｌｉｐ配置を示す。セル間で隣接している電源端子は全て同電源端子である。この例では、セル１１ａのウェル領域とセル１１ｂのウェル領域とセル１１ｃのウェル領域とセル１１ｄのウェル領域は全て接続することができ、ウェル領域を共通化することができる。
【００３４】
（３）ステップ１０３
レイアウト装置は、セルに電源供給するための電源配線（セル供給電源配線）を設ける。このセル供給電源配線は、最下位配線層を利用し、最短配線でセルの電源端子（ＶＤＤ端子及びＶＳＳ端子）への電源供給できるように、セルの電源端子に接続する。
【００３５】
図７Ａは、セル配置、セル供給電源配線の構成を示した例である。また、図７Ｂは、当該セル上にＭＯＳトランジスタ素子を形成した事例におけるセル配置、セル供給電源配線、コンタクトビア配置後の構造の断面（Ｃ−Ｃ’）を示した図である。第１の電源配線６１は、第１の電源端子２１に電源供給する。第２の電源配線７１は、第２の電源端子３１に電源供給する。本実施形態では、第１の電源配線６１はＶＤＤ配線、第２の電源配線７１はＶＳＳ配線を示す。上記１０１で行った上層電源配線とセル供給電源配線の交点をビア（Ｖｉａ）で繋ぐ。
【００３６】
（４）ステップ１０４
レイアウト装置は、配置された全てのセルについて、異電源のウェルとセル供給電源配線との重なりを調べることで、ウェルとセル供給電源配線が異電源かどうかを判断する。その結果、レイアウト装置は、ウェルとセル供給電源配線が異電源でない場合（ステップ１０４でＹｅｓ）、ステップ１０５へ進む。反対に、ウェルとセル供給電源配線が異電源である場合（ステップ１０４でＮｏ）、直接ステップ１０６へ進む。
【００３７】
（５）ステップ１０５
レイアウト装置は、ウェルとセル供給電源配線が異電源でなければ、ウェルと最下層で配線したセル供給電源配線とをコンタクトビア（Ｃｏｎｔａｃｔ  Ｖｉａ）で接続する。
【００３８】
（６）ステップ１０６
レイアウト装置は、配置された全てのセルについて、ウェルとセル供給電源配線が異電源かどうかの判断が終了した後、信号配線の接続を行う。
【００３９】
＜半導体装置のレイアウト装置／製造装置＞
本実施形態に係る半導体装置のレイアウト設計を、計算機により行うことが考えられる。このような計算機は、半導体装置のレイアウト装置に該当する。このような計算機の例として、ＰＣ（パソコン）、シンクライアントサーバ、ワークステーション、メインフレーム、スーパーコンピュータ等が考えられる。
【００４０】
計算機に半導体装置のレイアウト設計を実行させるために、半導体装置のレイアウト用のプログラムを使用する場合も考えられる。このようなプログラムは、記憶装置や記憶媒体に格納することが可能である。なお、実際には、レイアウト設計に限らず、現実の素子の配置を行っても良い。例えば、半導体装置の製造装置の一部として、半導体装置のレイアウト設計を行う計算機を使用しても良い。
【００４１】
図示しないが、一般的に、上記のような計算機は、プログラムに基づいて駆動し所定の処理を実行するプロセッサと、当該プログラムや各種データを記憶するメモリと、ネットワークとの通信に用いられるインターフェースによって実現される。
【００４２】
上記のプロセッサの例として、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ネットワークプロセッサ（ＮＰ：Ｎｅｔｗｏｒｋ  Ｐｒｏｃｅｓｓｏｒ）、マイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）、マイクロコントローラ（ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ）、或いは、専用の機能を有する半導体集積回路（ＬＳＩ：Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）等が考えられる。
【００４３】
上記のメモリの例として、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）やフラッシュメモリ等の半導体記憶装置、ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）やＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）等の補助記憶装置、又は、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）等のリムーバブルディスクや、ＳＤメモリカード（Ｓｅｃｕｒｅ  Ｄｉｇｉｔａｌ  ｍｅｍｏｒｙ  ｃａｒｄ）等の記憶媒体（メディア）等が考えられる。また、バッファ（ｂｕｆｆｅｒ）やレジスタ（ｒｅｇｉｓｔｅｒ）等でも良い。或いは、ＤＡＳ（Ｄｉｒｅｃｔ  Ａｔｔａｃｈｅｄ  Ｓｔｏｒａｇｅ）、ＦＣ−ＳＡＮ（Ｆｉｂｒｅ  Ｃｈａｎｎｅｌ  −  Ｓｔｏｒａｇｅ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、ＮＡＳ（Ｎｅｔｗｏｒｋ  Ａｔｔａｃｈｅｄ  Ｓｔｏｒａｇｅ）、ＩＰ−ＳＡＮ（ＩＰ  −  Ｓｔｏｒａｇｅ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）等を用いたストレージ装置でも良い。
【００４４】
なお、上記のプロセッサ及び上記のメモリは、一体化していても良い。例えば、近年では、マイコン等の１チップ化が進んでいる。したがって、電子機器等に搭載される１チップマイコンが、上記のプロセッサ及び上記のメモリを備えている事例も考えられる。
【００４５】
上記のインターフェースの例として、ネットワーク通信に対応した基板（マザーボード、Ｉ／Ｏボード）やチップ等の半導体集積回路、ＮＩＣ（Ｎｅｔｗｏｒｋ  Ｉｎｔｅｒｆａｃｅ  Ｃａｒｄ）等のネットワークアダプタや同様の拡張カード、アンテナ等の通信装置、接続口（コネクタ）等の通信ポート等が考えられる。
【００４６】
また、ネットワークの例として、インターネット、ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、無線ＬＡＮ（Ｗｉｒｅｌｅｓｓ  ＬＡＮ）、ＷＡＮ（Ｗｉｄｅ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、バックボーン（Ｂａｃｋｂｏｎｅ）、ケーブルテレビ（ＣＡＴＶ）回線、固定電話網、携帯電話網、ＷｉＭＡＸ（ＩＥＥＥ  ８０２．１６ａ）、３Ｇ（３ｒｄ  Ｇｅｎｅｒａｔｉｏｎ）、専用線（ｌｅａｓｅ  ｌｉｎｅ）、ＩｒＤＡ（Ｉｎｆｒａｒｅｄ  Ｄａｔａ  Ａｓｓｏｃｉａｔｉｏｎ）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、シリアル通信回線、データバス等が考えられる。
【００４７】
なお、上記の計算機の内部の構成要素は、モジュール（ｍｏｄｕｌｅ）、コンポーネント（ｃｏｍｐｏｎｅｎｔ）、或いは専用デバイス、又はこれらの起動（呼出）プログラムでも良い。
【００４８】
但し、実際には、これらの例に限定されない。
【００４９】
［本実施形態の要旨］
セル構造としては、セルの一対の角にのみ、それぞれ、第１の電源端子（ＶＤＤ等）、第２の電源端子（ＶＳＳ等）を持ち、該セルの第１の電源端子に接続するウェル領域が、一方の辺がセルの幅で、他方の辺が、少なくとも第１の電源端子の幅で、最大でもセルの幅から第２の電源端子の幅を除いた幅であることを特徴とする。
【００５０】
レイアウト設計方法としては、隣接する各セルの異電源端子を隣接させず配置する手法と、セル配置後にセル供給電源配線を行う手法と、ウェルとセル供給電源を電源配線後に接続する手法を実施することを特徴とする。
【００５１】
［本実施形態の作用及び効果］
本実施形態では、図１に示したセル構造と隣り合うセルの異電源端子を隣接させない配置を行い、電源配線後にウェルとセル供給電源を接続する手法により、ＭＯＳトランジスタ素子のウェル領域が、隣接するセル間のウェル領域で接続され共有化されるため、従来の問題となっていたＭＯＳトランジスタ素子のウェル領域の電位の安定化を図ることができる。
【００５２】
また、従来と同等に最下層の電源配線層のリソース低減と、セルの回転による、信号端子、及び電源端子への配線接続の自由度を図られることで配線リソースの無駄な消費が抑えられ、チップサイズの縮小化が行える。
【００５３】
＜第２実施形態＞
以下に、第２実施形態について説明する。
【００５４】
本実施形態では、第１実施形態で説明したセルのサイズや形状を変更した事例について説明する。
【００５５】
図８は、第１実施形態で説明したセル１１の変更例として、横幅２倍のサイズであるセル１１ｅ、横幅３倍のサイズであるセル１１ｆや、縦横が２倍のサイズであるセル１１ｇを示したものである。但し、これらは一例に過ぎない。
【００５６】
図９は、図１に示したセル１１や、図８に示したセル１１ｅ、セル１１ｆ、セル１１ｇを用いて、第１実施形態と同様の配置配線処理を行ったものである。
【００５７】
また、本実施形態では、上記の４種類のセルを使用した事例について説明しているが、これに限定するものでなく、縦横整数倍の大きさのセルでも実施できる。
【００５８】
［本実施形態のメカニズム及び効果］
セルのサイズに限定されることなく、第１実施形態と同等の効果を得ることができる。
【００５９】
＜各実施形態の関係＞
なお、上記の各実施形態は、組み合わせて実施することも可能である。
【００６０】
＜まとめ＞
このように、半導体集積回路のセル構造であって、セルの一対の角にのみ、それぞれ、第１の電源端子、第２の電源端子を持ち、該セルの第１の電源端子を含むウェル領域が、一方の辺がセルの幅で、他方の辺が、少なくとも第１の電源端子の幅で、最大でもセルの幅から第２の電源端子の幅を除いた幅であることを特徴とするセル構造を実現する。
【００６１】
これにより、セル間のウェル領域が共有化され、ウェル領域の電位を安定させることができる。
【００６２】
＜備考＞
以上、本発明の実施形態を詳述してきたが、実際には、上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
【符号の説明】
【００６３】
１１、１１ａ〜１１ｇ…  セル
２１…  第１の電源端子
２２…  第１のウェル上拡散層
２３…  第１のコンタクトビア
３１…  第２の電源端子
２２…  第２のウェル上拡散層
２３…  第２のコンタクトビア
４１…  第１のウェル領域
５１…  第２のウェル領域
５２…  基板
６１…  第１の電源配線
７１…  第２の電源配線
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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