(57)【要約】      （修正有）【課題】光を感知するためのピンドフォトダイオード及び電荷を感知するためのフローティングベースバイポーラトランジスタを有し、ノイズを減少させ感度を増加させるＣＭＯＳイメージセンサを提供する。【解決手段】ピンドフォトダイオードのｎ型ドーピング領域２０５に集められた光電荷をゲート２０７を介してフローティングベースバイポーラトランジスタのフローティングベース領域２０３に伝送することにより、フローティングベースバイポーラトランジスタのエミッタ領域２０６からコレクター領域２０４へのホール注入を引き起こし光電荷に相当するゲインを得て、電流感知ＣＤＳ回路２２５が、対応するカラム出力ライン２１６を介して、前記フローティングベースバイポーラトランジスタのエミッタ領域２０６に接続される。【選択図】図２
2014131059.tif 000002
【特許請求の範囲】
【請求項１】
電荷を感知するためのフローティングベースバイポーラトランジスタ（ｆｌｏａｔｉｎｇ  ｂａｓｅ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ）と、
ピンドフォトダイオード（ｐｉｎｎｅｄ  ｐｈｏｔｏｄｉｏｄｅ）と、を含み、
前記ピンドフォトダイオードが、前記ピンドフォトダイオードから前記フローティングベースバイポーラトランジスタのフローティングベースに電荷を伝送することができる伝送ゲートを介して、前記フローティングベースバイポーラトランジスタに結合されていることを特徴とするイメージセンサピクセル。
【請求項２】
前記フローティングベースバイポーラトランジスタが、Ｐ−Ｎ−Ｐ型フローティングベースバイポーラトランジスタであることを特徴とする請求項１に記載のイメージセンサピクセル。
【請求項３】
ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術により作られることを特徴とする請求項１に記載のイメージセンサピクセル。
【請求項４】
前記ピンドフォトダイオードの下部の非空乏領域に対応する基板バルク内に形成されて、前記ピンドフォトダイオードから超過電荷を流出するためのブルーミング防止領域を更に含むことを特徴とする請求項１に記載のイメージセンサピクセル。
【請求項５】
前記ブルーミング防止領域が、Ｎ＋型領域であることを特徴とする請求項４に記載のイメージセンサピクセル。
【請求項６】
前記フローティングベースバイポーラトランジスタが、基板の表面の下に垂直的にドーピングされたエミッタ領域、フローティングベース領域及びコレクター領域を有する請求項１に記載のイメージセンサピクセル。
【請求項７】
前記フローティングベースバイポーラトランジスタと前記ピンドフォトダイオードとが、対角線上に配置され、前記ピンドダイオードが、ほぼ円形の８角形状であることを特徴とする請求項１に記載のイメージセンサピクセル。
【請求項８】
複数のピクセルと、
信号線と、を含んでおり、
前記複数のピクセル各々が、電荷を感知するためのフローティングベースバイポーラトランジスタ、及びピンドフォトダイオードを含み、
前記ピンドフォトダイオードが、ピンドフォトダイオードからバイポーラトランジスタのフローティングベースに電荷を伝送することができる伝送ゲートを介して、前記フローティングベースバイポーラトランジスタに結合されており、
特定ロー（ｒｏｗ）上のすべての伝送ゲートが互いに接続されており、特定カラム（ｃｏｌｕｍｎ）上のエミッタ領域が互いに接続されて、ピクセル当たり２個の信号線を形成することを特徴とするイメージセンサアレイ。
【請求項９】
前記特定カラム上のエミッタ領域を接続する信号線が、前記フローティングベースバイポーラトランジスタのベース領域と前記伝送ゲートの一部とを覆う金属線であることを特徴とする請求項８に記載のイメージセンサアレイ。
【請求項１０】
各ピクセルが、前記ピンドフォトダイオードの下部の非空乏領域に対応する基板バルク内に形成されて、前記ピンドフォトダイオードから超過電荷を流出するためのブルーミング防止領域を更に含むことを特徴とする請求項８に記載のイメージセンサアレイ。
【請求項１１】
前記ブルーミング防止領域が、Ｎ＋型領域であることを特徴とする請求項１０に記載のイメージセンサアレイ。
【請求項１２】
対応信号線を介して前記特定カラム上の共通接続したエミッタ領域に接続される電流感知ＣＤＳ回路を更に含むことを特徴とする請求項８に記載のイメージセンサアレイ。
【請求項１３】
前記電流感知ＣＤＳ回路が、特定の複数点サンプリング及び計算アルゴリズムに従ってデジタルドメインで駆動されることを特徴とする請求項１２に記載のイメージセンサアレイ。
【請求項１４】
アレイ上において非選択されたローの前記伝送ゲートが、選択されたロー上の前記伝送ゲートの電荷伝送臨界値より少ないポジティブバイアスを受けることを特徴とする請求項８に記載のイメージセンサアレイ。
【請求項１５】
前記フローティングベースバイポーラトランジスタと前記ピンドフォトダイオードとが、対角線上に配置され、
前記ピンドフォトダイオードが、ほぼ円形の８角形状であることを特徴とする請求項８に記載のイメージセンサアレイ。
【請求項１６】
複数のピクセルと、
電流感知ＣＤＳ回路と、を含んでおり、
前記複数のピクセル各々が、電荷を感知するためのフローティングベースバイポーラトランジスタ、及びピンドフォトダイオードを含み、
前記ピンドフォトダイオードが、ピンドフォトダイオードからバイポーラトランジスタのフローティングベースに電荷を伝送することができる伝送ゲートを介して、前記フローティングベースバイポーラトランジスタに結合されており、
前記電流感知ＣＤＳ回路が、対応カラム出力ラインを介して、特定カラム上のフローティングベースバイポーラトランジスタのエミッタ領域に接続されることを特徴とするイメージセンサ。
【請求項１７】
前記カラム出力ラインが、前記特定カラム上の伝送ゲートの一部と前記フローティングベースバイポーラトランジスタのベース領域とを覆う金属線であることを特徴とする請求項１６に記載のイメージセンサ。
【請求項１８】
特定ロー上のピクセルの伝送ゲートが互いに接続されており、特定カラム上のフローティングベースバイポーラトランジスタのエミッタ領域が互いに接続されて、ピクセル当たり２個の信号線を形成することを特徴とする請求項１６に記載のイメージセンサ。
【請求項１９】
各ピクセルは、前記ピンドフォトダイオードの下部の非空乏領域に対応する基板バルク内に形成されて、前記ピンドフォトダイオードから超過電荷を流出するためのブルーミング防止領域を更に含むことを特徴とする請求項１６に記載のイメージセンサ。
【請求項２０】
前記ブルーミング防止領域が、Ｎ＋型領域であることを特徴とする請求項１９に記載のイメージセンサ。
【請求項２１】
前記電流感知ＣＤＳ回路が、特定の複数点サンプリング及び計算アルゴリズムに従ってデジタルドメインで駆動されることを特徴とする請求項１６に記載のイメージセンサ。
【請求項２２】
非選択されたローの前記伝送ゲートが、選択されたロー上の前記伝送ゲートの電荷送信
臨界値より少ないポジティブバイアスを受けることを特徴とする請求項１６に記載のイメージセンサ。
【請求項２３】
前記フローティングベースバイポーラトランジスタと前記ピンドフォトダイオードとが、対角線上に配置され、
前記ピンドフォトダイオードが、ほぼ円形の８角形状であることを特徴とする請求項１６に記載のイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体イメージセンサ、具体的に高解像度、高性能、及び極めて小さなピクセルサイズを有するＣＭＯＳイメージセンサに関し、特に、本発明は、ピクセル当たりただ一つのアドレスライン、ただ一つのカラム出力ライン及び垂直ブルーミングを有し、追加の電荷伝送及びリセットラインを有しないピクセルに関する。また、本発明は、信号が共通カラム出力ライン上に伝送されて、電流感知ＣＤＳ回路により処理される前に、ピンドフォトダイオードから受信される電荷を複数回かける、統合されたバイポーラゲインステージを有するピクセルに関する。
【背景技術】
【０００２】
通常のイメージセンサは、衝突する光子を、センサピクセルに集積される（集まる）電子に転換することによって光を感知する。集積サイクル（ｉｎｔｅｇｒａｔｉｏｎ  ｃｙｃｌｅ）の完了後、集まった電荷は電圧に転換され、これはセンサの出力端子に供給される。通常のＣＭＯＳイメージセンサにおいて、電荷−電圧変換は、ピクセル自体で直接達成され、アナログピクセル電圧は、多様なピクセルアドレッシング（ｐｉｘｅｌ  ａｄｄｒｅｓｓｉｎｇ）及びスキャニングスキーム（ｓｃａｎｎｉｎｇ  ｓｃｈｅｍｅ）により出力端子に伝送される。また、アナログ信号は、チップ出力に到達する前にデジタル信号にオンチップ転換され得る。ピクセルは、適切なアドレッシングトランジスタによりピクセルに接続された感知ラインを駆動するソースフォロアを有する。電荷−電圧変換が完了し結果的な信号がピクセルから伝送されてきた後、ピクセルは、新しい電荷の蓄積を用意するためにリセットされる。電荷検出ノードとして、フローティング拡散（ＦＤ）を用いるピクセルにおいて、リセットは、瞬間的にＦＤノードを基準電圧に導電性接続するリセットトランジスタをターンオンすることにより達成される。このステップは、集まった電荷を除去する。しかしながら、このステップは、この技術分野において周知のように、ｋＴＣ−リセットノイズを発生させる。ｋＴＣノイズは、好ましい低いノイズ性能を達成するために、相関二重サンプリング（ＣＤＳ）信号処理技術による信号から除去されなければならない。ＣＤＳ概念を用いる通常のＣＭＯＳセンサは、ピクセルに４個のトランジスタ（以下、「４Ｔ」と略す）を備えなければならない。４Ｔピクセル回路の一例は、Ｇｕｉｄａｓｈの特許文献１に開示されている。
【０００３】
図１は、従来の技術のピンドフォトダイオード（光感知素子）の断面図及び関連したピクセル回路を簡略に示す図である。ｐ＋基板１２３上に配置されたｐ型シリコン基板１０１は、その表面からエッチングされてシリコン二酸化物１０３で充填されたＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域１０２を有する。また、シリコン二酸化物１０３は、ピクセルの残りの表面を覆う。浅いＰ＋ドーピング領域１０４は、ピクセルの表面とともに、ＳＴＩ領域の壁及び底部も不動態化（ｐａｓｓｉｖａｔｅ）する。光電荷は、ピンドフォトダイオードのｎ型ドーピング領域１０５に集まる。電荷集積サイクルが完了すれば、この領域からの電荷は、ゲート１０７を瞬間的にターンオンさせることによって、フローティング拡散（ＦＤ）領域１０６に伝送される。ＦＤは、トランジスタ１１８により適切な電位Ｖｄｄにリセットされ、ＦＤ電位の変化は、トランジスタ１１４により感知される。Ｖｄｄであるノード１１７とＦＤであるノード１１３との間に接続したキャパシタＣｓ１１９は、ピクセルの変換ゲインを調整するのに用いられる。このキャパシタは、必要に応じて回路から省略され得る。ピクセルは、選択トランジスタ１１５を介してアドレッシングされる。制御信号は、伝送ゲートバスＴｘ１１２、リセットゲートバスＲｘ１２０及びアドレスゲートバスＳｘ１２１を介してピクセルに供給される。ピクセルからの出力は、ピクセルカラムバス１１６に供給される。光子１２２がピクセル上に衝突すれば、光子１２２は、その波長に依存してシリコンバルクに浸透し、電子ホー
ル（ｅｌｅｃｔｒｏｎ−ｈｏｌｅ）対を生成する。電子は、シリコンの非空乏領域（ｕｎｄｅｐｌｅｔｅｄ  ｒｅｇｉｏｎ）のみでなく、空乏領域（ｄｅｐｌｅｔｅｄ  ｒｅｇｉｏｎ）１０８でも生成される。次に、シリコンの非空乏領域から生成された電子１１０は、空乏領域のエッジ１０９に拡散して、ここでこの電子は、ｎ型領域１０５に位置した電位壁内に速く移動させられる。また、中性非空乏領域から生成された電子も水平に拡散して、ピクセルクロストルクに寄与し得る。このような理由で、空乏領域の深さＸｄは、このような所望しない現象が最小になるように適した値で形成される。
【０００４】
上述のように、ピクセルに統合された４Ｔを備えることによって、ピクセルは、その動作のためにロー方向（ｒｏｗ  ｄｉｒｅｃｔｉｏｎ）にリセットライン１２０、電荷伝送ライン１１２及びアドレスライン１２１を有し、カラム方向（ｃｏｌｕｍｎ  ｄｉｒｅｃｔｉｏｎ）にＶｄｄライン１１７及びＶｏｕｔライン１１６を有する。隣接するピクセルの間で対応するトランジスタ及びこのラインの一部を共有することは可能であるが、これはピクセル内の相互接続ラインと関連して別の困難な問題を発生させる。増加した数のローライン及びカラムラインは、重要なピクセル面積を消費し、それにより、電荷格納及び光感知に用いられることができたピクセルアクティブ面積をかなり減少させる。
【０００５】
結局、ピクセルの最小のサイズは、最小のライン幅及び空間により決定される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許５，９９１，１８４号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、従来の技術の限界を克服するである。
【０００８】
本発明の他の目的は、極めて小さなピクセルのサイズを有し、ピクセル（又はフォトサイト）当たり、ただ一つのローアドレスラインとただ一つのカラム出力ラインを有し、リセットトランジスタ及びアドレストランジスタを有しないピクセルを備えた実用的なＣＭＯＳイメージセンサを提供することにある。
【０００９】
また、本発明の更に他の目的は、各々のピクセルに統合されたフローティングベースバイポーラトランジスタと共に、光感知のためのピンドフォトダイオードを用いて、電荷ゲインを提供し、それによりノイズを減少させ、かつピクセルの感度を増加させるＣＭＯＳイメージセンサを提供することにある。
【００１０】
また、本発明の更に他の目的は、各々のピクセルに統合された垂直ブルーミング制御スキームを有し、水平読み取り回路とのインタフェースで接続された電流感知ＣＤＳ回路を備えて、エミッタ漏れ電流の減少及びカラム−カラム不均一性の最小化をなすＣＭＯＳイメージセンサを提供することにある。
【課題を解決するための手段】
【００１１】
本発明において、小さなピクセルサイズのＣＭＯＳイメージセンサを構成するのに異なる接近法が説明され、これは、このような困難さを処理し、従来の接近法より簡単かつ実用的な解法を提供する。本発明は、向上した電荷格納容量、増加した光開口部応答及び増加した感度を有する、より小さなピクセルを提供する。
【００１２】
従来の技術とは異なり、本発明において重要な点は、リセットトランジスタ及びアドレ
ストランジスタをピクセルから除去し、電荷感知トランジスタを、フローティングベースを有するバイポーラトランジスタに交替することである。これにより、ただ一つのローアドレスライン及びただ一つのカラム出力ラインのみを有するピクセルを動作させることが可能である。カラム出力ラインは、１つのカラムラインにある全てのピクセルエミッタに対して共通であり、それにより、アドレッシングトランジスタが要求されない。
【００１３】
また、バイポーラトランジスタをピクセル内に統合することによって、信号がカラム出力ライン上に伝送される前にかなりの電荷ゲインを取得し、それにより、センサ感度を増加させることが可能である。新しいピクセルがリセットトランジスタを備えないことによって、ｋＴＣノイズが発生せず、向上したノイズ性能が達成される。電荷を感知するために、バイポーラトランジスタを用いる類似したアイディアが従来提案されたことがある。例えば、ＣｈｉのＵＳ６０６４０５３、ＵＳ５５８７５９６又はＵＳ５６０８２４３がある。他の類似した特許においては、ピンドフォトダイオードを備えないか、又は依然としてリセットトランジスタ又はアドレストランジスタを備える。このような新しいフローティングベースピクセルにおいてピンドフォトダイオードを用いることは、フォトダイオードに電荷を残さずに完全な電荷伝送を許容し、それにより、ｋＴＣノイズが発生しない。
【００１４】
従来の技術と区別され実際設計が可能な、本発明の他の重要な点は、ブルーミング制御である。ピクセルブルーミング制御は、各々のフォトダイオード下にあるシリコンバルク内の深さに位置した特定ｎ＋埋め込み電極に超過電荷を垂直に流出することによって達成される。また、これは、上側ブルーミング制御バイアスラインに対する要求を除去し、それにより、ピクセル当たりの最小の制御ライン数を維持する。
【００１５】
最後に、従来の技術と本発明を区別する重要な点は、水平読み取り回路（ｈｏｒｉｚｏｎｔａｌ  ｒｅａｄｏｕｔ  ｃｉｒｃｕｉｔｓ）とのカラムラインインタフェースにおいて特別なカラム電流読み取りＣＤＳ回路を具現することである。この回路は、すべてのカラムバイポーラトランジスタのエミッタベース漏れ電流を減らし、ピンドダイオードから特に選択されたバイポーラトランジスタのフローティングベースに伝送された光誘導電荷のみを感知する。また、この回路は、カラム間の応答不均一性を除去するためにも重要である。
【図面の簡単な説明】
【００１６】
【図１】４Ｔ（ｆｏｕｒ  ｔｒａｎｓｉｓｔｏｒｓ）ピクセル構造において用いられるピンドフォトダイオードを有する従来の技術に係るＣＭＯＳイメージセンサピクセルを簡単に示す断面図及び関連したピクセル回路図である。
【図２】ピンドフォトダイオード、及びカラム漏れ電流を減らし、カラムの固定パターンノイズ（Ｆｉｘｅｄ  Ｐａｔｔｅｒｎ  Ｎｏｉｓｅ、ＦＰＮ）を最小化するために必要な関連したカラム電流感知ＣＤＳ回路を有する、本発明の一実施形態に係るフローティングベースバイポーラトランジスタＣＭＯＳイメージセンサピクセルを簡単に示す断面図である。
【図３】カラム電流感知ＣＤＳ回路の動作を含む新しいフローティングベースバイポーラトランジスタＣＭＯＳイメージセンサピクセルを動作させるための出力波形を簡単に示す図及びタイミング図である。
【図４】通常のイメージセンサアレイで配置されることによって、フローティングベースバイポーラトランジスタＣＭＯＳセンサピクセルの可能な一具現例を簡単に示す図（図は、スケーリング（ｓｃａｌｉｎｇ）されておらず、シリコン基板に位置し得るすべての構造の特徴を示していない）である。
【発明を実施するための形態】
【００１７】
以下、図面を参照して、本発明の好ましい実施形態を説明する。
【００１８】
図２は、本発明に係るピクセルの断面図及び関連したカラムインタフェース回路を示している。ｐ＋基板２１４上に配置されたｐ型シリコン基板２０１は、その表面からエッチングされて、シリコン二酸化物２０３で充填されたＳＴＩ領域２０２を有する。また、シリコン二酸化物２０３は、ピクセルの残りの表面を覆う。浅いＰ＋ドーピング領域２０４は、ピクセルの表面のみでなく、ＳＴＩ領域の壁及び底部も不動態化する。
【００１９】
また、Ｐ＋ドーピング領域２０４は、フローティングベース領域２１３の下まで拡張されて、コレクター領域２０４Ａを提供することによって、コレクター領域２０４Ａ、エミッタ領域２０６及びフローティングベース領域２１３は、垂直型フローティングベースバイポーラトランジスタを形成するようになる。
【００２０】
光電荷は、ピンドフォトダイオードのｎ型ドーピング領域２０５に集まる。電荷集積サイクルが完了すれば、この領域からの電荷は、ゲート２０７を瞬間的にターンオンさせることによって、ＦＢ領域２１３に伝送される。光子２１７がピクセル上に衝突すれば、この光子は、その波長に依存してシリコンバルクに浸透し電子ホール対を生成する。電子は、シリコンの非空乏領域のみでなく、空乏領域２０８でも生成される。次に、シリコンの非空乏領域で生成された電子２１０は、空乏領域のエッジ２０９に拡散して、ここでこの電子は、ｎ型ドーピング領域２０５に位置した電位壁内に速く移動させられる。また、中性非空乏領域で生成されたまた他の電子２１８も、水平に拡散してピクセルクロストルクに寄与し得る。このような理由で、空乏領域の深さＸｄは、このような所望しない現象が最小になるように適した値で形成される。
【００２１】
フォトダイオードウェル容量が電荷でいっぱいになる（ｏｖｅｒｆｌｏｗ）と、伝送ゲート２０７がオフ（ｏｆｆ）の場合にも、このオーバーフロー（ｏｖｅｒｆｌｏｗ）「ブルーミング」信号がこの伝送ゲート２０７の下からＦＢ領域２１３に流れていくことが可能になるはずである。これは、カラムライン２１６において不正確な（ｆａｌｓｅ）漏れ電流を引き起こすようになり、これは、同じカラムラインに接続した他のピクセルからのノーマル（ｎｏｒｍａｌ）信号に対して、反対の影響を及ぼすようになる。したがって、このような現象を防止することが好ましい。これは、各々のピクセルの下にｎ＋ドレイン２１５を配置することによって達成される。ブルーミング防止のためのｎ＋ドレイン２１５は、オーバーフロー電荷がＦＢ領域２１３に流れていかずに、所望のとおりにｎ＋ドレイン２１５に流れていくように適した電圧レベルにバイアスされる。このドレインへの電気的接続は、通常ブルーミング電流が極めて低く、金属ラインがピクセルに追加されなくても良いから、ピクセルアレイの周囲で行われる。
【００２２】
バイポーラトランジスタのＦＢ領域２１３に伝送された信号電子は、この領域２１３での内部電位バリア減少と、続いてエミッタ領域２０６からＦＢ領域２１３へのホール注入を引き起こし、またホールがコレクター領域２０４Ａに存在する多数キャリアと会うようにコレクター領域２０４Ａに下降させる。ＦＢ領域２１３で電子とホールとの再結合プロセスが伝送されるすべての電子を除去するまで、ＦＢ領域２１３を介したコレクター領域２０４Ａへのホールの流れは続く。これは、ＦＢ領域２１３の電位を本質的に変化させる。電子再結合の可能性は、ドーピング濃度及びＦＢ領域２１３の外形に依存し、この可能性は、比較的小さく作られることができる。その結果、再結合のために要求されるホールの数は多くなり得、それにより、本来の光電子信号の相当なゲインが得られる。これは、一般的なバイポーラトランジスタの動作において周知の原則であるが、ここでは、いかなる回路ノードにも接続されていないフローティングベースの場合である。これは、通常ベースエミッタキャパシタンスが極めて小さく、結果的に極めて小さなｋＴＣノイズを引き起こすことによって、長所になる。
【００２３】
フローティングベースバイポーラトランジスタのエミッタ領域２０６は、共通カラムライン２１６を介して電流感知ＣＤＳ回路２２５に接続されている。この回路２２５は、基準ｎチャネルトランジスタ２２７を含み、このトランジスタ２２７は、そのゲートに印加されるバイアス２２６に応じて、カラム出力ライン２１６の基準電圧バイアスを設定するようになる。このトランジスタ２２７のドレインは、トランジスタ２２８及び２２９により形成されるｐチャネル電流ミラーに接続されており、これは、Ｖｄｄ端子２３５により回路に供給されるＶｄｄバイアスレベルでバイアスされる。電流ミラーの出力は、リセットトランジスタ２３２及びここに接続された集積キャパシタ２３１を有するノード２３０に接続されている。パルスがリセットトランジスタ２３２のゲート端子２３４に印加されると、キャパシタＣｓ２３１はリセットされる。これは、ピクセル信号が読み出される前に常に行われる。電荷がフォトダイオードからＦＢトランジスタのベースに伝送されれば、結果的なエミッタ電流は、電流ミラーによりミラーされ、ノード２３０上に現れる対応する電圧で集積キャパシタを充電するようになる。この電圧信号は、信号をより処理するＣＤＳ回路部２３６に供給される。ＣＤＳ回路部２３６は、特定の複数点サンプリング及び計算アルゴリズムに従ってデジタルドメインで駆動される。
【００２４】
より明快に説明するために、図３には、ノード２３０上の出力電圧を示した図及び回路動作のタイミング図が示されている。パルス３０１は、リセット端子２３４に印加されるリセットパルスＶｒｓｔを示す。パルス３０２は、ピクセル伝送ゲート２０７に印加される電荷伝送パルスＶｔを示す。パルス３０３は、基準レベルサンプリングパルスＶｒであり、パルス３０４は、信号サンプリングパルスＶｓであって、この２つのパルス３０３、３０４は、ＣＤＳ回路２２５内の基準ｎチャネルトランジスタ２２７のゲートに印加されるパルスである。
【００２５】
グラフ３０９は、集積キャパシタＣｓ２３１上に現れる電圧を示す。この回路の機能は、次のとおりである。リセットパルス３０１がターンオフした後、キャパシタＣｓ上の電圧は、共通カラム出力ラインに接続されたすべてのエミッタの漏れ電流によって上がり始める。この電圧は、レベル３０６でパルス３０３によりサンプリングされる。このサイクルが完了した後、キャパシタＣｓ２３１はリセットされ、漏れ信号を再度集積し始める。しかしながら、電荷伝送パルス３０２を選択されたピクセルに印加した後、漏れ電流に対応する電流及び特に選択されたＦＢトランジスタエミッタからの信号電流によって、キャパシタ上の電圧は、レベル３０７からはるかに速く上がり始める。この電圧は、レベル３０８でパルス３０４によりサンプリングされる。次に、光誘導信号は、レベル３０８とレベル３０６との間の差となる。しかしながら、一つのカラム出力ラインに接続されたエミッタが多いため、漏れ電流がかなり大きいはずである。この問題を最小化するために、選択されたピクセルローからの電荷伝送動作は、ポジティブパルス３１１がすべての他の選択されないセンサの伝送ゲートに印加される。このパルス３１１の振幅は、伝送ゲートの電荷伝送臨界値の真下となる。このパルスは、選択されないすべてのＦＢを、通常伝送ゲート２０７とＦＢ領域２１３との間に形成されるキャパシタンスＣｇｂ２１９を介して供給されるパルスによって若干逆方向にバイアスされるようにする。小さな逆方向バイアスは、感知ライン上の総漏れをかなり減少させ、選択されたローのトランジスタの漏れのみ存在するように許容する。
【００２６】
上述のＣＤＳ回路２３６の機能は、この残りの漏れ信号を除去することである。漏れ信号の減少は、ブロック２３６により示されているＣＤＳ回路により行われ、出力は、端子２３７に現れる。また、キャパシタＣｓ上の信号をデジタル的な減少によりデジタル値に変化することによって、より複雑な信号処理も可能である。また、漏れ信号は、電荷伝送ゲートパルスがピクセルに印加される前及び印加された後のように、より多くの瞬間にサンプリングされ得、信号からのより正確な漏れ電流を除去するために、より精巧な非線形計算が用いられ得る。
【００２７】
最後に、本発明を明確にするために、可能なピクセルレイアウト実施形態の一例が図４に示されている。光を受信するフォトダイオード領域４０３は、アクティブ領域境界４０１及びポリシリコン（ｐｏｌｙ−ｓｉｌｉｃｏｎ）伝送ゲート４０２のエッジにより輪郭が描かれる。ＦＢトランジスタのフローティングベースは、ｐ＋拡散エミッタ領域４０５を有する領域４０４である。コンタクト領域４０６は、エミッタ４０５と第１金属層Ｍ１により形成されたカラムバスライン４０７とを接続する。この金属は、トランジスタベース領域の全体を覆い、またポリ−シリコン伝送ゲート４０２を部分的に覆う。このような特性は、光遮断効果、また光学的クロストルクにおいて重要である。ポリシリコン伝送ゲート４０２とのコンタクトは、開口４１０を介して達成され、また、第２金属層Ｍ２のバスライン４０８とのコンタクトは、Ｍ１パッド４０９を介して達成される。ＦＢバイポーラトランジスタの対角配置を有する光感知フォトダイオード領域のほぼ円状である８面形状は、このピクセルの更に他の長所になる。このような特性は、通常フォトダイオード上に配置されるマイクロレンズによる効率的光集中能力を有する構造との優れた調和を提供する。ＦＢトランジスタの対角配置は、通常マイクロレンズ集中能力の効率が最も低い領域で行われ、それにより、この構造によっては、追加的な光損失が発生しない。もちろん、他のフォトダイオード形状も、このピクセルと共に用いられることが可能であり、これは、この技術分野における通常の知識を有した者によく知られているが、電荷感知トランジスタの対角配置は、このピクセルを備えた場合にのみ特に効果的である。
【００２８】
ピンドフォトダイオード及び電荷を感知するためのＦＢバイポーラトランジスタを有し、ピクセル当たり、ただ一つのアドレスライン及びただ一つの出力ラインのみを有する、関連したカラム信号処理回路を備えた新しいＣＭＯＳセンサピクセルの好ましい実施形態を説明した。しかしながら、上述した本発明の好ましい実施形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。
【００２９】
本発明によれば、極めて小さなピクセルサイズ、及びピクセル当たりのただ一つのローアドレスラインとただ一つのカラム出力ラインを有し、リセットトランジスタ及びアドレストランジスタを有しないピクセルを備えた実用的なＣＭＯＳイメージセンサ装置が提供され、また、各々のピクセルに統合されたフローティングベースバイポーラトランジスタとともに、光感知のためのピンドフォトダイオードを用いて、電荷ゲインを提供し、それによりノイズを減少させ、かつピクセルの感度を増加させるＣＭＯＳイメージセンサが提供されている。
【図１】
2014131059.tif 000003
【図２】
2014131059.tif 000004
【図３】
2014131059.tif 000005
【図４】
2014131059.tif 000006
【手続補正書】
【提出日】平成26年2月5日(2014.2.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１電圧を選択されたピクセルの伝送トランジスタのゲートに印加するステップと、
第２電圧を選択されていないピクセルの伝送トランジスタのゲートに印加し、該選択されていないピクセルのフローティングベース領域が逆方向にバイアスされるようにするステップと
を備え、
前記第１電圧は正電圧であり、前記第２電圧は正電圧であり、前記第２電圧は前記第１電圧よりも低い、イメージセンサ動作方法。
【請求項２】
前記第１電圧は、前記選択されたピクセルの前記伝送トランジスタの前記ゲートの電荷伝送臨界値よりも高く、
前記第２電圧は、前記選択されていないピクセルの前記伝送トランジスタの前記ゲートの電荷伝送臨界値よりも低い、請求項１に記載の方法。
【請求項３】
前記選択されていないピクセルの前記フローティングベース領域を逆方向にバイアスするステップは、前記選択されていないピクセルの前記フローティングベース領域から前記選択されていないピクセルに関連したカラム出力ラインへの電荷の漏れを減少させる、請求項１に記載の方法。
【請求項４】
前記選択されていないピクセルの前記フローティングベース領域は、バイポーラ接合トランジスタのエミッタを備える、請求項１に記載の方法。
【請求項５】
前記選択されていないピクセルの前記フローティングベース領域はさらにＰ型領域を備える、請求項４に記載の方法。
【請求項６】
前記バイポーラ接合トランジスタは前記選択されていないピクセルに垂直に配置される、請求項４に記載の方法。
【請求項７】
イメージセンサのピクセルの動作方法であって、該ピクセルは、伝送トランジスタと、フローティングベース領域とを備え、該方法は、
前記ピクセルが選択されている間に、第１電圧を前記伝送トランジスタのゲートに印加するステップと、
前記ピクセルが選択されていない間に、第２電圧を前記伝送トランジスタの前記ゲートに印加し、前記フローティングベース領域を逆方向にバイアスするステップと
を備え、
前記第１電圧は正電圧であり、前記第２電圧は正電圧であり、前記第２電圧は前記第１電圧より低い、イメージセンサのピクセルの動作方法。
【請求項８】
前記第１電圧は、前記伝送トランジスタの前記ゲートの電荷伝送臨界値よりも高く、
前記第２電圧は、前記伝送トランジスタの前記ゲートの電荷伝送臨界値よりも低い、請求項７に記載の方法。
【請求項９】
前記フローティングベース領域を逆方向にバイアスするステップは、前記フローティングベース領域から前記ピクセルに関連したカラム出力ラインへの電荷の漏れを減少させる、請求項７に記載の方法。
【請求項１０】
前記フローティングベース領域は、バイポーラ接合トランジスタのエミッタを備える、請求項７に記載の方法。
【請求項１１】
前記フローティングベース領域はさらにＰ型領域を備える、請求項１０に記載の方法。
【請求項１２】
前記バイポーラ接合トランジスタは前記ピクセルに垂直に配置される、請求項１０に記載の方法。
【請求項１３】
イメージセンサのピクセルの動作方法であって、該ピクセルは、伝送トランジスタと、フローティングベース領域とを備え、該方法は、
前記ピクセルが選択されている間に、
最初に第３電圧を前記伝送トランジスタのゲートに印加するステップと、
続けて第１電圧を前記伝送トランジスタの前記ゲートに印加するステップと、
続けて第３電圧を前記伝送トランジスタの前記ゲートに印加するステップと、
前記ピクセルが選択されていない間に、第２電圧を前記伝送トランジスタの前記ゲートに印加するステップと
を備え、
前記第１電圧は前記第２電圧より高く、前記第２電圧は前記第３電圧より高い、イメージセンサのピクセルの動作方法。
【請求項１４】
前記第１電圧は、前記伝送トランジスタの前記ゲートの電荷伝送臨界値よりも高く、
前記第２電圧は、前記伝送トランジスタの前記ゲートの電荷伝送臨界値よりも低い、請求項１３に記載の方法。
【請求項１５】
前記第２電圧を印加するステップは、前記フローティングベース領域を逆方向にバイアスするステップを備える、請求項１３に記載の方法。
【請求項１６】
前記フローティングベース領域を逆方向にバイアスするステップは、前記フローティングベース領域から前記ピクセルに関連したカラム出力ラインへの電荷の漏れを減少させる、請求項１５に記載の方法。
【請求項１７】
前記フローティングベース領域は、バイポーラ接合トランジスタのエミッタを備える、請求項１６に記載の方法。
【請求項１８】
前記バイポーラ接合トランジスタは前記ピクセルに垂直に配置される、請求項１７に記載の方法。