(57)【要約】【課題】伝送線路の特性インピーダンスＺ０の最大値を小さくし、反射ノイズの低減を図り、動作信頼性を向上する。【解決手段】一面に接続パッド６ａを有する半導体素子６と、半導体素子６に対して前記一面とは反対側に配置された第１配線層１１であって、接続パッド６ａに配線１６を介して電気的に接続されるパッド１３と、パッド１３から延ばされた冗長配線１４とを有する第１配線層１１と、一端が冗長配線１４に接続された冗長貫通電極１５と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
一面に接続パッドを有する半導体素子と、
前記半導体素子に対して前記一面とは反対側に配置された第１配線層であって、前記接続パッドに接続線材を介して電気的に接続される接続端部と、前記接続端部から延ばされた冗長配線とを有する第１配線層と、
一端が前記冗長配線に接続された冗長貫通電極と、
を備える半導体装置。
【請求項２】
前記冗長貫通電極の他端に接続された別の冗長配線を有し、前記第１配線層に対して前記半導体素子とは反対側に配置された第２配線層と、
前記別の冗長配線に接続された冗長外部端子と、を備える、請求項２に記載の半導体装置。
【請求項３】
前記半導体素子は、接合材を介して前記第１配線層上に接合されている、請求項１または２に記載の半導体装置。
【請求項４】
前記半導体素子に対して前記接続パッド側に配置され、前記半導体素子と電気的に接続される第３配線層を備える、請求項１ないし３のいずれか１項に記載の半導体装置。
【請求項５】
一面に接続パッドを有する半導体素子と、
前記半導体素子に対して前記一面とは反対側に配置された基板であって、前記接続パッドに電気的に接続された接続端部及び該接続端部から延ばされた冗長配線を有する第１配線層と、前記第１配線層に対して前記半導体素子とは反対側に配置されて前記第１配線層と電気的に接続された第２配線層と、を有する基板と、
一端が前記冗長配線に接続されて前記基板を貫通する冗長貫通電極と、
前記接続パッドと前記接続端部とを接続する接続線材と、
を備える、半導体装置。
【請求項６】
前記第２配線層は、前記冗長貫通電極の他端に接続された別の冗長配線を有し、前記別の冗長配線に冗長外部端子が接続されている、請求項５に記載の半導体装置。
【請求項７】
前記半導体素子は、接合材を介して前記第１配線層上に接合されている、請求項５または６に記載の半導体装置。
【請求項８】
前記半導体素子に対して前記接続パッド側に配置され、前記半導体素子と電気的に接続される第３配線層を備える、請求項５ないし７のいずれか１項に記載の半導体装置。
【請求項９】
一面に接続パッドを有する半導体素子と、
前記半導体素子に対して前記一面とは反対側に配置された第１配線層であって、前記接続パッドに電気的に接続される接続端部と、前記接続端部から延ばされた冗長配線とを有する第１配線層と、
一端が前記冗長配線に接続された冗長貫通電極と、を備える半導体装置の製造方法であって、
前記冗長配線を有する第１配線層を形成する工程と、
前記冗長配線に接続される冗長貫通電極を形成する工程と、
有する、半導体装置の製造方法。
【請求項１０】
前記冗長貫通電極の他端に接続された別の冗長配線を有し、前記第１配線層に対して前記半導体素子とは反対側に配置される第２配線層を形成する工程と、
前記別の冗長配線に接続される冗長外部端子を形成する工程と、を有する、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１配線層及び前記第２配線層を有する基板を形成する工程と、
前記基板の、前記半導体素子が載置される載置面の半田レジストを除去する工程と、
前記半導体素子を前記第１配線層上に接合材を介して接合する工程と、を有する請求項１０に記載の半導体装置の製造方法。
【請求項１２】
基板と、
前記基板の第１配線層に形成された第１配線と、
前記基板上に形成され前記第１配線と電気的に接続されたパッドと、
前記基板の第２配線層に形成された第２配線と、
前記第１配線と前記第２配線とを電気的に接続する第３配線と、
前記第１配線層側に実装され、前記パッドを介して前記第１配線と電気的に接続された半導体素子と、
前記パッドから前記第２配線への電流経路とは別に前記パッドから延在形成された第４配線であって、一端が前記パッドに接続されると共に他端が前記第２配線層に形成された配線と接続されない第４配線とを備える半導体装置。
【請求項１３】
前記第３配線と同じ層に形成され、一端が前記第４配線の他端に接続された第５配線を備える、請求項１２に記載の半導体装置。
【請求項１４】
前記パッドは、前記第１配線層に形成されている、請求項１２に記載の半導体装置。
【請求項１５】
前記第４配線は、オープン・スタブを構成している、請求項１２に記載の半導体装置。
【請求項１６】
前記第４配線及び前記第５配線は、オープン・スタブを構成している、請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に半導体素子が基板上に実装された構造の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置として、高速動作型の半導体パッケージでは、ＸＤＲ−ＤＲＡＭ(Extreme Data Rate-Dynamic Random Access Memory)が知られている。図７に示すように、この種の半導体装置が備える半導体素子１０６は、外形が矩形をなして長尺状に形成されており、主面の短辺方向Ｓの中央に、複数の接続パッド１０６ａが長辺方向Ｌに沿って配列されている。
【０００３】
図８に示すように、本発明に関連する半導体装置１０１は、上述した半導体素子１０６と、半導体素子１０６がワイヤ１１６を介して電気的に接続される基板１０７と、を備えている。
【０００４】
半導体素子１０６は、開口１０７ａを有する基板１０７上に、接続パッド１０６ａ側の面を基板１０７側に向けて配置されている。基板１０７は、第１配線層１１１及び第２配線層１１２を有しており、半導体素子１０６が配置される位置に、開口１０７ａが設けられている。また、基板１０７には、第２配線層１１２に外部端子１１９が設けられている。半導体素子１０６の接続パッド１０６ａは、基板１０７の開口１０７ａ内に配置されており、ワイヤ１１６を介して第２配線層１１２に形成されたボンディングパッド１１３に接続されている。開口１０７ａ内に封止材１１７が充填されることで、接続パッド１０６ａ、ワイヤ１１６及びボンディングパッド１１３が封止されている。そして、半導体装置１０１は、基板１０７上に配置された半導体素子１０６全体を被覆する樹脂材１１８を備えており、半導体パッケージとして構成されている。
【０００５】
図８に示した半導体装置１０１は、半導体素子１０６と基板１０７とが接する面積が小さく、基板上に半導体素子１０６を支持する観点において安定性が乏しく、半導体装置１０１の動作信頼性が損なわれるおそれがあった。この観点から、半導体素子１０６を基板１０７上に安定的に支持するために、半導体素子１０６の接続パッド１０６ａ側の面を、基板１０７側とは反対側に向けて配置された、いわゆるフェイスアップ構造の半導体装置が提案されている。
【０００６】
図９に示すように、本発明に関連するフェイスアップ構造の半導体装置１０２は、基板１０７上に載置された半導体素子１０６の接続パッド１０６ａと、基板１０７のボンディングパッド１１３とが、ワイヤ１１６を介して電気的に接続されている。フェイスアップ構造の半導体装置１０２は、半導体素子１０６と基板１０７とが接する面積が充分に確保され、基板１０７上に半導体素子１０６を安定的に支持することが可能になっている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−４０９８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、上述した半導体装置では、半導体装置の外部から半導体素子まで、基板の配線とワイヤを介して電流が流れる。また、ワイヤは、基板の配線層が形成する配線に比べて、特性インピーダンスＺ０が高い。
【０００９】
ＸＤＲ−ＤＲＡＭのような高速動作する半導体装置は、信号の伝送線路を構成する各部分の特性インピーダンスＺ０の不整合に伴って発生する信号の反射ノイズを小さくするために、特性インピーダンスを所定の範囲内にする必要がある。
【００１０】
上述した本発明に関連する半導体装置１０１、１０２の特性インピーダンスＺ０について、図１０を参照して説明する。図１０において、縦軸に特性インピーダンスＺ０を示し、横軸に時間を示す。図１０において、図８に示した半導体装置１０１を一点鎖線で示し、図９に示したフェイスアップ構造の半導体装置１０２を破線で示す。
【００１１】
図１０に示すように、フェイスアップ構造の半導体装置１０２は、第１配線層１１１に対応する部分Ｃにおける特性インピーダンスＺ０が、半導体装置１０１よりも高くなっている。図１０に示す部分Ｄ、Ｄ’は、電流が半導体装置の伝送線路におけるワイヤ１６を流れるときに対応している。部分Ｄにおいても、部分Ｃと同様に、半導体装置１０２は、半導体装置１０１に比べて、特性インピーダンスＺ０が高くなっている。
【００１２】
フェイスアップ構造の半導体装置１０２は、基板１０７の開口１０７ａ内にワイヤ１１６が配置された半導体装置１０１よりも、第１配線層１１１のボンディングパッド１１３と、半導体素子１０６の接続パッド１０６ａとの間の距離が長くなる。このため、フェイスアップ構造の半導体装置１０２は、図９に示した半導体装置１０１に比べて、ワイヤ１１６の長さが長くなるので、ワイヤ１１６の特性インピーダンスＺ０が高くなり、半導体装置１０２の伝送線路全体での特性インピーダンスＺ０の最大値が高くなってしまう。その結果、フェイスアップ構造の半導体装置１０２は、ワイヤの特性インピーダンスＺ０が高くなることで、信号の反射ノイズが増え、ＤＲＡＭとしての動作信頼性の低下を招きやすいという傾向がある。
【課題を解決するための手段】
【００１３】
本発明は、上述のような課題を解決するものである。
【００１４】
上述した課題を解決するため、本発明の一態様に係る半導体装置は、一面に接続パッドを有する半導体素子と、半導体素子に対して前記一面とは反対側に配置された第１配線層であって、接続パッドに接続線材を介して電気的に接続される接続端部と、接続端部から延ばされた冗長配線とを有する第１配線層と、一端が冗長配線に接続された冗長貫通電極と、を備える。
【００１５】
以上のように構成した本発明に係る半導体装置は、冗長配線を有する第１配線と、一端が冗長配線に接続された冗長貫通電極と、を有することによって、ワイヤの特性インピーダンスＺ０が見かけ上、小さくなる。ワイヤの特性インピーダンスＺ０が小さくなることで、信号の伝送線路の特性インピーダンスＺ０の最大値が小さくなり、伝送線路の各部分の特性インピーダンスＺ０を整合させることが可能になる。その結果、伝送線路で発生する信号の反射ノイズが低減され、半導体装置の動作信頼性が高められる。
【００１６】
なお、本発明における冗長配線及び冗長貫通電極は、高周波回路において、配線が構成する伝送線路に並列に接続され、伝送線路から枝分かれしている分布定数線路、いわゆるスタブ(stub)を構成している。また、本発明におけるスタブは、冗長配線の終端が冗長貫通電極に接続されて開放されており、いわゆるオープン・スタブを構成している。
【００１７】
本発明の他の態様に係る半導体装置は、一面に接続パッドを有する半導体素子と、半導体素子に対して前記一面とは反対側に配置された基板であって、接続パッドに電気的に接続された接続端部及び該接続端部から延ばされた冗長配線を有する第１配線層と、第１配線層に対して半導体素子とは反対側に配置されて第１配線層と電気的に接続された第２配線層とを有する基板と、一端が冗長配線に接続されて基板を貫通する冗長貫通電極と、接続パッドと接続端部とを接続する接続線材と、を備える。
【００１８】
本発明の一態様に係る半導体装置の製造方法は、一面に接続パッドを有する半導体素子と、半導体素子に対して前記一面とは反対側に配置された第１配線層であって、接続パッドに電気的に接続される接続端部と、接続端部から延ばされた冗長配線とを有する第１配線層と、一端が冗長配線に接続された冗長貫通電極と、を備える半導体装置の製造方法であって、冗長配線を有する第１配線層を形成する工程と、冗長配線に接続される冗長貫通電極を形成する工程と、有する。
【００１９】
また、本発明の他の態様に係る半導体装置は、基板と、基板の第１配線層に形成された第１配線と、基板上に形成され第１配線と電気的に接続されたパッドと、基板の第２配線層に形成された第２配線と、第１配線と第２配線とを電気的に接続する第３配線と、第１配線層側に実装され、パッドを介して第１配線と電気的に接続された半導体素子と、パッドから第２配線への電流経路とは別にパッドから延在形成された第４配線であって、一端がパッドに接続されると共に他端が第２配線層に形成された配線と接続されない第４配線とを備える。
【発明の効果】
【００２０】
本発明によれば、伝送線路における特性インピーダンスの最大値を小さくすることが可能になり、半導体装置における信号の反射ノイズを低減し、半導体装置の動作信頼性を向上することができる。
【図面の簡単な説明】
【００２１】
【図１】第１の実施形態の半導体装置を示す断面図である。
【図２】第１の実施形態の半導体装置を示す平面図である。
【図３】第１の実施形態の半導体装置の特性インピーダンスを説明するための図である。
【図４】第２の実施形態の半導体装置を示す断面図である。
【図５】第３の実施形態の半導体装置を示す断面図である。
【図６】第４の実施形態の半導体装置を示す平面図である。
【図７】本発明に関連する半導体素子を示す平面図である。
【図８】本発明に関連する半導体装置を示す断面図である。
【図９】本発明に関連する他の半導体装置を示す断面図である。
【図１０】本発明に関連する半導体装置の特性インピーダンスを説明するための図である。
【発明を実施するための形態】
【００２２】
以下、本発明の具体的な実施形態について、図面を参照して説明する。
【００２３】
（第１の実施形態）
図１に、第１の実施形態の半導体装置の断面図を示す。図２に、第１の実施形態の半導体装置の平面図を示す。
【００２４】
図１及び図２に示すように、第１の実施形態の半導体装置１は、一面に接続パッド６ａを有する半導体素子６と、半導体素子６に対して一面とは反対側に配置された基板７であって、接続パッド６ａに電気的に接続される接続端部としてのボンディングパッド１３と、ボンディングパッド１３から延ばされた冗長配線１４とを有する第１配線層１１と、第１配線層１１に対して半導体素子６とは反対側に配置されて第１配線層１１と電気的に接続された第２配線層１２とを有する基板７と、一端が冗長配線１４に接続されて基板７を貫通する冗長貫通電極１５と、接続パッド６ａとボンディングパッド１３とを接続する接続線材としてのワイヤ（配線）１６と、第２配線層１２に電気的に接続された複数の外部端子１９と、を備える。
【００２５】
また、第１の実施形態の半導体装置１は、基板７上に配置された半導体素子６全体を被覆する樹脂材１８を備えており、半導体パッケージとして構成されている。
【００２６】
半導体素子６は、外形が矩形をなして長尺状に形成されており、一面における短辺方向の中央に、長辺方向に沿って複数の接続パッド６ａが２列で配列されている。半導体素子６は、接合材としてのダイアタッチ材２０を介して、基板７の載置面上に接合されている。
【００２７】
基板７は、第１配線層１１と第２配線層１２とを電気的に接続する複数の貫通電極１６と、第１配線層１１の冗長配線１４に一端が接続され、他端が第２配線層１２に接続されていない複数の冗長貫通電極１５とを有している。また、基板７は、半導体素子６が載置される載置面の反対側に、複数の外部端子１９が半田ボールによって形成されている。
【００２８】
そして、実施形態における冗長配線１４及び冗長貫通電極１５は、高周波回路において、配線が構成する伝送線路に並列に接続されて伝送線路から枝分かれしている分布定数線路、いわゆるスタブ(stub)を構成している。実施形態におけるスタブは、冗長配線の終端が冗長貫通電極に接続されて開放されており、いわゆるオープン・スタブを構成している。
【００２９】
以上のように構成された第１の実施形態の半導体装置１について、特性インピーダンスＺ０を図３に示す。図３において、縦軸に特性インピーダンスＺ０を示し、横軸に時間を示す。また、図３において、実施形態の半導体装置１を実線で示し、比較形態として図９に示したフェイスアップ構造の半導体装置１０２を破線で示す。
【００３０】
図３に示すように、実施形態の半導体装置１は、第１配線層１１に対応する部分Ａにおける特性インピーダンスＺ０が、比較形態の半導体装置１０２よりも低くなっている。このように、実施形態では、第１配線層１１の冗長配線１４と冗長貫通電極１５によって構成されたスタブによって、第１配線層１１の特性インピーダンスＺ０が小さくされている。
【００３１】
図３に示す部分Ｂ、Ｂ’は、電流が半導体装置の伝送線路におけるワイヤを流れるときに対応している。部分Ｂにおいても、部分Ａと同様に、実施形態の半導体装置１が、比較形態の半導体装置１０２に比べて、特性インピーダンスＺ０が低くなっている。その結果、実施形態の半導体装置１は、比較形態よりも、伝送線路全体における特性インピーダンスＺ０の最大値が小さくなっている。
【００３２】
なお、図示しないが、第２配線層１２に冗長配線を形成し、この冗長配線に冗長貫通電極の一端を接続して他端（終端）を開放した場合には、伝送線路の特性インピーダンスＺ０の最大値を低下させる効果が得られなかった。したがって、本発明は、第１配線層１１に冗長配線１４を形成して冗長貫通電極に接続することによって、伝送線路における特性インピーダンスＺ０の最大値を低くすることができる。
【００３３】
上述した実施形態の半導体装置の製造方法は、冗長配線１４を有する第１配線層１１を形成する工程と、冗長配線１４に接続される冗長貫通電極１５を形成する工程と、有する。
【００３４】
また、実施形態の半導体装置の製造方法は、あらかじめ冗長配線１４及び冗長貫通電極１５が形成された第１配線層１１を有する基板７に、半導体素子６を実装する工程と、基板上に実装された半導体素子６を樹脂材１８で被覆する工程と、を有している。
【００３５】
なお、第１配線層１１における冗長配線１４の位置や長さは、必要に応じて適宜変更されてもよいことは勿論である。冗長配線１４で得られるキャパシタンスが不足する場合には、冗長配線１４の長さや冗長貫通電極１５の形状や個数を調整することでキャパシタンスを増やすこともできる。
【００３６】
上述したように、実施形態の半導体装置１によれば、第１配線層１１の冗長配線１４及び一端が冗長配線１４に接続された冗長貫通電極１５を有する基板７を備えることで、伝送線路における特性インピーダンスＺ０の最大値を小さくなり、ワイヤ１６の特性インピーダンスＺ０を見かけ上、小さくすることができる。これによって、信号の伝送線路の特性インピーダンスＺ０の最大値が小さくなり、伝送線路の各部分の特性インピーダンスＺ０を整合させることが可能になる。その結果、実施形態の半導体装置１は、半導体装置１で生じる信号の反射ノイズを低減し、半導体装置１の動作信頼性を高めることができる。
【００３７】
次に、他の実施形態の半導体装置について図面を参照して説明する。なお、他の実施形態において、第１の実施形態と同一の構成部材には、便宜上、第１の実施形態と同一の符号を付して説明を省略する。
【００３８】
（第２の実施形態）
図４に、第２の実施形態の半導体装置の断面図を示す。図４に示すように、第２の実施形態の半導体装置２が備える第２配線層１２は、冗長配線１４とは別の冗長配線２４を有している。別の冗長配線２４は、外部と電気的に接続されない冗長外部端子２９に接続されると共に、冗長配線１４に接続された冗長貫通電極１５に電気的に接続されている。
【００３９】
冗長貫通電極１５と接続された別の冗長配線２４は、第２配線層１２において、伝送線路を構成する他の配線と電気的に接続されておらず、独立して形成されている。
【００４０】
冗長外部端子２９は、いわゆるサーマル・ボールとして、半導体素子６に生じた熱を放出する機能も奏している。なお、図示しないが、半導体素子６の、基板７側の面と、貫通電極（不図示）を介して他の冗長外部端子が連結されてもよい。
【００４１】
第２の実施形態の半導体装置の製造方法は、第１の実施形態の製造方法が有する工程に加えて、冗長貫通電極１５の他端に接続された別の冗長配線２４を有し、第１配線層１１に対して半導体素子６とは反対側に配置される第２配線層１２を形成する工程と、別の冗長配線２４に接続される冗長外部端子１５を形成する工程と、を有している。
【００４２】
第２の実施形態の半導体装置２によれば、第１の実施形態と同様に、ワイヤ１６の特性インピーダンスＺ０が見かけ上小さくなることによって、半導体装置２で生じる信号の反射ノイズを低減し、半導体装置２の動作信頼性を高めることができる。
【００４３】
加えて、第２の実施形態の半導体装置２は、冗長外部端子２９によって、半導体素子６に生じた熱を放出することが可能になり、半導体素子６の動作信頼性を更に高めることができる。
【００４４】
（第３の実施形態）
図５に、第３の実施形態の半導体装置の断面図を示す。第３の実施形態の半導体装置は、半導体素子が載置される載置領域の半田レジストが除去されている点が、第１の実施形態と異なっている。
【００４５】
図５に示すように、第３の実施形態の半導体装置３は、半導体素子６が載置される、基板７の載置面から、半田レジスト３０が除去されている。半田レジスト３０は、基板７の、半導体素子６が載置される部分だけ除去されている。そして、半導体素子６は、接合材としてのダイアタッチ材２０を介して直接第１配線層１１上に接合されている。
【００４６】
このように、半導体素子６が載置される部分の半田レジスト３０が除去されることによって、半田レジスト３０の厚みだけ、半導体素子６が基板７に近づけられる。このため、第１配線層１１のボンディングパッド１３と半導体素子６の接続パッド６ａとが近づくことになり、ワイヤ１６の長さを短くすることができる。
【００４７】
したがって、第３の実施形態の半導体装置３は、第１の実施形態よりも、半導体素子６の接続パッド６ａと第１配線層１１のボンディングパッド１３とに跨がるワイヤ１６の長さを短くすることができるので、ワイヤ１６の特性インピーダンスＺ０が小さくなる。
【００４８】
第３の実施形態の半導体装置の製造方法は、第１の実施形態の製造方法が有する工程に加えて、第１配線層１１及び第２配線層１２を有する基板７を形成する工程と、基板７の、半導体素子６が載置される載置面の半田レジスト３０を除去する工程と、半導体素子６を第１配線層１１上にダイアタッチ材２０（接合材）を介して接合する工程と、を有している。
【００４９】
上述したように、第３の実施形態の半導体装置３によれば、ワイヤ１６の特性インピーダンスＺ０が見かけ上、更に小さくなるので、半導体装置３で生じる信号の反射ノイズを更に低減し、半導体装置３の動作信頼性を更に高めることができる。
【００５０】
（第４の実施形態）
図６に、第４の実施形態の半導体装置の平面図を示す。上述した第１から第３の実施形態の半導体装置１、２、３が備える半導体素子６は、一面の短辺方向の中央に、長辺方向に沿って配列された複数の接続パッド６ａである、いわゆるセンターパッドのみを有して構成されていた。
【００５１】
これに対し、図６に示すように、第４の実施形態の半導体装置４が備える半導体素子４６は、上述した複数の接続パッド４６ａからなるセンターパッドと、一面における短辺方向の両端に、長手方向に沿って配列された複数の接続パッド４６ｂである、いわゆるサイドパッドとを有している。
【００５２】
また、第４の実施形態の半導体装置４は、センターパッドとサイドパッドが、半導体素子４６の一面上に形成された第３配線層としての再配線層（ＲＤＬ）４３を介して電気的に接続されており、サイドパッドが、ワイヤ１６を介して第１配線層１１のボンディングパッド１３に電気的に接続されている。サイドパッドに接続されたボンディングパッド１３は、外部電源と電気的に接続される。
【００５３】
このようにサイドパッドを有する半導体素子４６においても、センターパッドと接続されたボンディングパッド１３と同様に、サイドパッドとボンディングパッド１３とがワイヤ１６を介して接続されるので、冗長配線及び冗長貫通電極を設けることで、上述した実施形態と同様に、サイドパッドに接続されたワイヤ１６の特性インピーダンスＺ０が見かけ上、更に小さくなる。したがって、第４の実施形態においても、半導体装置４で生じる信号の反射ノイズを低減し、半導体装置４の動作信頼性を高めることができる。
【００５４】
図示しないが、実施形態の半導体装置としては、基板と、基板の第１配線層に形成された第１配線と、基板上に形成され第１配線と電気的に接続されたパッドと、基板の第２配線層に形成された第２配線と、第１配線と第２配線とを電気的に接続する第３配線と、第１配線層側に実装され、パッドを介して第１配線と電気的に接続された半導体素子と、パッドから第２配線への電流経路とは別にパッドから延在形成された第４配線であって、一端がパッドに接続されると共に他端が第２配線層に形成された配線と接続されない第４配線と、を備える構成も挙げられる。さらに、この構成の半導体装置は、第３配線と同じ層に形成され、一端が第４配線の他端に接続された第５配線を備えて構成されてもよい。また、パッドは第１配線層に形成され、第４配線及び第５配線のうち、少なくとも第４配線は、オープン・スタブを構成している。
【００５５】
なお、本実施形態のように、センターパッドとサイドパッドを有する半導体素子４６を用いる構成の場合、センターパッドに接続されるボンディングパッドから延ばされる冗長配線と、サイドパッドに接続されるボンディングパッドから延ばされる冗長配線とが、必要に応じて、冗長配線の長さや、冗長貫通電極を含めた構成を異ならせてもよいことは勿論である。
【００５６】
なお、本実施形態の半導体装置は、１つの半導体素子のみを有して構成されたが、この構成に限定されるものではなく、複数の半導体素子が積層された構造を有する半導体装置に適用されてもよい。
【００５７】
また、各実施形態では、半導体素子６と基板７とをボンディングワイヤにて接続した構成を前提として説明をしたが、ＢＧＡ（Ball Grid Array）等のバンプ電極を備えた半導体素子６を基板７にフェイスダウンにて実装したものについても、基板７上の第１配線層のインピーダンスが大きい場合には同様の問題が発生するので、適用することが可能である。
【符号の説明】
【００５８】
１  半導体装置
６  半導体素子
６ａ  接続パッド
７  基板
１１  第１配線層
１２  第２配線層
１３  ボンディングパッド
１４  冗長配線
１５  冗長貫通電極
１６  ワイヤ（配線）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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