(57)【要約】【課題】ノイズに対して耐性の高い電圧レベルシフト回路及び半導体集積回路装置を提供する。【解決手段】電圧レベルシフト回路１０は、入力端子Ｔ０から入力される入力信号Ｓ０からその交流成分をろ波し、ろ波後の信号Ｓ１を出力する交流結合回路１１と、交流結合回路から入力されるろ波後の信号Ｓ１の電圧レベルを増幅させ、増幅した信号Ｓ２を出力する増幅回路１２と、増幅回路から入力される信号Ｓ２から、増幅回路の入力信号Ｓ１と同相の所定のバイアス電圧信号Ｓ３を生成するバイアス電圧生成回路１３と、バイアス電圧生成回路により生成されたバイアス電圧信号Ｓ３に従って、出力信号を増幅回路の入力端子に帰還させる帰還回路１４とを備える。【選択図】図１１
2014135594.tif 000002
【特許請求の範囲】
【請求項１】
入力端子から入力される入力信号からその交流成分をろ波し、ろ波後の信号を出力する交流結合回路と、
前記交流結合回路から入力されるろ波後の信号の電圧レベルを増幅させ、増幅した信号を出力する増幅回路と、
前記増幅回路から入力される信号から、前記増幅回路の入力信号と同相の所定のバイアス電圧信号を生成するバイアス電圧生成回路と、
前記バイアス電圧生成回路により生成されたバイアス電圧信号に従って、出力信号を前記増幅回路の入力端子に帰還させる帰還回路とを備えたことを特徴とする電圧レベルシフト回路。
【請求項２】
前記増幅回路は、前記交流結合回路から入力されるろ波後の信号の論理を反転させ電圧レベルを増幅させる第１反転増幅器を備え、
前記帰還回路は、前記増幅回路の入出力端子間に直列接続される第１非線形抵抗素子及び第１スイッチと、前記直列接続される第１非線形抵抗素子及び第１スイッチを備える回路に並列に接続される前記第１非線形抵抗素子と逆極性の第２非線形抵抗素子及び第２スイッチとを備え、
前記バイアス電圧発生回路は、前記第１反転増幅器から入力される信号から前記バイアス電圧信号を生成し、前記バイアス電圧信号を前記第１及び第２スイッチに出力する第２反転増幅器を備え、
前記帰還回路は、前記バイアス電圧信号に従い、前記第１又は第２非線形抵抗素子を介した信号を前記第１反転増幅器の入力端子に帰還させることを特徴とする請求項１記載の電圧レベルシフト回路。
【請求項３】
前記バイアス電圧発生回路は、前記第２反転増幅器の入出力端子間に直列接続される第１及び第２抵抗素子を備え、
前記帰還回路は、前記第１及び第２抵抗素子の一端が互いに接続された接続ノードに接続された一端と、前記第１反転増幅器の入力端子に接続された他端とを有する第３抵抗素子を備え、
前記第１反転増幅器の出力抵抗値と前記第１抵抗素子の抵抗値との和は、前記第２反転増幅器の出力抵抗値と前記第２抵抗素子の抵抗値との和よりも大きくなるように構成されることを特徴とする請求項２記載の電圧レベルシフト回路。
【請求項４】
前記増幅回路は、前記第１反転増幅器の出力端子に接続された入力端子と、前記バイアス発生回路の入力端子に接続された出力端子とを有する第３反転増幅器を備え、
前記第１及び第３反転増幅器の出力抵抗値と前記第１抵抗素子の抵抗値との和は、前記第２反転増幅器の出力抵抗値と前記第２抵抗素子の抵抗値との和よりも小さくなるように構成されることを特徴とする請求項３記載の電圧レベルシフト回路。
【請求項５】
前記帰還回路は、電流経路の一端及び他端が前記増幅回路の入力端子と前記接続ノードとの間に並列に接続される第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを備えることを特徴とする請求項３又は４に記載の電圧レベルシフト回路。
【請求項６】
前記バイアス電圧発生回路は、前記第２反転増幅器の入出力端子間に直列接続される第４及び第５反転増幅器を備え、
前記第２反転増幅器の駆動能力は、前記第４反転増幅器の駆動能力よりも大きくなるように構成されることを特徴とする請求項２乃至５のいずれかに記載の電圧レベルシフト回路。
【請求項７】
請求項１乃至６のいずれかに記載の電圧レベルシフト回路を備えることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧レベルシフト回路及び半導体集積回路装置に関し、低振幅の入力クロック信号を高振幅のクロック信号へ変換し、クロックインターフェースとして機能する電圧レベルシフト回路等に関する。
【背景技術】
【０００２】
低振幅のクロックパルスを高振幅のクロックパルスへ変換する回路としては、交流結合を利用した回路が知られている（例えば、特許文献１参照）。特許文献１には、交流結合素子の交流信号に対する時定数を大きくすることができ、安定に動作することができる交流結合回路が提案されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、例えば、特許文献１の第１図に示す交流結合回路を用いて、低周波のクロックパルスの振幅幅を変換する場合、つまり定常状態の期間が長いクロックパルスを入力する場合には、定常状態におけるダイオードを介した順方向の電流リークが発生する。そのため、インバータアンプの入力電位は、インバータアンプの論理しきい値電圧に等しくなる。このときインバータアンプの入力電位にノイズが加わると、インバータアンプの論理が反転してしまうという問題があった。
【０００４】
本発明の目的は、以上の問題点を解決し、ノイズに対して耐性の高い電圧レベルシフト回路及び半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る電圧レベルシフト回路は、入力端子から入力される入力信号からその交流成分をろ波し、ろ波後の信号を出力する交流結合回路と、交流結合回路から入力されるろ波後の信号の電圧レベルを増幅させ、増幅した信号を出力する増幅回路と、増幅回路から入力される信号から、増幅回路の入力信号と同相の所定のバイアス電圧信号を生成するバイアス電圧生成回路と、バイアス電圧生成回路により生成されたバイアス電圧信号に従って、出力信号を前記増幅回路の入力端子に帰還させる帰還回路とを備える。
【発明の効果】
【０００６】
上記構成によれば、ノイズに対して耐性の高い電圧レベルシフト回路及び半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施形態に係る電圧レベルシフト回路１０−１を示す回路図である。
【図２】本発明の第２の実施形態に係る電圧レベルシフト回路１０−２を示す回路図である。
【図３】本発明の第３の実施形態に係る電圧レベルシフト回路１０−３を示す回路図である。
【図４】本発明の第４の実施形態に係る電圧レベルシフト回路１０−４を示す回路図である。
【図５】本発明の第５の実施形態に係る電圧レベルシフト回路１０−５を示す回路図である。
【図６】本発明の第６の実施形態に係る電圧レベルシフト回路１０−６を示す回路図である。
【図７】本発明の第７の実施形態に係る電圧レベルシフト回路１０−７を示す回路図である。
【図８】本発明の第８の実施形態に係る電圧レベルシフト回路１０−８を示す回路図である。
【図９】本発明の第９の実施形態に係る電圧レベルシフト回路１０−９を示す回路図である。
【図１０】本発明の第１０の実施形態に係る電圧レベルシフト回路１０−１０を示す回路図である。
【図１１】本発明の基本構成に係る電圧レベルシフト回路１０を示すブロック図である。
【発明を実施するための形態】
【０００８】
（基本構成）
図１１は、本発明の基本構成に係る電圧レベルシフト回路１０を示すブロック図である。図１１に示すように、本発明の基本構成に係る電圧レベルシフト回路１０は、交流結合回路１１と、増幅回路１２と、バイアス電圧生成回路１３と、帰還回路１４とを備えて構成される。
【０００９】
図１１において、交流結合回路１１は、入力端子Ｔ１から入力されるクロック信号Ｓ０からその直流成分をカットしかつその交流成分を通過ろ波させ、通過ろ波後の信号Ｓ１を出力する。増幅回路１２は、交流結合回路１１から入力される信号Ｓ１の電圧レベルを増幅して矩形波に近い信号Ｓ２を出力し、当該出力信号Ｓ２は、出力端子Ｔ２から電圧レベルシフト回路１０の出力信号として外部回路に出力される。バイアス電圧生成回路１３は、増幅回路１２から入力される信号Ｓ２から、増幅回路１２の入力信号Ｓ１と実質的に同相の所定のバイアス電圧信号Ｓ３を生成する。帰還回路１４は、バイアス電圧生成回路１３により生成されたバイアス電圧信号Ｓ３に従って、出力信号Ｓ４を増幅回路１２の入力端子に帰還させる。
【００１０】
図１１に示すように、基本構成に係る電圧レベルシフト回路１０は、増幅回路１２から入力される信号Ｓ２から、増幅回路１２の入力信号Ｓ１と同相の所定のバイアス電圧信号Ｓ３を生成するバイアス電圧生成回路１３と、バイアス電圧生成回路１３により生成されたバイアス電圧信号Ｓ３に従って、出力信号Ｓ４を増幅回路１２の入力端子に帰還させる帰還回路１４とを備える。このように、帰還回路１４が、増幅回路１２の入力信号Ｓ１と同相の所定のバイアス電圧信号Ｓ３に従って、出力信号Ｓ４を増幅回路１２の入力端子に帰還させることにより、増幅回路１２の入力信号Ｓ１の電圧は、ノイズマージンが高い状態を維持することができる。その結果、増幅回路１２の入力信号Ｓ１の電位に多少のノイズが加わっても、増幅回路１２の出力信号Ｓ２の論理が反転することなく、ノイズに対して耐性の高い電圧レベルシフト回路１０を提供することが可能となる。詳細については、以下の第１乃至第１０の実施形態において、説明する。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る電圧レベルシフト回路１０−１を示す回路図である。図１に示すように、第１の実施形態に係る電圧レベルシフト回路１０−１は、交流結合回路１１と、増幅回路１２と、バイアス電圧生成制御回路１３Ｅと、帰還回路１４とを備えて構成される。
【００１２】
図１において、交流結合回路１１は、キャパシタＣ１を備えて構成され、キャパシタＣ１は、入力端子Ｔ１から入力されたクロック入力信号Ｓ０の交流成分をろ波させた信号Ｓ１を出力する。増幅回路１２は、インバータＩ１を備えて構成され、インバータＩ１は、交流結合回路１１から入力される信号Ｓ１を、論理的に反転させて電圧レベルが増幅させた矩形波に近い信号Ｓ２を出力する。増幅回路１２の出力信号Ｓ２は、出力端子Ｔ２から電圧レベルシフト回路１０−１の出力信号として外部回路に出力される。
【００１３】
バイアス電圧生成制御回路１３Ｅは、インバータＩ２を備えて構成され、スイッチＳＷ１，ＳＷ２の開閉のためのバイアス電圧Ｓ３を帰還回路１４へ出力する。インバータＩ２は、増幅回路１２から入力される信号Ｓ２を、論理的に反転させて増幅し、増幅回路１２への入力と実質的に同相のバイアス電圧信号Ｓ３を生成し、帰還回路１４へ出力する。帰還回路１４は、非線形抵抗素子Ｄ１，Ｄ２とスイッチＳＷ１，ＳＷ２とを備えて構成される。非線形抵抗素子Ｄ１及びスイッチＳＷ１は、増幅回路１２の入出力端子間に直列接続される。非線形抵抗素子Ｄ１と逆極性の非線形抵抗素子Ｄ２及びスイッチＳＷ２は、直列接続された非線形抵抗素子Ｄ１及びスイッチＳＷ１を備える回路に並列に接続される。なお、非線形抵抗素子Ｄ１，Ｄ２は、ダイオードが用いられる。帰還回路１４は、バイアス電圧生成制御回路１３ＥからスイッチＳＷ１，ＳＷ２に入力されるバイアス電圧信号Ｓ３の制御に従って、帰還信号として信号Ｓ４を増幅回路１２の入力端子に帰還させる。動作の詳細については、後述する。
【００１４】
上記構成において、増幅回路１２の出力信号Ｓ２の電圧がローレベルの場合、バイアス電圧信号Ｓ３に従い、スイッチＳＷ１はオフされ、スイッチＳＷ２はオンされる。一方、増幅回路１２の出力信号Ｓ２の電圧がハイレベルの場合、バイアス電圧信号Ｓ３に従い、スイッチＳＷ１はオンされ、スイッチＳＷ２はオフされる。
【００１５】
ここで、入力端子Ｔ１に入力されるクロック信号Ｓ０がローレベルからハイレベルに遷移する際には、増幅回路１２の出力信号Ｓ２の電圧レベルがハイレベルからローレベルに変化する。この遷移する際、増幅回路１２の入出力端子間の電位差が非線形抵抗素子Ｄ１の順方向降下電圧ＶＤ１より大きい場合には、スイッチＳＷ１が今だオンであるために非線形抵抗素子Ｄ１を介して、増幅回路１２の入出力端子間の電位が順方向降下電圧ＶＤ１に高速にクランプされる。そして、増幅回路１２の入出力端子間の電位が順方向降下電圧ＶＤ１にクランプされる過程又はそのクランプされた後に、クロック信号Ｓ０がローレベルからハイレベルに遷移すると、バイアス電圧信号Ｓ３に従い、スイッチＳＷ１はオンからオフ、スイッチＳＷ２はオフからオンにそれぞれ切り替わる。よって、非線形抵抗素子Ｄ１を介した増幅回路１２の入出力端子間の接続は開放され、非線形抵抗素子Ｄ２を介した増幅回路１２の入出力端子間の接続は短絡される。
【００１６】
次いで、帰還信号Ｓ４は、帰還回路１４の非線形抵抗素子Ｄ２を介して、インバータＩ１の入力端子に帰還される。そのため、入力信号Ｓ１の電圧は、インバータＩ１の論理しきい値電圧ＶＴＬに対して、クランプされた順方向降下電圧ＶＤ１に相当する正のノイズマージン電圧（＋Ｖｍ）を有する。その結果、インバータＩ１の入力信号Ｓ１の電圧は、インバータＩ１の論理しきい値電圧ＶＴＬに対して、電圧ＶＴＬ＋Ｖｍとなり、ノイズマージンが高い状態を維持することができる。
【００１７】
同様に、入力端子Ｔ１に入力されるクロック信号Ｓ０がハイレベルからローレベルに遷移する際には、増幅回路１２の出力信号Ｓ２の電圧レベルがローレベルからハイレベルに変化する。この遷移する際、増幅回路１２の入出力端子間の電位差が非線形抵抗素子Ｄ２の順方向降下電圧ＶＤ２より大きい場合には、スイッチＳＷ２が今だオンであるために非線形抵抗素子Ｄ２を介して、増幅回路１２の入出力端子間の電位がＶＤ２に高速にクランプされる。そして、増幅回路１２の入出力端子間の電位が順方向降下電圧ＶＤ２にクランプされる過程又はそのクランプされた後に、クロック信号Ｓ０がハイレベルからローレベルに遷移すると、バイアス電圧信号Ｓ３に従い、スイッチＳＷ１はオフからオン、スイッチＳＷ２はオンからオフにそれぞれ切り替わる。よって、非線形抵抗素子Ｄ１を介した増幅回路１２の入出力端子間の接続は短絡され、非線形抵抗素子Ｄ２を介した増幅回路１２の入出力端子間の接続は開放される。
【００１８】
次いで、帰還信号Ｓ４は、帰還回路１４の非線形抵抗素子Ｄ１を介して、インバータＩ１の入力端子に帰還される。そのため、インバータＩ１の入力信号Ｓ１の電圧は、インバータＩ１の論理しきい値電圧ＶＴＬに対して、クランプされた順方向降下電圧ＶＤ２に相当する負のノイズマージン電圧（−Ｖｍ）を有する。その結果、入力信号Ｓ１の電圧は、インバータＩ１の論理しきい値電圧ＶＴＬに対して、電圧ＶＴＬ−Ｖｍとなり、ノイズマージンが高い状態を維持することができる。なお、スイッチＳＷ１，ＳＷ２のオン／オフを行うためには、必ずしも信号Ｓ３である必要はない。例えば、信号Ｓ２によりスイッチＳＷ１，ＳＷ２のオン／オフをさせても良いし、インバータＩ２の後段に配置させたインバータの出力信号を用いることも可能である。
【００１９】
上記のように、第１の実施形態に係る電圧レベルシフト回路１０−１によれば、バイアス電圧生成制御回路１３Ｅから発生させたバイアス電圧信号Ｓ３に従い、スイッチＳＷ１，ＳＷ２のオン／オフを切り替える。そのため、バイアス電圧信号Ｓ３に従ったスイッチＳＷ１，ＳＷ２により、非線形抵抗素子Ｄ１，Ｄ２を介した電流リークの発生を防止することができる。さらに、入力信号Ｓ１の電圧は、インバータＩ１の論理しきい値電圧ＶＴＬに対して、電圧ＶＴＬ±Ｖｍとなり、ノイズマージンが高い状態を維持することができる。その結果、インバータＩ１の入力信号Ｓ１の電位に多少のノイズが加わっても、インバータＩ１の出力の論理が反転することなく、ノイズに対して耐性の高い電圧レベルシフト回路１０−１を提供することが可能となる。
【００２０】
（第２の実施形態）
図２は、本発明の第２の実施形態に係る電圧レベルシフト回路１０−２を示す回路図である。なお、以下の説明において、第１の実施形態と実質的に重複する部分の説明についいては省略する。図２に示すように、第２の実施形態に係る電圧レベルシフト回路１０−２は、第１の実施形態に係る電圧レベルシフト回路１０−１に比較して、以下の点で相違する。
（１）バイアス電圧生成制御回路１３Ｅに代えてバイアス電圧生成回路１３Ａを備えたこと。ここで、バイアス電圧生成回路１３ＡはインバータＩ２と抵抗素子Ｒ１，Ｒ２とを備え、インバータＩ２の入力端子はインバータＩ１の出力端子に接続され、インバータＩ２の出力端子は互いに直列に接続された抵抗素子Ｒ２，Ｒ１を介してインバータＩ２の入力端子に接続される。
（２）帰還回路１４に代えて帰還回路１４Ａを備えたこと。帰還回路１４Ａは抵抗素子Ｒ３を備えて構成され、抵抗素子Ｒ３の一端は抵抗素子Ｒ１及びＲ２が互いに接続された接続ノードＮＲに接続され、抵抗素子Ｒ３の他端は増幅回路１２の入力端子に接続される。
【００２１】
以上のように構成された電圧レベルシフト回路１０−２において、インバータＩ１の出力抵抗値ｒｏｕｔ１と抵抗素子Ｒ１の抵抗値ｒ１との和（ｒｏｕｔ１＋ｒ１）は、インバータＩ２の出力抵抗値ｒｏｕｔ２と抵抗素子Ｒ２の抵抗値ｒ２との和（ｒｏｕｔ２＋ｒ２）よりも大きくなり、すなわち次式が成立するように構成される。
【００２２】
［数１］
ｒｏｕｔ１＋ｒ１＞ｒｏｕｔ２＋ｒ２      （１）
【００２３】
上記構成において、インバータＩ１の入力信号Ｓ１の電圧がハイレベルのとき、インバータＩ２の出力信号Ｓ３の電圧はハイレベルに、インバータＩ１の入力電圧がローレベルのとき、インバータＩ２の出力信号Ｓ３の電圧はローレベルである。このとき、接続ノードＮＲの電位は、インバータＩ２の入出力端子間の電位差を分圧した電位となる。そのため、上記式（１）が成立するとき、接続ノードＮＲの電位は、インバータＩ１の入力信号Ｓ１と実質的に同相で正及び負に変化する２種類のバイアス電圧信号Ｓ３の電圧となる。
【００２４】
次いで、インバータＩ１の入力信号Ｓ１と実質的に同相で正及び負に変化する２種類のバイアス電圧信号Ｓ３の電圧は、帰還回路１４Ａの抵抗素子Ｒ３を介して、帰還信号Ｓ４としてインバータＩ１の入力端子に帰還される。そのため、インバータＩ１の論理しきい値電圧ＶＴＬに対して、正及び負の２種類のバイアス電圧が同様にノイズマージン電圧として与えられることとなる。これにより、インバータＩ１の入力信号Ｓ１の電位に多少のノイズが加わっても、インバータＩ１の出力の論理が反転することなく、ノイズに対して耐性の高い電圧レベルシフト回路１０−２を提供することが可能となる。
【００２５】
上記のように、第２の実施形態によれば、上記第１の実施形態と同様の作用効果を得ることができる。また、第２の実施形態は、第１の実施形態に比べて、バイアス電圧生成回路１３Ａ及び帰還回路１４Ａを備えて構成される。そのため、第１の実施形態に比べて、バイアス電圧信号Ｓ３を、抵抗素子Ｒ１，Ｒ２の接続ノードＮＲの分圧電圧として発生させることができる。また、第２の実施形態は、電圧レベルシフト回路１０−２の内部に電位的にフローティングなノードを含まないという点から、ノイズに対してさらに強い耐性を有する。
【００２６】
（第３の実施形態）
図３は、本発明の第３の実施形態に係る電圧レベルシフト回路１０−３を示す回路図である。図３に示すように、第３の実施形態に係る電圧レベルシフト回路１０−３は、第２の実施形態に係る電圧レベルシフト回路１０−２に比較して、以下の点で相違する。
（１）増幅回路１２に代えて増幅回路１２Ａを備えたこと。ここで、増幅回路１２Ａは、インバータＩ１−１，Ｉ１−２を備えて構成され、インバータＩ１−１，Ｉ１−２は交流結合回路１１とバイアス電圧生成回路１３Ａとの間に直列接続される。ここで、インバータＩ１−１，Ｉ１−２の出力抵抗値ｒｏｕｔ３と抵抗素子Ｒ１の抵抗値ｒ１との和（ｒｏｕｔ３＋ｒ１）は、インバータＩ２の出力抵抗値ｒｏｕｔ２と抵抗素子Ｒ２の抵抗値ｒ２との和（ｒｏｕｔ２＋ｒ２）よりも小さくなり、すなわち次式が成立するように構成される。
【００２７】
［数２］
ｒｏｕｔ３＋ｒ１＜ｒｏｕｔ２＋ｒ２      （２）
【００２８】
上記構成において、インバータＩ１−１の入力信号Ｓ１の電圧がハイレベルのとき、インバータＩ２の出力信号Ｓ３の電圧はローレベルに、インバータＩ１−１の入力電圧がローレベルのとき、インバータＩ２の出力信号Ｓ３の電圧はハイレベルになる。このとき、抵抗素子Ｒ１，Ｒ２の接続ノードＮＲの電位は、インバータＩ２の入出力間の電位差を分圧した電位となる。そのため、上記式（２）が成立する場合に、抵抗素子Ｒ１，Ｒ２の接続ノードＮＲの電位は、インバータＩ１の入力信号Ｓ１と実質的に同相で正及び負に変化する２種類のバイアス電圧信号Ｓ３の電圧となる。
【００２９】
次いで、バイアス電圧信号Ｓ３は、帰還回路１４Ａの抵抗素子Ｒ３を介して、帰還信号Ｓ４としてインバータＩ１−１の入力端子に帰還される。そのため、インバータＩ１−１の論理しきい値電圧ＶＴＬに対して、正及び負の２種類のバイアス電圧が同様にノイズマージン電圧として与えられることとなる。これにより、インバータＩ１−１の入力信号Ｓ１の電位に多少のノイズが加わっても、インバータＩ１−１の出力の論理が反転することなく、ノイズに対して耐性の高い電圧レベルシフト回路１０−３を提供することが可能となる。
【００３０】
上記のように、第３の実施形態によれば、上記第２の実施形態と同様の作用効果を得ることができる。また、第３の実施形態は、第２の実施形態と同様に、帰還回路１４Ａとして、抵抗素子Ｒ３を備えて構成される。そのため、電圧レベルシフト回路１０−３の内部に電位的にフローティングなノードを含まないという点から、第３の実施形態は、ノイズに対してさらに強い耐性を有する。
【００３１】
（第４の実施形態）
図４は、本発明の第４の実施形態に係る電圧レベルシフト回路１０−４を示す回路図である。図４に示すように、第４の実施形態に係る電圧レベルシフト回路１０−４は、第２の実施形態に係る電圧レベルシフト回路１０−２に比較して、以下の点で相違する。
（１）帰還回路１４Ａに代えて帰還回路１４Ｂを備えたこと。ここで、帰還回路１４Ｂは、ＰＭＯＳトランジスタ２１ＰとＮＭＯＳトランジスタ２１Ｎとを備えて構成される。ＰＭＯＳトランジスタ２１Ｐ及びＮＭＯＳトランジスタ２１Ｎの電流経路の一端及び他端は、増幅回路１２の入力端子と接続ノードＮＲとの間に並列に接続され、ＰＭＯＳトランジスタ２１Ｐ及びＮＭＯＳトランジスタ２１Ｎの制御端子はインバータＩ２の出力端子に接続される。
【００３２】
上記構成において、インバータＩ２の出力信号Ｓ３Ｂがハイレベルのとき、ＮＭＯＳトランジスタ２１Ｎの電流経路はオンし、ＰＭＯＳトランジスタ２１Ｐの電流経路はオフする。
【００３３】
次いで、帰還信号Ｓ４は、帰還回路１４ＢのＮＭＯＳトランジスタ２１Ｎの電流経路を介して、インバータＩ１の入力端子に帰還される。そのため、入力信号Ｓ１の電圧は、抵抗素子Ｒ１，Ｒ２の接続ノードＮＲの分圧電圧からインバータＩ１の論理しきい値電圧ＶＴＬを引いた電圧に相当する正のノイズマージン電圧（＋Ｖｍ）を有する。その結果、インバータＩ１の入力信号Ｓ１の電圧は、インバータＩ１の論理しきい値電圧ＶＴＬに対して、電圧ＶＴＬ＋Ｖｍとなり、ノイズマージンが高い状態を維持することができる。
【００３４】
同様に、インバータＩ２の出力信号Ｓ３Ｂがローレベルのとき、ＮＭＯＳトランジスタ２１Ｎの電流経路はオフし、ＰＭＯＳトランジスタ２１Ｐの電流経路はオンする。
【００３５】
次いで、帰還信号Ｓ４は、帰還回路１４ＢのＰＭＯＳトランジスタ２１Ｐの電流経路を介して、インバータＩ１の入力端子に帰還される。そのため、入力信号Ｓ１の電圧は、抵抗素子Ｒ１，Ｒ２の接続ノードＮＲの分圧電圧からインバータＩ１の論理しきい値電圧ＶＴＬを引いた電圧に相当する負のノイズマージン電圧（−Ｖｍ）を有する。その結果、インバータＩ１の入力信号Ｓ１の電圧は、インバータＩ１の論理しきい値電圧ＶＴＬに対して、電圧ＶＴＬ−Ｖｍとなり、ノイズマージンが高い状態を維持することができる。
【００３６】
上記のように、第４の実施形態によれば、上記第２の実施形態と同様の作用効果を得ることができる。さらに、第４の実施形態は、帰還回路１４Ｂを備えることを特徴とする。帰還回路１４Ｂが備えるＮＭＯＳトランジスタ２１Ｎはバイアス電圧信号Ｓ３Ｂがハイレベルのときオンし、ＰＭＯＳトランジスタ２１Ｐはバイアス電圧信号Ｓ３Ｂがローレベルのときがオンする構成となる。そのため、ＮＭＯＳトランジスタ２１Ｎ及びＰＭＯＳトランジスタ２１Ｐの電流経路のオン抵抗を高くすることができる。また、ＮＭＯＳトランジスタ２１Ｎ及びＰＭＯＳトランジスタ２１Ｐを帰還回路１４Ｂに適用することで、帰還回路１４Ｂのサイズを小さくすることができ、電圧レベルシフト回路１０−４の占有面積を縮小できる。
【００３７】
（第５の実施形態）
図５は、本発明の第５の実施形態に係る電圧レベルシフト回路１０−５を示す回路図である。図５に示すように、第５の実施形態に係る電圧レベルシフト回路１０−５は、第２の実施形態に係る電圧レベルシフト回路１０−２に比較して、以下の点で相違する。
（１）バイアス電圧生成回路１３Ａの代わりにバイアス電圧生成回路１３Ｂを備えたこと。ここで、バイアス電圧生成回路１３Ｂは、インバータＩ２，Ｉ３，及びＩ４を備えて構成される。インバータＩ２の入力端子はインバータＩ１の出力端子に接続され、インバータＩ２の出力端子は直列接続されたインバータＩ３，Ｉ４を介してインバータＩ２の入力端子に接続される。ここで、インバータＩ２の駆動能力ＤＲＩ２は、インバータＩ４の駆動能力ＤＲＩ４よりも大きくなる（ＤＲＩ２＞ＤＲＩ４）ように構成される。
【００３８】
上記構成において、形式的には、バイアス電圧信号Ｓ３の電圧は、インバータＩ２の出力信号の電圧と等しくなる。つまり、インバータＩ１の入力信号Ｓ１の電圧がハイレベルのとき、バイアス電圧信号Ｓ３の電圧は、インバータＩ２の出力電圧であるハイレベルになる。インバータＩ１の入力信号Ｓ１の電圧がローレベルのとき、バイアス電圧信号Ｓ３の電圧は、インバータＩ２の出力電圧であるローレベルになる。
【００３９】
しかしながら、インバータＩ２の出力振幅は、インバータＩ４の出力振幅によって制限されるため、実質的には、電圧バイアス信号Ｓ３は、インバータＩ２の駆動能力ＤＲＩ２とインバータＩ４の駆動能力ＤＲＩ４との能力比により決定される。ここで、インバータＩ２の駆動能力ＤＲＩ２は、インバータＩ４の駆動能力ＤＲＩ４よりも大きくなる（ＤＲＩ２＞ＤＲＩ４）ように構成される。そのため、電圧バイアス信号Ｓ３の電圧は、インバータＩ２の入力と実質的に同相で変化し、インバータＩ２の駆動能力ＤＲＩ２とインバータＩ４の駆動能力ＤＲＩ４との駆動能力比により決定される値の電圧となる。
【００４０】
次いで、バイアス電圧信号Ｓ３は、帰還回路１４Ａの抵抗素子Ｒ３を介して、帰還信号Ｓ４としてインバータＩ１の入力端子に帰還される。そのため、インバータＩ１の論理しきい値電圧ＶＴＬに対して、正及び負の２種類のバイアス電圧が同様にノイズマージン電圧として与えられる。これにより、インバータＩ１の入力信号Ｓ１の電位に多少のノイズが加わっても、インバータＩ１の出力信号Ｓ２の論理が反転することなく、ノイズに対して耐性の高い電圧レベルシフト回路１０−５を提供することが可能となる。
【００４１】
上記のように、第５の実施形態によれば、上記第２の実施形態と同様の作用効果を得ることができる。また、電圧レベルシフト回路１０−５の内部に電位的にフローティングなノードを含まないという点から、第５の実施形態は、ノイズに対してさらに強い耐性を有する。
【００４２】
（第６の実施形態）
図６は、本発明の第６の実施形態に係る電圧レベルシフト回路１０−６を示す回路図である。図６に示すように、第６の実施形態に係る電圧レベルシフト回路１０−６は、第５の実施形態に係る電圧レベルシフト回路１０−５に比較して、以下の点で相違する。
（１）増幅回路１２に代えて増幅回路１２Ａを備えたこと。ここで、増幅回路１２Ａは、上記と同様に、インバータＩ１−１，Ｉ１−２を備えて構成される。なお、インバータＩ２の駆動能力ＤＲＩ２は、インバータＩ４の駆動能力ＤＲＩ４よりも小さくなる（ＤＲＩ２＜ＤＲＩ４）ように上記と同様に構成される。そのため、電圧バイアス信号Ｓ３の電圧は、インバータＩ１−１の入力信号Ｓ１と実質的に同相で変化し、インバータＩ２の駆動能力ＤＲＩ２とインバータＩ４の駆動能力ＤＲＩ４との駆動能力比により決定される値の電圧となる。
【００４３】
次いで、バイアス電圧信号Ｓ３は、帰還回路１４Ａの抵抗素子Ｒ３を介して、帰還信号Ｓ４としてインバータＩ１−１の入力端子に帰還される。そのため、インバータＩ１−１の論理しきい値電圧ＶＴＬに対して、正及び負の２種類のバイアス電圧が同様にノイズマージン電圧として与えられる。これにより、インバータＩ１−１の入力信号Ｓ１の電位に多少のノイズが加わっても、インバータＩ１−１の出力信号Ｓ２の論理が反転することなく、ノイズに対して耐性の高い電圧レベルシフト回路１０−６を提供することが可能となる。
【００４４】
上記のように、第６の実施形態によれば、上記第５の実施形態と同様の作用効果を得ることができる。また、電圧レベルシフト回路１０−６の内部に電位的にフローティングなノードを含まないという点から、第６の実施形態は、ノイズに対してさらに強い耐性を有する。
【００４５】
（第７の実施形態）
図７は、本発明の第７の実施形態に係る電圧レベルシフト回路１０−７を示す回路図である。図７に示すように、第７の実施形態に係る電圧レベルシフト回路１０−７は、上記第１及び第２の実施形態を組み合わせたものであり、第１，第２の実施形態に係る電圧レベルシフト回路１０−１，１０−２に比較して、以下の点で相違する。
（１）バイアス電圧生成回路１３，１３Ａに代えてバイアス電圧生成回路１３Ｃを備えたこと。ここで、バイアス電圧生成回路１３Ｃは、インバータＩ２，Ｉ３と、抵抗素子Ｒ１，Ｒ２とを備えて構成される。インバータＩ２の入力端子はインバータＩ１の出力端子に接続され、インバータＩ２の出力端子はスイッチＳＷ１，ＳＷ２に与える制御信号Ｓ３Ａを出力する。インバータＩ３の入力端子はインバータＩ２の出力端子に接続され、インバータＩ３の出力端子は抵抗素子Ｒ１，Ｒ２を介して、インバータＩ３の入力端子に接続される。また、インバータＩ２，Ｉ３及び抵抗素子Ｒ１，Ｒ２は、上記式（２）が成立するように同様に構成される。
【００４６】
（２）帰還回路１４，１４Ａに代えて帰還回路１４Ｃを備えたこと。ここで、帰還回路１４Ｃは、非線形抵抗素子Ｄ１，Ｄ２と、スイッチＳＷ１，ＳＷ２と、抵抗素子Ｒ３とを備えて構成される。非線形抵抗素子Ｄ１及びスイッチＳＷ１は、増幅回路１２の入出力端子間に直列接続される。非線形抵抗素子Ｄ２及びスイッチＳＷ２は、直列接続された非線形抵抗素子Ｄ１及びスイッチＳＷ１を備える回路に並列に接続される。抵抗素子Ｒ３の一端はインバータＩ１の入力端子に接続され、抵抗素子Ｒ３の他端は接続ノードＮＲに接続される。帰還回路１４Ｃは、バイアス電圧生成回路１３Ｃから入力されるバイアス電圧信号Ｓ３Ａ，Ｓ３Ｂの制御に従って、帰還信号として信号Ｓ４を増幅回路１２の入力端子に帰還させる。
【００４７】
上記構成において、インバータＩ１の出力信号Ｓ２の電圧レベルがハイレベルからローレベルに遷移する際、インバータＩ１の入出力端子間の電位差が非線形抵抗素子Ｄ１の順方向降下電圧ＶＤ１より大きい場合には、スイッチＳＷ１が今だオンであるために非線形抵抗素子Ｄ１を介して、増幅回路１２の入出力端子間の電位差が順方向降下電圧ＶＤ１に高速にクランプされる。そして、増幅回路１２の入出力端子間の電位差が順方向降下電圧ＶＤ１にクランプされる過程又はそのクランプされた後に、インバータＩ１の出力信号Ｓ２の電圧レベルがハイレベルからローレベルに遷移すると、バイアス電圧信号Ｓ３Ａに従い、スイッチＳＷ１はオンからオフ、スイッチＳＷ２はオフからオンにそれぞれ切り替わる。よって、非線形抵抗素子Ｄ１を介した増幅回路１２の入出力端子間の接続は開放され、非線形抵抗素子Ｄ２を介した増幅回路１２の入出力端子間の接続は短絡される。
【００４８】
一方、上記のように、インバータＩ１の出力信号Ｓ２の電圧がハイレベルからローレベルに遷移する際、バイアス電圧信号Ｓ３Ｂの電圧である抵抗素子Ｒ１，Ｒ２の接続ノードＮＲの電圧は、インバータＩ３の入出力端子間の電位差を分圧した電圧となる。上記式（１）が成立する場合に、バイアス電圧信号Ｓ３Ｂの電圧は、インバータＩ１の入力信号Ｓ１と実質的に同相で負から正に変化する抵抗素子Ｒ１，Ｒ２の接続ノードＮＲの電圧となる。
【００４９】
次いで、帰還信号Ｓ４は、帰還回路１４Ｃの非線形抵抗素子Ｄ２を介して、インバータＩ１の入力端子に帰還される。加えて、バイアス電圧信号Ｓ３Ｂの電圧は、帰還回路１４Ｃの抵抗素子Ｒ３を介して、帰還信号Ｓ４としてインバータＩ１の入力端子に帰還される。
【００５０】
そのため、入力信号Ｓ１の電圧は、インバータＩ１の論理しきい値電圧ＶＴＬに対して、上記と同様の正のノイズマージン電圧（＋Ｖｍ）に加え、正のノイズマージン電圧が与えられる。その結果、インバータＩ１の入力信号Ｓ１の電圧は、インバータＩ１の論理しきい値電圧ＶＴＬに対して、２つのバイアス電圧信号Ｓ３Ａ，Ｓ３Ｂによる上記２つの正のノイズマージン電圧が加わるため、よりノイズに対して耐性の高い電圧レベルシフト回路１０−７を提供することが可能となる。なお、上記構成において、インバータＩ１の出力信号Ｓ２の電圧レベルがローレベルからハイレベルに遷移する際の動作については、上記と実質的に同様であるため、詳細な説明を省略する。
【００５１】
上記のように、第７の実施形態によれば、上記第１及び第２の実施形態と同様の作用効果を得ることができる。図７に示すように、第７の実施形態は、上記第１及び第２の実施形態を組み合わせたものであり、バイアス電圧生成回路１３Ｃ及び帰還回路１４Ｃを備える。そのため、電圧レベルの遷移状態において、インバータＩ１の入力信号Ｓ１における時定数を小さく保ちつつ、定常状態における非線形抵抗素子Ｄ１，Ｄ２を介した順方向の電流リークを防ぐことができる。これに加えて、接続ノードＮＲの電位は、インバータＩ１の入力と同相で正及び負に変化する２種類の電圧となるため、帰還回路１４Ｃを介して、信号Ｓ４として、インバータＩ１の入力に帰還される。これにより、インバータＩ１の入力端子は、ノイズに対してより高い耐性を有することができる。また、内部に電位的にフローティングなノードを含まないという点からも、ノイズに対して強い耐性を有する。
【００５２】
（第８の実施形態）
図８は、本発明の第８の実施形態に係る電圧レベルシフト回路１０−８を示す回路図である。図８に示すように、第８の実施形態に係る電圧レベルシフト回路１０−８は、上記第７の実施形態に係る電圧レベルシフト回路１０−７に比較して、以下の点で相違する。
（１）バイアス電圧生成回路１３Ｃに代えてバイアス電圧生成回路１３Ｄを備えたこと。ここで、バイアス電圧生成回路１３Ｄは、インバータＩ２−１，Ｉ２−２，Ｉ３と、抵抗素子Ｒ１，Ｒ２とを備えて構成される。インバータＩ２−１，Ｉ２−２はインバータＩ１の出力端子とインバータＩ３の入力端子との間に直列に接続される。インバータＩ２−２の出力端子は、スイッチＳＷ１，ＳＷ２に与える制御信号Ｓ３Ａを出力する。インバータＩ３の入力端子はインバータＩ２−２の出力端子に接続され、インバータＩ３の出力端子は抵抗素子Ｒ１，Ｒ２を介してインバータＩ３の入力端子に接続される。
【００５３】
上記構成において、動作に関しては、上記第７の実質的に同様であるため、詳細な説明を省略する。上記のように、第８の実施形態によれば、上記第７の実施形態と同様の作用効果を得ることができる。
【００５４】
（第９の実施形態）
図９は、本発明の第９の実施形態に係る電圧レベルシフト回路１０−９を示す回路図である。図９に示すように、第９の実施形態に係る電圧レベルシフト回路１０−９は、第７の実施形態に係る電圧レベルシフト回路１０−７に比較して、以下の点で相違する。
（１）バイアス電圧生成回路１３Ｃに代えてバイアス電圧生成回路１３Ｂを備えたこと。ここで、バイアス電圧生成回路１３Ｂは、図５に示したものと同様である。その他の構成及び動作に関しても、上記第７の実施形態と実質的に同様であるため、詳細な説明を省略する。第９の実施形態によれば、上記第７の実施形態と同様の作用効果を得ることができる。
【００５５】
（第１０の実施形態）
図１０は、本発明の第１０の実施形態に係る電圧レベルシフト回路１０−１０を示す回路図である。図１０に示すように、第１０の実施形態に係る電圧レベルシフト回路１０−１０は、第７の実施形態に係る電圧レベルシフト回路１０−７に比較して、以下の点で相違する。
（１）帰還回路１４Ｃに代えて帰還回路１４Ｄを備えたこと。ここで、帰還回路１４Ｄは、非線形抵抗素子Ｄ１，Ｄ２と、スイッチＳＷ１，ＳＷ２と、ＰＭＯＳトランジスタ２１Ｐと、ＮＭＯＳトランジスタ２１Ｎとを備えて構成される。非線形抵抗素子Ｄ１及びスイッチＳＷ１は、増幅回路１２の入出力端子間に直列接続される。非線形抵抗素子Ｄ２及びスイッチＳＷ２は、直列接続された非線形抵抗素子Ｄ１及びスイッチＳＷ１を備える回路に並列に接続される。ＰＭＯＳトランジスタ２１Ｐ及びＮＭＯＳトランジスタ２１Ｎの電流経路の一端及び他端は、増幅回路１２の入力端子と接続ノードＮＲとの間に並列に接続される。ＰＭＯＳトランジスタ２１Ｐ及びＮＭＯＳトランジスタ２１Ｎの制御端子はインバータＩ２の出力端子に接続される。上記構成において、帰還回路１４Ｄは、バイアス電圧生成回路１３Ｃから入力されるバイアス電圧信号Ｓ３Ａ，Ｓ３Ｂの制御に従って、帰還信号として信号Ｓ４を増幅回路１２の入力端子に帰還させる。
【００５６】
その他の構成及び動作に関しては、上記第７の実施形態と実質的に同様であるため、詳細な説明を省略する。第１０の実施形態によれば、上記第７の実施形態と同様の作用効果を得ることができる。
【００５７】
（他の実施形態）
本発明は、上記第１乃至第１０の実施形態に係る電圧レベルシフト回路１０−１〜１０−１０に限られるものではない。例えば、低振幅の入力クロック信号を高振幅のクロック信号へ変換し、クロックインターフェースとして機能する電圧レベルシフト回路を備える半導体集積回路装置等に適用可能である。
【符号の説明】
【００５８】
１０，１０−１〜１０−１０…電圧レベルシフト回路、
１１…交流結合回路、
１２…増幅回路、
１３…バイアス電圧生成回路、
１４…帰還回路、
Ｉ１，Ｉ１−１，Ｉ１−２，Ｉ２，Ｉ３，Ｉ４…反転増幅器、
Ｄ１，Ｄ２…非線形抵抗素子、
ＳＷ１，ＳＷ２…スイッチ、
Ｒ１，Ｒ２，Ｒ３…抵抗素子、
ＮＲ…接続ノード。
【先行技術文献】
【特許文献】
【００５９】
【特許文献１】特公平５-５３４０４号公報
【図１】
2014135594.tif 000003
【図２】
2014135594.tif 000004
【図３】
2014135594.tif 000005
【図４】
2014135594.tif 000006
【図５】
2014135594.tif 000007
【図６】
2014135594.tif 000008
【図７】
2014135594.tif 000009
【図８】
2014135594.tif 000010
【図９】
2014135594.tif 000011
【図１０】
2014135594.tif 000012
【図１１】
2014135594.tif 000013