(57)【要約】【課題】縦型トランジスタと溝型トランジスタが併用され、使用するマスク枚数の増加及び製造工程の煩雑化を回避可能な半導体装置を提供する。【解決手段】前記縦型トランジスタは、第１拡散層が形成された第１部分、第２拡散層が形成された第２部分、ならびにこれら第１および第２部分の間に介在し第１チャンネル領域として作用する第３部分を有する第１ピラーと、前記第３部分を第１ゲート絶縁膜を介して覆う第１ゲート電極とのコンタクトを設けるための第２ピラーであって、半導体および絶縁体の複合構成とされた第２ピラーとを備え、前記溝型トランジスタは、活性領域を横断する溝と、前記活性領域の前記溝に沿った部分の少なくとも一部を第２チャンネル領域として、当該第２チャネル領域の両側にそれぞれ設けられた第３および第４拡散領域と、前記第２チャンネル領域の第２ゲート絶縁膜を介して形成された第２ゲート電極と、を備える。【選択図】図２
2014120510.tif 000002
【特許請求の範囲】
【請求項１】
同一の半導体基板上に縦型トランジスタと溝型トランジスタとの両方が形成された半導体装置であって、
前記縦型トランジスタは、第１拡散層が形成された第１部分、第２拡散層が形成された第２部分、ならびにこれら第１および第２部分の間に介在し第１チャンネル領域として作用する第３部分を有する第１ピラーと、
第１ゲート絶縁膜を介して前記第３部分を覆う第１ゲート電極とのコンタクトを設けるための第２ピラーであって、半導体および絶縁体の複合構成とされた第２ピラーと
を備え、
前記溝型トランジスタは、活性領域を横断する溝と、
前記活性領域の前記溝に沿った部分の少なくとも一部を第２チャンネル領域として、当該第２チャネル領域の両側にそれぞれ設けられた第３および第４拡散領域と、
前記第２チャンネル領域の第２ゲート絶縁膜を介して形成された第２ゲート電極と、
を備えた半導体装置。
【請求項２】
前記第１拡散層に接続された第１コンタクトと、
前記第２拡散に接続された第２コンタクトと、
前記第１ゲート電極に接続された第３コンタクトと、
を備え、
前記第３拡散層に接続された第４コンタクトと、
前記第４拡散層に接続された第５コンタクトと、
前記第２ゲート電極に接続された第６コンタクトと、
を備えた請求項１に記載の半導体装置。
【請求項３】
前記第１コンタクトに接続された第１配線がソース端子であり、前記第２コンタクトに接続された第２配線がドレイン端子であり、前記第３コンタクトに形成された第３配線がゲート端子である前記縦型トランジスタと、
前記第４コンタクトに接続された第４配線がソース端子であり、前記第５コンタクトに接続された第５配線がドレイン端子であり、前記第６コンタクトに形成された第６配線がゲート端子である前記溝型トランジスタと、
を備えた請求項２に記載の半導体装置。
【請求項４】
ソース端子として作用する前記第１コンタクトに接続された第１配線、ドレイン端子として作用する前記第２コンタクトに接続された第２配線およびゲート端子として作用する前記第３コンタクトに接続された第３配線を備える前記縦型トランジスタと、
ワード線として作用する前記第２ゲート電極、ビット線として作用する前記第５コンタクトに接続された第５配線、前記第４のコンタクトに接続されたノードコンタクトおよび当該ノードコンタクトに接続され、セルキャパシタ下部電極、キャパシタ絶縁膜およびプレート電極を順次積層して形成されるセルキャパシタを備えるメモリセルと、
を備えた請求項２に記載の半導体装置。
【請求項５】
同一半導体基板上に、ピラー形状のチャンネル領域を有する縦型トランジスタで構成された論理回路と、
溝形状のチャンネル領域を有する溝型トランジスタで構成された論理回路との両方を、備えた半導体装置。
【請求項６】
前記縦型トランジスタと前記溝型トランジスタの両方を含んで構成された論理回路を備えた請求項５に記載の半導体装置。
【請求項７】
同一の半導体基板上に、第１チャンネル領域を有する第１ピラー、および第１ゲート絶縁膜を介して前記第１チャンネルを覆う第１ゲート電極、を備えた縦型トランジスタ、ならびに、第２チャンネル領域を有する溝、および当該第２チャンネル領域の第２ゲート絶縁膜を介して形成された第２ゲート電極、を備えた溝型トランジスタ、の両方を形成する半導体装置において、
同一のマスクを用いて前記半導体基板をエッチングし、前記第１ピラーと前記溝とを同時に形成する工程と、
前記第１ゲート絶縁膜上および前記第２ゲート絶縁膜上の双方に導電層を形成する工程と、
異方性エッチングにより前記導電層をエッチングし、前記縦型トランジスタの前記第１ゲート電極と、前記溝型トランジスタの前記第２ゲート電極を同時に形成する工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高集積化及び高性能化が進み、半導体基板の表面をチャネルとして用いるプレーナ型トランジスタでは、短チャネル効果の抑制が困難となり、所望のトランジスタ特性が得られなくなってきた。
この問題を回避する方法として、プレーナ型トランジスタにおけるゲート長の縮小、ｈｉｇｈ−ｋ膜を導入したゲート絶縁膜の薄膜化が検討されている。また、応力を加えることにより実効移動度を向上させたプレーナ型トランジスタの開発が進められている。
【０００３】
上記方法に加え、現在、半導体装置には３次元構造を有するトランジスタが多く用いられている。３次元構造のトランジスタでは、チャネル領域を半導体基板の垂直方向に形成するため、占有面積を大きくすることなくゲート長を確保することができる。このようなトランジスタとしては、例えばピラー形状に形成した半導体層の外壁部分にゲート電極を配置した縦型トランジスタ、半導体基板に形成した溝内にゲート絶縁膜を介してゲート電極を配置した溝型トランジスタが知られている（特許文献１参照）。
【０００４】
縦型トランジスタは、チャネル領域の空乏化により駆動電流を改善できるため、４Ｆ２トランジスタ等に適用されている。一方、溝型トランジスタは、高電圧動作及びアナログ動作等が可能であるため、長チャネルトランジスタに適用されている。例えば、特許文献２には、同一構造の縦型トランジスタをメモリセルと周辺回路領域の構成要素とに採用した半導体装置が開示されている。また、特許文献３には、メモリセルとして縦型トランジスタを用いた半導体装置とその製造方法が開示されている。
【０００５】
また、溝型トランジスタは、電源補償容量を確保し、容量結合による昇圧を行うために、より大容量が必要となるようなＭＯＳキャパシタに適用されている。更に、溝型トランジスタは、溝形状を用いた３次元構造のアクセストランジスタとして、ＤＲＡＭのメモリセルに適用されることも多い。
【０００６】
最近の半導体装置においては、個々の回路動作に応じて、上記のように適性の異なる、プレーナ型トランジスタ、縦型トランジスタ、溝型トランジスタ等のうちいずれかが選択的に用いられている。また、複数の領域を有する半導体装置に関しては、同一の半導体基板上に、領域毎に各領域の回路動作に応じた異なる種類のトランジスタを形成する技術が開発されている。例えば、縦型トランジスタ或いは溝型トランジスタを用いたメモリセル領域と、プレーナ型トランジスタを用いた周辺回路領域とを有するＤＲＡＭが提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０８−０６４７７８号公報
【特許文献２】特開２００９−０５９７３５号公報
【特許文献３】特開２００２−０９４０２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、縦型トランジスタと溝型トランジスタでは構造が大きく異なるため、同一の半導体装置で併用する場合は各々のトランジスタを個別に逐次形成する必要があった。これにより、半導体装置の製造に必要なマスク枚数が多くなり、製造工程が煩雑化するという問題があった。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、同一の半導体基板上に縦型トランジスタと溝型トランジスタとの両方が形成された半導体装置であって、前記縦型トランジスタは、第１拡散層が形成された第１部分、第２拡散層が形成された第２部分、ならびにこれら第１および第２部分の間に介在し第１チャンネル領域として作用する第３部分を有する第１ピラーと、第１ゲート絶縁膜を介して前記第３部分を覆う第１ゲート電極とのコンタクトを設けるための第２ピラーであって、半導体および絶縁体の複合構成とされた第２ピラーとを備え、前記溝型トランジスタは、活性領域を横断する溝と、前記活性領域の前記溝に沿った部分の少なくとも一部を第２チャンネル領域として、当該第２チャネル領域の両側にそれぞれ設けられた第３および第４拡散領域と、前記第２チャンネル領域の第２ゲート絶縁膜を介して形成された第２ゲート電極と、を備えたことを特徴とする。
【００１０】
また、本発明の半導体装置の製造方法は、同一の半導体基板上に、第１チャンネル領域を有する第１ピラー、および第１ゲート絶縁膜を介して前記第１チャンネルを覆う第１ゲート電極、を備えた縦型トランジスタ、ならびに、第２チャンネル領域を有する溝、および当該第２チャンネル領域の第２ゲート絶縁膜を介して形成された第２ゲート電極、を備えた溝型トランジスタ、の両方を形成する半導体装置において、同一のマスクを用いて前記半導体基板をエッチングし、前記第１ピラーと前記溝とを同時に形成する工程と、前記第１ゲート絶縁膜上および前記第２ゲート絶縁膜上の双方に導電層を形成する工程と、異方性エッチングにより前記導電層をエッチングし、前記縦型トランジスタの前記第１ゲート電極と、前記溝型トランジスタの前記第２ゲート電極を同時に形成する工程と、を含むことを特徴とする。
ここで、「同一のマスク」は、１枚のマスクであるということを示しており、平面視におけるパターンが同一のマスクということではない。
【発明の効果】
【００１１】
本発明によれば、第１及び第２のピラーと溝の高さを略等しくして縦型トランジスタと溝型トランジスタとを同一工程で形成することが可能となるため、半導体装置の製造に必要なマスク枚数が少なくなり、製造コストを増大させることなく、各々の回路に対して適切な電気特性を有する３次元構造のトランジスタを備えた半導体装置が提供される。
【００１２】
また、本発明の半導体装置の製造方法によれば、同一のマスクを用いた半導体基板のエッチングにより、縦型トランジスタの第１ピラーと溝型トランジスタの溝とを同時に形成できる。これにより、第１ピラー及び溝の形成工程以降の第１ゲート絶縁膜及び前記第２ゲート絶縁膜の形成工程、導電膜の形成工程、導電膜をエッチングすることによる第１及び第２のゲート電極の形成工程を、縦型トランジスタと溝型トランジスタの区別なく一括して進めることができる。従って、使用するマスク枚数の増加及び製造工程の煩雑化が回避されるとともに、縦型トランジスタと溝型トランジスタが同一工程により形成される。結果として、同一の半導体基板に、個々の回路動作に対して適切な電気特性を有する複数種類の３次元構造のトランジスタが形成された半導体装置が提供される。また、半導体装置のコスト増大を回避することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明を適用した第１実施形態の半導体装置を示す平面図である。
【図２】本発明を適用した第１実施形態の半導体装置を示す断面図である。
【図３】本発明を適用した第１実施形態の半導体装置の一製造工程を説明するための断面図である。
【図４】本発明を適用した第１実施形態の半導体装置の一製造工程を説明するための断面図である。
【図５】本発明を適用した第２実施形態の半導体装置を示す平面図である。
【図６】本発明を適用した第３実施形態の半導体装置を示す平面図である。
【図７】本発明を適用した第１実施形態の半導体装置を示す断面図である。
【図８】本発明を適用した第１実施形態の半導体装置を示す断面図である。
【図９】本発明を適用した第２実施形態の半導体装置を示す断面図である。
【図１０】本発明を適用した第３実施形態の半導体装置を示す断面図である。
【図１１】本発明を適用した第３実施形態の半導体装置を示す断面図である。
【図１２】本発明を適用した第１実施形態の半導体装置の一製造工程を説明するための断面図である。
【図１３】本発明を適用した第１実施形態の半導体装置の一製造工程を説明するための断面図である。
【図１４】本発明を適用した第１実施形態の半導体装置の一製造工程を説明するための断面図である。
【図１５】本発明を適用した第１実施形態の半導体装置の一製造工程を説明するための断面図である。
【図１６】本発明を適用した第１実施形態の半導体装置の一製造工程を説明するための断面図である。
【図１７】本発明を適用した第１実施形態の半導体装置の一製造工程を説明するための断面図である。
【図１８】本発明を適用した第１実施形態の半導体装置の一製造工程を説明するための断面図である。
【図１９】本発明を適用した第１実施形態の半導体装置の一製造工程を説明するための断面図である。
【図２０】本発明を適用した第１実施形態の半導体装置の一製造工程を説明するための断面図である。
【図２１】本発明を適用した第１実施形態の半導体装置の一製造工程を説明するための断面図である。
【図２２】本発明を適用した第１実施形態の半導体装置の一製造工程を説明するための断面図である。
【図２３】本発明を適用した論理回路用の半導体装置の構成を説明するための平面図である。
【図２４】本発明を適用した論理回路の構成を説明するための概念図である。
【発明を実施するための形態】
【００１４】
以下、本発明を適用した半導体装置及び半導体装置の製造方法について、図１〜図２４を参照し、詳細に説明する。また、図１〜図２４においては、同一の構成要素には同一の符号を付し、説明を省略する。なお、以下の説明で用いる図面は模式的なものであり、長さ、幅、および厚みの比率等は実際のものと同一とは限らない。
【００１５】
（第１実施形態）
先ず、図１〜図４と図７及び図８を参照しながら、本発明を適用した半導体装置３００の構成について説明する。半導体装置３００は、図１及び図２に示すように、縦型トランジスタ領域３０１と、溝型トランジスタ領域３０２と、を有する。
【００１６】
図２に示すように、縦型トランジスタ領域３０１に形成されている縦型トランジスタ５０１は、下部拡散層（第１拡散層）８が形成された第１部分３５１と、上部拡散層（第２拡散層）１４が形成された第２部分３５２と、第１及び第２の部分３５１，３５２の間に介在すると共に第１チャンネル領域ＣＨ１として作用する第３部分３５３を有する第１ピラー６ａを備えている。
また、縦型トランジスタ領域３０１は、第１ゲート絶縁膜１０ａを介して第３部分３５３を覆う第１導電層（第１ゲート電極）１１とのコンタクトを設けるために形成されると共に、半導体及び絶縁体の複合構成とされた第２ピラー６ｂを備えている。
【００１７】
縦型トランジスタ領域３０１は、ＳＴＩ２によって区画形成された活性領域５０と、活性領域５０内の半導体基板１に形成された第１及び第２のピラー６ａ，６ｂと、第１ゲート絶縁膜１０ａを介して第１及び第２のピラー６ａ，６ｂの側面を覆う第１導電層１１と、第１ピラー６ａの下部に設けられた下部拡散層８と、第１ピラー６ａの上部に設けられた上部拡散層１４を構成する導電膜と、を備えている。下部拡散層８は、第１及び第２のピラー６ａ，６ｂの真下ではなく、第１及び第２のピラー６ａ，６ｂが形成されていない半導体基板１の平坦領域に形成されている。第１ピラー６ａは、縦型トランジスタ用のピラーである。また、第２ピラー６ｂは、ゲート電極用のダミーピラーである。
【００１８】
図７に示すように、第１及び第２のピラー６ａ，６ｂは共に、ｐ型シリコン基板からなる半導体基板１の主面に対して略垂直に形成されており、第１ピラー６ａと第２ピラー６ｂとの間の距離は、第１導電層１１の膜厚の２倍未満に設定されている。第１及び第２のピラー６ａ，６ｂを互いに近接させて配置することで、図１に示すように第１ピラー６ａの側面に形成された第１導電層１１と、第２ピラー６ｂの側面に形成された第１導電層１１とを接触させ、両者の電気的接続を確実にすることができる。
【００１９】
図１に示すように、第２ピラー６ｂの平面視における大きさ（以降、「平面サイズ」と記載する）は、第１ピラー６ａの平面サイズより大きく設定されていることが好ましい。
【００２０】
第１及び第２のピラー６ａ，６ｂの平面サイズは、特に限定されるものではないが、例えば第１ピラー６ａの平面サイズは７０ｎｍ×７０ｎｍ程度、第２ピラー６ｂの平面サイズは１００ｎｍ×７０ｎｍ程度に設定することが好ましい。このような平面サイズに設定することにより、第１及び第２のピラー６ａ，６ｂの上方に形成するコンタクトプラグ間の距離を確保でき、コンタクトプラグに接続する配線層の形成マージンが拡大するために、好ましい。また、第２ピラー６ｂ側の第１導電層１１の平面サイズが広がるため、第１導電層１１と、第１導電層１１に接続するコンタクトプラグとの接続を確実にすることができる。
【００２１】
第１及び第２のピラー６ａ，６ｂの高さは、半導体装置３００に要求されるトランジスタ特性に応じて設定すればよい。例えば、第１ピラー６ａの平面サイズが前述のように７０ｎｍ×７０ｎｍである場合は、第１及び第２のピラー６ａ，６ｂの高さは約１００ｎｍに設定することが好ましい。
【００２２】
図１及び図２に示すように、第１導電層１１は、第１ゲート絶縁膜１０ａを介して第１ピラー６ａの側面に形成されている。第１ピラー６ａの上面の外周部は第１ゲート絶縁膜１０ａと接しており、中央部が第２導電層１６と接している。一方、第２ピラー６ｂの一方の側面は第１ゲート絶縁膜１０ａに、他方の側面は第１導電層１１に、上面はパッド酸化膜４によって、それぞれ覆われている。
【００２３】
パッド酸化膜４は、第１及び第２のピラー６ａ，６ｂを形成する際のマスクの一部として機能し、シリコン酸化膜によって構成される。
後述するように、パッド酸化膜４は、第１及び第２のピラー６ａ，６ｂの形成に用いた後の工程で除去せず、そのまま絶縁膜として用いられている。なお、パッド酸化膜４は、第１ピラー６ａの上方にも存在していたが、第２導電層１６を形成するためのスルーホールを形成する際に除去される。
【００２４】
第１導電層１１は、第１ゲート絶縁膜１０ａの外周に接しており、かつ第１層間絶縁膜１２の下方に形成されている。特に、第２ピラー６ｂを覆う第１導電層１１は、パッド酸化膜４及びマスク窒化膜５の周縁部を覆うリング状の上部領域を有している。
【００２５】
下部拡散層８は、活性領域５０の底部、すなわち、第１ピラー６ａの下部に隣接して形成されている。第２導電層１６は、縦型トランジスタのソースドレイン領域として機能し、第１ピラー６ａの上部に設けられたスルーホール内に埋め込まれている。下部拡散層８及び上部拡散層１４は、半導体基板１とは異なる導電型を有する不純物を導電層にイオン注入することにより形成することができる。半導体基板１にｐ型シリコン基板を用いる場合は、例えばヒ素やリン等のｎ型不純物ドーパントのイオン注入により、下部拡散層８及び上部拡散層１４が形成されている。
【００２６】
第２導電層１６は、第１ゲート絶縁膜１０ａを貫通するスルーホールを介して第１ピラー６ａの上部に形成された上部拡散層１４に接続されている。前記スルーホールの内壁面には、第２導電層１６と第１導電層１１との間を絶縁する筒状の第２絶縁膜１５が形成されており、第２導電層１６と第１導電層１１とは絶縁されている。このような構造により、第１ピラー６ａの全側面は、実質的に第１導電層１１によって覆われている。
【００２７】
溝型トランジスタ領域３０２に形成されている溝型トランジスタ５０２は、半導体基板１の活性領域５０を横断するトレンチ（溝）７と、トレンチ７に沿った部分の少なくとも一部を第２チャンネル領域ＣＨ２として、第２チャンネル領域ＣＨ２の両側にそれぞれ設けられた上部拡散層（第３及び第４拡散領域）１４と、第２チャンネル領域ＣＨ２の第２ゲート絶縁膜１０ｂを介して形成された第１導電層（第２ゲート電極）１１と、を備えている。
【００２８】
本実施形態の半導体装置３００は、第１及び第２のピラー６ａ，６ｂを含む縦型トランジスタ５０１と、第１及び第２のピラー６ａ，６ｂの形成の際に、同一のマスクを用いた半導体基板１のエッチング工程（図３参照）により形成されてなるトレンチ７を含む溝型トランジスタ５０２と、を有する。これにより、半導体装置３００の製造に必要なマスク枚数を少なくすることができ、製造コストを低減できる。
【００２９】
次いで、半導体装置３００の製造方法について、図１２〜図２２を参照しながら説明する。但し、図１〜図４と図７及び図８を適宜参照する。
【００３０】
先ず、図１２に示す工程では、ｐ型シリコン基板からなる半導体基板１上を縦型トランジスタ領域３０１と溝型トランジスタ領域３０２に区分する。その後、図１２に示すように所定の位置にシリコン酸化膜からなるＳＴＩ２を埋め込み形成する。本工程において、ＳＴＩ２の深さは、後に形成する第１及び第２のピラー６ａ，６ｂの高さ２０１及びトレンチ７の深さ２０２より深くなるように設定する。
【００３１】
続いて、図１２に示すように、縦型トランジスタ領域３０１及び溝型トランジスタ領域３０２の上に、例えば熱酸化法を用いてパッド酸化膜４を形成する。パッド酸化膜４により、半導体基板１の表面を保護することができる。引き続き、パッド酸化膜４上に、例えばＬＰＣＶＤを用いてマスク窒化膜５を形成する。
【００３２】
マスク窒化膜５は、次に説明する縦型トランジスタ領域３０１の第１及び第２のピラー６ａ，６ｂと溝型トランジスタ領域３０２のトレンチ７の形成工程から第１層間絶縁膜１２のＣＭＰ工程までの複数工程間でマスク材として用いる。そのため、複数工程間の膜厚の減少を勘案して、その減少する膜厚よりも大きくなるように、上記工程において形成するマスク窒化膜５の膜厚を設定する。
【００３３】
次に、図１３に示す工程では、マスク窒化膜５をマスクとして、パッド酸化膜４とマスク窒化膜５とをパターニングし、第１及び第２のピラー６ａ，６ｂの形成位置とトレンチ７の形成位置の半導体基板１の上表面２００を露出させる。ここで、第１ピラー６ａは、ピラー径が１００ｎｍ以下になるように形成し、例えば平面視での長さ及び幅が６０ｎｍの正方形状になるように露出させる（図４参照）。
【００３４】
次に、図１４に示す工程では、図示しない同一のマスク（即ち、１枚のマスク）を用いて、図１３に示す半導体基板１の露出した上表面２００をエッチングし、縦型トランジスタ領域３０１の第１及び第２のピラー６ａ，６ｂを形成するためのトレンチ６と、溝型トランジスタ領域３０２のトレンチ７とを一括して形成する。これにより、第１及び第２のピラー６ａ，６ｂ及びトレンチ７形成後の半導体装置３００の製造工程を、縦型トランジスタ領域３０１と溝型トランジスタ領域３０２で一括して進めることができるようになる。
【００３５】
図１４に示す工程においては、第１及び第２のピラー６ａ，６ｂの高さ２０１と、トレンチ７の深さ２０２の深さは、凡そ同程度とし、例えば２００ｎｍとする。従って、トレンチ６の底面に露出した半導体基板１の下部表面２０４の位置と、トレンチ７の底部に露出した半導体基板１の下部表面２０４の上部は、略同一の高さになる。また、平面視における第１ピラー６ａは、例えば完全形状６０ｎｍの概略円柱形とする。
【００３６】
上記工程において、トレンチ７の半導体基板１の下部表面２０４は、図１４に示すように、半導体基板１の底面方向に向かって凸状に形成するが、この形状に限定されるものではない。トレンチ７の半導体基板１の下部表面２０４は、平坦面であってもよい。
【００３７】
また、図１４に示す工程において、第２ピラー６ｂは、例えば幅６０ｎｍ、高さ１２０ｎｍとする。更に、トレンチ７の間隔２０６は、第１ピラー６ａの幅２０５と等しく、且つ第１ピラー６ａの径より大きくする。例えば、トレンチ７の間隔２０６は、１００ｎｍとする。そして、第１ピラー６ａ同士の間隔、第１ピラー６ａと第２ピラー６ｂとの間隔、トレンチ７の幅は、後に形成する第１導電層１１の厚みの２倍より狭く設定する。例えば、前述のようにトレンチ７の幅を６０ｎｍとすると、第１導電層１１の厚みを４０ｎｍとすることが好ましい。
【００３８】
次に、図１５に示す工程では、熱酸化法等を用いて、図１４に示す構造の露出面にシリコン酸化膜からなる犠牲酸化膜１０１を形成する。続いて、例えばＬＰＣＶＤを用いて、犠牲酸化膜１０１の上に保護窒化膜１０２を形成する。その後、溝型トランジスタ領域３０２の上面にフォトレジスト１０４を形成し、縦型トランジスタ領域３０１の保護窒化膜１０２をエッチングする。これにより、縦型トランジスタ領域３０１の半導体基板１の上表面２００と下部表面２０４の保護窒化膜１０２は除去されるが、半導体基板１側壁面の保護窒化膜１０２は残存する。また、上記手順により、リソグラフィ工程でシリコンエッチングとＳＴＩを埋設する絶縁膜のエッチングの両方を行うことができる。
【００３９】
続いて、縦型トランジスタ領域３０１の半導体基板１の下部表面２０４に、上方からの不純物ドーパントのイオン注入を行う。この不純物ドーパントには、半導体基板１をなすｐ型シリコン基板と異なる導電型のｎ型不純物ドーパントを用いる。このようなｎ型不純物ドーパントとしては、例えばヒ素、或いはリンが挙げられる。本工程では、下部拡散層８の形成面以外の縦型及び溝型のトランジスタ領域３０１，３０２の外周面が、ＳＴＩ２、マスク窒化膜５、犠牲酸化膜１０１、保護窒化膜１０２のうち何れかの絶縁膜で覆われているため、トレンチ６の底部に、自己整合的にｎ型不純物ドーパントを含む下部拡散層８を形成することができる。
【００４０】
次に、図１６に示す工程では、図１５に示すフォトレジスト１０４を除去した後、熱酸化法によりトレンチ６の底面に第１絶縁膜９を形成する。本工程では、第１及び第２のピラー６ａ，６ｂの側壁面、溝型トランジスタ領域３０２の上面は、保護窒化膜１０２で覆われているため、酸化されない。この後、犠牲酸化膜１０１と保護窒化膜１０２とをウェットエッチングにより除去する。ウェットエッチングに用いる薬液には、例えばアンモニア水を用いることができる。
【００４１】
次に、図１７に示す工程では、縦型トランジスタ領域３０１における半導体基板１の露出面と、溝型トランジスタ領域３０２のトレンチ７の内壁に、熱酸化法を用いて、第１ゲート絶縁膜１０ａと第２ゲート絶縁膜１０ｂを形成する。本工程においては、１回の熱酸化処理により、一括して、且つ同じ膜厚で縦型及び溝型のトランジスタ領域３０１，３０２のトランンジスタの第１及び第２のゲート絶縁膜１０ａ，１０ｂを形成してもよく、縦型トランジスタ、溝型トランジスタの区別に係わらず、領域毎に異なる膜厚の第１及び第２のゲート絶縁膜１０ａ，１０ｂを形成してもよい。
【００４２】
続いて、平面視で第１及び第２のピラーの外周を囲む位置（図１参照）のトレンチ６，７に、ゲート電極となる第１導電層１１を埋設する。第１導電層１１の材質としては、窒化チタンを用いることができる。本工程により、縦型トランジスタ領域３０１と溝型トランジスタ領域３０２のゲート電極を一括して形成できる。この後、トレンチ６，７にシリコン酸化膜等からなる第１層間絶縁膜１２を形成する。第１層間絶縁膜１２の上面とマスク窒化膜５の上面は、例えばＣＭＰを用いて同一面になるようにする。
【００４３】
次に、図１８に示す工程では、縦型及び溝型のトランジスタ領域３０１，３０２のＳＴＩ２上方に形成されているマスク窒化膜５及び第１層間絶縁膜１２を覆うように、マスク膜１０３を形成する。なお、マスク膜１０３は、次に説明するエッチング工程において、第１層間絶縁膜１２とともに保護膜として機能する。
【００４４】
次に、図１９に示す工程では、エッチング等により、マスク膜１０３に覆われていないマスク窒化膜５と、パッド酸化膜４とを順次除去する。これにより、縦型トランジスタ領域３０１の第１ピラー６ａの上面、及び溝型トランジスタ領域３０２の第１導電層１１間の半導体基板１が露出する。この後、露出した半導体基板１の上方から、不純物ドーパントのイオン注入を行い、上部拡散層１４を形成する。本工程における不純物ドーパントとしては、下部拡散層８と同様に、ヒ素あるいはリン等のｎ型不純物ドーパントを用いることができる。本工程により、縦型トランジスタ５０１及び溝型トランジスタ５０２のソースドレイン領域を一括して形成できる。
【００４５】
なお、上部拡散層１４の形成工程は、前述のマスク膜１０３に覆われていないマスク窒化膜５の除去工程とパッド酸化膜４の除去工程との間に行ってもよい。即ち、上部拡散層１４の形成の際は、半導体基板１の上方からパッド酸化膜４を介して半導体基板１にイオン注入を行ってもよい。
【００４６】
次に、第１及び第２のゲート絶縁膜１０ａ，１０ｂと同じ材質及び形成方法（例えば、熱酸化法等）により、上部拡散層１４の上面に、第１及び第２のゲート絶縁膜１０ａ，１０ｂに接合させて絶縁膜を追加形成する。続いて、上部拡散層１４上の第１及び第２のゲート絶縁膜１０ａ，１０ｂの上面から、第１層間絶縁膜１２の上面までの空間に第２絶縁膜１５を埋設する。第２絶縁膜１５としては、シリコン酸化膜、あるいはシリコン窒化膜を用いることができる。
【００４７】
続いて、リソグラフィ等の方法により、図２０に示すように、第２絶縁膜１５の中央部と、上部拡散層１４上の第１及び第２のゲート絶縁膜１０ａ，１０ｂの中央部を貫通するスルーホール２１０を形成する。スルーホール２１０は、半導体基板１の底面方向に向かって幅が狭くなる形状で設けられる。本工程により、上部拡散層１４の上面中央部が露出する。また、ゲート電極である第１導電層１１の上部側面と第１層間絶縁膜１２の側面に、上方に向かって幅が狭くなるような、第２絶縁膜１５からなるサイドウォールを形成する。
【００４８】
次に、図２１に示す工程では、図２０に示すスルーホール２１０に第２導電層１６を埋め込み形成する。その後、縦型及び溝型のトランジスタ領域３０１，３０２を覆うように、シリコン酸化膜等からなる第２層間絶縁膜１７を形成する。
【００４９】
次に、図２２に示す工程では、第２層間絶縁膜１７をパターニングし、第２導電層１６の上部を露出させるコンタクトホール１７ｃと、第２ピラー６ｂに当接している第１導電層１１の上部を露出させるコンタクトホール１７ｄとを一括して形成する。続いて、コンタクトホール１７ｃ，１７ｄにコンタクトプラグ形成材料を埋め込み形成する。コンタクトプラグ形成材料の上面と第２層間絶縁膜１７の上面とは、ＣＭＰ等により同一面になるようにする。本工程により、縦型トランジスタ領域３０１に上部拡散層１４と接続されたコンタクト（第１のコンタクト）１８ａ及び第２ピラー６ｂの第１導電層１１に接続されたコンタクト（第３のコンタクト）１９ａを形成すると共に、溝型トランジスタ領域３０２に第２導電層１６と接続されたコンタクト（第２のコンタクト）１８ｂを形成する。
【００５０】
続いて、コンタクト１８ａ，１８ｂ，１９ａの上面に当接する第３導電層２０ａ，２０ｂ，２０ｃを形成する。なお、図１に示すように、縦型トランジスタ領域３０１において、第３導電層２０ｂは、Ｘ方向に形成されている複数のコンタクト１８ａを連結するように設ける。また、第３導電層２０ｃは、Ｘ方向に形成されている複数のコンタクト１９ｃを連結するように設ける。更に、第３導電層２０ａは、Ｙ方向に形成されている複数のコンタクト１９ａを連結するように設ける。
【００５１】
本工程により、図１及び図２に示すように、コンタクト１９ａを介して、第３導電層２０ａを第１導電層１１に接続する。また、第２導電層１６とコンタクト１８ａ，１８ｂを介して、第３導電層２０ｂ，２０ｃを上部拡散層１４に接続する。更に、コンタクト１９ｃ及び半導体基板１を介して、第３導電層２０ｃを下部拡散層８に接続する。
縦型トランジスタ領域３０１においては、上部拡散層１４はドレイン領域として、下部拡散層８は共通ソース領域としてそれぞれ機能する。また、溝型トランジスタ領域３０２においては、トレンチ７を挟んで両側の上部拡散層１４がそれぞれソースドレイン領域として機能する。
【００５２】
以上の工程により、図１及び図２に示す半導体装置３００が完成する。
【００５３】
本実施形態の半導体装置の製造方法によれば、半導体装置３００の縦型トランジスタ領域３０１と溝型トランジスタ領域３０２の第１及び第２のピラー６ａ，６ｂと、トレンチ７を同一のマスクにより一括して形成できる。また、縦型及び溝型のトランジスタ領域３０１，３０２で第１及び第２のゲート絶縁膜１０ａ，１０ｂを同時に形成すると共に、ゲート電極である第１導電層１１を同時に形成できる。即ち、第１及び第２のピラー６ａ，６ｂとトレンチ７の同時形成により、それ以降の工程において、全領域で一括して、膜の形成や加工を行うことができる。
【００５４】
上記の結果、同一の半導体基板１上に、使用するマスク数と製造工程数を増やすことなく、縦型トランジスタと溝型トランジスタとを同時形成できる。これにより、縦型トランジスタと溝型トランジスタの双方を搭載した半導体装置３００の製造コストを抑えられる。
【００５５】
（第２実施形態）
本発明を適用した、第２実施形態の半導体装置３１０について説明する。なお、図５及び図９に示す半導体装置３１０の構成要素において、図１及び図２に示す半導体装置３００の構成要素と同一の構成要素については、同一の符号を付し、その説明を省略する。
【００５６】
半導体装置３１０は、図１及び図２に示す半導体装置３００の溝型トランジスタ領域３０２に、ＭＯＳキャパシタを形成したものである。図５は、半導体装置３１０の溝型トランジスタ領域３０２の平面図であり、図９は図５に示すＤ−Ｄ´線での断面図である。
【００５７】
図９に示すように、半導体装置３１０の溝型トランジスタ領域３０２（以降、単に「溝型トランジスタ領域３０２」と記載する）の半導体基板１には、ウェル３が形成されている。また、溝型トランジスタ領域３０２のＳＴＩ２は、図８に示すようにウェル３内に設けられている。
【００５８】
ウェル３は、不純物ドーパントを含有しており、半導体基板１に不純物ドーパントがイオン注入されることにより形成されている。半導体基板１がｐ型シリコン基板であるため、ウェル３に含まれる不純物ドーパントにはｎ型不純物ドーパントが用いられる。ｎ型不純物ドーパントとしては、半導体装置３００と同様に、ヒ素、或いはリンを用いることが好ましい。また、ウェル３に注入される不純物ドーパントの濃度は、溝型トランジスタの閾値電圧、ウェル３の深さ等を勘案して設定される。
【００５９】
縦型トランジスタ領域３０１においては、図１及び図２に示すように、コンタクト１８ａに接続された第３導電層（第１配線）２０ｂは、ソース端子として機能する。また、コンタクト１８ｃに接続された第３導電層（第２配線）２０ｃは、ドレイン端子として機能する。更に、コンタクト１９ａに接続された第３導電層（第３配線）２０ａは、ゲート端子として機能する。
【００６０】
図５及び図９に示すように、溝型トランジスタ領域３０２の第３導電層２０ｃは、Ｘ方向とＹ方向の双方において、複数のコンタクト１８ｂと接続するように形成されている。図５では一例として、平面視で同一の第１導電層（ゲート電極）１１に囲まれた６個のコンタクト１８ｂを連結する第３導電層２０ｃの配置を示している。
【００６１】
また、溝型トランジスタ領域３０２においては、図５に示すように、コンタクト１８ｂに連結して接続された第３導電層（第４配線）２０ｂ及び第３導電層（第５配線）２０ｃは、それぞれソース端子及びドレイン端子として機能する。また、第１導電層１１に接続しているコンタクト（第６コンタクト）１９ｂに接続された第３導電層（第６配線）２０ａは、ゲート端子として機能する。このような構成により、ＭＯＳキャパシタが形成されている。
【００６２】
上記のように、本実施形態の半導体装置３１０においては、同一の半導体基板１に縦型トランジスタと溝型ＭＯＳキャパシタが設置された半導体装置３１０が提供される。
【００６３】
次いで、半導体装置３１０の製造方法について、説明する。
なお、本実施形態の半導体装置３１０の製造方法における各工程で、第１実施形態の半導体装置３００の製造方法における各工程と同様の内容については、その説明を省略する。
【００６４】
始めに、半導体装置３１０の製造方法において、半導体基板１上を縦型トランジスタ領域３０１と溝型トランジスタ領域３０２に区分した後、溝型トランジスタ領域３０２の半導体基板にｎ型不純物ドーパントをイオン注入することにより、ウェル３を形成する。ｎ型不純物ドーパントとしては、例えばヒ素或いはリンを用いることができる。ウェル３の深さは、次に形成するＳＴＩ２よりも深くなるように設定する。
【００６５】
この後、ＳＴＩ２の形成工程から図２１に示す工程までは、半導体装置３００の製造方法と同様の工程を行う。
【００６６】
次に、図２２に示す工程では、第２層間絶縁膜１７をパターニングし、第２導電層１６の上部を露出させるコンタクトホール１７ｃと、第２ピラー６ｂに当接している第１導電層１１の上部を露出させるコンタクトホール１７ｄとを一括して形成する。続いて、コンタクトホール１７ｃ，１７ｄにコンタクトプラグ形成材料を埋め込み形成する。コンタクトプラグ形成材料の上面と第２層間絶縁膜１７の上面とは、ＣＭＰ等により同一面になるようにする。本工程により、縦型トランジスタ領域３０１に上部拡散層１４と接続されたコンタクト１８ａ及び第２ピラー６ｂの第１導電層１１に接続されたコンタクト１９ａを形成すると共に、溝型トランジスタ領域３０２に第２導電層１６と接続されたコンタクト１８ｂを形成する。
【００６７】
次に、コンタクト１８ａ，１８ｂ，１９ａの各上面に当接する第３導電層２０ｂ，２０ｃ，２０ａを形成する。特に、溝型トランジスタ領域３０２の第３導電層２０ｃは、溝型トランジスタ領域３０２において連結するように形成した第１導電層１１に囲まれているコンタクト１８ｂを全て繋げて覆うように形成する（図５参照）。
【００６８】
以上の工程により、縦型トランジスタと、ＭＯＳキャパシタとして動作する溝型トランジスタとを両方とも搭載した半導体装置３１０を、マスク枚数と工程数を低減して製造することができる。
【００６９】
（第３実施形態）
本発明を適用した、第３実施形態の半導体装置３２０について説明する。なお、図６及び図１１に示す半導体装置３２０の構成要素において、図１及び図２に示す半導体装置３００の構成要素と同一の構成要素については、同一の符号を付し、その説明を省略する。
【００７０】
半導体装置３２０は、図１及び図２に示す半導体装置３００の溝型トランジスタ領域３０２に、第３導電層２０ｄ及び、第３導電層２０ｄに接続するキャパシタを形成したものである。従って、半導体装置３２０は、ＤＲＡＭとして動作するとともに、溝型トランジスタ５０２は、ＤＲＡＭのメモリセルとして動作する。
【００７１】
図６は、半導体装置３２０の溝型トランジスタ領域３０２の平面図であり、図１１は図６に示すＥ−Ｅ´線での断面図である。
【００７２】
溝型トランジスタ領域３０２のメモリセルには、ＳＴＩ２に囲まれて区画された活性領域５０が、複数形成されている。また、ＤＲＡＭの溝型トランジスタにおいてワード線として用いられる第１導電層１１が、活性領域５０を横断して図６のＹ方向に延在するようにトレンチ７に埋め込み形成されている。さらに、複数のビット線（即ち、第３導電層２０ｄ）がトレンチ７の延在方向と略直交する方向（図６のＸ方向）に、一定の間隔で形成されている。そして、トレンチ７と活性領域５０が交差する領域にメモリセルが形成されている。
【００７３】
溝型トランジスタ領域３０２全体には、図６及び図１１に示すように複数のメモリセルが形成されており、個々のメモリセルには、セルキャパシタ６０が設けられている。セルキャパシタ６０は、互いに重ならないように溝型トランジスタ領域３０２内に一定の間隔を設けて配置されている。なお、図６には、セルキャパシタ６０を構成するセルキャパシタ下部電極２３のみを図示している。
【００７４】
半導体装置３００の構成で説明したように、溝型トランジスタ５０２の上方には、第２層間絶縁膜１７及びコンタクト１８ｂが設けられている。半導体装置３２０においては、このコンタクト１８ｂに接続するように、第３導電層２０ｂからなるビット線（第５配線）が設けられている。また、このビット線を埋め込むように第３層間絶縁膜２１が設けられ、その上にストッパ膜２６が設けられる場合がある。
【００７５】
図１１に示すように、第１導電層１１に対して、第３導電層２０ｄからなるビット線に接する上部拡散層１４とは反対側に位置する上部拡散層１４には、ノードコンタクト２２が接続されている。ノードコンタクト２２は、ストッパ膜２６、第３層間絶縁膜２１、第２層間絶縁膜１７を貫通して、形成されている。
【００７６】
セルキャパシタ６０は、セルキャパシタ下部電極２３と、キャパシタ絶縁膜２５（図示略）と、プレート電極２４とを順次積層して形成される。なお、本実施形態のメモリセルでは、一例としてセルキャパシタ下部電極２３の内壁のみを電極として用いるシリンダ型のセルキャパシタを示しているが、この形態に限定されるものではない。例えば、セルキャパシタ下部電極２３の内壁及び外壁を電極として用いてもよい。
【００７７】
上記のように、本実施形態の半導体装置３２０においては、同一の半導体基板１に縦型トランジスタと、セルキャパシタ６０を備えるとともにＤＲＡＭのメモリセルとして機能する溝型トランジスタが設置された半導体装置３２０が提供される。
【００７８】
次いで、半導体装置３２０の製造方法について、説明する。
なお、本実施形態の半導体装置３２０の製造方法における各工程で、第１実施形態の半導体装置３００の製造方法における各工程と同様の内容については、その説明を省略する。
【００７９】
図１２及び図１３に示す工程については、半導体装置３００の製造方法の工程と同様に行う。但し、図１２に示す工程を行う際に、後述するように溝型トランジスタ領域３０２のトレンチ７を形成する位置の一部にも、ＳＴＩ２を形成する。
【００８０】
次に、図１４に示すように、半導体基板１に縦型トランジスタ領域３０１のトレンチ６と溝型トランジスタ領域３０２のトレンチ７とを同時に形成する。本工程においては、溝型トランジスタ領域３０２にダブルゲート型の溝型トランジスタを形成する。従って、前述のように、溝型トランジスタ領域３０２のトレンチ７のうち、素子分離領域として機能するトレンチ７については、溝型トランジスタ領域３０２のＳＴＩ２に形成する。その他の工程については、半導体装置３００の製造方法の工程と同様に行う。
【００８１】
次に、図１５〜図２２に示す工程については、半導体装置３００の製造方法と同様の工程を行う。図２２の工程が完了した時点で、溝型トランジスタ領域３０２においては、図１０に示す構造が作製されている。本工程においては、コンタクト１８ｃはビットコンタクトとなり、このビットコンタクトに接続させて、第３導電層２０ｄを形成する。これにより、溝型トランジスタ領域３０２のメモリセルのビット線を形成する。
【００８２】
次に、第３導電層２０ｄを覆うようにシリコン酸化膜またはシリコン窒化膜からなる第３層間絶縁膜２１を形成し、ＣＭＰ等を用いて第３層間絶縁膜２１の上面を平坦化する（図１１参照）。その後、第３層間絶縁膜２１上に、例えばシリコン窒化膜からなるストッパ膜２６を形成する。続いて、ビット線を接続した上部拡散層１４の両側の上部拡散層１４の上面のみを露出させるように、ストッパ膜２６及び第３層間絶縁膜２１をパターニングし、コンタクトホールを形成する。このコンタクトホールにノードコンタクト形成材料を埋め込み、図１１に示すように、ノードコンタクト２２を形成する。この後、ＣＭＰ等を用いて、ノードコンタクト２２の上面を、ストッパ膜２６の上面と同一面にする。
【００８３】
上記工程後、ノードコンタクト２２の上方、且つストッパ膜２６内に埋め込むように、窒化タングステンとタングステンを順次堆積して積層膜を形成してもよい。続いて、この積層膜のパターニングを行い、図示しないキャパシタコンタクトパッドを形成することができる。後に形成するセルキャパシタ６０は、図６に示すように、溝型トランジスタ領域３０２に、均等な間隔で配置する必要がある。そのため、キャパシタコンタクトパッドは、ノードコンタクト２２の直上からずれた位置に形成される。キャパシタコンタクトパッドは、キャパシタコンタクトパッドの底面とノードコンタクト２２の上面とが重なる面で、ノードコンタクト２２と、その下に形成されている上部拡散層１４に接する。
【００８４】
次に、ストッパ膜２６上に、例えばシリコン酸化膜等を用いて図示略の犠牲酸化膜を形成する。その後、犠牲酸化膜とストッパ膜２６を貫通するシリンダ孔を形成し、シリンダ孔の底面にノードコンタクト２２の上面を露出させる。次に、シリンダ孔の内壁面と露出されたノードコンタクト２２の上面を覆うようにして、窒化チタンから成るセルキャパシタ下部電極２３を形成する。これにより、セルキャパシタ下部電極２３の底部は、ノードコンタクト２２の上面に接続される。
【００８５】
次に、セルキャパシタ下部電極２３を覆うようにして、キャパシタ絶縁膜２５を形成する。キャパシタ絶縁膜２５としては、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ハフニウム及びこれらの積層膜を用いることができる。次に、キャパシタ絶縁膜２５の表面を覆うように、窒化チタンから成るプレート電極２４を形成する。本工程により、ノードコンタクト２２上に、セルキャパシタ下部電極２３と、キャパシタ絶縁膜２５と、プレート電極２４から成る溝型トランジスタのセルキャパシタ６０を形成する。更に、プレート電極２４に接続するように図示略の上部配線を形成してもよい。
【００８６】
上記工程まで行うことにより、溝型トランジスタ領域３０２にダブルゲート型の溝型トランジスタ（以降、単に「ダブルゲート型トランジスタ」と記載する）が構成される。ビットコンタクトに接続している上部拡散層１４は、両側に形成されたゲート電極である第１導電層１１のダブルゲート型トランジスタにおける共有ソース領域として機能する。また、ノードコンタクト２２に接続している上部拡散層１４は、ダブルゲート型トランジスタにおけるドレイン領域として機能する。
【００８７】
以上の工程により、図６及び図１１に示す本実施形態の半導体装置３２０が完成する。
本実施形態の半導体装置の製造方法によれば、縦型トランジスタと、セルキャパシタ６０を備えると共に、ＤＲＡＭのメモリセルとして動作する溝型トランジスタとを両方とも搭載した半導体装置３２０を、マスク枚数と工程数を低減して製造することができる。
【００８８】
（第４実施形態）
本発明を適用した、第４実施形態の半導体装置４００について、図２３及び図２４を参照しながら、説明する。なお、図２３及び図２４に示す半導体装置４００の構成要素において、図１及び図２に示す半導体装置３００の構成要素と同一の構成要素については、同一の符号を付し、その説明を省略する。
【００８９】
半導体装置４００は、図２３に示すように、同一の半導体基板１上に構成された、縦型トランジスタ論理回路４０１と、溝型トランジスタ論理回路４０２との両方を備えている。また、縦型トランジスタ論理回路４０１及び溝型トランジスタ論理回路４０２はそれぞれ、第１実施形態の半導体装置３００の縦型トランジスタ及び溝型トランジスタと、を含んで構成されている。
【００９０】
縦型トランジスタ論理回路４０１と溝型トランジスタ論理回路４０２により、図２４に示す論理回路４１０が構成され、縦型トランジスタ論理回路４０１と溝型トランジスタ論理回路４０２には共通して、ゲート電圧（ＶＤＤ）が印加されている。なお、図２４では、縦型トランジスタ論理回路４０１と溝型トランジスタ論理回路４０２の図示は省略している。
【００９１】
縦型トランジスタ論理回路４０１には、図２４に示すように、例えばダブルゲート型トランジスタからなる縦型トランジスタ素子４１１によってＮＯＴ回路が構成されている。縦型トランジスタ素子４１１は、ｐ型ＭＯＳとｎ型ＭＯＳを有する。即ち、ダブルゲート型トランジスタのうち一方のトランジスタはｐ型ＭＯＳとして動作するとともに、他方のトランジスタはｎ型ＭＯＳとして動作する。ｐ型ＭＯＳとｎ型ＭＯＳの入力は共通とされている。
【００９２】
図２４に示すＶＳＳが接地されている場合は、ゲート電圧ＶＤＤが導通している状態で、入力電圧Ｖｉｎが０［Ｖ］の場合、ｐ型ＭＯＳが導通、ｎ型ＭＯＳが非導通となるため、出力電圧ＶｏｕｔはＶＤＤとなる。一方で、ゲート電圧ＶＤＤが導通している状態で、入力ＶｉｎがＶＤＤの場合、ｐ型ＭＯＳが非導通、ｎ型ＭＯＳが導通となるため、出力電圧Ｖｏｕｔは０［Ｖ］となる。このように、入力電圧Ｖｉｎに対して、出力電圧Ｖｏｕｔが常に反転する構成により、縦型トランジスタ素子４１１はＮＯＴ回路として動作する。
【００９３】
図２４に示すＶＳＳが接地されていない場合は、縦型トランジスタ素子４１１はＣＭＯＳのインバータ（逆変換装置）として動作する。ゲート電圧ＶＤＤが導通している状態において、縦型トランジスタ素子４１１の入力に、ハイレベルを＋ＶＤＤ、ローレベルをＶＳＳとする範囲内で周期的または非周期的に変化する電圧信号Ｖｉｎが入力されると、その同じ周期あるいはタイミングで切り替わると共に、ハイレベルとローレベルが反転された出力電圧Ｖｏｕｔが得られる。
【００９４】
溝型トランジスタ論理回路４０２には、図２４に示すように、ゲート電圧がそのまま入力となる溝型トランジスタ素子４１２が設けられている。溝型トランジスタ素子４１２の入力は、縦型トランジスタ素子４１１のゲート電極ＶＤＤと共有されている。また、溝型トランジスタ素子４１２のソース端子とドレイン端子が出力電圧Ｖｏｕｔと接続されている。ＶＳＳを接地することにより、溝型トランジスタ素子４１２はＶＤＤを安定させるためのコンデンサとして動作する。
【００９５】
なお、図２４は、縦型トランジスタ素子４１１及び溝型トランジスタ素子４１２の一例を示すものであって、縦型トランジスタ素子４１１及び溝型トランジスタ素子４１２の接続方法及び論理回路は、図２４に示す構成に限定されない。
【００９６】
本実施形態の半導体装置４００によれば、縦型トランジスタ及び溝型トランジスタの各トランジスタの構成要素の配置や形状を変更することにより、縦型トランジスタ素子４１１と溝型トランジスタ素子４１２を用いた各種論理回路を構成することができる。これにより、複合機能を有する半導体装置４００が容易に提供される。
【００９７】
以上、本発明の好ましい実施形態について説明したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００９８】
１…半導体基板、２…ＳＴＩ、３…ウェル、４…パッド酸化膜、５…マスク窒化膜、６…ピラー、６ａ…第１ピラー、６ｂ…第２ピラー、６´，７…トレンチ（溝）、８…下部拡散層（第１拡散層）、９…第１絶縁膜、１０´…絶縁膜、１１…第１導電層（第１及び第２ゲート電極、ゲート電極）、１２…第１層間絶縁膜、１４…上部拡散層（第２拡散層、第３及び第４拡散領域）、１５…第２絶縁膜、１６…第２導電層、１７…第２層間絶縁膜、１７ｃ，１７ｄ…コンタクトホール、１８ａ…コンタクト（第１のコンタクト）、１８ｂ…コンタクト（第２のコンタクト）、１９ａ…コンタクト（第３のコンタクト）、２０ａ…第３導電層（第３及び第６配線）、２０ｂ…第３導電層（第４配線）、２０ｃ…第３導電層（第２及び第５配線）、２０ｄ…第３導電層、２１…第３層間絶縁膜、２２…ノードコンタクト、２３…セルキャパシタ下部電極、２４…プレート電極、２５…キャパシタ絶縁膜、２６…ストッパ膜、５０…活性領域、５１…縦型トランジスタ、５２…溝型トランジスタ、６０…セルキャパシタ、１０１…犠牲酸化膜、１０２…保護窒化膜、１０３…マスク膜、１０４…フォトレジスト、２００…上表面、２０１…ピラー高さ、２０２…トレンチ深さ、２０４…下部表面、２０５，２０６，２０７…幅、２１０…スルーホール、３００，３１０，３２０，４００…半導体装置、３０１…縦型トランジスタ領域、３０２…溝型トランジスタ領域、４１０…論理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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