(57)【要約】【課題】ハイサイド側に設けられる主スイッチング素子をオン駆動する際における損失を低減する。【解決手段】昇圧ドライバ６は、入力電圧ＶIN2によりコンデンサＣ２の充電を行う充電動作とコンデンサＣ２の一方の端子電圧を上昇させることにより昇圧電圧を出力する昇圧動作とを実行する。昇圧制御回路７は、トランジスタＴ１のオフ期間にあっては、充電動作を実行させるように昇圧ドライバ６の動作を制御する。昇圧制御回路７は、トランジスタＴ１のオン期間にあっては、その開始時点から所定時間だけ昇圧動作を実行させ、その後、所定のリフレッシュタイミングとなる度に昇圧動作を所定時間だけ実行させるように昇圧ドライバ６の動作を制御する。駆動回路８は、昇圧ドライバ６から与えられる昇圧電圧をトランジスタＴ１のゲートに供給することによりトランジスタＴ１をオン駆動する。【選択図】図１
2014217156.tif 000002
【特許請求の範囲】
【請求項１】
ハイサイド側に設けられるＮチャネル型の主スイッチング素子（Ｔ１）のゲートを駆動するゲート駆動回路（２、３２、４２、５２、６２）であって、
外部から与えられる入力電圧によりコンデンサ（Ｃ２）の充電を行う充電動作と、前記コンデンサ（Ｃ２）の一方の端子電圧を上昇させることにより前記コンデンサ（Ｃ２）の他方の端子から前記入力電圧を昇圧した昇圧電圧を出力する昇圧動作と、を実行する昇圧ドライバ（６）と、
前記昇圧ドライバ（６）の動作を制御する昇圧制御回路（７、３３、５３）と、
外部から与えられるデューティ信号に基づいて前記主スイッチング素子（Ｔ１）を駆動する駆動回路（８）と、
を備え、
前記駆動回路（８）は、前記昇圧ドライバ（６）から与えられる昇圧電圧を前記主スイッチング素子（Ｔ１）のゲートに供給することにより前記主スイッチング素子（Ｔ１）をオン駆動し、
前記昇圧制御回路（７、３３、５３）は、
前記デューティ信号がオフデューティを表すレベルであるオフ期間にあっては、前記充電動作を実行させるように前記昇圧ドライバ（６）の動作を制御し、
前記デューティ信号がオンデューティを表すレベルであるオン期間にあっては、前記オン期間の開始時点から所定時間だけ前記昇圧動作を実行させ、その後、所定のリフレッシュタイミングとなる度に前記昇圧動作を所定時間だけ実行させるように前記昇圧ドライバ（６）の動作を制御することを特徴とするゲート駆動回路。
【請求項２】
前記昇圧制御回路（３３、５３）は、
前記主スイッチング素子（Ｔ１）の端子のうち、少なくともいずれか一つの端子の電圧を監視する電圧監視手段（３４、５４）を備え、
前記リフレッシュタイミングは、前記電圧監視手段（３４、５４）による電圧監視結果に基づいて決定されることを特徴とする請求項１に記載のゲート駆動回路。
【請求項３】
前記昇圧制御回路（７）は、
タイマー回路（１４）を備え、
前記リフレッシュタイミングは、前記タイマー回路（１４）の動作に基づいて決定されることを特徴とする請求項１に記載のゲート駆動回路。
【請求項４】
前記電圧監視手段（３４）は、前記スイッチング素子（Ｔ１）のゲート端子の電圧と、前記スイッチング素子（Ｔ１）の低電位側の主端子の電圧とを監視し、
前記リフレッシュタイミングは、前記ゲート端子および前記低電位側の主端子の電位差が所定の閾値に達した時点とされることを特徴とする請求項２に記載のゲート駆動回路。
【請求項５】
前記電圧監視手段（３４）は、前記スイッチング素子（Ｔ１）のゲート端子の電圧と、前記スイッチング素子（Ｔ１）の高電位側の主端子の電圧とを監視し、
前記リフレッシュタイミングは、前記ゲート端子および前記高電位側の主端子の電位差が所定の閾値に達した時点とされることを特徴とする請求項２に記載のゲート駆動回路。
【請求項６】
前記電圧監視手段（５４）は、前記スイッチング素子の低電位側の主端子の電圧を監視し、
前記リフレッシュタイミングは、前記低電位側の主端子の電圧またはそれに応じた電圧が、所定の比較電圧に達した時点とされることを特徴とする請求項２に記載のゲート駆動回路。
【請求項７】
前記タイマー回路（１４）は、前記昇圧動作が終了した時点から計時を開始するとともに、所定時間経過後に計時を終了し、
前記リフレッシュタイミングは、前記タイマー回路（１４）による計時が終了した時点とされることを特徴とする請求項３に記載のゲート駆動回路。
【請求項８】
前記昇圧ドライバ（６）は、
逆流阻止用のスイッチング素子（Ｄ２）およびコンデンサ（Ｃ２）からなるチャージポンプ主回路（１０）と、
前記コンデンサ（Ｃ２）の一方の端子と前記入力電圧の供給端子との間を開閉する第１開閉手段（１１）と、
前記コンデンサ（Ｃ２）の一方の端子と基準電位の供給端子との間を開閉する第２開閉手段（１２）と、
を備え、
前記昇圧制御回路（７、３３、５３）は、
前記昇圧動作を実行する際、前記第１開閉手段（１１）を閉じるとともに前記第２開閉手段（１２）を開き、
前記充電動作を実行する際、前記第１開閉手段（１１）を開くとともに前記第２開閉手段（１２）を閉じることを特徴とする請求項１から７のいずれか一項に記載のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハイサイド側に設けられるＮチャネル型の主スイッチング素子のゲートを駆動するゲート駆動回路に関する。
【背景技術】
【０００２】
例えばスイッチング電源回路において、ハイサイド側の主スイッチング素子としてＮチャネル型のＭＯＳトランジスタまたはＩＧＢＴ（Insulated Gate Bipolar Transistor）が用いられる場合、駆動回路からそのトランジスタのゲートに与えるオン駆動電圧を昇圧するための回路が必要となる。そのような昇圧を行う回路の一つとして、例えばチャージポンプ回路が挙げられる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平２−８７８１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
チャージポンプ回路を用いた構成によれば、ハイサイド側のトランジスタのオン期間中、そのトランジスタのゲートに対して、駆動回路から昇圧した駆動電圧が常に与えられる。そのため、トランジスタをオン駆動する際におけるドライブ損失を低く抑えることが難しく、その分、消費電力が大きくなるという問題があった。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、ハイサイド側に設けられる主スイッチング素子をオン駆動する際における損失を低減することができるゲート駆動回路を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に記載のゲート駆動回路は、ハイサイド側に設けられるＮチャネル型の主スイッチング素子のゲートを駆動する。ゲート駆動回路は、昇圧ドライバ、昇圧制御回路および駆動回路を備えている。昇圧ドライバは、充電動作および昇圧動作を実行する。充電動作は、外部から与えられる入力電圧によりコンデンサの充電を行う動作である。昇圧動作は、コンデンサの一方の端子電圧を上昇させることによりコンデンサの他方の端子から入力電圧を昇圧した昇圧電圧を出力する動作である。昇圧制御回路は、昇圧ドライバの動作を制御する。駆動回路は、外部から与えられるデューティ信号に基づいて主スイッチング素子を駆動する。また、駆動回路は、昇圧ドライバから与えられる昇圧電圧を主スイッチング素子のゲートに供給することにより主スイッチング素子をオン駆動する。
【０００７】
さて、例えばＬＤＭＯＳなどのＮチャネル型の主スイッチング素子は、次のようにしてターンオンする。すなわち、ゲートに駆動電圧（昇圧電圧）が印加されると、その電圧によって寄生容量に電荷が蓄積され、それに伴ってゲート電圧が上昇する。そして、ゲート電圧が閾値電圧に達すると、主スイッチング素子はターンオンする。このとき、上記寄生容量において電荷が抜けることなく保持されている間は、昇圧電圧の印加が停止されても、オン状態が維持される。本手段では、このような点に着目し、昇圧制御回路は、主スイッチング素子をオン駆動するオン期間、次のように昇圧ドライバの動作を制御する。
【０００８】
すなわち、昇圧制御回路は、デューティ信号がオンデューティを表すレベルであるオン期間にあっては、オン期間の開始時点から所定時間だけ昇圧動作を実行させ、その後、所定のリフレッシュタイミングとなる度に昇圧動作を所定時間だけ実行させるように昇圧ドライバの動作を制御する。また、昇圧制御回路は、デューティ信号がオフデューティを表すレベルであるオフ期間にあっては、充電動作を実行させるように昇圧ドライバの動作を制御する。このように、本手段では、主スイッチング素子が一旦オン駆動された後は、昇圧ドライバによる昇圧動作は間欠的に行われる。このような構成によれば、主スイッチング素子が一旦オン駆動された後は、昇圧ドライバによる昇圧動作が常時行われることはないため、主スイッチング素子をオン駆動する際におけるドライブ損失が低く抑えられ、その結果、消費電力が低減される。
【０００９】
なお、上記リフレッシュタイミングは、主スイッチング素子のオン状態が維持される程度の長さに設定するとよい。ただし、一旦オンした後に昇圧電圧の印加が停止された場合、どの程度の期間だけオン状態を維持することができるかは、使用する主スイッチング素子毎に異なる。そこで、リフレッシュタイミングの設定方法として、請求項２または３に記載の手段を採用するとよい。
【００１０】
請求項２に記載の手段によれば、昇圧制御回路は、主スイッチング素子の端子のうち、少なくともいずれか一つの端子の電圧を監視する電圧監視手段を備えている。そして、リフレッシュタイミングは、電圧監視手段による電圧監視結果に基づいて決定される。主スイッチング素子の端子の電圧を監視すれば、その駆動状態を把握することができる。そのため、上記構成によれば、リフレッシュタイミングを、主スイッチング素子のオン状態が維持される長さに精度良く設定することができる。従って、オン期間中、主スイッチング素子のオン状態を確実に維持しつつ、ドライブ損失を低く抑えることができる。
【００１１】
請求項３に記載の手段によれば、昇圧制御回路は、タイマー回路を備えている。そして、リフレッシュタイミングは、タイマー回路の動作に基づいて決定される。この場合、使用する主スイッチング素子の特性（寄生容量の大きさ、閾値電圧の値など）に応じて、タイマー回路による計時時間を設定すれば、リフレッシュタイミングを、主スイッチング素子のオン状態が確実に維持される長さに精度良く設定することができる。従って、オン期間中、主スイッチング素子のオン状態を一層確実に維持しつつ、ドライブ損失を低く抑えることができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態を示すもので、スイッチング電源回路の構成図
【図２】スイッチング電源回路の各部の動作波形を示す図
【図３】第２の実施形態を示す図１相当図
【図４】図２相当図
【図５】第３の実施形態を示す図１相当図
【図６】図２相当図
【図７】第４の実施形態を示す図１相当図
【図８】図２相当図
【図９】図１相当図
【図１０】図２相当図
【発明を実施するための形態】
【００１３】
以下、本発明の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１の実施形態）
以下、本発明の第１の実施形態について図１および図２を参照しながら説明する。
図１に示す電源回路１は、例えば自動車などの車両に搭載される電子制御装置（車載ＥＣＵ）において用いられる。電源回路１は、トランジスタＴ１（主スイッチング素子に相当）、インダクタＬ１、ダイオードＤ１、コンデンサＣ１、ゲート駆動回路２および電圧制御回路３を備えている。
【００１４】
トランジスタＴ１は、Ｎチャネル型のＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor）トランジスタであり、電源入力端子４および電源出力端子５の間の電源供給経路に介在する。電源回路１は、トランジスタＴ１の駆動をＰＷＭ（Pulse Width Modulation）制御することにより、例えば車載バッテリ（図示略）から電源入力端子４を通じて与えられる入力電圧ＶIN1を降圧して電源出力端子５から出力電圧ＶOUTとして出力する降圧型のスイッチング電源回路である。また、電源回路１は、電圧モード制御となっている。電源回路１の出力電圧ＶOUTは、例えば、その後段に設けられるシリーズレギュレータ形式の電源回路（図示略）に与えられる。
【００１５】
トランジスタＴ１のドレインは、電源入力端子４に接続されている。トランジスタＴ１のソースは、平滑用のインダクタＬ１を介して電源出力端子５に接続されている。トランジスタＴ１のゲートには、ゲート駆動回路２から駆動信号が与えられる。還流用のダイオードＤ１は、トランジスタＴ１のソースおよびグランド（基準電位の供給端子に相当）の間に、グランド側をアノードとして接続されている。平滑用のコンデンサＣ１は、電源出力端子５およびグランドの間に接続されている。電源出力端子５の電圧（出力電圧Ｖout）は、電圧制御回路３に与えられる（フィードバックされる）。
【００１６】
ゲート駆動回路２は、昇圧ドライバ６、昇圧制御回路７および駆動回路８を備えている。昇圧ドライバ６は、電源入力端子９（入力電圧の供給端子に相当）を通じて与えられる入力電圧ＶIN2をおよそ２倍に昇圧した昇圧電圧を駆動回路８に対して出力する。詳細は後述するが、本実施形態の場合、入力電圧ＶIN2は、上記昇圧電圧が前述した入力電圧ＶIN1を上回る電圧値となる値、つまり入力電圧ＶIN1の１／２の電圧値よりもある程度高い電圧値であればよい。昇圧ドライバ６は、チャージポンプ主回路１０、第１開閉回路１１（第１開閉手段に相当）および第２開閉回路１２（第２開閉手段に相当）を備えている。
【００１７】
チャージポンプ主回路１０は、逆流阻止用のスイッチング素子であるダイオードＤ２およびコンデンサＣ２により構成される。ダイオードＤ２のアノードは、電源入力端子９に接続されている。コンデンサＣ２の一方の端子は、第１開閉回路１１を通じて電源入力端子９に接続されるとともに、第２開閉回路１２を通じてグランドに接続される。ダイオードＤ２のカソードは、コンデンサＣ２の他方の端子に接続されている。ダイオードＤ２およびコンデンサＣ２の相互接続点であるノードＮ１は、昇圧電圧の出力端子となり、その昇圧電圧は駆動回路８に与えられる。
【００１８】
第１開閉回路１１は、昇圧制御回路７から与えられる第１昇圧制御信号Ｓａに基づいて、コンデンサＣ２の一方の端子および電源入力端子９の間を開閉する。第１開閉回路１１は、トランジスタＴ２〜Ｔ５および抵抗Ｒ１を備えている。トランジスタＴ２は、Ｐチャネル型のＭＯＳトランジスタである。トランジスタＴ３、Ｔ４は、Ｎチャネル型のＭＯＳトランジスタである。トランジスタＴ５は、ＮＰＮ形のバイポーラトランジスタである。
【００１９】
トランジスタＴ２、Ｔ３は、電源電圧ＶDDの供給端子である電源端子１３およびグランドの間に、ＣＭＯＳインバータ回路を構成するように直列接続されている。トランジスタＴ２、Ｔ３の共通のゲートには、第１昇圧制御信号Ｓａが与えられる。トランジスタＴ２、Ｔ３の共通のドレインは、トランジスタＴ４のゲートに接続されている。トランジスタＴ４のソースは、グランドに接続されている。トランジスタＴ４のドレインは、抵抗Ｒ１を介してチャージポンプ主回路１０のノードＮ１に接続されているとともに、トランジスタＴ５のベースに接続されている。トランジスタＴ５のエミッタは、チャージポンプ主回路１０のコンデンサＣ２の一方の端子に接続されている。トランジスタＴ５のコレクタは、電源入力端子９に接続されている。
【００２０】
上記構成によれば、第１昇圧制御信号ＳａがＬレベル（例えばグランドと同じレベル）であるとき、トランジスタＴ２がオンするとともにトランジスタＴ３がオフする。そうすると、トランジスタＴ４がオンし、これによりトランジスタＴ５がオフする。従って、第１開閉回路１１は、第１昇圧制御信号ＳａがＬレベルのとき、コンデンサＣ２の一方の端子および電源入力端子９の間の通電経路を開く。また、第１昇圧制御信号ＳａがＨレベル（例えば電源電圧ＶDDと同じレベル）であるとき、トランジスタＴ２がオフするとともにトランジスタＴ３がオンする。そうすると、トランジスタＴ４がオフし、これによりトランジスタＴ５がオンする。従って、第１開閉回路１１は、第１昇圧制御信号ＳａがＨレベルのとき、コンデンサＣ２の一方の端子および電源入力端子９の間の通電経路を閉じる。
【００２１】
トランジスタＴ５をオン駆動するためには、そのベースに、そのエミッタ電圧よりも高い電圧を与え続ける必要がある。本実施形態では、トランジスタＴ５のベースが、抵抗Ｒ１を介して昇圧電圧の出力端子であるノードＮ１に接続されている。これにより、トランジスタＴ４がオフすると、トランジスタＴ５のベースにエミッタ電圧より高い電圧が与えられ、オン駆動することができるようになっている。
【００２２】
本実施形態では、トランジスタＴ５は、第１開閉回路１１の開閉経路に介在する第１開閉用スイッチング素子に相当する。また、トランジスタＴ２〜Ｔ４および抵抗Ｒ１により、第１開閉用スイッチング素子を駆動する第１開閉駆動回路２５が構成されている。なお、第１開閉駆動回路２５は、トランジスタ２段の駆動回路となっている。
【００２３】
第２開閉回路１２は、昇圧制御回路７から与えられる第２昇圧制御信号Ｓｂに基づいて、コンデンサＣ２の一方の端子およびグランドの間を開閉する。第２開閉回路１２は、トランジスタＴ６〜Ｔ８を備えている。トランジスタＴ６は、Ｐチャネル型のＭＯＳトランジスタである。トランジスタＴ７、Ｔ８は、Ｎチャネル型のＭＯＳトランジスタである。
【００２４】
トランジスタＴ６、Ｔ７は、電源端子１３およびグランドの間に、ＣＭＯＳインバータ回路を構成するように直列接続されている。トランジスタＴ６、Ｔ７の共通のゲートには、第２昇圧制御信号Ｓｂが与えられる。トランジスタＴ６、Ｔ７の共通のドレインは、トランジスタＴ８のゲートに接続されている。トランジスタＴ８のソースは、グランドに接続されている。トランジスタＴ８のドレインは、チャージポンプ主回路１０のコンデンサＣ２の一方の端子に接続されている。
【００２５】
上記構成によれば、第２昇圧制御信号ＳｂがＬレベルであるとき、トランジスタＴ６がオンするとともにトランジスタＴ７がオフする。これにより、トランジスタＴ８がオンする。従って、第２開閉回路１２は、第２昇圧制御信号ＳｂがＬレベルのとき、コンデンサＣ２の一方の端子およびグランドの間の通電経路を閉じる。また、第２昇圧制御信号ＳｂがＨレベルであるとき、トランジスタＴ６がオフするとともにトランジスタＴ７がオンする。これにより、トランジスタＴ８がオフする。従って、第２開閉回路１２は、第２昇圧制御信号ＳｂがＨレベルのとき、コンデンサＣ２の一方の端子およびグランドの間の通電経路を開く。
【００２６】
本実施形態では、トランジスタＴ８は、第２開閉回路１２の開閉経路に介在する第２開閉用スイッチング素子に相当する。また、トランジスタＴ６およびＴ７により、第２開閉用スイッチング素子を駆動する第２開閉駆動回路２６が構成されている。なお、第２開閉駆動回路２６は、トランジスタ１段の駆動回路となっている。
【００２７】
上記した構成の昇圧ドライバ６では、第１開閉回路１１が開いた状態、且つ、第２開閉回路１２が閉じた状態になると、電源入力端子９からダイオードＤ２を介してコンデンサＣ２に対する充電が行われる。つまり、第１昇圧制御信号Ｓａおよび第２昇圧制御信号Ｓｂの双方がＬレベルになると、入力電圧ＶIN2によりコンデンサＣ２の充電を行う充電動作が実行される。これにより、コンデンサＣ２は、ほぼ入力電圧ＶIN2に充電された状態となる。
【００２８】
その後、第１開閉回路１１が閉じた状態、且つ、第２開閉回路１２が開いた状態になると、コンデンサＣ２の一方の端子がトランジスタＴ５を介して電源入力端子９に接続され、その端子電圧が入力電圧ＶIN2まで上昇する。つまり、第１昇圧制御信号Ｓａおよび第２昇圧制御信号Ｓｂの双方がＨレベルになると、コンデンサＣ２の一方の端子電圧を上昇させる昇圧動作が実行される。これにより、コンデンサＣ２の他方の端子の電圧は、一方の端子の電圧（＝ＶIN2）にコンデンサＣ２の充電電圧（＝ＶIN2）が加算された値（＝２×ＶIN2）になる。昇圧されたコンデンサＣ２の他方の端子電圧（ノードＮ１の電圧であり、昇圧電圧）は、駆動回路８に出力される。
【００２９】
昇圧制御回路７は、電圧制御回路３から与えられる電圧制御信号Ｓｃ（デューティ信号に相当）などに基づいて、昇圧ドライバ６の動作を制御する。昇圧制御回路７は、タイマー回路１４および昇圧ロジック１５を備えている。タイマー回路１４は、タイミング制御信号Ｓｅを生成して出力する。タイミング制御信号Ｓｅは、タイマー回路１４の計時動作に基づいて、レベルが一定時間毎にＨ／Ｌ交互に切り替わる信号である。タイマー回路１４の計時動作は、電圧制御信号Ｓｃの立ち上がり時点においてリセットされる。
【００３０】
タイミング制御信号Ｓｅは、具体的には、図２に示すようなものとなる。すなわち、タイミング制御信号Ｓｅは、電圧制御信号ＳｃがＬ→Ｈに転じると（立ち上がると）、Ｌ→Ｈとなり、その後、所定の第１期間ＴａだけＨレベルに維持される。そして、タイミング制御信号Ｓｅは、第１期間Ｔａの経過後、Ｈ→Ｌとなり、その後、所定の第２期間ＴｂだけＬレベルに維持される。そして、タイミング制御信号Ｓｅは、第２期間Ｔｂの経過後、再びＬ→Ｈとなり、その後は、電圧制御信号Ｓｃが再び立ち上がるまで前述の動作が繰り返される。なお、第１期間Ｔａおよび第２期間Ｔｂを合わせた期間がタイマー回路１４による計時の１周期であり、第２期間Ｔｂの終了時点が計時の終了時点となる。
【００３１】
昇圧ロジック１５には、電圧制御信号Ｓｃおよびタイミング制御信号Ｓｅが入力されている。昇圧ロジック１５は、それらの信号を元に第１昇圧制御信号Ｓａおよび第２昇圧制御信号Ｓｂを生成して昇圧ドライバ６に出力する。昇圧ロジック１５は、第２信号生成回路１６、遅延回路１７および第１信号生成回路１８を備えている。
【００３２】
第２信号生成回路１６は、電圧制御信号Ｓｃおよびタイミング制御信号Ｓｅに基づいて第２昇圧制御信号Ｓｂを生成する。この場合、第２昇圧制御信号Ｓｂは、電圧制御信号Ｓｃおよびタイミング制御信号ＳｅのＡＮＤ論理を取ったものであり、具体的には、図２に示すようなものとなる。すなわち、第２昇圧制御信号Ｓｂは、電圧制御信号Ｓｃおよびタイミング制御信号Ｓｅの双方がＨレベルである期間にＨレベルとなり、それ以外の期間にＬレベルとなる。
【００３３】
第２昇圧制御信号Ｓｂは、遅延回路１７にも与えられる。遅延回路１７は、第２昇圧制御信号Ｓｂを所定の遅延時間ｔd1だけディレイした遅延信号Ｓｂ’（図２参照）を生成して第１信号生成回路１８に出力する。第１信号生成回路１８は、遅延信号Ｓｂ’に基づいて第１昇圧制御信号Ｓａを生成する。第１昇圧制御信号Ｓａは、具体的には、図２に示すようなものとなる。すなわち、第１昇圧制御信号Ｓａは、遅延信号Ｓｂ’がＬ→Ｈに転じると（立ち上がると）、Ｌ→Ｈとなり、その後、所定の第３期間ＴｃだけＨレベルに維持される。そし、第１昇圧制御信号Ｓａは、第３期間Ｔｃの経過後、Ｈ→Ｌとなる。
【００３４】
本実施形態では、上記した第１期間Ｔａ、遅延時間ｔd1および第３期間Ｔｃは、第１昇圧制御信号Ｓａが第２昇圧制御信号Ｓｂよりも先に立ち下がる（Ｈ→Ｌ）という条件を満たす時間に設定されている。上述したようにして生成される第１昇圧制御信号Ｓａおよび第２昇圧制御信号Ｓｂには、次のような関係がある。すなわち、第２昇圧制御信号Ｓｂの立ち上がり時点から第１昇圧制御信号Ｓａの立ち上がり時点までには、遅延時間ｔd1が存在する。また、第１昇圧制御信号Ｓａの立ち下がり時点から第２昇圧制御信号Ｓｂの立ち下がり時点までには、遅延時間ｔd2が存在する。
【００３５】
駆動回路８は、電圧制御回路３から与えられる電圧制御信号Ｓｃに基づいて、トランジスタＴ１をオン駆動またはオフ駆動するための駆動電圧をトランジスタＴ１のゲートに出力する。駆動回路８は、トランジスタＴ９〜Ｔ１３、ダイオードＤ３および抵抗Ｒ２、Ｒ３を備えている。トランジスタＴ９は、Ｐチャネル型のＭＯＳトランジスタである。トランジスタＴ１０、Ｔ１１は、Ｎチャネル型のＭＯＳトランジスタである。トランジスタＴ１２は、ＮＰＮ形のバイポーラトランジスタである。トランジスタＴ１３は、ＰＮＰ形のバイポーラトランジスタである。
【００３６】
トランジスタＴ９、Ｔ１０は、電源端子１３およびグランドの間に、ＣＭＯＳインバータ回路を構成するように直列接続されている。トランジスタＴ９、Ｔ１０の共通のゲートには、電圧制御信号Ｓｃが与えられる。トランジスタＴ９、Ｔ１０の共通のドレインは、トランジスタＴ１１のゲートに接続されている。トランジスタＴ１１のソースは、グランドに接続されている。トランジスタＴ１１のドレインは、トランジスタＴ１２およびＴ１３の各ベースに接続されている。
【００３７】
ダイオードＤ３のアノードは、チャージポンプ主回路１０のノードＮ１に接続されている。ダイオードＤ３のカソードは、トランジスタＴ１２のコレクタに接続されている。トランジスタＴ１２、Ｔ１３のエミッタは、共通接続されている。それら共通のエミッタは、ゲート抵抗である抵抗Ｒ２を介してトランジスタＴ１のゲートに接続されている。トランジスタＴ１３のコレクタは、トランジスタＴ１のソースに接続されている。トランジスタＴ１２、Ｔ１３のベースは、共通接続されている。それら共通のベースは、抵抗Ｒ３を介してダイオードＤ３のカソードに接続されている。
【００３８】
上記構成によれば、電圧制御信号ＳｃがＬレベルであるとき、トランジスタＴ９がオンするとともにトランジスタＴ１０がオフする。そうすると、トランジスタＴ１１がオンし、これによりトランジスタＴ１２がオフするとともにトランジスタＴ１３がオンする。そのため、トランジスタＴ１のゲートおよびソースの間は、抵抗Ｒ２およびオン状態のトランジスタＴ１３を通じて短絡される。つまり、駆動回路８は、電圧制御信号ＳｃがＬレベルであるとき、トランジスタＴ１のゲートに対しソースと同電位の電圧（オフ駆動電圧）を与え、トランジスタＴ１をオフ駆動する。
【００３９】
また、電圧制御信号ＳｃがＨレベルであるとき、トランジスタＴ９がオフするとともにトランジスタＴ１０がオンする。そうすると、トランジスタＴ１１がオフし、これによりトランジスタＴ１２がオンするとともにトランジスタＴ１３がオフする。そのため、昇圧ドライバ６から出力される昇圧電圧（ノードＮ１の電圧）が、ダイオードＤ３、オン状態のトランジスタＴ１２および抵抗Ｒ２を通じて、トランジスタＴ１のゲートに印加される。つまり、駆動回路８は、電圧制御信号ＳｃがＨレベルであるとき、トランジスタＴ１のゲートに対し入力電圧ＶIN1より高い昇圧電圧（オン駆動電圧）を与え、トランジスタＴ１をオン駆動する。
【００４０】
電圧制御回路３は、出力電圧ＶOUTの目標値およびフィードバックされた出力電圧ＶOUTの差に基づいてゲート駆動回路２に出力する電圧制御信号Ｓｃのデューティ比を変化させる。つまり、電圧制御回路３は、出力電圧ＶOUTが目標値となるようにフィードバック制御を行う。電圧制御回路３は、電圧検出回路１９、基準電圧生成回路２０、誤差アンプＯＰ１、基準波生成回路２１、コンパレータＣＰ１などを備えている。
【００４１】
電圧検出回路１９の抵抗Ｒ４およびＲ５は、電源出力端子５およびグランドの間に直列接続されている。抵抗Ｒ４およびＲ５の相互接続点であるノードＮ２の電圧、つまり出力電圧ＶOUTを抵抗Ｒ４およびＲ５により分圧して得られる検出電圧Ｖｄは、誤差アンプＯＰ１の反転入力端子に与えられる。
【００４２】
基準電圧生成回路２０は、例えばバンドギャップリファレンス回路であり、出力電圧ＶOUTの目標値を指令するための基準電圧Ｖｒを生成する。基準電圧生成回路２０により生成される基準電圧Ｖｒは、誤差アンプＯＰ１の非反転入力端子に与えられる。誤差アンプＯＰ１の出力端子および反転入力端子の間には、帰還用の抵抗Ｒｆが接続されている。誤差アンプＯＰ１は、基準電圧Ｖｒに対する検出電圧Ｖｄの誤差を増幅した誤差信号Ｓｆを出力する。基準波生成回路２１は、ＰＷＭの基準波（キャリア波）となる三角波を生成する。基準波生成回路２１が生成する三角波は、基準波信号ＳｄとしてコンパレータＣＰ１および昇圧制御回路７に与えられる。
【００４３】
コンパレータＣＰ１の非反転入力端子には、誤差アンプＯＰ１から出力される誤差信号Ｓｆが与えられる。コンパレータＣＰ１の反転入力端子には、基準波生成回路２１から出力される基準波信号Ｓｄが与えられる。このような構成により、コンパレータＣＰ１の出力信号は、誤差信号Ｓｆが基準波信号Ｓｄより小さい期間にＬレベルとなり、誤差信号Ｓｆが基準波信号Ｓｄより大きい期間にＨレベルとなる。すなわち、コンパレータＣＰ１は、誤差信号Ｓｆおよび基準波信号Ｓｄを比較し、その比較結果に応じたデューティを持つデューティ信号（ＰＷＭ信号）を出力する。コンパレータＣＰ１の出力信号は、電圧制御信号Ｓｃとして、昇圧制御回路７および駆動回路８に与えられる。なお、電圧制御信号Ｓｃの１周期のうち、Ｌレベルの期間はトランジスタＴ１がオフ駆動されるオフ期間（オフデューティ）に相当し、Ｈレベルの期間はトランジスタＴ１がオン駆動されるオン期間（オンデューティ）に相当する。
【００４４】
次に、上記構成の作用について説明する。
まず、電源回路１全体としての概略的な動作について説明する。電圧制御信号ＳｃがＨレベルになると、駆動回路８によりトランジスタＴ１がオン駆動される。その結果、電源入力端子４からトランジスタＴ１、インダクタＬ１、コンデンサＣ１およびグランドへと至る電流経路が形成される。これにより、インダクタＬ１の電流が次第に増加し、これに伴い出力電圧ＶOUTが上昇する。
【００４５】
電圧制御信号ＳｃがＬレベルになると、駆動回路８によりトランジスタＴ１がオフ駆動される。その結果、インダクタＬ１、コンデンサＣ１およびダイオードＤ１という電流還流経路が形成される。これにより、インダクタＬ１の電流が次第に減少し、そのエネルギーはコンデンサＣ１に移される。そして、電圧制御回路３が、電圧制御信号Ｓｃのデューティ比制御を行うことにより、出力電圧ＶOUTが目標値になるように制御される。
【００４６】
続いて、昇圧ドライバ６による昇圧動作および充電動作の実行タイミングについて、図２に基づいて説明する。誤差信号Ｓｆが基準波信号Ｓｄを上回る期間、電圧制御信号ＳｃはＨレベルとなる。この期間は、トランジスタＴ１がオン駆動されるオン期間である。トランジスタＴ１を迅速にターンオンするため、昇圧ドライバ６は、オン期間が開始されると直ちに昇圧動作を開始する必要がある。また、昇圧ドライバ６による昇圧動作は、オン期間の全てにおいて実行される必要はない。なぜなら、トランジスタＴ１は、ゲートに昇圧電圧が供給されてゲート・ソース間容量およびゲート・ドレイン間容量が充電されれば、その後に昇圧電圧（電荷）の供給が停止されたとしても、上記容量の電荷が放電されない限りは、オン状態を維持することができるからである。
【００４７】
このような点を踏まえ、本実施形態では、オン期間の開始時点から所定時間だけ昇圧動作を実行させ、その後、所定のリフレッシュタイミングとなる度に昇圧動作を所定時間だけ実行させるように、昇圧ドライバ６の動作が制御される。また、昇圧動作の終了後から次の昇圧動作の開始までの期間に充電動作を実行させるように、昇圧ドライバ６の動作が制御される。この場合、昇圧動作を実行する期間を昇圧期間と呼び、充電動作を実行する期間を充電期間と呼ぶ。そして、昇圧期間および充電期間を合わせた期間（厳密には、前述した遅延時間ｔd1、ｔd2をも合わせた期間）が、昇圧ドライバ６の動作の１周期Ｔとなる。
【００４８】
図２の左側に示すように、オンデューティが比較的小さい場合、オン期間が周期Ｔより短い。このようにオン期間が周期Ｔより短い場合、昇圧ドライバ６による昇圧動作は、オン期間の開始直後に実行される１回だけとなる。この場合の具体的な動作は、次の通りである。すなわち、オン期間の開始時点（時刻ｔａ）では、第２昇圧制御信号ＳｂがＨレベルに転じるものの、第１昇圧制御信号ＳａがＬレベルのままである。そのため、この際、昇圧ドライバ６による昇圧動作は未だ実行されない。
【００４９】
その後、オン期間の開始時点から遅延時間ｔd1が経過した時点（時刻ｔｂ）において、第１昇圧制御信号Ｓａおよび第２昇圧制御信号Ｓｂの双方がＨレベルとなる。そのため、時刻ｔｂの時点において昇圧ドライバ６による昇圧動作が開始される。その後、第３期間Ｔｃが経過した時点（時刻ｔｃ）において、第１昇圧制御信号ＳａがＬレベルに転じる。そのため、オン期間の途中において、昇圧ドライバ６による昇圧動作が終了される。
【００５０】
第１昇圧制御信号ＳａがＬレベルに転じた時点（時刻ｔｃ）から遅延時間ｔd2が経過した時点（時刻ｔｄ）において、第２昇圧制御信号ＳｂがＬレベルに転じる。これにより、第１昇圧制御信号Ｓａおよび第２昇圧制御信号Ｓｂの双方がＬレベルとなる。そのため、昇圧ドライバ６による充電動作が開始される。この充電動作は、次のオン期間が開始されるまで継続される。そして、次のオン期間の開始時点において、第２昇圧制御信号ＳｂがＨレベルに転じ、これにより昇圧ドライバ６による充電動作が終了される。
【００５１】
一方、図２の右側に示すように、オンデューティが比較的大きい場合、オン期間が周期Ｔより長い。このようにオン期間が周期Ｔより長い場合、昇圧ドライバ６による昇圧動作は、オン期間の開始直後に１回実行された後、その初回の昇圧動作の開始時点から周期Ｔの経過後（リフレッシュタイミング後）に実行される。
【００５２】
すなわち、初回の昇圧動作の開始時点から周期Ｔの経過後、第２昇圧制御信号ＳｂがＨレベルに転じる。これにより、昇圧ドライバ６による充電動作が終了される。そして、充電動作が終了した時点から遅延時間ｔd1が経過した時点において、第１昇圧制御信号ＳａがＨレベルに転じる。そのため、オン期間の途中の時点において、昇圧ドライバ６による昇圧動作が再び開始される。この昇圧動作は、初回の昇圧動作と同様に所定時間だけ実行される。
【００５３】
なお、上記リフレッシュタイミングは、トランジスタＴ１のオン状態が維持される程度の長さに設定するとよい。ただし、一旦オンした後に昇圧電圧の印加が停止された場合、どの程度の期間だけオン状態を維持することができるかは、使用するトランジスタＴ１毎に異なる。この場合、使用するトランジスタＴ１の特性（寄生容量の大きさ、閾値電圧の値など）に応じて、周期Ｔ（タイマー回路１４による計時時間）を設定すれば、リフレッシュタイミングを、トランジスタＴ１のオン状態が維持される長さに精度良く設定することができる。
【００５４】
以上説明したように、昇圧制御回路７は、オン期間の開始時点から所定時間だけ昇圧動作を実行させ、その後、所定のリフレッシュタイミングとなる度に昇圧動作を所定時間だけ実行させるように昇圧ドライバ６の動作を制御する。つまり、本実施形態では、トランジスタＴ１が一旦オン駆動された後は、昇圧ドライバ６による昇圧動作は間欠的に行われる。このような構成によれば、トランジスタＴ１が一旦オン駆動された後は、昇圧ドライバ６による昇圧動作が常時行われることはないため、トランジスタＴ１をオン駆動する際におけるドライブ損失が低く抑えられ、その結果、消費電力が低減される。また、上記リフレッシュタイミングは、トランジスタＴ１のオン状態が維持される程度の長さに設定されている。そのため、オン期間中、トランジスタＴ１のオン状態を確実に維持しつつ、ドライブ損失を低く抑えることができる。
【００５５】
第１昇圧制御信号ＳａがＬレベルに転じるタイミングから遅延時間ｔd2だけ後に、第２昇圧制御信号ＳｂがＬレベルに転じるようにした。つまり、昇圧動作の終了時点から充電動作の開始時点までの間に、第１開閉回路１１および第２開閉回路１２の双方を開く期間（以下、デッドタイムと称する）が設けられている。このようにすれば、昇圧期間から充電期間へ遷移する際、第１開閉回路１１のトランジスタＴ５および第２開閉回路１２のトランジスタＴ８の双方がオンし、電源入力端子９からそれらトランジスタを経由してグランドへと至る経路で短絡電流（貫通電流）が流れてしまうことを確実に防止することができる。
【００５６】
また、第２昇圧制御信号ＳｂがＨレベルに転じるタイミングから遅延時間ｔd1だけ後に、第１昇圧制御信号ＳａがＨレベルに転じるようにした。つまり、充電動作の終了時点から昇圧動作の開始時点までの間にも、デッドタイムが設けられている。そのため、充電期間から昇圧期間へ遷移する際にも、上記短絡電流が流れてしまうことを防止することができる。ただし、本実施形態の構成においては、充電期間から昇圧期間へ遷移する際に設けられた上記デッドタイムは、以下のような理由から省略することが可能である。
【００５７】
すなわち、本実施形態では、第１開閉駆動回路２５の段数に比べ、第２開閉駆動回路２６の段数が少なくなっている。そのため、充電期間から昇圧期間へ遷移する際にデッドタイムが全く存在しない場合でも、トランジスタＴ５がオフからオンに転じるよりも先に、トランジスタＴ８がオンからオフに転じる。従って、本実施形態の構成によれば、充電期間から昇圧期間に遷移する際、第１昇圧制御信号Ｓａおよび第２昇圧制御信号Ｓｂの双方を同時にＨレベルに変化させるようにしたとしても（デッドタイムを設けなくても）、トランジスタＴ５およびトランジスタＴ８を通じて流れる短絡電流が発生することはない。
【００５８】
（第２の実施形態）
以下、本発明の第２の実施形態について図３および図４を参照しながら説明する。
図３に示す本実施形態の電源回路３１（スイッチング電源回路に相当）は、図１に示した第１の実施形態の電源回路１に対し、ゲート駆動回路２に代えてゲート駆動回路３２を備えている点が異なる。ゲート駆動回路３２が備える昇圧制御回路３３は、ゲート駆動回路２が備える昇圧制御回路７に対し、タイマー回路１４に代えて電圧監視回路３４を備えている点と、昇圧ロジック１５に代えて昇圧ロジック３５を備えている点とが異なる。
【００５９】
電圧監視回路３４（電圧監視手段に相当）には、トランジスタＴ１のゲート端子の電圧Ｖｇおよびドレイン端子（高電位側の主端子に相当）の電圧Ｖｄが入力されている。電圧監視回路３４は、電圧Ｖｇおよび電圧Ｖｄの電位差（＝Ｖｇ−Ｖｄ）を監視し、その監視結果を表す監視信号Ｓｇを出力する。監視信号Ｓｇは、上記電位差が所定の閾値Ｖth以上であるときにＨレベルとなり、閾値未満であるときにＬレベルとなる。
【００６０】
電圧監視回路３４は、閾値生成部３６およびコンパレータＣＰ３１を備えている。閾値生成部３６は、電圧Ｖｇを入力し、その電圧Ｖｇを閾値Ｖthだけ低下させた電圧Ｖｇ’を出力する。閾値生成部３６は、例えば電圧源、ツェナーダイオード、多段接続されたダイオードなどによって構成することができる。コンパレータＣＰ３１には、電圧Ｖｇ’および電圧Ｖｄが入力されている。コンパレータＣＰ３１の出力信号は、監視信号Ｓｇとなり、昇圧ロジック３５に与えられる。
【００６１】
昇圧ロジック３５は、昇圧ロジック１５に対し、第２信号生成回路１６に代えて第２信号生成回路３７を備えている点が異なる。第２信号生成回路３７は、電圧制御信号Ｓｃおよび監視信号Ｓｇに基づいて第２昇圧制御信号Ｓｂを生成する。第２信号生成回路３７により生成される第２昇圧制御信号Ｓｂは、図４に示すようなものとなる。
【００６２】
すなわち、第２昇圧制御信号Ｓｂは、監視信号ＳｇがＬレベルである期間に、電圧制御信号ＳｃがＬ→Ｈに転じると（立ち上がると）、Ｌ→Ｈとなる。また、第２昇圧制御信号Ｓｂは、電圧制御信号ＳｃがＨレベルである期間（オン期間）に、監視信号ＳｇがＨ→Ｌに転じると（立ち下がると）、Ｌ→Ｈとなる。そして、第２昇圧制御信号Ｓｂは、Ｈレベルに転じた後、第１期間Ｔａだけその状態が維持され、その後、Ｈ→Ｌとなる。
【００６３】
以上説明した本実施形態によっても、トランジスタＴ１が一旦オン駆動された後は、昇圧ドライバ６による昇圧動作が間欠的に行われるため、第１の実施形態と同様の作用および効果が得られる。また、本実施形態によれば、次のような効果も得られる。すなわち、トランジスタＴ１は、オン駆動されると、ゲート端子の電圧Ｖｇおよびドレイン端子の電圧Ｖｄの電位差が大きくなり、そのオン状態が低減する（オフ状態に近づく）ほど、上記電位差が小さくなる。従って、上記電位差に基づいて、トランジスタＴ１の駆動状態（オン状態）を把握することが可能となる。
【００６４】
そこで、本実施形態では、電圧Ｖｇおよび電圧Ｖｄの電位差を監視し、その監視結果に基づいてリフレッシュタイミングを決定するようにしている。このようにすれば、リフレッシュタイミングをトランジスタＴ１のオン状態が確実に維持される長さに精度良く設定することができる。従って、オン期間中、トランジスタＴ１のオン状態を一層確実に維持しつつ、ドライブ損失を低く抑えることができる。
【００６５】
（第３の実施形態）
以下、本発明の第３の実施形態について図５および図６を参照しながら説明する。
図５に示す本実施形態の電源回路４１（スイッチング電源回路に相当）は、図３に示した第２の実施形態の電源回路３１に対し、ゲート駆動回路３２に代えてゲート駆動回路４２を備えている点が異なる。ゲート駆動回路４２は、ゲート駆動回路３２に対し、電圧監視回路３４により監視する電位差が次のように異なる。
【００６６】
すなわち、この場合、電圧監視回路３４は、トランジスタＴ１のゲート端子の電圧Ｖｇおよびソース端子（低電位側の主端子に相当）の電圧Ｖｓの電位差（＝Ｖｇ−Ｖｓ）を監視する。トランジスタＴ１は、オン駆動されると、電圧Ｖｇおよび電圧Ｖｓの電位差が大きくなり、そのオン状態が低減するほど、上記電位差が小さくなる。従って、電圧Ｖｇおよび電圧Ｖｓの電位差に基づいて、トランジスタＴ１の駆動状態を把握することができる。このようなことから、電圧Ｖｇおよび電圧Ｖｓの電位差を監視し、その監視結果に基づいてリフレッシュタイミングが決定される本実施形態によっても、第２の実施形態と同様の作用および効果が得られる。
【００６７】
（第４の実施形態）
以下、本発明の第４の実施形態について図７〜図１０を参照しながら説明する。
トランジスタＴ１の駆動状態（オン状態）は、ゲート端子の電圧Ｖｇまたはソース端子の電圧Ｖｓを監視することによっても把握することができる。本実施形態では、電圧Ｖｇまたは電圧Ｖｓに基づいてトランジスタＴ１の駆動状態を把握する構成の一例について、それぞれ説明する。
【００６８】
電圧Ｖｇに基づいてトランジスタＴ１の駆動状態を把握する構成としては、例えば図７に示す構成を採用することができる。図７に示す電源回路５１（スイッチング電源回路に相当）は、図３に示した第２の実施形態の電源回路３１に対し、ゲート駆動回路３２に代えてゲート駆動回路５２を備えている点が異なる。ゲート駆動回路５２が備える昇圧制御回路５３は、ゲート駆動回路３２が備える昇圧制御回路３３に対し、電圧監視回路３４に代えて電圧監視回路５４を備えている点が異なる。
【００６９】
電圧監視回路５４（電圧監視手段に相当）には、トランジスタＴ１のゲート端子の電圧Ｖｇおよび比較電圧Ｖref1が入力されている。電圧監視回路５４は、電圧Ｖｇを監視し、その監視結果を表す監視信号Ｓｈを出力する。監視信号Ｓｈは、電圧Ｖｇが比較電圧Ｖref1以上であるときにＨレベルとなり、比較電圧Ｖref1未満であるときにＬレベルとなる。なお、比較電圧Ｖref1は、例えば電圧源、ツェナーダイオード、多段接続されたダイオードなどにより構成された比較電圧生成部（図示略）により生成される。
【００７０】
電圧監視回路５４は、コンパレータＣＰ５１を備えている。コンパレータＣＰ５１には、電圧Ｖｇおよび比較電圧Ｖref1が入力されている。コンパレータＣＰ５１の出力信号は、監視信号Ｓｈとなり、昇圧ロジック３５に与えられる。このような構成によれば、電圧Ｖｇが比較電圧Ｖref1に達した時点がリフレッシュタイミングとなる。
【００７１】
電圧Ｖｓに基づいてトランジスタＴ１の駆動状態を把握する構成としては、例えば図９に示す構成を採用することができる。図９に示す電源回路６１（スイッチング電源回路に相当）は、図７に示した電源回路５１に対し、ゲート駆動回路５２に代えてゲート駆動回路６２を備えている点が異なる。
【００７２】
ゲート駆動回路６２は、ゲート駆動回路５２に対し、電圧監視回路５４に与えられる電圧が異なる。すなわち、電圧監視回路５４には、トランジスタＴ１のソース端子の電圧Ｖｓおよび比較電圧Ｖref2が入力されている。電圧監視回路５４は、電圧Ｖｓを監視し、その監視結果を表す監視信号Ｓｈを出力する。監視信号Ｓｈは、電圧Ｖｓが比較電圧Ｖref2以上であるときにＨレベルとなり、比較電圧Ｖref2未満であるときにＬレベルとなる。なお、比較電圧Ｖref2は、比較電圧Ｖref1と同様に、図示しない比較電圧生成部により生成される。このような構成によれば、電圧Ｖｓが比較電圧Ｖref2に達した時点がリフレッシュタイミングとなる。
【００７３】
これらの構成によっても、図８および図１０のタイミングチャートに示すように、昇圧ドライバ６の動作は、第２または第３の実施形態と同様のタイミングで制御される。従って、電圧Ｖｇまたは電圧Ｖｓの監視結果に基づいてリフレッシュタイミングが決定される本実施形態によっても、第２または第３の実施形態と同様の作用および効果が得られる。
【００７４】
（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、次のような変形または拡張が可能である。
トランジスタＴ１は、Ｎチャネル型の半導体スイッチング素子であればよく、例えばＩＧＢＴであってもよい。昇圧ドライバ６および駆動回路８を構成する各トランジスタは、ＭＯＳトランジスタおよびバイポーラトランジスタのいずれでも構わない。また、トランジスタＴ５は、ＰＮＰ形バイポーラトランジスタまたはＰチャネル型のＭＯＳトランジスタでもよい。ただし、その場合、第１昇圧制御信号Ｓａの論理を反転させる必要がある。また、その場合、ベース（ゲート）をノードＮ１に接続する必要はない。
【００７５】
チャージポンプ主回路１０は、２段以上の段数の構成であってもよい。第１開閉回路１１は、図１などに示した構成に限らずともよく、コンデンサＣ２の一方の端子と電源入力端子９との間を開閉する機能を有する回路であればよい。第２開閉回路１２は、図１などに示した構成に限らずともよく、コンデンサＣ２の一方の端子とグランドとの間を開閉する機能を有する回路であればよい。
【００７６】
第１開閉駆動回路２５および第２開閉駆動回路２６を同じ段数の駆動回路としてもよい。その場合、昇圧動作から充電動作への遷移期間および充電動作から昇圧動作への遷移期間において短絡電流の問題が生じる可能性があるため、上記遷移期間にデッドタイムを積極的に設けるように昇圧ドライバ６の動作タイミングを設定するとよい。第１開閉駆動回路２５の段数に比べ、第２開閉駆動回路２６の段数を多くしてもよい。その場合、昇圧期間から充電期間への遷移期間において短絡電流の発生が抑制されるものの、充電期間から昇圧期間への遷移期間において短絡電流の問題が生じる可能性があるため、上記遷移期間にデッドタイムを積極的に設けるように昇圧ドライバ６の動作タイミングを設定すればよい。なお、上記各実施形態および上記変形例のいずれにおいても、ゲート駆動回路（の昇圧ドライバ）が上記短絡電流を許容できるような仕様であるならば、上記各遷移期間におけるデッドタイムは、必ずしも設ける必要はない。
【００７７】
上記各実施形態では、スイッチング電源回路の入力電圧（ＶIN1）と、昇圧ドライバの入力電圧（ＶIN2）とを別々にした構成を例に説明したが、これに限らずともよく、上記各入力電圧を共通にした構成であってもよい。
電圧監視回路５４は、トランジスタＴ１のゲート端子の電圧Ｖｇまたはソース端子の電圧Ｖｓそのものを監視する構成であったが、電圧Ｖｇまたは電圧Ｖｓを分圧した電圧など、電圧Ｖｇまたは電圧Ｖｓに応じて変化する電圧を監視する構成でもよい。ただし、その場合、比較電圧Ｖref1、Ｖref2の値は適宜変更する必要がある。
【００７８】
本発明のゲート駆動回路の駆動対象としては、降圧型のスイッチング電源回路のハイサイド側に設けられる主スイッチング素子だけでなく、例えば同期整流方式の昇圧型のスイッチング電源回路のハイサイド側に設けられるＮチャネル型の主スイッチング素子でもよい。また、上記各実施形態では、本発明のゲート駆動回路を車載用途のスイッチング電源回路に適用した構成を例に説明したが、これに限らずともよく、本発明のゲート駆動回路は、ハイサイド側に設けられるＮチャネル型の主スイッチング素子のゲートを駆動する様々な用途に適用することができる。
【符号の説明】
【００７９】
図面中、２、３２、４２、５２、６２はゲート駆動回路、６は昇圧ドライバ、７、３３、５３は昇圧制御回路、８は駆動回路、１０はチャージポンプ主回路、１１は第１開閉回路（第１開閉手段）、１２は第２開閉回路（第２開閉手段）、１４はタイマー回路、３４、５４は電圧監視回路（電圧監視手段）、Ｃ２はコンデンサ、Ｄ２はダイオード（逆流阻止用のスイッチング素子）、Ｔ１はトランジスタ（主スイッチング素子）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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