(57)【要約】      （修正有）【課題】電子放出特性および信頼性それぞれのより一層の向上を図ることが可能な電子源の製造方法を提供する。【解決手段】半導体基板１の一表面側に第１電極２を形成する第１工程と、半導体基板１の上記一表面側に第１電極２を覆うｐ形多結晶半導体層３を形成する第２工程と、ｐ形多結晶半導体層３の表面側にｐ形多結晶半導体層３の構成元素よりも価電子数が１つ少ない不純物原子をイオン化して注入する第３工程と、ｐ形多結晶半導体層３を上記表面側から陽極酸化処理することにより、ｐ形多結晶半導体層３の上記表面側において隣り合うグレイン間に、ｐ形多結晶半導体層３の厚さ方向に並ぶ複数のナノメータサイズの半導体微結晶を形成する第４工程と、各半導体微結晶の各々の表面に各半導体微結晶の結晶粒径よりも小さな膜厚の絶縁膜を形成する第５工程と、半導体基板１の上記一表面側に第２電極７を形成する第６工程とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の一表面側に第１電極を形成する第１工程と、前記第１工程の後に前記半導体基板の前記一表面側に前記第１電極を覆うｐ形多結晶半導体層を形成する第２工程と、前記第２工程の後に前記ｐ形多結晶半導体層の表面側に前記ｐ形多結晶半導体層の構成元素よりも価電子数が１つ少ない不純物原子をイオン化して注入する第３工程と、前記第３工程の後に前記ｐ形多結晶半導体層を前記表面側から陽極酸化処理することにより、前記ｐ形多結晶半導体層の前記表面側において隣り合うグレイン間に、前記ｐ形多結晶半導体層の厚さ方向に並ぶ複数のナノメータサイズの半導体微結晶を形成する第４工程と、前記第４工程の後に前記各半導体微結晶の各々の表面に前記各半導体微結晶の結晶粒径よりも小さな膜厚の絶縁膜を形成する第５工程と、前記第５工程の後に前記半導体基板の前記一表面側に第２電極を形成する第６工程とを備えることを特徴とする電子源の製造方法。
【請求項２】
半導体基板の一表面側に第１電極を形成する第１工程と、前記第１工程の後に前記半導体基板の前記一表面側に前記第１電極を覆うｐ形多結晶半導体層を形成する第２工程と、前記第２工程の後に前記ｐ形多結晶半導体層の表面側に前記ｐ形多結晶半導体層の構成元素よりも価電子数が１つ少ない不純物原子をイオン化して注入する第３工程と、前記第３工程の後に前記ｐ形多結晶半導体層を前記表面側から陽極酸化処理することにより、前記ｐ形多結晶半導体層の前記表面側において隣り合うグレイン間に、前記ｐ形多結晶半導体層の厚さ方向に並ぶ複数のナノメータサイズの半導体微結晶を形成する第４工程と、前記第４工程の後にアニール処理を行う第５工程と、前記第５工程の後に前記各半導体微結晶の各々の表面に前記各半導体微結晶の結晶粒径よりも小さな膜厚の絶縁膜を形成する第６工程と、前記第６工程の後に前記半導体基板の前記一表面側に第２電極を形成する第７工程とを備えることを特徴とする電子源の製造方法。
【請求項３】
半導体基板の一表面側に第１電極を形成する第１工程と、前記第１工程の後に前記半導体基板の前記一表面側に前記第１電極を覆うｐ形多結晶半導体層を形成する第２工程と、前記第２工程の後に前記ｐ形多結晶半導体層の表面側に前記ｐ形多結晶半導体層の構成元素よりも価電子数が１つ少ない不純物原子をイオン化して注入する第３工程と、前記第３工程の後にアニール処理を行う第４工程と、前記第４工程の後に前記ｐ形多結晶半導体層を前記表面側から陽極酸化処理することにより、前記ｐ形多結晶半導体層の前記表面側において隣り合うグレイン間に、前記ｐ形多結晶半導体層の厚さ方向に並ぶ複数のナノメータサイズの半導体微結晶を形成する第５工程と、前記第５工程の後に前記各半導体微結晶の各々の表面に前記各半導体微結晶の結晶粒径よりも小さな膜厚の絶縁膜を形成する第６工程と、前記第６工程の後に前記半導体基板の前記一表面側に第２電極を形成する第７工程とを備えることを特徴とする電子源の製造方法。
【請求項４】
半導体基板の一表面側に第１電極を形成する第１工程と、前記第１工程の後に前記半導体基板の前記一表面側に前記第１電極を覆うｐ形多結晶半導体層を形成する第２工程と、前記第２工程の後に前記ｐ形多結晶半導体層の表面側に前記ｐ形多結晶半導体層の構成元素よりも価電子数が１つ少ない不純物原子を熱拡散により導入する第３工程と、前記第３工程の後に前記ｐ形多結晶半導体層を前記表面側から陽極酸化処理することにより、前記ｐ形多結晶半導体層の前記表面において隣り合うグレイン間に、前記ｐ形多結晶半導体層の厚さ方向に並ぶ複数のナノメータサイズの半導体微結晶を形成する第４工程と、前記第４工程の後に前記各半導体微結晶の各々の表面に前記各半導体微結晶の結晶粒径よりも小さな膜厚の絶縁膜を形成する第５工程と、前記第５工程の後に前記半導体基板の前記一表面側に第２電極を形成する第６工程とを備えることを特徴とする電子源の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子源の製造方法に関するものである。
【背景技術】
【０００２】
従来から、電子源としては、ナノメータオーダの半導体微結晶を具備する強電界ドリフト層を備えた電界放射型電子源が提案されている（例えば、特許文献１，２参照）。
【０００３】
特許文献１，２には、上述の強電界ドリフト層の形成方法として、多結晶半導体層をフッ酸系溶液からなる電解液中で陽極酸化処理することにより多孔質多結晶半導体層を形成し、多孔質多結晶半導体層を酸化する方法が記載されている。
【０００４】
強電界ドリフト層は、柱状の半導体結晶と、半導体結晶間に介在するナノメータオーダの半導体微結晶と、半導体微結晶の表面に形成され当該半導体微結晶の結晶粒径よりも小さな膜厚の絶縁膜とを有している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１００３１６号公報
【特許文献２】特開２００１−１５５６２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、上述の電子源では、電子放出特性および信頼性それぞれのより一層の向上が望まれている。
【０００７】
本発明は上記事由に鑑みて為されたものであり、電子放出特性および信頼性それぞれのより一層の向上を図ることが可能な電子源の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
本発明の電子源の製造方法は、半導体基板の一表面側に第１電極を形成する第１工程と、前記第１工程の後に前記半導体基板の前記一表面側に前記第１電極を覆うｐ形多結晶半導体層を形成する第２工程と、前記第２工程の後に前記ｐ形多結晶半導体層の表面側に前記ｐ形多結晶半導体層の構成元素よりも価電子数が１つ少ない不純物原子をイオン化して注入する第３工程と、前記第３工程の後に前記ｐ形多結晶半導体層を前記表面側から陽極酸化処理することにより、前記ｐ形多結晶半導体層の前記表面側において隣り合うグレイン間に、前記ｐ形多結晶半導体層の厚さ方向に並ぶ複数のナノメータサイズの半導体微結晶を形成する第４工程と、前記第４工程の後に前記各半導体微結晶の各々の表面に前記各半導体微結晶の結晶粒径よりも小さな膜厚の絶縁膜を形成する第５工程と、前記第５工程の後に前記半導体基板の前記一表面側に第２電極を形成する第６工程とを備えることを特徴とする。
【０００９】
本発明の電子源の製造方法は、半導体基板の一表面側に第１電極を形成する第１工程と、前記第１工程の後に前記半導体基板の前記一表面側に前記第１電極を覆うｐ形多結晶半導体層を形成する第２工程と、前記第２工程の後に前記ｐ形多結晶半導体層の表面側に前記ｐ形多結晶半導体層の構成元素よりも価電子数が１つ少ない不純物原子をイオン化して注入する第３工程と、前記第３工程の後に前記ｐ形多結晶半導体層を前記表面側から陽極酸化処理することにより、前記ｐ形多結晶半導体層の前記表面側において隣り合うグレイン間に、前記ｐ形多結晶半導体層の厚さ方向に並ぶ複数のナノメータサイズの半導体微結晶を形成する第４工程と、前記第４工程の後にアニール処理を行う第５工程と、前記第５工程の後に前記各半導体微結晶の各々の表面に前記各半導体微結晶の結晶粒径よりも小さな膜厚の絶縁膜を形成する第６工程と、前記第６工程の後に前記半導体基板の前記一表面側に第２電極を形成する第７工程とを備えることを特徴とする。
【００１０】
本発明の電子源の製造方法は、半導体基板の一表面側に第１電極を形成する第１工程と、前記第１工程の後に前記半導体基板の前記一表面側に前記第１電極を覆うｐ形多結晶半導体層を形成する第２工程と、前記第２工程の後に前記ｐ形多結晶半導体層の表面側に前記ｐ形多結晶半導体層の構成元素よりも価電子数が１つ少ない不純物原子をイオン化して注入する第３工程と、前記第３工程の後にアニール処理を行う第４工程と、前記第４工程の後に前記ｐ形多結晶半導体層を前記表面側から陽極酸化処理することにより、前記ｐ形多結晶半導体層の前記表面側において隣り合うグレイン間に、前記ｐ形多結晶半導体層の厚さ方向に並ぶ複数のナノメータサイズの半導体微結晶を形成する第５工程と、前記第５工程の後に前記各半導体微結晶の各々の表面に前記各半導体微結晶の結晶粒径よりも小さな膜厚の絶縁膜を形成する第６工程と、前記第６工程の後に前記半導体基板の前記一表面側に第２電極を形成する第７工程とを備えることを特徴とする。
【００１１】
本発明の電子源の製造方法は、半導体基板の一表面側に第１電極を形成する第１工程と、前記第１工程の後に前記半導体基板の前記一表面側に前記第１電極を覆うｐ形多結晶半導体層を形成する第２工程と、前記第２工程の後に前記ｐ形多結晶半導体層の表面側に前記ｐ形多結晶半導体層の構成元素よりも価電子数が１つ少ない不純物原子を熱拡散により導入する第３工程と、前記第３工程の後に前記ｐ形多結晶半導体層を前記表面側から陽極酸化処理することにより、前記ｐ形多結晶半導体層の前記表面において隣り合うグレイン間に、前記ｐ形多結晶半導体層の厚さ方向に並ぶ複数のナノメータサイズの半導体微結晶を形成する第４工程と、前記第４工程の後に前記各半導体微結晶の各々の表面に前記各半導体微結晶の結晶粒径よりも小さな膜厚の絶縁膜を形成する第５工程と、前記第５工程の後に前記半導体基板の前記一表面側に第２電極を形成する第６工程とを備えることを特徴とする。
【発明の効果】
【００１２】
本発明の電子源の製造方法においては、電子源の電子放出特性および信頼性それぞれのより一層の向上を図ることが可能となる。
【図面の簡単な説明】
【００１３】
【図１】実施形態１の電子源の製造方法を説明するための主要工程断面図である。
【図２】実施形態１における電子源の概略斜視図である。
【図３】（ａ）は実施形態１における電子源の一部破断した概略断面図、（ｂ）は実施形態１における電子源の一部破断した他の概略断面図である。
【図４】（ａ）は実施形態１における電子源の要部概略断面図、（ｂ）は実施形態１における電子源の動作原理説明図である。
【図５】実施形態における電子源の動作説明図である。
【図６】実施形態２の電子源の製造方法を説明するための主要工程断面図である。
【図７】実施形態３の電子源の製造方法を説明するための主要工程断面図である。
【図８】実施形態４の電子源の製造方法を説明するための主要工程断面図である。
【発明を実施するための形態】
【００１４】
（実施形態１）
本実施形態における電子源１０は、図２〜図４に示すように、半導体基板１と、半導体基板１の一表面側に形成された第１電極２と、第１電極２に対向した第２電極７と、第１電極２と第２電極７との間にある強電界ドリフト層６とを備えている。電子源１０は、第２電極７を通して電子を放出可能なものである。第１電極２と第２電極７とは、第１電極２の厚み方向に離れて配置されている。第１電極２は、下部電極と称されることもある。また、第２電極７は、表面電極や上部電極と称されることもある。第２電極７の厚さは、８ｎｍ〜１５ｎｍ程度の範囲で設定することが好ましい。
【００１５】
電子源１０は、第１電極２および第２電極７それぞれを帯状の形状としてある。また、電子源１０は、半導体基板１の上記一表面側において複数の第１電極２が列設されており、強電界ドリフト層６を含む機能層１６が半導体基板１の上記一表面側において各第１電極２および半導体基板１の上記一表面を覆うように形成されている。そして、電子源１０は、機能層１６における第１電極２側とは反対の表面側において、複数の第２電極７が列設されている。これら複数の第２電極７は、第１電極２に交差する方向に列設されている。
【００１６】
電子源１０は、複数の第１電極２の群と複数の第２電極７の群とからなるマトリクス（格子）の格子点に、第１電極２と強電界ドリフト層６と第２電極７とを備えた電子源素子１０ａを配置したことに相当する。したがって、電子源１０では、電圧を印加する第２電極７と第１電極２との組を選択することによって、所望の電子源素子１０ａから電子を放出させることが可能となる。第１電極２の長手方向の両端部上には、パッド２７が形成されている。また、第２電極７の長手方向の両端部上には、パッド２８が形成されている。
【００１７】
機能層１６は、第１電極２の厚み方向において第１電極２と第２電極７との両方に重なる各領域の各々に、強電界ドリフト層６を備えている。また、機能層１６は、強電界ドリフト層６以外の部分が、ｐ形多結晶半導体層３により構成されている。機能層１６は、ｐ形多結晶半導体層３の一部が強電界ドリフト層６と第１電極２との間に介在している（図３参照）。機能層１６は、強電界ドリフト層６と、ｐ形多結晶半導体層３のうち強電界ドリフト層６と第１電極２との間に介在している下層部３ａとで、電子通過層を構成している。電子通過層は、第１電極２から注入された電子が第２電極７へ向って通過する層である。
【００１８】
また、電子源１０は、各第２電極７の幅方向の両側の各々に、第２電極７の長手方向に沿って配置され第２電極７に電気的に接続されたバス電極２５を備えている。
【００１９】
また、電子源１０は、機能層１６のうち第２電極７の長手方向に沿った方向において隣り合う強電界ドリフト層６の間の素子間領域３ｂ上に、素子間領域３ｂと第２電極７との間に介在する絶縁層８を備えている。電子源１０は、絶縁層８を備えていることにより、クロストークの発生を抑制することが可能となる。絶縁層８は、シリコン酸化膜により構成してあるが、これに限らず、例えば、シリコン窒化膜により構成してもよいし、シリコン酸化膜とシリコン窒化膜との積層膜により構成してもよい。
【００２０】
半導体基板１は、ｎ形のシリコン基板により構成してある。半導体基板１は、上記一表面が（１００）面であるが、これに限らず、例えば、（１１０）面や（１１１）面でもよい。半導体基板１は、シリコン基板に限らず、例えば、ゲルマニウム基板や、化合物半導体基板でもよい。なお、半導体基板１は、単結晶基板が好ましい。
【００２１】
第１電極２は、半導体基板１内の上記一表面側で半導体基板１内に形成された高不純物濃度のｐ形領域により構成してある。ｐ形領域のｐ形不純物としては、例えば、ボロンなどを採用することができる。また、高不純物濃度とは、例えば、１０１８〜１０２０ｃｍ−３程度の濃度であり、固溶限以下で、より高い不純物濃度が好ましい。第１電極２は、半導体基板１の上記一表面上に形成した高不純物濃度のｐ形半導体層により構成してもよい。半導体基板１上に高不純物濃度のｐ形半導体層を形成する場合、ｐ形半導体層は、単結晶のｐ形シリコン層でもよいし、多結晶のｐ形シリコン層でもよい。
【００２２】
機能層１６は、各第１電極２と半導体基板１の上記一表面とに跨って形成されている。要するに、機能層１６は、各第１電極２および半導体基板１の上記一表面を覆うように形成されている。機能層１６は、半導体基板１の上記一表面側に各第１電極２を形成した後に半導体基板１の上記一表面側に成膜されたｐ形多結晶半導体層３から形成されている。機能層１６における強電界ドリフト層６は、ｐ形多結晶半導体層３の一部を陽極酸化処理することで形成された複合層４（図１（ｄ）参照）を酸化することにより形成されている。複合層４は、ｐ形多孔質多結晶半導体層である。この複合層４は、ｐ形多結晶半導体層３の各グレイン（半導体結晶）３２（図４（ｂ）参照）と半導体微結晶３３（図４（ｂ）参照）とが混在している。強電界ドリフト層６は、ｐ形多結晶半導体層３の一部を陽極酸化処理することで形成された複合層４を窒化することにより形成されたものでもよい。なお、本実施形態では、機能層１６の厚さを１．５μｍに設定してあるが、この数値は一例であり、特に限定するものではない。機能層１６の厚さは、例えば、１μｍ〜２μｍ程度の範囲で設定することが好ましい。
【００２３】
強電界ドリフト層６は、少なくとも、図４（ｂ）に示すように、複数のグレイン３２と、各グレイン３２の各々の表面に形成された薄い絶縁膜３５と、互いに隣り合うグレイン３２間に介在する多数の半導体微結晶３３と、半導体微結晶３３の各々の表面に形成され半導体微結晶３３の結晶粒径よりも小さな膜厚の絶縁膜３４とを有する。以下では、絶縁膜３５を第１の絶縁膜３５と称し、絶縁膜３４を第２の絶縁膜３４と称する。各グレイン３２は、第１電極２（図４（ａ）参照）の厚み方向に沿って形成されている。半導体微結晶３３は、ｐ形多結晶半導体層３の厚さ方向に並んでいる。半導体微結晶３３は、結晶粒径がナノメータサイズ（ナノメータオーダ）の微結晶であり、結晶粒径が５ｎｍ程度である。半導体微結晶の結晶粒径は、結晶粒径が３ｎｍ〜６ｎｍ程度であるのが好ましい。半導体微結晶３３は、構成元素がシリコンであるシリコン微結晶により構成されている。第２の絶縁膜３４は、シリコン酸化膜もしくはシリコン窒化膜により構成されるのが好ましい。第２の絶縁膜３４の膜厚は、１ｎｍ程度である。第２の絶縁膜２４の膜厚は、０．５ｎｍ〜２ｎｍ程度であるのが好ましい。第１の絶縁膜３５は、シリコン酸化膜もしくはシリコン窒化膜により構成されるのが好ましい。第１の絶縁膜３５の膜厚は、４０ｎｍ程度であるが、特に限定するものではない。ただし、第１の絶縁膜３５は、第２の絶縁膜３４と同じ工程で形成するようにしており、第２の絶縁膜３４の設定膜厚の増減によって増減する。
【００２４】
上述の結晶粒径とは、個数基準粒度分布曲線により得られる値である。ここで、個数基準粒度分布曲線は、画像イメージング法により粒度分布を測定し得られるもので、具体的には、透過型電子顕微鏡（transmission electron microscope：ＴＥＭ）によって、強電界ドリフト層６の断面を観察してＴＥＭ画像を取得し、そのＴＥＭ画像を画像処理して求めた半導体微結晶３３の大きさ（二軸平均径）と個数とから得られるものである。この個数基準粒度分布曲線において積算値が５０％のときの粒径値をメディアン径（ｄ50）といい、上述の結晶粒径は、メディアン径を意味している。
【００２５】
強電界ドリフト層６は、上述の多孔質半導体層を酸化することで形成されている場合、第１の絶縁膜３５および第２の絶縁膜３４が、シリコン酸化膜により構成される。また、強電界ドリフト層６は、上述の多孔質半導体層を窒化することで形成されている場合、第１の絶縁膜３５および第２の絶縁膜３４が、シリコン窒化膜により構成される。機能層１６における素子間領域３ｂには、上述の半導体微結晶３３や各絶縁膜３４，３５は形成されていない。
【００２６】
第２電極７の厚さは、８〜１５ｎｍ程度の範囲で設定することが好ましい。第２電極７は、機能層１６側の第１導電層と、第１導電層に積層された第２導電層とで構成されている。第１導電層の材料としては、Ｃｒを採用しているが、Ｃｒに限らず、例えば、Ｎｉ、Ｐｔ、Ｔｉ、Ｚｒ、Ｒｈ、Ｈｆ、Ｉｒなどを採用してもよい。第２導電層の材料としては、Ａｕが好ましい。なお、電子源１０は、例えば、第２電極７を厚さを１０ｎｍに設定する場合、第１導電層、第２導電層の厚さをそれぞれ２ｎｍ、１０ｎｍに設定すればよいが、これらの数値に特に限定するものではない。
【００２７】
第２電極７の材料は、導電率が比較的高く且つ仕事関数が比較的小さく、耐酸化性に優れ化学的に安定な金属が好ましい。第２電極７は、２層構造に限らず、単層構造でもよい。
【００２８】
電子源素子１０ａから電子を放出させる場合には、例えば、図５に示すように、第２電極７が第１電極２に対して高電位側となるように第２電極７と第１電極２との間に直流の駆動電圧Ｖpsを印加すればよい。また、電子源１０の電子放出特性を測定する場合や、電子源１０を使用する場合などには、電子源１０に対向するコレクタ電極９を設け、コレクタ電極９が第２電極７に対して高電位側となるようにコレクタ電極９と第２電極７との間に直流の加速電圧Ｖｃを印加することが好ましい。図５中の一点鎖線の矢印は、第２電極７を通して放出された電子ｅ−の流れを示す（図４（ｂ）中の実線の矢印は、強電界ドリフト層６をドリフトし表面電極７を通して放出される電子ｅ−の流れを示す）。なお、第１電極２から強電界ドリフト層６に注入されて強電界ドリフト層６の表面に到達した電子は、ホットエレクトロンであると考えられ、第２電極７を容易にトンネルし放出される。つまり、強電界ドリフト層６では、第１電極２に対して第２電極７を高電位側としたときに作用する電界により第１電極２から第２電極７へ向かう向きへ電子が加速されてドリフトする量子効果が発現することになる。
【００２９】
各パッド２７，２８の材料としては、例えば、Ａｌ、Ａｌ−Ｓｉ、Ａｕ、Ｐｄなどを採用することができる。
【００３０】
バス電極２５の材料としては、例えば、ＡｌやＣｕなどの抵抗率の小さな材料が好ましい。また、バス電極２５の厚さ寸法は、第２電極７の厚さ寸法よりも大きいのが好ましい。
【００３１】
以下の説明では、電子源素子１０ａにおいて第２電極７と第１電極２との間に流れる電流をダイオード電流Ｉpsと呼び、コレクタ電極９と第２電極７との間に流れる電流をエミッション電流（放出電子電流）Ｉeと呼ぶ。電子源素子１０ａは、ダイオード電流Ｉpsに対するエミッション電流Ｉｅの比率（＝Ｉe／Ｉps）が大きいほど電子放出効率（＝（Ｉe／Ｉps）×１００〔％〕）が高い。電子源素子１０ａは、第２電極７と第１電極２との間に印加する駆動電圧Ｖpsを１０〜２０Ｖ程度の低電圧としても電子を放出させることができる。また、電子源素子１０ａは、電子放出特性の真空度依存性が小さい。また、電子源素子１０ａは、ポッピング現象が発生せず安定して電子を放出することができる。
【００３２】
上述の電子源素子１０ａでは、次のようなモデルで電子放出が起こると考えられる。電子源素子１０ａから電子を放出させるには、例えば、第２電極７と第１電極２との間に第２電極７を高電位側として駆動電圧Ｖpsを印加するとともに、コレクタ電極９と第２電極７との間にコレクタ電極９を高電位側として加速電圧Ｖｃを印加する。すると、電子源素子１０ａでは、第１電極２から強電界ドリフト層６へ電子が熱的に励起されて注入される。そして、強電界ドリフト層６に注入された電子は、第２の絶縁膜３４にかかっている強電界により加速され、強電界ドリフト層６内でグレイン３２の間の部分を第２電極７に向かってドリフトする。したがって、電子源素子１０ａは、駆動電圧Ｖpsが所定値（例えば、第２電極７の電位が仕事関数以上となる電圧）以上であれば、第２電極７に到達した電子が第２電極７をトンネルし真空中に放出される。強電界ドリフト層６中の各半導体微結晶３３は、ボーア半径程度の大きさである。このため、半導体微結晶３３表面の薄い第２の絶縁膜３４にかかっている強電界で加速された電子は、強電界ドリフト層６中をほとんど散乱されることなくドリフトし、第２電極７を通して真空中に放出されるものと推考される。また、電子源素子１０ａは、強電界ドリフト層６で発生した熱がグレイン３２を通して放熱されるから、電子放出時にポッピング現象の発生を抑制でき、安定して電子を放出することが可能となる。なお、強電界ドリフト層６の表面に到達した電子は、ホットエレクトロンであると考えられ、第２電極７を容易にトンネルし真空中に放出される。この電子源素子１０ａは、真空中に限らず、大気中でも安定して電子を放出することが可能である。
【００３３】
以下、電子源１０の製造方法について図１を参照しながら説明する。
【００３４】
電子源１０の製造にあたっては、まず、半導体基板１を準備する（図１（ａ））。なお、半導体基板１は、電子源１０を複数形成することが可能なウェハが好ましい。よって、半導体基板１がｎ形シリコン基板の場合には、ｎ形シリコンウェハが好ましい。
【００３５】
半導体基板１を準備した後には、半導体基板１の上記一表面側に第１電極２を形成する第１電極形成工程（第１工程）を行うことによって、図１（ｂ）に示す構造を得る。第１電極形成工程では、例えば、半導体基板１の上記一表面側における第１電極２の形成予定領域にｐ形ドーパントとなる不純物原子のイオンをイオン注入し、その後、アニール処理により不純物原子を活性化することで高濃度ｐ形領域からなる第１電極２を形成する。第１電極形成工程では、イオン注入条件として、不純物原子をボロン、加速電圧を３０ｋＶ、ドーズ量を１×１０１６ｃｍ−２とし、アニール条件として、アニール温度を９００℃、アニール時間を３０分とすることができる。このようなイオン注入条件およびアニール条件で形成される高不純物濃度のｐ形領域、つまり、第１電極２の抵抗率は、１０−３Ω・ｃｍ程度である。第１電極形成工程におけるイオン注入条件およびアニール条件は、一例であり、特に限定するものではなく、第１電極２の所望の抵抗率に基づいて適宜設定すればよい。また、高不純物濃度のｐ形領域の抵抗率の値は、一例であり、特に限定するものではない。第１電極形成工程では、半導体基板１の上記一表面上に高濃度ｐ形半導体層を例えばＣＶＤ（Chemical Vapor Deposition）法などによって成膜してから、この高不純物濃度のｐ形半導体層をパターニングすることで第１電極２を形成してもよい。
【００３６】
第１電極形成工程の後には、半導体基板１の上記一表面側にｐ形多結晶半導体層３を形成する半導体層形成工程を行うことにより、図１（ｃ）に示す構造を得る。本実施形態では、半導体層形成工程が、半導体基板１の上記一表面側に第１電極２を覆うｐ形多結晶半導体層３を形成する第２工程を構成している。半導体層形成工程では、ｐ形多結晶半導体層３として、ｐ形多結晶シリコン層を形成するようにしているが、ｐ形多結晶シリコン層に限らず、例えば、ｐ形多結晶ゲルマニウム層などでもよい。半導体層形成工程では、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によってｐ形多結晶半導体層３を形成している。ＬＰＣＶＤ法によりｐ形多結晶半導体層３を形成する際の成膜温度は、例えば、６５０℃とすることができるが、一例であり、特に限定するものではない。ｐ形多結晶半導体層３は、粒界が半導体基板１の上記一表面に対して垂直に形成されており、結晶配向性が高いのが好ましい。ｐ形多結晶半導体層３の形成方法は、ＬＰＣＶＤ法に限らず、例えば、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition）法、ＣＧＳ（ContinuousGrain Silicon）法、触媒ＣＶＤ法などを採用してもよい。ｐ形多結晶半導体層３の厚さは、１．５μｍに設定してあるが、特に限定するものではなく、例えば、１μｍ〜２μｍ程度の範囲で設定するのが好ましい。
【００３７】
ｐ形多結晶半導体層３を形成した後には、ｐ形多結晶半導体層３における強電界ドリフト層６の形成予定領域以外の表面を覆うマスク層（図示せず）を形成するマスク層形成工程を行う。マスク層形成工程では、ｐ形多結晶半導体層３の表面側にマスク層の元になるシリコン酸化膜を形成してから、フォトリソグラフィ技術およびエッチング技術を利用して当該シリコン酸化膜をパターニングすることで、パターニングされたシリコン酸化膜からなるマスク層を形成する。
【００３８】
マスク層形成工程の後には、ｐ形多結晶半導体層３の上記表面側にｐ形多結晶半導体層３の構成元素よりも価電子数が１つ少ない不純物原子をイオン化して注入するイオン注入工程（第３工程）を行う。ｐ形多結晶半導体層３の構成元素は、例えば、シリコンであるが、これに限らず、例えば、ゲルマニウムでもよい。イオン注入工程では、イオン注入条件として、ｐ形多結晶半導体層３の上記表面に対して垂直にイオンを打ち込むようにし、不純物原子をボロン、加速電圧を３０ｋＶ、ドーズ量を１×１０１５ｃｍ−２とし、注入深さを約０．３μｍである。このイオン注入条件は、一例であり、特に限定するものではない。イオン注入条件は、不純物原子の注入深さが、ｐ形多結晶半導体層３の厚さの半分以下となるように設定するのが好ましく、例えば、ｐ形多結晶半導体層３の厚さが１．５μｍの場合、注入深さが０．３μｍ〜０．７５μｍ程度となるように設定するのが好ましい。
【００３９】
イオン注入工程の後には、マスク層を除去するマスク層除去工程を行う。マスク層除去工程の後には、ｐ形多結晶半導体層３の上記表面における強電界ドリフト層６の形成予定領域以外の領域を覆う第１レジスト層（図示せず）を形成するレジスト層形成工程を行う。レジスト層形成工程では、フォトリソグラフィ技術を利用する。
【００４０】
レジスト層形成工程の後には、陽極酸化処理工程を行うことによって、図１（ｄ）に示す構造を得る。この陽極酸化処理工程では、ｐ形多結晶半導体層３を上記表面側から陽極酸化処理することにより、ｐ形多結晶半導体層３の各グレイン３２の各々の一部と半導体微結晶３３とが混在する複合層（多孔質半導体層）４を形成する。本実施形態では、陽極酸化処理工程が、ｐ形多結晶半導体層３の上記表面側において隣り合うグレイン３２間に、ｐ形多結晶半導体層３の厚さ方向に並ぶ複数のナノメータサイズの半導体微結晶３３を形成する第４工程を構成している。
【００４１】
陽極酸化処理では、まず、所定の電解液の入った処理槽（図示せず）を準備し、ｐ形多結晶半導体層３の上記表面が電解液に接した状態で、ｐ形多結晶半導体層３の上記表面側に白金電極などからなる陰極（図示せず）を対向配置する。次に、陽極酸化処理では、陰極と第１電極２との間に電圧を印加して、第１の所定の電流密度の定電流を第１の所定時間だけ流すことによって、複合層４を形成する。陽極酸化処理工程では、ｐ形多結晶半導体層３のうち、第１電極２の厚み方向において第１電極２に重なる部分に、元のｐ形多結晶半導体層３の厚さよりも薄い複合層４が形成されるが、第１電極２に重ならない部分ではｐ形多結晶半導体層３がそのまま残存する。陽極酸化処理においては、ｐ形多結晶半導体層３の半導体材料がシリコンの場合、電解液として、例えば、５０ｗｔ％のフッ化水素水溶液とエタノールとを４：３の混合比で混合した混合液からなるフッ酸系溶液を用いることができる。フッ化水素水溶液の濃度やエタノールとの混合比は特に限定するものではない。また、フッ化水素水溶液と混合する液体も、エタノールに限らず、メタノール、プロパノール、イソプロパノール（ＩＰＡ）などのアルコールなど、陽極酸化反応で発生した気泡を除去できる液体であれば、特に限定するものではない。また、電解液は、ｐ形多結晶半導体層３の半導体材料に応じて適宜の混合液を用いればよい。また、陽極酸化処理においては、第１の所定の電流密度を１２．５ｍＡ／ｃｍ２、第１の所定時間を１５秒に設定してあるが、これらの数値はいずれも一例であり、特に限定するものではない。ところで、上述のイオン注入工程では、ｐ形多結晶半導体層３の上記表面側においてｐ形多結晶半導体層３の粒界に沿って結晶欠陥によるディスオーダード領域（損傷領域）が形成されていると推考され、陽極酸化処理工程では、ディスオーダード領域で陽極酸化反応が優先的に進むものと推考される。これにより、陽極酸化処理では、隣り合うグレイン３２の粒界付近で陽極酸化反応が優先的に進み、多数の半導体微結晶３３がｐ形多結晶半導体層３の厚み方向に連なって形成されるものと推考される。また、陽極酸化処理工程では、ｐ形多結晶半導体層３を陽極酸化処理の対象としているので、陽極酸化処理中に、光照射を行わずに、外光を遮断した状態で電流を流すようにしている。これにより、ｐ形多結晶半導体層３のうちイオン注入工程において不純物原子が注入されていない領域では、不純物原子が注入されている領域に比べて陽極酸化反応に寄与するホールの供給量が低減されるものと推考される。よって、上述のイオン注入工程後の陽極酸化処理工程では、ｐ形多結晶半導体層３の上記表面からの深さ方向において半導体微結晶３３が形成される最深部の面内均一性を向上させることが可能になるものと推考される。
【００４２】
陽極酸化処理工程の後には、上述の第１レジスト層を除去する。
【００４３】
第１レジスト層を除去した後には、複合層４を酸化もしくは窒化することにより強電界ドリフト層６を形成する強電界ドリフト層形成工程を行うことによって、図１（ｅ）に示す構造を得る。なお、本実施形態では、強電界ドリフト層形成工程が、各半導体微結晶３３の各々の表面に各半導体微結晶３３の結晶粒径よりも小さな膜厚の第２の絶縁膜３４を形成する第５工程を構成している。
【００４４】
強電界ドリフト層形成工程では、グレイン３２、半導体微結晶３３、第１の絶縁膜３５、および第２の絶縁膜３４を少なくとも含む強電界ドリフト層６が形成される。
【００４５】
強電界ドリフト層形成工程では、複合層４を酸化する場合、例えば、急速熱酸化法（RapidThermal Oxidation）を採用することができる。この場合、酸化条件は、例えば、酸化温度を９５０℃、酸化時間を６０分に設定することができる。酸化条件は、これに限らず、例えば、酸化温度を８００〜９５０℃、酸化時間を３０〜１２０分程度の範囲で設定すればよい。第１の絶縁膜３５の膜厚は、４０ｎｍ程度、第２の絶縁膜３４の膜厚は、１ｎｍ程度であるが、これらの値は一例であり、特に限定するものではない。
【００４６】
強電界ドリフト層形成工程では、複合層４を酸化する場合、急速熱酸化法に限らず、電気化学的な酸化方法を採用してもよい。電気化学的な酸化方法を採用する場合には、例えば、エチレングリコールからなる有機溶媒中に０．０４ｍｏｌ／Ｌの硝酸カリウムからなる溶質を溶かした溶液よりなる電解質溶液の入った酸化処理槽を準備する。その後には、複合層４と電解質溶液とが接した状態で白金電極などからなる対向電極（図示せず）を配置する。その後には、対向電極と第１電極２との間に所定の電圧を印加して第２の所定の電流密度の定電流を流し、対向電極と第１電極２との間の電圧が規定電圧だけ上昇するまで複合層４を電気化学的に酸化する。本実施形態では、第２の所定の電流密度を０．１ｍＡ／ｃｍ２とし、規定電圧を２０Ｖとしているが、これらの数値は一例であり、特に限定するものではない。一方、複合層４を窒化する方法は、例えば、急速熱窒化法（Rapid Thermal Nitridation）や、電気化学的な窒化方法を採用することができる。
【００４７】
強電界ドリフト層形成工程の後には、絶縁層８を形成する絶縁層形成工程を行ってから、半導体基板１の上記一表面側に第２電極７を形成する第２電極形成工程（第６工程）を行う。絶縁層形成工程では、例えば、リフトオフ法を利用して絶縁層８を形成すればよい。この場合には、半導体基板１の上記一表面側に絶縁層８の形成予定領域が開口された第２レジスト層を形成してから、半導体基板１の上記一表面側にスパッタ法などによって絶縁層８を形成し、第２レジスト層と第２レジスト層上の絶縁層８とをリフトオフすればよい。また、絶縁層８の形成方法は、リフトオフ法に限らず、絶縁層８の元になるシリコン酸化膜をスパッタ法などによって成膜した後、フォトリソグラフィ技術およびエッチング技術を利用して当該シリコン酸化膜をパターニングすることで絶縁層８を形成する方法でもよい。
【００４８】
第２電極形成工程の後には、バス電極２５を形成するバス電極形成工程を行うことによって、図１（ｆ）に示す構造を得る。その後には、各パッド２７，２８を形成するパッド形成工程、紫外光とオゾンとの少なくも一方を第２電極７に照射することで第２電極７の表面の有機物などを除去する有機物除去工程を行うことによって、電子源１０を得ることができる。なお、ウェハレベルで１枚のウェハに複数個の電子源１０を形成した後で、個々の電子源１０に裁断するダイシング工程を行えばよい。
【００４９】
第２電極形成工程では、例えば、第２電極７の基礎となる第１導電層と第２導電層との積層膜からなる導電膜を蒸着法やスパッタ法などによって成膜した後、フォトリソグラフィ技術およびエッチング技術を利用して上記導電膜をパターニングすることで第２電極７を形成すればよい。
【００５０】
バス電極形成工程では、例えば、バス電極２５の基礎となる第１の金属膜を蒸着法やスパッタ法などによって成膜した後、フォトリソグラフィ技術およびエッチング技術を利用して第１の金属膜をパターニングすることでバス電極２５を形成すればよい。
【００５１】
パッド形成工程では、例えば、パッド２７，２８の基礎となる第２の金属膜を蒸着法やスパッタ法などによって成膜した後、フォトリソグラフィ技術およびエッチング技術を利用して第２の金属膜をパターニングすることでパッド２７，２８を形成すればよい。
【００５２】
ダイシング工程は、例えば、レーザ光を利用したダイシング方法を採用することが好ましい。なお、ダイシング工程は、必ずしも必須の工程ではない。
【００５３】
また、電子源１０の構造は、図２の構造のように複数の第２電極７の群と複数の第１電極２の群とからなるマトリクス（格子）の格子点に、電子源素子１０ａを配置した構成に限らず、電子源素子１０ａを１つだけ備えた構成でもよい。この場合、バス電極２５は不要である。
【００５４】
ところで、従来の電界放射型電子源の製造方法では、強電界ドリフト層を形成するにあたって、ノンドープの多結晶シリコン層からなる多結晶半導体層を電解液中で陽極酸化処理することにより、多孔質多結晶半導体層を形成し、その後、多孔質多結晶半導体層を酸化している。本願発明者らは、従来の電界放射型電子源の製造方法では、多結晶半導体層の結晶粒の粒径のばらつきや欠陥のばらつきなどに起因して、多孔質多結晶半導体層の厚みが不均一となって、強電界ドリフト層の厚みが不均一となり、エミッション電流や電子放出効率などの電子放出特性の面内均一性や再現性が低下してしまうと推考した。また、本願発明者らは、局所的に陽極酸化反応が進んで電解液が多結晶半導体層を通過してしまうと、電界放射型電子源の初期短絡不良を引き起こす原因になると推考した。また、本願発明者らは、陽極酸化処理の処理時間を短くすることも考えたが、この場合、エミッション電流が低下してしまうという知見を得た。
【００５５】
これに対して、本実施形態の電子源１０の製造方法では、強電界ドリフト層６の厚みの面内均一性を向上させることが可能となり、また、エミッション電流や電子放出効率などの電子放出特性の面内均一性および再現性それぞれを向上させることが可能となることが確認された。ここで、強電界ドリフト層６の厚みの面内均一性を向上させるとは、ｐ形多結晶半導体層３の上記表面からの深さ方向において半導体微結晶３３が形成される最深部の面内均一性を向上させることを意味する。また、本実施形態の電子源１０の製造方法では、電子源１０の初期短絡不良を低減でき、且つ、エミッション電流の低下を抑制することが可能となることが確認された。また、本実施形態の電子源１０の製造方法で製造された電子源１０では、従来例の電界放射型電子源の製造方法により製造された電界放射型電子源に比べて、長寿命化を図れることが確認された。
【００５６】
以上説明した本実施形態の電子源１０の製造方法では、上述の第２工程〜第５工程を備えていることにより、電子源１０の電子放出特性および信頼性それぞれのより一層の向上を図ることが可能となる。
【００５７】
（実施形態２）
以下では、本実施形態の電子源１０の製造方法について、図６に基づいて説明する。なお、本実施形態の電子源１０の製造方法は、実施形態１の電子源１０の製造方法と略同じなので、実施形態１と同様の工程については説明を適宜省略する。
【００５８】
電子源１０の製造にあたっては、まず、半導体基板１を準備する（図６（ａ））。
【００５９】
半導体基板１を準備した後には、半導体基板１の上記一表面側に第１電極２を形成する第１電極形成工程（第１工程）を行うことによって、図６（ｂ）に示す構造を得る。
【００６０】
第１電極形成工程の後には、半導体基板１の上記一表面側にｐ形多結晶半導体層３を形成する半導体層形成工程を行うことにより、図６（ｃ）に示す構造を得る。本実施形態では、半導体層形成工程が、半導体基板１の上記一表面側に第１電極２を覆うｐ形多結晶半導体層３を形成する第２工程を構成している。ｐ形多結晶半導体層３は、粒界が半導体基板１の上記一表面に対して垂直に形成されており、結晶配向性が高いのが好ましい。ｐ形多結晶半導体層３の厚さは、１．５μｍに設定してあるが、特に限定するものではなく、例えば、１μｍ〜２μｍ程度の範囲で設定するのが好ましい。
【００６１】
ｐ形多結晶半導体層３を形成した後には、ｐ形多結晶半導体層３における強電界ドリフト層６の形成予定領域以外の表面を覆うマスク層（図示せず）を形成するマスク層形成工程を行う。マスク層形成工程では、ｐ形多結晶半導体層３の表面側にマスク層の元になるシリコン酸化膜を形成してから、フォトリソグラフィ技術およびエッチング技術を利用して当該シリコン酸化膜をパターニングすることで、パターニングされたシリコン酸化膜からなるマスク層を形成する。
【００６２】
マスク層形成工程の後には、ｐ形多結晶半導体層３の上記表面側にｐ形多結晶半導体層３の構成元素よりも価電子数が１つ少ない不純物原子をイオン化して注入するイオン注入工程（第３工程）を行う。
【００６３】
イオン注入工程の後には、マスク層を除去するマスク層除去工程を行う。マスク層除去工程の後には、ｐ形多結晶半導体層３の上記表面における強電界ドリフト層６ａ（図６（ｅ）参照）の形成予定領域以外の領域を覆う第１レジスト層（図示せず）を形成するレジスト層形成工程を行う。レジスト層形成工程では、フォトリソグラフィ技術を利用する。
【００６４】
レジスト層形成工程の後には、陽極酸化処理工程を行うことによって、図６（ｄ）に示す構造を得る。この陽極酸化処理工程では、ｐ形多結晶半導体層３を上記表面側から陽極酸化処理することにより、ｐ形多結晶半導体層３の各グレイン３２の各々の一部と半導体微結晶３３とが混在する複合層（多孔質半導体層）４を形成する。複合層の構成要素は、本実施形態では、陽極酸化処理工程が、ｐ形多結晶半導体層３の上記表面側において隣り合うグレイン３２間に、ｐ形多結晶半導体層３の厚さ方向に並ぶ複数のナノメータサイズの半導体微結晶３３を形成する第４工程を構成している。
【００６５】
陽極酸化処理工程の後には、上述の第１レジスト層を除去する。
【００６６】
第１レジスト層を除去した後には、複合層４をアニール処理するアニール処理工程を行う。アニール処理は、上述のイオン注入工程において注入した不純物原子の活性化アニールである。アニール処理の条件としては、アニール温度を９００℃、アニール時間を３０分としている。イオン注入工程で注入された不純物原子については、アニール処理後、ｐ形多結晶半導体層３の表面から約０．４μｍの深さまで分布していることが、ＳＩＭＳ（secondary ion mass spectroscopy）による分析によって確認された。アニール処理の条件は、例えば、アニール温度を８００〜１０００℃、アニール時間を２０〜９０分程度の範囲で適宜設定すればよい。本実施形態では、アニール処理工程が、アニール処理を行う第５工程を構成している。
【００６７】
アニール処理工程の後には、複合層４を酸化もしくは窒化することにより強電界ドリフト層６ａを形成する強電界ドリフト層形成工程を行うことによって、図６（ｅ）に示す構造を得る。強電界ドリフト層６ａの形成方法は、実施形態１の強電界ドリフト層６の形成方法と同じである。強電界ドリフト層６ａの基本構成は、実施形態１で説明した強電界ドリフト層６と同じであり、グレイン３２、半導体微結晶３３、第１の絶縁膜３５、および第２の絶縁膜３４を少なくとも含んでいる。なお、本実施形態では、強電界ドリフト層形成工程が、各半導体微結晶３３の各々の表面に各半導体微結晶３３の結晶粒径よりも小さな膜厚の第２の絶縁膜３４を形成する第６工程を構成している。
【００６８】
強電界ドリフト層形成工程では、複合層４を酸化する場合、例えば、急速熱酸化法（RapidThermal Oxidation）を採用することができる。この場合、酸化条件は、例えば、酸化温度を９５０℃、酸化時間を６０分に設定することができる。酸化条件は、これに限らず、例えば、酸化温度を８００〜９５０℃、酸化時間を３０〜１２０分程度の範囲で設定すればよい。第１の絶縁膜３５の膜厚は、４０ｎｍ程度、第２の絶縁膜３４の膜厚は、１ｎｍ程度であるが、これらの値は一例であり、特に限定するものではない。
【００６９】
強電界ドリフト層形成工程では、複合層４を酸化する場合、急速熱酸化法に限らず、電気化学的な酸化方法を採用してもよい。一方、複合層４を窒化する方法は、例えば、急速熱窒化法（Rapid Thermal Nitridation）や、電気化学的な窒化方法を採用することができる。
【００７０】
強電界ドリフト層形成工程の後には、絶縁層８を形成する絶縁層形成工程を行ってから、半導体基板１の上記一表面側に第２電極７を形成する第２電極形成工程（第７工程）を行う。絶縁層形成工程では、例えば、リフトオフ法を利用して絶縁層８を形成すればよい。
【００７１】
第２電極形成工程の後には、バス電極２５を形成するバス電極形成工程を行うことによって、図６（ｆ）に示す構造を得る。その後には、各パッド２７，２８を形成するパッド形成工程、紫外光とオゾンとの少なくも一方を第２電極７に照射することで第２電極７の表面の有機物などを除去する有機物除去工程を行うことによって、電子源１０を得ることができる。なお、ウェハレベルで１枚のウェハに複数個の電子源１０を形成した後で、個々の電子源１０に裁断するダイシング工程を行えばよい。
【００７２】
以上説明した本実施形態の電子源１０の製造方法では、上述の第２工程〜第６工程を備えていることにより、電子源１０の電子放出特性および信頼性それぞれのより一層の向上を図ることが可能となる。また、本実施形態の電子源１０の製造方法では、アニール処理を行う第５工程を備えていることにより、不純物原子をイオン化して注入する第３工程により形成された結晶欠陥などを低減して強電界ドリフト層６における微結晶半導体３３の結晶性を向上させることが可能になる。これにより、本実施形態の電子源１０の製造方法では、電子源１０の電子放出特性のより一層の向上を図ることが可能となる。
【００７３】
なお、電子源１０の構造は、図２の構造のように複数の第２電極７の群と複数の第１電極２の群とからなるマトリクス（格子）の格子点に、電子源素子１０ａを配置した構成に限らず、電子源素子１０ａを１つだけ備えた構成でもよい。この場合、バス電極２５は不要である。
【００７４】
（実施形態３）
以下では、本実施形態の電子源１０の製造方法について、図７に基づいて説明する。なお、本実施形態の電子源１０の製造方法は、実施形態１の電子源１０の製造方法と略同じなので、実施形態１と同様の工程については説明を適宜省略する。
【００７５】
電子源１０の製造にあたっては、まず、半導体基板１を準備する（図７（ａ））。
【００７６】
半導体基板１を準備した後には、半導体基板１の上記一表面側に第１電極２を形成する第１電極形成工程（第１工程）を行うことによって、図７（ｂ）に示す構造を得る。
【００７７】
第１電極形成工程の後には、半導体基板１の上記一表面側にｐ形多結晶半導体層３を形成する半導体層形成工程を行うことにより、図７（ｃ）に示す構造を得る。本実施形態では、半導体層形成工程が、半導体基板１の上記一表面側に第１電極２を覆うｐ形多結晶半導体層３を形成する第２工程を構成している。ｐ形多結晶半導体層３は、粒界が半導体基板１の上記一表面に対して垂直に形成されており、結晶配向性が高いのが好ましい。ｐ形多結晶半導体層３の厚さは、１．５μｍに設定してあるが、特に限定するものではなく、例えば、１μｍ〜２μｍ程度の範囲で設定するのが好ましい。
【００７８】
ｐ形多結晶半導体層３を形成した後には、ｐ形多結晶半導体層３における強電界ドリフト層６の形成予定領域以外の表面を覆うマスク層（図示せず）を形成するマスク層形成工程を行う。マスク層形成工程では、ｐ形多結晶半導体層３の表面側にマスク層の元になるシリコン酸化膜を形成してから、フォトリソグラフィ技術およびエッチング技術を利用して当該シリコン酸化膜をパターニングすることで、パターニングされたシリコン酸化膜からなるマスク層を形成する。
【００７９】
マスク層形成工程の後には、ｐ形多結晶半導体層３の上記表面側にｐ形多結晶半導体層３の構成元素よりも価電子数が１つ少ない不純物原子をイオン化して注入するイオン注入工程（第３工程）を行う。
【００８０】
イオン注入工程の後には、ｐ形多結晶半導体層３をアニール処理するアニール処理工程を行う。アニール処理は、上述のイオン注入工程において注入した不純物原子の活性化アニールである。アニール処理の条件としては、アニール温度を９００℃、アニール時間を３０分としている。イオン注入工程での不純物原子の注入深さが約０．３μｍの場合、アニール処理後には、不純物原子がｐ形多結晶半導体層３の表面から約０．４μｍの深さまで分布していた。アニール処理の条件は、例えば、アニール温度を８００〜１０００℃、アニール時間を２０〜９０分程度の範囲で適宜設定すればよい。本実施形態では、アニール処理工程が、アニール処理を行う第４工程を構成している。
【００８１】
アニール処理工程の後には、マスク層を除去するマスク層除去工程を行う。マスク層除去工程の後には、ｐ形多結晶半導体層３の上記表面における強電界ドリフト層６ｂ（図７（ｅ）参照）の形成予定領域以外の領域を覆う第１レジスト層（図示せず）を形成するレジスト層形成工程を行う。レジスト層形成工程では、フォトリソグラフィ技術を利用する。
【００８２】
レジスト層形成工程の後には、陽極酸化処理工程を行うことによって、図７（ｄ）に示す構造を得る。この陽極酸化処理工程では、ｐ形多結晶半導体層３を上記表面側から陽極酸化処理することにより、ｐ形多結晶半導体層３の各グレイン３２の各々の一部と半導体微結晶３３とが混在する複合層（多孔質半導体層）４を形成する。本実施形態では、陽極酸化処理工程が、ｐ形多結晶半導体層３の上記表面側において隣り合うグレイン３２間に、ｐ形多結晶半導体層３の厚さ方向に並ぶ複数のナノメータサイズの半導体微結晶３３を形成する第５工程を構成している。
【００８３】
陽極酸化処理工程の後には、上述の第１レジスト層を除去する。
【００８４】
第１レジスト層を除去した後には、複合層４を酸化もしくは窒化することにより強電界ドリフト層６ｂを形成する強電界ドリフト層形成工程を行うことによって、図７（ｅ）に示す構造を得る。強電界ドリフト層６ｂの形成方法は、実施形態１の強電界ドリフト層６の形成方法と同じである。強電界ドリフト層６ｂの基本構成は、実施形態１で説明した強電界ドリフト層６と同じであり、グレイン３２、半導体微結晶３３、第１の絶縁膜３５、および第２の絶縁膜３４を少なくとも含んでいる。なお、本実施形態では、強電界ドリフト層形成工程が、各半導体微結晶３３の各々の表面に各半導体微結晶３３の結晶粒径よりも小さな膜厚の第２の絶縁膜３４を形成する第６工程を構成している。
【００８５】
強電界ドリフト層形成工程では、複合層４を酸化する場合、例えば、急速熱酸化法（RapidThermal Oxidation）を採用することができる。この場合、酸化条件は、例えば、酸化温度を９５０℃、酸化時間を６０分に設定することができる。酸化条件は、これに限らず、例えば、酸化温度を８００〜９５０℃、酸化時間を３０〜１２０分程度の範囲で設定すればよい。第１の絶縁膜３５の膜厚は、４０ｎｍ程度、第２の絶縁膜３４の膜厚は、１ｎｍ程度であるが、これらの値は一例であり、特に限定するものではない。
【００８６】
強電界ドリフト層形成工程では、複合層４を酸化する場合、急速熱酸化法に限らず、電気化学的な酸化方法を採用してもよい。一方、複合層４を窒化する方法は、例えば、急速熱窒化法（Rapid Thermal Nitridation）や、電気化学的な窒化方法を採用することができる。
【００８７】
強電界ドリフト層形成工程の後には、絶縁層８を形成する絶縁層形成工程を行ってから、半導体基板１の上記一表面側に第２電極７を形成する第２電極形成工程（第７工程）を行う。絶縁層形成工程では、例えば、リフトオフ法を利用して絶縁層８を形成すればよい。
【００８８】
第２電極形成工程の後には、バス電極２５を形成するバス電極形成工程を行うことによって、図７（ｆ）に示す構造を得る。その後には、各パッド２７，２８を形成するパッド形成工程、紫外光とオゾンとの少なくも一方を第２電極７に照射することで第２電極７の表面の有機物などを除去する有機物除去工程を行うことによって、電子源１０を得ることができる。なお、ウェハレベルで１枚のウェハに複数個の電子源１０を形成した後で、個々の電子源１０に裁断するダイシング工程を行えばよい。
【００８９】
以上説明した本実施形態の電子源１０の製造方法では、上述の第２工程〜第６工程を備えていることにより、電子源１０の電子放出特性および信頼性それぞれのより一層の向上を図ることが可能となる。また、本実施形態の電子源１０の製造方法では、アニール処理を行う第４工程を備えていることにより、不純物原子をイオン化して注入する第３工程により形成された結晶欠陥などを低減して強電界ドリフト層６における微結晶半導体３３の結晶性を向上させることが可能になる。これにより、本実施形態の電子源１０の製造方法では、電子源１０の電子放出特性のより一層の向上を図ることが可能となる。
【００９０】
なお、電子源１０の構造は、図２の構造のように複数の第２電極７の群と複数の第１電極２の群とからなるマトリクス（格子）の格子点に、電子源素子１０ａを配置した構成に限らず、電子源素子１０ａを１つだけ備えた構成でもよい。この場合、バス電極２５は不要である。
【００９１】
（実施形態４）
以下では、本実施形態の電子源１０の製造方法について、図８に基づいて説明する。なお、本実施形態の電子源１０の製造方法は、実施形態１の電子源１０の製造方法と略同じなので、実施形態１と同様の工程については説明を適宜省略する。
【００９２】
電子源１０の製造にあたっては、まず、半導体基板１を準備する（図８（ａ））。
【００９３】
半導体基板１を準備した後には、半導体基板１の上記一表面側に第１電極２を形成する第１電極形成工程（第１工程）を行うことによって、図８（ｂ）に示す構造を得る。
【００９４】
第１電極形成工程の後には、半導体基板１の上記一表面側にｐ形多結晶半導体層３を形成する半導体層形成工程を行うことにより、図８（ｃ）に示す構造を得る。本実施形態では、半導体層形成工程が、半導体基板１の上記一表面側に第１電極２を覆うｐ形多結晶半導体層３を形成する第２工程を構成している。ｐ形多結晶半導体層３は、粒界が半導体基板１の上記一表面に対して垂直に形成されており、結晶配向性が高いのが好ましい。ｐ形多結晶半導体層３の厚さは、１．５μｍに設定してあるが、特に限定するものではなく、例えば、１μｍ〜２μｍ程度の範囲で設定するのが好ましい。
【００９５】
ｐ形多結晶半導体層３を形成した後には、ｐ形多結晶半導体層３における強電界ドリフト層６の形成予定領域以外の表面を覆うマスク層（図示せず）を形成するマスク層形成工程を行う。マスク層形成工程では、ｐ形多結晶半導体層３の表面側にマスク層の元になるシリコン酸化膜を形成してから、フォトリソグラフィ技術およびエッチング技術を利用して当該シリコン酸化膜をパターニングすることで、パターニングされたシリコン酸化膜からなるマスク層を形成する。
【００９６】
マスク層形成工程の後には、ｐ形多結晶半導体層３の上記表面側にｐ形多結晶半導体層３の構成元素よりも価電子数が１つ少ない不純物原子を熱拡散により導入する熱拡散工程（第３工程）を行う。熱拡散条件は、不純物原子の拡散深さが、ｐ形多結晶半導体層３の厚さの半分以下となるように設定するのが好ましく、例えば、ｐ形多結晶半導体層３の厚さが１．５μｍの場合、拡散深さが０．３μｍ〜０．７５μｍ程度となるように設定するのが好ましい。なお、熱拡散工程を行うことにより、ｐ形多結晶半導体層３の上記表面側にｐ＋拡散層が形成される。
【００９７】
熱拡散工程の後には、マスク層を除去するマスク層除去工程を行う。マスク層除去工程の後には、ｐ形多結晶半導体層３の上記表面における強電界ドリフト層６ｃ（図８（ｅ）参照）の形成予定領域以外の領域を覆う第１レジスト層（図示せず）を形成するレジスト層形成工程を行う。レジスト層形成工程では、フォトリソグラフィ技術を利用する。
【００９８】
レジスト層形成工程の後には、陽極酸化処理工程を行うことによって、図８（ｄ）に示す構造を得る。この陽極酸化処理工程では、ｐ形多結晶半導体層３を上記表面側から陽極酸化処理することにより、ｐ形多結晶半導体層３の各グレイン３２の各々の一部と半導体微結晶３３とが混在する複合層（多孔質半導体層）４を形成する。この陽極酸化処理工程では、従来の電界放射型電子源の製造方法における陽極酸化処理工程で形成される多孔質多結晶半導体層に比べて厚さの面内均一性のよい複合層４を形成することが可能となる。ここで、ｐ形多結晶半導体層３のうち熱拡散工程において不純物原子が導入されていない領域では、不純物原子が導入されている領域であるｐ＋拡散層に比べて陽極酸化反応に寄与するホールの供給量が低減されるものと推考される。要するに、ｐ形多結晶半導体層３は、ｐ＋拡散層の陽極酸化速度に比べてｐ＋拡散層の直下の領域の陽極酸化速度が遅くなるものと推考される。本実施形態では、陽極酸化処理工程が、ｐ形多結晶半導体層３の上記表面側において隣り合うグレイン３２間に、ｐ形多結晶半導体層３の厚さ方向に並ぶ複数のナノメータサイズの半導体微結晶３３を形成する第４工程を構成している。
【００９９】
陽極酸化処理工程の後には、上述の第１レジスト層を除去する。
【０１００】
第１レジスト層を除去した後には、複合層４を酸化もしくは窒化することにより強電界ドリフト層６ｃを形成する強電界ドリフト層形成工程を行うことによって、図８（ｅ）に示す構造を得る。強電界ドリフト層６ｃの形成方法は、実施形態１の強電界ドリフト層６の形成方法と同じである。強電界ドリフト層６ｃの基本構成は、実施形態１で説明した強電界ドリフト層６と同じであり、グレイン３２、半導体微結晶３３、第１の絶縁膜３５、および第２の絶縁膜３４を少なくとも含んでいる。なお、本実施形態では、強電界ドリフト層形成工程が、各半導体微結晶３３の各々の表面に各半導体微結晶３３の結晶粒径よりも小さな膜厚の第２の絶縁膜３４を形成する第６工程を構成している。
【０１０１】
強電界ドリフト層形成工程では、複合層４を酸化する場合、例えば、急速熱酸化法（RapidThermal Oxidation）を採用することができる。この場合、酸化条件は、例えば、酸化温度を９５０℃、酸化時間を６０分に設定することができる。酸化条件は、これに限らず、例えば、酸化温度を８００〜９５０℃、酸化時間を３０〜１２０分程度の範囲で設定すればよい。第１の絶縁膜３５の膜厚は、４０ｎｍ程度、第２の絶縁膜３４の膜厚は、１ｎｍ程度であるが、これらの値は一例であり、特に限定するものではない。
【０１０２】
強電界ドリフト層形成工程では、複合層４を酸化する場合、急速熱酸化法に限らず、電気化学的な酸化方法を採用してもよい。一方、複合層４を窒化する方法は、例えば、急速熱窒化法（Rapid Thermal Nitridation）や、電気化学的な窒化方法を採用することができる。
【０１０３】
強電界ドリフト層形成工程の後には、絶縁層８を形成する絶縁層形成工程を行ってから、半導体基板１の上記一表面側に第２電極７を形成する第２電極形成工程（第７工程）を行う。絶縁層形成工程では、例えば、リフトオフ法を利用して絶縁層８を形成すればよい。
【０１０４】
第２電極形成工程の後には、バス電極２５を形成するバス電極形成工程を行うことによって、図８（ｆ）に示す構造を得る。その後には、各パッド２７，２８を形成するパッド形成工程、紫外光とオゾンとの少なくも一方を第２電極７に照射することで第２電極７の表面の有機物などを除去する有機物除去工程を行うことによって、電子源１０を得ることができる。なお、ウェハレベルで１枚のウェハに複数個の電子源１０を形成した後で、個々の電子源１０に裁断するダイシング工程を行えばよい。
【０１０５】
以上説明した本実施形態の電子源１０の製造方法では、上述の第２工程〜第６工程を備えていることにより、電子源１０の電子放出特性および信頼性それぞれのより一層の向上を図ることが可能となる。
【０１０６】
なお、電子源１０の構造は、図２の構造のように複数の第２電極７の群と複数の第１電極２の群とからなるマトリクス（格子）の格子点に、電子源素子１０ａを配置した構成に限らず、電子源素子１０ａを１つだけ備えた構成でもよい。この場合、バス電極２５は不要である。
【符号の説明】
【０１０７】
１  半導体基板
２  第１電極
３  ｐ形多結晶半導体層
４  複合層
６  強電界ドリフト層
７  第２電極
１０  電子源
３２  グレイン
３３  半導体微結晶
３４  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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