(57)【要約】【課題】光の受信特性を向上させること。【解決手段】差動光フロントエンド１２０は、ＴＩＡ１２１，１２２と、差動増幅回路１２３とを含む。ＴＩＡ１２１，１２２は、出力が入力へ帰還しない無帰還型のＴＩＡである。ＴＩＡ１２１は、フォトダイオード１１０から出力された電流信号を電圧信号に変換する。ＴＩＡ１２１は、電圧信号を差動増幅回路１２３の非反転入力端子へ出力する。ＴＩＡ１２２は、電圧信号を差動増幅回路１２３の反転入力端子へ出力する。差動増幅回路１２３は、ＴＩＡ１２１，１２２から出力された電圧信号を差動増幅する。オフセット補償アンプ１５０およびオフセット補償抵抗１６０のオフセット補償機能により、差動増幅回路１２３から出力される正相信号と逆相信号とに基づいて、正相信号のレベルと逆相信号のレベルとのオフセットに応じたオフセット電流信号をＴＩＡ１２２へ入力する。【選択図】図１
2014135646.tif 000002
【特許請求の範囲】
【請求項１】
受光素子による光信号の受光結果を示す電流信号を電圧信号に変換して出力するとともに、出力した信号が直接入力側に帰還しない第１無帰還型増幅器と、
入力された電流信号を電圧信号に変換して出力するとともに、出力した信号が直接入力側に帰還しない第２無帰還型増幅器と、
前記第１無帰還型増幅器から出力された電圧信号と、前記第２無帰還型増幅器から出力された電圧信号とを差動増幅して、差動増幅により得られた正相信号と逆相信号とを出力する差動増幅器と、
前記差動増幅器から出力される前記正相信号と前記逆相信号とに基づいて、前記正相信号のレベルと前記逆相信号のレベルとのオフセットに応じたオフセット電流信号を前記第２無帰還型増幅器へ入力するオフセット補償部と、
を有することを特徴とする光受信回路。
【請求項２】
前記差動増幅器から出力される前記正相信号と前記逆相信号との等化処理を行う等化部をさらに有することを特徴とする請求項１に記載の光受信回路。
【請求項３】
前記オフセット補償部は、
前記差動増幅器から出力される前記正相信号と前記逆相信号のうちの所定周波数以下の周波数成分のみを抽出する抽出部と、
前記抽出部によって抽出された前記正相信号および前記逆相信号の各成分を差動増幅するオフセット増幅部と、
前記オフセット増幅部と前記第２無帰還型増幅器との間に直列に設けられた抵抗と、
を有することを特徴とする請求項１または２に記載の光受信回路。
【請求項４】
前記オフセット補償部は、
前記差動増幅器から出力される前記正相信号と前記逆相信号を差動増幅し、差動増幅により得られた信号を出力するオフセット増幅部と、
前記オフセット増幅部から出力される信号のうちの所定周波数以下の周波数成分のみを抽出する抽出部と、
前記抽出部と前記第２無帰還型増幅器との間に直列に設けられた抵抗と、
を有することを特徴とする請求項１または２に記載の光受信回路。
【請求項５】
前記等化部は、周波数に対する利得の特性において極の周波数よりも低い周波数の零点を有するイコライザ回路を含むことを特徴とする請求項２に記載の光受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光受信回路に関する。
【背景技術】
【０００２】
近年、ハイエンド・サーバやスーパーコンピュータなどにおけるＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）間での信号伝送の速度向上および大容量化に伴い、電気信号伝送の限界を打破すべく、近距離や中距離のＣＰＵ間信号伝送に高速光伝送の技術を用いる、光インターコネクトが検討されている。
【０００３】
光インターコネクトでは、電気信号を光信号に変換する光トランシーバなどを備え、たとえばアレイ光ファイバ等の伝送路を介して、送信側および受信側の光伝送装置間で光信号によりデータを伝送する。光伝送の光送信部としては、たとえば小型かつ低消費電力で直接電流変調が可能なレーザ素子ＶＣＳＥＬ（Ｖｅｒｔｉｃａｌ  Ｃａｖｉｔｙ  Ｓｕｒｆａｃｅ  Ｅｍｉｔｔｉｎｇ  Ｌａｓｅｒ：垂直共振器面発光レーザ）などが用いられる。また、光伝送の光受信部としては、たとえば光信号を受光して電気信号に変換するＰＤ（Ｐｈｏｔｏ  Ｄｉｏｄｅ：フォトダイオード）などが用いられる。信号速度としては、ＣＰＵ間の広帯域信号伝送に応えるため、たとえば２５Ｇｂ／ｓの、高速光伝送の実現が必要となる。
【０００４】
一方、光インターコネクトでは光伝送路として、たとえば、アレイ化が容易であり光結合が簡易なＭＭＦ（マルチモードファイバ）が用いられる。ＭＭＦは、コア直径が５０ミクロンのものが一般的であり、ＭＭＦとの光結合を行うため、受光素子であるＰＤの受光径の縮小には限界がある。その結果、寄生容量が低減できないことにより、ＰＤ帯域の向上が難しい。したがって、より高速な光受信回路の実現に向けては、等化処理によりＰＤの帯域を補償する、イコライザの適用が有効である。
【０００５】
ここで、たとえば、光受信器に用いられる光受信回路として、フォトダイオードと接続するベース接地型の増幅回路と、参照信号を生成するダミー回路とを備える光受信回路が知られている（たとえば、下記特許文献１参照。）。また、トランスインピーダンスアンプに接続されるイコライザとして、たとえば、前段の増幅器の極および零点の伝達関数の逆数である伝達関数を有する等化回路が知られている（たとえば、下記特許文献２参照。）。
【０００６】
また、複数のリミット増幅回路のうち最終段のリミット増幅回路のオフセット量を低減させる回路を有する光受信器が知られている（たとえば、下記特許文献３参照。）。また、差動増幅回路から出力する信号の一部を直ぐに入力に戻す帰還型のＴＩＡ（トランスインピーダンスアンプ）と、差動増幅回路から出力した逆相信号を入力するダミーＰＤと、ＴＩＡの後段にイコライザを接続したものが知られている（たとえば、下記非特許文献１参照。）。
【０００７】
また、光インターコネクト等の高速光伝送に向けた光受信回路としては、たとえば、アレイ化しても隣接チャネルからのクロストーク等に対する耐力が高い、差動型の光受信回路が用いられる。
【０００８】
ここで、図２４を用いて、従来の差動型光フロントエンドの入力波形および出力波形として、たとえば、下記非特許文献１の入力波形および出力波形の一例について説明する。図２４は、帰還型のＴＩＡを用いた差動光フロントエンドの出力波形の一例を参考として示す図である。なお、入力される信号は、大信号入力の場合、たとえば６００μＡｐｐを示している。このような帰還型のＴＩＡを差動光フロントエンドに用いる場合は、たとえば、差動増幅回路から出力する逆相信号を入力するダミーＰＤが差動光フロントエンドに接続される。
【０００９】
図２４において、横軸は時間［ｎａｎｏ  ｓｅｃ］であり、縦軸は電圧［Ｖ］である。図２４に示すように、差動光フロントエンドから出力される正相信号２４２１と逆相信号２４２２とは、それぞれ片側に振れた波形となり、非対称となる。したがって、増幅回路は中央付近では線形性が高いものの、出力の上限・下限近くでは出力が飽和する特性を持つため、特に、出力の上限または下限に近づく論理１側で、出力される信号が非線形になりやすい。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平８−２７９７１７号公報
【特許文献２】特表２０１１−５２５７７７号公報
【特許文献３】特開２００３−１６８９３３号公報
【非特許文献】
【００１１】
【非特許文献１】Ｊｉｎ−Ｓｕｎｇ  Ｙｏｕｎ、「１０−Ｇｂ／ｓ  ８５０−ｎｍ  ＣＭＯＳ  ＯＥＩＣ  Ｒｅｃｅｉｖｅｒ  ｗｉｔｈ  ａ  Ｓｉｌｉｃｏｎ  Ａｖａｌａｎｃｈｅ  Ｐｈｏｔｏｄｅｔｅｃｔｏｒ」、ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＱＵＡＮＴＵＭ  ＥＬＥＣＴＲＯＮＩＣＳ、ＶＯＬ．４８、ＮＯ．２、ＦＥＢＲＵＡＲＹ  ２０１２、Ｐ．２２９−２３６
【発明の概要】
【発明が解決しようとする課題】
【００１２】
イコライザで等化処理を行うためには信号が線形増幅されることが必要であるが、上述した従来技術では、差動増幅回路における信号の入出力特性が非線形となるため、イコライザを適用した光の受信特性の向上が困難であるという問題がある。
【００１３】
１つの側面では、本発明は、光の受信特性を向上させることを目的とする。
【課題を解決するための手段】
【００１４】
本発明の一側面によれば、受光素子による光信号の受光結果を示す電流信号を電圧信号に変換して出力するとともに、出力した信号が直接入力側に帰還しない第１無帰還型増幅器と、入力された電流信号を電圧信号に変換して出力するとともに、出力した信号が直接入力側に帰還しない第２無帰還型増幅器と、前記第１無帰還型増幅器から出力された電圧信号と、前記第２無帰還型増幅器から出力された電圧信号とを差動増幅して、差動増幅により得られた正相信号と逆相信号とを出力する差動増幅器と、前記差動増幅器から出力される前記正相信号と前記逆相信号とに基づいて、前記正相信号のレベルと前記逆相信号のレベルとのオフセットに応じたオフセット電流信号を前記第２無帰還型増幅器へ入力するオフセット補償部と、を有する光受信回路が提案される。
【発明の効果】
【００１５】
本発明の一態様によれば、光の受信特性を向上させることができるという効果を奏する。
【図面の簡単な説明】
【００１６】
【図１】図１は、光受信回路の構成例１を示す図である。
【図２】図２は、光受信回路の構成例２を示す図である。
【図３】図３は、光受信回路の構成例３を示す図である。
【図４】図４は、光受信回路の構成例４を示す図である。
【図５】図５は、光受信回路の構成例５を示す図である。
【図６】図６は、イコライザ回路の構成例１を示す図である。
【図７】図７は、イコライザ回路の構成例２を示す図である。
【図８】図８は、イコライザ回路の構成例３を示す図である。
【図９】図９は、原理式（１）のシミュレーション結果の一例を示す図である。
【図１０】図１０は、イコライザ回路の構成例４を示す図である。
【図１１】図１１は、図１０に示したイコライザ回路の一例を示す図である。
【図１２】図１２は、一つの遅延部を用いた場合のフィードフォワード型のイコライザ回路の構成例を示す図である。
【図１３】図１３は、原理式（３）のシミュレーション結果の一例を示す図である。
【図１４】図１４は、イコライザ回路の構成例５を示す図である。
【図１５】図１５は、図１４に示したイコライザ回路の一例を示す図である。
【図１６】図１６は、一つの遅延部を用いた場合のフィードバック型のイコライザ回路の構成例を示す図である。
【図１７】図１７は、原理式（４）のシミュレーション結果の一例を示す図である。
【図１８】図１８は、実施の形態２にかかる光受信回路の構成例を示す図である。
【図１９】図１９は、判定帰還型イコライザ回路の一例を示す図である。
【図２０】図２０は、一つの遅延部を用いた場合の判定帰還型イコライザ回路の構成例を示す図である。
【図２１】図２１は、図２０に示した判定帰還型イコライザ回路を用いた場合の動作特性の一例を示す図である。
【図２２】図２２は、差動光フロントエンドの入力波形および出力波形の一例を示す図である。
【図２３】図２３は、差動光フロントエンドの入力波形および出力波形の他の一例を示す図である。
【図２４】図２４は、帰還型のＴＩＡを用いた差動光フロントエンドの出力波形の一例を参考として示す図である。
【発明を実施するための形態】
【００１７】
以下に図面を参照して、開示技術の好適な実施の形態を詳細に説明する。
【００１８】
（実施の形態１）
（光受信回路の構成例１）
図１は、光受信回路の構成例１を示す図である。図１に示すように光受信回路１００は、フォトダイオード１１０と、差動光フロントエンド１２０と、イコライザ１３０と、ローパスフィルタ（ＬＰＦ：Ｌｏｗ−ｐａｓｓ  Ｆｉｌｔｅｒ）１４０と、オフセット補償アンプ１５０と、オフセット補償抵抗１６０と、出力バッファ回路１７０と、識別器１８０と、を備える。フォトダイオード１１０は、受光素子であり、たとえば光伝送路から出力された光信号を電気信号に変換し、変換した電気信号を差動光フロントエンド１２０へ出力する。
【００１９】
差動光フロントエンド１２０は、ＴＩＡ（Ｔｒａｎｓｉｍｐｅｄａｎｃｅ  Ａｍｐｌｉｆｉｅｒ：トランスインピーダンスアンプ）１２１と、ＴＩＡ１２２と、差動増幅回路１２３と、を備える。
【００２０】
ＴＩＡ１２１は、出力が入力へ帰還しない無帰還型のＴＩＡである。また、ＴＩＡ１２１は、ベース接地型のＴＩＡである。たとえば、ＴＩＡ１２１は、電流源１２１ａと、バイポーラトランジスタ１２１ｂと、負荷抵抗１２１ｃとを備える。電流源１２１ａは、ＴＩＡ１２１の入力端と、バイポーラトランジスタ１２１ｂのエミッタとの間に接続されている。
【００２１】
バイポーラトランジスタ１２１ｂのエミッタは、ＴＩＡ１２１の入力端および電流源１２１ａに接続されている。バイポーラトランジスタ１２１ｂのコレクタは、負荷抵抗１２１ｃおよびＴＩＡ１２１の出力端に接続されている。バイポーラトランジスタ１２１ｂのベースは、適切なバイアス電圧（不図示）に接続される。負荷抵抗１２１ｃは、一端がバイポーラトランジスタ１２１ｂおよび差動増幅回路１２３の間に接続されている。
【００２２】
このような構成により、ＴＩＡ１２１は、フォトダイオード１１０から出力された電気信号（電流信号）を電圧信号に変換する。ＴＩＡ１２１は、差動増幅回路１２３の非反転入力端子に接続されており、電圧信号に変換した電気信号を差動増幅回路１２３の非反転入力端子へ出力する。ＴＩＡ１２１により、フォトダイオード１１０による光信号の受光結果を示す電流信号を電圧信号に変換して出力するとともに、出力した信号が直接入力側に帰還しない第１無帰還型増幅器を実現することができる。
【００２３】
差動増幅回路１２３は、ＴＩＡ１２１から出力された電気信号と、ＴＩＡ１２２から出力された電気信号と、に基づく差動増幅を行う。そして、差動増幅回路１２３は、差動増幅により得られた差動の電気信号をイコライザ１３０へ出力する。差動増幅回路１２３により、ＴＩＡ１２１から出力された電圧信号と、ＴＩＡ１２２から出力された電圧信号とを差動増幅して、差動増幅により得られた正相信号と逆相信号とを出力する差動増幅器を実現することができる。
【００２４】
イコライザ１３０は、差動増幅回路１２３から出力された電気信号の等化処理を行う。イコライザ１３０は、たとえば、高周波数領域の利得が低周波数領域より高い特性を有する。たとえば、イコライザ１３０は、差動増幅回路１２３から出力された電気信号の信号波形の復元や変化の最小化を行うよう周波数特性を調整する。イコライザ１３０は、等化処理を行った電気信号を、ＬＰＦ１４０と、出力バッファ回路１７０とへ出力する。イコライザ１３０により、差動増幅回路１２３から出力される正相信号と逆相信号との等化処理を行う等化部を実現することができる。具体的には、イコライザ１３０は、たとえば、後述する構成例に示すイコライザ回路のうち、それぞれ、いずれかを用いることができる。
【００２５】
ＬＰＦ１４０は、イコライザ１３０から出力された電気信号のうち、遮断周波数以下の周波数成分をオフセット補償アンプ１５０へ通過させるとともに、遮断周波数よりも高い周波数成分を遮断する。ＬＰＦ１４０により、差動増幅回路１２３から出力される正相信号と逆相信号のうちの所定周波数以下の周波数成分のみを抽出する抽出部を実現することができる。
【００２６】
オフセット補償アンプ１５０およびオフセット補償抵抗１６０は、ＬＰＦ１４０から出力された電気信号に基づいて、差動光フロントエンド１２０から出力される正相信号と逆相信号とのレベルのオフセットを補償する。
【００２７】
具体的には、オフセット補償アンプ１５０は、ＬＰＦ１４０から出力された電気信号を増幅してオフセット補償抵抗１６０へ出力する。オフセット補償アンプ１５０により、ＬＰＦ１４０によって抽出された正相信号および逆相信号の各成分を差動増幅するオフセット増幅部を実現することができる。
【００２８】
オフセット補償抵抗１６０は、オフセット補償アンプ１５０から出力された電圧信号を電流信号に変換する。オフセット補償抵抗１６０は、変換した電流信号をＴＩＡ１２２へ出力する。オフセット補償抵抗１６０により、オフセット補償アンプ１５０と、ＴＩＡ１２２との間に直列に設けられた抵抗を実現することができる。
【００２９】
また、ＬＰＦ１４０、オフセット補償アンプ１５０およびオフセット補償抵抗１６０により、差動増幅回路１２３から出力される正相信号と逆相信号とに基づいて、オフセット電流信号をＴＩＡ１２２へ入力するオフセット補償部を実現することができる。オフセット電流信号は、正相信号のレベルと逆相信号のレベルとのオフセットを補償するよう動作し、おおよそフォトダイオード１１０からの入力電気信号の平均値に相当する信号である。
【００３０】
ＴＩＡ１２２は、出力が入力へ帰還しない無帰還型のＴＩＡである。また、ＴＩＡ１２２は、ベース接地型のＴＩＡである。たとえば、ＴＩＡ１２２は、電流源１２２ａと、バイポーラトランジスタ１２２ｂと、負荷抵抗１２２ｃとを備える。電流源１２２ａは、ＴＩＡ１２２の入力端と、バイポーラトランジスタ１２２ｂのエミッタとの間に接続されている。
【００３１】
バイポーラトランジスタ１２２ｂのエミッタは、ＴＩＡ１２２の入力端および電流源１２２ａに接続されている。バイポーラトランジスタ１２２ｂのコレクタは、負荷抵抗１２２ｃおよびＴＩＡ１２２の出力端に接続されている。バイポーラトランジスタ１２２ｂのベースは、適切なバイアス電圧（不図示）に接続される。負荷抵抗１２２ｃは、一端がバイポーラトランジスタ１２２ｂおよび差動増幅回路１２３の間に接続されている。ＴＩＡ１２２により、入力された電流信号を電圧信号に変換して出力するとともに、出力した信号が直接入力側に帰還しない第２無帰還型増幅器を実現することができる。
【００３２】
このような構成により、ＴＩＡ１２２は、オフセット補償抵抗１６０から出力された電気信号を電圧信号に変換することができる。ＴＩＡ１２２は、差動増幅回路１２３の反転入力端子に接続されており、電圧信号に変換した電気信号を差動増幅回路１２３の反転入力端子へ出力する。
【００３３】
出力バッファ回路１７０は、イコライザ１３０から出力された電気信号を所定の信号レベルに増幅し、識別器１８０へ出力する。たとえば、出力バッファ回路１７０は、識別器１８０へ出力する電気信号の伝送路に対してインピーダンス整合を行う。
【００３４】
識別器１８０は、出力バッファ回路１７０から出力されたデータ信号に基づく識別処理を行う。たとえば、ＮＲＺ（Ｎｏｎ  Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）信号の場合、識別器１８０は、出力バッファ回路１７０から出力された正相信号と逆送信号との差電圧がプラスなら１、マイナスなら０と判定して、判定結果を出力する。たとえば、識別器１８０は、クロック再生回路とフリップフロップを有し、データ信号からクロックを再生し、フリップフロップにより再生クロックのタイミングで論理判定を行う。
【００３５】
図１に示したように、光受信回路１００は、無帰還型のＴＩＡ１２１，１２２と、オフセット電流信号をＴＩＡ１２２へ入力するオフセット補償部とを備える。これにより、ＴＩＡ内の負帰還の影響を受けることなくＴＩＡ１２２にオフセット電流信号を入力して、差動光フロントエンド出力のオフセットを補償することができる。これにより、差動光フロントエンド１２０から出力される正相信号と逆相信号とを対称にすることができ、差動増幅回路１２３やイコライザ１３０における信号の線形性を向上させることができる。したがって、イコライザの等化処理によるＰＤの帯域補償を行うことができ、光の受信特性を向上させることができる。
【００３６】
（光受信回路の構成例２）
図２は、光受信回路の構成例２を示す図である。図２において、図１と同様の構成については同一の符号を付して説明を省略する。図２に示すように光受信回路１００は、図１に示した光受信回路１００と比較して、差動光フロントエンド１２０の構成が異なる。差動光フロントエンド１２０は、ＴＩＡ１２１と、ＴＩＡ１２２と、差動増幅回路１２３と、帰還抵抗２０１と、帰還抵抗２０２と、を備える。
【００３７】
ＴＩＡ１２１は、抵抗２１１を備える。抵抗２１１は、ＴＩＡ１２１の入力端と、バイポーラトランジスタ１２１ｂのエミッタとの間に接続されている。ＴＩＡ１２１において、バイポーラトランジスタ１２１ｂのエミッタは安定電位となっており、このように一定電圧が働いた状態では、抵抗２１１は、ＴＩＡ１２１の電流源として働く。なお、抵抗２１１に代えてトランジスタを用いることも可能である。
【００３８】
このような構成により、ＴＩＡ１２１は、フォトダイオード１１０から出力された電気信号を電圧信号に変換することができる。ＴＩＡ１２１は、電圧信号に変換した電気信号を差動増幅回路１２３の非反転入力端子へ出力する。
【００３９】
ＴＩＡ１２２は、抵抗２１２を備える。抵抗２１２は、ＴＩＡ１２２の入力端と、バイポーラトランジスタ１２２ｂのエミッタとの間に接続されている。ＴＩＡ１２２において、バイポーラトランジスタ１２２ｂのエミッタは安定電位となっており、このように一定電圧が働いた状態では、抵抗２１２は、ＴＩＡ１２２の電流源として働く。なお、抵抗２１２に代えてトランジスタを用いることも可能である。
【００４０】
また、このような構成により、ＴＩＡ１２２は、オフセット補償抵抗１６０から出力された電気信号を電圧信号に変換することができる。ＴＩＡ１２２は、電圧信号に変換した電気信号を差動増幅回路１２３の反転入力端子へ出力する。
【００４１】
帰還抵抗２０１，２０２は、周波数特性を補正するための帰還回路を形成するものであり、差動増幅回路１２３の出力を入力に帰還するように接続される。帰還抵抗２０１は、たとえば、一端が差動増幅回路１２３の非反転入力端子に接続され、他端が差動増幅回路１２３の反転出力端に接続されている。また、帰還抵抗２０２は、たとえば、一端が差動増幅回路１２３の反転入力端子に接続され、他端が差動増幅回路１２３の非反転出力端に接続されている。
【００４２】
差動増幅回路１２３は、ＴＩＡ１２１から出力された電気信号と、ＴＩＡ１２２から出力された電気信号と、帰還回路による電気信号と、に基づく差動増幅を行う。これにより、出力した信号が入力側に帰還する、負帰還を有する差動増幅器を実現することができる。また、帰還抵抗２０１，２０２により、帰還経路に直列に設けられた帰還抵抗を実現することができる。
【００４３】
図２に示した構成により、抵抗２１１を用いたＴＩＡ１２１および抵抗２１２を用いたＴＩＡ１２２を備える構成においても、図１に示した構成と同様の効果を得ることができる。抵抗２１１および抵抗２１２を用いた電流源では、電流の安定度は低いものの、寄生容量が少なくすることができ、高速化を図ることができる。
【００４４】
また、帰還抵抗２０１と帰還抵抗２０２とを備えることにより、負帰還を有する差動増幅器を実現し、安定した増幅利得を得ることができる。負荷抵抗１２１ｃおよび帰還抵抗２０１は並列でＴＩＡ１２１の負荷として働き、また、負荷抵抗１２２ｃおよび帰還抵抗２０２は並列でＴＩＡ１２２の負荷として働く。これらは、負荷抵抗１２１ｃと負荷抵抗１２２ｃのみを負荷とする場合（構成例１の場合）と比べて、いずれも大きい抵抗値を用いることができる。したがって、抵抗の熱雑音による入力換算雑音電流は抵抗値が大きいほど低減することから、負荷抵抗１２１ｃ，１２２ｃの抵抗値を大きくすることにより、抵抗の熱雑音の影響を抑えることができる。
【００４５】
（光受信回路の構成例３）
図３は、光受信回路の構成例３を示す図である。図３において、図１および図２と同様の構成については同一の符号を付して説明を省略する。図３に示すように光受信回路１００は、図２に示した光受信回路１００と比較して、ＴＩＡ１２１と、ＴＩＡ１２２との構成が異なるとともに、ＬＰＦ１４０と、オフセット補償アンプ１５０との配置位置が異なる。なお、ＬＰＦ１４０と、オフセット補償アンプ１５０との配置位置は、図２に示した光受信回路１００と同様にしてもよい。
【００４６】
ＴＩＡ１２１は、ゲート接地型のＴＩＡである。ＴＩＡ１２１は、インダクタ３０１を備えるとともに、図２に示したバイポーラトランジスタ１２１ｂに代えてＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）３１１とを備えている。インダクタ３０１は、ＴＩＡ１２１の入力部に設けられている。インダクタ３０１は、たとえばＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）内部のスパイラルインダクタや、ＩＣ外部のボンディングワイヤ等により実現することができる。
【００４７】
このような構成により、ＴＩＡ１２１は、フォトダイオード１１０から出力された電気信号を電圧信号に変換することができる。また、ＴＩＡ１２１は、差動増幅回路１２３の非反転入力端子に接続されており、電圧信号に変換した電気信号を差動増幅回路１２３の非反転入力端子へ出力する。
【００４８】
ＴＩＡ１２２は、ゲート接地型のＴＩＡである。ＴＩＡ１２２は、インダクタ３０２を備えるとともに、図２に示したバイポーラトランジスタ１２２ｂに代えてＦＥＴ３１２とを備えている。インダクタ３０２は、ＴＩＡ１２２の入力部に設けられている。インダクタ３０２は、たとえばＩＣ内部のスパイラルインダクタや、ＩＣ外部のボンディングワイヤ等により実現することができる。
【００４９】
このような構成により、ＴＩＡ１２２は、オフセット補償抵抗１６０から出力された電気信号を電圧信号に変換することができる。また、ＴＩＡ１２２は、差動増幅回路１２３の反転入力端子に接続されており、電圧信号に変換した電気信号を差動増幅回路１２３の反転入力端子へ出力する。
【００５０】
イコライザ１３０は、等化処理を行った電気信号を、オフセット補償アンプ１５０と、出力バッファ回路１７０とへ出力する。オフセット補償アンプ１５０は、イコライザ１３０から出力された電気信号を増幅してＬＰＦ１４０へ出力する。オフセット補償アンプ１５０により、差動増幅回路１２３から出力される正相信号と逆相信号を差動増幅し、差動増幅により得られた信号を出力するオフセット増幅部を実現することができる。
【００５１】
ＬＰＦ１４０は、オフセット補償アンプ１５０から出力された電気信号のうち、遮断周波数以下の周波数成分をオフセット補償抵抗１６０へ通過させるとともに、遮断周波数よりも高い周波数成分を遮断する。ＬＰＦ１４０により、オフセット補償アンプ１５０から出力される信号のうちの所定周波数以下の周波数成分のみを抽出する抽出部を実現することができる。
【００５２】
オフセット補償抵抗１６０は、ＬＰＦ１４０から出力された電圧信号を電流信号に変換する。オフセット補償抵抗１６０は、変換した電流信号をＴＩＡ１２２へ出力する。オフセット補償抵抗１６０により、ＬＰＦ１４０とＴＩＡ１２２との間に直列に設けられた抵抗を実現することができる。
【００５３】
図３に示した構成により、ＦＥＴ３１１を用いたＴＩＡ１２１およびＦＥＴ３１２を用いたＴＩＡ１２２を備える構成においても、図１に示した構成と同様の効果を得ることができる。また、ＬＰＦ１４０と、オフセット補償アンプ１５０との配置位置を異ならせた構成においても、図１に示した構成と同様の効果を得ることができる。
【００５４】
また、ＴＩＡ１２１，１２２にそれぞれインダクタ３０１，３０２を設けることにより、トランジスタの寄生容量などと共にＬＣ共振回路を形成する。ＬＣ共振によって、フォトダイオード１１０から出力された電気信号を高周波帯域において増加させ、高周波帯域での雑音の影響を抑える（信号／雑音比を向上する）ことができる。
【００５５】
（光受信回路の構成例４）
図４は、光受信回路の構成例４を示す図である。図４において、図１〜図３と同様の構成については同一の符号を付して説明を省略する。図４に示すように光受信回路１００は、図２に示した光受信回路１００と比較して、ＴＩＡ１２１と、ＴＩＡ１２２との構成が異なるとともに、増幅回路４００を備える点が異なる。
【００５６】
ＴＩＡ１２１は、図２に示したバイポーラトランジスタ１２１ｂに加えて、バイポーラトランジスタ４０１を直列接続している。バイポーラトランジスタ１２１ｂのコレクタは、バイポーラトランジスタ４０１のエミッタに接続されている。バイポーラトランジスタ４０１のコレクタは、負荷抵抗１２１ｃおよびＴＩＡ１２１の出力端に接続されている。バイポーラトランジスタ４０１のベースは、適切なバイアス電圧（不図示）に接続される。負荷抵抗１２１ｃは、一端がバイポーラトランジスタ４０１および差動増幅回路１２３の間に接続されている。
【００５７】
ＴＩＡ１２２は、図２に示したバイポーラトランジスタ１２２ｂに加えて、バイポーラトランジスタ４０２を直列接続している。バイポーラトランジスタ１２２ｂのコレクタは、バイポーラトランジスタ４０２のエミッタに接続されている。バイポーラトランジスタ４０２のコレクタは、負荷抵抗１２２ｃおよびＴＩＡ１２２の出力端に接続されている。バイポーラトランジスタ４０２のベースは、適切なバイアス電圧（不図示）に接続される。負荷抵抗１２２ｃは、一端がバイポーラトランジスタ４０２および差動増幅回路１２３の間に接続されている。
【００５８】
差動増幅回路１２３は、ＴＩＡ１２１から出力された電気信号と、ＴＩＡ１２２から出力された電気信号と、に基づく差動増幅を行う。そして、差動増幅回路１２３は、差動増幅により得られた差動の電気信号を増幅回路４００へ出力する。増幅回路４００は、差動増幅回路１２３から出力された電気信号を増幅し、イコライザ１３０と、ＬＰＦ１４０とへ出力する。増幅回路４００は、入力信号の振幅の範囲において入出力特性が線形となるものが望ましい。
【００５９】
イコライザ１３０は、増幅回路４００から出力された電気信号の等化処理を行う。たとえば、イコライザ１３０は、増幅回路４００から出力された電気信号の信号波形の復元や変化の最小化を行うよう周波数特性を調整する。ＬＰＦ１４０は、増幅回路４００から出力された電気信号のうち、遮断周波数以下の周波数成分をオフセット補償アンプ１５０へ通過させるとともに、遮断周波数よりも高い周波数成分を遮断する。
【００６０】
図４に示した構成により、バイポーラトランジスタ１２１ｂ，４０１を直列接続したＴＩＡ１２１およびバイポーラトランジスタ１２２ｂ，４０２を直列接続したＴＩＡ１２２を備える構成においても、図１に示した構成と同様の効果を得ることができる。
【００６１】
また、増幅回路４００を設けることにより、光受信回路の利得を上げることができ、差動光フロントエンド１２０に入力した電気信号をより大きな電気信号に増幅することができる。また、バイポーラトランジスタ１２１ｂ，４０１およびバイポーラトランジスタ１２２ｂ，４０２をそれぞれ直列接続したことにより、入力側と出力側とで異なるベース接地トランジスタを用いることができ、設計の自由度が向上する。たとえば、出力側のバイポーラトランジスタ４０１にサイズの小さいトランジスタを用いることにより、ベース接地回路の帯域を向上させることができる。
【００６２】
また、増幅回路４００は一つに限らず、たとえば複数の増幅回路４００を直列配置してもよく、このような構成にすれば、差動光フロントエンド１２０に入力した電気信号をより増幅させることができる。また、増幅回路４００とイコライザ１３０の配置を入れ替えても、同様の効果を得ることができる。
【００６３】
なお、図４に示した例では、ＴＩＡ１２１，１２２として、ベース接地型を用いたが、ゲート接地型を用いることも可能である。具体的には、図３に示したＦＥＴ３１１に直列に接続するＦＥＴを加えるとともに、ＦＥＴ３１２に直列に接続するＦＥＴを加える構成とすることも可能である。このような構成にすれば、ゲート接地回路の帯域を向上させることができる。
【００６４】
（光受信回路の構成例５）
図５は、光受信回路の構成例５を示す図である。図５において、図１〜図４と同様の構成については同一の符号を付して説明を省略する。図５に示すように光受信回路１００は、図２に示した光受信回路１００と比較して、イコライザ１３０を複数備え、ＬＰＦ１４０を省くとともに、オフセット補償アンプ１５０の構成が異なる。
【００６５】
図５の説明においては、イコライザ１３０の符号について、前段のイコライザ１３０をイコライザ１３０ａとし、後段のイコライザ１３０をイコライザ１３０ｂとして説明する。前段のイコライザ１３０ａは、等化処理を行った電気信号を、後段のイコライザ１３０ｂと、オフセット補償アンプ１５０とへ出力する。後段のイコライザ１３０ｂは、前段のイコライザ１３０ａから出力された電気信号の等化処理を行う。
【００６６】
たとえば、後段のイコライザ１３０ｂは、前段のイコライザ１３０ａから出力された電気信号の信号波形の復元や変化の最小化を行うよう周波数特性を調整する。後段のイコライザ１３０ｂは、等化処理を行った電気信号を、出力バッファ回路１７０へ出力する。
【００６７】
後段のイコライザ１３０ｂは、前段のイコライザ１３０ａと異なる構成としてもよい。具体的には、前段のイコライザ１３０ａと後段のイコライザ１３０ｂとは、たとえば、後述する構成例に示すイコライザ回路のうち、それぞれ、いずれかを用いることができる。
【００６８】
抵抗５０１，５０２は、コンデンサ５１１，５１２に接続され、ローパスフィルタを実現する。抵抗５０１，５０２は、それぞれ、一端がイコライザ１３０ａ，１３０ｂに接続され、他端がオフセット補償アンプ１５０に接続されている。
【００６９】
たとえば、コンデンサ５１１は、一端がオフセット補償アンプ１５０の非反転入力端子に接続され、他端がオフセット補償アンプ１５０の反転出力端に接続されている。また、コンデンサ５１２は、一端がオフセット補償アンプ１５０の反転入力端子に接続され、他端がオフセット補償アンプ１５０の非反転出力端に接続されている。オフセット補償アンプ１５０は、前段のイコライザ１３０ａから出力された電気信号を増幅して、オフセット補償抵抗１６０へ出力する。
【００７０】
図５に示した構成においても、図１に示した構成と同様の効果を得ることができる。また、上述した帰還型のコンデンサ５１１，５１２を用いたことにより、ミラー効果により等価的に大きな容量値が得られるため、小さい容量で、遮断周波数が低いローパスフィルタの機能を実現することができる。また、このような構成は、大容量を作成しにくい集積回路に適している。
【００７１】
また、後段のイコライザ１３０ｂを設けたことにより、周波数特性の等化性能を向上させることができる。
【００７２】
（イコライザ回路の構成例１）
つぎに、イコライザ１３０の回路構成について説明する。図６は、イコライザ回路の構成例１を示す図である。図６に示すように、イコライザ１３０は、入力端子６１１，６１２と、バイポーラトランジスタ６２１，６２２と、可変抵抗６３０と、コンデンサ６４０と、電流源６５１，６５２と、抵抗６６１，６６２と、出力端子６７１，６７２と、を備える。
【００７３】
イコライザ１３０は、差動光フロントエンド１２０から出力された差動信号を等化処理して出力バッファ回路１７０へ出力する。差動光フロントエンド１２０から出力された正相信号は、たとえば入力端子６１１へ入力される。差動光フロントエンド１２０から出力された逆相信号は、たとえば入力端子６１２へ入力される。
【００７４】
バイポーラトランジスタ６２１のベースは入力端子６１１に接続されている。バイポーラトランジスタ６２１のコレクタは抵抗６６１および出力端子６７１に接続されている。バイポーラトランジスタ６２１のエミッタは可変抵抗６３０、コンデンサ６４０および電流源６５１に接続されている。
【００７５】
バイポーラトランジスタ６２２のベースは入力端子６１２に接続されている。バイポーラトランジスタ６２２のコレクタは抵抗６６２および出力端子６７２に接続されている。バイポーラトランジスタ６２２のエミッタは可変抵抗６３０、コンデンサ６４０および電流源６５２に接続されている。
【００７６】
可変抵抗６３０は、抵抗値が可変の抵抗である。可変抵抗６３０の一端は、バイポーラトランジスタ６２１、コンデンサ６４０および電流源６５１に接続されている。可変抵抗６３０の他端は、バイポーラトランジスタ６２２、コンデンサ６４０および電流源６５２に接続されている。
【００７７】
コンデンサ６４０の一端は、バイポーラトランジスタ６２１、可変抵抗６３０および電流源６５１に接続されている。コンデンサ６４０の他端は、バイポーラトランジスタ６２２、可変抵抗６３０および電流源６５２に接続されている。
【００７８】
電流源６５１の一端は、バイポーラトランジスタ６２１、可変抵抗６３０およびコンデンサ６４０に接続されている。電流源６５１の他端は接地されている。電流源６５２の一端は、バイポーラトランジスタ６２２、可変抵抗６３０およびコンデンサ６４０に接続されている。電流源６５２の他端は接地されている。
【００７９】
抵抗６６１の一端は、バイポーラトランジスタ６２１および出力端子６７１に接続されている。抵抗６６１の他端はたとえば電圧源に接続されている。抵抗６６２の一端は、バイポーラトランジスタ６２２および出力端子６７２接続されている。抵抗６６２の他端はたとえば電圧源に接続されている。
【００８０】
出力端子６７１は、バイポーラトランジスタ６２１と抵抗６６１との間に接続され、たとえば正相信号としてＬＰＦ１４０および出力バッファ回路１７０へ出力する。出力端子６７２は、バイポーラトランジスタ６２２と抵抗６６２との間に接続され、たとえば逆相信号としてＬＰＦ１４０および出力バッファ回路１７０へ出力する。
【００８１】
図６に示した構成では、可変抵抗６３０とコンデンサ６４０により、イコライザ１３０は、零点をもつ周波数特性を有し、高周波数領域の利得が低周波数領域より高い特性を実現することができる。差動増幅回路１２３から出力された電気信号の等化処理を行うことができる。
【００８２】
（イコライザ回路の構成例２）
図７は、イコライザ回路の構成例２を示す図である。図７において、図６と同様の構成については同一の符号を付して説明を省略する。図７に示すように、イコライザ１３０において、図６に示したイコライザ１３０のバイポーラトランジスタ６２１，６２２に代えてＦＥＴ７１１，７１２を設けてもよい。
【００８３】
また、抵抗６６１と電圧源との間にインダクタ７２１を直列に接続してもよい。また、抵抗６６２と電圧源との間にインダクタ７２２を直列に接続してもよい。また、可変抵抗６３０に代えて、抵抗値が固定の抵抗７３０を設けてもよい。また、コンデンサ６４０を省いてもよい。
【００８４】
図７に示した構成では、抵抗６６１，６６２とインダクタ７２１，７２２により、イコライザ１３０は、零点をもつ周波数特性を有し、高周波数領域の利得が低周波数領域より高い特性を実現することができる。差動増幅回路１２３から出力された電気信号の等化処理を行うことができる。
【００８５】
（イコライザ回路の構成例３）
図８は、イコライザ回路の構成例３を示す図である。図８において、図６および図７と同様の構成については同一の符号を付して説明を省略する。図８に示すように、イコライザ１３０において、図６に示したイコライザ１３０と比較して、ベース接地回路として動作するバイポーラトランジスタ８２１，８２２を加え、コンデンサ６４０に代えて可変コンデンサ８４０を設けてもよい。
【００８６】
具体的に説明すると、バイポーラトランジスタ８２１のベースは、一定電圧を印加するバイアス８０１に接続されている。バイポーラトランジスタ８２１のコレクタは、抵抗６６１および出力端子６７１に接続されている。バイポーラトランジスタ８２１のエミッタは、バイポーラトランジスタ６２１に接続されている。
【００８７】
バイポーラトランジスタ８２２のベースは、バイアス８０１に接続されている。バイポーラトランジスタ８２２のコレクタは、抵抗６６２および出力端子６７２に接続されている。バイポーラトランジスタ８２２のエミッタは、バイポーラトランジスタ６２２に接続されている。
【００８８】
また、可変コンデンサ８４０の一端は、バイポーラトランジスタ６２１、可変抵抗６３０および電流源６５１に接続されている。可変コンデンサ８４０の他端は、バイポーラトランジスタ６２２、可変抵抗６３０および電流源６５２に接続されている。
【００８９】
図８に示した構成により、ベース接地回路を挿入することにより、ミラー効果による等価的なトランジスタ寄生容量の増大を抑え、イコライザ回路の帯域を広げることができる。
【００９０】
ここで、零点及び極を有するイコライザ回路の周波数特性を最適化するにあたり、原理式を説明する。下記（１）式（以下「原理式（１）」という）に示す伝達関数Ｇ（ω）において、ｚ１，ｚ２，…，ｚｎは零点であり、ｐ１，ｐ２，…，ｐｍは、極である。零点は、たとえば、可変抵抗６３０と、可変コンデンサ８４０との値によって決まる。また、極は、たとえば、バイポーラトランジスタ６２１，６２２の寄生容量と抵抗６６１，６６２によって決まる。
【００９１】
【数１】
2014135646.tif 000003
【００９２】
ここで、図９を用いて、原理式（１）のシミュレーション結果について説明する。図９は、原理式（１）のシミュレーション結果の一例を示す図である。図９において、横軸は、対数表記の周波数［Ｈｚ］であり、縦軸は、信号の強度［ｄＢ］を示している。周波数強度特性９００は、イコライザ１３０における信号の周波数に対する強度の特性を示している。Ｚ１は上記特性の零点の周波数を示し、Ｐ１およびＰ２は上記特性の極の周波数を示している。
【００９３】
図９に示すように、たとえば、イコライザ１３０における零点Ｚ１を、極Ｐ１，Ｐ２よりも低い周波数とする。これにより、高周波数の利得を低周波数の利得よりも上げることができ、等化部を実現することができる。
【００９４】
イコライザ１３０の構成例１における零点Ｚ１は、たとえば、図６の可変抵抗６３０およびコンデンサ６４０によって調整することができる。また、イコライザ１３０の構成例２における零点Ｚ１は、たとえば、図７の抵抗６６１およびインダクタ７２１によって調整することができる。また、イコライザ１３０の構成例３における零点Ｚ１は、たとえば、図８の可変抵抗６３０および可変コンデンサ８４０によって調整することができる。
【００９５】
（イコライザ回路の構成例４）
図１０は、イコライザ回路の構成例４を示す図である。図１０に示すように、イコライザ１３０は、遅延部１０１１，１０１２と、増幅器１０２１，１０２２，１０２３と、加算器１０３０と、を備える。イコライザ１３０は、フィードフォワード型のイコライザである。イコライザ１３０は、差動光フロントエンド１２０から出力された差動信号を等化処理して出力バッファ回路１７０へ出力する。
【００９６】
差動光フロントエンド１２０から出力された信号は、遅延部１０１１および増幅器１０２１へ入力される。遅延部１０１１は、入力した信号を遅延させる遅延回路であり、遅延させた信号を遅延部１０１２および増幅器１０２２へ出力する。遅延部１０１２は、遅延部１０１１から入力した信号を遅延させる遅延回路であり、遅延させた信号を増幅器１０２３へ出力する。遅延部１０１１および遅延部１０１２により、差動増幅回路１２３から出力される正相信号と逆相信号とを遅延させる遅延部を実現することができる。
【００９７】
増幅器１０２１は、入力した信号を増幅する。増幅器１０２１は、たとえば正極性で加算器１０３０へ出力する。増幅器１０２２は、遅延部１０１１から出力された信号を増幅する。増幅器１０２２は、たとえば（減算の場合）逆極性で加算器１０３０へ出力する。増幅器１０２３は、遅延部１０１２から出力された信号を増幅する。増幅器１０２３は、たとえば正極性で加算器１０３０へ出力する。加算器１０３０は、増幅器１０２１，１０２２，１０２３から出力された信号を加算する加算回路である。加算器１０３０は、加算した信号を出力バッファ回路１７０へ出力する。
【００９８】
なお、加算器１０３０は、加算回路に限らず、たとえば増幅器１０２１，１０２２，１０２３から出力された信号を減算する減算回路を用いることも可能である。また、遅延部１０１１，１０１２や、増幅器１０２１，１０２２，１０２３の数はこれに限らず、任意の数とすることができる。たとえば、遅延部の数をｎ（ｎ≧１）とすると、増幅器の数をｎ＋１とすればよく、また、それぞれの配置については、図１０に示したように、たとえば、増加させた増幅器に対して増加数が多くなるほど遅延量が多くなるようにすればよい。加算器１０３０により、遅延部１０１１，１０１２によって遅延された信号と、差動増幅回路１２３から出力される信号とを加算または減算する算出部を実現することができる。
【００９９】
ここで、図１０に示したイコライザ１３０において、周波数特性を最適化するには、下記（２）式に示す原理式Ｇ（ω）が用いられる。Ｔ１は遅延部１０１１の遅延量を表し、Ｔ２は遅延部１０１２の遅延量を表す。Ａ１は増幅器１０２１の利得を表し、Ａ２は増幅器１０２２の利得を表し、Ａ３は増幅器１０２３の利得を表す。
【０１００】
【数２】
2014135646.tif 000004
【０１０１】
図１１は、図１０に示したイコライザ回路の一例を示す図である。図１１に示すように、イコライザ１３０は、遅延部１０１１，１０１２と、入力端子１１１１，１１１２と、バイポーラトランジスタ１１２１〜１１２６と、負荷抵抗１１４１，１１４２と、出力端子１１５１，１１５２と、を備える。
【０１０２】
差動光フロントエンド１２０から出力された正相信号は、入力端子１１１１へ入力される。差動光フロントエンド１２０から出力された逆相信号は、入力端子１１１２へ入力される。
【０１０３】
バイポーラトランジスタ１１２１のベースは、入力端子１１１１に接続されている。バイポーラトランジスタ１１２１のコレクタは、バイポーラトランジスタ１１２４と、バイポーラトランジスタ１１２５と、負荷抵抗１１４１と、出力端子１１５１と、に接続されている。バイポーラトランジスタ１１２１のエミッタは、可変電流源１１３１およびバイポーラトランジスタ１１２２と、に接続されている。
【０１０４】
バイポーラトランジスタ１１２２のベースは、入力端子１１１２に接続されている。バイポーラトランジスタ１１２２のコレクタは、バイポーラトランジスタ１１２３と、バイポーラトランジスタ１１２６と、抵抗１１４２と、出力端子１１５２と、に接続されている。バイポーラトランジスタ１１２２のエミッタは、可変電流源１１３１およびバイポーラトランジスタ１１２１と、に接続されている。バイポーラトランジスタ１１２１，１１２２、負荷抵抗１１４１，１１４２および可変電流源１１３１により、第１の増幅器を実現する（図１０の増幅器１０２１に相当）。
【０１０５】
遅延部１０１１は、入力端子１１１１および入力端子１１１２から入力した信号を遅延させる。遅延部１０１１は、遅延させた信号を、遅延部１０１２と、バイポーラトランジスタ１１２３と、バイポーラトランジスタ１１２４と、へ出力する。
【０１０６】
バイポーラトランジスタ１１２３のベースは、遅延部１０１１に接続されている。バイポーラトランジスタ１１２３のコレクタは、バイポーラトランジスタ１１２２と、バイポーラトランジスタ１１２６と、抵抗１１４２と、出力端子１１５２と、に接続されている。バイポーラトランジスタ１１２３のエミッタは、可変電流源１１３２およびバイポーラトランジスタ１１２４と、に接続されている。
【０１０７】
バイポーラトランジスタ１１２４のベースは、遅延部１０１１に接続されている。バイポーラトランジスタ１１２４のコレクタは、バイポーラトランジスタ１１２１と、バイポーラトランジスタ１１２５と、負荷抵抗１１４１と、出力端子１１５１と、に接続されている。バイポーラトランジスタ１１２４のエミッタは、可変電流源１１３２およびバイポーラトランジスタ１１２３と、に接続されている。バイポーラトランジスタ１１２３，１１２４、負荷抵抗１１４１，１１４２および可変電流源１１３２により、第２の増幅器を実現する（図１０の増幅器１０２２に相当）。
【０１０８】
遅延部１０１２は、遅延部１０１１から出力された信号を遅延させる。遅延部１０１２は、遅延させた信号を、バイポーラトランジスタ１１２５と、バイポーラトランジスタ１１２６と、へ出力する。
【０１０９】
バイポーラトランジスタ１１２５のベースは、遅延部１０１２に接続されている。バイポーラトランジスタ１１２５のコレクタは、バイポーラトランジスタ１１２１と、バイポーラトランジスタ１１２４と、負荷抵抗１１４１と、出力端子１１５１と、に接続されている。バイポーラトランジスタ１１２５のエミッタは、可変電流源１１３３およびバイポーラトランジスタ１１２６と、に接続されている。
【０１１０】
バイポーラトランジスタ１１２６のベースは、遅延部１０１２に接続されている。バイポーラトランジスタ１１２６のコレクタは、バイポーラトランジスタ１１２２と、バイポーラトランジスタ１１２３と、抵抗１１４２と、出力端子１１５２と、に接続されている。バイポーラトランジスタ１１２６のエミッタは、可変電流源１１３３およびバイポーラトランジスタ１１２５と、に接続されている。バイポーラトランジスタ１１２５，１１２６、負荷抵抗１１４１，１１４２および可変電流源１１３３により、第３の増幅器を実現する（図１０の増幅器１０２３に相当）。各増幅器を共通の負荷抵抗１１４１，１１４２に接続することにより、加算器の機能（第２の増幅器は逆相で接続されるため減算）を実現する。
【０１１１】
図１０および図１１に示した構成により、イコライザ１３０は、フィードフォワード型のイコライザ回路を構成し、高周波数領域の利得が低周波数領域より高い特性を実現することができる。差動増幅回路１２３から出力された電気信号の等化処理を行うことができる。
【０１１２】
（一つの遅延部を用いた場合のフィードフォワード型のイコライザ回路の構成例）
図１２は、一つの遅延部を用いた場合のフィードフォワード型のイコライザ回路の構成例を示す図である。図１２に示すイコライザ１３０は、図１０に示したイコライザ１３０の遅延部１０１２と増幅器１０２３とを省いた回路である。図１２において、図１０と同様の構成については同一の符号を付して説明を省略する。
【０１１３】
図１２に示すように、イコライザ１３０は、遅延部１０１１と、増幅器１０２１，１０２２と、加算器１０３０と、を備える。遅延部１０１１は、入力した信号を遅延させ、遅延させた信号を増幅器１０２２へ出力する。増幅器１０２１は、たとえば正極性で加算器１０３０へ出力する。
【０１１４】
増幅器１０２２は、遅延部１０１１から出力された信号を増幅し、加算器１０３０へ出力する。増幅器１０２２は、たとえば逆極性で加算器１０３０へ出力する。加算器１０３０は、増幅器１０２１および増幅器１０２２から出力された信号を加算する。加算器１０３０は、加算した信号を出力バッファ回路１７０へ出力する。
【０１１５】
ここで、図１２に示したイコライザ１３０において、周波数特性を最適化するには、下記（３）式（以下「原理式（３）」という）に示す原理式Ｇ（ω）が用いられる。なお、Ｔ１は遅延部１０１１の遅延量を表す。Ａ１は増幅器１０２１の利得を表し、Ａ２は増幅器１０２２の利得を表す。
【０１１６】
【数３】
2014135646.tif 000005
【０１１７】
図１３は、原理式（３）のシミュレーション結果の一例を示す図である。図１３において、横軸は、対数表記の周波数［Ｈｚ］であり、縦軸は、信号の強度［ｄＢ］を示している。また、図１３においては、図１２に示したイコライザ１３０における信号のシミュレーション結果について説明する。周波数強度特性１３００は、上記（３）式に基づく、イコライザ１３０における信号の周波数に対する強度の特性を示している。
【０１１８】
周波数強度特性１３００は、コサインカーブを形成している。イコライザ１３０は、コサインカーブのうち、上に凸となっている箇所を用いる。周波数強度特性１３００のうちの増加させる周波数は、遅延部１０１１の遅延時間によって調整することができる。同様に、図１０に示した構成では、遅延部１０１１および遅延部１０１２の遅延時間によって調整することができる。
【０１１９】
（イコライザ回路の構成例５）
図１４は、イコライザ回路の構成例５を示す図である。図１４に示すイコライザ１３０は、図１２に示したイコライザ１３０に加えて、遅延部１４０１と、増幅器１４１１とを備える。図１４において、図１２と同様の構成については同一の符号を付して説明を省略する。図１４に示すイコライザ１３０は、フィードフォワード型イコライザと、遅延信号を加算回路に帰還するフィードバック型イコライザとの組み合わせである。
【０１２０】
加算器１０３０は、増幅器１０２１，１０２２，１４１１から出力された信号を加算する。加算器１０３０は、加算した信号を出力バッファ回路１７０と、遅延部１４０１と、へ出力する。遅延部１４０１は、加算器１０３０から出力された信号を遅延させて増幅器１４１１へ出力する。増幅器１４１１は、遅延部１４０１から出力された信号を加算器１０３０へ出力する。加算器１０３０により、遅延部１４０１によって遅延された信号と、差動増幅回路１２３から出力される信号とを加算または減算し、加算または減算した信号を遅延部１４０１へ入力する算出部を実現することができる。
【０１２１】
図１５は、図１４に示したイコライザ回路の一例を示す図である。図１５において、図１１と同様の構成については同一の符号を付して説明を省略する。図１５に示すように、イコライザ１３０は、遅延部１０１１，１４０１と、入力端子１１１１，１１１２と、バイポーラトランジスタ１１２１〜１１２４，１５０１，１５０２と、負荷抵抗１１４１，１１４２と、出力端子１１５１，１１５２と、を備える。
【０１２２】
バイポーラトランジスタ１１２１のコレクタは、バイポーラトランジスタ１１２４と、バイポーラトランジスタ１５０１と、遅延部１４０１と、負荷抵抗１１４１と、出力端子１１５１と、に接続されている。
【０１２３】
バイポーラトランジスタ１１２２のコレクタは、バイポーラトランジスタ１１２３と、バイポーラトランジスタ１５０２と、遅延部１４０１と、抵抗１１４２と、出力端子１１５２と、に接続されている。バイポーラトランジスタ１１２１，１１２２、負荷抵抗１１４１，１１４２および可変電流源１１３１により、第１の増幅器を実現する（図１４の増幅器１０２１に相当）。
【０１２４】
遅延部１０１１は、遅延させた信号を、バイポーラトランジスタ１１２３と、バイポーラトランジスタ１１２４と、へ出力する。遅延部１４０１は、遅延させた信号を、バイポーラトランジスタ１５０１と、バイポーラトランジスタ１５０２と、へ出力する。
【０１２５】
バイポーラトランジスタ１１２３のコレクタは、バイポーラトランジスタ１１２２と、バイポーラトランジスタ１５０２と、遅延部１４０１と、抵抗１１４２と、出力端子１１５２と、に接続されている。バイポーラトランジスタ１１２３，１１２４、負荷抵抗１１４１，１１４２および可変電流源１１３２により、第２の増幅器を実現する（図１４の増幅器１０２２に相当）。
【０１２６】
バイポーラトランジスタ１１２４のコレクタは、バイポーラトランジスタ１１２１と、バイポーラトランジスタ１５０１と、負荷抵抗１１４１と、出力端子１１５１と、に接続されている。
【０１２７】
バイポーラトランジスタ１５０１のベースは、遅延部１４０１に接続されている。バイポーラトランジスタ１５０１のコレクタは、遅延部１４０１と、バイポーラトランジスタ１１２１と、バイポーラトランジスタ１１２４と、負荷抵抗１１４１と、出力端子１１５１と、に接続されている。バイポーラトランジスタ１５０１のエミッタは、可変電流源１１３３およびバイポーラトランジスタ１５０２と、に接続されている。
【０１２８】
バイポーラトランジスタ１５０２のベースは、遅延部１４０１に接続されている。バイポーラトランジスタ１５０２のコレクタは、遅延部１４０１と、バイポーラトランジスタ１１２２と、バイポーラトランジスタ１１２３と、抵抗１１４２と、出力端子１１５２と、に接続されている。バイポーラトランジスタ１５０２のエミッタは、可変電流源１１３３およびバイポーラトランジスタ１５０１と、に接続されている。バイポーラトランジスタ１５０１，１５０２、負荷抵抗１１４１，１１４２、可変電流源１１３３により、第３の増幅器を実現する（図１４の増幅器１４１１に相当）。各増幅器を共通の負荷抵抗１１４１，１１４２に接続することにより、加算器の機能（第２の増幅器は逆相で接続されるため減算）を実現する。
【０１２９】
図１４および図１５に示した構成により、イコライザ１３０は、フィードフォワード型＋フィードバック型のイコライザを構成し、差動増幅回路１２３から出力された電気信号の等化処理を行うことができる。
【０１３０】
（一つの遅延部を用いた場合のフィードバック型のイコライザ回路の構成例）
図１６は、一つの遅延部を用いた場合のフィードバック型のイコライザ回路の構成例を示す図である。図１６に示すイコライザ１３０は、図１４に示したイコライザ１３０のうち、フォードフォワード型イコライザを実現する、遅延部１０１１と、増幅器１０２１と、増幅器１０２２とを省いた回路である。図１６において、図１４と同様の構成については同一の符号を付して説明を省略する。
【０１３１】
図１６に示すように、イコライザ１３０は、遅延部１４０１と、増幅器１４１１と、加算器１０３０と、を備える。イコライザ１３０は、差動光フロントエンド１２０から出力された差動信号を等化処理して出力バッファ回路１７０へ出力する。
【０１３２】
差動光フロントエンド１２０から出力された信号は、加算器１０３０へ入力される。加算器１０３０は、入力した信号を加算し、遅延部１４０１へ出力する。遅延部１４０１は、加算器１０３０から出力された信号を遅延させ、遅延させた信号を増幅器１４１１へ出力する。増幅器１４１１は、遅延部１４０１から出力された信号を増幅し、増幅した信号を加算器１０３０へ出力する。
【０１３３】
加算器１０３０は、増幅器１４１１から出力された信号と、差動光フロントエンド１２０から出力された信号とを加算する。なお、加算器１０３０は、増幅器１４１１から出力された信号と、差動光フロントエンド１２０から出力された信号とを、たとえば減算してもよい。また、遅延部１４０１や増幅器１４１１の数もこれに限らず、それぞれ複数用いることもできる。
【０１３４】
ここで、図１６に示すイコライザ１３０において、周波数特性を最適化するには、下記（４）式（以下「原理式（４）」という）に示す原理式Ｇ（ω）が用いられる。ＴＢ１は、遅延部１４０１の遅延量を表す。なお、ＴＢ２は、遅延部１４０１のほかに、帰還用の遅延信号を生成する第２の遅延部をさらに備えた場合の当該第２の遅延部の遅延量を表す。Ｂ１は、増幅器１４１１の利得を表す。Ｂ２は、増幅器１４１１のほかに、上記第２の遅延部に接続されて帰還用の遅延信号を加算器１０３０へ出力する第２の増幅器をさらに備えた場合の当該第２の増幅器の利得を表す。
【０１３５】
【数４】
2014135646.tif 000006
【０１３６】
図１７は、原理式（４）のシミュレーション結果の一例を示す図である。図１７において、横軸は、対数表記の周波数［Ｈｚ］であり、縦軸は、信号の強度［ｄＢ］を示している。周波数強度特性１７００は、イコライザ１３０における信号の周波数に対する強度の特性を示している。周波数強度特性１７００のうちの増加させる周波数は、遅延部１４０１の遅延時間によって調整することができる。同様に、図１４に示した構成では、遅延部１０１１および遅延部１４０１の遅延時間によって調整することができる。
【０１３７】
このようなフィードバック型のイコライザ１３０の周波数強度特性１７００は、フィードフォワード型のイコライザ１３０における信号のシミュレーション結果（図１３参照）に比べて、急峻な特性となる。
【０１３８】
（実施の形態２）
（実施の形態２にかかる光受信回路の構成例）
図１８は、実施の形態２にかかる光受信回路の構成例を示す図である。なお、以下の説明では、実施の形態１と同様の構成については同一の符号を付して説明を省略する。図１８に示すように光受信回路１００は、図２に示した光受信回路１００と比較して、判定帰還型イコライザ１８００を加えた点および識別器１８０を備えていない点が異なる。
【０１３９】
図１８に示すように、イコライザ１３０は、等化処理を行った電気信号を、判定帰還型イコライザ１８００とＬＰＦ１４０とへ出力する。判定帰還型イコライザ１８００は、識別器１８０（図２参照）の機能を有し、イコライザ１３０から出力された信号に基づいて、０または１の信号を出力バッファ回路１７０へ出力する。
【０１４０】
出力バッファ回路１７０は、判定帰還型イコライザ１８００から出力された電気信号を不図示の後段の回路、たとえば復調器へ出力する。出力バッファ回路１７０は、復調器へ出力する電気信号の伝送路に対してインピーダンス整合を行う。このような構成により、判定帰還型イコライザ１８００に、図１に示した識別器１８０の機能を含ませることができる。
【０１４１】
（判定帰還型イコライザ回路の一例）
図１９は、判定帰還型イコライザ回路の一例を示す図である。図１９において、判定帰還型イコライザ１８００は、減算部１９１０と、判定部１９２０と、遅延部１９３１，１９３２，１９３３と、増幅器１９４１，１９４２，１９４３と、加算部１９５０と、を備える。なお、遅延部１９３１，１９３２，１９３３の数、および増幅器１９４１，１９４２，１９４３の数は、それぞれ３つに限らず、それ以外の数としてもよい。
【０１４２】
減算部１９１０は、イコライザ１３０から出力された信号と、加算部１９５０から出力された閾値とを用いて減算を行う減算回路である。減算部１９１０は、減算結果を示す信号を判定部１９２０へ出力する。減算部１９１０により、差動増幅回路１２３から出力された信号と、閾値と、を比較する比較部を実現することができる。
【０１４３】
判定部１９２０は、たとえば、減算部１９１０から出力された信号の正負を判定することにより、受信信号が０または１のいずかであるかを判定する判定回路であり、判定結果を示す信号を遅延部１９３１へ出力する。また、判定部１９２０による判定結果は、受信信号の識別結果として出力される。判定部１９２０により、減算部１９１０による比較結果に基づいて光信号が示すデータを判定する判定部を実現することができる。
【０１４４】
遅延部１９３１は、判定部１９２０から出力された信号を遅延させ、遅延させた信号を遅延部１９３２および増幅器１９４１へ出力する。遅延部１９３１は、判定部１９２０から出力された信号を、たとえば、１Ｂｉｔ遅延させる。増幅器１９４１は、遅延部１９３１から出力された信号に応じて、ある利得から一定の割合を減衰した信号を加算部１９５０へ出力する。
【０１４５】
遅延部１９３２は、遅延部１９３１から出力された信号を遅延させ、遅延させた信号を遅延部１９３３および増幅器１９４２へ出力する。遅延部１９３２は、遅延部１９３１から出力された信号を、たとえば、１Ｂｉｔ遅延させる。増幅器１９４２は、遅延部１９３２から出力された信号に応じて、ある利得から一定の割合を減衰した信号を加算部１９５０へ出力する。
【０１４６】
遅延部１９３３は、遅延部１９３２から出力された信号を遅延させ、遅延させた信号を増幅器１９４３へ出力する。遅延部１９３３は、遅延部１９３２から出力された信号を、たとえば、１Ｂｉｔ遅延させる。増幅器１９４３は、遅延部１９３３から出力された信号に応じて、ある利得から一定の割合を減衰した信号を加算部１９５０へ出力する。
【０１４７】
遅延部１９３１，１９３２，１９３３により、判定部１９２０による判定結果を示す信号を遅延させる遅延部を実現することができる。また、増幅器１９４１，１９４２，１９４３により、遅延部１９３１，１９３２，１９３３によって遅延された信号に応じて減算部１９１０の閾値を調整する調整部を実現することができる。
【０１４８】
加算部１９５０は、遅延部１９３１から出力された信号と、遅延部１９３２から出力された信号と、遅延部１９３３から出力された信号と、を加算した閾値を、減算部１９１０へ出力する。これにより、減算部１９１０は、イコライザ１３０から出力された信号と、加算部１９５０から出力された閾値と、を用いて減算を行うことができる。
【０１４９】
なお、図１８に示した、ＬＰＦ１４０、オフセット補償アンプ１５０およびオフセット補償抵抗１６０により、オフセット補償部を実現することができる。ここで言うオフセット補償部とは、差動増幅回路１２３から出力され、判定帰還型イコライザ１８００へ入力される前の正相信号と逆相信号とに基づくオフセット電流信号をＴＩＡ１２２へ入力するオフセット補償部である。
【０１５０】
（一つの遅延部を用いた場合の判定帰還型イコライザ回路の構成例）
図２０は、一つの遅延部を用いた場合の判定帰還型イコライザ回路の構成例を示す図である。図２０に示す判定帰還型イコライザ１８００は、図１９に示した判定帰還型イコライザ１８００の遅延部１９３２、遅延部１９３３と、増幅器１９４２と、増幅器１９４３と、加算部１９５０とを省いた回路である。図２０において、図１９と同様の構成については同一の符号を付して説明を省略する。
【０１５１】
図２０に示すように、判定帰還型イコライザ１８００は、減算部１９１０と、判定部１９２０と、遅延部１９３１と、増幅器１９４１とを備える。減算部１９１０は、イコライザ１３０から出力された信号と、増幅器１９４１から出力された閾値とを用いて減算を行う。
【０１５２】
遅延部１９３１は、判定部１９２０から出力された信号を遅延させ、遅延させた信号を増幅器１９４１へ出力する。増幅器１９４１は、遅延部１９３１から出力された信号に応じて、ある利得から一定の割合を減衰した閾値を減算部１９１０へ出力する。これにより、減算部１９１０は、イコライザ１３０から出力された信号と、増幅器１９４１から出力された閾値と、を用いて減算を行うことができる。
【０１５３】
（動作特性の一例）
図２１は、図２０に示した判定帰還型イコライザ回路を用いた場合の動作特性の一例を示す図である。図２０において、横軸は時間であり、縦軸は、信号の強度を表している。動作特性２１００は、イコライザ１３０から減算部１９１０へ入力される信号を表している。動作特性２１００は、判定部１９２０から出力される判定結果である。閾値２１１０は、たとえば、図２０の増幅器１９４１から出力される閾値である。また、縦方向の破線の間隔２１０１は、たとえば１Ｂｉｔである。
【０１５４】
動作特性２１００に示すように、減算部１９１０へ入力される信号は、前段の応答特性に応じて高周波成分が減衰し、信号論理（以下「論理」という）１のあとの論理０はレベルが上昇し、論理０のあとの論理１は信号レベルが低下するような、符号間干渉を発生する。減算部１９１０へ入力される信号の強度が閾値２１１０を超えると、判定部出力２１１１は１を出力し、１Ｂｉｔ遅れで閾値２１１０を基準値ｋよりも高くすることにより、論理１のあとの論理０の判定を容易にする。また、減算部１９１０へ入力される信号の閾値２１１０を下回ると、判定部出力２１１２は０を出力し、１Ｂｉｔ遅れで閾値２１１０を基準値ｋよりも小さくすることにより、論理０のあとの論理１の判定を容易にする。
【０１５５】
これにより、判定帰還型イコライザ１８００に、図１に示した識別器１８０の機能を含ませることができる。また、減算部１９１０へ入力される信号の強度が閾値をまたいだ場合の判定結果を遅延して帰還させることにより、減算部１９１０へ入力される信号の高周波成分が減衰していても精度よくデータを識別することができる。
【０１５６】
（本発明の差動光フロントエンドの入力波形および出力波形の一例）
つぎに、図２２、図２３を用いて、差動光フロントエンド１２０へ入力される入力波形および差動光フロントエンド１２０から出力される出力波形の一例について説明する。図２２は、差動光フロントエンドの入力波形および出力波形の一例を示す図である。図２２に示すように、入力波形２２１０は、差動光フロントエンド１２０へ入力した信号を示している。
【０１５７】
差動光フロントエンド１２０へ入力される信号は、フォトダイオード１１０によって光信号から電気信号に変換された信号である。入力波形２２１０のグラフにおいて、横軸は、時間［ｎａｎｏ  ｓｅｃ］であり、縦軸は、電流［μＡ］である。また、入力波形２２１０は、小信号入力の場合、たとえば３４μＡｐｐ（ピークピーク値）を示している。
【０１５８】
出力波形２２２０のグラフにおいて、横軸は、時間［ｎａｎｏ  ｓｅｃ］であり、縦軸は、電圧［Ｖ］である。出力波形２２２０は、差動光フロントエンド１２０から出力される信号の波形を示している。出力波形２２２０に示すように、正相信号２２２１と逆相信号２２２２とは、相互に反転させた対称の波形となる。
【０１５９】
図２３は、差動光フロントエンドの入力波形および出力波形の他の一例を示す図である。図２３において、図２２と同様の構成については同一の符号を付して説明を省略する。図２３に示すように、入力波形２３１０は、差動光フロントエンド１２０へ入力した信号を示している。入力波形２３１０のグラフにおいて、横軸は、時間［ｎａｎｏ  ｓｅｃ］であり、縦軸は、電流［ｍＡ］である。入力波形２３１０は、大信号入力の場合、たとえば６００μＡｐｐを示している。出力波形２３２０は、差動光フロントエンド１２０から出力される信号の波形を示している。出力波形２３２０に示すように、正相信号２３２１と逆相信号２３２２とは、相互に反転させた対称の波形となる。
【０１６０】
このように、図２２および図２３に示したように、差動光フロントエンド１２０からは、入力される信号の強度によらず、正相信号と逆相信号とが対称な線形の信号を出力することができる。
【０１６１】
上述したように、光受信回路１００は、無帰還型のＴＩＡ１２１，１２２と、オフセット電流信号をＴＩＡ１２２へ入力するオフセット補償部とを備える。このため、差動光フロントエンド１２０からは、入力される信号の強度によらず、正相信号と逆相信号とが対称な信号を出力することができる。したがって、線形性が低下することなく信号を出力することができる。
【０１６２】
各実施の形態にかかる光受信回路１００によれば、差動増幅回路１２３から出力される正相信号と逆相信号とに基づくオフセット電流信号をＴＩＡ１２２へ入力することによって、正相信号のレベルと逆相信号のレベルとのオフセットを補償することができる。したがって、差動増幅回路１２３やイコライザ１３０における信号の線形性を向上させることができる。これにより、雑音を抑えることができ、光の受信特性を向上させることができる。
【０１６３】
上述した実施の形態１，２に関し、さらに以下の付記を開示する。
【０１６４】
（付記１）受光素子による光信号の受光結果を示す電流信号を電圧信号に変換して出力するとともに、出力した信号が直接入力側に帰還しない第１無帰還型増幅器と、
入力された電流信号を電圧信号に変換して出力するとともに、出力した信号が直接入力側に帰還しない第２無帰還型増幅器と、
前記第１無帰還型増幅器から出力された電圧信号と、前記第２無帰還型増幅器から出力された電圧信号とを差動増幅して、差動増幅により得られた正相信号と逆相信号とを出力する差動増幅器と、
前記差動増幅器から出力される前記正相信号と前記逆相信号とに基づいて、前記正相信号のレベルと前記逆相信号のレベルとのオフセットに応じたオフセット電流信号を前記第２無帰還型増幅器へ入力するオフセット補償部と、
を有することを特徴とする光受信回路。
【０１６５】
（付記２）前記差動増幅器から出力される前記正相信号と前記逆相信号との等化処理を行う等化部をさらに有することを特徴とする付記１に記載の光受信回路。
【０１６６】
（付記３）前記等化部は、第１帯域の利得が、前記第１帯域よりも低周波側の第２帯域に比べて高い特性を有することを特徴とする付記２に記載の光受信回路。
【０１６７】
（付記４）前記オフセット補償部は、
前記差動増幅器から出力される前記正相信号と前記逆相信号のうちの所定周波数以下の周波数成分のみを抽出する抽出部と、
前記抽出部によって抽出された前記正相信号および前記逆相信号の各成分を差動増幅するオフセット増幅部と、
前記オフセット増幅部と前記第２無帰還型増幅器との間に直列に設けられた抵抗と、
を有することを特徴とする付記１〜３のいずれか一つに記載の光受信回路。
【０１６８】
（付記５）前記オフセット補償部は、
前記差動増幅器から出力される前記正相信号と前記逆相信号を差動増幅し、差動増幅により得られた信号を出力するオフセット増幅部と、
前記オフセット増幅部から出力される信号のうちの所定周波数以下の周波数成分のみを抽出する抽出部と、
前記抽出部と前記第２無帰還型増幅器との間に直列に設けられた抵抗と、
を有することを特徴とする付記１〜３のいずれか一つに記載の光受信回路。
【０１６９】
（付記６）前記差動増幅器は、出力した信号が入力側に帰還する帰還経路を有し、
前記帰還経路に直列に設けられた帰還抵抗をさらに有すること特徴とする付記１〜５のいずれか一つに記載の光受信回路。
【０１７０】
（付記７）前記第１無帰還型増幅器および前記第２無帰還型増幅器は、それぞれ、ベース接地されたバイポーラトランジスタを含むことを特徴とする付記１〜６のいずれか一つに記載の光受信回路。
【０１７１】
（付記８）前記第１無帰還型増幅器および前記第２無帰還型増幅器は、それぞれ、ゲート接地された電界効果トランジスタを含むことを特徴とする付記１〜６のいずれか一つに記載の光受信回路。
【０１７２】
（付記９）前記第１無帰還型増幅器および前記第２無帰還型増幅器は、入力部にインダクタを有することを特徴とする付記１〜８のいずれか一つに記載の光受信回路。
【０１７３】
（付記１０）前記等化部は、周波数に対する利得の特性において極の周波数よりも低い周波数の零点を有するイコライザ回路を含むことを特徴とする付記２に記載の光受信回路。
【０１７４】
（付記１１）前記等化部は、
前記差動増幅器から出力される前記正相信号と前記逆相信号とを遅延させる遅延部と、
前記遅延部によって遅延された信号と、前記差動増幅器から出力される信号とを加算または減算する算出部と、
を有することを特徴とする付記２に記載の光受信回路。
【０１７５】
（付記１２）前記等化部は、
入力された信号を遅延させる遅延部と、
前記遅延部によって遅延された信号と、前記差動増幅器から出力される信号とを加算または減算し、加算または減算した信号を前記遅延部へ入力する算出部と、
を有し、
前記加算または減算した信号を出力することを特徴とする付記２に記載の光受信回路。
【０１７６】
（付記１３）前記等化部は、
前記差動増幅器から出力された信号と、閾値と、を比較する比較部と、
前記比較部による比較結果に基づいて前記光信号が示すデータを判定する判定部と、
前記判定部による判定結果を示す信号を遅延させる遅延部と、
前記遅延部によって遅延された信号に応じて前記比較部の前記閾値を調整する調整部と、
を有し、
前記オフセット補償部は、前記差動増幅器から出力され、前記等化部へ入力される前の前記正相信号と前記逆相信号とに基づく前記オフセット電流信号を前記第２無帰還型増幅器へ入力することを特徴とする付記２に記載の光受信回路。
【符号の説明】
【０１７７】
１００  光受信回路
１１０  フォトダイオード
１２０  差動光フロントエンド
１２１，１２２  ＴＩＡ
１２１ａ，１２２ａ  電流源
１２１ｂ，１２２ｂ，４０１，４０２  バイポーラトランジスタ
１２１ｃ，１２２ｃ  負荷抵抗
１２３  差動増幅回路
１３０  イコライザ
１４０  ＬＰＦ
１５０  オフセット補償アンプ
１６０  オフセット補償抵抗
１７０  出力バッファ回路
１８０  識別器
２０１，２０２  帰還抵抗
２１１，２１２  抵抗
３０１，３０２  インダクタ
３１１，３１２  ＦＥＴ
４００  増幅回路
１０１１，１０１２，１４０１，１９３１〜１９３３  遅延部
１０２１〜１０２３，１４１１，１９４１〜１９４３  増幅器
１０３０  加算器
１８００  判定帰還型イコライザ
１９１０  減算部
１９２０  判定部
１９５０  加算部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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