(57)【要約】【課題】暗電流の低減とクロストークの低減を両立することができる光電変換装置およびその製造方法を提供すること。【解決手段】基板上の層間膜１９と、層間膜１９上に配置された複数の下部電極層１０と、複数の下部電極層１０を一括して覆うように配置されたカルコパイライト構造の化合物半導体層１３と、化合物半導体層１３上に配置された透明電極層４とを含む光電変換装置１において、透明電極層４を複数の画素セル３に対応するように分離する溝２３を、画素セル３の境界３１に沿って形成し、その溝２３に絶縁材料からなる電極分離層５を埋め込む。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に配置された複数の下部電極層と、
前記複数の下部電極層を一括して覆うように配置されたカルコパイライト構造の化合物半導体層と、
前記化合物半導体層上に配置された透明電極層と、
互いに隣り合う前記下部電極層の間の領域に沿って前記透明電極層に埋め込まれ、前記透明電極層を複数の領域に分離する絶縁材料からなる電極分離層とを含む、光電変換装置。
【請求項２】
前記電極分離層は、各前記下部電極層を取り囲むように形成されている、請求項１に記載の光電変換装置。
【請求項３】
前記電極分離層は、前記透明電極層を厚さ方向に貫通するように形成されている、請求項１または２に記載の光電変換装置。
【請求項４】
前記電極分離層は、ＳｉＯ２またはレジストからなる、請求項１〜３のいずれか一項に記載の光電変換装置。
【請求項５】
前記電極分離層の幅が０．５μｍ〜２μｍである、請求項１〜４のいずれか一項に記載の光電変換装置。
【請求項６】
前記化合物半導体層は、Ｃｕｙ（ＩｎｘＧａ1−ｘ）Ｓｅ２（０≦ｙ≦１、０≦ｘ≦１）で示されるＣＩＧＳ系半導体からなる、請求項１〜５のいずれか一項に記載の光電変換装置。
【請求項７】
前記光電変換装置は、前記基板と前記下部電極層との間に配置された回路部を含む、請求項１〜６のいずれか一項に記載の光電変換装置。
【請求項８】
前記回路部は、ＣＭＯＳ電界効果トランジスタを含む、請求項７に記載の光電変換装置。
【請求項９】
前記ＣＭＯＳ電界効果トランジスタは、前記基板の表面部に選択的に形成されたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間に配置されたゲート電極とを含む、請求項８に記載の光電変換装置。
【請求項１０】
前記下部電極層は、Ｍｏ、Ｎｂ、ＴａまたはＷからなる、請求項１〜９のいずれか一項に記載の光電変換装置。
【請求項１１】
前記透明電極層は、ＺｎＯ、ＩＴＯからなる、請求項１〜１０のいずれか一項に記載の光電変換装置。
【請求項１２】
前記光電変換装置は、前記化合物半導体層と前記透明電極層との間に配置されたバッファ層を含む、請求項１〜１１のいずれか一項に記載の光電変換装置。
【請求項１３】
前記バッファ層は、ＣｄＳ、ＺｎＳ、ＺｎＯ、（ＺｎｚＭｇ１−ｚ）Ｏ（０≦ｚ≦１）、ＺｎＳｅまたはＩｎ２Ｓ３からなる、請求項１２に記載の光電変換装置。
【請求項１４】
基板上に複数の下部電極層を形成する工程と、
前記下部電極層を一括して覆うようにカルコパイライト構造の化合物半導体層を形成する工程と、
前記化合物半導体層上に、互いに隣り合う前記下部電極層の間の領域に沿う溝によって複数の領域に分離された透明電極層を形成する工程と、
前記透明電極層の前記溝に絶縁材料を埋め込むことによって電極分離層を形成する工程とを含む、光電変換装置の製造方法。
【請求項１５】
前記透明電極層を形成する工程は、前記化合物半導体層上に前記透明電極層の材料を積層する工程と、当該材料を選択的にエッチングすることによって前記溝を形成する工程とを含む、請求項１４に記載の光電変換装置の製造方法。
【請求項１６】
前記透明電極層を形成する工程は、前記化合物半導体層上に前記下部電極層の間の領域に沿うマスクを形成する工程と、前記マスクの上から前記透明電極層の材料を積層する工程と、前記マスクと共にその上の前記透明電極層の材料をリフトオフすることによって、当該マスクの位置に前記溝を形成する工程とを含む、請求項１４に記載の光電変換装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カルコパイライト構造の化合物半導体層を有する光電変換装置およびその製造方法に関する。
【背景技術】
【０００２】
カルコパイライト型半導体を用いた固体撮像素子が公知である。たとえば、特許文献１は、紫外光帯域から可視光帯域、さらには近赤外帯域までの光を感知する光電変換装置を開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１５１２７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の光電変換装置の一つの形態では、特許文献１とは異なり、カルコパイライト構造の化合物半導体薄膜が複数の下部電極層を一括して覆っている。この構造の利点は、化合物半導体薄膜をエッチングによって物理的に分離しないので、化合部半導体薄膜の端面に界面準位（欠陥）が多く発生することを防ぐことができることである。その結果、当該欠陥での正孔または電子の捕獲（トラップ）に起因するリーク電流のチャネル形成を抑制でき、暗電流を低減できる。
【０００５】
一方で不具合もある。たとえば、化合物半導体薄膜が物理的に分離されないため、互いに隣り合う画素セル同士が化合物半導体薄膜内で繋がっている。そのため、空乏層が、隣り合う画素セル間を跨って広がる場合がある。その結果、装置の使用条件によっては、当該空乏層を介して正孔または電子が画素セルの境界を横切って移動するクロストークが発生し易いという問題があった。
【０００６】
そこで、本発明の目的は、暗電流の低減とクロストークの低減を両立することができる光電変換装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上記の目的を達成するため、請求項１に記載の発明は、基板と、前記基板上に配置された複数の下部電極層と、前記複数の下部電極層を一括して覆うように配置されたカルコパイライト構造の化合物半導体層と、前記化合物半導体層上に配置された透明電極層と、互いに隣り合う前記下部電極層の間の領域に沿って前記透明電極層に埋め込まれ、前記透明電極層を複数の領域に分離する絶縁材料からなる電極分離層とを含む、光電変換装置である。
【０００８】
この構成によれば、電極分離層によって透明電極層を物理的に分離することによって、透明電極層に接する化合物半導体層の接触面を、複数の画素セル一つずつに合わせて複数の領域に分離することができる。これにより、化合物半導体層内に設定された画素セル一つずつに空乏層を独立して広げることができる。つまり、化合物半導体層を電気的に画素分離することができる。その結果、クロストークを低減することができる。むろん、化合物半導体層を物理的に画素分離しないので、化合物半導体層の端面に界面準位（欠陥）が多く発生することを防ぎ、暗電流を低減することができる。よって、この光電変換装置によれば、暗電流の低減とクロストークの低減を両立することができる。
【０００９】
請求項２に記載の発明は、前記電極分離層は、各前記下部電極層を取り囲むように形成されている、請求項１に記載の光電変換装置である。
この構成によれば、各透明電極層を、その周囲から島状に分離することができる。
請求項３に記載の発明は、前記電極分離層は、前記透明電極層を厚さ方向に貫通するように形成されている、請求項１または２に記載の光電変換装置である。
【００１０】
この構成によれば、透明電極層を複数の領域に確実に分離することができる。
請求項４に記載の発明のように、前記電極分離層は、ＳｉＯ２またはレジストからなることが好ましい。
請求項５に記載の発明は、前記電極分離層の幅が０．５μｍ〜２μｍである、請求項１〜４のいずれか一項に記載の光電変換装置である。
【００１１】
この構成によれば、分離された透明電極層の間に電極分離層の材料を良好に導入することができる。これにより、透明電極層の間の領域の開口端が電極分離層に閉塞されて、当該領域にエアギャップが形成されることを防止することができる。
請求項６に記載の発明のように、前記化合物半導体層は、Ｃｕｙ（ＩｎｘＧａ1−ｘ）Ｓｅ２（０≦ｙ≦１、０≦ｘ≦１）で示されるＣＩＧＳ系半導体からなることが好ましい。
【００１２】
請求項７に記載の発明のように、前記光電変換装置は、前記基板と前記下部電極層との間に配置された回路部を含むことが好ましい。回路部と化合物半導体層とを積層配置することによって、基板上の領域のほとんどを光の検出面として有効利用することができる。そのため、検出面積を十分に確保可能な光電変換装置を設計することができるので、素子の感度を向上させることができる。
【００１３】
請求項８に記載の発明のように、前記回路部は、ＣＭＯＳ電界効果トランジスタを含んでいてもよい。この場合、請求項９に記載の発明のように、前記ＣＭＯＳ電界効果トランジスタは、前記基板の表面部に選択的に形成されたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間に配置されたゲート電極とを含んでいてもよい。
請求項１０に記載の発明のように、前記下部電極層は、Ｍｏ、Ｎｂ、ＴａまたはＷからなっていてもよい。
【００１４】
請求項１１に記載の発明のように、前記透明電極層は、ＺｎＯ、ＩＴＯからなっていてもよい。
請求項１２に記載の発明のように、前記光電変換装置は、前記化合物半導体層と前記透明電極層との間に配置されたバッファ層を含んでいてもよい。この場合、請求項１３に記載の発明のように、前記バッファ層は、ＣｄＳ、ＺｎＳ、ＺｎＯ、（ＺｎｚＭｇ１−ｚ）Ｏ（０≦ｚ≦１）、ＺｎＳｅまたはＩｎ２Ｓ３からなっていてもよい。
【００１５】
請求項１４に記載の発明は、基板上に複数の下部電極層を形成する工程と、前記下部電極層を一括して覆うようにカルコパイライト構造の化合物半導体層を形成する工程と、前記化合物半導体層上に、互いに隣り合う前記下部電極層の間の領域に沿う溝によって複数の領域に分離された透明電極層を形成する工程と、前記透明電極層の前記溝に絶縁材料を埋め込むことによって電極分離層を形成する工程とを含む、光電変換装置の製造方法である。
【００１６】
この方法によれば、電極分離層によって透明電極層を物理的に分離することによって、透明電極層に接する化合物半導体層の接触面を、複数の画素セル一つずつに合わせて複数の領域に分離することができる。これにより、化合物半導体層内に設定された画素セル一つずつに空乏層を独立して広げることができる。つまり、化合物半導体層を電気的に画素分離することができる。その結果、クロストークを低減することができる。むろん、化合物半導体層を物理的に画素分離しないので、化合物半導体層の端面に界面準位（欠陥）が多く発生することを防ぎ、暗電流を低減することができる。よって、この光電変換装置によれば、暗電流の低減とクロストークの低減を両立することができる。
【００１７】
請求項１５に記載の発明のように、前記透明電極層を形成する工程は、前記化合物半導体層上に前記透明電極層の材料を積層する工程と、当該材料を選択的にエッチングすることによって前記溝を形成する工程とを含んでいてもよい。また、請求項１６に記載の発明のように、前記透明電極層を形成する工程は、前記化合物半導体層上に前記下部電極層の間の領域に沿うマスクを形成する工程と、前記マスクの上から前記透明電極層の材料を積層する工程と、前記マスクと共にその上の前記透明電極層の材料をリフトオフすることによって、当該マスクの位置に前記溝を形成する工程とを含んでいてもよい。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の第１実施形態に係る光電変換装置の模式的な平面図である。
【図２】図２は、図１の切断面II−IIでの断面図である。
【図３】図３は、前記光電変換装置の要部を説明するための断面図である。
【図４Ａ】図４Ａは、第１実施形態の光電変換装置の製造工程の一部を示す図である。
【図４Ｂ】図４Ｂは、図４Ａの次の工程を示す図である。
【図４Ｃ】図４Ｃは、図４Ｂの次の工程を示す図である。
【図４Ｄ】図４Ｄは、図４Ｃの次の工程を示す図である。
【図４Ｅ】図４Ｅは、図４Ｄの次の工程を示す図である。
【図４Ｆ】図４Ｆは、図４Ｅの次の工程を示す図である。
【図４Ｇ】図４Ｇは、図４Ｆの次の工程を示す図である。
【図４Ｈ】図４Ｈは、図４Ｇの次の工程を示す図である。
【図５】図５は、前記光電変換装置による暗電流およびクロストークの低減効果を証明するための図である。
【図６】図６は、本発明の第２実施形態に係る光電変換装置の要部を説明するための断面図である。
【図７Ａ】図７Ａは、前記光電変換装置の製造工程の変形例を示す図である。
【図７Ｂ】図７Ｂは、図７Ａの次の工程を示す図である。
【図７Ｃ】図７Ｃは、図７Ｂの次の工程を示す図である。
【発明を実施するための形態】
【００１９】
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る光電変換装置の模式的な平面図である。
光電変換装置１は、入射された光を検出し、光のエネルギを電気信号に変換するイメージセンサである。
光電変換装置１は、一次元に複数配列することによってラインイメージセンサとして使用してもよいし、二次元に複数配列することによってエリアイメージセンサとして使用してもよい。また、光電変換装置１は、セキュリティカメラ（昼間は可視光をセンシングし、夜間は近赤外光をセンシングするカメラ）、個人認証カメラ（外光の影響を受けない近赤外光で個人認証するためのカメラ）、あるいは車載カメラ（夜間の視覚補助や遠方の視野確保などのために車に搭載されるカメラ）用のイメージセンサ、さらに医療用の近赤外光検出用のイメージセンサ、および幅広い波長帯域における光検出装置（フォトディテクタ）、アバランシェフォトダイオード等に適用可能である。さらに、光電変換装置１は、太陽電池に適用してもよい。
【００２０】
光電変換装置１は、基板２と、複数の画素セル３と、透明電極層４と、金属電極層６と、複数のパッド７とを含む。
基板２は、たとえば、シリコン（Ｓｉ）からなる。基板２は、たとえば、５ｍｍ〜１０ｍｍ角のサイズを有している。基板２の中央部には受光領域８が形成され、受光領域８を取り囲むように周辺領域９が形成されている、基板２は、たとえば、４００μｍ〜１０００μｍの厚さを有している。また、光電変換装置１を太陽電池に適用する場合には、基板２は、青板ガラス（ＳＬＧ）からなっていてもよい。その場合、基板２は、５０ｃｍ×１００ｃｍ角、２ｍｍ厚のサイズを有していることが好ましい。
【００２１】
複数の画素セル３は、この実施形態では、受光領域８にマトリクス状（行列状）に配列されており、隣り合う画素セル３には境界３１が設定されている。各画素セル３には、下部電極層１０が１つずつ配置されている。そして、マトリクス状の画素セル３を一括して覆うように、透明電極層４が画素セル３上に配置されている。なお、下部電極層１０は、各画素セル３に複数個設けられていてもよい。
【００２２】
金属電極層６は、たとえば、アルミニウム（Ａｌ）からなる。金属電極層６は、周辺領域９において、透明電極層４を取り囲む環状に形成されており、透明電極層４の周縁部４１を覆っている。これにより、金属電極層６は、透明電極層４の周縁部４１に接続されている。
複数のパッド７は、金属電極層６に対して間隔を隔てた領域に互いに間隔をあけて配列されている。この実施形態では、複数のパッド７は、基板２の各辺に沿って直線状に配列されている。複数のパッド７のうちの幾つか（１つであっても、複数であってもよい）は、金属電極層６と一体的に形成されたパッド接続部１１を介して金属電極層６に接続されている。パッド接続部１１は、当該パッド７と金属電極層６との間に跨って形成されている。
【００２３】
次に、光電変換装置１の断面構造を説明する。図２は、図１の切断面II−IIでの断面図である。図３は、光電変換装置１の要部を説明するための断面図である。
光電変換装置１は、基板２上に順に積層された、回路部１２、下部電極層１０、化合物半導体層１３、バッファ層１４、透明電極層４、金属電極層６および表面保護膜１５を含む。
【００２４】
回路部１２は、たとえば、ＣＭＯＳ電界効果トランジスタを含む。図２において、回路部１２には、ＣＭＯＳ電界効果トランジスタの一部を構成する複数のｎチャネルＭＯＳトランジスタを示している。当該ｎチャネルＭＯＳトランジスタは、基板２の表面部に選択的に形成されたソース層１６およびドレイン層１７と、ソース層１６とドレイン層１７の間に配置されたゲート電極１８と、基板２上にゲート電極１８を覆うように形成された層間膜１９と、層間膜１９を貫通するビア電極２０とを含む。ゲート電極１８と基板２との間には、ゲート絶縁膜２１が配置されている。
【００２５】
ビア電極２０のうちの幾つか（１つであっても、複数であってもよい）は、下部電極層１０とゲート電極１８とを接続している。ゲート電極１８に下部電極層１０（アノード）が接続されるので、化合物半導体層１３で検出された光情報（電気信号）は、当該ｎチャネルＭＯＳトランジスタによって増幅される。ビア電極２０の残り（１つであっても、複数であってもよい）は、パッド７とゲート電極１８とを接続している。これにより、金属電極層６は、周辺領域９において回路部１２に電気的に接続されている。なお、図２に示した回路部１２の構成は、一例に過ぎない。たとえば、回路部１２は、ガラス基板上の薄膜上に形成されたＣＭＯＳ構成の薄膜トランジスタであってもよい。
【００２６】
下部電極層１０は、層間膜１９上に、マトリクス状に複数配列されている。各下部電極層１０の厚さは、たとえば１０００Å程度である。また、下部電極層１０は、たとえば、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）またはタングステン（Ｗ）からなる。これらのうち、タングステン（Ｗ）が好ましい。タングステン（Ｗ）は他の材料に比べて反射率が高いので、化合物半導体層１３に入射した光だけでなく、下部電極層１０で反射した光も化合物半導体層１３で検出することができる。また、タングステン（Ｗ）は、ＬＳＩ製造技術を利用して簡単に加工することができるので、下部電極層１０のサイズをコントロールし易い。
【００２７】
化合物半導体層１３は、境界３１によって複数の画素セル３に区画されている。化合物半導体層１３は、０．１μｍ〜２μｍの厚さを有していることが好ましく、具体的には、１．２μｍ程度の厚さを有していることが好ましい。また、光電変換装置１を太陽電池に適用する場合には、化合物半導体層１３は、１．８μｍ程度の厚さを有していることが好ましい。
【００２８】
化合物半導体層１３は、カルコパイライト構造の化合物半導体からなる。カルコパイライト構造の化合物半導体は、黄銅鉱（chalcopyrite）と同じ結晶構造であり、たとえば、組成式I−III−VI２、II−IV−V２で示される。ただし、組成式中のローマ数字は、周期表の族番号を示している。たとえば、ローマ数字のIは、IB族元素であり、IIは、IIB族元素である。組成式中、IB族元素は、たとえば、Ｃｕ、Ａｇ等を含み、IIIB族元素は、たとえば、Ａｌ、Ｇａ、Ｉｎ等を含み、VIB族元素は、たとえば、Ｓ、Ｓｅ、Ｔｅ等を含む。また、IIB族元素は、たとえば、Ｚｎ、Ｃｄ等を含み、IVB族元素は、たとえば、Ｓｉ、Ｇｅ、Ｓｎ等を含み、VB族元素は、たとえば、Ｐ、Ａｓ、Ｓｂ等を含む。とりわけ、カルコパイライト構造の化合物半導体は、I−III−VI2型カルコパイライト構造のものが好ましく、Ｃｕｙ（ＩｎｘＧａ1−ｘ）Ｓｅ２（０≦ｙ≦１、０≦ｘ≦１）で示されるＣＩＧＳ系半導体のものがさらに好ましい。ＣＩＧＳ系半導体は、近紫外帯域（波長範囲：３００ｎｍ〜３８０ｎｍ程度）から可視光帯域（波長範囲：３８０ｎｍ〜７８０ｎｍ程度）を経て近赤外帯域（波長範囲：７８０ｎｍ〜１３００ｎｍ程度）までの光を良好に吸収することができる。
【００２９】
バッファ層１４は、化合物半導体層１３の上面のほぼ全域を覆うように形成されている。化合物半導体層１３は、その周縁部１３１がバッファ層１４で覆われず、バッファ層１４から基板２の表面に沿う横方向に引き出されている。この化合物半導体層１３の周縁部１３１（上面および側面）およびその周囲の層間膜１９の上面を覆うように絶縁膜２２が形成されている。バッファ層１４は、たとえば、１００Å〜１００００Åの厚さを有している。バッファ層１４は、ＣｄＳ、ＺｎＳ、ＺｎＯ、（ＺｎｚＭｇ１−ｚ）Ｏ（０≦ｚ≦１）、ＺｎＳｅまたはＩｎ２Ｓ３からなることが好ましい。
【００３０】
透明電極層４は、バッファ層１４の上面の全域を覆うように形成されている。透明電極層４は、たとえば、１００Å〜１００００Åの厚さを有している。
透明電極層４は、酸化亜鉛（ＺｎＯ）からなることが好ましく、たとえば、この実施形態では、図３に示すように、化合物半導体層１３に近い側から順に、ノンドープのＺｎＯ膜（ｉ−ＺｎＯ膜４２）およびｎ型のＺｎＯ膜（ｎ−ＺｎＯ膜４３）が積層されたものである。たとえば、ｉ−ＺｎＯ膜４２は１５００Å程度の厚さであり、ｎ−ＺｎＯ膜４３は３０００Å程度の厚さであることが好ましい。なお、透明電極層４は、酸化インジウムスズ（ＩＴＯ）であってもよい。
【００３１】
図３に示すように、透明電極層４は、各画素セル３に対応するように物理的に分離されている。これにより、化合物半導体層１３上には、複数の透明電極層４が、画素セル３と同一の配列パターン（この実施形態ではマトリクス状）で配列されている。互いに隣り合う透明電極層４の間には一定幅の溝２３が境界３１に沿って形成されている。具体的には、溝２３は、その側面と各下部電極層１０との間に一定の間隔Ｄ１が空くように、各下部電極層１０を取り囲むように形成されている。これにより、溝２３は、各透明電極層４をその周囲から島状に分離している。また、溝２３は、透明電極層４を厚さ方向に貫通するように形成されている。溝２３の幅Ｗ１（互いに隣り合う透明電極層４の端面（側面）間の幅）は、０．５μｍ〜２μｍであることが好ましい。
【００３２】
そして、この溝２３に電極分離層５が埋め込まれている。この実施形態では、電極分離層５は、その上面が透明電極層４の表面と面一になるように埋め込まれているが、溝２３の深さ方向途中部まで埋め込まれている構成であってもよい。この電極分離層５は、たとえば、ＳｉＯ２またはレジスト（たとえば黒レジスト）からなることが好ましい。なお、電極分離層５として、黒色樹脂等の材料が適用されてもよい。
【００３３】
金属電極層６は、化合物半導体層１３、バッファ層１４および透明電極層４の積層構造に乗り上がって形成され、その頂部が透明電極層４の周縁部４１（上面および側面）を覆っている。なお、金属電極層６と、化合物半導体層１３およびバッファ層１４との間は、絶縁膜２２によって互いに絶縁されている。金属電極層６の下部は、層間膜１９上を基板２の表面に沿う横方向に配置され、パッド接続部１１を介してパッド７に接続されている。
【００３４】
表面保護膜１５は、たとえば、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁材料からなる。表面保護膜１５は、金属電極層６、パッド接続部１１およびパッド７を覆うように形成されている。金属電極層６は、露出しないように表面保護膜１５で完全に覆われている。また、パッド７の一部は、表面保護膜１５に形成された開口から選択的に露出している。
図４Ａ〜図４Ｈは、第１実施形態の光電変換装置の製造工程の一部を工程順に示す図である。
【００３５】
光電変換装置１の製造工程では、まず、ＣＭＯＳ電界効果トランジスタが形成された基板２上に、図４Ａに示すように、層間膜１９が形成され、層間膜１９を貫通してゲート電極１８に達するビア電極２０が形成される。
次に、図４Ｂに示すように、たとえば、スパッタ法によって、タングステン（Ｗ）が層間膜１９上に堆積させられ、その後、当該タングステンをパターニング（エッチング）することによって、複数の下部電極層１０がマトリクス状に形成される。
【００３６】
次に、図４Ｃに示すように、たとえば、ＭＢＥ（Molecular Beam Epitaxy）法によって、複数の下部電極層１０を一括して覆う化合物半導体層１３が層間膜１９上に積層される。
次に、図４Ｄに示すように、たとえば、ＣＢＤ（Chemical Bath Deposition）法によって、バッファ層１４が化合物半導体層１３上に積層される。
【００３７】
次に、たとえば、スパッタ法によって、図４Ｅに示すようにｉ−ＺｎＯ膜４２がバッファ層１４上に積層され、図４Ｆに示すようにｎ−ＺｎＯ膜４３がｉ−ＺｎＯ膜４２上に積層される。これにより、透明電極層４が形成される。
次に、図４Ｇに示すように、エッチングによって、透明電極層４が表面からバッファ層１４に達するまで、境界３１に沿って選択的に除去される。これにより、透明電極層４を複数の画素セル３に対応するように分離する溝２３（たとえば、幅Ｗ１＝０．５μｍ〜２μｍ）が形成される。
【００３８】
次に、図４Ｈに示すように、たとえば、ＣＶＤ法によって、電極分離層５の材料を堆積した後、エッチバックすることによって、溝２３に埋め込まれた電極分離層５が形成される。この後、金属電極層６および表面保護膜１５が形成されることによって、図１〜図３の光電変換装置１が得られる。
以上のように、この実施形態によれば、電極分離層５によって透明電極層４を物理的に分離することによって、バッファ層１４を介して透明電極層４に接する化合物半導体層１３の接触面を、複数の画素セル３一つずつに合わせて複数の領域に分離することができる。これにより、化合物半導体層１３内に設定された画素セル３一つずつに空乏層を独立して広げることができる。つまり、化合物半導体層１３を電気的に画素分離することができる。その結果、クロストークを低減することができる。むろん、化合物半導体層１３を物理的に画素分離しないので、化合物半導体層１３の端面に界面準位（欠陥）が多く発生することを防ぎ、暗電流を低減することができる。よって、この光電変換装置１によれば、暗電流の低減とクロストークの低減を両立することができる。このような効果は図５を参照して実証できる。
【００３９】
図５は、光電変換装置１による暗電流およびクロストークの低減効果を証明するための図である。図５において、「新構造」が光電変換装置１、つまり、透明電極層４を電極分離層５で画素分離した構成である。一方、「従来構造」は、電極分離層５を設けなかった構成である。なお、クロストークは、次式（１）で示されるＭＴＦ（Modulation Transfer Function）値を用いて評価した。
【００４０】
ＭＴＦ＝（Ｉｏｐｅｎ−Ｉｓｈｕｔ）／（Ｉｏｐｅｎ＋Ｉｓｈｕｔ）・・・（１）
式（１）において、Ｉｏｐｅｎは所定のピッチの黒白パターンを読み取ったときの白パターンに対応する出力電流であり、Ｉｓｈｕｔは黒パターンに対応する出力電流である。
図５によって、従来構造では、画素セル３の物理的分離をしないことによる暗電流の低減効果はあるものの、クロストークが多いことがわかった。これに対し、新構造では、暗電流の低減とクロストークの低減を両立できることがわかった。さらに、新構造および従来構造の光電変換装置の撮像画像を検証したところ、従来構造の画像では新構造に比べ、画像のボケが各部で生じていた（図示せず）。
【００４１】
このような構成により、クロストークの出荷管理が容易になる。その結果、製品の工程数の削減、歩留りの向上といった効果を発現することができる。
また、光電変換装置１では、溝２３の幅Ｗ１が０．５μｍ〜２μｍであるため、図４Ｈの工程において、透明電極層４の間（溝２３）に電極分離層５の材料を良好に導入することができる。これにより、溝２３の開口端が電極分離層５に閉塞されて、溝２３がエアギャップ（中空）になることを防止することができる。
【００４２】
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の実施形態では、下部電極層１０が層間膜１９上に形成された構成を示したが、下部電極層１０は、層間膜１９に埋め込まれていてもよい。この場合、図６の光電変換装置６１のように、下部電極層１０は、その上面が層間膜１９の表面と同一平面となるように完全に埋め込まれていてもよいし、その一部が層間膜１９の表面よりも上方に突出していてもよい。
【００４３】
また、前述の実施形態では、図４Ｅ〜図４Ｇに示すように、透明電極層４の材料をバッファ層１４上に堆積した後、選択的にエッチングすることによって溝２３を形成したが、溝２３は、他の方法で形成してもよい。たとえば、リフトオフ法を適用できる。具体的には、図４Ｄの工程でバッファ層１４が形成された後、図７Ａに示すように、バッファ層１４上に、溝２３と同一パターンのマスク２４（たとえば、フォトレジスト）が形成される。そして、このマスク２４の上から、図７Ａに示すようにｉ−ＺｎＯ膜４２がバッファ層１４上に積層され、図７Ｂに示すようにｎ−ＺｎＯ膜４３がｉ−ＺｎＯ膜４３上に積層される。この後、図７Ｃに示すように、マスク２４とともに、マスク２４上のｉ−ＺｎＯ膜４２およびｎ−ＺｎＯ膜４３がリフトオフされることによって、溝２３が形成された透明電極層４が得られる。
【００４４】
また、前述の実施形態では、溝２３は、マトリクス状の画素セル３の境界３１に沿って格子状に形成され、これにより、各透明電極層４を画素セル３の一つずつに対応するように完全に分離していたが、溝２３のパターンはこれに限らない。たとえば、溝２３によって区画される各透明電極層４は、複数の画素セル３に跨って対向していてもよい。このような構成であっても、透明電極層４に接する化合物半導体層１３の接触面を複数の領域に分離できるので、クロストーク低減の効果を十分に発現することができる。
【００４５】
また、たとえば、基板２上には、ＣＭＯＳ電界効果トランジスタの他、キャパシタ、レジスタ等の各種回路素子が形成されていてもよい。また、これらの回路素子によって、ＳＳＩ（Small Scale Integration）、ＭＳＩ（Medium Scale Integration）、ＬＳＩ（Large Scale Integration）、ＶＬＳＩ（Very Large Scale Integration）、ＵＬＳＩ（Ultra-Very Large Scale Integration）等の集積回路を構成していてもよい。
【００４６】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００４７】
１  光電変換装置
２  基板
４  透明電極層
５  電極分離層
１０  下部電極層
１２  回路部
１３  化合物半導体層
１４  バッファ層
１６  ソース層
１７  ドレイン層
１８  ゲート電極
２３  溝
４２  ｉ−ＺｎＯ膜
４３  ｎ−ＺｎＯ膜
６１  光電変換装置
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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