(57)【要約】【課題】電源投入時に誤動作が発生しにくい回路を提供する事。【解決手段】回路１０は、選択回路１０Ｓと、イネイブル回路１０Ｅと、電源線と、選択回路１０Ｓと電源線との間に配置された抵抗素子と、を有する。イネイブル回路１０Ｅはイネイブル線ＥＮＢ−Ｌと第二アンド回路Ｓ−ＡＮＤとを含む。抵抗素子は、電源投入時に第二アンド回路Ｓ−ＡＮＤの入力部を第一電位Ｖ1に規定する様に配置される。電源投入時に、第二アンド回路Ｓ−ＡＮＤの入力部が第一電位Ｖ1に規定されるので、第二アンド回路Ｓ−ＡＮＤを介して正電源と負電源との間に貫通電流が流れ続ける事態を回避できる。又、第一電位Ｖ1を負電源電位ＶＳＳとすれば、イネイブル線ＥＮＢ−Ｌに選択信号が供給されても、その瞬間に過電流が発生する事はない。こうした原理に基づき、電源電位が安定し、回路が誤動作を起こす事態を回避する事ができる。【選択図】図１
2014056630.tif 000002
【特許請求の範囲】
【請求項１】
選択回路と、イネイブル回路と、電源線と、前記選択回路と前記電源線との間に配置された抵抗素子と、を有し、
前記選択回路はシフトレジスター回路と第一アンド回路とを含み、前記イネイブル回路はイネイブル線と第二アンド回路とを含み、
前記シフトレジスター回路はｐ個（ｐは３以上の整数）のＤラッチを含み、
前記Ｄラッチはローカル入力部とローカル出力部とを備え、ｉ段目（ｉは１以上ｐ−１以下の整数）のＤラッチのローカル出力部とｉ＋１段目のＤラッチのローカル入力部とが電気的に接続され、
前記ｉ段目のＤラッチのローカル出力部とｉ＋１段目のＤラッチのローカル出力部とがｉ段目の第一アンド回路の入力部に電気的に接続され、
前記ｉ段目の第一アンド回路の出力部と前記イネイブル線とがｉ段目の第二アンド回路の入力部に電気的に接続され、
前記抵抗素子は、電源投入時に前記ｉ段目の第二アンド回路の入力部を第一電位に規定する事を特徴とする回路。
【請求項２】
前記抵抗素子は、前記Ｄラッチと前記電源線との間に配置される事を特徴とする請求項１に記載の回路。
【請求項３】
前記電源線は、前記第一電位を提供する第一電源線と、第二電位を提供する第二電源線とを含み、
前記抵抗素子は第一抵抗素子を含み、
前記第一抵抗素子の一端は前記ローカル出力部に電気的に接続され、前記第一抵抗素子の他端は前記第一電源線に電気的に接続される事を特徴とする請求項２に記載の回路。
【請求項４】
前記電源線は、前記第一電位を提供する第一電源線と、第二電位を提供する第二電源線とを含み、
前記抵抗素子は第二抵抗素子を含み、
前記Ｄラッチは、少なくともパスゲートと２ｋ個（ｋは１以上の整数）のインバーターとメモリコントロラーとを含み、前記ローカル入力部と前記ローカル出力部との間に前記パスゲートと前記２ｋ個のインバーターとが直列に電気的に接続され、前記パスゲートと前記ローカル出力部との間に前記メモリコントロラーが前記２ｋ個のインバーターと並列に電気的に接続され、
前記２ｋ個のインバーターの各々はインバーター入力電極とインバーター出力電極とを備え、
前記パスゲートはパスゲート入力電極とパスゲート出力電極とを備え、
前記メモリコントロラーはメモリコントロラー第一電極とメモリコントロラー第二電極とを備え、
ｎ番目（ｎは１以上２ｋ−１以下の整数）のインバーターのインバーター出力電極とｎ＋１番目のインバーターのインバーター入力電極とが電気的に接続され、
前記パスゲート入力電極が前記ローカル入力部であり、
１番目のインバーターのインバーター入力電極と前記パスゲート出力電極と前記メモリコントロラー第一電極とが電気的に接続され、
２ｋ番目のインバーターのインバーター出力電極と前記メモリコントロラー第二電極とが電気的に接続され、前記２ｋ番目のインバーターのインバーター出力電極が前記ローカル出力部であり、
前記第二抵抗素子の一端は前記１番目のインバーターのインバーター入力電極に電気的に接続され、前記第二抵抗素子の他端は前記第一電源線に電気的に接続される事を特徴とする請求項２又は３に記載の回路。
【請求項５】
前記電源線は、前記第一電位を提供する第一電源線と、第二電位を提供する第二電源線とを含み、
前記抵抗素子は第三抵抗素子を含み、
前記Ｄラッチは、少なくともパスゲートと２ｋ個（ｋは１以上の整数）のインバーターとメモリコントロラーとを含み、前記ローカル入力部と前記ローカル出力部との間に前記パスゲートと前記２ｋ個のインバーターとが直列に電気的に接続され、前記パスゲートと前記ローカル出力部との間に前記メモリコントロラーが前記２ｋ個のインバーターと並列に電気的に接続され、
前記２ｋ個のインバーターの各々はインバーター入力電極とインバーター出力電極とを備え、
前記パスゲートはパスゲート入力電極とパスゲート出力電極とを備え、
前記メモリコントロラーはメモリコントロラー第一電極とメモリコントロラー第二電極とを備え、
ｎ番目（ｎは１以上２ｋ−１以下の整数）のインバーターのインバーター出力電極とｎ＋１番目のインバーターのインバーター入力電極とが電気的に接続され、
前記パスゲート入力電極が前記ローカル入力部であり、
１番目のインバーターのインバーター入力電極と前記パスゲート出力電極と前記メモリコントロラー第一電極とが電気的に接続され、
２ｋ番目のインバーターのインバーター出力電極と前記メモリコントロラー第二電極とが電気的に接続され、前記２ｋ番目のインバーターのインバーター出力電極が前記ローカル出力部であり、
前記第三抵抗素子の一端は前記２ｋ番目のインバーターのインバーター入力電極に電気的に接続され、前記第三抵抗素子の他端は前記第二電源線に電気的に接続される事を特徴とする請求項２乃至４のいずれか一項に記載の回路。
【請求項６】
前記抵抗素子は第四抵抗素子を含み、
前記第一アンド回路は第一ナンド回路と第一否定回路とを含み、前記第一ナンド回路の入力部が前記第一アンド回路の入力部であり、前記第一ナンド回路の出力部と前記第一否定回路の入力部とが電気的に接続され、前記第一否定回路の出力部が前記第一アンド回路の出力部であり、
前記第四抵抗素子の一端は前記第一ナンド回路の出力部に電気的に接続され、前記第四抵抗素子の他端は前記第二電源線に電気的に接続される事を特徴とする請求項１乃至５のいずれか一項に記載の回路。
【請求項７】
前記抵抗素子は第五抵抗素子を含み、
前記第五抵抗素子の一端は前記第一アンド回路の出力部に電気的に接続され、前記第五抵抗素子の他端は前記第一電源線に電気的に接続される事を特徴とする請求項１乃至６のいずれか一項に記載の回路。
【請求項８】
請求項１乃至７のいずれか一項に記載の回路を備えた事を特徴とする電気光学装置。
【請求項９】
請求項８に記載の電気光学装置を備えた事を特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路、電気光学装置、及び電子機器に関する。
【背景技術】
【０００２】
表示機能が付いた電子機器では、透過型電気光学装置や反射型電気光学装置が使用されている。これらの電気光学装置に光が照射され、電気光学装置により変調された透過光や反射光が表示画像となったり、或いはスクリーンに投影されて投射画像となったりしている。この様な電子機器に使用される電気光学装置としては液晶装置が知られており、これは液晶の誘電異方性と液晶層における光の旋光性とを利用して画像を形成するものである。
【０００３】
液晶装置の一例は特許文献１に記載されている。特許文献１の図１に記載されている回路ブロック図では、画像表示領域に走査線とデータ線とが配置されている。これらの交点に画素が行列状に配置され、各画素に信号を供給する走査線駆動回路とデータ線駆動回路とが画像表示領域の周辺に形成されている。走査線駆動回路にはクロック信号で制御されるシフトレジスター回路が含まれており、複数の走査線から特定の走査線を選択している。走査線駆動回路の一例は特許文献１の図４に記載されている。特許文献１の図４では、隣り合う２つの転送単位回路ＵＢｋからの出力がナンド回路ＮＡＮＤ１０に入力され、ナンド回路ＮＡＮＤ１０の出力とＹ側第３クロック信号ＹＥＮ１の反転信号とがナンド回路ＮＡＮＤ１１に入力され、ナンド回路ＮＡＮＤ１１の出力が走査線に連なる回路構成とされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１６６１３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の液晶装置では、液晶装置の電源投入時に正電源と負電源との間に大きな過電流が発生するという課題があった。正電源と負電源との間に大きな過電流が発生すると、電源電位が揺動するので、液晶装置は誤動作を起こしたり、或いは表示不能になったりする。この課題は電源が小さな電池である携帯型の電子機器で取り分け深刻となっていた。換言すると、従来の回路やこれを用いた電気光学装置では、回路構成が適切でない為に、安定的な画像表示を行い難いという課題があった。
【課題を解決するための手段】
【０００６】
本発明は、前述の課題の少なくとも一部を解決する為になされたものであり、以下の形態又は適用例として実現する事が可能である。
【０００７】
（適用例１）  本適用例に係わる回路は、選択回路と、イネイブル回路と、電源線と、選択回路と電源線との間に配置された抵抗素子と、を有し、選択回路はシフトレジスター回路と第一アンド回路とを含み、イネイブル回路はイネイブル線と第二アンド回路とを含み、シフトレジスター回路はｐ個（ｐは３以上の整数）のＤラッチを含み、Ｄラッチはローカル入力部とローカル出力部とを備え、ｉ段目（ｉは１以上ｐ−１以下の整数）のＤラッチのローカル出力部とｉ＋１段目のＤラッチのローカル入力部とが電気的に接続され、ｉ段目のＤラッチのローカル出力部とｉ＋１段目のＤラッチのローカル出力部とがｉ段目の第一アンド回路の入力部に電気的に接続され、ｉ段目の第一アンド回路の出力部とイネイブル線とがｉ段目の第二アンド回路の入力部に電気的に接続され、抵抗素子は、電源投入時にｉ段目の第二アンド回路の入力部を第一電位に規定する事を特徴とする。
この構成によれば、第二アンド回路の入力部が第一電位に規定されるので、第二アンド回路を介して正電源と負電源との間に貫通電流が流れ続ける事態を回避できる。従って、電源投入時に貫通電流に起因する過電流が発生する事態を回避する事ができる。又、第一電位を負電源電位とすれば、第二アンド回路の出力はイネイブル線に供給される電位に係わらず、負電源電位となるので、イネイブル線に選択信号（正電源電位）が供給されても、その瞬間に過電流が発生する事はない。即ち、イネイブル線に選択信号を入れた際に過電流が発生する事態を回避する事ができる。こうした原理に基づき、電源電位が安定し、回路が誤動作を起こしたり、或いは回路を用いた電気光学装置が表示不能になったりする事態を回避する事ができる。換言すると、電気光学装置で安定的な画像表示を行う事ができる。
【０００８】
（適用例２）  上記適用例に係わる回路において、抵抗素子は、Ｄラッチと電源線との間に配置される事が好ましい。
この構成によれば、電源投入時には第二アンド回路の入力部を第一電位に規定する事ができる。従って、電源投入時やイネイブル線に選択信号を供給した際に、電源間に過電流が発生する事態を回避する事ができる。即ち、電気光学装置で安定的な画像表示を行う事ができる。
【０００９】
（適用例３）  上記適用例に係わる回路において、電源線は、第一電位を提供する第一電源線と、第二電位を提供する第二電源線とを含み、抵抗素子は第一抵抗素子を含み、第一抵抗素子の一端はローカル出力部に電気的に接続され、第一抵抗素子の他端は第一電源線に電気的に接続される事が好ましい。
この構成によれば、電源投入時には第二アンド回路の入力部を第一電位に規定する事ができる。従って、電源投入時に、電源間に過電流が発生する事態を回避する事ができる。又、第一電位を負電源電位とし第二電位を正電源電位とすれば、イネイブル線に選択信号を供給した際に、電源間に過電流が発生する事態を回避する事ができる。即ち、電気光学装置で安定的な画像表示を行う事ができる。
【００１０】
（適用例４）  上記適用例に係わる回路において、電源線は、第一電位を提供する第一電源線と、第二電位を提供する第二電源線とを含み、抵抗素子は第二抵抗素子を含み、Ｄラッチは、少なくともパスゲートと２ｋ個（ｋは１以上の整数）のインバーターとメモリコントロラーとを含み、ローカル入力部とローカル出力部との間にパスゲートと２ｋ個のインバーターとが直列に電気的に接続され、パスゲートとローカル出力部との間にメモリコントロラーが２ｋ個のインバーターと並列に電気的に接続され、２ｋ個のインバーターの各々はインバーター入力電極とインバーター出力電極とを備え、パスゲートはパスゲート入力電極とパスゲート出力電極とを備え、メモリコントロラーはメモリコントロラー第一電極とメモリコントロラー第二電極とを備え、ｎ番目（ｎは１以上２ｋ−１以下の整数）のインバーターのインバーター出力電極とｎ＋１番目のインバーターのインバーター入力電極とが電気的に接続され、パスゲート入力電極がローカル入力部であり、１番目のインバーターのインバーター入力電極とパスゲート出力電極とメモリコントロラー第一電極とが電気的に接続され、２ｋ番目のインバーターのインバーター出力電極とメモリコントロラー第二電極とが電気的に接続され、２ｋ番目のインバーターのインバーター出力電極がローカル出力部であり、第二抵抗素子の一端は１番目のインバーターのインバーター入力電極に電気的に接続され、第二抵抗素子の他端は第一電源線に電気的に接続される事が好ましい。
この構成によれば、電源投入時には第二アンド回路の入力部を第一電位に規定する事ができる。従って、電源投入時に、電源間に過電流が発生する事態を回避する事ができる。又、第一電位を負電源電位とし第二電位を正電源電位とすれば、イネイブル線に選択信号を供給した際に、電源間に過電流が発生する事態を回避する事ができる。即ち、電気光学装置で安定的な画像表示を行う事ができる。
【００１１】
（適用例５）  上記適用例に係わる回路において、電源線は、第一電位を提供する第一電源線と、第二電位を提供する第二電源線とを含み、抵抗素子は第三抵抗素子を含み、Ｄラッチは、少なくともパスゲートと２ｋ個（ｋは１以上の整数）のインバーターとメモリコントロラーとを含み、ローカル入力部とローカル出力部との間にパスゲートと２ｋ個のインバーターとが直列に電気的に接続され、パスゲートとローカル出力部との間にメモリコントロラーが２ｋ個のインバーターと並列に電気的に接続され、２ｋ個のインバーターの各々はインバーター入力電極とインバーター出力電極とを備え、パスゲートはパスゲート入力電極とパスゲート出力電極とを備え、メモリコントロラーはメモリコントロラー第一電極とメモリコントロラー第二電極とを備え、ｎ番目（ｎは１以上２ｋ−１以下の整数）のインバーターのインバーター出力電極とｎ＋１番目のインバーターのインバーター入力電極とが電気的に接続され、パスゲート入力電極がローカル入力部であり、１番目のインバーターのインバーター入力電極とパスゲート出力電極とメモリコントロラー第一電極とが電気的に接続され、２ｋ番目のインバーターのインバーター出力電極とメモリコントロラー第二電極とが電気的に接続され、２ｋ番目のインバーターのインバーター出力電極がローカル出力部であり、第三抵抗素子の一端は２ｋ番目のインバーターのインバーター入力電極に電気的に接続され、第三抵抗素子の他端は第二電源線に電気的に接続される事が好ましい。
この構成によれば、電源投入時には第二アンド回路の入力部を第一電位に規定する事ができる。従って、電源投入時に、電源間に過電流が発生する事態を回避する事ができる。又、第一電位を負電源電位とし第二電位を正電源電位とすれば、イネイブル線に選択信号を供給した際に、電源間に過電流が発生する事態を回避する事ができる。即ち、電気光学装置で安定的な画像表示を行う事ができる。
【００１２】
（適用例６）  上記適用例に係わる回路において、抵抗素子は第四抵抗素子を含み、第一アンド回路は第一ナンド回路と第一否定回路とを含み、第一ナンド回路の入力部が第一アンド回路の入力部であり、第一ナンド回路の出力部と第一否定回路の入力部とが電気的に接続され、第一否定回路の出力部が第一アンド回路の出力部であり、第四抵抗素子の一端は第一ナンド回路の出力部に電気的に接続され、第四抵抗素子の他端は第二電源線に電気的に接続される事が好ましい。
この構成によれば、電源投入時には第二アンド回路の入力部を第一電位に規定する事ができる。従って、電源投入時に、電源間に過電流が発生する事態を回避する事ができる。又、第一電位を負電源電位とし第二電位を正電源電位とすれば、イネイブル線に選択信号を供給した際に、電源間に過電流が発生する事態を回避する事ができる。即ち、電気光学装置で安定的な画像表示を行う事ができる。
【００１３】
（適用例７）  上記適用例に係わる回路において、抵抗素子は第五抵抗素子を含み、第五抵抗素子の一端は第一アンド回路の出力部に電気的に接続され、第五抵抗素子の他端は第一電源線に電気的に接続される事が好ましい。
この構成によれば、電源投入時には第二アンド回路の入力部を第一電位に規定する事ができる。従って、電源投入時に、電源間に過電流が発生する事態を回避する事ができる。又、第一電位を負電源電位とし第二電位を正電源電位とすれば、イネイブル線に選択信号を供給した際に、電源間に過電流が発生する事態を回避する事ができる。即ち、電気光学装置で安定的な画像表示を行う事ができる。
【００１４】
（適用例８）  上記適用例のいずれか一項に記載の回路を備えた事を特徴とする電気光学装置。
この構成によれば、電源投入時やイネイブル線に選択信号を供給した際に、電気光学装置の電源間に過電流が発生する事態を回避する事ができる。従って、過電流に基づく電気光学装置の誤動作や動作不良を回避する事ができる。即ち、電気光学装置で安定的な画像表示を行う事ができる。
【００１５】
（適用例９）  上記適用例に記載の電気光学装置を備えた事を特徴とする電子機器。
この構成によれば、電源投入時やイネイブル線に選択信号を供給した際に、電気光学装置の電源間に過電流が発生する事態を回避する事ができる。従って、過電流に基づく電気光学装置の誤動作や動作不良を回避する事ができる。即ち、電気光学装置を備えた電子機器で安定的な画像表示を行う事ができる。
【図面の簡単な説明】
【００１６】
【図１】実施形態１に係わる回路を説明した回路構成図。
【図２】実施形態１に係わる回路に電源を投入した際のタイミングチャート図。
【図３】第二アンド回路の動作状態を説明する図。
【図４】実施形態１に係わる液晶装置の回路ブロック構成を示す模式平面図。
【図５】液晶装置の模式断面図。
【図６】液晶装置の電気的な構成を示す等価回路図。
【図７】液晶装置を備えた電子機器の構成を示す斜視図。
【図８】実施形態２に係わる回路を説明した回路構成図。
【図９】実施形態３に係わる回路を説明した回路構成図。
【図１０】実施形態４に係わる回路を説明した回路構成図。
【図１１】実施形態５に係わる回路を説明した回路構成図。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について、図面を参照して説明する。尚、以下の各図においては、各層や各部材を認識可能な程度の大きさにするため、各層や各部材の尺度を実際とは異ならせしめている。
【００１８】
（実施形態１）
「回路構成」
図１は、実施形態１に係わる回路を説明した回路構成図である。先ず、実施形態１に係わる回路を、図１を参照して説明する。
【００１９】
図１に示す様に、本実施形態に係わる回路１０は、選択回路１０Ｓと、イネイブル回路１０Ｅと、不図示の電源線と、抵抗素子（図１では第一抵抗素子Ｒ１）と、を有している。選択回路１０Ｓはシフトレジスター回路ＳＲと第一アンド回路群Ｆ−ＡＮＤＧとを含み、イネイブル回路１０Ｅはイネイブル線ＥＮＢ−Ｌと第二アンド回路群Ｓ−ＡＮＤＧとを含んでいる。電源線は、第一電位Ｖ1を提供する第一電源線と、第二電位Ｖ2を提供する第二電源線とを含む。本実施形態では、第一電位Ｖ1が負電源電位ＶＳＳであり、第二電位Ｖ2は負電源電位ＶＳＳよりも電位が高い正電源電位ＶＤＤである。
【００２０】
シフトレジスター回路ＳＲは直列に配置されたｐ個（ｐは３以上の整数）のＤラッチを含んでいる。Ｄラッチとは、記憶素子をクロック信号ＣＬや反転クロック信号ＣＬＢにて制御可能とした回路素子であり、各Ｄラッチはローカル入力部Ｌ−ｉｎとローカル出力部Ｌ−ｏｕｔとを備える。シフトレジスター回路ＳＲで、ｉ段目（ｉは１以上ｐ−１以下の整数）のＤラッチＤＬｉとｉ＋１段目のＤラッチＤＬｉ＋１とからの２つのローカル出力部Ｌ−ｏｕｔは、ｉ段目の第一アンド回路Ｆ−ＡＮＤｉの入力部に電気的に接続され、ｉ段目の第一アンド回路Ｆ−ＡＮＤｉの出力部とイネイブル線ＥＮＢ−Ｌとがｉ段目の第二アンド回路Ｓ−ＡＮＤｉの入力部に電気的に接続されている。例えば、１段目のＤラッチＤＬ１と２段目のＤラッチＤＬ２とからの２つのローカル出力部Ｌ−ｏｕｔは、１段目の第一アンド回路Ｆ−ＡＮＤ１の入力部に電気的に接続され、１段目の第一アンド回路Ｆ−ＡＮＤ１の出力部とイネイブル線ＥＮＢ−Ｌとが１段目の第二アンド回路Ｓ−ＡＮＤ１の入力部に電気的に接続されている。従って、シフトレジスター回路ＳＲにはｐ個のローカル出力部が設けられ、第一アンド回路群Ｆ−ＡＮＤＧの出力部はｐ−１個となる。選択回路１０Ｓはこれらｐ−１個の第一アンド回路Ｆ−ＡＮＤの出力部に選択信号又は非選択信号を出力する。シフトレジスター回路ＳＲに導入するデータ（後述する順方向データＤｔや逆方向データＲＤｔ）の信号形状に応じて、選択回路１０Ｓはこれらｐ−１個の第一アンド回路Ｆ−ＡＮＤの出力部のゼロ個、又は１個、又は複数個に選択信号を出力する事ができる。イネイブル回路１０Ｅは選択回路１０Ｓが第一アンド回路Ｆ−ＡＮＤの出力部に出力した選択信号を有効にするか否かを定める。
【００２１】
第一アンド回路群Ｆ−ＡＮＤＧはｐ−１個の第一アンド回路Ｆ−ＡＮＤを含み、各第一アンド回路Ｆ−ＡＮＤは第一ナンド回路Ｆ−ＮＡＮＤと第一否定回路Ｆ−ＮＯＴとを含み、第一ナンド回路Ｆ−ＮＡＮＤの入力部が第一アンド回路Ｆ−ＡＮＤの入力部であり、第一ナンド回路Ｆ−ＮＡＮＤの出力部と第一否定回路Ｆ−ＮＯＴの入力部とが電気的に接続され、第一否定回路Ｆ−ＮＯＴの出力部が第一アンド回路Ｆ−ＡＮＤの出力部である。第一アンド回路Ｆ−ＡＮＤは隣り合う二つのＤラッチからの出力の論理積を取る。
【００２２】
第二アンド回路群Ｓ−ＡＮＤＧはｐ−１個の第二アンド回路Ｓ−ＡＮＤを含み、各第二アンド回路Ｓ−ＡＮＤは第二ナンド回路Ｓ−ＮＡＮＤと第二否定回路Ｓ−ＮＯＴとを含み、第二ナンド回路Ｓ−ＮＡＮＤの入力部が第二アンド回路Ｓ−ＡＮＤの入力部であり、第二ナンド回路Ｓ−ＮＡＮＤの出力部と第二否定回路Ｓ−ＮＯＴの入力部とが電気的に接続され、第二否定回路Ｓ−ＮＯＴの出力部が第二アンド回路Ｓ−ＡＮＤの出力部である。第二アンド回路Ｓ−ＡＮＤはイネイブル回路１０Ｅをなし、選択回路１０Ｓから出力された信号をイネイブル回路１０Ｅから出力するか否かを定める。具体的には、ｉ段目の第一アンド回路Ｆ−ＡＮＤｉから高電位Ｈの信号が出力され、かつイネイブル線ＥＮＢ−Ｌに高電位Ｈの信号が印加された際に、ｉ段目の第二アンド回路Ｓ−ＡＮＤｉは高電位Ｈの信号を出力する。
【００２３】
シフトレジスター回路ＳＲを構成するｐ個のＤラッチは直列に電気的に接続されており、ｐ個のＤラッチの奇数段は第一種Ｄラッチであり、ｐ個のＤラッチの偶数段は第二種Ｄラッチである。図１では、１段目のＤラッチＤＬ１と３段目のＤラッチＤＬ３とが第一種Ｄラッチであり、２段目のＤラッチＤＬ２が第二種Ｄラッチである。第一種Ｄラッチとは、具体的には、供給されるクロック信号ＣＬが高電位Ｈで反転クロック信号ＣＬＢが低電位Ｌの期間には、ローカル入力部Ｌ−ｉｎのデータをそのままローカル出力部Ｌ−ｏｕｔに出力し、クロック信号ＣＬが低電位Ｌで反転クロック信号ＣＬＢが高電位Ｈの期間には、クロック信号ＣＬや反転クロック信号ＣＬＢが変わる直前のローカル入力部Ｌ−ｉｎのデータを保持してローカル出力部Ｌ−ｏｕｔに出力する回路素子である。同様に、第二種Ｄラッチとは、供給されるクロック信号ＣＬが低電位Ｌで反転クロック信号ＣＬＢが高電位Ｈの期間には、ローカル入力部Ｌ−ｉｎのデータをそのままローカル出力部Ｌ−ｏｕｔに出力し、クロック信号ＣＬが高電位Ｈで反転クロック信号ＣＬＢが低電位Ｌの期間には、クロック信号ＣＬや反転クロック信号ＣＬＢが変わる直前のローカル入力部Ｌ−ｉｎのデータを保持してローカル出力部Ｌ−ｏｕｔに出力する回路素子である。
【００２４】
図１に示すシフトレジスター回路ＳＲはデータを双方向に転送可能な双方向シフトレジスターである。即ち、データのダウンシフトとアップシフトとの両者をシフトレジスター回路ＳＲは実行する事ができる。データのダウンシフトとは、順方向データＤｔを１段目のＤラッチＤＬ１に入力し、１段目のＤラッチＤＬ１から２段目のＤラッチＤＬ２、３段目のＤラッチＤＬ３と順次転送して行き、最後にｐ段目のＤラッチＤＬｐに転送する回路動作である。反対に、データのアップシフトとは、逆方向データＲＤｔをｐ段目のＤラッチＤＬｐに入力し、ｐ段目のＤラッチＤＬｐからｐ−１段目のＤラッチＤＬｐ−１、ｐ−２段目のＤラッチＤＬｐ−２と順次転送して行き、最後に１段目のＤラッチＤＬ１に転送する回路動作である。
【００２５】
双方向シフトレジスターとする為に、ｊ段目（ｊは１以上ｐ以下の整数）のＤラッチＤＬｊのローカル入力部Ｌ−ｉｎにはｊ段目の方向制御トランジスターＤＴｒｊが電気的に接続され、ｊ段目（ｊは１以上ｐ以下の整数）のＤラッチＤＬｊのローカル出力部Ｌ−ｏｕｔにはｊ段目の逆方向制御トランジスターＲＴｒｊが電気的に接続されている。例えば、１段目のＤラッチＤＬ１のローカル入力部Ｌ−ｉｎには１段目の方向制御トランジスターＤＴｒ１が電気的に接続され、１段目のＤラッチＤＬ１のローカル出力部Ｌ−ｏｕｔには１段目の逆方向制御トランジスターＲＴｒ１が電気的に接続されている。更に、ｑ段目（ｑは２以上ｐ−１以下の整数）のＤラッチＤＬｑのローカル出力部Ｌ−ｏｕｔは、ｑ＋１段目のＤラッチＤＬｑ＋１のローカル入力部Ｌ−ｉｎに、ｑ＋１段目の方向制御トランジスターＤＴｒｑ＋１を介して電気的に接続されていると共に、ｑ−１段目のＤラッチＤＬｑ−１のローカル入力部Ｌ−ｉｎに、ｑ段目の逆方向制御トランジスターＲＴｒｑを介して電気的に接続されている。例えば、２段目のＤラッチＤＬ２のローカル出力部Ｌ−ｏｕｔは３段目のＤラッチＤＬ３のローカル入力部Ｌ−ｉｎに、３段目の方向制御トランジスターＤＴｒ３を介して電気的に接続されていると共に、１段目のＤラッチＤＬ１のローカル入力部Ｌ−ｉｎに、２段目の逆方向制御トランジスターＲＴｒ２を介して電気的に接続されている。又、１段目のＤラッチＤＬ１のローカル入力部Ｌ−ｉｎは、ダウンシフトの際にシフトレジスター回路ＳＲへ入力される順方向データＤｔの入力部となり、ｐ段目のＤラッチＤＬｐのローカル出力部Ｌ−ｏｕｔは、ダウンシフトの際のシフトレジスター回路ＳＲからの順方向データＤｔの最終出力部となる。同様に、ｐ段目のＤラッチＤＬｐのローカル入力部Ｌ−ｉｎは、アップシフトの際にシフトレジスター回路ＳＲへ入力される逆方向データＲＤｔの入力部となり、１段目のＤラッチＤＬ１のローカル出力部Ｌ−ｏｕｔは、アップシフトの際のシフトレジスター回路ＳＲからの逆方向データＲＤｔの最終出力部となる。ダウンシフトの際には、方向制御トランジスターＤＴｒは導通状態（オン状態）とされ、逆方向制御トランジスターＲＴｒは非導通状態（オフ状態）とされる。同様に、アップシフトの際には、逆方向制御トランジスターＲＴｒが導通状態（オン状態）とされ、方向制御トランジスターＤＴｒは非導通状態（オフ状態）とされる。この様に、方向制御トランジスターＤＴｒと逆方向制御トランジスターＲＴｒとは相補的な動作を行う。本実施形態では、方向制御トランジスターＤＴｒと逆方向制御トランジスターＲＴｒとを、同一導電型トランジスター（図１では、Ｎ型トランジスター）で形成し、図２に示す様に、方向制御トランジスターＤＴｒのゲート電極に入力される方向制御信号ＤＩＲと、逆方向制御トランジスターＲＴｒのゲート電極に入力される逆方向制御信号ＤＩＲＢと、は互いに相補的である。即ち、方向制御信号ＤＩＲが高電位Ｈであれば、逆方向制御信号ＤＩＲＢは低電位Ｌであり、方向制御信号ＤＩＲが低電位Ｌであれば、逆方向制御信号ＤＩＲＢは高電位Ｈである。尚、以下ではダウンシフトを例として回路１０を説明するが、アップシフトも同様である。
【００２６】
ｐ個のＤラッチの各々は、少なくともパスゲートＰＧと２ｋ個（ｋは１以上の整数）のインバーターとメモリコントロラーＭＣとを含んでおり、各インバーターはインバーター入力電極とインバーター出力電極とを備えている。ｒ番目（ｒは１以上２ｋ−１以下の整数）のインバーターのインバーター出力電極はｒ＋１番目のインバーターのインバーター入力電極に電気的に接続されている。パスゲートＰＧとメモリコントロラーＭＣとはトランジスターからなる。本実施形態ではｋ＝１で、１番目のインバーターＩＶ１と２番目のインバーターＩＶ２とがＤラッチに含まれている。パスゲートＰＧと２ｋ個のインバーターとは、ローカル入力部Ｌ−ｉｎとローカル出力部Ｌ−ｏｕｔとの間で直列に電気的に接続されている。即ち、パスゲートＰＧのソースドレイン領域の一方がローカル入力部Ｌ−ｉｎであり、パスゲートＰＧのソースドレイン領域の他方と１番目のインバーターＩＶ１のインバーター入力電極とが電気的に接続され、１番目のインバーターＩＶ１のインバーター出力電極と２番目のインバーターＩＶ２のインバーター入力電極とが電気的に接続され、２番目のインバーターＩＶ２のインバーター出力電極がローカル出力部Ｌ−ｏｕｔである。本実施形態ではｋ＝２であるので、こうした簡単な構成だが、一般には２ｋ個のインバーターはこの様に直列に電気的に接続され、２ｋ番目のインバーター出力電極がローカル出力部Ｌ−ｏｕｔとなる。
【００２７】
Ｄラッチ内で、メモリコントロラーＭＣのソースドレイン領域の一方と１番目のインバーターＩＶ１のインバーター入力電極とパスゲートＰＧのソースドレイン領域の他方とが電気的に接続され、メモリコントロラーＭＣのソースドレイン領域の他方と２ｋ番目のインバーターのインバーター出力電極とが電気的に接続されている。その結果、メモリコントロラーＭＣのソースドレイン領域の他方がローカル出力部Ｌ−ｏｕｔとなり、パスゲートＰＧとローカル出力部Ｌ−ｏｕｔとの間でメモリコントロラーＭＣが２ｋ個のインバーターと並列に電気的に接続されている事になる。
【００２８】
パスゲートＰＧの制御電極はゲート電極であり、メモリコントロラーＭＣの制御電極もゲート電極である。第一種ＤラッチのパスゲートＰＧの制御電極と第二種ＤラッチのメモリコントロラーＭＣの制御電極とは、不図示のクロック線に電気的に接続され、クロック線に供給されるクロック信号ＣＬにて第一種ＤラッチのパスゲートＰＧも第二種ＤラッチのメモリコントロラーＭＣも動作が制御される事になる。同様に、第二種ＤラッチのパスゲートＰＧの制御電極と第一種ＤラッチのメモリコントロラーＭＣの制御電極とは、不図示の反転クロック線に電気的に接続され、反転クロック線に供給される反転クロック信号ＣＬＢにて第二種ＤラッチのパスゲートＰＧも第一種ＤラッチのメモリコントロラーＭＣも動作が制御される事になる。
【００２９】
パスゲートＰＧは、クロック信号ＣＬや反転クロック信号ＣＬＢに応じて、ローカル入力部Ｌ−ｉｎに入力されたデータを通過又は遮断する。一方、メモリコントロラーＭＣは、クロック信号ＣＬや反転クロック信号ＣＬＢに応じて、２ｋ個のインバーターをバッファー回路又は記憶回路として機能させる。クロック信号ＣＬや反転クロック信号ＣＬＢは、図２に示す様に、高電位Ｈの期間と低電位Ｌの期間とで一周期をなし、この周期が繰り返される信号である。クロック信号ＣＬと反転クロック信号ＣＬＢとは互いに相補的で、位相が１８０°ずれている。即ち、クロック信号ＣＬが高電位Ｈの期間に反転クロック信号ＣＬＢは低電位Ｌであり、クロック信号ＣＬが低電位Ｌの期間に反転クロック信号ＣＬＢは高電位Ｈである。パスゲートＰＧもメモリコントロラーＭＣも同一導電型トランジスター（図１では、Ｎ型トランジスター）で形成される。
【００３０】
前述の如く、ｐ個のＤラッチの奇数段は第一種Ｄラッチであり、偶数段は第二種Ｄラッチであるが、第一種Ｄラッチにおいても、第二種Ｄラッチにおいても、パスゲートＰＧがデータを通過させている際に、メモリコントロラーＭＣは、２ｋ個のインバーターをバッファー回路として機能させており、パスゲートＰＧがデータを遮断している際に、メモリコントロラーＭＣは、２ｋ個のインバーターを記憶回路として機能させている。
【００３１】
更に、上述の構成の結果、第一種ＤラッチのパスゲートＰＧと第二種ＤラッチのパスゲートＰＧとは互いに相補的な動作をし、第一種ＤラッチのメモリコントロラーＭＣと第二種ＤラッチのメモリコントロラーＭＣとは互いに相補的な動作をする。パスゲートＰＧが互いに相補的とは、第一種ＤラッチのパスゲートＰＧが第一種Ｄラッチのローカル入力部Ｌ−ｉｎに入力されたデータを通過させている際に、第二種ＤラッチのパスゲートＰＧは第二種Ｄラッチのローカル入力部Ｌ−ｉｎに入力されたデータを遮断しており、第一種ＤラッチのパスゲートＰＧが第一種Ｄラッチのローカル入力部Ｌ−ｉｎに入力されたデータを遮断している際に、第二種ＤラッチのパスゲートＰＧは第二種Ｄラッチのローカル入力部Ｌ−ｉｎに入力されたデータを通過させている、との意味である。又、メモリコントロラーＭＣが互いに相補的とは、第一種ＤラッチのメモリコントロラーＭＣが第一種Ｄラッチの２ｋ個のインバーターをバッファー回路として機能させている際に、第二種ＤラッチのメモリコントロラーＭＣは第二種Ｄラッチの２ｋ個のインバーターを記憶回路として機能させており、第一種ＤラッチのメモリコントロラーＭＣが第一種Ｄラッチの２ｋ個のインバーターを記憶回路として機能させている際に、第二種ＤラッチのメモリコントロラーＭＣは第二種Ｄラッチの２ｋ個のインバーターをバッファー回路として機能させている、との意味である。こうした結果、第一種Ｄラッチと第二種Ｄラッチとは互いに相補的となる。具体的には、クロック信号ＣＬが高電位Ｈの際に、第一種Ｄラッチは、第一種Ｄラッチのローカル入力部Ｌ−ｉｎのデータを第一種Ｄラッチのローカル出力部Ｌ−ｏｕｔに転送しており、第二種Ｄラッチは、第二種Ｄラッチのローカル入力部Ｌ−ｉｎに半周期前に入力されたデータを保持して第二種Ｄラッチのローカル出力部Ｌ−ｏｕｔに出力している。同様に、クロック信号ＣＬの低電位Ｌの際に、第一種Ｄラッチが、第一種Ｄラッチのローカル入力部Ｌ−ｉｎに半周期前に入力されたデータを保持して第一種Ｄラッチのローカル出力部Ｌ−ｏｕｔに出力している期間に、第二種Ｄラッチは、第二種Ｄラッチのローカル入力部Ｌ−ｉｎのデータを第二種Ｄラッチのローカル出力部Ｌ−ｏｕｔに転送している。この様に、相補性のクロック信号ＣＬと反転クロック信号ＣＬＢとが、第一種Ｄラッチと第二種Ｄラッチとを相補的に機能させるので、シフトレジスター回路ＳＲは正しく動作させられる。
【００３２】
抵抗素子は、電源投入時にｉ段目の第二アンド回路Ｓ−ＡＮＤｉの入力部を第一電位Ｖ1に規定する様に選択回路１０Ｓと電源線との間に配置される。言い換えると、ｉ段目の第一アンド回路Ｆ−ＡＮＤｉの出力部が第一電位Ｖ1に規定される様に選択回路１０Ｓと電源線との間に配置される。本実施形態では、抵抗素子（第一抵抗素子Ｒ１）は、Ｄラッチと電源線との間に配置されており、より具体的には、第一抵抗素子Ｒ１の一端は各Ｄラッチのローカル出力部に電気的に接続され、第一抵抗素子Ｒ１の他端は第一電源線に電気的に接続されている。この結果、電源を投入した後で、クロック信号ＣＬや反転クロック信号ＣＬＢが供給されていないスタンバイ状態（図２のｔ1からｔ2迄の期間）では、抵抗素子が設けられた総てのＤラッチのローカル出力部は第一電位Ｖ1に規定される。本実施形態では、ｐ個のＤラッチＤＬｊ（ｊは１以上ｐ以下の整数）の総てに抵抗素子が設けられているので、各ＤラッチＤＬｊからのローカル出力は総て第一電位Ｖ1となり、その結果、総ての第一アンド回路Ｆ−ＡＮＤの出力も第一電位Ｖ1に規定される。こうして、総ての第二アンド回路Ｓ−ＡＮＤの入力部の一方が第一電位Ｖ1に規定されるので、第二アンド回路Ｓ−ＡＮＤを介して正電源と負電源との間に貫通電流が流れ続ける事態を回避できる。従って、電源投入時に貫通電流に起因する過電流が発生する事態を回避する事ができる。
【００３３】
本実施形態では、第一電位Ｖ1は負電源電位ＶＳＳである。従って、図１の回路構成の場合、第二アンド回路Ｓ−ＡＮＤの入力部の一方は負電源電位ＶＳＳに規定される。この結果、第二アンド回路Ｓ−ＡＮＤの出力は、イネイブル線ＥＮＢ−Ｌ（第二アンド回路Ｓ−ＡＮＤの入力部の他方）に供給される電位に係わらず、負電源電位ＶＳＳとなるので、イネイブル線ＥＮＢ−Ｌに選択信号（正電源電位ＶＤＤ）が供給されても、その瞬間に過電流が発生する事はない。即ち、イネイブル線ＥＮＢ−Ｌに選択信号を入れた際に過電流が発生する事態を回避する事ができる。これらの原理に関しては、後述する。
【００３４】
尚、端子１と端子２とが電気的に接続されているとは、端子１と端子２とが配線により直に接続されている場合の他に、抵抗素子やスイッチング素子を介して接続されている場合を含む。即ち、端子１での電位と端子２での電位とが多少異なっていても、回路上で同じ意味を持たせる場合、端子１と端子２とは電気的に接続されている事になる。例えば、図１で第一種Ｄラッチのローカル入力部Ｌ−ｉｎと１番目のインバーターＩＶ１のインバーター入力電極とは電気的に接続されている。実際にはローカル入力部Ｌ−ｉｎと１番目のインバーターＩＶ１のインバーター入力電極との間にはパスゲートＰＧが介在するが、パスゲートＰＧがオン状態とされた場合に、１番目のインバーターＩＶ１のインバーター入力電極の電位はローカル入力部Ｌ−ｉｎの電位にほぼ等しくされるとの回路上の意味からして、第一種Ｄラッチのローカル入力部Ｌ−ｉｎと１番目のインバーターＩＶ１のインバーター入力電極とは電気的に接続されている、と言える。
【００３５】
「原理」
図２は、実施形態１に係わる回路に電源を投入した際のタイミングチャートを説明する図である。又、図３は第二アンド回路の動作状態を説明する図である。次に、図２乃至図３を参照して、本願の原理と効果とを説明する。
【００３６】
図２は回路１０に電源を投入した際のタイミングチャートを説明した図で、横軸は時間を表し、縦軸は各信号の電位を表している。電源が入れられる瞬間をｔ＝ｔ0としている。電源が入れられる以前は（ｔ＜ｔ0では）、正電源は高インピーダンス状態の中間電位（高電位Ｈと低電位Ｌとの中間で不定な電位）に有るか、或いは低電位Ｌに有る。低電位Ｌの一例は接地電位である。回路１０には正電源と負電源との間に多くのインバーターが形成されているので、前回、電源が切られてから、今回、電源が投入されるｔ0迄の時間が極短い場合以外の多くの場合では、ｔ＜ｔ0に正電源電位ＶＤＤは低電位Ｌにある。これに応じて、ｔ＜ｔ0では、総ての信号は低電位Ｌとなっている。
【００３７】
時刻ｔ＝ｔ0で電源が投入されると（例えば、正電源と電池等が接続されると）、正電源電位ＶＤＤは高電位Ｈへと上昇して行き、時刻ｔ＝ｔ1迄に安定する。反転クロック信号ＣＬＢや逆方向制御信号ＤＩＲＢは、正電源電位ＶＤＤを用いてインバーターでクロック信号ＣＬや方向制御信号ＤＩＲから生成されるので、正電源電位ＶＤＤの上昇に応じて、高電位Ｈへと上昇して行き、時刻ｔ＝ｔ1までに安定する。要するに、時刻ｔ＝ｔ0から時刻ｔ＝ｔ1迄の期間内に、正電源電位ＶＤＤや反転クロック信号ＣＬＢ、逆方向制御信号ＤＩＲＢ等は正しい電位に安定する。
【００３８】
時刻ｔ＝ｔ2から回路１０は動作を開始する。時刻ｔ＝ｔ1から時刻ｔ＝ｔ2迄の期間（ｔ1＜ｔ＜ｔ2）はスタンバイ期間で、この期間内に電子機器や電気光学装置に含まれる多くの電子回路や半導体回路、電子素子等で動作準備が完了する。これら総ての動作準備が完了した後に（即ち時刻ｔ＝ｔ2に）、クロック信号ＣＬ等が回路１０に供給され、回路１０はその動作を開始する。イネイブル信号ＥＮＢは、クロック信号ＣＬや反転クロック信号ＣＬＢが低電位Ｌから高電位Ｈへと変化する遷移期間や、高電位Ｈから低電位Ｌへと変化する遷移期間に、低電位Ｌとなり、第二アンド回路Ｓ−ＡＮＤの出力が互いに干渉しない様にしている。従って、イネイブル信号ＥＮＢが最初に高電位Ｈとなる時刻はｔ2に僅かに遅れて、ｔ＝ｔ3となる。
【００３９】
従来の回路（例えば、特許文献１の図４に記載の回路）で、上述の様に電源投入した場合、正電源と負電源との間に過電流が発生する事が有った。これに対して、本実施形態の回路１０では過電流は殆ど発生しない。実際に、本願発明人が調査した多くの回路１０では、電源投入時に過電流が発生する不良は、一つも現れなかった。次に、この本願の効果をもたらす原理を、図１乃至図３を用いて説明する。尚、これから説明する原理には二つの可能性が考えられるので、それぞれについて説明する。
【００４０】
従来の回路と本実施形態の回路１０との相違点の一つは、抵抗素子（図１では第一抵抗素子Ｒ１）の有無である。図３は時刻ｔ＝ｔ3直後における第二アンド回路Ｓ−ＡＮＤを説明しており、（ａ）は従来の回路で生じ得る状態で、（ｂ）は本実施形態の回路１０の状態である。
【００４１】
まず、第一の可能性を説明する。時刻ｔ＝ｔ1で正電源電位ＶＤＤが高電位Ｈに安定するが、従来の回路では、シフトレジスター内での電位は定まっていなかった。例えば、１番目のインバーターＩＶ１の入力電極や出力電極の電位は、高電位Ｈと低電位Ｌとの中間の不定な電位（不定電位と称する）となり得た。この場合、第一アンド回路Ｆ−ＡＮＤの出力も不定電位ＶM1になり得る。この状態で、時刻ｔ＝ｔ3を迎えて、イネイブル信号ＥＮＢが高電位Ｈとなると、図３（ａ）に示す様に、従来の回路では、第二ナンド回路Ｓ−ＮＡＮＤの一方の入力端子Ｓ−ＡＮＤ−ｉｎ１（第一アンド回路Ｆ−ＡＮＤの出力）は、不定電位ＶM1となり、第二ナンド回路Ｓ−ＮＡＮＤの他方の入力端子Ｓ−ＡＮＤ−ｉｎ２（イネイブル信号ＥＮＢ）は、高電位Ｈとなる。この結果、第二アンド回路Ｓ−ＡＮＤでは正電源から負電源へと貫通電流ＴＣ１が発生すると共に、第二ナンド回路Ｓ−ＮＡＮＤの出力（即ち、第二否定回路Ｓ−ＮＯＴの入力）が不定電位ＶM2になり得る。第二否定回路Ｓ−ＮＯＴの入力が不定電位ＶM2になると、第二否定回路Ｓ−ＮＯＴでも正電源から負電源へと貫通電流ＴＣ２が発生する。更に、回路１０が電気光学装置の走査線駆動回路３８（図４参照）等に使用され、走査線１６（図６参照）の両端に同一構成の回路１０が形成されている場合、走査線１６と他端の回路１０とを介して、正電源から負電源へと貫通電流ＴＣ３が発生する。この様な現象がｐ個の第二アンド回路Ｓ−ＡＮＤの多くで発生すると、従来の回路では、貫通電流の総和は非常に大きくなり、過電流となっていたと考えられる。
【００４２】
これに対して、本実施形態の回路１０では、図３（ｂ）に示す様に、第二ナンド回路Ｓ−ＮＡＮＤの一方の入力端子Ｓ−ＡＮＤ−ｉｎ１（第一アンド回路Ｆ−ＡＮＤの出力）は、第一電位Ｖ1（本実施形態では低電位Ｌ）に規定されるので、第二ナンド回路Ｓ−ＮＡＮＤの他方の入力端子Ｓ−ＡＮＤ−ｉｎ２（イネイブル信号ＥＮＢ）が高電位Ｈとなっても、第二ナンド回路Ｓ−ＮＡＮＤに貫通電流が流れ続ける事はない。又、第二否定回路Ｓ−ＮＯＴの入力も第二電位Ｖ2（本実施形態では高電位Ｈ）に規定されるので、第二否定回路Ｓ−ＮＯＴでも貫通電流が発生し続ける事はない。この様に、本実施形態の回路１０では、抵抗素子が、電源投入時に（厳密に言うと、時刻ｔ＝ｔ2迄に）ｉ段目の第二アンド回路Ｓ−ＡＮＤｉの入力部を第一電位Ｖ1に規定する様に選択回路１０Ｓと電源線との間に配置されているので、回路動作開始時に（厳密に言うと、時刻ｔ＝ｔ3でイネイブル信号ＥＮＢが高電位Ｈになった直後に）第二アンド回路Ｓ−ＡＮＤを介して正電源と負電源との間に貫通電流が流れ続ける事態が回避される。従って、電源投入時（厳密に言うと、時刻ｔ＝ｔ3でイネイブル信号ＥＮＢが高電位Ｈになった直後に）に貫通電流に起因する過電流が発生する事態を回避する事ができる。
【００４３】
次に、第二の可能性を説明する。図２を用いて説明した様に、前回の回路動作時から今回、回路を動作させ始めるｔ＝ｔ0迄の時間が長いと、電源が入れられる以前は（ｔ＜ｔ0では）、正電源を含め、総ての信号は低電位Ｌとなっている。この場合には、回路１０の総てのノードが低電位Ｌにある。この状態でｔ＝ｔ1を迎えて、正電源電位ＶＤＤや反転クロック信号ＣＬＢ、逆方向制御信号ＤＩＲＢ等が高電位に安定する。この際に、ｔ1からｔ2迄の期間が長いと、回路内の多くのノードが低電位Ｌか高電位Ｈかに定まる。
【００４４】
従来の回路では、時刻ｔ＝ｔ2の際に、殆どの第二アンド回路Ｓ−ＡＮＤの入力部が高電位Ｈに規定される事があり得た。従来の回路では、スタンバイ期間（ｔ1＜ｔ＜ｔ2）に第一種Ｄラッチの２ｋ個のインバーターは記憶回路として機能しており、第一種Ｄラッチのローカル出力部Ｌ−ｏｕｔには高電位Ｈが出力される事があり得る。この場合、第二種Ｄラッチの２ｋ個のインバーターはバッファーとして機能して、第二種Ｄラッチのローカル出力部Ｌ−ｏｕｔにも高電位Ｈが出力される。要するに、殆ど総てのＤラッチのローカル出力部Ｌ−ｏｕｔが高電位Ｈとなり得た。その結果、従来の回路では、殆ど総ての第二ナンド回路Ｓ−ＮＡＮＤの一方の入力端子Ｓ−ＡＮＤ−ｉｎ１（第一アンド回路Ｆ−ＡＮＤの出力）が、高電位Ｈとなる。この状態でｔ＝ｔ3を迎えて、第二ナンド回路Ｓ−ＮＡＮＤの他方の入力端子Ｓ−ＡＮＤ−ｉｎ２（イネイブル信号ＥＮＢ）が、高電位Ｈになると、これら第二ナンド回路Ｓ−ＮＡＮＤは一斉に高電位Ｈを出力する事になる。従来の回路が電気光学装置の走査線駆動回路等に使用され、走査線容量が大きく、走査線の本数も多いと、この結果、ｔ＝ｔ3に過電流が発生する事になる。尚、スタンバイ期間（ｔ1＜ｔ＜ｔ2）に第一種Ｄラッチのローカル出力部Ｌ−ｏｕｔが高電位Ｈとなるか低電位Ｌとなるのかは、１番目のインバーターＩＶ１や２ｋ番目のインバーターのサイズやこれらが接続するノードの容量に応ずる。ｐ個のＤラッチの構成は通常、皆等しいので、１番目のインバーターＩＶ１から２ｋ番目のインバーターを含む記憶回路が、スタンバイ期間（ｔ1＜ｔ＜ｔ2）に高電位を記憶する回路構成とされると、ｐ個総てのＤラッチのローカル出力が高電位Ｈとなる。
【００４５】
これに対して、本実施形態の回路１０では、時刻ｔ＝ｔ2迄に、選択回路１０Ｓに抵抗素子が付けられた総ての第二アンド回路Ｓ−ＡＮＤの入力部は低電位Ｌに規定される。その結果、選択回路１０Ｓに抵抗素子が付けられた総ての第二ナンド回路Ｓ−ＮＡＮＤの一方の入力端子Ｓ−ＡＮＤ−ｉｎ１（第一アンド回路Ｆ−ＡＮＤの出力）は、低電位Ｌとなる。この状態でｔ＝ｔ3を迎えて、第二ナンド回路Ｓ−ＮＡＮＤの他方の入力端子Ｓ−ＡＮＤ−ｉｎ２（イネイブル信号ＥＮＢ）が、高電位Ｈになっても、これら第二ナンド回路Ｓ−ＮＡＮＤは低電位Ｌを出力するので、回路１０が電気光学装置の走査線駆動回路３８等に使用され、走査線容量が大きく、走査線の本数も多くとも、ｔ＝ｔ3に過電流が発生する事態は回避される。要するに、時刻ｔ＝ｔ2迄に、第二アンド回路Ｓ−ＡＮＤの出力は、イネイブル線ＥＮＢ−Ｌ（第二アンド回路Ｓ−ＡＮＤの入力部の他方）に供給される電位に係わらず、負電源電位ＶＳＳとなるので、ｔ＝ｔ3に、イネイブル線ＥＮＢ−Ｌに選択信号（正電源電位ＶＤＤ）が供給されても、その瞬間に過電流が発生する事はない。この様に本実施形態の回路１０では、イネイブル線ＥＮＢ−Ｌに選択信号を入れた際に（ｔ＝ｔ3に）過電流が発生する事態を回避する事ができる。尚、第一電位Ｖ1を正電源電位ＶＤＤとし、第二電位Ｖ2を正電源電位ＶＤＤよりも電位が低い負電源電位ＶＳＳとしても良いが、この場合には上述の第一の可能性が機能する事になる。
【００４６】
次に、抵抗素子が上述の機能を果たし、回路１０が正常動作する条件を説明する。抵抗素子の抵抗値Ｒの下限値は選択回路１０Ｓが選択回路１０Ｓとして機能する条件となる。もし、抵抗素子の抵抗値Ｒが極めて小さいと、各Ｄラッチのローカル出力は常に第一電位Ｖ1となって仕舞い、Ｄラッチとして機能しなくなる。抵抗素子が接続されているノード（接続ノードと称する）に高電位Ｈの信号が入った際に、接続ノードが高電位Ｈになる様に抵抗素子の抵抗の下限値が定められる。これは、接続ノード（図１ではローカル出力部Ｌ−ｏｕｔ）に出力が接続したインバーター（図１では２番目のインバーターＩＶ２）のトランジスターのオン抵抗と抵抗素子の抵抗値Ｒとの比にて接続ノードの電位が定まる。この接続ノードの電位が次段の入力となるトランジスター（図１では１番目のインバーターＩＶ１など）の閾値電圧Ｖｔｈよりも小さくする。即ち、トランジスターのオン抵抗をＺとした際に、抵抗値Ｒは数式１を満たす様にする。
【００４７】
【数１】
2014056630.tif 000003
【００４８】
本実施形態では、１番目のインバーターＩＶ１ではトランジスターの幅は５ミクロンであり、オン抵抗は凡そ１２０ｋΩ、２番目のインバーターＩＶ２ではトランジスターの幅は１０ミクロンであり、オン抵抗は凡そ６０ｋΩである。Ｖｔｈ＝１Ｖとし、ＶＤＤ−ＶＳＳ＝１５Ｖとすると、幅が５ミクロンのトランジスターの出力部に付ける抵抗素子の抵抗値は１．６８メガΩ（１．６８×１０6Ω）以上で、幅が１０ミクロンのトランジスターの出力部に付ける抵抗素子の抵抗値は０．８４メガΩ（０．８４×１０6Ω）以上となる。従って、抵抗素子の抵抗値Ｒの下限は１．６８メガΩ（１．６８×１０6Ω）となる。
【００４９】
抵抗素子の抵抗値Ｒの上限値はスタンバイ期間に第二アンド回路Ｓ−ＡＮＤの入力を規定する条件となる。もし、抵抗素子の抵抗値Ｒが極めて大きいと、Ｄラッチの各出力は第一電位Ｖ1に規定されなくなり、上述の効果が機能し難くなる。回路１０が電気光学装置の走査線駆動回路３８等に使用される場合、スタンバイ期間は概ね１フレーム期間となる。スタンバイ期間に接続ノードが第一電位Ｖ1近傍の値に確実になる条件が抵抗素子の抵抗値Ｒの上限値となる。具体的には、抵抗素子の抵抗値Ｒと接続ノードの容量とから定まる時定数τの５倍（目標電圧の９９％）がスタンバイ期間となる様にする。即ち、時定数τがスタンバイ期間の５分の１程度以下の時間となる様に抵抗値Ｒを定める。この様に、接続ノードの容量をＣとした際に、抵抗値Ｒは数式２を満たす様にする。
【００５０】
【数２】
2014056630.tif 000004
【００５１】
本実施形態では、接続ノードの容量Ｃは大凡２０フェムトファラッド（ｆＦ）から１６８フェムトファラッド程度である。一方、スタンバイ期間はフレーム周波数を１２０Ｈｚとすると、８．３３３ミリ秒程度である。容量Ｃとして最大値を用いると、数式２より抵抗値Ｒは９．９５ギガΩ（９．９５×１０9Ω）となる。従って、抵抗素子の抵抗値Ｒの上限は１０ギガΩ（１０×１０9Ω）となる。
【００５２】
本実施形態では、シリコン膜に燐元素が１×１０18ｃｍ-3から１×１０19ｃｍ-3程度の濃度範囲で含まれている低濃度ドープト膜を用いて第一抵抗素子Ｒ１が形成された。低濃度ドープト膜は、ライトリードープトドレイン（ＬＤＤ）構造をなす薄膜トランジスター（ＴＦＴ素子４６と称する、図６参照）のＬＤＤ領域と同一構成をなし、同じ製造工程で形成される。低濃度ドープト膜のシート抵抗値は１１７キロΩ（１１７×１０3Ω）で、抵抗素子の長さＬと幅Ｗとの比（Ｌ／Ｗ）を１８／１として、抵抗素子の抵抗値Ｒを２．１０メガΩ（２．１０×１０6Ω）とした。
【００５３】
「電気光学装置」
図４は、実施形態１に係わる液晶装置の回路ブロック構成を示す模式平面図である。以下、図４を参照して電気光学装置の回路ブロック構成を説明する。
【００５４】
上述の回路１０は電気光学装置等に使用される。電気光学装置の一例は液晶装置１００であり、ＴＦＴ素子４６を画素３５（図６参照）のスイッチング素子として用いたアクティブマトリックス方式の電気光学装置である。図４に示す様に、液晶装置１００は表示領域３４と信号線駆動回路３６と走査線駆動回路３８と外部接続端子３７とを少なくとも備えている。
【００５５】
表示領域３４内には、画素３５がマトリックス状に設けられている。画素３５は、交差する走査線１６（図６参照）と信号線１７（図６参照）とによって特定される領域で、一つの画素３５は一本の走査線１６からその隣の走査線１６まで、且つ、一本の信号線１７からその隣の信号線１７までの領域である。表示領域３４の外側の領域には、信号線駆動回路３６及び走査線駆動回路３８が形成されている。走査線駆動回路３８は表示領域３４に隣り合う二辺に沿ってそれぞれ形成されており、上述の回路１０が用いられている。
【００５６】
外部接続端子３７から信号線駆動回路３６には、正電源電位ＶＤＤや信号線駆動回路用の負電源電位ＶＳＳＸ等が供給されている。更に、外部接続端子３７から走査線駆動回路３８には、正電源電位ＶＤＤや走査線駆動回路用の負電源電位ＶＳＳＹやクロック信号ＣＬ、反転クロック信号ＣＬＢ、不図示のその他の入力信号等が供給される。外部接続端子３７と走査線駆動回路３８との間にはクロック生成回路３１が配置されており、これにより外部から供給されたクロック信号ＣＬに基づき、反転クロック信号ＣＬＢが生成される。尚、図４では、総ての配線や総ての外部接続端子を描いてある訳ではなく、説明を分かり易くする為に、これらから代表的な配線のみを描いてある。
【００５７】
図５は液晶装置の模式断面図である。以下、液晶装置の断面構造を、図５を参照して説明する。尚、以下の形態において、「○○上に」と記載された場合、○○の上に接する様に配置される場合、又は、○○の上に他の構成物を介して配置される場合、又は、○○の上に一部が接する様に配置され一部が他の構成物を介して配置される場合、を表すものとする。
【００５８】
液晶装置１００では、一対の基板を構成する素子基板１２と対向基板１３とが、平面視で略矩形枠状に配置されたシール材１４にて貼り合わされている。液晶装置１００は、シール材１４に囲まれた領域内に液晶層１５が封入された構成になっている。液晶層１５としては、例えば、正の誘電率異方性を有する液晶材料が用いられる。液晶装置１００は、シール材１４の内周近傍に沿って遮光性材料からなる平面視矩形枠状の遮光膜３３が対向基板１３に形成されており、この遮光膜３３の内側の領域が表示領域３４となっている。遮光膜３３は、例えば、遮光性材料であるアルミニウム（Ａｌ）で形成されており、対向基板１３側の表示領域３４の外周を区画する様に、更に、上記した様に、表示領域３４内で走査線１６と信号線１７に対向して設けられている。
【００５９】
図５に示す様に、素子基板１２の液晶層１５側には、複数の画素電極４２が形成されており、これら画素電極４２を覆う様に第１配向膜４３が形成されている。画素電極４２は、インジウム錫酸化物（ＩＴＯ）等の透明導電材料からなる導電膜である。一方、対向基板１３の液晶層１５側には、格子状の遮光膜３３が形成され、その上に平面ベタ状の共通電極２７が形成されている。そして、共通電極２７上には、第２配向膜４４が形成されている。共通電極２７は、ＩＴＯ等の透明導電材料からなる導電膜である。
【００６０】
液晶装置１００は透過型であって、素子基板１２及び対向基板１３における光の入射側と出射側とにそれぞれ偏光板（図示せず）等が配置されて用いられる。なお、液晶装置１００の構成は、これに限定されず、反射型や半透過型の構成であってもよい。
【００６１】
図６は、液晶装置の電気的な構成を示す等価回路図である。以下、液晶装置の電気的な構成を、図６を参照しながら説明する。
【００６２】
図６に示す様に、液晶装置１００は、表示領域３４を構成する複数の画素３５を有している。各画素３５には、それぞれ画素電極４２が配置されている。又、画素３５には、ＴＦＴ素子４６が形成されている。
【００６３】
ＴＦＴ素子４６は、画素電極４２へ通電制御を行うスイッチング素子である。ＴＦＴ素子４６のソース側には、信号線１７が電気的に接続されている。各信号線１７には、例えば、信号線駆動回路３６から画像信号Ｓ１、Ｓ２、…、Ｓｎが供給される様になっている。
【００６４】
又、ＴＦＴ素子４６のゲート側には、走査線１６が電気的に接続されている。走査線１６には、例えば、走査線駆動回路３８から所定のタイミングでパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍが供給される様になっている。又、ＴＦＴ素子４６のドレイン側には、画素電極４２が電気的に接続されている。
【００６５】
走査線１６から供給された走査信号Ｇ１、Ｇ２、…、Ｇｍにより、スイッチング素子であるＴＦＴ素子４６が一定期間だけオン状態となることで、信号線１７から供給された画像信号Ｓ１、Ｓ２、…、Ｓｎが、画素電極４２を介して画素３５に所定のタイミングで書き込まれる様になっている。
【００６６】
画素３５に書き込まれた所定電位の画像信号Ｓ１、Ｓ２、…、Ｓｎは、画素電極４２と共通電極２７（図５参照）との間で形成される液晶容量で一定期間保持される。尚、保持された画像信号Ｓ１、Ｓ２、…、Ｓｎの電位が、漏れ電流により、低下する事を抑制すべく、画素電極４２と容量線４７とで保持容量４８が形成されている。
【００６７】
液晶層１５に電圧信号が印加されると、印加された電圧レベルにより、液晶分子の配向状態が変化する。これにより、液晶層１５に入射した光が変調されて、画像光が生成される。
【００６８】
尚、本実施形態では回路１０を走査線駆動回路３８に適応したが、回路１０は信号線駆動回路３６に適応しても良い。更に、電気光学装置としては液晶装置１００を用いて説明したが、この他に電気光学装置としては、電気泳動表示装置や有機ＥＬ装置なども対象となる。
【００６９】
「電子機器」
次に、本実施形態の電子機器について、図７を参照して説明する。図７（ａ）乃至（ｃ）は、上記した液晶装置を備えた電子機器の構成を示す斜視図である。
【００７０】
図７（ａ）に示す様に、液晶装置１００を備えたモバイル型のパーソナルコンピューター２０００は、液晶装置１００と本体部２０１０とを備える。本体部２０１０には、電源スイッチ２００１及びキーボード２００２が設けられている。
【００７１】
続いて、図７（ｂ）に示す様に、液晶装置１００を備えた携帯電話機３０００は、複数の操作ボタン３００１及びスクロールボタン３００２、並びに表示ユニットとしての液晶装置１００を備える。スクロールボタン３００２を操作する事によって、液晶装置１００に表示される画面がスクロールされる。
【００７２】
続いて、図７（ｃ）に示す様に、液晶装置１００を備えた情報携帯端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）４０００は、複数の操作ボタン４００１及び電源スイッチ４００２、並びに表示ユニットとしての液晶装置１００を備える。操作ボタン４００１を操作すると、住所録やスケジュール帳といった各種の情報が液晶装置１００に表示される。
【００７３】
尚、液晶装置１００が搭載される電子機器としては、図７に示す物の他に、ピコプロジェクター、ヘッドアップディスプレイ、スマートフォン、ヘッドマウントディスプレイ、ＥＶＦ（Ｅｌｅｃｔｒｉｃａｌ  Ｖｉｅｗ  Ｆｉｎｄｅｒ）、小型プロジェクター、モバイルコンピューター、デジタルカメラ、デジタルビデオカメラ、ディスプレイ、車載機器、オーディオ機器、露光装置や照明機器等、各種電子機器に用いる事ができる。
【００７４】
以上詳述した様に、本実施形態によれば、以下に示す効果が得られる。第二アンド回路Ｓ−ＡＮＤの入力部が第一電位Ｖ1に規定されるので、回路動作開始時に（厳密に言うと、時刻ｔ＝ｔ3でイネイブル信号ＥＮＢが高電位Ｈになった直後に）第二アンド回路Ｓ−ＡＮＤを介して正電源と負電源との間に貫通電流が流れ続ける事態が回避される。従って、電源投入時に（厳密に言うと、時刻ｔ＝ｔ3でイネイブル信号ＥＮＢが高電位Ｈになった直後に）貫通電流に起因する過電流が発生する事態を回避する事ができる。又、第一電位Ｖ1を負電源電位ＶＳＳとすれば、電源投入後回路動作が開始する迄に（厳密には時刻ｔ＝ｔ2迄に）、第二アンド回路Ｓ−ＡＮＤの出力は、イネイブル線ＥＮＢ−Ｌ（第二アンド回路Ｓ−ＡＮＤの入力部の他方）に供給される電位に係わらず、負電源電位ＶＳＳとなるので、回路動作開始時に（厳密には時刻ｔ＝ｔ3に）、イネイブル線ＥＮＢ−Ｌに選択信号（正電源電位ＶＤＤ）が供給されても、その瞬間に過電流が発生する事はない。即ち、イネイブル線ＥＮＢ−Ｌに選択信号を入れた際に（ｔ＝ｔ3に）過電流が発生する事態を回避する事ができる。こうした原理に基づき、電源投入時に（厳密にはｔ＝ｔ0からｔ＝ｔ3直後迄の期間に）電源電位は安定しており、液晶装置１００等の電気光学装置が電源電位の揺動に基づく誤動作を起こしたり、或いは表示不能になったりする事態を回避する事ができる。換言すると、電気光学装置で安定的な画像表示を行う事ができる。
【００７５】
（実施形態２）
「第二抵抗素子を用いた形態」
図８は、実施形態２に係わる回路を説明した回路構成図である。以下、図８を参照して本実施形態に関わる回路１０の構成を説明する。尚、実施形態１と同一の構成部位については、同一の符号を附し、重複する説明は省略する。
【００７６】
本実施形態（図８）は実施形態１（図１）と比べて、抵抗素子が異なっている。それ以外の構成は、実施形態１とほぼ同様である。実施形態１（図１）では抵抗素子として第一抵抗素子Ｒ１が用いられていた。これに対して、本実施形態では、抵抗素子として第二抵抗素子Ｒ２が用いられている。第二抵抗素子Ｒ２の一端は１番目のインバーターＩＶ１のインバーター入力電極に電気的に接続され、第二抵抗素子Ｒ２の他端は第一電源線に電気的に接続され、第二抵抗素子Ｒ２の他端には第一電位Ｖ1（本実施形態では負電源電位ＶＳＳ）が供給されている。それ以外の構成は実施形態１と同様である。こうした構成としても、実施形態１と同じ効果が得られる。
【００７７】
（実施形態３）
「第三抵抗素子を用いた形態」
図９は、実施形態３に係わる回路を説明した回路構成図である。以下、図９を参照して本実施形態に関わる回路１０の構成を説明する。尚、実施形態１乃至２と同一の構成部位については、同一の符号を附し、重複する説明は省略する。
【００７８】
本実施形態（図９）は実施形態１乃至２（図１や図８）と比べて、抵抗素子が異なっている。それ以外の構成は、実施形態１乃至２とほぼ同様である。実施形態１（図１）では抵抗素子として第一抵抗素子Ｒ１が用いられ、実施形態２（図８）では抵抗素子として第二抵抗素子Ｒ２が用いられていた。これに対して、本実施形態では、抵抗素子として第三抵抗素子Ｒ３が用いられている。第三抵抗素子Ｒ３の一端は２ｋ番目のインバーター（図９では２番目のインバーターＩＶ２）のインバーター入力電極に電気的に接続され、第三抵抗素子Ｒ３の他端は第二電源線に電気的に接続され、第三抵抗素子Ｒ３の他端には第二電位Ｖ2（本実施形態では正電源電位ＶＤＤ）が供給されている。それ以外の構成は実施形態１と同様である。尚、第三抵抗素子Ｒ３の抵抗値Ｒの下限値は数式１を満たす様に定められ、抵抗値Ｒの上限値は数式２を満たす様に定められる。数式１に関して、閾値電圧Ｖｔｈやオン抵抗Ｚの対象となるトランジスターは、２番目のインバーターＩＶ２となる。こうした構成としても、実施形態１と同じ効果が得られる。
【００７９】
（実施形態４）
「第四抵抗素子を用いた形態」
図１０は、実施形態４に係わる回路を説明した回路構成図である。以下、図１０を参照して本実施形態に関わる回路１０の構成を説明する。尚、実施形態１乃至３と同一の構成部位については、同一の符号を附し、重複する説明は省略する。
【００８０】
本実施形態（図１０）は実施形態１乃至３（図１や図８、図９）と比べて、抵抗素子が異なっている。それ以外の構成は、実施形態１乃至３とほぼ同様である。実施形態１（図１）では抵抗素子として第一抵抗素子Ｒ１が用いられ、実施形態２（図８）では抵抗素子として第二抵抗素子Ｒ２が用いられ、実施形態３（図９）では抵抗素子として第三抵抗素子Ｒ３が用いられていた。これに対して、本実施形態では、抵抗素子として第四抵抗素子Ｒ４が用いられている。第四抵抗素子Ｒ４の一端は第一ナンド回路Ｆ−ＮＡＮＤの出力部に電気的に接続され、第四抵抗素子Ｒ４の他端は第二電源線に電気的に接続され、第四抵抗素子Ｒ４の他端には第二電位Ｖ2（本実施形態では正電源電位ＶＤＤ）が供給されている。それ以外の構成は実施形態１と同様である。尚、第四抵抗素子Ｒ４の抵抗値Ｒの下限値は数式１を満たす様に定められ、抵抗値Ｒの上限値は数式２を満たす様に定められる。数式１に関して、閾値電圧Ｖｔｈやオン抵抗Ｚの対象となるトランジスターは、第一否定回路Ｆ−ＮＯＴとなる。こうした構成としても、実施形態１と同じ効果が得られる。
【００８１】
（実施形態５）
「第五抵抗素子を用いた形態」
図１１は、実施形態５に係わる回路を説明した回路構成図である。以下、図１１を参照して本実施形態に関わる回路１０の構成を説明する。尚、実施形態１乃至４と同一の構成部位については、同一の符号を附し、重複する説明は省略する。
【００８２】
本実施形態（図１１）は実施形態１乃至４（図１や図８、図９、図１０）と比べて、抵抗素子が異なっている。それ以外の構成は、実施形態１乃至４とほぼ同様である。実施形態１（図１）では抵抗素子として第一抵抗素子Ｒ１が用いられ、実施形態２（図８）では抵抗素子として第二抵抗素子Ｒ２が用いられ、実施形態３（図９）では抵抗素子として第三抵抗素子Ｒ３が用いられ、実施形態４（図１０）では抵抗素子として第四抵抗素子Ｒ４が用いられていた。これに対して、本実施形態では、抵抗素子として第五抵抗素子Ｒ５が用いられている。第五抵抗素子Ｒ５の一端は第一アンド回路Ｆ−ＡＮＤの出力部に電気的に接続され、第五抵抗素子Ｒ５の他端は第一電源線に電気的に接続され、第五抵抗素子Ｒ５の他端には第一電位Ｖ1（本実施形態では負電源電位ＶＳＳ）が供給されている。それ以外の構成は実施形態１と同様である。尚、第五抵抗素子Ｒ５の抵抗値Ｒの下限値は数式１を満たす様に定められ、抵抗値Ｒの上限値は数式２を満たす様に定められる。数式１に関して、閾値電圧Ｖｔｈやオン抵抗Ｚの対象となるトランジスターは、第二ナンド回路Ｓ−ＮＡＮＤとなる。こうした構成としても、実施形態１と同じ効果が得られる。
【００８３】
尚、本発明は上述した実施形態に限定されず、上述した実施形態に種々の変更や改良などを加えることが可能である。変形例を以下に述べる。
【００８４】
（変形例１）
「抵抗素子の構成が異なる形態」
表１を用いて、本変形例に係わる回路について説明する。尚、実施形態１乃至５と同一の構成部位については、同一の符号を附し、重複する説明は省略する。
【００８５】
【表１】
2014056630.tif 000005
【００８６】
本変形例は実施形態１乃至５と比べて、抵抗素子の構成形態が異なっている。それ以外の構成は、実施形態１乃至５とほぼ同様である。実施形態１乃至５では、抵抗素子はそれぞれ一つであった。これに対して、本変形例では、抵抗素子は複数個用いられている。表１は抵抗素子の可能な形態を示している。例えば、番号１から番号５は実施形態１から実施形態５に相当し、第一抵抗素子Ｒ１から第五抵抗素子Ｒ５が用いられている。番号６から番号３１に示す様に、回路１０に抵抗素子を複数個設けても良い。例えば番号６では、抵抗素子は第一抵抗素子Ｒ１と第二抵抗素子Ｒ２との２つが用いられている。この様に、抵抗素子としては、第一抵抗素子Ｒ１から第五抵抗素子Ｒ５を任意に組み合わせて配置する事ができる。
【符号の説明】
【００８７】
ＣＬ…クロック信号、ＣＬＢ…反転クロック信号、ＤＬ１…１段目のＤラッチ、ＤＬ２…２段目のＤラッチ、ＤＬ３…３段目のＤラッチ、Ｄｔ…順方向データ、ＥＮＢ…イネイブル信号、ＥＮＢ−Ｌ…イネイブル線、Ｆ−ＡＮＤ…第一アンド回路、Ｆ−ＡＮＤＧ…第一アンド回路群、Ｆ−ＮＡＮＤ…第一ナンド回路、Ｆ−ＮＯＴ…第一否定回路、ＩＶ１…１番目のインバーター、ＩＶ２…２番目のインバーター、Ｌ−ｉｎ…ローカル入力部、Ｌ−ｏｕｔ…ローカル出力部、ＭＣ…メモリコントロラー、ＰＧ…パスゲート、Ｒ１…第一抵抗素子、Ｒ２…第二抵抗素子、Ｒ３…第三抵抗素子、Ｒ４…第四抵抗素子、Ｒ５…第五抵抗素子、Ｓ−ＡＮＤ…第二アンド回路、Ｓ−ＡＮＤＧ…第二アンド回路群、Ｓ−ＮＡＮＤ…第二ナンド回路、Ｓ−ＮＯＴ…第二否定回路、ＳＲ…シフトレジスター回路、Ｖ1…第一電位、Ｖ2…第二電位、１０…回路、１０Ｅ…イネイブル回路、１０Ｓ…選択回路、１２…素子基板、１３…対向基板、１４…シール材、１５…液晶層、１６…走査線、１７…信号線、２７…共通電極、３１…クロック生成回路、３４…表示領域、３５…画素、３６…信号線駆動回路、３７…外部接続端子、３８…走査線駆動回路、４２…画素電極、４６…ＴＦＴ素子、１００…液晶装置、２０００…モバイル型のパーソナルコンピューター、３０００…携帯電話機、４０００…情報携帯端末。
【図１】
2014056630.tif 000006
【図２】
2014056630.tif 000007
【図３】
2014056630.tif 000008
【図４】
2014056630.tif 000009
【図５】
2014056630.tif 000010
【図６】
2014056630.tif 000011
【図７】
2014056630.tif 000012
【図８】
2014056630.tif 000013
【図９】
2014056630.tif 000014
【図１０】
2014056630.tif 000015
【図１１】
2014056630.tif 000016