(57)【要約】【課題】高周波信号出力時における位相雑音の発生を抑制すること。【解決手段】中心周波数を所望周波数の１／２に設定した固定周波数発振器１５を新たに設け、電圧制御発振器１３の中心周波数も所望周波数の１／２に設定し、電圧制御発振器１３及び固定周波数発振器１５からの出力を乗算して和周波成分のみを可変分周器１４に入力して周波数位相比較器１１にフィードバック入力すると共に、電圧制御発振器１３及び固定周波数発振器１５からの出力を乗算して高周波成分のみをＰＬＬ周波数シンセサイザ１からの出力信号として出力する。【選択図】図１
2014135670.tif 000002
【特許請求の範囲】
【請求項１】
中心周波数がＰＬＬ周波数シンセサイザから出力される出力信号の周波数の１／Ｎ（Ｎは１より大きい値）に設定され、固定周波数の信号を発振する固定周波数発振器と、
中心周波数が前記出力信号の周波数の１／Ｍ（Ｍは１より大きい値）に設定され、入力された信号の電圧に応じて周波数を変化させた信号を発振する電圧制御発振器と、
前記固定周波数発振器と前記電圧制御発振器から出力された２つの信号を乗算し、得られた大・小２つの成分の中から大きい成分のみを前記出力信号として出力する乗算器と、
前記乗算器から出力された信号を分周する分周器と、
基準信号を発振する基準発振器と前記分周器からそれぞれ出力された２つの信号の周波数差又は位相差に応じた電圧の信号を前記電圧制御発振器に出力する周波数位相比較器と、
を有することを特徴とするＰＬＬ周波数シンセサイザ。
【請求項２】
前記固定周波数発振器は、
周波数の異なる複数の固定周波数発振器であり、所望の周波数チャンネルに応じて動作する固定周波数発振器が切り換えられることを特徴とする請求項１記載のＰＬＬ周波数シンセサイザ。
【請求項３】
前記乗算器は、
前記２つの信号を乗算し、高周波成分と低周波成分の中から高周波成分のみを前記出力信号として出力する第１の乗算器と、
前記２つの信号を乗算し、和周波成分と差周波成分の中から和周波成分のみを出力する第２の乗算器と、であり、
前記分周器は、
前記第２の乗算器から出力された信号を分周することを特徴とする請求項１又は２記載のＰＬＬ周波数シンセサイザ。
【請求項４】
前記固定周波数発振器から出力された信号を２の階乗の分周比で分周して前記第２の乗算器に出力する第１の分周器と、
前記電圧制御発振器から出力された信号を２の階乗の分周比で分周して前記第２の乗算器に出力する第２の分周器と、
を更に有することを特徴とする請求項３記載のＰＬＬ周波数シンセサイザ。
【請求項５】
前記固定周波数発振器は、周波数の異なる複数の固定周波数発振器であって、
前記第１の分周器は、
各固定周波数発振器の周波数にそれぞれ対応した周波数特性を有する複数の分周器であり、所望の周波数チャンネルに応じて動作する分周器が切り換えられることを特徴とする請求項４記載のＰＬＬ周波数シンセサイザ。
【請求項６】
前記固定周波数発振器と前記電圧制御発振器の各中心周波数は、
前記出力信号の周波数の１／２に設定されていることを特徴とする請求項１乃至５のいずれかに記載のＰＬＬ周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop）方式の周波数シンセサイザの技術に関する。
【背景技術】
【０００２】
図５は、従来のＰＬＬ周波数シンセサイザ１の回路構成を示す図である。従来のＰＬＬ周波数シンセサイザ１は、基準発振器１０と、周波数位相比較器１１と、ループフィルタ１２と、電圧制御発振器１３と、可変分周器１４とを備えた位相同期ループで構成されている。
【０００３】
電圧制御発振器１３から出力された出力信号は分岐して可変分周器１４に入力され、その可変分周器１４により分周された後に、周波数位相比較器１１にフィードバック入力される。
【０００４】
周波数位相比較器１１には、フードバック入力された信号以外に、基準発振器１０から出力された基準周波数の信号が入力され、それら２つの入力信号の周波数差又は位相差の電圧信号がループフィルタ１２を介して電圧制御発振器１３に繰り返し出力される。
【０００５】
その後、その電圧制御発振器１３により、入力された信号の電圧に応じた周波数の信号がＰＬＬ周波数シンセサイザ１からの出力信号として外部出力される。これらの動作を通じて、基準発振器１０での基準周波数に同期した数ＧＨｚの発振周波数信号を繰り返し出力している。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】小沢利行、“ＰＬＬ周波数シンセサイザ・回路設計法”、総合電子出版社、2000年、p.11
【非特許文献２】川上憲司、外３名、“ＧａＡｓデバイスを用いた低位相雑音ＶＣＯ”、MWE 2005 Micorwave Workshop Digest、p.181
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ここで、非特許文献２のＬｅｅｓｏｎのモデル式から明らかのように、電圧制御発振器１３での位相雑音は、ＰＬＬ周波数シンセサイザ１から出力される出力信号の周波数が２倍になると、その倍率の２乗に比例して大きくなる。
【０００８】
従来のＰＬＬ周波数シンセサイザ１では、最終的に外部出力される周波数の信号を１つの電圧制御発振器１３によって生成するため、その出力信号の周波数が数百ＧＨｚ以上に高くなると、当該電圧制御発振器１３での信号周波数生成時に生じた過大な位相雑音が出力信号に含まれてしまうという問題があった。
【０００９】
本発明は、上記事情を鑑みてなされたものであり、高周波信号出力時における位相雑音の発生を抑制することを目的とする。
【課題を解決するための手段】
【００１０】
請求項１記載のＰＬＬ周波数シンセサイザは、中心周波数がＰＬＬ周波数シンセサイザから出力される出力信号の周波数の１／Ｎ（Ｎは１より大きい値）に設定され、固定周波数の信号を発振する固定周波数発振器と、中心周波数が前記出力信号の周波数の１／Ｍ（Ｍは１より大きい値）に設定され、入力された信号の電圧に応じて周波数を変化させた信号を発振する電圧制御発振器と、前記固定周波数発振器と前記電圧制御発振器から出力された２つの信号を乗算し、得られた大・小２つの成分の中から大きい成分のみを前記出力信号として出力する乗算器と、前記乗算器から出力された信号を分周する分周器と、基準信号を発振する基準発振器と前記分周器からそれぞれ出力された２つの信号の周波数差又は位相差に応じた電圧の信号を前記電圧制御発振器に出力する周波数位相比較器と、を有することを要旨とする。
【００１１】
請求項２記載のＰＬＬ周波数シンセサイザは、請求項１記載のＰＬＬ周波数シンセサイザにおいて、前記固定周波数発振器は、周波数の異なる複数の固定周波数発振器であり、所望の周波数チャンネルに応じて動作する固定周波数発振器が切り換えられることを要旨とする。
【００１２】
請求項３記載のＰＬＬ周波数シンセサイザは、請求項１又は２記載のＰＬＬ周波数シンセサイザにおいて、前記乗算器は、前記２つの信号を乗算し、高周波成分と低周波成分の中から高周波成分のみを前記出力信号として出力する第１の乗算器と、前記２つの信号を乗算し、和周波成分と差周波成分の中から和周波成分のみを出力する第２の乗算器と、であり、前記分周器は、前記第２の乗算器から出力された信号を分周することを要旨とする。
【００１３】
請求項４記載のＰＬＬ周波数シンセサイザは、請求項３記載のＰＬＬ周波数シンセサイザにおいて、前記固定周波数発振器から出力された信号を２の階乗の分周比で分周して前記第２の乗算器に出力する第１の分周器と、前記電圧制御発振器から出力された信号を２の階乗の分周比で分周して前記第２の乗算器に出力する第２の分周器と、を更に有することを要旨とする。
【００１４】
請求項５記載のＰＬＬ周波数シンセサイザは、請求項４記載のＰＬＬ周波数シンセサイザにおいて、前記固定周波数発振器は、周波数の異なる複数の固定周波数発振器であって、前記第１の分周器は、各固定周波数発振器の周波数にそれぞれ対応した周波数特性を有する複数の分周器であり、所望の周波数チャンネルに応じて動作する分周器が切り換えられることを要旨とする。
【００１５】
請求項６記載のＰＬＬ周波数シンセサイザは、請求項１乃至５のいずれかに記載のＰＬＬ周波数シンセサイザにおいて、前記固定周波数発振器と前記電圧制御発振器の各中心周波数は、前記出力信号の周波数の１／２に設定されていることを要旨とする。
【発明の効果】
【００１６】
本発明によれば、高周波信号出力時の位相雑音を低減できる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施の形態に係るＰＬＬ周波数シンセサイザの回路構成を示す図である。
【図２】高速動作分周器の例を示す図である。
【図３】第２の実施の形態に係るＰＬＬ周波数シンセサイザの回路構成を示す図である。
【図４】第３の実施の形態に係るＰＬＬ周波数シンセサイザの回路構成を示す図である。
【図５】従来のＰＬＬ周波数シンセサイザの回路構成を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明を実施する一実施の形態について図面を用いて説明する。但し、本発明は多くの異なる様態で実施することが可能であり、本実施の形態の記載内容に限定して解釈すべきではない。
【００１９】
〔第１の実施の形態〕
第１の実施の形態では、ＰＬＬ周波数シンセサイザ１から出力される出力信号の周波数（所望周波数）よりも低くなるように中心周波数を設定した固定周波数発振器１５を新たに設け、更に、位相同期ループを構成していた電圧制御発振器１３の中心周波数も同様に設定するようにしている。
【００２０】
そして、それら２つの発振器１３，１５からの出力を乗算して和周波成分のみを従来の可変分周器１４に入力して周波数位相比較器１１にフィードバック入力すると共に、各発振器１３，１５からの出力を乗算して高周波成分のみを上記出力信号として出力することにより、高周波信号出力時の位相雑音を低減している。
【００２１】
最初に、本実施の形態に係るＰＬＬ周波数シンセサイザ１の構成について説明する。図１は、第１の実施の形態に係るＰＬＬ周波数シンセサイザの回路構成を示す図である。
【００２２】
ＰＬＬ周波数シンセサイザ１は、基準発振器１０と、周波数位相比較器１１と、ループフィルタ１２と、電圧制御発振器１３と、可変分周器１４と、固定周波数発振器１５と、第１のアップコンバージョンミキサ１６と、第１の高速動作分周器１７と、第２の高速動作分周器１８と、第２のアップコンバージョンミキサ１９と、で構成される。
【００２３】
基準発振器１０は、高精度の基準周波数の信号を発振する回路である。例えば、水晶発振器等で構成される。
【００２４】
周波数位相比較器１１は、入力された２つの信号の周波数差又は位相差を電圧に変換し、その電圧の信号を出力する回路である。周波数差のみを電圧に変換する周波数比較器を用いても構わない。
【００２５】
ループフィルタ１２は、入力された信号を平滑化する回路である。例えば、ローパスフィルタやチャージポンプ等で構成される。
【００２６】
電圧制御発振器１３は、制御電圧の入力端子に印加された信号の電圧に応じて周波数を変化させた信号を発振する回路である。その中心周波数は、ＰＬＬ周波数シンセサイザ１から出力される出力信号の周波数の１／２に設定されている。
【００２７】
固定周波数発振器１５は、固定周波数の信号を発振する回路である。その中心周波数は、電圧制御発振器１３と同様に、ＰＬＬ周波数シンセサイザ１から出力される出力信号の周波数の１／２に設定されている。
【００２８】
第１のアップコンバージョンミキサ１６は、入力された２つの信号を乗算し、高周波成分と低周波成分の中から高周波成分のみをＰＬＬ周波数シンセサイザ１からの出力信号として出力する回路である。
【００２９】
第１の高速動作分周器１７及び第２の高速動作分周器１８は、それぞれ、入力された信号を２の階乗の分周比で分周する回路である。
【００３０】
第２のアップコンバージョンミキサ１９は、入力された２つの信号を乗算し、和周波成分と差周波成分の中から和周波成分のみを出力する回路である。
【００３１】
可変分周器１４は、分周比を外部から設定可能であり、その設定された分周比で入力された信号を分周する回路である。分周比を外部から設定されることのない固定分周比の分周器を用いても構わない。
【００３２】
続いて、ＰＬＬ周波数シンセサイザ１の動作について説明する。
【００３３】
電圧制御発振器１３から出力された信号は、導線上で分岐され、第２の高速動作分周器１８に出力される。電圧制御発振器１３の中心周波数が所望周波数の１／２に設定されているため、ここで出力された信号の周波数は、所望周波数のほぼ１／２となっている。
【００３４】
そして、第２の高速動作分周器１８により、２の階乗分の１（＝１／２Ｎ）に分周された後に、第２のアップコンバージョンミキサ１９に出力される。このように分周処理を新たに追加して可変分周器１４で分周可能な周波数まで分周することにより、デジタル回路を用いた可変分周器１４での分周が難しい高周波信号についても確実に分周するようにしている。
【００３５】
このような第２の高速動作分周器１８として、例えば図２に示すようなインジェクションロック型の分周器を用いることにより、フリップフロップ等のデジタル回路を用いた分周器に比べて高周波の信号を高速に分周することができる。
【００３６】
一方、以上の処理に並行して、固定周波数発振器１５から出力された信号が、第１のアップコンバージョンミキサ１６及び第１の高速動作分周器１７に出力される。固定周波数発振器１５の中心周波数も所望周波数の１／２に設定されているため、ここで出力された信号の周波数も、所望周波数のほぼ１／２となっている。
【００３７】
そして、第１の高速動作分周器１７により、２の階乗分の１（＝１／２Ｎ）に分周された後に、第２のアップコンバージョンミキサ１９に出力される。このように分周処理を新たに追加することにより、可変分周器１４での分周が難しい高周波信号についても確実に分周するようにしている。
【００３８】
その後、第１の高速動作分周器１７及び第２の高速動作分周器１８から出力された２つの信号は、第２のアップコンバージョンミキサ１９により乗算され、乗算された和周波成分と差周波成分の中から和周波成分のみが可変分周器１４に出力される。
【００３９】
そして、可変分周器１４により、外部から設定された分周比で分周された後に周波数位相比較器１１にフィードバック入力され、その周波数位相比較器１１により、分周後の和周波成分信号と基準発振器１０から出力された基準周波数信号とが比較され、その周波数差の電圧信号がループフィルタ１２を介して電圧制御発振器１３に繰り返し出力される。
【００４０】
その電圧信号は繰り返しの交流信号なので、ループフィルタ１２によって平滑化された後に、制御信号として電圧制御発振器１３に供給されることになる。その後、電圧制御発振器１３により、その供給された信号の電圧に応じて周波数を変化させた信号が第１のアップコンバージョンミキサ１６に出力される。
【００４１】
最後に、第１のアップコンバージョンミキサ１６により、電圧制御発振器１３及び固定周波数発振器１５から出力された２つの信号が乗算され、乗算された高周波成分と低周波成分の中から高周波成分のみがＰＬＬ周波数シンセサイザ１からの出力信号として出力される。
【００４２】
尚、電圧制御発振器１３及び固定周波数発振器１５での周波数変動については、第２のアップコンバージョンミキサ１９によって電圧制御発振器１３の分周信号と固定周波数発振器１５の分周信号とが積算され、電圧制御発振器１３にフィードバックされ、当該電圧制御発振器１３で補償されることになる。
【００４３】
以上より、本実施の形態によれば、中心周波数を所望周波数の１／２に設定した固定周波数発振器１５を新たに設け、電圧制御発振器１３の中心周波数も所望周波数の１／２に設定し、電圧制御発振器１３及び固定周波数発振器１５から出力された２つの信号を乗算して大きい成分（高周波成分，和周波成分）のみを可変分周器１４に入力して周波数位相比較器１１にフィードバック入力すると共にＰＬＬ周波数シンセサイザ１からの出力信号として出力するので、高周波信号を出力する際の位相雑音を低減することができる。以下、この効果について詳述する。
【００４４】
（効果１）従来のＰＬＬ周波数シンセサイザでは、ＰＬＬ周波数シンセサイザからの出力信号の周波数が例えば２倍になると、電圧制御発振器１３での位相雑音成分の振幅成分も２倍になるため、位相雑音の電力は２の２乗倍、すなわち６ｄＢ増となっていた。
【００４５】
一方、本実施の形態に係るＰＬＬ周波数シンセサイザ１によれば、互いに独立した２つの電圧制御発振器１３及び固定周波数発振器１５を用いて所望周波数の１／２でそれぞれ発振するため、それら２つの発振器１３，１５で生じる位相雑音に相関関係がないことから、乗算信号の位相雑音は単純に電力が加算されただけになるので、位相雑音の電力は２倍、すなわち３ｄＢ増にしかならない。これにより、同じ周波数の信号を出力する従来のＰＬＬ周波数シンセサイザに比べて、位相雑音の電力を３ｄＢ低減することができる。
【００４６】
（効果２）従来のＰＬＬ周波数シンセサイザでは、電圧制御発振器を構成しているトランジスタのカットオフ周波数（電圧制御発振器の利得が３ｄＢ減衰する周波数）が所望周波数以上であっても、そのトランジスタの最大発振周波数（発振周波数の最大値）が所望周波数以下であれば、ＰＬＬ周波数シンセサイザから所望周波数の信号を得ることができなかった。
【００４７】
一方、本実施の形態に係るＰＬＬ周波数シンセサイザ１によれば、電圧制御発振器１３と固定周波数発振器１５の各設定周波数が所望周波数の１／２に設定されているので、それらを構成している各トランジスタの最大発振周波数が所望周波数の１／２程度でも所望周波数の信号を発振することができる。
【００４８】
すなわち、第１のアップコンバージョンミキサ１６を構成するトランジスタのカットオフ周波数が所望周波数以上でさえあれば、電圧制御発振器１３と固定周波数発振器１５を構成する各トランジスタの最大発振周波数が所望周波数の１／２程度であっても、位相同期ループから当該所望周波数の信号を出力することができる。
【００４９】
また、アップコンバージョンミキサでは、２つの信号を乗算した結果、得られる信号の和周波数成分と差周波数成分の値が近いと弁別が難しいが、本実施の形態では、第２のアップコンバージョンミキサ１９に入力される信号の周波数が近いため、和周波数成分が第２のアップコンバージョンミキサ１９に入力される信号の２倍程度となり、差周波数成分が０に近い値になるので、和周波数成分と差周波数成分の周波数差が大きくなることから、弁別が容易で、和周波成分を容易に取り出すことができる。
【００５０】
〔第２の実施の形態〕
第２の実施の形態では、図３に示すように、第１の実施の形態で説明したＰＬＬ周波数シンセサイザ１の固定周波数発振器１５を、Ｑ値が高く所望の周波数チャンネル間隔毎に周波数の異なる複数の固定周波数発振器１５を並べた発振器バンク１５’に変更している。
【００５１】
また、発振器バンク１５’と第１の高速動作分周器１７との間を複数の固定周波数発振器１５に応じた複数の導線で接続し、ＯＮ／ＯＦＦ信号により制御可能な複数のスイッチ素子Ｓを各導線上にそれぞれ挿入している。その他の構成は第１の実施の形態で説明したＰＬＬ周波数シンセサイザ１と同じである。
【００５２】
従来のＰＬＬ周波数シンセサイザから出力される高周波信号では、高速データを無線通信で送受するためのキャリア信号として用いられるが、高速データ通信には幅広い周波数帯域幅が必要とされる。例えば、２０Ｇｂｐｓのデータ通信には２０ＧＨｚ程度の帯域幅が要とされる。１００ＧＨｚ以上の周波数の場合、電圧制御発振器のＱ値を高くする必要があるだけでなく、導線で構成したインダクタやキャパシタが多用されるため、波長に対して極めて敏感であり、固定周波数発振器のみを用いて発振することだけでも難しい。更に、Ｑ値が高いため、電圧制御発振器の出力周波数の範囲は狭帯域となり、電圧制御発振器の可変容量を制御して周波数チューニング・レンジを拡大する方法では、複数ユーザーが混信しない２０ＧＨｚ程度のチャンネル間隔で出力信号の周波数を切換える事は極めて難しかった。
【００５３】
一方、本実施の形態に係るＰＬＬ周波数シンセサイザ１によれば、所望の周波数チャンネルに応じて動作させる固定周波数発振器１５及びスイッチ素子Ｓを切り換える（例えば、２０ＧＨｚ間隔で切り換える）ことにより、広い周波数チャンネルで出力周波数を切り換えることができ、且つ、消費電力が一定の条件下では位相雑音が低く、位相雑音が一定の条件下では消費電力を低くすることができる。
【００５４】
これは、広帯域の高速通信で周波数を切り換える用途では、チャンネル間隔が極めて広く、電圧制御発振器１３のように一つの周波数可変発振器を用いて全チャンネルをカバーしようとすると、信号特性の劣化が避けられないため、Ｑ値が高い固定周波数発振器１５を複数用いた方が有利だからである。但し、固定周波数発振器１５も周波数が変動するので、電圧制御発振器１３を併用し、その変動分を補償する必要がある。
【００５５】
〔第３の実施の形態〕
第３の実施の形態では、図４に示すように、第１の実施の形態で説明したＰＬＬ周波数シンセサイザ１の固定周波数発振器１５を、Ｑ値が高く所望の周波数チャンネル間隔毎に周波数の異なる複数の固定周波数発振器１５を並べた発振器バンク１５’に変更している。
【００５６】
また、発振器バンク１５’と第１の高速動作分周器１７との間を複数の固定周波数発振器１５に応じた複数の導線で接続している。更に、それら複数の導線を第１のアップコンバージョンミキサ１６に接続し、ＯＮ／ＯＦＦ信号により制御可能な複数のスイッチ素子Ｓ１を第１のアップコンバージョンミキサ１６の直前にそれぞれ挿入している。
【００５７】
また、第２の実施の形態で説明したＰＬＬ周波数シンセサイザ１の第１の高速動作分周器１７を、発振器バンク１５’を構成する各固定周波数発振器１５の周波数にそれぞれ対応した周波数特性を有する複数の第１の高速動作分周器１７を並べた高速分周器バンク１７’に変更している。
【００５８】
また、高速分周器バンク１７’と第２のアップコンバージョンミキサ１９との間を複数の第１の高速動作分周器１７に応じた複数の導線で接続し、ＯＮ／ＯＦＦ信号により制御可能な複数のスイッチ素子Ｓ２を各導線上にそれぞれ挿入している。その他の構成は第１の実施の形態で説明したＰＬＬ周波数シンセサイザ１と同じである。
【００５９】
第１の高速動作分周器１７が広帯域で十分な特性が得られない場合には、所望の周波数チャンネルに応じて動作させる第１の高速動作分周器１７及びスイッチ素子Ｓ２を切り換える（例えば、２０ＧＨｚ間隔で切り換える）ことにより、信号を劣化させることなく分周することができる。
【００６０】
以上説明した各実施の形態を通じて、例えば、２８０ＧＨｚ、３００ＧＨｚ、３２０ＧＨｚといった数百ＧＨｚ以上の高い周波数であって広いチャンネル間隔で切り換えられる信号を低位相雑音及び低消費電力で生成可能なＰＬＬ周波数シンセサイザ１を提供することが可能となる。
【００６１】
これにより、数百ＧＨｚ以上の周波数をキャリアとする数十Ｇｂｐｓの無線データ通信を多周波数チャンネルで品質の低下を防止可能に行うことができる。
【００６２】
最後に、各実施の形態では、固定周波数発振器１５と電圧制御発振器１３の各中心周波数を所望周波数の１／２に設定した場合を例に説明したが、各中心周波数を当該所望周波数よりも低くなるように、例えば１／Ｎ（Ｎは１より大きい値）に設定していれば同様の効果を得ることができる。
【００６３】
また、各実施の形態では、第１の高速動作分周器１７及び第２の高速動作分周器１８を用いた場合を例に説明したが、これらは可変分周器１４での分周が難しい高周波信号についても確実に分周することを目的としているので、それらを積極的に使用しなくても同様の効果を得ることができる。
【００６４】
また、各実施の形態では、２つのアップコンバージョンミキサ１６，１９を用いた場合を例に説明したが、電圧制御発振器１３及び固定周波数発振器１６から出力された２つの信号を乗算する機能は共通しているので、それらを１つのアップコンバージョンミキサで実現しても構わない。その場合、当該１つのアップコンバージョンミキサからの出力は、可変分周器１４に入力されると共に、ＰＬＬ周波数シンセサイザからの出力信号となる。
【００６５】
また、各実施の形態で説明したＰＬＬ周波数シンセサイザ１の各構成回路は、抵抗，コンデンサ，キャパシタ等の様々な素子や、それらを組み合わせた様々な論理回路で実現することができる。
【符号の説明】
【００６６】
１…ＰＬＬ周波数シンセサイザ
１０…基準発振器
１１…周波数位相比較器
１２…ループフィルタ１２
１３…電圧制御発振器
１４…可変分周器１４
１５…固定周波数発振器
１５’…発振器バンク
１６…第１のアップコンバージョンミキサ
１７…第１の高速動作分周器
１７’…高速分周器バンク
１８…第２の高速動作分周器
１９…第２のアップコンバージョンミキサ
【図１】
2014135670.tif 000003
【図２】
2014135670.tif 000004
【図３】
2014135670.tif 000005
【図４】
2014135670.tif 000006
【図５】
2014135670.tif 000007