(57)【要約】【課題】信号損失を抑制すること。【解決手段】本発明は、時系列に入力される複数の入力データＳｎを、それぞれ保持する複数の保持回路Ｂｎと、前記複数の保持回路Ｂｎに保持された、時系列に隣接する入力データＳ３、Ｓ４を、補間コードに基づき重み付けし合成した補間データＤ４を生成する生成回路４５と、を具備する補間回路である。【選択図】図１２
2014217040.tif 000002
【特許請求の範囲】
【請求項１】
時系列に入力される複数の入力データを、それぞれ保持する複数の保持回路と、
前記複数の保持回路に保持された、時系列に隣接する入力データを、補間コードに基づき重み付けし合成した補間データを生成する生成回路と、
を具備することを特徴とする補間回路。
【請求項２】
前記複数の保持回路のそれぞれは、前記入力データに対応する電荷を蓄積するキャパシタを備えることを特徴とする請求項１記載の補間回路。
【請求項３】
前記複数の保持回路のそれぞれは、前記キャパシタの一端と第１電源との間に直列に接続された第１スイッチと、
前記キャパシタの他端と前記第１電源より低い電圧の第２電源との間に直列に接続された第２スイッチと、
前記キャパシタの一端に前記入力データに対応する電流を印加する第３スイッチと、
を具備することを特徴とする請求項２記載の補間回路。
【請求項４】
前記生成回路には、前記時系列に隣接する保持回路の出力および前記補間コードが入力することを特徴とする請求項１から３のいずれか一項記載の補間回路。
【請求項５】
前記生成回路は、前記時系列に隣接する保持回路の出力を前記補間コードに基づき重み付けし合成した電流を生成する重み付け回路と、前記電流に基づき前記補間データのハイまたはローを判定する判定回路と、を備えることを特徴とする請求項４記載の補間回路。
【請求項６】
請求項１から５のいずれか一項記載の補間回路と、
前記補間データの位相を検出し、前記補間コードを生成する検出回路と、
を具備することを特徴とする受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、補間回路および受信回路に関し、例えば補間コードに基づき補間データを生成する補間回路および受信回路に関する。
【背景技術】
【０００２】
通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、これらの装置内外における信号の送受信のデータレートが高くなりつつある。このような送受信装置の受信回路においては、入力データの位相に同期してサンプリングする同期型と入力データの位相とは同期させないでサンプリングする非同期型がある。非同期型受信回路においては、サンプリングされたデータから補間により補間データを生成することが知られている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１４７０７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
補間データを生成するために、受信データの電圧を異なるタイミングで保持する複数の保持回路内の各可変容量に電荷を蓄積させ、可変容量が蓄積した電荷を合成することが行われる。しかし、データ信号が伝搬するラインに直列に可変容量の容量値を切り換えるスイッチが接続されると、信号損失が大きくなる。
【０００５】
本補間回路および受信回路は、信号損失を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
時系列に入力される複数の入力データを、それぞれ保持する複数の保持回路と、前記複数の保持回路に保持された、時系列に隣接する入力データを、補間コードに基づき重み付けし合成した補間データを生成する生成回路と、を具備することを特徴とする補間回路を用いる。
【０００７】
上記補間回路と、前記補間データの位相を検出し、前記補間コードを生成する検出回路と、を具備することを特徴とする受信回路を用いる。
【発明の効果】
【０００８】
本補間回路および受信回路によれば、信号損失を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、受信回路を示すブロック図である。
【図２】図２は、時間に対する信号を示す図である。
【図３】図３は、比較例に係る補間回路の一部を示す回路図である。
【図４】図４は、比較例における各スイッチの動作を示すタイミングチャートである。
【図５】図５は、比較例に係る補間回路の一部の動作を示す回路図（その１）である。
【図６】図６は、比較例に係る補間回路の一部の動作を示す回路図（その２）である。
【図７】図７は、比較例に係る補間回路の一部の動作を示す回路図（その３）である。
【図８】図８は、比較例に係る補間回路の一部の動作を示す回路図（その４）である。
【図９】図９は、比較例に係る補間回路の回路図である。
【図１０】図１０は、比較例におけるタイミングチャートである。
【図１１】図１１は、実施例１に係る補間回路の一部を示すブロック図である。
【図１２】図１２は、実施例１に係る補間回路の回路図である。
【図１３】図１３は、実施例１におけるタイミングチャートである。
【図１４】図１４は、生成回路の例を示す回路図である。
【図１５】図１５は、生成回路の別の例を示す回路図である。
【図１６】図１６は、生成回路のさらに別の例を示す回路図である。
【発明を実施するための形態】
【００１０】
まず、非同期型受信回路について説明する。図１は、比較例または実施例に係る補間回路を含む受信回路のブロック図である。図１を参照し、受信回路１００は、補間回路１２、判定回路１４、検出回路１６、ローパスフィルタ（ＬＰＦ）１８を備えている。補間回路１２は、データ点とバウンダリ点とを含み、時系列に入力される入力データから補間コード（Interpolation
Code）に基づき補間データを生成する。判定回路１４は、補間データを参照値と比較することにより、ハイレベルかローレベルかを判定する。これにより、判定回路１４は、出力データを生成する。検出回路１６は、出力データのバウンダリ点に基づき出力データの位相を検出し検出信号を出力する。ＬＰＦ１８は、検出信号をフィルタリングし、補間コードとする。受信回路１００としては、例えばＣＤＲ（Clock
Data Recovery）回路を用いることができる。
【００１１】
図２は、時間に対する信号を示す図である。以下の実施例においては、１ユニットインターバルにおいて２個のデータがサンプリングされる２ｘ方式を例に説明するが、他の方式にも適用できることは言うまでもない。図２を参照し、Ｓｎは時系列に入力された入力データに対応する。補間回路１２は、２つの入力データＳｎ−１およびＳｎから１つの補間データＤｎを生成する（ｎは自然数）。補間コードｋを０≦ｋ≦１としたとき、補間データＤｎは、Ｄｎ＝（１−ｋ）×Ｓｎ−１＋ｋ×Ｓｎにより生成できる。これにより、入力データの位相と合った補間データを生成することができる。このように、補間コードｋは、入力データを重み付けする係数である。２ｘ方式においては、データ点Ｄとバウンダリ点Ｂが交互に生成される。データ点は受信回路以降の回路においてデジタルデータとして扱われる点であり、バウンダリ点はデータが遷移する点である。２ｘ方式においては、例えばデータ点はバウンダリ点の中間点となる。
【００１２】
次に、非同期型受信回路の補間回路の比較例について説明する。図３は、比較例に係る補間回路の一部を示す回路図であり、時系列に隣接する２つの入力データから１つの補間データを生成する回路を示す。図３を参照し、補間回路１２の一部は、ｇｍ回路３０ａおよび３０ｂ、サンプリング回路１３を備えている。サンプリング回路１３は、スイッチ３２ａ、３２ｂ、３４ａ、３４ｂおよび３５、可変容量３６および３８並びにＡ／Ｄ（アナログデジタル変換器）４０を備えている。入力ＶｉｎとノードＮ１との間は２つの経路に分岐されている。一方の経路において、ｇｍ回路３０ａ、スイッチ３２ａおよび可変容量３６が直列に電気的に接続されている。ｇｍ回路３０ａは、入力信号Ｖｉｎを電流に変換する電圧電流変換回路である。スイッチ３２ａは、ｇｍ回路３０ａの出力端子と可変容量３６の一端との間に電気的に接続されている。スイッチ３４ａは、可変容量３６の一端と電源Ｖｄｄとの間に電気的に接続されている。可変容量３６の他端がノードＮ１と接続されている。
【００１３】
他方の経路において、ｇｍ回路３０ｂ、スイッチ３２ｂおよび可変容量３８が直列に電気的に接続されている。ｇｍ回路３０ｂは、入力信号Ｖｉｎを電流に変換する電圧電流変換回路である。スイッチ３２ｂは、ｇｍ回路３０ｂの出力端子と可変容量３８の一端との間に電気的に接続されている。スイッチ３４ｂは、可変容量３８の一端と電源Ｖｄｄとの間に電気的に接続されている。可変容量３８の他端がノードＮ１と接続されている。スイッチ３５は、ノードＮ１とグランドとの間に電気的に接続されている。ノードＮ１がＡ／Ｄ４０に接続される。スイッチ３２ａ、３２ｂ、３４ａ、３４ｂおよび３５はそれぞれクロックＣＫｎ−１、ＣＫｎ、ＣＬＫＨ、ＣＬＫＨおよびＣＬＫＲがハイのときオンし、ローのときオフする。可変容量３６は１−ｋに対応する容量値となり、ｋに対応する容量３７は容量値に寄与しない。可変容量３８はｋに対応する容量値となり、１−ｋに対応する容量３９は容量値に寄与しない。
【００１４】
図４は、比較例における各スイッチの動作を示すタイミングチャートである。図５から図８は、比較例に係る補間回路の一部の動作を示す回路図である。図５から図８における容量３６および３８内のハッチングは、容量３６および３８に蓄積された電荷量を示す。ハッチングの面積は蓄積された電荷量に対応する。図４および図５を参照し、時間ｔ１とｔ２との間の期間において、ＣＬＫＨ、ＣＬＫＲ、ＣＬＫｎ−１およびＣＬＫｎは、それぞれハイ、ハイ、ローおよびローである。この期間においては、電源Ｖｄｄとグランドとの間に可変容量３６および３８がそれぞれ直列に電気的に接続される。これにより、可変容量３６および３８が充電される。
【００１５】
図４および図６を参照し、時間ｔ３とｔ５との間の期間において、ＣＬＫＨ、ＣＬＫＲおよびＣＬＫｎ−１は、それぞれロー、ハイおよびハイである。この期間においては、可変容量３６がｇｍ回路３０ａとグランドとの間に直列に電気的に接続される。これにより、可変容量３６から矢印５６のように電荷が引き抜かれる。よって、可変容量３６には、時間ｔ３とｔ５との間の期間の電圧入力信号Ｖｉｎ（入力データＳｎ−１に相当する）に対応する電荷が蓄積される。
【００１６】
図４および図７を参照し、時間ｔ４とｔ６との間の期間において、ＣＬＫＨ、ＣＬＫＲおよびＣＬＫｎは、それぞれロー、ハイおよびハイである。この期間においては、可変容量３８がｇｍ回路３０ｂとグランドとの間に直列に電気的に接続される。これにより、可変容量３８から矢印５８のように電荷が引き抜かれる。よって、可変容量３８には、時間ｔ４とｔ６との間の期間の入力信号Ｖｉｎ（入力データＳｎに相当する）に対応する電荷が蓄積される。
【００１７】
図４および図８を参照し、時間ｔ７とｔ８との間の期間において、ＣＬＫＨ、ＣＬＫＲ、ＣＬＫｎ−１およびＣＬＫｎは、それぞれハイ、ロー、ローおよびローである。この期間においては、電源ＶｄｄとノードＮ１との間に可変容量３６および３８が並列に電気的に接続される。ノードＮ１は、グランドから遮断される。これにより、可変容量３６および３８に蓄積された電荷が合成される。よって、ノードＮ１の電圧が補間データＤｎに相当する値となる。Ａ／Ｄ４０はノードＮ１の電圧をデジタル値に変換して出力する。
【００１８】
以上のようにして、入力データＳｎ−１およびＳｎから補間データＤｎが生成される。
【００１９】
図９は、比較例に係る補間回路の回路図である。図９を参照し、補間回路１２は、ｇｍ回路３０ａおよび３０ｂと複数のサンプリング回路１３aおよび１３ｂを備えている。隣接するサンプリング回路１３ａおよび１３ｂは、スイッチ３２を共有している。スイッチ３２は、スイッチ３１ａと３１ｂとが直列に接続されている。サンプリング回路１３ａおよび１３ｂは、それぞれ複数（例えばＮｃ個：図９では３２個）のスライス４７を備えている。各スライス４７は、スイッチ３４、４１および４２、キャパシタ４３を備えている。スイッチ４１は入力データＳｎ−１（サンプリング回路１３ａではＳ３）を出力するスイッチ３２とキャパシタ４３の一端との間に接続されている。スイッチ４２は入力データＳｎ（サンプリング回路１３ａではＳ４）を出力するスイッチ３２とキャパシタ４３の一端との間に接続されている。キャパシタ４３の他端は出力ノードＮ１に接続されている。スイッチ３４は、図６のスイッチ３４と同じであり、キャパシタ４３の一端（ノードＮ０）と電源Ｖｃｃとの間に接続されている。なお、スイッチ３４が各スライス４７に設けられているのは、全てのキャパシタ４３を充電することを可能とするためである。
【００２０】
Ｎｃ個のスライス４７は並列に接続されている。Ｎｃ個のスライス４７のキャパシタ４３の容量値は同じである。スイッチ４１と４２は、互いに相補的にオンオフする。すなわち、スイッチ４１がオンのときスイッチ４２はオフであり、スイッチ４１がオフときスイッチ４２はオンである。これにより、スイッチ４１がオンしたスライス４７のキャパシタ４３は並列に入力データＳｎ−１に相当するスイッチ３２に接続され、これらのスライス４７のキャパシタ４３は可変容量３６に対応する。スイッチ４２がオンしたスライス４７のキャパシタ４３は並列に入力データＳｎに相当するスイッチ３２に接続され、これらのスライス４７のキャパシタ４３は可変容量３８に対応する。よって、可変容量３６と可変容量３８との容量値の和は同じとなる。ｋを０から１とし、Ｎｃ個のスライス４７のうち、Ｎｃ×（１−ｋ）個のスライス４７のスイッチ４１をオンし、Ｎｃ×ｋ個のスイッチ４２をオンする。これにより、出力ノード３Ｎ１には、（１−ｋ）×Ｓｎ−１＋ｋ×Ｓｎに比例する電圧が生成される。Ａ／Ｄ４０はノードＮ１の電圧を補間データＤｎとして出力する。
【００２１】
図１０は、比較例におけるタイミングチャートである。信号φｎ（φ１からφ８を図示）は、スイッチ３１ａを制御する信号である。信号φｓ０ｎ（φｓ０２からφｓ０５を図示）は、スイッチ３１ｂを制御する信号である。信号φｒ０ｎおよびφｈ０ｎは、それぞれスイッチ３５および３４を制御する信号である。信号φｄ０ｎはＡ／Ｄ４０にサンプリングさせる信号である。φｒ０ｎ、φｈ０ｎおよびφｄ０ｎの例としてφｒ０４、φｈ０４およびφｄ０４を図示している。ｎ＝４以外のφｒ０ｎ、φｈ０ｎおよびφｄ０ｎは、φｎおよびφｓ０ｎと同様にｎにより遅延する信号である。例えばφｒ０４はφｓ０４と同じ信号である。φｈ０４はφｓ０６の反転信号と同じ信号である。φｄ０４はφｓ０３と同じ信号である。
【００２２】
電圧Ｖ１およびＶ２は、それぞれノードＮ０およびＮ１の電圧である。Ｖ１のハイレベルはＶｄｄであり、Ｖ２のローレベルはグランドである。Ｄｏは出力データを示す。
【００２３】
時間ｔ１からｔ２の期間において、図５と同様に、可変容量３６および３８を充電する。このとき、ノードＮ０の電圧Ｖ１はＶｄｄとなる。ノードＮ１の電圧Ｖ２はグランドとなる。時間ｔ３とｔ５との期間においては、Ｓ３に相当するスイッチ３１ａと３１ｂとがともにハイレベルとなる。これにより、図６と同様に、可変容量３６の電荷が引き抜かれる。時間ｔ５においては、電圧Ｖ１は入力データＳ３に相当する電圧となる。時間ｔ４とｔ６との期間においては、Ｓ４に相当するスイッチ３１ａと３１ｂとがともにハイレベルとなる。これにより、図７と同様に、可変容量３８の電荷が引き抜かれる。時間ｔ７とｔ８との期間においては、図８と同様に、スイッチ３５がオフし、スイッチ３４がオンする。これにより、ノードＮ１の電圧Ｖ２上昇し、時間ｔ１１以降において、電圧Ｖ２が補間データＤ４に相当する電圧となる。時間ｔ１２において、φｄ０４がアップし、Ａ／Ｄ４０は、電圧Ｖ２をサンプリングする。補間データＤ４は出力データＤｏのバウンダリのデータに対応する。他の補間データＤｎも同様に生成される。
【００２４】
比較例においては、図９に示すように、スイッチ４１および４２が信号の伝搬するラインに直列に接続される。このため、信号の損失が生じる。また、スイッチ４１および４２は、スライス４７毎に設けられるためスイッチの数が増大してしまう。さらに、図１０に示すように、φｈ０４がローレベルとなる時間ｔ２と、φｒ０４がローレベルとなる時間ｔ１０と、の間にφ３およびφ４のいずれもがオンすることになる。
【００２５】
以下に、上記比較例を改善する実施例について説明する。
【実施例１】
【００２６】
図１１は、実施例１に係る補間回路の一部を示すブロック図である。図１１を参照し、時系列に隣接する２つの入力データから１つの補間データを生成する回路を示す。図１１を参照し、補間回路１２の一部は、ｇｍ回路３０ａおよび３０ｂ、サンプリング回路１３を備えている。サンプリング回路１３は、スイッチ３２ａ、３２ｂ、３４ａ、３４ｂ、３５ａおよび３５ｂ、キャパシタ４４ａおよび４４ｂおよび生成回路４５を備えている。キャパシタ４４ａおよび４４ｂは、容量値が固定のキャパシタである。入力ＶｉｎとノードＮ０１との間には、ｇｍ回路３０ａ、スイッチ３２ａおよびキャパシタ４４ａが直列に電気的に接続されている。ｇｍ回路３０ａは、入力信号Ｖｉｎを電流に変換する電圧電流変換回路である。スイッチ３２ａは、ｇｍ回路３０ａの出力端子とキャパシタ４４ａの一端（ノードＮ００）との間に電気的に接続されている。キャパシタ４４ａの他端がノードＮ０１と接続されている。スイッチ３４ａは、ノードＮ００と電源Ｖｄｄとの間に電気的に接続されている。スイッチ３５ａは、ノードＮ０１とグランドとの間に電気的に接続されている。
【００２７】
入力ＶｉｎとノードＮ０３との間には、ｇｍ回路３０ｂ、スイッチ３２ｂおよびキャパシタ４４ｂが直列に電気的に接続されている。ｇｍ回路３０ｂは、入力信号Ｖｉｎを電流に変換する電圧電流変換回路である。スイッチ３２ｂは、ｇｍ回路３０ｂの出力端子とキャパシタ４４ｂの一端（ノードＮ０２）との間に電気的に接続されている。スイッチ３４ｂは、ノードＮ０２と電源Ｖｄｄとの間に電気的に接続されている。キャパシタ４４ｂの他端がノードＮ０３と接続されている。スイッチ３５ｂは、ノードＮ０３とグランドとの間に電気的に接続されている。ノードＮ０１とＮ０３とが生成回路４５に入力する。生成回路４５は、ノードＮ０１とＮ０３との電圧を補間コードに基づき重み付けし合成することにより補間データを生成する。
【００２８】
図１２は、実施例１に係る補間回路の回路図である。図１２を参照し、補間回路１２は、ｇｍ回路３０ａおよび３０ｂと複数の保持回路Ｂｎ（ｎは自然数であり、図１２では、Ｂ３からＢ５を図示）を備えている。保持回路Ｂｎは、スイッチ３２、３４、３５およびキャパシタ４４を有し、時系列に入力する入力データＳｎを保持する。補間データＤｎを出力するサンプリング回路１３は、保持回路Ｂｎ−１およびＢｎを有している。例えば、補間データＤ４を出力するサンプリング回路１３と補間データＤ５を出力するサンプリング回路１３は、保持回路Ｂ４を共有している。図９と同様に、各保持回路Ｂｎにおいて、スイッチ３２は、スイッチ３１ａと３１ｂとが直列に接続されている。生成回路４５は、重み付け回路４６と判定回路４８とを備えている。
【００２９】
キャパシタ４４には、スイッチ３２がオンしたときに対応する入力データＳｎ相当の電荷が蓄積される。よって、ノードＮ０１およびＮ０３の電圧は、入力データＳ３およびＳ４に対応する電圧Ｖ１およびＶ３となる。重み付け回路４６は、ノードＮ０１およびＮ０３の電圧Ｖ１およびＶ２を、補間コードに基づき合成する。判定回路４８は、重み付け回路４６の出力を参照値と比較することにより、デジタル信号（ハイまたはロー）に変換する。なお、キャパシタ４４の容量値は互いにほぼ同じであることが好ましい。
【００３０】
図１３は、実施例１におけるタイミングチャートである。信号φｎ（φ１からφ５を図示）は、保持回路Ｂｎにおけるスイッチ３１ａを制御する信号である。信号φｓ０ｎ（φｓ０３からφｓ０５を図示）は、保持回路Ｂｎにおけるスイッチ３１ｂを制御する信号である。信号φｒ０ｎおよびφｈ０ｎは、それぞれ保持回路Ｂｎにおけるスイッチ３５および３４を制御する信号である。信号φｄ０ｎは補間データＤｎを出力する判定回路４８に入力するサンプリング信号である。φｒ０ｎ、φｈ０ｎおよびφｄ０ｎの例としてφｒ０４、φｈ０４およびφｄ０４を図示している。ｎ＝４以外のφｒ０ｎ、φｈ０ｎおよびφｄ０ｎは、φｎおよびφｓ０ｎと同様にｎにより一定期間遅延する信号である。例えばφｒ０４はφｓ０４と同じ信号である。φｈ０４はφｓ０６の反転信号と同じ信号である。φｄ０４はφｓ０３と同じ信号である。
【００３１】
電圧Ｖ０からＶ４は、それぞれノードＮ００からＮ０３の電圧である。Ｖ０およびＶ２のハイレベルはＶｄｄであり、Ｖ１およびＶ３のローレベルはグランドである。Ｄｏは出力データを示す。
【００３２】
時間ｔ１からｔ２の期間において、φｒ０４とφｈ０４とがハイレベルであり、保持回路Ｂ４のスイッチ３４と３５とがオンする。これにより保持回路Ｂ４のキャパシタ４４が充電される。このとき、ノードＮ０２の電圧Ｖ２はＶｄｄとなり、ノードＮ０３の電圧Ｖ３はグランド電位となる。図示していないが、φｒ０３とφｈ０３とがハイレベルとなる期間において、保持回路Ｂ３のノードＮ００の電圧Ｖ０はＶｄｄとなり、ノードＮ０１の電圧Ｖ１はグランド電位となる。時間ｔ３とｔ５との期間においては、φ３とφｓ０３とがハイレベルとなり、保持回路Ｂ３のスイッチ３１ａと３１ｂとがともにオンする。これにより、保持回路Ｂ３のキャパシタ４４の電荷が引き抜かれる。時間ｔ５において、電圧Ｖ０は入力データＳ３に相当する電圧となる。時間ｔ４とｔ６との期間においては、保持回路Ｂ４のスイッチ３１ａと３１ｂとがともにハイレベルとなる。これにより、保持回路Ｂ４のキャパシタ４４が引き抜かれる。時間ｔ６において、電圧Ｖ２は入力データＳ４に相当する電圧となる。
【００３３】
時間ｔ７とｔ８との期間においては、保持回路Ｂ４のスイッチ３５がオフし、スイッチ３４がオンする。これにより、ノードＮ０３の電圧Ｖ１上昇し、時間ｔ１１以降において、電圧Ｖ３が入力データＳ４に相当する電圧となる。同様に、保持回路Ｂ３において、時間ｔ１３以降において、電圧Ｖ１が入力データＳ３に相当する電圧となる。重み付け回路４６は、電圧Ｖ１とＶ３とを重み付けし合成する。時間ｔ１２において、φｄ０４がアップすると、判定回路４８は、合成された電圧から補間データＤ４を生成する。
【００３４】
図１３にように、信号φｎ、φｓ０ｎ、φｒ０ｎ、φｈ０ｎおよびφｒ０ｎは、ｎが１増加するごとに一定期間遅延する信号である。これにより、各保持回路Ｂｎおよび生成回路４５は、入力データＳｎからｎに対し連続して補間データＤｎを生成できる。このような動作をタイムインターリーブ動作という。
【００３５】
比較例においては、図９に示すように、補間データＤ４に相当するスイッチ３４および３５に、入力データＳ３に相当するスイッチ３２と、入力データＳ４に相当するスイッチ３２と、が接続されている。このため、図１０に示すように、φｈ０４がローレベルとなる時間ｔ２と、φｒ０４がローレベルとなる時間ｔ１０と、の間にφ３のパルスとφ４のパルスとを収める。すなわち、時間ｔ２とｔ１０との間に、φ３をロー、ハイ、ローとし、φ３より遅れてφ４をロー、ハイ、ローとする。
【００３６】
一方、実施例１においては、図１２に示すように、保持回路Ｂ４のスイッチ３４および３５には、スイッチ３２のうち入力データＳ４に相当するスイッチ３２のみが接続されている。このため、図１３に示すように、φｈ０４がローレベルとなる時間ｔ２と、φｒ０４がローレベルとなる時間ｔ１０と、の間にφ４のパルスが収まればよい。すなわち、時間ｔ２とｔ１０との間に、φ４をロー、ハイ、ローとすればよい。高速化が進むとφｎのパルス幅をφｈ０ｎおよびφｒ０ｎのパルス幅に対し狭くすることが難しくなる。実施例１によれば、比較例に比べ、パルス幅のマージンを大きくできる。よって、より高速化に対応することができる。
【００３７】
実施例１によれば、図１２および図１３のように、複数の保持回路Ｂｎは、時系列に入力される複数の入力データをそれぞれ保持する。生成回路４５の重み付け回路４６は、複数の保持回路Ｂｎのうち時系列に隣接する保持回路Ｂｎに保持された入力データを補間コードに基づき重み付けし合成する。生成回路４５の判定回路４８は、合成されたデータから補間データを生成する。例えば、判定回路４８は、重み付け回路４６の出力と参照値とを比較し、ハイかローかを判定することにより補間データのデジタルデータを生成する。このように、異なる時間の入力データを保持回路Ｂｎが保持し、生成回路４５が保持された入力データと補間コードとに基づき補間データを生成する。これにより、図９に示すスイッチ４１および４２が不要になる。よって、スイッチ４１および４２によるインピーダンス増加が抑制され信号損失を抑制することができる。また、スイッチ４１、４２およびキャパシタ４３を各スライス４７に設けないため、回路面積を縮小できる。さらに、図１３において説明したように、時間ｔ２とｔ１０との間に1つのφｎが入ればよいため、パルス幅のマージンを大きくできる。これにより、回路の高速化が可能となる。
【００３８】
複数の保持回路Ｂｎのそれぞれは、入力データＳｎの電圧に対応する電荷を蓄積するキャパシタ４４を備える場合について説明したが、複数の保持回路Ｂｎは入力データを保持すればよい。キャパシタ４４を用いる場合、複数のキャパシタ４４の容量値を互いに同じとすることにより、簡単に補間データを生成できる。
【００３９】
図１２に示すように、保持回路Ｂｎは、複数のスイッチ３４（第１スイッチ）は、複数のキャパシタ４４の一端とＶｄｄ（第１電源）との間に直列に接続されている。複数のスイッチ３５（第２スイッチ）は、複数のキャパシタ４４の他端とグランド（第１電源より低い電圧の第２電源）との間にそれぞれ直列に接続されている。複数のスイッチ３２（第３スイッチ）は、複数のキャパシタ４４の一端に複数の入力データＳｎのそれぞれに対応する電流を印加する。これにより、キャパシタ４４は、入力データＳｎに対応する電荷を蓄積できる。
【００４０】
図１３に示すように、それぞれのキャパシタ４４に対応し、スイッチ３４がオフ（φｈ０ｎがロー）かつスイッチ３５がオン（φｒ０ｎがハイ）の間に、スイッチ３２のオン期間（φｎがハイの期間）が含まれる。このように、時間ｔ２とｔ１０との間に1つのφｎが入ればよい。
【００４１】
次に、実施例１に用いられる生成回路の例を説明する。以下の生成回路の説明においては、各信号を差動信号を用い説明する。図１１および図１２において、各信号は差動信号でもよい。
【００４２】
図１４は、生成回路の例を示す回路図である。図１４を参照し、生成回路４５は、ラッチ回路６０、トランジスタ６１および電流源６２を備えている。ラッチ回路６０は、２組のインバータ８０ａおよび８０ｂを有している。各インバータ８０ａおよび８０ｂは、それぞれｎ型ＦＥＴ（Field
Effect Transistor）６３ａおよび６３ｂ、ｐ型ＦＥＴ６４ａおよび６４ｂを備えている。ＦＥＴ６３ａとＦＥＴ６４ａとのドレインは共通に接続されインバータ８０ａの出力ノードとなる。ＦＥＴ６３ａとＦＥＴ６４ａとのゲートは共通に接続されインバータ８０ａの入力ノードとなる。ＦＥＴ６３ａおよび６４ａのソースはそれぞれノードＮ１０ａおよび電源Ｖｄｄ（第２電源）に接続される。インバータ８０ｂも同様である。
【００４３】
インバータ８０ａの出力ノードはインバータ８０ｂの入力ノードに接続される。インバータ８０ｂの出力ノードはインバータ８０ａの入力ノードに接続される。各インバータ８０ａおよび８０ｂの出力ノードは、それぞれ生成回路４５の出力端子７０ａおよび７０ｂに接続される。１対の出力端子７０ａおよび７０ｂは相補的な信号を出力する。スイッチ６８は、φｄの反転信号（図１２および１３におけるφｎ０４の反転信号）がハイレベル（φｄがローレベル）となると、オンし、出力端子７０ａおよび７０ｂのラッチ回路６０に保持されたデータを出力する。スイッチ６９は、オフすることにより、生成回路４５を活性化させるスイッチである。
【００４４】
トランジスタ６１は、４つのｎ型ＦＥＴ６５ａから６５ｄを備えている。ＦＥＴ６５ａおよび６５ｂのドレインは共通にノードＮ１０ａに接続される。ＦＥＴ６５ｃおよび６５ｄのドレインは共通にノードＮ１０ｂに接続される。ＦＥＴ６５ａおよび６５ｃのソースは共通にノードＮ１１ｂに接続される。ＦＥＴ６５ｂおよび６５ｄのソースは共通にノードＮ１１ａに接続される。ＦＥＴ６５ａから６５ｄのゲートには、それぞれ電圧Ｖ１ｐ、Ｖ２ｐ、Ｖ１ｍおよびＶ２ｍが入力する。電圧Ｖ１ｐおよびＶ２ｐは、例えば図１２および図１３におけるそれぞれ電圧Ｖ１およびＶ３である。電圧Ｖ１ｍおよびＶ２ｍは電圧Ｖ１ｐおよびＶ２ｐの反転信号である。
【００４５】
電流源６２は、複数のスライス６６ａおよび６６ｂを有している。スライス６６ａ毎に、ノードＮ１１ａとグランド（第１電源）とを接続するスイッチ６７ａが設けられている。すなわち、ノードＮ１１ａとグランドとの間に複数のスイッチ６７ａが接続されている。スライス６６ｂ毎に、ノードＮ１１ｂとグランドとを接続するスイッチ６７ｂが設けられている。すなわち、ノードＮ１１ｂとグランドとの間に複数のスイッチ６７ｂが接続されている。スイッチ６７ａおよび６７ｂは、信号φｄに同期してオンする。ここで、信号φｄは、例えば図１２および図１３のφｄ０ｎに対応する。補間コードｋに基づきスイッチ６７ａおよび６７ｂのうちオンするスイッチが設定されている。
【００４６】
例えば、スライス６６ａおよび６６ｂがそれぞれＮｃ個設けられている場合、スライス６６ａのうちｋ（ｋは０から１）×Ｎｃ個のスライスのスイッチ６７ａがφｄに同期する。他のスライスのスイッチ６７ａはφｄに関係なくオフである。スライス６６ｂのうち（１−ｋ）×Ｎｃ個のスライスのスイッチ６７ｂがφｄに同期する。他のスライスのスイッチ６７ｂはφｄに関係なくオフである。
【００４７】
ＦＥＴ６５ａから６５ｄの電流電圧特性が線形的とすると、ノードＮ１０ａを流れる電流は、Ａ０×（（１−ｋ）×Ｓｎ−１＋ｋ×Ｓｎ）＋Ｉ０となる。一方、ノードＮ１０ａを流れる電流は、−Ａ０×（（１−ｋ）×Ｓｎ−１＋ｋ×Ｓｎ）＋Ｉ０となる。ここで、Ａ０は一定係数、Ｉ０は、Ｖｐ１およびＶｐ２（またはＶｍ１およびＶｍｐ）が０のときノードＮ１０ａ（またはノードＮ１０ｂを流れる電流である。よって、ラッチ回路６０が、ノードＮ１０ａの電位とノードＮ１０ｂの電位とを比較することにより、（１−ｋ）×Ｓｎ−１＋ｋ×Ｓｎがハイかローかを判定できる。このように、Ｄｎ＝（１−ｋ）×Ｓｎ−１＋ｋ×Ｓｎに対応する補間データが生成される。このようにして、実施例１においても比較例と同様な処理を行なうことができる。
【００４８】
図１５は、生成回路の別の例を示す回路図である。図１５を参照し、生成回路４５ａにおいて、電流源６２は、スイッチ７１、ＦＥＴ７２および可変電源７３を備えている。ＦＥＴ７２のドレインはスイッチ７１を介しノードＮ１１ａまたはＮ１１ｂに接続されている。スイッチ７１はφｄに同期してオンまたはオフする。ＦＥＴ７２のソースはグランドに接続されている。ＦＥＴ７２のゲートは可変電源７３が接続されている。可変電源７３の電圧を補間コードｋに基づき制御する。これにより、ノード１１ａおよび１１ｂを流れる電流を変化させることができる。その他の構成は図１４と同じであり説明を省略する。
【００４９】
図１６は、生成回路のさらに別の例を示す回路図である。図１６を参照し、生成回路４５ｂにおいて、電流源６２は、ＦＥＴ７２、可変容量７７、キャパシタ７５およびアンプ７６を備えている。ＦＥＴ７２のドレインはノードＮ１１ａまたはＮ１１ｂに接続されている。ＦＥＴ７２のソースはグランドに接続されている。ＦＥＴ７２のゲートとグランドとの間に可変容量７７が接続されている。さらにＦＥＴ７２のゲートとアンプ７６の出力との間にはキャパシタ７５が接続されている。アンプ７６は、φｄを増幅して出力する。キャパシタ７５と可変容量７７とはアンプ７６の出力電圧をキャパシタ７５と可変容量７７との容量値比で分割しＦＥＴ７２のゲートに印加する。可変容量７７の容量値を補間コードｋに基づき制御することにより、ノード１１ａおよび１１ｂを流れる電流を補間コードに基づき変化させることができる。その他の構成は図１４と同じであり説明を省略する。
【００５０】
図１４から図１６に示すように、隣接する保持回路Ｂｎ−１およびＢｎに入力データＳｎ−１およびＳｎが保持される。重み付け回路４６（電流源６２およびトランジスタ６１に対応する）は、入力データＳｎ−１およびＳｎを、補間コードに基づき重み付けし合成したデータに対応する電流を、ノードＮ１０ａおよびＮ１０ｂに生成する。判定回路４８（ラッチ回路６０に対応する）は、ノードＮ１０ａおよびＮ１０ｂを流れる電流に基づき、補間データのハイまたはローを判定する。
【００５１】
例えば、トランジスタ６１が含む複数のＦＥＴ６５ａから６５ｄは、それぞれソース（第１端子）とドレイン（第２端子）との間を流れる電流量をゲート（制御端子）の電圧で制御する。ＦＥＴ６５ａ（または６５ｃ）のゲートには、隣接する保持回路の一方の出力が入力される。ＦＥＴ６５ｂ（または６５ｄ）のゲートには、隣接する保持回路の他方の出力が入力される。電流源６２は、補間コードに基づきＦＥＴ６５ａおよび６５ｃのソースとドレインとの間を流れる電流と、ＦＥＴ６５ｂおよび６５ｄのソースとドレインとの間を流れる電流の比と、を変更する。これにより、ノードＮ１０ａおよびノードＮ１０ｂには、（１−ｋ）×Ｓｎ−１＋ｋ×Ｓｎに対応する電位を生成できる。
【００５２】
ＦＥＴ６５ｂおよび６５ｄのゲートと、ＦＥＴ６５ａおよび６５ｃのゲートと、には補信号が入力される。これにより、ノードＮ１０ａとノードＮ１０ｂとの電位を比較することにより、補間データのハイまたはローを判定できる。
【００５３】
このように、重み付け回路４６は、隣接する保持回路Ｂｎ−１およびＢｎに保持された電圧Ｖｐ１およびＶｐ２を補間コードに基づき重み付けし合成したデータに対応する電流をノードＮ１０ａに生成する。重み付け回路４６は、電圧Ｖｐ１およびＶｐ２の反転電圧Ｖｍ１およびＶｍ２を補間コードに基づき重み付けし合成したデータに対応する電流をノードＮ１０ｂに生成する。判定回路４８は、ノードＮ１０ａとＮ１０ｂとの電流を比較することにより、補間データをハイまたはローと判定することができる。
【００５４】
重み付け回路４６として電流源６２およびトランジスタ６１の例を説明した。また、判定回路４８として、グランドと電源Ｖｄｄとの間にトランジスタ６１と直列に接続されているラッチ回路６０を例に説明した。重み付け回路４６は、判定回路４８は、その他の構成でもよい。
【００５５】
例えば、ノードＮ１０ａおよびノードＮ１０ｂと電源Ｖｄｄとの間にそれぞれ負荷が接続され、負荷とは別にノードＮ１０ａおよびＮ１０ｂの電位を比較する判定回路が設けられていてもよい。
【００５６】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００５７】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）時系列に入力される複数の入力データを、それぞれ保持する複数の保持回路と、前記複数の保持回路に保持された、時系列に隣接する入力データを、補間コードに基づき重み付けし合成した補間データを生成する生成回路と、を具備することを特徴とする補間回路。
（付記２）前記複数の保持回路のそれぞれは、前記入力データの電圧に対応する電荷を蓄積するキャパシタを備えることを特徴とする付記１記載の補間回路。
（付記３）前記複数の保持回路のそれぞれは、前記キャパシタの一端と第１電源との間に直列に接続された第１スイッチと、前記キャパシタの他端と前記第１電源より低い電圧の第２電源との間に直列に接続された第２スイッチと、前記キャパシタの一端に前記入力データに対応する電流を印加する第３スイッチと、を具備することを特徴とする付記２記載の補間回路。
(付記４)前記生成回路には、前記時系列に隣接する保持回路の出力および前記補間コードが入力することを特徴とする付記１から３のいずれか一項記載の補間回路。
（付記５）前記生成回路は、前記時系列に隣接する保持回路の出力を前記補間コードに基づき重み付けし合成した電流を生成する重み付け回路と、前記電流に基づき前記補間データのハイまたはローを判定する判定回路とを備えることを特徴とする付記４記載の補間回路。
（付記６）前記第１スイッチがオフかつ前記第２スイッチがオンの間に、前記第３スイッチのオン期間が含まれることを特徴とする付記３記載の補間回路。
（付記７）前記重み付け回路は、隣接する保持回路に保持された入力データを、前記補間コードに基づき重み付けし合成した第１電流と、前記隣接する保持回路に保持された電圧の反転データを前記補間コードに基づき重み付けし合成した第２電流と、を生成し、前記判定回路は、前記第１電流と前記第電流とを比較することにより、前記補間データの判定を行なうことを特徴とする付記５記載の補間回路。
（付記８）キャパシタの容量値は互いに同じであることを特徴とする付記２から４のいずれか一項記載の補間回路。
（付記９）付記１から８のいずれか一項記載の補間回路と、前記補間データの位相を検出し、前記補間コードを生成する検出回路と、を具備することを特徴とする受信回路。
【符号の説明】
【００５８】
１２      補間回路
１３      サンプリング回路
１６      検出回路
３２−３５  スイッチ
４４      キャパシタ
４５      生成回路
４６      重み付け回路
４８      判定回路
６０      ラッチ回路
６１      トランジスタ
６２      電流源
６５      ＦＥＴ
１００    受信回路
【図１】
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【図２】
2014217040.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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