(57)【要約】【課題】画質を劣化させることなく、ダイナミックレンジを拡大することができるようにする。【解決手段】光電変換部から転送された信号電荷を保持する電荷保持部であって、第１の容量値の容量部、および、第１の容量値を増大させて第２の容量値とするための付加容量部から成る電荷保持部とを有する画素が複数個、行列状に配置されて成る画素アレイと、電荷保持部に保持された電荷をリセットするリセットトランジスタの一部に、リセットトランジスタの駆動電圧とは異なる電圧の試験電圧を印加する試験電圧用電源とを備える。【選択図】図８
2014112760.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部から転送された信号電荷を保持する電荷保持部であって、第１の容量値の容量部、および、前記第１の容量値を増大させて第２の容量値とするための付加容量部から成る電荷保持部とを有する画素が複数個、行列状に配置されて成る画素アレイと、
前記電荷保持部に保持された電荷をリセットするリセットトランジスタの一部に、前記リセットトランジスタの駆動電圧とは異なる電圧の試験電圧を印加する試験電圧用電源と
を備える固体撮像装置。
【請求項２】
前記画素アレイの中の複数の画素のそれぞれにおいて、
前記光電変換部で受光した光に対応する画素信号を読み出す前に、前記リセットトランジスタをオンにして、前記電荷保持部に、前記試験電圧に対応する電荷を保持させる
請求項１に記載の固体撮像装置。
【請求項３】
前記画素アレイの中の所定の１行の画素において、
前記光電変換部で受光した光に対応する画素信号を読み出す前に、前記リセットトランジスタをオンにして、前記電荷保持部に、前記試験電圧に対応する電荷を保持させる
請求項１に記載の固体撮像装置。
【請求項４】
画素アレイの中の前記所定の１行の画素の受光部が遮光され、
前記光電変換部で受光した光に対応する画素信号を読み出す前に、前記光電変換部から前記電荷保持部に信号電荷を転送する転送トランジスタを、前記リセットトランジスタとともにオンにして、前記光電変換部に、前記試験電圧に対応する電荷を保持させる
請求項３に記載の固体撮像装置。
【請求項５】
前記電荷保持部に蓄積された電荷に対応する信号電圧であって、前記電荷保持部の容量を前記第１の容量値とした場合の信号電圧に基づいて生成される高ゲイン信号、および、前記電荷保持部の容量を前記第２の容量値とした場合の信号電圧に基づいて生成される低ゲイン信号に基づいて、前記第１の容量値と前記第２の容量値の比である容量比を演算する演算部をさらに備える
請求項１に記載の固体撮像装置。
【請求項６】
前記高ゲイン信号および前記低ゲイン信号のそれぞれが、相関２重サンプリング処理によってノイズが除去された信号とされる
請求項５に記載の固体撮像装置。
【請求項７】
前記容量比を記憶するメモリをさらに備える
請求項５に記載の固体撮像装置。
【請求項８】
光電変換部から転送された信号電荷を保持する電荷保持部であって、第１の容量値の容量部、および、前記第１の容量値を増大させて第２の容量値とするための付加容量部から成る電荷保持部とを有する画素が複数個、行列状に配置されて成る画素アレイと、
前記電荷保持部に保持された電荷をリセットするリセットトランジスタの一部に、前記リセットトランジスタの駆動電圧とは異なる電圧の試験電圧を印加する試験電圧用電源とを備える固体撮像装置を備える
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像装置および電子機器に関し、特に、画質を劣化させることなく、ダイナミックレンジを拡大することができるようにする固体撮像装置および電子機器に関する。
【背景技術】
【０００２】
同じ蓄積期間の信号電荷を用いて、ダイナミックレンジの異なる画像信号を得ることができるように、画素部に２つのＦＤ容量を持つイメージセンサに係る技術が提案されている（例えば、特許文献１または特許文献２参照）。
【０００３】
このようなイメージセンサにおいては、それぞれのＦＤ容量でＰＤに貯まった電子を電圧に変換し読み取るようになされている。
【０００４】
例えば、特許文献２の技術では、変調された飽和前電荷信号（Ｓ1’）＋変調された過飽和電荷信号（Ｓ2’）＋ＣFD＋ＣSノイズ（Ｎ2）とＣFD＋ＣSノイズ（Ｎ2）を差動アンプＤＣに入力し、これらの差分を取ってＣFD＋ＣSノイズ（Ｎ2）をキャンセルし、さらにアンプＡＰによりＣFDとＣSの容量比率によって復元して飽和前電荷信号（Ｓ1）と同じゲインに調整することで、飽和前電荷信号と過飽和電荷信号の和（Ｓ1＋Ｓ2）が得られる。
【０００５】
Ｓ1’＋Ｓ2’＋Ｎ2信号とＮ2信号は、差動アンプＤＣ２に入力する前に、必要に応じて設けられるＡ／ＤコンバータＡＤＣによりそれぞれデジタル化してもよく、あるいはＡＤＣを設けずにアナログ信号のまま差動アンプＤＣに入力してもよい。
【０００６】
このような技術を用いることにより、イメージセンサのダイナミックレンジを拡大することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−１６５７５４号公報
【特許文献２】特許第４５０２２７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、２つのＦＤ容量を持つイメージセンサにおいて画素信号を生成する場合、２つのＦＤ容量の比（容量比）を用いた演算を行う必要がある。このため、正確な容量比を用いなければ、画素信号においてもノイズが発生してしまうことがある。
【０００９】
しかしながら、半導体チップの製造プロセスにおいては、製造条件の揺らぎが発生するため、素子の電気特性にもばらつきが生じることがある。このような場合、設計上の容量比を用いたとしても、もはや正確な容量比とはいえず、不正確な容量比を用いた演算によって生成された画素信号は、例えば、リニアリティの劣化などの問題が発生しやすい。
【００１０】
さらに、半導体チップの製造プロセスにおいて、ウェハーの面上の位置に応じてＦＤの容量が変化する場合などは、例えば、リニアリティの劣化が定常的に発生することによるシェーディングのような固定パターンのノイズが発生することになる。
【００１１】
本技術はこのような状況に鑑みて開示するものであり、画質を劣化させることなく、ダイナミックレンジを拡大することができるようにするものである。
【課題を解決するための手段】
【００１２】
本技術の第１の側面は、光電変換部から転送された信号電荷を保持する電荷保持部であって、第１の容量値の容量部、および、前記第１の容量値を増大させて第２の容量値とするための付加容量部から成る電荷保持部とを有する画素が複数個、行列状に配置されて成る画素アレイと、前記電荷保持部に保持された電荷をリセットするリセットトランジスタの一部に、前記リセットトランジスタの駆動電圧とは異なる電圧の試験電圧を印加する試験電圧用電源とを備える固体撮像装置である。
【００１３】
前記画素アレイの中の複数の画素のそれぞれにおいて、前記光電変換部で受光した光に対応する画素信号を読み出す前に、前記リセットトランジスタをオンにして、前記電荷保持部に、前記試験電圧に対応する電荷を保持させるようにすることができる。
【００１４】
前記画素アレイの中の所定の１行の画素において、前記光電変換部で受光した光に対応する画素信号を読み出す前に、前記リセットトランジスタをオンにして、前記電荷保持部に、前記試験電圧に対応する電荷を保持させるようにすることができる。
【００１５】
画素アレイの中の前記所定の１行の画素の受光部が遮光され、前記光電変換部で受光した光に対応する画素信号を読み出す前に、前記光電変換部から前記電荷保持部に信号電荷を転送する転送トランジスタを、前記リセットトランジスタとともにオンにして、前記光電変換部に、前記試験電圧に対応する電荷を保持させるようにすることができる。
【００１６】
前記電荷保持部に蓄積された電荷に対応する信号電圧であって、前記電荷保持部の容量を前記第１の容量値とした場合の信号電圧に基づいて生成される高ゲイン信号、および、前記電荷保持部の容量を前記第２の容量値とした場合の信号電圧に基づいて生成される低ゲイン信号に基づいて、前記第１の容量値と前記第２の容量値の比である容量比を演算する演算部をさらに備えるようにすることができる。
【００１７】
前記高ゲイン信号および前記低ゲイン信号のそれぞれが、相関２重サンプリング処理によってノイズが除去された信号とされるようにすることができる。
【００１８】
前記容量比を記憶するメモリをさらに備えるようにすることができる。
【００１９】
本技術の第２の側面は、光電変換部から転送された信号電荷を保持する電荷保持部であって、第１の容量値の容量部、および、前記第１の容量値を増大させて第２の容量値とするための付加容量部から成る電荷保持部とを有する画素が複数個、行列状に配置されて成る画素アレイと、前記電荷保持部に保持された電荷をリセットするリセットトランジスタの一部に、前記リセットトランジスタの駆動電圧とは異なる電圧の試験電圧を印加する試験電圧用電源とを備える固体撮像装置を備える電子機器である。
【００２０】
本技術の第１の側面においては、光電変換部から転送された信号電荷を保持する電荷保持部であって、第１の容量値の容量部、および、前記第１の容量値を増大させて第２の容量値とするための付加容量部から成る電荷保持部とを有する画素が複数個、行列状に配置され、前記電荷保持部に保持された電荷をリセットするリセットトランジスタの一部に、前記リセットトランジスタの駆動電圧とは異なる電圧の試験電圧が印加される。
【発明の効果】
【００２１】
本技術によれば、画質を劣化させることなく、ダイナミックレンジを拡大することができる。
【図面の簡単な説明】
【００２２】
【図１】２つのＦＤ容量を持つイメージセンサの画素部の構成を、簡易的に示した回路図である。
【図２】ＴＦＤがオフされている場合の図１との等価回路を示した図である。
【図３】ＴＦＤがオンされている場合の図１との等価回路を示した図である。
【図４】高ゲイン信号Ｐ２と低ゲイン信号Ｐ１を説明する図である。
【図５】合成信号Ｐ１´を説明する図である。
【図６】容量ＣＦＤと容量（ＣＦＤ＋ＣＳ）のばらつきが生じた場合の合成信号Ｐ１´を説明する図である。
【図７】容量ＣＦＤと容量（ＣＦＤ＋ＣＳ）のばらつきが生じた場合の合成信号Ｐ１´を説明する図である。
【図８】本技術を適用したイメージセンサの画素部の構成を、簡略に示した回路図である。
【図９】ロジック部に設けられた信号補正回路の構成例を示す図である。
【図１０】本技術を適用したイメージセンサにおけるカラムＡＤＣ回路の概略構成を示すブロック図である。
【図１１】図１０に示されるカラムＡＤＣ回路における一般的なＣＤＳ処理を説明するタイミングチャートである。
【図１２】本技術を適用したイメージセンサにおける各電圧パルスの形状を示すタイミングチャートである。
【図１３】図１２における試験電荷注入期間、並びに、Ｄ相第１期間およびＤ相第２期間における詳細なタイミングチャートである。
【図１４】図１２におけるＰ相第１期間、Ｐ相第２期間、Ｄ相第１期間、およびＤ相第２期間における詳細なタイミングチャートである。
【図１５】本技術を適用したイメージセンサにおいて、１行毎に、各画素に試験電荷を注入する場合のタイミングチャートである。
【図１６】本技術を適用したイメージセンサにおいて、代表行にのみ試験電荷が注入される場合のタイミングチャートである。
【図１７】図１６における試験電荷注入期間、並びに、Ｐ相第１期間、Ｐ相第２期間、Ｄ相第１期間、およびＤ相第２期間における詳細なタイミングチャートである。
【図１８】本技術が適用される固体撮像装置の概略を示すシステム構成図である。
【図１９】本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００２３】
以下、図面を参照して、ここで開示する技術の実施の形態について説明する。
【００２４】
最初に従来技術の問題点について説明する。
【００２５】
図１は、２つのＦＤ容量を持つイメージセンサの画素部の構成を、簡易的に示した回路図である。
【００２６】
この例における画素部は、フォトダイオード（ＰＤ）に蓄積された電荷が転送トランジスタ（ＴＲＧ）を介してフローティングディフュージョン（ＦＤ）に転送される。また、ＦＤに蓄積された電荷が読み出された後、リセットトランジスタ（ＲＳＴ）がオンされることにより、電源電圧がＦＤに供給され、ＦＤの電位がリセットされるようになされている。
【００２７】
ＦＤに蓄積された電荷は、後述する信号電圧として、増幅トランジスタ（ＡＭＰ）を介して読み出される。なお、信号電圧の読み出しは、図示せぬ選択トランジスタがオンされることにより行われる。
【００２８】
また、この画素部には、ＦＤ容量となるキャパシタであって、比較的小さい容量のキャパシタＣＦＤおよび比較的大きい容量のキャパシタＣＳが設けられている。上述したようにＰＤから転送された電荷は、ＦＤに転送されて蓄積される。このとき、ＦＤ切り替えトランジスタ（ＴＦＤ）がオンまたはオフされることにより、ＦＤの容量が変化する。
【００２９】
ＴＦＤがオフされている場合、図１に示される回路は図２と等価となり、ＰＤから転送された電荷が容量ＣＦＤのＦＤに蓄積されることになる。
【００３０】
一方、ＴＦＤがオンされている場合、図１に示される回路は図３と等価となり、ＰＤから転送された電荷が容量（ＣＦＤ＋ＣＳ）のＦＤに蓄積されることになる。
【００３１】
イメージセンサにおいて、当該画素部から出力される画素信号は、ＦＤに蓄積された電荷に対応する信号電圧に基づいて生成される。ＦＤの容量をＣで表したとき、ＦＤから読み出される信号電圧Ｖは、Ｖ＝Ｑ／Ｃで表されるので、図２の回路のＦＤから読み出される信号電圧に対応する信号（高ゲイン信号と称することにする）は、Ｐ２＝Ｑ／ＣＦＤとなる。一方、図３の回路のＦＤから読み出される信号電圧に対応する信号（低ゲイン信号と称することにする）は、Ｐ１＝Ｑ／（ＣＦＤ＋ＣＳ）となる。
【００３２】
図４は、高ゲイン信号Ｐ２と低ゲイン信号Ｐ１を説明する図である。同図の横軸はＰＤで受光した光量とされ、縦軸が信号レベルとされる。光量が十分に大きい場合、イメージセンサでは、低ゲイン信号Ｐ１を用いて画素信号が生成され、光量が十分に小さい場合、高ゲイン信号Ｐ２を用いて画素信号が生成される。このようにすることで、画素信号のダイナミックレンジを拡大することができる。
【００３３】
一方で、光量が十分に大きいとは言えない場合、イメージセンサでは、低ゲイン信号Ｐ１と高ゲイン信号Ｐ２とを混合した信号を用いて画素信号が生成される。例えば、ＰＤで受光した光量が光量ｌａから光量ｌｂまでの間であった場合、低ゲイン信号Ｐ１と高ゲイン信号Ｐ２とを混合した信号（合成信号と称することにする）Ｐ１´を用いて画素信号が生成される。
【００３４】
合成信号Ｐ１´は、容量ＣＦＤと容量（ＣＦＤ＋ＣＳ）との比（容量比）を用いた演算により求めることが可能であり、Ｐ１´＝Ｐ１×ＣＦＤ／（ＣＦＤ＋ＣＳ）として求めることができる。
【００３５】
すなわち、図５に示されるように、低ゲイン信号Ｐ１に容量比α（＝ＣＦＤ／（ＣＦＤ＋ＣＳ））を乗じることにより、合成信号Ｐ１´が生成される。
【００３６】
図５は、合成信号Ｐ１´を説明する図である。同図の横軸はＰＤで受光した光量とされ、縦軸が信号レベルとされる。図５において、合成信号Ｐ１´は、高ゲイン信号Ｐ２と同じ傾きを有する直線として示されている。
【００３７】
このような合成信号Ｐ１´を用いることにより、ＰＤで受光した光量が光量ｌａから光量ｌｂまでの間であった場合、光量が十分に小さい場合（高ゲイン信号Ｐ２の場合）と同じダイナミックレンジで画素信号を生成することが可能となる。
【００３８】
しかしながら、容量ＣＦＤと容量（ＣＦＤ＋ＣＳ）の実際の値は、画素部毎に異なることがある。半導体チップの製造プロセスにおける製造条件の揺らぎが発生するため、素子の電気特性にもばらつきが生じることがあるからである。このように、容量ＣＦＤと容量（ＣＦＤ＋ＣＳ）のばらつきが生じた場合、設計時に得られた容量比と実際の容量比とが異なってしまうことがある。
【００３９】
図６と図７は、容量ＣＦＤと容量（ＣＦＤ＋ＣＳ）のばらつきが生じた場合の合成信号Ｐ１´を説明する図である。同図の横軸はＰＤで受光した光量とされ、縦軸が信号レベルとされる。
【００４０】
図６に示されるように、合成信号Ｐ１´は、本来、高ゲイン信号Ｐ２と同じ傾きを有する直線（図中の点線）となるものであるが、設計時に得られた容量比と実際の容量比とが異なっていた場合、合成信号Ｐ１´の傾きが高ゲイン信号Ｐ２の傾きとは異なってしまう。
【００４１】
このため、図７に示されるように、高ゲイン信号Ｐ２と合成信号Ｐ１´とのリニアリティが崩れ、ＰＤで受光した光量が光量ｌａから光量ｌｂまでの間であった場合の画素信号の信号レベルが不正確なものとなってしまう。
【００４２】
例えば、半導体チップの製造プロセスにおいて、ウェハーの面上の位置に応じて容量ＣＦＤと容量（ＣＦＤ＋ＣＳ）のばらつきが生じる場合などは、例えば、リニアリティの劣化が定常的に発生することによるシェーディングのような固定パターンのノイズが発生することになる。
【００４３】
そこで、本技術では、ＦＤの容量のばらつきが生じた場合であっても、画素信号のリニアリティが崩れないようにする。
【００４４】
図８は、本技術を適用したイメージセンサの画素部の構成を、簡略に示した回路図である。
【００４５】
同図の例では、３行２列（合計６個）の画素部が記載されており、各画素部では、図１の場合と同様に、フォトダイオード（ＰＤ）に蓄積された電荷が転送トランジスタＴＲＧを介してフローティングディフュージョン（ＦＤ）に転送される。
【００４６】
また、ＦＤに蓄積された電荷が読み出された後、リセットトランジスタ（ＲＳＴ）がオンされることにより、電圧ＶｄｄがＦＤに供給され、ＦＤの電位がリセットされるようになされている。
【００４７】
ＦＤに蓄積された電荷は、後述する信号電圧として、増幅トランジスタ（ＡＭＰ）を介して読み出される。なお、信号電圧の読み出しは、図示せぬ選択トランジスタがオンされることにより行われる。
【００４８】
また、図８においては、表示が省略されているが、図１を参照して上述した場合と同様に、各画素部には、ＦＤ容量となるキャパシタであって、比較的小さい容量のキャパシタＣＦＤおよび比較的大きい容量のキャパシタＣＳが設けられている。上述したようにＰＤから転送された電荷は、ＦＤに転送されて蓄積される。このとき、ＦＤ切り替えトランジスタ（ＴＦＤ）がオンまたはオフされることにより、ＦＤの容量が変化する。
【００４９】
図８の構成では、図１の場合とは異なり、ＲＳＴのドレイン端子に電圧Ｖｔｔを印加するレギュレータ２１が設けられている。
【００５０】
この電圧Ｖｔｔは、画素部の各トランジスタの駆動を制御する電圧である電圧Ｖｄｄとは異なる電圧とされ、後述するようにＦＤに試験電荷を蓄積させるための電圧とされる。例えば、各トランジスタをオンさせるときの電圧（駆動電圧）Ｖｄｄが約３Ｖであり、オフさせるときの電圧（駆動停止電圧）Ｖｄｄは約―０.３Ｖとされる。一方で、ＦＤに試験電荷を蓄積させるときの電圧（試験電圧）Ｖｔｔは約０Ｖ乃至０.３Ｖであり、ＦＤに試験電荷を蓄積させないときの電圧Ｖｔｔは約３Ｖとされる。
【００５１】
すなわち、本技術におけるイメージセンサは、画素部の各トランジスタの駆動電圧Ｖｄｄを供給する画素電源とは別の電源であるレギュレータ２１を有している。
【００５２】
ＲＳＴのドレイン端子にグランド電圧付近の電圧（例えば、試験電圧）を印加すると、ＦＤに微小な量の電荷（試験電荷と称することにする）が蓄積される。例えば、ＰＤで強い光を受光した場合、ＰＤに蓄積された電荷をＦＤに転送したとき、容量ＣＦＤでは蓄積することができず溢れてしまうので、容量（ＣＦＤ＋ＣＳ）に蓄積する必要がある。試験電荷は、容量ＣＦＤから溢れることなく蓄積される微小な電荷とされる。
【００５３】
各画素のＦＤから読み出された信号電圧は、イメージセンサのロジック部に供給される。図９は、ロジック部に設けられた信号補正回路の構成例を示す図である。
【００５４】
図９において、演算器４１には、高ゲイン信号Ｐ２および低ゲイン信号Ｐ１がそれぞれ入力される。演算器４１は、高ゲイン信号Ｐ２および低ゲイン信号Ｐ１をそのまま選択器４３に出力するとともに、高ゲイン信号と低ゲイン信号の比（Ｐ１／Ｐ２）を算出し、比（Ｐ１／Ｐ２）を低ゲイン信号Ｐ１に乗じた合成信号Ｐ１´を選択器４３に出力する。
【００５５】
なお、上述したように、Ｐ２＝Ｑ／ＣＦＤ、Ｐ１＝Ｑ／（ＣＦＤ＋ＣＳ）であることから、比（Ｐ１／Ｐ２）は、容量比αと等しくなる。演算器４１により算出された容量比αは、バッファ４２に保持されるようになされている。このようにすることで、画素毎に容量比αが異なる場合であっても、常に適正な合成信号Ｐ１´を得ることができ、リニアリティを崩さずに画素信号を生成することが可能となる。
【００５６】
選択器４３は、高ゲイン信号Ｐ２、低ゲイン信号Ｐ１、または、合成信号Ｐ１´のいずれかを選択し、後段に出力するようになされている。
【００５７】
本技術を適用したイメージセンサは、例えば、画素信号を読み出す前に全画素のＲＳＴをオンにして、ＲＳＴのドレイン端子に試験電圧を印加し、ＦＤに試験電荷を蓄積させる。その後、所定の１行の画素を選択してＦＤから信号電圧を読み出し、上述したように、容量比αを演算して保持するようになされている。
【００５８】
そして、当該行の画素のＰＤで受光した電荷をＦＤに転送して読み出す際に、必要に応じて容量比αを用いて算出された合成信号Ｐ１´が読み出される。
【００５９】
さらに、次の行の画素を選択してＦＤから信号電圧を読み出し、上述したように、容量比αを演算して保持し、当該行の画素のＰＤで受光した電荷をＦＤに転送して読み出す際に、必要に応じて容量比αを用いて算出された合成信号Ｐ１´が読み出される。
【００６０】
このようにして各行の画素の画素信号が読み出される。このようにすることで、ＦＤの容量のばらつきが生じた場合であっても、画素信号のリニアリティが崩れないようにする。
【００６１】
また、本技術を適用したイメージセンサでは、信号成分からリセット成分を除去するＣＤＳ(Correlated Double Sampling；相関２重サンプリング)処理を行って画素信号を生成するようになされている。ＣＤＳ処理では、各画素のＦＤからリセット成分を読み出すＰ相期間と信号成分を読み出すＤ相期間が交互に設けられる。
【００６２】
すなわち、カラムＡＤＣ回路内において、Ｐ相期間にカウントされたリセット成分の値が、Ｄ相期間にカウントされた信号成分の値から除去される。なお、Ｐ相期間およびＤ相期間においては、例えば、クロックに応じて順次変化する参照信号電圧と、ＦＤから読み出された信号電圧との大小関係が比較され、この大小関係が反転するまでのクロック数がカウントされてデジタル信号の値が生成される。すなわち、Ｐ相期間およびＤ相期間のいずれか一方でカウントアップし、他方でカウントダウンすることにより、信号成分とリセット成分の差分を表すデジタル信号の値が得られる。
【００６３】
上述したように本技術を適用したイメージセンサの画素部は、２つの異なるＦＤ容量を有しているため、ＣＤＳ処理が２回行われるようになされている。すなわち、ＦＤを容量（ＣＦＤ＋ＣＳ）としてリセット成分を読み出すＰ相第１期間、ＦＤを容量（ＣＦＤ＋ＣＳ）として信号成分を読み出すＤ相第１期間、ＦＤを容量ＣＦＤとしてリセット成分を読み出すＰ相第２期間、およびＦＤを容量ＣＦＤとして信号成分を読み出すＤ相第２期間が設けられる。
【００６４】
図１０は、本技術を適用したイメージセンサにおけるカラムＡＤＣ回路の概略構成を示すブロック図である。
【００６５】
まず、図１０Ａに示されるように、Ｐ相第１期間（Ｐ相１）においてクロックがカウンタ５３に供給されてカウントダウンされる。
【００６６】
次に、図１０Ｂに示されるように、Ｐ相第２期間（Ｐ相２）においてクロックがカウンタ５２に供給されてカウントダウンされ、Ｄ相第２期間（Ｄ相２）においてクロックがカウンタ５２に供給されてカウントアップされる。これにより、カウンタ５２によって信号成分とリセット成分の差分を表すデジタル信号の値（ＣＤＳ２）が生成される。このＣＤＳ２の値はラッチ５１に保持される。
【００６７】
その後、図１０Ｃに示されるように、Ｄ相第１期間（Ｄ相１）においてクロックがカウンタ５３に供給されてカウントアップされる。これにより、カウンタ５３によって信号成分とリセット成分の差分を表すデジタル信号の値（ＣＤＳ１）が生成される。このＣＤＳ１の値はラッチ５１に保持される。
【００６８】
図１１は、図１０に示されるカラムＡＤＣ回路における一般的なＣＤＳ処理を説明するタイミングチャートである。図中最も上に示されるＸＨＳは水平同期信号を表しており、水平同期信号のパルスが２回形成される間（すなわち２水平転送期間内）に、図１０Ａ乃至図１０Ｃを参照して上述した処理が実行されるようになされている。
【００６９】
一方で本技術を適用したイメージセンサの場合、上述したように、例えば、画素信号を読み出す前に全画素のＲＳＴに試験電圧を印加し、ＦＤに試験電荷を蓄積させる。その後、行毎に画素を選択してＦＤから信号電圧を読み出し、上述したように、容量比αを演算して保持するようになされている。
【００７０】
図１２は、本技術を適用したイメージセンサにおける各電圧パルスの形状を示すタイミングチャートである。図中のＳＡＴｉｍｅは、レギュレータ２１により試験電圧を印加する期間に形成されるパルスとされる。また、ＲＳＴｎは、第ｎ行目の画素のリセットトランジスタに印加される駆動電圧のパルスとされ、ＲＳＴｎ＋１は、第ｎ行目の画素のリセットトランジスタに印加される駆動電圧のパルスとされる。さらに、ＳＥＬｎは、第ｎ行目の選択トランジスタに印加される駆動電圧のパルスとされ、ＳＥＬｎ＋１は、第ｎ＋１行目の選択トランジスタに印加される駆動電圧のパルスとされる。
【００７１】
図１２に示されるように、試験電荷注入期間において、レギュレータ２１により試験電圧が印加されるとともに、第ｎ行目の画素のリセットトランジスタ、および第ｎ＋１行目のリセットトランジスタがオンされる。これにより、第ｎ行目と第ｎ＋１行目の画素のＦＤに試験電荷が蓄積される。ここでは、第ｎ行目と第ｎ＋１行目に係る各電圧パルスのみが示されているが、実際には、試験電荷注入期間において、レギュレータ２１により試験電圧が印加されるとともに、全ての行の画素のリセットトランジスタがオンされ、全ての行の画素のＦＤに試験電荷が蓄積される。
【００７２】
その後、Ｄ相第１期間とＤ相第２期間において、第ｎ行目の画素の選択トランジスタがオンされる。このとき読み出される信号電圧は、ＰＤで受光した光量に応じた電荷に対応する信号電圧ではなく、試験電荷に対応する信号電圧である。これにより、試験電荷に対応する高ゲイン信号Ｐ２と低ゲイン信号Ｐ１が出力され、カラムＡＤＣ回路の演算器４１によって第ｎ行目の各画素の容量比αが演算されてバッファ４２に保持される。なお、ここで出力される高ゲイン信号Ｐ２と低ゲイン信号Ｐ１にはＣＤＳ処理が施されないことになる。
【００７３】
そして、Ｐ相第１期間、Ｐ相第２期間、Ｄ相第１期間、およびＤ相第２期間において、第ｎ行目の画素の選択トランジスタがオンされる。これにより、第ｎ行目の各画素のＰＤで受光した光量に応じた電荷に対応する画素信号が、ＣＤＳ処理を経て生成されることになる。
【００７４】
さらに、その後、Ｄ相第１期間およびＤ相第２期間において、第ｎ＋１行目の画素の選択トランジスタがオンされる。これにより、カラムＡＤＣ回路の演算器４１によって第ｎ＋１行目の各画素の容量比αが演算され、バッファ４２に保持される。
【００７５】
そして、Ｐ相第１期間、Ｐ相第２期間、Ｄ相第１期間、およびＤ相第２期間において、第ｎ＋１行目の画素の選択トランジスタがオンされる。これにより、第ｎ＋１行目の各画素のＰＤで受光した電荷に対応する画素信号が、ＣＤＳ処理を経て生成されることになる。
【００７６】
このようにして、各行の画素の画素信号が生成されていく。
【００７７】
図１３は、図１２における試験電荷注入期間、並びに、Ｄ相第１期間およびＤ相第２期間における詳細なタイミングチャートである。同図は、横軸が時間とされ、４Ｈ（４水平転送期間）の各信号波形が示されている。
【００７８】
同図には、ＦＤに蓄積される電荷に対応する電圧の変化（ＦＤ）、カラムＡＤＣ回路で生成される参照信号電圧の波形（ＤＡＣ）、アンプトランジスタから出力される信号電圧の波形（ＶＳＬ）が示されている。また、選択トランジスタの駆動電圧の波形（ＳＥＬ）、リセットトランジスタの駆動電圧の波形（ＲＳＴ）、転送トランジスタの駆動電圧の波形（ＴＲＧ）、およびＦＤ切り替えトランジスタの駆動電圧の波形（ＴＦＤ）が示されている。
【００７９】
さらに、同図には、図１０を参照して上述した、カウンタ５３、およびカウンタ５２に保持される各値が示されている。なお、図１３では、Ｐ相第１期間、Ｐ相第２期間、Ｄ相第１期間、およびＤ相第２期間が表されていないので、カウンタ５２の値は０のままとされている。
【００８０】
図１０に示されるように、電荷注入期間においては、ＲＳＴが“Ｈ”となり、レギュレータ２１により試験電圧が印加され、ＦＤに試験電荷が蓄積（注入）される。
【００８１】
図１４は、図１２におけるＰ相第１期間、Ｐ相第２期間、Ｄ相第１期間、およびＤ相第２期間における詳細なタイミングチャートである。同図は、横軸が時間とされ、４Ｈ（４水平転送期間）の各信号波形が示されている。
【００８２】
同図には、やはりＦＤに蓄積される電荷に対応する電圧の変化（ＦＤ）、カラムＡＤＣ回路で生成される参照信号電圧の波形（ＤＡＣ）、アンプトランジスタから出力される信号電圧の波形（ＶＳＬ）が示されている。また、選択トランジスタの駆動電圧の波形（ＳＥＬ）、リセットトランジスタの駆動電圧の波形（ＲＳＴ）、転送トランジスタの駆動電圧の波形（ＴＲＧ）、およびＦＤ切り替えトランジスタの駆動電圧の波形（ＴＦＤ）が示されている。
【００８３】
さらに、同図には、図１０を参照して上述した、カウンタ５３、およびカウンタ５２に保持される各値が示されている。なお、図１４では、カウンタ５３、および、カウンタ５２の値が図１０を参照して上述したように変化している。
【００８４】
すなわち、図１４に示されるように、Ｐ相第１期間、Ｐ相第２期間、Ｄ相第１期間、およびＤ相第２期間では、２つのＦＤ容量を有するイメージセンサにおける一般的な信号の読み出し処理（ＣＤＳ処理を伴う）が実行されることになる。
【００８５】
以上においては、画素信号を読み出す前に全画素のＲＳＴに試験電圧を印加し、ＦＤに試験電荷を蓄積させると説明したが、必ずしも全画素同時に試験電荷を蓄積させる（注入する）必要はない。例えば、１行毎に、各画素に試験電荷を注入するようにしてもよい。
【００８６】
図１５は、本技術を適用したイメージセンサにおける各電圧パルスの形状を示すタイミングチャートであって、１行毎に、各画素に試験電荷を注入する場合のタイミングチャートである。
【００８７】
図１５は、図１２に対応する図であり、ＳＡＴｉｍｅは、レギュレータ２１により試験電圧を印加する期間に形成されるパルスとされる。また、ＲＳＴｎは、第ｎ行目の画素のリセットトランジスタに印加される駆動電圧のパルスとされ、ＲＳＴｎ＋１は、第ｎ行目の画素のリセットトランジスタに印加される駆動電圧のパルスとされる。さらに、ＳＥＬｎは、第ｎ行目の選択トランジスタに印加される駆動電圧のパルスとされ、ＳＥＬｎ＋１は、第ｎ＋１行目の選択トランジスタに印加される駆動電圧のパルスとされる。
【００８８】
図１５において、試験電荷注入期間において、レギュレータ２１により試験電圧が印加されるとともに、第ｎ行目の画素のリセットトランジスタがオンされる。これにより、第ｎ行目の画素のＦＤに試験電荷が蓄積される。図１５の場合、図１２とは異なり、試験電荷注入期間において、第ｎ＋１行目の画素のリセットトランジスタがオンされていない。このため、この試験電荷注入期間には、この１行（第ｎ行目）の画素にのみ試験電荷が注入されることになる。
【００８９】
その後、Ｄ相第１期間とＤ相第２期間において、第ｎ行目の画素の選択トランジスタがオンされる。このとき読み出される信号電圧は、ＰＤで受光した光量に応じた電荷に対応する信号電圧ではなく、試験電荷に対応する信号電圧である。これにより、試験電荷に対応する高ゲイン信号Ｐ２と低ゲイン信号Ｐ１が出力され、カラムＡＤＣ回路の演算器４１によって第ｎ行目の各画素の容量比αが演算されてバッファ４２に保持される。なお、ここで出力される高ゲイン信号Ｐ２と低ゲイン信号Ｐ１にはＣＤＳ処理が施されないことになる。
【００９０】
そして、Ｐ相第１期間、Ｐ相第２期間、Ｄ相第１期間、およびＤ相第２期間において、第ｎ行目の画素の選択トランジスタがオンされる。これにより、第ｎ行目の各画素のＰＤで受光した光量に応じた電荷に対応する画素信号が、ＣＤＳ処理を経て生成されることになる。
【００９１】
その後、次の試験電荷注入期間において、レギュレータ２１により試験電圧が印加されるとともに、第ｎ＋１行目の画素のリセットトランジスタがオンされる。これにより、第ｎ＋１行目の画素のＦＤに試験電荷が蓄積される。この試験電荷注入期間では、第ｎ行目の画素のリセットトランジスタがオンされていないので、この１行（第ｎ＋１行目）の画素にのみ試験電荷が注入されることになる。
【００９２】
さらに、その後、Ｄ相第１期間およびＤ相第２期間において、第ｎ＋１行目の画素の選択トランジスタがオンされる。これにより、カラムＡＤＣ回路の演算器４１によって第ｎ＋１行目の各画素の容量比αが演算され、バッファ４２に保持される。
【００９３】
そして、Ｐ相第１期間、Ｐ相第２期間、Ｄ相第１期間、およびＤ相第２期間において、第ｎ＋１行目の画素の選択トランジスタがオンされる。これにより、第ｎ＋１行目の各画素のＰＤで受光した電荷に対応する画素信号が、ＣＤＳ処理を経て生成されることになる。
【００９４】
このようにして、各行の画素の画素信号が生成されていく。
【００９５】
例えば、全ての行の画素に同時に試験電荷を注入するようにした場合、読み出しの順番が後になる行の画素では、試験電荷の注入から読み出しまでに要する時間が長くなり、ＦＤから電荷が流出することにより試験電荷を維持できなくなることもあり得る。１行毎に、各画素に試験電荷を注入するようにすれば、全ての行の画素において、試験電荷の注入から読み出しまでに要する時間を短くすることができ、確実に試験電荷を維持することが可能となる。
【００９６】
以上においては、全ての行の画素に試験電荷が注入される実施の形態について説明した。しかしながら、このようにすると、全ての行において試験電荷の注入と、容量比αの算出を行う必要があるため、フレームレートを高くすることが難しくなる。このため、例えば、画素アレイの中で代表となる行（代表行）を１行定めて、その代表行にのみ試験電荷が注入されるようにしてもよい。そして、代表行の各列の画素についてそれぞれ容量比αを求め、求めたαを他の全ての行の対応する列の画素に適用するようにしてもよい。
【００９７】
このようにすることで、フレームレートを高くすることも容易になる。
【００９８】
さらに、代表行にのみ試験電荷が注入される場合、代表行のみ画素の受光部が遮光されるようにし、代表行の画素では光電変換を行わせることなく、容量比αの算出のためにのみ用いられるようにすることもできる。このようにすると、容量比αの算出の際にも、ＣＤＳ処理が行われるようにすることができる。
【００９９】
例えば、図８に示される回路において、試験電荷注入期間には、リセットトランジスタ（ＲＳＴ）とともに転送トランジスタ（ＴＲＧ）もオンされるようにする。このようにすることで、ＰＤにも試験電圧が印加され、その結果、ＰＤにも試験電荷が蓄積されることになる。
【０１００】
その後、ＦＤの電荷をリセットし、Ｐ相第１期間、Ｐ相第２期間、Ｄ相第１期間、およびＤ相第２期間を設けることにより、ＣＤＳ処理が施された高ゲイン信号Ｐ２と低ゲイン信号Ｐ１とを得ることができる。これにより、リセット成分が除去された高ゲイン信号Ｐ２と低ゲイン信号Ｐ１との比に基づいて、容量比αを演算することが可能となる。
【０１０１】
図１６は、本技術を適用したイメージセンサにおける各電圧パルスの形状を示すタイミングチャートであって、代表行にのみ試験電荷が注入される場合のタイミングチャートである。
【０１０２】
図１６は、図１２に対応する図であり、ＳＡＴｉｍｅは、レギュレータ２１により試験電圧を印加する期間に形成されるパルスとされる。また、ＲＳＴｎは、第ｎ行目の画素のリセットトランジスタに印加される駆動電圧のパルスとされ、ＲＳＴｎ＋１は、第ｎ行目の画素のリセットトランジスタに印加される駆動電圧のパルスとされる。さらに、ＳＥＬｎは、第ｎ行目の選択トランジスタに印加される駆動電圧のパルスとされ、ＳＥＬｎ＋１は、第ｎ＋１行目の選択トランジスタに印加される駆動電圧のパルスとされる。
【０１０３】
図１６においては、第ｎ行目が代表行とされる。
【０１０４】
図１６において、試験電荷注入期間において、レギュレータ２１により試験電圧が印加されるとともに、第ｎ行目の画素のリセットトランジスタがオンされる。なお、図示されていないが、このとき転送トランジスタもオンされる。これにより、第ｎ行目の画素のＰＤに試験電荷が蓄積される。図１６の場合、図１２とは異なり、試験電荷注入期間において、第ｎ＋１行目の画素のリセットトランジスタがオンされていない。このため、この試験電荷注入期間には、代表行（第ｎ行目）の画素にのみ試験電荷が注入されることになる。
【０１０５】
その後、Ｐ相第１期間、Ｐ相第２期間、Ｄ相第１期間、およびＤ相第２期間において、第ｎ行目の画素の選択トランジスタがオンされる。このとき読み出される信号電圧は、リセット直後のＦＤの電荷に対応する信号電圧と、ＰＤに蓄積された試験電荷がＦＤに転送された際の信号電圧である。これにより、ＣＤＳ処理を施した高ゲイン信号Ｐ２と低ゲイン信号Ｐ１が出力され、カラムＡＤＣ回路の演算器４１によって第ｎ行目の各画素の容量比αが演算されてバッファ４２に保持される。
【０１０６】
そして、Ｐ相第１期間、Ｐ相第２期間、Ｄ相第１期間、およびＤ相第２期間において、第ｎ行目の画素の選択トランジスタがオンされる。これにより、第ｎ行目の各画素のＰＤで受光した光量に応じた電荷に対応する画素信号が、ＣＤＳ処理を経て生成されることになる。
【０１０７】
その後、Ｐ相第１期間、Ｐ相第２期間、Ｄ相第１期間、およびＤ相第２期間において、第ｎ＋１行目の画素の選択トランジスタがオンされる。これにより、第ｎ＋１行目の各画素のＰＤで受光した電荷に対応する画素信号が、ＣＤＳ処理を経て生成されることになる。
【０１０８】
その次のＰ相第１期間、Ｐ相第２期間、Ｄ相第１期間、およびＤ相第２期間においては、第ｎ＋２行目の各画素のＰＤで受光した電荷に対応する画素信号が、ＣＤＳ処理を経て生成されることになる。
【０１０９】
このようにして、各行の画素の画素信号が生成されていく。
【０１１０】
このようにすることで、容量比αを演算する際に用いられる高ゲイン信号Ｐ２と低ゲイン信号Ｐ１にもＣＤＳ処理を施すことが可能となり、より正確な容量比αを用いて合成信号Ｐ１´を生成することができる。
【０１１１】
図１７は、図１６における試験電荷注入期間、並びに、Ｐ相第１期間、Ｐ相第２期間、Ｄ相第１期間、およびＤ相第２期間における詳細なタイミングチャートである。同図は、横軸が時間とされ、６Ｈ（６水平転送期間）の各信号波形が示されている。なお、図１７に示されるＰ相第１期間、Ｐ相第２期間、Ｄ相第１期間、およびＤ相第２期間は、図１６において、試験電荷注入期間の右隣に位置する期間（最初のＰ相第１期間、Ｐ相第２期間、Ｄ相第１期間、およびＤ相第２期間）であり、試験電荷に対応する信号電圧の読み出しとＣＤＳ処理に係る期間とされる。
【０１１２】
同図には、ＦＤに蓄積される電荷に対応する電圧の変化（ＦＤ）、カラムＡＤＣ回路で生成される参照信号電圧の波形（ＤＡＣ）、アンプトランジスタから出力される信号電圧の波形（ＶＳＬ）が示されている。また、選択トランジスタの駆動電圧の波形（ＳＥＬ）、リセットトランジスタの駆動電圧の波形（ＲＳＴ）、転送トランジスタの駆動電圧の波形（ＴＲＧ）、およびＦＤ切り替えトランジスタの駆動電圧の波形（ＴＦＤ）が示されている。
【０１１３】
さらに、同図には、図１０を参照して上述した、カウンタ５３、およびカウンタ５２に保持される各値が示されている。
【０１１４】
図１７に示されるように、電荷注入期間においては、ＲＳＴが“Ｈ”となり、ＴＲＧが“Ｈ”となる。このとき、レギュレータ２１により試験電圧が印加され、ＦＤとともにＰＤに試験電荷が蓄積（注入）される。
【０１１５】
その後、Ｐ相第１期間、Ｐ相第２期間、Ｄ相第１期間、およびＤ相第２期間に入ると、ＲＳＴおよびＴＲＧは、それぞれ“Ｌ”となるが、ＲＳＴは再び“Ｈ”となる。これにより、ＦＤがリセットされることになる。この後、Ｐ相第１期間およびＰ相第２期間となり、リセット成分がカウンタ５３およびカウンタ５２に保持される。
【０１１６】
そして、ＴＲＧが“Ｈ”となり、ＰＤに蓄積されていた試験電荷がＦＤに転送される。その後、Ｄ相第１期間およびＤ相第２期間となり、信号成分がカウンタ５３およびカウンタ５２に保持され、ＣＤＳ処理が行われる。
【０１１７】
図１６中の、２回目以降のＰ相第１期間、Ｐ相第２期間、Ｄ相第１期間、およびＤ相第２期間における詳細なタイミングチャートは、図１４と同様であり、２つのＦＤ容量を有するイメージセンサにおける一般的な信号の読み出し処理（ＣＤＳ処理を伴う）が実行される。
【０１１８】
図１８は、本技術が適用される固体撮像装置の概略を示すシステム構成図である。ここでは、本技術を適用したＣＭＯＳイメージセンサ１００の構成の概略を示すシステム構成 図が示されている。
【０１１９】
図１８に示されるように、ＣＭＯＳイメージセンサ１００は、図示せぬ半導体基板（チップ）上に形成された画素アレイ１１１と、画素アレイ１１１と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。この例では、周辺回路部が、垂直駆動回路１１２、カラムＡＤＣ回路１１３、水平駆動回路１１４およびシステム制御部１１５により構成されている。
【０１２０】
ＣＭＯＳイメージセンサ１００はさらに、信号処理部１１８およびデータ格納部１１９を備えている。信号処理部１１８およびデータ格納部１１９については、本イメージセンサ１００とは別の基板に設けられる外部信号処理部、例えばＤＳＰ(Digital Signal Processor)やソフトウェアによる処理でも構わないし、本イメージセンサ１００と同じ基板上に搭載しても構わない。
【０１２１】
画素アレイ１１１には、光電変換素子（例えば、フォトダイオード：ＰＤ）を有する画素が行列状に２次元配置されている。すなわち、図８を参照して上述した構成の画素が多数配置されて画素アレイ１１１が構成される。
【０１２２】
画素アレイ１１１にはさらに、行列状の画素配列に対して行ごとに画素駆動線１１６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線１１７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。図１８では、画素駆動線１１６について１本として示しているが、１本に限られるものではない。画素駆動線１１６の一端は、垂直駆動回路１１２の各行に対応した出力端に接続されている。
【０１２３】
また、画素アレイ１１１には、試験電圧用電源１２１が接続されている。試験電圧用電源は、画素アレイ１１１に配置された各画素のリセットトランジスタのドレイン端子にグランド電圧付近の電圧を、試験電圧として印加するための電源とされる。例えば、図８のレギュレータ２１により試験電圧用電源が構成される。
【０１２４】
垂直駆動回路１１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ１１１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動回路である。
【０１２５】
垂直駆動回路１１２によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１１７の各々を通してカラムＡＤＣ回路１１３に供給される。カラムＡＤＣ回路１１３は、画素アレイ１１１の画素列ごとに、選択行の各単位画素から垂直信号線１１７を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【０１２６】
具体的には、カラムＡＤＣ回路１１３は、信号処理として少なくとも、上述したＣＤＳ処理を行う。カラムＡＤＣ回路１１３には、図１０を参照して上述したように、カウンタやラッチが設けられている。
【０１２７】
水平駆動回路１１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラムＡＤＣ回路１１３の画素列に対応する単位回路を順番に選択する。この水平駆動回路１１４による選択走査により、カラムＡＤＣ回路１１３で信号処理された画素信号が順番に出力される。
【０１２８】
システム制御部１１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、当該タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動回路１１２、カラムＡＤＣ回路１１３および水平駆動回路１１４などの駆動制を行う。
【０１２９】
信号処理部１１８は、少なくとも加算処理機能を有し、カラムＡＤＣ回路１１３から出力される画素信号に対して加算処理等の種々の信号処理を行う。信号処理部１１８には、ロジック部が設けられ、ロジック部には、図９を参照して上述したような信号補正回路が設けられている。
【０１３０】
データ格納部１１９は、信号処理部１１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
【０１３１】
ところで、以上において説明した実施の形態では、ＰＤで受光した光量に応じた電荷に対応する信号電圧を読み出す前に、都度、容量比αの演算が行われることになる。しかし、例えば、イメージセンサの起動時などに、１回だけ容量比αの演算を行い、画素毎の容量比がメモリなどに記憶されるようにしてもよい。
【０１３２】
そして、全ての画素について容量比αが記憶された後は、各行の選択トランジスタがオンされている期間が、Ｐ相第１期間、Ｐ相第２期間、Ｄ相第１期間、およびＤ相第２期間とされるようにしてもよい。すなわち、全ての画素について容量比αが得られた後は、一般的なイメージセンサと同様に画素信号を読み出すようにすればよい。
【０１３３】
１回だけ容量比αの演算を行い、画素毎の容量比がメモリなどに記憶されるようにする場合、図１２または図１５を参照して上述したように、各行の画素についてそれぞれ容量比αが演算されて記憶されるようにしてもよいし、図１６を参照して上述したように、代表行の画素についてのみ容量比αが演算されて記憶されるようにしてもよい。
【０１３４】
このようにすることで、画素信号のリニアリティが崩れないようにすることができ、かつ、実際に画像を撮影する際には、２つのＦＤ容量を有するイメージセンサにおける一般的な信号の読み出し処理（ＣＤＳ処理を伴う）のみを実行するだけでよい。
【０１３５】
一方で、上述したように、１回だけ容量比αの演算を行うようにする場合、容量比αを記憶するメモリを多数設ける必要があり、コスト増につながり易い。そこで、例えば、出荷時に全ての画素の容量比αを演算し、それらの平均値を求めておくようにしてもよい。そして、容量比αの平均値と、設計上の容量比との差分値を算出し、この差分値をメモリに記憶しておくようにすればよい。
【０１３６】
この場合、例えば、信号処理部１１８内のロジック部に、書き換え不可能なメモリであって、電力の供給なしに記憶内容を維持可能なメモリを設け、このメモリに上述した差分値を記憶するようにすればよい。そして、合成信号Ｐ１´を生成する際に、設計上の容量比と上述した差分値を用いて容量比αを求め、容量比αを用いた演算により合成信号Ｐ１´が生成されるようにすればよい。ただし、この場合の容量比αは、全ての画素の容量比の平均値となるので、画素毎に容量比αを求める場合と比較すると、やや精度が低下する。
【０１３７】
このようにすることで、メモリに係るコストを削減することができる。また、勿論、画素信号のリニアリティが崩れないようにすることができ、かつ、実際に画像を撮影する際には、２つのＦＤ容量を有するイメージセンサにおける一般的な信号の読み出し処理（ＣＤＳ処理を伴う）のみを実行するだけでよい。
【０１３８】
図１９は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【０１３９】
図１９の撮像装置６００は、レンズ群などからなる光学部６０１、上述した画素２の各構成が採用される固体撮像素子（撮像デバイス）６０２、およびカメラ信号処理回路であるＤＳＰ回路６０３を備える。また、撮像装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。
【０１４０】
光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像素子６０２の撮像面上に結像する。固体撮像素子６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子６０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１００等の固体撮像素子を用いることができる。
【０１４１】
表示部６０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像素子６０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０１４２】
操作部６０７は、ユーザによる操作の下に、撮像装置６００が有する様々な機能について操作指令を発する。電源部６０８は、ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１４３】
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイの画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
【０１４４】
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
【０１４５】
なお、本明細書において上述した一連の処理は、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１４６】
また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１４７】
なお、本技術は以下のような構成も取ることができる。
【０１４８】
（１）
光電変換部から転送された信号電荷を保持する電荷保持部であって、第１の容量値の容量部、および、前記第１の容量値を増大させて第２の容量値とするための付加容量部から成る電荷保持部とを有する画素が複数個、行列状に配置されて成る画素アレイと、
前記電荷保持部に保持された電荷をリセットするリセットトランジスタの一部に、前記リセットトランジスタの駆動電圧とは異なる電圧の試験電圧を印加する試験電圧用電源と
を備える固体撮像装置。
（２）
前記画素アレイの中の複数の画素のそれぞれにおいて、
前記光電変換部で受光した光に対応する画素信号を読み出す前に、前記リセットトランジスタをオンにして、前記電荷保持部に、前記試験電圧に対応する電荷を保持させる
（１）に記載の固体撮像装置。
（３）
前記画素アレイの中の所定の１行の画素において、
前記光電変換部で受光した光に対応する画素信号を読み出す前に、前記リセットトランジスタをオンにして、前記電荷保持部に、前記試験電圧に対応する電荷を保持させる
（１）または（２）に記載の固体撮像装置。
（４）
画素アレイの中の前記所定の１行の画素の受光部が遮光され、
前記光電変換部で受光した光に対応する画素信号を読み出す前に、前記光電変換部から前記電荷保持部に信号電荷を転送する転送トランジスタを、前記リセットトランジスタとともにオンにして、前記光電変換部に、前記試験電圧に対応する電荷を保持させる
（３）に記載の固体撮像装置。
（５）
前記電荷保持部に蓄積された電荷に対応する信号電圧であって、前記電荷保持部の容量を前記第１の容量値とした場合の信号電圧に基づいて生成される高ゲイン信号、および、前記電荷保持部の容量を前記第２の容量値とした場合の信号電圧に基づいて生成される低ゲイン信号に基づいて、前記第１の容量値と前記第２の容量値の比である容量比を演算する演算部をさらに備える
（１）乃至（４）のいずれかに記載の固体撮像装置。
（６）
前記高ゲイン信号および前記低ゲイン信号のそれぞれが、相関２重サンプリング処理によってノイズが除去された信号とされる
（５）に記載の固体撮像装置。
（７）
前記容量比を記憶するメモリをさらに備える
（５）または（６）に記載の固体撮像装置。
（８）
光電変換部から転送された信号電荷を保持する電荷保持部であって、第１の容量値の容量部、および、前記第１の容量値を増大させて第２の容量値とするための付加容量部から成る電荷保持部とを有する画素が複数個、行列状に配置されて成る画素アレイと、
前記電荷保持部に保持された電荷をリセットするリセットトランジスタの一部に、前記リセットトランジスタの駆動電圧とは異なる電圧の試験電圧を印加する試験電圧用電源とを備える固体撮像装置を備える
電子機器。
【符号の説明】
【０１４９】
１００  ＣＭＯＳイメージセンサ，  １１１  画素アレイ，  １１２  垂直駆動回路，  １１３  カラムＡＤＣ回路，  １１４  水平駆動回路，  １１５  システム制御部，  １１８  信号処理部，  １２１  試験電圧用電源，  ６００  撮像装置，  ６０２  固体撮像装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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