(57)【要約】【課題】 メモリセルの電荷蓄積層の空乏化の抑制と、周辺回路領域の素子の特性変動の抑制を両立させることができる不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】 実施形態によれば、半導体基板上にゲート絶縁膜を形成する工程と、ポリシリコン膜を形成する工程と、メモリセル領域のポリシリコン膜に第１不純物を導入し、周辺回路領域上のポリシリコン膜に第２不純物を導入する工程と、第１絶縁膜を形成した後、第１絶縁膜、ポリシリコン膜、ゲート絶縁膜を順次エッチングし、さらに半導体基板を所定深さまでエッチングして素子分離溝を形成する工程と、絶縁膜を埋め込む工程とを有し、メモリセル領域のポリシリコン電極上面の第１絶縁膜を除去すると共に、ポリシリコン電極の側壁が部分的に露出するようにする。メモリセル領域のポリシリコン電極に気相拡散法により第１不純物を導入する。【選択図】 図９
2014056964.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル領域および周辺回路領域の素子形成領域が素子分離溝で分離形成された不揮発性半導体記憶装置の製造方法であって、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にポリシリコン膜を形成する工程と、
前記メモリセル領域上の前記ポリシリコン膜にボロンをイオン注入し、前記周辺回路領域上の前記ポリシリコン膜にリンをイオン注入する工程と、
前記ポリシリコン膜上に第１の絶縁膜を形成する工程と、
前記素子分離領域の前記第１の絶縁膜、前記ポリシリコン膜、前記ゲート絶縁膜および  前記半導体基板を順次エッチングし、ポリシリコン電極と素子分離溝を形成する工程と、
前記素子分離溝を第２の絶縁膜で埋め込み、素子分離絶縁膜を形成する工程と、
前記メモリセル領域の前記第１の絶縁膜をエッチング除去し、さらに前記メモリセル領域の前記素子分離絶縁膜を所定膜厚エッチング除去することにより、前記メモリセル領域の前記ポリシリコン電極の上面および側面の一部を露出させ、且つ、前記周辺回路領域の前記ポリシリコン電極上面に第１の絶縁膜を残存させることにより、前記周辺回路領域の前記ポリシリコン電極の上面が前記第１の絶縁膜に、側面が前記第２の絶縁膜で覆われるように形成する工程と、
前記メモリセル領域の前記ポリシリコン電極の露出している面に気相拡散法によりボロンを導入する工程と
を有する不揮発性半導体記憶装置の製造方法。
【請求項２】
メモリセル領域および周辺回路領域の素子形成領域が素子分離溝で分離形成された不揮発性半導体記憶装置の製造方法であって、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上の全面に成膜され、少なくとも前記メモリセル領域内に第１の不純物が導入されたポリシリコン膜を形成する工程と、
前記ポリシリコン膜上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜、前記ポリシリコン膜、前記ゲート絶縁膜をエッチングすると共に、前記半導体基板を所定深さまでエッチングして前記素子分離溝を形成することでポリシリコン電極を分離形成する工程と、
前記素子分離溝内に素子分離絶縁膜を埋め込む工程と、
前記メモリセル領域の前記ポリシリコン電極の側壁が部分的に露出するように前記メモリセル領域の前記素子分離絶縁膜を所定深さまで除去する工程と、
前記メモリセル領域の前記ポリシリコン電極の露出している面に気相拡散法により前記第１の不純物もしくは同一導電型の不純物を導入する工程と
を有する不揮発性半導体記憶装置の製造方法。
【請求項３】
前記ポリシリコン膜を形成する工程は、
前記ゲート絶縁膜上にポリシリコン膜を形成する工程と、
前記メモリセル領域上の前記ポリシリコン膜に第１の不純物を導入し、前記周辺回路領域上の前記ポリシリコン膜に第２の不純物を導入する工程と
を有する請求項２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記ポリシリコン膜を形成する工程は、
前記ゲート絶縁膜上に、成膜中に第１の不純物を導入しながらポリシリコン膜を形成する工程と、
前記周辺回路領域上の前記ポリシリコン膜に第２の不純物を導入する工程と
を有する請求項２に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基上に設けられたメモリセル領域および周辺回路領域と、
メモリセル領域と周辺回路領域の間に設けられた境界領域と、
前記メモリセル領域および前記周辺回路領域に設けられた素子分離溝と、
前記素子分離溝に埋め込まれた素子分離絶縁膜により分離形成された素子領域および前記境界領域と、
前記メモリセル領域の前記半導体基板上面に形成されたゲート絶縁膜、第１電極膜、電極間絶縁膜、第２電極膜を有するメモリセルトランジスタと、
前記周辺回路領域の前記半導体基板上面に形成されたゲート絶縁膜、第１電極膜、第１絶縁膜、電極間絶縁膜、第２電極膜を有する周辺回路素子と、
前記境界領域の半導体基板上面に設けられたゲート絶縁膜、第１電極膜、第１絶縁膜、電極間絶縁膜、第２電極膜を有する境界部とを有し、
前記メモリセル領域の前記素子分離絶縁膜の上面高さは、第１電極膜の下面より高く、上面よりも低く形成されており、
前記周辺回路領域の前記素子分離絶縁膜の上面高さは、第１電極膜の上面と同じ高さに形成されており、
前記境界領域上には第２の絶縁膜が設けられた箇所と除去された箇所があることによる段差が形成されている、
不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリ等に代表される不揮発性半導体記憶装置では、電荷蓄積層に電荷が蓄積され、情報の記憶がされるものがある。電荷蓄積層は通常はポリシリコン膜によって形成される。不揮発性半導体記憶装置の製造工程において、電荷蓄積層を形成するポリシリコンには十分な不純物を導入し、トランジスタなどの素子としての動作特性に支障ないように形成する。不純物が導入されたポリシリコン膜を形成する方法として、例えば、成膜中にボロン、リンなどの不純物を導入しながら成膜する、in-situ  ドープトポリシリコン（in-situ DOPOS）法によって形成したり、ポリシリコン膜を形成した後、不純物をイオン注入することにより不純物が導入されたポリシリコン膜を形成するという手法を用いることができる。しかし、その後の熱処理工程によって、このポリシリコン膜に導入した不純物が外方拡散によりポリシリコン膜外に排出されてしまい、ポリシリコン膜中の不純物濃度が低下してしまうという現象が知られている。特に、最近では、メモリセルの微細化が進み、電荷蓄積層の寸法が小さくなっているため、導入した不純物の割合に対して、後の熱処理工程での外方拡散によって失われる不純物の割合が大きくなる傾向にあり、電荷蓄積層の空乏化率が増大したり、トランジスタの閾値が変動してしまったりして、デバイス特性、例えば、フラッシュメモリの書き込み特性や消去特性に与える影響が大きくなってきている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許公開公報２００８／０２３７６８６
【発明の概要】
【発明が解決しようとする課題】
【０００４】
そこで、メモリセル領域の電荷蓄積層の空乏化を抑制し、周辺回路領域の素子の特性変動を抑制することができる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本実施形態の不揮発性半導体記憶装置の製造方法は、メモリセル領域および周辺回路領域の素子形成領域が素子分離溝で分離形成されたものを対象とする。半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にポリシリコン膜を形成する工程を有する。前記メモリセル領域上の前記ポリシリコン膜に第１の不純物を導入し、前記周辺回路領域上の前記ポリシリコン膜に第２の不純物を導入する工程を有する。前記ポリシリコン膜上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜、前記ポリシリコン膜、前記ゲート絶縁膜をエッチングすると共に、前記半導体基板を所定深さまでエッチングして前記素子分離溝を形成することでポリシリコン電極を分離形成する工程を有する。前記素子分離溝内に素子分離絶縁膜を埋め込む工程を有する。前記メモリセル領域の前記ポリシリコン電極の側壁が部分的に露出するように前記メモリセル領域の前記素子分離絶縁膜を所定深さまで除去する工程を有する。前記メモリセル領域の前記ポリシリコン電極の露出している面に気相拡散法により前記第１の不純物もしくは同一導電型の不純物を導入する工程を有する。
【０００６】
本実施形態の不揮発性半導体記憶装置は、半導体基板と、前記半導体基上に設けられたメモリセル領域および周辺回路領域を有する。メモリセル領域と周辺回路領域の間に設けられた境界領域と、前記メモリセル領域および前記周辺回路領域に設けられた素子分離溝と、前記素子分離溝に埋め込まれた素子分離絶縁膜により分離形成された素子領域および前記境界領域を有する。前記メモリセル領域の前記半導体基板上面に形成されたゲート絶縁膜、第１電極膜、電極間絶縁膜、第２電極膜を有するメモリセルトランジスタを有する。前記周辺回路領域の前記半導体基板上面に形成されたゲート絶縁膜、第１電極膜、第１絶縁膜、電極間絶縁膜、第２電極膜有する周辺回路素子を有する。前記境界領域の半導体基板上面に設けられたゲート絶縁膜、第１電極膜、第１絶縁膜、電極間絶縁膜、第２電極膜を有する境界部とを有する。前記メモリセル領域の前記素子分離絶縁膜の上面高さは、第１電極膜の下面より高く、上面よりも低く形成されている。前記周辺回路領域の前記素子分離絶縁膜の上面高さは、第１電極膜の上面と同じ高さに形成されている。前記境界領域上には第２の絶縁膜が設けられた箇所と除去された箇所があることによる段差が形成されている。
【図面の簡単な説明】
【０００７】
【図１】実施形態におけるＮＡＮＤ型フラッシュメモリ装置の電気的構成を概略的に示す図
【図２】第１実施形態にかかる製造工程の一段階における、（ａ）メモリセル領域の図１中Ａ−Ａ線に沿った部分及び（ｂ）周辺回路領域の各縦断面図（その１）
【図３】第１実施形態にかかる製造工程の一段階における、（ａ）メモリセル領域の図１中Ａ−Ａ線に沿った部分及び（ｂ）周辺回路領域の各縦断面図（その２）
【図４】第１実施形態にかかる製造工程の一段階における、（ａ）メモリセル領域の図１中Ａ−Ａ線に沿った部分及び（ｂ）周辺回路領域の各縦断面図（その３）
【図５】第１実施形態にかかる製造工程の一段階における、（ａ）メモリセル領域の図１中Ａ−Ａ線に沿った部分及び（ｂ）周辺回路領域の各縦断面図（その４）
【図６】第１実施形態にかかる製造工程の一段階における、（ａ）メモリセル領域の図１中Ａ−Ａ線に沿った部分及び（ｂ）周辺回路領域の各縦断面図（その５）
【図７】第１実施形態にかかる製造工程の一段階における、（ａ）メモリセル領域の図１中Ａ−Ａ線に沿った部分及び（ｂ）周辺回路領域の各縦断面図（その６）
【図８】第１実施形態にかかる製造工程の一段階における、（ａ）メモリセル領域の図１中Ａ−Ａ線に沿った部分及び（ｂ）周辺回路領域の各縦断面図（その７）
【図９】第１実施形態にかかる製造工程の一段階における、（ａ）メモリセル領域の図１中Ａ−Ａ線に沿った部分及び（ｂ）周辺回路領域の各縦断面図（その８）
【図１０】第１実施形態にかかる製造工程の一段階における、（ａ）メモリセル領域の図１中Ａ−Ａ線に沿った部分及び（ｂ）周辺回路領域の各縦断面図（その９）
【図１１】第２実施形態にかかる製造工程の一段階における、（ａ）メモリセル領域の図１中Ａ−Ａ線に沿った部分及び（ｂ）周辺回路領域の各縦断面図（その１）
【図１２】第２実施形態にかかる製造工程の一段階における、（ａ）メモリセル領域の図１中Ａ−Ａ線に沿った部分及び（ｂ）周辺回路領域の各縦断面図（その２）
【図１３】第３実施形態にかかる製造工程の一段階における、（ａ）メモリセル領域の図１中Ａ−Ａ線に沿った部分及び（ｂ）周辺回路領域の各縦断面図
【図１４】図１０に対して直交する方向の断面図を示す図
【図１５】第４の実施形態にかかる製造工程の一段階における、（ａ）メモリセル領域の図１中Ａ−Ａ線に沿った部分及び（ｂ）周辺回路領域の各縦断面図（その１）
【図１６】第４の実施形態にかかる製造工程の一段階における、（ａ）メモリセル領域の図１中Ａ−Ａ線に沿った部分及び（ｂ）周辺回路領域の各縦断面図（その２）
【発明を実施するための形態】
【０００８】
以下、図面を参照して実施形態の不揮発性半導体記憶装置およびその製造方法について説明する。
（第１実施形態）
不揮発性半導体記憶装置として、例えばＮＡＮＤ型フラッシュメモリ装置に適用したものを図１乃至図１０、及び図１４を参照して説明する。以下の説明において、同一の機能、構成を有する構成要素については、同一符号を付している。図面は模式的なものであり、厚みや平面寸法、もしくはそれらの比率等は現実のものとは必ずしも一致しない。上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。
【０００９】
図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成をブロック図によって概略的に示したものである。図１に示すように、ＮＡＮＤ型フラッシュメモリ装置１は、多数のメモリセルをマトリクス状に配設したメモリセルアレイＡｒ、およびメモリセルアレイＡｒの各メモリセルの読出／書込／消去を行う周辺回路ＰＣを有すると共に、図示しない入出力インタフェース回路などを備えている。
【００１０】
メモリセルアレイＡｒには、セルユニットＵＣが複数配設されている。セルユニットＵＣは、ビット線ＢＬ０〜ＢＬｎ−１側にそれぞれ接続されたビット線側選択ゲートトランジスタＳＴＤと、ソース線ＳＬ側に接続されたソース側選択ゲートトランジスタＳＴＳと、これら２個の選択ゲートトランジスタＳＴＤ−ＳＴＳ間に２のｋ乗個（例えば３２（＝ｍ）個）のメモリセルトランジスタＭＴ０…ＭＴｍ−１が直列接続されたものである。メモリセルトランジスタは電荷蓄積層、電極間絶縁膜、制御ゲート電極を有するゲート電極（図示せず）を有しており、ワード線に直列接続されている。
【００１１】
周辺回路領域ＰＣはメモリセル領域の周辺に設けられており、図示しないアドレスデコーダ、センスアンプ、昇圧回路、転送トランジスタ、およびそれら回路の構成部分として、トランジスタや抵抗素子などを具備している。
【００１２】
図１０（ａ）および図１４（ａ）は、メモリセル領域の断面構造を模式的に示した図である。図１０（ａ）はメモリセルトランジスタの断面を示しており、図１におけるＡ−Ａ線に沿った方向、すなわちワード線に沿った方向の断面を示している。図１４（ａ）はワード線延在方向に対して直交する活性領域１１に沿う方向の断面を示している。図１０（ａ）において、半導体基板１に形成された素子分離領域１０ａによって区画された活性領域１１と境界領域１２が形成されている。活性領域１１には後の工程でトランジスタや抵抗素子などの素子が形成される（素子形成領域）。境界領域１２は、メモリセル領域と周辺回路領域の間に設けられた領域であって、マスクの重ね合わせ領域として利用される。
【００１３】
素子分離領域１０ａは半導体基板１に形成された素子分離溝１０ｂに素子分離絶縁膜１０ｃを埋め込んで形成されており、活性領域１１を電気的に分離している。活性領域１１および境界領域１２上にはゲート絶縁膜２、電荷蓄積層３ａ（境界領域においては下部電極３ｂ）、電極間絶縁膜１６が形成されている。境界領域１２の下部電極３ｂ上の一部には第１の絶縁膜８が存在している。下部電極３ｂ上表面には第１の絶縁膜８の端に合わせるようにして段差があり、第１の絶縁膜８端と一体的に段差１４が形成されている。電極間絶縁膜１６上には制御ゲート電極１７ａがあり、その上にゲート電極上絶縁膜１８がある。ゲート電極２１ａは、電荷蓄積層３ａ、電極間絶縁膜１６、制御ゲート電極１７ａ、ゲート電極上絶縁膜１８を備えている。
【００１４】
図１４（ａ）において、隣接する複数のゲート電極２１ａの間は絶縁膜２７ｂによって埋め込まれている。絶縁膜２７ｂは周辺回路領域でのゲート電極２１ｂのサイドウォール絶縁膜２７ａと同じ工程で形成された絶縁膜である。ゲート電極２１ａの両側の半導体基板１にはソース・ドレイン領域２４が形成されている。その他の構成は図１０（ａ）で説明した構成と同じである。なお、図１４（ａ）はゲート電極に対して直交する方向の断面であるため、素子分離領域は示されない。
【００１５】
次に、図１０（ｂ）および図１４（ｂ）は、周辺回路領域の断面構造を模式的に示した図である。一例として、トランジスタの断面構造を示している。図１０（ｂ）はトランジスタのゲート幅方向の断面図を示し、図１４（ｂ）はゲート長方向（ゲート幅方向に対して直交する方向）の断面を示している。
【００１６】
図１０（ｂ）において、半導体基板上１上に、素子分離領域１０ａにより区画された活性領域１１が形成されている。活性領域１１上にはゲート絶縁膜２、下部電極３ｃ、第１の絶縁膜８が積層されており、第１の絶縁膜８上および素子分離絶縁膜１０ｃ上にわたって電極間絶縁膜１６および上部電極１７ｂ、ゲート電極上絶縁膜１８が形成されている。上部電極１７ｂと下部電極３ｃは、下部電極３ｃ上の第１の絶縁膜８および電極間絶縁膜１６に設けられた開口部９によって相互に電気的に導通している。ゲート電極２１ｂは、下部電極３ｃ、第１の絶縁膜８、電極間絶縁膜１６、上部電極１７ｂ、ゲート電極上絶縁膜１８を備えている。ゲート電極２１ｂの上には、第２の絶縁膜１９、第３の絶縁膜２０及び層間絶縁膜２２が形成されている。
【００１７】
図１４（ｂ）において、ゲート電極２１ｂの側面にサイドウォール絶縁膜２７ａ、ゲート電極の両側の半導体基板１にソース・ドレイン領域２５、および層間絶縁膜２２を貫通してソース・ドレイン領域２５まで達するコンタクトプラグ２３が形成されている。ソース・ドレイン領域２５は、高濃度不純物領域２５ａと低濃度不純物領域２５ｂを有している。その他の構成は図１０（ｂ）で説明した構成と同じである。
【００１８】
次に、図２乃至図１０を用いて、工程毎に順を追って実施形態の各々の製造工程について説明する。図２乃至図１０は第１の実施形態を説明するため、実施形態が適用された構成を工程順に模式的に示した縦断面図である。各図において、（ａ）はメモリセル領域、（ｂ）は周辺回路領域を示している。
【００１９】
まず、図２に示すように、半導体基板１上にゲート絶縁膜２を熱酸化法により形成し、ポリシリコン膜３をＣＶＤ法（Chemical Vapor Deposition）により形成する。ゲート絶縁膜２は例えばシリコン酸化膜で形成され、トンネル絶縁膜として用いられる。ポリシリコン膜３は、例えば不純物が導入されていないノンドープ・ポリシリコンを用いることができる。
【００２０】
次に、図３に示すように、周辺回路領域（ｂ）にフォトレジスト４ａを形成し、これをマスクとして、メモリセル領域（ａ）のポリシリコン膜３に第１の不純物５をイオン注入する。第１の不純物５として、例えば、ボロン（Ｂ）を用いることができる。
【００２１】
次に、図４に示すように、メモリセル領域（ａ）にフォトレジスト４ｂを形成し、これをマスクとして、周辺回路領域（ｂ）のポリシリコン膜３に第２の不純物７をイオン注入する。第２の不純物７として、例えば、リン（Ｐ）を用いることができる。その後、フォトレジスト４ｂを除去した後、短時間の熱を加えるＲＴＡ処理（ラピッド・サーマル・アニール，Rapid Thermal Anneal）を施し、ポリシリコン膜３に導入した第１の不純物５および第２の不純物７を均一に拡散させるとともに活性化させる。なお、第２の不純物７は、第１の不純物５と同一の不純物種であっても良いし、異なる不純物種であっても良い。例えば、第１の不純物５としてボロン、第２の不純物７としてリンを用いた場合は、メモリセル領域のポリシリコンをｐ型に形成し、周辺回路領域のポリシリコンをｎ型に形成することができる。また例えば、第１の不純物５と第２の不純物７にボロンを用いて、それぞれ異なる濃度とすることができる。あるいは、メモリセル領域と周辺回路領域で、異なる注入エネルギーで注入したり、周辺回路領域のボロン注入をエネルギーを変えて２度注入するなどして、目的に応じて異なる不純物プロファイルとすることが可能である。
【００２２】
次に、図５に示すように、ポリシリコン膜３上に、第１の絶縁膜８を形成する。第１の絶縁膜８として、例えばＣＶＤ法によりシリコン窒化膜を形成することができる。その後、公知のフォトリソグラフィ法を用いて（図示せず）、素子分離領域１０ａの第１の絶縁膜８、ポリシリコン膜３、ゲート絶縁膜２を順次エッチングし、さらに半導体基板１を一定深さエッチングすることにより、メモリセル領域（ａ）の電荷蓄積層３ａ、境界領域の下部電極３ｂ，周辺回路領域（ｂ）の下部電極３ｃ、および素子分離溝１０ｂを形成する。第１の絶縁膜８は、レジスト（図示せず）がエッチング中に消耗されてなくなった場合や後退した場合に、下部の膜がエッチングされたりしないようにする、エッチングの際のマスクとしても作用する。
【００２３】
次に、図６に示すように、全面に絶縁膜１０ｄを形成し、素子分離溝１０ｂを埋め込み、電荷蓄積層３ａ、境界領域の下部電極３ｂ，周辺回路領域（ｂ）の下部電極３ｃを覆う。絶縁膜１０ｄは、例えば塗布型のシリコン酸化膜や、ＣＶＤ法によって成膜したシリコン酸化膜を用いることができる。次いで、短時間の熱を加えるＲＴＡ処理を施し、絶縁膜１０ｄの焼きしめを行う。ＲＴＡ処理は、例えば温度７００℃〜９００℃で、窒素雰囲気中で行うことができる。このＲＴＡ処理の際に、ポリシリコン膜３の形成後に導入された不純物が、外方拡散によって電荷蓄積層３ａ、下部電極３ｂ、３ｃの表面から排出され、不純物濃度が低下する。
【００２４】
その後、図７に示すように、ＣＭＰ法（Chemical Mechanical Polishing - 化学機械研磨）により絶縁膜１０ｄを研磨して、第１の絶縁膜８上でストップさせ、さらに絶縁膜１０ｄにエッチングを加えて第１の絶縁膜８を露出させる。このとき、電荷蓄積層３ａ、下部電極３ｂ、下部電極３ｃは絶縁膜１０ｄと第１の絶縁膜８に覆われており、露出しないようにする。
【００２５】
次に、図８に示すように、周辺回路領域（ｂ）上と境界領域１２上の一部に、フォトレジスト４ｃを形成し、これをマスクとして、第１の絶縁膜８をエッチングにより除去する。さらに、絶縁膜１０ｄをエッチングすることによって、絶縁膜１０ｄの上面が電荷蓄積層３ａの上面から一定深さになるまで落とし込み、電荷蓄積層３ａの中ほどまで露出させる。このようにして、素子分離溝１０ｂ内に埋め込まれた素子分離絶縁膜１０ｃが形成される。また、このエッチングにより、フォトレジスト４ｃにマスクされていない領域の電荷蓄積層３ａと下部電極３ｂの表面がわずかにエッチングされる。境界領域１２上の下部電極３ｂ上面には、第１の絶縁膜８による段差と、下部電極３ｂ表面がわずかにエッチングされたことによる段差１４ができる。
【００２６】
ここで、フォトレジスト４ｃをマスクにして第１の絶縁膜８をエッチングした後に、フォトレジスト４ｃを除去し、さらにＲＴＡ処理を行って素子分離絶縁膜１０ｃの焼きしめを行い、素子分離絶縁膜１０ｃのエッチレートの安定化を図っても良い。この場合、このＲＴＡ処理によって、ポリシリコン膜３に導入された不純物５が外方拡散によって排出され、電荷蓄積層３ａの不純物濃度が低下する。
【００２７】
次に、図９に示すように、フォトレジスト４ｃを除去する。周辺回路領域（ｂ）の下部電極３ｃは側面が素子分離絶縁膜１０ｃにより覆われ、上面が第１の絶縁膜８によって覆われている。メモリセル領域（ａ）の電荷蓄積層３ａは下半分程度が素子分離絶縁膜１０ｃにより覆われており、上半分程度が露出している。また、境界領域１２の下部電極３ｂは、メモリセル側の側面の上半分程度および上面のメモリセル側が露出しており、下部電極３ｂは、周辺回路側の側面が素子分離絶縁膜１０ｃに覆われ、上面が第１の絶縁膜８により覆われている。この状況で、気相拡散法により、第３の不純物１５として、例えばボロン（Ｂ）を電荷蓄積層３ａおよび下部電極３ｂの露出した部分に導入する。第３の不純物１５は、第１の不純物と同一の不純物か、あるいは同一導電型の不純物であればよい。例えば、上述のように第１の不純物５がボロン（Ｂ）である場合は、第３の不純物１５はボロン（Ｂ）などを用いることができる。また、第１の不純物５がリン（Ｐ）である場合は、第３の不純物１５はリン（Ｐ）、もしくはヒ素（Ａｓ)などを用いることができる。気相拡散法は、例えば、ボロンを導入する場合は、不純物ソースガスとしてＢＣｌ３もしくはＢ２Ｈ６ガスを用いることができる。またリンを導入する際には、不純物ソースガスとして、例えばＰＨ３ガスを用いることができる。この気相拡散法によって、これまでの熱が加えられる工程で電荷蓄積層３ａから外方拡散により排出されて減少してしまった不純物を補填することができる。また、周辺回路領域（ｂ）では、下部電極３ｃが第１の絶縁膜８および素子分離絶縁膜１０ｃによって覆われており、露出していないため、気相拡散法によって不純物は導入されない。
【００２８】
このように、メモリセル領域（ａ）の電荷蓄積層３ａには不純物を追加導入するが、周辺回路領域（ｂ）の下部電極３ｃには不純物を追加導入しないのは、以下の理由による。すなわち、メモリセルトランジスタの電荷蓄積層３ａは、熱処理で外方拡散する不純物の割合が無視できないほど微細化されている。また、電荷蓄積層３ａに導入される不純物濃度はより高い方が好ましい。そこで、メモリセル領域（ａ）の電荷蓄積層３ａには外方拡散によって減少した不純物を補うため追加の不純物導入を行う。一方、周辺回路領域（ｂ）では、下部電極３ｃの大きさが大きいため外方拡散する不純物の量による特性変動は少ないため、不純物の追加導入は行わない。また、例えば抵抗素子では、あらかじめ定められた抵抗値に設定するため所定の不純物濃度となるように濃度コントロールをする都合上、不純物の追加は望ましくない。以上の理由により、メモリセル領域（ａ）の電荷蓄積層３ａには不純物を追加導入するが、周辺回路領域（ｂ）の下部電極３ｃには不純物を追加導入しない。
【００２９】
次に、図１０に示すように、全面に電極間絶縁膜１６を形成した後、周辺回路領域（ｂ）の下部電極３ｃ上の電極間絶縁膜１６および第１の絶縁膜８の一部をエッチングによって除去して開口部９を形成する。電極間絶縁膜１６は、例えばＯＮＯ膜（Oxide-Nitride-Oxide膜）やＮＯＮＯＮ膜（Nitride-Oxide-Nitride-Oxide-Nitride膜）のように、シリコン酸化膜とシリコン窒化膜の積層膜などを用いることができる。次いで、第２のポリシリコン１７ａおよび１７ｂ、ゲート電極上絶縁膜１８を順次成膜する。次に、フォトレジストマスク（図示せず）を用いて、ゲート電極上絶縁膜１８、第２のポリシリコン１７ａおよび１７ｂ、電極間絶縁膜１６、第１の絶縁膜８、電荷蓄積層３ａ、下部電極３ｂおよび３ｃをエッチングし、メモリセル領域（ａ）のメモリセルトランジスタのゲート電極２１ａ、周辺回路領域（ｂ）のトランジスタのゲート電極２１ｂを形成する。その後、ゲート電極２１ｂの側面にサイドウォール絶縁膜２７ａを形成し（図１４にて図示）、次いで、全面に第２の絶縁膜１９、および第３の絶縁膜２０を形成する。第２のポリシリコン１７ａおよび１７ｂは、それぞれ、メモリセルトランジスタの制御ゲート電極１７ａ、および周辺回路領域の素子の上部電極１７ｂである。
【００３０】
その後、層間絶縁膜２２を形成し、周辺回路領域（ｂ）では拡散層に接続するコンタクトプラグ２３を形成する（図１４において図示）。図１４はこの工程を終えた状態を示した図であり、トランジスタの構造やコンタクトプラグ２３を示すことができるように、図２乃至図１０の断面方向とは直角方向の断面を示した。
【００３１】
以上により、気相拡散法で不純物を導入する際に、メモリセル領域（ａ）の電荷蓄積層３ａを露出し、周辺回路領域（ｂ）の下部電極３ｃを露出させないようにすることで、メモリセル領域（ａ）の電荷蓄積層３ａには不純物が導入されるが、周辺回路領域（ｂ）の下部電極３ｃには不純物が導入されないようにすることができる。従って、メモリセル領域（ａ）の電荷蓄積層３ａには、熱処理工程で外方拡散により減少した不純物濃度を補って不純物が追加されるため、電荷蓄積層３ａの空乏化を抑制することが可能となる。一方、周辺回路領域（ｂ）の下部電極３ｃには不純物が追加されることがないか、もしくは追加されたとしても僅かであるため、トランジスタの閾値や抵抗素子の抵抗値などの特性変動を低減することができる。
【００３２】
（第２実施形態）
また、図２乃至図４に示した工程に代えて、下記図１１および図１２に説明する工程に置き換えることができる。まず、図１１に示すように、半導体基板１上にゲート絶縁膜２を熱酸化法により形成し、成膜中に第１の不純物５を導入しながら成膜したポリシリコン膜３ｄをＣＶＤ法により形成する。第１の不純物５として、例えば、ボロンなどを用いることができる。次に、図１２に示すように、メモリセル領域（ａ）にフォトレジスト４ｄを形成し、これをマスクとして、周辺回路領域（ｂ）のポリシリコン膜３ｄに第２の不純物７をイオン注入する。第２の不純物７として、例えば、リン（Ｐ）などを用いることができる。この時、リンの濃度は、既に導入したボロンの濃度よりも高くなるように導入する。このようにして、メモリセル領域（ａ）のポリシリコンをｐ型に、周辺回路領域（ｂ）のポリシリコンをｎ型に形成することが可能となる。その後、図５に示す工程に続く。以上説明したように、第１の実施形態で示した工程に比較して、フォトリソグラフィ工程を１工程削減することができる。
【００３３】
（第３実施形態）
また、気相拡散法により不純物の追加導入を行った後の工程を、以下に説明する工程に変更することができる。すなわち、上記のように図２から図９に示した工程を経たのち、図１３に示すように、第１の絶縁膜８をエッチング除去する。第１の絶縁膜８のエッチングは、例えばホットリン酸によって行うことができる。次いで、電極間絶縁膜１６を形成した後、周辺回路領域（ｂ）の下部電極３ｃ上の電極間絶縁膜１６を、一部エッチングによって除去し開口部９を形成する。その後の工程は、図１０で説明した工程と同様である。以上のように、第１の絶縁膜８を除去することにより、境界領域１２での下部電極３ｂ上の段差を低減することができると共に、周辺回路領域（ｂ）の下部電極３ｃの電極間の絶縁膜を薄くすることができるため、電極間絶縁膜１６および第１の絶縁膜８をエッチングして下部電極３ｃ上に絶縁膜の開口部９を設ける際のエッチングが容易になる。
【００３４】
（第４実施形態）
次に、上記実施形態とは異なり、不純物の導入を阻止する膜として、第１の実施形態で用いたシリコン窒化膜による第１の絶縁膜８に代えて、ポリシリコン膜に炭素もしくは窒素をドープしたドープ層を用いる例を示す。
【００３５】
発明者らが鋭意研究した結果、ポリシリコン膜に炭素もしくは窒素をイオン注入したドープ層は、気相拡散法を用いてボロンやリンなどの不純物を拡散導入する際に、これら不純物がポリシリコンに吸着もしくは拡散するのを抑制することができることを見出した。以下に示す例は、この発見に基づく実施形態である。
【００３６】
まず、図２から図４までに示す工程を経たのち、図１５に示すように、ポリシリコン膜３表面に、炭素２８をイオン注入し、ドープ層２９を形成する。このときの炭素２８のイオン注入は、ポリシリコン膜３の表面近傍に打ち込むようにし、深く注入しないようにする。ポリシリコン中の炭素２８の濃度は、４×１０２０ａｔｏｍｓ/ｃｍ３以上であることが望ましい。イオン注入は、炭素に代えて窒素を注入しても良いし、炭素及び窒素の両方を注入しても良い。
【００３７】
次に、図５から図７に示した工程と同じ工程を経たのち、図１６に示すように、第１の絶縁膜８をエッチングにより除去し、次いで、周知のフォトリソグラフィ法を用いて、メモリセル領域（ａ）の素子分離絶縁膜１０ｃをエッチングして電荷蓄積層３ａの上面から一定深さまで落とし込み、電荷蓄積層３ａを中ほどまで露出させる。このようにして、周辺回路領域（ｂ）の下部電極３ｃは、側面が素子分離絶縁膜１０ｃに、上面がドープ層２９によって覆われる。メモリセル領域（ａ）では、ポリシリコン膜３から形成した電荷蓄積層３ａおよび境界領域の下部電極３ｂの上半分程度が露出するようにする。次に、気相拡散法により、第３の不純物１５を導入する。第３の不純物１５は、例えばボロンを用いることができる。メモリセル領域（ａ）の電荷蓄積層３ａおよび境界領域の下部電極３ｂの上面にはドープ層２９が存在するが、上記工程により側面の中ほどまで露出しているため、ドープ層２９が形成されていない側面が露出している。従って、メモリセル領域（ａ）の電荷蓄積層３ａには、気相拡散法によって側面から不純物が導入される。一方、周辺回路領域（ｂ）の下部電極は側面が素子分離絶縁膜１０ｃによって覆われており、上面はドープ層２９が形成されている。従って、不純物の吸着もしくは拡散がドープ層２９によって抑制されるため、気相拡散法による周辺回路領域（ｂ）の下部電極３ｃへの不純物の導入が抑制される。
【００３８】
以上により、気相拡散法で不純物を導入する際に、メモリセル領域（ａ）の電荷蓄積層３ａおよび境界領域の下部電極３ｂの側面が露出しているため、この部分には側面から不純物を導入することができる。一方、周辺回路領域（ｂ）の下部電極３ｃはその側面を露出させないようにし、上面にはドープ層２９が形成されているため、不純物が導入されないようにすることができる。従って、メモリセル領域（ａ）の電荷蓄積層３ａには、熱処理工程で外方拡散により減少した不純物濃度を補って不純物が追加されるため、電荷蓄積層３ａの空乏化を抑制することが可能となる。一方、周辺回路領域（ｂ）の下部電極３ｂには不純物が追加されることがないか、もしくは追加されたとしても僅かであるため、トランジスタの閾値や抵抗素子の抵抗値などの特性変動を低減することができる。
【００３９】
（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
素子分離絶縁膜１０ｃをシリコン酸化膜、第１の絶縁膜８をシリコン窒化膜とした例を示したが、これにかぎらず、適宜異なる絶縁膜を用いたりするなどの変形が可能である。
【００４０】
周辺回路領域の素子として、トランジスタ以外に、下部電極３ｃを用いた抵抗素子に適用しても良い。また、下部電極３ｃと半導体基板を電極として用い、ゲート絶縁膜を挟んだ構成の容量素子にも適用することができる。
【００４１】
ＮＡＮＤ型フラッシュメモリ装置に適用したが、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置にも適用できる。また、メモリセルを１ビットとして構成したものでも複数ビットとして構成したものでも適用できる。
【００４２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４３】
１は半導体基板、２はゲート絶縁膜、３ａは電荷蓄積層、３ｃは下部電極、８はハードマスク、１０ａは素子分離領域、１０ｂは素子分離溝、１０ｃは素子分離絶縁膜、１１は活性領域、１４は段差、１６は電極間絶縁膜、１７ａは制御ゲート電極、１７ｂは上部電極である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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