(57)【要約】【課題】実施形態は、２つのメモリセルストリングに１つのビット線を共有させ、メモリセルへのデータの書き込みおよび読み出し速度を向上させた不揮発性記憶装置を提供する。【課題を解決するための手段】実施形態に係る不揮発性記憶装置は、第１の方向に並設された複数のメモリセルストリングを備える。前記メモリセルストリングは、それぞれが前記第１の方向に直交する第２の方向に延在し、前記第２の方向に並設された複数のメモリセルを含む。さらに、不揮発性記憶装置は、前記複数のメモリセルストリングのうちの隣り合う２つのメモリセルストリングに共有されるビット線と、前記ビット線と前記隣り合う２つのメモリセルストリングのそれぞれとに接続されたコンタクトプラグと、を備え、前記コンタクトプラグはトランジスタ部を含む。【選択図】図１
2014056898.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に並設された複数のメモリセルストリングであって、それぞれが前記第１の方向に直交する第２の方向に延在し、前記第２の方向に並設された複数のメモリセルを含む複数のメモリセルストリングと、
前記複数のメモリセルストリングのうちの隣り合う２つのメモリセルストリングに共有されるビット線と、
前記ビット線と、前記隣り合う２つのメモリセルストリングのそれぞれと、に接続され、トランジスタ部を含むコンタクトプラグと、
を備えた不揮発性記憶装置であって、
前記トランジスタ部は、前記第１の方向および前記第２の方向に直交する第３の方向に電流を流すチャネルを有し、
前記コンタクトプラグは、前記メモリセルストリングに電気的に接続された第１導電形の第１領域と、前記ビット線に電気的に接続された第１導電形の第２領域と、前記第１領域と前記第２領域との間に設けられた第２導電形の第３領域と、を含み、
前記第１の方向に延在し、前記コンタクトプラグの前記第３領域にゲート絶縁膜を介して向き合う選択ゲートをさらに備え、
前記選択ゲートは、前記メモリセルの上に設けられ前記第１の方向に延在する制御ゲートに並設される不揮発性記憶装置。
【請求項２】
第１の方向に並設された複数のメモリセルストリングであって、それぞれが前記第１の方向に直交する第２の方向に延在し、前記第２の方向に並設された複数のメモリセルを含む複数のメモリセルストリングと、
前記複数のメモリセルストリングのうちの隣り合う２つのメモリセルストリングに共有されるビット線と、
前記ビット線と、前記隣り合う２つのメモリセルストリングのそれぞれと、に接続され、トランジスタ部を含むコンタクトプラグと、
を備えた不揮発性記憶装置。
【請求項３】
前記トランジスタ部は、前記第１の方向および前記第２の方向に直交する第３の方向に電流を流すチャネルを有する請求項２記載の不揮発性記憶装置。
【請求項４】
前記コンタクトプラグは、前記メモリセルストリングに電気的に接続された第１導電形の第１領域と、前記ビット線に電気的に接続された第１導電形の第２領域と、前記第１領域と前記第２領域との間に設けられた第２導電形の第３領域と、を含む請求項１または３に記載の不揮発性記憶装置。
【請求項５】
前記第１の方向に延在し、前記コンタクトプラグの前記第３領域にゲート絶縁膜を介して向き合う選択ゲートをさらに備えた請求項４記載の不揮発性記憶装置。
【請求項６】
前記選択ゲートは、前記メモリセルストリングを覆う層間絶縁膜の上に設けられる請求項５記載の不揮発性記憶装置。
【請求項７】
前記ビット線と、前記隣り合う２つのメモリセルストリングの一方と、の間に設けられた前記トランジスタ部は、前記ビット線と、前記隣り合う２つのメモリセルストリングの他方と、の間に設けられた前記トランジスタとは別の選択ゲートによりオンオフ制御される請求項１、５または６に記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
不揮発性記憶装置、例えば、ＮＡＮＤ型フラッシュメモリのメモリセルの微細化が進んでいる。これに伴い、ビット線のピッチも狭くなり、ライン幅が縮小している。このため、ビット線の抵抗及び寄生容量が装置の性能を劣化させる恐れがある。
【０００３】
ＮＡＮＤ型フラッシュメモリのビット線は、メモリセルストリングに電流を流すために用いられ、一般的にワード線よりも長い。したがって、ライン幅が縮小したビット線では、その抵抗や寄生容量のために充放電の時間が長くなる。このため、メモリセルへの書き込みや読み出しに要する時間も長くなる。そこで、ビット線と、メモリセルストリングスと、を１対１に対応させるのではなく、２つのメモリセルストリングに対して１つのビット線を対応させる方法がある。これにより、ビット線のラインピッチを倍にして性能の劣化を抑制することができる。しかしながら、２つのメモリセルストリングに１つのビット線を共有させた場合は、それぞれのメモリセルストリングを選択する手段が必要となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許公開２００９−３１６４７８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、２つのメモリセルストリングに１つのビット線を共有させ、メモリセルへのデータの書き込みおよび読み出し速度を向上させた不揮発性記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性記憶装置は、第１の方向に並設された複数のメモリセルストリングを備える。前記メモリセルストリングは、それぞれが前記第１の方向に直交する第２の方向に延在し、前記第２の方向に並設された複数のメモリセルを含む。さらに、不揮発性記憶装置は、前記複数のメモリセルストリングのうちの隣り合う２つのメモリセルストリングに共有されるビット線と、前記ビット線と前記隣り合う２つのメモリセルストリングのそれぞれとに接続されたコンタクトプラグと、を備え、前記コンタクトプラグはトランジスタ部を含む。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る不揮発性記憶装置を表す模式図。
【図２】第１実施形態に係る不揮発性記憶装置のメモリセル部を表す模式図。
【図３】第１実施形態に係る不揮発性記憶装置の配線層を表す模式図。
【図４】第１実施形態に係る不揮発性記憶装置の製造過程を表す模式断面図。
【図５】図４に続く製造過程を表す模式断面図。
【図６】図５に続く製造過程を表す模式断面図。
【図７】第１実施形態の変形例に係る不揮発性記憶装置の製造過程を表す模式断面図。
【図８】第１実施形態の変形例に係る不揮発性記憶装置を表す模式断面図。
【図９】第２実施形態に係る不揮発性記憶装置を表す模式図。
【図１０】第２実施形態に係る不揮発性記憶装置の製造過程を表す模式断面図。
【図１１】図１０に続く製造過程を表す模式断面図。
【図１２】図１１に続く製造過程を表す模式断面図。
【図１３】第２実施形態の変形例に係る不揮発性記憶装置の製造過程を表す模式断面図。
【図１４】図１３に続く製造過程を表す模式断面図。
【図１５】図１４に続く製造過程を表す模式断面図。
【発明を実施するための形態】
【０００８】
以下、実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図中に示したＸＹＺ直交座標を用いて各要素を説明する場合がある。
【０００９】
（第１実施形態）  
図１は、第１実施形態に係る不揮発性記憶装置１００を表す模式図である。不揮発性記憶装置１００は、例えば、ＮＡＮＤ型フラッシュメモリであり、複数のＮＡＮＤストリング（メモリセルストリング）を備える。
【００１０】
図１（ａ）は、メモリセルストリング１０と、層間絶縁膜５５および５７を介してメモリセルストリング１０の上に設けられるビット線７０と、の接続部の断面を表している。図１（ｂ）は、図１（ａ）中に示すＩＢ−ＩＢ断面を表す模式図である。
【００１１】
図１（ａ）に示すように、メモリセルストリング１０は、半導体層３の上に設けられた複数のメモリセル２０と、第１選択ゲート（以下、選択ゲート３０）と、第２選択ゲート（以下、選択ゲート４０）と、を備える。メモリセル２０および各選択ゲートは、半導体層３の上に一括して形成されたトンネル絶縁膜５、多結晶シリコン層（以下、ポリシリコン層）７、ＩＰＤ（Inter poly Dielectric）膜９およびポリシリコン層１３を含む。さらに、ポリシリコン層１３の上部部分には、シリサイド層を含む。シリサイド層は、ポリシリコン層１３の上部をシリサイド化することにより形成される。ポリシリコン層１３の上には、窒化シリコン層１５が設けられる。
【００１２】
メモリセル２０は、半導体層３の一部と、トンネル絶縁膜５と、電荷蓄積層であるポリシリコン層７と、を含む。さらに、ポリシリコン層７の上には、ＩＰＤ膜９を介して制御ゲート８０が設けられる。制御ゲート８０は、ポリシリコン層１３と、窒化シリコン層１５と、を含む。
【００１３】
選択ゲート４０では、ＩＰＤ膜９に開口が設けられ、ポリシリコン層７と、ポリシリコン層１３と、が電気的に接続される。
【００１４】
半導体層３の上に並設される選択ゲート３０、選択ゲート４０およびメモリセル２０は、絶縁層４７により相互に絶縁される。選択ゲート４０とメモリセル２０との間、および、隣り合うメモリセル２０の間には、寄生容量を低減するための空隙４５が設けられる。さらに、メモリセル２０および選択ゲート３０、４０の上には、絶縁膜５１を介して層間絶縁膜５５および５７が設けられる。
【００１５】
本実施形態では、層間絶縁膜５７の上に設けられたビット線７０と、メモリセルストリング１０と、を電気的に接続するコンタクトプラグ６０が設けられる。そして、コンタクトプラグ６０は、メモリセルストリング１０の側に配置されたトランジスタ部５０と、ビット線７０の側に配置された配線部９０と、を含む。
【００１６】
以下、コンタクトプラグを総称して言及する場合は、「コンタクトプラグ６０」として説明し、個々のコンタクトプラグに言及する場合は、「コンタクトプラグ６０ａ」および「コンタクトプラグ６０ｂ」として説明する。他の構成要素についても同じである。また、第１導電形をｎ形、第２導電形をｐ形として説明するが、実施形態はこれに限定される訳ではなく、ｎ形とｐ型とを入れ替えて第１導電形をｐ形、第２導電形をｎ形としても良い。
【００１７】
トランジスタ部５０は、選択ゲート３０を貫通して設けられ、ｐ形半導体層３に接したｎ形ソース領域２１（第１領域）と、配線部９０に接したｎ形ドレイン領域２３（第２領域）と、ｐ形チャネル領域２５（第３領域）と、を含む。そして、ｐ形チャネル領域２５は、ゲート絶縁膜２７を介して選択ゲート３０のポリシリコン層１３に向き合う。すなわち、ポリシリコン層１３は、ゲート電極としてトランジスタ部５０をオンオフ制御する。
【００１８】
トランジスタ部５０は、ｎチャネルＭＯＳトランジスタでありポリシリコン層１３に閾値以上のプラス電圧を印加することによりオン状態となる。この際、チャネル電流は、ゲート絶縁膜２７とｐ形チャネル領域２５との界面に形成される蓄積チャネルを介してビット線７０から半導体層３の方向（−Ｚ方向）に流れる。
【００１９】
また、ポリシリコン層１３にプラス電圧を印加することにより、選択ゲート３０のトンネル絶縁膜５と半導体層３との間の界面にも蓄積チャネルが形成される。これにより、半導体層３に接するソース領域２１から選択ゲート４０を介してメモリセル２０のソースドレイン領域６１（図３（ａ）参照）に電流を流すことができる。
【００２０】
配線部９０は、層間絶縁膜５５の上に設けられる配線３３と、層間絶縁膜５７に設けられるプラグ３５と、を含む。配線３３およびプラグ３５は、例えば、タングステン（W)を含む金属であり、ｎ形ドレイン領域２３と、ビット線７０と、を電気的に接続する。
【００２１】
さらに、図１（ｂ）に示すように、ビット線７０は、２つのメモリセルストリング１０ａおよび１０ｂに共有される。コンタクトプラグ６０ａは、ビット線７０と、メモリセルストリング１０ａと、の間を接続する。コンタクトプラグ６０ｂは、ビット線７０と、メモリセルストリング１０ｂと、の間を接続する。
【００２２】
メモリセルストリング１０ａおよび１０ｂは、第１の方向（Ｙ方向）に並設され、第１の方向に直交する第２の方向（Ｘ方向）に延在する。選択ゲート３０ａは、Ｙ方向に延在しトランジスタ部５０をオンオフ制御する。一方、選択ゲート３０ｂも、同じくＹ方向に延在しトランジスタ部５０をオンオフ制御する。
【００２３】
図１（ｂ）に示すように、トランジスタ部５０のチャネル領域２５は、ゲート絶縁膜２７に囲まれ、選択ゲート３０は、その周りをさらに囲う。このように、トランジスタ部５０は、所謂サラウンドゲート構造を有するＭＯＳトランジスタである。
【００２４】
上記の通り、１つのビット線７０に接続されたコンタクトプラグ６０ａおよび６０ｂに含まれるトランジスタ部５０は、それぞれ別の選択ゲート３０により制御される。これにより、ビット線７０と、メモリセルストリング１０ａまたは１０ｂと、の間の接続を選択することができる。
【００２５】
図２は、第１実施形態に係る不揮発性記憶装置１００のメモリセル部１２０を表す模式図である。図２（ａ）は、メモリセル部１２０のレイアウトを示す平面図であり、図２（ｂ）は、その等価回路である。
【００２６】
メモリセル部１２０は、Ｙ方向に並設された複数のメモリセルストリング１０を含む。それぞれのメモリセルストリング１０は、Ｘ方向に延在する。さらに、メモリセル部１２０は、Ｙ方向に延在する複数の制御ゲート８０を含む。そして、メモリセルストリング１０と制御ゲート８０との交点には、メモリセル２０が設けられる。したがって、メモリセルストリング１０は、Ｘ方向に並設された複数のメモリセル２０を含む。
【００２７】
メモリセル部１２０は、複数のメモリセル２０がマトリックス状に配置されたメモリセルブロック１３０を含む。すなわち、メモリセルブロック１３０は、複数のメモリセル２０がそれぞれに並設された複数のメモリセルストリング１０を含む。そして、Ｙ方向に延在する制御ゲート８０を共有する複数のメモリセルは、それぞれ異なるメモリセルストリング１０に設けられる。
【００２８】
選択ゲート４０は、Ｘ方向におけるメモリセルブロック１３０の両側に設けられる。選択ゲート４０はＹ方向に延在し、選択ゲート４０とメモリセルストリング１０との交点に選択トランジスタ４１が設けられる。選択トランジスタ４１は、選択ゲート４０に印加される電圧によりメモリセルストリング１０のそれぞれに流れる電流をオンオフ制御する。したがって、メモリセルブロック１３０の両側に設けられた２つの選択ゲートは、そのメモリセルブロック１３０に属する複数のメモリセルストリング１０に流れる電流を制御する。
【００２９】
さらに、メモリセルブロック１３０と２つの選択ゲート４０とを挟んだX方向の両側に、ソース線１１０と、選択ゲート３０と、がそれぞれ設けられる。すなわち、ソース線１１０と、選択ゲート３０と、の間に、メモリセルブロック１３０と２つの選択ゲート４０が配置される。選択ゲート３０はＹ方向に延在し、選択ゲート４０に並設される。そして、ソース線１１０もＹ方向に延在し、選択ゲート４０に並設される。
【００３０】
図２（ｂ）に示すように、複数のメモリセルストリング１０ａ、１０ｂは、ソース線１１０を共有する。また、隣り合うメモリセルストリング１０ａおよび１０ｂは、１つのビット線７０を共有する。
【００３１】
ビット線７０とメモリセルストリング１０ａとの間は、トランジスタ部５０ａを介して接続される。ビット線７０とメモリセルストリング１０ｂとの間は、トランジスタ部５０ｂを介して接続される。そして、トランジスタ部５０ａのゲートは、選択ゲート３０ａにより制御される。トランジスタ部５０ｂのゲートは、選択ゲート３０ｂにより制御される。
【００３２】
図３は、不揮発性記憶装置１００の配線層を表す模式図である。図３（ａ）は、メモリセルストリング１０のＸ方向に沿った断面図である。図３（ｂ）は、半導体層３の上面におけるレイアウトを表している。図３（ｃ）は、層間絶縁膜５５に上における配線パターンを表し、図３（ｄ）は、層間絶縁膜５７の上に設けられたビット線のパターンを表している。
【００３３】
図３（ａ）に示すように、半導体層３において、隣り合うメモリセル２０の間、メモリセル２０と選択ゲート４０との間、および、隣り合う各選択ゲートの間には、ｎ形ソースドレイン領域６１が設けられる。また、ソース線１１０は、半導体層３に接するコンタクト部１１０ａと、層間絶縁膜５５の上に設けられるソース配線１１０ｂと、を含む。
【００３４】
図３（ｂ）に示すように、複数のメモリセルストリング１０がＹ方向に並設される。そして、複数の制御ゲート８０がＹ方向に延在し、それぞれ複数のメモリセルストリング１０に交差する。１つのメモリセルブロック１３０の両側には、選択ゲート４０がＹ方向に延在して設けられる。さらに、メモリセルブロック１３０のソース側には、ソース線１１０のコンタクト部１１０ａが配置され、ドレイン側には、選択ゲート３０ａ、３０ｂが配置される。
【００３５】
ソース線１１０には、読み出しの際に０Ｖが印加される。したがって、複数のメモリセルストリング１０にコンタクトする一括配線であっても良い。一方、ドレイン側はメモリセルストリングごとにコンタクトを取るコンタクトプラグ６０が設けられる。そして、コンタクトプラグ６０は、メモリセル２０及び選択ゲート４０と同じレベルのレイアウトにトランジスタ部５０を有する。
【００３６】
図３（ｃ）は、メモリセル２０および各選択ゲートを覆う層間絶縁膜５５の上に設けられる第１層目の層間配線Ｍ０である。層間配線Ｍ０は、ソース配線１１０ｂと、制御ゲート配線１１３と、コンタクトプラグ６０の配線３３と、を含む。
【００３７】
図３（ｄ）は、層間絶縁膜５７の上に設けられる第２層目の層間配線Ｍ１であり、Ｘ方向に延在する複数のビット線７０を含む。ビット線７０には、コンタクトプラグ６０の配線部９０が接続される。そして、コンタクトプラグ６０ａ、６０ｂを介して２つのメモリセルストリング１０ａ、１０ｂのそれぞれに共有される。このため、メモリセルストリング１０の倍のラインピッチで設けることができ、その抵抗および寄生容量を低減することが可能となる。
【００３８】
次に、図４〜図６を参照して、第１実施形態に係る不揮発性記憶装置１００の製造過程を説明する。図４（ａ）〜図４（ｂ）は、メモリセルストリング１０のＸ方向に沿った断面の一部を表している。
【００３９】
図４（ａ）に示すように、半導体層３の上に、メモリセル２０と、選択ゲート３０と、選択ゲート４０と、を設け絶縁層４７で覆う。この際、隣り合うメモリセル２０の間、および、メモリセル２０と選択ゲート４０との間に空隙４５を設ける。
【００４０】
メモリセル２０および各選択ゲートは、半導体層３の上に順に積層されたトンネル絶縁膜５、ポリシリコン層７、ＩＰＤ膜９およびポリシリコン層１３をそれぞれ所定のパターンにエッチングすることにより形成される。本実施形態では、選択ゲート３０が設けられるが、そのための新たな工程を追加する必要は無い。
【００４１】
続いて、絶縁層４７をパターニングし、半導体層３に達する凹部４９を設ける。そして、絶縁層４７の上に絶縁膜５１および層間絶縁膜５５を形成する。
【００４２】
次に、図４（ｂ）に示すように、層間絶縁膜５５の上面から半導体層３に至るコンタクトホール２７を形成する。コンタクトホール２７は、例えば、ＲＩＥ（Reactive Ion Etching）法を用いて形成することができる。続いて、コンタクトホール７１の内面にゲート絶縁膜２７を形成する。ゲート絶縁膜２７は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成する。さらに、コンタクトホール７１の底面に形成されたゲート絶縁膜２７を、例えば、異方性を有するＲＩＥ法を用いて選択的に除去する。
【００４３】
次に、図５（ａ）に示すように、コンタクトホール７１の内部にポリシリコン７３を形成する。ポリシリコン７３は、例えば、ＣＶＤ法を用いてコンタクトホール７１の内部、および、層間絶縁膜５５の上にポリシリコン層を形成した後、ＣＭＰ（Chemical Mechanical Polish）法を用いて層間絶縁膜５５の上に堆積した部分を取り除くことにより形成できる。
【００４４】
続いて、図５（ｂ）に示すように、ポリシリコン７３をエッチバックし、ＩＰＤ膜９と同じ深さまで掘り下げる。続いて、コンタクトホール７１の下部に残るポリシリコン７３にｎ形不純物、例えば、砒素（Ａｓ）またはリン（Ｐ）をイオン注入し、ｎ形ソース領域２１を形成する。
【００４５】
次に、図６（ａ）に示すように、ｎ形ソース領域２１の上のコンタクトホール７１の空間にｐ形チャネル領域２５となるｐ形ポリシリコンを埋め込む。続いて、そのｐ形ポリシリコンの上部にｎ形不純物をイオン注入し、ｎ形ドレイン領域２３を形成する。ｎ形ドレイン領域２３は、その下端が選択ゲート３０の上面近傍に位置するように形成する。
【００４６】
続いて、図６（ｂ）に示すように、層間絶縁膜５５の上に層間配線Ｍ０を形成する。層間配線層Ｍ０は、例えば、タングステン（Ｗ）を含む金属配線であり、ドレイン領域２３に接する配線３３を含む。さらに、２層目の層間絶縁膜５７を形成し、配線３３につながるプラグ３５を形成する。続いて、層間絶縁膜５７の上にビット線７０を形成する。
【００４７】
このように、本実施形態では、選択ゲート３０を貫通するコンタクトホール７１の内部に縦型トランジスタを形成する。これにより、隣り合うメモリセルストリング１０ａおよび１０ｂのいずれかを選択して、ビット線７０に導通させるトランジスタ部５０を最小限のスペースで形成することが可能となる。すなわち、メモリセル部１２０のスペース効率を向上させ、製造コストを低減することができる。
【００４８】
図７は、第１実施形態の変形例に係る不揮発性記憶装置２００の製造過程を表す模式断面図である。
【００４９】
図７（ａ）に示すように、本変形例では、層間絶縁膜５７を形成した後に、層間絶縁膜５５に至るリセス７５を形成し、その底面にトランジスタ部５０ａおよび５０ｂのドレイン領域２３を露出させる。
【００５０】
次に、図７（ｂ）に示すように、リセス７５の内部に金属配線７７を形成し、その上にビット線７０を形成する。金属配線７７は、トランジスタ部５０ａおよび５０ｂをビット線７０に接続する配線部である。
【００５１】
金属配線７７は、例えば、タングステン（Ｗ）を含む金属層をＣＶＤ法を用いてリセス７５の内部および層間絶縁膜５７の上に形成した後、層間絶縁膜５７の上の金属層をＣＭＰ法を用いて除去することにより形成できる。
【００５２】
図８は、第１実施形態の変形例に係る不揮発性記憶装置２００を表す模式断面図である。図８（ａ）は、メモリセル部１２５のレイアウトを表す平面図である。図８（ｂ）および図８（ｃ）は、図８（ａ）中に示すVIIIＢ−VIIIＢ断面、および、VIIIＣ−VIIIＣ断面をそれぞれ表す。
【００５３】
図８（ａ）、図８（ｂ）に示すように、金属配線７７は、選択ゲート３０ａおよび３０ｂに跨がって設けられ、選択ゲート３０ａを貫通するコンタクトプラグ６０ａ、および、選択ゲート３０ｂを貫通するコンタクトプラグ６０ｂの両方に接続される。
【００５４】
図８（ｃ）に示すように、メモリセルストリング１０ａと１０ｂとの間は、ＳＴＩ（Shallow Trench Isolation）８１により相互に絶縁される。選択ゲート３０ａは、例えば、トンネル絶縁膜５を介して各メモリセルストリング１０の上に形成されるポリシリコン層７、複数のメモリセルストリング１０に跨がって延在するＩＰＤ膜９、ポリシリコン層１３および窒化シリコン層１５を含む。
【００５５】
本変形例では、金属配線７７は、Ｘ方向において選択ゲート３０ａおよび３０ｂに跨り、Ｙ方向において隣り合うメモリセルストリング１０ａおよび１０ｂに跨がって設けられる。これにより、その面積が拡大されるため、コンタクトプラグ６０ａおよび６０ｂに対する合わせズレの許容値を大きくすることができる。
【００５６】
（第２実施形態）  
図９は、第２実施形態に係る不揮発性記憶装置３００を表す模式図である。  
図９（ａ）は、メモリセルストリング１０と、層間絶縁膜５５および５７を介してメモリセルストリング１０の上に設けられるビット線７０と、の接続部の断面を表している。図９（ｂ）は、図９（ａ）中に示すIXＢ−IXＢ断面を表す模式図である。
【００５７】
図９（ａ）に示すように、本実施形態のメモリセルストリング１０は、半導体層３の上に設けられた複数のメモリセル２０と、選択ゲート４０と、を備える。そして、２つの選択ゲート４０の間にコンタクトプラグ６０ａおよび６０ｂが設けられる。コンタクトプラグ６０ａおよび６０ｂは、それぞれトランジスタ部５０と、配線部８５と、を含む。
【００５８】
本実施形態では、トランジスタ部５０は、２層目の層間絶縁膜５５を貫通して１層目の層間絶縁膜５５に至る深さに設けられた縦型ＭＯＳトランジスタである。そして、トランジスタ部５０のゲートを制御する選択ゲート３０ａおよび３０ｂは、層間絶縁膜５５の上面に設けられた層間配線である。また、配線部８５は、メモリセルストリング１０と、トランジスタ部５０のソース領域２１とを接続し、ビット線７０は、ドレイン領域２３に接する。
【００５９】
図９（ｂ）に示すように、トランジスタ部５０のチャネル領域２５は、ゲート絶縁膜２７に囲まれ、選択ゲート３０は、その周りをさらに囲う。１つのビット線７０に接続されたコンタクトプラグ６０ａおよび６０ｂに含まれるトランジスタ部５０は、それぞれ別の選択ゲート３０ａおよび３０ｂにより制御される。これにより、ビット線７０と、メモリセルストリング１０ａまたは１０ｂと、の間の接続を選択することができる。
【００６０】
図１０〜図１２は、第２実施形態に係る不揮発性記憶装置３００の製造過程を表す模式断面図である。
【００６１】
図１０（ａ）に示すように、本実施形態では、２つの選択ゲート４０の間において、メモリセル２０および選択ゲート４０を覆う絶縁層４７をパターニングし、半導体層３に達する凹部４９を設ける。そして、絶縁層４７の上に絶縁膜５１および層間絶縁膜５５を形成する。続いて、層間絶縁膜５５の上面から半導体層３に至る配線部８５を形成する。配線部８５は、コンタクトホール８６の内部に埋め込まれたプラグである。
【００６２】
コンタクトホール８６は、例えば、ＲＩＥ法を用いて層間絶縁膜５５に形成される。このコンタクト加工では、穴径の小さなコンタクトを形成するため、最初に穴径を大きく加工し、その後、薄い酸化膜のスペーサで埋め戻すスペーサ加工が用いられる場合もある。
【００６３】
続いて、コンタクトホール８６に合わせて、例えば、選択ゲート３０ａおよび３０ｂを埋め込むリセス８８を形成する。そして、コンタクトホール８６およびリセス８８を埋め込む金属層を形成する。金属層は、例えば、ＣＶＤ法を用いて形成できるタングステン（Ｗ）を含む金属からなる。さらに、ＣＭＰを用いて、層間絶縁膜５５の上に堆積した金属層を除去し、配線部８５と、選択ゲート３０ａおよび３０ｂを完成する。
【００６４】
選択ゲート３０ａおよび３０ｂは、例えば、層間配線Ｍ０に含まれ、ソース線１１０と同方向（Ｙ方向）に延在する。
【００６５】
次に、図１０（ｂ）に示すように、層間絶縁膜５５の上に２層目の層間絶縁膜５７を形成し、コンタクトホール９１を開口する。コンタクトホール９１は、選択ゲート３０を貫通し、その底面に配線部８５の上面が露出するように形成する。例えば、選択ゲート３０の下面から約１０ｎｍの深さに掘り下げる。
【００６６】
続いて、コンタクトホール９１の内面にゲート絶縁膜２７を形成する。さらに、コンタクトホール７１の底面に形成されたゲート絶縁膜２７を、例えば、異方性を有するＲＩＥ法を用いて選択的に除去する。
【００６７】
次に、図１１（ａ）に示すように、コンタクトホール９１の内部にポリシリコン９５を形成する。ポリシリコン９５は、コンタクトホール９１の内部、および、層間絶縁膜５７の上にポリシリコン層を形成した後、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、層間絶縁膜５７の上に堆積した部分を取り除くことにより形成できる。
【００６８】
続いて、図１１（ｂ）に示すように、ポリシリコン９５をエッチバックし、選択ゲート３０の下面と同じ深さまで掘り下げる。続いて、ポリシリコン９５にｎ形不純物、例えば、砒素（Ａｓ）またはリン（Ｐ）をイオン注入し、ｎ形ソース領域２１を形成する。
【００６９】
次に、図１２（ａ）に示すように、ｎ形ソース領域２１の上のコンタクトホール９１の空間にｐ形チャネル領域２５となるｐ形ポリシリコンを埋め込む。さらに、そのｐ形ポリシリコンの上部にｎ形不純物をイオン注入し、ｎ形ドレイン領域２３を形成する。ｎ形ドレイン領域２３は、その下端が選択ゲート３０の上面近傍に位置するように形成する。
【００７０】
続いて、図１１（ｂ）に示すように、層間絶縁膜５７の上にビット線７０を形成する。同図に示すように、ビット線７０は、トランジスタ部５０のドレイン領域２３に直接コンタクトしても良いし、ビット線７０とドレイン領域２３との間にコンタクト層を設けても良い。
【００７１】
図１３〜図１５は、第２実施形態の変形例に係る不揮発性記憶装置の製造過程を表す模式断面図である。
【００７２】
図１３（ａ）および図１３（ｂ）は、図１０（ａ）および図１０（ｂ）と同じ工程を表しており、実施手順も同じである。本変形例では、コンタクトホール９１の底面の位置を、選択ゲート３０の下面の近傍に設ける点で、図１０に示す工程と相違する。
【００７３】
次に、図１４（ａ）に示すように、コンタクトホール９１の内部にｐ形チャネル領域２５となるｐ形ポリシリコンを埋め込む。さらに、そのｐ形ポリシリコンの上部にｎ形不純物をイオン注入し、ｎ形ドレイン領域２３を形成する。ｎ形ドレイン領域２３は、その下端が選択ゲート３０の上面近傍に位置するように形成する。
【００７４】
次に、図１５に示すように、層間絶縁膜５７の上にビット線７０を形成する。ビット線７０は、トランジスタ部５０のドレイン領域２３に直接コンタクトしても良いし、ビット線７０とドレイン領域２３との間にコンタクト層を設けても良い。
【００７５】
本変形例では、ｎ形ソース領域２１を形成するためのポリシリコン層の堆積と、そのエッチバック工程を省略することができる。そして、選択ゲート３０の下面と、配線部８５の上面と、を近づけることにより、ゲートのフリンジ電界でチャネル領域２５の下部を反転させることが可能である。これにより、トランジスタ部５０をオンオフ制御することができる。
【００７６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７７】
３・・・半導体層、  ５・・・トンネル絶縁膜、  ７、１３・・・ポリシリコン層、  ９・・・ＩＰＤ膜、  １０、１０ａ、１０ｂ・・・メモリセルストリング、  １５・・・窒化シリコン層、  ２０・・・メモリセル、  ２１・・・ソース領域、  ２３・・・ドレイン領域、  ２５・・・チャネル領域、  ２７・・・ゲート絶縁膜、  ２７、７１、８６、９１・・・コンタクトホール、  ３０、３０ａ、３０ｂ、４０・・・選択ゲート、  ３３・・・配線、  ３５・・・プラグ、  ４１・・・選択トランジスタ、  ４５・・・空隙、  ４７・・・絶縁層、  ４９・・・凹部、  ５０、５０ａ、５０ｂ・・・トランジスタ部、  ５１・・・絶縁膜、  ５５、５７・・・層間絶縁膜、  ６０、６０ａ、６０ｂ・・・コンタクトプラグ、  ６１・・・ソースドレイン領域、  ７０・・・ビット線、  ７３、９５・・・ポリシリコン、  ７５、８８・・・リセス、  ７７・・・金属配線、  ８０・・・制御ゲート、  ８５、９０・・・配線部、  １１０・・・ソース線、  １１０ａ・・・コンタクト部、  １１０ｂ・・・ソース配線、  １１３・・・制御ゲート配線、  １２０、１２５・・・メモリセル部、  １３０・・・メモリセルブロック、  １００、２００、３００・・・不揮発性記憶装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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