(57)【要約】【課題】本発明は、電子部品が内蔵された基板に関する。【解決手段】本発明による電子部品内蔵基板は、キャビティを含んでおり、上面及び下面にそれぞれ第１回路パターン及び第２回路パターンが設けられた第１絶縁層と、前記キャビティに少なくとも一部が挿入されており、外部電極を備える電子部品と、前記第１絶縁層の上部及び下部に積層される複数のビルドアップ絶縁層と、前記ビルドアップ絶縁層上に形成される上部回路パターン及び下部回路パターンと、前記外部電極、前記上部回路パターン、前記第１回路パターン、前記第２回路パターン及び前記下部回路パターンを連結して電気的ループ（ｌｏｏｐ）を形成する複数のビアと、を含んでおり、本発明によると、電子部品と外部のデバイスが連結される経路のインピーダンスを従来より減少させることができる。【選択図】図１
2014131032.tif 000002
【特許請求の範囲】
【請求項１】
外部電極が設けられた電子部品と、
前記電子部品の少なくとも一部が挿入されるキャビティが設けられており、一面に第１回路パターンが設けられ、他面に第２回路パターンが設けられる第１絶縁層と、
前記第１回路パターン及び前記第１絶縁層の一面を覆う第２絶縁層と、
前記第２回路パターン及び前記第１絶縁層の他面を覆う第３絶縁層と、
前記第２絶縁層の表面に設けられる第３回路パターンと、
前記第３絶縁層の表面に設けられる第４回路パターンと、
前記第２絶縁層を貫通して前記外部電極と前記第３回路パターンを直接連結する第１ビアと、
前記第２絶縁層を貫通して前記第１回路パターンと前記第３回路パターンを直接連結する第２ビアと、
前記第１絶縁層を貫通して前記第１回路パターンと前記第２回路パターンを直接連結する第３ビアと、
前記第３絶縁層を貫通して前記第２回路パターンと前記第４回路パターンを直接連結する第４ビアと、を含み、
前記第２ビアの下部面全体が前記第１回路パターン上に位置することを特徴とする、電子部品内蔵基板。
【請求項２】
前記第２ビアの下部面と前記第３ビアの上部面は、前記第１回路パターンを挟んで少なくとも一部が重なることを特徴とする、請求項１に記載の電子部品内蔵基板。
【請求項３】
前記第３ビアの下部面と前記第４ビアの上部面は、前記第２回路パターンを挟んで少なくとも一部が重なることを特徴とする、請求項１に記載の電子部品内蔵基板。
【請求項４】
前記第３ビアを含む領域での第１回路パターンの幅は１７０〜２００μｍであり、
前記第１ビアの中心線と前記第２ビアの中心線との間の距離と、前記第１ビアの中心線と前記第３ビアの中心線との間の距離と、の差は５０μｍ未満であることを特徴とする、請求項１に記載の電子部品内蔵基板。
【請求項５】
前記電子部品の側壁から前記第３ビアの中心線までの最短距離は、前記電子部品の側壁と前記キャビティとの間の許容距離の最小値と、前記キャビティと前記第１回路パターンとの間の許容距離の最小値と、前記第１回路パターンの一側面と前記第３ビア中心線との間の許容距離の最小値と、の合計以上であることを特徴とする、請求項１に記載の電子部品内蔵基板。
【請求項６】
前記電子部品の側壁と前記キャビティとの間の許容距離の最小値は１２０μｍ未満であり、
前記キャビティと前記第１回路パターンとの間の許容距離の最小値は３０〜５０μｍであり、
前記第１回路パターンの一側面と前記第３ビア中心線との間の許容距離の最小値は４０〜１４０μｍであることを特徴とする、請求項５に記載の電子部品内蔵基板。
【請求項７】
前記第１ビアは複数個設けられることを特徴とする、請求項１に記載の電子部品内蔵基板。
【請求項８】
前記電子部品はＭＬＣＣであることを特徴とする、請求項１に記載の電子部品内蔵基板。
【請求項９】
前記第３回路パターンに外部端子が接触する能動素子をさらに含むことを特徴とする、請求項８に記載の電子部品内蔵基板。
【請求項１０】
前記第３絶縁層を貫通して前記外部電極と前記第４回路パターンを直接連結する第５ビアをさらに含むことを特徴とする、請求項８に記載の電子部品内蔵基板。
【請求項１１】
前記第５ビアは複数個設けられることを特徴とする、請求項１０に記載の電子部品内蔵基板。
【請求項１２】
キャビティを含んでおり、上面及び下面にそれぞれ第１回路パターン及び第２回路パターンが設けられた第１絶縁層と、
前記キャビティに少なくとも一部が挿入されており、外部電極を備える電子部品と、
前記第１絶縁層の上部及び下部に積層される複数のビルドアップ絶縁層と、
前記ビルドアップ絶縁層上に形成される上部回路パターン及び下部回路パターンと、
前記外部電極、前記上部回路パターン、前記第１回路パターン、前記第２回路パターン及び前記下部回路パターンを連結して電気的ループ（ｌｏｏｐ）を形成する複数のビアと、を含む、電子部品内蔵基板。
【請求項１３】
前記複数のビルドアップ絶縁層は、
前記第１回路パターン及び前記第１絶縁層の上部面を覆う第２絶縁層と、
前記第２回路パターン及び前記第１絶縁層の下部面を覆う第３絶縁層と、を含むことを特徴とする、請求項１２に記載の電子部品内蔵基板。
【請求項１４】
前記上部回路パターンは、前記第２絶縁層の表面に設けられる第３回路パターンを含み、
前記下部回路パターンは、前記第３絶縁層の表面に設けられる第４回路パターンを含むことを特徴とする、請求項１３に記載の電子部品内蔵基板。
【請求項１５】
前記複数のビアは、
前記第２絶縁層を貫通して前記外部電極と前記第３回路パターンを直接連結する第１ビアと、
前記第２絶縁層を貫通して前記第１回路パターンと前記第３回路パターンを直接連結する第２ビアと、
前記第１絶縁層を貫通して前記第１回路パターンと前記第２回路パターンを直接連結する第３ビアと、
前記第３絶縁層を貫通して前記第２回路パターンと前記第４回路パターンを直接連結する第４ビアと、
前記第３絶縁層を貫通して前記外部電極と前記第４回路パターンを直接連結する第５ビアと、を含むことを特徴とする、請求項１４に記載の電子部品内蔵基板。
【請求項１６】
前記第２ビアの下部面と前記第３ビアの上部面は、前記第１回路パターンを挟んで少なくとも一部が重なることを特徴とする、請求項１５に記載の電子部品内蔵基板。
【請求項１７】
前記第３ビアの下部面と前記第４ビアの上部面は、前記第２回路パターンを挟んで少なくとも一部が重なることを特徴とする、請求項１５に記載の電子部品内蔵基板。
【請求項１８】
キャビティを含む第１絶縁層を提供する段階と、
外部電極が設けられた電子部品の少なくとも一部を前記キャビティ内に挿入し、前記第１絶縁層の上部面に第１回路パターンを形成し、前記第１絶縁層の下部面に第２回路パターンを形成し、前記第１絶縁層を貫通して前記第１回路パターンと前記第２回路パターンを直接連結する第３ビアを形成する段階と、
前記第１絶縁層の上部及び下部に複数のビルドアップ絶縁層を形成する段階と、
前記複数のビルドアップ絶縁層を貫通する複数のビアホールを形成する段階と、
前記複数のビアホールに導電材を充填して複数のビアを形成し、前記ビルドアップ絶縁層に上部回路パターン及び下部回路パターンを形成する段階と、を含み、
前記外部電極、前記上部回路パターン、前記第１回路パターン、前記第２回路パターン及び前記下部回路パターンが前記複数のビアにより連結されて電気的ループ（ｌｏｏｐ）を形成することを特徴とする、電子部品内蔵基板の製造方法。
【請求項１９】
前記複数のビルドアップ絶縁層は、
前記第１回路パターン及び前記第１絶縁層の上部面を覆う第２絶縁層と、
前記第２回路パターン及び前記第１絶縁層の下部面を覆う第３絶縁層と、を含み、
前記上部回路パターンは、前記第２絶縁層の表面に設けられる第３回路パターンを含み、
前記下部回路パターンは、前記第３絶縁層の表面に設けられる第４回路パターンを含み、
前記複数のビアは、前記第２絶縁層を貫通して前記外部電極と前記第３回路パターンを直接連結する第１ビアと、前記第２絶縁層を貫通して前記第１回路パターンと前記第３回路パターンを直接連結する第２ビアと、前記第３絶縁層を貫通して前記第２回路パターンと前記第４回路パターンを直接連結する第４ビアと、前記第３絶縁層を貫通して前記外部電極と前記第４回路パターンを直接連結する第５ビアと、を含むことを特徴とする、請求項１８に記載の電子部品内蔵基板の製造方法。
【請求項２０】
前記第２ビアの下部面と前記第３ビアの上部面は、前記第１回路パターンを挟んで少なくとも一部が重なるように形成されることを特徴とする、請求項１９に記載の電子部品内蔵基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品が内蔵された基板に関する。
【背景技術】
【０００２】
最近リリースされているスマートフォン、タブレットＰＣなどのモバイル機器はその性能が飛躍的に向上しながらも高い携帯性が求められており、このようなモバイル機器に用いられる電子部品の小型化、スリム化及び高性能化のための研究が行われている。
【０００３】
ここで、特許文献１などに開示された電子部品内蔵基板は、電子部品を基板の内部に内蔵することで、その表面に残りの部品を実装する空間を確保することができるため、モバイル機器に搭載される電子部品の小型化、スリム化及び高性能化を実現するための方法として脚光を浴びている。
【０００４】
特に、半導体チップの性能が向上するほど、半導体チップに供給される電源の安定性が重要視されるが、このためにいわゆるデカップリングキャパシター（Ｄｅｃｏｕｐｌｉｎｇ  ｃａｐａｃｉｔｏｒ）またはバイパスキャパシター（Ｂｙｐａｓｓ  ｃａｐａｃｉｔｏｒ）を半導体チップと電源供給線との間に設けることで電源のノイズを除去し、電源電流が急変する状況でも半導体チップに安定的な電流が供給されるようにしている。
【０００５】
この際、キャパシターが内蔵された基板に半導体チップを実装すると、デカップリングキャパシターと半導体チップとの間の距離を最小化できるようになるため、高性能半導体チップに安定的な電源供給が可能になるとともに、小型化及びスリム化が可能になることができる。
【０００６】
一方、半導体チップやキャパシターなどの電子部品が基板に内蔵された状態で各電子部品が有した最大の性能を発現するためには、これらの電子部品が他のデバイスと連結される経路のインピーダンスが低くならなければならない。
【０００７】
しかし、特許文献１などを含む従来技術では、インピーダンス減少のための効果的な手段を提示できていない状態であり、そのため、電子部品の性能が飛躍的に向上しているにもかかわらず、このような電子部品を内蔵する技術が十分に裏付けられなかったため、電子部品の性能を十分に活用することができないという問題点があった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】韓国公開特許第２００７-０１０１１８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前記のような問題点を解決するために導き出された本発明は、外部のデバイスが電子部品に連結される経路のインピーダンスを減少することができる技術を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記のような目的を果たすために導き出された本発明の一実施形態による電子部品内蔵基板は、外部電極が設けられた電子部品と、前記電子部品の少なくとも一部が挿入されるキャビティが設けられており、一面に第１回路パターンが設けられ、他面に第２回路パターンが設けられる第１絶縁層と、前記第１回路パターン及び前記第１絶縁層の一面を覆う第２絶縁層と、前記第２回路パターン及び前記第１絶縁層の他面を覆う第３絶縁層と、前記第２絶縁層の表面に設けられる第３回路パターンと、前記第３絶縁層の表面に設けられる第４回路パターンと、前記第２絶縁層を貫通して前記外部電極と前記第３回路パターンを直接連結する第１ビアと、前記第２絶縁層を貫通して前記第１回路パターンと前記第３回路パターンを直接連結する第２ビアと、前記第１絶縁層を貫通して前記第１回路パターンと前記第２回路パターンを直接連結する第３ビアと、前記第３絶縁層を貫通して前記第２回路パターンと前記第４回路パターンを直接連結する第４ビアと、を含み、前記第２ビアの下部面全体が前記第１回路パターン上に位置することができる。
【００１１】
この際、前記第２ビアの下部面と前記第３ビアの上部面は、前記第１回路パターンを挟んで少なくとも一部が重なることが好ましい。
【００１２】
前記第３ビアの下部面と前記第４ビアの上部面は、前記第２回路パターンを挟んで少なくとも一部が重なることが好ましい。
【００１３】
また、前記第３ビアを含む領域での第１回路パターンの幅は１７０〜２００μｍであり、前記第１ビアの中心線と前記第２ビアの中心線との間の距離と、前記第１ビアの中心線と前記第３ビアの中心線との間の距離と、の差は５０μｍ未満になるようにすることが好ましい。
【００１４】
この際、前記電子部品の側壁から前記第３ビアの中心線までの最短距離は、前記電子部品の側壁と前記キャビティとの間の許容距離の最小値と、前記キャビティと前記第１回路パターンとの間の許容距離の最小値と、前記第１回路パターンの一側面と前記第３ビア中心線との間の許容距離の最小値と、の合計以上であることが好ましい。
【００１５】
また、前記電子部品の側壁と前記キャビティとの間の許容距離の最小値は１２０μｍ未満であり、前記キャビティと前記第１回路パターンとの間の許容距離の最小値は３０〜５０μｍであり、前記第１回路パターンの一側面と前記第３ビア中心線との間の許容距離の最小値は４０〜１４０μｍであることができる。
【００１６】
また、前記第１ビアは複数個設けられることが好ましい。
【００１７】
また、前記電子部品はＭＬＣＣであることができる。前記電子部品内蔵基板は、前記第３回路パターンに外部端子が接触する能動素子をさらに含むことができる。
【００１８】
この際、前記第３絶縁層を貫通して前記外部電極と前記第４回路パターンを直接連結する第５ビアをさらに含むことができ、前記第５ビアは複数個設けられることができる。
【００１９】
本発明の一実施形態による電子部品内蔵基板は、キャビティを含んでおり、上面及び下面にそれぞれ第１回路パターン及び第２回路パターンが設けられた第１絶縁層と、前記キャビティに少なくとも一部が挿入されており、外部電極を備える電子部品と、前記第１絶縁層の上部及び下部に積層される複数のビルドアップ絶縁層と、前記ビルドアップ絶縁層上に形成される上部回路パターン及び下部回路パターンと、前記外部電極、前記上部回路パターン、前記第１回路パターン、前記第２回路パターン及び前記下部回路パターンを連結して電気的ループ（ｌｏｏｐ）を形成する複数のビアと、を含むことができる。
【００２０】
この際、前記複数のビルドアップ絶縁層は、前記第１回路パターン及び前記第１絶縁層の上部面を覆う第２絶縁層と、前記第２回路パターン及び前記第１絶縁層の下部面を覆う第３絶縁層と、を含むことができる。
【００２１】
また、前記上部回路パターンは、前記第２絶縁層の表面に設けられる第３回路パターンを含み、前記下部回路パターンは、前記第３絶縁層の表面に設けられる第４回路パターンを含むことができる。
【００２２】
この際、前記複数のビアは、前記第２絶縁層を貫通して前記外部電極と前記第３回路パターンを直接連結する第１ビアと、前記第２絶縁層を貫通して前記第１回路パターンと前記第３回路パターンを直接連結する第２ビアと、前記第１絶縁層を貫通して前記第１回路パターンと前記第２回路パターンを直接連結する第３ビアと、前記第３絶縁層を貫通して前記第２回路パターンと前記第４回路パターンを直接連結する第４ビアと、前記第３絶縁層を貫通して前記外部電極と前記第４回路パターンを直接連結する第５ビアと、を含むことができる。
【００２３】
また、前記第２ビアの下部面と前記第３ビアの上部面は、前記第１回路パターンを挟んで少なくとも一部が重なることが好ましい。
【００２４】
また、前記第３ビアの下部面と前記第４ビアの上部面は、前記第２回路パターンを挟んで少なくとも一部が重なることが好ましい。
【００２５】
本発明の一実施形態による電子部品内蔵基板製造方法は、キャビティを含む第１絶縁層を提供する段階と、外部電極が設けられた電子部品の少なくとも一部を前記キャビティ内に挿入し、前記第１絶縁層の上部面に第１回路パターンを形成し、前記第１絶縁層の下部面に第２回路パターンを形成し、前記第１絶縁層を貫通して前記第１回路パターンと前記第２回路パターンを直接連結する第３ビアを形成する段階と、前記第１絶縁層の上部及び下部に複数のビルドアップ絶縁層を形成する段階と、前記複数のビルドアップ絶縁層を貫通する複数のビアホールを形成する段階と、前記複数のビアホールに導電材を充填して複数のビアを形成し、前記ビルドアップ絶縁層に上部回路パターン及び下部回路パターンを形成する段階と、を含み、前記外部電極、前記上部回路パターン、前記第１回路パターン、前記第２回路パターン及び前記下部回路パターンが前記複数のビアにより連結されて電気的ループ（ｌｏｏｐ）を形成することができる。
【００２６】
この際、前記複数のビルドアップ絶縁層は、前記第１回路パターン及び前記第１絶縁層の上部面を覆う第２絶縁層と、前記第２回路パターン及び前記第１絶縁層の下部面を覆う第３絶縁層と、を含み、前記上部回路パターンは、前記第２絶縁層の表面に設けられる第３回路パターンを含み、前記下部回路パターンは、前記第３絶縁層の表面に設けられる第４回路パターンを含み、前記複数のビアは、前記第２絶縁層を貫通して前記外部電極と前記第３回路パターンを直接連結する第１ビアと、前記第２絶縁層を貫通して前記第１回路パターンと前記第３回路パターンを直接連結する第２ビアと、前記第３絶縁層を貫通して前記第２回路パターンと前記第４回路パターンを直接連結する第４ビアと、前記第３絶縁層を貫通して前記外部電極と前記第４回路パターンを直接連結する第５ビアと、を含むことができる。
【００２７】
また、前記第２ビアの下部面と前記第３ビアの上部面は、前記第１回路パターンを挟んで少なくとも一部が重なるように形成されることが好ましい。
【発明の効果】
【００２８】
以上のように構成された本発明は、電子部品と外部のデバイスが連結される経路のインピーダンスを従来より減少させることができるという有用な効果を提供する。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態による電子部品内蔵基板を概略的に示した断面図である。
【図２】本発明の一実施形態による電子部品内蔵基板を概略的に示した断面図である。
【図３】本発明の他の実施形態による電子部品内蔵基板を概略的に示した断面図である。
【図４ａ】本発明の一実施形態による電子部品内蔵基板を概略的に示した断面図である。
【図４ｂ】本発明の一実施形態による電子部品内蔵基板における図４ａのＩ-Ｉ´線の断面を概略的に示した断面図である。
【図４ｃ】本発明の他の実施形態による電子部品内蔵基板における図４ａのＩ-Ｉ´線の断面を概略的に示した断面図である。
【図５】本発明のさらに他の実施形態による電子部品内蔵基板を概略的に示した断面図である。
【図６ａ】本発明の一実施形態による電子部品内蔵基板製造方法において、第１絶縁層が提供された状態を概略的に示した工程断面図である。
【図６ｂ】本発明の一実施形態による電子部品内蔵基板製造方法において、第１絶縁層に第１回路パターン、第２回路パターン、第３ビア及びキャビティが形成されて、キャビティの内部に電子部品が位置した状態を概略的に示した工程断面図である。
【図６ｃ】本発明の一実施形態による電子部品内蔵基板製造方法において、第２絶縁層及び第３絶縁層が形成された状態を概略的に示した工程断面図である。
【図６ｄ】本発明の一実施形態による電子部品内蔵基板製造方法において、第２絶縁層及び第３絶縁層にビアホールが形成された状態を概略的に示した工程断面図である、
【図６ｅ】本発明の一実施形態による電子部品内蔵基板製造方法において、第１から第６ビア、第３回路パターン及び第４回路パターンが形成された状態を概略的に示した工程断面図である。
【図６ｆ】本発明の一実施形態による電子部品内蔵基板製造方法において、能動素子が実装された状態を概略的に示した工程断面図である。
【発明を実施するための形態】
【００３０】
本発明の利点及び特徴、そしてそれらを果たす技術は、添付の図面とともに詳細に後述する実施形態を参照すると明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されず、相異なる多様な形態で実現されることができる。本実施形態は、本発明の開示が完全になるようにするとともに、本発明が属する技術分野において通常の知識を有する者に発明の範疇を完全に伝達するために提供されることができる。明細書全体において、同一参照符号は同一構成要素を示す。
【００３１】
本明細書で用いられる用語は、実施形態を説明するためのものであり、本発明を限定しようとするものではない。本明細書において、単数型は文章で特に言及しない限り複数型も含む。明細書で用いられる「含む（ｃｏｍｐｒｉｓｅ）」及び／又は「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」は言及された構成要素、段階、動作及び／又は素子は一つ以上の他の構成要素、段階、動作及び／又は素子の存在又は追加を排除しない。
【００３２】
図示の簡略化及び明瞭化のために、図面は一般的な構成方式を図示しており、本発明の説明において実施形態の論議を不明瞭にすることを避けるために、公知の特徴及び技術に関する詳細な説明を省略することができる。さらに、図面の構成要素は必ずしも縮尺によって図示されたものではない。例えば、本発明の実施形態を容易に理解するために、図面の一部の構成要素の大きさが他の構成要素より誇張されることができる。互いに異なる図面における同一の参照符号は同一の構成要素を示し、必ずしもそうではないが、類似した参照符号は類似した構成要素を示すことができる。
【００３３】
明細書及び請求範囲において、「第１」、「第２」、「第３」及び「第４」などの用語が記載されている場合、類似した構成要素同士を区分するために用いられ、必ずしもそうではないが、特定順次又は発生順序を記述するために用いられる。そのように用いられる用語は、ここに記述された本発明の実施形態が、例えば、ここに図示又は説明されたものではなく他のシーケンスで動作するように適切な環境下で互換可能であることを理解することができる。同様に、ここで、方法が一連の段階を含むと記述される場合、ここに提示されたそのような段階の順序が必ずしもそのような段階が実行される順序ではなく、任意に記述された段階は省略することができ、又はここに記述されていない任意の他の段階をその方法に付加することができる。
【００３４】
明細書及び請求範囲において、「左側」、「右側」、「前」、「後」、「上部」、「底部」、「上に」、「下に」などの用語が記載されている場合には、説明のために用いられるものであり、必ずしも不変の相対的な位置を記述するためのものではない。そのように用いられる用語は、ここに記述された本発明の実施形態が、例えば、ここに図示又は説明されたものではなく他の方向に動作するように適切な環境下で互換可能であることを理解することができる。ここで用いられた用語「連結された」は、電気的又は非電気的な方式で直接又は間接的に接続されることと定義される。ここで、互いに「隣接する」と記述された対象は、その文章が用いられる文脈に対して適切に、互いに物理的に接触するか、互いに近接するか、互いに同一の一般的な範囲又は領域に存在することができる。ここで、「一実施形態において」という文章は、必ずしもそうではないが、同一の実施形態を意味する。
【００３５】
以下、添付の図面を参照して本発明の構成及び作用効果についてより詳細に説明する。
【００３６】
図１は本発明の一実施形態による電子部品内蔵基板１００を概略的に示した断面図である。
【００３７】
図２は本発明の一実施形態による電子部品内蔵基板１００を概略的に示した断面図である。
【００３８】
図１及び図２を参照すると、本発明の一実施形態による電子部品内蔵基板１００は、電子部品１１０と、複数の絶縁層と、複数の回路パターンと、複数のビアと、を含むことができる。
【００３９】
まず、電子部品１１０は、外部電極１１１または端子を備えた半導体チップなどの能動素子１９０またはキャパシターなどの受動素子であることができ、電子部品内蔵基板１００に内蔵される。
【００４０】
次に、第１絶縁層１４０は、電子部品１１０を第１絶縁層１４０に挿入するためのキャビティ１４５を備えることができる。
【００４１】
また、第１絶縁層１４０の上面と下面にはそれぞれ第１回路パターン１４１と第２回路パターン１４２が設けられることができ、第１回路パターン１４１と第２回路パターン１４２は、第１絶縁層１４０を貫通する第３ビアＶ３により電気的に連結されることができる。
【００４２】
この際、第１絶縁層１４０はコア基板であることができ、金属材を含むメタルコアであることができる。
【００４３】
次に、第１絶縁層１４０の上部及び下部にはビルドアップ絶縁層が形成されることができる。したがって、第１絶縁層１４０の上部に形成される絶縁層を第２絶縁層１３０と定義し、第１絶縁層１４０の下部に形成される絶縁層を第３絶縁層１５０と定義することができる。
【００４４】
この際、第２絶縁層１３０と第３絶縁層１５０は、第１絶縁層１４０及び電子部品１１０をそれぞれ第１絶縁層１４０及び電子部品１１０の上部及び下部から覆うことができる。
【００４５】
一方、ビルドアップ絶縁層の上部には上部回路パターンが形成され、下部には下部回路パターンが形成されることができる。すなわち、第２絶縁層１３０の上部面に設けられた第３回路パターン１３１が上部回路パターンに該当することができ、第３絶縁層１５０の下部面に設けられた第４回路パターン１５１が下部回路パターンに該当することができる。
【００４６】
また、ビルドアップ絶縁層には複数のビアが形成されて回路パターンまたは電子部品１１０の外部電極１１１を外部のデバイスと電気的に連結することができる。
【００４７】
特に、本明細書では説明の便宜上、複数のビアを下記のように定義する。
【００４８】
第２絶縁層１３０を貫通するとともに、外部電極１１１に一面が接触し、他面は第３回路パターン１３１に接触するビアを第１ビアＶ１と定義し、他面が第３回路パターン１３１に接触し、一面は第１回路パターン１４１に接触するビアを第２ビアＶ２と定義することができる。
【００４９】
また、第１絶縁層１４０を貫通するとともに、第１回路パターン１４１と第２回路パターン１４２を連結するビアを第３ビアＶ３と定義している。
【００５０】
また、第３絶縁層１５０を貫通するとともに、第２回路パターン１４２に一面が接触し、他面は第４回路パターン１５１に接触するビアを第４ビアＶ４と定義し、外部電極１１１に一面が接触し、他面は第４回路パターン１５１に接触するビアを第５ビアＶ５と定義することができる。
【００５１】
このように外部電極１１１、第１ビアＶ１、第３回路パターン１３１、第２ビアＶ２、第１回路パターン１４１、第３ビアＶ３、第２回路パターン１４２、第４ビアＶ４、第４回路パターン１５１及び第５ビアＶ５が電気的ループ（ｌｏｏｐ）を形成することができ、これによりインピーダンスを減少させることができる。
【００５２】
下記[表１]は、第１ビアＶ１及び第５ビアＶ５の個数と、ビア同士の距離によるインピーダンス値を整理した表である。
【００５３】
[表１]において、Ｄ１は第１ビアＶ１の中心線から第２ビアＶ２の中心線までの距離を意味し、Ｄ２は第１ビアＶ１の中心線から第３ビアＶ３の中心線までの距離を意味し、Ｄ３は第４ビアＶ４の中心線から第５ビアＶ５の中心線までの距離を意味する。
【００５４】
また、電子部品１１０としては電極幅が２２０μｍ以上の外部電極１１１を含む１０００×５００μｍサイズのＭＬＣＣを使用しており、第１絶縁層１４０の厚さを１００μｍ、第２絶縁層１３０の厚さを４０〜５０μｍ、第３絶縁層１５０の厚さを４０〜５０μｍにしてインピーダンスをシミュレーションした。
【００５５】
また、下記表に記載のサンプルの一部を実際に製作してインピーダンス値を実測することでシミュレーション結果を検証した。
【００５６】
【表１】
2014131032.tif 000003
【００５７】
[表１]を参照すると、Ｄ１とＤ２が短いほどインピーダンスが減少する傾向にあることを理解することができる。また、Ｄ１とＤ２の差が小さいほどインピーダンスが小さくなる。また、第１ビアＶ１または第２ビアＶ２の個数が増加するほどインピーダンスが小さくなる。
【００５８】
特に、Ｄ１とＤ２の差が小さいほど、Ｄ１またはＤ２が増加してもインピーダンスが小さくなる傾向にあることを確認することができる。すなわち、第２ビアＶ２と第３ビアＶ３の中心線が近くなるほどインピーダンス特性を小さくすることができる。
【００５９】
このような実験データを考慮すると、第１回路パターン１４１に接触する第２ビアＶ２の下部面と第３ビアＶ３の上部面の少なくとも一部が重なるようにすることがインピーダンス減少に有利であることを理解することができる。
【００６０】
また、第２回路パターン１４２に接触する第３ビアＶ３の下部面と第４ビアＶ４の上部面の少なくとも一部が重なるようにすると、前記と同様な原理により、インピーダンスの減少に有利であることを理解することができる。
【００６１】
また、[表１]の結果を分析すると、Ｄ１とＤ２の差が１００μｍである場合に比べて、０μｍである場合のインピーダンスがはるかに減少することが分かるが、このような点を考慮すると、Ｄ１とＤ２の差は５０μｍ未満になることが好ましい。
【００６２】
それだけでなく、従来の一般的な電子部品１１０の内蔵工程において、第３ビアＶ３の直径は約８０〜１００μｍの範囲に形成されており、第１回路パターン１４１の幅は１７０〜２００μｍの範囲であるため、第２ビアＶ２または第３ビアＶ３が第１回路パターン１４１上に形成されるときの片側許容偏差は５０μｍ未満になる。したがって、このような点から見ても、Ｄ１とＤ２の差は５０μｍ未満になることが好ましい。
【００６３】
一方、図２を参照すると、電子部品１１０の側壁から第３ビアＶ３の中心線までの最短距離は、ａ、ｂ、ｃの最小値の合計以上になることができる。
【００６４】
ここで、ａは電子部品１１０の側壁とキャビティ１４５との間の許容距離であり、ｂはキャビティ１４５と第１回路パターン１４１との間の許容距離であり、ｃは第１回路パターン１４１の一側面と第３ビアＶ３中心線との間の許容距離を示す。
【００６５】
まず、ａは電子部品１１０のサイズ偏差、電子部品１１０をキャビティ１４５に実装するときの実装位置偏差及びキャビティ１４５の加工偏差を考慮して決定される値であり、現在の工程技術によると１２０μｍ未満の値と決定されることができる。
【００６６】
また、ｂは絶縁層上に回路パターンを形成する際に、回路パターンがキャビティ１４５のエッジから最小限に離隔すべき距離に該当し、キャビティ１４５の形状やキャビティ１４５加工方法によって相違する可能性があり、通常、３０〜５０μｍになることができる。
【００６７】
次に、ｃはビアに接触する回路パターンを形成する際に、ビアと回路パターンを整合するための許容距離である。
【００６８】
現在の工程技術を基準として、回路パターンの中心にビアの中心が正確に一致する場合を仮定すると、ビアと回路パターンが接触する面の外側線及び回路パターンの一側面は、互いに約２０μｍ以上の離隔距離を有するように設計される。したがって、現在の工程技術を考慮すると、ｃは４０〜１４０μｍの値を有することができる。
【００６９】
そのため、第１ビアＶ１の中心線と第２ビアＶ２の中心線との間の距離及び第１ビアＶ１の中心線と第３ビアＶ３の中心線との間の距離が減少するほど、さらに、この二つの距離の差が小さくなるほどインピーダンスを減少させることができ、工程において許容される最小値以上に第３ビアＶ３と電子部品１１０の側壁が離隔するようにすることでインピーダンス減少効果を極大化することができる。
【００７０】
図３は本発明の他の実施形態による電子部品内蔵基板２００を概略的に示した断面図である。
【００７１】
図３を参照すると、第３回路パターン１３１の上方には半導体チップなどの能動素子１９０が設けられることができるが、能動素子１９０の下面に設けられる外部端子１９１などが第３回路パターン１３１に連結されることで、電子部品１１０と能動素子１９０が電気的に連結されることができる。
【００７２】
また、上述したように、本発明の一実施形態による電子部品内蔵基板１００は、電子部品１１０がビア及び回路パターンなどを介して外部に連結される経路のインピーダンスを従来より減少させることができるため、第３回路パターン１３１の上部面に能動素子１９０が電気的に連結されると、電子部品１１０と能動素子１９０との間の電流または信号送信効率を従来より向上させることができる。
【００７３】
図４ａは本発明の一実施形態による電子部品内蔵基板を概略的に示した断面図であり、図４ｂは本発明の一実施形態による電子部品内蔵基板における図４ａのＩ-Ｉ´線の断面を概略的に示した断面図であり、図４ｃは本発明の他の実施形態による電子部品内蔵基板における図４ａのＩ-Ｉ´線の断面を概略的に示した断面図である。
【００７４】
図４ａから図４ｃを参照すると、電子部品１１０の外部電極１１１に接触する第１ビアＶ１及び第５ビアＶ５は、少なくとも一つ以上になることができる。
【００７５】
[表１]を再度参照すると、第１ビアＶ１の個数が増加するほどインピーダンスを減少させることができ、第２ビアＶ２の個数が増加するほどインピーダンスを減少させることができる。
【００７６】
したがって、図４ｂに示したように第１ビアＶ１と第５ビアＶ５が電子部品１１０の外部電極１１１に一つずつ接触することもあるが、図４ｃに示したように第１ビアＶ１と第５ビアＶ５が電子部品１１０の外部電極１１１に二つ以上接触することもある。
【００７７】
図５は本発明のさらに他の実施形態による電子部品内蔵基板３００を概略的に示した断面図である。
【００７８】
図５を参照すると、第２絶縁層１３０の上部に第４絶縁層２３０をさらに設け、第３絶縁層１５０の下部に第５絶縁層２５０をさらに設けることができることを理解することができる。
【００７９】
すなわち、ビルドアップ絶縁層は、必要に応じて４層以上に設けられることもできる。
【００８０】
一方、外部電極１１１と連結される複数のビア及び回路パターンがなすループ（ｌｏｏｐ）は、外部電極１１１、第１ビアＶ１、第５回路パターン３３１、第１追加ビアＶ１´、第７回路パターン３３３、第２追加ビアＶ２´、第６回路パターン３３２、第２ビアＶ２、第１回路パターン１４１、第３ビアＶ３、第２回路パターン１４２、第４ビアＶ４、第９回路パターン３５２、第４追加ビアＶ４´、第１０回路パターン３５３、第５追加ビアＶ５´、第８回路パターン３５１及び第５ビアＶ５からなることができる。
【００８１】
また、このループ（ｌｏｏｐ）は、第３回路パターン１３１と第４回路パターン１５１を経由するループと、第７回路パターン３３３と第１０回路パターン３５３を経由するループと、を含んで多重ループからなることもできる。
【００８２】
図６ａから図６ｆは本発明の一実施形態による電子部品内蔵基板製造方法を概略的に示した工程断面図である。
【００８３】
まず、図６ａ及び図６ｂを参照すると、第１絶縁層１４０に第１回路パターン１４１、第２回路パターン１４２、第３ビアＶ３及びキャビティ１４５が形成され、キャビティ１４５の内部に電子部品１１０が位置することができる。
【００８４】
この際、第１回路パターン１４１、第２回路パターン１４２及び第３ビアＶ３が形成される過程と、キャビティ１４５の内部に電子部品１１０が位置する過程の順序は、必要に応じて適切に選択されることができる。
【００８５】
次に、図６ｃを参照すると、第２絶縁層１３０及び第３絶縁層１５０が形成されることができる。
【００８６】
図示してはいないが、第２絶縁層１３０がまず形成された後、第３絶縁層１５０が形成されることもできる。
【００８７】
例えば、第１絶縁層１４０のキャビティ１４５に電子部品１１０を載置するにあたり、第２回路パターン１４２に接触するデタッチフィルムを備えた状態で、電子部品１１０を固定してから第２絶縁層１３０を形成することにより、電子部品１１０をキャビティ１４５の内部に固定することができ、以降デタッチフィルムを除去し、第３絶縁層１５０を形成することができる。
【００８８】
次に、図６ｄを参照すると、外部電極１１１、第１回路パターン１４１、第２回路パターン１４２などを露出させるビアホールＶＨを加工することができる。
【００８９】
次に、図６ｅを参照すると、印刷法またはメッキ法などを適用してビアホールＶＨの内部に導電性物質を充填することで第１〜第５ビアＶ１〜Ｖ５を形成することができ、以降第３回路パターン１３１及び第４回路パターン１５１を形成することができる。
【００９０】
次に、図６ｆを参照すると、第３回路パターン１３１の上面に能動素子１９０を連結することができる。
【００９１】
その他の事項は上述した説明と重複するため省略する。
【符号の説明】
【００９２】
１００、２００、３００  電子部品内蔵基板
１１０  電子部品
１１１  外部電極
１３０  第２絶縁層
１３１  第３回路パターン
１４０  第１絶縁層
１４１  第１回路パターン
１４２  第２回路パターン
１４５  キャビティ
１５０  第３絶縁層
１５１  第４回路パターン
Ｖ１〜Ｖ５  第１〜第５ビア
ＶＨ  ビアホール
１９０  能動素子
１９１  外部端子
２３０  第４絶縁層
２５０  第５絶縁層
３３１  第５回路パターン
３３２  第６回路パターン
３３３  第７回路パターン
３５１  第８回路パターン
３５２  第９回路パターン
３５３  第１０回路パターン
【図１】
2014131032.tif 000004
【図２】
2014131032.tif 000005
【図３】
2014131032.tif 000006
【図４ａ】
2014131032.tif 000007
【図４ｂ】
2014131032.tif 000008
【図４ｃ】
2014131032.tif 000009
【図５】
2014131032.tif 000010
【図６ａ】
2014131032.tif 000011
【図６ｂ】
2014131032.tif 000012
【図６ｃ】
2014131032.tif 000013
【図６ｄ】
2014131032.tif 000014
【図６ｅ】
2014131032.tif 000015
【図６ｆ】
2014131032.tif 000016