(57)【要約】【課題】パワーデバイスのサイズを大きくしてオン抵抗を低くしても、スイッチング速度が速く、スイッチング損失が小さいカスコード接続パワーデバイスを得る。【解決手段】カスコード接続パワーデバイス１が高周波でスイッチング動作しているとき、ＧａＮ  ＨＥＭＴ２のドレイン、ソース間に接続されたキャパシタ４の静電容量とＧａＮ  ＨＥＭＴ２のドレイン、ソース間の静電容量の和と、ＭＯＳＦＥＴ３のドレイン、ソース間に接続されたキャパシタ５の静電容量とＭＯＳＦＥＴ３のドレイン、ソース間の静電容量の和の、分圧比により決まるＭＯＳＦＥＴ３のドレイン電位を小さくすることで、ＭＯＳＦＥＴ３のミラー期間を小さくし、スイッチング時間を速くし、スイッチング損失を小さくすることができる。【選択図】図１
2014217252.tif 000002
【特許請求の範囲】
【請求項１】
ゲートが接地されたＧａＮ  ＨＥＭＴと、
ドレインが前記ＧａＮ  ＨＥＭＴのソースに接続され、ゲート、ソース間にパルス信号が入力されてドレイン、ソース間がオン・オフするＭＯＳＦＥＴと、
前記ＧａＮ  ＨＥＭＴのドレイン、ソース間に接続された第一のキャパシタと、
前記ＭＯＳＦＥＴのドレイン、ソース間に接続された第二のキャパシタとを備えたカスコード接続パワーデバイス。
【請求項２】
前記ＧａＮ  ＨＥＭＴのドレイン、ソース間の静電容量と前記第一のキャパシタの静電容量の和と、前記ＭＯＳＦＥＴのドレイン、ソース間の静電容量と前記第二のキャパシタの静電容量の和の分圧比により、
オフ期間の前記ＭＯＳＦＥＴのドレイン電位を設定されることを特徴とする請求項１記載のカスコード接続パワーデバイス。
【請求項３】
ゲートが接地されたＧａＮ  ＨＥＭＴと、
ドレインが前記ＧａＮ  ＨＥＭＴのソースに接続され、ゲート、ソース間にパルス信号が入力されてドレイン、ソース間がオン・オフする第一のＭＯＳＦＥＴと、
前記ＧａＮ  ＨＥＭＴのドレイン、ソース間に接続された第一のキャパシタと、
アノードが前記第一のＭＯＳＦＥＴのドレインに接続された第一のダイオードと、
前記第一のダイオードのカソードと前記第一のＭＯＳＦＥＴのソース間に接続された第二のキャパシタと、
一次巻線の一方が前記第一のダイオードのカソードに接続され、二次巻線の一方が接地されたトランスと、
ドレインが前記トランスの一次巻線の他方に接続され、ソースが接地された第二のＭＯＳＦＥＴと、
アノードが前記トランスの二次巻線の他方に接続され、カソードが電源に接続された第二のダイオードとを備えたカスコード接続パワーデバイス。
【請求項４】
前記ＧａＮ  ＨＥＭＴのドレイン、ソース間の静電容量と前記第一のキャパシタの静電容量の和と、前記第一のＭＯＳＦＥＴのドレイン、ソース間の静電容量と前記第二のキャパシタの静電容量の和の分圧比により、
オフ期間の前記第一のＭＯＳＦＥＴのドレイン電位を設定されるとともに、
オフ期間に前記第二のキャパシタに蓄積されたエネルギーを、オン期間に前記第二のＭＯＳＦＥＴをオンすることで前記トランスに移動後、
前記第二のＭＯＳＦＥＴをオフすることで前記トランスの二次側から前記第二のダイオードを経由して前記電源にエネルギーを回生することを特徴とする請求項３記載のカスコード接続パワーデバイス。
【請求項５】
ゲートが接地されたＧａＮ  ＨＥＭＴと、
ドレインが前記ＧａＮ  ＨＥＭＴのソースに接続され、ゲート、ソース間にパルス信号が入力されてドレイン、ソース間がオン・オフする第一のＭＯＳＦＥＴと、
前記ＧａＮ  ＨＥＭＴのドレイン、ソース間に接続された第一のキャパシタと、
アノードが前記第一のＭＯＳＦＥＴのドレインに接続された第一のダイオードと、
前記第一のダイオードのカソードと前記第一のＭＯＳＦＥＴのソース間に接続された第二のキャパシタと、
ソースが前記第一のダイオードのアノードに接続された第二のＭＯＳＦＥＴと、
一次巻線の一方が前記第一のダイオードのカソードに接続され、一次巻線の他方が前記第二のＭＯＳＦＥＴのドレインに接続され、二次巻線の一方が接地されたトランスと、
アノードが前記トランスの二次巻線の他方に接続され、カソードが電源に接続された第二のダイオードとを備えたカスコード接続パワーデバイス。
【請求項６】
前記ＧａＮ  ＨＥＭＴのドレイン、ソース間の静電容量と前記第一のキャパシタの静電容量の和と、前記第一のＭＯＳＦＥＴのドレイン、ソース間の静電容量と前記第二のキャパシタの静電容量の和の分圧比により、
オフ期間の前記第一のＭＯＳＦＥＴのドレイン電位を設定されるとともに、
オフ期間に前記第二のキャパシタに蓄積されたエネルギーを、オン期間に前記第二のＭＯＳＦＥＴをオンすることで前記トランスに移動後、
前記第二のＭＯＳＦＥＴをオフすることで前記トランスの二次側から前記第二のダイオードを経由して前記電源にエネルギーを回生することを特徴とする請求項５記載のカスコード接続パワーデバイス。
【請求項７】
ゲートが接地されたＧａＮ  ＨＥＭＴと、
ドレインが前記ＧａＮ  ＨＥＭＴのソースに接続され、ゲート、ソース間にパルス信号が入力されてドレイン、ソース間がオン・オフする第一のＭＯＳＦＥＴと、
前記ＧａＮ  ＨＥＭＴのドレイン、ソース間に接続された第一のキャパシタと、
アノードが前記第一のＭＯＳＦＥＴのドレインに接続された第一のダイオードと、
前記第一のダイオードのカソードと前記第一のＭＯＳＦＥＴのソース間に接続された第二のキャパシタと、
一方が前記第一のダイオードのカソードに接続されたインダクタと、
ドレインが前記インダクタの他方に接続され、ソースが接地された第二のＭＯＳＦＥＴと、
アノードが前記インダクタの他方に接続され、カソードが電源に接続された第二のダイオードとを備えたカスコード接続パワーデバイス。
【請求項８】
前記ＧａＮ  ＨＥＭＴのドレイン、ソース間の静電容量と前記第一のキャパシタの静電容量の和と、前記第一のＭＯＳＦＥＴのドレイン、ソース間の静電容量と前記第二のキャパシタの静電容量の和の分圧比により、
オフ期間の前記第一のＭＯＳＦＥＴのドレイン電位を設定されるとともに、
オフ期間に前記第二のキャパシタに蓄積されたエネルギーを、オン期間に前記第二のＭＯＳＦＥＴをオンすることで前記インダクタに移動後、
前記第二のＭＯＳＦＥＴをオフすることで前記インダクタから前記第二のダイオードを経由して前記電源にエネルギーを回生することを特徴とする請求項７記載のカスコード接続パワーデバイス。
【請求項９】
ゲートが接地されたＧａＮ  ＨＥＭＴと、
ドレインが前記ＧａＮ  ＨＥＭＴのソースに接続され、ゲート、ソース間にパルス信号が入力されてドレイン、ソース間がオン・オフする第一のＭＯＳＦＥＴと、
アノードが前記ＧａＮ  ＨＥＭＴのドレインに接続された第一のダイオードと、
前記第一のダイオードのカソードと前記ＧａＮ  ＨＥＭＴのソース間に接続された第一のキャパシタと、
前記第一のＭＯＳＦＥＴのドレイン、ソース間に接続された第二のキャパシタと、
一次巻線の一方が前記第一のダイオードのカソードに接続され、二次巻線の一方が接地されたトランスと、
ドレインが前記トランスの一次巻線の他方に接続され、ソースが接地された第二のＭＯＳＦＥＴと、
アノードが前記トランスの二次巻線の他方に接続され、カソードが電源に接続された第二のダイオードとを備えたカスコード接続パワーデバイス。
【請求項１０】
前記ＧａＮ  ＨＥＭＴのドレイン、ソース間の静電容量と前記第一のキャパシタの静電容量の和と、前記第一のＭＯＳＦＥＴのドレイン、ソース間の静電容量と前記第二のキャパシタの静電容量の和の分圧比により、
オフ期間の前記第一のＭＯＳＦＥＴのドレイン電位を設定されるとともに、
オフ期間に前記第一のキャパシタに蓄積されたエネルギーを、オン期間に前記第二のＭＯＳＦＥＴをオンすることで前記トランスに移動後、
前記第二のＭＯＳＦＥＴをオフすることで前記トランスの二次側から前記第二のダイオードを経由して前記電源にエネルギーを回生することを特徴とする請求項９記載のカスコード接続パワーデバイス。
【請求項１１】
ゲートが接地されたＧａＮ  ＨＥＭＴと、
ドレインが前記ＧａＮ  ＨＥＭＴのソースに接続され、ゲート、ソース間にパルス信号が入力されてドレイン、ソース間がオン・オフする第一のＭＯＳＦＥＴと、
アノードが前記ＧａＮ  ＨＥＭＴのドレインに接続された第一のダイオードと、
前記第一のダイオードのカソードと前記ＧａＮ  ＨＥＭＴのソース間に接続された第一のキャパシタと、
前記第一のＭＯＳＦＥＴのドレイン、ソース間に接続された第二のキャパシタと、
ソースが前記第一のダイオードのアノードに接続された第二のＭＯＳＦＥＴと、
一次巻線の一方が前記第一のダイオードのカソードに接続され、一次巻線の他方が前記第二のＭＯＳＦＥＴのドレインに接続され、二次巻線の一方が接地されたトランスと、
アノードが前記トランスの二次巻線の他方に接続され、カソードが電源に接続された第二のダイオードとを備えたカスコード接続パワーデバイス。
【請求項１２】
前記ＧａＮ  ＨＥＭＴのドレイン、ソース間の静電容量と前記第一のキャパシタの静電容量の和と、前記第一のＭＯＳＦＥＴのドレイン、ソース間の静電容量と前記第二のキャパシタの静電容量の和の分圧比により、
オフ期間の前記第一のＭＯＳＦＥＴのドレイン電位を設定されるとともに、
オフ期間に前記第二のキャパシタに蓄積されたエネルギーを、オン期間に前記第二のＭＯＳＦＥＴをオンすることで前記トランスに移動後、
前記第二のＭＯＳＦＥＴをオフすることで前記トランスの二次側から前記第二のダイオードを経由して前記電源にエネルギーを回生することを特徴とする請求項１１記載のカスコード接続パワーデバイス。
【請求項１３】
ゲートが接地されたＧａＮ  ＨＥＭＴと、
ドレインが前記ＧａＮ  ＨＥＭＴのソースに接続され、ゲート、ソース間にパルス信号が入力されてドレイン、ソース間がオン・オフする第一のＭＯＳＦＥＴと、
アノードが前記ＧａＮ  ＨＥＭＴのドレインに接続された第一のダイオードと、
前記第一のダイオードのカソードと前記ＧａＮ  ＨＥＭＴのソース間に接続された第一のキャパシタと、
前記第一のＭＯＳＦＥＴのドレイン、ソース間に接続された第二のキャパシタと、
一方が前記第一のダイオードのカソードに接続されたインダクタと、
ドレインが前記インダクタの他方に接続され、ソースが接地された第二のＭＯＳＦＥＴと、
アノードが前記インダクタの他方に接続され、カソードが電源に接続された第二のダイオードとを備えたカスコード接続パワーデバイス。
【請求項１４】
前記ＧａＮ  ＨＥＭＴのドレイン、ソース間の静電容量と前記第一のキャパシタの静電容量の和と、前記第一のＭＯＳＦＥＴのドレイン、ソース間の静電容量と前記第二のキャパシタの静電容量の和の分圧比により、
オフ期間の前記第一のＭＯＳＦＥＴのドレイン電位を設定されるとともに、
オフ期間に前記第二のキャパシタに蓄積されたエネルギーを、オン期間に前記第二のＭＯＳＦＥＴをオンすることで前記インダクタに移動後、
前記第二のＭＯＳＦＥＴをオフすることで前記インダクタから前記第二のダイオードを経由して前記電源にエネルギーを回生することを特徴とする請求項１３記載のカスコード接続パワーデバイス。
【請求項１５】
ゲートが接地されたＧａＮ  ＨＥＭＴと、
ドレインが前記ＧａＮ  ＨＥＭＴのソースに接続され、ゲート、ソース間にパルス信号が入力されてドレイン、ソース間がオン・オフする第一のＭＯＳＦＥＴと、
アノードが前記ＧａＮ  ＨＥＭＴのドレインに接続された第一のダイオードと、
前記第一のダイオードのカソードと前記ＧａＮ  ＨＥＭＴのソース間に接続された第一のキャパシタと、
アノードが前記第一のＭＯＳＦＥＴのドレインに接続された第二のダイオードと、
前記第二のダイオードのカソードと前記第一のＭＯＳＦＥＴのソース間に接続された第二のキャパシタと、
一次巻線の一方が前記第一のダイオードのカソードに接続され、二次巻線の一方が接地された第一のトランスと、
ドレインが前記第一のトランスの一次巻線の他方に接続され、ソースが接地された第二のＭＯＳＦＥＴと、
アノードが前記第一のトランスの二次巻線の他方に接続され、カソードが電源に接続された第三のダイオードと、
一次巻線の一方が前記第二のダイオードのカソードに接続され、二次巻線の一方が接地された第二のトランスと、
ドレインが前記第二のトランスの一次巻線の他方に接続され、ソースが接地された第三のＭＯＳＦＥＴと、
アノードが前記第二のトランスの二次巻線の他方に接続され、カソードが前記電源に接続された第四のダイオードとを備えたカスコード接続パワーデバイス。
【請求項１６】
前記ＧａＮ  ＨＥＭＴのドレイン、ソース間の静電容量と前記第一のキャパシタの静電容量の和と、前記第一のＭＯＳＦＥＴのドレイン、ソース間の静電容量と前記第二のキャパシタの静電容量の和の分圧比により、
オフ期間の前記第一のＭＯＳＦＥＴのドレイン電位を設定されるとともに、
オフ期間に前記第一のキャパシタに蓄積されたエネルギーを、オン期間に前記第二のＭＯＳＦＥＴをオンすることで前記第一のトランスに移動後、
前記第二のＭＯＳＦＥＴをオフすることで前記第一のトランスの二次側から前記第三のダイオードを経由して前記電源にエネルギーを回生し、
オフ期間に前記第二のキャパシタに蓄積されたエネルギーを、オン期間に前記第三のＭＯＳＦＥＴをオンすることで前記第二のトランスに移動後、
前記第三のＭＯＳＦＥＴをオフすることで前記第二のトランスの二次側から前記第四のダイオードを経由して前記電源にエネルギーを回生することを特徴とする請求項１５記載のカスコード接続パワーデバイス。
【請求項１７】
ゲートが接地されたＧａＮ  ＨＥＭＴと、
ドレインが前記ＧａＮ  ＨＥＭＴのソースに接続され、ゲート、ソース間にパルス信号が入力されてドレイン、ソース間がオン・オフする第一のＭＯＳＦＥＴと、
アノードが前記ＧａＮ  ＨＥＭＴのドレインに接続された第一のダイオードと、
前記第一のダイオードのカソードと前記ＧａＮ  ＨＥＭＴのソース間に接続された第一のキャパシタと、
アノードが前記第一のＭＯＳＦＥＴのドレインに接続された第二のダイオードと、
前記第二のダイオードのカソードと前記第一のＭＯＳＦＥＴのソース間に接続された第二のキャパシタと、
ソースが前記第一のダイオードのアノードに接続された第二のＭＯＳＦＥＴと、
一次巻線の一方が前記第一のダイオードのカソードに接続され、一次巻線の他方が前記第二のＭＯＳＦＥＴのドレインに接続され、二次巻線の一方が接地された第一のトランスと、
アノードが前記第一のトランスの二次巻線の他方に接続され、カソードが電源に接続された第三のダイオードと、
ソースが前記第二のダイオードのアノードに接続された第三のＭＯＳＦＥＴと、
一次巻線の一方が前記第二のダイオードのカソードに接続され、一次巻線の他方が前記第三のＭＯＳＦＥＴのドレインに接続され、二次巻線の一方が接地された第二のトランスと、
アノードが前記第二のトランスの二次巻線の他方に接続され、カソードが前記電源に接続された第四のダイオードとを備えたカスコード接続パワーデバイス。
【請求項１８】
前記ＧａＮ  ＨＥＭＴのドレイン、ソース間の静電容量と前記第一のキャパシタの静電容量の和と、前記第一のＭＯＳＦＥＴのドレイン、ソース間の静電容量と前記第二のキャパシタの静電容量の和の分圧比により、
オフ期間の前記第一のＭＯＳＦＥＴのドレイン電位を設定されるとともに、
オフ期間に前記第一のキャパシタに蓄積されたエネルギーを、オン期間に前記第二のＭＯＳＦＥＴをオンすることで前記第一のトランスに移動後、
前記第二のＭＯＳＦＥＴをオフすることで前記第一のトランスの二次側から前記第三のダイオードを経由して前記電源にエネルギーを回生し、
オフ期間に前記第二のキャパシタに蓄積されたエネルギーを、オン期間に前記第三のＭＯＳＦＥＴをオンすることで前記第二のトランスに移動後、
前記第三のＭＯＳＦＥＴをオフすることで前記第二のトランスの二次側から前記第四のダイオードを経由して前記電源にエネルギーを回生することを特徴とする請求項１７記載のカスコード接続パワーデバイス。
【請求項１９】
ゲートが接地されたＧａＮ  ＨＥＭＴと、
ドレインが前記ＧａＮ  ＨＥＭＴのソースに接続され、ゲート、ソース間にパルス信号が入力されてドレイン、ソース間がオン・オフする第一のＭＯＳＦＥＴと、
アノードが前記ＧａＮ  ＨＥＭＴのドレインに接続された第一のダイオードと、
前記第一のダイオードのカソードと前記ＧａＮ  ＨＥＭＴのソース間に接続された第一のキャパシタと、
アノードが前記第一のＭＯＳＦＥＴのドレインに接続された第二のダイオードと、
前記第二のダイオードのカソードと前記第一のＭＯＳＦＥＴのソース間に接続された第二のキャパシタと、
一方が前記第一のダイオードのカソードに接続された第一のインダクタと、
ドレインが前記第一のインダクタの他方に接続され、ソースが接地された第二のＭＯＳＦＥＴと、
アノードが前記第一のインダクタの他方に接続され、カソードが電源に接続された第三のダイオードと
一方が前記第二のダイオードのカソードに接続された第二のインダクタと、
ドレインが前記第二のインダクタの他方に接続され、ソースが接地された第三のＭＯＳＦＥＴと、
アノードが前記第二のインダクタの他方に接続され、カソードが前記電源に接続された第四のダイオードとを備えたカスコード接続パワーデバイス。
【請求項２０】
前記ＧａＮ  ＨＥＭＴのドレイン、ソース間の静電容量と前記第一のキャパシタの静電容量の和と、前記第一のＭＯＳＦＥＴのドレイン、ソース間の静電容量と前記第二のキャパシタの静電容量の和の分圧比により、
オフ期間の前記第一のＭＯＳＦＥＴのドレイン電位を設定されるとともに、
オフ期間に前記第一のキャパシタに蓄積されたエネルギーを、オン期間に前記第二のＭＯＳＦＥＴをオンすることで前記第一のインダクタに移動後、
前記第二のＭＯＳＦＥＴをオフすることで前記第一のインダクタから前記第三のダイオードを経由して前記電源にエネルギーを回生し、
オフ期間に前記第二のキャパシタに蓄積されたエネルギーを、オン期間に前記第三のＭＯＳＦＥＴをオンすることで前記第二のインダクタに移動後、
前記第三のＭＯＳＦＥＴをオフすることで前記第二のインダクタから前記第四のダイオードを経由して前記電源にエネルギーを回生することを特徴とする請求項１９記載のカスコード接続パワーデバイス。
【請求項２１】
ゲートが接地されたＧａＮ  ＨＥＭＴと、
ドレインが前記ＧａＮ  ＨＥＭＴのソースに接続され、ゲート、ソース間にパルス信号が入力されてドレイン、ソース間がオン・オフする第一のＭＯＳＦＥＴと、
アノードが前記ＧａＮ  ＨＥＭＴのドレインに接続された第一のダイオードと、
前記第一のダイオードのカソードと前記ＧａＮ  ＨＥＭＴのソース間に接続された第一のキャパシタと、
カソードが前記第一のＭＯＳＦＥＴのソースに接続された第二のダイオードと、
前記第二のダイオードのアノードと前記第一のＭＯＳＦＥＴのドレイン間に接続された第二のキャパシタと、
一次巻線の一方が前記第一のダイオードのカソードに接続され、二次巻線の一方が接地されたトランスと、
ドレインが前記トランスの一次巻線の他方に接続され、ソースが前記第二のダイオードのアノードに接続された第二のＭＯＳＦＥＴと、
アノードが前記トランスの二次巻線の他方に接続され、カソードが電源に接続された第三のダイオードとを備えたカスコード接続パワーデバイス。
【請求項２２】
前記ＧａＮ  ＨＥＭＴのドレイン、ソース間の静電容量と前記第一のキャパシタの静電容量の和と、前記第一のＭＯＳＦＥＴのドレイン、ソース間の静電容量と前記第二のキャパシタの静電容量の和の分圧比により、
オフ期間の前記第一のＭＯＳＦＥＴのドレイン電位を設定されるとともに、
オフ期間に前記第一のキャパシタおよび前記第二のキャパシタに蓄積されたエネルギーを、オン期間に前記第二のＭＯＳＦＥＴをオンすることで前記トランスに移動後、
前記第二のＭＯＳＦＥＴをオフすることで前記トランスの二次側から前記第三のダイオードを経由して前記電源にエネルギーを回生することを特徴とする請求項２１記載のカスコード接続パワーデバイス。
【請求項２３】
ゲートが接地されたＧａＮ  ＨＥＭＴと、
ドレインが前記ＧａＮ  ＨＥＭＴのソースに接続され、ゲート、ソース間にパルス信号が入力されてドレイン、ソース間がオン・オフする第一のＭＯＳＦＥＴと、
アノードが前記ＧａＮ  ＨＥＭＴのドレインに接続された第一のダイオードと、
前記第一のダイオードのカソードと前記ＧａＮ  ＨＥＭＴのソース間に接続された第一のキャパシタと、
カソードが前記第一のＭＯＳＦＥＴのソースに接続された第二のダイオードと、
前記第二のダイオードのアノードと前記第一のＭＯＳＦＥＴのドレイン間に接続された第二のキャパシタと、
一方が前記第一のダイオードのカソードに接続されたインダクタと、
ドレインが前記インダクタの他方に接続され、ソースが前記第二のダイオードのアノードに接続された第二のＭＯＳＦＥＴと、
アノードが前記インダクタの他方に接続され、カソードが電源に接続された第三のダイオードとを備えたカスコード接続パワーデバイス。
【請求項２４】
前記ＧａＮ  ＨＥＭＴのドレイン、ソース間の静電容量と前記第一のキャパシタの静電容量の和と、前記第一のＭＯＳＦＥＴのドレイン、ソース間の静電容量と前記第二のキャパシタの静電容量の和の分圧比により、
オフ期間の前記第一のＭＯＳＦＥＴのドレイン電位を設定されるとともに、
オフ期間に前記第一のキャパシタおよび前記第二のキャパシタに蓄積されたエネルギーを、オン期間に前記第二のＭＯＳＦＥＴをオンすることで前記インダクタに移動後、
前記第二のＭＯＳＦＥＴをオフすることで前記インダクタから前記第三のダイオードを経由して前記電源にエネルギーを回生することを特徴とする請求項２３記載のカスコード接続パワーデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スイッチング素子を使用するパワーエレクトロニクス機器におけるディプレッション型半導体を用いた低損失なカスコード接続パワーデバイスに関する。
【背景技術】
【０００２】
スイッチング素子を使用するパワーエレクトロニクス機器におけるディプレッション型半導体には、ゲート電圧喪失時に電源短絡を防止するため、ノーマリーオフ特性が求められている。
本来、ノーマリーオン特性であるディプレッション型半導体をノーマリーオフ特性にする方法として、エンハンスメント型半導体とカスコード接続にする方法がある。
従来、低損失なカスコード接続されたパワーデバイスとして、ディプレッション型半導体であるＧａＮ  ＨＥＭＴ(GaN High Electron Mobility Transistor)とエンハンスメント型半導体であるＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)をカスコード接続するカスコード接続パワーデバイスがあった（下記非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Tim McDonald : IR's GaNpowIR and the Inherent Performance Advantages of GaN-based HEMTs : APEC2012 industry session, Feb 9 2012
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の高周波スイッチング用のカスコード接続パワーデバイスでは、損失低減を目的として、オン抵抗を下げるために、パワーデバイスのサイズを大きくしていたが、オン抵抗を下げるためにサイズを大きくすると、寄生容量が増加し、スイッチング速度が遅くなり、スイッチング損失が増加してしまうという課題があった。
【０００５】
この発明は、前記のような課題を解決するためになされたもので、パワーデバイスのサイズを大きくしてオン抵抗を低くしても、スイッチング速度が速く、スイッチング損失が小さいカスコード接続パワーデバイスを得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明のカスコード接続パワーデバイスは、ゲートが接地されたＧａＮ  ＨＥＭＴと、ドレインがＧａＮ  ＨＥＭＴのソースに接続され、ゲート、ソース間にパルス信号が入力されてドレイン、ソース間がオン・オフするＭＯＳＦＥＴと、ＧａＮ  ＨＥＭＴのドレイン、ソース間に接続された第一のキャパシタと、ＭＯＳＦＥＴのドレイン、ソース間に接続された第二のキャパシタとを備えたものである。
【発明の効果】
【０００７】
この発明によれば、第一のキャパシタと第二のキャパシタの静電容量を調整することで、スイッチング速度が速く、スイッチング損失の小さいカスコード接続パワーデバイスを得ることができる効果がある。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１によるカスコード接続パワーデバイスを示す構成図である。
【図２】この発明の実施の形態２によるカスコード接続パワーデバイスを示す構成図である。
【図３】この発明の実施の形態３によるカスコード接続パワーデバイスを示す構成図である。
【図４】この発明の実施の形態４によるカスコード接続パワーデバイスを示す構成図である。
【図５】この発明の実施の形態５によるカスコード接続パワーデバイスを示す構成図である。
【図６】この発明の実施の形態６によるカスコード接続パワーデバイスを示す構成図である。
【図７】この発明の実施の形態７によるカスコード接続パワーデバイスを示す構成図である。
【図８】この発明の実施の形態８によるカスコード接続パワーデバイスを示す構成図である。
【図９】この発明の実施の形態９によるカスコード接続パワーデバイスを示す構成図である。
【図１０】この発明の実施の形態１０によるカスコード接続パワーデバイスを示す構成図である。
【図１１】この発明の実施の形態１１によるカスコード接続パワーデバイスを示す構成図である。
【図１２】この発明の実施の形態１２によるカスコード接続パワーデバイスを示す構成図である。
【発明を実施するための形態】
【０００９】
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
図１はこの発明の実施の形態１によるカスコード接続パワーデバイスを示す構成図である。
図において、カスコード接続パワーデバイス１は、ＧａＮ  ＨＥＭＴ２、ＭＯＳＦＥＴ３、キャパシタ４，５、ゲート端子６、ドレイン端子７、ソース端子８から構成されている。
ＧａＮ  ＨＥＭＴ２は、ゲートが接地され、ドレインがドレイン端子７に接続されている。
ＭＯＳＦＥＴ３は、ゲートがゲート端子６に接続され、ドレインがＧａＮ  ＨＥＭＴ２のソースに接続され、ソースがソース端子８に接続されている。
キャパシタ４は、ＧａＮ  ＨＥＭＴ２のドレイン、ソース間に接続されている。
キャパシタ５は、ＭＯＳＦＥＴ３のドレイン、ソース間に接続されている。
ソース端子８は、接地されている。
ゲート抵抗９は、ゲート信号入力端子１０とゲート端子６に接続されている。
【００１０】
次に動作について説明する。
オン信号がハイレベル、オフ信号がローレベルのＰＷＭ信号が、ゲート信号入力端子１０に入力される。
ゲート信号入力端子１０にオン信号が入力されると、ゲート抵抗９およびゲート端子６を介して、ＭＯＳＦＥＴ３のゲート、ソース間にオン信号が入力され、ＭＯＳＦＥＴ３のドレイン、ソース間がオンする。
ＭＯＳＦＥＴ３のゲート、ソース間がオンされると、ＭＯＳＦＥＴ３のドレイン電圧がＭＯＳＦＥＴ３のドレイン、ソース間、ソース端子８を介して接地される。
ＭＯＳＦＥＴ３のドレインが接地されると、ＧａＮ  ＨＥＭＴ２のソースが接地され、ＧａＮ  ＨＥＭＴ２のドレイン、ソース間がオンする。
以上により、カスコード接続パワーデバイス１のドレイン端子７とソース端子８がオンする。
【００１１】
次にゲート信号入力端子１０にオフ信号が入力されると、ゲート抵抗９およびゲート端子６を経由して、ＭＯＳＦＥＴ３のゲート、ソース間にオフ信号が入力され、ＭＯＳＦＥＴ３のドレイン、ソース間がオフする。
ＭＯＳＦＥＴ３のゲート、ソース間がオフされると、ＭＯＳＦＥＴ３のドレイン、ソース間がオフされるため、ＭＯＳＦＥＴ３のドレイン電圧が上昇する。
ＭＯＳＦＥＴ３のドレインが上昇し、ＧａＮ  ＨＥＭＴ２のソース電圧が上昇して、ＧａＮ  ＨＥＭＴ２のゲート、ソース間電圧がしきい値電圧より低くなると、ＧａＮ  ＨＥＭＴ２のドレイン、ソース間はオフする。
以上により、カスコード接続パワーデバイス１のドレイン端子７とソース端子８がオフする。
カスコード接続パワーデバイス１は、前記のゲート信号入力端子１０へのオン、オフ信号を高周波で入力することにより、ドレイン、ソース間を高周波でスイッチング動作することができる。
【００１２】
カスコード接続パワーデバイス１が高周波でスイッチング動作しているとき、オフ期間のＧａＮ  ＨＥＭＴ２のソース電位でもあるＭＯＳＦＥＴ３のドレイン電位は、ＧａＮ  ＨＥＭＴ２のドレイン、ソース間に接続されたキャパシタ４の静電容量とＧａＮ  ＨＥＭＴ２のドレイン、ソース間の静電容量の和と、ＭＯＳＦＥＴ３のドレイン、ソース間に接続されたキャパシタ５の静電容量とＭＯＳＦＥＴ３のドレイン、ソース間の静電容量の和の分圧で決まる。
【００１３】
このとき、ゲート信号入力端子１０にオン信号を入力してから、ＭＯＳＦＥＴ３のゲート、ドレイン間の静電容量に充電するミラー期間を小さくすることで、カスコード接続パワーデバイス１のスイッチング時間を速くすることができ、スイッチング損失を小さくすることができる。
【００１４】
したがって、前記静電容量の分圧で決まるＭＯＳＦＥＴ３のドレイン電位を小さくすることで、オン時およびオフ時にＭＯＳＦＥＴ３のゲート、ドレイン間の静電容量に蓄積する電荷量を小さくすることができ、ミラー期間を小さくし、スイッチング時間を速くすることができ、その結果、スイッチング損失を小さくすることができる。
【００１５】
このＭＯＳＦＥＴ３のドレイン電位を小さくするためのキャパシタ４とキャパシタ５の静電容量の設定法について、さらに、詳しく説明する。
従来では、キャパシタ４とキャパシタ５がないため、ＭＯＳＦＥＴ３のドレイン電位は、ＭＯＳＦＥＴ３のドレイン、ソース間の静電容量ＣＩＭと、ＧａＮ  ＨＥＭＴ２のドレイン、ソース間の静電容量ＣＩＧによって、次式(1)のように表わされる。
2014217252.tif 000003
ここで、ＶＭＣは従来のＭＯＳＦＥＴ３のドレイン電位、ＶはＧａＮ  ＨＥＭＴ２のドレイン電位である。
【００１６】
この実施の形態１では、キャパシタ４とキャパシタ５を、図１のように接続する。
キャパシタ４の静電容量をＣＥＧ、キャパシタ５の静電容量をＣＥＭと置くと、ＭＯＳＦＥＴ３のドレイン電位ＶＭＰは、次式(2)のように表わされる。
2014217252.tif 000004
【００１７】
ＶＭＰがＶＭＣより小さくなることで、ＭＯＳＦＥＴ３のドレイン電位を小さくすることができる。
よって、ＶＭＰ＜ＶＭＣに、前記式(1)、(2)を代入すると、次式(3)のように表わされる。
2014217252.tif 000005
すなわち、前記式(3)となるように、キャパシタ４とキャパシタ５の静電容量を設定すれば良い。
【００１８】
この実施の形態１によれば、カスコード接続パワーデバイス１が高周波でスイッチング動作しているとき、ＧａＮ  ＨＥＭＴ２のドレイン、ソース間に接続されたキャパシタ４の静電容量とＧａＮ  ＨＥＭＴ２のドレイン、ソース間の静電容量の和と、ＭＯＳＦＥＴ３のドレイン、ソース間に接続されたキャパシタ５の静電容量とＭＯＳＦＥＴ３のドレイン、ソース間の静電容量の和の、分圧比により決まるＭＯＳＦＥＴ３のドレイン電位を小さくすることで、ＭＯＳＦＥＴ３のミラー期間を小さくし、スイッチング時間を速くし、スイッチング損失を小さくすることができる。
【００１９】
なお、ＧａＮ  ＨＥＭＴ２は、他のディプレッション型半導体を用いても同様の効果を有する。
また、ＭＯＳＦＥＴ３は、Ｓｉを使って作成することが一般的であるが、他のエンハンスメント型半導体を用いても同様の効果を有する。
さらに、キャパシタ４は、ＭＯＳＦＥＴ３のドレイン電位を設定できれば省略しても同様の効果を有する。
【００２０】
実施の形態２．
図２はこの発明の実施の形態２によるカスコード接続パワーデバイスを示す構成図である。
図において、カスコード接続パワーデバイス１は、ＧａＮ  ＨＥＭＴ２、ＭＯＳＦＥＴ３、キャパシタ４，５、ゲート端子６、ドレイン端子７、ソース端子８、ダイオード１１，１８、トランス１２、補助スイッチ１用ＭＯＳＦＥＴ１３、補助スイッチ１用ゲート端子１６、補助スイッチ１用ソース端子１７、回生用出力１端子１９から構成されている。
ダイオード１１は、アノードがＭＯＳＦＥＴ３のドレインに接続されている。
キャパシタ５は、ダイオード１１のカソードとＭＯＳＦＥＴ３のソース間に接続されている。
トランス１２は、一次巻線の一方がダイオード１１のカソードに接続され、二次巻線の一方が接地されている。
補助スイッチ１用ＭＯＳＦＥＴ１３は、ゲートが補助スイッチ１用ゲート端子１６に接続され、ドレインがトランス１２の一次巻線の他方に接続され、ソースが補助スイッチ１用ソース端子１７に接続されている。
ダイオード１８は、アノードがトランス１２の二次巻線の他方に接続され、カソードが回生用出力1端子１９に接続されている。
ゲート抵抗１５は、補助スイッチ１用ゲート信号入力端子１４と補助スイッチ１用ゲート端子１６に接続されている。
補助スイッチ1用ソース端子１７は、接地されている。
電源２０は、負極が接地され、正極が回生用出力１端子１９に接続されるとともに、負荷抵抗２１を介してドレイン端子７に接続されている。
その他の構成については、図１と同様なので、重複する説明を省略する。
【００２１】
次に動作について説明する。
前記実施の形態１と同様に、カスコード接続パワーデバイス１は、ゲート信号入力端子１０へのオン、オフ信号を高周波で入力することにより、ドレイン端子７、ソース端子８間を、高周波でスイッチング動作することができる。
また、ＧａＮ  ＨＥＭＴ２のドレイン、ソース間に接続されたキャパシタ４の静電容量とＧａＮ  ＨＥＭＴ２のドレイン、ソース間の静電容量の和と、ＭＯＳＦＥＴ３のドレイン、ソース間に接続されたキャパシタ５の静電容量とＭＯＳＦＥＴ３のドレイン、ソース間の静電容量の和の分圧で決まるＭＯＳＦＥＴ３のドレイン電位を小さくする。
これにより、オン時およびオフ時にＭＯＳＦＥＴ３のゲート、ドレイン間の静電容量に蓄積する電荷量を小さくすることができ、ミラー期間を小さくし、スイッチング時間を速くすることができ、その結果、スイッチング損失を小さくすることができる。
【００２２】
以上の方法により、スイッチング時間を速くすることができるが、オフ時にキャパシタ４，５に蓄積された電荷は、オン時にカスコード接続パワーデバイス１で消費される。
この損失を小さくするために、オン時にキャパシタ５に蓄積された電荷を、ダイオード１１でＭＯＳＦＥＴ３へ放電しないようにブロッキングし、ＭＯＳＦＥＴ３がオンしている期間に補助スイッチ１用ゲート信号入力端子１４からオン信号を入力し、ゲート抵抗１５、補助スイッチ１用ゲート端子１６を介して補助スイッチ１用ＭＯＳＦＥＴ１３をオンし、キャパシタ５の蓄積エネルギーをトランス１２に移動させる。
トランス１２に蓄積エネルギーが移動したとき、補助スイッチ１用ゲート信号入力端子１４からオフ信号を入力し、ゲート抵抗１５、補助スイッチ１用ゲート端子１６を介して補助スイッチ１用ＭＯＳＦＥＴ１３をオフし、ドランス１２の蓄積エネルギーを、トランス１２の二次巻線からダイオード１８、回生用出力１端子１９を介して電源２０に回生させる。
【００２３】
この実施の形態２によれば、前記実施の形態１の効果に加え、ＭＯＳＦＥＴ３のオフ期間に、キャパシタ５に蓄積されたエネルギーを、ＭＯＳＦＥＴ３のオン期間に、トランス１２、ダイオード１８、回生用出力１端子１９を介して、電源２０に回生し、損失を小さくすることができる。
【００２４】
なお、補助スイッチ１用ＭＯＳＦＥＴ１３は、他の種類のスイッチング素子を用いても同様の効果を有する。
また、ダイオード１１，１８は、別の整流手段を用いても同様の効果を有する。
さらに、負荷抵抗２１は、抵抗以外の容量性、誘導性の負荷や、スイッチング電源等でも同様の効果を有する。
【００２５】
実施の形態３．
図３はこの発明の実施の形態３によるカスコード接続パワーデバイスを示す構成図である。
図において、カスコード接続パワーデバイス１は、ＧａＮ  ＨＥＭＴ２、ＭＯＳＦＥＴ３、キャパシタ４，５、ゲート端子６、ドレイン端子７、ソース端子８、ダイオード１１，１８、トランス１２、補助スイッチ１用ＭＯＳＦＥＴ１３、補助スイッチ１用ゲート端子１６、補助スイッチ１用ソース端子１７、回生用出力１端子１９から構成されている。
補助スイッチ１用ＭＯＳＦＥＴ１３は、ゲートが補助スイッチ１用ゲート端子１６に接続され、ソースがダイオード１１のアノードに接続されている。
トランス１２は、一次巻線の一方がダイオード１１のカソードに接続され、一次巻線の他方が補助スイッチ１用ＭＯＳＦＥＴ１３のドレインに接続され、二次巻線の一方が接地されている。
その他の構成については、図２と同様なので、重複する説明を省略する。
【００２６】
次に動作について説明する。
前記実施の形態１と同様に、カスコード接続パワーデバイス１は、ゲート信号入力端子１０へのオン、オフ信号を高周波で入力することにより、ドレイン端子７、ソース端子８間を、高周波でスイッチング動作することができる。
また、ＧａＮ  ＨＥＭＴ２のドレイン、ソース間に接続されたキャパシタ４の静電容量とＧａＮ  ＨＥＭＴ２のドレイン、ソース間の静電容量の和と、ＭＯＳＦＥＴ３のドレイン、ソース間に接続されたキャパシタ５の静電容量とＭＯＳＦＥＴ３のドレイン、ソース間の静電容量の和の分圧で決まるＭＯＳＦＥＴ３のドレイン電位を小さくする。
これにより、オン時およびオフ時にＭＯＳＦＥＴ３のゲート、ドレイン間の静電容量に蓄積する電荷量を小さくすることができ、ミラー期間を小さくし、スイッチング時間を速くすることができ、その結果、スイッチング損失を小さくすることができる。
【００２７】
以上の方法により、スイッチング時間を速くすることができるが、オフ時にキャパシタ４，５に蓄積された電荷は、オン時にカスコード接続パワーデバイス１で消費される。
この損失を小さくするために、オン時にキャパシタ５に蓄積された電荷を、ダイオード１１でＭＯＳＦＥＴ３へ放電しないようにブロッキングし、ＭＯＳＦＥＴ３がオンしている期間に補助スイッチ１用ゲート信号入力端子１４からオン信号を入力し、ゲート抵抗１５、補助スイッチ１用ゲート端子１６を介して補助スイッチ１用ＭＯＳＦＥＴ１３をオンし、キャパシタ５の蓄積エネルギーをトランス１２に移動させる。
トランス１２に蓄積エネルギーが移動したとき、補助スイッチ１用ゲート信号入力端子１４からオフ信号を入力し、ゲート抵抗１５、補助スイッチ１用ゲート端子１６を介して補助スイッチ１用ＭＯＳＦＥＴ１３をオフし、ドランス１２の蓄積エネルギーを、トランス１２の二次巻線からダイオード１８、回生用出力１端子１９を介して電源２０に回生させる。
【００２８】
この実施の形態３によれば、前記実施の形態１の効果に加え、ＭＯＳＦＥＴ３のオフ期間に、キャパシタ５に蓄積されたエネルギーを、ＭＯＳＦＥＴ３のオン期間に、トランス１２、ダイオード１８、回生用出力１端子１９を介して、電源２０に回生し、損失を小さくすることができる。
【００２９】
実施の形態４．
図４はこの発明の実施の形態４によるカスコード接続パワーデバイスを示す構成図である。
図において、カスコード接続パワーデバイス１は、ＧａＮ  ＨＥＭＴ２、ＭＯＳＦＥＴ３、キャパシタ４，５、ゲート端子６、ドレイン端子７、ソース端子８、ダイオード１１，１８、補助スイッチ１用ＭＯＳＦＥＴ１３、補助スイッチ１用ゲート端子１６、補助スイッチ１用ソース端子１７、回生用出力１端子１９、インダクタ２２から構成されている。
インダクタ２２は、一方がダイオード１１のカソードに接続されている。
補助スイッチ１用ＭＯＳＦＥＴ１３は、ゲートが補助スイッチ１用ゲート端子１６に接続され、ドレインがインダクタ２２の他方に接続され、ソースが補助スイッチ１用ソース端子１７に接続されている。
ダイオード１８は、アノードがインダクタ２２の二次巻線の他方に接続され、カソードが回生用出力１端子１９に接続されている。
その他の構成については、図２と同様なので、重複する説明を省略する。
【００３０】
次に動作について説明する。
前記実施の形態１と同様に、カスコード接続パワーデバイス１は、ゲート信号入力端子１０へのオン、オフ信号を高周波で入力することにより、ドレイン端子７、ソース端子８間を、高周波でスイッチング動作することができる。
また、ＧａＮ  ＨＥＭＴ２のドレイン、ソース間に接続されたキャパシタ４の静電容量とＧａＮ  ＨＥＭＴ２のドレイン、ソース間の静電容量の和と、ＭＯＳＦＥＴ３のドレイン、ソース間に接続されたキャパシタ５の静電容量とＭＯＳＦＥＴ３のドレイン、ソース間の静電容量の和の分圧で決まるＭＯＳＦＥＴ３のドレイン電位を小さくする。
これにより、オン時およびオフ時にＭＯＳＦＥＴ３のゲート、ドレイン間の静電容量に蓄積する電荷量を小さくすることができ、ミラー期間を小さくし、スイッチング時間を速くすることができ、その結果、スイッチング損失を小さくすることができる。
【００３１】
以上の方法により、スイッチング時間を速くすることができるが、オフ時にキャパシタ４，５に蓄積された電荷は、オン時にカスコード接続パワーデバイス１で消費される。
この損失を小さくするために、オン時にキャパシタ５に蓄積された電荷を、ダイオード１１でＭＯＳＦＥＴ３へ放電しないようにブロッキングし、ＭＯＳＦＥＴ３がオンしている期間に補助スイッチ１用ゲート信号入力端子１４からオン信号を入力し、ゲート抵抗１５、補助スイッチ１用ゲート端子１６を介して補助スイッチ１用ＭＯＳＦＥＴ１３をオンし、キャパシタ５の蓄積エネルギーをインダクタ２２に移動させる。
インダクタ２２に蓄積エネルギーが移動したとき、補助スイッチ１用ゲート信号入力端子１４からオフ信号を入力し、ゲート抵抗１５、補助スイッチ１用ゲート端子１６を介して補助スイッチ１用ＭＯＳＦＥＴ１３をオフし、インダクタ２２の蓄積エネルギーを、ダイオード１８、回生用出力１端子１９を介して電源２０に回生させる。
【００３２】
この実施の形態４によれば、前記実施の形態１の効果に加え、ＭＯＳＦＥＴ３のオフ期間に、キャパシタ５に蓄積されたエネルギーを、ＭＯＳＦＥＴ３のオン期間に、インダクタ２２、ダイオード１８、回生用出力１端子１９を介して、電源２０に回生し、損失を小さくすることができる。
【００３３】
実施の形態５．
図５はこの発明の実施の形態５によるカスコード接続パワーデバイスを示す構成図である。
図において、カスコード接続パワーデバイス１は、ＧａＮ  ＨＥＭＴ２、ＭＯＳＦＥＴ３、キャパシタ４，５、ゲート端子６、ドレイン端子７、ソース端子８、ダイオード２３，３０、トランス２４、補助スイッチ２用ＭＯＳＦＥＴ２５、補助スイッチ２用ゲート端子２８、補助スイッチ２用ソース端子２９、回生用出力２端子３１から構成されている。
ダイオード２３は、アノードがＧａＮ  ＨＥＭＴ２のドレインに接続されている。
キャパシタ４は、ダイオード２３のカソードとＧａＮ  ＨＥＭＴ２のソース間に接続されている。
トランス２４は、一次巻線の一方がダイオード２３のカソードに接続され、二次巻線の一方が接地されている。
補助スイッチ２用ＭＯＳＦＥＴ２５は、ゲートが補助スイッチ２用ゲート端子２８に接続され、ドレインがトランス２４の一次巻線の他方に接続され、ソースが補助スイッチ２用ソース端子２９に接続されている。
ダイオード３０は、アノードがトランス２４の二次巻線の他方に接続され、カソードが回生用出力２端子３１に接続されている。
ゲート抵抗２７は、補助スイッチ２用ゲート信号入力端子２６と補助スイッチ２用ゲート端子２８に接続されている。
補助スイッチ２用ソース端子２９は、接地されている。
電源２０は、負極が接地され、正極が回生用出力２端子３１に接続されるとともに、負荷抵抗２１を介してドレイン端子７に接続されている。
その他の構成については、図１と同様なので、重複する説明を省略する。
【００３４】
次に動作について説明する。
前記実施の形態１と同様に、カスコード接続パワーデバイス１は、ゲート信号入力端子１０へのオン、オフ信号を高周波で入力することにより、ドレイン端子７、ソース端子８間を、高周波でスイッチング動作することができる。
また、ＧａＮ  ＨＥＭＴ２のドレイン、ソース間に接続されたキャパシタ４の静電容量とＧａＮ  ＨＥＭＴ２のドレイン、ソース間の静電容量の和と、ＭＯＳＦＥＴ３のドレイン、ソース間に接続されたキャパシタ５の静電容量とＭＯＳＦＥＴ３のドレイン、ソース間の静電容量の和の分圧で決まるＭＯＳＦＥＴ３のドレイン電位を小さくする。
これにより、オン時およびオフ時にＭＯＳＦＥＴ３のゲート、ドレイン間の静電容量に蓄積する電荷量を小さくすることができ、ミラー期間を小さくし、スイッチング時間を速くすることができ、その結果、スイッチング損失を小さくすることができる。
【００３５】
以上の方法により、スイッチング時間を速くすることができるが、オフ時にキャパシタ４，５に蓄積された電荷は、オン時にカスコード接続パワーデバイス１で消費される。
この損失を小さくするために、オン時にキャパシタ４に蓄積された電荷を、ダイオード２３でＧａＮ  ＨＥＭＴ２へ放電しないようにブロッキングし、ＧａＮ  ＨＥＭＴ２がオンしている期間に補助スイッチ２用ゲート信号入力端子２６からオン信号を入力し、ゲート抵抗２７、補助スイッチ２用ゲート端子２８を介して補助スイッチ２用ＭＯＳＦＥＴ２５をオンし、キャパシタ４の蓄積エネルギーをトランス２４に移動させる。
トランス２４に蓄積エネルギーが移動したとき、補助スイッチ２用ゲート信号入力端子２６からオフ信号を入力し、ゲート抵抗２７、補助スイッチ２用ゲート端子２８を介して補助スイッチ２用ＭＯＳＦＥＴ２５をオフし、ドランス２４の蓄積エネルギーを、トランス２４の二次巻線からダイオード３０、回生用出力２端子３１を介して電源２０に回生させる。
【００３６】
この実施の形態５によれば、前記実施の形態１の効果に加え、ＧａＮ  ＨＥＭＴ２のオフ期間に、キャパシタ４に蓄積されたエネルギーを、ＧａＮ  ＨＥＭＴ２のオン期間に、トランス２４、ダイオード３０、回生用出力２端子３１を介して、電源２０に回生し、損失を小さくすることができる。
【００３７】
なお、補助スイッチ２用ＭＯＳＦＥＴ２５は、他の種類のスイッチング素子を用いても同様の効果を有する。
また、ダイオード２３，３０は、別の整流手段を用いても同様の効果を有する。
【００３８】
実施の形態６．
図６はこの発明の実施の形態６によるカスコード接続パワーデバイスを示す構成図である。
図において、カスコード接続パワーデバイス１は、ＧａＮ  ＨＥＭＴ２、ＭＯＳＦＥＴ３、キャパシタ４，５、ゲート端子６、ドレイン端子７、ソース端子８、ダイオード２３，３０、トランス２４、補助スイッチ２用ＭＯＳＦＥＴ２５、補助スイッチ２用ゲート端子２８、補助スイッチ２用ソース端子２９、回生用出力２端子３１から構成されている。
補助スイッチ２用ＭＯＳＦＥＴ２５は、ゲートが補助スイッチ２用ゲート端子２８に接続され、ソースがダイオード２３のアノードに接続されている。
トランス２４は、一次巻線の一方がダイオード２３のカソードに接続され、一次巻線の他方が補助スイッチ２用ＭＯＳＦＥＴ２５のドレインに接続され、二次巻線の一方が接地されている。
その他の構成については、図５と同様なので、重複する説明を省略する。
【００３９】
次に動作について説明する。
前記実施の形態１と同様に、カスコード接続パワーデバイス１は、ゲート信号入力端子１０へのオン、オフ信号を高周波で入力することにより、ドレイン端子７、ソース端子８間を、高周波でスイッチング動作することができる。
また、ＧａＮ  ＨＥＭＴ２のドレイン、ソース間に接続されたキャパシタ４の静電容量とＧａＮ  ＨＥＭＴ２のドレイン、ソース間の静電容量の和と、ＭＯＳＦＥＴ３のドレイン、ソース間に接続されたキャパシタ５の静電容量とＭＯＳＦＥＴ３のドレイン、ソース間の静電容量の和の分圧で決まるＭＯＳＦＥＴ３のドレイン電位を小さくする。
これにより、オン時およびオフ時にＭＯＳＦＥＴ３のゲート、ドレイン間の静電容量に蓄積する電荷量を小さくすることができ、ミラー期間を小さくし、スイッチング時間を速くすることができ、その結果、スイッチング損失を小さくすることができる。
【００４０】
以上の方法により、スイッチング時間を速くすることができるが、オフ時にキャパシタ４，５に蓄積された電荷は、オン時にカスコード接続パワーデバイス１で消費される。
この損失を小さくするために、オン時にキャパシタ４に蓄積された電荷を、ダイオード２３でＧａＮ  ＨＥＭＴ２へ放電しないようにブロッキングし、ＧａＮ  ＨＥＭＴ２がオンしている期間に補助スイッチ２用ゲート信号入力端子２６からオン信号を入力し、ゲート抵抗２７、補助スイッチ２用ゲート端子２８を介して補助スイッチ２用ＭＯＳＦＥＴ２５をオンし、キャパシタ４の蓄積エネルギーをトランス２４に移動させる。
トランス２４に蓄積エネルギーが移動したとき、補助スイッチ２用ゲート信号入力端子２６からオフ信号を入力し、ゲート抵抗２７、補助スイッチ２用ゲート端子２８を介して補助スイッチ２用ＭＯＳＦＥＴ２５をオフし、ドランス２４の蓄積エネルギーを、トランス２４の二次巻線からダイオード３０、回生用出力２端子３１を介して電源２０に回生させる。
【００４１】
この実施の形態６によれば、前記実施の形態１の効果に加え、ＧａＮ  ＨＥＭＴ２のオフ期間に、キャパシタ４に蓄積されたエネルギーを、ＧａＮ  ＨＥＭＴ２のオン期間に、トランス２４、ダイオード３０、回生用出力２端子３１を介して、電源２０に回生し、損失を小さくすることができる。
【００４２】
実施の形態７．
図７はこの発明の実施の形態７によるカスコード接続パワーデバイスを示す構成図である。
図において、カスコード接続パワーデバイス１は、ＧａＮ  ＨＥＭＴ２、ＭＯＳＦＥＴ３、キャパシタ４，５、ゲート端子６、ドレイン端子７、ソース端子８、ダイオード２３，３０、補助スイッチ２用ＭＯＳＦＥＴ２５、補助スイッチ２用ゲート端子２８、補助スイッチ２用ソース端子２９、回生用出力２端子３１、インダクタ３２から構成されている。
インダクタ３２は、一方がダイオード２３のカソードに接続されている。
補助スイッチ２用ＭＯＳＦＥＴ２５は、ゲートが補助スイッチ２用ゲート端子２８に接続され、ドレインがインダクタ３２の他方に接続され、ソースが補助スイッチ２用ソース端子２９に接続されている。
ダイオード３０は、アノードがインダクタ３２の他方に接続され、カソードが回生用出力２端子３１に接続されている。
その他の構成については、図５と同様なので、重複する説明を省略する。
【００４３】
次に動作について説明する。
前記実施の形態１と同様に、カスコード接続パワーデバイス１は、ゲート信号入力端子１０へのオン、オフ信号を高周波で入力することにより、ドレイン端子７、ソース端子８間を、高周波でスイッチング動作することができる。
また、ＧａＮ  ＨＥＭＴ２のドレイン、ソース間に接続されたキャパシタ４の静電容量とＧａＮ  ＨＥＭＴ２のドレイン、ソース間の静電容量の和と、ＭＯＳＦＥＴ３のドレイン、ソース間に接続されたキャパシタ５の静電容量とＭＯＳＦＥＴ３のドレイン、ソース間の静電容量の和の分圧で決まるＭＯＳＦＥＴ３のドレイン電位を小さくする。
これにより、オン時およびオフ時にＭＯＳＦＥＴ３のゲート、ドレイン間の静電容量に蓄積する電荷量を小さくすることができ、ミラー期間を小さくし、スイッチング時間を速くすることができ、その結果、スイッチング損失を小さくすることができる。
【００４４】
以上の方法により、スイッチング時間を速くすることができるが、オフ時にキャパシタ４，５に蓄積された電荷は、オン時にカスコード接続パワーデバイス１で消費される。
この損失を小さくするために、オン時にキャパシタ４に蓄積された電荷を、ダイオード２３でＧａＮ  ＨＥＭＴ２へ放電しないようにブロッキングし、ＧａＮ  ＨＥＭＴ２がオンしている期間に補助スイッチ２用ゲート信号入力端子２６からオン信号を入力し、ゲート抵抗２７、補助スイッチ２用ゲート端子２８を介して補助スイッチ２用ＭＯＳＦＥＴ２５をオンし、キャパシタ４の蓄積エネルギーをインダクタ３２に移動させる。
インダクタ３２に蓄積エネルギーが移動したとき、補助スイッチ２用ゲート信号入力端子２６からオフ信号を入力し、ゲート抵抗２７、補助スイッチ２用ゲート端子２８を介して補助スイッチ２用ＭＯＳＦＥＴ２５をオフし、インダクタ３２の蓄積エネルギーを、ダイオード３０、回生用出力２端子３１を介して電源２０に回生させる。
【００４５】
この実施の形態７によれば、前記実施の形態１の効果に加え、ＧａＮ  ＨＥＭＴ２のオフ期間に、キャパシタ４に蓄積されたエネルギーを、ＧａＮ  ＨＥＭＴ２のオン期間に、インダクタ３２、ダイオード３０、回生用出力２端子３１を介して、電源２０に回生し、損失を小さくすることができる。
【００４６】
実施の形態８．
図８はこの発明の実施の形態８によるカスコード接続パワーデバイスを示す構成図である。
図において、カスコード接続パワーデバイス１は、ＧａＮ  ＨＥＭＴ２、ＭＯＳＦＥＴ３、キャパシタ４，５、ゲート端子６、ドレイン端子７、ソース端子８、ダイオード１１，１８，２３，３０、トランス１２，２４、補助スイッチ１用ＭＯＳＦＥＴ１３、補助スイッチ１用ゲート端子１６、補助スイッチ１用ソース端子１７、回生用出力１端子１９，補助スイッチ２用ＭＯＳＦＥＴ２５、補助スイッチ２用ゲート端子２８、補助スイッチ２用ソース端子２９、回生用出力２端子３１から構成されている。
ＭＯＳＦＥＴ３の周辺に関する構成は、図２と同様なので、重複する説明を省略する。
ＧａＮ  ＨＥＭＴ２の周辺に関する構成は、図５と同様なので、重複する説明を省略する。
その他の構成については、図２と同様なので、重複する説明を省略する。
【００４７】
次に動作について説明する。
前記実施の形態１と同様に、カスコード接続パワーデバイス１は、ゲート信号入力端子１０へのオン、オフ信号を高周波で入力することにより、ドレイン端子７、ソース端子８間を、高周波でスイッチング動作することができる。
また、ＧａＮ  ＨＥＭＴ２のドレイン、ソース間に接続されたキャパシタ４の静電容量とＧａＮ  ＨＥＭＴ２のドレイン、ソース間の静電容量の和と、ＭＯＳＦＥＴ３のドレイン、ソース間に接続されたキャパシタ５の静電容量とＭＯＳＦＥＴ３のドレイン、ソース間の静電容量の和の分圧で決まるＭＯＳＦＥＴ３のドレイン電位を小さくする。
これにより、オン時およびオフ時にＭＯＳＦＥＴ３のゲート、ドレイン間の静電容量に蓄積する電荷量を小さくすることができ、ミラー期間を小さくし、スイッチング時間を速くすることができ、その結果、スイッチング損失を小さくすることができる。
【００４８】
以上の方法により、スイッチング時間を速くすることができるが、オフ時にキャパシタ４，５に蓄積された電荷は、オン時にカスコード接続パワーデバイス１で消費される。
この損失を小さくするために、オン時にキャパシタ５に蓄積された電荷を、ダイオード１１でＭＯＳＦＥＴ３へ放電しないようにブロッキングし、ＭＯＳＦＥＴ３がオンしている期間に補助スイッチ１用ゲート信号入力端子１４からオン信号を入力し、ゲート抵抗１５、補助スイッチ１用ゲート端子１６を介して補助スイッチ１用ＭＯＳＦＥＴ１３をオンし、キャパシタ５の蓄積エネルギーをトランス１２に移動させる。
トランス１２に蓄積エネルギーが移動したとき、補助スイッチ１用ゲート信号入力端子１４からオフ信号を入力し、ゲート抵抗１５、補助スイッチ１用ゲート端子１６を介して補助スイッチ１用ＭＯＳＦＥＴ１３をオフし、ドランス１２の蓄積エネルギーを、トランス１２の二次巻線からダイオード１８、回生用出力１端子１９を介して電源２０に回生させる。
また、オン時にキャパシタ４に蓄積された電荷を、ダイオード２３でＧａＮ  ＨＥＭＴ２へ放電しないようにブロッキングし、ＧａＮ  ＨＥＭＴ２がオンしている期間に補助スイッチ２用ゲート信号入力端子２６からオン信号を入力し、ゲート抵抗２７、補助スイッチ２用ゲート端子２８を介して補助スイッチ２用ＭＯＳＦＥＴ２５をオンし、キャパシタ４の蓄積エネルギーをトランス２４に移動させる。
トランス２４に蓄積エネルギーが移動したとき、補助スイッチ２用ゲート信号入力端子２６からオフ信号を入力し、ゲート抵抗２７、補助スイッチ２用ゲート端子２８を介して補助スイッチ２用ＭＯＳＦＥＴ２５をオフし、ドランス２４の蓄積エネルギーを、トランス２４の二次巻線からダイオード３０、回生用出力２端子３１を介して電源２０に回生させる。
【００４９】
この実施の形態８によれば、前記実施の形態１の効果に加え、ＭＯＳＦＥＴ３のオフ期間に、キャパシタ５に蓄積されたエネルギーを、ＭＯＳＦＥＴ３のオン期間に、トランス１２、ダイオード１８、回生用出力１端子１９を介して、電源２０に回生し、損失を小さくすることができる。
また、ＧａＮ  ＨＥＭＴ２のオフ期間に、キャパシタ４に蓄積されたエネルギーを、ＧａＮ  ＨＥＭＴ２のオン期間に、トランス２４、ダイオード３０、回生用出力２端子３１を介して、電源２０に回生し、損失を小さくすることができる。
【００５０】
実施の形態９．
図９はこの発明の実施の形態９によるカスコード接続パワーデバイスを示す構成図である。
図において、カスコード接続パワーデバイス１は、ＧａＮ  ＨＥＭＴ２、ＭＯＳＦＥＴ３、キャパシタ４，５、ゲート端子６、ドレイン端子７、ソース端子８、ダイオード１１，１８，２３，３０、トランス１２，２４、補助スイッチ１用ＭＯＳＦＥＴ１３、補助スイッチ１用ゲート端子１６、補助スイッチ１用ソース端子１７、回生用出力１端子１９，補助スイッチ２用ＭＯＳＦＥＴ２５、補助スイッチ２用ゲート端子２８、補助スイッチ２用ソース端子２９、回生用出力２端子３１から構成されている。
ＭＯＳＦＥＴ３の周辺に関する構成は、図３と同様なので、重複する説明を省略する。
ＧａＮ  ＨＥＭＴ２の周辺に関する構成は、図６と同様なので、重複する説明を省略する。
その他の構成については、図２と同様なので、重複する説明を省略する。
【００５１】
次に動作について説明する。
前記実施の形態１と同様に、カスコード接続パワーデバイス１は、ゲート信号入力端子１０へのオン、オフ信号を高周波で入力することにより、ドレイン端子７、ソース端子８間を、高周波でスイッチング動作することができる。
また、ＧａＮ  ＨＥＭＴ２のドレイン、ソース間に接続されたキャパシタ４の静電容量とＧａＮ  ＨＥＭＴ２のドレイン、ソース間の静電容量の和と、ＭＯＳＦＥＴ３のドレイン、ソース間に接続されたキャパシタ５の静電容量とＭＯＳＦＥＴ３のドレイン、ソース間の静電容量の和の分圧で決まるＭＯＳＦＥＴ３のドレイン電位を小さくする。
これにより、オン時およびオフ時にＭＯＳＦＥＴ３のゲート、ドレイン間の静電容量に蓄積する電荷量を小さくすることができ、ミラー期間を小さくし、スイッチング時間を速くすることができ、その結果、スイッチング損失を小さくすることができる。
【００５２】
以上の方法により、スイッチング時間を速くすることができるが、オフ時にキャパシタ４，５に蓄積された電荷は、オン時にカスコード接続パワーデバイス１で消費される。
この損失を小さくするために、オン時にキャパシタ５に蓄積された電荷を、ダイオード１１でＭＯＳＦＥＴ３へ放電しないようにブロッキングし、ＭＯＳＦＥＴ３がオンしている期間に補助スイッチ１用ゲート信号入力端子１４からオン信号を入力し、ゲート抵抗１５、補助スイッチ１用ゲート端子１６を介して補助スイッチ１用ＭＯＳＦＥＴ１３をオンし、キャパシタ５の蓄積エネルギーをトランス１２に移動させる。
トランス１２に蓄積エネルギーが移動したとき、補助スイッチ１用ゲート信号入力端子１４からオフ信号を入力し、ゲート抵抗１５、補助スイッチ１用ゲート端子１６を介して補助スイッチ１用ＭＯＳＦＥＴ１３をオフし、ドランス１２の蓄積エネルギーを、トランス１２の二次巻線からダイオード１８、回生用出力１端子１９を介して電源２０に回生させる。
また、オン時にキャパシタ４に蓄積された電荷を、ダイオード２３でＧａＮ  ＨＥＭＴ２へ放電しないようにブロッキングし、ＧａＮ  ＨＥＭＴ２がオンしている期間に補助スイッチ２用ゲート信号入力端子２６からオン信号を入力し、ゲート抵抗２７、補助スイッチ２用ゲート端子２８を介して補助スイッチ２用ＭＯＳＦＥＴ２５をオンし、キャパシタ４の蓄積エネルギーをトランス２４に移動させる。
トランス２４に蓄積エネルギーが移動したとき、補助スイッチ２用ゲート信号入力端子２６からオフ信号を入力し、ゲート抵抗２７、補助スイッチ２用ゲート端子２８を介して補助スイッチ２用ＭＯＳＦＥＴ２５をオフし、ドランス２４の蓄積エネルギーを、トランス２４の二次巻線からダイオード３０、回生用出力２端子３１を介して電源２０に回生させる。
【００５３】
この実施の形態９によれば、前記実施の形態１の効果に加え、ＭＯＳＦＥＴ３のオフ期間に、キャパシタ５に蓄積されたエネルギーを、ＭＯＳＦＥＴ３のオン期間に、トランス１２、ダイオード１８、回生用出力１端子１９を介して、電源２０に回生し、損失を小さくすることができる。
また、ＧａＮ  ＨＥＭＴ２のオフ期間に、キャパシタ４に蓄積されたエネルギーを、ＧａＮ  ＨＥＭＴ２のオン期間に、トランス２４、ダイオード３０、回生用出力２端子３１を介して、電源２０に回生し、損失を小さくすることができる。
【００５４】
実施の形態１０．
図１０はこの発明の実施の形態１０によるカスコード接続パワーデバイスを示す構成図である。
図において、カスコード接続パワーデバイス１は、ＧａＮ  ＨＥＭＴ２、ＭＯＳＦＥＴ３、キャパシタ４，５、ゲート端子６、ドレイン端子７、ソース端子８、ダイオード１１，１８，２３，３０、インダクタ２２，３２、補助スイッチ１用ＭＯＳＦＥＴ１３、補助スイッチ１用ゲート端子１６、補助スイッチ１用ソース端子１７、回生用出力１端子１９，補助スイッチ２用ＭＯＳＦＥＴ２５、補助スイッチ２用ゲート端子２８、補助スイッチ２用ソース端子２９、回生用出力２端子３１から構成されている。
ＭＯＳＦＥＴ３の周辺に関する構成は、図４と同様なので、重複する説明を省略する。
ＧａＮ  ＨＥＭＴ２の周辺に関する構成は、図７と同様なので、重複する説明を省略する。
その他の構成については、図２と同様なので、重複する説明を省略する。
【００５５】
次に動作について説明する。
前記実施の形態１と同様に、カスコード接続パワーデバイス１は、ゲート信号入力端子１０へのオン、オフ信号を高周波で入力することにより、ドレイン端子７、ソース端子８間を、高周波でスイッチング動作することができる。
また、ＧａＮ  ＨＥＭＴ２のドレイン、ソース間に接続されたキャパシタ４の静電容量とＧａＮ  ＨＥＭＴ２のドレイン、ソース間の静電容量の和と、ＭＯＳＦＥＴ３のドレイン、ソース間に接続されたキャパシタ５の静電容量とＭＯＳＦＥＴ３のドレイン、ソース間の静電容量の和の分圧で決まるＭＯＳＦＥＴ３のドレイン電位を小さくする。
これにより、オン時およびオフ時にＭＯＳＦＥＴ３のゲート、ドレイン間の静電容量に蓄積する電荷量を小さくすることができ、ミラー期間を小さくし、スイッチング時間を速くすることができ、その結果、スイッチング損失を小さくすることができる。
【００５６】
以上の方法により、スイッチング時間を速くすることができるが、オフ時にキャパシタ４，５に蓄積された電荷は、オン時にカスコード接続パワーデバイス１で消費される。
この損失を小さくするために、オン時にキャパシタ５に蓄積された電荷を、ダイオード１１でＭＯＳＦＥＴ３へ放電しないようにブロッキングし、ＭＯＳＦＥＴ３がオンしている期間に補助スイッチ１用ゲート信号入力端子１４からオン信号を入力し、ゲート抵抗１５、補助スイッチ１用ゲート端子１６を介して補助スイッチ１用ＭＯＳＦＥＴ１３をオンし、キャパシタ５の蓄積エネルギーをインダクタ２２に移動させる。
インダクタ２２に蓄積エネルギーが移動したとき、補助スイッチ１用ゲート信号入力端子１４からオフ信号を入力し、ゲート抵抗１５、補助スイッチ１用ゲート端子１６を介して補助スイッチ１用ＭＯＳＦＥＴ１３をオフし、インダクタ２２の蓄積エネルギーを、トダイオード１８、回生用出力１端子１９を介して電源２０に回生させる。
また、オン時にキャパシタ４に蓄積された電荷を、ダイオード２３でＧａＮ  ＨＥＭＴ２へ放電しないようにブロッキングし、ＧａＮ  ＨＥＭＴ２がオンしている期間に補助スイッチ２用ゲート信号入力端子２６からオン信号を入力し、ゲート抵抗２７、補助スイッチ２用ゲート端子２８を介して補助スイッチ２用ＭＯＳＦＥＴ２５をオンし、キャパシタ４の蓄積エネルギーをインダクタ３２に移動させる。
インダクタ３２に蓄積エネルギーが移動したとき、補助スイッチ２用ゲート信号入力端子２６からオフ信号を入力し、ゲート抵抗２７、補助スイッチ２用ゲート端子２８を介して補助スイッチ２用ＭＯＳＦＥＴ２５をオフし、インダクタ３２の蓄積エネルギーを、ダイオード３０、回生用出力２端子３１を介して電源２０に回生させる。
【００５７】
この実施の形態１０によれば、前記実施の形態１の効果に加え、ＭＯＳＦＥＴ３のオフ期間に、キャパシタ５に蓄積されたエネルギーを、ＭＯＳＦＥＴ３のオン期間に、インダクタ２２、ダイオード１８、回生用出力１端子１９を介して、電源２０に回生し、損失を小さくすることができる。
また、ＧａＮ  ＨＥＭＴ２のオフ期間に、キャパシタ４に蓄積されたエネルギーを、ＧａＮ  ＨＥＭＴ２のオン期間に、インダクタ３２、ダイオード３０、回生用出力２端子３１を介して、電源２０に回生し、損失を小さくすることができる。
【００５８】
実施の形態１１．
図１１はこの発明の実施の形態１１によるカスコード接続パワーデバイスを示す構成図である。
図において、カスコード接続パワーデバイス１は、ＧａＮ  ＨＥＭＴ２、ＭＯＳＦＥＴ３、キャパシタ４，５、ゲート端子６、ドレイン端子７、ソース端子８、ダイオード３３，３４，４１、トランス３５、補助スイッチ３用ＭＯＳＦＥＴ３６、補助スイッチ３用ゲート端子３９、補助スイッチ３用ソース端子４０、回生用出力３端子４２から構成されている。
ダイオード３３は、アノードがＧａＮ  ＨＥＭＴ２のドレインに接続されている。
キャパシタ４は、ダイオード３３のカソードとＧａＮ  ＨＥＭＴ２のソース間に接続されている。
ダイオード３４は、カソードがＭＯＳＦＥＴ３のソースに接続されている。
キャパシタ５は、ダイオード３４のアノードとＭＯＳＦＥＴ３のドレイン間に接続されている。
トランス３５は、一次巻線の一方がダイオード３３のカソードに接続され、二次巻線の一方が接地されている。
補助スイッチ３用ＭＯＳＦＥＴ３６は、ゲートが補助スイッチ３用ゲート端子３９に接続され、ドレインがトランス３５の一次巻線の他方に接続され、ソースがダイオード３４のアノードに接続されるとともに、補助スイッチ３用ソース端子４０に接続されている。
ダイオード４１は、アノードがトランス３５の二次巻線の他方に接続され、カソードが回生用出力３端子４２に接続されている。
ゲート抵抗３８は、補助スイッチ３用ゲート信号入力端子３７と補助スイッチ３用ゲート端子３９に接続されている。
電源２０は、負極が接地され、正極が回生用出力３端子４２に接続されるとともに、負荷抵抗２１を介してドレイン端子７に接続されている。
その他の構成については、図１と同様なので、重複する説明を省略する。
【００５９】
次に動作について説明する。
前記実施の形態１と同様に、カスコード接続パワーデバイス１は、ゲート信号入力端子１０へのオン、オフ信号を高周波で入力することにより、ドレイン端子７、ソース端子８間を、高周波でスイッチング動作することができる。
また、ＧａＮ  ＨＥＭＴ２のドレイン、ソース間に接続されたキャパシタ４の静電容量とＧａＮ  ＨＥＭＴ２のドレイン、ソース間の静電容量の和と、ＭＯＳＦＥＴ３のドレイン、ソース間に接続されたキャパシタ５の静電容量とＭＯＳＦＥＴ３のドレイン、ソース間の静電容量の和の分圧で決まるＭＯＳＦＥＴ３のドレイン電位を小さくする。
これにより、オン時およびオフ時にＭＯＳＦＥＴ３のゲート、ドレイン間の静電容量に蓄積する電荷量を小さくすることができ、ミラー期間を小さくし、スイッチング時間を速くすることができ、その結果、スイッチング損失を小さくすることができる。
【００６０】
以上の方法により、スイッチング時間を速くすることができるが、オフ時にキャパシタ４，５に蓄積された電荷は、オン時にカスコード接続パワーデバイス１で消費される。
この損失を小さくするために、オン時にキャパシタ４に蓄積された電荷を、ダイオード３３でＧａＮ  ＨＥＭＴ２へ放電しないようにブロッキングし、また、オン時にキャパシタ５に蓄積された電荷を、ダイオード３４でＭＯＳＦＥＴ３へ放電しないようにブロッキングし、ＧａＮ  ＨＥＭＴ２およびＭＯＳＦＥＴ３がオンしている期間に補助スイッチ３用ゲート信号入力端子３７からオン信号を入力し、ゲート抵抗３８、補助スイッチ３用ゲート端子３９を介して補助スイッチ３用ＭＯＳＦＥＴ３６をオンし、キャパシタ４，５の蓄積エネルギーをトランス３５に移動させる。
トランス３５に蓄積エネルギーが移動したとき、補助スイッチ３用ゲート信号入力端子３７からオフ信号を入力し、ゲート抵抗３８、補助スイッチ３用ゲート端子３９を介して補助スイッチ３用ＭＯＳＦＥＴ３６をオフし、ドランス３５の蓄積エネルギーを、トランス３５の二次巻線からダイオード４１、回生用出力３端子４２を介して電源２０に回生させる。
【００６１】
この実施の形態１１によれば、前記実施の形態１の効果に加え、ＧａＮ  ＨＥＭＴ２およびＭＯＳＦＥＴ３のオフ期間に、キャパシタ４，５に蓄積されたエネルギーを、ＧａＮ  ＨＥＭＴ２およびＭＯＳＦＥＴ３のオン期間に、トランス３５、ダイオード４１、回生用出力３端子４２を介して、電源２０に回生し、損失を小さくすることができる。
【００６２】
なお、補助スイッチ３用ＭＯＳＦＥＴ３６は、他の種類のスイッチング素子を用いても同様の効果を有する。
また、ダイオード３３，３４，４１は、別の整流手段を用いても同様の効果を有する。
【００６３】
実施の形態１２．
図１２はこの発明の実施の形態１２によるカスコード接続パワーデバイスを示す構成図である。
図において、カスコード接続パワーデバイス１は、ＧａＮ  ＨＥＭＴ２、ＭＯＳＦＥＴ３、キャパシタ４，５、ゲート端子６、ドレイン端子７、ソース端子８、ダイオード３３，３４，４１、補助スイッチ３用ＭＯＳＦＥＴ３６、補助スイッチ３用ゲート端子３９、補助スイッチ３用ソース端子４０、回生用出力３端子４２、インダクタ４３から構成されている。
インダクタ４３は、一方がダイオード３３のカソードに接続されている。
補助スイッチ３用ＭＯＳＦＥＴ３６は、ゲートが補助スイッチ３用ゲート端子３９に接続され、ドレインがインダクタ４３の他方に接続され、ソースがダイオード３４のアノードに接続されるとともに、補助スイッチ３用ソース端子４０に接続されている。
ダイオード４１は、アノードがインダクタ４３の他方に接続され、カソードが回生用出力３端子４２に接続されている。
その他の構成については、図１１と同様なので、重複する説明を省略する。
【００６４】
次に動作について説明する。
前記実施の形態１と同様に、カスコード接続パワーデバイス１は、ゲート信号入力端子１０へのオン、オフ信号を高周波で入力することにより、ドレイン端子７、ソース端子８間を、高周波でスイッチング動作することができる。
また、ＧａＮ  ＨＥＭＴ２のドレイン、ソース間に接続されたキャパシタ４の静電容量とＧａＮ  ＨＥＭＴ２のドレイン、ソース間の静電容量の和と、ＭＯＳＦＥＴ３のドレイン、ソース間に接続されたキャパシタ５の静電容量とＭＯＳＦＥＴ３のドレイン、ソース間の静電容量の和の分圧で決まるＭＯＳＦＥＴ３のドレイン電位を小さくする。
これにより、オン時およびオフ時にＭＯＳＦＥＴ３のゲート、ドレイン間の静電容量に蓄積する電荷量を小さくすることができ、ミラー期間を小さくし、スイッチング時間を速くすることができ、その結果、スイッチング損失を小さくすることができる。
【００６５】
以上の方法により、スイッチング時間を速くすることができるが、オフ時にキャパシタ４，５に蓄積された電荷は、オン時にカスコード接続パワーデバイス１で消費される。
この損失を小さくするために、オン時にキャパシタ４に蓄積された電荷を、ダイオード３３でＧａＮ  ＨＥＭＴ２へ放電しないようにブロッキングし、また、オン時にキャパシタ５に蓄積された電荷を、ダイオード３４でＭＯＳＦＥＴ３へ放電しないようにブロッキングし、ＧａＮ  ＨＥＭＴ２およびＭＯＳＦＥＴ３がオンしている期間に補助スイッチ３用ゲート信号入力端子３７からオン信号を入力し、ゲート抵抗３８、補助スイッチ３用ゲート端子３９を介して補助スイッチ３用ＭＯＳＦＥＴ３６をオンし、キャパシタ４，５の蓄積エネルギーをインダクタ４３に移動させる。
インダクタ４３に蓄積エネルギーが移動したとき、補助スイッチ３用ゲート信号入力端子３７からオフ信号を入力し、ゲート抵抗３８、補助スイッチ３用ゲート端子３９を介して補助スイッチ３用ＭＯＳＦＥＴ３６をオフし、インダクタ４３の蓄積エネルギーを、ダイオード４１、回生用出力３端子４２を介して電源２０に回生させる。
【００６６】
この実施の形態１２によれば、前記実施の形態１の効果に加え、ＧａＮ  ＨＥＭＴ２およびＭＯＳＦＥＴ３のオフ期間に、キャパシタ４，５に蓄積されたエネルギーを、ＧａＮ  ＨＥＭＴ２およびＭＯＳＦＥＴ３のオン期間に、インダクタ４３、ダイオード４１、回生用出力３端子４２を介して、電源２０に回生し、損失を小さくすることができる。
【００６７】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００６８】
１  カスコード接続パワーデバイス、２  ＧａＮ  ＨＥＭＴ、３  ＭＯＳＦＥＴ、４,５  キャパシタ、６  ゲート端子、７  ドレイン端子、８  ソース端子、９，１５，２７，３８  ゲート抵抗、１０  ゲート信号入力端子、１１，１８，２３，３０，３３，３４，４１  ダイオード、１２，２４，３５  トランス、１３  補助スイッチ１用ＭＯＳＦＥＴ、１４  補助スイッチ１用ゲート信号入力端子、１６  補助スイッチ１用ゲート端子、１７  補助スイッチ１用ソース端子、１９  回生用出力１端子、２０  電源、２１  負荷抵抗、２２，３２，４３  インダクタ、２５  補助スイッチ２用ＭＯＳＦＥＴ、２６  補助スイッチ２用ゲート信号入力端子、２８  補助スイッチ２用ゲート端子、２９  補助スイッチ２用ソース端子、３１  回生用出力２端子、３６  補助スイッチ３用ＭＯＳＦＥＴ、３７  補助スイッチ３用ゲート信号入力端子、３９  補助スイッチ３用ゲート端子、４０  補助スイッチ３用ソース端子、４２  回生用出力３端子。
【図１】
2014217252.tif 000006
【図２】
2014217252.tif 000007
【図３】
2014217252.tif 000008
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2014217252.tif 000013
【図９】
2014217252.tif 000014
【図１０】
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【図１１】
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【図１２】
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