(57)【要約】【課題】２つの系統間での切り替わり時に確実にＨＩＧＨパルスを発生させることができる通信装置を提供する。【解決手段】通信装置は、所定の電位に抵抗を介して接続される信号線と、第１のクロック信号を信号線に出力する状態からＨＩＧＨインピーダンスの出力状態に第１の時刻において切り替わる第１のクロック出力装置と、ＨＩＧＨインピーダンスの出力状態から第２のクロック信号を信号線に出力する状態に第１の時刻以降の第２の時刻において切り替わる第２のクロック出力装置とを含み、第１の時刻において信号線に出力されている第１のクロック信号が所定の電位に等しい第１の信号レベルであることを特徴とする。【選択図】図６
2014217025.tif 000002
【特許請求の範囲】
【請求項１】
所定の電位に抵抗を介して接続される信号線と、
第１のクロック信号を前記信号線に出力する状態からＨＩＧＨインピーダンスの出力状態に第１の時刻において切り替わる第１のクロック出力装置と、
ＨＩＧＨインピーダンスの出力状態から第２のクロック信号を前記信号線に出力する状態に前記第１の時刻以降の第２の時刻において切り替わる第２のクロック出力装置と、
を含み、前記第１の時刻において前記信号線に出力されている前記第１のクロック信号が前記所定の電位に等しい第１の信号レベルであることを特徴とする通信装置。
【請求項２】
前記第１のクロック出力装置はスリーステートバッファを含み、前記第１の時刻の前において前記スリーステートバッファを介して前記第１のクロック信号を前記信号線に出力し、前記第１の時刻において前記スリーステートバッファの出力をＨＩＧＨインピーダンス状態に切替えることを特徴とする請求項１記載の通信装置。
【請求項３】
前記第１のクロック信号が第２の信号レベルから前記第１の信号レベルに変化するタイミングから所定の遅延時間後に、前記第１のクロック出力装置は前記第１のクロック信号を前記信号線に出力する状態からＨＩＧＨインピーダンスの出力状態に切り替わることを特徴とする請求項１又は２記載の通信装置。
【請求項４】
前記第１の時刻は、前記第１のクロック信号が第２の信号レベルから前記第１の信号レベルに変化するタイミングの直後であることを特徴とする請求項１乃至３何れか一項記載の通信装置。
【請求項５】
前記信号線を介して前記第１のクロック信号又は前記第２のクロック信号を受け取るユニットを更に含み、前記ユニットは前記第１のクロック信号及び前記第２のクロック信号のパルスをカウントするカウンタを含み、前記カウンタのカウント値に応じてデータを前記第１のクロック装置又は第２のクロック装置に送信することを特徴とする請求項１乃至３の何れか一項記載の通信装置。
【請求項６】
所定の電位に抵抗を介して接続される信号線に第１のクロック信号を出力し、
前記第１のクロック信号が第１の信号レベルから前記所定の電位に等しい第２の信号レベルに変化した直後の第１の時刻に前記第１のクロック信号の前記信号線への出力を停止してＨＩＧＨインピーダンスの出力状態とし、
前記第１の時刻後の第２の時刻において、第２のクロック信号を前記信号線に出力しないＨＩＧＨインピーダンスの出力状態から前記第２のクロック信号を前記信号線に出力する状態に切り替える
各段階を含むクロック信号の切替え方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信装置及びクロック信号の切替え方法に関する。
【背景技術】
【０００２】
通信情報系装置は、システムの一部に何らかの障害が発生した場合に備えて冗長性を持つのが一般的である。通信情報系装置には、０系の装置及び１系装置の２系統の装置が設けられ、片方の系統の障害時に直ちに他方の系統の装置に切替えられるようになっている。０系の装置及び１系の装置は、それぞれのクロック信号を備えており、系切替え時には、クロック信号も同時に切替えられる。
【０００３】
系切り替え時の動作として、０系の装置及び１系の装置が、信号を交換することにより互いに相手がアクト状態又はスタンバイ状態の何れであるのかを識別し、両系統の装置が同時にアクト状態とならないようにしている。信号の衝突を避けるため、系切り替わり時には、一瞬の間、両系統の装置が同時にスタンバイ状態となり、クロック信号を出力しない期間がある。
【０００４】
しかし、系切り替わり時に両系統の装置が同時にスタンバイ状態となったときに、クロック信号のパルスが存在しない期間があると、クロック信号を受信して動作する側で、クロック抜けによる誤動作が発生する。そこで、バックボードを伝搬するクロック信号線をＨＩＧＨ側の電源電圧に抵抗を介して接続（プルアップ）しておき、各系統の装置はスタンバイ状態においてクロック信号出力線をＨＩＧＨインピーダンス状態に設定するように設計する。このような構成とすると、アクト側の装置がクロック信号のパルスを出力するタイミングでスタンバイ状態に移行するように動作させれば、クロック信号線がプルアップにより自動的にＨＩＧＨに設定され、クロック信号に相当するパルスがクロック信号線に現れる。このパルスが立ち下がるのは、スタンバイ側であった装置がアクト状態に移行した後、この装置のオープンドレイン型の出力トランジスタがＯＮして、クロック信号のＬＯＷが出力された時点である。このようにして、両系統の装置が同時にスタンバイ状態となった期間においてパルスの存在を確保することにより、クロック信号を受信して動作する側での誤動作を防ぐことができる。
【０００５】
図１は、プルアップ抵抗を介してパルスを発生させる場合の問題点を説明するための図である。図１において、パルスＰ１は、長い時間ＨＩＧＨインピーダンス状態が続くようなタイミングで生成されている。この場合、プルアップ抵抗を介して波形がＨＩＧＨレベルまで立ち上がるのに十分な時間が確保され、パルスＰ１は、ＨＩＧＨ期間を含むパルスとなる。一方、パルスＰ２は、短い時間しかＨＩＧＨインピーダンス状態が続かないようなタイミングで生成されている。この場合、プルアップ抵抗を介して波形がＨＩＧＨレベルまで立ち上がるのに必要な時間が確保されず、パルスＰ２は、ＨＩＧＨ期間を含まないパルスとなる。より具体的には、パルスＰ２は、受信側端子でのＨＩＧＨレベルを検出するための閾値まで上昇しない。系切り替わり時に、このパルスＰ２のようなパルスしか生成されないとすると、クロック信号を受信して動作する側で、クロック抜けによる誤動作が発生してしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−１５５６２９号公報
【特許文献２】特開平９−１６２８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
１つの側面では、２つの系統間での切り替わり時に適切にＨＩＧＨパルスを発生させることができる通信装置及びクロック信号の切替えを行うことを目的とする。
【課題を解決するための手段】
【０００８】
通信装置は、所定の電位に抵抗を介して接続される信号線と、第１のクロック信号を前記信号線に出力する状態からＨＩＧＨインピーダンスの出力状態に第１の時刻において切り替わる第１のクロック出力装置と、ＨＩＧＨインピーダンスの出力状態から第２のクロック信号を前記信号線に出力する状態に前記第１の時刻以降の第２の時刻において切り替わる第２のクロック出力装置とを含み、前記第１の時刻において前記信号線に出力されている前記第１のクロック信号が前記所定の電位に等しい第１の信号レベルであることを特徴とする。
【０００９】
クロック信号の切替え方法は、所定の電位に抵抗を介して接続される信号線に第１のクロック信号を出力し、前記第１のクロック信号が第１の信号レベルから前記所定の電位に等しい第２の信号レベルに変化した直後の第１の時刻に前記第１のクロック信号の前記信号線への出力を停止してＨＩＧＨインピーダンスの出力状態とし、前記第１の時刻後の第２の時刻において、第２のクロック信号を前記信号線に出力しないＨＩＧＨインピーダンスの出力状態から前記第２のクロック信号を前記信号線に出力する状態に切り替える各段階を含む。
【発明の効果】
【００１０】
２つの系統間での切り替わり時に適切にＨＩＧＨパルスを発生させることができる。
【図面の簡単な説明】
【００１１】
【図１】プルアップ抵抗を介してパルスを発生させる場合の問題点を説明するための図である。
【図２】通信装置の構成の一例を示す図である。
【図３】拡張ユニットの構成の一例を示すブロック図である。
【図４】０系から１系に切替え、更にその後１系から０系に切替えるときのクロックの様子を示した図である。
【図５】ＨＷパッケージとＬＴパッケージとのカウンタ値のずれを説明するための図である。
【図６】系切替え時に急峻なパルスの立ち上がりを実現する方法を示す図である。
【図７】０系から１系に切替え、更にその後１系から０系に切替えるときのクロックの様子を示した図である。
【図８】ＣＬＫイネーブル生成ユニットの構成の一例を示す図である。
【図９】図８に示すＣＬＫイネーブル生成ユニットの動作の一例を示す図である。
【発明を実施するための形態】
【００１２】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１３】
図２は、通信装置の構成の一例を示す図である。図２に示す通信装置２０は交換機を想定しており、基本ユニット２１及び拡張ユニット２２を含む。基本ユニット２１と拡張ユニット２２との間はケーブル１１及び１２を介して接続されている。基本ユニット２１は、ＣＰＵ２３、０系ＮＷ（ネットワーク）ユニット２４、及び１系ＮＷ（ネットワーク）ユニット２５を含む。拡張ユニット２２は、０系ＨＷ（ハイウェイ）パッケージ３１、１系ＨＷ（ハイウェイ）パッケージ３２、ＬＴパッケージ３３−１乃至３３−ｎ、バックボード信号線３４、及びアクトスタンバイ通知信号線３５を含む。
【００１４】
図２及び以降の同様の図において、通信装置は、それぞれのユニットの機能を有する電子又は電気回路ブロックを組み合わせて実現したハードウェア構成でよい。各ボックスで示される各回路ブロックと他の回路ブロックとの境界は、基本的には機能的な境界を示すものであり、物理的な位置の分離、電気的な信号の分離、制御論理的な分離等に対応するとは限らない。各回路ブロックは、他のブロックと物理的にある程度分離された１つのハードウェアモジュールであってもよいし、或いは他のブロックと物理的に一体となったハードウェアモジュール中の１つの機能を示したものであってもよい。
【００１５】
図２に示す通信装置２０には、０系の装置及び１系装置の２系統の装置が設けられ、片方の系統の障害時に直ちに他方の系統の装置に切替えられるようになっている。例えば０系ＮＷユニット２４と０系ＨＷパッケージ３１とがアクト状態であり、１系ＮＷユニット２５と１系ＨＷパッケージ３２とがスタンバイ状態となっている。０系ＨＷパッケージ３１及び１系ＨＷパッケージ３２は、アクトスタンバイ通知信号線３５を介してアクトスタンバイ信号を通知しあうことにより、互いに相手がアクト状態又はスタンバイ状態の何れであるのかを識別する。系切り替え時においては、アクトスタンバイ通知信号線３５を介してのアクトスタンバイ信号の交換に基づいて、両系統の装置が同時にアクト状態とならないようにしている。
【００１６】
アクト状態にあるＨＷパッケージ（例えば０系ＨＷパッケージ３１）が送出するクロック信号が、バックボード信号線３４を介してＬＴパッケージ３３−１乃至３３−ｎに供給される。ＬＴパッケージ３３−１乃至３３−ｎは、供給されたクロック信号に同期して動作する。ＬＴパッケージ３３−１乃至３３−ｎからの音声データは例えばアクト状態の０系ＨＷパッケージ３１を介して基本ユニット２１に供給され、基本ユニット２１のＣＰＵ２３により交換処理が行われる。交換処理後の音声データは、基本ユニット２１から０系ＨＷパッケージ３１を介してＬＴパッケージ３３−１乃至３３−ｎに供給される。
【００１７】
図３は、拡張ユニットの構成の一例を示すブロック図である。図３において、図２と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。
【００１８】
０系ＨＷパッケージ３１及び１系ＨＷパッケージ３２は同一の構成を有する。０系ＨＷパッケージ３１及び１系ＨＷパッケージ３２の各々は、ＲＳ４２２インターフェース４１及び４２、カウンタ４３、ＦＣ生成ユニット４４、分離化ユニット４５、多重化ユニット４６、フリップフロップ４７、及びＣＬＫイネーブル生成ユニット４８を含む。ＦＣ生成ユニット４４の出力、カウンタ４３のクロック出力（２Ｍクロック、８Ｍクロック）、分離化ユニット４５の出力は、スリーステートバッファ５０を介して、バックボード信号線３４に出力される。
【００１９】
０系ＨＷパッケージ３１及び１系ＨＷパッケージ３２は、ＲＳ４２２インターフェース４１及び４２を介して、基本ユニット２１（図２参照）に接続される。ＲＳ４２２の差動伝送方式のシリアルインターフェースを用いることにより、ノイズに強く且つ信号間のスキューが低い信号伝送を実現できる。０系と１系との間でのクロック位相差が低く抑えられため、クロック間で１カウント以上のずれが起きない。ＲＳ４２２は通常、低速のベースバンドのクロックで伝送するためクロック変動に強く、瞬時のクロック切替えに適している。
【００２０】
また０系ＨＷパッケージ３１及び１系ＨＷパッケージ３２の出力部分にはスリーステートバッファ５０が用いられている。従来のようなオープンドレイン型のトランジスタ駆動では、プルアップ抵抗の抵抗値により立ち上がり時間が決まるので、立ち上がりを早くするためには、低い抵抗値のプルアップ抵抗を用いることになる。しかしながら、低い抵抗値のプルアップ抵抗を用いた場合、オープンドレイン型のトランジスタのグランドへのドライブ能力に限界があるために、高速な立ち下がりを実現することができない。スリーステートバッファ５０には、ＨＩＧＨ状態、ＬＯＷ状態、ＨＩＧＨインピーダンス状態の３つの出力ステートがある。ＨＩＧＨ状態及びＬＯＷ状態を用いることにより、信号波形の高速な立ち上り及び立ち下りを実現できる。またＨＩＧＨインピーダンス状態を用いることにより、信号レベルの衝突を防止できる。系切替え時には、ＨＩＧＨインピーダンス状態を利用することにより信号レベルの衝突を防止すると共に、ＨＩＧＨインピーダンス状態に移行する直前に一時的にＨＩＧＨ状態を用いることで、系切替え時のパルスの高速な立ち上がりを実現する。
【００２１】
ＨＷパッケージ３１及び３２のうちでアクト状態のＨＷパッケージのみが、バックボード信号線３４に信号を出力することができる。アクト状態のＨＷパッケージは、ＣＬＫイネーブル生成ユニット４８の出力するクロックイネーブルＣＬＫＥＮをイネーブル状態にして、クロック信号等をバックボード信号線３４に出力する。即ち、クロックイネーブルＣＬＫＥＮを制御信号として受け取るスリーステートバッファ５０が、クロックイネーブルＣＬＫＥＮのイネーブル状態（アサート状態）に応答して、入力側に受け取る信号の論理レベルを出力側に出力する。スタンバイ状態のＨＷパッケージは、ＣＬＫイネーブル生成ユニット４８の出力するクロックイネーブルＣＬＫＥＮをディスエーブル状態にして、バックボード信号線３４へのクロック信号等の出力を停止する。即ち、クロックイネーブルＣＬＫＥＮを制御信号として受け取るスリーステートバッファ５０が、クロックイネーブルＣＬＫＥＮのディスエーブル状態（ネゲート状態）に応答して、出力側をＨＩＧＨインピーダンス状態にする。
【００２２】
１６ＭＨｚのクロック１６Ｍが、基本ユニット２１（図２参照）からＨＷパッケージ３１及び３２に供給される。ＨＷパッケージ３１及び３２は、このクロック１６Ｍの他に、信号ＮＷ＿ＭＦＣ，ＮＷ＿ＤＨＷ，ＮＷＡＳＭを基本ユニット２１から受け取る。ＨＷパッケージ３１及び３２のカウンタ（ＨＷカウンタ）４３は、フレームの先頭信号ＮＷ＿ＭＦＣに応答してロード動作を実行し、クロック１６Ｍの各パルスに応答してカウント値をカウントアップする。カウンタ４３の出力するカウンタ値を用いて、ＦＣ生成ユニット４４が、ＬＴパッケージ３３−１乃至３３−ｎへのフレームの先頭を示すＦＣ信号ＦＣを生成する。カウンタ４３は更に、クロック１６Ｍを分周することにより、８ＭＨｚのクロック８Ｍ及び２ＭＨｚのクロック２Ｍを生成する。
【００２３】
分離化ユニット４５は、基本ユニット２１からの制御データや音声データの多重化された信号ＮＷ＿ＤＨＷを、ＬＴパッケージ３３−１乃至３３−ｎ用に分離し且つ速度レートを落とす変換を行うことにより、データ信号ＤＨＷを生成する。多重化ユニット４６は、ＬＴパッケージ３３−１乃至３３−ｎからの制御データや音声データを多重化すると共に１６ＭＨｚのクロックレートに変換して、基本ユニット２１へのデータ信号ＮＷ＿ＵＨＷを生成する。
【００２４】
ＣＬＫイネーブル生成ユニット４８は、他系のアクトスタンバイ信号ＥＨＷ＿ＡＳＭと自系のアクトスタンバイ信号ＮＷ＿ＡＳＭとに基づいて、クロックイネーブル信号ＣＬＫＥＮを生成する。フリップフロップ４７は、自系のアクトスタンバイ信号ＮＷ＿ＡＳＭを、１ＭＨｚのクロック１Ｍに同期してラッチすることにより、他系に供給するアクトスタンバイ信号ＥＨＷ＿ＡＳＭを生成する。
【００２５】
バックボード信号線３４は、フレーム先頭を示すＦＣ信号ＦＣ、８ＭＨｚ及び２ＭＨｚのクロック信号ＢＷＢ_８Ｍ及びＢＷＢ＿２Ｍ、並びにデータ信号ＤＨＷ及びＵＨＷを伝送する信号線を含む。ＦＣ信号ＦＣ、クロック信号ＢＷＢ_８Ｍ及びＢＷＢ＿２Ｍ、並びにデータ信号ＤＨＷは、ＨＷパッケージ３１及び３２側からＬＴパッケージ３３−１乃至３３−ｎ側に供給される。データ信号ＵＨＷは、ＬＴパッケージ３３−１乃至３３−ｎ側からＨＷパッケージ３１及び３２側に供給される。バックボード信号線３４の各信号線は、プルアップ抵抗５８を介して、ＨＩＧＨ側の電源電圧に接続されている。
【００２６】
ＬＴパッケージ３３−１乃至３３−ｎの各々は、同一の構成を有する。ＬＴパッケージ３３−１乃至３３−ｎの各々は、８Ｍカウンタ５１、２Ｍカウンタ５２、ＣＰＵ５３、及び通信メモリ５４を含む。ＬＴパッケージ３３−１乃至３３−ｎは、機能別にパッケージに分かれて実装されており、バックボード信号線３４に接続される。なおＬＴパッケージ３３−１乃至３３−ｎには、二重化による冗長構成を用いていない。
【００２７】
ＬＴパッケージ３３−１乃至３３−ｎの８Ｍカウンタ５１は、バックボード信号線３４から、フレームの先頭信号ＬＴ＿ＦＣと８ＭＨｚのクロックＬＴ＿８Ｍとを受け取る。８Ｍカウンタ５１は、フレームの先頭信号ＬＴ＿ＦＣでロード動作を実行し、クロックＬＴ＿８Ｍのパルスをカウントすることによりカウントアップする。ＬＴパッケージ３３−１乃至３３−ｎの２Ｍカウンタ５２は、バックボード信号線３４から、フレームの先頭信号ＬＴ＿ＦＣと２ＭＨｚのクロックＬＴ＿２Ｍとを受け取る。２Ｍカウンタ５２は、フレームの先頭信号ＬＴ＿ＦＣでロード動作を実行し、クロックＬＴ＿２Ｍのパルスをカウントすることによりカウントアップする。
【００２８】
ＬＴパッケージ３３−１乃至３３−ｎの通信メモリ５４は、ＨＷパッケージ３１及び３２からの下り方向の制御及び音声データＬＴ＿ＤＨＷを格納したり、上り方向の制御及び音声データＬＴ＿ＵＨＷを送出したりする。上り方向については、ＬＴパッケージ３３−１乃至３３−ｎのカウンタ５１又は５２のカウント値に応じて（カウント値のカウントアップと同期をとりながら）、制御及び音声データがＨＷパッケージ３１及び３２に送出される。ＬＴパッケージ３３−１乃至３３−ｎのＣＰＵ５３は、通信メモリ５４を介して、基本ユニット２１（図２）に搭載されるＣＰＵ２３との通信を行う。
【００２９】
ＨＷパッケージ３１及び３２とＬＴパッケージ３３−１乃至３３−ｎとの間では、クロック８Ｍ及び２Ｍに同期して、データＤＨＷ及びＵＨＷをやり取りしている。従って、系切り替えを行った際に、バックボード信号線３４上でクロックパルスが抜けないように手当てする必要がある。
【００３０】
図４は、０系から１系に切替え、更にその後１系から０系に切替えるときのクロックの様子を示した図である。この図４には、前述の従来技術のように、単純にプルアップ抵抗によりパルスの抜けを防止する場合のクロック波形が示される。
【００３１】
前述のように、アクト側の装置がクロック信号のパルスを出力するタイミングでスタンバイ状態に移行するように動作させれば、クロック信号線がプルアップにより自動的にＨＩＧＨに設定され、クロック信号に相当するパルスがクロック信号線（ＢＷＢ）に現れる。このようにして現れるパルスがＰ１乃至Ｐ４として示されている。具体的には、アクト側の装置の内部１Ｍクロックの立ち上がりのタイミングで、アクト側の装置がスタンバイ状態に移行し、２Ｍクロックと８Ｍクロックの出力をＨＩＧＨインピーダンス状態に設定する。これにより、プルアップ抵抗を介したプルアップ動作により、パルスＰ１乃至Ｐ４が立ち上がる。この時、両系統の装置はスタンバイ状態にある。その後、元々スタンバイ側であった装置がアクト状態に移行し、クロック信号のＬＯＷを出力した時点で、パルスＰ１乃至Ｐ４が立ち下がる。なおこの際のアクト状態への移行は、各クロック毎に異なるタイミングで行われてよい。具体的には、各クロックについて、両系統がスタンバイ状態になった後、元々スタンバイ側であった装置の当該クロックがＬＯＷに立ち下がるタイミングで、アクト状態に移行してよい。
【００３２】
理想的な状態であれば両系統のクロックは位相が合っているが、ケーブル特性等のばらつきにより完全な位相の一致はない。位相差の大きさに比例して、バックボード信号線３４でのＨＩＧＨインピーダンス状態の期間は、短くなったり長くなったりする。ＨＩＧＨインピーダンス状態の期間が極端に短くなると、図４に示すようにプルアップ抵抗を介したプルアップ動作によりパルスＰ１乃至Ｐ４が立ち上がる構成では、前述の図１に示すように、ＨＩＧＨまで立ち上がらないパルスが発生する場合がある。この場合、ＨＷパッケージ３１及び３２のカウンタとＬＴパッケージ３３−１乃至３３−ｎのカウンタとで、カウンタ値が互いにずれてしまう。
【００３３】
図５は、ＨＷパッケージとＬＴパッケージとのカウンタ値のずれを説明するための図である。図５の例では、０系から１系に切替えをする際に生成されたパルスＰ５が、ＨＩＧＨレベルに到達することなく、受信側のＬＴパッケージではパルスとして認識されない。従って、ＬＴパッケージの８Ｍカウンタでは、このパルスＰ５に対応するタイミングでカウントアップが行われない。その結果、０系ＨＷパッケージ３１のカウンタ（カウント値０２）とＬＴパッケージの８Ｍカウンタ（カウント値０１）とで、カウント値が互いに異なるものとなってしまう。このようにカウント値が互いに異なると、ＨＷパッケージが出力するＤＨＷデータとＬＴパッケージが出力するＵＨＷデータとがビットずれを起こしてしまう。その場合、次のフレーム同期信号ＦＣのトリガ信号が入力するまで、ＬＴパッケージが異常データを連続して出力することになり、基本ユニット２１のＣＰＵ２３とＬＴパッケージ３３−１乃至３３−ｎのＣＰＵ５３との間の通信に異常が発生する。最悪の場合には、ＬＴパッケージ３３−１乃至３３−ｎが制御不能となり、システムエラーが発生したり、ＬＴパッケージがエラーにより再起動したりする。
【００３４】
図６は、系切替え時に急峻なパルスの立ち上がりを実現する方法を示す図である。図６において、パルスＰ１０は、１系から０系に切替える際に、両系統がＨＩＧＨインピーダンス状態となりプルアップ動作により生成されるパルスである。まず図３を参照して説明したように、バックボード信号線３４は、所定の電位（この例ではＨＩＧＨ側の電源電位）に抵抗５８を介して接続されている。
【００３５】
最初の状態において、０系ＨＷパッケージ３１はスタンドバイ状態にあり、１系ＨＷパッケージ３２はアクト状態にある。１系ＨＷパッケージ３２は、１系８Ｍクロック信号をバックボード信号線３４に出力する状態からＨＩＧＨインピーダンスの出力状態（１系８Ｍクロック信号をバックボード信号線３４に出力しない状態）に第１の時刻Ｔ１において切り替わる。即ち、１系のクロック出力イネーブルがＨＩＧＨ（イネーブル状態）からＬＯＷ（ディスエーブル状態）に切り替わる。０系ＨＷパッケージ３１は、ＨＩＧＨインピーダンスの出力状態（０系８Ｍクロック信号をバックボード信号線３４に出力しない状態）から０系８Ｍクロック信号をバックボード信号線３４に出力する状態に第１の時刻Ｔ１以降の第２の時刻Ｔ２において切り替わる。即ち、０系のクロック出力イネーブルがＬＯＷ（ディスエーブル状態）からＨＩＧＨ（イネーブル状態）に切り替わる。この際、第１の時刻Ｔ１においてバックボード信号線３４に出力されている１系８Ｍクロック信号が上記所定の電位（この例ではＨＩＧＨ側の電源電位）に等しい信号レベル（即ちＨＩＧＨレベル）となっている。
【００３６】
より詳しくは、１系８Ｍクロック信号がＬＯＷの信号レベルからＨＩＧＨの信号レベルに変化するタイミングＴ０から所定の遅延時間Ｄ後に、上記の第１の時刻Ｔ１が到来している。従って、１系８Ｍクロック信号のＨＩＧＨレベルの出力によりバックボード信号線３４がＬＯＷからＨＩＧＨに立ち上がるために、遅延時間Ｄの長さが十分であれば、第１の時刻Ｔ１においてバックボード信号線３４もＨＩＧＨに引き上げられていることになる。従って、この場合、パルスＰ１０は確実に受信側のＬＴパッケージ３３−１乃至３３−ｎにおいてパルスとして検出されることになる。
【００３７】
図７は、０系から１系に切替え、更にその後１系から０系に切替えるときのクロックの様子を示した図である。この図７では、図４の場合と異なり、ＨＩＧＨインピーダンス状態に移行する直前に一時的にＨＩＧＨ状態を用いることで、系切替え時のパルスの高速な立ち上がりを実現する。
【００３８】
図７に示されるように、各クロック出力イネーブル（前述のクロックイネーブルＣＬＫＥＮ）の立ち下がりの時刻（前述の第１の時刻Ｔ１に相当する時刻）は、対応するクロック信号が立ち上がるタイミングと同一ではなく、その直後となっている。この時間差（遅延時間）により、図６を参照して説明したように、バックボード信号線３４上のパルス波形が迅速に立ち上がることができる。
【００３９】
より詳しくは、系の移行時において着目クロック信号が立ち上がるタイミングでは、対応するクロック出力イネーブルがイネーブル状態となっている。これにより、当該クロック信号が立ち上がるタイミングで、バックボード（ＢＷＢ）信号線３４上のパルスＰ１１乃至Ｐ１４が迅速に立ち上がる。即ち例えば、パルスＰ１２の場合、１系８Ｍクロック信号が立ち上がるタイミングでは、対応する１系の８Ｍクロック出力イネーブルがイネーブル状態となっている。従って、パルスＰ１２は迅速に立ち上がる。更に、着目クロック信号が立ち上がるタイミングの直後に、対応するクロック出力イネーブルをディスエーブル状態に変化させる。これにより、０系及び１系の両系統がスタンドバイ状態となり、両系統のクロック出力がＨＩＧＨインピーダンス状態となる。この時、バックボード信号線３４がプルアップにより自動的にＨＩＧＨに設定され、パルスＰ１１乃至Ｐ１４がＨＩＧＨに維持される。その後、元々スタンバイ側であった装置がアクト状態に移行し、クロック信号のＬＯＷを出力した時点で、パルスＰ１１乃至Ｐ１４が立ち下がる。即ち例えば、パルスＰ１２の場合、スタンドバイ状態からアクト状態に移行する０系の８Ｍクロックが立ち下がるタイミングで、対応する０系の８Ｍクロック出力イネーブルがイネーブル状態となるため、この８ＭクロックのＬＯＷによりパルスＰ１２が立ち下がる。
【００４０】
なお図６に示した例のように、スタンドバイ状態からアクト状態に移行する側のクロック出力イネーブルも、対応するクロック信号の立ち下がりから所定の遅延時間分遅れてもよい。実際に実装される回路では、クロック信号に対するクロック出力イネーブルの遅れを一定値に固定とすることが簡単であるので、クロック信号に対してクロック出力イネーブルが常に所定の時間遅延していてよい。
【００４１】
図８は、ＣＬＫイネーブル生成ユニット４８の構成の一例を示す図である。図８には、図３に示す０系ＨＷパッケージ３１のＣＬＫイネーブル生成ユニット４８と１系ＨＷパッケージ３２のＣＬＫイネーブル生成ユニット４８とが、互いに接続されている状態で、回路構成が示されている。２つのＣＬＫイネーブル生成ユニット４８は同一の構成を有し、インバータ６１、フリップフロップ６２、インバータ６３、ＡＮＤ回路６４、ＯＲ回路６５、ＣＬＫイネーブル生成回路６６、及び遅延回路６７を含む。
【００４２】
ＣＬＫイネーブル生成回路６６は、ＯＲ回路６５の出力ｉａｓｏ＿ｓｅｌがＨＩＧＨであり且つ他系からのアクトスタンバイ信号ＥＨＷ＿ＡＳＭＩがＨＩＧＨ（他系がスタンバイ状態）であるとき、その出力をＨＩＧＨ（イネーブル状態）にする。ＯＲ回路６５の出力ｉａｓｏ＿ｓｅｌは、自系のアクトスタンバイ信号ＮＷ＿ＡＳＭがＨＩＧＨ（スタンドバイ状態）からＬＯＷ（アクト状態）に移行すると、直ちにＬＯＷからＨＩＧＨに変化する。ＯＲ回路６５の出力ｉａｓｏ＿ｓｅｌは、その後、１ＭＨｚの周期でワンパルスが発生するパルス信号１ＭＥがＨＩＧＨになっても変化しない。また、その後、自系のアクトスタンバイ信号ＮＷ＿ＡＳＭがＬＯＷ（アクト状態）からＨＩＧＨ（スタンドバイ状態）に移行しても、ＯＲ回路６５の出力ｉａｓｏ＿ｓｅｌは変化しない。しかし自系のアクトスタンバイ信号ＮＷ＿ＡＳＭがＨＩＧＨの状態（スタンドバイ状態）においてパルス信号１ＭＥのパルスが到来すると、ＯＲ回路６５の出力ｉａｓｏ＿ｓｅｌはＨＩＧＨからＬＯＷに変化する。
【００４３】
図９は、図８に示すＣＬＫイネーブル生成ユニット４８の動作の一例を示す図である。図９に示されるように、自系のアクトスタンバイ信号ＮＷ＿ＡＳＭがアクト状態を示し且つ他系のアクトスタンバイ信号ＥＨＷ＿ＡＳＭＩがスタンバイ状態を示すとき、自系がアクト状態になり、自系のクロックイネーブルＣＬＫＥＮがイネーブル状態になる。また自系のアクトスタンバイ信号ＮＷ＿ＡＳＭがスタンバイ状態を示すと、他系のアクトスタンバイ信号ＥＨＷ＿ＡＳＭＩに関わらず、自系がスタンバイ状態となり、自系のクロックイネーブルＣＬＫＥＮがディセーブル状態になる。必ず両系がスタンバイ状態になってから一方の系がアクト状態になるようにすることで、バックボード信号線３４（ＢＷＢ）上の信号線の衝突を防ぐことができる。また図８に示す遅延回路６７により、ＣＬＫイネーブル生成回路６６が生成したクロックイネーブル信号を遅延させることにより、図６に示すクロック出力イネーブルの遅延時間Ｄを確保することができる。
【００４４】
以上の構成により、２重化システムによる系切り替え時に発生するクロック抜けを防止して装置の誤動作を防止することができる。またＰＬＬなどの複雑な回路を使用せずにベースクロックを瞬時に系切り替え可能にしているため信頼性を高くすることができる。
【００４５】
なお図２及び図３において、基本ユニット２１から拡張ユニット２２に供給される１６Ｍクロックは、同期していて大幅にずれることはない。しかし仮にクロック伝送のためにＬＶＤＳ（Low Voltage Differential Signaling）伝送を用いた場合には、系切り替え時に、クロックが大きくずれてしまうことがある。具体的には、系切り替え時に基本ユニット２１からの１６Ｍクロックが変動したりノイズ等の発生があったりすると、ＬＶＤＳ素子に内蔵されたＰＬＬ（Phase Locked Loop）部品の偏差やばらつきにより、クロックが大きくずれてしまうことがある。この場合、フレーム同期信号が２つの系の各々で８Ｍクロックの半クロックサイクル以上ずれてしまうこともあり、２つの系の間では合計で１クロックサイクル以上ずれてしまう。この場合、クロック抜けが無くても、２つの系の間でカウンタずれてしまう場合もある。
【００４６】
図３の構成では、ＲＳ４２２によるベースクロックの差動伝送デバイスを使用することにより、信頼性のあるスキュー制約が可能となる。また、基本ユニット２１及び拡張ユニット２２間のシリアル伝送に使用するドライバーのスキューは低いものを使用し、ケーブル長は等長にする。これにより、信頼性のあるスキュー制約が可能となり、系切り替え時に急峻なクロックの変動が発生しても信頼性の高い系切り替えが可能となる。
【００４７】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【００４８】
１１，１２  ケーブル
２１  基本ユニット
２２  拡張ユニット
２３  ＣＰＵ
２４  ０系ＮＷユニット
２５  １系ＮＷユニット
３１  ０系ＨＷパッケージ
３２  １系ＨＷパッケージ
３３−１〜３３−ｎ  ＬＴパッケージ
３４  バックボード信号線
３５  アクトスタンバイ通知信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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