(57)【要約】【課題】フラッシュメモリのセンスアンプを提供する。【解決手段】センスアンプは、基準セル電流ブランチを有し、基準セル電流ブランチにおいて、基準セルが基準セル電流を決定し、列負荷が基準セル電流を基準電圧に変換し、フィードバック回路が基準セルドレイン電圧を維持するために用いられる。センスアンプは、また、メインセル電流ブランチを有し、メインセル電流ブランチにおいて、操作上、フラッシュメモリセルのアレイから選択されたメインセルがメインセル電流を決定し、列負荷がメインセル電流をメイン電圧に変換し、フィードバック回路がメインセルドレイン電圧を維持するために用いられる。差動アンプは、基準電圧とメイン電圧を比較して、両者の相対値により、その出力において論理レベルを提供する。昇圧回路は、列負荷と交差する引き上げ部を有するとともに、メインセルと交差し、且つ論理ゼロ検出時間を加速するための引き下げ部を有する。【選択図】図６
2014056634.tif 000002
【特許請求の範囲】
【請求項１】
フラッシュメモリアレイの選択メモリセルに保存されたデータを検出するために用いられ、
差動アンプと、
基準セルと、
前記基準セルに結合された第１ドレインバイアス電圧部と、
前記第１ドレインバイアス電圧部と前記差動アンプの第１入力に結合された第１負荷部と
を含む基準セル電流ブランチと、
選択メモリセルと、
前記選択メモリセルに結合された第２ドレインバイアス電圧部と、
前記第２ドレインバイアス電圧部と前記差動アンプの第２入力に結合された第２負荷部と
を含むメインセル電流ブランチと、
前記差動アンプの前記第２入力に結合された引き上げ部と、
前記選択メモリセルに結合された引き下げ部と
を含む昇圧回路と
を含むセンスアンプ。
【請求項２】
昇圧起動信号波節と、
バイアス電圧波節と
をさらに含み、前記昇圧回路の前記引き上げ部が、金属酸化膜半導体電界効果引き上げトランジスタを含み、そのゲートが、前記昇圧起動信号波節に結合され、
前記昇圧回路の前記引き下げ部が、金属酸化膜半導体電界効果引き下げトランジスタを含み、そのゲートが、前記バイアス電圧波節に結合された請求項１に記載のセンスアンプ。
【請求項３】
前記第２負荷部が、予め設定された引き上げ強度を有する金属酸化膜半導体電界効果負荷トランジスタを含み、
前記金属酸化膜半導体電界効果引き上げトランジスタの引き上げ強度が、前記金属酸化膜半導体電界効果負荷トランジスタの引き上げ強度よりも大きく、
前記金属酸化膜半導体電界効果引き下げトランジスタが引き下げ強度を有し、実質的に、前記金属酸化膜半導体電界効果引き上げトランジスタからの前記メインセル電流ブランチにおける直流電圧レベルの任意の変更を補償する請求項２に記載のセンスアンプ。
【請求項４】
前記金属酸化膜半導体電界効果引き上げトランジスタの引き上げ強度が、前記金属酸化膜半導体電界効果負荷トランジスタの引き上げ強度の２倍であり、
前記金属酸化膜半導体電界効果引き下げトランジスタの引き下げ強度が、論理“１”状態にあるメモリセルの引き上げ強度の２倍である請求項３に記載のセンスアンプ。
【請求項５】
前記昇圧回路の前記引き上げ部に結合された昇圧起動信号波節と、
前記昇圧回路の前記引き下げ部に結合されたバイアス電圧波節と
をさらに含む請求項１に記載のセンスアンプ。
【請求項６】
フラッシュメモリアレイの選択メモリセルに保存されたデータを読み取るためのセンスアンプを操作する方法であって、
基準セル、前記基準セルに結合された第１ドレインバイアス電圧部、および前記第１ドレインバイアス電圧部と前記センスアンプの差動アンプの第１入力に結合された第１負荷部を含む基準セル電流ブランチを起動し、基準電圧が形成されて前記第１負荷部を通過することと、
選択メモリセル、前記選択メモリセルに結合された第２ドレインバイアス電圧部、および前記第２ドレインバイアス電圧部と前記差動アンプの第２入力に結合された第２負荷部を含むメインセル電流ブランチを起動し、前記選択メモリセルに保存されたデータによる検出電圧が形成されて前記第２負荷部を通過することと、
前記差動アンプの前記第２入力に結合された引き上げ部、および前記選択メモリセルに結合された引き下げ部を含む昇圧回路を起動することと、
前記基準電圧を前記差動アンプの前記第１入力に印加するとともに、前記検出電圧を前記差動アンプの前記第２入力に印加することと、
前記差動アンプの前記第１入力上の前記基準電圧と前記差動アンプの前記第２入力上の前記検出電圧の両者間の差異に基づいて、前記差動アンプからデジタル出力レベルを提供することと
を含む方法。
【請求項７】
前記基準セル電流ブランチを起動するステップが、前記メインセル電流ブランチを起動するステップの前であり、且つ前記メインセル電流ブランチを起動するステップと前記昇圧回路を起動するステップが、同一のステップで発生する請求項６に記載の方法。
【請求項８】
前記昇圧回路が、予め設定されたゼロ検出時間を設定し、且つ前記予め設定されたゼロ検出時間において、実質的に前記昇圧回路の起動を停止することをさらに含む請求項６に記載の方法。
【請求項９】
フラッシュメモリアレイの選択メモリセルに保存されたデータを検出するために用いられ、
差動アンプと、
ＶCC電圧波節と、
ＶSS電圧波節と、
基準セル電流ブランチ起動信号波節と、
第１セル選択ＮＭＯＳトランジスタと、
第２セル選択ＮＭＯＳトランジスタと、
基準セルフローティングゲート金属酸化膜半導体電界効果トランジスタと、
前記ＶCC電圧波節に結合されたソース、前記基準セル電流ブランチ起動信号波節に結合されたゲート、およびドレインを有する第１ＰＭＯＳトランジスタスイッチと、
前記第１ＰＭＯＳトランジスタスイッチのドレインに結合されたドレイン、前記差動アンプの正入力に結合されたソース、および前記ＶCC電圧波節に結合されたゲートを有する第１ＮＭＯＳトランジスタ負荷と、
前記第１ＮＭＯＳトランジスタ負荷のソースに結合されたドレイン、前記第１および前記第２セル選択ＮＭＯＳトランジスタを介して前記基準セルフローティングゲート金属酸化膜半導体電界効果トランジスタに結合されたソース、およびゲートを有する第１ＮＭＯＳトランジスタ可変変換器と、
前記第１ＮＭＯＳトランジスタ可変変換器のゲートに結合されたドレイン、前記ＶSS電圧波節に結合されたソース、および前記第１ＮＭＯＳトランジスタ可変変換器のソースに結合されたゲートを有する第１ＮＭＯＳトランジスタフィードバック素子と、
前記ＶCC電圧波節に結合されたソース、前記基準セル電流ブランチ起動信号波節に結合されたゲート、およびドレインを有する第２ＰＭＯＳトランジスタスイッチと、
前記第２ＰＭＯＳトランジスタスイッチのドレインに結合されたソース、前記第１ＮＭＯＳトランジスタフィードバック素子のドレインに結合されたドレイン、および前記第１ＰＭＯＳトランジスタ負荷のドレインに結合されたゲートを有する第１ＰＭＯＳトランジスタ負荷と、
メインセル電流ブランチ起動信号波節と、
第３セル選択ＮＭＯＳトランジスタと、
第４セル選択ＮＭＯＳトランジスタと、
前記第３および前記第４セル選択ＮＭＯＳトランジスタによりフローティングゲート金属酸化膜半導体電界効果トランジスタのアレイの中から選択されたメインセルフローティングゲート金属酸化膜半導体電界効果トランジスタと、
前記ＶCC電圧波節に結合されたソース、前記メインセル電流ブランチ起動信号波節に結合されたゲート、およびドレインを有する第３ＰＭＯＳトランジスタスイッチと、
前記第３ＰＭＯＳトランジスタスイッチのドレインに結合されたドレイン、前記差動アンプの負入力に結合されたソース、および前記ＶCC電圧波節に結合されたゲートを有する第２ＮＭＯＳトランジスタ負荷と、
前記第２ＮＭＯＳトランジスタ負荷のソースに結合されたドレイン、前記第３および前記第４セル選択ＮＭＯＳトランジスタを介して前記メインセルフローティングゲート金属酸化膜半導体電界効果トランジスタに結合されたソース、およびゲートを有する第２ＮＭＯＳトランジスタ可変変換器と、
前記第２ＮＭＯＳトランジスタ可変変換器のゲートに結合されたドレイン、前記ＶSS電圧波節に結合されたソース、および前記第２ＮＭＯＳトランジスタ可変変換器のソースに結合されたゲートを有する第２ＮＭＯＳトランジスタフィードバック素子と、
前記ＶCC電圧波節に結合されたソース、前記メインセル電流ブランチ起動信号波節に結合されたゲート、およびドレインを有する第４ＰＭＯＳトランジスタスイッチと、
前記第４ＰＭＯＳトランジスタスイッチのドレインに結合されたソース、前記第２ＮＭＯＳトランジスタフィードバック素子のドレインに結合されたドレイン、および前記第２ＰＭＯＳトランジスタ負荷のドレインに結合されたゲートを有する第２ＰＭＯＳトランジスタ負荷と、
昇圧回路起動信号波節と、
前記ＶCC電圧波節に結合されたソース、前記昇圧回路起動信号波節に結合されたゲート、およびドレインを有する第５ＰＭＯＳトランジスタスイッチと、
前記第５ＰＭＯＳトランジスタスイッチのドレインに結合されたドレイン、前記第２ＰＭＯＳトランジスタ負荷のソースに結合されたソース、および前記ＶCC電圧波節に結合されたゲートを有するＮＭＯＳ引き上げトランジスタと、
昇圧回路バイアス電圧波節と、
前記ＶSS電圧波節に結合されたソース、前記第２ＮＭＯＳトランジスタ可変変換器のソースに結合されたドレイン、および前記昇圧回路起動信号波節に結合されたゲートを有するＮＭＯＳ引き下げトランジスタと
を含むセンスアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリに関するものであり、特に、フラッシュメモリのセンスアンプ（sense amplifier）に関するものである。
【背景技術】
【０００２】
図１は、フラッシュメモリ等の不揮発性メモリ技術に適用する従来のセンスアンプ１０の高レベル機能ブロック図である。センスアンプ１０は、２つのブランチ、すなわち、基準セル電流ブランチ２０およびメインセル電流ブランチ４０を有する。基準セル電流ブランチ２０では、基準セル２６が基準セル電流を決定し、列負荷（column load）２２が基準セル電流を電圧ＶRCに変換し、ドレインバイアス電圧２４が基準セル２６に用いるドレイン電圧を適切なレベルに維持する。メインセル電流ブランチ４０では、操作上、フラッシュメモリセルのアレイから選択されたメインセル４６が内部に保存されたデータに基づいてメインセル電流を決定し、列負荷４２がメインセル電流を電圧ＶMCに変換し、ドレインバイアス電圧４４が選択メモリセルに用いるドレイン電圧を適切なレベルに維持する。差動アンプ３０は、基準セル電圧ＶRCとメインセル電圧ＶMCを比較して、ＶRCとＶMCの相対値により、その出力において論理レベルを提供する。
【０００３】
多くの異なる回路および装置は、列負荷２２および４２、ドレインバイアス電圧２４および４４、基準セル２６、メインセル４６のアレイ、および差動アンプ３０に用いられる。図２および図３は、２種類の異なる実現方式を示したものである。
【０００４】
図２は、図１の手段に基づく従来のセンスアンプ１１０の回路図である。センスアンプ１１０は、２つのブランチ、すなわち、基準セル電流ブランチ１２０およびメインセル電流ブランチ１４０を有する。基準セル電流ブランチ１２０では、基準セル１２９が基準セル電流を決定し、金属酸化膜半導体電界効果トランジスタ（metal oxide silicon field effect transistor, MOSFET）負荷１２５が基準セル電流を電圧ＲＩＮに変換する。ドレインバイアス電圧回路は、ＭＯＳＦＥＴ１２２、１２３および１２６で構成され、基準セル１２９に用いるドレイン電圧を適切なレベルに維持するために用いられる。基準セル電流ブランチ１２０における別のＭＯＳＦＥＴは、基準ＹＢ選択トランジスタ１２７と、基準ＹＡ選択トランジスタ１２８と、ゲートを基準ワード線に接続した基準セル１２９とを含む。メインセル電流ブランチ１４０では、フラッシュメモリアレイから選択されたメインセル１４９がメインセル電流を決定し、ＭＯＳＦＥＴ負荷１４５がメインセル電流を電圧ＳＩＮに変換する。ドレインバイアス電圧回路は、ＭＯＳＦＥＴ１４２、１４３および１４６で構成され、メインセル１４９に用いるドレイン電圧を適切なレベルに維持するために用いられる。メインセル電流ブランチ１４０における別のＭＯＳＦＥＴは、ＹＢ選択トランジスタ１４７と、ＹＡ選択トランジスタ１４８と、ゲートをメモリセルアレイワード線に接続したメインセル１４９とを有する。差動アンプ１３０は、基準セル電圧ＲＩＮとメインセル電圧ＳＩＮを比較して、ＲＩＮとＳＩＮの相対値により、その出力において論理レベルを提供する（例えば、デジタルデータ（ＤＩＧＩＴＡＬ  ＤＡＴＡ）を出力する）。
【０００５】
センスアンプ１１０の操作は、以下の通りである。基準セル電流ブランチ１２０の基準セル電流を基準ＹＢ選択トランジスタ１２７、基準ＹＡ選択トランジスタ１２８、および特に基準セル１２９により形成する。電圧ＲＩＮをＭＯＳＦＥＴ負荷１２５の基準セル電流により形成する。１つの予め設定されたドレイン電圧を基準セル１２９のドレインに形成する。
【０００６】
メインセル電流ブランチ１４０のメインセル電流をＹＢ選択トランジスタ１４７、ＹＡ選択トランジスタ１４８、および特にフラッシュメモリセルのアレイ内から選択されたメインセル１４９により形成する。メインセル１４９のゲートに電荷がない場合、メインセルは論理１（“１”）に対応し、且つメインセル電流は導電レベルが比較的大きなメインセル１４９に基づいて相対的に大きくなる。ＭＯＳＦＥＴ負荷１４５を介した高い電圧降下に基づいて、電圧ＳＩＮは低くなる傾向にあるが、トランジスタ１４６を横切る低い電圧降下がメインセル１４９のドレインに予め設定されたドレイン電圧を形成する。一方、メインセル１４９のゲートに負電荷がある場合、メインセル１４９は論理ゼロ（“０”）に対応し、且つメインセル１４９において導通が弱くても、メインセル電流は小さくなるか、あるいはゼロになる。ＭＯＳＦＥＴ負荷１４５の低い電圧降下に基づいて、電圧ＳＩＮは高くなる傾向にあるが、トランジスタ１４６を横切る高い電圧降下がメインセル１４９のドレインに予め設定されたドレイン電圧を形成する。
【０００７】
電圧ＲＩＮとＳＩＮは、それぞれ差動アンプ１３０の正と負の入力に印加される。ＲＩＮとＳＩＮの相対値により、差動アンプ１３０の出力デジタルデータ（ＤＩＧＩＴＡＬ  ＤＡＴＡ）は、論理ゼロ（“０”）または論理１（“１”）を表示する。
【０００８】
図３もまた、図１の手段に基づく別の従来のセンスアンプ２１０の回路図である。センスアンプ２１０は、２つのブランチ、すなわち、基準セル電流ブランチ２２０およびメインセル電流ブランチ２４０を有する。基準セル電流ブランチ２２０では、基準セル２２８が基準セル電流を決定し、且つ抵抗性負荷２２１が基準セル電流を電圧ＲＩＮに変換する。ドレインバイアス電圧回路は、ＭＯＳＦＥＴ２２２、２２４および２２５で構成され、基準セル２２８に用いるドレイン電圧を適切なレベルに維持するために用いられる。ＭＯＳＦＥＴ２２３は、ビット線に用いる急速充電トランジスタである。基準セル電流ブランチ２２０における別のＭＯＳＦＥＴは、ミニアレイＷ‐選択トランジスタ２２６と、ミニアレイＹ‐選択トランジスタ２２７と、ゲートをミニアレイワード線に接続した基準セル２２８とを含む。メインセル電流ブランチ２４０では、フラッシュメモリアレイから選択されたメインセル２４８がメインセル電流を決定し、且つ抵抗性負荷２４１がメインセル電流を電圧ＳＩＮに変換する。ドレインバイアス電圧回路は、ＭＯＳＦＥＴ２４２、２４４および２４５で構成され、メインセル２４８に用いるドレイン電圧を適切なレベルに維持するために用いられる。ＭＯＳＦＥＴ２４３は、ビット線に用いる急速充電トランジスタである。メインセル電流ブランチ２４０における別のＭＯＳＦＥＴは、Ｗ‐選択トランジスタ２４６と、Ｙ‐選択トランジスタ２４７と、ゲートをワード線に接続した選択されたメインセル２４８とを有する。差動アンプ２３０は、基準セル電圧ＲＩＮとメインセル電圧ＳＩＮを比較して、ＲＩＮとＳＩＮの相対値により、その出力において論理レベルを提供する（例えば、デジタルデータ（ＤＩＧＩＴＡＬ  ＤＡＴＡ）を出力する）。
【０００９】
図４は、センスアンプ２１０を消去メインセル、基準セルおよびプログラムメインセルに用いた時のゲート電圧ＶGATEに対応するドレイン電流ＩDの説明図である。５Ｖの読み取りゲート電圧（ＶGATE）で説明すると、プログラムセルは、ゲート電流ＩDがゼロであり、消去セルは、わずかに１００μＡを超過する。基準セルは、ゲート電流ＩDが５０μＡであるため、センスアンプ２１０は、消去セルに属する１００μＡを超過する電流とプログラムセルに属するゼロ電流を迅速に区別することができる。なお、これらの数値は説明のために用いただけであり、実際の数値は特定の実施方式と選択された構成要素値によるものとする。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
フラッシュメモリに適用される伝統的なセンスアンプのゼロを検出する時間は長い。
【課題を解決するための手段】
【００１１】
本発明の１つの実施形態において、フラッシュメモリアレイの選択メモリセルに保存されたデータを検出するためのセンスアンプを提供する。このセンスアンプは、差動アンプと、基準セル電流ブランチと、メインセル電流ブランチと、昇圧回路とを含む。基準セル電流ブランチは、基準セルと、基準セルに結合された第１ドレインバイアス電圧部と、第１ドレインバイアス電圧部と差動アンプの第１入力に結合された第１負荷部とを含む。メインセル電流ブランチは、選択メモリセルと、選択メモリセルに結合された第２ドレインバイアス電圧部と、第２ドレインバイアス電圧部と差動アンプの第２入力に結合された第２負荷部とを含む。昇圧回路は、差動アンプの第２入力に結合された引き上げ部と、選択メモリセルに結合された引き下げ部とを含む。
【００１２】
本発明の別の実施形態において、フラッシュメモリアレイの選択メモリセルに保存されたデータを読み取るためのセンスアンプの操作方法を提供する。この方法は、基準セル電流ブランチを起動することを含み、基準セル電流ブランチは、基準セルと、基準セルに結合された第１ドレインバイアス電圧部と、第１ドレインバイアス電圧部と差動アンプの第１入力に結合された第１負荷部とを含む。基準電圧は、第１負荷部を介して形成され、メインセル電流ブランチを動作させる。メインセル電流ブランチは、選択メモリセルと、選択メモリセルに結合された第２ドレインバイアス電圧部と、第２ドレインバイアス電圧部と差動アンプの第２入力に結合された第２負荷部とを含む。選択メモリセルに保存されたデータによる検出電圧は、第２負荷部を介して形成され、昇圧回路を動作させる。昇圧回路は、差動アンプの第２入力に結合された引き上げ部と、選択メモリセルに結合された引き下げ部とを含み、前記基準電圧を差動アンプの第１入力に印加するとともに、前記検出電圧を差動アンプの第２入力に印加し、差動アンプの第１入力上の基準電圧と差動アンプの第２入力上の検出電圧の両者間の差異に基づいて、差動アンプからデジタル出力レベルを提供する。
【００１３】
本発明の別の実施形態中、フラッシュメモリアレイの選択メモリセルに保存されたデータを検出するためのセンスアンプを提供する。このセンスアンプは、差動アンプと、ＶCC電圧波節と、ＶSS電圧波節と、基準セル電流ブランチ起動信号波節と、第１セル選択ＮＭＯＳトランジスタと、第２セル選択ＮＭＯＳトランジスタと、基準セルフローティングゲートＭＯＳＦＥＴと、第１ＰＭＯＳトランジスタスイッチと、第１ＮＭＯＳトランジスタ負荷と、第１ＮＭＯＳトランジスタ可変変換器と、第１ＮＭＯＳトランジスタフィードバック素子と、第２ＰＭＯＳトランジスタスイッチと、第１ＰＭＯＳトランジスタ負荷と、メインセル電流ブランチ起動信号波節と、第３セル選択ＮＭＯＳトランジスタと、第４セル選択ＮＭＯＳトランジスタと、メインセルフローティングゲートＭＯＳＦＥＴと、第３ＰＭＯＳトランジスタスイッチと、第２ＮＭＯＳトランジスタ負荷と、第２ＮＭＯＳトランジスタ可変変換器と、第２ＮＭＯＳトランジスタフィードバック素子と、第４ＰＭＯＳトランジスタスイッチと、第２ＰＭＯＳトランジスタ負荷と、昇圧回路起動信号波節と、第５ＰＭＯＳトランジスタスイッチと、ＮＭＯＳ引き上げトランジスタと、昇圧回路バイアス電圧波節と、ＮＭＯＳ引き下げトランジスタとを含む。第１ＰＭＯＳトランジスタスイッチは、ＶCC電圧波節に結合されたソースと、基準セル電流ブランチ起動信号波節に結合されたゲートと、ドレインとを有する。第１ＮＭＯＳトランジスタ負荷は、第１ＰＭＯＳトランジスタスイッチのドレインに結合されたドレインと、差動アンプの正入力に結合されたソースと、ＶCC電圧波節に結合されたゲートとを有する。第１ＮＭＯＳトランジスタ可変変換器は、第１ＮＭＯＳトランジスタ負荷のソースに結合されたドレインと、第１および第２セル選択ＮＭＯＳトランジスタを介して基準セルフローティングゲートＭＯＳＦＥＴに結合されたソースと、ゲートとを有する。第１ＮＭＯＳトランジスタフィードバック素子は、前記第１ＮＭＯＳトランジスタ可変変換器のゲートに結合されたドレインと、ＶSS電圧波節に結合されたソースと、第１ＮＭＯＳトランジスタ可変変換器のソースに結合されたゲートとを有する。第２ＰＭＯＳトランジスタスイッチは、ＶCC電圧波節に結合されたソースと、基準セル電流ブランチ起動信号波節に結合されたゲートと、ドレインとを有する。第１ＰＭＯＳトランジスタ負荷は、第２ＰＭＯＳトランジスタスイッチのドレインに結合されたソースと、第１ＮＭＯＳトランジスタフィードバック素子のドレインに結合されたドレインと、第１ＰＭＯＳトランジスタ負荷のドレインに結合されたゲートとを有する。メインセルフローティングゲートＭＯＳＦＥＴは、第３および第４セル選択ＮＭＯＳトランジスタによりフローティングゲートＭＯＳＦＥＴのアレイの中から選択される。第３ＰＭＯＳトランジスタスイッチは、ＶCC電圧波節に結合されたソースと、メインセル電流ブランチ起動信号波節に結合されたゲートと、ドレインとを有する。第２ＮＭＯＳトランジスタ負荷は、第３ＰＭＯＳトランジスタスイッチのドレインに結合されたドレインと、差動アンプの負入力に結合されたソースと、ＶCC電圧波節に結合されたゲートとを有する。第２��ＭＯＳトランジスタ可変変換器は、第２ＮＭＯＳトランジスタ負荷のソースに結合されたドレインと、第３および第４セル選択ＮＭＯＳトランジスタを介してメインセルフローティングゲートＭＯＳＦＥＴに結合されたソースと、ゲートとを有する。第２ＮＭＯＳトランジスタフィードバック素子は、第２ＮＭＯＳトランジスタ可変変換器のゲートに結合されたドレインと、ＶSS電圧波節に結合されたソースと、第２ＮＭＯＳトランジスタ可変変換器のソースに結合されたゲートとを有する。第４ＰＭＯＳトランジスタスイッチは、ＶCC電圧波節に結合されたソースと、メインセル電流ブランチ起動信号波節に結合されたゲートと、ドレインとを有する。第２ＰＭＯＳトランジスタ負荷は、第４ＰＭＯＳトランジスタスイッチのドレインに結合されたソースと、第２ＮＭＯＳトランジスタフィードバック素子のドレインに結合されたドレインと、第２ＰＭＯＳトランジスタ負荷のドレインに結合されたゲートとを有する。第５ＰＭＯＳトランジスタスイッチは、ＶCC電圧波節に結合されたソースと、昇圧回路起動信号波節に結合されたゲートと、ドレインとを有する。ＮＭＯＳ引き上げトランジスタは、第５ＰＭＯＳトランジスタスイッチのドレインに結合されたドレインと、第２ＰＭＯＳトランジスタ負荷のソースに結合されたソースと、ＶCC電圧波節に結合されたゲートとを有する。ＮＭＯＳ引き下げトランジスタは、ＶSS電圧波節に結合されたソースと、第２ＮＭＯＳトランジスタ可変変換器のソースに結合されたドレインと、昇圧回路起動信号波節に結合されたゲートとを有する。
【発明の効果】
【００１４】
フラッシュメモリに適用されるセンスアンプの論理ゼロを検出する時間が改善される。
【図面の簡単な説明】
【００１５】
【図１】フラッシュメモリのセンスアンプの機能ブロック図である。
【図２】図１のセンスアンプの実施形態概略図である。
【図３】図１のセンスアンプの別の実施形態概略図である。
【図４】図３のセンスアンプの操作を解釈するのに有用な概略図である。
【図５】図２のセンスアンプの検出時間を解釈するのに有用な概略図である。
【図６】昇圧回路を有するセンスアンプの例示的な実施回路図である。
【図７】図６のセンスアンプの検出時間を解釈するのに有用な概略図である。
【図８】図６のセンスアンプの高速検出時間を解釈するのに有用な機能ブロック図である。
【図９】複数の実施形態のセンスアンプの相対機能図である。
【図１０】検出限度を解釈するのに有用な概略図である。
【発明を実施するための形態】
【００１６】
高メモリ速度は必要不可欠である。例えば、図２に示した従来のセンスアンプ１１０において、メインセル１４９のゲートに負電荷がある場合、メインセル１４９は論理ゼロ（“０”）に対応し、且つこのメインセルは導通が弱く、メインセル電流が小さい。センスアンプ１１０の速度は、総ビット線の容量に充電してメインセルに保存される論理ゼロ（“０”）の値を感知するために必要な時間に制限される。図５は、論理ゼロに対する検出時間を示したものであり、基準電圧ＲＩＮが安定した後、且つセンスアンプ（１１０）がセンスアンプイネーブル信号
2014056634.tif 000003
を受信して起動した時に開始される。検出時間は、４００で示した電圧ＳＩＮがゼロの地点から基準電圧ＲＩＮと交差する４１０の地点に上昇するまでに必要な時間である。
【００１７】
図６は、比較的速い検出時間を実現するセンスアンプ５１０の回路図である。センスアンプ５１０は、２つのブランチ、すなわち、基準セル電流ブランチ５２０およびメインセル電流ブランチ５４０を有し、それぞれの電圧ＳＡＩＮＲおよびＳＡＩＮを差動アンプ５３０の正および負入力にそれぞれ提供する。基準セル電流ブランチ５２０では、基準セル５２９が基準セル電流を決定し、且つ飽和領域に操作されたNMOSトランジスタ５２５を例とする負荷素子が基準セル電流を基準電圧ＳＡＩＮＲに変換する。ＮＭＯＳトランジスタ５２５のゲートは、ＶCCに結合され、ＮＭＯＳトランジスタ５２５のソースは、差動アンプ５３０の正入力に結合される。ドレインバイアス電圧回路は、ＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）５２２、ＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）５２３および５２６で構成され、基準セル５２９で用いるドレイン電圧を適切なレベルに維持するために用いられる。ＮＭＯＳトランジスタ５２６は、ネイティブ（native）トランジスタまたは低い（low）しきい値電圧（ＶT）を有するＮＭＯＳトランジスタであってもよく、且つＮＭＯＳトランジスタ５２６のドレインは、ＮＭＯＳトランジスタ５２５のソースに結合され、ＮＭＯＳトランジスタ５２６のソースは、基準ＹＢ  ＮＭＯＳトランジスタ５２７、基準ＹＡ  ＮＭＯＳトランジスタ５２８、およびゲートが基準ワード線（ＲＥＦＷＬ）に結合された基準セル５２９により形成された直列回路に結合される。ＮＭＯＳトランジスタ５２３のゲートは、ＮＭＯＳトランジスタ５２６のソースに結合され、ＮＭＯＳトランジスタ５２３のソースは、ＶSSに結合され、ＮＭＯＳトランジスタ５２３のドレインは、ＮＭＯＳトランジスタ５２６のゲートに結合される。ＰＭＯＳトランジスタ５２２のドレインは、ＮＭＯＳトランジスタ５２３のドレインに結合され、ＰＭＯＳトランジスタ５２２のゲートおよびドレインは、一つに結合される。ＰＭＯＳトランジスタ５２１とＰＭＯＳトランジスタ５２４はスイッチトランジスタであり、基準セル電流ブランチ５２０のオン／オフ（on/off）状態を制御するために用いられる。この目的のため、ＰＭＯＳトランジスタ５２１のソースは、ＶCCに結合され、ＰＭＯＳトランジスタ５２１のドレインは、ＰＭＯＳトランジスタ５２２のソースに結合され、ＰＭＯＳトランジスタ５２１のゲートは、制御線
2014056634.tif 000004
に結合され、ＰＭＯＳトランジスタ５２４のソースは、ＶCCに結合され、ＰＭＯＳトランジスタ５２４のドレインは、ＮＭＯＳトランジスタ５２５のドレインに結合され、ＰＭＯＳトランジスタ５２４のゲートは、制御線
2014056634.tif 000005
に結合される。メインセル電流ブランチ５４０では、ＹＢ選択ＮＭＯＳトランジスタ５４７およびＹＡ選択ＮＭＯＳトランジスタ５４８により、フラッシュメモリセルのアレイから選択されたメインセル５４９がメインセル電流を決定し、さらに、飽和領域に操作されたNMOSトランジスタ５２５を例とする負荷素子がメインセル電流をメイン電圧ＳＡＩＮに変換する。ＮＭＯＳトランジスタ５４５のゲートは、ＶCCに結合され、ＮＭＯＳトランジスタ５４５のソースは、差動アンプ５３０の負入力に結合される。ドレインバイアス電圧回路は、ＭＯＳＦＥＴ５４２、５４３および５４６で構成され、メインセル５４９に用いるドレイン電圧を適切なレベルに維持するために用いられる。ネイティブＮＭＯＳトランジスタ５４６のドレインは、ＮＭＯＳトランジスタ５４５のソースに結合され、ネイティブＮＭＯＳトランジスタ５４６のソースは、ＹＢ選択ＮＭＯＳトランジスタ５４７、ＹＡ選択ＮＭＯＳトランジスタ５４８、およびゲートがワード線ＷＬに結合されたメインセル５４９により形成された直列回路に結合される。ＮＭＯＳトランジスタ５４３のゲートは、ＮＭＯＳトランジスタ５４６のソースに結合され、ＮＭＯＳトランジスタ５４３のソースは、ＶSSに結合され、ＮＭＯＳトランジスタ５４３のドレインは、ＮＭＯＳトランジスタ５４６のゲートに結合される。ＰＭＯＳトランジスタ５４２のドレインは、ＮＭＯＳトランジスタ５４３のドレインに結合され、ＰＭＯＳトランジスタ５４２のゲートおよびドレインは、一つに結合される。ＰＭＯＳトランジスタ５４１とＰＭＯＳトランジスタ５４４はスイッチトランジスタであり、メインセル電流ブランチ５４０のオン／オフ状態を制御するために用いられる。この目的のため、ＰＭＯＳトランジスタ５４１のソースは、ＶCCに結合され、ＰＭＯＳトランジスタ５４１のドレインは、ＰＭＯＳトランジスタ５４２のソースに結合され、ＰＭＯＳトランジスタ５４１のゲートは、制御線
2014056634.tif 000006
に結合され、ＰＭＯＳトランジスタ５４４のソースは、ＶCCに結合され、ＰＭＯＳトランジスタ５４４のドレインは、ＮＭＯＳトランジスタ５４５のドレインに結合され、ＰＭＯＳトランジスタ５４４のゲートは、制御線
2014056634.tif 000007
に結合される。
【００１８】
図６は、また、センスアンプ５１０の検出速度を上げるための昇圧回路５５０も示す。昇圧回路５５０は、引き上げ部を含み、ＰＭＯＳトランジスタ５５２を例示的に使用して引き上げ時間を制御し、さらに、飽和区域で操作されるＮＭＯＳトランジスタ５５４を使用して、充電電流をビット線に提供して検出する。ＰＭＯＳトランジスタ５５２のゲートは、信号線
2014056634.tif 000008
に結合され、ＰＭＯＳトランジスタ５５２のソースは、ＶCCに結合され、ＰＭＯＳトランジスタ５５２のドレインは、ＮＭＯＳトランジスタ５５４のドレインに結合される。ＮＭＯＳトランジスタ５５４のゲートは、ＶCCに結合され、ＮＭＯＳトランジスタ５５４のソースは、メインセル電流ブランチ５４０の負荷素子として用いるＮＭＯＳトランジスタ５４５のソースに結合される。ＰＭＯＳ トランジスタ５５２およびＮＭＯＳトランジスタ ５５４の寸法は、そのプルアップ強度（能力）が例えば回線負荷ＮＭＯＳトランジスタ５４５のプルアップ強度（能力）の２倍に設定される。
昇圧回路５５０は、また、引き下げ部を含み、ＮＭＯＳトランジスタ５５６を例示的に使用すると、ＮＭＯＳトランジスタ５５６のゲートは、ＶBIASに結合され、ＮＭＯＳトランジスタ５５６のソースは、ＶSSに結合され、ＮＭＯＳトランジスタ５５６のドレインは、ビット線に結合されるとともに、ＹＢ選択ＮＭＯＳトランジスタ５４７、およびＹＡ選択ＮＭＯＳトランジスタ５４８を介してメインセル５４９に結合される。NMOSトランジスタ５５６の寸法は、そのプルダウン強度（能力）が例えばメインセル５４９のプルダウン強度（能力）の２倍に設定される（メインセル５４９が電荷を貯蔵していない時（即ち、ロジックが“１”））。
電圧ＶBIASは、ＮＭＯＳトランジスタ５５６を制御して、プルアップ部分の定形外の二つのプルアップから直流成分を除去するため、２倍のオンセル電流（ON cell current）を生成する。
【００１９】
昇圧回路５５０の効果は図７に示した通りであり、図７は、論理ゼロの検出時間、すなわち、ＳＡＩＮ（“０”）を表す。ＳＡＩＮ（“１”）も完全に表されているが、それはＳＡＩＮＲを通過しないので、論理"１"を検地するために速度を考慮する必要が無い。検出操作は、
2014056634.tif 000009
を設置（assert）して基準セル電流ブランチ５２０が起動し、且つ基準電圧ＳＡＩＮＲが安定した後に、さらに
2014056634.tif 000010
を設置（assert）してメインセル電流ブランチ５４０が起動した時に開始される。検出時間は、６００で示した電圧ＳＡＩＮがゼロの地点から基準電圧ＳＡＩＮＲと交差する６１０の地点に上昇するまでに必要な時間である。
【００２０】
昇圧回路５５０を有するセンスアンプ５１０の操作は、以下の通りである。基準ＹＢトランジスタＮＭＯＳトランジスタ５２７、基準ＹＡトランジスタＮＭＯＳトランジスタ５２８、および特に基準セル５２９に基づき、信号
2014056634.tif 000011
は、基準電流ブランチ５２０の中に基準セル電流を形成する。特に、
2014056634.tif 000012
がロウ状態時にある時、ＰＭＯＳトランジスタ５２１は、導通されてドレインバイアス電圧回路を起動し、且つＰＭＯＳトランジスタ５２４も導通されてＮＭＯＳトランジスタ５２５を介して基準セル電流を形成する。ＮＭＯＳトランジスタ５２５を介する電圧降下は、電圧ＳＡＩＮＲを形成して、差動アンプ５３０に印加される。基準セル５２９で用いる予め設定されたドレインバイアス電圧は、フィードバック回路に配列されたＰＭＯＳトランジスタ５２２、ＮＭＯＳトランジスタ５２３およびネイティブＮＭＯＳトランジスタ５２６に基づいて、予め設定された許容範囲内に維持され、配列されたフィードバック回路は、以下の方式に基づいて、基準セル５２９で用いる予め設定されたドレインバイアス電圧を予め設定された許容範囲内に維持する。ネイティブＮＭＯＳトランジスタ５２６のソースのバイアス電圧は、ＮＭＯＳトランジスタ５２３のゲートに印加される。バイアス電圧が増加傾向にある場合、ＮＭＯＳトランジスタ５２３は導通が強まる傾向にあるため、これにより、ＮＭＯＳトランジスタ５２６のゲートに印加される電圧が減少する。ＮＭＯＳトランジスタ５２６は、導通がさらに弱まるため、これにより、バイアス電圧を予め設定されたレベルに戻すことができる。一方、バイアス電圧が減少傾向にある場合、ＮＭＯＳトランジスタ５２３は、導通がさらに弱まる傾向にあるため、これにより、ＮＭＯＳトランジスタ５２６のゲートに印加される電圧が増加する。ＮＭＯＳトランジスタ５２６は、導通がさらに強まるため、これにより、バイアス電圧を予め設定されたレベルに戻すことができる。
【００２１】
基準セル電流ブランチ５２０が起動した後、ＹＢ選択ＮＭＯＳトランジスタ５４７、ＹＡ選択ＮＭＯＳトランジスタ５４８、および特にメインセル５４９に基づいて、信号
2014056634.tif 000013
は、メインセル電流ブランチ５４０の中にメインセル電流を形成する。特に、
2014056634.tif 000014
がロウ状態時にある時、ＰＭＯＳトランジスタ５４１は、導通されてドレインバイアス電圧回路を起動し、且つＰＭＯＳトランジスタ５４４も導通されてＮＭＯＳトランジスタ５４５を介してメインセル電流を形成する。ＮＭＯＳトランジスタ５４５を介した電圧降下は、電圧ＳＡＩＮを形成して差動アンプ５３０に印加される。また、信号が設置されてロウ状態にある時、ＰＭＯＳトランジスタ５５２を導通することにより昇圧回路５５０の引き上げ部を起動する。また、電圧ＶBIASは、ＮＭＯＳトランジスタ５５６に印加されて昇圧回路５５０の引き下げ部を起動する。メインセル電流ブランチ５４０と昇圧回路５５０の引き上げおよび引き下げ部は、必要に応じて、同時に起動、または異なる時間に起動することができるため、検出速度を上げ、検出オーバーシュート効果（sensing overshoot effect）の予期される結果を防ぐことができる。メインセル５４９に用いる予め設定されたドレインバイアス電圧は、フィードバック回路に配列されたＰＭＯＳトランジスタ５４２、ＮＭＯＳトランジスタ５４３およびネイティブＮＭＯＳトランジスタ５４６に基づいて、予め設定された許容範囲内に維持され、メインセル５４９に保存された電荷状態に関係しない。ネイティブＮＭＯＳトランジスタ５４６のソースのバイアス電圧は、ＮＭＯＳトランジスタ５４３のゲートに印加される。バイアス電圧が増加傾向にある場合、ＮＭＯＳトランジスタ５４３は、導通が強まる傾向にあるため、これにより、ＮＭＯＳトランジスタ５４６のゲートに印加される電圧が減少する。ＮＭＯＳトランジスタ５４６は、導通がさらに弱まるため、これにより、バイアス電圧を予め設定されたレベルに戻すことができる。一方、バイアス電圧が減少傾向にある場合、ＮＭＯＳトランジスタ５４３は、導通がさらに弱まる傾向にあるため、これにより、ＮＭＯＳトランジスタ５４６のゲートに印加される電圧が増加する。ＮＭＯＳトランジスタ５４６は、導通がさらに強まるため、これにより、バイアス電圧を予め設定されたレベルに戻すことができる。
【００２２】
電圧ＳＡＩＮＲとＳＡＩＮは、それぞれ差動アンプ５３０の正および負入力に印加される。電圧ＳＡＩＮＲは、ＶCCからＰＭＯＳトランジスタ５２４を介した電圧降下、および特にＮＭＯＳトランジスタ５２５を介した電圧降下を差し引いた値に等しく、電圧ＳＡＩＮは、ＶCCからＰＭＯＳトランジスタ５４４を介した電圧降下、および特にＮＭＯＳトランジスタ５４５を介した電圧降下を差し引いた値に等しい。ＳＡＩＮＲとＳＡＩＮの相対値に基づき、差動アンプ（５３０）の出力デジタルデータは、論理ゼロ（“０”）または論理１（“１”）を示す。
【００２３】
図８は、昇圧回路５５０（図６）がどのようにして分圧器の原理動作により検出動作を速めるのかを示したものである。標記“Ｚ  ＰＵ”は、メインセル電流ブランチにおける負荷の引き上げ抵抗を示すとともに、昇圧回路５５０の引き上げ部におけるＮＭＯＳトランジスタ５５４の引き上げ抵抗も示す。標記“Ｚ  ＰＤ０”は、メインセル電流ブランチのメモリ素子に負電荷を保存した（すなわち、論理“０”の）フローティングゲート上の引き下げ抵抗を示す。標記“Ｚ  ＰＤ１”は、メインセル電流ブランチのメモリ素子に電荷を保存していない（すなわち、論理“１”の）フローティングゲート上の引き下げ抵抗を示す。標記“Ｚ  ＰＤ１”は、また、昇圧回路５５０の引き下げ部におけるＮＭＯＳトランジスタ５５６の引き上げ抵抗も示す。キャパシタンス７０６、７１８、７２６および７３８は、ビット線キャパシタンスを示す。
【００２４】
図中の符号７００は、メモリセル１４９がフローティングゲートに電荷を有さない（論理“１”の）時のセンスアンプ１１０（図２）のメインセル電流ブランチ１４０を示したものである。引き上げ抵抗７０２は、ＮＭＯＳトランジスタ１４５を示し、引き下げ抵抗一７０４は、フローティングゲートに電荷を有さないメモリセル１４９（選択ＮＭＯＳトランジスタ１４７と１４８を加えた小さな付加抵抗）を示す。ＶOUT-1は、以下の方程式で表わされる。
【００２５】
【数１】
2014056634.tif 000015
【００２６】
さらに、メインセル電流ブランチ１４０の抵抗Ｚ１４０は、以下の方程式で表わされる。
【００２７】
【数２】
2014056634.tif 000016
【００２８】
図示した符号７１０は、メモリセル５４９がフローティングゲートに電荷を有さない（論理“１”の）時のセンスアンプ５１０（図６）のメインセル電流ブランチ５４０を示したものである。引き上げ抵抗７１５は、ＮＭＯＳトランジスタ５４５を示し、引き下げ抵抗一７１６は、フローティングゲートに電荷を有さないメモリセル５４９（選択ＮＭＯＳトランジスタ５４７と５４８を加えた小さな付加抵抗）を示す。昇圧回路５５０の引き上げ部のＮＭＯＳトランジスタ５５４は、その（引き上げ）強度（能力）がＮＭＯＳトランジスタ５４５の（引き上げ）強度の２倍であるため、引き上げ抵抗７１１および７１３を示す。昇圧回路５５０の引き下げ部のＮＭＯＳトランジスタ５５６は、その（引き下げ）強度（能力）がメモリセル５４９の（引き下げ）強度の２倍であるため、引き下げ抵抗７１２および７１４を示す。ＶOUT-1は、以下の方程式で表わされる。
【００２９】
【数３】
2014056634.tif 000017
【００３０】
さらに、メインセル電流ブランチ５４０の抵抗Ｚ５４０は、以下の方程式で表わされる。
【００３１】
【数４】
2014056634.tif 000018
【００３２】
したがって、論理“１”を検出する時、方程式（１）と（３）を比較すると、ＶOUT-1のセンスアンプ１１０とセンスアンプ５１０は同じであるが、方程式（２）と（４）を比較するとわかるように、メインセル電流ブランチ５４０における抵抗Ｚ５４０が比較的低いことにより、検出時間は比較的速い。論理“１”の検出に用いる速い検出時間でセンスアンプの検出時間を決定することができなくても、同じ原理を論理“０”の検出に適用することができる。
【００３３】
図示した符号７２０は、メモリセル１４９がフローティングゲートに負電荷を有する（論理“０”の）時のセンスアンプ１１０（図２）のメインセル電流ブランチ１４０を示したものである。引き上げ抵抗７２２は、ＮＭＯＳトランジスタ１４５を示し、引き下げ抵抗ゼロ７２４は、フローティングゲートに負電荷を有するメモリセル１４９（選択ＮＭＯＳトランジスタ１４７と１４８を加えた小さな付加抵抗）を示す。ＶOUT-0は、以下の方程式で表わされる。
【００３４】
【数５】
2014056634.tif 000019
【００３５】
さらに、メインセル電流ブランチ１４０の抵抗Ｚ１４０は、以下の方程式で表わされる。
【００３６】
【数６】
2014056634.tif 000020
【００３７】
図示した符号７３０は、メモリセル５４９がフローティングゲートに負電荷を有する（論理“０”の）時のセンスアンプ５１０（図６）のメインセル電流ブランチ５４０を示したものである。引き上げ抵抗７３５は、ＮＭＯＳトランジスタ５４５を示し、引き下げ抵抗ゼロ７３６は、フローティングゲートに負電荷を有するメモリセル５４９（選択ＮＭＯＳトランジスタ５４７と５４８を加えた小さな付加抵抗）を示す。昇圧回路５５０の引き上げ部のＮＭＯＳトランジスタ５５４は、その（引き上げ）強度（能力）がＮＭＯＳトランジスタ５４５の（引き上げ）強度の２倍であるため、引き上げ抵抗７３１および７３３を示す。昇圧回路５５０の引き下げ部のＮＭＯＳトランジスタ５５６は、その（引き下げ）強度（能力）がメモリセル５４９の（引き下げ）強度の２倍であるため、引き下げ抵抗７３２および７３４を示す。しかしながら、ＮＭＯＳトランジスタ５５６の引き下げ抵抗は、２倍のメモリセル５４９の引き下げ抵抗よりも小さい。ＶOUT-0は、以下の方程式で表わされる。
【００３８】
【数７】
2014056634.tif 000021
【００３９】
2014056634.tif 000022
【００４０】
さらに、メインセル電流ブランチ５４０の抵抗Ｚ５４０は、以下の方程式で表わされる。
【００４１】
【数８】
2014056634.tif 000023
【００４２】
したがって、論理“０”を検出する時、方程式（５）と（７）を比較すると、センスアンプ５１０のＶout-1は、センスアンプ１１０の同じ電圧と比べるとわずかに弱いが、ＳＡＩＮは依然としてＳＡＩＮＲを通過するため、検出は依然として実現可能であり、少ないセンスマージン（lesser sense margin）でも優れた回路設計の達成を考慮することが可能である。しかしながら、さらに重要なことは、方程式（６）と（８）を比較すると、検出時間は、メインセル電流ブランチ５４０内の抵抗Ｚ５４０が比較的低いため、さらに速い。したがって、論理“０”を検出する速い検出時間で、センスアンプの検出時間が決定される。
【００４３】
昇圧回路５５０の長所は、図９から明らかである。ＳＩＮは、上昇時間が比較的遅いため、図中の符号８１０に示したゼロ検出時間は比較的長い。図中の符号８６０に示すように、図中の符号８６０のＳＡＩＮ曲線に対応する時間表示８３０と図中の符号８１０のＳＩＮ曲線に対応する時間表示８５０を比較すると、昇圧回路５５０は、ＳＡＩＮにおいて上昇時間が比較的速い。
【００４４】
ここで、論理ゼロ（“０”）で説明した特定の強度（すなわち、３倍（３×）引き上げと２倍（２×）引き下げ）は説明のために用いただけであるため、論理ゼロの検出時間を向上させるその他の強度も必要に応じて適用可能である。
【００４５】
図６のセンスアンプ５１０は、時間信号
2014056634.tif 000024
とＶBIASを使用しているが、その他の信号を提供するソース（非時間ソース）も必要に応じて使用可能である。ＰＭＯＳトランジスタ５５２のゲートは接地可能であるため、ＰＭＯＳトランジスタ５５２をイネーブルに保持し、さらに、ＶBIASをＮＭＯＳトランジスタ５５６に連続的に印加することができる。同様に、
2014056634.tif 000025
と
2014056634.tif 000026
も設置可能であるため、基準セル電流ブランチ５２０とメインセル電流ブランチ５４０をイネーブルに保持することができる。
【００４６】
比較的大きな検出許容範囲が必要な場合、信号
2014056634.tif 000027
とVBIASは実際上、本来の観測許容範囲を復元するため、ゼロ値のＳＡＩＮを貯蔵してＳＡＩＮＲを通過した後、回路における昇圧回路５５０を除去するためにコントロールされる。
図１０に示すように、
2014056634.tif 000028
とＶBIASは、“０”検出後にのみ除去されるため、これにより、昇圧回路の起動を停止させ、且つＳＡＩＮが９００の地点から上昇し、その結果、本来の検出許容範囲が回復する。図９に示すように、“０”検出時間の向上は、図７の
2014056634.tif 000029
信号とＶBIASでも実現することができるが、検出許容範囲は、別途、およそ時間表示８４０において回復する。
【００４７】
発明の説明は、ここで提出した説明の応用および長所を含み、且つ本発明の範囲に限定されない。本分野において通常の知識を有する者であれば、この特許文献を熟読することにより、実施形態の各構成要素が実用する変更された、および同一の構成要素を理解し、ここで開示した実施形態を変更および修正することができる。回路が特にＰＭＯＳトランジスタとＮＭＯＳトランジスタにより説明されている時、ＭＯＳＦＥＴ（ＰチャネルまたはＮチャネル）の種類は、ある状況において、変更可能である。負荷はＮＭＯＳトランジスタの形式により説明されているが、その他の種類の負荷、例えば、抵抗器、ＰＭＯＳトランジスタ、電流ミラー等も使用可能である。ドレインバイアス電圧回路は、必要に応じて変更可能であり、且つ異なる種類の基準セル、選択トランジスタおよびメモリセルを使用してもよい。さらに、特殊な値をここで説明のために提供したが、必要に応じて変更可能である。この実施形態において開示したこれらの、およびその他の変更および修正は、実施形態の異なる構成要素の変更および同一のものを含み、本発明の範囲および精神から離脱せずに達成できるものとし、以下の発明の範囲が提出する発明を含む。
【符号の説明】
【００４８】
１０、１１０、２１０、５１０  センスアンプ
２０、１２０、２２０、５２０  基準セル電流ブランチ
２２、４２  列負荷
２４、４４  ドレインバイアス電圧
２６、１２９、２２８、５２９  基準セル
３０、１３０、５３０  差動アンプ
４０、１４０、２４０、５４０  メインセル電流ブランチ
４６、１４９、２４８、５４９  メインセル
１２２、１２３、１２５、１２６、１４２、１４３、１４５、１４６、２２２、２２３、２２４、２２５、２４２、２４３、２４４、２４５  金属酸化膜半導体電界効果トランジスタ
１２７  基準ＹＢ選択トランジスタ
１２８  基準ＹＡ選択トランジスタ
１４７  ＹＢ選択トランジスタ
１４８  ＹＡ選択トランジスタ
２２１、２４１  抵抗性負荷
２２６  ミニアレイＷ‐選択トランジスタ
２２７  ミニアレイＹ‐選択トランジスタ
２４６  Ｗ‐選択トランジスタ
２４７  Ｙ‐選択トランジスタ
５２１、５２２、５２４、５４１、５４２、５４４、５５２  ＰＭＯＳトランジスタ
５２３、５２５、５２６、５４３、５４５、５４６、５５４、５５６  ＮＭＯＳトランジスタ
５２７  基準ＹＢ  ＮＭＯＳトランジスタ
５２８  基準ＹＡ  ＮＭＯＳトランジスタ
５４７  ＹＢ選択ＮＭＯＳトランジスタ
５４８  ＹＡ選択ＮＭＯＳトランジスタ
５５０  昇圧回路
７０２、７１１、７１３、７１５、７２２、７３１、７３３、７３５  引き上げ抵抗
７０４、７１２、７１４、７２４、７２６、７３２、７３４、７３６  引き下げ抵抗
７０６、７１８、７２６、７３８  キャパシタンス
８３０、８４０、８５０  時間
ＩD  ドレイン電流
ＲＩＮ  基準セル電圧
ＲＥＦＷＬ  基準ワード線
ＳＩＮ  メインセル電圧
ＳＡＩＮＲ  基準電圧
ＳＡＩＮ  メイン電圧
ＶRC  基準セル電圧
ＶMC  メインセル電圧
ＶGATE  ゲート電圧
ＶCC、ＶSS  電圧
ＶT  しきい値電圧
ＶBIAS  電圧
ＶOUT-1、ＶOUT-0  電圧
Ｚ  ＰＵ  引き上げ抵抗
Ｚ  ＰＤ０、ＺＰＤ１  引き下げ抵抗
Ｚ１４０、Ｚ５４０  抵抗
2014056634.tif 000030
【図１】
2014056634.tif 000031
【図２】
2014056634.tif 000032
【図３】
2014056634.tif 000033
【図４】
2014056634.tif 000034
【図５】
2014056634.tif 000035
【図６】
2014056634.tif 000036
【図７】
2014056634.tif 000037
【図８】
2014056634.tif 000038
【図９】
2014056634.tif 000039
【図１０】
2014056634.tif 000040