(57)【要約】【課題】ゲート線駆動回路を小型化すること。【解決手段】液晶表示装置は、第１の絶縁層の上層にある第１の電極層に設けられるゲート電極膜、前記ゲート電極膜の上方に第２の絶縁層を介して配置される半導体膜、前記半導体膜の上にある第２の電極層に設けられ、前記半導体膜の上面の一部に接するドレイン電極、および、前記第２の電極層に設けられ、前記半導体膜の上面の一部に接するソース電極、を含む薄膜トランジスタと、前記第１の絶縁層の下層に配置され、平面的にみて少なくとも一部が前記半導体膜および前記ゲート電極膜と重なるように設けられる遮光膜と、を含む。前記ドレイン電極および前記ソース電極のうち一方は、画素回路にオン信号を供給するゲート線に接続され、前記遮光膜は金属の膜であり、前記ソース電極と電気的に接続される。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１の絶縁層の上層にある第１の電極層に設けられるゲート電極膜、
前記ゲート電極膜の上方に第２の絶縁層を介して配置される半導体膜、
前記半導体膜の上にある第２の電極層に設けられ、前記半導体膜の上面の一部に接するドレイン電極、および
前記第２の電極層に設けられ、前記半導体膜の上面の一部に接するソース電極、
を含む薄膜トランジスタと、
前記第１の絶縁層の下層に配置され、平面的にみて少なくとも一部が前記半導体膜および前記ゲート電極膜と重なるように設けられる遮光膜と、
を含み、
前記ドレイン電極および前記ソース電極のうち一方は、画素回路にオン信号を供給するゲート線に接続され、
前記遮光膜は金属の膜であり、前記ソース電極と電気的に接続される
ことを特徴とする液晶表示装置。
【請求項２】
前記ドレイン電極および前記ソース電極のうち他方は、周期的なパルスを供給するクロック信号線に接続される、
ことを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記ゲート電極は前記第２の電極層にある配線と前記第２の絶縁層を貫く第１の孔を介して接続され、
前記遮光膜は前記ソース電極と前記第１および第２の絶縁層を貫く第２の孔を介して接続される、
ことを特徴とする請求項１または２に記載の液晶表示装置。
【請求項４】
金属を含む遮光膜を形成する工程と、
前記遮光膜の上層に第１の絶縁層を形成する工程と、
前記第１の絶縁層の上層に平面的にみて少なくとも一部が前記遮光膜と重なるゲート電極膜を形成する工程と、
前記ゲート電極膜の上層に第２の絶縁層を形成する工程と、
前記第２の絶縁層を貫き前記ゲート電極膜に至る第１の孔と、前記第１および第２の絶縁層を貫き前記遮光膜に至る第２の孔とを一回のエッチングにより形成する工程と、
前記第２の絶縁層の上層かつ平面的にみて少なくとも一部が前記ゲート電極と重なる半導体膜を形成する工程と、
前記半導体膜の上面に接するドレイン電極と、前記半導体膜の上面に接しかつ前記第２の孔において遮光膜と接するソース電極と、前記第１の孔において前記ゲート電極膜に接する配線とを含む層を形成する工程と、
を含むことを特徴とする液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置および液晶表示装置の製造方法に関する。
【背景技術】
【０００２】
液晶表示パネルは、複数の画素回路が配置される表示領域と、その周辺にある額縁領域とを有するアレイ基板を含んでいる。アレイ基板には、多くの薄膜トランジスタが形成されている。アレイ基板上に形成される半導体膜の少なくとも一部は各薄膜トランジスタのチャネルであるが、この半導体膜にバックライトからの光が当たるとリーク電流が生じることが知られている。このリーク電流を防ぐために、ゲート電極の下方に遮光膜を設けることがある。この遮光膜は、半導体膜にバックライトからの光が当たることを防ぐように配置されている。
【０００３】
特許文献１には、ゲート電極の下方に遮光膜を設け、ゲート電極と遮光膜との間に絶縁膜を設けた薄膜トランジスタ、およびその薄膜トランジスタを用いた液晶表示装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２３８８３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
表示領域を確保しつつ液晶表示装置を小型化するために、表示領域の周りにある額縁領域を狭くすることが求められている。近年は、額縁領域に多くの薄膜トランジスタを含むゲート線駆動回路が形成されるようになり、額縁領域を狭くするにはゲート線駆動回路を小型化する必要が生じている。一方、遮光膜を設けると、ゲート電極に印加される信号に対する薄膜トランジスタの反応が悪化してしまうこともあった。
【０００６】
本発明は上記課題を鑑みてなされたものであって、その目的は、ゲート線駆動回路を小型化することを可能にする技術を提供することにある。また、本発明の他の目的は、薄膜トランジスタが、ゲート電極に印加される信号に対して本構成を有しない場合より確実に反応することを可能にする技術を提供することにある。
【課題を解決するための手段】
【０００７】
本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下
の通りである。
【０００８】
（１）第１の絶縁層の上層にある第１の電極層に設けられるゲート電極膜、前記ゲート電極膜の上方に第２の絶縁層を介して配置される半導体膜、前記半導体膜の上にある第２の電極層に設けられ、前記半導体膜の上面の一部に接するドレイン電極、および、前記第２の電極層に設けられ、前記半導体膜の上面の一部に接するソース電極、を含む薄膜トランジスタと、前記第１の絶縁層の下層に配置され、平面的にみて少なくとも一部が前記半導体膜および前記ゲート電極膜と重なるように設けられる遮光膜と、を含み、前記ドレイン電極および前記ソース電極のうち一方は、画素回路にオン信号を供給するゲート線に接続され、前記遮光膜は金属の膜であり、前記ソース電極と電気的に接続されることを特徴とする液晶表示装置。
【０００９】
（２）（１）において、前記ドレイン電極および前記ソース電極のうち他方は、周期的なパルスを供給するクロック信号線に接続される、ことを特徴とする液晶表示装置。
【００１０】
（３）（１）または（２）において、前記ゲート電極は前記第２の電極層にある配線と前記第２の絶縁層を貫く第１の孔を介して接続され、前記遮光膜は前記ソース電極と前記第１および第２の絶縁層を貫く第２の孔を介して接続される、ことを特徴とする液晶表示装置。
【００１１】
（４）金属を含む遮光膜を形成する工程と、前記遮光膜の上層に第１の絶縁層を形成する工程と、前記第１の絶縁層の上層に平面的にみて少なくとも一部が前記遮光膜と重なるゲート電極膜を形成する工程と、前記ゲート電極膜の上層に第２の絶縁層を形成する工程と、前記第２の絶縁層を貫き前記ゲート電極膜に至る第１の孔と、前記第１および第２の絶縁層を貫き前記遮光膜に至る第２の孔とを一回のエッチングにより形成する工程と、前記第２の絶縁層の上層かつ平面的にみて少なくとも一部が前記ゲート電極と重なる半導体膜を形成する工程と、前記半導体膜の上面に接するドレイン電極と、前記半導体膜の上面に接しかつ前記第２の孔において遮光膜と接するソース電極と、前記第１の孔において前記ゲート電極膜に接する配線とを含む層を形成する工程と、を含むことを特徴とする液晶表示装置の製造方法。
【発明の効果】
【００１２】
本発明によれば、ゲート線駆動回路を小型化することができる。また、ゲート電極に印加される信号に対して、薄膜トランジスタを本構成を有しない場合より確実に反応させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態にかかかるアレイ基板における回路配置の一例を示す図である。
【図２】表示領域内にある画素回路の等価回路の一例を示す回路図である。
【図３】ゲート線駆動回路の等価回路の一例を示す回路図である。
【図４】回路Ａの構造を示す平面図である。
【図５】図４のＶ−Ｖ切断線における断面図である。
【図６】回路Ｂの構造を示す平面図である。
【図７】図６のVII−VII切断線における断面図である。
【図８】画素スイッチおよびゲート線の構造を示す平面図である。
【図９】図８のIX−IX切断線における断面図である。
【発明を実施するための形態】
【００１４】
以下では、本発明の実施形態について図面に基づいて説明する。出現する構成要素のうち同一機能を有するものには同じ符号を付し、その説明を省略する。
【００１５】
本発明の実施形態にかかる液晶表示装置は、アレイ基板ＡＲと、当該アレイ基板に対向し、カラーフィルタが設けられた対向基板と、これらの基板に挟まれた領域に封入された液晶材料と、アレイ基板の外側から光を照射するバックライトと、を含んで構成されている。
【００１６】
図１は、本発明の実施形態にかかるアレイ基板ＡＲにおける回路配置の一例を示す図であり、図２は表示領域ＤＡ内にある画素回路ＰＣの等価回路の一例を示す回路図である。アレイ基板ＡＲ上には、表示領域ＤＡと、その表示領域の左右に設けられるゲート線駆動回路ＧＤと、フレキシブルプリント基板などと接続する端子が設けられる端子部ＴＰとを含む。表示領域ＤＡにはｎ行×ｍ列の画素回路ＰＣが配置されている。
【００１７】
表示領域ＤＡ内ではｎ本のゲート線ＧＬとｍ本のデータ線ＤＬとが延びている。ｎ本のゲート線ＧＬはそれぞれ画素回路ＰＣの行に対応しており、図１および図２の左右方向に延びている。ゲート線ＧＬの両端のうち少なくとも一方はゲート線駆動回路ＧＤに接続される。ｍ本のデータ線ＤＬは、それぞれ画素回路ＰＣの列に対応しており、図２の上下方向に延びている。以下では画素回路ＰＣのｋ番目の行に対応するゲート線ＧＬをＧＬｋ、画素回路ＰＣのｉ番目の列に対応するデータ線ＤＬをＤＬｉと表記する。
【００１８】
各画素回路ＰＣは、画素スイッチＰＳＷと、液晶容量Ｃｌとを含む。画素スイッチＰＳＷは薄膜トランジスタであり、液晶容量Ｃｌとデータ線ＤＬとの間に設けられ、ゲート線ＧＬから供給されるオン信号に応じて液晶容量Ｃｌとデータ線ＤＬとを接続する。液晶容量Ｃｌは画素電極とコモン電極とそれらの間にある液晶とからなり、データ線ＤＬから供給される信号に基づく電位差を記憶する。なお、画素電極は画素スイッチＰＳＷに接続されており、コモン電極にはデータ線ＤＬに供給される信号と関係なく決まる電位が供給されている。
【００１９】
液晶容量Ｃｌが記憶する電位差に基づいて液晶の偏光の度合いが変化し、画素回路ＰＣを透過する光の量も変化する。これにより、液晶表示装置は画像を表示する。なお、破線で囲まれた回路Ｃの詳細については後述する。
【００２０】
図３は、ゲート線駆動回路ＧＤの等価回路の一例を示す図である。図３には、ゲート線駆動回路ＧＤのうち、ｋ番目のゲート線ＧＬにオン信号を供給する部分（以下では「ライン回路」と記載する）を示している。図３において、例えば「ＧＬｋ−１」から延びる矢印はゲート線ＧＬｋ−１から信号が入力されることを示し、「ＧＬｋ」に向かって延びる矢印は、ゲート線ＧＬｋに向けて信号を出力することを示す。ゲート線駆動回路ＧＤには、４つのクロック信号線Ｖ１〜Ｖ４が接続されており、それらのクロック信号線Ｖ１からＶ４は、その番号の順にパルス信号を供給する。なお、クロック信号線の数は４つでなくてもよく、３つ以上であればよい。図３におけるＶｊのｊは例えばｋを４でわった余りであり、便宜上、Ｖｊ＋２の「ｊ＋２」が５の場合はＶ１を、６の場合はＶ２を示すこととする。
【００２１】
ライン回路は、８つの薄膜トランジスタＴ１〜Ｔ８と、２つのキャパシタＣ１，Ｃ２とを含む。薄膜トランジスタＴ５はクロック信号線Ｖｊから供給されるクロックをオン信号としてゲート線ＧＬｋに向けて供給するか否かを制御する。薄膜トランジスタＴ５のゲート電極はライン回路のノードＮ１に接続されており、ノードＮ１の電位がハイレベルになるとオンになり、その間にドレイン電極に供給されるクロックの電位をゲート線ＧＬｋに供給する。クロックは周期的なパルスであり、ライン回路がゲート線ＧＬｋにオン信号を送るタイミングでハイレベルの電位となる。キャパシタＣ１は薄膜トランジスタＴ１のソース電極とゲート電極とに接続されている。ゲート線ＧＬｋの電位がハイレベルになると、キャパシタＣ１によりノードＮ１の電位はそれまでよりさらに高い電位になり、クロックのパルスの形状はキャパシタＣ１を用いない場合よりきれいになる。キャパシタＣ１はいわゆるチャージポンプ容量である。
【００２２】
ノードＮ１にはダイオード接続された薄膜トランジスタＴ１のソース電極と、薄膜トランジスタＴ２，Ｔ８のドレイン電極とが接続されている。薄膜トランジスタＴ１のゲート電極およびドレイン電極はゲート線ＧＬｋ−１に接続されており、ゲート線ＧＬｋ−１の電位がハイレベルになると薄膜トランジスタＴ１はノードＮ１にハイレベルの電位を入力し、ノードＮ１の電位はハイレベルとなる。薄膜トランジスタＴ２のゲート電極はノードＮ２に接続され、ソース電極はローレベルの基準電位を供給する接地線ＶＧＬに接続されている。薄膜トランジスタＴ２は、ノードＮ２がハイレベルの期間（ゲート線ＧＬｋに音信号を供給する水平期間１Ｈと、その前後のそれぞれ１水平期間とを除く期間）にノードＮ１の電位をローレベルに保持させる。
【００２３】
薄膜トランジスタＴ６のゲート電極はノードＮ２に接続され、ドレイン電極はゲート線ＧＬｋに、ソース電極は接地線ＶＧＬに接続されている。薄膜トランジスタＴ６は、ノードＮ２がハイレベルの期間にオンとなり、ゲート線ＧＬｋの電位をローレベルに保持させる。
【００２４】
キャパシタＣ２の一端はノードＮ２に、他端は接地線ＶＧＬに接続されており、ノードＮ２の電位を保持するためのものである。また薄膜トランジスタＴ３はダイオード接続されており、クロック信号線Ｖｊ＋２からクロックとして周期的に入力されるハイレベルの電位をノードＮ２に供給する。こうすることで、ゲート線ＧＬｋにオン信号を供給する水平期間１Ｈと、その前後のそれぞれ１水平期間とを除く期間においてノードＮ２の電位がハイレベルに保持される。
【００２５】
薄膜トランジスタＴ４，Ｔ７のドレイン電極はノードＮ２に接続され、ソース電極は接地線ＶＧＬに接続されている。薄膜トランジスタＴ４のゲート電極はノードＮ１に接続されており、ゲート線ＧＬｋ−１からのオン信号によりノードＮ１の電位がハイレベルになると、薄膜トランジスタＴ４はオンになりノードＮ２の電位をローレベルにする。また薄膜トランジスタＴ７のゲート電極はゲート線ＧＬｋ−１に接続されており、薄膜トランジスタＴ７は、ノードＮ１の電位がローレベルからハイレベルになる際に、ノードＮ２の電位をハイレベルからローレベルに遅延なく変化させるためのものである。
【００２６】
薄膜トランジスタＴ８のゲート電極は、ゲート線ＧＬｋ＋２に接続されており、薄膜トランジスタＴ８は、ノードＮ２の電位がローレベルからハイレベルに変化する際に、ノードＮ１の電位をハイレベルからローレベルに遅延なく変化させるためのものである。
【００２７】
以下では、アレイ基板ＡＲ上に実装される回路の構造について説明する。図３に示す回路のうち薄膜トランジスタＴ５とキャパシタＣ１とが接続されている部分を回路Ａ、薄膜トランジスタＴ８の部分を回路Ｂと呼ぶ。
【００２８】
図４は、回路Ａの構造を示す平面図であり、図５は、図４のＶ−Ｖ切断線における断面図である。アレイ基板ＡＲは、矩形の透明なガラス基板である。アレイ基板ＡＲの上層には、そのアレイ基板ＡＲの上面に接するように遮光膜ＵＳ１が形成されている。平面的にみて、遮光膜ＵＳ１は、後述する矩形の半導体膜Ｓ１より一回り大きい矩形の部分と、その矩形の部分からスルーホールＴＨ１の下層まで延びる接続部とを有する。遮光膜ＵＳ１は、平面的にみて半導体膜Ｓ１の全てと重なっており、バックライトから半導体膜Ｓ１に向かう光は遮光膜ＵＳ１により反射される。
【００２９】
遮光膜ＵＳ１の上層には、遮光膜ＵＳ１を覆う絶縁体の膜からなる第１の絶縁層Ｉ１が形成されている。第１の絶縁層Ｉ１の上層には薄膜トランジスタＴ５のゲート電極ＧＴ１が形成される第１の電極層が設けられる。ゲート電極ＧＴ１は平面的にみて、その上方にある半導体膜Ｓ１より一回り大きい矩形の部分と、その矩形の部分からスルーホールＴＨ２の下層まで延びる接続部とを有する。ゲート電極ＧＴ１は平面的にみて半導体膜Ｓ１の全てと重なっている。図４ではゲート電極ＧＴ１の矩形の部分は半導体膜Ｓ１や遮光膜ＵＳ１の矩形の部分より一回り大きいが、必ずしもそうでなくてもよい。
【００３０】
ゲート電極ＧＴ１の上層には絶縁体の膜からなる第２の絶縁層Ｉ２が形成されている。第２の絶縁層Ｉ２の上層には半導体膜Ｓ１が形成される。半導体膜Ｓ１は、上述のようにゲート電極ＧＴ１や遮光膜ＵＳ１より一回り小さく、平面的にみてそれらと重なっている。
【００３１】
半導体膜Ｓ１の上層には、薄膜トランジスタＴ５のドレイン電極ＤＴ１、ソース電極ＳＴ１およびゲート電極ＧＴ１をノードＮ１に接続する配線を含む第２の電極層が設けられる。ドレイン電極ＤＴ１とソース電極ＳＴ１はそれぞれ櫛歯形状を有する。より具体的には、ドレイン電極ＤＴ１とソース電極ＳＴ１とは、それぞれ図４の上下方向に延びる複数の線状部を有し、隣り合うドレイン電極ＤＴ１の線状部の間にソース電極ＳＴ１の線状部が配置されている。ドレイン電極ＤＴ１の複数の線状部の上端は横方向に延びる部分により互いに接続され、ソース電極ＳＴ１の複数の線状部の下端も横方向に延びる部分により互いに接続されている。そしてソース電極ＳＴ１のその横方向に延びる部分はゲート線ＧＬｋと電気的に接続されている。また、ソース電極ＳＴ１は途中で分岐してスルーホールＴＨ１まで延び、スルーホールＴＨ１を介して遮光膜ＵＳ１と接している。スルーホールＴＨ１は第１の絶縁層Ｉ１と第２の絶縁層Ｉ２とのそれぞれの絶縁膜に設けられた孔からなり、その底は遮光膜ＵＳ１である。またノードＮ１の配線は、スルーホールＴＨ２を介してゲート電極ＧＴ１と接している。スルーホールＴＨ２は第２の絶縁層Ｉ２の絶縁膜に設けられた孔からなり、その底はゲート電極ＧＴ１である。
【００３２】
これまでに説明した薄膜トランジスタＴ５のドレイン電極ＤＴ１、ソース電極ＳＴ１などは第３の絶縁層Ｉ３に覆われている。
【００３３】
ここで、ゲート電極ＧＴ１と遮光膜ＵＳ１とは間に第１の絶縁層Ｉ１を有するキャパシタＣ１でもある。ソース電極ＳＴ１と遮光膜ＵＳ１とが電気的に接続しているからである。このように、遮光膜ＵＳ１をキャパシタの構成部材にすることで、いわゆるチャージポンプ容量を形成することができ、別の領域にキャパシタＣ１を設けるよりも回路面積を縮小することが可能となる。
【００３４】
例えば、第１の絶縁層Ｉ１の誘電率が６．８、膜厚が２００ｎｍであり、必要な容量が１．６ｐＦとすると、キャパシタＣ１として必要な面積は５．３２×１０−３ｕｍ２となる。これは、単純計算で考えると、ゲート線ＧＬ間のピッチが９０ｕｍである場合に、それに直交する向きの長さを５９ｕｍ削減できることを示す。
【００３５】
図６は、回路Ｂの構造を示す平面図であり、図７は、図６のVII−VII切断線における断面図である。アレイ基板ＡＲの上層には、そのアレイ基板ＡＲの上面に接するように遮光膜ＵＳ２が形成されている。平面的にみて、遮光膜ＵＳ２は、後述する矩形の半導体膜Ｓ２より一回り大きい矩形の部分と、その矩形の部分から図６の左方向にスルーホールＴＨ３の底部分まで延びる接続部とを有する。遮光膜ＵＳ２は、平面的にみて半導体膜Ｓ２の全てと重なっており、バックライトからの光が半導体膜Ｓ２に当たらないようになっている。
【００３６】
遮光膜ＵＳ２の上層には、第１の絶縁層Ｉ１が形成されている。第１の絶縁層Ｉ１の上層には薄膜トランジスタＴ８のゲート電極ＧＴ２が形成される第１の電極層が設けられる。ゲート電極ＧＴ２は平面的にみて、その上方にある半導体膜Ｓ１より一回り小さい矩形の部分と、その矩形の部分から図６の左方向に向かってスルーホールＴＨ４の下層まで延びる接続部とを有する。ゲート電極ＧＴ２は平面的にみて半導体膜Ｓ２の一部と重なっている。ここで、ゲート電極ＧＴ２は平面的にみて遮光膜ＵＳ２の領域内にあり、スルーホールＴＨ４はその領域内にある。またスルーホールＴＨ３はスルーホールＴＨ４より左側にあり、ゲート電極ＧＴ２はスルーホールＴＨ３の下までは延びていない。
【００３７】
ゲート電極ＧＴ２の上層には第２の絶縁層Ｉ２が形成されている。第２の絶縁層Ｉ２の上層には半導体膜Ｓ２が形成される。半導体膜Ｓ２は、上述のようにゲート電極ＧＴ２より一回り大きく、遮光膜ＵＳ１より一回り小さい。
【００３８】
半導体膜Ｓ２の上層には、薄膜トランジスタＴ８のドレイン電極ＤＴ２、ソース電極ＳＴ２およびゲート電極ＧＴ２および遮光膜ＵＳ２をゲート線ＧＬｋ＋２と電気的に接続する配線を含む第２の電極層が設けられる。ドレイン電極ＤＴ２は、図６の上下方向に延びる２つの線状部を有し、ソース電極ＳＴ２も、その上下方向に延びる１つの線状部を有する。隣り合うドレイン電極ＤＴ２の線状部の間にソース電極ＳＴ１の線状部が配置されており、ドレイン電極ＤＴ２の線状部は上端で互いに接続され、ソース電極ＳＴ２の線状部の下端には左右方向に延びる部分が接続されている。ドレイン電極ＤＴ２はノードＮ１と電気的に接続され、ソース電極ＳＴ２は接地線ＶＧＬと電気的に接続されている。
【００３９】
上述の配線は、スルーホールＴＨ３を介して遮光膜ＵＳ２と接し、スルーホールＴＨ４を介してゲート電極ＧＴ２と接している。スルーホールＴＨ３は第１の絶縁層Ｉ１と第２の絶縁層Ｉ２とのそれぞれの絶縁膜に設けられた孔からなり、その底は遮光膜ＵＳ２である。スルーホールＴＨ４は第１の絶縁層Ｉ１に設けられた孔からなり、その底はゲート電極ＧＴ２である。
【００４０】
これまでに説明した薄膜トランジスタＴ８のドレイン電極ＤＴ２、ソース電極ＳＴ２などは、その上層に設けられた第３の絶縁層Ｉ３により覆われている。
【００４１】
薄膜トランジスタＴ８では、半導体膜Ｓ２とゲート電極ＧＴ２との間に寄生容量Ｃｇｔが生じ、半導体膜Ｓ２と遮光膜ＵＳ２との間に寄生容量Ｃｕｓが生じる。一方、ゲート電極ＧＴ２と遮光膜ＵＳ２とは電気的に接続されており、内部抵抗を無視すれば同電位となることから、これらの間に生じる容量は問題にならない。ここで、半導体膜Ｓ２とゲート電極ＧＴ２との間には第２の絶縁層Ｉ２のみであるが、半導体膜Ｓ２と遮光膜ＵＳ２との間には第１の絶縁層Ｉ１と第２の絶縁層Ｉ２があるため、単位面積当たりのＣｕｓは単位面積当たりのＣｇｔより小さくなる。従って、ゲート電極ＧＴ２の面積を極力小さくし、ゲート電極ＧＴ２に電気的に接続された遮光膜ＵＳ２で半導体膜Ｓ２を覆うことで、薄膜トランジスタＴ８に生じる寄生容量Ｃｇｔ，Ｃｕｍを削減し、そのゲート電極ＧＴ２に、薄膜トランジスタＴ８をオンさせる信号が供給された際のスイッチ速度を向上させることが可能となる。
【００４２】
図８は、画素スイッチＰＳＷおよびゲート線ＧＬ（回路Ｃ）の構造を示す平面図である。図９は、図８のIX−IX切断線における断面図である。図８および図９の右側の部分は表示領域ＤＡ内にあるデータ線ＤＬや画素スイッチＰＳＷの構造を示し、図８および図９の右側の部分は表示領域ＤＡ外でゲート線ＧＬと遮光膜ＵＳ３とを接続する部分を示している。
【００４３】
アレイ基板ＡＲの上層には、そのアレイ基板ＡＲの上面に接する遮光膜ＵＳ３が形成されている。遮光膜ＵＳ３は、図８の左右方向に延びる帯状の部分と、帯状の部分から膨らんだ部分であって平面的にみて後述する半導体膜Ｓ３の全てと平面的に重なる部分と、表示領域ＤＡの外で図８の上方に屈曲しスルーホールＴＨ５の底まで延びる部分とを有する。遮光膜ＵＳ３は、バックライトからの光が半導体膜Ｓ３に当たらないように形成されている。
【００４４】
遮光膜ＵＳ３の上層には、第１の絶縁層Ｉ１が形成されている。第１の絶縁層Ｉ１の上層には遮光膜ＵＳ３の上方を左右に延びるゲート線ＧＬを含む第１の電極層が設けられている。ゲート線ＧＬは半導体膜Ｓ３の下で膨らんだ部分を有する。その膨らんだ部分はほぼ矩形であり、平面的にみて半導体膜Ｓ３より一回り小さく、また重なっている。この膨らんだ部分は画素スイッチＰＳＷのゲート電極でもある。
【００４５】
ゲート線ＧＬの上層には第２の絶縁層Ｉ２が形成されている。第２の絶縁層Ｉ２の上層には半導体膜Ｓ３が形成される。半導体膜Ｓ３は、ゲート線ＧＬの膨らんだ部分より一回り大きく、遮光膜ＵＳ３の膨らんだ部分より一回り小さい。
【００４６】
半導体膜Ｓ３の上層には、データ線ＤＬ、ソース電極ＳＴ３およびスルーホールＴＨ５，ＴＨ６を介してゲート線ＧＬと遮光膜ＵＳ３とを接続する配線を含む第２の電極層が設けられる。データ線ＤＬは画素スイッチＰＳＷのドレイン電極でもあり、平面的に見て一部が半導体膜Ｓ３の一部の上面に接している。ソース電極ＳＴ３は、平面的にみて一部が半導体膜Ｓ３の一部の上面に接しており、図示しないが画素電極にも接続されている。
【００４７】
上述の配線は、スルーホールＴＨ５の底で遮光膜ＵＳ３と接し、スルーホールＴＨ６の底でゲート線ＧＬと接している。スルーホールＴＨ３は第１の絶縁層Ｉ１と第２の絶縁層Ｉ２とのそれぞれの絶縁膜に設けられた孔からなり、その底は遮光膜ＵＳ３である。スルーホールＴＨ６は第１の絶縁層Ｉ１に設けられた孔からなり、その底はゲート線ＧＬである。
【００４８】
これまでに説明したデータ線ＤＬ、ソース電極ＳＴ３などは、その上層に設けられた第３の絶縁層Ｉ３により覆われている。さらに第３の絶縁層Ｉ３の上層には、図示しない透明導電膜であるコモン電極や画素電極が形成されている。
【００４９】
この回路Ｃにおける画素スイッチＰＳＷは、回路Ｂと同様にゲート電極に相当するゲート線ＧＬと遮光膜ＵＳ３とが電気的に接続されている。したがって、画素スイッチＰＳＷに生じる寄生容量を削減し、そのゲート電極に、画素スイッチＰＳＷをオンさせる信号が供給された際のスイッチ速度を向上させることが可能となる。
【００５０】
次にこれらの回路の製造方法について説明する。はじめに、アレイ基板ＡＲ上にスパッタリングでＭｏ合金などの金属の膜を形成し、エッチングにより遮光膜ＵＳ１〜ＵＳ３等をパターニングする。次に、窒化シリコンの膜をＣＶＤ装置などで成膜することで第１の絶縁層Ｉ１を形成する。第１の絶縁層Ｉ１の上にＭｏ合金などの金属をスパッタリングすることで第１の電極層を形成し、さらに、エッチングによりゲート線ＧＬやゲート電極ＧＴ１，ＧＴ２を形成する。そして、窒化シリコンの膜をＣＶＤ装置などで成膜することで第２の絶縁層Ｉ２を形成し、続いてアモルファスシリコンを成膜することで半導体層を形成する。
【００５１】
半導体層をエッチングすることにより半導体膜Ｓ１〜Ｓ３を形成し、さらに第１の絶縁層Ｉ１や第２の絶縁層Ｉ２をエッチングすることでスルーホールＴＨ１〜ＴＨ６を形成する。第１の絶縁層Ｉ１および第２の絶縁層Ｉ２のエッチングは一度に行い、ゲート電極ＧＴ１等の上にできるスルーホールＴＨ２等は第２の絶縁層Ｉ２のみを貫く孔ができ、遮光膜ＵＳ１等の上にできるスルーホールＴＨ１等は第１の絶縁層Ｉ１および第２の絶縁層Ｉ２を貫く孔ができる。
【００５２】
次に、スパッタリングでＭｏ合金などの金属の膜を形成し、エッチングによりドレイン電極ＤＴ１〜ＤＴ２、データ線ＤＬなどの配線を形成する。このプロセスにより第２の電極層の配線等とスルーホールＴＨ１〜ＴＨ６等の底にある配線等とが接続される。その上に窒化シリコンを成膜しエッチングすることで第３の絶縁層Ｉ３を形成する。
【００５３】
さらにスパッタリングで透明導電膜を成膜しそれをエッチングすることで図示しないコモン電極を形成し、その上に窒化シリコンを成膜しエッチングする第３の絶縁層Ｉ３の上にはスパッタリングで透明導電膜を成膜し、それをエッチングすることで画素電極を形成する。
【００５４】
これらの工程によりアレイ基板ＡＲ上にゲート線駆動回路ＧＤや画素回路ＰＣなどが形成される。このアレイ基板ＡＲに対向基板を貼り、アレイ基板ＡＲと対向基板との間に液晶を充填する。そしてそのアレイ基板ＡＲにフレキシブルプリント基板などの回路や配線を接続することで液晶表示パネルが形成される。
【符号の説明】
【００５５】
ＡＲ  アレイ基板、Ｃｌ  液晶容量、ＤＡ  表示領域、ＤＬ  データ線、ＧＤ  ゲート線駆動回路、ＧＬ  ゲート線、ＰＣ  画素回路、ＰＳＷ  画素スイッチ、ＴＰ  端子部、Ｃ１，Ｃ２  キャパシタ、Ｎ１，Ｎ２  ノード、Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８  薄膜トランジスタ、Ｖｊ，Ｖｊ＋２  クロック信号線、ＶＧＬ  接地線、ＤＴ１，ＤＴ２  ドレイン電極、ＧＴ１，ＧＴ２  ゲート電極、Ｉ１  第１の絶縁層、Ｉ２  第２の絶縁層、Ｉ３  第３の絶縁層、Ｓ１，Ｓ２，Ｓ３  半導体膜、ＳＴ１，ＳＴ２，ＳＴ３  ソース電極、ＴＨ１，ＴＨ２，ＴＨ３，ＴＨ４，ＴＨ５，ＴＨ６  スルーホール、ＵＳ１，ＵＳ２，ＵＳ３  遮光膜、Ｃｇｔ，Ｃｕｓ  寄生容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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