(57)【要約】      （修正有）【課題】III-ＮおよびIV族デバイスのカスコード回路集積アセンブリを提供する。【解決手段】集積アセンブリ２００は、プリント回路基板２３０と、プリント回路基板２３０に連結された、デプレッションモードIII−窒化物トランジスタダイ２１２およびIV族トランジスタダイ２１４と、を含む。デプレッションモードIII−窒化物トランジスタダイ２１２は、プリント回路基板２３０の一方の面上に配置され、IV族トランジスタダイ２１４がプリント回路基板２３０の逆側の面上に配置される。プリント回路基板２３０中の少なくとも一つビア２２０が、デプレッションモードIII−窒化物トランジスタダイ２１２をIV族トランジスタダイ２１４に電気的に結合する。いくつかの実施形態では、デプレッションモードIII−窒化物トランジスタダイ２１２が、IV族トランジスタダイ２１４とカスコード接続している。【選択図】図２Ｂ
2014131027.tif 000002
【特許請求の範囲】
【請求項１】
プリント回路基板と、
前記プリント回路基板に連結された、デプレッションモードIII−窒化物トランジスタダイおよびＩＶ族トランジスタダイと、を備え、
前記デプレッションモードIII−窒化物トランジスタダイが前記プリント回路基板の一方の面上に配置され、前記IV族トランジスタダイが前記プリント回路基板の逆側の面上に配置され、
前記プリント回路基板に、前記デプレッションモードIII−窒化物トランジスタダイを前記IV族トランジスタダイに電気的に結合する、少なくとも一つビアをさらに備える、集積アセンブリ。
【請求項２】
前記デプレッションモードIII−窒化物トランジスタダイが、前記IV族トランジスタダイとカスコード接続している請求項１に記載の集積アセンブリ。
【請求項３】
前記デプレッションモードIII−窒化物トランジスタダイが、前記IV族トランジスタダイの上に配置されている請求項１に記載の集積アセンブリ。
【請求項４】
前記IV族トランジスタダイは、前記デプレッションモードIII−窒化物トランジスタダイの直ぐ下にあり、且つ前記デプレッションモードIII−窒化物トランジスタダイからずれていない請求項１に記載の集積アセンブリ。
【請求項５】
前記IV族トランジスタダイは、前記デプレッションモードIII−窒化物トランジスタダイからずれている請求項１に記載の集積アセンブリ。
【請求項６】
前記III−窒化物トランジスタダイは、はんだバーを介した外部回路結合のために構成された複数の伸長ディジットを備える請求項１に記載の集積アセンブリ。
【請求項７】
前記IV族トランジスタダイは、パッシベーション層と、当該パッシベーション層内の開口部を介して曝されるはんだ付け可能な接点と、を備える請求項１に記載の集積アセンブリ。
【請求項８】
前記III−窒化物トランジスタダイは、パッシベーション層と、当該パッシベーション層内の開口部を介して曝されるはんだ付け可能な接点と、を備える請求項１に記載の集積アセンブリ。
【請求項９】
前記IV族トランジスタダイのドレインを前記プリント回路基板に連結する導電性クリップをさらに備える請求項１に記載の集積アセンブリ。
【請求項１０】
前記IV族トランジスタダイおよび前記デプレッションモードIII−窒化物トランジスタダイは、エンハンスメントモード複合デバイスを形成する請求項１に記載の集積アセンブリ。
【請求項１１】
前記IV族トランジスタダイは、エンハンスメントモードトランジスタを含む請求項１に記載の集積アセンブリ。
【請求項１２】
前記IV族トランジスタダイおよび前記III−窒化物トランジスタダイの少なくとも一つは、前記プリント回路基板上で封止されている請求項１に記載の集積アセンブリ。
【請求項１３】
前記III−窒化物トランジスタダイは、高電子移動度トランジスタを備える請求項１に記載の集積アセンブリ。
【請求項１４】
プリント回路基板と、
前記プリント回路基板に連結された、デプレッションモードIII−窒化物トランジスタダイおよびIV族トランジスタダイと、を備え、
前記デプレッションモードIII−窒化物トランジスタダイおよび前記IV族トランジスタダイが前記プリント回路基板の同じ面上に配置され、
前記プリント回路基板に、前記デプレッションモードIII−窒化物トランジスタダイを前記IV族トランジスタダイに電気的に結合する、少なくとも一つ配線をさらに備える、集積アセンブリ。
【請求項１５】
前記デプレッションモードIII−窒化物トランジスタダイが、前記IV族トランジスタダイとカスコード接続している請求項１４に記載の集積アセンブリ。
【請求項１６】
前記デプレッションモードIII−窒化物トランジスタダイが、チップスケールパッケージ内にある請求項１４に記載の集積アセンブリ。
【請求項１７】
前記IV族トランジスタダイが、チップスケールパッケージ内にある請求項１４に記載の集積アセンブリ。
【請求項１８】
プリント回路基板と、
前記プリント回路基板上に形成される電力変換回路であって、当該プリント回路基板に連結された、デプレッションモードIII−窒化物トランジスタダイおよびIV族トランジスタダイを備える電力変換回路と、を備え、
前記デプレッションモードIII−窒化物トランジスタダイが、前記プリント回路基板によって、前記IV族トランジスタダイとカスコード接続で結合されている集積アセンブリ。
【請求項１９】
前記電力変換回路は、前記プリント回路基板上に配置された制御ＩＣを更に備える請求項１８に記載の集積アセンブリ。
【請求項２０】
前記デプレッションモードIII−窒化物トランジスタダイが前記プリント回路基板の一方の面上に配置され、前記IV族トランジスタダイが前記プリント回路基板の逆側の面上に配置される請求項１８に記載の集積アセンブリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２０１２年１２月１８日出願の米国仮特許出願第６１／７３８，９４５号「Cascode Circuit Integration of Group III-N and Group IV Devices」の利益および優先権を主張するものである。上記出願の開示は本出願に参照により全て組み込まれる。
【０００２】
以下の同一出願人による米国特許出願は、本出願に開示される実施形態の他の態様に関連するとともに、本出願に開示される実施形態の他の態様を記載している。当該米国特許出願は、本出願に参照により全て組み込まれる。
・２０１１年２月１日に出願され、米国特許第８，３９９，９１２号として特許された米国特許出願第１３／０１８，７８０号「III-Nitride Power Device with Solderable Front Metal」
・２００１年２月９日に出願され、米国特許第６，６５３，７４０号として特許された米国特許出願第０９／７８０，０８０号「Vertical Conduction Flip-Chip Device with Bump Contacts on Single Surface」
・２００１年３月２８日に出願され、米国特許第６，６２４，５２２号として特許された米国特許出願第０９／８１９，７７４号「Chip Scale Surface Mounted Device and Process of Manufacture」
・２００６年３月１０日に出願され、米国特許第８，０１７，９７８号として特許された米国特許出願第１１／３７２，６７９号「Hybrid Semiconductor Device」
【０００３】
定義
本明細書で使用される、用語「III−V族」は、少なくとも１つのIII族元素と少なくとも１つのV族元素とを含む化合物半導体を意味する。例えば、III−V族半導体は、III−窒化物半導体（III族窒化物半導体）の形を取り得る。「III−窒化物」または「III−Ｎ」は、窒素と、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）およびボロン（Ｂ）などの少なくとも１つのIII族元素とを含む化合物半導体を意味し、例えば窒化アルミニウムガリウム（ＡｌｘＧａ(1-x)Ｎ）、窒化インジウムガリウム（ＩｎｙＧａ(1-y)Ｎ）、窒化アルミニウムインジウムガリウム（ＡｌxＩｎｙＧａ(1-x-y)Ｎ）、砒化リン化窒化ガリウム（ＧａＡｓａＰｂＮ(1-a-b)）、砒化リン化窒化アルミニウムインジウムガリウム（ＡｌｘＩｎｙＧａ(1-x-y)ＡｓａＰｂＮ(1-a-b)）などの合金を含むが、これらに限定されない。また、III−窒化物は一般に、Ｇａ極性、Ｎ極性、半極性または非極性結晶方位を含む任意の極性を有するが、これらに限定されない。また、III−窒化物材料は、ウルツ鉱型、閃亜鉛鉱型、あるいは混合結晶多形のいずれかを含むことができ、単結晶またはモノクリスタル、多結晶、または非結晶の結晶構造を含むことができる。本明細書で使用される、「窒化ガリウム」、「ＧａＮ」はIII−窒化物化合物半導体を意味し、III族元素は若干量または相当量のガリウムを含むが、ガリウムに加えて他のIII族元素も含むことができる。また、III−V族またはＧａＮトランジスタは、低電圧IV族トランジスタと、III−V族またはＧａＮトランジスタとをカスコードで接続することにより形成される複合高電圧エンハンスメントモードトランジスタを意味する。
【０００４】
さらに、本明細書で用いる「ＬＶデバイス」、「低電圧半導体デバイス」、「低電圧トランジスタ」等は、最大で約５０ボルトの典型的な電圧範囲を有する低電圧デバイスを意味する。典型的な電圧範囲は、低電圧（ＬＶ）：約０Ｖ〜５０Ｖ、中間電圧（ＭＶ）：約５０Ｖ〜２００Ｖ、高電圧（ＨＶ）：約２００Ｖ〜１２００Ｖ、超高電圧（ＵＨＶ）：約１２００Ｖ超を含む。ＬＶデバイスは、任意の適当なIV族半導体材料を備え得る。また、本明細書で使用される、用語「IV族」はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）および炭素（Ｃ）を含む少なくとも１つのIV族の元素を含む半導体を意味し、例えばＳｉＧｅおよびＳｉＣなどの化合物半導体も含む。また、IV族は、歪化されたシリコンまたは他の歪化されたIV族材料を生成するためのIV族元素の層またはIV族元素のドーピングからなる半導体材料を意味する。さらに、IV族系の複合基板は、例えばＳＯＩ（semiconductor on insulator）、ＳＩＭＯＸ（separation by implantation of oxygen）プロセス基板、およびＳＯＳ（silicon on sapphire）などを含み得る。さらにまた、IV族デバイスは、ＣＭＯＳプロセスを用いて形成されるデバイスを含むことができるが、ＮＭＯＳおよびＰＭＯＳデバイスプロセスも含むこともできる。
【背景技術】
【０００５】
III−窒化物材料は、比較的広い、直接バンドギャップおよび潜在的に強い圧電分極を有する半導体化合物であり、高い破壊電界、高い飽和速度、および二次元電子ガス（2DEG）の作成を可能にする。その結果、III−窒化物材料は、デプレッションモード（例えば、ノーマリオン）III−窒化物トランジスタ（例えば、高電子移動度トランジスタ）、およびダイオードなどの多くの電力用途に使用される。
【０００６】
特定の用途では、デプレッションモードIII−窒化物トランジスタをIV族トランジスタ（例えば、シリコントランジスタ）に連結することが望まれている。例えば、電力デバイスのノーマリオフ特性が一般に望まれる電力管理用途では、デプレッションモードIII−窒化物トランジスタは、IV族トランジスタとカスコード接続して、エンハンスメントモード複合デバイスを製造することができる。また、デプレッションモードIII−窒化物トランジスタおよびIV族トランジスタは、コスト、性能、サイズ、およびスループット要求を満たすように、効率的にパッケージされまたは組み立てられることが必要である。
【発明の概要】
【課題を解決するための手段】
【０００７】
本発明は、III-ＮおよびIV族デバイスのカスコード回路集積を指向し、実質的に図面のうち少なくとも１つに示されおよび／またはこれに関連して記載され、且つ、特許請求の範囲においてより完全に明らかにされるものである。
【図面の簡単な説明】
【０００８】
【図１Ａ】本開示の一実施形態による例示的な電力変換回路の回路図を示す。
【図１Ｂ】本開示の一実施形態による、IV族トランジスタに連結されたデプレッションモードIII−窒化物トランジスタの例示的な回路図を呈示する。
【図２Ａ】本開示の一実施形態による例示的な集積アセンブリの一部の上面図を呈示する。
【図２Ｂ】本開示の一実施形態による例示的な集積アセンブリの一部の断面図を呈示する。
【図３Ａ】本開示の一実施形態による例示的な集積アセンブリの一部の断面図を呈示する。
【図３Ｂ】本開示の一実施形態による例示的な集積アセンブリの一部の断面図を呈示する。
【図３Ｃ】本開示の一実施形態による例示的な集積アセンブリの一部の断面図を呈示する。
【図３Ｄ】本開示の一実施形態による例示的な集積アセンブリの一部の断面図を呈示する。
【図３Ｅ】本開示の一実施形態による例示的な集積アセンブリの一部の断面図を呈示する。
【図３Ｆ】本開示の一実施形態による例示的な集積アセンブリの一部の断面図を呈示する。
【図３Ｇ】本開示の一実施形態による例示的な集積アセンブリの一部の断面図を呈示する。
【図４】本開示の一実施形態による例示的な集積アセンブリの一部の断面図を呈示する。
【図５】本開示の一実施形態による例示的な集積アセンブリの一部の断面図を呈示する。
【図６Ａ】本開示の一実施形態による例示的なチップパッケージ内のダイの底面図を呈示する。
【図６Ｂ】本開示の一実施形態による例示的な集積アセンブリの一部の断面図を呈示する。
【図７】本開示の一実施形態による例示的な集積アセンブリの一部の断面図を呈示する。
【発明を実施するための形態】
【０００９】
以下の説明には、本開示における実施形態に関連する具体的な情報が含まれる。本出願中の図面およびそれに付随する詳細な説明は、単なる例示的な実施形態を指向したものである。特に断らない限り、図中の同等もしくは対応する構成要素は、同等もしくは対応する参照番号で示されている。さらに、本出願における図面および説明は、一般に正しい寸法比で示されておらず、また、実際の相対寸法に対応することを意図するものではない。
【００１０】
図１Ａは、本開示の一実施形態による例示的な電力変換回路の回路図を示す。図１に示すように、電力変換回路１００は、制御集積回路（ＩＣ）１０２と電力スイッチングステージ１０４を含む。電力スイッチングステージ１０４は、ハイサイドスイッチ１０６ａおよびローサイドスイッチ１０６ｂなどの少なくとも１つのスイッチを含む。電力スイッチングステージ１０４では、ハイサイドスイッチ１０６ａおよびローサイドスイッチ１０６ｂが、ハイサイド電圧ＶＨおよびローサイド電圧ＶＬの間に結合され、出力ノード１１０が、ハイサイドスイッチ１０６ａおよびローサイドスイッチ１０６ｂの間にある。
【００１１】
電力変換回路１００は、パルス幅調整化（ＰＷＭ）入力信号ＰＷＭ＿Ｉｎ、および出力としてのスイッチング電圧ＳＷを有している。制御ＩＣ１０２は、ＰＷＭ入力信号ＰＷＭ＿Ｉｎおよび任意のスイッチング電圧ＳＷを受信して、出力として、ゲート駆動信号であるハイサイド駆動信号ＨＯおよびローサイド駆動信号ＬＯを与える。制御ＩＣ１０２は、駆動ＩＣおよびゲート駆動ＩＣと称することもできる。電力スイッチングステージ１０４は、入力および出力スイッチング電圧ＳＷとして、ハイサイド駆動信号ＨＯおよびローサイド駆動信号ＬＯを受信する。
【００１２】
制御ＩＣ１０２は、ＰＷＭ入力信号ＰＷＭ＿Ｉｎおよび任意のスイッチング電圧ＳＷに基づきハイサイド駆動信号ＨＯおよびローサイド駆動信号ＬＯを生成するように構成されて、同期整流を用いた電力スイッチングステージ１０４のハイサイドスイッチ１０６ａおよびローサイドスイッチ１０６ｂのそれぞれを駆動させる。
【００１３】
電力スイッチングステージ１０４は、例として、ハイサイド電圧ＶＨおよびローサイド電圧ＶＬの間に連結されたハーフブリッジとして示されている。ハイサイドスイッチ１０６ａは、ハイサイド電圧ＶＨに結合されたドレインＤＡと、出力ノード１１０に結合されたソースＳＡと、を有し、ハイサイドスイッチ１０６ａのゲートＧＡがハイサイド駆動信号ＨＯを受信するように構成される。同様に、ローサイドスイッチ１０６ｂは、出力ノード１１０に結合されたドレインＤＢと、ローサイド電圧ＶＬに結合されたソースＳＢと、を有し、ローサイドスイッチ１０６ｂのゲートＧＢがローサイド駆動信号ＬＯを受信するように構成される。
【００１４】
電力変換回路１００では、ハイサイドスイッチ１０６ａおよびローサイドスイッチ１０６ｂ（電力スイッチ１０６ａおよび１０６ｂとも称される）のそれぞれは、デプレッションモード（例えば、ノーマリオン）III−窒化物トランジスタ、特に、高電子移動度トランジスタ（ＨＥＭＴ）を含む。電力スイッチングステージ１０４にデプレッションモードIII−窒化物トランジスタを少なくとも１つ含むことによって、電力変換回路１００は、III−窒化物材料によって提供される高い破壊電界、高い飽和速度、および二次元電子ガス（２ＤＥＧ）を活用することができる。
【００１５】
IV族トランジスタ（例えば、シリコントランジスタ）に、少なくとも一つのデプレッションモードIII-窒化物トランジスタを連結するのが望ましい。例えば、少なくとも１つのデプレッションモードIII族窒化物トランジスタが、電力変換回路１００内でエンハンスメントモードデバイスとして作用することが望ましい。これは、少なくとも１つデプレッションモードIII−窒化物トランジスタをIV族トランジスタとカスコード接続で連結して、図１Ｂのエンハンスメントモード複合デバイス１０６などのエンハンスメントモード複合デバイスを製造することにより達成される。
【００１６】
図１Ｂを参照すると、図１Ｂは、本開示の一実施形態による、IV族トランジスタに連結されたデプレッションモードIII−窒化物トランジスタの例示的な回路図を呈示する。エンハンスメントモード複合デバイス１０６は、複合ゲートＧ、複合ソースＳ、および複合ドレインＤを含む。エンハンスメントモード複合デバイス１０６は、図１中の少なくとも１つのハイサイドスイッチ１０６ａおよびローサイドスイッチ１０６ｂに対応することができる。より具体的には、電力変換回路１００内で、エンハンスメントモード複合デバイス１０６の一つは、ハイサイドスイッチ１０６ａとして利用することができ、また他のエンハンスメント複合デバイス１０６は、ローサイドスイッチ１０６ｂとして利用することができる。従って、エンハンスメントモード複合デバイス１０６の、複合ゲートＧ、複合ソースＳ、および複合ドレインＤは、それぞれハイサイド電力スイッチ１０６ａの、ゲートＧＡ、ソースＳＡ、およびドレインＤＡに対応し得る。さらに、エンハンスメントモード複合デバイス１０６の、複合ゲートＧ、複合ソースＳ、および複合ドレインＤは、それぞれローサイドスイッチ１０６ｂの、ゲートＧB、ソースＳB、およびドレインＤBに対応し得る。
【００１７】
エンハンスメントモード複合デバイス１０６は、IV族トランジスタ１１４とカスコード接続したデプレッションモードIII−窒化物トランジスタ１１２を含む。IV族トランジスタ１１４は、電力金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などのシリコン系の電力スイッチングデバイスとすることができる。本実施形態では、IV族トランジスタ１１４は、エンハンスメントモードトランジスタであり、より具体的には、エンハンスメントモードシリコントランジスタである。図示のように、IV族トランジスタ１１４は、ダイオードを含んでおり、ダイオードは、本体ダイオードとして、或いはIV族トランジスタ１１４を有する共通のダイ上に形成され得る。デプレッションモードIII−窒化物トランジスタ１１２は、III−窒化物ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）、より具体的には、ＧａＮ系ＨＥＭＴなどのIII−窒化物ＨＥＭＴとすることができる。
【００１８】
エンハンスメントモード複合デバイス１０６では、IV族トランジスタ１１４のドレインＤ２が、デプレッションモードIII−窒化物トランジスタ１１２のソースＳ１に結合されているので、両方のデバイスが逆電圧条件でブロッキングモードになる。構成されるように、IV族トランジスタ１１４をＬＶデバイスとすると共に、デプレッションモードIII−窒化物トランジスタ１１２をＨＶ−デバイスまたはＭＶ−デバイスとすることができる。同様のデバイスは、２００６年３月１０日に出願され、特許８，０１７，９７８号として特許された関連米国特許出願第１１／３７２，６７９号「Hybrid Semiconductor Device」に開示されている（本出願の譲受人に譲渡されている）。さらに、エンハンスメントモード複合デバイス１０６では、デプレッションモードIII−窒化物トランジスタ１１２のゲートＧ１が、IV族トランジスタ１１４のソースＳ２に結合される。したがって、デプレッションモードIII−窒化物トランジスタ１１２は、IV族トランジスタ１１４のゲートＧ２でバイアス電圧がオフアブセント（off absent）であり、エンハンスメントモード複合デバイス１０６は、ノーマリオフデバイスである。
【００１９】
デプレッションモードIII−窒化物トランジスタ１１２およびIV族トランジスタ１１４は、一緒に連結され、プリント回路基板（ＰＣＢ）に連結することができる共通のパッケージ内に収容することができる。しかし、共通のパッケージは、エンハンスメントモード複合デバイス１０６の、寄生インダクタンスおよび熱インピーダンスを増加させる。これらのデバイス特性は、デプレッションモードIII−窒化物トランジスタ１１２およびIV族トランジスタ１１４が電力スイッチを形成する場合等のような、高周波数で高電流の用途において特に重要である。さらに、共通のパッケージ中のデプレッションモードIII−窒化物トランジスタ１１２およびIV族トランジスタ１１４のアセンブリ、並びに、ＰＣＢ上の当該共通のパッケージのアセンブリは、高価になり得る。
【００２０】
本開示の様々な実施形態によれば、デプレッションモードIII−窒化物トランジスタ１１２は、ＰＣＢに配置されたデプレッションモードIII−窒化物トランジスタダイ上にあり、IV族トランジスタ１１４は、ＰＣＢに配置されたIV族トランジスタダイ上にある。したがって、デプレッションモードIII−窒化物トランジスタは、寄生インダクタンス、熱インピーダンスおよびアセンブリコストの増加を避けながらIV族トランジスタに連結させることができ、同時に、エンハンスメントモード複合デバイス１０６などの高性能複合デバイスを形成することができる。
【００２１】
図２Ａおよび２Ｂを参照すると、図２Ａは、本開示の一実施形態による、例示的な集積アセンブリの一部の上面図を呈示する。図２Ｂは、本開示の一実施形態による、例示的な集積アセンブリの一部の断面図を呈示する。図２Ｂに示す断面図は、図２Ａの２Ｂ−２Ｂ断面に対応する。図１Ａの電力変換回路１００は、図２Ａおよび２Ｂの集積アセンブリ２００内に形成することができる。
【００２２】
集積アセンブリ２００は、制御ＩＣ２０２およびエンハンスメントモード複合デバイス２０６を含み、それぞれ、図１Ａおよび１Ｂでの制御ＩＣ１０２およびエンハンスメントモード複合デバイス１０６に対応する。エンハンスメントモード複合デバイス２０６のみが示されているが、集積アセンブリ２００は、電力変換回路１００を形成するために、エンハンスメントモード複合デバイス２０６と類似または異なってもよい複数のエンハンスメントモード複合デバイスを含むことができる。
【００２３】
エンハンスメントモード複合デバイス２０６は、デプレッションモードIII−窒化物トランジスタダイ２１２およびIV族トランジスタダイ２１４を含み、それぞれ、図１ＢでのデプレッションモードIII−窒化物トランジスタ１１２およびIV族トランジスタ１１４に対応する。デプレッションモードIII−窒化物トランジスタダイ２１２およびIV族トランジスタダイ２１４は、各々分離したデバイスであり、ＰＣＢ２３０に連結されている。デプレッションモードIII−窒化物トランジスタダイ２１２は、ＰＣＢ２３０の面２１８ａに配置され、IV族トランジスタダイ２１４は、面２１８ａとは逆側であるＰＣＢ２３０の面２１８ｂに配置されている。そのようにすることで、エンハンスメントモード複合デバイス２０６の全体的なフットプリントは、例えば、図示のように、デプレッションモードIII−窒化物トランジスタダイ２１２を、IV族トランジスタダイ２１４の上に配置することを可能にすることによって、低減させることができる。
【００２４】
ＰＣＢ２３０は、ＰＣＢ２３０を通って延びるビア２２０ａおよび２２０ｂなどの少なくとも１つのビアを含んでいる。ＰＣＢ２３０は更に、一つ以上のインダクタ、キャパシタ、抵抗器、および／または他のエンハンスメントモード複合デバイスなどの様々な追加の構成要素を、ＰＣＢ２３０に埋め込んで、またはその上に、含むことができる。例えば、電力変換回路１００の、一つ以上の出力キャパシタおよび／または出力インダクタを、ＰＣＢ２３０上に、またはＰＣＢ２３０内に位置させることができる。任意の追加の構成要素は、ＰＣＢ２３０の導電性配線を介してエンハンスメントモード複合デバイス２０６に電気的に結合することができる。また、ビア２２０ａおよび２２０ｂのみが示されているが、ＰＣＢ２３０は、ビアによって結合される、異なるレベルの導電性配線などの様々な他の構造を、ＰＣＢ２３０内に含むことができる。
【００２５】
ＰＣＢ２３０内のビア２２０ａおよび２２０ｂなどの少なくとも１つのビアは、デプレッションモードIII−窒化物トランジスタダイ２１２をIV族トランジスタダイ２１４に電気的に結合している。図示のように、ビア２２０ａおよび２２０ｂは、任意にＰＣＢ２３０を完全に貫通して延びている。ビア２２０ａおよび２２０ｂは、銅などの導電性材料を含んでいる。ビア２２０ａおよび２２０ｂは、デプレッションモードIII−窒化物トランジスタダイ２１２およびIV族トランジスタダイ２１４の間に配置されている。そのようにすることで、短い結合が、低寄生インダクタンスおよび低抵抗を有するＰＣＢ２３０を通って作られる。具体的な一例として、ビア２２０ｂは、デプレッションモードIII−窒化物トランジスタダイ２１２のソースＳ１（図１Ｂに示す）を、IV族トランジスタダイ２１４のドレインＤ２（図１Ｂに示す）に結合している。さらにビア２２０ａは、デプレッションモードIII−窒化物トランジスタダイ２１２のゲートＧ１（図１Ｂに示す）を、IV族トランジスタダイ２１４のソースＳ２（図１Ｂに示す）に結合している。他のビアは、デプレッションモードIII−窒化物トランジスタダイ２１２、IV族トランジスタダイ２１４、および／または制御ＩＣ２０２を、電気的に結合しており、或いは、ＰＣＢ２３０の面２１８ａおよび２１８ｂの間の電力変換回路１００のノードまたは末端のいずれかの電気的な経路指定のために利用される。
【００２６】
したがって、デプレッションモードIII−窒化物トランジスタダイ２１２は、IV族トランジスタダイ２１４に連結されており、その際、共通のパッケージ内のデプレッションモードIII−窒化物トランジスタおよびIV族トランジスタをＰＣＢへ連結するときに生じ得る、寄生インダクタンス、熱インピーダンス、およびアセンブリコストの増加を避ける。さらに、デプレッションモードIII−窒化物トランジスタおよびIV族トランジスタを含む回路は、ＰＣＢ上に形成することができる。図示の実施形態では、回路は、ＰＣＢ２３０上に形成される電力変換回路１００であり、電力変換回路１００は、当該ＰＣＢ２３０に連結された、デプレッションモードIII−窒化物トランジスタダイ２１２およびIV族トランジスタダイ２１４を含む。より具体的には、デプレッションモードIII−窒化物トランジスタダイ２１２は、ＰＣＢ２３０を利用するIV族トランジスタダイ２１４とカスコード接続で結合され、電力変換回路１００内の高性能電力スイッチを提供する。
【００２７】
図２Ａおよび２Ｂに示すように、エンハンスメントモード複合デバイス２０６は、例として、図１Ａのハイサイドスイッチ１０６ａに対応する。したがって、ハイサイド電圧ＶＨ（すなわち入力電圧ＶＨ）、スイッチング電圧ＳＷ（すなわち出力電圧ＳＷ）、およびハイサイド駆動信号ＨＯ（すなわちゲート駆動信号ＨＯ）は、ＰＣＢ２３０上のそれぞれの配線２１６ａ、２１６ｂおよび２１６ｃにあるように示されている。配線２１６ａ、２１６ｂおよび２１６ｃは、銅などの導電性材料を含む。本明細書で開示される様々な実施形態における配線は、ＰＣＢの上面にもしくは下面上に位置させること、および／またはＰＣＢ内に埋め込むこともできる。制御ＩＣ２０２は、ＰＣＢ２３０の面２１８ａ上に配置されるように示しているが、代わりに、制御ＩＣ２０２を、ＰＣＢ２３０の面２１８ｂ上に配置することもできることに留意する。また、図１Ａの電力変換回路１００を形成するために、ＰＣＢ２３０は様々な他の配線および／またはビアを含むことができる。
【００２８】
図３Ａ、３Ｂ、３Ｃ、３Ｄ、３Ｅ、３Ｆおよび３Ｇは、本開示の様々な実施形態による、例示的な集積アセンブリの一部の断面図を示している。図３Ａ、３Ｂ、３Ｃ、３Ｄ、３Ｅ、３Ｆおよび３Ｇは、図２Ａおよび２Ｂの集積アセンブリ２００に対応する、集積アセンブリ３００ａ、３００ｂ、３００ｃ、３００ｄ、３００ｅ、３００ｆおよび３００ｇを示す。図３Ａ、３Ｂ、３Ｃ、３Ｄ、３Ｅ、３Ｆおよび３Ｇにおいて、面３１８ａおよび３１８ｂ、デプレッションモードIII−窒化物トランジスタダイ３１２、IV族トランジスタダイ３１４、ＰＣＢ３３０、並びにビア３２０ａおよび３２０ｂは、それぞれ、図２Ａおよび２Ｂの、面２１８ａおよび２１８ｂ、デプレッションモードIII−窒化物トランジスタダイ２１２、IV族トランジスタダイ２１４、ＰＣＢ２３０、並びにビア２２０ａおよび２２０ｂに対応する。
【００２９】
図３Ａ、３Ｂおよび３Ｃは、IV族トランジスタダイ３１４およびデプレッションモードIII−窒化物トランジスタダイ３１２の少なくとも一つが、ＰＣＢ３３０上で封止されていることを示す。図３Ａでは、少なくともデプレッションモードIII−窒化物トランジスタダイ３１２が、ＰＣＢ３３０の面３１８ａ上で封止されている。集積アセンブリ３００ａは、封止剤３４０ａを含み、封止剤３４０ａは、ＰＣＢ３３０上のデプレッションモードIII−窒化物トランジスタダイ３１２を少なくとも封止するために利用される。封止剤３４０ａの例は、エポキシ樹脂を含む各種樹脂などのグロップトップ封止剤である。封止剤３４０ａは、デプレッションモードIII−窒化物トランジスタダイ３１２を、湿気、化学物質および汚染物質から保護することができる。さらに、封止剤３４０ａは、機械的支持と電気絶縁性を与えつつ、デプレッションモードIII−窒化物トランジスタダイ３１２およびＰＣＢ３３０の間の熱的不整合を補償することができる。
【００３０】
図３Ｂでは、少なくともIV族トランジスタダイ３１４がＰＣＢ３３０上で封止されている。集積アセンブリ３００ｂは、封止剤３４０ｂを含み、封止剤３４０ｂは、ＰＣＢ３３０の面３１８ｂ上でIV族トランジスタダイ３４０ｂを少なくとも封止するために利用される。封止剤３４０ｂの一例は、エポキシなどのグロップトップ封止剤である。封止剤３４０ｂは、IV族トランジスタダイ３１４を湿気、化学物質および汚染物質から保護することができる。さらに、封止剤３４０ｂは、機械的支持と電気絶縁性を与えつつ、IV族トランジスタダイ３１４およびＰＣＢ３３０の間の熱的不整合を補償することができる。
【００３１】
図３Ｃでは、少なくともIV族トランジスタダイ３１４およびデプレッションモードIII−窒化物トランジスタダイ３１２が、ＰＣＢ３３０上で封止されている。集積アセンブリ３００ｃは、封止剤３４０ａおよび封止剤３４０ｂを含む。封止剤３４０ａは、ＰＣＢ３３０の面３１８ａ上で、少なくともデプレッションモードIII−窒化物トランジスタダイ３１２を封止するために利用され、また、封止剤３４０ｂは、ＰＣＢ３３０の面３１８ｂ上で、少なくともIV族トランジスタダイ３１４を封止するために利用される。封止剤３４０ｂは、封止剤３４０ａの材料と同じ、または異なった材料を含んでよい。封止剤３４０ａおよび封止剤３４０ｂに異なる材料を利用することは、IV族トランジスタダイ３１４およびデプレッションモードIII−窒化物トランジスタダイ３１２が、異なる熱プロファイルを有する異なる半導体材料（例えば、それぞれシリコンおよびＧａＮ）を含む場合に有利である。図３Ａ、３Ｂおよび３Ｃは、IV族トランジスタダイ３１４が、デプレッションモードIII−窒化物トランジスタダイ３１２の直ぐ下であり、且つデプレッションモードIII−窒化物トランジスタダイ３１２からずれていない実施形態を示している。しかしながら、図３Ｄは、IV族トランジスタダイ３１４が、デプレッションモードIII−窒化物トランジスタダイ３１２の直ぐ下にあるが、ずれている実施形態を示している。したがって、IV族トランジスタダイ３１４およびデプレッションモードIII−窒化物トランジスタダイ３１２の間には重なりがある。一方、図３Ｅ、３Ｆおよび３Ｇは、IV族トランジスタダイ３１４が、デプレッションモードIII−窒化物トランジスタダイ３１２と重なりあうことなしに、IV族トランジスタダイ３１４が、デプレッションモードIII−窒化物トランジスタダイ３１２の直ぐ下でなく、デプレッションモードIII−窒化物トランジスタダイ３１２と重なることなくデプレッションモードIII−窒化物トランジスタダイ３１２からずれている実施形態を示している。
【００３２】
また、図３Ｅ、３Ｆおよび３Ｇに示されるように、少なくとも１本のボンドワイヤは、デプレッションモードIII−窒化物トランジスタダイ３１２をIV族トランジスタダイ３１４に連結するために利用することができる。少なくとも１本のボンドワイヤは、図示のように、任意に封止することができる。図３Ｅを参照すると、集積アセンブリ３００ｅは、デプレッションモードIII−窒化物トランジスタダイ３１２をＰＣＢ３３０に電気的に結合する、ボンドワイヤ３２４ａおよび３２４ｂなど少なくとも１本のボンドワイヤを含む。より具体的には、ボンドワイヤ３２４ａは、デプレッションモードIII−窒化物トランジスタダイ３１２を、ＰＣＢ３３０上の配線３２２ａに電気的に結合している。また、ボンドワイヤ３２４ｂは、図示するように、デプレッションモードIII−窒化物トランジスタダイ３１２を、ＰＣＢ３３０上の配線３２２ｂに電気的に結合している。さらに、ＰＣＢ３３０上の配線３２２ｂは、図示するように、ビア３２０ａに電気的に結合される。
【００３３】
図３Ｆを参照すると、集積アセンブリ３００ｆは、IV族トランジスタダイ３１４をＰＣＢ３３０に電気的に結合するボンドワイヤ３２４ｃおよび３２４ｄなどの少なくとも１本のボンドワイヤを含む。より具体的には、ボンドワイヤ３２４ｄは、IV族トランジスタダイ３１４を、ＰＣＢ３３０上の配線３２２ｄに電気的に結合している。また、ボンドワイヤ３２４ｃは、図示するように、IV族トランジスタダイ３１４を、ＰＣＢ３３０上の配線３２２ｃに電気的に結合している。さらに、ＰＣＢ３３０上の配線３２２ｃは、図示するように、ビア３２０ａに電気的に結合される。
【００３４】
図３Ｇを参照すると、集積アセンブリ３００ｇは、IV族トランジスタダイ３１４をＰＣＢ３３０に電気的に結合するボンドワイヤ３２４ｃおよび３２４ｄなどの少なくとも１本のボンドワイヤを含む。また、集積アセンブリ３００ｇは、デプレッションモードIII−窒化物トランジスタダイ３１２をＰＣＢ３３０に電気的に結合するボンドワイヤ３２４ａおよび３２４ｂなどの少なくとも１本のボンドワイヤを含む。ボンドワイヤ３２４ａは、デプレッションモードIII−窒化物トランジスタダイ３１２を、ＰＣＢ３３０上の配線３２２ａに電気的に結合している。また、ボンドワイヤ３２４ｂは、図示のように、デプレッションモードIII−窒化物トランジスタダイ３１２を、ＰＣＢ３３０上の配線３２２ｂに電気的に結合している。ＰＣＢ３３０上の配線３２２ｂは、図示のように、ビア３２０ａに電気的に結合される。また、ボンドワイヤ３２４ｄは、IV族トランジスタダイ３１４を、ＰＣＢ３３０上の配線３２２ｄに電気的に結合している。また、ボンドワイヤ３２４ｃは、図示のように、IV族トランジスタダイ３１４を、ＰＣＢ３３０上の配線３２２ｃに電気的に結合している。ＰＣＢ３３０上の配線３２２ｃは、図示のように、ビア３２０ａに電気的に結合される。
【００３５】
したがって、いくつかの実施形態では、少なくとも１本のボンドワイヤは、デプレッションモードIII−窒化物トランジスタダイ３１２をIV族トランジスタダイ３１４に連結するために利用される。よって、図１ＢのソースＳ１、ドレインＤ１、およびゲートＧ１のいずれかが、デプレッションモードIII−窒化物トランジスタダイ３１２の上面または下面のいずれかに設けられていることを理解するべきである。また、図１ＢのソースＳ２、ドレインＤ２、およびゲートＧ２のいずれかが、IV族トランジスタダイ３１４の上面または下面のいずれかに設けられている。さらに、図１Ｂの複合ソースＳ、複合ドレインＤ、および複合ゲートＧのいずれかが、ＰＣＢ３３０の面３１８ａまたは面３１８ｂのいずれかに設けられている。
【００３６】
図4を参照すると、図4は、本開示の一実施形態による、例示的な集積アセンブリの一部の断面図を呈示する。図４では、集積アセンブリ４００は、図２Ａおよび２Ｂでの集積アセンブリ２００に対応する。したがって、電力変換回路１００は、制御ＩＣ１０２を含む、集積アセンブリ４００で形成することができる。集積アセンブリ４００は、図２Ａおよび２Ｂの面２１８ａおよび２１８ｂ、デプレッションモードIII−窒化物トランジスタダイ２１２、IV族トランジスタダイ２１４、並びにＰＣＢ２３０に対応する、面４１８ａおよび４１８ｂ、デプレッションモードIII−窒化物トランジスタダイ４１２、IV族トランジスタダイ４１４、並びにＰＣＢ４３０を含んでいる。
【００３７】
集積アセンブリ４００では、デプレッションモードIII−窒化物トランジスタダイ４１２およびIV族トランジスタ４１４は、ＰＣＢ４３０に連結されている。また、デプレッションモードIII−窒化物トランジスタダイ４１２およびIV族トランジスタダイ４１４は、ＰＣＢ４３０の同じ面上に配置されている。同じ面は、面４１８ａとして示されているが、代わりに面４１８ｂであってもよい。ＰＣＢ４３０において、配線４２２などの少なくとも１つの配線は、デプレッションモードIII−窒化物トランジスタダイ４１２をIV族トランジスタダイ４１４に電気的に結合している。本明細書に記載される他の配線のように、配線４２２は、銅などの導電性材料を含む。デプレッションモードIII−窒化物トランジスタダイ４１２およびIV族トランジスタダイ４１４がＰＣＢ４３０上に並んで配置されているので、デプレッションモードIII−窒化物トランジスタダイ４１２およびIV族トランジスタダイ４１４を連結する、配線４２２および他のいずれかの配線、導電性クリップ、ボンドワイヤ、ならびに／或いは他の結合手段は、低寄生インダクタンスおよび低抵抗と共に小さくすることができる。
【００３８】
デプレッションモードIII−窒化物トランジスタダイ４１２および／またはIV族トランジスタダイ４１４は、任意でＰＣＢ４３０上で封止されることが可能である。たとえば、図４は、それぞれ上述した封止剤３４０ａおよび封止剤３４０ｂに対応する、封止剤４４０ａおよび封止剤４４０ｂを示している。あるいは、デプレッションモードIII−窒化物トランジスタダイ４１２およびIV族トランジスタダイ４１４は、共通の封止剤によって封止され得る。共通の封止剤は、制御ＩＣ１０２および／または電力変換回路１００の他の構成要素を含むことができる。
【００３９】
ここで図５を参照すると、図５は、本開示の一実施形態による、例示的な集積アセンブリの一部の断面図を呈示する。図５では、電力変換回路１００は、制御ＩＣ１０２を含む、集積アセンブリ５００で形成することができる。集積アセンブリ５００は、図２Ａおよび２Ｂの面２１８ａおよび２１８ｂ、並びにＰＣＢ２３０に対応する面５１８ａおよび５１８ｂ、並びにＰＣＢ５３０を含んでいる。
【００４０】
図５は、ＰＣＢ５３０上のエンハンスメントモード複合デバイス５０６ａおよび５０６ｂを示している。エンハンスメントモード複合デバイス５０６ａは、図１Ａのハイサイドスイッチ１０６ａに対応し、また、エンハンスメントモード複合デバイス５０６ｂは、図１Ａのローサイドスイッチ１０６ｂに対応し得る。配線５２２および／または他の結合手段は、ハンスメントモード複合デバイス５０６ａおよび５０６ｂを電気的に結合しており、それにより、図１Ａの電力スイッチングステージ１０４を形成している。図１Ａの電力スイッチングステージ１０４は、２つの電力スイッチ（エンハンスメントモード複合デバイス５０６ａおよび５０６ｂ）を含む。しかしながら、電力スイッチングステージ１０４は、一般に、少なくとも１つの電力スイッチを含む。各電力スイッチは、本明細書に記載されているものと同様に構成してもよい。特に、各電力スイッチは、同一のＰＣＢに連結された同様の構成要素を、同様の方法で、含むことができる。そのようにすることで、電力スイッチは、一つ以上のハーフブリッジを形成することができる。したがって、電力変換回路１００は、様々な形態をとることができ、また、電力変換回路１００は、同期バックコンバータ、二相電力コンバータ、三相電力コンバータ、および少なくとも電力スイッチを含む他のタイプの電力変換回路などのバックコンバータにすることができる。
【００４１】
エンハンスメントモード複合デバイス５０６ａおよび５０６ｂは、上述したエンハンスメントモード複合デバイスと同様に構成することができ、したがって、詳細な説明は省略する。エンハンスメントモード複合デバイス５０６ａは、デプレッションモードIII−窒化物トランジスタダイ５１２ａおよびIV族トランジスタダイ５１４ａを含む。エンハンスメントモード複合デバイス５０６ｂは、デプレッションモードIII−窒化物トランジスタダイ５１２ｂおよびIV族トランジスタダイ５１４ｂを含んでいる。デプレッションモードIII−窒化物トランジスタダイ５１２ａおよび５１２ｂは、封止材５４０ａとして図示のように、共通の封止剤によって任意に封止される。同様に、IV族トランジスタダイ５１４ａおよび５１４ｂは、封止材５４０ｂとして図示のように、共通の封止剤によって任意に封止される。また、封止剤５４０ａおよび封止剤５４０ｂは、電力変換回路１００の他の構成要素を封止することができる。さらに、デプレッションモードIII−窒化物トランジスタダイ５１２ａおよび５１２ｂ、ならびにIV族トランジスタダイ５１４ａおよび５１４ｂのいずれかは、別々に封止されてもよい。
【００４２】
本明細書に記載のデプレッションモードIII−窒化物トランジスタダイおよびIV族トランジスタダイは、露出したダイとすること、またはいずれかのダイがチップスケールパッケージ、フリップチップパッケージ、または他のチップパッケージ内に含められるものとすることができる。チップパッケージの例としては、ＤｉｒｅｃｔＦＥＴ（登録商標）パッケージ、クワッドフラットノーリード（ｑｕａｄ−ｆｌａｔ  ｎｏ−ｌｅａｄｓ：ＱＦＮ）パッケージ、およびリードレスパッケージが挙げられる。例示的なチップパッケージを、以下にさらに詳細に記載する。
【００４３】
図６Ａおよび６Ｂを参照すると、図６Ａは、本開示の一実施形態による、例示的なチップパッケージ内のダイの底面図を呈示する。図６Ｂは、本開示の一実施形態による、例示的なチップパッケージを含む例示的な集積アセンブリの一部の断面図を呈示する。図６Ｂの断面図は、図６Ａの６Ｂ−６Ｂ断面に沿うチップパッケージに対応する。
【００４４】
図６Ａは、ダイ６４４を含むチップパッケージ６４２を示し、ダイ６４４は、本明細書に記載される、デプレッションモードIII−窒化物トランジスタダイまたはIV族トランジスタダイのいずれかに対応する。従って、図６Ｂは集積アセンブリ６００を示し、集積アセンブリ６００は、本明細書に記載の様々な集積アセンブリのいずれにも対応する。チップパッケージ６４２の全ての電極は、チップパッケージ６４２の表面６４６上に任意に形成することができる。チップパッケージ６４２は、はんだバーを介した外部回路結合のために構成された、複数の伸長ディジットを含む。より具体的には、チップパッケージ６４２は、伸長ドレインディジット６５２が散りばめられた伸長ソースディジット６５０を含む。チップパッケージ６４２は、伸長ゲートディジット６５４をさらに含む。それぞれの伸長ソースディジット６５０、伸長ドレインディジット６５２、および伸長ゲートディジット６５４は、図６Ａおよび６Ｂに示すように、それぞれのはんだバー６６０を介して電気回路結合するように構成されている。
【００４５】
具体的な実施形態では、ダイ６４４は、パッシベーション層６６２を含み、それぞれの複数の伸長ディジットは、パッシベーション層６６２内の開口部を介して曝されるはんだ付け可能な接点である。複数の伸長ディジットは、これにより、ＰＣＢ６３０上のはんだバー６６０へはんだ付けされる。２０１１年２月１日に出願され、特許８，３９９，９１２号として特許された関連米国特許出願第１３／０１８，７８０号「III-Nitride Power Device Having Solderable Front Metal with Source and Drain Solder Bars」（本出願の譲受人に譲渡されている）は、チップパッケージ６４２と同様にすることができるチップパッケージを示している。他の実施態様では、はんだ付け可能な接点は、示される伸長ディジットに追加して、または代わりに、異なる形態を有することができることに留意すべきである。さらに、任意の数の接点は、チップパッケージ６４２の様々な末端のいずれかへ電気的に結合するために、チップパッケージ６４２のどちらか一方の面に設けることができる。
【００４６】
図６Ｂは、本明細書に記載されるダイのいずれかは、ダイおよびＰＣＢの間に配置されるアンダーフィルを任意に含むことができることをさらに示している。例えば、集積アセンブリ６００では、アンダーフィル６６４が、ダイ６６４およびＰＣＢ６３０の間に配置されている。アンダーフィル６６４は、湿気、化学物質、および汚染物質から、チップパッケージ６４２のはんだ付け可能な接点を保護することができる。さらに、アンダーフィル６６４は、機械的支持と電気絶縁性を与えつつ、ダイ６４４およびＰＣＢ６３０の間の熱的不整合を補償することができる。アンダーフィル６６４の例は、エポキシ樹脂を含む様々の樹脂を含む。いくつかの実施形態では、チップパッケージ６４２は、図３Ａ、３Ｂ、３Ｃ、３Ｄ、３Ｅ、３Ｆ、および３Ｇについて説明したように封止される。
【００４７】
図７を参照すると、図7は、本開示の一実施形態による、例示的な集積アセンブリの一部の断面図を示す。図７は、図６Ｂの集積アセンブリ６００に対応する集積アセンブリ７００を示している。集積アセンブリ７００が、チップパッケージ７４２、ダイ７４４、ＰＣＢ７３０およびアンダーフィル７６４を含み、それぞれ、図６Ａおよび６Ｂのチップパッケージ６４２、ダイ６４４、ＰＣＢ６３０およびアンダーフィル６６４に対応する。一例のアンダーフィル６６４は、エポキシ樹脂を含む様々な樹脂を含むことができる。いくつかの実施形態では、チップパッケージ７４２は、図３Ａ、３Ｂ、３Ｃ、３Ｄ、３Ｅ、３Ｆ、および３Ｇについて説明したように封止される。
【００４８】
チップパッケージ６４２とは対照的に、チップパッケージ７４２は、ダイ７４４に電気的に結合するためのはんだバンプ７７０を利用することで、ＰＣＢ７３０に対してフリップチップ結合するように構成されている。２００１年２月９日に出願され、特許６，６５３，７４０号として特許された関連米国特許出願第０９／７８０，０８０号「Vertical conduction flip-chip device with bump contacts on single surface」（本出願の譲受人に譲渡されている）は、チップパッケージ７４２と同様にすることができるパッケージを示している。
【００４９】
チップパッケージ６４２と同様に、チップパッケージ７４２の任意の数の接点は、チップパッケージ７４２のいずれかの面に設けられて、チップパッケージ７４２の様々な末端のいずれにも電気的に結合することができる。チップパッケージ６４２および７４２は、上述したデプレッションモードIII−窒化物トランジスタダイおよびIV族トランジスタダイのための、２つの可能なアプローチである。しかしながら、他のアプローチも可能であり、それらアプローチを組み合わせてもよい。
【００５０】
いくつかの実施形態では、ボンドワイヤは、上記したものと同様に、チップパッケージ６４２および７４２の逆側の面に一つ以上の接点に結合するために利用されている。また、いくつかの実施形態では、一つ以上の導電クリップは、チップパッケージ６４２および７４２の逆側の面上の一つ以上の接点に結合するために利用することができる。例えば、導電性クリップは、IV族トランジスタダイまたはデプレッションモードIII−窒化物トランジスタダイの逆側の面に設けられたドレインを、プリント回路基板に連結するように構成され得る。ソースおよびゲートは、当該逆側の面とは逆の面に設けてもよい。２００１年３月２８日に出願され、特許６，６２４，５２２号として特許された関連米国特許出願第０９／８１９７７４号「Chip scale surface mounted device and process of manufacture」（本出願の譲受人に譲渡されている）は、上述したチップパッケージと同様にすることができるチップパッケージ（例えば、ＤｉｒｅｃｔＦＥＴ（登録商標）パッケージ）を示している。
【００５１】
したがって、図１Ａ、１Ｂ、２Ａ、２Ｂ、３Ａ、３Ｂ、３Ｃ、３Ｄ、３Ｅ、３Ｆ、３Ｇ、４、５、６Ａ、６Ｂおよび７について上述したように、本開示の実施形態は、集積アセンブリを提供するものであり、集積アセンブリでは、デプレッションモードIII−窒化物トランジスタダイおよびIV族トランジスタダイが、プリント回路基板に連結され、およびプリント回路基板によって一緒に結合されている。そのようにすることで、本発明の実施形態は、寄生インダクタンスと、抵抗と、熱インピーダンスと、デプレッションモードIII−窒化物トランジスタダイおよびIV族トランジスタダイを共通のパッケージに収容するのに関連するコストとの増大を回避することができる。したがって、低減したコストで性能の向上を達成しつつ、電力変換回路などの回路を、集積アセンブリで形成することができる。
【００５２】
以上の説明より、種々の技術を用いて、本願中に記載した概念を、これらの概念の範囲から逸脱することなしに実現することができることは明らかである。さらに、これらの概念は、特定の実施形態を具体的に参照して説明しているが、これらの概念の範囲から逸脱することなしに、形態および細部に変更を加えることができることは、当業者の認める所である。そうしたものとして、説明した実施形態は、あらゆる点で例示的であり限定的ではない。また、本願は、本明細書で説明した特定の実施形態に限定されず、多数の再構成、変更、および代替が、本発明の範囲を逸脱することなしに可能であることも明らかである。
【図１Ａ】
2014131027.tif 000003
【図１Ｂ】
2014131027.tif 000004
【図２Ａ】
2014131027.tif 000005
【図２Ｂ】
2014131027.tif 000006
【図３Ａ】
2014131027.tif 000007
【図３Ｂ】
2014131027.tif 000008
【図３Ｃ】
2014131027.tif 000009
【図４】
2014131027.tif 000010
【図３Ｄ】
2014131027.tif 000011
【図３Ｅ】
2014131027.tif 000012
【図３Ｆ】
2014131027.tif 000013
【図３Ｇ】
2014131027.tif 000014
【図５】
2014131027.tif 000015
【図６Ａ】
2014131027.tif 000016
【図６Ｂ】
2014131027.tif 000017
【図７】
2014131027.tif 000018
【外国語明細書】
2014131027000001.pdf