(57)【要約】【課題】配線信頼性の低下を抑制する。【解決手段】ウェハ上に、ビアＶＰ１を含む層間絶縁膜ＩＩ２を形成する工程と、ビアＶＰ１上および層間絶縁膜ＩＩ２上にスパッタリングによりＡｌおよびＣｕを含む導体膜を成膜する工程と、導体膜をエッチングすることにより、配線層ＩＣ２を形成する工程と、を備え、導体膜を形成する工程は、プラズマのオン、オフを制御することにより、ウェハの温度をＡｌに対するＣｕの固溶限温度以下に制御して行われる。【選択図】図１
2014056869.tif 000002
【特許請求の範囲】
【請求項１】
ウェハ上に、ビアを含む層間絶縁膜を形成する工程と、
前記ビア上および前記層間絶縁膜上にスパッタリングによりＡｌおよびＣｕを含む導体膜を成膜する工程と、
前記導体膜をエッチングすることにより、配線層を形成する工程と、
を備え、
前記導体膜を形成する前記工程は、プラズマのオン、オフを制御することにより、前記ウェハの温度をＡｌに対するＣｕの固溶限温度以下に制御して行われる半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記導体膜を成膜する前記工程は、前記ウェハが載置されたチャンバ内にプラズマを励起する工程と、前記チャンバ内にプラズマを励起しない工程と、を交互に複数回繰り返して行われる半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記プラズマを励起する工程は、前記ウェハの温度が設定温度Ｔ１からＡｌに対するＣｕの固溶限温度Ｔ２に加熱されるまでの時間ｔ１行われ、
前記プラズマを励起しない工程は、前記ウェハの温度が温度Ｔ２から温度Ｔ１まで冷却されるまでの時間ｔ２行われる半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
ｔ１＞ｔ２である半導体装置の製造方法。
【請求項５】
請求項３に記載の半導体装置の製造方法において、
前記導体膜を成膜する前記工程の前に、前記プラズマを励起する前記工程において時間ｔ１の間に前記ビア上および前記層間絶縁膜上に成膜される前記導体膜の膜厚を算出する工程を備え、
前記導体膜を成膜する前記工程は、前記プラズマを励起する前記工程を、算出された前記膜厚に基づいて計算した回数行う半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記導体膜におけるＣｕの含有率は、前記導体膜全体に対して０．２ｗｔ％以上３．０ｗｔ％以下である半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法において、
前記導体膜の膜厚は、２μｍ以上５μｍ以下である半導体装置の製造方法。
【請求項８】
請求項１に記載の半導体装置の製造方法において、
前記ウェハは、ウェハステージ上に載置されており、
前記導体膜を成膜する前記工程において、前記ウェハステージは常に冷却される半導体装置の製造方法。
【請求項９】
チャンバと、
前記チャンバ内に配置され、ウェハを載置するステージと、
前記チャンバ内にプラズマを励起するプラズマ励起部と、
前記プラズマ励起部によるプラズマ励起を制御する制御部と、
前記ステージを冷却する冷却部と、
を備え、
前記制御部は、前記プラズマ励起部によるプラズマのオン、オフを制御することで、前記ウェハの温度をＡｌに対するＣｕの固溶限温度以下に制御する半導体製造装置。
【請求項１０】
請求項９に記載の半導体製造装置において、
前記制御部は、プラズマのオン、オフを交互に複数回繰り返すよう前記プラズマ励起部を制御する半導体製造装置。
【請求項１１】
請求項１０に記載の半導体製造装置において、
前記制御部は、前記ウェハの温度が設定温度Ｔ１からＡｌに対するＣｕの固溶限温度Ｔ２に加熱されるまでの時間ｔ１の間プラズマを励起し、前記ウェハの温度が温度Ｔ２から温度Ｔ１まで冷却されるまでの時間ｔ２の間プラズマを励起しないよう前記プラズマ励起部を制御する半導体製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体製造装置に関し、例えば、スパッタリングを行う半導体装置の製造方法および半導体製造装置に関する。
【背景技術】
【０００２】
半導体装置の製造方法において、配線や電極の形成は、例えば蒸着法やスパッタリング法により行われる。スパッタリングに関する技術としては、例えば特許文献１〜５に記載のものがある。
【０００３】
特許文献１に記載の技術は、有機ＬＥＤ素子の製造にあたり、電極をスパッタ法により間欠的に形成するというものである。特許文献２に記載の技術は、マイクロマシンのロータ等を構成する材料層を、間欠スパッタリング法と過冷却法を組み合わせた成膜法等を用いて改質するというものである。特許文献３に記載の技術は、スパッタ製膜を間欠的に複数回行うことにより、基板上に透明導電薄膜を形成するというものである。特許文献４に記載の技術は、スパッタを開始する際の基板温度を一定とするというものである。特許文献５に記載の技術は、銅板とスパッタ電極本体の間に形成する冷却水路を、ターゲットと同一状の平面形状である主冷却水路と、主冷却水路の周囲に形成された副冷却水路とにより構成するというものである。
【０００４】
また、蒸着法に関する技術としては、例えば特許文献６および７に記載のものがある。
特許文献６に記載の技術は、半導体基板の温度をフォトレジストのパターン形状が変形しない温度以下に制御するというものである。特許文献７に記載の技術は、半導体基板上への導電体薄膜の成膜を不連続に行うというものである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−３０３６８１号公報
【特許文献２】特開平６−３５１２６７号公報
【特許文献３】特開平６−４４８３６号公報
【特許文献４】特開２００５−１７１３６８号公報
【特許文献５】特開平１１−３５０１２５号公報
【特許文献６】特開平１１−２３８６９５号公報
【特許文献７】特開平５−２８３４１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置を構成する配線層として、例えばＡｌおよびＣｕを含む配線層を用いる場合がある。この場合、例えばＡｌおよびＣｕを含む導体膜をスパッタリングにより形成した後、当該導体膜をエッチングすることにより配線層が形成される。
しかしながら、ＡｌおよびＣｕを含む導体膜をスパッタリングする工程において、Ｃｕノジュールの析出が生じる場合がある。この場合、当該導体膜をエッチングする際に、析出したＣｕノジュールに起因してエッチング残渣が発生し、配線信頼性を低下させるおそれがある。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、ＡｌおよびＣｕを含む導体膜をスパッタリングにより成膜する工程において、プラズマのオン、オフを制御することにより、ウェハの温度がＡｌに対するＣｕの固溶限以下に制御される。
【発明の効果】
【０００８】
前記一実施の形態によれば、配線信頼性の低下を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】本実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】本実施形態に係る半導体製造装置を示す平面図である。
【図３】図２に示す、半導体製造装置を構成するスパッタリングチャンバを示す断面図である。
【図４】本実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】本実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】本実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】本実施形態に係る半導体装置の製造方法における導体膜の成膜工程を説明するためのグラフである。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
図１、４〜６は、本実施形態に係る半導体装置ＳＤ１の製造方法を示す断面図である。
本実施形態に係る半導体装置の製造方法は、ウェハＷＦ１（図３参照）上にビアＶＩ２を含む層間絶縁膜ＩＩ２を形成する工程と、ビアＶＰ１上および層間絶縁膜ＩＩ２上にスパッタリングによりＡｌおよびＣｕを含む導体膜ＣＦ２を形成する工程と、導体膜ＣＦ２をエッチングすることにより、配線層ＩＣ２を形成する工程と、を備える。本実施形態に係る半導体装置の製造方法では、導体膜ＣＦ２を形成する工程は、プラズマのオン、オフを制御することにより、ウェハＷＦ１の温度をＡｌに対するＣｕの固溶限温度以下に制御して行われる。
以下、本実施形態に係る半導体装置ＳＤ１の製造方法等について詳細に説明する。
【００１２】
まず、本実施形態に係る製造方法により製造される半導体装置ＳＤ１について説明する。
本実施形態に係る製造方法により製造される半導体装置ＳＤ１は、図１に示すように、半導体基板ＳＳ１、半導体基板ＳＳ１上に形成された層間絶縁膜ＩＩ２、層間絶縁膜ＩＩ２中に形成されたビアＶＰ１、ビアＶＰ１上および層間絶縁膜ＩＩ２上に形成された配線層ＩＣ２を含む。
【００１３】
半導体基板ＳＳ１は、例えばシリコン基板である。本実施形態において、ダイシング工程等により個片化する前の半導体基板ＳＳ１が、ウェハＷＦ１である。
図１に示すように、半導体基板ＳＳ１上には、ゲート絶縁膜ＧＩ１、ゲート絶縁膜ＧＩ１上に設けられたゲート電極ＧＥ１、ゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１の側壁に設けられた側壁膜ＳＷ１、が形成されている。ゲート電極ＧＥ１、ゲート絶縁膜ＧＩ１および側壁膜ＳＷ１は、半導体基板ＳＳ１に形成されたソース・ドレイン領域ＳＲ１とともにトランジスタＴＲ１を構成する。
また、図１に示すように、半導体基板ＳＳ１には、素子分離膜ＥＩ１が形成されている。素子分離膜ＥＩ１は、例えばシリコン酸化膜により構成される。また、素子分離膜ＥＩ１は、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）膜である。ＳＴＩ膜は、半導体基板ＳＳ１に形成されたトレンチ内に酸化膜等の絶縁膜を埋め込むことにより形成される。素子分離膜ＥＩ１により、各素子間が電気的に分離される。
図１に示すように、半導体基板ＳＳ１上には、ゲート電極ＧＥ１、側壁膜ＳＷ１、および素子分離膜ＥＩ１を覆うように、絶縁膜ＩＦ１が形成される。絶縁膜ＩＦ１は、例えばシリコン窒化膜等である。
【００１４】
図１に示すように、絶縁膜ＩＦ１上には、例えば層間絶縁膜ＩＩ１が形成される。層間絶縁膜ＩＩ１は、絶縁膜ＩＦ１と異なる材料により構成される。層間絶縁膜ＩＩ１は、例えばシリコン酸化膜等である。また、層間絶縁膜ＩＩ１は、例えば低誘電率膜であってもよい。
層間絶縁膜ＩＩ１中には、例えばコンタクトＣＰ１が形成される。コンタクトＣＰ１は、層間絶縁膜ＩＩ１および絶縁膜ＩＦ１に形成された開口に埋め込まれている。これにより、コンタクトＣＰ１は、絶縁膜ＩＦ１および層間絶縁膜ＩＩ１を貫通して、半導体基板ＳＳ１に形成されたソース・ドレイン領域ＳＲ１に接続される。コンタクトＣＰ１は、例えばＷ等により構成される。
また、層間絶縁膜ＩＩ１および絶縁膜ＩＦ１に形成された、コンタクトＣＰ１を埋め込むための開口の内壁には、バリアメタル膜ＢＭ１が形成されている。すなわち、コンタクトＣＰ１の下面および側面は、バリアメタル膜ＢＭ１により覆われることとなる。バリアメタル膜ＢＭ１は、例えばＴｉＮにより構成される単層膜、またはＴｉおよびＴｉＮを順に積層した積層膜等により構成される。
【００１５】
図１に示すように、層間絶縁膜ＩＩ１上には、例えば層間絶縁膜ＩＩ２が形成される。層間絶縁膜ＩＩ２は、例えばシリコン酸化膜等である。また、層間絶縁膜ＩＩ２は、例えば低誘電率膜であってもよい。
層間絶縁膜ＩＩ１中には、例えばコンタクトＣＰ１と接続する配線層ＩＣ１が形成されている。配線層ＩＣ１は、例えばコンタクトＣＰ１と接続するようコンタクトＣＰ１上および層間絶縁膜ＩＩ１上に設けられたバリアメタル膜ＢＭ３上に設けられている。また、配線層ＩＣ１上には、例えば反射防止膜ＡＲ１が設けられている。
配線層ＩＣ１は、例えばＡｌ配線等である。バリアメタル膜ＢＭ１は、例えばＴｉＮにより構成される単層膜、またはＴｉおよびＴｉＮを順に積層した積層膜等により構成される。また、反射防止膜ＡＲ１は、例えばＴｉＮにより構成される単層膜、またはＴｉおよびＴｉＮを順に積層した積層膜等により構成される。
【００１６】
層間絶縁膜ＩＩ２中には、ビアＶＰ１が形成されている。ビアＶＰ１は、層間絶縁膜ＩＩ２に形成され、層間絶縁膜ＩＩ２の上面から反射防止膜ＡＲ１まで貫通する開口に埋め込まれる。このため、ビアＶＰ１は、配線層ＩＣ１上に形成され、反射防止膜ＡＲ１を介して配線層ＩＣ１と接続することとなる。ビアＶＰ１は、例えばＷ等により構成される。
また、層間絶縁膜ＩＩ２に形成された、ビアＶＰ１を埋め込むための開口の内壁には、バリアメタル膜ＢＭ２が形成されている。すなわち、ビアＶＰ１の下面および側面は、バリアメタル膜ＢＭ２により覆われることとなる。バリアメタル膜ＢＭ２は、例えばＴｉＮにより構成される単層膜、またはＴｉおよびＴｉＮを順に積層した積層膜等により構成される。
【００１７】
図１に示すように、層間絶縁膜ＩＩ２上およびビアＶＰ１上には、ビアＶＰ１と接続する配線層ＩＣ２が形成されている。配線層ＩＣ２は、例えばビアＶＰ１と接続するようビアＶＰ１上および層間絶縁膜ＩＩ２上に形成されたバリアメタル膜ＢＭ４上に設けられている。
配線層ＩＣ２は、ＡｌおよびＣｕを含む。本実施形態において配線層ＩＣ２は、例えばＣｕが添加されたＡｌ配線である。配線層ＩＣ２におけるＣｕの含有率は、例えば配線層ＩＣ２全体に対して０．２ｗｔ％以上３．０ｗｔ％以下である。なお、配線層ＩＣ２は、例えばＡｌおよびＣｕ以外の金属材料を含んでいてもよい。また、配線層ＩＣ２の膜厚は、例えば２μｍ以上５μｍ以下である。
バリアメタル膜ＢＭ４は、例えばＴｉＮにより構成される単層膜、またはＴｉおよびＴｉＮを順に積層した積層膜等により構成される。
【００１８】
本実施形態において、層間絶縁膜ＩＩ１、コンタクトＣＰ１、層間絶縁膜ＩＩ２、配線層ＩＣ１、ビアＶＰ１、および配線層ＩＣ２は、半導体装置ＳＤ１の多層配線構造を構成する。なお、図１は半導体装置ＳＤ１の多層配線構造を示す模式図であり、本実施形態に係る半導体装置ＳＤ１の多層配線構造はこれに限られない。このため、半導体装置ＳＤ１の多層配線構造は、例えば層間絶縁膜ＩＩ１と層間絶縁膜ＩＩ２との間にダマシン法により形成された銅配線層等を含んでいてもよい。
【００１９】
次に、本実施形態に係る半導体装置ＳＤ１の製造方法に用いられる半導体製造装置ＳＭ１について説明する。図２は、半導体製造装置ＳＭ１を示す平面図である。図３は、半導体製造装置ＳＭ１を構成するスパッタリングチャンバＳＣ１を示す断面図である。なお、図２および図３は半導体製造装置ＳＭ１を示す模式図であり、本実施形態に係る半導体製造装置ＳＭ１は図２および図３に示すものに限られない。
【００２０】
図３に示すように、半導体製造装置ＳＭ１は、スパッタリングチャンバＳＣ１と、ウェハステージＷＳ１と、プラズマ励起部ＰＥ１と、制御部ＣＵ１と、冷却部ＣＬ１と、を備えている。ウェハステージＷＳ１は、スパッタリングチャンバＳＣ１内に配置される。また、ウェハステージＷＳ１上には、ウェハＷＦ１が載置される。プラズマ励起部ＰＥ１は、スパッタリングチャンバＳＣ１内にプラズマを励起する。制御部ＣＵ１は、プラズマ励起部ＰＥ１によるプラズマ励起を制御する。冷却部ＣＬ１は、ウェハステージＷＳ１を冷却する。
また、本実施形態に係る半導体製造装置ＳＭ１において、制御部ＣＵ１は、プラズマ励起部ＰＥ１によるプラズマのオン、オフを制御することで、ウェハＷＦ１の温度をＡｌに対するＣｕの固溶限温度以下に制御する。
以下、半導体製造装置ＳＭ１について詳細に説明する。
【００２１】
図２に示すように、半導体製造装置ＳＭ１は、スパッタリングチャンバＳＣ１、スパッタリングチャンバＳＣ２、スパッタリングチャンバＳＣ３、デガスチャンバＤＣ１、ＲＦエッチングチャンバＲＣ１、ロードロックチャンバＬＣ１、ロードロックチャンバＬＣ２、アライナーＡＬ１、およびウェハカセットＷＣ１を備えている。
スパッタリングチャンバＳＣ１、スパッタリングチャンバＳＣ２、スパッタリングチャンバＳＣ３、デガスチャンバＤＣ１、ＲＦエッチングチャンバＲＣ１、ロードロックチャンバＬＣ１、ロードロックチャンバＬＣ２は、搬送室ＴＣ１を介して互いに接続している。搬送室ＴＣ１内にはウェハＷＦ１を搬送する搬送部ＴＵ１が設けられている。この搬送部ＴＵ１によりウェハＷＦ１を搬送することで、ウェハＷＦ１は各チャンバ間を移動することとなる。
ウェハカセットＷＣ１は、ウェハＷＦ１を複数収納している。アライナーＡＬ１は、ウェハカセットＷＣ１とロードロックチャンバＬＣ１の間に位置する。また、アライナーＡＬ１は、ウェハカセットＷＣ１から取り出されたウェハＷＦ１の位置合わせを行う。
【００２２】
図３に示すように、スパッタリングチャンバＳＣ１内には、ウェハステージＷＳ１と、スパッタリングターゲットＳＴ１と、バッキングプレートＢＰ１が設けられている。
ウェハステージＷＳ１上には、ウェハＷＦ１が載置される。ウェハステージＷＳ１は、例えばプラズマ励起部ＰＥ１と接続し、下部電極としての機能を有する。ウェハステージＷＳ１には、冷却部ＣＬ１が設けられている。冷却部ＣＬ１は、例えばウェハステージＷＳ１上に設けられた溝により構成される。この場合、例えばスパッタリング処理中に当該溝内に冷却用流体を流すことにより、ウェハステージＷＳ１を冷却する。ウェハステージＷＳ１が冷却されることにより、ウェハステージＷＳ１上に載置されたウェハＷＦ１が冷却されることとなる。冷却用流体としては、例えば冷却ガス等が挙げられる。
【００２３】
バッキングプレートＢＰ１は、ウェハステージＷＳ１の上面と対向するように設けられている。また、バッキングプレートＢＰ１は、ウェハステージＷＳ１と離間している。バッキングプレートＢＰ１は、例えばプラズマ励起部ＰＥ１と接続し、上部電極としての機能を有する。
バッキングプレートＢＰ１には、例えば冷却部ＣＬ２が設けられている。冷却部ＣＬ２は、例えばバッキングプレートＢＰ１内に設けられる溝または孔により構成される。当該溝内または孔内に冷却用流体を流すことで、バッキングプレートＢＰ１を冷却する。バッキングプレートＢＰ１が冷却されることにより、バッキングプレートＢＰ１に保持されるターゲットＳＴ１が冷却されることとなる。冷却用流体としては、例えば冷却水等が挙げられる。
【００２４】
ターゲットＳＴ１は、ウェハステージＷＳ１の上面と対向するように、スパッタリングチャンバＳＣ１内に保持される。ターゲットＳＴ１は、例えばＡｌおよびＣｕを含む導電材料、Ｔｉ、またはＴｉＮ等により構成される。
ターゲットＳＴ１は、例えばバッキングプレートＢＰ１により保持される。この場合、ターゲットＳＴ１は、バッキングプレートＢＰ１のうちウェハステージＷＳ１と対向する面に保持されることとなる。
【００２５】
半導体製造装置ＳＭ１は、プラズマ励起部ＰＥ１を備えている。プラズマ励起部ＰＥ１は、上部電極として機能するバッキングプレートＢＰ１、および下部電極として機能するウェハステージＷＳ１に接続する。
本実施形態では、例えばプラズマ励起部ＰＥ１により、上部電極として機能するバッキングプレートＢＰ１と、下部電極として機能するウェハステージＷＳ１との間に電圧を印加することで、スパッタリングチャンバＳＣ１内に流入されるＡｒをイオン化する。次いで、イオン化したＡｒがターゲットＳＴ１に衝突する。このとき、イオン化したＡｒの衝突によりターゲットＳＴ１からはじき飛ばされたターゲット物質が、ウェハＷＦ１上に堆積する。これにより、ウェハＷＦ１上に、導体膜が形成されることとなる。
【００２６】
半導体製造装置ＳＭ１は、制御部ＣＵ１を備えている。制御部ＣＵ１は、プラズマ励起部ＰＥ１に接続され、プラズマ励起部ＰＥ１によるプラズマ励起を制御する。制御部ＣＵ１は、例えばプラズマ励起部ＰＥ１によるプラズマのオン、オフを制御する。
【００２７】
なお、スパッタリングチャンバＳＣ２、およびスパッタリングチャンバＳＣ３についても、例えばスパッタリングチャンバＳＣ１と同様の構成を有する。
【００２８】
次に、本実施形態に係る半導体装置ＳＤ１の製造方法について説明する。
まず、図４に示すように、半導体基板ＳＳ１を構成するウェハＷＦ１に、素子分離膜ＥＩ１を形成する。素子分離膜ＥＩ１は、例えばウェハＷＦ１に形成されたトレンチ内に酸化膜を埋め込むことにより形成される。素子分離膜ＥＩ１により、各素子を構成する各素子形成領域が互いに電気的に分離されることとなる。
次に、素子分離膜ＥＩ１により互いに隔離された素子形成領域に、例えば以下のようにトランジスタＴＲ１を形成する。まず、ウェハＷＦ１上に、ゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１を順に形成する。次いで、ゲート電極ＧＥ１をマスクとしてイオン注入することにより、ＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域ＬＤ１を形成する。次いで、ゲート電極ＧＥ１およびゲート絶縁膜ＧＩ１の側壁に側壁膜ＳＷ１を形成する。次いで、側壁膜ＳＷ１およびゲート電極ＧＥ１をマスクとしてイオン注入し、ソース・ドレイン領域ＳＲ１が形成される。これにより、トランジスタＴＲ１が形成されることとなる。
【００２９】
次に、図４に示すように、ウェハＷＦ１上に絶縁膜ＩＦ１を形成する。これにより、ウェハＷＦ１、ゲート電極ＧＥ１、側壁膜ＳＷ１、および素子分離膜ＥＩ１が、絶縁膜ＩＦ１により覆われることとなる。次に、絶縁膜ＩＦ１上に、層間絶縁膜ＩＩ１を形成する。
次に、層間絶縁膜ＩＩ１および絶縁膜ＩＦ１に、例えば以下のようにしてコンタクトＣＰ１を埋め込むための開口を形成する。まず、層間絶縁膜ＩＦ１上にレジストパターンを形成する。次いで、当該レジストパターンをマスクとして、層間絶縁膜ＩＩ１を選択的にエッチングする。次いで、層間絶縁膜ＩＩ１をマスクとして、絶縁膜ＩＦ１を選択的にエッチングする。これにより、層間絶縁膜ＩＩ１および絶縁膜ＩＦ１を貫通する開口が形成される。このとき、当該開口の底部において、トランジスタＴＲ１を構成するソース・ドレイン領域ＳＲ１の一部が露出することとなる。
【００３０】
次に、図４に示すように、バリアメタル膜ＢＭ１およびコンタクトＣＰ１を形成する。バリアメタル膜ＢＭ１およびコンタクトＣＰ１は、例えば以下のように形成される。まず、層間絶縁膜ＩＩ１および絶縁膜ＩＦ１に形成された開口内、および層間絶縁膜Ｉ１上に、バリアメタル膜ＢＭ１を構成する導体膜およびコンタクトＣＰ１を構成する導体膜を順に形成する。次いで、層間絶縁膜ＩＩ１および絶縁膜ＩＦ１に形成された開口外に形成された導体膜を、ＣＭＰ法により除去する。これにより、バリアメタル膜ＢＭ１およびコンタクトＣＰ１が形成されることとなる。
【００３１】
次に、図５に示すように、層間絶縁膜ＩＩ１上およびコンタクトＣＰ１上に、配線層ＩＣ１を形成する。配線層ＩＣ１は、例えば以下のように形成される。まず、層間絶縁膜ＩＩ１上およびコンタクトＣＰ１上に、バリアメタル膜ＢＭ３を構成する導体膜、配線層ＩＣ１を構成する導体膜、および反射防止膜ＡＲ１を構成する導体膜を順に形成する。次いで、これらの導体膜を選択的にエッチングしてパターニングを行う。これにより、配線層ＩＣ１が形成されることとなる。
【００３２】
次に、図５に示すように、ウェハＷＦ１上に、ビアＶＰ１を含む層間絶縁膜ＩＩ２を形成する。ビアＶＰ１を含む層間絶縁膜ＩＩ２は、例えば以下のように形成される。まず、層間絶縁膜ＩＩ１上および配線層ＩＣ１上に、層間絶縁膜ＩＩ２を形成する。次いで、層間絶縁膜ＩＩ２上にレジストパターンを形成する。次いで、当該レジストパターンをマスクとして、層間絶縁膜ＩＩ２に開口を形成する。このとき、当該開口の底部に反射防止膜ＡＲ１の一部が露出する。次いで、層間絶縁膜ＩＩ２に形成された開口内、および層間絶縁膜ＩＩ２上に、バリアメタル膜ＢＭ２を構成する導体膜およびビアＶＰ１を構成する導体膜を順に形成する。次いで、層間絶縁膜ＩＩ２に形成された開口外に形成された導体膜を、ＣＭＰ法により除去する。これにより、ビアＶＰ１を含む層間絶縁膜ＩＩ２が形成されることとなる。
【００３３】
次に、図６に示すように、ビアＶＰ１上および層間絶縁膜ＩＩ２上に、導体膜ＣＦ１を形成する。次いで、導体膜ＣＦ１上に、スパッタリングによりＡｌおよびＣｕを含む導体膜ＣＦ２を形成する。これにより、ビアＶＰ１上および層間絶縁膜ＩＩ２上に、ＡｌおよびＣｕを含む導体膜ＣＦ２が成膜されることとなる。
【００３４】
導体膜ＣＦ２の成膜は、例えば以下のように行われる。
まず、図２に示すウェハカセットＷＣ１に収納されているウェハＷＦ１を、アライナーＡＬ１に搬送する。このウェハＷＦ１は、ビアＶＰ１を含む層間絶縁膜ＩＩ２が形成された図５に示すウェハＷＦ１上に導体膜ＣＦ１が形成されたものである。次いで、アライナーＡＬ１により、ウェハＷＦ１の位置合わせを行う。次いで、ウェハＷＦ１を、アライナーＡＬ１からロードロックチャンバＬＣ１に搬送する。
【００３５】
次いで、ロードロックチャンバＬＣ１内に収容されたウェハＷＦ１を、搬送室ＴＣ１を介してデガスチャンバＤＣ１に搬送する。なお、搬送室ＴＣ１内を介した各チャンバ間の搬送は、搬送部ＴＵ１を用いて行われる。また、搬送室ＴＣ１は、例えばウェハＷＦ１の処理工程中、真空状態に保持される。次いで、デガスチャンバＤＣ１内において、ウェハＷＦ１に対しデガス処理を施す。
次いで、デガスチャンバＤＣ１内のウェハＷＦ１を、搬送部ＴＵ１を用いて、搬送室ＴＣ１を介してＲＦエッチングチャンバＲＣ１内に搬送する。次いで、ＲＦエッチングチャンバＲＣ１内において、ウェハＷＦ１に対しＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）エッチング処理を施す。これにより、ウェハＷＦ１表面が清浄化される。
【００３６】
次いで、ＲＦエッチングチャンバＲＣ１内のウェハＷＦ１を、搬送室ＴＣ１を介してスパッタリングチャンバＳＣ１に搬送する。
次いで、スパッタリングにより導体膜ＣＦ２を成膜する。本実施形態では、プラズマ励起部ＰＥ１により、スパッタリングチャンバＳＣ１内にプラズマを励起することにより導体膜ＣＦ２の成膜を行う。スパッタリングにより導体膜ＣＦ２を成膜する工程中、ウェハステージＷＳ１は冷却部ＣＬ１により常に冷却される。このため、ウェハステージＷＳ１上に載置されるウェハＷＦ１は、導体膜ＣＦ２を成膜する工程中、冷却部ＣＬ１により常に冷却されることとなる。
導体膜ＣＦ２をスパッタリングにより成膜する当該工程は、後述するように、プラズマのオン、オフを制御することにより、ウェハＷＦ１の温度をＡｌに対するＣｕの固溶限温度以下に制御して行われる。
【００３７】
次いで、スパッタリングチャンバＳＣ１内のウェハＷＦ１を、搬送室ＴＣ１を介してデガスチャンバＤＣ１に搬送する。次いで、デガスチャンバＤＣ１内において、ウェハＷＦ１に対しデガス処理を施す。次いで、デガスチャンバＤＣ１内のウェハＷＦ１を、搬送室ＴＣ１を介してロードロックチャンバＬＣ２に搬送する。
このようにして、導体膜ＣＦ２の成膜工程が行われる。
【００３８】
図７は、本実施形態に係る半導体装置ＳＤ１の製造方法における導体膜ＣＦ２の成膜工程を説明するためのグラフである。図７における縦軸は、スパッタリング時におけるウェハＷＦ１の実温を示している。また、図７における横軸は、スパッタリング処理時間を示している。
図７に示すように、本実施形態において、スパッタリングにより導体膜ＣＦ２を成膜する工程は、プラズマのオン、オフを制御することにより、ウェハＷＦ１の温度をＡｌに対するＣｕの固溶限温度以下に制御して行われる。
【００３９】
ＡｌおよびＣｕを含む導体膜をスパッタリングにより形成する工程において、導体膜中にＣｕノジュールの析出が生じる場合がある。本願発明者は、スパッタリングの際にウェハＷＦ１の実温が固溶限温度を超えることに起因して、Ｃｕノジュールの析出が生じることを見出した。固溶限温度とは、スパッタリングにより成膜される導体膜中におけるＡｌに対するＣｕの固溶限温度を指す。以下、本段落において同様である。
スパッタリングでは、エネルギーを持った粒子がウェハＷＦ１に衝突する。この粒子の衝突によるウェハＷＦ１の温度上昇が冷却部ＣＬ１の冷却能力を上回る場合、スパッタリング処理が進むにつれてウェハＷＦ１の温度が上昇してしまう。特に、厚膜の導体膜を成膜する場合には、スパッタリング処理の時間が長くなるため、ウェハＷＦ１の温度上昇は顕著となる。この温度上昇によってウェハＷＦ１の実温が固溶限温度を超える場合、スパッタリングにより成膜されるＡｌおよびＣｕを含む導体膜は固溶限温度よりも高い温度を有することとなる。導体膜が固溶限温度よりも高い温度まで昇温されると、スパッタリング後に導体膜が冷却される際に、固溶限温度付近において導体膜中にＣｕノジュールの成長が起こる。このため、ＡｌおよびＣｕを含む導体膜中にＣｕノジュールの析出が生じてしまうこととなる。
ＣｕのエッチングレートがＡｌのエッチングレートよりも低い条件においてこのような導体膜をエッチングする場合、ＡｌおよびＣｕを含む導体膜中に析出したＣｕノジュールに起因してエッチング残渣が発生する。このエッチング残渣の発生により、配線間リークや配線間ショートが生じるおそれがある。この場合、配線の信頼性は低下してしまう。
【００４０】
本実施形態によれば、スパッタリングにより導体膜ＣＦ２を形成する工程は、プラズマのオン、オフを制御することにより、ウェハＷＦ１の温度をＡｌに対するＣｕの固溶限温度以下に制御して行われる。
プラズマをオンすることにより、スパッタリングにより導体膜ＣＦ２が成膜される。しかしながら、スパッタリングによって、ウェハＷＦ１の温度が上昇してしまう。一方、プラズマをオフした場合、スパッタリングによる成膜は行われない。このため、ウェハＷＦ１は冷却部ＣＬ１により冷却されることとなる。従って、プラズマのオン、オフを適切に制御することにより、導体膜ＣＦ２を成膜しつつ、ウェハＷＦ１の温度を制御することが可能となる。
本実施形態においては、このようにプラズマのオン、オフを制御して、ウェハＷＦ１の温度をＡｌに対するＣｕの固溶限温度以下に制御する。この場合、ＡｌおよびＣｕを含む導体膜ＣＦ２の温度についても、Ａｌに対するＣｕの固溶限温度以下に制御される。これにより、スパッタリングにより導体膜ＣＦ２を成膜する工程において、導体膜ＣＦ２中にＣｕノジュールが析出することを抑制することができる。従って、導体膜ＣＦ２をエッチングする際におけるＣｕノジュールに起因したエッチング残渣の発生を抑え、配線の信頼性を向上させることが可能となる。
【００４１】
本実施形態において、スパッタリングにより導体膜ＣＦ２を成膜する工程は、例えばウェハＷＦ１が載置されたスパッタリングチャンバＳＣ１内にプラズマを励起する工程と、スパッタリングチャンバＳＣ１内にプラズマを励起しない工程と、を交互に複数回繰り返すことにより行われる。すなわち、本実施形態では、スパッタリングチャンバＳＣ１内にプラズマを励起する工程と、スパッタリングチャンバＳＣ１内にプラズマを励起しない工程と、を交互に複数回繰り返すよう、プラズマのオン、オフが制御される。この場合、制御部ＣＵ１は、プラズマのオン、オフを交互に複数回繰り返すようプラズマ励起部ＰＥ１を制御することとなる。
図７に示すように、プラズマを励起する工程では、スパッタリングによりウェハＷＦ１上に導体膜ＣＦ２が成膜されつつ、ウェハＷＦ１の温度が上昇する。一方、プラズマを励起しない工程では、スパッタリングによる成膜は行われない。このため、プラズマを励起する上記工程において昇温したウェハＷＦ１は冷却部ＣＬ１により冷却されることとなる。従って、プラズマを励起する工程とプラズマを励起しない工程を交互に複数回繰り返すことにより、ウェハＷＦ１の温度をＡｌに対するＣｕの固溶限温度以下に保持しつつ、導体膜ＣＦ２を成膜することが可能となる。
【００４２】
図７に示すように、スパッタリングチャンバＳＣ１内にプラズマを励起する工程は、ウェハＷＦ１の温度が設定温度Ｔ１からＡｌに対するＣｕの固溶限温度Ｔ２に加熱されるまでの時間ｔ１行われる。一方、スパッタリングチャンバＳＣ１内にプラズマを励起しない工程は、ウェハＷＦ１の温度が温度Ｔ２から温度Ｔ１まで冷却されるまでの時間ｔ２行われる。すなわち、本実施形態では、時間ｔ１の間プラズマを励起する工程と、時間ｔ２の間プラズマを励起しない工程と、を交互に複数回繰り返して行われることとなる。このように、各工程における処理時間を一定にすることで、スパッタリング工程におけるプラズマ励起の制御を容易にすることが可能となる。また、プラズマを励起する工程は、Ａｌに対するＣｕの固溶限温度Ｔ２に加熱するまで行われる。このため、Ｃｕノジュールの析出を抑えつつ、効率的な導体膜の成膜が可能なる。なお、時間ｔ１は、例えば温度Ｔ１から温度Ｔ２まで昇温する時間を予め算出しておくことにより得ることができる。また、時間ｔ２は、例えば温度Ｔ２から温度Ｔ１まで冷却される時間を予め算出しておくことにより得ることができる。
この場合、制御部ＣＵ１は、プラズマを励起する工程において、ウェハＷＦ１の温度が温度Ｔ１から温度Ｔ２に加熱されるまでの時間ｔ１の間プラズマを励起するようプラズマ励起部ＰＥ１を制御する。また、制御部ＣＵ１は、プラズマを励起しない工程において、ウェハＷＦ１の温度が温度Ｔ２から温度Ｔ１まで冷却される時間ｔ２の間プラズマを励起しないようプラズマ励起部ＰＥ１を制御する。
【００４３】
設定温度Ｔ１は、例えばウェハステージＷＳ１の初期設定温度である。設定温度Ｔ１は、例えば１１０℃以上１４０℃以下である。また、導体膜ＣＦ２におけるＡｌに対するＣｕの固溶限温度Ｔ２は、例えば２８０℃以上３００℃以下である。なお、Ａｌに対するＣｕの固溶限温度は、例えば導体膜ＣＦ２中におけるＣｕの含有率に基づいて得ることができる。
時間ｔ１は、例えば５０秒以上６０秒以下である。時間ｔ１を当該範囲とすることにより、導体膜ＣＦ２の温度がＡｌに対するＣｕの固溶限温度を超えてしまうことを抑制しつつ、効率的な導体膜ＣＦ２の成膜が可能となる。また、時間ｔ２は、例えば１０秒以上３０秒以下である。時間ｔ２を当該範囲とすることにより、プラズマ励起により昇温した導体膜ＣＦ２を十分に冷却することができ、かつ効率的な導体膜ＣＦ２の成膜が可能となる。なお、本実施形態において、時間ｔ１と時間ｔ２は、例えばｔ１＞ｔ２の関係を満たす。
なお、時間ｔ１および時間ｔ２は、導体膜ＣＦ２におけるＡｌに対するＣｕの固溶限温度Ｔ２に基づいて、適宜選択することができる。
また、複数のウェハＷＦ１に対し連続してスパッタリング処理を施す場合には、ウェハＷＦ１を交換する際にウェハステージＷＳ１の温度が初期設定温度まで十分に冷却されないことがある。このような観点から、導体膜ＣＦ２の温度がＡｌに対するＣｕの固溶限温度を超えないよう、予め時間ｔ１を短くし、または時間ｔ２を長くするよう制御することも可能である。
【００４４】
本実施形態に係る半導体装置ＳＤ１の製造方法は、導体膜ＣＦ２を成膜する工程の前に、スパッタリングチャンバＳＣ１内にプラズマを励起する上記工程において時間ｔ１の間にビアＶＰ１上および層間絶縁膜ＩＩ２上に成膜される導体膜ＣＦ２の膜厚ｄを算出する工程を備えていてもよい。この場合、導体膜ＣＦ２を成膜する工程において、プラズマを励起する上記工程は、算出された導体膜ＣＦ２の膜厚ｄに基づいて計算した回数行われる。すなわち、算出された導体膜ＣＦ２の膜厚ｄと、スパッタリング工程後に所望される導体膜ＣＦ２の膜厚と、から計算された回数、プラズマを励起する上記工程を行うこととなる。
この場合、制御部ＣＵ１は、プラズマのオン、オフを、算出された膜厚ｄに基づいて計算した回数繰り返すようプラズマ励起部ＰＥ１を制御する。
これにより、スパッタリング工程におけるプラズマ励起の制御を容易にしつつ、所望の膜厚を有する導体膜ＣＦ２の成膜が可能となる。
【００４５】
導体膜ＣＦ２は、ＡｌおよびＣｕを含む。本実施形態において、導体膜ＣＦ２は、例えばＣｕが添加されたＡｌからなる導体膜である。導体膜ＣＦ２におけるＣｕの含有率は、導体膜ＣＦ２全体に対して０．２ｗｔ％以上３．０ｗｔ％以下であることが好ましい。Ｃｕの含有率が０．２ｗｔ％以上であることにより、導体膜ＣＦ２により構成される配線層ＩＣ２のエレクトロマイグレーション耐性を十分に向上させることができる。また、本実施形態においては、Ｃｕの含有率が０．２ｗｔ％以上であっても、Ｃｕノジュールの析出を抑え、配線信頼性の向上を図ることができる。一方で、Ｃｕの含有率を３．０ｗｔ％以下とすることにより、Ｃｕノジュールの発生をさらに抑制することが可能となる。
また、導体膜ＣＦ２の膜厚は、例えば２μｍ以上５μｍ以下であることが好ましい。導体膜ＣＦ２の膜厚を２μｍ以上とすることにより、低抵抗な配線層ＩＣ２を実現することができる。また、本実施形態においては、このような厚膜の導体膜ＣＦ２を成膜する場合であっても、導体膜ＣＦ２の温度を制御してＣｕノジュールの発生を抑制することができる。一方で、導体膜ＣＦ２の膜厚を５μｍ以下とすることにより、半導体装置ＳＤ１の薄型化を図ることが可能となる。
【００４６】
なお、本実施形態においては、導体膜ＣＦ１をスパッタリングにより成膜してもよい。この場合、例えばスパッタリングチャンバＳＣ１において導体膜ＣＦ１の成膜を行った後、スパッタリングチャンバＳＣ２において導体膜ＣＦ２の成膜を行う。このように、導体膜ＣＦ１の成膜と導体膜ＣＦ２の成膜を連続して行うことにより、製造工程数を低減し、半導体装置の製造を容易にすることができる。
【００４７】
次に、層間絶縁膜ＩＩ２上およびビアＶＰ１上に成膜された導体膜ＣＦ１および導体膜ＣＦ２をエッチングしてパターニングする。これにより、バリアメタル膜ＢＭ４、およびＣｕを含むＡｌ配線である配線層ＩＣ２が形成される。本実施形態に係る導体膜ＣＦ２は、Ｃｕが添加されたＡｌからなる導体膜である。このため、導体膜ＣＦ２に対するエッチングは、ＣｕのエッチングレートがＡｌのエッチングレートよりも低い条件にて行われる。
本実施形態によれば、導体膜ＣＦ２を成膜する工程において、導体膜ＣＦ２中にＣｕノジュールが発生することを抑制することができる。このため、ＣｕのエッチングレートがＡｌのエッチングレートよりも低い条件にて行われる当該エッチング工程においても、Ｃｕノジュールに起因したエッチング残渣の発生が抑制される。
その後、ウェハＷＦ１をダイシングにより個片化する工程等を経て、図１に示す半導体装置ＳＤ１が得られる。
【００４８】
次に、本実施形態の効果を説明する。
本実施形態によれば、スパッタリングにより導体膜ＣＦ２を成膜する工程は、プラズマのオン、オフを制御することにより、ウェハＷＦ１の温度をＡｌに対するＣｕの固溶限温度以下に制御して行われる。これにより、導体膜ＣＦ２を成膜する工程において、Ｃｕノジュールが析出されることを抑制することができる。従って、導体膜ＣＦ２をエッチングする際に、Ｃｕのノジュールに起因したエッチング残渣の発生を抑え、配線の信頼性を向上させることが可能となる。
【００４９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００５０】
ＷＦ１  ウェハ
ＳＳ１  半導体基板
ＥＩ１  素子分離膜
ＧＥ１  ゲート電極
ＳＷ１  側壁膜
ＧＩ１  ゲート絶縁膜
ＬＤ１  ＬＤＤ領域
ＳＲ１  ソース・ドレイン領域
ＴＲ１  トランジスタ
ＩＦ１  絶縁膜
ＢＭ１、ＢＭ２、ＢＭ３、ＢＭ４  バリアメタル膜
ＣＰ１  コンタクト
ＶＰ１  ビア
ＩＣ１、ＩＣ２  配線層
ＣＦ１、ＣＦ２  導体膜
ＡＲ１  反射防止膜
ＩＩ１、ＩＩ２  層間絶縁膜
ＳＣ１、ＳＣ２、ＳＣ３  スパッタリングチャンバ
ＬＣ１、ＬＣ２  ロードロックチャンバ
ＲＣ１  ＲＦエッチングチャンバ
ＤＣ１  デガスチャンバ
ＴＣ１  搬送室
ＡＬ１  アライナー
ＴＵ１  搬送部
ＷＣ１  ウェハカセット
ＷＳ１  ウェハステージ
ＢＰ１  バッキングプレート
ＳＴ１  ターゲット
ＰＥ１  プラズマ励起部
ＣＵ１  制御部
ＣＬ１、ＣＬ２  冷却部
ＳＤ１  半導体装置
ＳＭ１  半導体製造装置
【図１】
2014056869.tif 000003
【図２】
2014056869.tif 000004
【図３】
2014056869.tif 000005
【図４】
2014056869.tif 000006
【図５】
2014056869.tif 000007
【図６】
2014056869.tif 000008
【図７】
2014056869.tif 000009