(57)【要約】【課題】回路規模が抑制できる時間デジタル変換回路を提供する。【解決手段】時間デジタル変換回路は第１ディレイライン１０１０と第２ディレイライン１０４０と判定回路１０５５と制御回路１０１５とを具備する。第１ディレイライン１０１０は、直列接続のｎ個の遅延素子１０１１を備え、基準クロックを入力とし、ｎ段目の遅延素子１０１１の出力と基準クロックとの演算結果を１段目の遅延素子１０１１に入力する。第２ディレイライン１０４０は、直列接続のｎ個の遅延素子１０４１を備え、被測定信号を入力とする。判定回路１０５５は、被測定信号入力時の基準クロックの伝搬段数に基づき、遅延素子１０１１及び遅延素子１０４１の出力の一方を他方でラッチして出力する。制御回路１０１５は、基準クロックがｎ段目の遅延素子１０１１に達した回数と伝搬段数と判定回路１０５５出力とに基づき、基準クロックに対する被測定信号の位相を出力する。【選択図】図１
2014120901.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックに対する被測定信号の位相を検出する時間デジタル変換回路であって、
直列接続されたｎ個の第１遅延素子を備え、前記基準クロックを入力とし、ｎ段目の第１遅延素子の出力と前記基準クロックとの演算結果を１段目の第１遅延素子に入力する第１ディレイラインと、
直列接続されたｎ個の第２遅延素子を備え、前記被測定信号を入力とする第２ディレイラインと、
前記被測定信号の入力時に前記第１ディレイライン内において前記基準クロックが何段の第１遅延素子を伝搬したかを示す伝搬段数に基づいて、前記第１ディレイライン内の各段の第１遅延素子からの第１遅延出力および前記第２ディレイライン内の各段の第２遅延素子からの第２遅延出力のうちの一方を他方のタイミングでラッチし、または、前記他方を前記一方のタイミングでラッチして出力する判定回路と、
前記基準クロックが前記ｎ段目の第１遅延素子に達した回数と前記伝搬段数と前記判定回路の出力とに基づいて、前記位相を出力する制御回路と
を具備する
時間デジタル変換回路。
【請求項２】
請求項１に記載の時間デジタル変換回路において、
前記判定回路は、
前記伝搬段数に基づいて、前記第１ディレイライン内の各段の第１遅延素子からの第１遅延出力を前記第２ディレイライン内の各段の第２遅延素子からの第２遅延出力のタイミングでラッチする複数の非反転判定回路と、
前記伝搬段数に基づいて、前記第２ディレイライン内の各段の第２遅延素子からの第２遅延出力を前記第１ディレイライン内の各段の第１遅延素子からの第１遅延出力のタイミングでラッチする複数の反転判定回路と
を備え、
前記制御回路は、前記回数と前記伝搬段数とに基づいて、前記複数の非反転判定回路の複数の第１出力および前記複数の反転判定回路の複数の第２出力から前記判定回路の出力を選択する
時間デジタル変換回路。
【請求項３】
請求項２に記載の時間デジタル変換回路において、
前記制御回路は、
前記回数を示すカウンタ値を出力するカウンタと、
前記被測定信号と前記第１ディレイラインの各段の第１遅延出力とに基づいて、前記伝搬段数および前記伝搬段数を示す第１エンコード値を出力する第１エンコーダと、
前記カウンタ値と前記伝搬段数とに基づいて、前記複数の第１出力および前記複数の第２出力から前記判定回路の出力を選択して、前記第１ディレイライン内での前記基準クロックと前記被測定信号との位相差を出力する第２エンコーダと
を備える
時間デジタル変換回路。
【請求項４】
請求項３に記載の時間デジタル変換回路において、
前記制御回路は、前記カウンタ値を上位桁とし、前記第１エンコード値を中位桁とし、前記第２エンコード値を下位桁として前記位相を出力する
時間デジタル変換回路。
【請求項５】
請求項２に記載の時間デジタル変換回路において、
前記複数の非反転判定回路の各々は、
前記第１ディレイライン内の第ｉ段の第１遅延素子からの第１遅延出力を前記第２ディレイライン内の各段の第２遅延素子からの第２遅延出力のタイミングでラッチする複数の第１フリップ・フロップ回路と、
前記伝搬段数に基づいて、前記複数の第１フリップ・フロップ回路からの複数の出力のうちの一つを選択する第１マルチプレクス回路と
を含み、
前記複数の反転判定回路の各々は、
前記第２ディレイライン内の第ｊ段の第２遅延素子からの第２遅延出力を前記第１ディレイライン内の各段の第１遅延素子からの第１遅延出力のタイミングでラッチする複数の第２フリップ・フロップ回路と、
前記伝搬段数に基づいて、前記複数の第２フリップ・フロップ回路からの複数の出力のうちの一つを選択する第２マルチプレクス回路と
を含む
時間デジタル変換回路。
【請求項６】
請求項２に記載の時間デジタル変換回路において、
前記複数の非反転判定回路の各々は、
前記伝搬段数に基づいて、前記第２ディレイライン内の各段の第２遅延素子からの第２遅延出力のうちから一つの第２遅延出力を選択する第１マルチプレクス回路と、
前記第１ディレイライン内の第ｉ段（ｉ＝１〜ｎ）の第１遅延素子からの第１遅延出力を前記第１マルチプレクス回路で選択された第２遅延出力のタイミングでラッチする第１フリップ・フロップ回路と
を含み、
前記複数の反転判定回路の各々は、
前記伝搬段数に基づいて、前記第１ディレイライン内の各段の第１遅延素子からの第１遅延出力のうちから一つの第１遅延出力を選択する第２マルチプレクス回路と、
前記第２ディレイライン内の第ｊ段（ｊ＝１〜ｎ）の第２遅延素子からの第２遅延出力を前記第３マルチプレクス回路で選択された第１遅延出力のタイミングでラッチする第２フリップ・フロップ回路と
を含む
時間デジタル変換回路。
【請求項７】
流量測定対象が流れる流路に設置され、駆動開始を示す第１駆動信号を供給され、前記流量測定対象へ超音波を発信し、その発信した超音波を第１振動信号として出力する第１超音波振動部と、
前記流路に設置され、駆動開始を示す第２駆動信号を供給され、受信した超音波を第２振動信号として出力する第２超音波振動部と、
前記第１駆動信号と前記第２駆動信号とを出力し、前記第１振動信号と前記第２振動信号とを受信して、前記流量測定対象の流量を算出する制御回路とを具備し、
前記制御回路は、
前記第１振動信号に応答して基準クロックを生成して出力し、前記第２振動信号に応答して被測定信号を生成して出力する内部制御回路と、
前記基準クロックの入力から前記被測定信号の入力までの時間を測定して時間デジタル変換出力として出力する請求項１に記載の時間デジタル変換回路と
を備え、
前記内部制御回路は、前記時間デジタル変換出力に基づいて、前記流量を算出する
超音波流量計。
【請求項８】
基準クロックを一定時間遅延させて被測定信号として出力する遅延回路と、
前記基準クロックと前記被測定信号とアナログ信号入力とを供給され、時間デジタル変換出力を出力する請求項１に記載の時間デジタル変換回路と、
前記時間デジタル変換出力を前記基準クロックのタイミングで出力する出力回路とを備え、
前記アナログ信号入力ＶＩＮは、前記時間デジタル変換回路の第１ディレイライン内の各段の第１遅延素子および第２ディレイライン内の各段の第２遅延素子の電源電圧として入力される
アナログデジタルコンバータ。
【請求項９】
出力信号を出力するＤＣＯ（Ｄｉｇｉｔａｌｌｙ−Ｃｏｎｔｒｏｌｌｅｄ−Ｏｓｃｉｌａｔｏｒ）と、
前記出力信号のタイミングでリファレンスクロック信号をサンプルし、タイミング調整されたクロック信号として出力するリタイミング回路と、
前記出力信号のエッジ回数を累積加算した第１累積加算値を、前記クロック信号の入力に基づいて出力する第１累積加算回路と、
前記リファレンスクロック信号を被測定信号とし、前記出力信号を基準クロックとして入力され、両信号の位相差である時間デジタル変換出力として出力する時間デジタル変換回路と、
前記時間デジタル変換出力を、前記出力信号の１周期に対する割合に正規化して出力するＤＣＯ周期正規化回路と、
周波数設定データを累積加算した第２累積加算値を、前記クロック信号の入力に基づいて出力する第２累積加算部と、
前記第１累積加算値と前記第２累積加算値と正規化された前記時間デジタル変換出力とに基づいて、位相誤差データを算出して出力する位相比較器と、
前記位相誤差データを平滑化して出力するループフィルタと、
平滑化された前記位相誤差データに基づいて、前記ＤＣＯのゲインの正規化を行い、その位相誤差データが０になるようにデジタル信号を前記クロック信号のタイミングで供給するＤＣＯ利得正規化回路と
を具備し、
前記ＤＣＯは、前記デジタル信号に基づいて、前記出力信号ＣＫＶを生成する
完全デジタル位相同期回路。
【請求項１０】
基準クロックに対する被測定信号の位相を検出する時間デジタル変換方法であって、
直列接続されたｎ個の第１遅延素子を備える第１ディレイラインへ、前記基準クロックを入力し、ｎ段目の第１遅延素子の出力と前記基準クロックとの演算結果を１段目の第１遅延素子に入力するステップと、
直列接続されたｎ個の第２遅延素子を備える第２ディレイラインへ、前記被測定信号を入力するステップと、
判定回路が、前記被測定信号の入力時に前記第１ディレイライン内において前記基準クロックが何段の第１遅延素子を伝搬したかを示す伝搬段数に基づいて、前記第１ディレイライン内の各段の第１遅延素子からの第１遅延出力および前記第２ディレイライン内の各段の第２遅延素子からの第２遅延出力のうちの一方を他方のタイミングでラッチし、または、前記他方を前記一方のタイミングでラッチして出力するステップと、
制御回路が、前記基準クロックが前記ｎ段目の第１遅延素子に達した回数と前記伝搬段数と前記判定回路の出力とに基づいて、前記位相を出力するステップと
を具備する
時間デジタル変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時間デジタル変換回路に関し、例えば位相差または時間差をデジタル信号に変換する回路に好適に用いられる。
【背景技術】
【０００２】
基準クロックに対する被測定信号の位相を検出する時間デジタル変換器（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ−Ｃｏｎｖｅｒｔｅｒ；ＴＤＣ）が知られている。例えば、特許第４４４３６１６号公報（対応米国特許：ＵＳ７８８４７５１（Ｂ２））には、時間デジタル変換回路が開示されている。この時間デジタル変換回路は、被測定信号の基準クロックに対する位相を検出する。この時間デジタル変換回路は、第１ディレイラインと、第２ディレイライン群と、複数の判定回路と、演算回路と、を備えている。第１ディレイラインは、入力信号を第１遅延量で遅延する第１遅延素子を複数直列に接続し、初段の前記第１遅延素子に前記基準クロックが入力される。第２ディレイライン群は、前記第１ディレイラインの複数の前記第１遅延素子の接続ノードまたは初段の前記第１遅延素子の入力ノードに接続され、入力信号を前記第１遅延量と異なる第２遅延量で遅延する第２遅延素子を少なくとも１つ以上直列に接続している。複数の判定回路は、前記被測定信号の変化エッジが、前記第１ディレイラインの複数の前記第１遅延素子および前記第２ディレイライン群の複数の前記第２遅延素子の出力する前記基準クロックを遅延した信号の変化エッジに対して進んでいるか遅れているかを判定する。演算回路は、前記複数の判定回路の判定結果から、前記被測定信号の変化エッジの前記基準クロックに対する位相を算出する。前記第１遅延量と前記第２遅延量の差は、前記第１遅延量および前記第２遅延量より小さい。
【０００３】
第１遅延素子および第２遅延素子は、それぞれ初段の第１遅延素子からの経路の遅延量の合計だけ基準クロックを遅延した遅延クロックを出力する。したがって、第１遅延量τ１と第２遅延量τ２の各種の組合せ、例えば２・τ１、τ１＋τ２、２・τ１＋τ２、２・τ１＋２・τ２、…などの遅延量の遅延クロックが出力される。例えば、２・τ１とτ１・τ２であれば、τ１−τ２異なる遅延クロックである。第１遅延素子および第２遅延素子は、遅延量がτ１−τ２ずつ異なる遅延クロックを出力することができる。例えば、時間分解能が１０ｐｓで、２００ｐｓまでの位相差を検出する場合、ＴＤＣは以下のようになる。このＴＤＣでは、第１遅延量τ１（３０ｐｓ）と第２遅延量τ２（２０ｐｓ）の差τ１−τ２（１０ｐｓ）を単位遅延量として、単位遅延量（１０ｐｓ）の整数倍で２００ｐｓまでの遅延量の遅延クロックが生成される。ただし、１０ｐｓの遅延量の遅延クロックは生成できない。言い換えれば、２０ｐｓから２００ｐｓまで、１０ｐｓごとの遅延クロックが生成される。
【０００４】
関連する技術として、特開２０１０−１３０６９９号公報（対応米国特許：ＵＳ７９７３５７８（Ｂ２））にタイム／デジタルコンバーター及びデジタル位相ロックループが開示されている。このタイム／デジタルコンバーターは、コンバーターと、位相周波数検出器と、周波数検出器とを含む。コンバーターは、第１信号及び第２信号を受信し、直列接続された複数の遅延素子を用いて前記第２信号を段階的に遅延させ、前記遅延された第２信号と前記第１信号とを比較して前記第１信号に対する前記第２信号の位相エラーを出力する。位相周波数検出器は、前記第１信号及び前記複数の遅延素子のノードのうち一つのノードから第３信号を受信し、前記第１信号及び前記第３信号に対する位相差を出力する。周波数検出器は、前記位相周波数検出器の出力信号と前記第２信号を用いて、前記第１信号に対する前記第２信号の周波数エラーをデジタルコードに出力する。
【０００５】
また、特開２００９−２４６５９０号公報にＡ／Ｄ変換回路が開示されている。このＡ／Ｄ変換回路は、パルス走行部と、デコード部と、演算部と、設定部とを有する。パルス走行部は、走行するパルスに対して、アナログ入力信号の大きさに応じた遅延量を与える複数の遅延素子が連結されている。デコード部は、入力されるサンプリングクロックに従って前記パルスの走行位置をデコードし、デコード値を出力する。演算部は、１つ前のサンプリングクロックにおける前記デコード値と現サンプリングクロックにおける前記デコード値との差を、前記アナログ入力信号のデジタル変換値として出力する。設定部は、デジタル変換値のビット数に応じて、前記デコード部がデコード可能とするビット数を設定する。
【０００６】
また特許第４６２６５８１号公報（対応米国特許：ＵＳ７４５００４９（Ｂ２））に数値化装置が開示されている。この数値化装置は、パルス遅延回路と、上位符号化回路と、反転タイミング抽出回路と、第１遅延ラインと、第２遅延ラインと、下位符号化回路と、を備える。パルス遅延回路は、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させる複数のパルス遅延ユニットを直列又はリング状に接続してなり、パルス信号を各遅延ユニットの遅延時間にて順次遅延させながら伝送する。上位符号化回路は、計測タイミングを示す計測信号が入力されると、前記パルス遅延回路内で前記パルス信号が通過した前記パルス遅延ユニットの段数に対応する数値データを生成する。反転タイミング抽出回路は、前記計測タイミング後に最初に反転したパルス遅延ユニットの出力を、反転タイミング信号として抽出する。第１遅延ラインは、予め設定された第１の遅延時間で信号を遅延させる複数の第１遅延ユニットを直列又はリング状に接続してなり、前記反転タイミング抽出回路にて抽出された反転タイミング信号を順次遅延させながら伝送する。第２遅延ラインは、前記パルス遅延ユニットの遅延時間の１／Ｍ（Ｍは２以上の整数）に設定された遅延時間差だけ前記第１の遅延時間より大きな第２の遅延時間で信号を遅延させる複数の第２遅延ユニットを直列又はリング状に接続してなる。そして、前記計測信号を順次遅延させながら伝送する。下位符号化回路は、前記第１遅延ライン上の遅延信号が通過した前記第１遅延ユニットの段数が、前記第２遅延ライン上の遅延信号が通過した前記第２遅延ユニットの段数を追い抜くまでに要した前記第１又は第２遅延ユニットの段数に基づいて、以下を実行する。すなわち、前記計測タイミングと前記パルス遅延ユニットの出力の反転タイミングとの時間差に対応した数値データを生成する。前記上位符号化回路により生成された数値データを上位ビット、前記下位符号化回路により生成された数値データを下位ビットとする出力データを生成する。
【０００７】
特開２００３−２７３７３５号公報（対応米国特許：ＵＳ６８０１１５０（Ｂ２））にＡ／Ｄ変換方法及び装置が開示されている。このＡ／Ｄ変換方法は、アナログ電圧をｍビットのデジタル値に変換する複数のＡ／Ｄ変換手段を用いて、アナログ信号を所定タイミングでＡ／Ｄ変換する。そして、各Ａ／Ｄ変換手段により得られたデジタル値を加算又は平均化することにより、各Ａ／Ｄ変換手段で得られるデジタル値よりもビット数が大きいｎビットのデジタル値を算出する。
【０００８】
特許第３３７２８６０号公報（対応米国特許：ＵＳ５１２８６２４（Ａ））に信号位相差検出回路及び信号位相差検出方法が開示されている。この信号位相差検出回路は、遅延信号発生手段（１）、位置検出手段（３）、カウント手段（２）、および周回回数決定手段（２７）を備える。遅延信号発生手段（１）は、複数の信号遅延回路がリング状に連結され、任意のタイミングで入力される第１の信号を、連結された前記複数の信号遅延回路内にて周回させる。位置検出手段（３）は、前記第１の信号と任意の位相差を持つ第２の信号が入力され、前記第２の信号の入力された時の、前記複数の信号遅延回路における前記第１の信号の周回位置を検出する。カウント手段（２）は、前記第１の信号が入力されてから前記第２の信号が入力されるまでに、前記第１の信号が前記複数の信号遅延回路内を周回する周回回数を、複数の異なるタイミングでカウントする。周回回数決定手段（２７）は、前記カウント手段でカウントされた複数の周回回数から、所望の周回回数を決定する。前記周回回数決定手段（２７）からの前記所望の周回回数と、前記位置検出手段（３）  によって検出された前記第１の信号の周回位置とに基づいて、前記第１の信号と前記第２の信号との間の位相差を出力する。
【０００９】
特許第３４３８３４２号公報にパルス位相差符号化回路が開示されている。このパルス位相差符号化回路は、パルス周回回路と、カウンタと、周回位置検出手段と、データ出力ラインと、を備える。パルス周回回路は、入力信号を反転して出力する反転回路が複数個リング状に連結されると共に、該反転回路の一つが反転動作を外部からの第１の制御信号により制御可能な起動用反転回路として構成される。そして、上記第１の制御信号の入力による該起動用反転回路の反転動作開始に伴いパルス信号を周回させる。カウンタは、該パルス周回回路内での上記パルス信号の周回回数をカウントし、該カウント結果を二進数デジタルデータとして出力する。周回位置検出手段は、上記第１の制御信号に対して任意の位相差を有する第２の制御信号が外部より入力された時に、上記パルス周回回路の各反転回路の出力を、動作電圧に応じて定まる所定のしきい値により２値化して取り込む。そして、２値化して取り込んだ上記各反転回路の出力に基づき上記パルス周回回路内での上記パルス信号の周回位置を検出し、該周回位置に応じた二進数デジタル信号を出力する。データ出力ラインは、該周回位置検出手段からの二進数デジタルデータを下位ビット、上記カウンタからの二進数デジタルデータを上位ビットとする複数ビットの二進数デジタルデータを第１の制御信号および第２の制御信号の位相差を表すデータとして出力する。パルス位相差符号化回路において、上記周回位置検出手段の動作電圧を調整する電圧調整手段を設ける。上記周回位置検出手段のしきい値は、上記電圧調整手段により上記動作電圧を調整することにより、上記周回位置検出手段が２値化して取り込んだ上記各反転回路の出力のうち、連続した２つの反転回路の出力の位相差が夫々一定となるように調整されている。
【００１０】
第２８６８２６６号公報（対応米国特許：ＵＳ５１２８６２４（Ａ））に信号位相差検出回路及び信号位相差検出方法が開示されている。この信号位相差検出回路は、リング遅延パルス発生回路（１）、カウンタ（２，２１，２２）、パルスセレクター（３）、およびエンコーダー（４）を備える。リング遅延パルス発生回路（１）は、多数の信号遅延回路において最終出力段を最初の信号遅延回路に戻すように連結する。そして、任意のタイミングで入力される１つのパルスＰＡを前記信号遅延回路内にて信号遅延回路の遅延時間だけ遅延させながら周回させる。さらに、このパルスＰＡが通過した信号遅延回路の遅延時間だけ順々に遅れた複数の遅延パルスを繰り返し発生する。カウンター（２，２１，２２）は、前記リング遅延パルス発生回路（１）内を前記パルスＰＡが周回する周回回数をカウントする。パルスセレクター（３）は、前記リング遅延パルス発生回路（１）の前記遅延パルスが入力される複数の入力ラインと、前記遅延パルスに対応する複数の出力ラインを有する。そして、前記パルスＰＡに対して任意の位相差を持つパルスＰＢの入力タイミングに対し、特定の時間的関係にある前記リング遅延パルス発生回路（１）からの前記遅延パルスの状態に応じて、前記出力ラインの状態を変える。エンコーダー（４）は、前記パルスセレクター（３）の前記出力ラインからの出力を入力とし、前記パルスセレクター（３）の出力ラインの状態に対応するデジタル信号を出力する。前記パルスＰＢ入力時の前記パルスＰＡの前記リング遅延パルス発生回路（１）内の前記周回回数と前記エンコーダー（４）の出力する前記デジタル信号とで前記パルスＰＡとパルスＰＢとの位相差を表わす位相差信号を得る。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特許第４４４３６１６号公報
【特許文献２】特開２０１０−１３０６９９号公報
【特許文献３】特開２００９−２４６５９０号公報
【特許文献４】特許第４６２６５８１号公報
【特許文献５】特開２００３−２７３７３５号公報
【特許文献６】特許第３３７２８６０号公報
【特許文献７】特許第３４３８３４２号公報
【特許文献８】第２８６８２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記特許第４４４３６１６号公報の時間デジタル変換回路において、分解能が高いまま、測定範囲を広くして測定するためには、回路規模を大きくする必要がある、という問題がある。その理由は、以下に示すとおりである。例えば、２４ビットの測定範囲を１０ｐｓごとの分解能で測定する場合、すなわち２０ｐｓから１６７μｓまで１０ｐｓごとの分解能で検出する場合、そのフリップ・フロップの個数は膨大なものとなる。具体的には、最大測定時間を１６７μｓにするには、第１ディレイラインと第２ディレイライン群を構成する遅延素子の個数と、フリップ・フロップの個数がそれぞれ１６７μｓ／１０ｐｓ＝１６７０万個必要となる。測定範囲に関わらず、回路規模を小さく抑えることが可能な技術が望まれている。
【００１３】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
一実施の形態に係る時間デジタル変換回路は、基準クロックに対する被測定信号の位相を検出する時間デジタル変換回路であり、基準クロックを入力とする第１ディレイラインと被測定信号を入力とする第２ディレイラインと判定回路と制御回路とを備えている。判定回路は、第１ディレイラインのｎ個の第１遅延素子に対応して設けられる。基準クロックは、１段目の第１遅延素子に入力され、ｎ段目の第１遅延素子に達すると、反転して１段目の第１遅延素子に戻る、ということを繰り返す。すなわち、同じ第１ディレイラインが繰り返し用いられる。それに伴い、同じ反転回路が繰り返し用いられる。制御回路は、基準クロックがｎ段目の第１遅延素子に達した回数を数える。
【発明の効果】
【００１５】
前記一実施の形態によれば、測定範囲に関わらず、回路規模を小さく抑えることができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、第１の実施の形態に係る時間デジタル変換回路の構成を示すブロック図である。
【図２】図２は、第１の実施の形態に係る時間デジタル変換回路の構成例を示すブロック図である。
【図３】図３は、第１の実施の形態に係る時間デジタル変換回路の動作の一例を示すタイミングチャートである。
【図４】図４は、第１の実施の形態に係る時間デジタル変換回路の動作の他の例を示すタイミングチャートである。
【図５】図５は、第１の実施の形態に係る時間デジタル変換回路の種々の仕様を示す表である。
【図６】図６は、第２の実施の形態に係る時間デジタル変換回路の構成を示すブロック図である。
【図７】図７は、第３の実施の形態に係る時間デジタル変換回路を適用した超音波流量計の構成例を示すブロック図である。
【図８】図８は、第３の実施の形態に係る時間デジタル変換回路を適用した超音波流量計の動作の一例を示すタイミングチャートである。
【図９】図９は、第４の実施の形態に係る時間デジタル変換回路を適用したＡＤＣの構成例を示すブロック図である。
【図１０】図１０は、第４の実施の形態に係る時間デジタル変換回路を適用したＡＤＣにおける第１遅延素子の構成例を示す図である。
【図１１】図１１は、第４の実施の形態に係る時間デジタル変換回路を適用したＡＤＣの動作の一例を示すタイミングチャートである。
【図１２】図１２は、第５の実施の形態に係る時間デジタル変換回路を適用したＡＤＰＬＬの構成例を示すブロック図である。
【発明を実施するための形態】
【００１７】
以下、実施の形態に係る時間デジタル変換回路および時間デジタル変換方法について説明する。
【００１８】
（第１の実施の形態）
第１の実施の形態に係る時間デジタル変換回路の構成について説明する。図１は、第１の実施の形態に係る時間デジタル変換回路の構成を示すブロック図である。時間デジタル変換回路１０００は、基準クロックＣＬＫに対する被測定信号ＳＣの位相（ＯＵＴ）を検出する。時間デジタル変換回路１０００は、第１ディレイライン１０１０と、第２ディレイライン１０４０と、判定回路１０５５と、制御回路１０１５とを具備している。第１ディレイライン１０１０は、直列接続されたｎ個の第１遅延素子１０１１を備え、基準クロックＣＬＫを入力とし、ｎ段目の第１遅延素子１０１１の出力Ｄｎと基準クロックＣＬＫとの演算結果を１段目の第１遅延素子１０１１に入力する。第２ディレイライン１０４０は、直列接続されたｎ個の第２遅延素子１０４１を備え、被測定信号ＳＣを入力とする。判定回路１０５５は、被測定信号ＳＣの入力時に第１ディレイライン１０１０内において基準クロックＣＬＫが何段の第１遅延素子１０１１を伝搬したかを示す伝搬段数（ＳＥＬ）に基づいて、以下を実行する。第１ディレイライン１０１０内の各段の第１遅延素子１０１１からの第１遅延出力Ｄ１〜Ｄｎおよび第２ディレイライン１０４０内の各段の第２遅延素子１０４１からの第２遅延出力Ｃ１〜Ｃｎのうちの一方を他方のタイミングでラッチして出力する（Ｐ１、Ｐ２、…）。または、他方を一方のタイミングでラッチして出力する（Ｍ１、Ｍ２、…）。制御回路１０１５は、基準クロックＣＬＫがｎ段目の第１遅延素子１０１１に達した回数（ＣＯＵＮＴ）と伝搬段数（ＳＥＬ；ＦＥＯＵＴ）と判定回路１０５５の出力（Ｐ１、…、Ｍ１、…；ＳＥＯＵＴ）とに基づいて、位相（ＯＵＴ）を出力する。
【００１９】
この時間デジタル変換回路１０００では、基準クロックＣＬＫは、１段目の第１遅延素子１０１１に入力され、ｎ段目の第１遅延素子１０１１に達したら、反転して１段目の第１遅延素子１０１１に戻る、ということを繰り返す。すなわち、同じ第１ディレイライン１０１０が繰り返し用いられ、同じ判定回路１０５５が繰り返し用いられる。繰り返しの回数（ＣＯＵＴ）は制御回路１０１５がカウントする。したがって、分解能を変更せずに測定範囲を広くしようとすれば、基準クロックＣＬＫの繰り返しを増やせばよいことになる。その場合、第１ディレイライン１０１０および判定回路１０５５を増やす必要が無くなる。すなわち、分解能を変更せず、測定範囲を広くしても、回路規模を小さく抑えることができる。以下、時間デジタル変換回路１０００についてさらに説明する。この時間デジタル変換回路１０００は、他の回路と共に一つの半導体チップに混載されていても良い。
【００２０】
図２は、第１の実施の形態に係る時間デジタル変換回路の構成例を示すブロック図である。なお、文中のｎは自然数を表す。時間デジタル変換回路１０００は、基準クロックＣＬＫと被測定信号ＳＣとを入力され、時間デジタル変換出力ＯＵＴを出力する。時間デジタル変換出力ＯＵＴは、基準クロックＣＬＫに対する被測定信号ＳＣの位相を示している。時間デジタル変換回路１０００は、第１ディレイライン１０１０と、第２ディレイライン１０４０と、判定回路１０５５と、制御回路１０１５とを具備している。
【００２１】
第１ディレイライン１０１０は、ＮＡＮＤ回路１０１２と１段目の第１遅延素子１０１１〜ｎ段目の第１遅延素子１０１１とを備えている。１段目の第１遅延素子１０１１〜ｎ段目の第１遅延素子１０１１は、この順に直列接続されている。各第１遅延素子の遅延時間はｔ１である。ＮＡＮＤ回路１０１２は、基準クロックＣＬＫとｎ段目の第１遅延素子１０１１の出力Ｄｎとの否定論理積をＮＡＮＤ出力Ｄｉとして１段目の第１遅延素子１０１１へ供給する。１段目の第１遅延素子１０１１〜ｎ段目の第１遅延素子１０１１は、それぞれ出力Ｄ１から出力Ｄｎまでのｎ個の遅延素子出力を出力する。
【００２２】
第２ディレイライン１０４０は、１段目の第２遅延素子１０４１〜ｎ段目の第２遅延素子１０４１を備えている。１段目の第２遅延素子１０４１〜ｎ段目の第２遅延素子１０４１は、この順に直列接続されている。各第２遅延素子の遅延時間はｔ２である。１段目の第２遅延素子１０４１〜ｎ段目の第２遅延素子１０４１は、それぞれ出力Ｃ１から出力Ｃｎまでのｎ個の遅延素子出力を出力する。
【００２３】
判定回路１０５５は、第１ディレイライン１０１０のｎ個の第１遅延素子１０１１に対応して、第１判定回路１０６０と、第２判定回路１０８０と、…、第（ｎ−１）判定回路１１００と、第ｎ判定回路１１２０とを有している（合計ｎ個）。判定回路１０５５は、さらに、第２ディレイライン１０４０のｎ個の第２遅延素子１０４１に対応して、第１反転判定回路１０７０と、第２反転判定回路１０９０と、…、第（ｎ−１）反転判定回路１１１０と、第ｎ反転判定回路１１３０とを有している（合計ｎ個）。
【００２４】
第１判定回路１０６０は、１段目の第１遅延素子１０１１の出力Ｄ１と、１段目の第２遅延素子１０４１の出力Ｃ１〜ｎ段目の第２遅延素子１０４１の出力Ｃｎとを入力され、判定回路出力として出力Ｐ１を出力する。第２判定回路１０８０は、２段目の第１遅延素子１０１１の出力Ｄ２と、１段目の第２遅延素子１０４１の出力Ｃ１〜ｎ段目の第２遅延素子１０４１の出力Ｃｎとを入力され、判定回路出力として出力Ｐ２を出力する。同様にして、第（ｎ−１）判定回路１１００は、ｎ−１段目の第１遅延素子１０１１の出力Ｄｎ−１と、１段目の第２遅延素子１０４１の出力Ｃ１〜ｎ段目の第２遅延素子１０４１の出力Ｃｎとを入力され、判定回路出力として出力Ｐｎ−１を出力する。第ｎ判定回路１１２０は、ｎ段目の第１遅延素子１０１１の出力Ｄｎと１、１段目の第２遅延素子１０４１の出力Ｃ１〜ｎ段目の第２遅延素子１０４１の出力Ｃｎとを入力され、判定回路出力として出力Ｐｎを出力する。
【００２５】
第１反転判定回路１０７０は、１段目の第１遅延素子１０１１の出力Ｄ１と、１段目の第２遅延素子１０４１の出力Ｃ１〜ｎ段目の第２遅延素子１０４１の出力Ｃｎとを入力され、反転判定回路出力として出力Ｍ１を出力する。第２反転判定回路１０９０は、２段目の第１遅延素子１０１１の出力Ｄ２と、１段目の第２遅延素子１０４１の出力Ｃ１〜ｎ段目の第２遅延素子１０４１の出力Ｃｎとを入力され、反転判定回路出力として出力Ｍ２を出力する。同様にして、第（ｎ−１）反転判定回路１１１０は、ｎ−１段目の第１遅延素子１０１１の出力Ｄｎ−１と、１段目の第２遅延素子１０４１の出力Ｃ１〜ｎ段目の第２遅延素子１０４１の出力Ｃｎとを入力され、反転判定回路出力として出力Ｍｎ−１を出力する。第ｎ反転判定回路１１３０は、ｎ段目の第１遅延素子１０１１の出力Ｄｎと、１段目の第２遅延素子１０４１の出力Ｃ１〜ｎ段目の第２遅延素子１０４１の出力Ｃｎとを入力され、反転判定回路出力として出力Ｍｎを出力する。
【００２６】
制御回路１０１５は、カウンタ１０２０と、第１エンコーダ１０３０と、第２エンコーダ１０５０とを備えている。
カウンタ１０２０は、ｎ段目の第１遅延素子１０１１の出力Ｄｎと、被測定信号ＳＣとを入力される。カウンタ１０２０は、初期値０に対して、被測定信号ＳＣが“Ｌｏｗ”の期間に、出力Ｄｎの立ち上がりタイミングまたは立ち下がりタイミングでカウントをアップする。その結果を、被測定信号ＳＣの立ち上がりタイミングでカウンタ出力ＣＯＵＴとして出力する。カウンタ出力ＣＯＵＴは、被測定信号ＳＣが入力された時までに、基準クロックＣＬＫがｎ段目の第１遅延素子１０１１に達した回数を示している。よって、被測定信号ＳＣの検出時間は、（基準クロックＣＬＫがｎ段目の第１遅延素子１０１１に達する周期）×（カウンタ出力ＣＯＵＴ）で計算される時間（以下、第１時間ともいう。）以上である。
【００２７】
第１エンコーダ１０３０は、１段目の第１遅延素子１０１１の出力Ｄ１〜ｎ段目の第１遅延素子１０１１の出力Ｄｎまでのｎ個の遅延素子出力と、被測定信号ＳＣとを入力される。第１エンコーダ１０３０は、出力Ｄ１から出力Ｄｎと被測定信号ＳＣとに基づいて、セレクト信号ＳＥＬを出力する。セレクト信号ＳＥＬは、被測定信号ＳＣが入力された時に、基準クロックＣＬＫが、第１ディレイライン１０１０内の第１遅延素子１０１１の何段目まで伝搬していたか（伝搬段数）を示している。第１エンコーダ１０３０は、さらに出力Ｄ１から出力Ｄｎと被測定信号ＳＣとをエンコードして、第１エンコーダ出力ＦＥＯＵＴを出力する。第１エンコーダ出力ＦＥＯＵＴは、セレクト信号ＳＥＬ（伝搬段数）に対応する値を示している。よって、被測定信号ＳＣの検出時間は、（第１遅延素子１０１１の遅延時間）×（伝搬段数）で計算される時間（以下、第２時間ともいう。）に上記第１時間を加えた時間以上である。
【００２８】
第２エンコーダ１０５０は、第１判定回路１０６０の出力Ｐ１から第ｎ判定回路１１２０の出力Ｐｎまでのｎ個の判定回路出力と、第１反転判定回路１０７０の出力Ｍ１から第ｎ反転判定回路１１３０の出力Ｍｎまでのｎ個の反転判定回路出力とを入力される。第２エンコーダ１０５０は、さらに、カウンタ出力ＣＯＵＴと、セレクト信号ＳＥＬと、出力Ｃｎとを入力される。第２エンコーダ１０５０は、出力Ｃｎの入力時に、出力Ｐ１から出力Ｐｎと、出力Ｍ１からＭｎと、カウンタ出力ＣＯＵＴと、セレクト信号ＳＥＬとをエンコードして、第２エンコーダ出力ＳＥＯＵＴを出力する。第２エンコーダ出力ＳＥＯＵＴは、第２ディレイライン１０４０を伝搬する被測定信号ＳＣの位相と、第１ディレイライン１０１０を伝搬する基準クロックＣＬＫの位相との関係（第１ディレイライン１０１０内での１周期あたりの位相差）を示している。言い換えると、遅延時間の小さい第２遅延素子１０４１を伝搬する被測定信号ＳＣの方が、遅延時間の大きい第１遅延素子１０１１を伝搬する基準クロックＣＬＫよりも、伝搬速度が速いとみなせる。したがって、第２エンコーダ出力ＳＥＯＵＴは、被測定信号ＳＣが基準クロックＣＬＫに、第１ディレイライン１０１０内の第１遅延素子１０１１の何段目で追いついたかを示している。よって、被測定信号ＳＣの検出時間は、（第１遅延素子１０１１の遅延時間と第２遅延素子１０４１の遅延時間との差）×（追いついた段数）で計算される時間（以下、第３時間ともいう。）に上記第１時間および第２時間を加えた時間である。
【００２９】
制御回路１０１５は、それぞれビット幅を持つ信号であるカウンタ出力ＣＯＵＴと、第１エンコーダ出力ＦＥＯＵＴと、第２エンコーダ出力ＳＥＯＵＴとを束ねて、時間デジタル変換出力ＯＵＴとして出力する。
【００３０】
第１判定回路（非反転判定回路）１０６０は、ｎ個のフリップ・フロップ１０６１とマルチプレクサ１０６２とを有している。各フリップ・フロップ１０６１は、出力Ｄ１を、出力Ｃ１から出力Ｃｎまでのｎ個の遅延素子出力の立ち上がりでそれぞれラッチする。ラッチした結果をマルチプレクサ１０６２へ出力する。マルチプレクサ１０６２は、各フリップ・フロップ１０６１のラッチ結果をセレクト信号ＳＥＬで選択して第１判定回路の出力Ｐ１として出力する。第２判定回路１０８０は、ｎ個のフリップ・フロップ１０８１とマルチプレクサ１０８２とを有している。各フリップ・フロップ１０８１は、出力Ｄ２を、出力Ｃ１から出力Ｃｎまでのｎ個の遅延素子出力の立ち上がりでそれぞれラッチする。ラッチした結果をマルチプレクサ１０８２へ出力する。マルチプレクサ１０８２は、各フリップ・フロップ１０８１のラッチ結果をセレクト信号ＳＥＬで選択して第２判定回路の出力Ｐ２として出力する。同様にして、第ｎ−１判定回路１１００は、ｎ個のフリップ・フロップ１１０１とマルチプレクサ１１０２とを有している。各フリップ・フロップ１１０１は、出力Ｄｎ−１を、出力Ｃ１から出力Ｃｎまでのｎ個の遅延素子出力の立ち上がりでそれぞれラッチする。ラッチした結果をマルチプレクサ１１０２へ出力する。マルチプレクサ１１０２は、各フリップ・フロップ１１０１のラッチ結果をセレクト信号ＳＥＬで選択して第１判定回路の出力Ｐｎ−１として出力する。第ｎ判定回路１１２０は、ｎ個のフリップ・フロップ１１２１とマルチプレクサ１１２２とを有している。各フリップ・フロップ１１２１は、出力Ｄｎを、出力Ｃ１から出力Ｃｎまでのｎ個の遅延素子出力の立ち上がりでそれぞれラッチする。ラッチした結果をマルチプレクサ１１２２へ出力する。マルチプレクサ１１２２は、各フリップ・フロップ１１２１のラッチ結果をセレクト信号ＳＥＬで選択して第ｎ判定回路の出力Ｐｎとして出力する。
【００３１】
第１反転判定回路１０７０は、ｎ個のフリップ・フロップ１０７１とマルチプレクサ１０７２とを有している。各フリップ・フロップ１０７１は、出力Ｃ１から出力Ｃｎまでのｎ個の遅延素子出力を、出力Ｄ１の立ち下がりでそれぞれラッチする。ラッチした結果をマルチプレクサ１０７２へ出力する。マルチプレクサ１０７２は、各フリップ・フロップ１０７１のラッチ結果をセレクト信号ＳＥＬで選択して第１反転判定回路の出力Ｍ１として出力する。第２反転判定回路１０９０は、ｎ個のフリップ・フロップ１０９１とマルチプレクサ１０９２とを有している。各フリップ・フロップ１０９１は、出力Ｃ１から出力Ｃｎまでのｎ個の遅延素子出力を、出力Ｄ２の立ち下がりでそれぞれラッチする。ラッチした結果をマルチプレクサ１０９２へ出力する。マルチプレクサ１０９２は、各フリップ・フロップ１０９１のラッチ結果をセレクト信号ＳＥＬで選択して第２反転判定回路の出力Ｍ２として出力する。同様にして、第ｎ−１反転判定回路１１１０は、ｎ個のフリップ・フロップ１１１１とマルチプレクサ１１１２とを有している。各フリップ・フロップ１１１１は、出力Ｃ１から出力Ｃｎまでのｎ個の遅延素子出力を、出力Ｄｎ−１の立ち下がりでそれぞれラッチする。ラッチした結果をマルチプレクサ１１１２へ出力する。マルチプレクサ１１１２は、各フリップ・フロップ１１１１のラッチ結果をセレクト信号ＳＥＬで選択して第ｎ−１反転判定回路の出力Ｍｎ−１として出力する。第ｎ反転判定回路１１３０は、ｎ個のフリップ・フロップ１１３１とマルチプレクサ１１３２とを有している。各フリップ・フロップ１１３１は、出力Ｃ１から出力Ｃｎまでのｎ個の遅延素子出力を、出力Ｄｎの立ち下がりでそれぞれラッチする。ラッチした結果をマルチプレクサ１１３２へ出力する。マルチプレクサ１１３２は、各フリップ・フロップ１１３１のラッチ結果をセレクト信号ＳＥＬで選択して第ｎ反転判定回路の出力Ｍｎとして出力する。
【００３２】
本実施の形態に係る時間デジタル変換回路における遅延時間ｔ１、遅延時間ｔ２、第２エンコーダ１０５０のビット数、第１エンコーダ１０３０のビット数、カウンタ１０２０のビット数は、以下のようにして式（１）〜式（５）により決定される。
【００３３】
その時間デジタル変換回路に要求される測定範囲のビット幅をｒｎｇ、測定の分解能をｒｅｓとする。また、第１ディレイライン１０１０内の第１遅延素子１０１１の個数はｎである。第２ディレイライン１０４０内の第２遅延素子１０４１の個数はｎである。
第１遅延素子１０１１の遅延時間ｔ１は、式（１）で表される。
ｔ１＝ｒｅｓ×ｎ                      ・・・式（１）
第１遅延素子１０１１の遅延時間ｔ１と第２遅延素子１０４１の遅延時間ｔ２との関係式は、式（２）で表される。
ｒｅｓ＝ｔ１−ｔ２                    ・・・式（２）
第２エンコーダ１０５０のビット数Ｂｅ２は、式（３）で表される。
Ｂｅ２＝Ｌｏｇ２（ｎ）                  ・・・式（３）
第１エンコーダ１０３０のビット数Ｂｅ１は、式（４）で表される。
Ｂｅ１＝Ｌｏｇ２（ｎ）                  ・・・式（４）
カウンタ１０２０のビット数Ｂｃは、式（５）で表される。
Ｂｃ＝ｒｎｇ−（Ｂｅ１＋Ｂｅ２）        ・・・式（５）
カウンタ１０２０のカウントアップ周期Ｃｔは、式（６）で表される。
Ｃｔ＝ｔ１×ｎ                          ・・・式（６）
ただし、個数ｎは、式（６）によって決定されるカウンタ１０２０のカウントアップ周期を考慮して決定される。すなわち、ｎが小さいとカウンタ１０２０のカウントアップ周期が小さくなることでカウンタ１０２０の消費電力が増加してしまう。そのため、カウンタ１０２０の消費電力を考慮し、ｎが決定される。
【００３４】
次に、本実施の形態に係る時間デジタル変換回路の動作（時間デジタル変換方法）について説明する。ここでは、基準クロックＣＬＫの立ち上がりタイミングから、被測定信号ＳＣの立ち上がりタイミングまでの測定期間を１０ｐｓごとの分解能（ｒｅｓ＝１０ｐｓ）で２４ビットの測定範囲（ｒｎｇ＝２４ビット）で計測する動作例を説明する。
【００３５】
その場合、式（６）よりカウンタ１０２０のカウントアップ周期Ｃｔが２．５６ｎｓとなるようにｎ＝１６を設定する。すなわち、第１ディレイライン１０１０および第２ディレイライン１０４０をそれぞれ１６段（１６個）の遅延素子で構成する。そのとき、式（１）より遅延時間ｔ１は１６０ｐｓ、式（２）より遅延時間ｔ２は１５０ｐｓとなる。また、式（３）より第２エンコーダ出力ＳＥＯＵＴは４ビット出力、式（４）より第１エンコーダ出力ＦＥＯＵＴは４ビット出力、式（５）よりカウンタ１０２０は１６ビットで構成される。基準クロックＣＬＫは、カウントアップ周期Ｃｔより十分長い周期を設定する。また被測定信号ＳＣは、基準クロックＣＬＫの立ち上がり毎に同等の測定期間ＴＷ１を経過して立ち上がるものとする。
【００３６】
次に、第１の実施の形態に係る時間デジタル変換回路の動作（時間デジタル変換方法）の一例について説明する。時間デジタル変換方法は、基準クロックＣＬＫに対する被測定信号ＳＣの位相（ＯＵＴ）を検出する方法である。その時間デジタル変換方法は、以下のステップを具備している。第１のステップは、直列接続されたｎ個の第１遅延素子１０１１を備える第１ディレイライン１０１０へ、基準クロックＣＬＫを入力し、ｎ段目の第１遅延素子１０１１の出力Ｄｎと基準クロックＣＬＫとの演算結果を１段目の第１遅延素子１０１１に入力するステップである。第２のステップは、直列接続されたｎ個の第２遅延素子１０４１を備える第２ディレイライン１０４０へ、被測定信号ＳＣを入力するステップである。第３のステップは、判定回路１０５５が、被測定信号ＳＣの入力時に第１ディレイライン１０１０内において基準クロックＣＬＫが何段の第１遅延素子１０１１を伝搬したかを示す伝搬段数（ＳＥＬ）に基づいて、以下のプロセスを実行するステップである。第１ディレイライン１０１０内の各段の第１遅延素子１０１１からの第１遅延出力Ｄ１〜Ｄｎおよび第２ディレイライン１０４０内の各段の第２遅延素子１０４１からの第２遅延出力Ｃ１〜Ｃｎのうちの一方を他方のタイミングでラッチして出力する（Ｐ１、…、Ｐｎ）。または、その他方をその一方のタイミングでラッチして出力する（Ｍ１、…、Ｍｎ）。第４のステップは、制御回路１０１５が、基準クロックＣＬＫがｎ段目の第１遅延素子１０１１に達した回数ＣＯＵＮＴと伝搬段数（ＳＥＬ；ＦＥＯＵＴ）と判定回路１０５５の出力（Ｐ１、…、Ｍ１、…；ＳＥＯＵＴ）とに基づいて、位相（ＯＵＴ）を出力するステップとである。
【００３７】
この時間デジタル変換方法では、基準クロックＣＬＫは、１段目の第１遅延素子１０１１に入力され、ｎ段目の第１遅延素子１０１１に達したら、反転して１段目の第１遅延素子１０１１に戻る、ということを繰り返す。すなわち、同じ第１ディレイライン１０１０が繰り返し用いられ、同じ判定回路１０５５が繰り返し用いられる。繰り返しの回数（ＣＯＵＴ）は制御回路１０１５がカウントする。したがって、分解能を変更せずに測定範囲を広くしようとすれば、基準クロックＣＬＫの繰り返しを増やせばよいことになる。その場合、第１ディレイライン１０１０および判定回路１０５５を増やす必要が無くなる。すなわち、分解能を変更せず、測定範囲を広くしても、回路規模を小さく抑えることができる。以下、時間デジタル変換方法についてさらに説明する。
【００３８】
図３は、第１の実施の形態に係る時間デジタル変換回路の動作の一例を示すタイミングチャートである。ただし、（ａ）は基準クロックＣＬＫ、（ｂ）は被測定信号ＳＣをそれぞれ示す。（ｃ）は１段目の第１遅延素子１０１１からの出力Ｄ１、（ｄ）は１５段目の第２遅延素子１０４１からの出力Ｃ１５、（ｅ）は２段目の第１遅延素子１０１１からの出力Ｄ２、（ｆ）は１６段目の第２遅延素子１０４１からの出力Ｃ１６をそれぞれ示す。（ｇ）は３段目の第１遅延素子１０１１からの出力Ｄ３、（ｈ）は１段目の第２遅延素子１０４１からの出力Ｃ１、（ｉ）は４段目の第１遅延素子１０１１からの出力Ｄ４、（ｊ）は２段目の第２遅延素子１０４１からの出力Ｃ２をそれぞれ示す。（ｋ）は５段目の第１遅延素子１０１１からの出力Ｄ５、（ｌ）は３段目の第２遅延素子１０４１からの出力Ｃ３、（ｍ）は１５段目の第１遅延素子１０１１からの出力Ｄ１５、（ｎ）は１３段目の第２遅延素子１０４１からの出力Ｃ１３をそれぞれ示す。（ｏ）は１６段目の第１遅延素子１０１１からの出力Ｄ１６、（ｐ）は１４段目の第２遅延素子１０４１からの出力Ｃ１４、（ｑ）は第１エンコーダ１０３０からのセレクト信号ＳＥＬ、（ｒ）はカウンタ１０２０からのカウンタ出力ＣＯＵＴをそれぞれ示す。（ｓ）は第１エンコーダ１０３０からの第１エンコーダ出力ＦＥＯＵＴ、（ｔ）は第２エンコーダ１０５０からの第２エンコーダ出力ＳＥＯＵＴ、（ｕ）は制御回路１０１５（時間デジタル変換回路）の出力ＯＵＴをそれぞれ示す。なお、以下の説明では、α、βはｎ以下の自然数を表し、０ｘ００００表記は１６進数の数値を表す。
【００３９】
基準クロックＣＬＫが立ち上がると（タイミングＴ１）、第１ディレイライン１０１０に基準クロックＣＬＫが伝搬し、１段目の第１遅延素子１０１１の出力Ｄ１が立ち上がる。以下、基準クロックＣＬＫは、第１ディレイライン１０１０の各第１遅延素子１０１１を順に伝搬して行く。
【００４０】
タイミングＴ１から測定期間ＴＷ１が経過した後、被測定信号が計測されて、被測定信号ＳＣが立ち上がる。第２ディレイライン１０４０に被測定信号ＳＣが伝搬する。第１エンコーダ１０３０は、被測定信号ＳＣの立ち上がりタイミングにおいて、第１ディレイライン１０１０の１段目〜３段目の遅延素子１０１１の出力Ｄ１〜出力Ｄ３が“Ｈｉ”で、４段目の第１遅延素子１０１１の出力Ｄ４が“Ｌｏｗ”であると判定する。その結果に基づいて、第１エンコーダ１０３０は、セレクト信号ＳＥＬとして、３ビット目を“Ｈｉ”にした“０ｘ０００８”を保持し出力する。加えて、第１エンコーダ出力ＦＥＯＵＴとして、セレクト信号ＳＥＬで“Ｈｉ”のビット番号である“０ｘ３”を保持し出力する。カウンタ１０２０は、被測定信号ＳＣの立ち上がりタイミング時のカウント値“０ｘ００００”を、カウンタ出力ＣＯＵＴに出力する（タイミングＴ２）。
【００４１】
タイミングＴ２以降、セレクト信号ＳＥＬにより、第１判定回路１０６０から第１６判定回路１１２０および第１反転判定回路１０７０から第１６反転判定回路１１３０は出力を開始する。
【００４２】
第β判定回路は、セレクト信号ＳＥＬによって、第２ディレイライン１０４０のα段目の第２遅延素子１０４１の出力Ｃαの立ち上がりでラッチされる第１ディレイライン１０１０のβ段目の第１遅延素子１０１１の出力Ｄβを出力する。第β反転判定回路は、セレクト信号ＳＥＬによって、第１ディレイライン１０１０のβ段目の第１遅延素子１０１１の出力Ｄβの立ち下がりでラッチされる第２ディレイライン１０４０のα段目の第２遅延素子１０４１の出力Ｃαを出力する。第２エンコーダ１０５０は、それら第β判定回路からの出力Ｄβおよび第β反転判定回路からの出力Ｃαの組合せを選択する。組合せは式（７）で表される。
ｘ＝α＋（セレクト信号ＳＥＬで“Ｈｉ”のビット番号）−１    ・・・式（７）
ただし、ｘ≦ｎのとき：β＝ｘ；
ｘ＞ｎのとき：β＝ｘ−ｎ
である。以下、α＝１の場合から順に説明する。
【００４３】
（１）α＝１
セレクト信号ＳＥＬ＝“０ｘ０００８”の結果から、式（７）より、ｘ＝３（≦１６）となり、β＝３となる。したがって、第３判定回路（図示されず）は、第２ディレイライン１０４０の１段目の第２遅延素子１０４１の出力Ｃ１の立ち上がりで第１ディレイライン１０１０の３段目の第１遅延素子１０１１の出力Ｄ３をラッチする。そのラッチ結果を第３判定回路の出力Ｐ３として第２エンコーダ１０５０に出力する（タイミングＴ３）。この図の例では、出力Ｐ３は“Ｈｉ”である。
【００４４】
（２）α＝２
セレクト信号ＳＥＬ＝“０ｘ０００８”の結果から、式（７）より、ｘ＝４（≦１６）となり、β＝４となる。したがって、第４判定回路（図示されず）は、第２ディレイライン１０４０の２段目の第２遅延素子１０４１の出力Ｃ２の立ち上がりで第１ディレイライン１０１０の４段目の第１遅延素子１０１１の出力Ｄ４をラッチする。そのラッチ結果を第４判定回路の出力Ｐ４として第２エンコーダ１０５０に出力する（タイミングＴ４）。この図の例では、出力Ｐ４は“Ｈｉ”である。
【００４５】
（３）α＝３
セレクト信号ＳＥＬ＝“０ｘ０００８”の結果から、式（７）より、ｘ＝５（≦１６）となり、β＝５となる。したがって、第５判定回路（図示されず）は、第２ディレイラインの３段目の第２遅延素子１０４１の出力Ｃ３の立ち上がりで第１ディレイラインの５段目の第１遅延素子１０１１の出力Ｄ５をラッチする。そのラッチ結果を第５判定回路の出力Ｐ５として第２エンコーダ１０５０に出力する（タイミングＴ５）。この図の例では、出力Ｐ５は“Ｈｉ”である。以下同様である。
【００４６】
（４）α＝１３
セレクト信号ＳＥＬ＝“０ｘ０００８”の結果から、式（７）より、ｘ＝１５（≦第１６）となり、β＝１５となる。したがって、第１５判定回路１１００は、第２ディレイライン１０４０の１３段目の第２遅延素子１０４１の出力Ｃ１３の立ち上がりで第１ディレイライン１０１０の１５段目の第１遅延素子１０１１の出力Ｄ１５をラッチする。そのラッチ結果を第１５判定回路１１００の出力Ｐ１５として第２エンコーダ１０５０に出力する（タイミングＴ６）。この図の例では、出力Ｐ１５は“Ｌｏｗ”である。なお、図示されないが、出力Ｐ６〜Ｐ１４は“Ｌｏｗ”である。
【００４７】
（５）α＝１４
セレクト信号ＳＥＬ＝“０ｘ０００８”の結果から、式（７）より、ｘ＝１６（≦１６）となり、β＝１６となる。したがって、第１６判定回路１１２０は、第２ディレイライン１０４０の１４段目の第２遅延素子１０４１の出力Ｃ１４の立ち上がりで第１ディレイライン１０１０の１６段目の第１遅延素子１０１１の出力Ｄ１６をラッチする。そのラッチ結果を第１６判定回路１１２０の出力Ｐ１６として第２エンコーダ１０５０に出力する（タイミングＴ７）。この図の例では、出力Ｐ１６は“Ｌｏｗ”である。
【００４８】
基準クロックＣＬＫは、第１ディレイライン１０１０内の第１遅延素子１０１１を１６段（１６個）伝搬した後、１６段目の第１遅延素子１０１１の出力Ｄ１６としてＮＡＮＤ回路１０１２に入力される。そして、ＮＡＮＤ回路１０１２で反転され、ＮＡＮＤ出力Ｄｉとして出力されて、第１ディレイライン１０１０を伝搬する。
【００４９】
（６）α＝１５
セレクト信号ＳＥＬ＝“０ｘ０００８”の結果から、式（７）より、ｘ＝１７（＞１６）となり、β＝１７−１６＝１となる。したがって、第１反転判定回路１０７０は、第１ディレイライン１０１０の１段目の第１遅延素子１０１１の出力Ｄ１の立ち下がりで第２ディレイライン１０４０の１５段目の第２遅延素子１０４１の出力Ｃ１５をラッチする。そのラッチ結果を第１反転判定回路１０７０の出力Ｍ１として第２エンコーダ１０５０に出力する（タイミングＴ８）。この図の例では、出力Ｍ１は“Ｈｉ”である。ただし、第２エンコーダ１０５０において反転されて“Ｌｏｗ”と判定される。
【００５０】
（７）α＝１６
セレクト信号ＳＥＬ＝“０ｘ０００８”の結果から、式（７）より、ｘ＝１８（＞１６）となり、β＝１８−１６＝２となる。したがって、第２反転判定回路１０９０は、第１ディレイライン１０１０の２段目の第１遅延素子１０１１の出力Ｄ２の立ち下がりで第２ディレイライン１０４０の１６段目の第２遅延素子１０４１の出力Ｃ１６をラッチする。そのラッチ結果を第２反転判定回路１０９０の出力Ｍ２として第２エンコーダ１０５０に出力する（タイミングＴ９）。この図の例では、出力Ｍ２は“Ｈｉ”である。ただし、第２エンコーダ１０５０において反転されて“Ｌｏｗ”と判定される。
【００５１】
第２エンコーダ１０５０は、第３判定回路（図示されず）の出力Ｐ３から第１６判定回路１１２０の出力Ｐ１６までの結果と、第１反転判定回路１０７０の出力Ｍ１から第２反転判定回路１０９０の出力Ｍ２までの結果エンコードする。そのエンコード結果を第２エンコーダ出力ＳＥＯＵＴとして出力する（タイミングＴ９）。
【００５２】
ここで、第２エンコーダ１０５０は、カウンタ１０２０が被測定信号ＳＣの立ち上がりタイミングで出力したカウンタ出力ＣＯＵＴ値が０（または偶数）である（“０ｘ００００”）結果とセレクト信号ＳＥＬの結果（“０ｘ０００８”）とに基づいてエンコードを行う。
【００５３】
カウンタ出力ＣＯＵＴの値が０であることは、第１ディレイライン１０１０の１６段目の第１遅延素子１０１１の出力Ｄ１６が立ち上がる前である。また、カウンタ出力ＣＯＵＴの値が偶数であることは、１６段目の第１遅延素子１０１１の出力Ｄ１６の立ち上がりでカウントアップされた後さらにその立ち下がりでカウントアップされた後である。つまり、カウンタ出力ＣＯＵＴの値が０または偶数であることは、ＮＡＮＤ出力Ｄｉが“Ｌｏｗ”レベルから立ち上がり、その立ち上がり後の“Ｈｉ”レベルが、出力Ｄ１から出力Ｄ１６へ向かって伝搬している期間であると判断できる。
【００５４】
セレクト信号ＳＥＬ＝“０ｘ０００８”であることは、第１ディレイライン１０１０の出力Ｄ１６をＮＡＮＤ回路１０１２で反転した後の出力（“Ｌｏｗ”）を第１ディレイライン１０１０の出力Ｄ１として第１、２判定回路または第１、２反転判定回路に入力することを示している。このとき、タイミングＴ３〜Ｔ７までと同様に、タイミングＴ８、Ｔ９で第１、２判定回路１０６０、１０８０を用いる場合、以下のようになる。タイミングＴ８で、第１判定回路１０６０は、その出力Ｄ１を第２ディレイライン１０４０の出力Ｃ１５の立ち上がりでラッチする。その後、タイミングＴ９で、第２判定回路１０８０は、第１ディレイライン１０１０の出力Ｄ２を第２ディレイライン１０４０の出力Ｃ１６の立ち上がりでラッチする。それらタイミングＴ８、Ｔ９のラッチ結果は、それぞれマルチプレクサ１０６２、８２を通過して第１、２判定回路１０６０、１０８０の出力Ｐ１、Ｐ２となる。それら出力Ｐ１、Ｐ２は、第２エンコーダ１０５０へ出力される。第２エンコーダ１０５０は、タイミングＴ３からタイミングＴ７までのラッチ結果とのビットデータの連続性を維持するために、反転してエンコードする。
【００５５】
しかし、タイミングＴ８において、第２ディレイライン１０４０の出力Ｃ１５の立ち上がりから第１ディレイライン１０１０の出力Ｄ１の立ち下がりまでの時間は、測定期間ＴＷ１によっては測定分解能の１０ｐｓ以下になることがあると考えられる。その場合、フリップ・フロップのホールド時間違反が発生し、フリップ・フロップが出力Ｄ１を正しくラッチできない可能性がある。したがって、ホールド時間違反が発生して出力Ｄ１を正しくラッチできない事態を防止すべく、第１反転判定回路１０７０を用いる。第１反転判定回路１０７０は、出力Ｄ１の立ち下がりで出力Ｃ１５をラッチする。そのタイミングＴ８のラッチ結果はマルチプレクサ１０７２を通過して第１反転判定回路１０７０の出力Ｍ１となる。その出力Ｍ１は、第２エンコーダ１０５０へ出力される。第２エンコーダ１０５０は、その出力Ｍ１を反転してエンコードする。それにより、タイミングＴ３からタイミングＴ７まででラッチした結果とのビットデータの連続性を維持することができる。
【００５６】
タイミングＴ９においてもタイミングＴ８と同様に、第２反転判定回路１０９０を用いる。第２反転判定回路１０９０は、第１ディレイラインの出力Ｄ２の立ち下がりで第２ディレイラインの出力Ｃ１６をラッチする。そのタイミングＴ９のラッチ結果はマルチプレクサ１０９２を通過して第２反転判定回路１０９０の出力Ｍ２となる。その出力Ｍ２は、第２エンコーダ１０５０へ出力される。第２エンコーダ１０５０は、その出力Ｍ２を反転してエンコードする。それにより、タイミングＴ３からタイミングＴ８まででラッチした結果とのビットデータの連続性を維持することができる。
【００５７】
第２エンコーダ１０５０は、最上位ビットから最下位ビットまでの１６ビットのデータを用いてエンコードを行い、第２エンコーダ出力ＳＥＯＵＴに４ビットのエンコード結果を出力する。
例えば、上記の図２の例の場合、以下のとおりである。まず、その１６ビットのデータは、最上位ビットは、第２反転判定回路１０９０の出力Ｍ２（“Ｈｉ”）を反転した結果（“Ｌｏｗ”）である。第１５ビットは、第１反転判定回路１０７０の出力Ｍ１（“Ｈｉ”）を反転した結果（“Ｌｏｗ”）である。第１４ビットは、第１６判定回路１１２０の出力Ｐ１６（“Ｌｏｗ”）である。第１３ビットは、第１５判定回路１１００の出力Ｐ１５（“Ｌｏｗ”）である。第１２ビットは、第１４判定回路（図示されず）の出力Ｐ１４（“Ｌｏｗ”）である。第１１ビットは、第１３判定回路（図示されず）の出力Ｐ１３（“Ｌｏｗ”）である。第１０ビットは、第１２判定回路（図示されず）の出力Ｐ１２（“Ｌｏｗ”）である。第９ビットは、第１１判定回路（図示されず）の出力Ｐ１１（“Ｌｏｗ”）である。第８ビットは、第１０判定回路（図示されず）の出力Ｐ１０（“Ｌｏｗ”）である。第７ビットは、第９判定回路（図示されず）の出力Ｐ９（“Ｌｏｗ”）である。第６ビットは、第８判定回路（図示されず）の出力Ｐ８（“Ｌｏｗ”）である。第５ビットは、第７判定回路（図示されず）の出力Ｐ７（“Ｌｏｗ”）である。第４ビットは、第６判定回路（図示されず）の出力Ｐ６（“Ｌｏｗ”）である。第３ビットは、第５判定回路（図示されず）の出力Ｐ５（“Ｈｉ”）である。第２ビットは、第４判定回路（図示されず）の出力Ｐ４（“Ｈｉ”）である。最下位ビットは、第３判定回路（図示されず）の出力Ｐ３（“Ｈｉ”）である。すなわち、第２エンコーダ１０５０は、判定回路１０５５の出力を、１６ビットのデータとして、“００００，００００，００００，０１１１”と判定する。
続いて、第２エンコーダ１０５０は、何ビット目（第２ディレイライン１０４０の何段目の第２遅延素子１０４１に対応する出力）までが“１”であるかを判定して、第２エンコーダ出力ＳＥＯＵＴとして出力する。図２の例では、３ビット目（第２ディレイラインの３段目の第２遅延素子１０４１に対応する出力）までが“１”であるので、第２エンコーダ出力ＳＥＯＵＴとして“０ｘ３”を出力する。
【００５８】
時間デジタル変換回路１０００は、カウンタ出力ＣＯＵＴを上位１６ビット、第１エンコーダ出力ＦＥＯＵＴを中位４ビット、第２エンコーダ出力ＳＥＯＵＴを下位４ビットとする時間デジタル変換出力ＯＵＴを出力する。図２の例では、カウンタ出力ＣＯＵＴ＝“０ｘ００００”、第１エンコーダ出力ＦＥＯＵＴ＝“０ｘ３”、第２エンコーダ出力ＳＥＯＵＴ＝“０ｘ３”に基づいて、時間デジタル変換出力ＯＵＴ＝“０ｘ００００３３”を出力する（タイミングＴ９）。
【００５９】
次に、第１の実施の形態に係る時間デジタル変換回路の動作の他の例について説明する。図４は、第１の実施の形態に係る時間デジタル変換回路の動作の他の例を示すタイミングチャートである。ただし、（ａ）〜（ｕ）、α、βおよび０ｘ００００表記については図３の場合と同様である。
【００６０】
基準クロックＣＬＫが立ち上がると（タイミングＴ１１）、第１ディレイライン１０１０に基準クロックＣＬＫが伝搬し、１段目の第１遅延素子１０１１の出力Ｄ１が立ち上がる。以下、基準クロックＣＬＫは、第１ディレイライン１０１０の各第１遅延素子１０１１を順に伝搬して行く。
【００６１】
基準クロックＣＬＫが第１ディレイライン１０１０の１６段目の遅延素子１０１１の出力Ｄ１６まで伝搬し、出力Ｄ１６が立ち上がると、カウンタ１０２０はカウントアップし、カウンタ出力ＣＯＵＴに“０ｘ０００１”を出力する（タイミングＴ１２）。
【００６２】
タイミングＴ１１から測定期間ＴＷ１１が経過した後、被測定信号が計測されて、被測定信号ＳＣが立ち上がる。第２ディレイライン１０４０に被測定信号ＳＣが伝搬する。第１エンコーダ１０３０は、被測定信号ＳＣの立ち上がりタイミングで、カウンタ出力ＣＯＵＴが“０ｘ０００１”、第１ディレイライン１０１０の１段目〜３段目の遅延素子１０１１の出力Ｄ１〜出力Ｄ３が“Ｌｏｗ”、４段目の第１遅延素子１０１１の出力Ｄ４が“Ｈｉと判定する。その結果に基づいて、第１エンコーダ１０３０は、セレクト信号ＳＥＬとして、３ビット目を“Ｈｉ”にした“０ｘ０００８”を保持し出力する。加えて、第１エンコーダ出力ＦＥＯＵＴとして、セレクト信号ＳＥＬで“Ｈｉ”のビット番号である“０ｘ３”を保持し出力する（タイミングＴ１３）。
【００６３】
タイミングＴ１３以降、セレクト信号ＳＥＬにより、第１判定回路１０６０から第１６判定回路１１２０および、第１反転判定回路１０７０から第１６反転判定回路１１３０は出力を開始する。
【００６４】
第β判定回路は、セレクト信号ＳＥＬによって、第２ディレイラインのα段目の第２遅延素子１０４１の出力Ｃαの立ち上がりでラッチされる第１ディレイラインのβ段目の遅延素子１０１１の出力Ｄβを出力する。第β反転判定回路は、セレクト信号ＳＥＬによって、第１ディレイラインのβ段目の第１遅延素子１０１１の出力Ｄβの立ち下がりでラッチされる第２ディレイα段目の第２遅延素子１０４１の出力Ｃαを出力する。第２エンコーダ１０５０は、それら第β判定回路からの出力Ｄβおよび第β反転判定回路からの出力Ｃαの組合せを選択する。組合せは上述の式（７）で表される。以下、α＝１の場合から順に説明する。
【００６５】
（１）α＝１
セレクト信号ＳＥＬ＝“０ｘ０００８”の結果から、式（７）より、ｘ＝３（≦１６）となり、β＝３となる。したがって、第３反転判定回路（図示されず）は、第１ディレイライン１０１０の３段目の第１遅延素子１０１１の出力Ｄ３の立ち下がりで第２ディレイライン１０４０の１段目の第２遅延素子１０４１の出力Ｃ１をラッチする。そのラッチ結果を第３反転判定回路の出力Ｍ３として第２エンコーダ１０５０に出力する（タイミングＴ１３）。この図の例では、出力Ｍ３は“Ｌｏｗ”である。ただし、第２エンコーダ１０５０において反転されて“Ｈｉ”と判定される。なお、図３の例と異なり、（第２エンコーダ１０５０において）反転判定回路が選択されるのは、カウンタ出力ＣＯＵＴが奇数だからである。
【００６６】
（２）α＝２
セレクト信号ＳＥＬ＝“０ｘ０００８”の結果から、式（７）より、ｘ＝４（≦１６）となり、β＝４となる。したがって、第４反転判定回路（図示されず）は、第１ディレイライン１０１０の４段目の第１遅延素子１０１１の出力Ｄ４の立ち下がりで第２ディレイライン１０４０の２段目の第２遅延素子１０４１の出力Ｃ２をラッチする。そのラッチ結果を第４反転判定回路の出力Ｍ４として第２エンコーダ１０５０に出力する（タイミングＴ１４）。この図の例では、出力Ｍ４は“Ｌｏｗ”である。ただし、第２エンコーダ１０５０において反転されて“Ｈｉ”と判定される。
【００６７】
（３）α＝３
セレクト信号ＳＥＬ＝“０ｘ０００８”の結果から、式（７）より、ｘ＝５（≦１６）となり、β＝５となる。したがって、第５反転判定回路（図示されず）は、第１ディレイライン１０１０の５段目の第１遅延素子１０１１の出力Ｄ５の立ち下がりで第２ディレイライン１０４０の３段目の第２遅延素子１０４１の出力Ｃ３をラッチする。そのラッチ結果を第５反転判定回路の出力Ｍ５として第２エンコーダ１０５０に出力する（タイミングＴ１５）。この図の例では、出力Ｍ５は“Ｈｉ”である。ただし、第２エンコーダ１０５０において反転されて“Ｌｏｗ”と判定される。以下同様である。
【００６８】
（４）α＝１３
セレクト信号ＳＥＬ＝“０ｘ０００８”の結果から、式（７）より、ｘ＝１５（≦第１６）となり、β＝１５となる。したがって、第１５反転判定回路１１１０は、第１ディレイライン１０１０の１５段目の第１遅延素子１０１１の出力Ｄ１５の立ち下がりで第２ディレイライン１０４０の１３段目の第２遅延素子１０４１の出力Ｃ１３をラッチする。そのラッチ結果を第１５反転判定回路１１１０の出力Ｍ１５として第２エンコーダ１０５０に出力する（タイミングＴ１６）。この図の例では、出力Ｍ１５は“Ｈｉ”である。ただし、第２エンコーダ１０５０において反転されて“Ｌｏｗ”と判定される。
【００６９】
（５）α＝１４
セレクト信号ＳＥＬ＝“０ｘ０００８”の結果から、式（７）より、ｘ＝１６（≦１６）となり、β＝１６となる。したがって、第１６反転判定回路１１３０は、第１ディレイライン１０１０の１６段目の第１遅延素子１０１１の出力Ｄ１６の立ち下がりで第２ディレイライン１０４０の１４段目の第２遅延素子１０４１の出力Ｃ１４をラッチする。そのラッチ結果を第１６反転判定回路１１３０の出力Ｍ１６として第２エンコーダ１０５０に出力する（タイミングＴ１７）。この図の例では、出力Ｍ１６は“Ｈｉ”である。ただし、第２エンコーダ１０５０において反転されて“Ｌｏｗ”と判定される。
【００７０】
基準クロックＣＬＫは、第１ディレイライン１０１０内の第１遅延素子１０１１を１６段（１６個）伝搬した後、１６段目の第１遅延素子１０１１の出力Ｄ１６はＮＡＮＤ回路１０１２に入力される。そして、ＮＡＮＤ回路１０１２で反転され、ＮＡＮＤ出力Ｄｉとして出力されて、第１ディレイライン１０１０を伝搬する。
【００７１】
（６）α＝１５
セレクト信号ＳＥＬ＝“０ｘ０００８”の結果から、式（７）より、ｘ＝１７（＞１６）となり、β＝１７−１６＝１となる。したがって、第１判定回路１０６０は、第２ディレイライン１０４０の１５段目の第２遅延素子１０４１の出力Ｃ１５の立ち上がりで第１ディレイライン１０１０の１段目の第１遅延素子１０１１の出力Ｄ１をラッチする。そのラッチ結果を第１判定回路１０６０の出力Ｐ１として第２エンコーダ１０５０に出力する（タイミングＴ１８）。この図の例では、出力Ｐ１は“Ｌｏｗ”である。
【００７２】
（７）α＝１６
セレクト信号ＳＥＬ＝“０ｘ０００８”の結果から、式（７）より、ｘ＝１８（＞１６）となり、β＝１８−１６＝２となる。したがって、第２判定回路１０８０は、第２ディレイライン１０４０の１６段目の第２遅延素子１０４１の出力Ｃ１６の立ち上がりで第１ディレイライン１０１０の２段目の第１遅延素子１０１１の出力Ｄ２をラッチする。そのラッチ結果を第２判定回路１０８０の出力Ｐ２として第２エンコーダ１０５０に出力する（タイミングＴ１９）。この図の例では、出力Ｐ２は“Ｌｏｗ”である。
【００７３】
第２エンコーダ１０５０は、第３反転判定回路の出力Ｍ３から第１６反転判定回路１１３０の出力Ｍ１６までの結果と、第１判定回路１０６０の出力Ｐ１から第２判定回路１０８０の出力Ｐ２までの結果をエンコードする。そのエンコード結果を第２エンコーダ出力ＳＥＯＵＴとして出力する（タイミングＴ１９）。
【００７４】
ここで、第２エンコーダ１０５０は、カウンタ１０２０が被測定信号ＳＣの立ち上がりタイミングで出力したカウンタ出力ＣＯＵＴ値が奇数である結果（“０ｘ０００１”）とセレクト信号ＳＥＬの結果（“０ｘ０００８”）に基づいてエンコードを行う。
【００７５】
カウンタ出力ＣＯＵＴの値が奇数であることは、第１ディレイライン１０１０の１６段目の第１遅延素子１０１１の出力Ｄ１６の立ち上がりでカウントアップされた後である。つまり、カウンタ出力ＣＯＵＴの値が奇数であることは、ＮＡＮＤ出力Ｄｉが“Ｈｉ”レベルから立ち下がり、その立ち下がり後の“Ｌｏｗ”レベルが、出力Ｄ１から出力Ｄ１６に向かって伝搬している期間であると判断できる。
【００７６】
セレクト信号ＳＥＬ＝“０ｘ０００８”であることは、第１ディレイライン１０１０の出力Ｄ１６をＮＡＮＤ回路１０１２で反転した後の出力（“Ｈｉ”）を第１ディレイライン１０１０の出力Ｄ１として、第１、２判定回路に入力することを示している。すなわち、出力Ｄ１を第２ディレイライン１０４０の１５段目の第２遅延素子１０４１の出力Ｃ１５の立ち上がりでラッチし、出力Ｄ２を第２ディレイライン１０４０の１６段目の第２遅延素子１０４１を出力Ｃ１６の立ち上がりでラッチすることを示す。
【００７７】
タイミングＴ１３において、第１ディレイライン１０１０の出力Ｄ３の立ち下がりから第２ディレイライン１０４０の出力Ｃ１の立ち上がりまでの時間は、測定期間ＴＷ１１によっては測定分解能の１０ｐｓ以下になる可能性がある。その場合、フリップ・フロップのホールド時間違反が発生し、フリップ・フロップが出力Ｃ１を正しくラッチできない可能性がある。したがって、ホールド時間違反が発生して出力Ｃ１を正しくラッチできない事態を防止すべく、第３反転判定回路（図示されず）を用いる。第３反転判定回路は、出力Ｄ３の立ち下がりで出力Ｃ１をラッチする。そのタイミングＴ１３のラッチ結果はマルチプレクサ（図示されず）を通過して第３反転判定回路の出力Ｍ３（図示されず）となる。その出力Ｍ３は、第２エンコーダ１０５０へ出力される。第２エンコーダ１０５０は、その出力Ｍ３を反転してエンコードする。それにより、タイミングＴ１８からタイミングＴ１９まででラッチした結果とのビットデータの連続性を維持することができる。
【００７８】
タイミングＴ１４〜タイミングＴ１７においてもタイミングＴ１３と同様に、第４反転判定回路（図示されず）〜第１６反転判定回路１１３０を用いる。第４反転判定回路（図示されず）〜第１６反転判定回路１１３０は、第１ディレイライン１０１０の出力Ｄ４〜出力Ｄ１６の立下りで第２ディレイライン１０４０の出力Ｃ２〜出力Ｃ１４をそれぞれラッチする。それらタイミングＴ１４〜タイミングＴ１７のラッチ結果は第４反転判定回路のマルチプレクサ（図示されず）〜マルチプレクサ１０３２を通過して第４反転判定回路〜第１６反転判定回路１１３０の出力Ｍ４〜Ｍ１６となる。それら出力Ｍ４〜Ｍ１６は、第２エンコーダ１０５０へ出力される。第２エンコーダ１０５０は、それら出力Ｍ４〜Ｍ１６を反転してエンコードする。それにより、タイミングＴ１８からタイミングＴ１９まででラッチした結果とのビットデータの連続性を維持することができる。
【００７９】
したがって、タイミングＴ１３からタイミングＴ１７までは、第３反転判定回路の出力Ｍ３から第１６反転判定回路１１３０の出力Ｍ１６までの結果が第２エンコーダ１０５０に入力され、第２エンコーダ１０５０はそれらの結果を反転してエンコードする。一方、タイミングＴ１８およびタイミングＴ１９では、第１判定回路１０６０の出力Ｐ１および第２判定回路１０８０の出力Ｐ２が第２エンコーダ１０５０に入力され、第２エンコーダ１０５０はそれらの結果をそのままエンコードする。
【００８０】
第２エンコーダ１０５０は、最上位ビットから最下位ビットまでの１６ビットのデータを用いてエンコードを行い、第２エンコーダ出力ＳＥＯＵＴに４ビットのエンコード結果を出力する。
例えば、上記の図３の例の場合、以下のとおりである。まず、その１６ビットのデータは、最上位ビットは、第２判定回路１０８０の出力Ｐ２（“Ｌｏｗ”）である。第１５ビットは、第１判定回路１０６０の出力Ｐ１（“Ｌｏｗ”）である。第１４ビットは、第１６反転判定回路１１３０の出力Ｍ１６（“Ｈｉ”）を反転した結果（“Ｌｏｗ”）である。第１３ビットは、第１５反転判定回路１１１０の出力Ｍ１５（“Ｈｉ”）を反転した結果（“Ｌｏｗ”）である。第１２ビットは、第１４反転判定回路（図示されず）の出力Ｍ１４（“Ｈｉ”）を反転した結果（“Ｌｏｗ”）である。第１１ビットは、第１３反転判定回路（図示されず）の出力Ｍ１３（“Ｈｉ”）を反転した結果（“Ｌｏｗ”）である。第１０ビットは、第１２反転判定回路（図示されず）の出力Ｍ１２（“Ｈｉ”）を反転した結果（“Ｌｏｗ”）である。第９ビットは、第１１反転判定回路（図示されず）の出力Ｍ１１（“Ｈｉ”）を反転した結果（“Ｌｏｗ”）である。第８ビットは、第１０反転判定回路（図示されず）の出力Ｍ１０（“Ｈｉ”）を反転した結果（“Ｌｏｗ”）である。第７ビットは、第９反転判定回路（図示されず）の出力Ｍ９（“Ｈｉ”）を反転した結果（“Ｌｏｗ”）である。第６ビットは、第８反転判定回路（図示されず）の出力Ｍ８（“Ｈｉ”）を反転した結果（“Ｌｏｗ”）である。第５ビットは、第７反転判定回路（図示されず）の出力Ｍ７（“Ｈｉ”）を反転した結果（“Ｌｏｗ”）である。第４ビットは、第６反転判定回路（図示されず）の出力Ｍ６（“Ｈｉ”）を反転した結果（“Ｌｏｗ”）である。第３ビットは、第５反転判定回路（図示されず）の出力Ｍ５（“Ｈｉ”）を反転した結果（“Ｌｏｗ”）である。第２ビットは、第４反転判定回路（図示されず）の出力Ｍ４（“Ｌｏｗ”）を反転した結果（“Ｈｉ”）である。最下位ビットは、第３反転判定回路（図示されず）の出力Ｍ３（“Ｌｏｗ”）を反転した結果（“Ｈｉ”
）である。すなわち、第２エンコーダ１０５０は、判定回路１０５５の出力を、１６ビットのデータとして、“００００，００００，００００，００１１”と判定する。
続いて、第２エンコーダ１０５０は、何ビット目（第２ディレイライン１０４０の何段目の第２遅延素子１０４１に対応する出力）までが“１”であるかを判定して、第２エンコーダ出力ＳＥＯＵＴとして出力する。図４の例では、２ビット目（第２ディレイラインの２段目の第２遅延素子１０４１に対応する出力）までが“１”であるので、第２エンコーダ出力ＳＥＯＵＴとして“０ｘ２”を出力する。
【００８１】
時間デジタル変換回路１０００は、カウンタ出力ＣＯＵＴを上位１６ビット、第１エンコーダ出力ＦＥＯＵＴを中位４ビット、第２エンコーダ出力ＳＥＯＵＴを下位４ビットとする時間デジタル変換出力ＯＵＴを出力する。図４の例では、カウンタ出力ＣＯＵＴ＝“０ｘ０００１”、第１エンコーダ出力ＦＥＯＵＴ＝“０ｘ３”、第２エンコーダ出力ＳＥＯＵＴ＝“０ｘ２”に基づいて、時間デジタル変換出力ＯＵＴ＝“０ｘ０００１３２”を出力する（タイミングＴ１９）。
【００８２】
本実施の形態に係る時間デジタル変換回路１０００は、最大測定範囲を大きく、かつ高分解能で測定する場合においても、回路規模を小さくすることができる。その理由は、以下のとおりである。
【００８３】
本実施の形態の動作（図３や図４）では、第１ディレイライン１０１０を１６段の第１遅延素子１０１１で構成（ｎ＝１６）し、第２ディレイライン１０４０を１６段の第２遅延素子１０４１で構成（ｎ＝１６）している。ただし、第１遅延素子１０１１の遅延時間ｔ１を１６０ｐｓとし、第２遅延素子１０４１の遅延時間ｔ２を１５０ｐｓとしている。この場合、第１ディレイライン１０１０の１６段目の第１遅延素子１０１１の出力Ｄ１６が１６０ｐｓ×１６段＝２．５６ｎｓ周期で反転する。したがって、カウンタ１０２０は、２．５６ｎｓごとの分解能でカウンタ出力ＣＯＵＴを出力する。
【００８４】
また、第１ディレイライン１０１０における第１遅延素子１０１１の出力Ｄｍ（ｍ＝１〜ｎ−１、自然数）と出力ｍ＋１との時間差は１６０ｐｓである。したがって、第１エンコーダ１０３０は、１６０ｐｓごとの分解能で第１エンコーダ出力ＦＥＯＵＴを出力する。
【００８５】
さらに、第１判定回路１０６０、第１反転判定回路１０７０、…、第１６判定回路１１２０、第１６反転判定回路１１３０の出力Ｐ１、Ｍ１、…、Ｐ１６、Ｍ１６は第１遅延素子１０１１の遅延時間ｔ１と第２遅延素子１０４１の遅延時間ｔ２との差分ごとの分解能で出力される。すなわち、出力Ｐ１、Ｍ１、…、Ｐ１６、Ｍ１６は、差分ｔ１−ｔ２＝１６０ｐｓ−１５０ｐｓ＝１０ｐｓごとの分解能で出力される。したがって、第２エンコーダ１０５０は、１０ｐｓごとの分解能で第２エンコーダ出力ＳＥＯＵＴを出力する。
【００８６】
このとき、測定時間は、カウンタ出力ＣＯＵＴ×２．５６ｎｓ＋第１エンコーダ出力ＦＥＯＵＴ×１６０ｐｓ＋第２エンコーダ出力ＳＥＯＵＴ×１０ｐｓ、により算出される。言い換えると、測定時間において、カウンタ出力ＣＯＵＴは上位桁、第１エンコーダ出力ＦＥＯＵＴは中位桁、第２エンコーダ出力ＳＥＯＵＴは下位桁に対応している。
【００８７】
以上に示されるように、本実施の形態に係る時間デジタル変換回路１０００は、第２エンコーダ出力ＳＥＯＵＴにより、１０ｐｓごとの分解能で測定することができる。ここで、第２エンコーダ出力ＳＥＯＵＴおよび第１エンコーダ出力ＦＥＯＵＴは、１６段のエンコード出力であるため、それぞれ４ビット出力となる。カウンタ１０２０を１６ビットで構成することによって、２４ビット出力の時間デジタル変換回路出力ＯＵＴを生成することができる。
【００８８】
この場合、時間デジタル変換回路１０００は、第１遅延素子１０１１および第２遅延素子１０４１をそれぞれ１６個、１６ビットカウンタ１０２０を１個、４ビットの第１エンコーダ１０３０および第２エンコーダ１０５０を合計２個、フリップ・フロップを５１２個で構成される。ただし、フリップ・フロップは、１６段×１６段×２で５１２個となる。このような構成により、時間デジタル変換回路１０００は、２４ビットの測定範囲を１０ｐｓごとの分解能で測定することが可能である。このように、本実施の形態の時間デジタル変換回路１０００は、遅延素子の個数とフリップ・フロップの個数がそれぞれ１６７０万個必要となる従来技術に比べて、その回路規模を小さくすることができる。すなわち、測定範囲に関わらず、回路規模を小さく抑えることができる。
【００８９】
上記実施の形態の時間デジタル変換回路１０００では、測定範囲は２４ビットであり、測定分解能は１０ｐｓである。また、第１ディレイライン１０１０の第１遅延素子１０１１の遅延時間は１６０ｐｓ、第２ディレイライン１０４０の第２遅延素子１０４１の遅延時間は１５０ｐｓ、両遅延素子の数はそれぞれ１６個（１６段）である。さらに、第１エンコーダ１０３０のビット数は４ビット、第２エンコーダ１０５０のビット数は４ビット、カウンタ１０２０のビット数は１６ビット、カウンタ１０２０の動作周期は２．５６ｎｓ（３９０ＭＨｚ）である。しかし、本実施の形態はこの例に限定されるものではない。時間デジタル変換回路１０００は、適用する機器に応じて、その性能（仕様）を適宜変更できる。
【００９０】
図５は、本実施の形態に係る時間デジタル変換回路の種々の仕様を示す表である。測定範囲（ｒｎｇ）および測定分解能（ｒｅｓ）は要求仕様で決まる。第１遅延素子１０１１の遅延時間ｔ１を設定したとき、第２遅延素子１０４１の遅延時間ｔ２はｔ１−ｒｅｓで設定される。両遅延素子の数ｎはｔ１／ｒｅｓで設定される。第１エンコーダ１０３０のビット数Ｂｅ１および第２エンコーダ１０５０のビット数Ｂｅ２は、いずれもｌｏｎ２（ｎ）で設定される。カウンタ１０２０のビット数Ｂｃは、ｒｎｇ−（Ｂｅ１＋Ｂｅ２）で設定される。カウンタ１０２０の動作周期（カウントアップ周期）Ｃｔはｔ１・ｎで設定される。
【００９１】
したがって、例えば、測定範囲ｒｎｇを小さく（または大きく）する場合、カウンタ１０２０のビット数Ｂｃを小さく（または大きく）する。例えば、測定範囲ｒｎｇを１８ビットに小さくする場合、カウンタ１０２０のビット数Ｂｃを１０ビットにする。そのとき、測定分解能を１０ｐｓとし、遅延時間ｔ１を１６０ｐｓと設定する。その場合、遅延時間ｔ２は１５０ｐｓ、両遅延素子の数ｎはそれぞれ１６個（１６段）である。第１エンコーダ１０３０のビット数Ｂｅ１は４ビット、第２エンコーダ１０５０のビット数Ｂｅ２は４ビット、カウンタ１０２０の動作周期（カウントアップ周期）Ｃｔは２．５６ｎｓ（３９０ＭＨｚ）である。
【００９２】
また、例えば、測定分解能ｒｅｓを小さく（または大きく）する場合、第２遅延素子１０４１の遅延時間ｔ２を小さく（または大きく）する。例えば、測定分解能ｒｅｓを２０ｐｓに小さくする場合、第２遅延素子１０４１の遅延時間ｔ２を１４０ｐｓに小さくする。そのとき、測定範囲ｒｎｇを２４ビットとし、遅延時間ｔ１を１６０ｐｓと設定する。その場合、両遅延素子の数ｎはそれぞれ８個（８段）である。第１エンコーダ１０３０のビット数Ｂｅ１は３ビット、第２エンコーダ１０５０のビット数Ｂｅ２は３ビット、カウンタ１０２０のビット数ｎは１８ビット、カウンタ１０２０の動作周期（カウントアップ周期）Ｃｔは１．２８ｎｓ（７８０ＭＨｚ）である。
【００９３】
また、例えば、カウンタ１０２０の動作周期Ｃｔを遅く（または早く）する場合、要求測定分解能ｒｅｓに応じて、遅延時間ｔ１、ｔ２を大きく（または小さく）する、および／または、両遅延素子の数ｎを大きく（または小さく）する。例えば、カウンタ１０２０の動作周期Ｃｔを４０．９６ｎｓ（２４．４ＭＨｚ）に遅くする場合、要求測定分解能ｒｅｓを１０ｐｓとすると、遅延時間ｔ１を６４０ｐｓ、遅延時間ｔ２を６４０ｐｓにそれぞれ大きく設定する。その場合、両遅延素子の数ｎは６４個（６４段）である。第１エンコーダ１０３０のビット数Ｂｅ１は６ビット、第２エンコーダ１０５０のビット数Ｂｅ２は６ビット、カウンタ１０２０のビット数ｎは１２ビット、カウンタ１０２０の動作周期（カウントアップ周期）Ｃｔは４０．９６ｎｓ（２４．４ＭＨｚ）である。
【００９４】
以上のように、本実施の形態に係る時間デジタル変換回路１０００は、適用する機器に応じて、その性能（仕様）を適宜変更することができる。
【００９５】
（第２の実施の形態）
第２の実施の形態に係る時間デジタル変換回路２０００について説明する。本実施の形態に係る時間デジタル変換回路２０００は、判定回路１０５５の構成および動作が第１の実施の形態と相違している。以下では、主にその相違点について説明する。
【００９６】
第２の実施の形態に係る時間デジタル変換回路の構成について説明する。図６は、第２の実施の形態に係る時間デジタル変換回路の構成を示すブロック図である。この時間デジタル変換回路２０００は、他の回路と共に一つの半導体チップに混載されていても良い。
【００９７】
時間デジタル変換回路２０００の判定回路１０５５は、第１ディレイライン１０１０のｎ個の第１遅延素子１０１１に対応して、第１判定回路２０６０と、第２判定回路２０８０と、…、第（ｎ−１）判定回路２１００と、第ｎ判定回路２１２０とを有している（合計ｎ個）。判定回路１０５５は、さらに、第２ディレイライン１０４０のｎ個の第２遅延素子１０４１に対応して、第１反転判定回路２０７０と、第２反転判定回路２０９０と、…、第（ｎ−１）反転判定回路２１１０と、第ｎ反転判定回路２１３０とを有している（合計ｎ個）。
【００９８】
第１判定回路（非反転判定回路）２０６０は、１段目の第１遅延素子１０１１の出力Ｄ１と、１段目の第２遅延素子１０４１の出力Ｃ１〜ｎ段目の第２遅延素子１０４１の出力Ｃｎとを入力され、判定回路出力として出力ＱＰ１を出力する。第２判定回路２０８０は、２段目の第１遅延素子１０１１の出力Ｄ２と、１段目の第２遅延素子１０４１の出力Ｃ１〜ｎ段目の第２遅延素子１０４１の出力Ｃｎとを入力され、判定回路出力として出力ＱＰ２を出力する。同様にして、第（ｎ−１）判定回路２１００は、ｎ−１段目の第１遅延素子１０１１の出力Ｄｎ−１と、１段目の第２遅延素子１０４１の出力Ｃ１〜ｎ段目の第２遅延素子１０４１の出力Ｃｎとを入力され、判定回路出力として出力ＱＰｎ−１を出力する。第ｎ判定回路２１２０は、ｎ段目の第１遅延素子１０１１の出力Ｄｎと１、１段目の第２遅延素子１０４１の出力Ｃ１〜ｎ段目の第２遅延素子１０４１の出力Ｃｎとを入力され、判定回路出力として出力ＱＰｎを出力する。
【００９９】
第１反転判定回路２０７０は、１段目の第１遅延素子１０１１の出力Ｄ１〜ｎ段目の第１遅延素子１０１１の出力Ｄｎと、１段目の第２遅延素子１０４１の出力Ｃ１とを入力され、反転判定回路出力として出力ＱＭ１を出力する。第２反転判定回路２０９０は、１段目の第１遅延素子１０１１の出力Ｄ１〜ｎ段目の第１遅延素子１０１１の出力Ｄｎと、２段目の第２遅延素子１０４１の出力Ｃ２とを入力され、反転判定回路出力として出力ＱＭ２を出力する。同様にして、第（ｎ−１）反転判定回路２１１０は、１段目の第１遅延素子１０１１の出力Ｄ１〜ｎ段目の第１遅延素子１０１１の出力Ｄｎと、ｎ−１段目の第２遅延素子１０４１の出力Ｃｎ−１とを入力され、反転判定回路出力として出力ＱＭｎ−１を出力する。第ｎ反転判定回路２１３０は、１段目の第１遅延素子１０１１の出力Ｄ１〜ｎ段目の第２遅延素子１０４１の出力Ｄｎと、ｎ段目の第２遅延素子１０４１の出力Ｃｎとを入力され、反転判定回路出力として出力ＱＭｎを出力する。
【０１００】
第１判定回路２０６０は、マルチプレクサ２０６１とフリップ・フロップ２０６２とを有している。マルチプレクサ２０６１は、出力Ｃ１から出力Ｃｎまでのｎ個の遅延素子出力をセレクト信号ＳＥＬで選択してフリップ・フロップ２０６２へ出力する。フリップ・フロップ２０６２は、マルチプレクサ２０６１の出力の立ち上がりで、出力Ｄ１をラッチして第１判定回路出力ＱＰ１として出力する。第２判定回路２０８０は、マルチプレクサ２０８１とフリップ・フロップ２０８２とを有している。マルチプレクサ２０８１は、出力Ｃ１から出力Ｃｎまでのｎ個の遅延素子出力をセレクト信号ＳＥＬで選択してフリップ・フロップ２０８２へ出力する。フリップ・フロップ２０８２は、マルチプレクサ２０８１の出力の立ち上がりで、出力Ｄ２をラッチして第１判定回路出力ＱＰ２として出力する。同様にして、第（ｎ−１）判定回路２１００は、マルチプレクサ２１０１とフリップ・フロップ２１０２とを有している。マルチプレクサ２１０１は、出力Ｃ１から出力Ｃｎまでのｎ個の遅延素子出力をセレクト信号ＳＥＬで選択してフリップ・フロップ２１０２へ出力する。フリップ・フロップ２１０２は、マルチプレクサ２１０１の出力の立ち上がりで、出力Ｄｎ−１をラッチして第（ｎ−１）判定回路出力ＱＰｎ−１として出力する。第ｎ判定回路２１２０は、マルチプレクサ２１２１とフリップ・フロップ２１２２とを有している。マルチプレクサ２１２１は、出力Ｃ１から出力Ｃｎまでのｎ個の遅延素子出力をセレクト信号ＳＥＬで選択してフリップ・フロップ２１２２へ出力する。フリップ・フロップ２１２２は、マルチプレクサ２１０１の出力の立ち上がりで、出力Ｄｎをラッチして第ｎ判定回路出力ＱＰｎとして出力する。
【０１０１】
第１反転判定回路２０７０は、マルチプレクサ２０７１とフリップ・フロップ２０７２とを有している。マルチプレクサ２０７１は、出力Ｄ１から出力Ｄｎまでのｎ個の遅延素子出力をセレクト信号ＳＥＬで選択してフリップ・フロップ２０７２へ出力する。フリップ・フロップ２０７２は、マルチプレクサ２０７１の出力の立ち下がりで、出力Ｃ１をラッチして第１反転判定回路出力ＱＭ１として出力する。第２反転判定回路２０９０は、マルチプレクサ２０９１とフリップ・フロップ２０９２とを有している。マルチプレクサ２０９１は、出力Ｄ１から出力Ｄｎまでのｎ個の遅延素子出力をセレクト信号ＳＥＬで選択してフリップ・フロップ２０９２へ出力する。フリップ・フロップ２０９２は、マルチプレクサ２０９１の出力の立ち下がりで、出力Ｃ２をでラッチして第２反転判定回路出力ＱＭ２として出力する。第（ｎ−１）反転判定回路２１１０は、マルチプレクサ２１１１とフリップ・フロップ２１１２とを有している。マルチプレクサ２１１１は、出力Ｄ１から出力Ｄｎまでのｎ個の遅延素子出力をセレクト信号ＳＥＬで選択してフリップ・フロップ２１１２へ出力する。フリップ・フロップ２１１２は、マルチプレクサ２１１１の出力の立ち下がりで、出力Ｃｎ−１をラッチして第（ｎ−１）反転判定回路出力ＱＭｎ−１として出力する。第ｎ反転判定回路２１３０は、マルチプレクサ２１３１とフリップ・フロップ２１３２とを有している。マルチプレクサ２１３１は、出力Ｄ１から出力Ｄｎまでのｎ個の遅延素子出力をセレクト信号ＳＥＬで選択してフリップ・フロップ２１３２へ出力する。フリップ・フロップ２１３２は、マルチプレクサ２１３１の出力の立ち下がりで、出力Ｃｎをラッチして第ｎ反転判定回路出力ＱＭｎとして出力する。
【０１０２】
次に、本実施の形態に係る時間デジタル変換回路の動作（時間デジタル変換方法）について説明する。
【０１０３】
第１の実施の形態では、第１判定回路１０６０〜第ｎ判定回路１１２０と第１反転判定回路１０７０〜第ｎ反転判定回路１１３０において、フリップ・フロップ１０６１〜１１３１でラッチした結果をマルチプレクサ１０６２〜１１３２で選択する。一方、本実施の形態では、第１判定回路２０６０〜第ｎ判定回路２１２０と第１反転判定回路２０７０〜第ｎ反転判定回路２１３０において、フリップ・フロップ２０６２〜２１３２でラッチするクロックをマルチプレクサ２０６１〜２１３１によって選択する。
【０１０４】
すなわち、第１の実施の形態の第１判定回路１０６０は、フリップ・フロップ１０６１をｎ個有している。各フリップ・フロップ１０６１は、出力Ｄ１を、出力Ｃ１から出力Ｃｎまでのｎ個の遅延素子出力の立ち上がりでそれぞれラッチする。マルチプレクサ１０６２は、ラッチした結果をセレクト信号ＳＥＬで選択して第１判定回路出力Ｐ１に出力する。一方、本実施の形態の第１判定回路２０６０は、まず、マルチプレクサ２０６１は、出力Ｃ１から出力Ｃｎまでのｎ個の遅延素子出力をセレクト信号ＳＥＬで選択する。そして、フリップ・フロップ２０６２は、マルチプレクサ２０６１が選択した結果の立ち上がりで、出力Ｄ１をラッチして第１判定回路出力ＱＰ１として第２エンコーダ１０５０に出力する。
【０１０５】
また、第１の実施の形態の第１反転判定回路１０７０では、フリップ・フロップ１０７１をｎ個有している。各フリップ・フロップ１０７１は、出力Ｃ１から出力Ｃｎまでのｎ個の遅延素子出力を、出力Ｄ１の立ち下がりでそれぞれラッチする。マルチプレクサ１０７２は、ラッチした結果をセレクト信号ＳＥＬで選択して第１反転判定回路出力Ｍ１に出力する。一方、本実施の形態の第１反転判定回路２０７０は、まず、マルチプレクサ２０７１は、出力Ｄ１から出力Ｄｎまでのｎ個の遅延素子出力をセレクト信号ＳＥＬで選択する。そして、フリップ・フロップ２０７２は、マルチプレクサ２０７１が選択した結果の立ち下がりで、出力Ｃ１をラッチして第１反転判定回路出力ＱＭ１として出力する。
【０１０６】
以下、第１判定回路２０６０および第１反転判定回路２０７０と同様に、第２判定回路２０８０〜第ｎ判定回路２１２０および第２反転判定回路２０９０〜第ｎ反転判定回路２１３０が動作する。判定回路１０５５の上記動作の他は第１の実施の形態（図３、図４など）と同様である。
【０１０７】
本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
さらに、本実施の形態では、時間デジタル変換回路２０００は、広い最大測定範囲、かつ、高い分解能で測定する場合において、第１の実施の形態と比較して、さらに回路規模を小さくすることができる。その理由は、第１〜第ｎ判定回路および第１〜第ｎ反転判定回路において、フリップ・フロップでラッチする信号をマルチプレクサで予め選択することにより、時間デジタル変換回路に必要なフリップ・フロップの個数を第１の実施の形態の場合の１／ｎにできるためである。
【０１０８】
（第３の実施の形態）
第３の実施の形態に係る時間デジタル変換回路について説明する。本実施の形態では、第１〜第２の実施の形態に係る時間デジタル変換回路を超音波流量計に適用した場合について説明する。
【０１０９】
まず、超音波流量計の構成例について説明する。
図７は、本実施の形態に係る時間デジタル変換回路を適用した超音波流量計の構成例を示すブロック図である。超音波流量計は、超音波振動子２と、超音波振動子３と、制御回路４とを備えている。超音波振動子２は、流量測定対象が流れる流路１の上流に設置され、駆動開始を示す駆動信号ＤＲＶＡを供給され、測定対象へ超音波を発信し、その発信した超音波または受信した超音波を振動信号ＵＳＮＤＡとして出力する。超音波振動子３は、流路１の下流に設置され、駆動開始を示す駆動信号ＤＲＶＢを供給され、測定対象へ超音波を発信し、その発信した超音波または受信した超音波を振動信号ＵＳＮＤＢとして出力する。制御回路４は、超音波振動子２、３を制御する駆動信号ＤＲＶＡと駆動信号ＤＲＶＢを出力し、振動信号ＵＳＮＤＡと振動信号ＵＳＮＤＢを受信して、流量を算出する。
【０１１０】
制御回路４は、送受切替回路９と、送信検知回路１０と、受信検知回路６と、時間デジタル変換回路１０００と、演算部８と、制御部７と、駆動回路５とを備えている。送受切替回路９は、振動信号ＵＳＮＤＡと振動信号ＵＳＮＤＢと制御信号ＣＮＴと駆動通知信号ＤＲＶとを供給され、駆動信号ＤＲＶＡと駆動信号ＤＲＶＢと送信検知信号ＳＥＮと受信検知信号ＲＥＣとを出力する。送信検知回路１０は、送信検知信号ＳＥＮを供給され、基準クロックＣＬＫを出力する。受信検知回路６は、受信検知信号ＲＥＣを供給され、被測定信号ＳＣを出力する。時間デジタル変換回路１０００は、基準クロックＣＬＫと被測定信号ＳＣを供給され、時間デジタル変換出力ＯＵＴを出力する。時間デジタル変換回路１０００は図２の構成に例示されるが、図６の構成に例示される時間デジタル変換回路２０００であってもよい。演算部８は、時間デジタル変換出力ＯＵＴを供給され、演算結果ＲＥＳを出力する。制御部７は、演算結果ＲＥＳを供給され、制御信号ＣＮＴと測定開始信号ＳＴＲを出力する。駆動回路５は、測定開始信号ＳＴＲを供給され、駆動通知信号ＤＲＶを出力する。ただし、送受切替回路９と送信検知回路１０と受信検知回路６と演算部８と制御部７と駆動回路５とは一つの内部制御回路と見ることができる。この制御回路４は、時間デジタル変換回路１０００も含めて一つの半導体チップに混載されていても良い。
【０１１１】
次に、超音波流量計の動作について説明する。
図８は、本実施の形態に係る時間デジタル変換回路を適用した超音波流量計の動作の一例を示すタイミングチャートである。ただし、（ａ）は制御信号ＣＮＴを示す。（ｂ）は測定開始信号ＳＴＲを示す。（ｃ）は駆動通知信号ＤＲＶを示す。（ｄ）は駆動信号ＤＲＶＡを示す。（ｅ）駆動信号ＤＲＶＢを示す。（ｆ）は振動信号ＵＳＮＤＡを示す。（ｇ）は送信検知信号ＳＥＮを示す。（ｈ）は基準クロックＣＬＫを示す。（ｉ）は振動信号ＵＳＮＤＢを示す。（ｊ）は受信検知信号ＲＥＣを示す。（ｋ）は被測定信号ＳＣを示す。（ｌ）は時間デジタル変換出力ＯＵＴを示す。（ｍ）は演算結果ＲＥＳを示す。
【０１１２】
制御部７は、流路１の上流から下流への流量計測を行うために、制御信号ＣＮＴとして“Ｈｉ”を送受切替回路９へ出力する。送受切替回路９は、制御信号ＣＮＴにより、上流から下流への流量計測に設定される（タイミングＴ１０１）。制御部７は、計測の開始を示す測定開始信号ＳＴＲを駆動回路５へ出力する（タイミングＴ１０２）。駆動回路５は、測定開始信号ＳＴＲに応答して、駆動開始を示す駆動通知信号ＤＲＶを送受切替回路９へ出力する。送受切替回路９は、駆動通知信号ＤＲＶに応答して、流路１の上流に設置された超音波振動子２を駆動するために駆動信号ＤＲＶＡを超音波振動子２へ出力する（タイミングＴ１０３）。超音波振動子２は超音波の発振を開始し、その発信した超音波である振動信号ＵＳＮＤＡを送受切替回路９へ出力する。送受切替回路９は、振動信号ＵＳＮＤＡを送信検知信号ＳＥＮとして送信検知回路１０へ出力する（タイミングＴ１０４）。送信検知回路１０は、送信検知信号ＳＥＮを検知し、基準クロックＣＬＫを時間デジタル変換回路１０００へ出力する（タイミングＴ１０５）。流路１の下流に設置された超音波振動子３は、超音波振動子２が発信した超音波である振動信号ＵＳＮＤＡを受信し、振動信号ＵＳＮＤＢとして送受切替回路９へ出力する。送受切替回路９は、振動信号ＵＳＮＤＢを受信検知信号ＲＥＣとして受信検知回路６へ出力する（タイミングＴ１０６）。受信検知回路６は、受信検知信号ＲＥＣを検知し、被測定信号ＳＣを時間デジタル変換回路１０００へ出力する（タイミングＴ１０７）。時間デジタル変換回路１０００は、基準クロックＣＬＫの入力から被測定信号ＳＣの入力までの時間を測定し、測定した結果として時間デジタル変換出力ＯＵＴを演算部８へ出力する（タイミングＴ１０８）。演算部８が、時間デジタル変換出力ＯＵＴに基づいて、測定結果を判定して演算結果ＲＥＳを制御部７へ出力する。
【０１１３】
次に、制御部７は、流路１の下流から上流への流量計測を行うために、制御信号ＣＮＴとして“Ｌｏｗ”を送受切替回路９へ出力する。送受切替回路９は、制御信号ＣＮＴにより、下流から上流への流量計測に設定される。送受切替回路９を介して送信検知回路１０および受信検知回路６は、基準クロックＣＬＫおよび被測定信号ＳＣをクリアする（タイミングＴ１０９）。制御部７は、計測の開始を示す測定開始信号ＳＴＲを駆動回路５へ出力する（タイミングＴ１１０）。駆動回路５は、測定開始信号ＳＴＲに応答して、駆動開始を示す駆動通知信号ＤＲＶを送受切替回路９へ出力する。送受切替回路９は、駆動通知信号ＤＲＶに応答して、流路１の下流に設置された超音波振動子３を駆動するために駆動信号ＤＲＶＢを超音波振動子３へ出力する（タイミングＴ１１１）。超音波振動子３は超音波の発振を開始し、その発信した超音波である振動信号ＵＳＮＤＢを送受切替回路９へ出力する。送受切替回路９は、振動信号ＵＳＮＤＢを送信検知信号ＳＥＮとして送信検知回路１０へ出力する（タイミングＴ１１２）。送信検知回路１０は、送信検知信号ＳＥＮを検知し、基準クロックＣＬＫを時間デジタル変換回路１０００へ出力する（タイミングＴ１１３）。流路１の上流に設置された超音波振動子２は、超音波振動子３が発信した超音波である振動信号ＵＳＮＤＢを受信し、振動信号ＵＳＮＤＡとして送受切替回路９へ出力する。送受切替回路９は、振動信号ＵＳＮＤＡを受信検知信号ＲＥＣとして受信検知回路６へ出力する（タイミングＴ１１４）。受信検知回路６は、受信検知信号ＲＥＣを検知し、被測定信号ＳＣを時間デジタル変換回路１０００へ出力する（タイミングＴ１１５）。時間デジタル変換回路１０００は、基準クロックＣＬＫの入力から被測定信号ＳＣの入力までの時間を測定し、測定した結果として時間デジタル変換出力ＯＵＴを演算部８へ出力する（タイミングＴ１１６）。
【０１１４】
以上の動作により、流路１の上流と下流に対向配置した超音波送受波器（本実施の形態では超音波振動子２、３）間で相互に超音波の送受信を行い、送受信の各到達時間の差分より流量を求めることができる。すなわち、この図７に示す装置は、時間デジタル変換回路を適用された超音波流量計として動作することができる。
【０１１５】
本実施の形態では、図７に示す超音波流量計の構成により、超音波振動子（２、３）の振動開始（ＵＳＮＤＡ、ＵＳＤＢ）をトリガにして測定開始を示す基準クロック（ＣＬＫ）を生成する。それにより、駆動回路（５）および超音波振動子（２、３）の動作遅延時間を除いた測定が可能となる。すなわち、本実施の形態の超音波流量計は、高分解能で測定可能な時間デジタル変換回路（１０００、２０００）の上記の作用・効果を有効に活用することができる。
【０１１６】
本実施の形態では、時間デジタル変換回路１０００、２０００を超音波流量計に適用している。しかし、この適用例だけでなく、時間デジタル変換回路１０００、２０００は、２つの信号の時間差を用いて測定を行う全てのセンサー（例示：他の流量計やオートフォーカス装置などの測定装置）にも適用が可能である。
【０１１７】
（第４の実施の形態）
第４の実施の形態に係る時間デジタル変換回路について説明する。本実施の形態では、第１〜第２の実施の形態に係る時間デジタル変換回路をＡＤＣ（Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ：アナログデジタル変換器）に適用した場合について説明する。
【０１１８】
まず、ＡＤＣの構成例について説明する。
図９は、本実施の形態に係る時間デジタル変換回路を適用したＡＤＣの構成例を示すブロック図である。ＡＤＣは、遅延回路１１０と、リセット発生回路１２０と、時間デジタル変換回路１０００と、出力回路１３０とを備えている。遅延回路１１０は、基準クロックＣＬＫを一定時間遅延させて被測定信号ＳＣとして出力する。リセット発生回路１２０は、基準クロックＣＬＫのタイミング（例示：立ち下がりタイミング）を検出して、時間デジタル変換回路１０００内の各出力をリセットするためのリセット信号を出力する。ただし、時間デジタル変換回路１０００内の各出力は、カウンタ出力ＣＯＵＴ、第１エンコーダ出力ＦＥＯＵＴ、第２エンコーダ出力ＳＥＯＵＴ、第１〜第ｎ判定回路出力Ｐ１〜Ｐｎおよび第１〜第ｎ反転判定回路出力Ｍ１〜Ｍｎである。時間デジタル変換回路１０００は、基準クロックＣＬＫと被測定信号ＳＣとを供給され、さらにアナログ信号入力ＶＩＮを供給され、時間デジタル変換出力ＯＵＴを出力する。時間デジタル変換回路１０００は、さらにリセット信号を供給され、各出力がリセットされる。時間デジタル変換回路１０００は図２の構成に例示されるが、図６の構成に例示される時間デジタル変換回路２０００であってもよい。出力回路１３０は、時間デジタル変換出力ＯＵＴを基準クロックＣＬＫのタイミング（例示：立ち下がりタイミング）で出力する。
【０１１９】
時間デジタル変換回路１０００において、ＡＤ変換の対象であるアナログ信号入力ＶＩＮは、第１ディレイライン１０１０内の各段の第１遅延素子１０１１および第２ディレイライン１０４０内の各段の第２遅延素子１０４１の電源電圧として入力される。リセット発生回路１２０のリセット信号は、カウンタ１０２０と第１エンコーダ１０３０と第２エンコーダ１０５０と第１判定回路１０６０〜第ｎ判定回路１１２０と第１反転判定回路１０７０〜第ｎ反転判定回路１１３０に入力される。このＡＤＣは、時間デジタル変換回路１０００も含めて一つの半導体チップに混載されていても良い。
【０１２０】
図１０は、本実施の形態に係る時間デジタル変換回路を適用したＡＤＣにおける第１ディレイライン１０１０内の各段の第１遅延素子１０１１の構成例を示す図である。第１遅延素子１０１１の電源電圧にはＡＤ変換の対象であるアナログ信号入力ＶＩＮが供給される。アナログ信号入力ＶＩＮの電圧が高くなると第１遅延素子１０１１の遅延時間は小さくなる。一方、アナログ信号入力ＶＩＮの電圧が低くなると第１遅延素子１０１１の遅延時間は小さくなる。すなわち、アナログ信号入力ＶＩＮの電圧により、遅延時間が変動する。第２ディレイライン１０４０内の各段の第２遅延素子１０４１の構成例も図１０と同様である。すなわち、第２遅延素子１０４１の電源電圧にＡＤ変換の対象であるアナログ信号入力ＶＩＮが入力され、図１０の場合と同様に動作する。
【０１２１】
次に、ＡＤＣの動作について説明する。
図１１は、本実施の形態に係る時間デジタル変換回路を適用したＡＤＣの動作の一例を示すタイミングチャートである。ただし、（ａ）はＡＤ変換の対象であるアナログ信号入力ＶＩＮ、（ｂ）は基準クロックＣＬＫ、（ｃ）は被測定信号ＳＣをそれぞれ示す。（ｄ）〜（ｈ）は１段目〜第５段目の第１遅延素子１０１１からの出力Ｄ１〜Ｄ５、（ｉ）〜（ｍ）は１２段目〜１６段目の第１遅延素子１０１１からの出力Ｄ１２〜Ｄ１６をそれぞれ示す。（ｎ）〜（ｒ）は第１段目〜第５段目の第２遅延素子１０４１からの出力Ｃ１〜Ｃ５、（ｓ）〜（ｗ）は第１２段目〜１６段目の第２遅延素子１０４１からの出力Ｃ１２〜Ｃ１６をそれぞれ示す。（ｘ）はカウンタ１０２０からのカウンタ出力ＣＯＵＴ、（ｙ）第１エンコーダ１０３０からの第１エンコーダ出力ＦＥＯＵＴ、（ｚ）は第２エンコーダ１０５０からの第２エンコーダ出力ＳＥＯＵＴをそれぞれ示す。（Ａ）は制御回路１０１５（時間デジタル変換回路）の出力ＯＵＴ、（Ｂ）はＡＤＣの出力ＡＤＯＵＴをそれぞれ示す。
【０１２２】
このＡＤＣの時間デジタル変換回路１０００では、ＡＤ変換の対象であるアナログ信号入力ＶＩＮの電圧に応じた遅延時間で第１ディレイライン１０１０と第２ディレイライン１０４０が動作する。このとき、基準クロックＣＬＫのデューティ（“Ｈｉ”出力の期間と“Ｌｏｗ”出力の期間）は、式（６）で示すカウントアップ周期Ｃｔ（第１ディレイライン１０１０の遅延伝搬が一周する周期）の２倍以上の周期で入力されるものとする。
【０１２３】
このＡＤＣにおいて、基準クロックＣＬＫが立ち上がった後、遅延回路１１０は、基準クロックＣＬＫを一定時間遅延させた被測定信号ＳＣを出力する（被測定信号ＳＣが立ち上がる）。時間デジタル変換回路１０００は、被測定信号ＳＣの立ち上がりタイミングにおいて、例えば第１の実施の形態で説明された時間デジタル変換動作を開始し、アナログ信号入力ＶＩＮのＡ／Ｄ変換動作を開始する（タイミングＴ１１）。続いて、時間デジタル変換回路１０００は、時間デジタル変換動作により時間デジタル変換出力ＯＵＴを出力する（タイミングＴ１２）。その後、出力回路１３０は、時間デジタル変換出力ＯＵＴを、基準クロックＣＬＫの立ち下がりタイミングでＡ／Ｄ変換出力ＡＤＯＵＴとして出力する（タイミングＴ１３）。
【０１２４】
また、それとともに、リセット発生回路１２０は、基準クロックＣＬＫの立ち下がりタイミングに応答して、時間デジタル変換回路１０００へリセット信号を出力する。時間デジタル変換回路１０００は、リセット信号に応答して、カウンタ出力ＣＯＵＴと第１エンコーダ出力ＦＥＯＵＴと第２エンコーダ出力ＳＥＯＵＴと第１〜第ｎ判定回路出力Ｐ１〜Ｐｎおよび第１〜第ｎ反転判定回路出力Ｍ１〜Ｍｎをリセット（０クリア）する。第１ディレイライン１０１０には“Ｌｏｗ”が伝搬を開始する（タイミングＴ１３）。また、基準クロックＣＬＫが立ち下がった後、遅延回路１１０は、基準クロックＣＬＫを一定時間遅延させた被測定信号ＳＣを出力する（被測定信号ＳＣが立ち下がる）。被測定信号ＳＣが立ち下がった後、第２ディレイライン１０４０には“Ｌｏｗ”が伝搬を開始する。第１ディレイライン１０１０および第２ディレイライン１０４０に伝搬する信号が０クリアされる（タイミングＴ１４）
【０１２５】
以降、基準クロックＣＬＫの周期毎にタイミングＴ１１〜Ｔ１４の動作が繰り返される。その結果、基準クロックＣＬＫの立ち上がりタイミングから一定時間遅延した被測定信号ＳＣのタイミングでのアナログ信号入力ＶＩＮのアナログ値が、Ａ／Ｄ変換されて、基準クロックＣＬＫの立ち下がりタイミングでＡ／Ｄ変換出力ＡＤＯＵＴのデジタル値として出力される。そのとき、アナログ信号入力ＶＩＮの電圧が高くなると、第１ディレイライン１０１０と第２ディレイライン１０４０の遅延時間が小さくなり、Ａ／Ｄ変換動作で得られるＡ／Ｄ変換出力ＡＤＯＵＴの値は大きくなる。一方、アナログ信号入力ＶＩＮの電圧が低くなると、第１ディレイライン１０１０と第２ディレイライン１０４０の遅延時間が大きくなり、Ａ／Ｄ変換動作で得られるＡ／Ｄ変換出力ＡＤＯＵＴの値は大きくなる。
【０１２６】
以上の動作により、アナログ信号入力ＶＩＮを多ビット高分解能でアナログデジタル変換することができる。
【０１２７】
本実施の形態のＡＤＣは、図９、図１０に示す構成により、高分解能で測定可能な時間デジタル変換回路（１０００、２０００）の上記の作用・効果を有効に活用することができる。
【０１２８】
（第５の実施の形態）
第５の実施の形態に係る時間デジタル変換回路について説明する。本実施の形態では、第１〜第２の実施の形態に係る時間デジタル変換回路をＡＤＰＬＬ（Ａｌｌ  Ｄｉｇｉｔａｌ  Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ：完全デジタル位相同期回路）に適用した場合について説明する。
【０１２９】
まず、ＡＤＰＬＬの構成例について説明する。
図１２は、本実施の形態に係る時間デジタル変換回路を適用したＡＤＰＬＬの構成例を示すブロック図である。ＡＤＰＬＬは、累積加算器９０１と、位相比較器９０２と、ループフィルタ９０３と、ＤＣＯ（Ｄｉｇｉｔａｌｌｙ−Ｃｏｎｔｒｏｌｌｅｄ−Ｏｓｃｉｌａｔｏｒ：デジタル制御発振器）利得正規化回路９０４と、ＤＣＯ９０５とを備えている。ＡＤＰＬＬは、さらに、累積加算器９０６と、サンプリング回路９０７と、ＤＣＯ周期正規化回路９０８と、リタイミング回路９０９と、時間デジタル変換回路１０００とを備えている。このＡＤＰＬＬは、時間デジタル変換回路１０００も含めて一つの半導体チップに混載されていても良い。
【０１３０】
リタイミング回路９０９は、データ端子にリファレンスクロック信号ＦＲＥＦを、クロック端子にＤＣＯ９０５の出力信号ＣＫＶをそれぞれ入力される。リタイミング回路９０９は、出力信号ＣＫＶの立ち上がりエッジに応答して、リファレンスクロック信号ＦＲＥＦをサンプルし、タイミング調整されたクロック信号ＣＫＲとして累積加算器９０１およびサンプリング回路９０７へ出力する。
【０１３１】
累積加算器９０６は、出力信号ＣＫＶのエッジ回数を累積加算する。サンプリング回路９０７は、クロック信号ＣＫＲのエッジタイミング（例示：立ち上がりエッジのタイミング）ごとに累積加算器９０６の累積加算値を位相比較器９０２へ出力する。累積加算器９０６およびサンプリング回路９０７は、出力信号ＣＫＶの周波数がリファレンスクロック信号ＦＲＥＦの周波数の約何倍の整数値になるかを計測する。累積加算器９０６とサンプリング回路９０７とは、一体であってもよい。
【０１３２】
時間デジタル変換回路１０００は、リファレンスクロック信号ＦＲＥＦを被測定信号ＳＣとして入力され、出力信号ＣＫＶを基準クロックＣＬＫとして入力される。それにより、時間デジタル変換回路１０００は、リファレンスクロック信号ＦＲＥＦの位相と出力信号ＣＫＶの位相の差分をデジタルデータである時間デジタル変換出力ＯＵＴとして出力する。時間デジタル変換出力ＯＵＴは、ＤＣＯ周期正規化回路９０８へ出力される。ＤＣＯ周期正規化回路９０８は、時間デジタル変換回路１０００で測定された遅延時間に対する位相差（時間デジタル変換出力ＯＵＴ）を、出力信号ＣＫＶの１周期に対する割合に正規化して、位相比較器９０２へ出力する。時間デジタル変換回路１０００およびＤＣＯ周期正規化回路９０８は、出力信号ＣＫＶの周波数がリファレンスクロック信号ＦＲＥＦの周波数の約何倍になるかを計測するとき、整数値を除く小数部分を計測する。
【０１３３】
累積加算器９０１は、クロック信号ＣＫＲのエッジが入力されるごとに、周波数設定データＦＣＷを累積加算して、位相比較器９０２へ出力する。
【０１３４】
位相比較器９０２は、累積加算器９０１からの累積加算値と累積加算器９０６からの累積加算値とＤＣＯ周期正規化回路９０８からの位相差とに基づいて、位相誤差データを算出して、ループフィルタ９０３へ出力する。ループフィルタ９０３は、位相誤差データを平滑化して、ＤＣＯ利得正規化回路９０４へ出力する。ＤＣＯ利得正規化回路９０４は、平滑化された位相誤差データに基づいて、ＤＣＯのゲインの正規化を行い、その位相誤差データが０になるようにデジタル信号をクロック信号ＣＫＲのタイミングでＤＣＯ９０５に供給する。ＤＣＯ９０５は、そのデジタル信号に基づいて、出力信号ＣＫＶを生成し、出力する。
【０１３５】
以上の構成および動作により、位相比較器９０２が出力する位相誤差データが０になるようにＤＣＯ９０５の発振周波数が調整されることでＡＤＰＬＬとして動作できる。このように、本実施の形態のＡＤＰＬＬは、図１２に示す構成により、高分解能で測定可能な時間デジタル変換回路（１０００、２０００）の上記の作用・効果を有効に活用することができる。
【０１３６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、各実施の形態の技術は、矛盾の発生しない限り他の実施の形態に適用可能である。
【符号の説明】
【０１３７】
１  ：流路
２  ：超音波振動子
３  ：超音波振動子
４  ：制御回路
５  ：駆動回路
６  ：受信検知回路
７  ：制御部
８  ：演算部
９  ：送受切替回路
１０：送信検知回路
１１０：遅延回路
１２０：リセット発生回路
１３０：出力回路
９０１：累積加算器
９０２：位相比較器
９０３：ループフィルタ
９０４：利得正規化回路
９０６：累積加算器
９０７：サンプリング回路
９０８：ＤＣＯ周期正規化回路
９０９：リタイミング回路
１０００：時間デジタル変換回路
１０１０：ディレイライン
１０１１：遅延素子
１０１２：ＮＡＮＤ回路
１０１５：制御回路
１０２０：カウンタ
１０３０：第１エンコーダ
１０４０：ディレイライン
１０４１：遅延素子
１０５０：第２エンコーダ
１０５５：判定回路
１０６０：判定回路
１０６１：フリップ・フロップ
１０６２：マルチプレクサ
１０７０：第１反転判定回路
１０７１：フリップ・フロップ
１０７２：マルチプレクサ
１０８０：第２判定回路
１０８１：フリップ・フロップ
１０８２：マルチプレクサ
１０９０：第２反転判定回路
１０９１：フリップ・フロップ
１０９２：マルチプレクサ
１１００：第（ｎ−１）判定回路
１１０１：フリップ・フロップ
１１０２：マルチプレクサ
１１１０：第（ｎ−１）反転判定回路
１１１１：フリップ・フロップ
１１１２：マルチプレクサ
１１２０：第ｎ判定回路
１１２１：フリップ・フロップ
１１２２：マルチプレクサ
１１３０：第ｎ反転判定回路
１１３１：フリップ・フロップ
１１３２：マルチプレクサ
２０００：時間デジタル変換回路
２０６０：第１判定回路
２０６１：マルチプレクサ
２０６２：フリップ・フロップ
２０７０：第１反転判定回路
２０７１：マルチプレクサ
２０７２：フリップ・フロップ
２０８０：第２判定回路
２０８１：マルチプレクサ
２０８２：フリップ・フロップ
２０９０：第２反転判定回路
２０９１：マルチプレクサ
２０９２：フリップ・フロップ
２１００：第（ｎ−１）判定回路
２１０１：マルチプレクサ
２１０２：フリップ・フロップ
２１１０：第（ｎ−１）反転判定回路
２１１１：マルチプレクサ
２１１２：フリップ・フロップ
２１２０：第ｎ判定回路
２１２１：マルチプレクサ
２１２２：フリップ・フロップ
２１３０：第ｎ反転判定回路
２１３１：マルチプレクサ
２１３２：フリップ・フロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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