(57)【要約】      （修正有）【課題】帯域幅が50MHz以上の信号同士の高速アナログ乗算をCMOSプロセスで実現する。【解決手段】オペアンプによる増幅回路の入力または帰還インピーダンスアレーの少なくとも一方を、複数のスイッチとを有する可変インピーダンスブロックとして構成し、前記複数のスイッチは、複数のCMOSインバータ回路を備えたレベル検出部の出力に基づいてオン、オフが制御され、該複数のCMOSインバータ回路は論理しきい値電圧がそれぞれ調整されており、各出力が前記複数のスイッチに各々対応しており、第一のアナログ入力信号を増幅回路構成の入力部に入力し、第二、または第二、第三のアナログ入力信号を前記レベル検出部に入力し、前記入力または帰還インピーダンスアレーの実効インピーダンス値を制御することで、オペアンプの出力に、前記アナログ入力信号の高速乗算結果を得る。【選択図】図１
2014081701.tif 000002
【特許請求の範囲】
【請求項１】
オペアンプと、第一のインピーダンスブロックと、第二のインピーダンスブロックとを備え、
前記第一、第二のインピーダンスブロックは、抵抗若しくは容量の何れか一方で構成されており、
前記第一、第二のインピーダンスブロックの少なくともいずれか一方は、可変インピーダンスのブロックとして構成されており、
該可変インピーダンスのブロックは、複数の抵抗素子若しくは複数の容量素子と、これらの各素子を選択するための複数のスイッチとを有しており、
前記複数のスイッチは、レベル検出部の出力に基づいてオン、オフが制御され、
前記レベル検出部は、複数のCMOSインバータ回路を備え、
該複数のCMOSインバータ回路は入力が互いに接続され、論理しきい値電圧が互いに異なり、各出力が前記複数のスイッチに各々に対応しており、
前記第一のインピーダンスブロックの一方の端子には、第一のアナログ入力信号が入力され、
前記オペアンプの入力には前記第一のインピーダンスブロックの他方の端子が接続され、前記オペアンプの入出力間には前記第二のインピーダンスブロックが接続され、
前記可変インピーダンスのブロックに対応する前記レベル検出部には、第二、若しくは第二、第三のアナログ入力信号が入力され、前記オペアンプの出力から、前記第一のアナログ入力信号の電圧と前記第二、若しくは前記第二、第三のアナログ入力信号の電圧の積に対応した電圧が得られる
ことを特徴とするアナログ乗算器。
【請求項２】
請求項１において、
前記第一、第二のインピーダンスブロックは、共に可変インピーダンスのブロックとして構成されており、
前記第一のインピーダンスブロックに対応する第一のレベル検出部と、前記第二のインピーダンスブロックに対応する第二のレベル検出部とを備え、
前記第一および第二のレベル検出部は共に、入力が互いに接続された複数のCMOSインバータ回路を備えており、
前記第一のレベル検出部には前記第二のアナログ入力信号が入力され、
前記第二のレベル検出部には前記第三のアナログ入力信号が入力され、
前記各CMOSインバータ回路の論理しきい値電圧は、前記第二、第三のアナログ入力信号電圧範囲を各々複数個に等分するように構成されており、
前記第一のインピーダンスブロックのインピーダンス値は、前記第二のアナログ入力信号の電圧に反比例するように制御され、
前記第二のインピーダンスブロックのインピーダンス値は、前記第三のアナログ入力信号電圧に比例するように制御され、
前記オペアンプの出力から、前記第一のアナログ入力信号電圧と前記第二のアナログ入力信号電圧と前記第三のアナログ入力信号電圧の３入力の積に対応した電圧が得られる
ことを特徴とするアナログ乗算器。
【請求項３】
請求項１において、
前記第一、第二のインピーダンスブロックは、それらのいずれか一方が固定インピーダンスのブロック、他方が可変インピーダンスのブロックとして構成されており、
前記可変インピーダンスブロックのインピーダンス値は、前記レベル検出部内の前記複数のCMOSインバータ回路により、前記第二のアナログ入力信号の電圧に比例または反比例するように制御され、
前記オペアンプの出力から、前記第一のアナログ入力信号電圧と前記第二のアナログ入力信号電圧の２入力の積に対応した電圧が得られる
ことを特徴とするアナログ乗算器。
【請求項４】
請求項２において、
前記第一のインピーダンスブロックは、並列接続された前記複数の抵抗素子若しくは前記複数の容量素子を有しており、
前記第二のインピーダンスブロックは、直列接続された前記複数の抵抗素子若しくは前記複数の容量素子を有している
ことを特徴とするアナログ乗算器。
【請求項５】
請求項１において、
第一の符号判定部と、第一の符号反転部と、第二の符号反転部を備えており、
前記第二のアナログ入力信号は、前記符号判定部と前記第一の符号反転部に入力され、
前記第一の符号判定部は、前記第二のアナログ入力電圧が正であるか負であるかを判定して出力し、
前記第一の符号反転部は、前記判定出力にもとづいて、前記第二のアナログ入力電圧をそのまま、または符号反転して出力し、前記レベル検出部に、該第一の符号反転部の出力が入力され、
前記オペアンプの出力は、前記第二の符号反転部に入力され、
前記第二の符号反転部は、前記判定出力にもとづいて、前記オペアンプの出力をそのまま、または符号反転して出力し、該第二の符号反転部の出力に、前記第一のアナログ入力信号電圧と前記第二のアナログ入力信号電圧の積に対応した電圧が得られる
ことを特徴とするアナログ乗算器。
【請求項６】
請求項２において、
第一の符号判定部と、第一の符号反転部と、第二の符号判定部と、第二の符号反転部と、第三の符号反転部を備えており、
前記第一の符号判定部は、前記第二のアナログ入力電圧が正であるか負であるかを判定して出力し、
前記第一の符号反転部は、前記第一の符号判定部の前記判定出力にもとづいて、前記第二のアナログ入力電圧をそのまま、または符号反転して出力し、前記レベル検出部に、該第一の符号反転部の出力が入力され、
前記第二の符号判定部は、前記第三のアナログ入力電圧が正であるか負であるかを判定して出力し、
前記第二の符号反転部は、前記第二の符号判定部の前記判定出力にもとづいて、前記第三のアナログ入力電圧をそのまま、または符号反転して出力し、前記レベル検出部に、該第二の符号反転部の出力が入力され、
前記オペアンプの出力は、前記第三の符号反転部に入力され、
前記第一の符号判定部と前記第二の符号判定部の出力にもとづき、前記第三の符号反転部における非反転／反転動作が制御され、
前記第三の符号反転部は、前記オペアンプの出力をそのまま、または符号反転して出力し、該第三の符号反転部の出力に、前記第一のアナログ入力信号電圧と前記第二のアナログ入力信号電圧と前記第三のアナログ入力電圧の積に対応した電圧が得られる
ことを特徴とするアナログ乗算器。
【請求項７】
請求項１において、
レベル検出部補正部を備え、
該レベル判定部補正部は、前記複数のCMOSインバータの少なくとも一つのインバータ内の少なくともPMOSかNMOSの一方の基板バイアス電圧を制御して、前記CMOSインバータの論理しきい値電圧を補正する
ことを特徴とするアナログ乗算器。
【請求項８】
請求項１において、
前記第一のインピーダンスブロックと、前記第二のインピーダンスブロックは共に、複数の抵抗素子と前記複数の抵抗素子を選択するための複数のスイッチからなる可変インピーダンスのブロックとして構成されており、
前記第一のインピーダンスブロックの前記複数のスイッチと、前記第二のインピーダンスブロックの前記複数のスイッチは共に、一つの前記レベル検出部の出力に基づいてオン、オフが制御され、
アナログ入力信号は、前記第一のインピーダンスブロックの一方の端子と前記レベル検出部に入力され、前記オペアンプの出力から、前記アナログ入力信号電圧の３乗に対応した電圧が得られる
ことを特徴とするアナログ乗算器。
【請求項９】
請求項１において、
前記第一のインピーダンスブロックは、並列接続された複数の単位ユニットを備え、
前記単位ユニットは、２つの直列抵抗素子と前記２つの直列抵抗素子間のノードと直流電圧源の間に接続された抵抗素子とスイッチを備え、
前記直列抵抗素子と前記スイッチは、前記第一のアナログ入力信号と前記オペアンプの入力の間に接続されており、
前記スイッチは、前記レベル検出部の出力に基づいてオン、オフが制御される
ことを特徴とするアナログ乗算器。
【請求項１０】
請求項１において、
前記第二のインピーダンスブロックは複数の直列接続された抵抗素子と複数のスイッチを備えており、
前記複数のスイッチの少なくとも一つは、前記複数の直列抵抗素子の少なくとも２つ以上にまたがって接続されており、
前記レベル検出部の複数の出力のうちのいずれか２つから入力される排他的論理和ブロックを少なくとも一つ以上備えており、
前記またがって接続されたスイッチは、前記排他的論理和ブロックの出力に基づいてオン、オフが制御される
ことを特徴とするアナログ乗算器。
【請求項１１】
請求項１において、
前記第一のインピーダンスブロックと、前記第二のインピーダンスブロックの少なくともいずれか一方は、複数の容量素子と前記複数の容量素子を選択するための複数のスイッチからなり、
前記第一のインピーダンスブロックの一方の端子には第一のアナログ入力信号が入力され、前記レベル検出部には第二のアナログ入力信号が入力され、前記オペアンプの入力には前記第一のインピーダンスブロックの他方の端子が接続され、前記オペアンプの入出力間には前記第二のインピーダンスブロックが接続され、前記オペアンプの出力から、前記第一のアナログ入力信号電圧と前記第二のアナログ入力信号電圧の積に対応した電圧が得られる
ことを特徴とするアナログ乗算器。
【請求項１２】
請求項１において、
前記オペアンプ、前記可変インピーダンスのブロック、及び前記レベル検出部は、CMOSプロセスにより製造されたものである
ことを特徴とするアナログ乗算器。
【請求項１３】
請求項１において、
前記各アナログ入力信号は、いずれも、帯域幅が50MHz以上の信号である
ことを特徴とするアナログ乗算器。
【請求項１４】
複数のアナログ乗算器が多段に接続され、アナログ入力信号としてN個（Nは３以上）の信号が入力され、前記N個のアナログ入力信号電圧積に対応した出力電圧が得られる多段アナログ乗算器であって、
前記各アナログ乗算器が、請求項１に記載のアナログ乗算器であり、
前記N個のアナログ入力信号を乗算する場合、前記Nが偶数の場合はN/2個、前記Nが奇数の場合は(N-1)/2個の前記アナログ乗算器を使用する
ことを特徴とする多段アナログ乗算器。
【請求項１５】
CPUと、メモリと、アナログアクセラレータを備え、
前記アナログアクセラレータは、少なくとも一つのA/D変換器と、少なくとも一つのアナログ乗算器と、他のアナログ演算器を備えており、
前記アナログ乗算器は、
オペアンプと、第一のインピーダンスブロックと、第二のインピーダンスブロックとを備え、
前記第一、第二のインピーダンスブロックは、抵抗若しくは容量の何れか一方で構成されており、
前記第一、第二のインピーダンスブロックの少なくともいずれか一方は、可変インピーダンスのブロックとして構成されており、
該可変インピーダンスのブロックは、複数の抵抗素子若しくは複数の容量素子と、これらの各素子を選択するための複数のスイッチとを有しており、
前記複数のスイッチは、レベル検出部の出力に基づいてオン、オフが制御され、
前記レベル検出部は、複数のCMOSインバータ回路を備え、
該複数のCMOSインバータ回路は入力が互いに接続され、論理しきい値電圧が互いに異なり、各出力が前記複数のスイッチに各々に対応しており、
前記第一のインピーダンスブロックの一方の端子には、第一のアナログ入力信号が入力され、
前記オペアンプの入力には前記第一のインピーダンスブロックの他方の端子が接続され、前記オペアンプの入出力間には前記第二のインピーダンスブロックが接続され、
前記可変インピーダンスのブロックに対応する前記レベル検出部には、第二、若しくは第二、第三のアナログ入力信号が入力され、前記オペアンプの出力から、前記第一のアナログ入力信号の電圧と前記第二、若しくは前記第二、第三のアナログ入力信号の電圧の積に対応した電圧が得られるアナログ乗算器であり、
前記アナログ乗算器で演算された出力、または、前記アナログ乗算器と前記他のアナログ演算器で演算された出力が、前記A/D変換器でデジタル信号に変換される
ことを特徴とする計算機。
【請求項１６】
請求項１５において、
前記アナログ乗算器の少なくとも一つは、３入力アナログ乗算器であり、
該３入力アナログ乗算器は、
前記第一、第二のインピーダンスブロックが共に可変インピーダンスのブロックとして構成されており、
前記第一のインピーダンスブロックに対応する第一のレベル検出部と、前記第二のインピーダンスブロックに対応する第二のレベル検出部とを備え、
前記第一および第二のレベル検出部は共に、入力が互いに接続された複数のCMOSインバータ回路を備えており、
前記第一のレベル検出部には前記第二のアナログ入力信号が入力され、
前記第二のレベル検出部には前記第三のアナログ入力信号が入力され、
前記各CMOSインバータ回路の論理しきい値電圧は、前記第二、第三のアナログ入力信号電圧範囲を各々複数個に等分するように構成されており、
前記第一のインピーダンスブロックのインピーダンス値は、前記第二のアナログ入力信号の電圧に反比例するように制御され、
前記第二のインピーダンスブロックのインピーダンス値は、前記第三のアナログ入力信号電圧に比例するように制御され、
前記オペアンプの出力から、前記第一のアナログ入力信号電圧と前記第二のアナログ入力信号電圧と前記第三のアナログ入力信号電圧の３入力の積に対応した電圧が得られる
ことを特徴とする計算機。
【請求項１７】
請求項１５において、
前記アナログ乗算器の少なくとも一つは、２入力アナログ乗算器であり、
該２入力アナログ乗算器は、
前記第一、第二のインピーダンスブロックのいずれか一方が固定インピーダンスのブロック、他方が可変インピーダンスのブロックとして構成されており、
前記可変インピーダンスのブロックのインピーダンス値は、前記レベル検出部内の前記複数のCMOSインバータ回路により、前記第二のアナログ入力信号の電圧に比例または反比例するように制御され、
前記オペアンプの出力から、前記第一のアナログ入力信号電圧と前記第二のアナログ入力信号電圧の２入力の積に対応した電圧が得られる
ことを特徴とする計算機。
【請求項１８】
アナログ信号が入力されるバッファと、
前記バッファの出力が入力される第一のA/D変換器と、
前記アナログ信号を３乗するアナログ３乗回路と、
前記アナログ３乗回路の出力をA/D変換する第二のA/D変換器とを備えており、
前記第一のA/D変換器のデジタル出力から前記第二のA/D変換器のデジタル出力に対応するデジタル値を減算することで、前記バッファで生じる信号３次歪を相殺するように構成されたA/D変換装置であって、
前記アナログ３乗回路を構成するアナログ乗算器は、
オペアンプと、第一のインピーダンスブロックと、第二のインピーダンスブロックとを備え、
前記第一、第二のインピーダンスブロックは、抵抗若しくは容量の何れか一方で構成されており、
前記第一、第二のインピーダンスブロックの少なくともいずれか一方は、可変インピーダンスのブロックとして構成されており、
該可変インピーダンスのブロックは、複数の抵抗素子若しくは複数の容量素子と、これらの各素子を選択するための複数のスイッチとを有しており、
前記複数のスイッチは、レベル検出部の出力に基づいてオン、オフが制御され、
前記レベル検出部は、複数のCMOSインバータ回路を備え、
該複数のCMOSインバータ回路は入力が互いに接続され、論理しきい値電圧が互いに異なり、各出力が前記複数のスイッチに各々に対応しており、
前記第一のインピーダンスブロックの一方の端子には、第一のアナログ入力信号が入力され、
前記オペアンプの入力には前記第一のインピーダンスブロックの他方の端子が接続され、前記オペアンプの入出力間には前記第二のインピーダンスブロックが接続され、
前記可変インピーダンスのブロックに対応する前記レベル検出部には、第二、若しくは第二、第三のアナログ入力信号が入力され、前記オペアンプの出力から、前記第一のアナログ入力信号の電圧と前記第二、若しくは前記第二、第三のアナログ入力信号の電圧の積に対応した電圧が得られるものである
ことを特徴とするA/D変換装置。
【請求項１９】
請求項１８において、
前記アナログ乗算器は、３入力アナログ乗算器を含んでおり、
該３入力アナログ乗算器は、
前記第一、第二のインピーダンスブロックが共に可変インピーダンスのブロックとして構成されており、
前記第一のインピーダンスブロックに対応する第一のレベル検出部と、前記第二のインピーダンスブロックに対応する第二のレベル検出部とを備え、
前記第一および第二のレベル検出部は共に、入力が互いに接続された複数のCMOSインバータ回路を備えており、
前記第一のレベル検出部には前記第二のアナログ入力信号が入力され、
前記第二のレベル検出部には第三のアナログ入力信号が入力され、
前記各CMOSインバータ回路の論理しきい値電圧は、前記第二、第三のアナログ入力信号電圧範囲を各々複数個に等分するように構成されており、
前記第一のインピーダンスブロックのインピーダンス値は、前記第二のアナログ入力信号の電圧に反比例するように制御され、
前記第二のインピーダンスブロックのインピーダンス値は、前記第三のアナログ入力信号電圧に比例するように制御され、
前記オペアンプの出力から、前記第一のアナログ入力信号電圧と前記第二のアナログ入力信号電圧と前記第三のアナログ入力信号電圧の３入力の積に対応した電圧が得られる
ことを特徴とするA/D変換装置。
【請求項２０】
請求項１８において、
前記アナログ乗算器は、２入力アナログ乗算器を含んでおり、
該２入力アナログ乗算器は、
前記第一、第二のインピーダンスブロックのいずれか一方が固定インピーダンスのブロック、他方が可変インピーダンスのブロックとして構成されており、
前記可変インピーダンスのブロックのインピーダンス値は、前記レベル検出部内の前記複数のCMOSインバータ回路により、前記第二のアナログ入力信号の電圧に比例または反比例するように制御され、
前記オペアンプの出力から、前記第一のアナログ入力信号電圧と前記第二のアナログ入力信号電圧の２入力の積に対応した電圧が得られる
ことを特徴とするA/D変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ乗算器並びにそれを用いた計算機並びにA/D変換装置に係り、特に、CMOSプロセスで実現でき、超高速アナログ演算に適したアナログ乗算器に関するものである。
【背景技術】
【０００２】
デジタル演算の限界が見えている一方で、デジタル補正技術の導入や新規回路構成の提案などにより、アナログ性能は未だ順調に伸びている。デジタル回路と異なり一つの信号電圧を多数の信号線(ビット信号線)で表現する必要がなく、かつデジタル回路のようにこれら複数の信号線がＬ電圧からＨ電圧へ大きく遷移する必要も無いため、アナログ信号処理はデジタル信号処理と比べて同一の信号処理量に要するエネルギーが小さく、占有面積や消費電力を低減できる。また、通常、デジタル回路は信号の帯域幅の10倍以上の高い周波数のクロックにもとづき「離散時間」動作するため、クロック周波数の上限により信号の帯域幅が律速されるが、アナログ回路は「連続時間」動作するため、超高速な動作が可能である。また、クロックドライバも不要なため消費電力をさらに低減できる。一方、高速のアナログ信号処理はデジタル信号処理と比べて精度は劣らざるを得ない。そのため、精度は若干犠牲にしてでも超高速な演算処理が要求される用途では、アナログ演算が適していると考えられる。
【０００３】
特許文献１には、オペアンプと入力抵抗とFET可変帰還抵抗による反転増幅器の構成をベースとしたアナログ乗算器が開示されている。すなわち、第一のアナログ入力信号は入力抵抗の一方の端子に入力され、第二のアナログ入力信号電圧に応じてFETによる可変抵抗の抵抗値が制御されることで、２入力のアナログ乗算器を実現している。
【０００４】
特許文献２に開示されたアナログ乗算器は、特許文献１と同様の反転増幅器の構成をベースとし、入力抵抗を複数のスイッチと複数の抵抗からなる抵抗ブロックとしている。この抵抗ブロックの実効的な抵抗値を、第二の入力信号値に応じた各スイッチのオン／オフにより可変することでアナログ乗算を実現している。
【０００５】
特許文献３に開示されたアナログ乗算器も、やはり反転増幅器の構成をベースとしているが、入力抵抗または帰還抵抗のうちのいずれか一方を、複数のスイッチと複数の抵抗からなる抵抗ブロックとして構成している。この抵抗ブロックの実効的な抵抗値を、第二のアナログ入力信号電圧に応じた各スイッチのオン／オフにより可変することで、第一のアナログ入力電圧と第二のアナログ入力電圧の２入力乗算器を実現している。
【０００６】
特許文献４に開示されたアナログ乗算器も、やはり反転増幅器の構成をベースとしており、入力抵抗と帰還抵抗を共に、複数のスイッチと複数の抵抗からなる抵抗ブロックとして構成している。入力抵抗ブロックの抵抗値を第一のアナログ入力信号電圧に応じて制御し、かつ、帰還抵抗ブロックの抵抗値を第二のアナログ入力信号電圧に応じて制御することで、２入力のアナログ乗算器を実現している。
【０００７】
一方、特許文献５には、ΔΣ変調器と反転回路と選択回路と低域通過フィルタを用いて構成され、CMOSのアナログＬＳＩで実現できるようにしたアナログ乗算器が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭５６−１６２４０号公報
【特許文献２】特開昭６０−１２３９６７号公報
【特許文献３】特開昭４９−０３３５３７号公報
【特許文献４】特開昭４９−００５２３６号公報
【特許文献５】特開平０６−３０９４７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
近年、創薬分野では、生体内のたんぱく質など複雑な系の変化過程を超多連立微分方程式を解くことで把握し、それを踏まえて最適な薬を開発するような試みがなされている。この場合、例えば、帯域50MHz以上の高周波のアナログ信号による超高速な演算を遂行できるシミュレーション技術が必要となる。また、留まることのないインターネットの進展により検索分野などで、さらなる超並列の大規模演算が要求されている。一方、金融分野における株価のリアルタイム推定には、超高速なリアルタイム演算が必要になっている。  これまでCMOSプロセス微細化によりデジタル演算性能は著しく向上してきたが、近年はリーク電流やMOSしきい値電圧バラツキ増大などにより、微細化によるこれ以上の性能向上には限界が見えてきており、上記の要求に十分応えられる超大規模かつ超高速のデジタル演算は困難であると考えられる。上記の創薬、ネットワーク、金融などの分野では、精度を若干犠牲にしてでも、超大規模、超高速な演算を遂行したいというニーズがある。このような用途では、アナログ回路による超高速アナログ演算が適していると考えられる。
【００１０】
上記ニーズに対するアナログ演算の大きな課題の一つは、アナログ乗算器の演算速度の超高速化である。また、演算の超大規模化に伴う、消費電流の低減や実装規模の低減も求められる。
【００１１】
従来アナログ乗算器としてよく使用されているギルバートセル型のアナログ乗算器は高速であるが、バイポーラトランジシタが必要である。すなわち、パイポーラトランジシタの出力電流-入力電圧間の指数関数特性を利用した乗算器であるため、出力電流-入力電圧間の特性が２乗特性であるMOSトランジスタによるギルバートセル回路では、正弦波同士(あるいは、任意波形同士)を乗算することはできない。なお、MOSトランジスタによるギルバートセル回路でも、正弦波とクロック信号(バイナリ信号)の乗算はできるため、無線トランシーバ回路の周波数変換部、すなわち、ミキサとして用いることはできる。そのため、CMOSプロセスで、帯域幅が少なくとも50MHz以上の任意のアナログ波形同士の乗算を、ある程度の精度を維持しつつ、超高速に行うことのできるアナログ演算器を実現することは容易ではない。
【００１２】
特許文献１に開示されたアナログ乗算器は、FET可変抵抗を制御するのに別途サーボ回路が必要であり、サーボ回路の応答遅延時間により高速乗算が困難になると考えられる。さらに、微細CMOSプロセスでは電源電圧が低いため、FETやMOSで線形性のよい可変抵抗を実現するのは困難であると考えられる。
【００１３】
特許文献２のアナログ乗算器は、第二の入力信号がROMから供給されるデジタル信号であり、アナログ信号とデジタル信号の２入力乗算器となっており、アナログ信号同士の超高速演算を大規模に行うのに適した乗算器ではない。
【００１４】
特許文献３のアナログ乗算器は、第二のアナログ入力信号に応じた制御信号で各スイッチを制御するためにA/D変換器が必要である。そのため、第二のアナログ入力信号の帯域幅の10倍以上の周波数のクロックが必要であり、クロック周波数の上限により乗算できるアナログ入力信号の帯域幅が律速されてしまう。また、この乗算器を多数実装する場合、長いクロック配線の引き回しが多数必要になるため、クロックドライバの消費電力増大やクロックからの干渉が問題になると考えられる。さらに、A/D変換器で生じる応答遅延時間も乗算できるアナログ入力信号の帯域幅を低下させると考えられる。
【００１５】
特許文献４のアナログ乗算器も、アナログ入力信号に応じた制御信号で各スイッチを制御するためにA/D変換器が必要であり、特許文献３のアナログ乗算器と同様に、超高速のアナログ演算を大規模に行うのには適さないと考えられる。
【００１６】
特許文献５のアナログ乗算器は、ΔΣ変調によるオーバーサンプリング動作を前提とするため、狭帯域のアナログ乗算用途に限定される。
【００１７】
このように、従来のアナログ乗算器は、帯域幅が少なくとも50MHz以上の任意のアナログ波形同士の乗算を、大規模かつ超高速に遂行するような用途に適したものではなかった。
【００１８】
本発明の解決課題の１つは、帯域幅が50MHz以上の任意の信号同士のアナログ乗算を、大規模かつ超高速に実現できるアナログ乗算器を提供することにある。
【００１９】
本発明の他の解決課題は、デジタル信号処理回路と混載可能なCMOSプロセスで実現できる、低コストの超高速アナログ乗算器を提供することにある。
【課題を解決するための手段】
【００２０】
本発明の代表的なものの一例を示すと次の通りである。アナログ乗算器は、オペアンプと、第一のインピーダンスブロックと、第二のインピーダンスブロックとを備え、前記第一、第二のインピーダンスブロックは、抵抗若しくは容量の何れか一方で構成されており、前記第一、第二のインピーダンスブロックの少なくともいずれか一方は、可変インピーダンスのブロックとして構成されており、該可変インピーダンスのブロックは、複数の抵抗素子若しくは複数の容量素子と、これらの各素子を選択するための複数のスイッチとを有しており、前記複数のスイッチは、レベル検出部の出力に基づいてオン、オフが制御され、前記レベル検出部は、複数のCMOSインバータ回路を備え、該複数のCMOSインバータ回路は入力が互いに接続され、論理しきい値電圧が互いに異なり、各出力が前記複数のスイッチに各々対応しており、前記第一のインピーダンスブロックの一方の端子には、第一のアナログ入力信号が入力され、前記オペアンプの入力には前記第一のインピーダンスブロックの他方の端子が接続され、前記オペアンプの入出力間には前記第二のインピーダンスブロックが接続され、前記可変インピーダンスのブロックに対応する前記レベル検出部には、第二、若しくは第二、第三のアナログ入力信号が入力され、前記オペアンプの出力から、前記第一のアナログ入力信号の電圧と前記第二、若しくは前記第二、第三のアナログ入力信号の電圧の積に対応した電圧が得られることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、帯域幅が50MHz以上の任意の高速アナログ入力信号同士の乗算が可能であり、かつ、低電力、低実装面積のアナログ乗算器を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第一の実施例に係るアナログ乗算器の構成を示す図である。
【図２】第一の実施例における、レベル検出部の動作を説明する図である。
【図３】第一の実施例の変形例になる、２入力の高速アナログ乗算器の構成を示す図である。
【図４】第一の実施例の他の変形例になる、２入力の高速アナログ乗算器の構成を示す図である。
【図５】図３または図４に示した２入力アナログ乗算器で、かつ、差動回路とした場合の、シミュレーションの結果を示す図である。
【図６Ａ】本発明の効果として、多段アナログ乗算器に入力される乗算信号数とそれに必要な乗算器の構成例を説明する図である。
【図６Ｂ】図６Ａに示した状態を、より一般化して示したものである。
【図７】本発明の第二の実施例に係るアナログ乗算器の構成を示す図である。
【図８】本発明の第三の実施例に係るレベル検出部補正部の構成を示す図である。
【図９】本発明の第四の実施例に係るアナログ乗算器の構成を示す図である。
【図１０】本発明の第五の実施例に係る２入力・容量型アナログ乗算器の構成を示す図である。
【図１１】図１０に示したアナログ乗算器で、かつ、差動回路とした場合の、シミュレーションの結果を示す図である。
【図１２】図１０に示したアナログ乗算器で、かつ、差動回路とした場合の、消費電流を示す図である。
【図１３】本発明の第六の実施例に係る計算機の構成を示す図である。
【図１４】本発明の第七の実施例に係るアナログ乗算器の構成を示す図である。
【図１５】本発明の第八の実施例に係るレベル検出部とスイッチの構成を示す図である。
【図１６】本発明の第九の実施例に係るA/D変換装置の構成を示す図である。
【発明を実施するための形態】
【００２３】
本発明の代表的な実施形態によれば、オペアンプによる反転増幅回路構成を備えたアナログ乗算器において、第一のアナログ入力信号は増幅回路の入力部に入力され、第二のアナログ入力信号は、各インバータの論理しきい値電圧を調整したインバータアレーに入力され、インバータアレーの出力により増幅回路の入力抵抗アレーまたは帰還抵抗アレーの実効抵抗値を制御する。インバータアレーは、閾値の異なる複数のCMOSインバータ回路で実現される。オペアンプの出力に、第一、第二のアナログ入力信号の高速乗算結果が得られる。
【００２４】
これにより、従来のアナログ乗算器のような信号の帯域幅の10倍以上の周波数の高速クロックは不要であり、かつ高速、低電力、低実装面積のアナログ乗算器を、デジタル回路との混載可能な標準CMOSプロセスで実現できる。入力信号の周波数としては、50MHzから１GHz程度までの超高速なものであっても良い。
【００２５】
また、本発明の他の実施形態によれば、アナログ乗算器は、オペアンプと第一のインピーダンスブロックと第二のインピーダンスブロックと、複数のCMOSインバータ回路を備えている。さらに、前記第一のインピーダンスブロックの一方の端子には第一のアナログ入力信号が入力され、前記第一のインピーダンスブロックのインピーダンス値は複数のCMOSインバータ回路により第二のアナログ入力信号電圧に反比例するように制御され、前記オペアンプの入力には前記第一のインピーダンスブロックの他方の端子が接続され、前記オペアンプの入出力間には前記第二のインピーダンスブロックが接続され、前記第二のインピーダンスブロックのインピーダンス値は複数のCMOSインバータ回路により第三のアナログ入力信号電圧に比例するように制御される。その結果、前記オペアンプの出力から、前記第一のアナログ入力信号電圧と前記第二のアナログ入力信号電圧と前記第三のアナログ入力信号電圧の積に対応した電圧が得られる。すなわち、３入力アナログ乗算器を標準CMOSプロセスで実現できる。  
以下、本発明の実施例について、詳細に述べる。
【実施例１】
【００２６】
図１に、本発明の第一の実施例に係るアナログ乗算器の構成を示す。
【００２７】
本実施例のアナログ乗算器は、オペアンプ１１と第一の可変抵抗ブロック（第一のインピーダンスブロック）と第二の可変抵抗ブロック（第二のインピーダンスブロック）を備えており、オペアンプ１１は、第一の可変抵抗ブロックを入力抵抗、第二の可変抵抗ブロックを帰還抵抗とした反転増幅回路となっている。ここに示した例では、１本の信号線だけでアナログ信号を伝送するシングルエンド回路構成となっている。第一の可変抵抗ブロックは、同一の抵抗値R2を持つ単位抵抗素子１２、１３、−、１４が並列接続された構成になっている。各単位抵抗１２、１３、−、１４に対してそれぞれ直列にスイッチ１５、１６、−、１７が接続されている。一方、第二の可変抵抗ブロックは、同一の抵抗値R3を持つ単位抵抗素子１８、１９、−、１１０が直列接続された構成になっている。各単位抵抗１８、１９、−、１１０に対してそれぞれ並列にスイッチ１１１、１１２、−、１１３が接続されている。
【００２８】
アナログ乗算器は、さらに、インバータの論理しきい値電圧を調整したインバータアレーからなる、第一のレベル検出部１１４及び第二のレベル検出部１１５を備えている。
【００２９】
本実施例のアナログ乗算器を構成する、オペアンプ１１、第一の可変抵抗ブロック、第二の可変抵抗ブロック、及び第一、第二のレベル検出部１１４、１１５は、CMOSプロセスにより製造可能な構成となっている。
【００３０】
第一のレベル検出部１１４は、入力が互いに接続された複数のCMOSインバータ回路１１４Ａ、１１４Ｂ、−、１１４Ｃを備えている。第一のレベル検出部１１４の各CMOSインバータ（ＣＰ１）１１４Ａ、（ＣＰ２）１１４Ｂ、−、（ＣＰＭ−１）１１４Ｃの出力により、第一の可変抵抗ブロックのスイッチ１５、１６、−、１７がそれぞれオン、オフに制御される。第二のレベル検出部１１５は、第一のレベル検出部１１４と同様、入力が互いに接続された複数のCMOSインバータ回路（ＣＰ１）１１５Ａ、（ＣＰ２）１１５Ｂ、−、（ＣＰＭ−１）１１５Ｃを備えている。第二のレベル検出部１１５の各CMOSインバータ１１５Ａ、１１５Ｂ、−、１１５Ｃの出力により、第二の可変抵抗ブロックのスイッチ１１１、１１２、−、１１３がそれぞれオン、オフに制御される。
【００３１】
第一のアナログ入力信号Vin1は、第一の可変抵抗ブロックの左端に入力され、第二のアナログ入力信号Vin2は第一のレベル検出部１１４に、第三のアナログ入力信号Vin3は第二のレベル検出部１１５に入力される。また、オペアンプ１１の非反転入力端子「＋」には信号中心の直流電圧VCM(本例ではVCM=600mV)が印加される。オペアンプ１１の出力端からは出力電圧Voutとして、第一、第二、第三のアナログ入力電圧Vin1、Vin2、Vin3の積に対応したアナログ電圧が得られる。
【００３２】
第一のレベル検出部１１４は、第二のアナログ入力信号の電圧Vin2をMレベルで判定する役割があり、CMOSインバータ１１４Ａ、１１４Ｂ、−、１１４ＣなどM-1個のインバータにより判定を行っている。各インバータの論理しきい値電圧は、第二のアナログ入力信号電圧Vin2のフルスケールレンジVREFをM個に等分するよう設計されている。Mは、その数が多い程アナログ演算器としての精度が向上するが、逆に消費電流の増加や実装規模の拡大要因となる。最低限の精度の可変抵抗を実現するためには、実用上、Mは少なくとも５以上、望ましくは10以上必要である。例えば、フルスケールの上限、下限がそれぞれ850mV、600mV(VREF=850mV-600mV=250mV)で、M=20等分する場合、インバータ１１４Ａ、１１４Ｂ、−、１１４Ｃの論理しきい値電圧はそれぞれ、次の通りである。
600mV+250mV/20=612.5mV、600mV+2*250mV/20=625mV、600mV+19*500mV/20=837.5mV
各インバータの論理しきい値電圧を上記のように調整した第一のレベル検出部のインバータアレーに対して、第二のアナログ入力信号Vin2が共通に入力される。第二のレベル検出部１１５についても、同様に、各インバータの論理しきい値電圧は、第三のアナログ入力信号電圧Vin3のフルスケールレンジVREFをM個に等分するよう設計されている。
【００３３】
すなわち、図２に示すように、各CMOSインバータ回路（ＣＰ１）〜（ＣＰＭ−１）を構成する一対のｐ−ＭＯＳとｎ−ＭＯＳの共通の入力端子に入力され、Vin2、Vin3に応じてCMOSインバータ回路の出力端子から“１”又は“０”が出力される。すなわち、第一のレベル検出部１１４、第二のレベル検出部１１５内の各インバータ（ＣＰ１）、（ＣＰ２）、−、（ＣＰＭ−１）は、第二のアナログ入力信号電圧Vin2や第三のアナログ入力信号電圧Vin3に比例した数だけ出力がＬレベルとなり、残りはＨレベルとなる。
【００３４】
各スイッチ１５、１６、−、１７、及び、各スイッチ１１１、１１２、−、１１３は、CMOSプロセスで実現される。PMOSトランジスタはそのゲートに“Ｌ”を加えるとオン、NMOSトランジスタはそのゲートに“Ｌ”を加えるとオフになるスイッチとして機能する。
【００３５】
したがって、並列接続された単位抵抗素子１２、１３、−、１４に対応する各スイッチ１５、１６、−、１７などをPMOSスイッチとして実装すると、入力信号の帯域幅が50MHzから１GHz程度までの超高速なものであっても、正確にVin2に比例した数、すなわち、N2=Vin2/VREF*(M-1)個のスイッチがオンになり並列接続された単位抵抗R2が活性化される。これにより、線形性のよい可変抵抗が実現すされる。なお、N2は厳密には右辺を整数値に四捨五入した値である。
【００３６】
第二のレベル検出部１１５内の各CMOSインバータ１１５Ａ、１１５Ｂ、−、１１５Ｃなどの論理しきい値電圧も、第一のレベル検出部１１４と同様に設計される。これにより、第二レベル検出部１１５内の各インバータは、第三のアナログ入力信号電圧Vin3に比例した数だけ出力がＬレベルとなり、残りはＨレベルとなる。したがって、直列接続された単位抵抗素子１８、１９、−、１１０に対応する各スイッチ１１１、１１２、−、１１３などをNMOSスイッチとして実装すると、入力信号の帯域幅が５０ＭＨｚから１ＧＨｚ程度までの超高速なものであっても、正確にVin3に比例した数、すなわち、N3=Vin3/VREF*(M-1)個のスイッチがオフになり直列接続された単位抵抗R3が活性化される。これにより、線形性のよい可変抵抗が実現される。N3も厳密には右辺を整数値に四捨五入した値である。
【００３７】
なお、各インバータ１１４Ａ、１１４Ｂ、−、１１４Ｃ、１１５Ａ、１１５Ｂ、−、１１５Ｃなどの論理しきい値電圧は、CMOSインバータを構成するPMOSまたはNMOSのゲート幅Wやゲート長Lを調整したり、低VT(VTはMOSのしきい値電圧)や高VTのPMOSやNMOSを用いたり、MOSの基板バイアス電圧を調整したりすることで所望の電圧値に設計できる。
【００３８】
以上から、第一の可変抵抗ブロックの実効抵抗値RALL2と第二の可変抵抗ブロックの実効抵抗値RALL3は、それぞれ(1)式、(2)式の通りとなる。(1)、(2)式より、オペアンプ１１の出力電圧Voutは、(3)式の通りとなり、第一、第二、第三のアナログ入力電圧Vin1、Vin2、Vin3の積に対応したアナログ電圧が得られる。
【００３９】
【数１】
2014081701.tif 000003
【００４０】
なお、本実施例の第一、第二のレベル検出部１１４、１１５は基本的にMOSインバータだけの簡単な構成であるため、入力信号の周波数が超高速なものであっても、応答遅延時間を十分に小さくでき、乗算できる入力アナログ信号の帯域幅への律速は無視できる程度である。すなわち、第一、第二のレベル検出部が、各CMOSインバータの論理しきい値電圧を調整したインバータアレーのみで構成されているため、帯域幅が50MHzから１GHz程度の任意の信号同士の超高速アナログ乗算を、低消費電力で実現できる。
【００４１】
また、本実施例によれば、アナログ乗算器の全てをCMOSプロセスで実現できる。すなわち、３入力（Vin1、Vin2、Vin3）の高速アナログ乗算器を、デジタル信号処理回路と混載可能なCMOSプロセスで実現できる。
【００４２】
このように、図１に示した本実施例によれば、超高速な演算用途に適用可能な、帯域幅が50MHz以上の任意の信号同士の３入力高速アナログ乗算を、CMOSプロセスで実現することができる。また、本実施例によれば、アナログ入力信号の帯域幅を律速するような高速クロックは不要である。特に、従来例のアナログ乗算器のような入力アナログ信号の帯域幅の10倍以上の周波数の高速クロックが一切不要である。従来例のアナログ乗算器では、多数の乗算器それぞれにつきクロックを供給する必要があるため、長いクロック配線の引き回しが多数必要となり、クロックドライバの消費電力増大やクロックからの干渉が問題になると考えられる。本実施例では各乗算器にクロックを供給する必要がないため、それらの懸念を回避できる。また、このような高速、低電力、低実装面積のアナログ乗算器を、デジタル回路との混載可能な標準CMOSプロセスで実現できる。
【００４３】
なお、本発明は、２本の差動信号線を使用してアナログ信号を伝送する差動回路構成にも適用可能である。差動回路構成にすることで、電源電圧変動への耐性が増す。この場合、一つの全差動型・オペアンプ、またはシングルエンド・オペアンプ２つを必要とし、同じ構成の一対の第一の可変抵抗ブロックR2−Ａ、R2−Ｂを入力抵抗、同じ構成の一対の第二の可変抵抗ブロックR３−Ａ、R３−Ｂを帰還抵抗とした反転増幅回路構成であって、一対の第一の差動アナログ入力信号Vin1Ａ、Vin1Ｂは、各々一対の第一の可変抵抗ブロックR2−Ａ、R2−Ｂの左端に入力され、一対の第二の差動アナログ入力信号Vin2Ａ、Vin２Ｂは、各々一対の第一のレベル検出部１１４−Ａ、１１４−Ｂに入力され、一対の第三の差動アナログ入力信号Vin3Ａ、Vin３Ｂは一対の第二のレベル検出部１１５−Ａ、１１５−Ｂに各々入力される。全差動型・オペアンプの一対の差動出力電圧Vout−Ａ、Vout−Ｂとして、第一、第二、第三の差動アナログ入力電圧の積に対応した差動アナログ電圧が得られる。以下に述べる各実施例のシングルエンド・オペアンプも、同様に、全差動型・オペアンプに適用可能である。
【００４４】
また、図１で述べた構成において、第二、第三のアナログ入力電圧Vin2、Vin3の何れか一方を、一定の直流電圧に保持することで、第一の抵抗ブロック、第二の抵抗ブロックの何れか一方を固定抵抗ブロックとして機能させることもできる。この場合、アナログ乗算器は、２入力の高速アナログ乗算器として機能する。例えば、第二のレベル検出部１１５に、第三のアナログ入力信号Vin３として、特定の直流電圧を与えて、第二の抵抗ブロックを単一の抵抗値R ALL３とすることによって、２入力の高速アナログ乗算器（Vin1×Vin2）として機能させることができる。以下に述べる他の実施例においても、同様である。
【００４５】
また、本実施例のアナログ乗算器は、以下に述べるように、図１で述べた構成を一部変更するだけで、CMOSプロセスで実現される２入力（Vin1及び、Vin2又はVin3）の高速アナログ乗算器とすることもできる。
【００４６】
図３は、第一の実施例の変形例になる、２入力の高速アナログ乗算器の構成を示す図面である。この２入力（Vin1及びVin2）の高速アナログ乗算器は、図１の高速アナログ乗算器に対して、第一の可変抵抗ブロックと第一のレベル検出部１１４はそのままで、第二の抵抗ブロックが抵抗値R ALL３を持つ１個の固定抵抗１１０１となり、第二のレベル検出部１１５が省略されている。この構成例では、第二の抵抗ブロック１１０１を単一の抵抗値R ALL３とすることで、第一のアナログ入力信号Vin1と第二のアナログ入力信号Vin2による２入力アナログ乗算器として動作する。スイッチ１５、１６、−、１７は、図１の高速アナログ乗算器と同様、第一のレベル検出部１１４の出力、すなわち、インバータ１１４Ａ、１１４Ｂ、−、１１４Ｃの出力で制御される。実施例１と同様、これによりN2個の並列抵抗素子が活性化される。その結果として、オペアンプ１１の出力には、第一のアナログ信号電圧Vin1と第二のアナログ信号電圧Vin2の積に対応する出力電圧Voutが得られる。
【００４７】
すなわち、第一の可変抵抗ブロックの実効抵抗値R2は(1)式の通りなので、オペアンプ１１の出力電圧Voutは、(4)式の通りとなり、第一、第二のアナログ入力電圧Vin1、Vin2の積に対応したアナログ電圧が得られる。
【００４８】
【数２】
2014081701.tif 000004
【００４９】
以下に述べる他の実施例においても、同様に２入力の高速アナログ乗算器を実現できる。  
図４は、第一の実施例の他の変形例になる、２入力の高速アナログ乗算器の構成を示す図面である。この２入力（Vin1及びVin３）の高速アナログ乗算器は、図１の高速アナログ乗算器に対して、第二の可変抵抗ブロックと第二のレベル検出部１１５はそのままで、第一の抵抗ブロックが抵抗値R ALL２を持つ１個の固定抵抗１２０１となり、第一のレベル検出部１１４が省略されている。この構成例では、第一のアナログ入力信号Vin1と第三のアナログ入力信号Vin３による２入力アナログ乗算器として動作する。スイッチ１１１、１１２、−、１１３は図１の高速アナログ乗算器と同様、第二のレベル検出部１１５の出力、すなわち、インバータ１１５Ａ、１１５Ｂ、−、１１５Ｃの出力で制御される。実施例１と同様、これによりN3個の直列抵抗素子が活性化される。その結果として、オペアンプ１１の出力には、第一のアナログ信号電圧Vin1と第三のアナログ信号電圧Vin３の積に対応する出力電圧Voutが得られる。
【００５０】
すなわち、第二の可変抵抗ブロックの実効抵抗値R３は(2)式の通りなので、オペアンプ１１の出力電圧Voutは、(5)式の通りとなり、第一、第三のアナログ入力電圧Vin1、Vin３の積に対応したアナログ電圧が得られる。
【００５１】
【数３】
2014081701.tif 000005
【００５２】
以下に述べる他の実施例においても、同様に２入力の高速アナログ乗算器を実現できる。
【００５３】
図５は、図３または図４に基づく２入力（Vin1、Vin2）アナログ乗算器（ただし、差動回路構成）による、シミュレーションの結果を示している。この例では、２入力乗算として、Vin1＝Vin2＝１００MHzの正弦波の差動信号同士の乗算結果を示している。信号中心の直流電圧VCMはVCM=600mVである。オペアンプの出力Voutとして、差動アナログ入力信号の積に対応した差動アナログ電圧が得られている。
【００５４】
このように、本実施例によれば、超高速な演算用途に適用可能な、帯域幅が50MHzから１GHz程度の任意の信号同士の２入力若しくは３入力高速アナログ乗算を、CMOSプロセスで実現することができる。
【００５５】
また、図１、図３、図４に示した例から明らかな通り、基本的に同じ構成の３入力アナログ乗算器を２入力もしくは３入力のアナログ乗算器として使い分けることもできる。従って、これらのアナログ乗算器を多段に組み合わせることで、任意の数のアナログ入力に対応できる多段アナログ乗算器を実現できる。
【００５６】
図６Ａは、多段アナログ乗算器に入力される乗算信号数とそれに必要な乗算器の構成例を示している。上段が本発明のアナログ乗算器、下段が従来の２入力アナログ乗算器を用いた多段アナログ乗算器の構成例である。
【００５７】
本発明の多段アナログ乗算器では、乗算信号数が４のとき必要な乗算器は２個である。ここで、入力“１”は、図１の入力Vin3を直流電圧に設定することを示しているが、図３、図４の２入力の乗算器でもよい。３入力アナログ乗算器を用いることで、乗算信号数が５のときも必要な乗算器は２個で足りる。
【００５８】
一方、従来の２入力アナログ乗算器を用いた多段アナログ乗算器の場合、乗算信号数が４のとき必要な乗算器は３個、乗算信号数が５のときは４個となる。
【００５９】
図６Ｂは、図６Ａに示した状態を、より一般化して示したものである。一般にN個（Nは３以上）の信号を乗算する場合、２入力乗算器ならN-1個必要であるが、本実施例の３入力乗算器なら、N/2個(N:偶数の場合)または(N-1)/2個(N:奇数の場合)で済む。つまり、３入力乗算器の場合、２入力乗算器と比べて乗算器の個数を半分に低減できるため、実装面積、消費電力、演算遅延時間を半減できる。この演算遅延時間の低減は、より高速な動作をもたらす。従って、本実施例の３入力アナログ乗算器を用いた多段アナログ乗算器は、アナログ乗算器としての計算性能を飛躍的に向上できる。なお、この乗算信号数と必要な乗算器の数の関係は、後で述べる他の実施例においても、同様に考えることができる。
【実施例２】
【００６０】
本発明の第二の実施例に係る、正負の入力信号電圧に対応したアナログ乗算器の構成を、図７に示す。  
実施例１のアナログ乗算器は正の入力信号を対象としていた。本実施例では、実施例１の構成に、さらに符号判定部２１７、２１９と符号反転部２１６、２１８を加えており、第二のアナログ入力信号Vin2は、符号判定部２１７と符号反転部２１６に入力され、符号判定部２１７は第二のアナログ入力電圧Vin2が正であるか負であるかを判定して出力する。
【００６１】
本実施例では、600mVより高電圧を正の信号電圧、600mVより低電圧を負の信号電圧とみなしているため、符号判定部２１７は、論理しきい値電圧が600mVのCMOSインバータにより実装できる。符号反転部２１６は、符号判定部２１７の正負判定出力にもとづいて、第二のアナログ入力電圧Vin2をそのまま、または符号反転して出力する。第一レベル検出部１１４には符号反転部２１６の出力が入力される。同様に、第三のアナログ入力信号Vin3は、符号判定部２１９と符号反転部２１８に入力され、符号判定部２１９は第三のアナログ入力電圧Vin3が正であるか負であるかを判定して出力する。符号判定部２１９も、論理しきい値電圧が600mVのCMOSインバータにより実装できる。符号反転部２１８は、符号判定部２１９の正負判定出力にもとづいて、第三のアナログ入力電圧Vin3をそのまま、または符号反転して出力する。第二レベル検出部１１５には符号反転部２１８の出力が入力される。
【００６２】
さらに、オペアンプ１１の出力は符号反転部２２０に入力され、符号判定部２１７と２１９の両判定出力にもとづいて、オペアンプ１１の出力をそのまま、または符号反転して出力し、その出力が、第一、第二、第三のアナログ入力電圧の積に対応した電圧となる。符号判定部２１７と符号判定部２１９の出力は排他的論理和部(XOR)２２１に入力され、排他的論理和部２２１のバイナリ出力にもとづき、符号反転部２２０における非反転／反転動作が制御される。
【００６３】
なお、差動回路として実装し、入力信号が差動信号である場合は、符号反転部２１６、２１８、２２０は、信号をそのまま通す場合(非反転)は順方向接続スイッチ２２０Ａと２２０Ｂをオン、逆方向接続スイッチ２２０Ｃ、２２０Ｄをオフに、信号を反転する場合は、順方向接続スイッチ２２０Ａと２２０Ｂをオフ、逆方向接続スイッチ２２０Ｃ、２２０Ｄをオンにすることで実現してもよい。
【００６４】
本実施例の構成は以下の関係式(4)に基づく。同式で、sign関数は引数が正(非負)なら1、引数が負なら-1を返すものと定義する。第二のアナログ入力電圧Vin2や第三のアナログ入力電圧Vin3が負信号電圧の時、実施例１の構成の場合、第一の可変抵抗ブロックや第二の可変抵抗ブロックで選択する抵抗数が負数であるべきだが、当然ながらそのような選択はできない。そこで本実施例では、(6)式に基づいて、レベル検出部１１４、１１５ではそれぞれVin2、Vin3の絶対値、|Vin2|、|Vin3|を検出処理している。そのために、Vin2、Vin3の符号をそれぞれ符号判定部２１７、２１９で判定し、その正負判定結果に応じて、符号反転部２１６、２１８においてVin2、Vin3をそれぞれ非反転／反転処理することで、レベル検出部１１４、１１５にそれぞれ|Vin2|、|Vin3|を渡している。また、(6)式後半部のsign(Vin2)sign(Vin3)は、排他的論理和部２２１で得ている。そのために、符号判定部２１７、２１９の両バイナリ出力(正か負かの２値出力)が排他的論理和部２２１に渡される。排他的論理和は２つのバイナリ信号の積を得る回路として動作する。排他的論理和部２２１の出力に応じて符号反転部２２０において、オペアンプ１１の出力を非反転／反転処理することで(6)式後半部のsign(Vin2)sign(Vin3)を実装している。以上のように、本実施例により負信号電圧を含む３入力アナログ乗算が可能になる。
【００６５】
【数４】
2014081701.tif 000006
【００６６】
以上のように、本実施例によれば、帯域幅が５０MHzから１GHz程度で、かつ負信号電圧にも対応した、任意の高速アナログ入力信号同士の乗算が可能で、低電力、低実装面積のアナログ乗算器を提供することができる。
【００６７】
また、本実施例では、従来例のような入力アナログ信号の帯域幅の10倍以上の周波数の高速クロックは不要であり、かつ高速、低電力、低実装面積の負信号電圧にも対応した(フルスケールレンジ-VREF〜+VREFの)アナログ乗算器を、デジタル回路との混載可能な標準CMOSプロセスで実現できる。すなわち、負信号を含む３入力の高速アナログ乗算器を、CMOSプロセスで実現できる。
【実施例３】
【００６８】
本発明の第三の実施例に係るレベル検出部補正部の構成を、図８に示す。本実施例では、実施例１におけるレベル検出部１１４内の各CMOSインバータの論理しきい値電圧を補正する一例を開示している。すなわち、実施例１のアナログ乗算器において、さらに、レベル検出部補正部３１と、第一レベル検出部１１４の入力側に設けられた補正用スイッチ３２とを備えている。レベル検出部補正部３１は、デジタル補正部３１Ａ、テスト信号生成用D/A変換器３１Ｂ、補正用D/A変換器３１Ｃ、テスト信号用スイッチ３１Ｄを有している。
【００６９】
まず、論理しきい値電圧の補正時の動作を説明する。レベル検出部補正部３１内のテスト信号生成用D/A変換器３１ＢによりCMOSインバータの論理しきい値電圧測定用のテストアナログ信号が生成され、スイッチ３１Ｄをオンにして、第一レベル検出部１１４に印加する。この時、補正用スイッチ３２はオフにして、第二のアナログ入力信号Vin2はアイソレーションしておく。レベル判定部補正部３１内のデジタル補正部３１Ａは、第一レベル検出部１１４内の各CMOSインバータ１１４Ａ、１１４Ｂ、１１４Ｃなどの出力電圧を測定し、その結果にもとづいて、補正用D/A変換器３１Ｃに各インバータ補正用のデジタルデータを送る。補正用D/A変換器３１Ｃは、このデータに基づいて各インバータ補正用のアナログ電圧を生成し、各インバータ内のPMOSまたはNMOSの基板端子に印加して基板バイアス制御を行う。これにより、第一レベル検出部１１４内の各インバータの論理しきい値電圧が所望値となるように調整、補正される。通常動作時は、テスト信号用スイッチ３１Ｄはオフ、補正用スイッチ３２はオンとなり、第二のアナログ入力電圧Vin2がレベル検出部１１４に印加されて、実施例１で述べた通りの乗算動作を行う。
【００７０】
なお、本実施例では、第一レベル検出部１１４を補正する場合の例を示したが、第二レベル検出部１１５に関しても同様に補正できる。また、他の実施例のアナログ乗算器に関しても、同様に補正できる。
【００７１】
以上のように、本実施例によれば、インバータアレーの各インバータの論理しきい値電圧を上記のようにして補正することで、アナログ乗算器の精度をより向上させることができる。
【実施例４】
【００７２】
本発明の第４の実施例に係るアナログ乗算器の構成を、図９に示す。本実施例は、実施例１において第一、第二、第三のアナログ信号入力端子に同一のアナログ信号Vinを印加することで、一つのアナログ信号Vinの３乗演算を実現する例を示している。
【００７３】
本実施例では、実施例１のレベル検出部１１５は不要となり、レベル検出部１１４内の各CMOSインバータ１１４Ａ、１１４Ｂ、１１４Ｃの出力により、第一の可変抵抗ブロック内のスイッチ１５、１６、１７だけでなく、第二の可変抵抗ブロック内のスイッチ１１１、１１２、１１３も制御される。アナログ入力信号は、第一の可変抵抗ブロックの左端とレベル検出部１１４に入力され、オペアンプ１１の出力にアナログ信号の３乗に対応する電圧が得られる。一つのレベル検出部で実装できるため、実装面積と消費電力を削減できる点が本実施例のさらなる利点である。
【００７４】
また、第４の実施例に係るアナログ乗算器を、図６Ａ、図６Ｂで述べたように多段に接続することで、あるいは第４の実施例に係るアナログ乗算器と実施例１等に係る係るアナログ乗算器とを組み合わせることで、xnのような多項式演算を行うアナログ乗算器を実現できる。これにより、さらなる実装面積、消費電力の低減が可能である。
【実施例５】
【００７５】
本発明の第５の実施例に係るアナログ乗算器を、図１０に示す。本実施例は、実施例１乃至４で用いている第一の抵抗ブロック（第一のインピーダンスブロック）と第二の抵抗ブロック（第二のインピーダンスブロック）を、第一の可変容量ブロック、第二の固定容量ブロックで置換した例である。したがって、第一、第二のインピーダンスブロックの各抵抗アレーが容量アレーになっているが、基本的な動作は実施例１乃至４と同様である。
【００７６】
本実施例では、第二の容量ブロックを単一の容量素子(C3)１０８とすることで、第一のアナログ入力信号Vin1と第二のアナログ入力信号Vin2による２入力アナログ乗算器として動作する。第一の可変容量ブロックは、第一のアナログ入力信号Vin1とオペアンプ１１の反転入力端子「−」間に接続されたスイッチ１０５、１０６、１０７と容量素子１０２、１０３、１０４による並列接続容量の構成である。スイッチ１０５、１０６、１０７は実施例１と同様、第一のレベル検出部１１４の出力、すなわち、CMOSインバータ１１４Ａ、１１４Ｂ、１１４Ｃの出力で制御される。これにより、実施例１と同様、N2個の並列容量素子が活性化される。したがって、第一の可変容量ブロックの実効的な容量値CALL2は(7)式の通りである。また、その結果として、オペアンプ１１の出力には(8)式の通り、第一のアナログ信号電圧Vin1と第二のアナログ信号電圧Vin2の積に対応する電圧が得られる。
【００７７】
【数５】
2014081701.tif 000007
【００７８】
なお、乗算動作に先立って、各容量素子１０２、１０３、１０４、１０８などの電荷をゼロリセットするために、各容量素子の両電極を、スイッチ１０９、１１０によりVCMに接続し、かつ、第一のアナログ入力信号電圧Vin1もVCMにすることで、これらの容量素子の電荷をゼロまで放電する。その後、乗算動作時には、スイッチ１０９と１１０をオフにし、第一のアナログ入力信号Vin1を印加することで乗算を行う。なお、スイッチ１０９のオフ時のリーク電流は乗算精度に影響を与える可能性があるが、十分低リークのスイッチを使用するか、定期的に上記の電荷リセットを挿入することで精度劣化を回避できる。本実施例の容量アレーを用いた乗算器は、上記のリセット動作は必要であるが、抵抗アレーの場合に比べて寄生容量による周波数特性劣化を受けにくいため、より広帯域化が可能である。
【００７９】
なお、３入力アナログ乗算器の場合は、第二の容量ブロックを直列容量アレー可変容量ブロックとして構成する(構成は実施例１と同様)ことで実現可能である。
【００８０】
また、実施例２乃至４の各抵抗ブロックを容量ブロックとすることで、実施例２乃至４と同様なアナログ乗算器を実現することもできる。
【００８１】
本実施例によれば、帯域幅が50MHz以上の任意の高速アナログ入力信号同士の乗算が可能で、かつ、低電力、低実装面積のアナログ乗算器を提供することができる。また、本実施例では、従来例のような入力アナログ信号の帯域幅の10倍以上の周波数の高速クロックは不要であり、かつ高速、低電力、低実装面積のアナログ乗算器を、デジタル回路との混載可能な標準CMOSプロセスで実現できる。
【００８２】
図１１は、図１０に示した２入力（Vin1、Vin2）・容量型アナログ乗算器を差動回路構成にした場合における、シミュレーションの結果を示している。この例では、２入力乗算として、Vin1＝１GHz、Vin2＝100MHzの正弦波の差動信号同士の演算結果を示している。信号中心の直流電圧VCMはVCM=600mVである。オペアンプの出力Voutとして、差動アナログ入力信号の積に対応した差動アナログ電圧が得られている。
【００８３】
図１２は、図１０に示した２入力（Vin1、Vin2）・容量型アナログ乗算器を差動回路構成にした場合における、乗算器の消費電流を示している。アナログ乗算器は、0.13μｍ CMOSプロセスを適用して製作されたものであり、電源電圧は1.2Vである。例えば２入力（Vin1、Vin2）が100MHzの正弦波の差動信号同士の場合の消費電流は、オペアンプが24mA、レベル検出部が12mA、その他が2mA、合計38mAとなっている。全体の消費電力は、1.2V×38mA＝45.6mWである。また、２入力（Vin1、Vin2）が400MHzの正弦波の差動信号同士の場合の消費電流は、オペアンプが24mA、レベル検出部が24mA、その他が2mA、合計50mAとなっている。全体の消費電力は、1.2V×50mA＝60mWである。このように、本発明のアナログ乗算器は、高速演算を行っても、その消費電力をごく小さい値に押えることができる。
【実施例６】
【００８４】
本発明の第６の実施例に係るアナログアシスト計算機を、図１３に示す。本実施例は、高速CMOSアナログ乗算器を計算機に適用する例を示している。  
本実施例の計算機は、CPU５１と構成情報用メモリ５２、データ用メモリ５３、データ転送用ユニット５４、CPUのアナログアクセラレータ５５を備えている。アナログアクセラレータ５５は、複数のD/A変換器からなるD/A変換器アレー５５Ａや、複数のA/D変換器からなるA/D変換器アレー５５Ｂ、アナログ積分器５５Ｃ１、５５Ｃ２、５５Ｃ３、５５Ｃ４、アナログ加減算器５５Ｄ１、５５Ｄ２、５５Ｄ３、５５Ｄ４、アナログ多項式演算器５５Ｅ１、５５Ｅ２、５５Ｅ３、５５Ｅ４などを備える。また、各演算器、各D/A変換器、各A/D変換器の間の配線に設けられたスイッチによりそれらの接続を切り替えるために、配線切替え部５５Ｆ１、５５Ｆ２、５５Ｆ３、５５Ｆ３、５５Ｆ４、５５Ｆ５などを備える。これらの配線切替え部はスイッチマトリックスにより実現できる。また、これらのアナログ、デジタル回路は全てCMOSプロセスだけで実現可能である。
【００８５】
次に、本実施例の計算機の動作について説明する。CPU５１からの指示に応じて、構成情報用メモリ５２に格納された情報にもとづき、配線切替え部５５Ｆ１、５５Ｆ２、５５Ｆ３、５５Ｆ４、５５Ｆ５がスイッチを切り替え、各演算器、各A/D変換器、各D/A変換器の間を必要な接続状態に設定する。各演算器は、その性能をリコンフィギュラブルに可変でき、そのための制御電圧やバイアス電圧に関する情報も構成情報用メモリ５２に格納している。D/A変換器アレー５５Ａは、構成情報用メモリ５２に格納した上記情報から、各演算器のリコンフィギュラブル動作のための制御電圧やバイアス電圧を生成し、これらの演算器に印加する。一方、データ用メモリ５３には該当する計算に必要な入力信号データが格納されている。D/A変換器アレー５５Ａの中のD/A変換器は、上記入力信号データをアナログ信号電圧に変換し、このアナログ信号電圧は各アナログ演算器に入力され処理される。アナログ多項式演算器を含む複数のアナログ演算器で処理されたアナログ出力は、A/D変換器アレー５５Ｂ内のA/D変換器によりデジタル信号に変換され、データ用メモリ５３に格納される。データ転送用ユニット５４は、CPU５１、構成情報用メモリ５２、データ用メモリ５３の間のデータ伝送を支援する。
【００８６】
アナログ多項式演算器５５Ｅ１、５５Ｅ２、５５Ｅ３、５５Ｅ４では、多数のアナログ乗算が必要である。これらのアナログ乗算を行うために、本発明の上記各実施例で述べた２入力または３入力の高速CMOSアナログ乗算器を適用することで、従来のデジタル演算では実現できない高速演算が可能な計算機を小規模、低電力で実装できる。特に、xnのような多項式演算の場合は、実施例４に示したアナログ３乗回路を適用すればさらに実装面積、消費電力の低減が可能である。
【００８７】
また、図６Ａ、図６Ｂで述べたように、複数のアナログ乗算器を多段に接続して４入力以上の多段アナログ乗算器を構成し、これを計算機に組み込むこともできる。
【００８８】
このようなアナログアシスト計算機は、創薬、ネットワーク分野などの超並列大規模演算や金融分野のリアルタイム超高速演算に、適している。このような分野では、精度を若干犠牲にしてでも、アナログの振幅、時間連続性を利用した高速演算性能により、目的とする演算結果を得るのが最優先だからである。
【実施例７】
【００８９】
本発明の第７の実施例に係るアナログ乗算器を、図１４に示す。本実施例では、実施例１における第一の可変抵抗ブロックの構造に工夫を加えることで、必要な抵抗素子の抵抗値の広がりを抑制できる。
【００９０】
本実施例では、第一の可変抵抗ブロックは、M-1個並列接続された単位ユニットからなり、各単位ユニットは、２つの直列抵抗素子R2S(６２Ａ、６３Ａ、６４Ａ)とR2(６２Ｃ、６３Ｃ、６４Ｃ)、および、この２つの直列抵抗素子間のノードと直流電圧源VCMの間に接続された抵抗素子RP(６２Ｂ、６３Ｂ、６４Ｂ)と、R2とオペアンプ反転入力端子「−」の間に接続されたスイッチ(６５、６６、６７)からなる。それ以外の構成、動作方法は実施例１と同一である。
【００９１】
本構成により、実施例１の抵抗値R2を実効的に(9)式のR2EFFに見せることができる。その結果、オペアンプ１１の出力電圧Voutは(10)式の通りとなる。
【００９２】
【数６】
2014081701.tif 000008
【００９３】
実施例１の場合、(3)式の通り、乗算器の利得を1倍にするために、R2=(M-1)2R3の関係が必要であり、Mが20の場合、R2はR1の361倍の大きな抵抗値が必要である。このR2がさらにM-1個必要なため、R2が占める実装面積が大きくなる。また、大きな抵抗値は寄生容量による周波数特性劣化の影響を受けやすくなる。
【００９４】
一方、本実施例では、R2Pを小さく選ぶことで、R2S/R2Pが大きくなり、(9)式の通り、R2を大きくしなくてもR2_EFFを大きくすることが可能である。そのため、実施例１と比べて、小さな抵抗値で利得1倍の乗算器を実現できるため、実装面積を低減でき、かつ、周波数特性の劣化を受けにくくできる。
【実施例８】
【００９５】
本発明の第８の実施例に係るレベル検出部とスイッチの構成を、図１５に示す。本実施例は、実施例１などにおける第二の可変抵抗ブロック内の抵抗素子値R3を小さく選べるようにするための工夫を示している。実施例１と異なり、各NMOSスイッチ７７、７８、７９、７１０、７１１、７１２、７１３は、それぞれ、抵抗７１だけ、抵抗７１と７２、抵抗７１と７２と７３、抵抗７１と７２と７３と７４、抵抗７１と７２と７２と７４と、…、と７５、抵抗７１と７２と７３と７４と、…、と７５と７６をまたがるように接続されている。また、レベル検出部１１５内の各隣り合うCMOSインバータ対の出力が各排他的論理和(XOR)部に接続されている。すなわち、CMOSインバータ１１５Ａと１１５Ｂの出力は排他的論理和部７１４の入力に、CMOSインバータ１１５Ｂと１１５Ｃの出力は排他的論理和部７１５の入力に、CMOSインバータ１１５Ｃと１１５Ｄの出力は排他的論理和部７１６の入力に、CMOSインバータ１１５Ｅと１１５Ｆの出力は排他的論理和部７２０の入力にそれぞれ接続されている。また、本実施例では、今までの実施例に比べて、右端のインバータが一つ追加されている。すなわち、信号中心電圧VCM(本例では600mV)を論理しきい値電圧とするCMOSインバータ１１５Ｆが追加されている。また、右側のCMOSインバータから左側のCMOSインバータに向かって順に論理しきい値電圧が高くなるように設定する。
【００９６】
実施例１などでは、第三の入力アナログ電圧Vin3に比例した個数N3個のスイッチがオフになることで、N3個の抵抗素子R3が活性化されたが、本実施例では、Vin3の電圧値によらず常に一つだけ(または0個)のスイッチがオンになる。例えば、第三のアナログ入力信号電圧Vin3が、CMOSインバータ１１５Ｆの論理しきい値電圧(600mV)とCMOSインバータ１１５Ｅの論理しきい値電圧の間にあるときは、排他的論理和部７２０のみ出力がＨとなり、それ以外の排他的論理和部の出力はＬとなる。したがって、右端のスイッチ７１３のみオンとなり、第二の抵抗ブロックの実効抵抗値RALL3はゼロになる。一方、例えば、第三のアナログ入力信号電圧Vin3が、CMOSインバータ１１５Ｅの論理しきい値電圧とその左隣のCMOSインバータの論理しきい値電圧の間である時は、排他的論理和部７１９のみ出力がＨとなり、スイッチ７１２のみオンとなる。これにより、RALL3=R3となる。  同様にさらに隣の領域にVin3電圧値が存在する時は、排他的論理和部７１８のみ出力がＨとなり、スイッチ７１１のみオンとなる。これにより、RALL3=2*R3となる。また、Vin3がフルスケール上限(本例では850mV)近傍にある時は、全ての排他的論理和部がＬとなり、全てのスイッチがオフとなるので、RALL3=(M-1)*R3となる。このように、オンになるスイッチの位置はVin3の電圧値が高いほど、かつ比例的に右側から左側に移動するので、第二の抵抗ブロックの実効抵抗値RALL3を第一の実施例と同じ(2)式にでき、同様の乗算を実現できる。
【００９７】
重要なのは、本実施例の場合、実施例１などと比べて、スイッチのオン抵抗の影響を1/M程度に低減できる。例えば、一つのR3のみ活性化される場合、実際は、実施例１では、残りのM-2個分の直列のスイッチオン抵抗がR3に加算されてしまうが、本実施例ではスイッチ７１２のみオンとなるため、1個分だけのスイッチオン抵抗がR3に加算される。換言すると本実施例では、実施例１と比べてR3の値を1/M程度に選んでも、実施例１と同程度しかスイッチオン抵抗の提供を受けずに済む。R3を1/Mにできるので、乗算器利得を1倍に保つ場合、R2も1/Mにできる。したがって、実施例７で述べたR2抵抗値の増大を回避することができるので、実装面積を低減でき、かつ、周波数特性の劣化を受けにくくできる。なお、排他的論理和部による遅延時間は新たに生じるが問題ない程度であると考えられる。
【実施例９】
【００９８】
本発明の第９の実施例に係るA/D変換装置を、図１６に示す。本実施例のA/D変換装置では、３入力アナログ乗算器を、A/D変換器前段の入力バッファで生じる３次歪を補正するために用いている。
【００９９】
アナログ信号がバッファ９１に入力され、バッファ９１の出力はメインA/D変換器(ADC1)９２に入力されてA/D変換される。同時に、上記アナログ入力信号は３入力アナログ乗算器９３の各入力端子にも印加される。したがって、３入力アナログ乗算器９３の出力には、上記アナログ入力信号の３乗に相当する電圧が得られる。この電圧は補助A/D変換器(ADC2)９４に入力され、A/D変換される。デジタル乗算器９５において、補助A/D変換器９４のデジタル出力値に、バッファ９１で生じる３次歪を相殺するための定数「３次歪補正係数」が乗算され、さらに、デジタル減算器９６において、メインA/D変換器９２の出力値から上記乗算結果が減算されることで、バッファ９１で生じた３次歪電圧成分が差し引かれる。
【０１００】
なお、そもそもA/D変換器の前段にバッファが必要な理由は、A/D変換器のサンプリング動作にともなう負荷変動をバッファで吸収して、より前段の回路には見えなくするためである。本実施例では、３入力乗算器９３が、補助A/D変換器９４の入力バッファとしての役割も兼任できる。
【０１０１】
また、本実施例の３入力乗算器として、実施例１などの３入力乗算器を適用することで、高速アナログ入力信号に対しても３次歪補正動作を実現できる。特に、従来例のような入力アナログ信号の帯域幅の10倍以上の周波数の高速クロックが不要であるため、クロックとの干渉による信号品質の低下も回避できる。なお、本実施例のようなアナログ入力信号の３乗電圧を用いず、A/D変換器一つでデジタル領域だけで３次歪補正を行う場合は、A/D変換器による３次歪成分の折返し効果により十分な補正ができない。
【符号の説明】
【０１０２】
１１：オペアンプ
１２、１３、１４、１８、１９、１１０：抵抗素子
１５、１６、１７、１１１、１１２、１１３：スイッチ
１１４：第一レベル検出部
１１４Ａ、１１４Ｂ、１１４Ｃ：CMOSインバータ
１１５：第二レベル検出部
１１５Ａ、１１５Ｂ、１１５Ｃ１１５Ｄ、１１５Ｅ、１１５Ｆ：CMOSインバータ
２１６、２１８、２２０：符号反転部
２１７、２１９：符号判定部
２２０Ａ、２２０Ｂ：順方向接続スイッチ
２２０Ｃ、２２０Ｄ：逆方向接続スイッチ
２２１：ＸＯＲ
３１：レベル検出部補正部
３１Ａ：デジタル補正部
３１Ｂ：デスト信号生成用D/A変換器
３１Ｃ：補正用D/A変換器
３１Ｄ：スイッチ
３２：スイッチ
１０２、１０３、１０４、１０８：容量素子
１０５、１０６、１０７、１０９、１０１０：スイッチ
５１：CPU
５２：構成情報用メモリ
５３：データ用メモリ
５４：データ転送用ユニット
５５：アナログアクセラレータ
５５Ａ：D/A変換器アレー
５５Ｂ：A/D変換器アレー
５５Ｃ１、５５Ｃ２、５５Ｃ３、５５Ｃ４：アナログ積分器
５５Ｄ１、５５Ｄ２、５５Ｄ３、５５Ｄ４：アナログ加減算器
５５Ｅ１、５５Ｅ２、５５Ｅ３、５５Ｅ４：アナログ多項式演算器
５５Ｆ１、５５Ｆ２、５５Ｆ３、５５Ｆ４：配線切替え部
６２Ａ、６２Ｂ、６２Ｃ：抵抗素子
６３Ａ、６３Ｂ、６３Ｃ：抵抗素子
６４Ａ、６４Ｂ、６４Ｃ：抵抗素子
６５、６６、６７：スイッチ
７１、７２、７３、７４、７５、７６：抵抗素子
７７、７８、７９、７１０、７１１、７１２、７１３：スイッチ
７１４、７１５、７１６、７１７、７１８、７１９、７２０：ＸＯＲ
９１：バッファ
９２：メインA/D変換器
９３：アナログ３入力乗算器
９４：補助A/D変換器
９５：デジタル乗算器
９６：デジタル減算器。
【図１】
2014081701.tif 000009
【図２】
2014081701.tif 000010
【図３】
2014081701.tif 000011
【図４】
2014081701.tif 000012
【図５】
2014081701.tif 000013
【図６Ａ】
2014081701.tif 000014
【図６Ｂ】
2014081701.tif 000015
【図７】
2014081701.tif 000016
【図８】
2014081701.tif 000017
【図９】
2014081701.tif 000018
【図１０】
2014081701.tif 000019
【図１１】
2014081701.tif 000020
【図１２】
2014081701.tif 000021
【図１３】
2014081701.tif 000022
【図１４】
2014081701.tif 000023
【図１５】
2014081701.tif 000024
【図１６】
2014081701.tif 000025