(57)【要約】【課題】低オン抵抗で高耐圧の、基板垂直方向にチャネル幅を有する絶縁ゲート型電力用半導体装置を提供する。【解決手段】本発明の実施形態に係る電力用半導体装置は、導電性の半導体基板１と、第１導電形の第１の半導体層３と、第２導電形の第２の半導体層４と、第１導電形の複数の第３の半導体層５と、複数のゲート電極８とを備える。半導体基板は、底部１ｄと、凹み２を囲む外周枠１ａ〜１ｃと、凹みの中に設けられ、外周枠と離間した複数の柱状部１ｅと、を有する。第２の半導体層は、凹み内に第１の半導体層を介して設けられ、隣り合う柱状部の間において第１の半導体層に挟まれる。複数の第３の半導体層は、凹み内に第２の半導体層を介して設けられ、隣り合う柱状部の間において第２の半導体層に挟まれる。複数のゲート電極は、ゲート絶縁膜を介して、第３の半導体層中から第２の半導体層中を通り第１の半導体層中に伸びる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の表面と、前記第１の表面とは反対側に第２の表面と、を有する第１導電形の半導体基板であって、
前記第２の表面を有する底部と、
前記第１の表面から前記底部に至り前記第１の表面と平行な第１の方向に延伸する凹みを囲む外周枠と、
前記凹みの中に設けられ、前記第１の表面と並行で前記第１の方向と直交する第２の方向に延伸し、前記外周枠と離間し、前記第１の表面から前記底部に至る複数の柱状部と、
を有する半導体基板と、
前記凹み内に設けられ、前記半導体基板の前記底部上、前記半導体基板の前記複数の柱状部の各側壁上、及び前記半導体基板の前記外周枠の側壁上を、全て覆い、前記半導体基板よりも低い濃度の第１導電形不純物を有する第１導電形の第１の半導体層と、
前記凹み内に前記第１の半導体層を介して設けられ、前記複数の柱状部のそれぞれ隣り合う柱状部の間の前記第１の方向において前記第１の半導体層に挟まれた、第２導電形の第２の半導体層と、
前記凹み内に前記第２の半導体層を介して設けられ、前記それぞれ隣り合う柱状部の間の前記第１の方向において前記第２の半導体層に挟まれ、前記第１の半導体層よりも高い濃度の第１導電形不純物を有する第１導電形の複数の第３の半導体層と、
前記第１の表面から、前記複数の第３の半導体層のうちの１つの第３の半導体層中、前記第２の半導体層中、及び前記第１の半導体層中に設けられ、前記第１の方向において前記第３の半導体層中から前記第２の半導体層を通り前記第１の半導体層中に伸びる複数のトレンチ内に、ゲート絶縁膜を介して設けられた複数のゲート電極と、
前記半導体基板の前記第２の表面に電気的に接続された第１の電極と、
前記第２の半導体層及び前記第３の半導体層に電気的に接続された第２の電極と、
を備え、
前記外周枠は、前記第１の方向に沿って延伸する２つの第１の直線部と、前記第２の方向に沿って延伸する２つの第２の直線部と、前記第１の直線部と前記第２の直線部とを四隅で接続する４つのコーナー部と、からなり、
前記凹み内において、前記第１の直線部の側壁は前記第１の方向に平行な平面であり、前記第２の直線部の側壁は第２の方向に平行な平面であり、前記コーナー部の側壁は前記第１の直線部の前記平面と前記第２の直線部の前記平面とを繋ぐ曲面であり、
前記複数の柱状部のうち前記第１の方向において最も端にある柱状部と前記柱状部と向かい合う前記２つの第２の直線部のうちの一方の第２の直線部との間隔をＬとし、
前記複数の柱状部のそれぞれ隣り合う柱状部の間の前記第１の方向において、前記柱状部の１つと前記第２の半導体層とで挟まれた前記第１の半導体層の部分の厚さをＬ１とし、
前記複数の柱状部のそれぞれ隣り合う柱状部の間の前記第１の方向において、前記第１の半導体層と前記第３の半導体層とで挟まれた前記第２の半導体層の部分の厚さをＬ２としたとき、Ｌ１×２＋Ｌ２≦Ｌ≦Ｌ１×２＋Ｌ２×２の関係を充たし、
前記第１の表面と平行な平面において、前記コーナー部の側壁は、前記第１の直線部と前記第２の直線部とを繋ぐ、円弧の一部であり、
前記第１の方向において最も端にある前記柱状部と前記一方の第２の直線部との間隔は、前記円弧の半径と等しく、
前記複数の第３の半導体層は、前記第２の方向に沿って前記第２の半導体層中を延伸し、前記２つの第１の直線部とは、前記第１の半導体層及び前記第２の半導体層を介して離間し、
前記第２の半導体層は、前記複数の柱状部の各々を前記第１の半導体層を介して取り囲んでいる電力用半導体装置。
【請求項２】
第１の表面と、前記第１の表面とは反対側に第２の表面と、を有する導電性の半導体基板であって、
前記第２の表面を有する底部と、
前記第１の表面から前記底部に至り前記第１の表面と平行な第１の方向に延伸する凹みを囲む外周枠と、
前記凹みの中に設けられ、前記第１の表面と並行で前記第１の方向と直交する第２の方向に延伸し、前記外周枠と離間し、前記第１の表面から前記底部に至る複数の柱状部と、
を有する半導体基板と、
前記凹み内に設けられ、前記半導体基板の前記底部上、前記半導体基板の前記複数の柱状部の各側壁上、及び前記半導体基板の前記外周枠の側壁上を、全て覆い、前記半導体基板よりも低い濃度の第１導電形不純物を有する第１導電形の第１の半導体層と、
前記凹み内に前記第１の半導体層を介して設けられ、前記複数の柱状部のそれぞれ隣り合う柱状部の間の前記第１の方向において前記第１の半導体層に挟まれた、第２導電形の第２の半導体層と、
前記凹み内に前記第２の半導体層を介して設けられ、前記それぞれ隣り合う柱状部の間の前記第１の方向において前記第２の半導体層に挟まれ、前記第１の半導体層よりも高い濃度の第１導電形不純物を有する第１導電形の複数の第３の半導体層と、
前記第１の表面から、前記複数の第３の半導体層のうちの１つの第３の半導体層中、前記第２の半導体層中、及び前記第１の半導体層中に設けられ、前記第１の方向において前記第３の半導体層中から前記第２の半導体層を通り前記第１の半導体層中に伸びる複数のトレンチ内に、ゲート絶縁膜を介して設けられた複数のゲート電極と、
前記半導体基板の前記第２の表面に電気的に接続された第１の電極と、
前記第２の半導体層及び前記第３の半導体層に電気的に接続された第２の電極と、
を備えた電力用半導体装置。
【請求項３】
前記外周枠は、前記第１の方向に沿って延伸する２つの第１の直線部と、前記第２の方向に沿って延伸する２つの第２の直線部と、前記第１の直線部と前記第２の直線部とを四隅で接続する４つのコーナー部とからなり、
前記凹み内において、前記第１の直線部の側壁は前記第１の方向に平行な平面であり、前記第２の直線部の側壁は前記第２の方向に平行な平面であり、前記コーナー部の側壁は前記第１の直線部の前記平面と前記第２の直線部の前記平面とを繋ぐ曲面である、請求項２記載の電力用半導体装置。
【請求項４】
前記複数の柱状部のうち前記第１の方向において最も端にある柱状部と前記柱状部と向かい合う前記２つの第２の直線部のうちの一方の第２の直線部との間隔をＬとし、
前記複数の柱状部のそれぞれ隣り合う柱状部の間の前記第１の方向において、前記隣り合う柱状部の１つと前記第２の半導体層とで挟まれた前記第１の半導体層の部分の厚さをＬ１とし、
前記複数の柱状部のそれぞれ隣り合う柱状部の間の前記第１の方向において、前記第１の半導体層と前記第３の半導体層とで挟まれた前記第２の半導体層の部分の厚さをＬ２としたときに、
Ｌ１×２＋Ｌ２≦Ｌ≦Ｌ１×２＋Ｌ２×２の関係を充たす請求項３記載の電力用半導体装置。
【請求項５】
前記第１の表面と平行な平面において、前記コーナー部の側壁は、前記第１の直線部と前記第２の直線部とを繋ぐ、円弧の一部である、請求項４記載の電力用半導体装置。
【請求項６】
前記第１の方向において最も端にある前記柱状部と前記一方の第２の直線部との間隔は、前記円弧の半径と等しい、請求項５に記載の電力用半導体装置。
【請求項７】
前記複数の第３の半導体層は、前記第２の方向に沿って前記第２の半導体層中を延伸し、前記２つの第１の直線部とは、前記第１の半導体層及び前記第２の半導体層を介して離間する請求項２〜６のいずれか１つに記載の電力用半導体装置。
【請求項８】
前記第２の半導体層は、前記複数の柱状部の各々を前記第１の半導体層を介して取り囲んでいる請求項２〜７のいずれか１つに記載の電力用半導体装置。
【請求項９】
前記半導体基板の導電形は、第１導電形である請求項２〜８のいずれか１つに記載の電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、電力用半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びＩＧＢＴ（Insulated Gate Bipolar Transistor）などの絶縁ゲート型の電力用半導体装置には、高耐圧化及び低オン抵抗化が求められる。従来、プレーナゲート構造に替えてトレンチゲート構造を用いることによりチャネル幅を実質的に増大させて、絶縁ゲート型電力用半導体装置のオン抵抗が低減されてきた。これらの電力用半導体装置では、チャネル幅は基板の水平方向に形成される。さらなるチャネル幅を増大させるため、チャネル幅を基板の垂直方向（積層方向）に有する電力用半導体装置が開発されている。
【０００３】
このような電力用半導体装置は、例えば、以下のように構成される。ｎ＋形ドレイン層となるｎ＋形半導体基板の表面からｎ＋形半導体基板中に凹みが形成される。この凹み内の側壁及び底部上にｎ−形ドリフト層、ｐ形ベース層、及びｎ＋形ソース層がこの順に設けられる。この結果、凹み内で水平方向にｎ−形ドリフト層、ｐ形ベース層、及びｎ＋形ソース層が形成される。ゲート絶縁膜を介して、ゲート電極がｎ＋形ドリフト層中から、ｐ形ベース層中を通り、ｎ−形ドリフト層中に延伸するように設けられる。この結果、基板の水平方向にチャネル長を有し、基板の積層方向にチャネル幅を有するチャネル領域が形成される。ｐ形ベース層とｎ＋形ソース層にソース電極が接続され、ｎ＋形半導体基板にドレイン電極が接続される。ｎ＋形半導体基板の凹み内に形成されたｎ＋形ソース層、ｐ形ベース層、及びｎ−形ドリフト層と、凹みを囲むｎ＋形半導体基板により構成された外周枠により、ユニットセルが構成される。このユニットセルが複数繰り返して配列されて、電力用半導体装置が構成される。
【０００４】
この電力用半導体装置では、チャネル領域のチャネル幅が、基板の垂直方向に形成されるため、上記トレンチゲート型電力用半導体装置よりもさらにチャネル密度が高くなる。このため、オン抵抗の低減が実現される。しかしながら、ｐ形ベース層とｎ−形ドリフト層とのｐ−ｎ接合は、各ユニットセルの四隅において、曲率の小さい曲面を有する。このため、ユニットセルの四隅で電界集中が起きやすく、アバランシェ降伏が発生しやすい。また、複数のユニットセルにより電力用半導体装置が構成されるため、アバランシェ降伏が発生しやすい箇所が多くなる。このため、ユニットセルが多いほど、電力用半導体装置の耐圧が低下する。チャネル幅の増大によりオン抵抗を低減できるが、その反面、耐圧が低下してしまう。積層方向にチャネル幅を有する高耐圧の絶縁ゲート形の電力用半導体装置が提供されることが望まれる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−３２７４７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
低オン抵抗で高耐圧の、基板垂直方向にチャネル幅を有する絶縁ゲート型電力用半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の実施形態に係る電力用半導体装置は、第１の表面と第１の表面とは反対側に第２の表面とを有する導電性の半導体基板と、第１導電形の第１の半導体層と、第２導電形の第２の半導体層と、第１導電形の複数の第３の半導体層と、複数のゲート電極と、第１の電極と、第２の電極と、を備える。半導体基板は、第２の表面を有する底部と、第１の表面から底部に至り第１の表面と平行な第１の方向に延伸する凹みを囲む外周枠と、凹みの中に設けられ、第１の表面と並行で第１の方向と直交する第２の方向に延伸し、外周枠と離間し、第１の表面から底部に至る複数の柱状部と、を有する。第１の半導体層は、凹み内に設けられ、半導体基板の底部上、半導体基板の複数の柱状部の各側壁上、及び半導体基板の外周枠の側壁上を、全て覆い、半導体基板よりも低い濃度の第１導電形不純物を有する。第２の半導体層は、凹み内に第１の半導体層を介して設けられ、複数の柱状部のそれぞれ隣り合う柱状部の間の第１の方向において第１の半導体層に挟まれる。複数の第３の半導体層は、凹み内に第２の半導体層を介して設けられ、それぞれ隣り合う柱状部の間の第１の方向において第２の半導体層に挟まれ、第１の半導体層よりも高い濃度の第１導電形不純物を有する。複数のゲート電極は、第１の表面から、複数の第３の半導体層のうちの１つの第３の半導体層中、第２の半導体層中、及び第１の半導体層中に設けられ、第１の方向において第３の半導体層中から第２の半導体層を通り第１の半導体層中に伸びる複数のトレンチ内に、ゲート絶縁膜を介して設けられる。第１の電極は、半導体基板の第２の表面に電気的に接続される。第２の電極は、第２の半導体層及び第３の半導体層に電気的に接続される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る電力用半導体装置の要部模式平面図。
【図２】図１のＡの領域の要部模式斜視図を拡大した図。
【図３】（ａ）図１のＢ−Ｂ線における断面図、及び（ｂ）図１のＣ−Ｃ線における断面図。
【図４】比較例に係る電力用半導体装置の要部模式平面図。
【図５】第１の実施形態に係る電力用半導体装置の製造工程の一部の、（ａ）図３（ａ）の断面における要部模式断面図、及び（ｂ）図３（ｂ）の断面における要部模式断面図。
【図６】第１の実施形態に係る電力用半導体装置の製造工程の一部の、（ａ）図３（ａ）の断面における要部模式断面図、及び（ｂ）図３（ｂ）の断面における要部模式断面図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図を参照しながら説明する。実施の形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をｎ形で、第２導電形をｐ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、ＳｉＣやＡｌＧａＮなどの化合物半導体にも適用可能である。絶縁膜としては、シリコン酸化膜を一例に説明するが、シリコン窒化膜、シリコン酸窒化膜、アルミナなどの他の絶縁体を用いることも可能である。ｎ形の導電形をｎ＋、ｎ、ｎ−で表記した場合は、この順にｎ形不純物濃度が低いものとする。ｐ形においても同様に、ｐ＋、ｐ、ｐ−の順にｐ形不純物濃度が低いものとする。
【００１０】
（第１の実施形態）
図１〜図４を用いて、本発明の第１の実施形態に係る電力用半導体装置を説明する。図１は、第１の実施形態に係る電力用半導体装置の要部模式平面図である。図２は、図１中の一点鎖線で囲んだＡの領域の拡大した要部模式斜視図である。図３（ａ）は、図１のＢ−Ｂ線における断面図である。図３（ｂ）は、図１のＣ−Ｃ線における断面図である。図４は、比較例に係る電力用半導体装置の要部模式平面図である。
【００１１】
図１〜図３に示したように、本実施形態に係る電力用半導体装置は、ＭＯＳＦＥＴであり、ｎ＋形半導体基板１と、ｎ−形ドリフト層３と、ｐ形ベース層４と、ｎ＋形ソース層５と、複数のゲート電極８と、ドレイン電極（図示せず）と、ソース電極（図示せず）と、を備える。
【００１２】
ｎ＋形半導体基板１は、ｎ形不純物を１×１０１８／ｃｍ３以上含んだシリコン基板であり、上面（第１の表面）と上面とは反対側の下面（第２の表面）を有する。ｎ＋形半導体基板１は、下面を有する底部１ｄと、外周枠１ａ〜１ｃと、複数の柱状部１ｅとから構成される。外周枠１ａ〜１ｃは、ｎ＋形半導体基板の上面から底部１ｄに至り上面と平行で図中のＸ方向（第１の方向）に延伸する凹み２を外周で囲む枠である。複数の柱状部１ｅは、上記凹み２の中に設けられ、ｎ＋形半導体基板１の上面と並行でＸ方向に直交する図中のＹ方向（第２の方向）に延伸し、外周枠１ａ〜１ｃと離間し、ｎ＋形半導体基板１の上面から底部１ｄに至る。複数の柱状部１ｅの側壁及び外周枠１ａ〜１ｃの側壁は、ｎ＋形半導体基板１の上面に対して略垂直に設けられる。本実施形態では、凹み２は、ｎ＋形半導体基板１の表面から２０〜３０μｍの深さを有する。すなわち、ｎ＋形半導体基板１の外周枠１ａ〜１ｃ及び複数の柱状部１ｅの底部１ｄの表面からの高さは、２０〜３０μｍである。この凹み２は、電力用半導体装置の耐圧が高いほどｎ−形ドリフト層３の抵抗が高くなるので、オン抵抗を低減するために深く形成される。本実施形態に係る電力用半導体装置は、３０Ｖ程度の耐圧を有する場合の一例である。
【００１３】
外周枠１ａ〜１ｃは、向かい合ってＸ方向に沿って延伸する２つの第１の直線部１ａと、向かい合ってＹ方向に沿って延伸する２つの第２の直線部１ｂと、第１の直線部１ａと第２の直線部１ｂとを四隅で繋ぐ４つのコーナー部１ｃとから構成される。凹み２内で、第１の直線部１ａの側壁は、Ｘ方向に並行でｎ＋形半導体基板１の上面に略垂直な平面である。第２の直線部１ｂの側壁は、Ｙ方向に平行でｎ＋形半導体基板１の上面に略垂直な平面である。コーナー部１ｃの側壁は、第１の直線部１ａの側壁と第２の直線部１ｂの側壁とを繋ぎ、ｎ＋形半導体基板１の上面に略垂直な曲面である。ｎ＋形半導体基板１の上面と平行な平面において（平面視において）、コーナー部１ｃの側壁は、半径Ｒの円弧の一部の形状を有する。すなわち、コーナー部１ｃの側壁は、曲率半径Ｒを有する。本実施形態では、コーナー部１ｃは、平面視において半径Ｒの円弧の１／４の形状である。なお、コーナー部１ｃは、これに限られることなく、１／４よりも小さい円弧の一部とすることも可能であり、またはこれに近い曲線とすることも可能である。
【００１４】
ｎ−形ドリフト層３は、ｎ＋形半導体基板１の外周枠１ａ〜１ｃの側壁上、底部１ｄ上、及び複数の柱状部１ｅの側壁上を全て覆うように、ｎ＋形半導体基板１の凹み２内に設けられる。ｎ−形ドリフト層３は、半導体であり、例えばＣＶＤ（Chemical Vapor Deposition）により成膜される。この結果、図３に示したように、ｎ＋形半導体基板１の底部１ｄ上のｎ−形ドリフト層３の厚さ、外周枠１ａ〜１ｃの側壁上のｎ−形ドリフト層３の厚さ、及び複数の柱状部１ｅの側壁上のｎ−形ドリフト層３の厚さは、ＣＶＤによる成膜によって決まり、それぞれほぼ等しくＬ１となる。ｎ−形ドリフト層３は、ＣＶＤによりｎ＋形半導体基板１の凹み２内に成膜されているため、ｎ−形ドリフト層３も同様な形状の凹みを有する。ｎ−形ドリフト層３の厚さＬ１は、例えば２．７μｍであり、ｎ形不純物の濃度は１×１０１２〜１×１０１３／ｃｍ３である。
【００１５】
ｐ形ベース層４は、ｎ−形ドリフト層３を介して、ｎ＋形半導体基板１の外周枠１ａ〜１ｃの側壁上、底部１ｄ上、及び複数の柱状部１ｅの側壁上を全て覆うように、ｎ＋形半導体基板１の凹み２内に設けられる。ｐ形ベース層４は、ｎ＋形半導体基板１の上面と平行な平面において、各柱状部１ｄをｎ−形ドリフト層３を介して取り囲むように設けられる。ｐ形ベース層４は、半導体であり、ｎ−形ドリフト３層と同様にＣＶＤにより成膜される。
【００１６】
複数の柱状部１ｅのうちの隣り合う柱状部１ｅの間において、柱状部１ｅの側壁上におけるｐ形半導体層４の厚さ及びｎ＋形半導体基板１の底部１ｄ上のｐ形半導体層４の厚さは、ｎ−形ドリフト層３の場合と同様に、ＣＶＤによる成膜によって決まり、それぞれほぼ等しくＬ２である。それぞれ隣り合う柱状部１ｅの間では、ｐ形ベース層４は、ｎ−形ドリフト層３が有する凹みを反映した凹みを有するようにＬ２は十分薄い。ｐ形ベース層の厚さＬ２は、例えば０．５μｍであり、ｐ形不純物の濃度は１×１０１７〜１×１０１８／ｃｍ３である。
【００１７】
これに対して、複数の柱状部１ｅのうちＸ方向において最も端にある柱状部１ｅと外周枠の第２の直線部１ｂとの間では、ｎ−形ドリフト層３の有する凹みのＸ方向における幅Ｌ３が、ｐ形ベース層の成膜される厚さＬ２に対して十分狭い。このため、ｐ形ベース層４が隣り合う柱状部１ｅの間でｎ−形ドリフト層３の凹み内に成膜されている間に、最も端の柱状部１ｅと外周枠１ａ〜１ｃの第２の直線部１ｂとの間でｎ−形ドリフト層３の凹みがｐ形ベース層４により埋め込まれる。すなわち、最も端にある柱状部１ｅと外周枠の第２の直線部１ｂとの間では、ｐ形ベース層４は、ｎ−形ドリフト層３の凹みを反映した凹みを有さない。
【００１８】
同様に、複数の柱状部１ｅのうちＸ方向において最も端にある柱状部１ｅと外周枠の第１の直線部１ａとの間では、ｎ−形ドリフト層３の有する凹みのＹ方向における幅Ｌ４が、ｐ形ベース層の成膜される厚さＬ２に対して十分狭い。このため、最も端の柱状部１ｅと外周枠１ａ〜１ｃの第１の直線部１ａとの間で、ｎ−形ドリフト層３の凹みがｐ形ベース層４により埋め込まれる。すなわち、最も端にある柱状部１ｅと外周枠１ａ〜１ｃの第１の直線部１ａとの間では、ｐ形ベース層４は、ｎ−形ドリフト層３の凹みを反映した凹みを有さない。
【００１９】
また、ｐ形ベース層４は、それぞれ隣り合う柱状部１ｅの間で、Ｘ方向においてｎ−形ドリフト層３に挟まれる。さらに、ｐ形ベース層４は、最も端にある柱状部１ｅと外周枠の第２の直線部１ｂとの間で、Ｘ方向においてｎ−形ドリフト層３に挟まれる。同様に、ｐ形ベース層４は、最も端にある柱状部１ｅと外周枠の第１の直線部１ａとの間で、Ｙ方向においてｎ−形ドリフト層３に挟まれる。
【００２０】
ｎ＋形ソース層５は、それぞれ隣り合う柱状部１ｅの間において、ｐ形ベース層４の凹み内に設けられる。すなわち、ｎ＋形ソース層５は、ｎ＋形半導体基板１の凹み２内のそれぞれ隣り合う柱状部１ｅの間に、ｎ−形ドリフト層３及びｐ形ベース層４を介して埋め込まれ、Ｘ方向においてｐ形ベース層に挟まれる。ｎ＋形ソース層は、隣り合う柱状部１ｅの間でｐ形ベース層４中をＹ方向に沿って延伸し、ｐ形ベース層４及びｎ−形ドリフト層３を介して外周枠１ａ〜１ｃの第１の直線部１ａと離間する。一方、ｎ＋形ソース層５は、最も端の柱状部１ｅと外周枠１ａ〜１ｃとの間のｐ形ベース層４中には存在しない。ｎ＋形ソース層５のＸ方向における幅は、例えば１〜２μｍであり、ｎ形不純物の濃度は１×１０１８〜１×１０２０／ｃｍ３である。
【００２１】
各柱状部１ｅ（または外周枠の第２の直線部１ｂ）の側壁上のｎ−形ドリフト層３の厚さＬ１は、別の表現をすれば、ｎ＋形半導体基板１の上面と平行な平面において、各柱状部１ｅ（または外周枠の第２の直線部１ｂ）とｐ形ベース層４とに挟まれたｎ−形ドリフト層３のＸ方向における幅である。同様に、各柱状部１ｅの側壁上のｐ形ベース層４の厚さＬ２は、それぞれ隣り合う柱状部１ｅの間でｎ−形ドリフト層３及びｎ＋形ソース層５に挟まれたｐ形ベース層４のＸ方向における幅である。また、最も端の柱状部１ｅと外周枠１ａ〜１ｃの第２の直線部１ｂとの間のｐ形ベース層４のＸ方向における幅Ｌ３は、上記ｎ−形ドリフト層３に形成される凹みのＸ方向における幅である。最も端の柱状部１ｅと外周枠１ａ〜１ｃの第１の直線部１ａとの間のｐ形ベース層のＹ方向における幅Ｌ４は、上記ｎ−形ドリフト層３に形成される凹みのＹ方向における幅である。
【００２２】
最も端にある柱状部１ｅと外周枠１ａ〜１ｃの第２の直線部１ｂとのＸ方向における間隔Ｌが、最も端にある柱状部１ｅと外周枠１ａ〜１ｃの第１の直線部１ａとのＹ方向における間隔と同じ場合は、上記ｐ形ベース層のＸ方向における幅Ｌ３と上記ｐ形ベース層のＹ方向における幅Ｌ４とはほぼ等しくなる。本実施形態では、説明を簡単にするため、Ｌ３とＬ４とが等しい場合で説明する。
【００２３】
ｎ＋形半導体基板１、ｎ−形ドリフト層３、ｐ形ベース層４、ｎ＋形ソース層５を構成する半導体は、本実施形態では、シリコン（Ｓｉ）である。シリコンの代わりに、炭化シリコン（ＳｉＣ）または窒化物半導体（ＡｌＧａＩｎＮ）等を用いることも可能である。ｎ形不純物としては、例えば、リン（Ｐ）または砒素（Ａｓ）が用いられ、ｐ形不純物としてはホウ素（Ｂ）が用いられる。
【００２４】
複数のトレンチ６が、ｎ＋形ソース層５中からｐ形ベース層４中を通りｎ−形ドリフト層３中へＸ方向に沿って延伸するように設けられる。複数のトレンチ６は、Ｙ方向に沿って互いに離間して設けられる。複数のトレンチ６は、隣り合う柱状部１ｅのそれぞれの柱状部１ｅに向かってｎ＋形ソース層５からｐ形ベース層４を通りｎ−形ドリフト層へ延伸する。複数のトレンチ６は、ｎ＋形半導体基板１の上面から下面に向かって、ｎ＋形ソース層５中、ｐ形ベース層４中、及びｎ−形ドリフト層３中を延伸する。
【００２５】
本実施形態では、複数のトレンチ６の底は、図２に示したように、Ｘ方向とＹ方向に垂直なＺ方向において、ｐ形ベース層４中に設けられる。しかしながら、設計事項に応じて、複数のトレンチ６の底は、ｐ形ベース層４を通り抜けてｎ−形ドリフト層３に達していてもよい。または、複数のトレンチ６の底は、ｎ＋形ソース層５中に留まってもよい。トレンチ６下部における耐圧の劣化を抑制する観点では、複数のトレンチ６の底は、Ｚ方向においてｐ形ベース層４中にあることが望ましい。
【００２６】
ゲート絶縁膜７が、複数のトレンチ６の側壁及び底面を覆うように設けられる。ゲート絶縁膜７は、例えば酸化シリコンであり、窒化シリコンまたは酸窒化シリコンを用いることも可能である。
【００２７】
複数のゲート電極８は、ゲート絶縁膜７を介して複数のトレンチ６内に設けられる。ゲート電極８は、導電性のシリコンである。シリコンの代わりに、金属または金属シリサイドを用いることも可能である。ゲート電極８は、ゲート絶縁膜７によりｎ＋形ソース層５、ｐ形ベース層４、及びｎ−形ドリフト層３から絶縁される。ゲート電極８は、ゲート絶縁膜７を介して、ｎ＋形ソース層５、ｐ形ベース層４、及びｎ−形ドリフト層３上に設けられる。
【００２８】
図示しないドレイン電極は、ｎ＋形半導体基板１の下面に電気的に接続される。図示しないソース電極は、ｎ＋形ソース層５及びｐ形ベース層４に電気的に接続される。ｎ＋形半導体基板１は、ｎ＋形ドレイン層として機能する。
【００２９】
図１に示したように、本実施形態に係るＭＯＳＦＥＴでは、隣り合う柱状部１ｅにより挟まれた領域がＭＯＳＦＥＴのユニットセルＵ１を構成する。複数のユニットセルＵ１が、ｎ＋形半導体基板１の凹み２内でＸ方向に沿って繰り返し配列される。ｎ＋形半導体基板１の外周枠１ａ〜１ｃは、複数のユニットセルＵ１を取り囲む。
【００３０】
本実施形態に係る電力用半導体装置では、ゲート電極８に閾値を超える正の電圧を印加すると、ｐ形ベース層４のゲート電極８と向き合った部分にチャネル層が形成されオン状態となる。チャネル層は、Ｚ方向に沿ってチャネル幅を有し、Ｘ方向に沿ってチャネル長を有する。ソース電極に対してドレイン電極に正の電圧が印加されると、電子は、Ｘ方向に沿ってｎ＋形ソース層５からｐ形ベース層４中のチャネル層及びｎ−形ドリフト層３を通り、ｎ＋形半導体基板１へ流れる。本実施形態に係る電力用半導体装置では、ｎ＋形半導体基板１に形成する凹み２の深さを深くすることにより、チャネル幅を大きくすることができるので、オン抵抗の低減及びオン電圧の低減が可能である。
【００３１】
次に本実施形態に係る電力用半導体装置の効果について比較例とともに説明するため、図４を用いて比較例に係る電力用半導体装置について説明する。比較例に係る電力用半導体装置も、本実施形態に係る電力用半導体装置と同様に、チャネル層のチャネル幅がｎ＋形半導体基板と垂直な方向または積層方向（Ｚ方向）に設けられたＭＯＳＦＥＴである。なお、本実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。本実施形態との相異点について主に説明する。
【００３２】
図４に示したように、比較例に係る電力用半導体装置のユニットセルＵ２は、本実施形態に係る電力用半導体装置のユニットセルＵ１の両端の柱状部１ｅをＹ方向にさらに延伸させて外周枠の第１の直線部１ａと直交させた構造を有する。本実施形態に係る電力用半導体装置では、ｎ＋形半導体基板１の凹み２を囲む外周枠１ａ〜１ｃの中にユニットセルＵ１が複数配列される。これに対して比較例に係る電力用半導体装置では、ｎ＋形半導体基板１００の凹みを囲む外周枠１００ａ〜１００ｃ自身がユニットセルＵ２となる。
【００３３】
比較例に係るｎ＋形半導体基板１００の外周枠１００ａ〜１００ｃは、第１の実施形態に係るｎ＋形半導体基板１の外周枠１ａ〜１ｃと同様にＸ方向に沿って延伸する２つの第１の直線部１００ａ、Ｙ方向に沿って延伸する２つの第２の直線部１００ｂ、及び第１の直線部１００ａ及び第２の直線部１００ｂとを四隅で繋ぐ４つのコーナー部１００ｃから構成される。本実施形態に係る電力用半導体装置では、複数の柱状部１ｅがそれぞれｎ＋形ドレイン層として機能する。これに対して、比較例に係る電力用半導体装置では、柱状部は存在せず、ｎ＋形半導体基板１００の外周枠１００ａ〜１００ｃがｎ＋形ドレイン層として機能する。
【００３４】
以上の点で、比較例に係る電力用半導体装置は、本実施形態に係る電力用半導体装置と相異する。比較例に係るユニットセルＵ２と本実施形態に係るユニットセルＵ１とは、内部に同一のＭＯＳＦＥＴの構造を有する。比較例に係るユニットセルＵ２の図４中の一点鎖線で囲んだ領域Ｄは、図２に示した斜視図と同一構造である。また、図４中のＥ−Ｅ線における比較例に係るユニットセルＵ２の断面の構造は、図３（ａ）に示した本実施形態に係るユニットセルＵ１の断面の構造と同じである。Ｆ−Ｆ線における比較例に係るユニットセルＵ２の断面の構造は、図３（ｂ）に示した本実施形態に係るユニットセルＵ１の断面の構造と同じである。
【００３５】
比較例に係る電力用半導体装置では、ｎ＋形半導体基板１００の外周枠１００ａ〜１００ｃがユニットセルＵ２である。このため、比較例に係るｎ＋形半導体基板１００の外周枠１００ａ〜１００ｃは、本実施形態に係るｎ＋形半導体基板１の外周枠１ａ〜１ｃと比べて第１の直線部１００ａの寸法が小さい。この結果、ｎ＋形半導体基板１００の上面と平行な面において、比較例に係る外周枠のコーナー部１００ｃの曲率半径は、本実施形態に係る外周枠のコーナー部１ｃに比べて小さくなってしまう。
【００３６】
本実施形態に係る電力用半導体装置及び比較例に係る電力用半導体装置のどちらも、ｐ形ベース層４及びｎ−形ドリフト層３のｐ−ｎ接合の外周枠のコーナー部における部分（図１中のＧ及び図４中のＨ）で、アバランシェ降伏が発生しやすい。ｐ形ベース層４及びｎ−形ドリフト層３のｐ−ｎ接合から広がる等電位線の間隔が、外周枠の直線部における部分よりも、コーナー部における部分において狭くなるためである。
【００３７】
また、コーナー部の曲率半径が小さいほど、等電位線の間隔がさらに狭くなる。このため、本実施形態に係る電力用半導体装置の方が、比較例に係る電力用半導体装置よりも、コーナー部における曲率半径が大きいので、コーナー部におけるアバランシェ降伏が発生しにくく、耐圧が高い。
【００３８】
さらに、比較例に係る電力用半導体装置では、外周枠１００ａ〜１００ｃがユニットセルＵ２であるので、複数の各ユニットセルＵ２の四隅の数だけ、ｐ形ベース層４とｎ−形ドリフト層３とのｐ−ｎ接合の曲率半径の小さいコーナーＨが存在する。このため、比較例に係る電力用半導体装置では、アバランシェ降伏が発生する部分が多数存在する。
【００３９】
これに対して、本実施形態に係る電力用半導体装置は、ｎ＋形半導体基板１の外周枠の中に複数のユニットセルＵ１が配置されている。このため、各ユニットセルＵ１の四隅には、ｐ形ベース層４とｎ−形ドリフト層３とのｐ−ｎ接合の曲率半径の小さいコーナーは存在しない。外周枠１ａ〜１ｃの四隅においてだけ、ｐ形ベース層４とｎ−形ドリフト層３とのｐ−ｎ接合の曲率半径の小さいコーナーＧ存在する。このため、本実施形態に係る電力用半導体装置では、比較例に係る電力用半導体装置と比べてアバランシェ降伏が発生する部分が遙かに少ない。この点においても、本実施形態に係る電力半導体装置は、アバランシェ降伏が発生しにくく、比較例に係る電力半導体装置よりもさらに耐圧が高い。
【００４０】
以上示したように、本実施形態に係る電力用半導体装置は、外周枠の中に外周枠と離間した複数の柱状部を有し、隣り合う柱状部の間に、ｎ−形ドリフト層を介してｐ形ベース層、及びｐ形ベース層を介してｎ＋形ソース層を有する。隣り合う柱状部に挟まれた領域がユニットセルＵ１となり、ユニットセルＵ１が外周枠の中に複数配列される。この結果、各ユニットセルＵ１の四隅にｐ形ベース層４及びｎ−形ドリフト層３のｐ−ｎ接合の曲率半径が小さい部分が形成されない。また、複数のユニットセルＵ１を囲む外周枠１ａ〜１ｃのコーナー部１ｃを、曲率半径を大きく有するように形成することができる。この結果、本実施形態によれば、オン抵抗が低く耐圧が高い、基板垂直方向にチャネル幅を有する絶縁ゲート型電力用半導体装置を提供することができる。
【００４１】
本実施形態に係る電力用半導体装置では、最も端にある柱状部１ｅと外周枠の第２の直線部１ｂとのＸ方向における間隔Ｌが、コーナー部１ｃの側壁の曲率半径Ｒとほぼ等しいときは、ｎ＋形半導体基板１の上面と平行な平面において、コーナー部１ｃにおけるｐ形ベース層４の幅は、Ｌ３及びＬ４と等しくなる。コーナー部１ｃの側壁の曲率半径Ｒが、最も端にある柱状部１ｅと外周枠の第２の直線部１ｂとのＸ方向における間隔Ｌよりも大きくなると、コーナー部１ｃにおけるｐ形ベース層４の幅は、Ｌ３及びＬ４よりも狭くなる。曲率半径Ｒが大きすぎると、コーナー部１ｃにおいて、ｐ形ベース層４が切断される。
【００４２】
この場合、ｎ＋形半導体基板１の上面と平行な平面において、ｐ形ベース層４は、凸部を有するようになるので、アバランシェ耐量が低下する。このため、ＲはＬに対して大きすぎるのは好ましくない。また、Ｒが小さすぎると、コーナー部１ｃにおいて、ｐ形ベース層４とｎ−形ドリフト層３とのｐ−ｎ接合による電界集中が発生しやすくなるため好ましくない。
【００４３】
また、最も端の柱状部１ｅと外周枠の第１の直線部１ａ及び第２の直線部１ｂとの間隔Ｌが狭くなると、ｐ形ベース層４のＸ方向における幅Ｌ３及びＹ方向における幅Ｌ４が狭くなる。最も端の柱状部１ｅと外周枠１ａ〜１ｃとの間のｐ形ベース層４は、ドレイン電極と同電位のｎ−形ドリフト層３により挟まれている。このため、オフ状態では、ｐ形ベース層４中に、最も端の柱状部１ｅ側と外周枠１ａ〜１ｃ側の両側から空乏層が延びる。  これに対して、ユニットセルＵ１内のｐベース層は、柱状部１ｅ側だけでｎ−形ドリフト層とｐ−ｎ接合を形成するだけなので、空乏層は柱状部１ｅの片側からだけｐ形ベース層４中を伸びる。従って、最も端に柱状部１ｅと外周枠１ａ〜１ｃとの間のｐ形ベース層４の方が、ユニットセルＵ１内のｐ形ベース層４よりも早く空乏化する。
【００４４】
このため、最も端の柱状部１ｅと外周枠１ａ〜１ｃとの間のｐ形ベース層の幅Ｌ３及びＬ４が、隣り合う柱状部１ｅの間（以下、ユニットセルＵ１）のｐ形ベース層のＸ方向における幅Ｌ２よりも小さくなると、最も端の柱状部１ｅと外周枠１ａ〜１ｃとの間のｐ形ベース層４は完全に空乏化する。そのため、この空乏層がユニットセルＵ１内のｐ形ベース層４中にさらに伸び、ユニットセルＵ１中のｎ＋形ソース層５へ達するとパンチスルーが発生し、電力用半導体装置は破壊されてしまう。これを防ぐために、最も端に柱状部１ｅと外周枠１ａ〜１ｃの間のｐ形ベース層４の幅Ｌ３及びＬ４は、ユニットセルＵ１内のｐ形ベース層４のＸ方向における幅Ｌ２よりも小さくないことが望ましい。
【００４５】
次に本実施形態に係る電力用半導体装置の製造方法を図５及び図６を用いて簡単に説明する。図５（ａ）は、第１の実施形態に係る電力用半導体装置の製造工程の一部の図３（ａ）の断面における要部模式断面図、図５（ｂ）は第１の実施形態に係る電力用半導体装置の製造工程の一部の図３（ｂ）の断面における要部模式断面図である。図６（ａ）及び図６（ｂ）も、図５（ａ）及び図５（ｂ）と同様である。
【００４６】
図５に示したように、ｎ＋形半導体基板１の上面に所望の形状のマスク１０を形成する。次に、ＲＩＥ（Reactive Ion Etching）によりｎ＋形半導体基板１の上面をエッチングして凹み２を形成することにより、マスク１０の下部に、ｎ＋形半導体基板の外周枠１ａ〜１ｃ、複数の柱状部１ｅ、及び底部１ｄが形成される。
【００４７】
次に、図６に示したように、ｎ＋形半導体基板１の外周枠１ａ〜１ｃの側壁上、底部１ｄ上、複数の柱状部１ｅの側壁上、及びマスク１０上を覆うように、ＣＶＤによりｎ−形シリコン３が成膜される。ｎ−形シリコン３は、膜厚Ｌ１が２．７μｍであり、ｎ形不純物濃度は、１×１０１２〜１×１０１３／ｃｍ３である。ｎ−形シリコン３は、ｎ＋形半導体基板１の凹み２に対応した凹みを有する。
【００４８】
次に、ｐ形シリコン４がＣＶＤによりｎ−形シリコン３の上に成膜される。隣り合う柱状部１ｅの間では、柱状部１ｅの側壁上及びｎ＋形半導体基板１の底部１ｄ上に形成されたｐ形シリコン４の厚さＬ２は、０．５μｍである。隣り合う柱状部１ｅの間では、ｐ形シリコン４は、ｎ−形シリコン３の凹みに対応した凹みを有する。また、最も端の柱状部１ｅと外周枠１ａ〜１ｃとの間では、ｎ−形シリコン３の凹みのＸ方向における幅Ｌ３が、成膜されたｐ形シリコン４の厚さよりも十分に小さいので、ｐ形シリコン４は、ｎ−形シリコン３の凹みを完全に埋め込んで成膜される。すなわち、最も端の柱状部１ｅと外周枠１ａ〜１ｃとの間では、ｐ形シリコン４は、ｎ−形シリコン３の凹みに対応した凹みを有さない。さらに、ｐ形シリコン４は、外周枠１ａ〜１ｃ上、及び複数の柱状部１ｅ上に、ｎ−形シリコン３を介して形成される。ｐ形シリコン４のｐ形不純物濃度は、１×１０１７〜１×１０１８／ｃｍ３である。
【００４９】
次に、ｎ＋形シリコン５がＣＶＤによりｐ形シリコン４の上に成膜される。ｎ＋形シリコン５は、隣り合う柱状部１ｅの間のｐ形シリコンの凹みを埋め込むように、ｐ形シリコン４上全体に形成される。ｎ＋形シリコン５の、ｐ形シリコンの凹み内に埋め込まれた部分のＸ方向における幅は、１〜２μｍである。ｎ形不純物濃度は、１×１０１９／ｃｍ３である。
【００５０】
上記各シリコンの成膜において、シリコンの原料は、例えば、シラン（ＳｉＨ４）がである。ｎ形不純物の原料は、例えば、フォスフィン（ＰＨ３）である。ｐ形不純物の原料は、例えば三塩化ホウ素（ＢＣｌ３）である。
【００５１】
次にＣＭＰ(Chemical Mechanical Polishing)により、マスク１０が除去されるまで上記ｎ−形シリコン３、ｐ形シリコン４、及びｎ＋形シリコン５を研磨して平坦化する。以上の結果、図３に示したように、ｎ−形ドリフト層３は、ｎ−形シリコンにより構成され、ｎ＋形半導体基板１の凹み２内に設けられ、ｎ＋形半導体基板１の底部１ｄ上、複数の柱状部１ｅの各側壁上、及び外周枠の側壁上を全て覆う。ｐ形ベース層４は、ｐ形シリコン４により構成され、ｎ＋形半導体基板１の凹み２内にｎ−形ドリフト層３を介して設けられ、それぞれ隣合う柱状部１ｅの間のＸ方向においてｎ−形ドリフト層３に挟まれる。ｎ＋形ソース層５は、ｎ＋形シリコンにより構成され、ｎ＋形半導体基板１の凹み２内にｐ形ベース層４を介して設けられ、それぞれ隣り合う柱状部１ｅの間のＸ方向において、ｐ形ベース層４に挟まれ、ｎ−形ドリフト層３よりも高い濃度のｎ形不純物を有する。
【００５２】
この後は、図示による詳細な説明は省略するが、通常実施されるＭＯＳＦＥＴのプロセスを用いて、ドレイン電極がｎ＋形半導体基板１の裏面に電気的に接続するように形成される。ソース電極が、層間絶縁膜の開口部を介して、ｐ形ベース層４及びｎ＋形ソース層５に電気的に接続するように形成される。ゲート配線層が、層間絶縁膜を介してｎ＋形半導体基板１上に形成され、層間絶縁膜の開口部を介して、ゲート電極８と電気的に接続するように形成される。
【００５３】
本実施形態に係る電力用半導体装置では、ユニットセルＵ１内において、ゲート電極８は、ｎ＋形ソース層５を介して離間し、隣り合うように設けられる。しかしながら、ゲート電極８は、これに限定されることなく、隣り合うゲート電極８は、離間しないで１つに繋がっていてもよい。すなわち、ユニットセルＵ１内において、ゲート電極８は、ｎ−形ドリフト層３のＸ方向における一方から、ｐ形ベース層４、ｎ＋形ソース層５、ｐ形ベース層４、及びｎ−形ドリフト層の他方に延伸するように設けられてもよい。
【００５４】
本実施形態に係る電力用半導体装置は、ＭＯＳＦＥＴの場合で説明したが、ＩＧＢＴとすることも可能である。ＩＧＢＴの場合は、例えば、本実施形態に係る電力用半導体装置において、ｎ＋形半導体基板の代わりにｐ＋形半導体基板を用い、その他は同一構造とすればよい。さらに、ｐ＋形半導体基板とｎ−形ドリフト層との間にｎ＋形バッファ層が設けられると、ノンパンチスルー型のＩＧＢＴが得られ、耐圧が向上する。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１、１００  ｎ＋形半導体基板（ｎ＋形ドレイン層）
１ａ、１００ａ  外周枠の第１の直線部
１ｂ、１００ｂ  外周枠の第２の直線部
１ｃ、１００ｃ  外周枠のコーナー部
１ｄ  底部
１ｅ  第１の柱状部
１ｆ  第２の柱状部
２  凹み
３  ｎ−形ドリフト層
４  ｐ形ベース層
５  ｎ＋形ソース層
６  トレンチ
７  ゲート絶縁膜
８  ゲート電極
１０  マスク
Ｄ  ドレイン端子
Ｇ  ゲート端子
Ｓ  ソース端子
Ｕ１、Ｕ２  ユニットセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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