(57)【要約】【課題】放射線耐性の高い良好な半導体装置及びその製造方法を提供する。【解決手段】第１導電型の半導体基板１０内に形成された第２導電型の第１のウェル１６Ｎと、第１のウェルに形成された第１導電型の第１のトランジスタ２２と、半導体基板内に形成され、第１のウェルに隣接する第１導電型の第２のウェル１６Ｐと、第２のウェルに形成され、第１のトランジスタに電気的に接続された第２導電型の第２のトランジスタ１８とを有し、少なくとも第１のウェルの下方における半導体基板内に形成された第１導電型の埋め込み不純物層１４とを有し、埋め込み不純物層の濃度ピーク位置と第１のウェルの濃度ピーク位置との距離は、１μｍ以上である。【選択図】図１
2014120609.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板内に形成された第２導電型の第１のウェルと、
前記第１のウェルに形成された前記第１導電型の第１のトランジスタと、
前記半導体基板内に形成され、前記第１のウェルに隣接する前記第１導電型の第２のウェルと、
前記第２のウェルに形成され、前記第１のトランジスタに電気的に接続された前記第２導電型の第２のトランジスタとを有し、
少なくとも前記第１のウェルの下方における前記半導体基板内に形成された前記第１導電型の埋め込み不純物層とを有し、
前記埋め込み不純物層の濃度ピーク位置と前記第１のウェルの濃度ピーク位置との距離は、１μｍ以上である
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１のトランジスタのソース／ドレインの一方と前記第２のトランジスタのソース／ドレインの一方とが電気的に接続されている
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記第１のウェルに形成された前記第１導電型の第３のトランジスタと、
前記第２のウェルに形成され、ソース／ドレインの一方が前記第３のトランジスタのソース／ドレインの一方に電気的に接続された前記第２導電型の第４のトランジスタとを更に有し、
前記第１のトランジスタと前記第２のトランジスタとにより形成される第１のインバータの出力ノードが、前記第３のトランジスタと前記第４のトランジスタとにより形成される第２のインバータの入力ノードに電気的に接続されており、
前記第２のインバータの出力ノードが、前記第１のインバータの入力ノードに電気的に接続されている
ことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記埋め込み不純物層は、前記第２のウェルの下方における前記半導体基板内にも形成されている
ことを特徴とする半導体装置。
【請求項５】
第１導電型の半導体基板の少なくとも第１の領域に、第１導電型のドーパント不純物を第１のエネルギーにより導入し、前記半導体基板内に前記半導体基板表面から離間した前記第１導電型の埋め込み不純物層を形成する工程と、
前記半導体基板の前記第１の領域に第２導電型のドーパント不純物を第１のエネルギーより低い第２のエネルギーにより導入し、前記半導体基板内に前記第２導電型の第１のウェルを形成する工程と、
前記第１の領域に隣接する前記半導体基板の第２の領域に、前記第１導電型のドーパント不純物を第１のエネルギーより低い第３のエネルギーにより導入し、前記半導体基板内に前記第１導電型の第２のウェルを形成する工程と、
前記第１導電型の第１のトランジスタを前記第１のウェルに形成し、前記第１のトランジスタに接続される第２導電型の第２のトランジスタを前記第２のウェルに形成する工程とを有し、
前記埋め込み不純物層の濃度ピーク位置と前記第１のウェルの濃度ピーク位置との距離は、１μｍ以上である
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第１のトランジスタ及び前記第２のトランジスタを形成する工程では、前記第１のトランジスタのソース／ドレインの一方と前記第２のトランジスタのソース／ドレインの一方とを電気的に接続する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項５又は６記載の半導体装置の製造方法において、
前記第１のトランジスタ及び第２のトランジスタを形成する工程では、前記第１導電型の第３のトランジスタを前記第１のウェルに更に形成し、ソース／ドレインの一方が前記第３のトランジスタのソース／ドレインの一方に電気的に接続される前記第２導電型の第４のトランジスタを前記第２のウェルに更に形成する
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項５乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記埋め込み不純物層を形成する工程では、前記第２のウェルの下方における前記半導体基板内にも前記埋め込み不純物層を形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
放射線が半導体チップ内を通過した際に起こる現象として、シングルイベント効果（Single Event Effect：ＳＥＥ）が知られている。
【０００３】
シングルイベント効果の代表的な現象の一つはラッチアップであり、シングルイベントラッチアップ（Single Event Latch-up：ＳＥＬ）と称される。
【０００４】
また、シングルイベント効果の代表的な現象の一つとして、メモリのデータが反転する現象であるシングルイベントアップセット（Single Event Upset：ＳＥＵ）も知られている。
【０００５】
電子機器の誤動作や破損を防止するためには、シングルイベント効果によるエラーを生じにくくすることが重要である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−６００７１号公報
【特許文献２】国際公開第２００６／１３１９８６号パンフレット
【特許文献３】特開平９−２２３７４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、近時の半導体装置の微細化に伴い、シングルイベントラッチアップが生じやすくなる傾向にある。
【０００８】
本発明の目的は、放射線耐性の高い良好な半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
実施形態の一観点によれば、第１導電型の半導体基板内に形成された第２導電型の第１のウェルと、前記第１のウェルに形成された前記第１導電型の第１のトランジスタと、前記半導体基板内に形成され、前記第１のウェルに隣接する前記第１導電型の第２のウェルと、前記第２のウェルに形成され、前記第１のトランジスタに電気的に接続された前記第２導電型の第２のトランジスタとを有し、少なくとも前記第１のウェルの下方における前記半導体基板内に形成された前記第１導電型の埋め込み不純物層とを有し、前記埋め込み不純物層の濃度ピーク位置と前記第１のウェルの濃度ピーク位置との距離は、１μｍ以上であることを特徴とする半導体装置が提供される。
【００１０】
実施形態の他の観点によれば、第１導電型の半導体基板の少なくとも第１の領域に、第１導電型のドーパント不純物を第１のエネルギーにより導入し、前記半導体基板内に前記半導体基板表面から離間した前記第１導電型の埋め込み不純物層を形成する工程と、前記半導体基板の前記第１の領域に第２導電型のドーパント不純物を第１のエネルギーより低い第２のエネルギーにより導入し、前記半導体基板内に前記第２導電型の第１のウェルを形成する工程と、前記第１の領域に隣接する前記半導体基板の第２の領域に、前記第１導電型のドーパント不純物を第１のエネルギーより低い第３のエネルギーにより導入し、前記半導体基板内に前記第１導電型の第２のウェルを形成する工程と、前記第１導電型の第１のトランジスタを前記第１のウェルに形成し、前記第１のトランジスタに接続される第２導電型の第２のトランジスタを前記第２のウェルに形成する工程とを有し、前記埋め込み不純物層の濃度ピーク位置と前記第１のウェルの濃度ピーク位置との距離は、１μｍ以上であることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
開示の半導体装置及びその製造方法によれば、埋め込み不純物層の導電型が半導体基板の導電型と同じ導電型である第１導電型に設定されている。中性子やα粒子が第２導電型の第１のウェルと第２導電型の埋め込み不純物層との間に位置する空乏層を通過した際には、第２導電型の埋め込み不純物層がバリアとして機能し、ファネリングが切断される。ファネリングが切断されるに至るまでに生ずる電荷はわずかであり、わずかな電荷が第１のウェルや第２のウェル内に取り込まれても、寄生サイリスタはオン状態になりにくく、従って、シングルイベントラッチアップには至りにくい。なお、第１導電型の第２のウェルの下方には空乏層が形成されていないため、中性子等が第２のウェルを通過してもファネリングは生じない。しかも、第２導電型の第１のウェルの濃度ピーク位置と第１導電型の埋め込み不純物層の濃度ピーク位置との間の距離が１μｍ以上に設定されている。第２導電型の第１のウェルの濃度ピーク位置と第１導電型の埋め込み不純物層の濃度ピーク位置との間の距離が過度に小さくないため、第２導電型の第１のウェルにおける電気抵抗は比較的小さくなっており、寄生サイリスタがオン状態になりにくくなっている。また、第２導電型の第１のウェルの濃度ピーク位置と第１導電型の埋め込み不純物層の濃度ピーク位置との間の距離が過度に小さくないため、第２導電型の第１のウェルと第１導電型の埋め込み不純物層との間の不純物プロファイルが過度に急峻とならない。このため、第２導電型の第１のウェルと第１導電型の埋め込み不純物層との間の接合リーク電流が小さく抑えられる。このため、接合リーク電流を抑制しつつ、放射線耐性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、一実施形態による半導体装置を示す断面図である。
【図２】図２は、一実施形態による半導体装置のメモリセルアレイのレイアウトを示す図である。
【図３】図３は、中性子又はα粒子が入射した際に生ずる現象を示す概略図である。
【図４】図４は、一実施形態による半導体装置の不純物プロファイルを示すグラフである。
【図５】図５は、シングルイベントラッチアップの発生率を示すグラフである。
【図６】図６は、接合リーク電流の測定結果を示すグラフである。
【図７】図７は、一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図８】図８は、一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図９】図９は、一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１０】図１０は、一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１１】図１１は、一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１２】図１２は、一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１３】図１３は、ＣＭＯＳインバータを有する半導体装置の概略を示す断面図である。
【図１４】図１４は、図１３に示す半導体装置に形成される寄生サイリスタを示す等価回路である。
【図１５】図１５は、参考例による半導体装置を示す断面図である。
【発明を実施するための形態】
【００１３】
図１３は、ＣＭＯＳインバータを有する半導体装置の概略を示す断面図である。
【００１４】
図１３に示すように、Ｐ型の半導体基板１１０には、Ｐ型ウェ１１６ＰルとＮ型ウェル１１６Ｎとが形成されている。Ｐ型ウェル１１６Ｐには、ゲート電極１２８ａとソース／ドレイン拡散層１４０とを有するＮＭＯＳトランジスタ１１８が形成されている。Ｎ型ウェル１１６Ｎには、ゲート電極１２８ｂとソース／ドレイン拡散層１４４とを有するＰＭＯＳトランジスタ１２２が形成されている。ゲート電極１２８ａ，１２８ｂには、入力信号線Ｖｉｎが接続されている。ＰＭＯＳトランジスタ１２２のドレイン１４４とＮＭＯＳトランジスタ１１８のドレイン１４４とは互いに電気的に接続されているとともに、出力信号線Ｖｏｕｔに接続されている。ＮＭＯＳトランジスタ１１８のソース１４０及びＰ型ウェル１１６Ｐのウェルタップ領域１２０は、接地電位Ｖｓｓに接続されている。ＰＭＯＳトランジスタのソース１４４及びＮ型ウェル１１６Ｎのウェルタップ領域１２４は、電源電位Ｖｄｄに接続されている。ＮＭＯＳトランジスタ１１８とＰＭＯＳトランジスタ１２２とによりＣＭＯＳインバータが形成されている。
【００１５】
このようなＣＭＯＳインバータを有する半導体装置においては、図１３に示すように寄生サイリスタが形成される。
【００１６】
図１４は、図１３に示す半導体装置に形成される寄生サイリスタを示す等価回路である。
【００１７】
図１４に示すように、寄生ＰＮＰトランジスタＴｒ１、寄生ＮＰＮトランジスタＴｒ２及び寄生抵抗Ｒ１〜Ｒ４が形成される。寄生抵抗Ｒ１は、寄生ＰＮＰトランジスタＴｒ１のエミッタとＰＭＯＳトランジスタ１２２のソース１４４との間の寄生抵抗である。寄生抵抗Ｒ２は、寄生ＰＮＰトランジスタＴｒ１のベースとＮ型ウェル１１６Ｎのウェルタップ領域１２４との間の寄生抵抗である。寄生抵抗Ｒ３は、寄生ＮＰＮトランジスタＴｒ２のエミッタとＮＭＯＳトランジスタ１１８のソース１４０との間の寄生抵抗である。寄生抵抗Ｒ４は、寄生ＮＰＮトランジスタのベースとＰ型ウェル１１６Ｐのウェルタップ領域１２０との間の寄生抵抗である。
【００１８】
このような寄生サイリスタが形成された半導体装置の空乏層に中性子やα粒子が入射すると、中性子等の軌跡に沿って空乏層が伸びる現象であるファネリングが生じ、中性子等の軌跡に沿って電荷（電子正孔対）が生じる。こうして生じた電荷がウェル１１６Ｐ、１１６Ｎ内に達すると、寄生サイリスタがオン状態となり、ラッチアップが生ずる場合がある。このような現象は、シングルイベントラッチアップと称される。
【００１９】
寄生サイリスタがオン状態になりにくいようにするためには、寄生抵抗Ｒ２や寄生抵抗Ｒ４を小さくすることが考えられる。
【００２０】
例えば、ウェルタップ領域１２０、１２４をウェル１１６Ｐ、１１６Ｎ内の各箇所に多数配するようにすれば、寄生抵抗Ｒ２や寄生抵抗Ｒ４を小さくすることができ、寄生サイリスタがオン状態になりにくくなる。
【００２１】
しかし、ウェル１１６Ｐ、１１６Ｎ内の各箇所にウェルタップ領域１２０，１２４を配した場合には、ウェルタップ領域１２０，１２４を配するために要する総スペースが大きくなってしまい、半導体装置の小型化等の要請に反する。
【００２２】
図１５は、参考例による半導体装置を示す断面図である。
【００２３】
Ｐ型の半導体基板１１０には、素子領域を画定する素子分離領域１１２が形成されている。素子分離領域が形成された半導体基板１１０には、Ｐ型ウェル１１６ＰとＮ型ウェル１１６Ｎとが形成されている。Ｐ型ウェル１１６Ｐには、ゲート電極１２８ａとソース／ドレイン拡散層１４０とを有するＮＭＯＳトランジスタ１１８が形成されている。Ｎ型ウェル１１６Ｎには、ゲート電極１２８ｂとソース／ドレイン拡散層１４４とを有するＰＭＯＳトランジスタ１２２が形成されている。Ｐ型ウェル１１６Ｐには、Ｐ型のウェルタップ領域１２０が形成されている。Ｎ型ウェル１１６Ｎには、Ｎ型のウェルタップ領域１２４が形成されている。
【００２４】
Ｐ型ウェル１１６Ｐ及びＮ型ウェル１１６Ｎの下方には、Ｎ型の埋め込み不純物層１１４が形成されている。Ｎ型の埋め込み不純物層１１４は、シングルイベントラッチアップを抑制するためのものである。
【００２５】
中性子等がＰ型ウェル１１６ＰとＮ型の埋め込み不純物層１１４との間に位置する空乏層を通過すると、中性子等の軌跡に沿ってファネリングが生ずる。この際、Ｎ型の埋め込み不純物層１１４がバリアとして機能し、Ｎ型の埋め込み不純物層１１４においてファネリングが切断される。このため、ウェル１１６Ｐ、１１６Ｎ内に取り込まれる電荷の量を少なく抑えることができる。ファネリングが生じた際にウェル１１６Ｐ、１１６Ｎ内に取り込まれる電荷の量を少なく抑えることは、シングルイベントラッチアップの防止に寄与し得る。
【００２６】
しかしながら、Ｎ型ウェル１１６Ｎが形成されている領域に中性子等が入射した場合には、Ｎ型の埋め込み不純物層１１４とＰ型の半導体基板１１０との間に生ずる空乏層を中性子等が通過する際にファネリングが生じる。この場合には、ファネリングを切断するバリアが存在しないため、ウェル１１６Ｎ内に比較的多量の電荷が取り込まれ、シングルイベントラッチアップの発生を招く虞がある。
【００２７】
［一実施形態］
一実施形態による半導体装置及びその製造方法について図１乃至図１２を用いて説明する。
【００２８】
（半導体装置）
まず、本実施形態による半導体装置について図１乃至図６を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。
【００２９】
本実施形態では、フリップフロップ回路を有するスタティック型のメモリセルを有する半導体装置、即ち、ＳＲＡＭ（Static Random Access Memory）を例に説明する。
【００３０】
半導体基板１０としては、例えばＰ型の半導体基板が用いられている。かかるＰ型の半導体基板１０としては、例えばＰ型のシリコン基板が用いられている。
【００３１】
半導体基板１０には、素子領域を画定する素子分離領域１２が形成されている。素子分離領域１２の材料としては、例えばシリコン酸化膜が用いられている。
【００３２】
素子分離領域１２により素子領域が画定された半導体基板１０内には、埋め込み不純物層（埋め込みウェル）１４が形成されている。埋め込み不純物層１４の導電型は、半導体基板１０の導電型と同じ導電型であるＰ型に設定されている。Ｐ型の埋め込み不純物層（ディープＰ型ウェル、Ｄｅｅｐ  Ｐ−Ｗｅｌｌ）１４は、Ｐ型ウェル１６Ｐ及びＮ型ウェル１６Ｎの下方に形成されている。埋め込み不純物層１４は、半導体基板１０の表面から離間して半導体基板１０内に埋め込まれている。埋め込み不純物層１６Ｐの濃度ピークは、半導体基板１０の表面から例えば１．８μｍ程度の深さに位置している。Ｐ型ウェル１６の導電型と埋め込み不純物層１４の導電型と半導体基板１０の導電型とがいずれも同じＰ型であるため、Ｐ型ウェル１６の下側は連続したＰ型の半導体となっている。従って、Ｐ型ウェル１６の下方には空乏層は存在していない。
【００３３】
Ｐ型ウェル１６Ｐは、ＮＭＯＳトランジスタ１８が形成される領域とウェルタップ領域（コンタクト層）２０とを含むように形成されている。ウェルタップ領域２０は、Ｐ型ウェル１６Ｐを接地電位Ｖｓｓに接続するためのものである。Ｐ型ウェル１６Ｐの濃度ピークは、半導体基板１０の表面から例えば０．６μｍ程度の深さに位置している。Ｐ型ウェル１６Ｐには、ＮＭＯＳトランジスタ１８の閾値電圧を制御するためのＰ型のチャネルドープ層（閾値電圧制御層）（図示せず）が形成されている。
【００３４】
Ｐ型ウェル１６Ｐに隣接するようにＮ型ウェル１６Ｎが形成されている。Ｎ型ウェルは、ＰＭＯＳトランジスタ２２が形成される領域とウェルタップ領域２４とを含むように形成されている。ウェルタップ領域２４は、Ｎ型ウェル１６Ｎを電源電位Ｖｄｄに接続するためのものである。Ｎ型ウェル１６Ｎの濃度ピークは、半導体基板１０の表面から例えば０．５μｍ程度の深さに位置している。Ｎ型ウェル１６Ｎの濃度ピークの位置とＰ型の埋め込み不純物層１４の濃度ピークの位置との間の距離は、例えば１．３μｍ程度となっている。Ｎ型ウェル１６Ｎには、ＰＭＯＳトランジスタ２２の閾値電圧を制御するためのＮ型のチャネルドープ層（閾値電圧制御層）（図示せず）が形成されている。
【００３５】
Ｐ型ウェル１６Ｐ、Ｎ型ウェル１６Ｎ及びｐ形の埋め込み不純物層１４が形成された半導体基板１０上には、例えば膜厚３ｎｍ程度のシリコン酸化膜のゲート絶縁膜２６が形成されている。
【００３６】
ゲート絶縁膜２６上には、例えば高さ１００ｎｍ程度のポリシリコンのゲート電極２８ａ、２８ｂが形成されている。ゲート長は、例えば４０〜９０ｎｍ程度とする。
【００３７】
ＮＭＯＳトランジスタ１８のゲート電極２８ａの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の浅い不純物領域を形成するＮ型のエクステンション領域（低濃度不純物領域）３０が形成されている。また、ＮＭＯＳトランジスタ１８のチャネル領域３２とエクステンション領域３０との間にはＰ型のポケット領域（図示せず）が形成されている。
【００３８】
ＰＭＯＳトランジスタ２２のゲート電極２８ｂの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の浅い不純物領域を形成するＰ型のエクステンション領域（低濃度不純物領域）３４が形成されている。また、ＰＭＯＳトランジスタ２２のチャネル領域３５とエクステンション領域３４との間にはＮ型のポケット領域（図示せず）が形成されている。
【００３９】
ゲート電極２８ａ、２８ｂの側壁部分には、例えばシリコン酸化膜により形成されたサイドウォールスペーサ３６が形成されている。
【００４０】
サイドウォールスペーサ３６が形成されたＮＭＯＳトランジスタ１８のゲート電極２８ａの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の深い不純物領域を形成するＮ型の高濃度不純物領域３８が形成されている。Ｎ型の低濃度不純物領域３０とＮ型の高濃度不純物領域３８とによりエクステンションソース／ドレイン構造のソース／ドレイン拡散層４０が形成されている。
【００４１】
こうして、ゲート電極２８ａとソース／ドレイン拡散層４０とを有するＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）１８が形成されている。
【００４２】
サイドウォールスペーサ３６が形成されたＰＭＯＳトランジスタ２２のゲート電極２８ｂの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の深い不純物領域を形成するＰ型の高濃度不純物領域４２が形成されている。Ｐ型の低濃度不純物領域３４とＰ型の高濃度不純物領域４２とによりエクステンションソース／ドレイン構造のソース／ドレイン拡散層４４が形成されている。
【００４３】
こうして、ゲート電極２８ｂとソース／ドレイン拡散層４４とを有するＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳトランジスタ）２２が形成されている。
【００４４】
ＮＭＯＳトランジスタ１８のソース／ドレイン拡散層４０上及びＰＭＯＳトランジスタ２２のソース／ドレイン拡散層４４上には、例えばコバルトシリサイドのシリサイド膜４６が形成されている。ソース／ドレイン拡散層４０、４４上のシリサイド膜４６は、ソース／ドレイン電極として機能する。また、ＮＭＯＳトランジスタ１８のゲート電極２８ａの上部及びＰＭＯＳトランジスタ２２のゲート電極２８ｂの上部にも、例えばコバルトシリサイドのシリサイド膜４６が形成されている。また、ウェルタップ領域２０、２４上にも、例えばコバルトシリサイドのシリサイド膜４６が形成されている。
【００４５】
ＮＭＯＳトランジスタ１８とＰＭＯＳトランジスタ２２とが形成された半導体基板１０上には、例えば膜厚１μｍ程度のシリコン酸化膜の層間絶縁膜４８が形成されている。
【００４６】
層間絶縁膜４８には、ソース／ドレイン電極４６に達するコンタクトホール５０が形成されている。また、層間絶縁膜４８には、ゲート電極２８ａ、２８ｂにそれぞれ達するコンタクトホール（図示せず）が形成されている。また、層間絶縁膜４８には、ウェルタップ領域２０，２４上のシリサイド膜４６に達するコンタクトホール５０が形成されている。
【００４７】
コンタクトホール５０内には、例えば膜厚５〜２０ｎｍ程度のＴｉ膜と膜厚５〜２０ｎｍ程度のＴｉＮ膜との積層膜により形成されたバリア膜（図示せず）が形成されている。
【００４８】
バリア膜が形成されたコンタクトホール５０内には、例えばタングステンの導体プラグ５２が埋め込まれている。
【００４９】
導体プラグ５２が埋め込まれた層間絶縁膜４８上には、例えば膜厚３００ｎｍ程度のシリコン酸化膜の層間絶縁膜５４が形成されている。
【００５０】
層間絶縁膜５４には、導体プラグ５２の上部を露出する溝５６が形成されている。
【００５１】
溝５６内には、バリア膜（図示せず）が形成されている。
【００５２】
バリア膜が形成された溝５６内には、例えばＣｕの配線５８が埋め込まれている。
【００５３】
図２は、本実施形態による半導体装置のメモリセルアレイのレイアウトを示す図である。
【００５４】
図２においては破線で囲んだ部分は、１つのメモリセルＭＣを示している。図２に示すように、フリップフロップ回路６２を有するスタティック型のメモリセルＭＣがマトリクス状に複数配列されている。
【００５５】
メモリセルＭＣは、直列に接続されたＰＭＯＳトランジスタＬ１、Ｌ２とＮＭＯＳトランジスタＤ１、Ｄ２とにより形成される２つのＣＭＯＳインバータ（ＣＭＯＳ回路）６０ａ、６０ｂを相補的に接続したフリップフロップ回路６２を有している。かかるＰＭＯＳトランジスタＬ１、Ｌ２は、ロードトランジスタと称される。かかるＮＭＯＳトランジスタＤ１、Ｄ２は、ドライバトランジスタと称される。
【００５６】
ロードトランジスタＬ１とドライバトランジスタＤ２により形成されたＣＭＯＳインバータ６０ａの入力ノード（入力端子）６４は、ＣＭＯＳインバータ６０ｂの出力ノード（出力端子）６６に接続されている。ロードトランジスタＬ２とドライバトランジスタＤ２とにより形成されたインバータ６０ｂの入力ノード６８は、ＣＭＯＳインバータ６０ａの出力ノード７０に接続されている。
【００５７】
ＣＭＯＳインバータ６０ａは、ＣＭＯＳインバータ６０ｂの出力ノード６６の信号を入力し、入力した信号の論理反転信号を出力する。また、ＣＭＯＳインバータ６０ｂは、ＣＭＯＳインバータ６０ａの出力ノード７０の信号を入力し、入力した信号の論理反転信号を出力する。
【００５８】
インバータ６０ａの出力ノード７０及びインバータ６０ｂの入力ノード６８は、ＮＭＯＳトランジスタにより形成されたトランスファトランジスタＴ１のソース／ドレインの一方に接続されている。トランスファトランジスタＴ１のソース／ドレインの他方は、ビット線ＢＬに接続されている。
【００５９】
ＣＭＯＳインバータ６０ｂの出力ノード６６及びＣＭＯＳインバータ６０ａの入力ノード６４は、ＮＭＯＳトランジスタにより形成されたトランスファトランジスタＴ２のソース／ドレインの一方に接続されている。トランスファトランジスタＴ２のソース／ドレインの他方は、ビット線／ＢＬに接続されている。
【００６０】
メモリセルＭＣに用いられているドライバトランジスタＤ１、Ｄ２やトランスファトランジスタＴ１、Ｔ２には、図１に示すＮＭＯＳトランジスタ２２が対応している。また、メモリセルＭＣに用いられているロードトランジスタＬ１、Ｌ２には、図１に示すＰＭＯＳトランジスタ１８が対応している。
【００６１】
各々のトランスファトランジスタＴ１、Ｔ２のゲートは、ワード線ＷＬ、／ＷＬに接続されている。
【００６２】
同一の行に配されている複数のメモリセルＭＣのトランスファトランジスタＴ１、Ｔ２のゲートは、同一のワード線ＷＬ、／ＷＬにより共通接続されている。
【００６３】
同一の列に配されている複数のメモリセル１０のトランスファトランジスタＴ１，Ｔ２のソース／ドレインの他方は、同一のビット線ＢＬ、／ＢＬにより共通接続されている。
【００６４】
各々のワード線ＷＬ、／ＷＬは、行デコーダ（図示せず）にそれぞれ接続されている。
【００６５】
各々のビット線ＢＬ、／ＢＬは、列デコーダ（図示せず）にそれぞれ接続されている。
【００６６】
省スペース化等の観点から、図２に示すように、１つのウェル１６Ｐ、１６Ｎ内には、複数のトランジスタＬ１、Ｌ２、Ｄ１、Ｄ２、Ｔ１、Ｔ２が形成されている。また、省スペース化の観点から、複数のトランジスタＬ１、Ｌ２、Ｄ１、Ｄ２、Ｔ１、Ｔ２の各々の近傍にウェルタップ領域２０，２４をそれぞれ配すのではなく、図２に示すように、ウェル１６Ｐ、１６Ｎの縁部等にウェルタップ領域２０，２４が配されている。
【００６７】
本実施形態において、埋め込み不純物層１４の導電型をＰ型に設定している理由について以下に説明する。
【００６８】
図３は、中性子又はα粒子が入射した際に生ずる現象を示す概略図である。
【００６９】
図３（ｂ）は、埋め込み不純物層の導電型がＮ型である場合、即ち、埋め込み不純物層の導電型が半導体基板の導電型と異なる場合を示している。
【００７０】
図３（ｂ）のようなＮ型の埋め込み不純物層１４Ｎが形成された半導体装置において、Ｐ型ウェル１６ＰとＮ型の埋め込み不純物層１４Ｎとの間に位置する空乏層を中性子等が通過すると、中性子等の軌道に沿って空乏層が伸びる現象であるファネリングが生ずる。この際、Ｎ型の埋め込み不純物層１４Ｎがファネリングに対するバリアとして機能し、ファネリングが切断される。ファネリングが切断された箇所より下方の領域においては、中性子等の軌跡に沿って生ずる電子正孔対は、ウェル１６Ｐ、１６Ｎ内に取り込まれることなく再結合する。ファネリングが切断されるまでに生ずる電子正孔対はわずかであり、わずかな電荷がウェル１６Ｎ、１６Ｐ内に取り込まれても、シングルイベントラッチアップには至りにくい。
【００７１】
しかしながら、Ｎ型の埋め込み不純物層１４Ｎが形成された半導体装置において、Ｎ型ウェル１６Ｎの下方の部分におけるＮ型の埋め込み不純物層１４ＮとＰ型の半導体基板１０との間に位置する空乏層を中性子等が通過した場合には、以下のようになる。即ち、Ｎ型ウェル１６Ｎの下方の部分におけるＮ型の埋め込み不純物層１４ＮとＰ型の半導体基板１０との間に位置する空乏層を中性子等が通過すると、中性子等の軌道に沿ってファネリング生ずる。この際、ファネリングのバリアとして機能するものが存在しないため、ファネリングが長く伸びる。ファネリングが長く伸びるため、中性子等の軌跡に沿って生ずる大量の電荷がウェル１６Ｎ、１６Ｐに取り込まれる虞があり、ひいては、寄生サイリスタがオン状態となり、シングルイベントラッチアップに至る虞がある。
【００７２】
図３（ａ）は、本実施形態の場合、即ち、埋め込み不純物層の導電型が半導体基板の導電型と同じＰ型である場合を示している。
【００７３】
図３（ａ）のようなＰ型の埋め込み不純物層１４が形成された半導体装置においては、Ｐ型ウェル１６Ｐを中性子等が通過しても、Ｐ型ウェル１６Ｐの下方には空乏層が存在しないため、ファネリングは生じない。このため、ウェル１６Ｎ、１６Ｐ内に大量の電荷が取り込まれることはなく、シングルイベントラッチアップには至らない。
【００７４】
また、Ｐ型の埋め込み不純物層１４が形成された半導体装置において、Ｎ型ウェル１６ＮとＰ型の埋め込み不純物層１４との間に位置する空乏層を中性子等が通過した場合には、ファネリングが生ずる。この際は、Ｐ型の埋め込み不純物層１４がファネリングに対するバリアとして機能し、ファネリングが切断される。ファネリングが切断された箇所より下方の領域においては、中性子等の軌跡に沿って生ずる電子正孔対は、ウェル１６Ｐ、１６Ｎ内に取り込まれることなく再結合する。ファネリングが切断されるまでに生ずる電子正孔対はわずかであり、わずかな電荷がウェル１６Ｎ、１６Ｐ内に取り込まれても、シングルイベントラッチアップには至りにくい。
【００７５】
このような理由により、本実施形態では、埋め込み不純物層１４の導電型を半導体基板の導電型と同じ導電型であるＰ型に設定している。
【００７６】
次に、Ｐ型の埋め込み不純物層１４の濃度ピークの位置とＮ型ウェル１６Ｎの濃度ピークの位置との間の距離について、説明する。本実施形態では、Ｐ型の埋め込み不純物層１４の濃度ピークの位置とＮ型ウェル１６Ｎの濃度ピークの位置との間の距離を以下のような観点で適切な値に設定している。
【００７７】
即ち、Ｐ型の埋め込み不純物層１４の濃度ピークの位置とＮ型ウェル１６Ｎの濃度ピークの位置との間の距離を小さくすると、Ｎ型ウェル１６Ｎにおける電気抵抗が大きくなる。Ｎ型ウェル１６Ｎにおける電気抵抗が大きくなると、寄生サイリスタがオン状態になりやすくなり、シングルイベントラッチアップ等が生じやすくなる。Ｐ型の埋め込み不純物層１４の濃度ピークの位置とＮ型ウェル１６Ｎの濃度ピークの位置との間の距離が１μｍより小さい場合には、シングルイベントラッチアップ等が生じやすくなる程度にまでＮ型ウェル１６Ｎにおける電気抵抗が大きくなってしまう。
【００７８】
また、Ｐ型の埋め込み不純物層１４の濃度ピークの位置とＮ型ウェル１６Ｎの濃度ピークの位置との間の距離を小さくすると、Ｐ型の埋め込み不純物層１４とＮ型ウェル１６Ｎとの間において不純物プロファイルが急峻となり、接合リーク電流が大きくなってしまう。接合リーク電流を所望の程度にまで低減するためには、Ｐ型の埋め込み不純物層１４の濃度ピークの位置とＮ型ウェル１６Ｎの濃度ピークの位置との間の距離を１μｍ以上とすることが好ましい。
【００７９】
このように、接合リーク電流を十分に抑制しつつ、シングルイベントラッチアップ等を確実に防止すべく、Ｐ型の埋め込み不純物層１４の濃度ピークの位置とＮ型ウェル１６Ｎの濃度ピークの位置との間の距離は、１μｍ以上とすることが好ましい。
【００８０】
一方、Ｐ型の埋め込み不純物層１４の濃度ピークの位置とＮ型ウェル１６Ｎの濃度ピークの位置との間の距離は、４μｍ未満とすることが好ましい。Ｐ型の埋め込み不純物層１４の濃度ピークの位置とＮ型ウェル１６Ｎの濃度ピークの位置との間の距離を４μｍ未満とするのは、以下のような理由によるものである。
【００８１】
即ち、Ｎ型ウェル１６Ｎの濃度ピークの位置とＰ型の埋め込み不純物層１４の濃度ピークの位置との間の距離を大きくすると、Ｎ型ウェル１６Ｎの下に生ずる空乏層からＰ型の埋め込み拡散層１４までの距離が大きくなる。Ｎ型ウェル１６Ｎの下に生ずる空乏層は、ファネリングの始点となり得るものである。一方、Ｐ型の埋め込み拡散層１４は、ファネリングに対するバリアとして機能し、ファネリングの終点となり得るものである。Ｎ型ウェル１６Ｎの濃度ピークの位置とＰ型の埋め込み不純物層１６Ｐの濃度ピークの位置との間の距離が大きくなると、ファネリングの始点から終点までの距離が大きくなり、ウェル１６Ｎ，１６Ｐ内に取り込まれる電荷量が大きくなってしまう。Ｐ型の埋め込み不純物層１４の濃度ピークの位置とＮ型ウェル１６Ｎの濃度ピークの位置との間の距離が４μｍ以上の場合には、シングルイベントラッチアップ等が生じやすくなる程度にまでウェル１６Ｎ，１６Ｐ内に取り込まれる電荷量が大きくなる。従って、Ｐ型の埋め込み不純物層１４の濃度ピークの位置とＮ型ウェル１６Ｎの濃度ピークの位置との間の距離が４μｍ以上の場合には、シングルイベントラッチアップ等を十分に抑制し得ない。
【００８２】
従って、Ｐ型の埋め込み不純物層１４の濃度ピークの位置とＮ型ウェル１６Ｎの濃度ピークの位置との間の距離は、４μｍ未満とすることが好ましい。
【００８３】
このように、Ｐ型の埋め込み不純物層１４の濃度ピークの位置とＮ型ウェル１６Ｎの濃度ピークの位置との間の距離は、接合リーク電流を十分に抑制し得るとともに、シングルイベントラッチアップ等を十分に抑制し得るように、適宜設定すればよい。
【００８４】
このような観点から、本実施形態では、Ｐ型の埋め込み不純物層１４の濃度ピークの位置とＮ型ウェル１６Ｎの濃度ピークの位置との間の距離を、例えば１．３μｍに設定している。
【００８５】
なお、Ｐ型の埋め込み不純物層１４の濃度ピークの位置とＮ型ウェル１６Ｎの濃度ピークの位置との間の距離は、１．３μｍに限定されるものではない。上述したように、Ｐ型の埋め込み不純物層１４の濃度ピークの位置とＮ型ウェル１６Ｎの濃度ピークの位置との間の距離は、１μｍ以上で適宜設定し得る。また、上述したように、Ｐ型の埋め込み不純物層１４の濃度ピークの位置とＮ型ウェル１６Ｎの濃度ピークの位置との間の距離は、４μｍ未満とすることが好ましい。
【００８６】
図４は、本実施形態による半導体装置の不純物プロファイルを示すグラフである。図４（ａ）は、Ｐ型ウェル１６Ｐが形成された領域における深さ方向に沿った不純物プロファイルを示すグラフである。図４（ｂ）は、Ｎ型ウェル１６Ｎが形成された領域における深さ方向に沿った不純物プロファイルを示すグラフである。図４（ａ）及び図４（ｂ）における横軸は半導体基板１０の表面からの深さを示している。図４（ａ）及び図４（ｂ）における縦軸は不純物濃度を示している。
【００８７】
図４（ｂ）から分かるように、Ｎ型ウェル１６ＮにおけるＮ型不純物の濃度ピークの位置とＰ型の埋め込み不純物層１４におけるＰ型不純物の濃度ピークの位置との間の距離は、１μｍ以上となっている。
【００８８】
（評価結果）
次に、本実施形態による半導体装置の評価結果について図５及び図６を用いて説明する。
【００８９】
まず、シングルイベントラッチアップの発生率について図５を用いて説明する。図５は、シングルイベントラッチアップの発生率を示すグラフである。
【００９０】
比較例１は、半導体基板１０内に埋め込み不純物層１４を設けない場合を示している。比較例２は、Ｎ型ウェル１６Ｎの濃度ピークの位置とＰ型の埋め込み不純物層１４の濃度ピークの位置との間の距離を４μｍとした場合を示している。比較例３は、埋め込み不純物層１４の導電型をＮ型とし、Ｎ型ウェル１６Ｎの濃度ピークの位置とＮ型の埋め込み不純物層１４の濃度ピークの位置との間の距離を１μｍとした場合を示している。実施例１は、本実施形態に対応するものであり、Ｎ型ウェル１６Ｎの濃度ピークの位置とＰ型の埋め込み不純物層１４の濃度ピークの位置との間の距離を１μｍとした場合を示している。
【００９１】
シングルイベントラッチアップの発生率を測定する際には、メモリセルＭＣに中性子線を照射し、１×１０９時間当たりのシングルイベントラッチアップの発生回数を求めた。そして、比較例１の場合のシングルイベントラッチアップの発生率が１となるように正規化を行った。
【００９２】
図５から分かるように、比較例２、即ち、Ｎ型ウェル１６Ｎの濃度ピークの位置とＰ型の埋め込み不純物層１４の濃度ピークの位置との間の距離が４μｍの場合には、シングルイベントラッチアップの発生率は比較例１と同等であった。
【００９３】
このことから、Ｎ型ウェル１６Ｎの濃度ピークの位置とＰ型の埋め込み不純物層１４の濃度ピークの位置との間の距離を４μｍとした場合には、シングルイベントラッチアップを十分に防止することが困難であることが分かる。
【００９４】
比較例３、即ち、埋め込み不純物層１４の導電型をＮ型とし、Ｎ型ウェル１６Ｎの濃度ピークの位置とＮ型の埋め込み不純物層１４の濃度ピークの位置との間の距離を１μｍとした場合には、シングルイベントラッチアップの発生率は比較例１の０．０６倍程度であった。
【００９５】
実施例１の場合、即ち、本実施形態の場合には、シングルイベントラッチアップは発生しなかった。
【００９６】
これらのことから、本実施形態によれば、シングルイベントラッチアップを確実に抑制し得ることが分かる。
【００９７】
次に、接合リーク電流の評価結果について図６を用いて説明する。図６は、接合リーク電流の測定結果を示すグラフである。
【００９８】
比較例４は、半導体基板１０内に埋め込み不純物層１４を設けない場合を示している。比較例５は、埋め込み不純物層１４の導電型をＮ型とし、Ｎ型ウェル１６Ｎの濃度ピークの位置とＮ型の埋め込み不純物層１４の濃度ピークの位置との間の距離を１μｍとした場合を示している。実施例２は、本実施形態に対応するものであり、Ｎ型ウェル１６Ｎの濃度ピークの位置とＰ型の埋め込み不純物層１４の濃度ピークの位置との間の距離を１μｍとした場合を示している。
【００９９】
接合リーク電流を測定する際の周囲温度は、１２５℃とした。そして、比較例４の場合の接合リーク電流値が１となるように正規化した。
【０１００】
図６から分かるように、比較例５、即ち、埋め込み不純物層１４の導電型をＮ型とし、Ｎ型ウェル１６Ｎの濃度ピークの位置とＮ型の埋め込み不純物層１４の濃度ピークの位置との間の距離を１μｍとした場合には、比較例４の場合に対して、接合リーク電流が１０％増加した。
【０１０１】
比較例５において接合リーク電流が増加するのは、比較例５では、Ｎ型ウェル１６Ｐが形成される範囲より広い範囲にＮ型の埋め込み不純物層１４が設けられており、Ｎ型の埋め込み不純物層１４とＰ型の半導体基板１０との接合面積が大きいためと考えられる。
【０１０２】
一方、実施例２の場合、即ち、本実施形態の場合には、接合リーク電流は比較例４と同等であった。
【０１０３】
このことから、本実施形態によれば、リーク電流を低く抑え得ることが分かる。
【０１０４】
このように、本実施形態によれば、埋め込み不純物層１４が半導体基板１０の導電型と同じ導電型であるＰ型に設定されている。中性子やα粒子がＮ型ウェル１６Ｎと埋め込み不純物層１４との間に位置する空乏層を通過した際には、Ｐ型の埋め込み不純物層１４がバリアとして機能し、ファネリングが切断される。ファネリングが切断されるに至るまでに生ずる電荷はわずかであり、わずかな電荷がウェル１６Ｎ、１６Ｐ内に取り込まれても、寄生サイリスタはオン状態になりにくく、従って、シングルイベントラッチアップには至りにくい。なお、Ｐ型ウェル１６Ｐの下方には空乏層が形成されていないため、中性子等がＰ型ウェル１６Ｐを通過してもファネリングは生じない。しかも、本実施形態によれば、Ｎ型ウェル１６Ｎの濃度ピークの位置とＰ型の埋め込み不純物層１４の濃度ピークの位置との間の距離が１μｍ以上に設定されている。Ｎ型ウェル１６Ｎの濃度ピークの位置とＰ型の埋め込み不純物層１４の濃度ピークの位置との間の距離が過度に小さくないため、Ｎ型ウェル１６Ｎにおける電気抵抗は比較的小さくなっており、寄生サイリスタがオン状態になりにくくなっている。また、Ｎ型ウェル１６Ｎの濃度ピークの位置とＰ型の埋め込み不純物層１４の濃度ピークの位置との間の距離が過度に小さくないため、Ｎ型ウェル１６ＮとＰ型の埋め込み不純物層１４との間の不純物プロファイルが過度に急峻とならず、接合リーク電流が小さく抑えられる。このため、本実施形態によれば、接合リーク電流を抑制しつつ、放射線耐性の高い半導体装置を提供することができる。
【０１０５】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図７乃至図１２を用いて説明する。図７乃至図１２は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１０６】
まず、図７（ａ）に示すように、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域を画定する素子分離領域１２を半導体基板１０に形成する。半導体基板１０としては、例えばＰ型のシリコン基板を用いる。素子分離領域１２の材料としては、例えばシリコン酸化膜を用いる。素子分離領域１２の深さは、例えば０．２５μｍ程度とする。
【０１０７】
次に、例えばスピンコート法により、フォトレジスト膜７２を形成する。
【０１０８】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜７２に開口部７４を形成する（図７（ｂ）参照）。開口部７４の平面形状は、Ｐ型の埋め込み不純物層１４の平面形状と同等とする。
【０１０９】
次に、フォトレジスト膜７２をマスクとし、例えばイオン注入法により、半導体基板１０内にＰ型のドーパント不純物を導入する。Ｐ型のドーパント不純物としては、例えばボロン（Ｂ）を用いる。加速エネルギーは、例えば１ＭｅＶ程度とする。ドーズ量は、例えば１×１０１３ｃｍ−２程度とする。これにより、半導体基板１０内にＰ型の埋め込み不純物層１４が形成される。Ｐ型の埋め込み不純物層１４における濃度ピーク位置の深さ、即ち、Ｐ型の埋め込み不純物層１４の濃度ピーク位置の半導体基板１０の表面からの距離は、例えば１．８μｍ程度とする。
【０１１０】
この後、フォトレジスト膜７２を剥離する。
【０１１１】
なお、Ｐ型の埋め込み不純物層１４の濃度ピーク位置の深さは１．８μｍ程度に限定されるものではない。Ｐ型の埋め込み不純物層１４の濃度ピーク位置とＮ型ウェル１６Ｎの濃度ピーク位置との間の距離が１μｍ以上となるように、Ｐ型の埋め込み不純物層１４の濃度ピーク位置の深さが適宜設定される。
【０１１２】
なお、Ｐ型の埋め込み不純物層１４の濃度ピークの位置とＮ型ウェル１６Ｎの濃度ピークの位置との間の距離は、上述したように、４μｍ未満とすることが好ましい。
【０１１３】
次に、例えばスピンコート法により、フォトレジスト膜７６を形成する。
【０１１４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜７６に開口部７８を形成する（図７（ｃ）参照）。開口部７８の平面形状は、Ｐ型ウェル１６Ｐの平面形状と同等とする。
【０１１５】
次に、フォトレジスト膜７６をマスクとし、例えばイオン注入法により、半導体基板１０内にＰ型のドーパント不純物を導入することにより、半導体基板１０内にＰ型ウェル１６Ｐを形成する。Ｐ型のドーパント不純物としては、例えばボロンを用いる。Ｐ型ウェル１６Ｐを形成する際の加速エネルギーは、Ｐ型の埋め込み不純物層１４を形成する際の加速エネルギーより低く設定される。ここでは、加速エネルギーを、例えば１５０ｋｅＶとする。ドーズ量は、例えば３×１０１３ｃｍ−２程度とする。Ｐ型ウェル１６Ｐの濃度ピーク位置の深さ、即ち、Ｐ型ウェル１６Ｐの濃度ピークの位置の半導体基板１０の表面からの距離は、例えば０．６μｍ程度とする。
【０１１６】
この後、フォトレジスト膜７６を剥離する。
【０１１７】
次に、例えばスピンコート法により、フォトレジスト膜８０を形成する。
【０１１８】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜８０に開口部８２を形成する（図８（ａ）参照）。開口部８２の平面形状は、Ｎ型ウェル１６Ｎの平面形状と同等とする。
【０１１９】
次に、フォトレジスト膜８０をマスクとし、例えばイオン注入法により、半導体基板１０内にＮ型のドーパント不純物を導入することにより、半導体基板１０内にＮ型ウェル１６Ｎを形成する。Ｎ型のドーパント不純物としては、例えばリン（Ｐ）を用いる。Ｎ型ウェル１６Ｎを形成する際の加速エネルギーは、Ｐ型の埋め込み不純物層１４を形成する際の加速エネルギーより低く設定される。ここでは、加速エネルギーを、例えば３６０ｋｅＶとする。ドーズ量は、例えば３×１０１３ｃｍ−２程度とする。Ｎ型ウェル１６Ｎの濃度ピーク位置の深さ、即ち、Ｎ型ウェル１６Ｎの濃度ピークの位置の半導体基板１０の表面からの距離は、例えば０．５μｍ程度とする。この場合、Ｐ型の埋め込み不純物層１４の濃度ピークの位置とＮ型ウェル１６Ｎの濃度ピークの位置との間の距離は、例えば１．３μｍ程度となる。
【０１２０】
この後、フォトレジスト膜８０を剥離する。
【０１２１】
なお、Ｎ型ウェル１６Ｎの濃度ピーク位置の深さは０．５μｍ程度に限定されるものではない。Ｐ型の埋め込み不純物層１４の濃度ピーク位置とＮ型ウェル１６Ｎの濃度ピーク位置との間の距離が１μｍ以上となるように、Ｎ型ウェル１６Ｎの濃度ピーク位置の深さが適宜設定される。
【０１２２】
なお、上述したように、Ｐ型の埋め込み不純物層１４の濃度ピークの位置とＮ型ウェル１６Ｎの濃度ピークの位置との間の距離は、上述したように、４μｍ未満とすることが好ましい。
【０１２３】
次に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１２４】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ１８（図１参照）が形成される領域を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１２５】
次に、フォトレジスト膜をマスクとし、例えばイオン注入法により、半導体基板１０内にＰ型のドーパント不純物を導入する。Ｐ型のドーパント不純物としては、例えばボロンを用いる。加速エネルギーは、例えば３０ｋｅＶとする。ドーズ量は、例えば３×１０１２ｃｍ−２程度とする。これにより、ＮＭＯＳトランジスタ１８の閾値電圧を制御するためのチャネルドープ層（図示せず）が形成される。
【０１２６】
この後、フォトレジスト膜を剥離する。
【０１２７】
次に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１２８】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ２２（図１参照）が形成される領域を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１２９】
次に、フォトレジスト膜をマスクとし、例えばイオン注入法により、半導体基板１０内にＮ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えば砒素（Ａｓ）を用いる。加速エネルギーは、例えば１５０ｋｅＶとする。ドーズ量は、例えば２×１０１３ｃｍ−２程度とする。これにより、ＰＭＯＳトランジスタ２２の閾値電圧を制御するためのチャネルドープ層（図示せず）が形成される。
【０１３０】
この後、フォトレジスト膜を剥離する。
【０１３１】
次に、全面に、例えば熱酸化法により、膜厚３ｎｍ程度のシリコン酸化膜のゲート絶縁膜２６を形成する（図８（ｂ）参照）。
【０１３２】
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、膜厚１００ｎｍ程度のポリシリコン膜２８を形成する（図８（ｃ）参照）。
【０１３３】
次に、フォトリソグラフィ技術を用い、ポリシリコン膜２８をゲート電極２８ａ、２８ｂの形状にパターニングする（図９（ａ）参照）。ポリシリコン膜２８をパターニングする際には、例えば異方性エッチングを用いる。こうして、トランジスタ１８，２２のゲート電極２８ａ、２８ｂがそれぞれ形成される。
【０１３４】
次に、例えばスピンコート法により、フォトレジスト膜８４を形成する。
【０１３５】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ１８が形成される領域を露出する開口部８６をフォトレジスト膜に形成する（図９（ｂ）参照）。
【０１３６】
次に、フォトレジスト膜８４及びゲート電極２８ａをマスクとし、ゲート電極２８ａの両側の半導体基板１０内にＮ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えばリン又は砒素を用いる。加速エネルギーは、例えば５ｋｅＶとする。ドーズ量は、例えば１×１０１５ｃｍ−２程度とする。これにより、エクステンションソース／ドレイン構造の浅い領域を形成するＮ型のエクステンション領域（低濃度不純物領域）３０が形成される。
【０１３７】
次に、フォトレジスト膜８４及びゲート電極２８ａをマスクとし、斜めイオン注入により、半導体基板１０内にＰ型のドーパント不純物を導入する。Ｐ型のドーパント不純物としては、例えばボロン又はフッ化ボロンを用いる。加速エネルギーは、例えば１０ｋｅＶとする。ドーズ量は、例えば１×１０１３ｃｍ−２程度とする。これにより、Ｐ型のポケット領域（図示せず）が形成される。ポケット領域は、短チャネル効果を防止するためのものである。
【０１３８】
この後、フォトレジスト膜８４を剥離する。
【０１３９】
次に、例えばスピンコート法により、フォトレジスト膜８８を形成する。
【０１４０】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ２２が形成される領域を露出する開口部９０をフォトレジスト膜８８に形成する（図９（ｃ）参照）。
【０１４１】
次に、フォトレジスト膜８８及びゲート電極２８ｂをマスクとし、ゲート電極２８ｂの両側の半導体基板１０内にＰ型のドーパント不純物を導入する。Ｐ型のドーパント不純物としては、例えばボロン又はフッ化ボロンを用いる。加速エネルギーは、例えば１ｋｅＶとする。ドーズ量は、例えば５×１０１４ｃｍ−２程度とする。これにより、エクステンションソース／ドレイン構造の浅い領域を形成するＰ型のエクステンション領域（低濃度不純物領域）３４が形成される。
【０１４２】
次に、フォトレジスト膜８８及びゲート電極２８ｂをマスクとし、斜めイオン注入により、半導体基板１０内にＮ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えばリン又は砒素を用いる。加速エネルギーは、例えば２５ｋｅＶとする。ドーズ量は、例えば１×１０１３ｃｍ−２程度とする。これにより、Ｎ型のポケット領域（図示せず）が形成される。
【０１４３】
この後、フォトレジスト膜８８を剥離する。
【０１４４】
次に、全面に、例えばＣＶＤ法により、例えば膜厚８００ｎｍ程度のシリコン酸化膜の絶縁膜を形成する。
【０１４５】
次に、絶縁膜を異方性エッチングする。これにより、ゲート電極２８ａ、２８ｂの側壁部分に絶縁膜により形成されたサイドウォールスペーサ３６が形成される（図１０（ａ）参照）。
【０１４６】
次に、例えばスピンコート法により、フォトレジスト膜９２を形成する。
【０１４７】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ１８が形成される領域を露出する開口部９４ａとＮ型のウェルタップ領域２４が形成される領域を露出する開口部９４ｂとをフォトレジスト膜９２に形成する（図１０（ｂ）参照）。
【０１４８】
次に、サイドウォールスペーサ３６が形成されたゲート電極２８ａとフォトレジスト膜９２とをマスクとし、半導体基板１０内にＮ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えばリンを用いる。加速エネルギーは、例えば１０ｋｅＶとする。ドーズ量は、例えば５×１０１５ｃｍ−２程度とする。これにより、サイドウォールスペーサ３６が形成されたゲート電極２８ａの両側の半導体基板１０内に、エクステンションソース／ドレイン構造の深い領域を形成するＮ型の高濃度不純物領域３８が形成される。低濃度不純物領域３０と高濃度不純物領域３８とによりエクステンションソース／ドレイン構造のソース／ドレイン拡散層４０が形成される。この際、ゲート電極２８ａにもＮ型のドーパント不純物が導入され、ゲート電極２８ａの導電型がＮ型となる。また、この際、Ｎ型のウェルタップ領域２４も形成される。
【０１４９】
この後、フォトレジスト膜９２を剥離する。
【０１５０】
次に、例えばスピンコート法により、フォトレジスト膜９６を形成する。
【０１５１】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ２２が形成される領域を露出する開口部９８ａとＰ型のウェルタップ領域２０が形成される領域を露出する開口部９８ｂとをフォトレジスト膜９６に形成する（図１０（ｃ）参照）。
【０１５２】
次に、サイドウォールスペーサ３６が形成されたゲート電極２８ｂとフォトレジスト膜９６とをマスクとし、半導体基板１０内にＰ型のドーパント不純物を導入する。Ｐ型のドーパント不純物としては、例えばボロン又はフッ化ボロンを用いる。加速エネルギーは、例えば１０ｋｅＶとする。ドーズ量は、例えば５×１０１５ｃｍ−２程度とする。これにより、サイドウォールスペーサ３６が形成されたゲート電極２８ｂの両側の半導体基板１０内に、エクステンションソース／ドレイン構造の深い領域を形成するＰ型の高濃度不純物領域４２が形成される。低濃度不純物領域３４と高濃度不純物領域４２とによりエクステンションソース／ドレイン構造のソース／ドレイン拡散層４４が形成される。この際、ゲート電極２８ｂにもＰ型のドーパント不純物が導入され、ゲート電極２８ｂの導電型がＰ型となる。また、この際、Ｐ型のウェルタップ領域２０も形成される。
【０１５３】
この後、フォトレジスト膜９６を剥離する。
【０１５４】
次に、全面に、例えばスパッタリング法により、例えば膜厚５ｎｍ程度のコバルト（Ｃｏ）膜を形成する。
【０１５５】
次に、熱処理を行うことにより、コバルト膜のコバルト原子と半導体基板のシリコン原子とを反応させ、コバルトシリサイド膜を形成する。熱処理温度は、例えば５００℃程度とする。
【０１５６】
この後、未反応のコバルト膜をエッチング除去する。
【０１５７】
こうして、ソース／ドレイン拡散層４０，４４上に例えばコバルトシリサイドのシリサイド膜４６が形成される。ソース／ドレイン拡散層４０，４４上のシリサイド膜４６は、ソース／ドレイン電極として機能する。また、ウェルタップ領域２０，２４上にもシリサイド膜４６が形成される。また、ゲート電極２８ａ、２８ｂの上部にもシリサイド膜４６が形成される（図１１（ａ）参照）。
【０１５８】
こうして、ゲート電極２８ａとソース／ドレイン拡散層４０とを有する複数のＮＭＯＳトランジスタ１８がＰ型ウェル１６Ｐに形成される。また、ゲート電極２８ｂとソース／ドレイン拡散層４４とを有するＰＭＯＳトランジスタ２２がＮ型ウェル１６Ｎに形成される。ＮＭＯＳトランジスタ１８は、ＳＲＡＭのメモリセルＭＣの一部を形成するドライバトランジスタＤ１、Ｄ２やトランスファトランジスタＴ１，Ｔ２に対応するものである（図２参照）。複数のＮＭＯＳトランジスタ１８によりそれぞれ形成されるドライバトランジスタＤ１、ドライバトランジスタＤ２、トランスファトランジスタＴ１及びトランスファトランジスタＴ２は、上記のようにして同じ工程で一緒に形成される。ＰＭＯＳトランジスタ２２は、ＳＲＡＭのメモリセルＭＣの一部を形成するロードトランジスタＬ１、Ｌ２に対応するものである。複数のＰＭＯＳトランジスタ２２によりそれぞれ形成されるロードトランジスタＬ１及びロードトランジスタＬ２は、上記のようにして同じ工程で一緒に形成される。
【０１５９】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１μｍのシリコン酸化膜の層間絶縁膜４８を形成する（図１１（ｂ）参照）。
【０１６０】
次に、フォトリソグラフィ技術を用い、層間絶縁膜４８にコンタクトホール５０を形成する。これにより、ソース／ドレイン電極４０，４４に達するコンタクトホール５０と、ウェルタップ領域２０，２４上のシリサイド膜４０，４４に達するコンタクトホール５０と、ゲート電極２８ａ、２８ｂに達するコンタクトホール（図示せず）とが形成される。
【０１６１】
次に、全面に、例えばスパッタリング法により、例えば膜厚５〜２０ｎｍ程度のＴｉ膜（図示せず）と膜厚５〜２０ｎｍ程度のＴｉＮ膜（図示せず）とを積層する。これにより、積層膜により形成されたバリア膜（図示せず）が形成される。
【０１６２】
次に、全面に、例えばＣＶＤ法により、膜厚２００ｎｍ程度のタングステン膜を形成する。
【０１６３】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、層間絶縁膜４８の表面が露出するまでタングステン膜及びバリア膜を研磨除去する。こうして、コンタクトホール５０内にタングステンの導体プラグ５２が埋め込まれる（図１１（ｃ）参照）。
【０１６４】
次に、全面に、例えばＣＶＤ法により、例えば膜厚３００ｎｍ程度のシリコン酸化膜の層間絶縁膜５４を形成する。
【０１６５】
次に、フォトリソグラフィ技術を用い、配線５８を埋め込むための溝５６を層間絶縁膜５４に形成する。溝５６は、導体プラグ５２の上部を露出するように形成される。
【０１６６】
次に、全面に、例えばスパッタリング法により、バリア膜（図示せず）を形成する。
【０１６７】
次に、全面に、例えばスパッタリング法により、例えばＣｕのシード層（図示せず）を形成する。
【０１６８】
次に、全面に、例えば電解めっき法により、例えばＣｕ層を形成する。
【０１６９】
次に、例えばＣＭＰ法により、層間絶縁膜５４の表面が露出するまでＣｕ層及びバリア膜を研磨する。こうして、溝５６内にＣｕの配線５８が埋め込まれる。
【０１７０】
こうして、本実施形態による半導体装置が製造される。
【０１７１】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１７２】
例えば、上記実施形態では、Ｐ型ウェル１６Ｐ及びＮ型ウェル１６Ｎの下方にＰ型の埋め込み不純物層１４を形成したが、これに限定されるものではない。Ｎ型ウェル１６Ｎの下方にＰ型の埋め込み不純物層１４を形成し、Ｐ型ウェル１６Ｐの下方にＰ型の埋め込み不純物層１４を形成しなくてもよい。少なくともＮ型ウェル１６Ｎの下方にＰ型の埋め込み不純物層１４を形成すれば、Ｎ型ウェル１６Ｎの下の空乏層から伸びるファネリングをＰ型の埋め込み不純物層１４により切断し得る。
【０１７３】
ただし、放射線耐性をより向上する観点からは、Ｐ型ウェル１６Ｐの下方にもＰ型の埋め込み不純物層１４を形成することが好ましい。即ち、Ｐ型ウェル１６Ｐの下方にもＰ型の埋め込み不純物層１４を埋め込むことは、Ｐ型ウェル１６Ｐの電気抵抗を低減することに寄与し、シングルイベントラッチアップに対する耐性の向上に寄与する。また、ＮＭＯＳトランジスタ１８のソース／ドレイン拡散層４０の接合部の空乏層を中性子等が貫いた際に電荷が捕獲されてメモリセルＭＣに記憶されたデータが反転するシングルイベントアップセットを防止するのにも寄与し得る。
【０１７４】
また、上記実施形態では、半導体基板としてＰ型の半導体基板を用いる場合を例に説明したが、これに限定されるものではなく、例えばＮ型の半導体基板を用いてもよい。この場合には、各構成要素の導電型を上記とは反対の導電型に設定すればよい。
【０１７５】
また、上記実施形態では、埋め込み不純物層１４を形成する工程の後に、Ｐ型ウェル１６Ｐを形成する工程やＮ型ウェル１６Ｎを形成する工程を行ったが、これらの工程の順序は、上記に限定されるものではなく、適宜設定し得る。
【符号の説明】
【０１７６】
１０…半導体基板
１２…素子分離領域
１４…埋め込み不純物層
１６Ｐ…Ｐ型ウェル
１６Ｎ…Ｎ型ウェル
１８…ＮＭＯＳトランジスタ
２０…ウェルタップ領域
２２…ＰＭＯＳトランジスタ
２４…ウェルタップ領域
２６…ゲート絶縁膜
２８…ポリシリコン膜
２８ａ、２８ｂ…ゲート電極
３０…エクステンション領域、低濃度不純物領域
３２…チャネル領域
３４…エクステンション領域、低濃度不純物領域
３５…チャネル領域
３６…サイドウォールスペーサ
３８…高濃度不純物領域
４０…ソース／ドレイン拡散層
４２…高濃度不純物領域
４４…ソース／ドレイン拡散層
４６…シリサイド膜
４８…層間絶縁膜
５０…コンタクトホール
５２…導体プラグ
５４…層間絶縁膜
５６…溝
５８…配線
６０ａ、６０ｂ…ＣＭＯＳインバータ
６２…フリップフロップ回路
６４…入力ノード
６６…出力ノード
６８…入力ノード
７０…出力ノード
７２…フォトレジスト膜
７４…開口部
７６…フォトレジスト膜
７８…開口部
８０…フォトレジスト膜
８２…開口部
８４…フォトレジスト膜
８６…開口部
８８…フォトレジスト膜
９０…開口部
９２…フォトレジスト膜
９４ａ、９４ｂ…開口部
９６…フォトレジスト膜
９８ａ、９８ｂ…開口部
１１０…半導体基板
１１４…Ｎ型の埋め込み不純物層
１１６Ｐ…Ｐ型ウェル
１１６Ｎ…Ｎ型ウェル
１１８…ＮＭＯＳトランジスタ
１２０…ウェルタップ領域
１２４…ウェルタップ領域
１２２…ＰＭＯＳトランジスタ
１２８ａ、１２８ｂ…ゲート電極
１４０…ソース／ドレイン拡散層
１４４…ソース／ドレイン拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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