(57)【要約】【課題】変調信号のレベルが低い時の変調度の線形性を改善することが出来、且つ、大振幅の出力信号を得ることの出来るＡＳＫ変調増幅回路を提供することを目的とする。【解決手段】第１の増幅器に高周波信号と変調信号が供給され、高周波信号の増幅とＡＳＫ変調が行われる。第１の増幅器は、第１の制御ブロックにより、変調信号が供給されない状態では、変調出力信号が出力されないバイアスに設定される。第１の増幅器の出力信号と変調信号が、第２の増幅器に供給される。第２の増幅器の増幅率は、第２の制御ブロックにより、第１の増幅器の増幅率よりも高く設定される。【選択図】図１
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【特許請求の範囲】
【請求項１】
高周波信号と変調信号が供給され、前記高周波信号の増幅とＡＳＫ変調を行う第１の増幅器と、
前記第１の増幅器の出力と前記変調信号が供給され、前記第１の増幅器からの出力信号の増幅とＡＳＫ変調を行う第２の増幅器と、
を具備し、前記第２の増幅器の増幅率が前記第１の増幅器の増幅率よりも高く設定されることを特徴とするＡＳＫ変調増幅回路。
【請求項２】
前記第１の増幅器に前記変調信号を第１のバイアス電流と共に供給する第１の制御ブロックと、
前記第２の増幅器に前記変調信号を第２のバイアス電流と共に供給する第２の制御ブロックと、
を具備することを特徴とする請求項１に記載のＡＳＫ変調増幅回路。
【請求項３】
前記第１の増幅器は、
ソース電極が共通接続され、そのゲート電極に前記高周波信号が供給される第１及び第２のＭＯＳトランジスタと、
前記第１及び第２のＭＯＳトランジスタに接続される第１の負荷回路と、
前記第１及び第２のＭＯＳトランジスタのゲート電極に、そのゲート電極が接続され、そのソース電極が前記第１及び第２のＭＯＳトランジスタのソース電極に接続される第３のＭＯＳトランジスタと、
を具備し、前記第３のＭＯＳトランジスタのドレイン電極に、前記第１の制御ブロックの出力を供給することを特徴とする請求項２に記載のＡＳＫ変調増幅回路。
【請求項４】
前記第２の増幅器は、
ソース電極が共通接続され、前記第１の増幅器の出力が夫々のゲート電極に供給される第４及び第５のＭＯＳトランジスタと、
前記第４及び第５のＭＯＳトランジスタのドレイン電極に接続される第２の負荷回路と、
前記第４及び第５のＭＯＳトランジスタのゲート電極に、そのゲート電極が接続され、そのソース電極が前記第４及び第５のＭＯＳトランジスタのソース電極に接続される第６のＭＯＳトランジスタと、
を具備し、前記第６のＭＯＳトランジスタのドレイン電極に、前記第２の制御ブロックの出力を供給することを特徴とする請求項２または３に記載のＡＳＫ変調増幅回路。
【請求項５】
前記第２の制御ブロックのバイアス電流の電流値は、前記第１の制御ブロックのバイアス電流の電流値より大きいことを特徴とする請求項２乃至４のいずれか一項に記載のＡＳＫ変調増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、高周波信号の増幅とＡＳＫ（Ａｍｐｌｉｔｕｄｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）変調を同時に行うＡＳＫ変調増幅回路に関する。
【背景技術】
【０００２】
従来、ＡＳＫ変調の直線特性と変調度の改善の為、変調信号のレベルに応じて高周波信号を増幅する技術が開示されている。
【０００３】
変調度を高くする為には、変調信号のレベルが低い時の変調出力信号の絞込みが重要となる。一方、変調出力信号を増幅して大振幅の変調出力信号を送出する為には、増幅器の増幅率を高くする必要が有る。変調信号のレベルが低い時の変調出力信号の絞り込みと、大振幅の変調出力信号を得るという両立性の点において、改善の余地がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−６７４６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、変調信号のレベルが低い時の変調出力信号の絞込みが可能で、且つ、大振幅の変調出力信号を得ることが出来るＡＳＫ変調増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、高周波信号と変調信号が供給され、前記高周波信号の増幅とＡＳＫ変調を行う第１の増幅器と、前記第１の増幅器の出力と前記変調信号が供給され、前記第１の増幅器からの出力信号の増幅とＡＳＫ変調を行う第２の増幅器とを具備し、前記第２の増幅器の増幅率が前記第１の増幅器の増幅率よりも高く設定されることを特徴とするＡＳＫ変調増幅回路が提供される。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態を示す図である。
【図２】図２は、第２の実施形態を示す回路図である。
【図３】図３は、制御ブロックのひとつの実施形態を示す図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかるＡＳＫ変調増幅回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態のＡＳＫ変調増幅回路を示す図である。ＡＳＫ変調増幅回路（１）は、第１の増幅器（２）を有する。第１の増幅器（２）には、高周波信号源（６）から、例えば、５．８ＧＨｚ帯の高周波信号が供給される。第１の増幅器（２）には、変調信号（ＢＢ信号）が供給される。変調信号（ＢＢ信号）は、「１」「０」情報からなるデジタル信号を、ＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）（７）でアナログ値に変換し、更に、ＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）（８）で波形整形して、第１の制御ブロック（４）に供給される。第１の制御ブロック（４）は、変調信号（ＢＢ信号）を、電流に変換し、第１の増幅器（２）にバイアス電流として供給する。第１の制御ブロック（４）は、第１の増幅器（２）のバイアスを制御し、変調信号（ＢＢ信号）が供給されない状態、すなわち、デジタル値「０」に相当する状態の時には、第１の増幅器（２）から変調出力信号が出力されない状態に制御する。この制御により、変調信号（ＢＢ信号）のレベルが低い時の変調出力信号の絞り込みが可能となる。
【００１０】
第１の増幅器（２）の出力信号が、第２の増幅器（３）に供給される。第２の制御ブロック（５）は、変調信号（ＢＢ信号）を電流に変換し、第２の増幅器（５）にバイアス電流として供給する。第２の増幅器（３）は、第１の増幅器（２）の増幅器の増幅率より高い増幅率を有する。第１の増幅器（２）からの出力信号を十分に増幅し、大振幅のＡＳＫ変調出力信号として出力するためである。第２の制御ブロック（５）から供給されるバイアス電流を大きくすることにより、第２の増幅器（３）の増幅率を高く設定することが出来る。第２の増幅器（３）のＡＳＫ変調出力が、アンテナ（９０）から送出される。
【００１１】
第１の実施形態によれば、第１の増幅器（２）と第２の増幅器（３）のバイアス状態を、夫々、第１の制御ブロック（４）と第２の制御ブロック（５）により、独立して制御することが出来る。これにより、第１の増幅器（２）においては、変調信号（ＢＢ信号）のレベルが低い時の変調出力信号の絞込みが可能となる。第２の増幅器（３）においては、高い増幅率により第１の増幅器（２）からの変調出力信号を増幅し、変調信号（ＢＢ信号）のレベルが高い時の大振幅の変調出力信号をアンテナ（９０）から送出することが出来る。変調信号（ＢＢ信号）のレベルが低い時の絞り込まれた変調出力信号と、変調信号（ＢＢ信号）のレベルが高い時の大振幅の変調出力信号を両立して得ることが出来る為、変調度が改善される。
【００１２】
（第２の実施形態）
図２は、第２の実施形態を示す回路図である。図１の実施形態の構成要素に対応する構成要素については、同一符号を付し、説明を省略する。第１の増幅器（２）は、ソース電極が共通接続された、第１及び第２のＮＭＯＳトランジスタ(２１)(２２)からなる差動対を有する。第１及び第２のＮＭＯＳトランジスタ(２１)(２２)のソース電極は、基準電位（Ｇｎｄ）が印加される第２の電源ライン（２００）に接続される。第１及び第２のＮＭＯＳトランジスタ(２１)(２２)のゲート電極には、カプリングコンデンサ（６１）（６２）を介して、例えば５．８ＧＨｚ帯の高周波信号が供給される。第１の増幅器（２）は、第１の負荷回路（９）を有する。第１の負荷回路（９）は、インダクタンス素子（９１）と（９２）を有する。インダクタンス素子（９１）（９２）は、高電位側の電源電圧（Ｖｄｄ）が印加される、第１の電源ライン（１００）に接続される。負荷回路（９）と、差動対を構成する第１及び第２のＮＭＯＳトランジスタ(２１)(２２)のドレイン電極は、アイソレーション用のＮＭＯＳトランジスタ（２３）（２４）を介して接続される。アイソレーション用のＮＭＯＳトランジスタ（２３）（２４）のゲート電極には、所定のバイアス電圧（ＶＢ１）が印加される。
【００１３】
第１の増幅器（２）には、第１の制御ブロック（４）からバイアス電流が供給される。第１の制御ブロック（４）は、変調信号成分（ＢＢ１）と、直流電流成分（ｂｉａｓ１）を含む電流源（４１）を有する。電流源（４１）は、第３のＮＭＯＳトランジスタ（４２）のドレイン電極に接続される。第３のＮＭＯＳトランジスタ（４２）のソース電極は、基準電位（Ｇｎｄ）が印加される第２の電源ライン（２００）に接続される。第３のＮＭＯＳトランジスタ（４２）のゲート電極は、バイアス用の抵抗（６３）（６４）を介して、第１及び第２のＮＭＯＳトランジスタ(２１)(２２)のゲート電極に接続される。第３のＮＭＯＳトランジスタ（４２）のドレイン電極とゲート電極は、共通接続される。第３のＮＭＯＳトランジスタ（４２）のゲート電極と第１及び第２のＮＭＯＳトランジスタ(２１)(２２)のゲート電極はバイアス用の抵抗（６３）（６４）を介して接続される為、第１及び第２のＮＭＯＳトランジスタ（２１）（２２）のゲート電極の電位、すなわち、差動対を構成する第１及び第２のＮＭＯＳトランジスタ（２１）（２２）のバイアス点を、電流源（４１）の電流値により設定することが出来る。電流源（４１）の電流値を適宜設定することにより、差動対を構成する第１及び第２のＮＭＯＳトランジスタ（２１）（２２）を含む第１の増幅器（２）のバイアス点を調整し、変調信号（ＢＢ信号）が供給されない状態の時、第１の増幅器（２）から変調出力信号が出力されないバイアス設定とすることが出来る。この設定により、変調信号のレベルが小さい時の変調出力信号の絞込みが可能となる。
【００１４】
第２の増幅器（３）は、ソース電極が共通接続された、第４及び第５のＮＭＯＳトランジスタ(３１)(３２)の差動対を有する。第４及び第５のＮＭＯＳトランジスタ(２１)(２２)のソース電極は、基準電位（Ｇｎｄ）が印加される第２の電源ライン（２００）に接続される。第４及び第５のＮＭＯＳトランジスタ(３１)(３２)のゲート電極には、カプリングコンデンサ（１０１）（１０２）を介して、第１の増幅器（２）の出力が供給される。第２の増幅器（３）は、第２の負荷回路（１０）を有する。第２の負荷回路（１０）は、インダクタンス素子（１１）と（１２）を有する。インダクタンス素子（１１）（１２）は、第１の電源ライン（１００）に接続される。負荷回路（１０）と差動対を構成する第４及び第５のＮＭＯＳトランジスタ(３１)(３２)のドレイン電極は、アイソレーション用のＮＭＯＳトランジスタ（３３）（３４）を介して接続される。アイソレーション用のＮＭＯＳトランジスタ（３３）（３４）のゲート電極には、所定のバイアス電圧（ＶＢ２）が印加される。
【００１５】
第２の増幅器（３）には、第２の制御ブロック（５）からバイアス電流が供給される。第２の制御ブロック（５）は、変調信号成分（ＢＢ２）と、直流電流成分（ｂｉａｓ２）を含む電流源（５１）を有する。電流源（５１）は、第６のＮＭＯＳトランジスタ（５２）のドレイン電極に接続される。第６のＮＭＯＳトランジスタ（５２）のソース電極は、基準電位（Ｇｎｄ）が印加される第２の電源ライン（２００）に接続される。第６のＮＭＯＳトランジスタ（５２）のゲート電極は、バイアス用の抵抗（５３）（５４）を介して、第４及び第５のＮＭＯＳトランジスタ(３１)(３２)のゲート電極に夫々接続される。第６のＮＭＯＳトランジスタ（５２）のドレイン電極とゲート電極は、共通接続される。第６のＮＭＯＳトランジスタ（５２）のゲート電極と第４及び第５のＮＭＯＳトランジスタ(３１)(３２)のゲート電極がバイアス抵抗（５３）（５４）を介して接続される為、第４及び第５のＮＭＯＳトランジスタ(３１)(３２)のゲート電極の電位、すなわち、差動対を構成するＮＭＯＳトランジスタ（３１）（３２）のバイアス点を、電流源（５１）の電流値により設定することが出来る。電流源（５１）の電流値を適宜設定することにより、差動対を構成する第４及び第５のＮＭＯＳトランジスタ(３１)(３２)を含む第２の増幅器（３）のバイアス点を調整することが出来る。
【００１６】
第２の増幅器（３）では、第１の増幅器（２）からの変調出力信号を十分増幅して出力させる為、増幅率を高くする。具体的には、電流源（５１）からの電流値を大きくする。第２の増幅器（２）の増幅率は、差動対を構成する第４及び第５のＮＭＯＳトランジスタ(３１)(３２)のサイズを大きくし、駆動能力を高めることにより、高くすることも出来る。また、差動対を構成する第４及び第５のＮＭＯＳトランジスタ(３１)(３２)と負荷回路（１０）を接続するアイソレーション用のＮＭＯＳトランジスタ（３３）（３４）を、多段の並列接続構成とし、その段数を調整して増幅率を調整することも出来る。第２の増幅器（３）の負荷（１０）をインダクタンス素子（１１）（１２）で構成することにより、直流出力の出力レベルを第２の電源ライン（１００）に供給される電源電圧（Ｖｄｄ）まで高めることが出来る。
【００１７】
第２の増幅器（３）で増幅されたＡＳＫ変調出力信号が、出力端子（１３）（１４）から出力される。出力端子（１３）（１４）には、例えば、コンデンサとインダクタンス、あるいはコンデンサで構成される整合回路（図示せず）が接続され、出力端子（１３）（１４）に現れる差動出力をシングル出力にしてアンテナ（図示せず）から送出される。
【００１８】
本実施形態によれば、第１（２）、第２（３）の増幅器のバイアス点を、第１及び第２の制御ブロック（４）（５）の電流源の電流値の設定により、夫々、独立して設定することが出来る。第１の増幅器（２）においては、第１の制御ブロック（４）により、変調信号が供給されない時に変調出力信号が出力されないバイアス設定とする。これにより、変調信号のレベルが低い時の変調出力信号の十分な絞込みが出来る。第２の増幅器（３）においては、第２の制御ブロック（５）により、第１の増幅器（２）の出力信号を、十分高い増幅率で増幅する設定とする。これにより、変調信号のレベルが高い時に、大振幅の変調出力信号を得ることが出来る。変調信号（ＢＢ信号）のレベルが低い時の絞り込まれた変調出力信号と、変調信号（ＢＢ信号）のレベルが高い時の大振幅の変調出力信号を両立して得ることが出来る為、変調度が改善される。
【００１９】
図３は、制御ブロックのひとつの実施形態を示す図である。制御ブロックは、差動対を構成するＰＭＯＳトランジスタ（１１４）（１１５）を有する。ＰＭＯＳトランジスタ（１１４）のゲート電極には、所定の定電圧を有する参照電圧（ＶＲＥＦ）が印加される。ＰＭＯＳトランジスタ（１１５）のゲート電極には、変調信号（ＢＢ信号）が印加される。ＰＭＯＳトランジスタ（１１４）（１１５）のソース電極には、それぞれ、定電流源（１１２）（１１３）が接続される。ＰＭＯＳトランジスタ（１１４）のドレイン電極は、ＮＭＯＳトランジスタ（１１６）のドレイン電極に接続される。ＮＭＯＳトランジスタ(１１６)のソース電極は、基準電位（Ｇｎｄ）が印加される第２の電源ライン（２００）に接続される。ＰＭＯＳトランジスタ（１１５）のドレイン電極は、ＮＭＯＳトランジスタ（１１７）のドレイン電極に接続される。ＮＭＯＳトランジスタ（１１７）のソース電極は、第２の電源ライン（２００）に接続される。ＮＭＯＳトランジスタ（１１６）のドレイン電極とゲート電極は、ＮＭＯＳトランジスタ（１２０）のゲート電極に接続される。ＮＭＯＳトランジスタ（１２０）のソース電極は、第２の電源ライン（２００）に接続される。ＮＭＯＳトランジスタ（１１６）とＮＭＯＳトランジスタ（１２０）は、カレントミラー回路を構成する。
【００２０】
ＮＭＯＳトランジスタ（１２０）のドレイン電極は、ＰＭＯＳトランジスタ（１１８）のドレイン電極に接続される。ＰＭＯＳトランジスタ（１１８）のソース電極は、高電位側の電源電圧（Ｖｄｄ）が印加される第１の電源ライン（１００）に接続される。ＮＭＯＳトランジスタ（１１７）のドレイン電極とゲート電極は、ＮＭＯＳトランジスタ（１２１）のゲート電極に接続される。ＮＭＯＳトランジスタ（１２１）のソース電極は、第２の電源ライン（２００）に接続される。ＮＭＯＳトランジスタ（１１７）とＮＭＯＳトランジスタ（１２１）は、カレントミラー回路を構成する。
【００２１】
ＮＭＯＳトランジスタ（１２１）のドレイン電極は、ＰＭＯＳトランジスタ（１１９）のドレイン電極に接続される。ＰＭＯＳトランジスタ（１１８）とＰＭＯＳトランジスタ（１１９）のゲート電極は共通接続され、ＰＭＯＳトランジスタ（１１８）のドレイン電極に接続される。ＰＭＯＳトランジスタ（１１８）とＰＭＯＳトランジスタ（１１９）は、カレントミラー回路を構成する。ＰＭＯＳトランジスタ（１１９）のドレイン電極は、ＰＭＯＳトランジスタ（１２２）のドレイン電極に接続される。
【００２２】
ＰＭＯＳトランジスタ（１２２）のソース電極は、第１の電源ライン（１００）に接続される。ＰＭＯＳトランジスタ（１２２）のドレイン電極とゲート電極は、ＰＭＯＳトランジスタ（１２３）のゲート電極に接続される。ＰＭＯＳトランジスタ（１２３）のソース電極は、第１の電源ライン（１００）に接続される。ＰＭＯＳトランジスタ（１２２）とＰＭＯＳトランジスタ（１２３）は、カレントミラー回路を構成する。ＰＭＯＳトランジスタ（１２３）のドレイン電極につながる出力端子（１２４）が、制御ブロックの出力端子となる。図２に示す第１の制御ブロック（４）の電流源（４１）の出力端が、出力端子（１２４）に相当する。
【００２３】
制御ブロックでは、端子（１１０）に供給される変調信号（ＢＢ信号）と端子（１１１）に供給される参照電圧（ＶＲＥＦ）が、差動対を構成するＰＭＯＳトランジスタ（１１４）及びＰＭＯＳトランジスタ（１１５）で比較され、その差分信号が定電流源（１１２）（１１３）の電流値に重畳されて、出力端子（１２４）から出力される。変調信号（ＢＢ信号）と参照電圧（ＶＲＥＦ）の差分信号が、増幅器(２)(３)に供給される変調信号成分（ＢＢ１）（ＢＢ２）となる。定電流源（１１２）（１１３）の電流値が、カレントミラー回路を構成するトランジスタ（１１６）乃至（１２３）で調整され、増幅器に供給される直流バイアス成分（ｂｉａｓ１）（ｂｉａｓ２）となる。
【００２４】
第１と第２の制御ブロック（４）（５）は、基本的な構成は同じで良い。第１の増幅器（２）の第１の制御ブロック（４）においては、変調信号（ＢＢ信号）が供給されない時に、変調出力信号が第１の増幅器（２）から出力されない状態になるように、カレントミラー回路を構成するトランジスタ（１１８）乃至（１２３）のサイズを調整して、出力端子（１２４）から得られる電流値を設定する。この設定により、変調信号（ＢＢ信号）のレベルが低い時の変調出力信号の絞り込みが可能となる。第２の増幅器（３）の第２の制御ブロック（５）においては、第２の増幅器（３）の十分な増幅率が得られるよう、出力端子（１２４）から出力される電流値は高めに設定される。変調信号（ＢＢ信号）が高いレベルの時、大振幅の変調出力信号を得る為である。例えば、カレントミラー回路を構成するトランジスタ（１１８）乃至（１２３）のサイズを調整することにより電流ミラー比を調整し、出力端子（１２４）から得られる電流値を大きくすることが出来る。尚、定電流源（１１２）（１１３）、ＰＭＯＳトランジスタ（１１４）（１１５）、ＮＭＯＳトランジスタ（１１６）（１１７）までの構成を共通にし、その構成に上述した第１及び第２の制御ブロック用のカレントミラー回路を構成するトランジスタ（１１８）乃至（１２３）を夫々併設して、第１及び第２の制御ブロック（４）（５）を構成することも出来る。
【００２５】
増幅器の段数を２段とした実施形態を説明したが、増幅器の段数を増やし、後段側の増幅器の増幅率を高くして、ＡＳＫ変調出力信号を更に増幅して出力する構成とする事も出来る。また、ＭＯＳトランジスタに代えて、バイポーラトランジスタで構成することも可能である。
【００２６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００２７】
１  ＡＳＫ変調増幅回路、２  第１の増幅器、３  第２の増幅器、４  第１の制御ブロック、５  第２の制御ブロック、６  高周波信号源、７  ＤＡＣ、８  ＬＰＦ、９及び１０  負荷回路、１１及び１２  インダクタンス素子、１３及び１４  出力端子、２１乃至２４  ＮＭＯＳトランジスタ、３１乃至３４  ＮＭＯＳトランジスタ、４１及び５１  電流源、４２及び５２  ＮＭＯＳトランジスタ、５３及び５４  バイアス抵抗、６１及び６２  カプリングコンデンサ、６３及び６４  バイアス用抵抗、９１及び９２  インダクタンス素子、１００  第１の電源ライン、１０１及び１０２  カプリングコンデンサ、１１２及び１１３  定電流源、１１４及び１１５  ＰＭＯＳトランジスタ、１１６及び１１７  ＮＭＯＳトランジスタ、１１８及び１１９  ＰＭＯＳトランジスタ、１２０及び１２１  ＮＭＯＳトランジスタ、１２２及び１２３  ＰＭＯＳトランジスタ、１２４  出力端子、２００  第２の電源ライン。
【図１】
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【図２】
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【図３】
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