(57)【要約】      （修正有）【課題】レイアウト効率の低下を抑制した半導体記憶装置を提供する。【解決手段】半導体記憶装置は，第１導電型と第２導電型のトランジスタとを有するメモリセルアレイと，周辺回路と，メモリセルアレイの領域Ｒ−ＭＣＡ内の，複数のメモリセルの第２導電型トランジスタが形成される第１導電型メモリセルアレイウエル領域と、第２導電型メモリセルアレイウエル領域と，周辺回路の領域Ｒ−Ｐｃｉｒ内の，第２導電型トランジスタが形成される第１導電型周辺回路ウエル領域と、第２導電型周辺回路ウエル領域と，第１導電型メモリセルアレイウエル領域と，第１導電型周辺回路ウエル領域との間に配置される第２導電型分離領域ＩｓｏＰ−ｗｅｌｌとを有し，周辺回路内の第１導電型トランジスタのうち少なくとも一部の第１導電型トランジスタが第２導電型分離領域ＩｓｏＰ−ｗｅｌｌ内に形成されている。【選択図】図７
2014135398.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型トランジスタと第２導電型トランジスタとをそれぞれ有する複数のメモリセルを配置したメモリセルアレイと，
前記第１導電型トランジスタと第２導電型トランジスタとを有し，前記メモリセルアレイ内のメモリセルへのアクセスを制御する周辺回路と，
前記メモリセルアレイの領域内の，前記複数のメモリセルの前記第２導電型トランジスタが形成される第１導電型メモリセルアレイウエル領域と，
前記第１導電型メモリセルアレイウエル領域内の，前記複数のメモリセルの前記第１導電型トランジスタが形成される第２導電型メモリセルアレイウエル領域と，
前記周辺回路の領域内の，前記周辺回路の前記第２導電型トランジスタが形成される第１導電型周辺回路ウエル領域と，
前記第１導電型周辺回路ウエル領域内の，前記周辺回路の前記第１導電型トランジスタが形成される第２導電型周辺回路ウエル領域と，
前記第１導電型メモリセルアレイウエル領域と，前記第１導電型周辺回路ウエル領域との間に配置される第２導電型分離領域とを有し，
前記周辺回路内の前記第１導電型トランジスタのうち少なくとも一部の第１導電型トランジスタが前記第２導電型分離領域内に形成されている半導体記憶装置。
【請求項２】
請求項１において，
前記第２導電型分離領域内に形成される前記一部の第１導電型トランジスタの少なくとも一つは，読出動作及び書込動作以外の動作状態で導通する半導体記憶装置。
【請求項３】
請求項２において，
前記メモリセルアレイは前記複数のメモリセルに接続された複数のワード線を有し，
前記周辺回路は，前記第１導電型トランジスタと前記第２導電型トランジスタとを有するインバータであって，選択されたワード線を駆動するワード駆動回路を有し，
前記読出動作及び書込動作以外の動作状態で導通する第１導電型トランジスタは，前記ワード駆動回路内の第１導電型トランジスタを有する半導体記憶装置。
【請求項４】
請求項１において，
前記第２導電型分離領域内に形成される前記一部の第１導電型トランジスタの少なくとも一つは，読出動作及び書込動作以外の動作状態でソースとドレインが同電位になる第１導電型トランジスタを有する半導体記憶装置。
【請求項５】
請求項４において，
前記メモリセルアレイは複数のメモリセルに接続された複数のビット線を有し，
前記周辺回路は，前記複数のビット線のうちの少なくとも一つの選択されたビット線をデータバス線に接続する第１導電型トランジスタを有するコラム選択回路を有し，
前記読出動作及び書込動作以外の動作状態でソースとドレインが同電位になる第１導電型トランジスタは，前記コラム選択回路内の第１導電型トランジスタを有する半導体記憶装置。
【請求項６】
請求項４において，
前記読出動作及び書込動作以外の動作状態でソースとドレインが同電位になる第１導電型トランジスタは，トランスファゲート回路内の第１導電型トランジスタを有する半導体記憶装置。
【請求項７】
第１導電型トランジスタと第２導電型トランジスタとをそれぞれ有する複数のメモリセルを配置したメモリセルアレイと，
前記第１導電型トランジスタと第２導電型トランジスタとを有し，前記メモリセルアレイ内のメモリセルへのアクセスを制御する周辺回路と，
前記メモリセルアレイの領域内の，前記複数のメモリセルの前記第２導電型トランジスタが形成される第１導電型メモリセルアレイウエル領域と，
前記第１導電型メモリセルアレイウエル領域内の，前記複数のメモリセルの前記第１導電型トランジスタが形成される複数の第２導電型メモリセルアレイウエル領域と，
前記周辺回路の領域内の，前記周辺回路の前記第２導電型トランジスタが形成される第１導電型周辺回路ウエル領域と，
前記第１導電型周辺回路ウエル領域内内の，前記周辺回路の前記第１導電型トランジスタが形成される第２導電型周辺回路ウエル領域と，
前記第１導電型メモリセルアレイウエル領域と，前記第１導電型周辺回路ウエル領域との間に配置される第２導電型分離領域とを有し，
前記周辺回路内の第２導電型トランジスタのうち少なくとも一部の第２導電型トランジスタが，前記メモリセルアレイ領域内の前記複数の第２導電型メモリセルアレイウエル領域を囲む第１導電型メモリセルアレイウエル領域の周辺領域内に形成されている半導体記憶装置。
【請求項８】
請求項７において，
前記メモリセルアレイは複数のメモリセルに接続された複数のビット線を有し，
前記周辺回路は，前記複数のビット線のうち少なくとも一つの選択されたビット線を第１のデータバス線に接続する第２導電型トランジスタを有するコラム選択回路を有し，
前記第１導電型メモリセルアレイウエル領域の周辺領域内に形成される前記一部の第２導電型トランジスタは，前記コラム選択回路内の第２導電型トランジスタを有する半導体記憶装置。
【請求項９】
請求項１または７において，
前記第１導電型メモリセルアレイウエル領域と，前記第１導電型周辺回路ウエル領域とに，異なるバックゲート電圧が供給される半導体記憶装置。
【請求項１０】
請求項１または７において，
前記第２導電型メモリセルアレイウエル領域と，前記第２導電型周辺回路ウエル領域とに，異なるバックゲート電圧が供給される半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置は，ＤＲＡＭ，ＳＲＡＭ，ＦｅＲＡＭ，フラッシュメモリなど様々な構成のメモリセルによりデータを記憶する。このうち，ＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）のメモリセルは，交差接続した１対のＣＭＯＳインバータとＮＭＯＳのトランスミッショントランジスタとを有する。また，ＳＲＡＭは，ロウ毎に設けられワード線を駆動するワード駆動回路や，コラム毎に設けられるコラム選択ゲートや，センスアンプ，ライトアンプなどの周辺回路を有し，これらもＣＭＯＳ回路で構成される。
【０００３】
一般に，ＣＭＯＳ回路を有するＬＳＩの半導体基板は，ＰＭＯＳトランジスタを形成するためのＮ型ウエル領域と，ＮＭＯＳトランジスタを形成するためのＰ型ウエル領域を有する。たとえば，Ｐ型半導体基板の表面に，深いＮ型ウエル領域を形成し，その深いＮ型ウエル領域内にＰ型ウエル領域を形成する。または，Ｎ型半導体基板の表面に，深いＰ型ウエル領域を形成し，その深いＰ型ウエル領域内にＮ型ウエル領域を形成する。そして，Ｐ型ウエル領域にはグランド電圧をバックゲート電圧として供給し，Ｎ型ウエル領域には電源電圧をバックゲート電圧として供給し，それぞれのウエル領域と，そのウエル領域内のソース領域及びドレイン領域との間のＰＮ接合が逆方向電位に保たれるようにする。
【０００４】
ＮＭＯＳトランジスタのソース端子がグランド電圧に接続される場合が多いので，ＮＭＯＳトランジスタが形成されるＰ型ウエル領域にグランド電圧を印加することは，構成上好都合である。同様に，ＰＭＯＳトランジスタのソース端子が電源電圧に接続される場合が多いので，ＰＭＯＳトランジスタが形成されるＮ型ウエル領域に電源電圧を印加することは，構成上好都合である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−１７３０６４号公報
【特許文献２】特開２０００−１６４８１９号公報
【特許文献３】特開２００７−２５１１７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年のＬＳＩの微細化技術は，ＭＯＳトランジスタのチャネル長を短くし，ゲート絶縁膜を薄くし，閾値電圧を低下させ，電源電圧電位を低下させている。微細化技術により集積度を向上させ高速動作することができるものの，ＭＯＳトランジスタがオフ状態のリーク電流の発生が問題になる。
【０００７】
ＭＯＳトランジスタのオフリーク電流を抑制する方法の一つは，バックゲート電圧をグランド電圧や電源電圧とは異なる電位にすることである。つまり，ＮＭＯＳトランジスタが形成されるＰ型ウエル領域にグランド電圧より低いＰ型バックゲート電圧を印加し，また，ＰＭＯＳトランジスタが形成されるＮ型ウエル領域に電源電圧より高いＮ型バックゲート電圧を印加する。このようなバックバイアス方向のバックゲート電圧を印加することで，ＮＭＯＳトランジスタとＰＭＯＳトランジスタの閾値電圧をそれぞれ高くすることができ，オフ状態でのリーク電流を抑制することができる。
【０００８】
一方，トランジスタ特性のチップ間でのばらつきを抑制するためにも，Ｐ型ウエル領域とＮ型ウエル領域のバックゲート電圧を制御することが行われる。例えば，トランジスタをその閾値電圧が低く高速特性を有するように設計しておき，製造後の特性に対応してバックバイアス方向のバックゲート電圧を調整して閾値電圧を高いほうに調整し，特性ばらつきをなくすことが行われる。
【０００９】
上記のように，トランジスタのオフリークの低減は高い閾値電圧により実現され，トランジスタの高速特性は低い閾値電圧により実現されるので，オフリークの低減と高速特性はトレードオフの関係になる。つまり，オフリーク電流を低減するために閾値電圧を高くするようにバックゲート電圧を調整すると，スピードが遅くなり，スピードを上げるために閾値電圧を低くするようにバックゲート電圧を調整すると，オフリーク電流が増大する。
【００１０】
そこで，例えば，メモリセルアレイではオフリーク電流を抑制するために閾値電圧を高くするバックゲート電圧を選択し，周辺回路ではスピードを速くするために閾値電圧を低くするバックゲート電圧を選択することが好ましい。ただし，周辺回路ではオフリーク電流もある程度抑制できるように閾値電圧を中程度の電圧にする場合もある。その結果，メモリセルアレイの領域と周辺回路の領域とを別々のウエル領域に分ける必要があり，レイアウト効率の低下を招く。
【００１１】
そこで，本発明の目的は，レイアウト効率の低下を抑制した半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１２】
半導体記憶装置の第１の側面は，第１導電型トランジスタと第２導電型トランジスタとをそれぞれ有する複数のメモリセルを配置したメモリセルアレイと，
前記第１導電型トランジスタと第２導電型トランジスタとを有し，前記メモリセルアレイ内のメモリセルへのアクセスを制御する周辺回路と，
前記メモリセルアレイの領域内の，前記複数のメモリセルの前記第２導電型トランジスタが形成される第１導電型メモリセルアレイウエル領域と，
前記第１導電型メモリセルアレイウエル領域内の，前記複数のメモリセルの前記第１導電型トランジスタが形成される第２導電型メモリセルアレイウエル領域と，
前記周辺回路の領域内の，前記周辺回路の前記第２導電型トランジスタが形成される第１導電型周辺回路ウエル領域と，
前記第１導電型周辺回路ウエル領域内の，前記周辺回路の前記第１導電型トランジスタが形成される第２導電型周辺回路ウエル領域と，
前記第１導電型メモリセルアレイウエル領域と，前記第１導電型周辺回路ウエル領域との間に配置される第２導電型分離領域とを有し，
前記周辺回路内の前記第１導電型トランジスタのうち少なくとも一部の第１導電型トランジスタが前記第２導電型分離領域内に形成されている。
【発明の効果】
【００１３】
第１の側面によれば，半導体記憶装置のレイアウト効率を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本実施の形態における半導体記憶装置のメモリセルと列側周辺回路の一例を示す図である。
【図２】本実施の形態における半導体記憶装置のメモリセルアレイと行，列の周辺回路とを示す回路図である。
【図３】本実施の形態のおける半導体記憶装置の半導体基板の概略構成を示す図である。
【図４】本実施の形態における半導体記憶装置のメモリセルアレイと列側周辺回路のトランジスタのレイアウトを示す図である。
【図５】本実施の形態における半導体記憶装置のメモリセルアレイと列側周辺回路のトランジスタのレイアウトを示す図である。
【図６】メモリマクロ内のバックゲート電圧配線の例を示す図である。
【図７】図６の平面図に示されたメモリマクロの断面構造を示す図である。
【図８】メモリマクロの平面構造を示す図である。
【図９】第１の実施の形態における半導体記憶装置の断面図である。
【図１０】第１の実施の形態における半導体記憶装置の平面図である。
【図１１】第２の実施の形態における半導体記憶装置の断面図である。
【図１２】第１の実施の形態における半導体記憶装置の平面図である。
【図１３】第３の実施の形態における半導体記憶装置の断面図である。
【図１４】第１の実施の形態における半導体記憶装置の平面図である。
【発明を実施するための形態】
【００１５】
図１は，本実施の形態における半導体記憶装置のメモリセルと列側周辺回路の一例を示す図である。図１には，半導体記憶装置内の一部のワード線WLiと，ビット線対BLj，BLxj，BLj+1,BLxj+1と，メモリセルMCi,j，MCi,j+1と，それに対応する列側周辺回路のコラム選択回路CLj，CLj+1と，行側周辺回路のワードドライバ回路WDiが示され，さらに，周辺回路としてセンスアンプSA，ライトアンプWAと，データバス線DB，DBxが示されている。
【００１６】
メモリセルMCi,jは，電源電圧VddとグランドVssとの間に接続されたPMOSトランジスタP1とNMOSトランジスタN2とを有するインバータと，電源電圧VddとグランドVssとの間に接続されたPMOSトランジスタP3とNMOSトランジスタN4とを有するインバータとを有し，これらのインバータは入力と出力とが交差接続されて，その１対の接続ノードにＨ，Ｌレベルに電位を保持する。また，メモリセルMCは，１対のインバータの入力と出力が交差接続される１対の接続ノードとビット線対BLj,BLxjとの間に，それぞれNMOSトランジスタN5,N6からなるトランスミッショントランジスタを有する。これらのNMOSトランジスタN5,N6のゲートは，ワード線WLiに接続される。
【００１７】
ビット線対BLj,BLxjには，それぞれビット線を電源電圧VddにイコライズするPMOSトランジスタPeq,Peqxが設けられている。このPMOSトランジスタのゲートにLレベルのイコライズ信号を供給することで，ビット線対が電源電圧Vddにイコライズされる。そして，ワードドライバ回路WDiがワード線WLiをHレベルに駆動することで，行方向のメモリセルの記憶状態に応じて，Vddにイコライズされたビット線対の一方の電位が低下する。この電位の低下が，後述するセンスアンプSAにより検出されて，読み出しが行われる。
【００１８】
さらに，列側周辺回路CLjは，コラム選択回路であり，ビット線対BLj，BLxjと書込用データバス線対WDB,WDBxとの間にそれぞれ設けられたNMOSトランジスタNclj，Nclxjと，ビット線対BLj，BLxjと読み出し用データバス線対RDB,RDBxとの間にそれぞれ設けられたPMOSトランジスタPclj，Pclxjを有する。列側周辺回路CLj+1も同様の回路構成である。そして，複数のビット線対に共通に設けられた書込用データバス線対WDB,WDBxは，NMOSトランジスタNclj，Nclxjとライトアンプ回路WAとに接続され，同様に，複数のビット線対に共通に設けられた読み出し用データバス線対RDB,RDBxは，PMOSトランジスタPclj,PclxjとセンスアンプSAと接続される。
【００１９】
センスアンプSAやライトアンプWAも，CMOSインバータを組み合わせた回路である。センスアンプSAは，選択ビット線対及び読み出し用データバス線対の一方の電位の低下を検出する。ライトアンプWAは，選択ビット線対及び書込用データバス線対の一方の電位を強制的に低下して，メモリセルのラッチ回路を反転する。
【００２０】
行側周辺回路であるワードドライバ回路WDiは，後述するCMOSインバータで構成され，図示しないワードデコーダが選択したワード線をHレベルに駆動し，非選択のワード線をLレベルに駆動する。
【００２１】
半導体記憶装置のメモリセルアレイは，例えばｍ行，ｎ列の行列状に配置されたメモリセルMCと，ｍ行のワード線WLと，ｎ列のビット線対BL,BLxとを有する。このメモリセルアレイのメモリセル，ワード線，ビット線対の数は，その半導体記憶装置のデータ記憶容量に応じて異なる。
【００２２】
このように，複数のメモリセルを有するメモリセルアレイと周辺回路は，第１導電型（N型）のNMOSトランジスタと，第２導電型（P型）のPMOSトランジスタとを有する。したがって，半導体記憶装置が形成される半導体基板は，NMOSトランジスタを形成するP型ウエル領域と，PMOSトランジスタを形成するN型ウエル領域とを有する。
【００２３】
本実施の形態におけるメモリセルMC内のPMOSトランジスタのN型バックゲート電圧Vbnwellは，電源電圧Vddよりも高い電圧Vdd+Vn1を有する，または動的に電源電圧Vddより高い電圧Vdd+Vn1に制御される。また，メモリセルMC内のNMOSトランジスタのP型バックゲート電圧Vbpwellは，グランド電圧Vssよりも低い，負の電圧Vss-Vp1を有する，または動的にグランド電圧Vssより低い電圧Vss-Vp1に制御される。このように，バックゲート電圧を制御することにより，メモリセルを構成するNMOS,PMOSトランジスタの閾値電圧Vthn1,Vthp1を高くしてオフリーク電流を低減する。
【００２４】
一方，周辺回路内のPMOSトランジスタのN型バックゲート電圧Vbnwellは，電源電圧Vddよりも高い電圧Vdd+Vn2（Vn2<Vn1)を有する，または動的に電源電圧Vddより高い電圧Vdd+Vn2に制御される。但し，メモリセル内のPMOSトランジスタのN型バックゲート電圧よりも低い電圧であり，PMOSトランジスタの閾値電圧Vthp2をVthp1より低くして（絶対値を低く），オフリーク電流を抑制するよりも，高速動作を優先させる。同様に，周辺回路内のNMOSトランジスタのP型バックゲート電圧Vbpwellは，グランド電圧Vssよりも低い，負の電圧Vss-Vp2（Vp2<Vp1)を有する，または動的にグランド電圧Vssより低い電圧Vss-Vp2に制御される。但し，メモリセル内のNMOSトランジスタよりも浅い負の電圧であり，NMOSトランジスタの閾値電圧Vthn2をVthn1より低くして，オフリーク電流を抑制するよりも，高速動作を優先させる。
【００２５】
このように，メモリセルアレイ内のバックゲート電圧をオフリーク電流低減を重視した電圧に制御して閾値電圧を高めに制御し，一方で，周辺回路内のバックゲート電圧を高速動作を重視した電圧に制御して閾値電圧をメモリセルよりも低く制御する。
【００２６】
したがって，本実施の形態の半導体記憶装置では，メモリセルアレイ内と周辺回路内に，N型バックゲート電圧Vbnwellの配線と，P側バックゲート電圧Vbpwellの配線とが，電源電圧Vddの配線とグランドVssの配線とは別に，半導体基板上に設けられる。さらに，メモリセルアレイ内と周辺回路内とで，バックゲート電圧の電圧を異ならせ，その配線も別々に設ける。
【００２７】
図２は，本実施の形態における半導体記憶装置のメモリセルアレイと行，列の周辺回路とを示す回路図である。図２の回路図は，メモリセルと列側周辺回路の構成は，図１と同じである。図１と異なり，ワードドライバ回路WDiの具体的構成が示され，２列のメモリセルMCi,j，MCi,j+1と，それに対応するコラム選択回路CLj，CLj+1が示されている。
【００２８】
ワードドライバ回路WDiは，PMOSトランジスタPwdiとNMOSトランジスタNwdiとからなるCMOSインバータ回路である。選択されたワード線WLに対応するワードドライバ回路WDは，図示しないワードデコーダからLレベルの選択信号を入力し，PMOSトランジスタPwdが導通してワード線WLを電源電圧Vddの電位まで駆動する。非選択のワード線WLに対応するワードドライバ回路WDは，Hレベルの非選択信号を入力し，NMOSトランジスタNwdが導通してワード線WLをグランド電圧Vssの電位に駆動する。したがって，読み出しや書込動作以外の動作状態では，ワードドライバ回路WD内のPMOSトランジスタPwdが非導通，NMOSトランジスタNwdが導通して，全てのワード線WLをグランド電位に維持する。
【００２９】
読み出し動作では，事前に全てのビット線対BL,BLxが，イコライズ用PMOSトランジスタPeq,Peqxの導通により電源電圧VddのHレベルの電位にイコライズされ，ワードドライバ回路WDにより選択されたワード線WLが電源電圧Vddの電位に駆動され，メモリセル内のトランスミッショントランジスタが導通し，メモリセル内の記憶状態に応じて，一方のビット線の電位が低下する。
【００３０】
そして，選択されたコラム選択回路CL内のPMOSトランジスタPcl,Pclxが導通し，選択されたビット線対が，リード用データバス線対RDB,RDBxを介してセンスアンプSAに接続される。センスアンプSAは，電源電圧Vddにイコライズされたビット線対の電位の一方が低下することを検出する。このように，高い電位Vddから低下する電位変化を伝えるためには，コラム選択回路内のNMOSトランジスタが好都合である。
【００３１】
一方，書込動作では，事前に全てのビット線対BL,BLxが，イコライズ用PMOSトランジスタPeq,Peqxの導通により電源電圧Vddの電位にイコライズされ，ワードドライバ回路WDにより選択されたワード線WLが電源電圧Vddの電位に駆動され，メモリセル内のトランスミッショントランジスタが導通する。そして，選択されたコラム選択回路CL内のNMOSトランジスタNcl,Nclxが導通し，ライトアンプWAが書込データに対応するビット線電位を低下させて，メモリセル内に書込データを保存する。このように，ライトアンプWAがビット線電位を低下させる動作のためには，コラム選択回路内のトランジスタのうち，ビット線電位が低下しても導通を続けるNMOSトランジスタNcl,Nclxが好都合である。
【００３２】
図３は，本実施の形態のおける半導体記憶装置の半導体基板のメモリセルアレイ領域の概略構成を示す図である。この例では，P型半導体基板P-subに，比較的深いディープN型ウエル領域Deep-N-wellが形成され，そのディープN型ウエル領域Deep-N-well内に，それより浅いP型ウエル領域P-wellが複数形成されている。そして，P型ウエル領域P-wellの間は，N側ウエル領域N-wellになる。
【００３３】
このN型ウエル領域N-wellは，ディープN型ウエル領域Dee-N-wellよりも浅く，ディープN型ウエル領域Deep-N-wellの浅い領域をそのまま利用してもよく，または，ディープN型ウエル領域Deep-N-wellの浅い領域にN型不純物を注入して形成してもよい。さらに，P型ウエル領域P-wellがディープN型ウエル領域Deep-N-well内に設けられていればよく，浅いN型ウエル領域N-wellの下にディープN型ウエル領域N-wellを設ける必要はない。
【００３４】
メモリセルアレイ領域内のP型ウエル領域P-well内には，N型のソース，ドレイン領域S/Dと，P型のバックゲート電圧Vbpwell-mを印加するためのP型ウエルコンタクト領域P+とが形成され，ソース，ドレイン領域S/Dの間の基板上には図示しないゲート酸化膜を介してゲート電極Gateが形成される。P型ウエルコンタクト領域P+には，P側バックゲート電圧Vbpwell-mを供給する配線が接続される。
【００３５】
メモリセルアレイ領域内のN型ウエル領域N-well内には，P型のソース，ドレイン領域S/Dと，N型のバックゲート電圧Vbnwell-mを印加するためのN型ウエルコンタクト領域N+とが形成され，ソース，ドレイン領域S/Dの間の基板上には図示しないゲート酸化膜を介してゲート電極Gateが形成される。N型ウエルコンタクト領域N+には，N側バックゲート電圧Vbnwell-mを供給する配線が接続される。
【００３６】
図４，図５は，本実施の形態における半導体記憶装置のメモリセルアレイと列側周辺回路のトランジスタのレイアウトを示す図である。図４には，具体的なレイアウトではなく，NMOSトランジスタとPMOSトランジスタがどのような位置関係でP型ウエル領域P-wellとN型ウエル領域N-well内に配置されるかを示している。一方，図５には，図４に示した回路図内のMOSトランジスタの領域を破線の矩形で示している。図４，図５の回路構成は同じである。
【００３７】
図４の平面には，図３で説明したとおり，N型ウエル領域N-well内に，３つのP型ウエル領域P-wellが配置されている。左右のP型ウエル領域P-wellは，メモリセルアレイ内のN型ウエル領域で囲まれた孤立した領域である。また，下側に位置するP型ウエル領域P-wellは，列側周辺回路内に形成され，N型ウエル領域で囲まれたの孤立した領域である。これらのP型ウエル領域P-wellは，破線で示されている。
【００３８】
さらに，図４には，行方向に配列された３つのメモリセルMCi,j-1，MCi,j，MCi,j+1が示されている。これら３つのメモリセルの領域は一点鎖線で示されている。また，図４には，列側周辺回路として３つのコラム選択回路CLj-1，CLj，CLj+1が示されている。これら３つのコラム選択回路の領域も一点鎖線で示されている。
【００３９】
図１に示したメモリセルMCi,j内の２つのPMOSトランジスタP1,P3は，N型ウエル領域N-well内に配置される。また，４つのNMOSトランジスタのうち，２つのNMOSトランジスタN2,N5は左側のP型ウエル領域P-well内に配置され，残りの２つのNMOSトランジスタN4,N6は右側のP型ウエル領域P-well内に配置される。そして，左側のP型ウエル領域P-well内には，左側に隣接するメモリセルMCi,j-1内の２つのNMOSトランジスタN4,N6が配置され，右側のP型ウエル領域P-well内には，右側に隣接するメモリセルMCi,j+1内の２つのNMOSトランジスタN2,N5が配置される。
【００４０】
このように，メモリセルアレイには，図２に示されるように，列方向に延びる複数のP型ウエル領域P-wellが，行方向に短冊状に並べられる。そして，１つのメモリセルMCの領域は，左右のP型ウエル領域P-wellの半分の領域と，その間のN型ウエル領域N-wellの領域とからなり，それらのP型ウエル領域P-wellとN型ウエル領域N-well内に４つのNMOSトランジスタと２つのPMOSトランジスタとを配置する。
【００４１】
一方，列側周辺回路としてのコラム選択回路CLjは，図１で説明したとおり，リード用のPMOSトランスファゲート対と，ライト用のNMOSトランスファゲート対とを有する。つまり，ビット線BLjをリード用データバスRDBに接続するPMOSトランジスタPcljを有するPMOSトランスファゲートと，ビット線BLxjをリード用データバスRDBxに接続するPMOSトランジスタPclxjを有するCMOSトランスファゲートとを有する。一方，ビット線BLjをライト用データバスWDBに接続するMMOSトランジスタNcljを有するNMOSトランスファゲートと，ビット線BLxjをライト用データバスWDBxに接続するNMOSトランジスタNclxjを有するNMOSトランスファゲートとを有する。
【００４２】
そして，図４に示されるとおり，コラム選択回路の領域には，N型ウエル領域N-well内に行方向に延びるP型ウエル領域P-wellが設けられ，コラム選択回路CLj内の２つのPMOSトランジスタPclj，Pclxjは，N型ウエル領域N-well内に配置され，２つのNMOSトランジスタNclj，Nclxjは，P型ウエル領域P-well内に配置される。
【００４３】
さらに，列方向に配置されるメモリセルMCi,jから，それに対応するコラム選択回路CLjまでに，２つのビット線BLj,BLxjと，グランド配線Vssと，電源配線Vddとが設けられる。なお，図示していないが，グランド配線Vssと電源配線Vddは，メモリセルアレイ内において，縦方向，即ち列方向に延びて配置されている。したがって，列方向に配置されるメモリセルアレイ群と，それに対応するコラム選択回路CLとの間には，５本の配線が形成される。
【００４４】
図４，図５には示されていないが，N型バックゲート電圧Vbnwellのコンタクト構造がN型ウエル領域N-well内に設けられ，N型バックゲート電圧VbnwellとN型ウエル領域N-wellとが接続される。そして，このN型バックゲート電圧の配線が，メモリセルアレイ用の配線と，周辺回路用の配線とを有し，異なるバックゲート電圧に制御される。同様に，P型バックゲート電圧Vbpwellのコンタクト構造がP型ウエル領域P-well内に設けられ，P型バックゲート電圧VbpwellとP型ウエル領域P-wellとが接続される。そして，このP型バックゲート電圧の配線が，メモリセルアレイ用の配線と，周辺回路用の配線とを有し，異なるバックゲート電圧に制御される。
【００４５】
［メモリマクロ内のバックゲート電圧配線例］
次に，メモリマクロ内のバックゲート電圧配線の例を説明する。ＳＲＡＭは高速アクセスが特徴である。そして，システムＬＳＩは，複数個のＳＲＡＭのメモリマクロを内部に有する。ただし，メモリのデータ容量はメモリマクロを必要とする回路の機能に応じて異なる。大きなデータ容量が必要なメモリマクロは，多くのメモリセルを有する。逆に，小さなデータ容量でよいメモリマクロは，メモリセルの数が少ない。
【００４６】
そして，システムＬＳＩ内に埋め込まれるメモリマクロの面積は，できるだけ小さいことが望ましい。
【００４７】
図６は，メモリマクロ内のバックゲート電圧配線の例を示す図である。メモリマクロは，４行，５列のメモリセルMCを有するメモリセルアレイMCAと，４行のワードドライバWDを有する行側周辺回路Rcirと，５列のコラム選択回路CLを有する列側周辺回路Ccirとを有する。メモリマクロは，メモリセルアレイMCAの領域に，N型ウエル領域N-wellと，その中に設けられた複数のP型ウエル領域P-wellとを有する。同様に，周辺回路Rcir，Ccirの領域に，N型ウエル領域N-wellと，その中に設けられた複数のP型ウエル領域P-wellとを有する。前述のとおり，メモリセルアレイのN型ウエル領域N-wellのバックゲート電圧Vbnwell-mと，周辺回路のN型ウエル領域N-wellのバックゲート電圧Vbnwell-pとは，異なる電圧が供給されるので，別々に形成される。
【００４８】
メモリセルアレイMCA内には，そのN型ウエル領域N-well内に６つの列方向に延びるP型ウエル領域P-well（破線）が設けられ，４行，５列のメモリセルMC（一点鎖線）は，それぞれ，両側のP型ウエル領域P-wellとその間のN型ウエル領域N-wellとを有し，メモリセルを構成するNMOSトランジスタとPMOSトランジスタとが配置される。
【００４９】
また，行側周辺回路Rcirは，そのN型ウエル領域N-well内に１つの列方向に延びるP型ウエル領域P-well（破線）とN型ウエル領域N-wellとを有し，両ウエル領域内にワードドライバ回路を構成するNMOSトランジスタとPMOSトランジスタとが配置される。
【００５０】
そして，列側周辺回路Ccirは，行側周辺回路と同じN型ウエル領域N-well内に１つの行方向に延びるP型ウエル領域P-well（破線）とN型ウエル領域N-wellとを有し，コラム選択回路を構成するNMOSトランジスタ，PMOSトランジスタ（図中T)が配置される。
【００５１】
メモリセルMCの列方向のピッチと，ワードドライバ回路WDの列方向のピッチとが一致している。また，メモリセルMCの行方向のピッチと，コラム選択回路CLの行方向のピッチが一致している。
【００５２】
そして，バックゲート電圧配線Vbp，Vbnは次のようにレイアウトされている。まず，メモリセルアレイMCA内には，メモリセルアレイ内にバックゲート電圧配線との接続構造を配置するためのウエルコンタクト領域１０（図中グレー）を設け，そのウエルコンタクト領域１０上に，N型バックゲート電圧Vbnwell-mの配線Vbn-mと，P型バックゲート電圧Vbpwell-mの配線Vbp-mとを配置し，それらの配線Vbn-m，Vbp-mの対応するウエル領域N-well，P-wellとの接続構造（図中黒丸）が配置される。
【００５３】
行側周辺回路Rcir内には，ワードドライバWDの間に，ウエルコンタクト領域１０に対応する位置に，ウエルコンタクト領域１２を配置している。そのウエルコンタクト領域１２内に，N型バックゲート電圧Vbnwell-pの配線Vbn-pと，P型バックゲート電圧Vbpwell-pの配線Vbp-pとを配置し，それらの配線Vbn-p，Vbp-pの対応するウエル領域N-well，P-wellとの接続構造（図中黒丸）が配置される。
【００５４】
列側周辺回路Ccir内には，メモリセルアレイの各コラム毎に対応してコラム選択回路CLが配置される。図６の例では，メモリセルの行方向のピッチと，コラム選択回路CLのピッチとが同一であり，互いの位置が整合している。また，コラム選択回路CLの領域には，それぞれ，列方向に延びるP型バックゲート電圧Vbpwell-pの配線Vbp-pと，N型バックゲート電圧Vbnwell-pの配線Vbn-pと，それらのコンタクト構造（図中黒丸）が配置される。
【００５５】
メモリセルアレイに配置されるバックゲート電圧配線Vbp-m,Vbn-mは，それぞれメモリマクロの外に設けられた電圧生成回路Vbnwell-m,Vbpwell-mによりそれぞれ生成される電源Vddより高い電圧Vdd+Vn1，グランドVssより低い電圧Vss-Vp1を，メモリセルアレイ内のP型ウエル領域（P型メモリセルアレイウエル領域）P-wellと，N型ウエル領域（N型メモリセルアレイウエル領域）N-wellとに供給する。
【００５６】
一方，周辺回路内に配置されるバックゲート電圧配線Vbp-p,Vbn-pは，それぞれメモリマクロの外に設けられた電圧生成回路Vbnwell-p,Vbpwell-pがそれぞれ生成する電源Vddより高い電圧Vdd+Vn2(<Vn1)，グランドVssより低い電圧Vss-Vp2(<Vp1)低い電圧を，周辺回路内のP型ウエル領域（P型周辺回路ウエル領域）P-wellと，N型ウエル領域（N型周辺回路ウエル領域）N-wellとに供給する。
【００５７】
[本実施の形態におけるメモリマクロの断面構造]
図７は，図６の平面図に示されたメモリマクロの断面構造を示す図である。また，図８は，メモリマクロの平面構造を示す図である。図２，図６でも説明したとおり，メモリマクロは，P型半導体基板P-subに設けたディープN型ウエル領域DeepN-wellと，その中に設けた基板表面のP型ウエル領域P-wellと，ディープN型ウエル領域DeepN-wellにつながる基板表面のN型ウエル領域N-wellとを有する。
【００５８】
図７に示したとおり，メモリセルアレイ領域R-MCA内のN型ウエル領域N-wellへのバックゲート電圧Vbnwell-mはVdd+Vn1であり，そこに設けられるPMOSトランジスタは絶対値が高い第１のPMOS閾値電圧Vthp1になり，オフリーク電流が十分に抑制される。また，メモリセルアレイ領域R-MCA内のP型ウエル領域P-wellへのバックゲート電圧Vbpwell-mはVss-Vp1であり，そこに設けられるNMOSトランジスタも絶対値が高い第１のNMOS閾値電圧Vthn1になり，オフリーク電流が十分に抑制される。
【００５９】
一方，周辺回路領域R-Pcir内のN型ウエル領域N-wellへのバックゲート電圧Vbnwell-pはVdd+Vn2（Vn1>Vn2)であり，Vdd+Vn2＜Vdd+Vn1となり，そこに設けられるPMOSトランジスタは第１のPMOS閾値電圧Vthp1より絶対値が低い第２のPMOS閾値電圧Vthp2(>Vthp1)になり，より高速動作特性にされ，オフリーク電流の抑制はやや弱められる。また，周辺回路領域R-Pcir内のP型ウエル領域P-wellへのバックゲート電圧Vbpwell-pはVss-Vp2（Vp1>Vp2)であり，Vss-Vp2＞Vss-Vp1となり，そこに設けられるNMOSトランジスタは第１のNMOS閾値電圧Vthn1より絶対値が低い第２のNMOS閾値電圧Vthn2(<Vthn1)になり，より高速動作特性にされ，オフリーク電流の抑制はやや弱められる。
【００６０】
このようにメモリセルアレイへのバックゲート電圧Vbpwell-m,Vbnwell-mと，周辺回路へのバックゲート電圧Vbpwell-p,Vbnwell-pとは，異なる電圧である。したがって，メモリセルアレイ領域R-MCA内のディープN型ウエル領域DeepN-wellとそれにつながるN型ウエル領域N-wellは，周辺回路領域R-Pcir内のディープN型ウエル領域DeepN-wellとそれにつながるN型ウエル領域N-wellとは，分離用のP型ウエル領域P-wellを隔てて，電気的に分離されている。ディープN型ウエル領域DeepN-wellは，基板内にN型不純物を深く注入して形成されるので，基板の表面方向に拡がる。そのため，分離用のP型ウエル領域P-wellは，十分な幅を有している。そして，P型半導体基板P-subにはグランド電圧Vssが印加されるため，分離用のP型ウエル領域P-wellにもグランド電圧Vssが印加される。
【００６１】
図８の平面図には，図６と同様に，メモリセルアレイ領域R-MCA内のN型ウエル領域N-well内に，複数のP型ウエル領域P-wellが示され，また，周辺回路領域R-pcir内のN型ウエル領域N-well内にも，複数のP型ウエル領域P-wellが示されている。ただし，図７の断面図には，P型ウエル領域P-wellは簡略化されて，メモリセルアレイ領域R-MCA内と周辺回路領域R-Pcir内にはそれぞれ１つずつ示されている。
【００６２】
図７の断面図に示されるとおり，メモリセルアレイ領域R-MCA内のメモリセルアレイMCAのPMOSトランジスタとNMOSトランジスタがそれぞれ形成されるN型ウエル領域N-well，P型ウエル領域P-wellには，バックゲート電圧Vbnwell-m,Vbpwell-mが供給されている。そして，図７には，メモリセルアレイMCAを形成するN型ウエル領域N-wellとP型ウエル領域P-wellの両側に，図８の平面図のメモリセルアレイ領域R-MCA内の複数のP型ウエル領域P-wellを囲むN型ウエル領域N-wellの周辺領域に対応するN型ウエル領域N-wellxが示されている。
【００６３】
一方，図７の断面図に示されるとおり，周辺回路領域R-Pcir内の周辺回路PcirのPMOSトランジスタとNMOSトランジスタがそれぞれ形成されるN型ウエル領域N-well，P型ウエル領域P-wellには，バックゲート電圧Vbnwell-p,Vbpwell-pが供給されている。そして，図７には，周辺回路Pcirを形成するN型ウエル領域N-wellとP型ウエル領域P-wellの両側に，図８の平面図の周辺回路領域R-Pcir内の複数のP型ウエル領域P-wellを囲むN型ウエル領域N-wellの周辺領域に対応するN型ウエル領域N-wellが示されている。
【００６４】
図８の平面図に示されるとおり，第１に，メモリセルアレイ領域R-MCAのN型ウエル領域N-wellと，周辺回路領域R-PcirのN型ウエル領域N-wellとを電気的に分離するために設けた，分離用P型ウエル領域IsoP-wellは，メモリマクロの面積を増大させる要因になる。特に，分離用P型ウエル領域IsoP-wellは，メモリセルアレイ領域側のディープN型ウエル領域DeepN-wellと周辺回路領域側のディープN型ウエル領域DeepN-wellとを分離するために，通常の浅いN型ウエル領域を分離するよりも大きな面積を必要とする。
【００６５】
また，第２に，メモリセルアレイ領域R-MCAのN型ウエル領域N-well内に設けた複数のP型ウエル領域P-wellの周囲には，分離用P型ウエル領域IsoP-wellと分離するために，周囲のN型ウエル領域N-wellxを設ける必要がある。この周囲のN型ウエル領域N-wellxも，メモリマクロの面積を増大させる要因になる。
【００６６】
上記の２つの面積を増大させる要因となる分離用P型ウエル領域IsoP-wellと周囲のN型ウエル領域N-wellxの面積効率の低下を抑制することが，メモリマクロの面積を抑制するために必要になる。
【００６７】
［第１の実施の形態］
図９は，第１の実施の形態における半導体記憶装置の断面図である。また，図１０は，第１の実施の形態における半導体記憶装置の平面図である。第１の実施の形態では，周辺回路Pcirである行側周辺回路のワードドライバ回路WDi内のNMOSトランジスタNwdiを，分離用P型ウエル領域IsoP-well内に設ける。また，ワードドライバ回路WDi内のPMOSトランジスタPwdiは，周辺回路領域R-Pcir内のN型ウエル領域N-well内に設ける。
【００６８】
図７，図８での説明を繰り返すと，メモリセルアレイ領域R-MCA内のN型ウエル領域N-wellへのバックゲート電圧Vbnwell-mはVdd+Vn1であり，そこに設けられるPMOSトランジスタは絶対値が高い第１のPMOS閾値電圧Vthp1になり，オフリーク電流が十分に抑制される。また，メモリセルアレイ領域R-MCA内のP型ウエル領域P-wellへのバックゲート電圧Vbpwell-mはVss-Vp1であり，そこに設けられるNMOSトランジスタも絶対値が高い第１のNMOS閾値電圧Vthn1になり，オフリーク電流が十分に抑制される。
【００６９】
一方，周辺回路領域R-Pcir内のN型ウエル領域N-wellへのバックゲート電圧Vbnwell-pはVdd+Vn2（Vn1>Vn2)であり，Vdd+Vn2＜Vdd+Vn1となり，そこに設けられるPMOSトランジスタは第１のPMOS閾値電圧Vthp1より絶対値が低い第２のPMOS閾値電圧Vthp2(>Vthp1)になり，より高速動作特性にされ，オフリーク電流の抑制はやや弱められる。また，周辺回路領域R-Pcir内のP型ウエル領域P-wellへのバックゲート電圧Vbpwell-pはVss-Vp2（Vp1>Vp2)であり，Vss-Vp2＞Vss-Vp1となり，そこに設けられるNMOSトランジスタは第１のNMOS閾値電圧Vthn1より絶対値が低い第２のNMOS閾値電圧Vthn2(<Vthn1)になり，より高速動作特性にされ，オフリーク電流の抑制はやや弱められる。
【００７０】
ワードドライバ回路WDiは，読み出し動作や書込動作時に，選択されたワード線WLiを電源電圧VddなどのHレベルに駆動するために，PMOSトランジスタPwdiを導通状態にし，NMOSトランジスタNwdiを非導通状態にする。一方，読み出し動作や書込動作以外の待機動作状態では，全てのワード線WLiをグランド電位VssなどのLレベルに駆動するために，PMOSトランジスタPwdiを非導通状態にし，NMOSトランジスタNwdiを導通状態にする。
【００７１】
そこで，時間的に大部分を占める待機動作状態では，PMOSトランジスタPwdiは非導通状態になるので，オフリーク電流を抑制する必要性が高く，一方，NMOSトランジスタNwdiは導通状態になるので，オフリーク電流を抑制する必要性は小さい。したがって，PMOSトランジスタPwdiを，周辺回路領域R-Pcir内のN型ウエル領域N-well内に設けて，高速のトランジスタ特性を優先するがオフリーク電流の抑制もある程度優先するバックゲート電圧Vbpwell-p（＝Vdd+Vp2)による第２のPMOS閾値電圧Vthp2にすることが望ましい。一方，NMOSトランジスタNwdiは，オフリーク電流抑制の必要性が小さいので，分離用Pウエル領域IsoP-well内に設けて，バックゲート電圧Vssによりその閾値電圧Vthn3が第２のPMOS閾値電圧Vthn2より絶対値が低くなって（Vthp3<Vthp2<Vthp1)，オフリーク電流が増えても良い。むしろ分離用Pウエル領域IsoP-well内に設けることで，分離用Pウエル領域IsoP-wellを有効に活用することができ，面積効率を向上することができる。
【００７２】
ワードドライバ回路WDi内のNMOSトランジスタNwdiの特性は，バックゲート電圧Vssにより閾値電圧Vthn3が低くなり高速特性になるが，その分トランジスタのゲート幅を小さくでき，トランジスタサイズを小さくできる。また，そのゲート負荷容量が小さくなり，その分高速動作になる。ワードドライバ回路WDi内のNMOSトランジスタNwdiは，ワード線を非選択する時に導通するので，バックゲート電圧Vssによる高速動作側での特性ばらつきを有するが，非選択動作のタイミングであるので，多少のばらつきは問題にならない。
【００７３】
メモリセルアレイのPMOSトランジスタとNMOSトランジスタは，メモリセルアレイ領域R-MCA内のN型ウエル領域N-wellとP型ウエル領域P-well内にそれぞれ設けられ，オフリーク電流を抑制することを最優先するバックゲート電圧Vbnwell-m（＝Vdd＋Vn1)，Vbpwell-m（＝Vss-Vp1)により，それぞれの閾値電圧Vthp1,Vthn1の絶対値が十分に高くされる。
【００７４】
このように，周辺回路内のNMOSトランジスタであり，読み出し動作や書込動作以外の状態で導通するワードドライバ回路WDi内のNMOSトランジスタNwdiを，分離用P型ウエル領域IsoP-well内に配置することで，周辺回路の動作特性に悪い影響を与えることなく分離用P型ウエル領域IsoP-wellを利用して，面積効率を高めることができる。
【００７５】
［第２の実施の形態］
図１１は，第２の実施の形態における半導体記憶装置の断面図である。また，図１２は，第２の実施の形態における半導体記憶装置の平面図である。第２の実施の形態では，周辺回路Pcirである列側周辺回路のコラム選択回路CLj内のNMOSトランジスタNcljを，分離用P型ウエル領域IsoP-well内に設ける。また，コラム選択回路CLj内のPMOSトランジスタPcljは，周辺回路領域R-Pcir内のN型ウエル領域N-well内に設ける。メモリセルアレイのPMOSトランジスタとNMOSトランジスタは，第１の実施の形態と同様に，メモリセルアレイ領域R-MCA内のN型ウエル領域N-wellとP型ウエル領域P-well内にそれぞれ設けられる。
【００７６】
まず，コラム選択回路Cli内のPMOSトランジスタPcljとNMOSトランジスタNcljの動作について説明する。図２において，書込動作や読み出し動作以外の待機動作状態では，例えば，コラム選択回路CLj内のNMOSトランジスタNclj,Nclxjは非導通状態になる。また，ビット線対BLj,BLxjはイコライズトランジスタPeq,Peqxの導通により電源電圧VddのHレベルにされている。そこで，ライトアンプWAが書き込み用データバス線対WDB,WDBxをビット線対と同じHレベルに維持するように動作すれば，NMOSトランジスタNclj,Nclxjのオフリーク電流の問題は少ない。つまり，NMOSトランジスタNclj,Nclxjのソース，ドレインが同じ電位になるので，オフリーク電流は流れない。
【００７７】
図２において，書込動作では，イコライズトランジスタPeq,Peqxの導通により，ビット線対BLj,BLxj,BLj+1,BLxj+1をHレベルにプリチャージした状態で，選択ワード線WLをHレベルに駆動するとともに，例えばコラム選択回路CLj内のNMOSトランジスタNclj,Nclxjを導通しビット線対BLj,BLxjを選択し，ライトアンプWAが書込用データバス線対WDB,WDBxのいずれか一方，例えばデータバス線WDBをLレベルに引き下げる。この時，非選択側のコラム選択回路CLj+1内のNMOSトランジスタNclj+1,Nclxj+1は非導通状態になる。この非導通状態のNMOSトランジスタNclj+1,Nclxj+1のうち，書込用データバス線WDB側のNMOSトランジスタNclj+1は，書込用データバス線WDBのLレベルへの駆動によりリーク電流が発生して，非選択ビット線BLj+1の電位が低下して選択ワード線に接続されている半選択状態のメモリセルへの誤書込が生じることが懸念される。しかし，イコライズトランジスタPeqが導通状態にあるので，非選択ビット線BLj+1の電位の低下は限定的であり，誤書込は生じない。また，書込動作状態は短い時間であるため，NMOSトランジスタNclj+1によるリーク電流量はそれほど大きくない。
【００７８】
一方，非導通状態のNMOSトランジスタNclj+1,Nclxj+1のうち，もう一方の書込用データバス線WDBx側のNMOSトランジスタNclxj+1は，データバス線WDBx，非選択ビット線BLxj+1が共にHレベルあるので，オフリーク電流は発生しない。
【００７９】
そして，図２において，読み出し動作では，イコライズトランジスタPeq,Peqxの導通により，ビット線対BLj,BLxj,BLj+1,BLxj+1をHレベルにプリチャージした状態で，選択ワード線WLをHレベルに駆動するとともに，例えばコラム選択回路CLj内のPMOSトランジスタPclj,Pclxjを導通しビット線対BLj,BLxjを選択する。そして，ビット線対BLj,BLxjのいずれか一方，例えばビット線BLjの電位がメモリセルにより低下し，その電位の低下が読出データバス線RDBに伝わり，センスアンプSAがその電位の低下を検出する。ビット線BLxj，読出データバス線RDBxの電位はHレベルのままである。
【００８０】
この読み出し動作状態では，選択コラムのコラム選択回路CLj内のNMOSトランジスタNclj,Nclxjと，非選択コラムのコラム選択回路CLj+1内のNMOSトランジスタNclj+1,Nclxj+1は，書き込み用のトランジスタであるので，非導通状態である。この非導通状態でのリーク電流により誤読み出しが生じることが懸念される。しかし，非選択コラムのコラム選択回路CLj+1内のPMOSトランジスタPclj+1,Pclxj+1も非導通であるので，そのリーク電流による影響は少ない。
【００８１】
そこで，読み出し動作と書込動作以外の待機動作状態，書込動作状態，読出動作状態それぞれでのコラム選択回路内のNMOSトランジスタのオフリークの問題は少ないので，コラム選択回路内のNMOSトランジスタNclj,Nclxj,Nclj+1,Nclxj+1を，分離用P型ウエル領域IsoP-well内に配置することで，面積効率を向上することができる。コラム選択回路内のPMOSトランジスタは，周辺回路領域R-Pcir内のN型ウエル領域N-well内に配置される。
【００８２】
このように，読出動作及び書込動作以外の動作状態でソースとドレインが同電位になるコラム選択回路内のNMOSトランジスタは，リーク電流は発生しないので，分離用P型ウエル領域IsoP-well内に配置して，閾値電圧Vthn3がVthn2より低下しても支障はない。また，読出動作及び書込動作において，非選択状態になってリーク電流が発生しても，読出動作や書込動作を誤動作させることはない。
【００８３】
上記以外の周辺回路内のNMOSトランジスタであって，トランスファゲートであり，読出動作及び書込動作以外の動作状態でソースとドレインが同電位になるようなNMOSトランジスタも，分離用P型ウエル領域IsoP-well内に配置することで，面積効率を向上できる。
【００８４】
［第３の実施の形態］
図１３は，第３の実施の形態における半導体記憶装置の断面図である。また，図１４は，第３の実施の形態における半導体記憶装置の平面図である。第３の実施の形態では，周辺回路Pcirであるコラム選択回路CLj内のPMOSトランジスタPcljを，メモリセルアレイ領域R-MCA内のN型ウエル領域N-wellの周辺領域N-wellx内に設ける。列側周辺回路のコラム選択回路CLj内のNMOSトランジスタNcljは，第２の実施の形態のように分離用P型ウエル領域IsoP-well内に設けてもよいし，周辺回路領域内のP型ウエル領域内に設けても良い。また，メモリセルアレイのPMOSトランジスタとNMOSトランジスタは，第１，第２の実施の形態と同様に，メモリセルアレイ領域R-MCA内のN型ウエル領域N-wellとP型ウエル領域P-well内にそれぞれ設けられる。
【００８５】
コラム選択回路CLj内のPMOSトランジスタPcljは，読み出し動作の時に，ビット線対BLj,BLxjが選択されている場合に導通して，ビット線の電位の低下をセンスアンプに伝える。したがって，このPMOSトランジスタPcljは，本来は，周辺回路領域R-Pcir内の標準的な閾値電圧Vthp2に制御するN型ウエル領域内に設けて高速特性を持たせるのが望ましい。
【００８６】
しかし，このコラム選択回路内のPMOSトランジスタPcljを，メモリセルアレイ領域R-MCA内の絶対値が高い閾値電圧Vthp1に制御するN型ウエル領域N-wellx内に設けたことで高速特性が抑制され電流駆動能力が低下したとしても，読み出し動作時におけるメモリセルMC内のNMOSトランジスタN2,N4（図１）の電流駆動能力が小さいので，メモリセルMC内のNMOSトランジスタの電流引き込みによるビット線BL,BLxと読出データバス線RDB,RDBxの電位低下のスピードにはそれほど影響はない。
【００８７】
そこで，このコラム選択回路CLj内のPMOSトランジスタPcljを，メモリセルアレイ領域R-MCA内のN型ウエル領域N-wellの周辺領域内N-wellxに設けることで，面積効率を高めることができる。
【００８８】
以上の通り，本実施の形態によれば，メモリセルアレイ領域のN型ウエル領域（N型メモリセルアレイウエル領域）と，周辺回路領域のN型ウエル領域（N型周辺回路ウエル領域）とを分離する分離P型ウエル領域内に，ワードドライバ回路WD内のNMOSトランジスタや，コラム選択回路CL内のNMOSトランジスタを配置することで，面積効率を高めることができる。
【００８９】
また，N型メモリセルアレイウエル領域N-well内の複数のP型ウエル領域を囲む周囲のN型ウエル領域N-wellx内に，コラム選択回路CL内のPMOSトランジスタを配置することで，面積効率を高めることができる。
【００９０】
以上の実施の形態をまとめると，次の付記のとおりである。
【００９１】
（付記１）
第１導電型トランジスタと第２導電型トランジスタとをそれぞれ有する複数のメモリセルを配置したメモリセルアレイと，
前記第１導電型トランジスタと第２導電型トランジスタとを有し，前記メモリセルアレイ内のメモリセルへのアクセスを制御する周辺回路と，
前記メモリセルアレイの領域内の，前記複数のメモリセルの前記第２導電型トランジスタが形成される第１導電型メモリセルアレイウエル領域と，
前記第１導電型メモリセルアレイウエル領域内の，前記複数のメモリセルの前記第１導電型トランジスタが形成される第２導電型メモリセルアレイウエル領域と，
前記周辺回路の領域内の，前記周辺回路の前記第２導電型トランジスタが形成される第１導電型周辺回路ウエル領域と，
前記第１導電型周辺回路ウエル領域内の，前記周辺回路の前記第１導電型トランジスタが形成される第２導電型周辺回路ウエル領域と，
前記第１導電型メモリセルアレイウエル領域と，前記第１導電型周辺回路ウエル領域との間に配置される第２導電型分離領域とを有し，
前記周辺回路内の前記第１導電型トランジスタのうち少なくとも一部の第１導電型トランジスタが前記第２導電型分離領域内に形成されている半導体記憶装置。
【００９２】
（付記２）
付記１において，
前記第２導電型分離領域内に形成される前記一部の第１導電型トランジスタの少なくとも一つは，読出動作及び書込動作以外の動作状態で導通する半導体記憶装置。
【００９３】
（付記３）
付記２において，
前記メモリセルアレイは前記複数のメモリセルに接続された複数のワード線を有し，
前記周辺回路は，前記第１導電型トランジスタと前記第２導電型トランジスタとを有するインバータであって，選択されたワード線を駆動するワード駆動回路を有し，
前記読出動作及び書込動作以外の動作状態で導通する第１導電型トランジスタは，前記ワード駆動回路内の第１導電型トランジスタを有する半導体記憶装置。
【００９４】
（付記４）
付記１において，
前記第２導電型分離領域内に形成される前記一部の第１導電型トランジスタの少なくとも一つは，読出動作及び書込動作以外の動作状態でソースとドレインが同電位になる第１導電型トランジスタを有する半導体記憶装置。
【００９５】
（付記５）
付記４において，
前記メモリセルアレイは複数のメモリセルに接続された複数のビット線を有し，
前記周辺回路は，前記複数のビット線のうちの少なくとも一つの選択されたビット線をデータバス線に接続する第１導電型トランジスタを有するコラム選択回路を有し，
前記読出動作及び書込動作以外の動作状態でソースとドレインが同電位になる第１導電型トランジスタは，前記コラム選択回路内の第１導電型トランジスタを有する半導体記憶装置。
【００９６】
（付記６）
付記４において，
前記読出動作及び書込動作以外の動作状態でソースとドレインが同電位になる第１導電型トランジスタは，トランスファゲート回路内の第１導電型トランジスタを有する半導体記憶装置。
【００９７】
（付記７）
第１導電型トランジスタと第２導電型トランジスタとをそれぞれ有する複数のメモリセルを配置したメモリセルアレイと，
前記第１導電型トランジスタと第２導電型トランジスタとを有し，前記メモリセルアレイ内のメモリセルへのアクセスを制御する周辺回路と，
前記メモリセルアレイの領域内の，前記複数のメモリセルの前記第２導電型トランジスタが形成される第１導電型メモリセルアレイウエル領域と，
前記第１導電型メモリセルアレイウエル領域内の，前記複数のメモリセルの前記第１導電型トランジスタが形成される複数の第２導電型メモリセルアレイウエル領域と，
前記周辺回路の領域内の，前記周辺回路の前記第２導電型トランジスタが形成される第１導電型周辺回路ウエル領域と，
前記第１導電型周辺回路ウエル領域内の，前記周辺回路の前記第１導電型トランジスタが形成される第２導電型周辺回路ウエル領域と，
前記第１導電型メモリセルアレイウエル領域と，前記第１導電型周辺回路ウエル領域との間に配置される第２導電型分離領域とを有し，
前記周辺回路内の第２導電型トランジスタのうち少なくとも一部の第２導電型トランジスタが，前記メモリセルアレイ領域内の前記複数の第２導電型メモリセルアレイウエル領域を囲む第１導電型メモリセルアレイウエル領域の周辺領域内に形成されている半導体記憶装置。
【００９８】
（付記８）
付記７において，
前記メモリセルアレイは複数のメモリセルに接続された複数のビット線を有し，
前記周辺回路は，前記複数のビット線のうち少なくとも一つの選択されたビット線を第１のデータバス線に接続する第２導電型トランジスタを有するコラム選択回路を有し，
前記第１導電型メモリセルアレイウエル領域の周辺領域内に形成される前記一部の第２導電型トランジスタは，前記コラム選択回路内の第２導電型トランジスタを有する半導体記憶装置。
【００９９】
（付記９）
付記８において，
前記コラム選択回路は，選択されたビット線を第１のデータバス線に接続する第２導電型トランジスタに加えて，第２のデータバス線に接続する第１導電型トランジスタとを有する半導体記憶装置。
【０１００】
（付記１０）
付記９において，
前記コラム選択回路内の前記第１導電型トランジスタが前記第２導電型分離領域内に形成されている半導体記憶装置。
【０１０１】
（付記１１）
付記１または７において，
前記第１導電型メモリセルアレイウエル領域と，前記第１導電型周辺回路ウエル領域とに，異なるバックゲート電圧が供給される半導体記憶装置。
【０１０２】
（付記１２）
付記１１において，
前記第１導電型メモリセルアレイウエル領域に第１のバックゲート電圧が供給され，前記第１導電型周辺回路ウエル領域に前記第１のバックゲート電圧よりも低い正電位の第２のバックゲート電圧が供給される半導体記憶装置。
【０１０３】
（付記１３）
付記１または７において，
前記第２導電型メモリセルアレイウエル領域と，前記第２導電型周辺回路ウエル領域とに，異なるバックゲート電圧が供給される半導体記憶装置。
【０１０４】
（付記１４）
付記１３において，
前記第２導電型メモリセルアレイウエル領域に第３のバックゲート電圧が供給され，前記第２導電型周辺回路ウエル領域に前記第３のバックゲート電圧より浅い負電位の第４のバックゲート電圧が供給される半導体記憶装置。
【０１０５】
（付記１５）
付記１４において，
前記第２導電型分離領域に，前記第４のバックゲート電圧より浅い電位の第５のバックゲート電圧が供給される半導体記憶装置。
【符号の説明】
【０１０６】
N-well：N型ウエル領域
P-well：P型ウエル領域
IsoP-well：分離P型ウエル領域
MCA：メモリセルアレイ
MC：メモリセル
Pcir：周辺回路
WD：ワードドライバ回路
CL：コラム選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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