(57)【要約】      （修正有）【課題】フォトリソグラフィー工程を省略して製造コストを低減する半導体装置の製造方法を提供する。【解決手段】半導体基板１のメモリセル領域Ｍ上に第1の絶縁膜を形成する工程と、半導体基板１の周辺回路領域Ｃの第１のウェル上に第１の導電膜６ｃ，６ｄ１及び第１の導電膜６ｃの上に第２の絶縁膜６ｅを形成する工程と、第１の絶縁膜、第２の絶縁膜６ｅ及び周辺回路領域の第２のウェル上に第２の導電膜６ｃ，６ｄ２を形成する工程と、第２の導電膜６ｃ，６ｄ２を覆うように第３の絶縁膜６ｈを形成する工程と、第３の絶縁膜６ｈをエッチバックして第２のウェル上の第２の導電膜上に設けられた第３の絶縁膜６ｈを残存させるように第1及び第２の絶縁膜上の第２の導電膜６ｄ２を露出させる工程と、第２の導電膜上の第３の絶縁膜６ｈをマスクに用いて第1及び第２の絶縁膜上の第２の導電膜６ｃ，６ｄ２をエッチングする工程と、を有する。【選択図】図１４
2014056862.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のメモリセル領域上に第1の絶縁膜を形成する工程と、
前記半導体基板の周辺回路領域の第１のウェル上に、第１の導電膜及び前記第１の導電膜の上に第２の絶縁膜を形成する工程と、
前記第１の絶縁膜、前記第２の絶縁膜、及び前記周辺回路領域の第２のウェル上に第２の導電膜を形成する工程と、
前記第２の導電膜を覆うように第３の絶縁膜を形成する工程と、
前記第３の絶縁膜をエッチバックして、前記第２のウェル上の前記第２の導電膜上に設けられた前記第３の絶縁膜を残存させるように、前記第1及び第２の絶縁膜上の第２の導電膜を露出させる工程と、
前記第２の導電膜上の前記第３の絶縁膜をマスクに用いて、前記第1及び第２の絶縁膜上の第２の導電膜をエッチングする工程と、
を有する、半導体装置の製造方法。
【請求項２】
前記第１の絶縁膜上の前記第２の導電膜の上面は、前記第２の絶縁膜上の前記第２の導電膜の上面よりも低い、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の絶縁膜上の前記第２の導電膜の上面は、前記第１の絶縁膜上の前記第２の導電膜の上面よりも低い、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第1の絶縁膜上の前記第２の導電膜の上面は、前記第２の絶縁膜上の前記第２の導電膜と略同じ高さである、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第1の絶縁膜は、１層または複数の層の積層膜である、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第1の絶縁膜を形成する工程の前に更に、
前記メモリセル領域において、前記半導体基板内に埋め込みゲート電極ならびにソースおよびドレインを有するトランジスタを形成する工程を有し、
前記第1の絶縁膜を形成する工程において、
前記ソースおよびドレインを覆うように、前記第1の絶縁膜を形成し、
前記第1の絶縁膜を形成する工程の後に更に、
前記ソースおよびドレインの一方を露出させるように、前記第1の絶縁膜内にコンタクトホールを形成する工程を有する、請求項１〜５の何れか１項に半導体装置の製造方法。
【請求項７】
前記第２の導電膜をエッチングする工程の後に更に、
前記第２および第３の絶縁膜を除去する工程と、
前記メモリセル領域および周辺回路領域上に第３の導電膜を形成する工程と、
前記第２および第３の導電膜をパターニングすることにより、前記メモリセル領域では前記コンタクトホール内に前記ソースおよびドレインの一方に接続されたコンタクトプラグおよび前記コンタクトプラグに接続されたビットラインを形成し、前記周辺回路領域の第１および第２のウェル上ではゲート電極を形成する工程と、
を有する請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２および第３の絶縁膜を除去する工程の後に更に、
前記メモリセル領域のソースおよびドレインの他方に接続されるようにキャパシタを形成する工程を有する、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第３の導電膜は、不純物を含有するポリシリコン膜、窒化タングステン膜、およびタングステン膜の積層膜である、請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記第１から第３の絶縁膜は、同じ材料からなる膜である、請求項１〜９の何れか1項に記載の半導体装置の製造方法。
【請求項１１】
前記第１から第３の絶縁膜は、シリコン酸化膜からなる、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１及び第２の導電膜は、夫々の膜構成が異なる請求項１〜１１の何れか１項に記載の半導体装置の製造方法。
【請求項１３】
半導体基板上に第１の導電膜を形成する工程と、
前記第１の導電膜をパターニングして前記半導体基板の第１の領域上に第１のゲートスタックを形成する工程と、
前記第1のゲートスタック上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上から前記半導体基板上の前記第１の領域と異なる第２の領域上に渡って第２の導電膜を形成する工程と、
前記第２の導電膜上に第３の絶縁膜を形成する工程と、
前記第２の領域上の前記第２の導電膜を露出させずに、前記第１の領域上の前記第２の導電膜を露出させるように、前記第３の絶縁膜を取り除く工程と、
前記第２の絶縁膜が露出するように前記第１の領域上の露出した前記第２の導電膜を除去して前記第２の領域上に第２のゲートスタックを形成する工程と、
前記第２の絶縁膜及び前記第３の絶縁膜を除去して前記第１及び第２のゲートスタックを露出させる工程と、
前記第１及び第２のゲートスタックを夫々パターニングして第１及び第２のゲート電極を形成する工程と、
を有する半導体装置の製造方法。
【請求項１４】
前記第１及び第２のゲート電極は、夫々仕事関数が異なる請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１及び第２のゲート電極は、夫々第１及び第２のＨＫＭＧトランジスタを構成する請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記半導体基板のメモリセル領域に層間絶縁膜を形成する工程とを有し、
前記第２の導電膜は、前記層間絶縁膜上にも形成され、
前記第３の絶縁膜は、前記層間絶縁膜上の前記第２の導電膜上にも形成され、
前記第３の絶縁膜を取り除く際に、前記層間絶縁膜上の前記第２の導電膜が露出するように取り除かれ、
前記第１の領域上の露出した前記第２の導電膜が除去される際に、前記層間絶縁膜上の前記第２の導電膜も除去される、請求項１３〜１５の何れか１項に記載の半導体装置の製造方法。
【請求項１７】
前記層間絶縁膜の厚さよりも前記第１のゲートスタックの厚さは薄い請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記層間絶縁膜と前記第２の導電膜の間に第４の絶縁膜を形成する請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記第２の導電膜を除去して前記第２の絶縁膜を露出させる際に、前記第１のゲートスタックと前記第２のゲートスタックの互いの側面が接するように前記第２の導電膜を除去する請求項１３〜１８の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、装置特性を向上させることを目的として、ＳｉＯ2よりも高い誘電率を有する高誘電率絶縁膜のゲート絶縁膜と、金属材料からなるメタルゲート電極と、を組み合わせたＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が提案されている。
【０００３】
特許文献１（特開２００７−３２９２３７号公報）には、少なくともハフニウム、シリコン、酸素、および窒素を含む高誘電率絶縁膜と、ニッケルシリサイドを含むゲート電極を備えた、ｎチャネル型とｐチャネル型のＭＩＳＦＥＴが開示されている。
【０００４】
特許文献２（特開２００６−２４５９４号公報）には、酸化ジルコニウム、酸化ハフニウム、ジルコニウムシリケート、ハフニウムシリケートなどを含むゲート絶縁膜などの高誘電率絶縁膜と、ＩＶ族遷移金属を含むゲート電極を備えた、ｎチャネル型とｐチャネル型のＭＩＳＦＥＴが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３２９２３７号公報
【特許文献２】特開２００６−２４５９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１〜５は、高誘電率絶縁膜のゲート絶縁膜とメタルゲート電極を備えた、従来の半導体装置の製造方法を説明する断面図である。従来の製造方法では、まず、図１に示すように、半導体基板１のメモリセル領域Ｍに、埋め込みワード線３を含むトランジスタＴｒを形成する。この後、メモリセル領域Ｍ上にシリコン酸化膜からなるビットコン層間絶縁膜３ｊを形成する。メモリセル領域Ｍおよび周辺回路領域Ｃ上の全面に、第１の高誘電率絶縁膜６ａを形成した後、金属膜からなるメタルゲート６ｃ、導電膜６ｄ１、およびシリコン酸化膜６ｅを順次、形成する。この後、フォトリソグラフィー工程により、Ｐウェル１ｅ上にレジストマスクＲを形成する。
【０００７】
図２に示すように、レジストマスクＲ（図示していない）を用いたエッチングにより、Ｐウェル１ｅ上に、メタルゲート６ｃ、導電膜６ｄ１、およびシリコン酸化膜６ｅからなる積層膜を形成する。次に、レジストマスクＲを除去する。
【０００８】
図３に示すように、メモリセル領域Ｍおよび周辺回路領域Ｃ上の全面に、第２の高誘電率絶縁膜６ｂ、金属膜からなるメタルゲート６ｃ、および導電膜６ｄ２を順次、形成する。この後、フォトリソグラフィー工程により、Ｎウェル１ｄ上にレジストマスクＲを形成する。
【０００９】
図４に示すように、レジストマスクＲ（図示していない）を用いたエッチングにより、Ｎウェル１ｄ上に、第２の高誘電率絶縁膜６ｂ、メタルゲート６ｃ、および導電膜６ｄ２の積層膜を形成する。次に、レジストマスクＲを除去する。
【００１０】
図５に示すように、メモリセル領域Ｍ上のビットコン層間絶縁膜３ｊ内にビットコンタクトホール５ａを形成すると共に、Ｐウェル１ｅ上のシリコン酸化膜６ｅを除去する。次に、ビットコンタクトホール５ａを埋め込むように、メモリセル領域Ｍおよび周辺回路領域Ｃ上の全面に、導電膜５ｂ、金属膜６ｆおよびキャップ絶縁膜６ｇを形成する。
【００１１】
この後、メモリセル領域Ｍ上のビットコンタクトホール５ａ上に形成した積層膜をパターニングしてビットラインを形成し、周辺回路領域ＣのＰウェル１ｅおよびＮウェル１ｄ上の積層膜をそれぞれ、パターニングしてゲート電極を形成する。
【００１２】
上記のような従来の製造方法では、図３の工程で、Ｎウェル１ｄ上に積層膜を形成するためのフォトリソグラフィー工程が必要となり、製造コストが増大するという課題を発明者は認識した。
【課題を解決するための手段】
【００１３】
一実施形態は、
半導体基板のメモリセル領域上に第1の絶縁膜を形成する工程と、
前記半導体基板の周辺回路領域の第１のウェル上に、第１の導電膜及び前記第１の導電膜の上に第２の絶縁膜を形成する工程と、
前記第１の絶縁膜、前記第２の絶縁膜、及び前記周辺回路領域の第２のウェル上に第２の導電膜を形成する工程と、
前記第２の導電膜を覆うように第３の絶縁膜を形成する工程と、
前記第３の絶縁膜をエッチバックして、前記第２のウェル上の前記第２の導電膜上に設けられた前記第３の絶縁膜を残存させるように、前記第1及び第２の絶縁膜上の第２の導電膜を露出させる工程と、
前記第２の導電膜上の前記第３の絶縁膜をマスクに用いて、前記第1及び第２の絶縁膜上の第２の導電膜をエッチングする工程と、
を有する。
【００１４】
また、別の実施形態は、
半導体基板上に第１の導電膜を形成する工程と、
前記第１の導電膜をパターニングして前記半導体基板の第１の領域上に第１のゲートスタックを形成する工程と、
前記第1のゲートスタック上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上から前記半導体基板上の前記第１の領域と異なる第２の領域上に渡って第２の導電膜を形成する工程と、
前記第２の導電膜上に第３の絶縁膜を形成する工程と、
前記第２の領域上の前記第２の導電膜を露出させずに、前記第１の領域上の前記第２の導電膜を露出させるように、前記第３の絶縁膜を取り除く工程と、
前記第２の絶縁膜が露出するように前記第１の領域上の露出した前記第２の導電膜を除去して前記第２の領域上に第２のゲートスタックを形成する工程と、
前記第２の絶縁膜及び前記第３の絶縁膜を除去して前記第１及び第２のゲートスタックを露出させる工程と、
前記第１及び第２のゲートスタックを夫々パターニングして第１及び第２のゲート電極を形成する工程と、
を有する。
【発明の効果】
【００１５】
周辺回路領域上の第２の導電膜をエッチングする際に、フォトリソグラフィー工程を省略して製造コストを低減することができる。また、第１のウェルと第２のウェル間の分離幅を縮小して、微細化に対応した半導体装置とすることができる。
【００１６】
高誘電率絶縁膜のゲート絶縁膜とメタルゲート電極（ＨＫＭＧ：Ｈｉｇｈ−Ｋ  Ｍｅｔａｌ  Ｇａｔｅ）を有するトランジスタを有する半導体装置において、閾値の異なる複数のタイプのトランジスタを設けるためには、夫々のタイプのトランジスタのメタルゲート電極の仕事関数を異なるものにする必要がある。この点につき、ＨＫＭＧトランジスタの製法は、通常のトランジスタのように同一の導電膜（例えば、ポリシリコン膜）に対し異なる不純物を導入することによって、Ｐ型、Ｎ型のトランジスタを形成する通常のトランジスタの製法とは、異なる。このため、複数種のＨＫＭＧトランジスタを形成する為には夫々のメタルゲート電極の材料を別々の工程で作り分ける必要がある。しかしながら、従来の製法では、第１及び第２のゲートスタックは、夫々に対応したフォトリソグラフィー工程によって加工される。これに対して、本発明の一例では、第１のゲートスタックを対応するフォトリソグラフィー工程で形成した後、全面に第２のゲートスタックを形成し、第１のゲートスタック上の第２のゲートスタックを選択的に除去する工程を示している。この工程により、第２のゲートスタックを第２のゲートスタック専用のフォトリソグラフィー工程を必要とすること無しに形成することが出来る。また、本例の一例によれば、第２のゲートスタックは第１のゲートスタックの側面と隣接した構造となる。それらのゲートスタックは離間していないため、ゲートスタック間に空間は生じず、その空間に膜が埋め込まれることによって生じるシームが発生することも無い。
【図面の簡単な説明】
【００１７】
【図１】従来の半導体装置の製造方法を表す断面図である。
【図２】従来の半導体装置の製造方法を表す断面図である。
【図３】従来の半導体装置の製造方法を表す断面図である。
【図４】従来の半導体装置の製造方法を表す断面図である。
【図５】従来の半導体装置の製造方法を表す断面図である。
【図６】第１実施例の半導体装置を表す平面図である。
【図７】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図８】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図９】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図１０】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図１１】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図１２】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図１３】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図１４】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図１５】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図１６】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図１７】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図１８】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図１９】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図２０】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図２１】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図２２】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図２３】第２実施例の半導体装置の製造方法の一工程を表す断面図である。
【図２４】第２実施例の半導体装置の製造方法の一工程を表す断面図である。
【図２５】第２実施例の半導体装置の製造方法の一工程を表す断面図である。
【図２６】第３実施例の半導体装置の製造方法の一工程を表す断面図である。
【発明を実施するための形態】
【００１８】
以下、添付図面を参照しながら、本発明の好ましい実施例について詳細に説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００１９】
（第１実施例）
以下、本発明を適用した第１実施例である半導体装置について、図面を参照しながら詳細に説明する。本実施例では、例えば半導体装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に、本発明を適用した場合を例に挙げて説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上、特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、一部の図面は、構造の一部を省略して示す場合がある。以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。第２および第３実施例についても同様である。
【００２０】
先ず、本発明を適用した一実施例であるＤＲＡＭ（半導体装置）の構成について説明する。本実施例のＤＲＡＭは、図６に示すメモリセル領域Ｍと周辺回路領域Ｃとから構成されており、６Ｆ２セル配置（Ｆは最少加工寸法）となっている。図６Ａに示すように、本実施例のＤＲＡＭ（半導体装置）のメモリセル領域Ｍには、素子分離領域２と活性領域１ａがＹ方向に所定間隔で交互に複数、形成されている。また、活性領域１ａを縦断するように、ワード線となる埋め込みゲート電極３および素子分離用の埋め込み配線３’が、図６Ａに示すＹ方向に延在し、所定の間隔で半導体基板内に埋め込まれることで形成されている。さらに、埋め込みゲート電極３および埋め込み配線３’と直交する方向（図６Ａに示すＸ1方向）に延在する複数のビットライン２０が、所定の間隔で配置されている。そして、埋め込みゲート電極３と活性領域１ａとが交差する領域にそれぞれメモリセルが形成されている。
【００２１】
埋め込みゲート電極（ワード線）３及び埋め込み配線３’は、同一の構造を有しているが、機能が異なっている。埋め込みゲート電極３はメモリセルのゲート電極として用いられるのに対して、素子分離用の埋め込み配線３’は所定の電位をかけて隣接するトランジスタ間を分離するために設けられている。すなわち、同一の活性領域１ａ上で隣接するトランジスタ間は、素子分離用の埋め込み配線３’を所定の電位に維持することで、寄生トランジスタをオフ状態として分離する。また、メモリセル領域Ｍ全体には、複数のメモリセルが形成されており、個々のメモリセルには、それぞれキャパシタ１０が設けられている。各キャパシタ１０に接続される容量コンタクト８は、それぞれが重ならないようにメモリセル領域Ｍ内に、所定の間隔で配置されている。また、個々のメモリセルは、ビットコンタクト５を介して、ビットライン２０に接続されている。
【００２２】
図６Ｂに示すように、周辺回路領域Ｃは、Ｎチャネル型のＭＯＳトランジスタ（以下、ＮＭＯＳと記載する場合がある）が形成される領域Ｃｎと、Ｐチャネル型のＭＯＳトランジスタ（以下、ＰＭＯＳと記載する場合がある）が形成される領域Ｃｐが設けられている。領域ＣｎとＣｐは、これらの間に素子分離領域（ＳＴＩ）２を挟むように配置されている。それぞれの領域ＣｎとＣｐには、半導体基板の表面が露出した活性領域１ａが配置され、メモリセル領域Ｍのビットライン２０と同時に形成されるゲート電極２１が各活性エリア１ａを２分するように形成されている。各領域ＣｎとＣｐにおいて、ゲート電極２１の両側の活性領域１ａがソースおよびドレイン１ｃとなる。領域ＣｎとＣｐ上にそれぞれ形成された、ゲート電極２１、ソースおよびドレイン１ｃ、および図示しないゲート絶縁膜は、周辺回路領域のトランジスタＴｒを構成する。ゲート電極２１は、図６Ｂの右側の図示しない領域で接続されている。また、ＰＭＯＳおよびＮＭＯＳのソースおよびドレイン１ｃはそれぞれ、周辺トランジスタコンタクト８’および配線コンタクト１２を介して、配線１３に接続されている。
【００２３】
図２２は、図６のＡ−Ａ’方向の断面図を表す。図２２に示すように、メモリセル領域Ｍには、埋め込みワード線３、ソースおよびドレイン１ｂ、ゲート絶縁膜３ｅを有するトランジスタＴｒが設けられている。埋め込みワード線３は、窒化チタン膜とタングステン膜の積層膜３ｇからなる。ソースおよびドレイン１ｂの一方は、導電膜６ｄ２からなるビットコンタクト５を介して、導電膜６ｄ２および６ｆからなるビットライン２０に接続されている。ビットライン２０の上には、キャップ絶縁膜６ｇが形成されている。
【００２４】
周辺回路領域ＣのＰウェル（第1のウェル；第1の領域）１ｅおよびＮウェル（第２のウェル；第２の領域）１ｄにはそれぞれ、ゲート絶縁膜、ゲート電極２１、ならびにソースおよびドレイン１ｃを有するトランジスタが設けられている。Ｐウェル１ｅ上には、第１の高誘電率絶縁膜６ａからなるゲート絶縁膜と、メタルゲート６ｃ、導電膜６ｄ１、５ｂ、６ｆからなるゲート電極２１が設けられている。メタルゲート６ｃおよび導電膜６ｄ１は第1の導電膜を構成し、導電膜５ｂおよび６ｆは第３の導電膜を構成する。Ｎウェル１ｄ上には、第１および第２の高誘電率絶縁膜６ａ、６ｂからなるゲート絶縁膜と、メタルゲート６ｃ、導電膜６ｄ２、５ｂ、６ｆからなるゲート電極２１が設けられている。メタルゲート６ｃおよび導電膜６ｄ１は第２の導電膜を構成し、導電膜５ｂおよび６ｆは第３の導電膜を構成する。Ｐウェル１ｅおよびＮウェル１ｄ上のゲート電極２１上には、キャップ絶縁膜６ｇが形成されている。
【００２５】
半導体基板１上には、ビットコン層間絶縁膜３ｊ、ＳＯＤ膜７ａ、および第２層間絶縁膜７ｂが設けられている。メモリセル領域Ｍでは、ビットコン層間絶縁膜３ｊ、ＳＯＤ膜７ａ、および第２層間絶縁膜７ｂを貫通して、ソースおよびドレイン１ｂの他方に接続されるように、容量コンタクトプラグ８が設けられている。周辺回路領域Ｃでは、ＳＯＤ膜７ａ、および第２層間絶縁膜７ｂを貫通して、ソースおよびドレイン１ｃに接続されるように、周辺トランジスタコンタクト８’が設けられている。容量コンタクトプラグ８および周辺トランジスタコンタクト８’は、半導体基板１側から順に、ポリシリコン層８ｃ、コバルトシリサイド層８ｄ、およびタングステンプラグ８ｆから構成されている。
【００２６】
メモリセル領域Ｍの第２層間絶縁膜７ｂ上には、容量コンタクトプラグ８に接続されるように容量コンタクトパッド１０ａが形成されている。周辺回路領域Ｃの第２層間絶縁膜７ｂ上には、周辺トランジスタコンタクト８’に接続されるように周辺配線１０ａ’が形成されている。容量コンタクトパッド１０ａおよび周辺配線１０ａ’は、窒化タングステン（ＭＮ）及びタングステン（Ｗ）からなる。
【００２７】
第２層間絶縁膜７ｂ上には、ストッパー膜１０ｂおよび第３層間絶縁膜９が形成されている。メモリセル領域Ｍのストッパー膜１０ｂおよび第３層間絶縁膜９内には、容量コンタクトパッド１０ａに接するようにキャパシタ１０が形成されている。キャパシタ１０は下部電極１０ｄ、容量絶縁膜１０ｅ、および上部電極１０ｆからなり、下部電極１０ｄは容量コンタクトパッド１０ａに接続されている。
【００２８】
なお、下部電極１０ｄは直接、容量コンタクトプラグ８に接続されても良い。その場合は、容量コンタクトパッド１０ａは形成されない。また、図２２では、容量絶縁膜１０ｅ及び上部電極１０ｆは、容量コンタクトパッド１０ａ上に形成されたシリンダ形状の下部電極１０ｄの内壁面上に形成されているが、更に下部電極１０ｄの外側面上に形成されても良い。この形状は、シリンダ形状の下部電極１０ｄの内側だけでなく外側の第２層間絶縁膜７ｂを除去し、その除去した状態で容量絶縁膜１０ｅ、続けて上部電極１０ｆを形成することによって得られる。
【００２９】
第３層間絶縁膜９上には、第４層間絶縁膜１１が設けられている。メモリセル領域Ｍでは、第４層間絶縁膜１１を貫通して上部電極１０ｆに達するように配線コンタクト１２が形成されている。周辺回路領域Ｃでは、第４層間絶縁膜１１、第３層間絶縁膜９およびストッパ膜１０ｂを貫通して周辺配線１０ａ’に達するように配線コンタクト１２が形成されている。第４層間絶縁膜１１上には、配線コンタクト１２に接続されるように、導電膜１３ａとマスク絶縁膜１３ｂの積層膜からなる配線１３が設けられている。第４層間絶縁膜１１上には、配線１３を覆うように保護絶縁膜１４が形成されている。
【００３０】
続いて、図７〜２２を参照して、第１実施例の半導体装置の製造方法を説明する。なお、図７〜２２は、図６のＡ−Ａ’方向の断面に対応する断面を表す。図２３〜２６についても同様である。
【００３１】
まず、図７に示すように、例えばＰ型の半導体基板１上に、シリコン酸化膜（ＳｉＯ2）とマスク用のシリコン窒化膜（Ｓｉ3Ｎ4）（何れも図示していない）とを順次、堆積する。次に、フォトリソグラフィー技術及びドライエッチング技術を用いて、シリコン窒化膜、シリコン酸化膜、及びシリコン基板１のパターニングを順次、行い、シリコン基板１上に活性領域１ａを区画するための素子分離溝（トレンチ）を形成する。この際、シリコン基板１の活性領域１ａとなるシリコン表面は、マスク用シリコン窒化膜で覆われている。次に、素子分離溝内に露出するシリコン基板１の表面にシリコン酸化膜を形成する。具体的には、素子分離溝内のシリコン基板１の表面とともにシリコン基板１の活性領域１ａを被覆するシリコン酸化膜及びシリコン窒化膜の表面に熱酸化によってシリコン酸化膜を形成する。次に、素子分離溝の内部を充填するようにシリコン窒化膜を堆積した後、エッチバックを行って、素子分離溝の内部の底部にシリコン窒化膜を残存させる。
【００３２】
次に、例えばＣＶＤ法によって、素子分離溝の内部を充填するようにシリコン酸化膜を堆積する。この後、マスク用のシリコン窒化膜が露出するまでＣＭＰ処理を行って基板の表面を平坦化する。このように、素子分離溝の内部を下層のシリコン窒化膜と上層のシリコン酸化膜との層構造で埋め込むことにより、上記素子分離溝の幅が非常に狭い場合であっても当該素子分離溝内に絶縁膜を確実に充填することができる。次に、例えばウェットエッチングによって、マスク用のシリコン窒化膜及びシリコン酸化膜を除去する。これにより、素子分離溝の表面（すなわち、シリコン酸化膜の表面）とシリコン基板１の表面とが概略同等の高さとなる。このようにして、素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ））２を形成する。なお、図７以降の図面では、素子分離領域２の詳細な構造は図示していない。また、この素子分離領域２により、シリコン基板１上に活性領域１ａが区画されて形成される。
【００３３】
次に、露出したシリコン基板１の表面に、フォトリソグラフィー技術を利用して、周辺回路領域Ｃを覆うようにレジストマスクＲを形成する。このレジストマスクＲをマスクとして、シリコン基板１の活性領域１ａに低濃度のＮ型の不純物（リン等）をイオン注入する。これにより、メモリセル領域Ｍのシリコン基板１の表面近傍に拡散層１ｂを形成する。この拡散層１ｂは、後に形成するトランジスタのソースおよびドレインの一部として機能する。
【００３４】
図８に示すように、メモリセル領域Ｍおよび周辺回路領域Ｃ上に、マスク用のシリコン窒化膜３ｂ及びカーボン膜（アモルファス・カーボン膜）３ｃを順次、堆積する。この後、フォトリソグラフィー技術により形成したレジストマスクＲを用いて、カーボン膜３ｃ、およびシリコン窒化膜３ｂを順次、パターニングして、ハードマスクを形成する。次に、ハードマスクを用いたドライエッチングによって、上記ハードマスクの開口底部に露出した半導体基板１をエッチングすることにより、ゲート電極溝（トレンチ）３ｄを形成する。このゲート電極溝３ｄは、活性領域１ａと交差する所定の方向（図６Ａ中のＹ方向）に延在するライン状のパターンとして形成される。なお、ゲート電極溝３ｄを形成する際には、ゲート電極溝３ｄが素子分離領域２よりも浅くなるように、半導体基板１をエッチングする。
【００３５】
図９に示すように、ゲート電極溝３ｄの内壁面を覆うようにゲート絶縁膜３ｅを形成する。ゲート絶縁膜３ｅとしては、例えば、半導体基板１の表面を熱酸化することで形成したシリコン酸化膜等を利用することができる。次に、ゲート絶縁膜３ｅ上にゲート電極材料を順次、堆積して、ゲート電極溝３ｄ内を埋め込む。具体的には、ゲート電極材料として、例えば、窒化チタン（ＴｉＮ）とタングステン（Ｗ）とを用いて、ゲート電極溝３ｄ内に窒化チタン膜とタングステン膜の積層膜３ｇを埋め込む。次に、ゲート電極溝３ｄ内に埋め込んだ窒化チタン膜及びタングステン膜の積層膜３ｇをエッチバックして、ゲート電極溝３ｄの底部にのみ窒化チタン膜及びタングステン膜３ｇを残存させる。このようにして、半導体基板１に設けられたゲート電極溝３ｄ内に、埋め込みゲート電極（ワード線）３及び埋め込み配線３’を形成する。なお、上記エッチバック時のエッチバック量は、ゲート電極溝３ｄ内の埋め込みゲート電極３および埋め込み配線３’を構成するタングステン膜３ｇの上面が半導体基板１のシリコン層よりも低い（深い）位置となるように調整する。次に、ゲート電極溝３ｄの上部内を充填するように、例えば、シリコン窒化膜等でキャップ絶縁膜３ｉを形成する。次に、ＣＭＰ処理を行って、半導体基板１が露出するまでキャップ絶縁膜３ｉを平坦化する。次に、周辺回路領域Ｃの半導体基板１のシリコン表面が露出するように、レジストマスクＲ、カーボン膜３ｃ、およびマスク用のシリコン窒化膜３ｂ（何れも図示していない）を除去する。続いて、ＣＶＤ法により、メモリセル領域Ｍおよび周辺回路領域Ｃ上に、シリコン酸化膜を形成した後、フォトリソグラフィー技術およびドライエッチング技術を用いて周辺回路領域Ｃ上のシリコン酸化膜を除去することにより、メモリセル領域Ｍ上にビットコン層間絶縁膜（第１の絶縁膜）３ｊを形成する。
【００３６】
図１０に示すように、半導体基板１上の全面に、第１の高誘電率絶縁膜（Ｈｉｇｈ−Ｋ膜）６ａを成膜する。
【００３７】
図１１に示すように、第１の高誘電率絶縁膜６ａ上に、金属膜からなるメタルゲート６ｃ、導電膜（例えば、不純物を含有するポリシリコン膜）６ｄ１、シリコン酸化膜６ｅをこの順に形成する。メタルゲート６ｃおよび導電膜６ｄ１は、第１の導電膜を構成する。次に、全面にレジストマスクＲを塗布した後、フォトリソグラフィー技術によって、Ｐウェル（第1のウェル；第1の領域）１ｅ上のレジストマスクＲのみを残存させる。
【００３８】
図１２に示すように、レジストマスクＲ（図示していない）を用いたエッチングにより、Ｐウェル１ｅ上のメタルゲート６ｃ、導電膜６ｄ１およびマスク酸化膜（第２の絶縁膜）６ｅのみを残留させ、その他の部分の膜６ｃ、６ｄ１、６ｅを除去する。この工程により、Ｐウェル１ｅ上には、メタルゲート６ｃ、導電膜６ｄ１から構成される第１のゲートスタックが形成される。なお、このエッチングでは、第１の高誘電率絶縁膜６ａのエッチングを行わずに、半導体基板１上の全面に残す。この後、レジストマスクＲを除去する。半導体基板１上の全面に、第２の高誘電率絶縁膜（Ｈｉｇｈ−Ｋ膜）６ｂ（第４の絶縁膜）を成膜する。次に、半導体基板１上の全面に、金属膜からなるメタルゲート６ｃ、導電膜（例えば、不純物を含有するポリシリコン膜）６ｄ２の順に積層する。メタルゲート６ｃおよび導電膜６ｄ２は、第２の導電膜を構成する。ビットコン層間絶縁膜（第１の絶縁膜）３ｊの上面は、マスク酸化膜（第２の絶縁膜）６ｅの上面よりも低くなっている。このため、導電膜６ｄ２の形成後、ビットコン層間絶縁膜３ｊ上の導電膜６ｄ２の上面も、マスク酸化膜６ｅ上の導電膜６ｄ２の上面より低くなっている。
【００３９】
図１３に示すように、ＣＶＤ法により、半導体基板１上の全面に、図１２の工程で形成した導電膜６ｄ２を覆うように、シリコン酸化膜（第３の絶縁膜）６ｈを形成する。
【００４０】
図１４に示すように、ビットコン層間絶縁膜３ｊ上の導電膜６ｄ２が露出するまで、シリコン酸化膜６ｈの全面エッチバックを行う。これにより、ビットコン層間絶縁膜３ｊ上の導電膜６ｄ２と、マスク酸化膜６ｅ上の導電膜６ｄ２が共に露出する。なお、この際、シリコン酸化膜６ｈは導電膜６ｄ２に対してエッチング選択比を有する条件で、エッチバックを行うため、導電膜６ｄ２は実質的にエッチングされない。また、本実施例では、ビットコン層間絶縁膜３ｊ上の導電膜６ｄ２の上面がマスク酸化膜６ｅ上の導電膜６ｄ２の上面より低いため、ビットコン層間絶縁膜３ｊ上の導電膜６ｄ２の上面と同じ高さとなるまで、シリコン酸化膜６ｈの全面エッチバックを行う。しかし、ビットコン層間絶縁膜３ｊ上の導電膜６ｄ２の上面が、シリコン酸化膜６ｅ上の導電膜６ｄ２の上面よりも高い場合には、シリコン酸化膜６ｅ上の導電膜６ｄ２の上面と同じ高さとなるまで、シリコン酸化膜６ｈの全面エッチバックを行えば良い。すなわち、図１４の工程よりも前に半導体基板上に形成された絶縁膜上のすべての導電膜が露出するまで（図１４の工程よりも前に半導体基板上に形成された絶縁膜のうち、最も高さが低い導電膜の上面と同じ高さとなるまで）、シリコン酸化膜６ｈの全面エッチバックを行えば良い。このようにエッチバックを行うことにより、最終的に、ビットコン層間絶縁膜３ｊ上の導電膜６ｄ２と、マスク酸化膜６ｅ上の導電膜６ｄ２を共に露出させることができる。そして、自己整合的にＮウェル（第２のウェル；第２の領域）１ｄ上を広い幅で覆うと共に、導電膜の段差部分６ｉ上にまで形成されないように、シリコン酸化膜６ｈのマスクを形成することができる。
【００４１】
図１４の工程では、上記のように、ビットコン層間絶縁膜３ｊ上の導電膜６ｄ２の上面と同じ高さとなるまでシリコン酸化膜６ｈの全面エッチバックを行うことにより、自己整合的にＮウェル１ｄ上にシリコン酸化膜６ｈのマスクを形成することができる。このため、シリコン酸化膜６ｈのマスクを形成するためのフォトリソグラフィー工程を省略して、製造コストを低減することができる。また、シリコン酸化膜６ｈのマスクは、Ｐウェル１ｅ上の積層膜６ｄ１、６ｅに対して、Ｘ方向に導電膜６ｄ２、メタルゲート６ｃおよび第２の高誘電率絶縁膜６ｂの膜厚分（図１４中の長さＬ）だけ、離れるように自己整合的に形成されており、Ｎウェル１ｄ上を覆う広い幅で形成されている。このため、Ｐウェル１ｅとＮウェル１ｄの分離幅を小さくして、後の図１５のエッチング工程によってＮウェル１ｄが悪影響を受けることを防止することができる。更に、シリコン酸化膜６ｈのマスクは、自己整合的に、導電膜６ｄ２の段差部分６ｉを覆わないように形成される。このため、従来技術のように、段差部分６ｉ上にまでレジストマスクＲが形成されないようにＰウェル１ｅとＮウェル１ｄ間の分離幅を大きくする必要がなく、分離幅を縮小できる。この結果、微細化に対応した半導体装置とすることができる。なお、図１４の工程では、シリコン酸化膜６ｈの全面エッチバックの代わりに、ＣＭＰ処理を行っても良い。
【００４２】
図１５に示すように、ビットコン層間絶縁膜３ｊ、シリコン酸化膜６ｅおよび６ｈをマスクに用いて、導電膜６ｄ２、メタルゲート６ｃ、第1および第２の高誘電率絶縁膜６ａ、６ｂが、ビットコン層間絶縁膜３ｊと同じ高さとなるまでエッチングを行う。このエッチングでは、導電膜６ｄ２、メタルゲート６ｃ、第1および第２の高誘電率絶縁膜６ａ、６ｂのエッチングレートがほぼ同程度となるような条件に設定する。なお、この際、Ｐウェル１ｅ上のシリコン酸化膜６ｅの下に位置する導電膜６ｄ１およびメタルゲート６ｃは除去されずに残留する。この工程により、Ｎウェル１ｄ上には、メタルゲート６ｃ及び導電膜６ｄ２から構成される第２のゲートスタックが形成される。
【００４３】
図１６に示すように、フォトリソグラフィー技術を利用して、メモリセル領域Ｍ上を覆うようにレジストマスク（図示していない）を形成する。レジストマスクを用いたエッチングにより、周辺回路領域Ｃ上のシリコン酸化膜６ｅおよび６ｈを除去する。
【００４４】
図１７に示すように、半導体基板１上の全面にレジストを塗布した後、フォトリソグラフィー技術によりビットコンタクト部分が開口するように、レジストマスクＲを形成する。次に、レジストマスクＲをマスクに用いてビットコン層間絶縁膜３ｊをエッチングすることにより、ビットコン層間絶縁膜３ｊ内にビットコンタクトホール５ａを形成する。これにより、ビットコンタクトホール５ａの底部には、半導体基板１の表面が露出した状態になる。
【００４５】
図１８に示すように、レジストマスクＲ（図示していない）を除去した後、半導体基板１上の全面に、ビットコンタクトホール５ａを充填するように導電膜５ｂ（例えば、不純物を含有するポリシリコン膜）を成膜し、その上に導電膜６ｆ（例えば、基板側からＷＮ／Ｗ）、キャップ絶縁膜６ｇ（例えば、シリコン窒化膜）を順に成膜する。導電膜５ｂおよび６ｆは、第３の導電膜を構成する。
【００４６】
このように周辺回路領域ＣのＰウェル１ｅおよびＮウェル１ｄ上に導電膜やキャップ絶縁膜を形成する際、従来の製造方法では、図４に示すように、Ｐウェル１ｅおよびＮウェル１ｄ上の積層膜間の開口２５のアスペクト比が大きなものとなっていた。このため、図５の工程で、周辺回路領域Ｃ上に導電膜５ｂ、金属膜６ｆおよびキャップ絶縁膜６ｇを形成する際に、開口２５内を完全に導電膜５ｂで埋設することができず、導電膜５ｂ内にシーム２３を発生させる原因となっていた。この導電膜５ｂのシーム２３が発生した部分上に金属膜６ｆおよびキャップ絶縁膜６ｇを形成すると、金属膜６ｆおよびキャップ絶縁膜６ｇ内にもそのままシーム２３が発生することとなる。この結果、このシーム２３により装置特性が劣化して、歩留まりが低下する原因となっていた。
【００４７】
これに対して、本実施例では、図１６のシリコン酸化膜６ｅおよび６ｈを除去後の、Ｐウェル１ｅおよびＮウェル１ｄ上の積層膜間の開口２５のアスペクト比は小さくなっている。従って、周辺回路領域Ｃ上に導電膜５ｂ、金属膜６ｆおよびキャップ絶縁膜６ｇを形成しても、開口２５内を導電膜５ｂで良好に埋設して、導電膜５ｂ内へのシームの発生を防止することができる。結果として、導電膜５ｂ上の金属膜６ｆおよびキャップ絶縁膜６ｇへのシームの発生を防止することにより、装置特性が劣化して、歩留まりの低下を防止することができる。
【００４８】
図１９に示すように、半導体基板１上の全面にレジストを塗布する。この後、フォトリソグラフィー技術を利用して、メモリセル領域Ｍのビットラインを形成する領域と、周辺回路領域Ｃのゲート電極を形成する領域を覆うレジストマスクＲを形成する。次に、レジストマスクＲを用いたエッチングにより、メモリセル領域Ｍのビットコンタクト部分上と、周辺回路領域ＣのＰウェル１ｅおよびＮウェル１ｄ上に、積層膜が残留するようにパターニングを行う。具体的には、ビットコンタクト部分上では、導電膜５ｂ、６ｆ、およびキャップ絶縁膜６ｇをパターニングする。これにより、導電膜５ｂからなるビットコンタクト５と、導電膜５ｂ、６ｆからなるビットライン２０が形成される。ビットライン２０上には、キャップ絶縁膜６ｇが形成される。このビットライン２０は、埋め込みワード線３及び埋め込み配線３’と交差する方向（図６Ａに示すＸ1方向）に延在するパターンとして形成される。なお、図６Ａでは、ビットライン２０は一例として、埋め込みワード線３と直交する直線形状の例を示したが、ビットライン２０の形状はこれに限定されるものではない。例えば、ビットライン２０は、一部を湾曲させた形状として配置しても良い。
【００４９】
また、周辺回路領域ＣのＰウェル１ｅ上では、第１の高誘電率絶縁膜６ａ、メタルゲート６ｃ、導電膜６ｄ１、５ｂ、６ｆ、およびキャップ絶縁膜６ｇをパターニングする。これにより、メタルゲート６ｃ、導電膜６ｄ１、５ｂ、６ｆからなる、Ｎチャネル型のＭＯＳトランジスタ用のゲート電極２１が形成される。周辺回路領域ＣのＮウェル１ｄ上では、第１の高誘電率絶縁膜６ａ、第２の高誘電率絶縁膜６ｂ、メタルゲート６ｃ、導電膜６ｄ２、５ｂ、６ｆ、およびキャップ絶縁膜６ｇをパターニングする。これにより、メタルゲート６ｃ、導電膜６ｄ２、５ｂ、６ｆからなる、Ｐチャネル型のＭＯＳトランジスタ用のゲート電極２１が形成される。各ゲート電極２１上には、キャップ絶縁膜６ｇが形成される。次に、周辺回路領域ＣのＰウェル１ｅ内にＮ型の不純物を注入して、ソースおよびドレイン１ｃを形成する。この後、Ｎウェル１ｄ内にＰ型の不純物を注入して、ソースおよびドレイン１ｃを形成する。
【００５０】
図２０に示すように、半導体基板１の全面に、ビットライン２０およびゲート電極２１を覆うようにＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）を塗布する。この後、水蒸気（Ｈ2Ｏ）雰囲気中でＳＯＤのアニール処理を行って固体の膜に改質することにより、ＳＯＤ膜７ａを形成する。この後、ＳＯＤ膜７ａのＣＭＰ処理を行い、その表面を平坦化する。この後、ＳＯＤ膜７ａの上面を覆うように、シリコン酸化膜からなる第２層間絶縁膜７ｂを形成する。次に、フォトリソグラフィー技術を利用して、第２層間絶縁膜７ｂ上にレジストマスクＲを形成する。次に、レジストマスクＲを用いたドライエッチングにより、メモリセル領域Ｍのソースおよびドレイン１ｂと、周辺回路領域Ｃのソースおよびドレイン１ｃを露出させるように、コンタクトホール８ａを形成する。
【００５１】
図２１に示すように、第２層間絶縁膜７上に、コンタクトホール８ａ内を埋め込むようにして、リンを含有したポリシリコン膜を堆積する。この後、ポリシリコン膜のエッチバックを行って、コンタクトホール８ａの底部にポリシリコン層８ｃを形成する。次に、ポリシリコン層８ｃの表面にコバルトシリサイド（ＣｏＳｉ）層８ｄを形成した後、コンタクトホール８ａの内部を充填するようにタングステン膜を成膜する。次に、ＣＭＰによって、第２層間絶縁膜７の表面が露出するまでタングステン膜の平坦化を行い、タングステンプラグ８ｆを形成する。このようにして、メモリセル領域Ｍでは、ポリシリコン層８ｃ、コバルトシリサイド層８ｄ、およびタングステンプラグ８ｆからなる容量コンタクトプラグ８を形成する。また、周辺回路領域Ｃでは、ポリシリコン層８ｃ、コバルトシリサイド層８ｄ、およびタングステンプラグ８ｆからなる周辺トランジスタコンタクト８’を形成する。
【００５２】
次に、容量コンタクトプラグ８および周辺トランジスタコンタクト８’を形成後の第２層間絶縁膜７上に、窒化タングステン（ＭＮ）及びタングステン（Ｗ）を順次、堆積して積層膜を形成する。次に、フォトリソグラフィー技術およびドライエッチング技術により、この積層膜をパターニングする。これにより、メモリセル領域Ｍの容量コンタクトプラグ８上には容量コンタクトパッド１０ａを形成し、周辺回路領域Ｃの周辺トランジスタコンタクト８’上には周辺配線１０ａ’を形成する。ここで、メモリセル領域Ｍには、容量コンタクトパッド１０ａを均等な間隔で形成する必要があるため、平面視で、容量コンタクトパッド１０ａは容量コンタクトプラグ８からずれた位置に形成される。しかし、平面視で、容量コンタクトパッド１０ａの少なくとも一部が容量コンタクトプラグ８と重なるように配置されるため、容量コンタクトパッド１０ａは容量コンタクトプラグ８と接する部分を介して接続される。なお、容量コンタクトパッド１０ａを必ずしも設ける必要は無い。
【００５３】
次に、第２層間絶縁膜７上に、容量コンタクトパッド１０ａおよび周辺配線１０ａ’を覆うように、例えば、シリコン窒化膜等を用いてストッパー膜１０ｂを形成する。次に、このストッパー膜１０ｂ上に、例えば、シリコン酸化膜等を用いて第３層間絶縁膜９を形成する。次に、容量コンタクトパッド１０ａに対応する位置に開口を有するレジストマスクＲを、第３層間絶縁膜９上に形成する。レジストマスクＲをマスクに用いたドライエッチングにより、第３層間絶縁膜９および容量コンタクトパッド８上のストッパー膜１０ｂを貫通するように容量シリンダー開口１０ｃを形成する。これにより、容量コンタクトパッド１０ａの上面の一部を露出させる。
【００５４】
図２２に示すように、容量シリンダー開口１０ｃの内壁面、および露出した容量コンタクトパッド１０ａの上面を覆うように、例えば、窒化チタン等を用いてキャパシタ素子の下部電極１０ｄを形成する。これにより、下部電極１０ｄの底部は、容量コンタクトパッド１０ａの上面と接続される。なお、容量コンタクトパッド１０ａを形成しなかったときは、下部電極１０ｄは容量コンタクトプラグ０の上面と接続される。次に、第３層間絶縁膜９上に、下部電極１０ｄの表面を覆うようにして、容量絶縁膜１０ｅを形成する。容量絶縁膜１０ｅとしては、例えば、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウム（ＨｆＯ2）、およびこれらの積層膜を用いることができる。次に、容量絶縁膜１０ｅの表面を覆うように、例えば、窒化チタン等を用いてキャパシタの上部電極１０ｆを形成する。このようにして、下部電極１０ｄ、容量絶縁膜１０ｅ、および上部電極１０ｆからなるキャパシタ１０を形成する。なお、下部電極１０ｄを形成した後、第３層間絶縁膜９をエッチング除去しても良い。このとき、下部電極１０ｄはシリンダ形状で夫々孤立し、且つその内壁面及び外側面が露出した状態で、容量コンタクトパッド１０ａ上に設けられている。続けて、その下部電極１０ｄの内壁面及び外側面を覆うように容量絶縁膜１０ｅを設け、続けて、上部電極１０ｆを設けてもよい。この場合、シリンダ形状の下部電極１０ｄの外側面にも容量絶縁膜１０ｅ及び上部電極１０ｆが形成されるため、よりキャパシタの容量を増やすことが可能となる。
【００５５】
次に、上部電極１０ｆを覆うようにして、例えば、シリコン酸化膜等からなる第４層間絶縁膜１１を形成する。フォトリソグラフィー技術とエッチング技術を用いて、メモリセル領域Ｍでは第４層間絶縁膜１１を貫通して上部電極１０ｆに達し、周辺回路領域Ｃでは第４層間絶縁膜１１、第３層間絶縁膜９およびストッパ膜１０ｂを貫通して周辺配線１０ａ’に達するコンタクトホール１２ａを形成する。次に、コンタクトホール１２ａの内壁上にバリア膜（図示していない）を成膜した後、コンタクトホール１２ａの内部を充填するようにタングステン膜を成膜する。次に、ＣＭＰ処理によって、第４層間絶縁膜１１の表面が露出するまでタングステン膜の平坦化を行い、コンタクトホール１２ａの内部にタングステン膜を残存させることで配線コンタクト１２を形成する。次に、配線コンタクト１２の上面と第４層間絶縁膜１１の表面を覆うようにして、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）等の導電膜１３ａとマスク絶縁膜１３ｂを積層する。この後、フォトリソグラフィー技術とエッチング技術を用いて、導電膜１３ａおよびマスク絶縁膜１３ｂをパターニングすることで配線１３を形成する。その後、配線１３を覆うように保護絶縁膜１４を形成することにより、本実施例のＤＲＡＭのメモリセルが完成する。
【００５６】
本実施例では、図１４の工程において、ビットコン層間絶縁膜３ｊ上の導電膜６ｄ２の上面と同じ高さとなるまでシリコン酸化膜６ｈの全面エッチバックを行う。これにより、自己整合的にＮウェル１ｄ上に、シリコン酸化膜６ｈのマスクを形成することができる。このため、シリコン酸化膜６ｈのマスクを形成するためのフォトリソグラフィー工程を省略して、製造コストを低減することができる。また、シリコン酸化膜６ｈのマスクは、自己整合的にＮウェル１ｄ上を覆う広い幅で形成されている。このため、Ｐウェル１ｅとＮウェル１ｄの分離幅を小さくして、後の図１５のエッチング工程によってＮウェル１ｄが悪影響を受けることを防止することができる。更に、シリコン酸化膜６ｈのマスクは、自己整合的に、導電膜６ｄ２の段差部分６ｉを覆わないように形成される。このため、従来技術のように、段差部分６ｉ上にまでレジストマスクＲが形成されないようにＰウェル１ｅとＮウェル１ｄ間の分離幅を大きくする必要がなく、分離幅を縮小できる。この結果、微細化に対応した半導体装置とすることができる。
【００５７】
更に、本実施例では、図１６の工程で、Ｐウェル１ｅおよびＮウェル１ｄ上の積層膜間の開口２５のアスペクト比は小さくなっている。従って、後の工程で周辺回路領域Ｃ上に導電膜５ｂ、金属膜６ｆおよびキャップ絶縁膜６ｇを形成しても、開口２５内を導電膜５ｂで良好に埋設して、導電膜５ｂや金属膜６ｆおよびキャップ絶縁膜６ｇへのシームの発生を防止することにより、装置特性が劣化して、歩留まりの低下を防止することができる。
【００５８】
（第２実施例）
図２３〜２５は、本実施例の半導体装置の製造方法を表す図である。第１実施例では、Ｐウェル１ｅ上のマスク酸化膜６ｅ上の導電膜６ｄ２の上面が、ビットコン層間絶縁膜３ｊ上の導電膜６ｄ２の上面よりも高い位置となるようにした。これに対して、本実施例では、マスク酸化膜６ｅ上の導電膜６ｄ２の上面が、ビットコン層間絶縁膜３ｊ上の導電膜６ｄ２の上面と略同一の高さとなるように形成する点が異なる。以下では、第１実施例と異なる工程を中心に、本実施例の製造方法を説明する。
【００５９】
まず、第１実施例の図７〜８の工程を実施する。次に、図２３に示すように、第１実施例と同様にして、ゲート絶縁膜３ｅ、埋め込みゲート電極（ワード線）３及び埋め込み配線３’、キャップ絶縁膜３ｉを形成する。続いて、メモリセル領域Ｍ上にビットコン層間絶縁膜３ｊを形成する。この際、本実施例では、第１実施例よりも、ビットコン層間絶縁膜３ｊを厚く形成する。
【００６０】
次に、第１実施例の図１０〜１１の工程を実施する。
【００６１】
図２４に示すように、第１実施例と同様にして、Ｐウェル１ｅ上にメタルゲート６ｃ、導電膜６ｄ１およびマスク酸化膜６ｅを残留させる。この後、半導体基板１上の全面に、第２の高誘電率絶縁膜（Ｈｉｇｈ−Ｋ膜）６ｂを成膜する。次に、半導体基板１上の全面に、金属膜からなるメタルゲート６ｃ、導電膜６ｄ２の順に積層する。この際、図２３の工程で、厚いビットコン層間絶縁膜３ｊを形成したため、ビットコン層間絶縁膜３ｊ上の導電膜６ｄ２の上面が、マスク酸化膜６ｅ上の導電膜６ｄ２の上面と略同一の高さとなる。
【００６２】
図２５に示すように、第１実施例と同様にして、半導体基板１上の全面にシリコン酸化膜６ｈを形成した後、シリコン酸化膜６ｈの全面エッチバックを行う。この際、エッチバック後のシリコン酸化膜６ｈの上面は、ビットコン層間絶縁膜３ｊおよびマスク酸化膜６ｅ上の導電膜６ｄ２の上面と略同一の高さとなるようにエッチバックを行う。すなわち、このエッチバックにより、ビットコン層間絶縁膜３ｊ上の導電膜６ｄ２の上面と、マスク酸化膜６ｅ上の導電膜６ｄ２の上面がほぼ同時に露出する。
【００６３】
本実施例では、第１実施例の効果に加えて、ビットコン層間絶縁膜３ｊおよびマスク酸化膜６ｅ上の導電膜６ｄ２の上面と略同一の高さとなるように、シリコン酸化膜６ｈの全面エッチバックを行うため、エッチバック量の調節が容易となる。この結果、エッチバック工程をより容易に行うことができるようになる。
【００６４】
（第３実施例）
図２６は、本実施例の半導体装置の製造方法を表す図である。第２実施例では、ビットコン層間絶縁膜３ｊを、１層のシリコン酸化膜から形成した。これに対して、本実施例では、図２６のビット層間絶縁膜３ｊを形成する工程（第２実施例の図２３の工程に相当する）において、ビットコン層間絶縁膜３ｊとして、シリコン酸化膜３ｋとシリコン窒化膜３ｌの積層膜を形成する点が、第２実施例とは異なる。本実施例は、その他の点については、第２実施例と同一の工程で製造するため、ここではその説明を省略する。
【００６５】
なお、上記第１〜第３実施例では、周辺回路領域のＰウェル１ｅおよびＮウェル１ｄ上にゲート電極２１を形成する例を示したが、本発明は、周辺回路領域の３つ以上のウェル上にゲート電極２１を形成する場合にも適用することができる。この場合も、上述したように、最後の周辺回路領域のウェル上に積層膜を形成する際に、マスクとなるシリコン酸化膜６ｈの上面が、それまでに形成した全ての絶縁膜が露出するまで（それまでに形成した絶縁膜のうち、最も高さが低い絶縁膜の上面と同じ高さとなるまで）、全面エッチバックを行えば良い。また、このようにして形成したシリコン酸化膜６ｈをマスクに用いて導電膜のエッチングを行えば良い。
【００６６】
上記第１〜第３実施例では、ビット層間絶縁膜３ｊ、膜６ｅ、６ｈを、同じ材料のシリコン酸化膜から形成したが、これらの膜を構成する材料を異なるものとしても良い。例えば、ビット層間絶縁膜３ｊおよび膜６ｅとしてシリコン酸化膜やシリコン窒化膜を使用できる。また、膜６ｈとして、シリコン酸化膜、シリコン窒化膜、またはＢＡＲＣ（反射防止膜）を使用することができる。膜６ｈとしてシリコン酸化膜、またはシリコン窒化膜を使用する場合、例えば、第１実施例の図１４の工程では、膜６ｈの全面エッチバックまたはＣＭＰ処理を行うことができる。膜６ｈとしてＢＡＲＣを使用する場合、例えば、第１実施例の図１４の工程では、膜６ｈの全面エッチバックを行うことができる。第２および第３実施例についても同様である。ただし、この場合、ビット層間絶縁膜３ｊ、膜６ｅ、６ｈをマスクに用いた導電膜６ｄ２のエッチング時に、導電膜６ｄ２に対してビット層間絶縁膜３ｊ、膜６ｅ、６ｈを、エッチング選択比をとれるような材料とする必要がある。なお、導電膜６ｄ２のエッチング条件の選択範囲が広くなることから、ビット層間絶縁膜３ｊ、膜６ｅ、６ｈは同じ材料とすることが好ましい。
【００６７】
また、上記第１〜第３実施例において、第１および第２の高誘電率絶縁膜６ａ、６ｂとは、ＳｉＯ2よりも比誘電率（ＳｉＯ2の場合は約３．６）が大きい絶縁膜のことを表す。典型的には、高誘電率絶縁膜の比誘電率としては数十〜数千のものを挙げることができる。第１および第２の高誘電率絶縁膜としては例えば、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＺｒＳｉＯ、ＨｆＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＺｒＡｌＯ、ＨｆＺｒＡｌＯＮ、ＺｒＡｌＯ、またはＺｒＡｌＯＮなどを用いることができる。
【００６８】
また、ＮＭＯＳとＰＭＯＳは、夫々の閾値が異なるものであるが、その方法としていくつかの方法が存在する。例えば、夫々のＭＯＳトランジスタを構成する材料を異なるものとすることにより夫々の仕事関数を制御してもよい。より具体的には、ＮＭＯＳのゲート絶縁膜をＨｆＯ2膜とし、メタルゲート電極をＴｉＮ膜とし、ＰＭＯＳのゲート絶縁膜をＨｆＳｉＯ2／ＨｆＯ2とし、メタルゲート電極をＴｉＮ膜とし、更に、酸素とシリコンの濃度を替えることにより、夫々の仕事関数を制御することが出来る。また、ＮＭＯＳをハフニウム酸化膜を含むゲート絶縁膜と、窒化チタン膜とニッケルシリサイド膜を含むゲート電極から構成し、ＰＭＯＳをハフニウム酸化膜を含むゲート絶縁膜と、窒化チタン膜を含まずニッケルシリサイド膜を含むゲート電極から構成しても良い。また、夫々のＭＯＳトランジスタのゲート電極を共にＴｉＮ、ポリシリコンを含むものとし、一方にＡｌを含み、他方にＬａを含むことにより、夫々の仕事関数を制御しても良い。また、ＮＭＯＳ及びＰＭＯＳの夫々のゲート電極は、ＴｉＳｉＮ、ＴａＮまたはＴｉＮ等の同じ材料を含み、夫々の厚さを変更することによってそれぞれの仕事関数を制御することも出来る。
【符号の説明】
【００６９】
１  半導体基板
１ａ  活性領域
１ｂ、１ｃ  ソースおよびドレイン
１ｄ  Ｎウェル
１ｅ  Ｐウェル
２  素子分離領域（ＳＴＩ：Ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｎｓｕｌａｔｏｒ）
３  埋め込みワード線
３’埋め込み配線
３ｂ  シリコン窒化膜
３ｃ  アモルファス・カーボン膜
３ｄ  ゲート電極溝（トレンチ）
３ｅ  ゲート絶縁膜
３ｇ  窒化チタン膜とタングステン膜の積層膜
３ｉ  キャップ絶縁膜（シリコン酸化膜）
３ｊ  ビットコン層間絶縁膜
３ｋ  シリコン酸化膜
３ｌ  シリコン窒化膜
５  ビットコンタクト
５ａ  ビットコンタクトホール
５ｂ  導電膜
６ａ  第１の高誘電率絶縁膜
６ｂ  第２の高誘電率絶縁膜
６ｃ  メタルゲート
６ｄ１、６ｄ２  導電膜
６ｅ  マスク酸化膜
６ｆ  導電膜（ＷＮ／Ｗ）
６ｇ  キャップ絶縁膜
６ｈ  シリコン酸化膜
６ｉ  段差部分
７ａ  ＳＯＤ膜
７ｂ  シリコン酸化膜
８  容量コンタクトプラグ
８’  周辺トランジスタコンタクト
８ａ  コンタクトホール
８ｃ  ポリシリコン層
８ｄ  ＣｏＳｉ層
８ｆ  タングステンプラグ
９  第３層間絶縁膜
１０  キャパシタ
１０ａ  容量コンタクトパッド
１０ａ’  周辺配線
１０ｂ  ストッパー膜
１０ｃ  容量シリンダー開口
１０ｄ  下部電極（ＴｉＮ）
１０ｅ  容量絶縁膜
１０ｆ  上部電極（ＴｉＮ）
１１  第４層間絶縁膜
１２  配線コンタクト
１２ａ  コンタクトホール
１３  配線
１３ａ  導電膜
１３ｂ  マスク絶縁膜
１４  保護絶縁膜
２０  ビットライン
２１  ゲート電極
２３  シーム
２５  積層膜間の開口
Ｒ  レジストマスク
Ｍ  メモリセル領域
Ｔｒ  トランジスタ
Ｃ  周辺回路領域
Ｃｎ  ＮＭＯＳ領域
Ｃｐ  ＰＭＯＳ領域
【図６】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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