(57)【要約】【課題】配向不良が発生するおそれのある２つの画素間のコントラストの低下を抑制しつつ、配向不良の発生を抑制する。【解決手段】画像処理装置は、第１方向および第２方向に配置された画素群のうち第１画素および当該第１画素と隣り合う第２画素に挟まれた境界であって、第１画素および第２画素の入力映像信号により示される印加電圧の差がしきい値以上である境界を検出する境界検出手段と、前記第１画素および前記第２画素の少なくとも一方の画素の印加電圧を、当該画素の階調に応じて決まる、第１電圧および前記第１電圧より低い第２電圧のパターンを、配向不良の発生速度よりも短い間隔の時分割で当該画素に印加する補正を行う補正手段と、前記補正手段により補正された電圧に応じた信号を、前記画素群を有する液晶パネルを駆動する駆動回路に出力する出力手段とを有する。【選択図】図８
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【特許請求の範囲】
【請求項１】
第１方向および第２方向に配置された画素群のうち第１画素および当該第１画素と隣り合う第２画素に挟まれた境界であって、第１画素および第２画素の入力映像信号により示される印加電圧の差がしきい値以上である境界を検出する境界検出手段と、
前記第１画素および前記第２画素の少なくとも一方の画素の印加電圧を、当該画素の階調に応じて決まる、第１電圧および前記第１電圧より低い第２電圧のパターンを、配向不良の発生速度よりも短い間隔の時分割で当該画素に印加する補正を行う補正手段と、
前記補正手段により補正された電圧に応じた信号を、前記画素群を有する液晶パネルを駆動する駆動回路に出力する出力手段と
を有する画像処理装置。
【請求項２】
前記補正手段は、前記第１画素および前記第２画素のうち前記補正がされる画素について、当該画素の補正後の印加電圧により示される階調値の積分が、当該画素の入力映像信号により示される階調値の積分と等しくなるように前記補正をする
ことを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記時分割された期間において、前記第１電圧が印加される期間と前記第２電圧が印加される期間の比率があらかじめ決められており、
前記補正手段は、前記補正が行われる画素の階調に応じて決定された前記第１電圧および前記第２電圧のパターンを用いて前記補正を行う
ことを特徴とする請求項１または２に記載の画像処理装置。
【請求項４】
前記第１電圧および前記第２電圧があらかじめ決められており、
前記補正手段は、前記補正が行われる画素の階調に応じて決定された、前記第１電圧が印加される期間と前記第２電圧が印加される期間の比率を有する前記パターンを用いて前記補正を行う
ことを特徴とする請求項１または２に記載の画像処理装置。
【請求項５】
前記補正手段は、前記第１画素および前記第２画素のうち、少なくとも、印加電圧がより低い画素の印加電圧を補正する
ことを特徴とする請求項１ないし４のいずれか一項に記載の画像処理装置。
【請求項６】
前記補正手段は、前記第１画素および前記第２画素のうち一方の画素のみについて前記補正をする
ことを特徴とする請求項１ないし５のいずれか一項に記載の画像処理装置。
【請求項７】
前記補正手段は、前記第１画素および前記第２画素の両方の画素について前記補正をする
ことを特徴とする請求項１ないし５のいずれか一項に記載の画像処理装置。
【請求項８】
第１方向および第２方向に配置された画素群を有する液晶パネルと、
前記液晶パネルを駆動する駆動回路と、
前記画素群のうち第１画素および当該第１画素と隣り合う第２画素に挟まれた境界であって、第１画素および第２画素の印加電圧の差がしきい値以上である境界を検出する境界検出手段と、
前記第１画素および前記第２画素の少なくとも一方の画素の印加電圧を、当該画素の階調に応じて決まる、第１電圧および前記第１電圧より低い第２電圧のパターンを、配向不良の発生速度よりも短い間隔の時分割で当該画素に印加する補正を行う補正手段と、
前記補正手段により補正された電圧に応じた信号を、前記駆動回路に出力する出力手段と
を有する液晶表示装置。
【請求項９】
請求項８に記載の液晶表示装置を有する電子機器。
【請求項１０】
第１方向および第２方向に配置された画素群のうち第１画素および当該第１画素と隣り合う第２画素に挟まれた境界であって、第１画素および第２画素の印加電圧の差がしきい値以上である境界を検出するステップと、
前記第１画素および前記第２画素の少なくとも一方の画素の印加電圧を、当該画素の階調に応じて決まる、第１電圧および前記第１電圧より低い第２電圧のパターンを、配向不良の発生速度よりも短い間隔の時分割で当該画素に印加する補正を行うステップと、
前記補正手段により補正された電圧に応じた信号を、前記画素群を有する液晶パネルを駆動する駆動回路に出力するステップと
を有する表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶パネルにおける表示上の不具合を低減する技術に関する。
【背景技術】
【０００２】
液晶パネルは本来、画素内における画素電極と対向電極との間の電界により液晶分子の配向状態を制御するものである。しかし、例えば液晶パネルが高精細化され、隣り合う画素間の距離が短くなると、２つの画素の画素電極間の電界（横電界）が発生し、液晶分子が意図しない向きに配向してしまう配向不良（いわゆるディスクリネーションまたはリバースチルトドメイン）が発生する場合がある。配向不良の発生は、液晶パネルの表示品位を低下させる原因となる。特許文献１から特許文献５は、配向不良の発生を抑えるための技術を開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２５４１７号公報
【特許文献２】特開２００９−１０４０５３号公報
【特許文献３】特開２００９−１０４０５５号公報
【特許文献４】特開２００９−２３７３６６号公報
【特許文献５】特開２００９−２３７５２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１ないし５に記載された技術においては、隣り合う２つの画素の印加電圧の差を小さくする補正が行われるため、これら２つの画素間のコントラストが低下してしまうという問題があった。
これに対し本発明は、配向不良が発生するおそれのある２つの画素間のコントラストの低下を抑制しつつ、配向不良の発生を抑制する技術を提供する。
【課題を解決するための手段】
【０００５】
本発明は、第１方向および第２方向に配置された画素群のうち第１画素および当該第１画素と隣り合う第２画素に挟まれた境界であって、第１画素および第２画素の印加電圧の差がしきい値以上である境界を検出する境界検出手段と、前記第１画素および前記第２画素の少なくとも一方の画素の印加電圧を、当該画素の階調に応じて決まる、第１電圧および前記第１電圧より低い第２電圧のパターンを、配向不良の発生速度よりも短い間隔の時分割で当該画素に印加する補正を行う補正手段と、前記補正手段により補正された電圧に応じた信号を、前記画素群を有する液晶パネルを駆動する駆動回路に出力する出力手段とを有する画像処理装置を提供する。
この画像処理装置によれば、配向不良が発生するおそれのある第１画素および第２画素の間のコントラストの低下を抑制しつつ、配向不良の発生を抑制することができる。
【０００６】
前記補正手段は、前記第１画素および前記第２画素のうち前記補正がされる画素について、当該画素の補正後の印加電圧により示される階調値の積分が、当該画素の入力映像信号により示される階調値の積分と等しくなるように前記補正をしてもよい。
この画像処理装置によれば、第１画素および第２画素の間のコントラストを、入力映像信号により示されるコントラストと等しくすることができる。
【０００７】
前記時分割された期間において、前記第１電圧が印加される期間と前記第２電圧が印加される期間の比率があらかじめ決められており、前記補正手段は、前記補正が行われる画素の階調に応じて決定された前記第１電圧および前記第２電圧のパターンを用いて前記補正を行ってもよい。
この画像処理装置によれば、印加される期間の比率があらかじめ決められている場合において、配向不良が発生するおそれのある第１画素および第２画素の間のコントラストの低下を抑制しつつ、配向不良の発生を抑制することができる。
【０００８】
前記第１電圧および前記第２電圧があらかじめ決められており、前記補正手段は、前記補正が行われる画素の階調に応じて決定された、前記第１電圧が印加される期間と前記第２電圧が印加される期間の比率を有する前記パターンを用いて前記補正を行ってもよい。
この画像処理装置によれば、第１電圧および第２電圧の値があらかじめ決められている場合において、配向不良が発生するおそれのある第１画素および第２画素の間のコントラストの低下を抑制しつつ、配向不良の発生を抑制することができる。
【０００９】
前記補正手段は、前記第１画素および前記第２画素のうち、少なくとも、印加電圧がより低い画素の印加電圧を補正してもよい。
この画像処理装置によれば、より効果的に配向不良の発生を抑制することができる。
【００１０】
前記補正手段は、前記第１画素および前記第２画素のうち一方の画素のみについて前記補正をしてもよい。
この画像処理装置によれば、より低負荷で配向不良の発生を抑制することができる。
【００１１】
前記補正手段は、前記第１画素および前記第２画素の両方の画素について前記補正をしてもよい。
この画像処理装置によれば、配向不良の発生をより強く抑制することができる。
【００１２】
また、本発明は、第１方向および第２方向に配置された画素群を有する液晶パネルと、前記液晶パネルを駆動する駆動回路と、前記画素群のうち第１画素および当該第１画素と隣り合う第２画素に挟まれた境界であって、第１画素および第２画素の印加電圧の差がしきい値以上である境界を検出する境界検出手段と、前記第１画素および前記第２画素の少なくとも一方の画素の印加電圧を、当該画素の階調に応じて決まる、第１電圧および前記第１電圧より低い第２電圧のパターンを、配向不良の発生速度よりも短い間隔の時分割で当該画素に印加する補正を行う補正手段と、前記補正手段により補正された電圧に応じた信号を、前記駆動回路に出力する出力手段とを有する液晶表示装置を提供する。
この液晶表示装置によれば、配向不良が発生するおそれのある第１画素および第２画素の間のコントラストの低下を抑制しつつ、配向不良の発生を抑制することができる。
【００１３】
さらに、本発明は、上記の液晶表示装置を有する電子機器を提供する。
この電子機器によれば、配向不良が発生するおそれのある第１画素および第２画素の間のコントラストの低下を抑制しつつ、配向不良の発生を抑制することができる。
【００１４】
さらに、本発明は、第１方向および第２方向に配置された画素群のうち第１画素および当該第１画素と隣り合う第２画素に挟まれた境界であって、第１画素および第２画素の印加電圧の差がしきい値以上である境界を検出するステップと、前記第１画素および前記第２画素の少なくとも一方の画素の印加電圧を、当該画素の階調に応じて決まる、第１電圧および前記第１電圧より低い第２電圧のパターンを、配向不良の発生速度よりも短い間隔の時分割で当該画素に印加する補正を行うステップと、前記補正手段により補正された電圧に応じた信号を、前記画素群を有する液晶パネルを駆動する駆動回路に出力するステップとを有する表示装置の駆動方法を提供する。
この駆動方法によれば、配向不良が発生するおそれのある第１画素および第２画素の間のコントラストの低下を抑制しつつ、配向不良の発生を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】液晶表示装置の概略構成を示す図。
【図２】画素１１１の等価回路を示す図。
【図３】リバースチルトドメインによる表示不具合を例示する図。
【図４】液晶素子１２０のＶ−Ｔ特性を例示する図。
【図５】リバースチルトドメイン発生時の液晶分子の配向状態を例示する模式図。
【図６】従来の補正を例示する図。
【図７】第１実施形態に係る液晶表示装置１の構成を示すブロック図。
【図８】画像処理回路３０の構成を示す図。
【図９】液晶表示装置１の動作を示すタイミングチャート。
【図１０】画像処理回路３０の動作を示すフローチャート。
【図１１】第１実施形態における補正の具体例を示す図。
【図１２】第２実施形態における補正の具体例を示す図。
【図１３】変形例５に係るプロジェクター２１００を例示する図。
【発明を実施するための形態】
【００１６】
１．液晶表示装置の構成と問題点
実施形態に係る装置の構成およびその動作の説明に先立ち、液晶表示装置の構成および問題点について説明する。
【００１７】
１−１．液晶表示装置の概略
図１は、液晶表示装置の概略構成を示す図である。この液晶表示装置は、液晶パネル１００と、走査線駆動回路１３０と、データ線駆動回路１４０とを有する。
【００１８】
液晶パネル１００は、供給される信号に応じて画像を表示する装置である。液晶パネル１００は、ｍ行ｎ列のマトリクス状に配置された画素１１１を有する。画素１１１は、走査線駆動回路１３０及びデータ線駆動回路１４０から供給される信号に応じた光学状態を示す。液晶パネル１００は、複数の画素１１１の光学状態を制御することにより画像を表示する。
【００１９】
液晶パネル１００は、素子基板１００ａと、対向基板１００ｂと、液晶１０５とを有する。素子基板１００ａと対向基板１００ｂとは、一定の間隙を保って貼り合わせられている。この間隙に、液晶１０５が挟まれている。
【００２０】
素子基板１００ａは、対向基板１００ｂとの対向面において、ｍ行の走査線１１２およびｎ列のデータ線１１４を有する。走査線１１２はＸ（横）方向に沿って、データ線１１４はＹ（縦）方向に沿って、それぞれ設けられており、互いに絶縁されている。一の走査線１１２を他の走査線１１２と区別するときは、図において上から順に第１、第２、第３、…、第（ｍ−１）、および第ｍ行の走査線１１２という。同様に、一のデータ線１１４を他のデータ線１１４と区別するときは、図において左から順に第１、第２、第３、…、第（ｎ−１）、第ｎ列のデータ線１１４という。画素１１１は、Ｘ軸およびＹ軸に垂直な位置にある視点からみたときに、走査線１１２およびデータ線１１４の交差に対応して設けられている。
【００２１】
図２は、画素１１１の等価回路を示す図である。画素１１１は、ＴＦＴ１１６と、液晶素子１２０と、保持容量１２５とを有する。液晶素子１２０は、画素電極１１８と、液晶１０５と、コモン電極１０８とを有する。画素電極１１８は、画素１１１毎に個別に設けられた電極である。コモン電極１０８は、すべての画素１１１に共通の電極である。画素電極１１８は素子基板１００ａに、コモン電極１０８は対向基板１００ｂに、それぞれ設けられている。液晶１０５は、画素電極１１８およびコモン電極１０８に挟まれている。コモン電極１０８には、コモン電圧ＬＣｃｏｍが印加される。
【００２２】
ＴＦＴ１１６は、画素電極１１８への電圧の印加を制御するスイッチング素子の一例であり、この例では、ｎチャネル型の電界効果トランジスターである。ＴＦＴ１１６は、画素１１１毎に個別に設けられている。第ｉ行第ｊ列のＴＦＴ１１６のゲートは第ｉ行の走査線１１２に、ソースは第ｊ列のデータ線１１４に、ドレインは画素電極１１８に、それぞれ接続されている。保持容量１２５は、一端が画素電極１１８に、他端が容量線１１５に、それぞれ接続されている。容量線１１５には、時間的に一定の電圧が印加される。
【００２３】
第ｉ行の走査線１１２にＨ（High）レベルの電圧（以下「選択電圧」という）が印加されると、第ｉ行第ｊ列のＴＦＴ１１６はオン状態となり、ソースとドレインが導通する。このとき、第ｊ列のデータ線１１４に、第ｉ行第ｊ列の画素１１１の階調値（データ）に応じた電圧（以下「データ電圧」という）が印加されると、データ電圧は、ＴＦＴ１１６を介して第ｉ行第ｊ列の画素電極１１８に印加される。
【００２４】
その後、第ｉ行の走査線１１２にＬ（Low）レベルの電圧（以下「非選択電圧」という）が印加されると、ＴＦＴ１１６はオフ状態になり、ソースとドレインは高インピーダンス状態となる。ＴＦＴ１１６がオン状態のとき画素電極１１８に印加された電圧は、液晶素子１２０の容量性および保持容量１２５によって、ＴＦＴ１１６がオフ状態になった後も保持される。
【００２５】
液晶素子１２０には、データ電圧とコモン電圧との電位差に相当する電圧が印加される。液晶１０５の分子配向状態は、液晶素子１２０に印加される電圧に応じて変化する。画素１１１の光学状態は、液晶１０５の分子配向状態に応じて変化する。例えば、液晶パネル１００が透過型のパネルである場合、変化する光学状態は透過率である。
【００２６】
再び図１を参照する。走査線駆動回路１３０は、ｍ本の走査線１１２の中から一の走査線１１２を順次排他的に選択する（すなわち走査線１１２を走査する）回路である。具体的には、走査線駆動回路１３０は、制御信号Ｙｃｔｒに従って、第ｉ行の走査線１１２に、走査信号Ｙｉを供給する。この例で、走査信号Ｙｉは、選択される走査線１１２に対しては選択電圧となり、選択されない走査線１１２に対しては非選択電圧となる信号である。
【００２７】
データ線駆動回路１４０は、ｎ本のデータ線１１４にデータ電圧を示す信号（以下「データ信号」という）を出力する回路である。具体的には、データ線駆動回路１４０は、画像処理回路３０から供給されるデータ信号Ｖｘを、制御信号Ｘｃｔｒに従ってサンプリングし、第１〜第ｎ列のデータ線１１４にデータ信号Ｘ１〜Ｘｎとして出力する。なお、本説明において電圧については、液晶素子１２０の印加電圧を除き、特に明記しない限り図示省略した接地電位を基準（ゼロＶ）として表す。
【００２８】
液晶パネル１００に表示される画像は、所定の周期で書き換えられる。以下、この書き換えの周期を「フレーム」という。例えば、画像が６０Ｈｚで書き換えられる場合、１フレームは約１６．７ｍｓｅｃである。走査線駆動回路１３０が１フレームに１回、ｍ本の走査線１１２を走査し、データ線駆動回路１４０がデータ信号を出力することにより、液晶パネル１００に表示される画像が書き換えられる。
【００２９】
１−２．リバースチルトドメインによる表示不具合
図３は、リバースチルトドメインによる表示不具合を例示する図である。図３は、映像信号Ｖｉｄ−ｉｎにより示される画像が、白画素の背景上にグレー画素が連続するパターンとして描かれている例を示している。この場合、背景領域のうちパターンと隣接する部分（境界部分）において階調が白にならず中間階調になってしまうという現象が顕在化する。
【００３０】
この表示不具合は、液晶素子１２０において、横電界の影響により、印加電圧に応じた配向状態になりにくくなることが原因の一つであると考えられている。ここで、「横電界」とは、素子基板１００ａの面に沿った方向（ＸＹ平面に沿った方向）の電界をいう。これに対し画素電極１１８とコモン電極１０８との間に印加される電圧による電界を「縦電界」という。液晶分子の配向状態について説明する前に、まず、液晶素子１２０における印加電圧と透過率との関係を説明する。
【００３１】
図４は、液晶素子１２０における印加電圧と透過率との関係（Ｖ−Ｔ特性）を例示する図である。この例で、液晶１０５はＶＡ方式であり、電圧無印加時において液晶素子１２０は黒状態（透過率ゼロ）となるノーマリーブラックモードである。印加電圧ＶがＶｂｋ≦Ｖ≦Ｖｔｈ１の範囲（以下この範囲を「電圧範囲Ａ」という。この例ではＶｂｋ＝０Ｖ）にある場合、相対透過率τは０％≦τ≦１０％の範囲にある（以下この範囲を「階調範囲ａ」という）。印加電圧ＶがＶｔｈ１≦Ｖ≦Ｖｔｈ２の範囲（以下この範囲を「電圧範囲Ｄ」という）にある場合、相対透過率τは１０％≦τ≦９０％の範囲にある（以下この範囲を「階調範囲ｄ」という）。印加電圧ＶがＶｔｈ２≦Ｖ≦Ｖｗｔの範囲（以下この範囲を「電圧範囲Ｂ」という）にある場合、相対透過率τは９０％≦τ≦１００％の範囲にある（以下この範囲を「階調範囲ｂ」という）。ここでは、しきい値電圧Ｖｔｈ１が透過率１０％相当の電圧であり、しきい値電圧Ｖｔｈ２が透過率９０％相当の電圧である例を説明したが、しきい値電圧Ｖｔｈ１およびＶｔｈ２はこれに限定されるものではない。
【００３２】
このように、液晶素子１２０は、縦電界すなわち画素電極１１８とコモン電極１０８との間に印加される電圧によりその透過率を制御するものであるが、液晶パネル１００が小型化または高精細化されると、隣接する２つの液晶素子１２０間の距離が短くなり、横電界すなわち２つの画素電極１１８間の電界の影響が無視できなくなる。すなわち、横電界の影響により、液晶分子の配向状態が本来あるべき状態（縦電界で制御された状態）と異なった状態となってしまう領域（リバースチルトドメイン）が発生する。
【００３３】
図５は、リバースチルトドメイン発生時の液晶分子の配向状態を例示する模式図である。図５は、液晶パネル１００を、垂直面で破断したときの断面模式図である。液晶分子は、電界に対して垂直な方向に向くように配向状態が変化する。この例では、白画素の画素電極１１８（Ｗｔ）と黒画素の画素電極１１８（Ｂｋ）との間隙で生じる電位差が、白画素の画素電極１１８（Ｗｔ）とコモン電極１０８との間で生じる電位差と同程度である上に、画素電極同士の間隙が画素電極１１８とコモン電極１０８との間隙よりも狭い。したがって、白画素の画素電極１１８（Ｗｔ）と黒画素の画素電極１１８（Ｂｋ）との間隙で生じる横電界は、白画素の画素電極１１８（Ｗｔ）とコモン電極１０８との間隙で生じる縦電界よりも強い。このような状況では、白画素の画素電極１１８（Ｗｔ）のうち黒画素との境界部分においては、リバースチルトドメインＲｖが発生する。黒画素と白画素とが隣接する領域において、横電界の影響によって、リバースチルトドメインＲｖが発生しやすい状況にあるということができる。
【００３４】
以上の説明から、リバースチルトドメインが発生する条件は以下のとおりである。
・隣接する２つの画素の印加電圧の差（電位差）がしきい値より大きい。なお、これら隣接する２つの画素のうち、より暗い階調の画素を「暗画素」といい、より明るい階調の画素を「明画素」という。黒画素および白画素は、暗画素および明画素の一例である。ノーマリーブラックの場合、暗画素の印加電圧が低く、明画素の印加電圧が高い。
上記の条件が満たされると、印加電圧が高い画素においてリバースチルトドメインが発生する。
【００３５】
１−３．リバースチルトドメインの抑制
リバースチルトドメインの発生を抑制するには、上記の条件が満たされなくなる補正処理を行えばよい。例えば、映像信号Ｖｉｄ−ｉｎが、上記の条件を満たす、隣接する２つの画素があることを示していた場合、これら２つの画素の印加電圧の差を小さくするように、印加電圧が補正される。ここで、映像信号Ｖｉｄ−ｉｎにより上記の条件を満たすことが示される暗画素と明画素との境界を「リスク境界」という。より具体的には、暗画素が階調範囲ａ（電圧範囲Ａ）にあり、明画素が階調範囲ｂ（電圧範囲Ｂ）にある場合、すなわち、暗画素と明画素の電圧差が（Ｖｔｈ２−Ｖｔｈ１）以上である場合、その境界はリスク境界と判断される。また、リスク境界ではない境界を「非リスク境界」という。
【００３６】
印加電圧の補正は、暗画素および明画素の少なくとも一方に対して行われる。すなわち、暗画素の印加電圧を上げるように補正してもよいし、明画素の電圧を下げるように補正してもよいし、その両方を行ってもよい。補正によって暗画素と明画素との印加電圧の差がしきい値を下回れば、リバースチルトドメインは発生しない。しかし、この補正には、次のような問題点がある。
【００３７】
図６は、従来の補正を例示する図である。この例では、横方向に連続する４つの画素について、映像信号Ｖｉｄ−ｉｎにより示される印加電圧が、５Ｖ、５Ｖ、２Ｖ、および２Ｖである。左から２番目の画素および３番目の画素の境界がリスク境界である。すなわち、左から２番目の画素が明画素であり、３番目の画素が暗画素である。この例では、暗画素と明画素との電位差を小さくする補正により、明画素の印加電圧が１Ｖ減らされ、暗画素の印加電圧が１Ｖ増やされる。この補正によれば、暗画素と明画素との電位差は減少するが、境界のコントラストが低下することにより、輪郭がぼやけてしまうという問題がある。本実施形態は、境界のコントラストを低下させずに、リバースチルトドメインを抑制する（配向不良を緩和させる）技術を提供する。
【００３８】
２．第１実施形態
２−１．装置構成
図７は、第１実施形態に係る液晶表示装置１の構成を示すブロック図である。液晶表示装置１は、カラー画像を表示する装置であり、例えばプロジェクター（電子機器の一例）に用いられる。液晶表示装置１は、液晶パネル１００、走査線駆動回路１３０、およびデータ線駆動回路１４０を３組と、制御回路１０とを有する。各組は、それぞれ、色成分Ｒ、色成分Ｇ、および色成分Ｂに対応している。ここでは、図面が煩雑になるのを避けるため、１組の液晶パネル１００、走査線駆動回路１３０、およびデータ線駆動回路１４０のみを図示している。
【００３９】
制御回路１０は、上位装置から供給される映像信号Ｖｉｄ−ｉｎおよび同期信号Ｓｙｎｃに応じて走査線駆動回路１３０およびデータ線駆動回路１４０を制御する信号を出力する。映像信号Ｖｉｄ−ｉｎは、液晶パネル１００における各画素の階調値をそれぞれ指定するデジタル信号である。映像信号Ｖｉｄ−ｉｎは、同期信号Ｓｙｎｃと同期して供給される。同期信号は、垂直走査信号、水平走査信号およびドットクロック信号（いずれも図示省略）を含んでいる。この例で、映像信号Ｖｉｄ−ｉｎの周波数は６０Ｈｚである。すなわち、映像信号Ｖｉｄ−ｉｎにより示される画像は、１６．６７ミリ秒毎に書き換えられる。
【００４０】
なお、映像信号Ｖｉｄ−ｉｎは直接的には階調値を指定するものであるが、階調値に応じて液晶素子に印加される電圧（以下「印加電圧」という）が定まるので、映像信号Ｖｉｄ−ｉｎは液晶素子の印加電圧を指定するものといえる。
【００４１】
制御回路１０は、走査制御回路２０と画像処理回路３０とを有する。走査制御回路２０は、制御信号Ｘｃｔｒ、制御信号Ｙｃｔｒ、制御信号Ｉｃｔｒ等、各種の制御信号を生成して、同期信号Ｓｙｎｃに同期して各部を制御する。画像処理回路３０は、デジタルの映像信号Ｖｉｄ−ｉｎを処理して、各色成分毎にアナログのデータ信号Ｖｘを出力する。映像信号Ｖｉｄ−ｉｎは、（ｍ×ｎ）個の画素の各々について、複数の色成分の階調値を示す入力映像信号の一例である。
【００４２】
図８は、画像処理回路３０の構成を示す図である。この例で、画像処理回路３０は、リスク境界の隣の画素（リスク境界を挟む画素）のうち少なくとも１つの画素の印加電圧を補正する。以下、補正される画素を補正画素という。この例で、補正画素の印加電圧は、入力映像信号により示される階調値に応じた電圧（以下この電圧を「補正前電圧」といい、後述する処理により補正された電圧を「補正後電圧」という）より高い第１電圧と、補正前電圧より低い第２電圧を時分割で交互に印加するパターンに補正される。時分割された一期間は、液晶分子の配向不良が発生するまでの時間よりも短い期間である。
【００４３】
なお、液晶分子の配向不良が発生するまでの時間は、例えば以下の方法により決定される。全面が最高階調（例えば白）の画像が表示された状態から、一部の領域に最低階調（例えば黒）となる画像を表示させる。このときに、最高階調の領域と最低階調の領域の境界部分を観察する。境界部分には配向不良が発生し、例えば白画素の領域に、黒くなる部分が発生する。この部分の光学状態（例えば輝度）の時間変化を観測し、飽和状態に致るまでの時間、または最小値（または最大値）に対して所定の係数（例えば９０％）を乗算した光学状態に至るまでの時間を、配向不良が発生するまでの時間とする。
【００４４】
本実施形態において、第１電圧のデューティ比は補正前電圧によらず固定されており、第１電圧および第２電圧の電圧値は、補正前電圧に応じて変化する。第１電圧のデューティ比は固定されており、この例では０．５である。なお、第１電圧のデューティ比とは、第１電圧および第２電圧のパターンの１サイクル分の期間に対する、第１電圧が印加される期間の比をいう。デューティ比が０．５であるということは、第１電圧が印加される時間と第２電圧が印加される時間とが等しいことを意味する。
【００４５】
画像処理回路３０は、遅延回路３１と、境界検出部３２と、補正部３３と、Ｄ／Ａ変換器３４とを有する。なお、画像処理回路３０の前段または画像処理回路３０内において遅延回路３１の前段には、映像信号Ｖｉｄ−ｉｎにより示される階調値を、例えばＬＵＴ（Look Up Table）を参照して電圧に変換する変換部が設けられている。この例で、画像処理回路３０は、印加電圧を示す信号（説明の便宜上、この信号も映像信号Ｖｉｄ−ｉｎと表記する）に対して以下で説明する処理を行う。
【００４６】
遅延回路３１は、リスク境界を検出するため、対象となる画素の印加電圧を１フレーム保持する。したがって、遅延回路３１の出力信号は、映像信号Ｖｉｄ−ｉｎより１フレーム分（すなわち１画素分）遅れている。すなわち、遅延回路３１の出力信号により印加電圧が示される画素と映像信号Ｖｉｄ−ｉｎにより印加電圧が示される画素とは、映像信号Ｖｉｄ−ｉｎにおける画素の走査方向（例えば行方向）において隣り合う画素である。
【００４７】
境界検出部３２は、これら２つの画素について、リスク境界の条件を満たすか判断する。以下、境界検出部３２における判断の対象となる２つの画素に挟まれる境界を「対象境界」という。この例で、リスク境界の条件は、対象境界の両隣の画素の印加電圧の差（電位差）があらかじめ決められたしきい値以上であるという条件である。境界検出部３２は、判断結果を示す信号（例えば、リスク境界の条件が満たされた場合にはＨレベルの信号、条件が満たされなかった場合にはＬレベルの信号）を出力する。
【００４８】
補正部３３は、境界検出部３２の出力信号に応じて、補正前電圧を補正する。具体的には、境界検出部３２の出力信号がＨレベルの画素については印加電圧を補正し、Ｌレベルの画素については印加電圧を補正しない。また、補正部３３には、フレームが切り替わるタイミングを示す信号が入力される。この信号は、例えば、奇数フレームではＬレベルとなり、偶数フレームではＨレベルとなる信号である。補正部３３は、例えば、奇数フレームにおいては印加電圧を第１電圧に補正し、偶数フレームにおいては印加電圧を第２電圧に補正する。補正部３３は、補正された印加電圧を示す信号を出力する（補正が行われない場合は、補正前電圧を示す信号を出力する）。
【００４９】
Ｄ／Ａ変換器３４は、補正部３３の出力信号をアナログ信号に変換し、データ信号Ｖｘとして後段の回路に出力する。
【００５０】
境界検出部３２は、第１方向（例えば行方向）および第２方向（例えば列方向）に配置された画素１１１のうち第１画素（例えば暗画素）およびこの第１画素と隣り合う第２画素（例えば明画素）に挟まれた境界であって、第１画素および第２画素の印加電圧の差がしきい値以上である境界（リスク境界）を検出する境界検出手段の一例である。補正部３３は、第１画素および第２画素の少なくとも一方の画素の印加電圧を、その画素の階調に応じて決まる、第１電圧およびこの第１電圧より低い第２電圧のパターンを、配向不良（ディスクリネーション）の発生速度よりも短い間隔の時分割でその画素に印加する補正を行う補正手段の一例である。Ｄ／Ａ変換器３４は、補正部３３により補正された電圧に応じた信号を、画素１１１を有する液晶パネル１００を駆動する駆動回路（例えばデータ線駆動回路１４０）に出力する出力手段の一例である。画像処理回路３０は、上記の境界検出手段と、補正手段と、出力手段とを有する画像処理装置の一例である。
【００５１】
２−２．動作
図９は、液晶表示装置１の動作を示すタイミングチャートである。この例では、１フレームが４つのフィールドに分割される、いわゆる４倍速駆動が行われる。例えば、映像信号Ｖｉｄ−ｉｎにより示される画像が６０Ｈｚで更新される場合、１フレームは約１６．７ミリ秒である。この場合、データ信号Ｖｘは２４０Ｈｚの信号であり、１フィールドは約４．１７ミリ秒である。
【００５２】
各フィールドにおいて、走査線駆動回路１３０は、ｍ本の走査線１１２を順次排他的に選択する走査信号Ｙｉを出力する。データ線駆動回路１４０は、第ｉ行の走査線１１２が選択されているときに、第ｉ行第１〜ｎ列の画素のデータ信号Ｖｘをサンプリングし、データ信号Ｘ１〜Ｘｎとして出力する。データ信号Ｖｘの電圧は、奇数フィールドにおいて正極性であり、偶数フィールドにおいて負極性である。データ信号Ｖｘの振幅の中間電位は電位Ｖｃｎｔである。いわゆるプッシュダウン（フィードスルー）の影響を考慮し、コモン電圧ＬＣｃｏｍは、中間電位Ｖｃｎｔよりも低い値に設定されている。
【００５３】
図１０は、画像処理回路３０の動作を示すフローチャートである。図１０のフローは、例えば画像処理回路３０への電力の供給が開始されたことを契機として、所定の間隔で繰り返し実行される。図１０のフローは単一の画素についての処理のみを示しており、実際には、複数の境界の中から対象境界が一つずつ順番に特定され、対象画素について図１０のフローが実行される。
【００５４】
ステップＳ１００において、画像処理回路の境界検出部３２は、リスク境界を検出する。すなわち、境界検出部３２は、対象境界が、上述のリスク境界の条件を満たすか判断する。リスク境界の条件を満たすと判断された場合（Ｓ１００：ＹＥＳ）、画像処理回路３０は、処理をステップＳ１１０に移行する。リスク境界の条件を満たさないと判断された場合（Ｓ１００：ＮＯ）、画像処理回路は、処理をステップＳ１２０に移行する。
【００５５】
ステップＳ１１０において、補正部３３は、対象境界（リスク境界）を挟む暗画素および明画素のうち少なくとも一方の画素の印加電圧を補正する。ここでは、暗画素および明画素のうち暗画素のみが補正画素となる例（片側補正）を説明する。
【００５６】
ステップＳ１１０における補正処理の詳細は以下のとおりである。まず、補正部３３は、第１電圧および第２電圧の値Ｖ１およびＶ２を決定する。この例で、補正部３３は、印加電圧の値と、その印加電圧に対応する第１電圧および第２電圧の値とを対応させるＬＵＴを記憶したメモリーを有する。このＬＵＴに印加電圧の値を入力すると、対応する第１電圧Ｖ１および第２電圧Ｖ２が出力される。ここで、第１電圧Ｖ１および第２電圧Ｖ２は、以下の条件を満たす電圧である。
（ａ）  Ｖ２＞（Ｖｉｄ−ｉｎ）＞Ｖ１    …（１）  かつ
（ｂ）  Ｐ１×ｄ１＋Ｐ２×ｄ２＝Ｐｉｎ    …（２）
なお、Ｐ１およびＰ２はそれぞれ、電圧Ｖ１およびＶ２が印加された場合の画素１１１の階調値を示す。また、Ｐｉｎは、入力映像信号Ｖｉｄ−ｉｎにより示される階調値を示す。さらに、ｄ１は第１電圧のデューティ比を、ｄ２は第２電圧のデューティ比を表す。この例では、ｄ１＝ｄ２＝０．５である。
【００５７】
式（１）は、第１電圧が補正前電圧より低く、第２電圧が補正前電圧より高いことを意味する。式（２）は、所定の期間（第１電圧を印加する期間と第２電圧を印加する期間が繰り返されるサイクルの基本周期。この例では２フレーム）における階調値の積分が、入力映像信号により示される階調値の積分と等しいことを意味する。
【００５８】
次に、補正部３３は、フレームの偶奇に応じて、第１電圧Ｖ１および第２電圧Ｖ２のうちいずれを補正後の電圧として用いるか決定する。例えば、補正部３３は、奇数フレームにおいては第１電圧Ｖ１を、偶数フレームにおいては第２電圧Ｖ２を、補正後電圧として用いる。
【００５９】
ステップＳ１２０において、Ｄ／Ａ変換器３８は、印加電圧に応じたデータ信号Ｖｘを出力する。データ信号Ｖｘは、補正が行われた画素については補正後電圧を、補正が行われていない画素については補正前電圧を示している。また、フレーム内において、奇数フィールドにおいては正極性の電圧が印加され、偶数フィールドにおいては負極性の電圧が印加される。
【００６０】
図１１は、第１実施形態における補正の具体例を示す図である。この例では、連続する４つのフレームにおいて変化しない画像（すなわち静止画）に補正が適用されている。この例では、白い背景の上に中間階調で塗られた四角形（図では４行６列の画素で構成される）のパターンが形成されている。図１１には、この四角形を構成する画素のうち、補正されない画素（補正無し画素）と補正される画素（補正有り画素）のそれぞれにおける印加電圧が示されている。なおこの例では、図面を簡略化するため、１フレームが２フィールドに分割されており、各フレームにおいて、奇数フィールドでは正極性の電圧が、偶数フィールドでは負極性の電圧が、それぞれ印加される例が示されている。
【００６１】
この例によれば、第１電圧が印加されるフレームと第２電圧が印加されるフレームとで、リスク境界の位置（図において太線で示されている）が移動している。このとき、１フレームの時間、すなわち、印加電圧が第１電圧から第２電圧に（またはその逆に）切り替えられるまでの時間がディスクリネーションの発生する時間よりも短ければ、ディスクリネーションの発生が低減される。さらにこの例では、所定期間（例えば２フレーム）における階調値の積分値が、入力映像信号Ｖｉｄ−ｉｎにより示される階調値に等しくなるように補正が行われる。したがって、リスク境界を挟む画素の電位差が小さくなるように単純に補正をする場合と比較して、画像の輪郭部分のコントラストの低下（ボケ）を低減することができる。
【００６２】
３．第２実施形態
第１実施形態においては、第１電圧のデューティ比が固定されており、補正画素の階調値に応じて第１電圧および第２電圧が決められる例を説明した。第２実施形態においては、第１電圧および第２電圧が固定されており、補正画素の階調値に応じてデューティ比が決められる例を説明する。なお以下において第１実施形態と共通する事項については説明を省略する。
【００６３】
第２実施形態において、ステップＳ１１０における補正処理の詳細は以下のとおりである。まず、補正部３３は、第１電圧のデューティ比ｄ１を決定する。この例で、補正部３３は、印加電圧の値と、その印加電圧に対応するデューティ比とを対応させるＬＵＴを記憶したメモリーを有する。このＬＵＴに印加電圧の値を入力すると、対応するデューティ比ｄ１が出力される。この例で、第１電圧Ｖ１は最高階調（白）に相当する電圧であり、第２電圧Ｖ２は最低階調（黒）に相当する電圧であり、いずれも固定されている。デューティ比ｄ１は、第１実施形態でも説明した式（２）の条件（ｂ）を満たす。
（ｂ）  Ｐ１×ｄ１＋Ｐ２×ｄ２＝Ｐｉｎ    …（２）
なお、ｄ１＋ｄ２＝１である。
【００６４】
第２実施形態において、走査制御回路２０は、走査線１１２の走査を開始させる制御信号Ｙｃｔｒを同期信号Ｓｙｎｃに同期して出力するだけでなく、画像処理回路３０からの指示に応じて、制御信号Ｙｃｔｒを出力する。詳細には以下のとおりである。補正部３３は、制御信号Ｉｃｔｒにより新たなフィールドが開始されたことが示されると、第１電圧Ｖ１を補正電圧として用いる。新たなフィールドが開始されてから、デューティ比ｄ１に相当する時間ｔ１（ｔ１＝ｔｆ×ｄ１。ｔｆは１フレームの時間を示す）が経過すると、補正部３３は、走査線１１２の走査開始を走査制御回路２０に指示する。また、このタイミングで、補正部３３は、第２電圧Ｖ２を補正電圧として用いる。
【００６５】
図１２は、第２実施形態における補正の具体例を示す図である。この例によれば、１フィールド内において、第１電圧が印加される期間と第２電圧が印加される期間とで、リスク境界の位置（図において太線で示されている）が移動している。このとき、第１電圧が連続して印加される時間および第２電圧が連続して印加される時間がディスクリネーションの発生する時間よりも短ければ、ディスクリネーションの発生が低減される。さらにこの例では、所定期間（例えば１フレーム）における階調値の積分値が、入力映像信号Ｖｉｄ−ｉｎにより示される階調値に等しくなるように補正が行われる。したがって、リスク境界を挟む画素の電位差が小さくなるように単純に補正をする場合と比較して、画像の輪郭部分のコントラストの低下（ボケ）を低減することができる。
【００６６】
４．変形例
本発明は上述の実施形態に限定されるものではなく、種々の変形実施が可能である。以下、変形例をいくつか説明する。以下の変形例のうち２つ以上のものが組み合わせて用いられてもよい。
【００６７】
４−１．変形例１
第１実施形態において補正部３３が第１電圧Ｖ１および第２電圧Ｖ２を決定する方法、並びに第２実施形態において補正部３３がデューティ比ｄ１を決定する方法は、ＬＵＴを用いるものに限定されない。例えば、第１実施形態において、補正部３３は、入力映像信号により示される印加電圧Ｖｉｎに対し、所定の補正量ΔＶを加算した電圧を第１電圧Ｖ１とし、ΔＶを減算した電圧を第２電圧Ｖ２としてもよい。
Ｖ１＝Ｖｉｎ＋ΔＶ    …（３）
Ｖ２＝Ｖｉｎ−ΔＶ    …（４）
なおこの方法では、補正画素の階調値の積分が、入力映像信号Ｖｉｄ−ｉｎにより示される階調値の積分と等しくならない場合もあるが、電圧幅２ΔＶの範囲で液晶素子１２０のＶ−Ｔ特性が線形であるという近似によれば、補正画素の階調値の積分は、入力映像信号Ｖｉｄ−ｉｎにより示される階調値の積分とほぼ等しい（誤差が許容範囲内）といえる。
【００６８】
４−２．変形例２
第１実施形態および第２実施形態においては、リスク境界を挟む暗画素および明画素のうち暗画素のみを補正する片側補正の例を説明した。しかし、補正画素となる画素は、暗画素に限定されない。明画素が補正されてもよいし、暗画素および明画素が両方とも補正されてもよい（両側補正）。なお、暗画素と明画素のうち、少なくとも、印加電圧がより低い画素の印加電圧が補正されることが好ましい。
【００６９】
４−３．変形例３
対象境界がリスク境界と判定される条件は、実施形態で説明したものに限定されない。例えば、実施形態で説明した条件に加え、液晶分子のチルト方位を考慮して以下の条件が追加されてもよい。
・対象境界において、印加電圧が高い画素が、印加電圧の低い画素に対して、チルト方位の上流側に位置する。
この条件を追加することにより、補正が行われる画素が、リバースチルトドメインが発生する確率がより高いものに絞り込まれ、映像信号Ｖｉｄ−ｉｎにより示される元の画像からの変更が多すぎることによる画質の低下を抑制することができる。
【００７０】
なお、チルト方位とは、液晶素子１２０にゼロＶの電圧を印加した状態（初期配向状態）における、画素電極１１８の側から平面視したときの、Ｙ軸（データ線１１４）からの液晶分子の傾きの方向をいう。また、液晶分子は、初期配向状態において画素電極１１８（素子基板１００ａ）に対しても傾いている。素子基板１００ａの基板法線を基準にした液晶分子の傾きをチルト角という。チルト方位について、液晶分子の素子基板１００ａに近い方を上流側、素子基板１００ａから遠い方を下流側という。例えば、チルト方位が４５°であり、画素電極１１８の側から平面視したとき素子基板１００ａの法線に対して液晶分子が右上方向（Ｘ軸正方向かつＹ軸負方向）に傾いている場合、左下がチルト方位の上流側であり、右上がチルト方位の下流側である。
【００７１】
４−４．変形例４
図１３は、変形例５に係るプロジェクター２１００を例示する図である。プロジェクター２１００は、液晶表示装置１を用いた電子機器の一例である。プロジェクター２１００において、液晶パネル１００がライトバルブとして用いられている。この図に示されるように、プロジェクター２１００の内部には、ハロゲンランプ等の白色光源を有するランプユニット２１０２が設けられている。ランプユニット２１０２から射出された投射光は、内部に配置された３枚のミラー２１０６および２枚のダイクロイックミラー２１０８によってＲ（赤）色、Ｇ（緑）色、Ｂ（青）色の３原色に分離される。分離された投射光は、各原色に対応するライトバルブ１００Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。なお、Ｂ色の光は、他のＲ色やＧ色と比較すると光路が長いので、その損失を防ぐために、入射レンズ２１２２、リレーレンズ２１２３および出射レンズ２１２４を有するリレーレンズ系２１２１を介して導かれる。
【００７２】
プロジェクター２１００において、液晶パネル１００を含む液晶表示装置が、Ｒ色、Ｇ色、Ｂ色のそれぞれに対応して３組設けられている。ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂの構成は、上述した液晶パネル１００と同様である。Ｒ色、Ｇ色、Ｂ色のそれぞれの原色成分の階調レベルを指定するに映像信号がそれぞれ外部上位回路から供給されて、ライトバルブ１００Ｒ、１００Ｇおよび１００がそれぞれ駆動される。ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイクロイックプリズム２１１２に３方向から入射する。そして、ダイクロイックプリズム２１１２において、Ｒ色およびＢ色の光は９０度に屈折し、Ｇ色の光は直進する。したがって、各原色の画像が合成された後、スクリーン２１２０には、投射レンズ群２１１４によってカラー画像が投射される。
【００７３】
なお、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂには、ダイクロイックミラー２１０８によって、Ｒ色、Ｇ色、Ｂ色のそれぞれに対応する光が入射するので、カラーフィルタを設ける必要はない。また、ライトバルブ１００Ｒ、１００Ｂの透過像は、ダイクロイックプリズム２１１２により反射した後に投射されるのに対し、ライトバルブ１００Ｇの透過像はそのまま投射される。したがって、ライトバルブ１００Ｒ、１００Ｂによる水平走査方向は、ライトバルブ１００Ｇによる水平走査方向と逆向きにして、左右を反転させた像を表示する構成となっている。
【００７４】
電気光学装置１が用いられる電子機器としては、図１０に例示したプロジェクターの他にも、テレビジョンや、ビューファインダー型・モニタ直視型のビデオテープレコーダー、カーナビゲーション装置、ページャー、電子手帳、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ端末、デジタルスチルカメラ、携帯電話機、タッチパネルを備えた機器等などが挙げられる。
【００７５】
４−５．他の変形例
実施形態においては、リスク境界の検出や補正処理は印加電圧を示すデータに対して行われたが、階調値を示すデータに対してこれらの処理が行われてもよい。
液晶１０５は、ＶＡ液晶に限定されない。ＴＮ液晶等、ＶＡ液晶以外の液晶が用いられてもよい。また、液晶１０５は、ノーマリーホワイトモードの液晶であってもよい。
実施形態で説明したパラメーター（例えば、階調数、フレーム周波数、画素数など）および信号の極性やレベルはあくまで例示であり、本発明はこれに限定されない。
【符号の説明】
【００７６】
１…液晶表示装置、１０…制御回路、２０…走査制御回路、３０…画像処理回路、３１…遅延回路、３２…境界検出部、３３…補正部、３４…Ｄ／Ａ変換器、１００…液晶パネル、１０５…液晶、１０８…コモン電極、１１１…画素、１１２…走査線、１１４…データ線、１１５…容量線、１１６…ＴＦＴ、１１８…画素電極、１２０…液晶素子、１２５…保持容量、１３０…走査線駆動回路、１４０…データ線駆動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１３】
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【図６】
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【図１１】
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【図１２】
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