(57)【要約】【課題】本発明は、半導体素子およびその製造方法に関する。【解決手段】本発明は、第１導電型のドリフト層と、上記ドリフト層の上部をエッチングして形成された複数のトレンチゲートと、上記複数のトレンチゲートのうち隣接するゲートの間に形成され、上記ドリフト層と等しい不純物濃度を有する第１導電型のダイオード領域と、上記複数のトレンチゲートのうち隣接するゲートの間に形成され、第２導電型のウェルおよび高濃度の第１導電型のエミッタ層を含むトランジスタ領域と、を含み、上記ダイオード領域と上記トランジスタ領域は交互に形成され、上記ダイオード領域のトレンチゲートの間の距離ｄ１が上記トランジスタ領域のトレンチゲートの間の距離ｄ２に比べて小さい電力半導体素子を提供する。【選択図】図１
2014112625.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドリフト層と、
前記ドリフト層の上部をエッチングして形成された複数のトレンチゲートと、
前記複数のトレンチゲートのうち隣接するゲートの間に形成され、前記ドリフト層の不純物濃度以下の不純物濃度を有する第１導電型のダイオード領域と、
前記複数のトレンチゲートのうち隣接するゲートの間に形成され、第２導電型のウェルおよび前記ドリフト層の不純物濃度より高い不純物濃度の第１導電型のエミッタ層を含むトランジスタ領域と、
を含み、
前記ダイオード領域と前記トランジスタ領域は交互に形成され、
前記ダイオード領域のトレンチゲートの間の距離ｄ１が前記トランジスタ領域のトレンチゲートの間の距離ｄ２より小さい、電力半導体素子。
【請求項２】
第１導電型のドリフト層と、
前記ドリフト層の上部をエッチングして形成された複数のトレンチゲートと、
前記複数のトレンチゲートのうち隣接するゲートの間に形成され、前記ドリフト層の不純物濃度以下の不純物濃度を有する第１導電型のダイオード領域と、
前記複数のトレンチゲートのうち隣接するゲートの間に形成され、第２導電型のウェルおよび前記ドリフト層の不純物濃度より高い不純物濃度の第１導電型のエミッタ層を含むトランジスタ領域と、
を含み、
前記トランジスタ領域は２以上の領域が連続して形成され、
前記ダイオード領域のトレンチゲートの間の距離ｄ１が前記トランジスタ領域のトレンチゲートの間の距離ｄ２より小さい、電力半導体素子。
【請求項３】
前記ダイオード領域の不純物濃度が前記ドリフト層の不純物濃度より低いことを特徴とする、請求項１または２に記載の電力半導体素子。
【請求項４】
前記ドリフト層の下部に形成される第２導電型のコレクター層を含むことを特徴とする、請求項１から３の何れか１項に記載の電力半導体素子。
【請求項５】
前記トレンチゲートの上部に形成されるゲート絶縁層と、
前記ゲート絶縁層と前記ドリフト層の上部に形成されるエミッタ金属層と、
前記コレクター層の下部に形成されるコレクター金属層と、
を含むことを特徴とする、請求項４に記載の電力半導体素子。
【請求項６】
前記ドリフト層の下部に形成され、前記コレクター層の上部と接し、前記ドリフト層の不純物濃度より高い不純物濃度の第１導電型のバッファ層を含むことを特徴とする、請求項５に記載の電力半導体素子。
【請求項７】
前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする、請求項１から６の何れか１項に記載の電力半導体素子。
【請求項８】
ドリフト層を用意するステップと、
ダイオード領域のトレンチゲートの間の距離ｄ１がトランジスタ領域のトレンチゲートの間の距離ｄ２より小さくなるように、前記ドリフト層をエッチングして複数のトレンチゲートを形成するステップと、
前記トレンチゲートの内部にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜が形成されたトレンチゲートの内部にポリシリコンまたは金属を形成するステップと、
前記トランジスタ領域に第２導電型のウェルおよび前記ドリフト層の不純物濃度より高い不純物濃度の第１導電型のエミッタ層を形成するステップと、
を含む、電力半導体素子の製造方法。
【請求項９】
ドリフト層を用意するステップと、
ダイオード領域のトレンチゲートの間の距離ｄ１がトランジスタ領域のトレンチゲートの間の距離ｄ２より小さく、２以上の前記トランジスタ領域が連続するように、前記ドリフト層をエッチングして複数のトレンチゲートを形成するステップと、
前記トレンチゲートの内部にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜が形成されたトレンチゲートの内部にポリシリコンまたは金属を形成するステップと、
前記トランジスタ領域に第２導電型のウェルおよび前記ドリフト層の不純物濃度より高い不純物濃度の第１導電型のエミッタ層を形成するステップと、
を含む、電力半導体素子の製造方法。
【請求項１０】
前記ウェルおよび前記エミッタ層は、イオン注入（Ｉｏｎ  ｉｍｐｌａｎｔａｔｉｏｎ）を用いて形成されることを特徴とする、請求項８または９に記載の電力半導体素子の製造方法。
【請求項１１】
前記エミッタ層を形成するステップを行った後、
前記トレンチゲートの上部にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜と前記ドリフト層の上部にエミッタ金属層を形成するステップと、
前記ドリフト層の下部の一部を除去するステップと、
前記ドリフト層の下部に不純物を注入して第２導電型のコレクター層を形成するステップと、
前記コレクター層の下部にコレクター金属層を形成するステップと、
を含むことを特徴とする、請求項８から１０の何れか１項に記載の電力半導体素子の製造方法。
【請求項１２】
前記ドリフト層の下部の一部を除去するステップを行った後、
前記ドリフト層の下部に不純物を注入して前記ドリフト層の不純物濃度より高い不純物濃度の第１導電型のバッファ層を形成するステップを含むことを特徴とする、請求項１１に記載の電力半導体素子の製造方法。
【請求項１３】
前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする、請求項８から１２の何れか１項に記載の電力半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ；Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）とは、ゲートをＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ）を用いて製作し、後面にｐ型のコレクター層を形成させることによってバイポーラ（ｂｉｐｏｌａｒ）を有するトランジスタを意味する。
【０００３】
従来の電力用ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ  Ｆｉｅｌｄ  Ｅｍｉｔｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）が開発された後、ＭＯＳＦＥＴは高速のスイッチング特性が求められる領域において用いられてきた。
【０００４】
しかし、ＭＯＳＦＥＴは構造的な限界があるため、高い電圧が求められる領域においてはバイポーラトランジスタ（ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ）、サイリスタ（ｔｈｙｒｉｓｔｏｒ）、ＧＴＯ（Ｇａｔｅ  Ｔｕｒｎ−ｏｆｆ  Ｔｈｙｒｉｓｔｏｒｓ）などが用いられてきた。
【０００５】
ＩＧＢＴは、低い順方向損失と迅速なスイッチングスピードを特徴とし、従来のサイリスタ（ｔｈｙｒｉｓｔｏｒ）、バイポーラトランジスタ（ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ  Ｆｉｅｌｄ  Ｅｍｉｔｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）などでは実現が不可能であった分野を対象にその適用が拡大している傾向である。
【０００６】
ＩＧＢＴの動作原理を説明すると、ＩＧＢＴ素子がオン（ｏｎ）になった場合、陽極（ａｎｏｄｅ）に陰極（ｃａｔｈｏｄｅ）より高い電圧が印加され、ゲート電極に素子の閾値電圧より高い電圧が印加されると、上記ゲート電極の下端に位置するｐ型のボディー領域の表面の極性が逆転して、ｎ型のチャンネル（ｃｈａｎｎｅｌ）が形成される。
【０００７】
チャンネル（ｃｈａｎｎｅｌ）を通してドリフト（ｄｒｉｆｔ）領域に注入された電子電流は、バイポーラトランジスタ（ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ）のベース（ｂａｓｅ）電流と同様に、ＩＧＢＴ素子の下部に位置する高濃度のｐ型のコレクター層から正孔（ｈｏｌｅ）電流の注入を誘導する。
【０００８】
このような少数キャリア（ｃａｒｒｉｅｒ）の高濃度注入により、ドリフト（ｄｒｉｆｔ）領域における伝導度が数十から数百倍増加する伝導度変調（ｃｏｎｄｕｃｔｉｖｉｔｙ  ｍｏｄｕｌａｔｉｏｎ）が発生するようになる。
【０００９】
ＭＯＳＦＥＴとは異なり、伝導度変調によってドリフト領域における抵抗成分が非常に小さくなるため、非常に大きい高圧での応用が可能である。
【００１０】
陰極に流れる電流は、チャンネルを通して流れる電子電流と、ｐ型のボディーとｎ型のドリフト領域の接合を通して流れる正孔電流とに分けられる。
【００１１】
ＩＧＢＴは、基板の構造上、陽極と陰極間のｐｎｐ構造であるため、ＭＯＳＦＥＴとは異なりダイオード（ｄｉｏｄｅ）が内蔵されていないため、別のダイオードを逆並列に接続させなければならない。
【００１２】
したがって、このような別のダイオードを接続することなく、ＭＯＳＦＥＴと同様にＩＧＢＴ素子内にダイオード（ｄｉｏｄｅ）が内蔵されたＩＧＢＴを開発する研究が活発に進行している。
【００１３】
このようなダイオードが内蔵されたＩＧＢＴをＲＣ−ＩＧＢＴ（Ｒｅｖｅｒｓｅ  Ｃｏｎｄｕｃｔｉｎｇ−Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）という。
【００１４】
ＲＣ−ＩＧＢＴの場合、ＩＧＢＴとダイオードの実装面積を画期的に減少させることにより、電力半導体モジュールの小型化および高集積化に寄与するようになる。
【００１５】
これにより、電力半導体モジュールを含むインバータシステムの小型化および高集積化を果たすことができるようになる。
【００１６】
従来は、底面にｎ領域とｐ領域が一定パターンを有するようにして、ダイオード領域を実現した。
【００１７】
このような構造のＲＣ−ＩＧＢＴの場合、底面へのパターン形成およびイオン注入（Ｉｏｎ  ｉｍｐｌａｎｔａｔｉｏｎ）などの新規工程が追加されるため、素子の製作工程費の上昇と工程が複雑になるという問題がある。
【００１８】
本発明で提案する電力半導体素子の場合、上記従来のＲＣ−ＩＧＢＴとは全く相違する構造を提示し、従来のＩＧＢＴ製作工程をそのまま活用することができるため、素子の製作工程が単純であり、製作単価の増加もほぼない。
【００１９】
下記の先行技術文献に記載されている特許文献１は、ダイオードが内蔵された電力用素子に関する発明である。
【００２０】
特許文献１は、ダイオードが内蔵されたＩＧＢＴを製作するために、上部にコレクター領域および陰極を位置させて、素子のオフ（ｏｆｆ）時に残留するホールを除去するものであり、本願発明とは解決しようとする方法と発明の構造などに差がある。
【００２１】
さらに、特許文献１に記載された発明は、従来のＩＧＢＴの工程だけでは製作することができず、上部にコレクター領域および陰極を位置させる工程がさらに必要であるため、本発明とは差がある。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】韓国公開特許公報第１９９９−００６６４６６号
【発明の概要】
【発明が解決しようとする課題】
【００２３】
そこで、本明細書は、前述した問題点を解決する方案を提供することを目的とする。
【００２４】
具体的には、本明細書は、ダイオード領域とトランジスタ領域とに区分される電力半導体素子を提供しようとする。
【００２５】
また、本明細書のダイオード領域のトレンチゲートの間の距離ｄ１がトランジスタ領域のトレンチゲートの間の距離ｄ２より小さい電力半導体素子を提供しようとする。
【課題を解決するための手段】
【００２６】
本発明の一実施形態による電力半導体素子は、第１導電型のドリフト層と、上記ドリフト層の上部をエッチングして形成された複数のトレンチゲートと、上記複数のトレンチゲートのうち隣接するゲートの間に形成され、上記ドリフト層と等しい不純物濃度を有する第１導電型のダイオード領域と、上記複数のトレンチゲートのうち隣接するゲートの間に形成され、第２導電型のウェルおよび高濃度の第１導電型のエミッタ層を含むトランジスタ領域と、を含み、上記ダイオード領域と上記トランジスタ領域は交互に形成され、上記ダイオード領域のトレンチゲートの間の距離ｄ１が上記トランジスタ領域のトレンチゲートの間の距離ｄ２に比べて小さくてもよい。
【００２７】
上記ダイオード領域の不純物濃度が上記ドリフト層の濃度より低くてもよい。
【００２８】
上記ドリフト層の下部に接して形成される第２導電型のコレクター層を含んでもよい。
【００２９】
本発明の一実施形態による半導体素子は、上記トレンチゲートの上部に形成されるゲート絶縁層と、上記ゲート絶縁層と上記ドリフト層の上部に形成されるエミッタ金属層と、上記コレクター層の下部に形成されるコレクター金属層と、をさらに含んでもよい。
【００３０】
上記ドリフト層の下部に形成され、上記コレクター層の上部と接する高濃度の第１導電型のバッファ層を含んでもよい。
【００３１】
上記第１導電型はｎ型であり、上記第２導電型はｐ型であってもよい。
【００３２】
本発明の他の実施形態による電力半導体素子は、第１導電型のドリフト層と、上記ドリフト層の上部をエッチングして形成された複数のトレンチゲートと、上記複数のトレンチゲートのうち隣接するゲートの間に形成され、上記ドリフト層と等しい濃度を有する第１導電型のダイオード領域と、上記複数のトレンチゲートのうち隣接するゲートの間に形成され、第２導電型のウェルおよび高濃度の第１導電型のエミッタ層を含むトランジスタ領域と、を含み、上記トランジスタ領域は２以上の領域が連続して形成され、上記ダイオード領域のゲートの間の距離ｄ１が上記トランジスタ領域のゲートの間の距離ｄ２に比べて小さくてもよい。
【００３３】
上記ダイオード領域の濃度が上記ドリフト層の濃度より低くてもよい。
【００３４】
上記ドリフト層の下部に接して形成される第２導電型のコレクター層を含んでもよい。
【００３５】
本発明の他の実施形態による電力半導体素子は、上記トレンチゲートの上部に形成されるゲート絶縁層と、上記ゲート絶縁層と上記ドリフト層の上部に形成されるエミッタ金属層と、上記コレクター層の下部に形成されるコレクター金属層と、をさらに含んでもよい。
【００３６】
上記ドリフト層の下部に形成され、上記コレクター層の上部と接する高濃度の第１導電型のバッファ層を含んでもよい。
【００３７】
上記第１導電型はｎ型であり、上記第２導電型はｐ型であってもよい。
【００３８】
本発明の一実施形態による電力半導体素子の製造方法は、ダイオード領域のトレンチゲートの間の距離ｄ１がトランジスタ領域のトレンチゲートの間の距離ｄ２より小さくなるように、上記ドリフト層をエッチングして複数のトレンチゲートを形成するステップと、上記トレンチゲートの内部にゲート絶縁膜を形成するステップと、上記ゲート絶縁膜が形成されたトレンチゲートの内部にポリシリコンまたは金属を形成するステップと、上記トランジスタ領域に第２導電型のウェルおよび高濃度の第１導電型のエミッタ層を形成するステップと、を含んでもよい。
【００３９】
上記ウェルおよび上記エミッタ層は、イオン注入（Ｉｏｎ  ｉｍｐｌａｎｔａｔｉｏｎ）を用いて形成されてもよい。
【００４０】
本発明の一実施形態による電力半導体素子の製造方法は、上記エミッタ層を形成するステップを行った後、上記トレンチゲートの上部にゲート絶縁膜を形成するステップと、上記ゲート絶縁膜と上記ドリフト層の上部にエミッタ金属層を形成するステップと、上記ドリフト層の下部の一部を除去するステップと、上記ドリフト層の下部に不純物を注入して第２導電型のコレクター層を形成するステップと、上記コレクター層の下部にコレクター金属層を形成するステップと、をさらに含んでもよい。
【００４１】
上記ドリフト層の下部の一部を除去するステップを行った後、上記ドリフト層の下部に不純物を注入して高濃度の第１導電型のバッファ層を形成するステップをさらに含んでもよい。
【００４２】
上記第１導電型はｎ型であり、上記第２導電型はｐ型であってもよい。
【００４３】
本発明の他の実施形態による電力半導体素子の製造方法は、ドリフト層を用意するステップと、ダイオード領域のトレンチゲートの間の距離ｄ１がトランジスタ領域のトレンチゲートの間の距離ｄ２より小さく、２以上の上記トランジスタ領域が連続するように、上記ドリフト層をエッチングして複数のトレンチゲートを形成するステップと、上記トレンチゲートの内部にゲート絶縁膜を形成するステップと、上記ゲート絶縁膜が形成されたトレンチゲートの内部にポリシリコンまたは金属を形成するステップと、上記トランジスタ領域に第２導電型のウェルおよび高濃度の第１導電型のエミッタ層を形成するステップと、を含んでもよい。
【００４４】
上記ウェルおよび上記エミッタ層は、イオン注入（Ｉｏｎ  ｉｍｐｌａｎｔａｔｉｏｎ）を用いて形成されてもよい。
【００４５】
本発明の他の実施形態による電力半導体素子の製造方法は、上記エミッタ層を形成するステップを行った後、上記トレンチゲートの上部にゲート絶縁膜を形成するステップと、上記ゲート絶縁膜と上記ドリフト層の上部にエミッタ金属層を形成するステップと、上記ドリフト層の下部の一部を除去するステップと、上記ドリフト層の下部に不純物を注入して第２導電型のコレクター層を形成するステップと、上記コレクター層の下部にコレクター金属層を形成するステップと、をさらに含んでもよい。
【００４６】
上記ドリフト層の下部の一部を除去するステップを行った後、上記ドリフト層の下部に不純物を注入して高濃度の第１導電型のバッファ層を形成するステップを含んでもよい。
【００４７】
上記第１導電型はｎ型であり、上記第２導電型はｐ型であってもよい。
【発明の効果】
【００４８】
本明細書の開示により、前述した従来技術の問題点が解決される。
【００４９】
具体的には、本明細書の開示により、別の追加工程を行うことなく、ダイオード領域が内蔵された電力半導体素子を提供することができる。
【００５０】
また、本明細書の開示により、ＩＧＢＴとダイオードの実装面積を画期的に減少させることによって、電力半導体モジュールの小型化および高集積化に寄与することができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施形態による電力半導体素子の概略的な断面図である。
【図２】本発明の一実施形態による電力半導体素子のオン（ｏｎ）動作時の電流流れおよび空乏層を示す概略的な断面図である。
【図３】本発明の一実施形態による電力半導体素子のオフ（ｏｆｆ）動作時の電流流れを示す概略的な断面図である。
【図４】本発明の他の実施形態による電力半導体素子の概略的な断面図である。
【図５】本発明の他の実施形態による電力半導体素子の概略的な製造工程を示す図面である。
【発明を実施するための形態】
【００５２】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００５３】
電力用スイッチは、電力用ＭＯＳＦＥＴ、ＩＧＢＴ、様々な形態のサイリスタ、およびそれと類似するもののうちいずれか一つによって実現することができる。ここに開示された新規の技術の大半はＩＧＢＴを基準に説明する。但し、ここに開示された本発明の様々な実施形態は、ＩＧＢＴに限定されるものではなく、例えば、ダイオードの他にも、電力用ＭＯＳＦＥＴと様々な形態のサイリスタを含む他の形態の電力用スイッチ技術にも殆ど適用することができる。さらに、本発明の様々な実施形態は、特定のｐ型およびｎ型領域を含むものとして描写される。しかし、ここに開示される色々な領域の導電型が反対の素子に対しても同様に適用されてもよい。
【００５４】
また、ここに用いられるｎ型、ｐ型は、第１導電型または第２導電型と定義することができる。一方、第１導電型、第２導電型は、相違する導電型を意味する。
【００５５】
また、一般的に、「＋」は高濃度でドープされた状態を意味し、「−」は低濃度でドープされた状態を意味する。
【００５６】
図１は、本発明の一実施形態による電力半導体素子の概略的な断面図である。
【００５７】
図１を参照すると、本発明の一実施形態による電力半導体素子は、ｎ型のドリフト層１０と、上記ドリフト層１０の上部をエッチングして形成された複数のトレンチゲート２０と、上記複数のトレンチゲート２０のうち隣接するゲートの間に形成され、上記ドリフト層１０と等しい不純物濃度を有するｎ型のダイオード領域Ｄと、上記複数のトレンチゲート２０のうち隣接するゲートの間に形成され、ｐ型のウェル３０および高濃度のｎ型のエミッタ層４０を含むトランジスタ領域Ｔと、を含み、上記ダイオード領域Ｄと上記トランジスタ領域Ｔは交互に形成され、上記ダイオード領域Ｄのトレンチゲートの間の距離ｄ１が上記トランジスタ領域Ｔのトレンチゲートの間の距離ｄ２に比べて小さく形成される。
【００５８】
上記ドリフト層１０はｎ型の不純物の濃度が低濃度であってもよい。
【００５９】
ＩＧＢＴの主な特性のうち一つである耐圧は、基本的にドリフト層１０の厚さと不純物濃度によって決定される。
【００６０】
耐圧を向上させるためには、厚さを増加させ、不純物の濃度を減少させなければならないが、この場合は、ＩＧＢＴのＶｃｅ（ｓａｔ）が増加するので、条件の適正化が必要である。
【００６１】
また、チップ端部における電界集中を緩和して原資材による耐圧を維持するための処理が必要であるため、本発明の一実施形態による電力半導体素子は、電界制限リング（不図示）を含んでもよい。
【００６２】
上記トレンチゲート２０は、フォトレジストを用いて形成することができる。
【００６３】
上記トレンチゲート２０は、ドリフト層１０と接する面にゲート絶縁層２１を形成することができる。
【００６４】
上記トレンチゲート２０の内部には、ポリシリコンまたは金属を充填することができる。
【００６５】
ＩＧＢＴは、ゲートの形態がＭＯＳの形態を取っており、ゲートに電圧が印加される場合、ウェルにチャンネルが形成されることによって作動するようになる。
【００６６】
すなわち、ゲート内部のポリシリコンまたは金属と電気的に接続されたゲート電極（不図示）に素子の閾値電圧より高い電圧が印加されると、電極下端のｐ型ウェルの表面に極性が逆転してｎ型のチャンネルが形成され、これにより、トランジスタとして作動するようになる。
【００６７】
本発明の一実施形態による電力半導体素子は、上記ドリフト層の下部に接して形成されるｐ型のコレクター層５０をさらに含むことができる。
【００６８】
上記コレクター層５０は、素子のオン（ｏｎ）動作時にｐ型のウェル３０に形成されたチャンネルを通して注入された電子電流が、上記ｐ型のコレクター層５０からの正孔（ｈｏｌｅ）電流の注入を誘導して、少数キャリア（ｃａｒｒｉｅｒ）の高濃度注入が発生するため、ドリフト層１０の伝導度が数十から数百倍増加する伝導度変調（ｃｏｎｄｕｃｔｉｖｉｔｙ  ｍｏｄｕｌａｔｉｏｎ）が発生する。
【００６９】
したがって、上記伝導度変調によってドリフト層１０における抵抗成分が非常に小さくなって、高圧での応用が可能となる。
【００７０】
本発明の一実施形態による半導体素子は、上記トレンチゲート２０の上部に形成されるゲート絶縁層２２と、上記ゲート絶縁層２２と上記ドリフト層１０の上部に形成されるエミッタ金属層６０と、上記コレクター層５０の下部に形成される上記ドリフト層１０の下部に接して形成される第２導電型のコレクター層５０と、をさらに含むことができる。
【００７１】
上記ドリフト層１０の下部に形成され、上記コレクター層５０の上部と接する高濃度の第１導電型のバッファ層１１をさらに含むことができる。
【００７２】
上記バッファ層１１は、フィールドストップ（Ｆｉｅｌｄ  Ｓｔｏｐ）機能を提供することができる。よって、本実施形態による電力半導体素子は、バッファ層１１がない場合に比べ、同じ耐圧条件でドリフト層１０を薄く形成することができる。
【００７３】
本発明の一実施形態による電力半導体素子は、ドリフト層１０と等しい不純物濃度を有するｎ型のダイオード領域Ｄと、上記複数のトレンチゲート２０のうち隣接するゲートの間に形成され、ｐ型のウェル３０および高濃度のｎ型のエミッタ層４０を含むトランジスタ領域Ｔと、を含み、上記ダイオード領域Ｄと上記トランジスタ領域Ｔは交互に形成され、上記ダイオード領域Ｄのトレンチゲートの間の距離ｄ１が上記トランジスタ領域Ｔのトレンチゲートの間の距離ｄ２に比べて小さく形成される。
【００７４】
上記ダイオード領域Ｄのトレンチゲートの間の距離ｄ１が上記トランジスタ領域Ｔのトレンチゲートの間の距離ｄ２に比べて小さく形成されることにより、ゲート電極のオン（ｏｎ）およびオフ（ｏｆｆ）に応じて各領域がダイオード領域Ｄとトランジスタ領域Ｔとして機能することができる。
【００７５】
図２および図３を参照して、各領域がダイオード領域Ｄとトランジスタ領域Ｔとして機能する原理について説明する。
【００７６】
図２は、本発明の一実施形態による電力半導体素子のオン（ｏｎ）動作時の電流流れおよび空乏層を示す概略的な断面図である。
【００７７】
図３を参照すると、素子のオン（ｏｎ）動作時にゲート電極にバイアス（ｂｉａｓ）が印加されることにより、トランジスタ領域Ｔに形成されたｐ型のウェル３０に、図２でトランジスタ領域Ｔに点線で示したような伝導チャンネル（ｃｏｎｄｕｃｔｉｎｇ  ｃｈａｎｎｅｌ）が形成される。
【００７８】
したがって、トランジスタ領域Ｔは、素子がオン（ｏｎ）動作することにより、図２のトランジスタ領域Ｔに図示された矢印のように電流が流れる。
【００７９】
これに対し、ダイオード領域Ｄにはドリフト層１０と同等であるかそれより低い濃度の不純物が注入されているため、素子のオン（ｏｎ）動作時にゲート電極にバイアス（ｂｉａｓ）が印加されることにより、図２でダイオード領域Ｄに点線で図示したような空乏層（ｄｅｐｌｅｔｉｏｎ  ｌａｙｅｒ）が発生する。
【００８０】
これにより、ダイオード領域Ｄは、図２でダイオード領域Ｄに図示された矢印のように電流が流れる経路が遮断されて、電流が流れなくなる。
【００８１】
すなわち、ダイオード領域Ｄのトレンチゲートの間の距離ｄ１がトランジスタ領域Ｔのトレンチゲートの間の距離ｄ２より小さい場合に限り、素子のオン（ｏｎ）動作時にダイオード領域Ｄに空乏層が形成されてダイオード領域Ｄにおける電流の流れを遮断できるようになる。
【００８２】
図３は、本発明の一実施形態による電力半導体素子のオフ（ｏｆｆ）動作時の電流流れおよび空乏層を示す概略的な断面図である。
【００８３】
図３を参照すると、素子のオフ（ｏｆｆ）動作時には、オン（ｏｎ）動作時に電流が流れていたトランジスタ領域のｐ型のウェルの伝導チャンネル（ｃｏｎｄｕｃｔｉｏｎ  ｃｈａｎｎｅｌ）が閉じられ、これにより、図３のトランジスタ領域に図示された矢印のように既存の流れていた電流は流れなくなる。
【００８４】
しかし、ダイオード領域では空乏層（ｄｅｐｌｅｔｉｏｎ  ｌａｙｅｒ）がなくなることにより、素子から発生した逆電流がエミッタ金属に抜け出る経路を形成するようになる。
【００８５】
これにより、従来の構造において、別のダイオードを用いて発生した逆電流を制御した構造から脱し、一つの素子によってＩＧＢＴとダイオードの性能を実現できるようになる。
【００８６】
図４は、本発明の他の実施形態による電力半導体素子の概略的な断面図である。
【００８７】
図４を参照すると、本発明の他の実施形態による電力半導体素子は、ｎ型のドリフト層１０と、上記ドリフト層１０の上部をエッチングして形成された複数のトレンチゲート２０と、上記複数のトレンチゲート２０のうち隣接するゲートの間に形成され、上記ドリフト層１０と等しい不純物濃度を有するｎ型のダイオード領域Ｄと、上記複数のトレンチゲート２０のうち隣接するゲートの間に形成され、ｐ型のウェル３０および高濃度のｎ型のエミッタ層４０を含むトランジスタ領域Ｔと、を含み、上記トランジスタ領域Ｔは２以上の領域が連続して形成され、上記ダイオード領域Ｄのトレンチゲートの間の距離ｄ１が上記トランジスタ領域Ｔのトレンチゲートの間の距離ｄ２に比べて小さく形成される。
【００８８】
本発明の他の実施形態による電力半導体素子は、上記トランジスタ領域Ｔを２以上の領域が連続して形成されるようにした。
【００８９】
実質的に素子のオン（ｏｎ）動作時に素子の主要特性に影響を及ぼすものはトランジスタ領域Ｔであるため、上記トランジスタ領域Ｔと上記ダイオード領域Ｄを適切に配置する必要がある。
【００９０】
したがって、上記トランジスタ領域Ｔを２以上の領域が連続して形成されるようにすることにより、電力半導体素子の有利な特性を得ることができ、ダイオード領域Ｄを電力半導体素子に含ませることでダイオードの実装面積を画期的に減少させることにより、電力半導体モジュールの小型化および高集積化に寄与することができる。
【００９１】
本発明の他の実施形態による電力半導体素子は、上記ドリフト層の下部に接して形成されるｐ型のコレクター層５０をさらに含むことができる。
【００９２】
上記コレクター層５０は、素子のオン（ｏｎ）動作時にｐ型のウェル３０に形成されたチャンネルを通して注入された電子電流が、上記ｐ型のコレクター層５０からの正孔（ｈｏｌｅ）電流の注入を誘導して、少数キャリア（ｃａｒｒｉｅｒ）の高濃度注入が発生するため、ドリフト層１０の伝導度が数十から数百倍増加する伝導度変調（ｃｏｎｄｕｃｔｉｖｉｔｙ  ｍｏｄｕｌａｔｉｏｎ）が発生する。
【００９３】
したがって、上記伝導度変調によってドリフト層１０における抵抗成分が非常に小さくなって、高圧での応用が可能となる。
【００９４】
本発明の他の実施形態による半導体素子は、上記トレンチゲート２０の上部に形成されるゲート絶縁層２２と、上記ゲート絶縁層２２と上記ドリフト層１０の上部に形成されるエミッタ金属層６０と、上記コレクター層５０の下部に形成される上記ドリフト層１０の下部に接して形成される第２導電型のコレクター層５０と、をさらに含むことができる。
【００９５】
上記ドリフト層１０の下部に形成され、上記コレクター層５０の上部と接する高濃度の第１導電型のバッファ層１１をさらに含むことができる。
【００９６】
上記バッファ層１１は、フィールドストップ（Ｆｉｅｌｄ  Ｓｔｏｐ）機能を提供することができる。よって、本実施形態による電力半導体素子は、バッファ層１１がない場合に比べ、同じ耐圧条件でドリフト層１０を薄く形成することができる。
【００９７】
図５は、本発明の他の実施形態による電力半導体素子の概略的な製造工程を示す図面である。
【００９８】
図４および５を参照すると、本発明の他の実施形態による電力半導体素子の製造方法は、ドリフト層１０を用意するステップと（不図示）、ダイオード領域Ｄのトレンチゲートの間の距離ｄ１がトランジスタ領域Ｔのトレンチゲートの間の距離ｄ２より小さく、２以上の上記トランジスタ領域Ｔが連続するように上記ドリフト層１０をエッチングして、複数のトレンチゲート２０を形成するステップと（図５（ａ））、上記トレンチゲートの内部にゲート絶縁膜２１を形成するステップと（図５（ｂ））、上記ゲート絶縁膜２１が形成されたトレンチゲートの内部にポリシリコンまたは金属を形成するステップと（図５（ｃ））、上記トランジスタ領域Ｔにｐ型のウェル３０および高濃度のｎ型のエミッタ層４０を形成するステップと（図５（ｆ））、を含む。
【００９９】
上記ウェル３０および上記エミッタ層４０は、イオン注入（Ｉｏｎ  ｉｍｐｌａｎｔａｔｉｏｎ）を用いて形成することができる。
【０１００】
本発明の他の実施形態による電力半導体素子の製造方法は、上記ダイオード領域Ｄのトレンチゲートの間の距離ｄ１が上記トランジスタ領域Ｔのトレンチゲートの間の距離ｄ２より小さくなるように、ソルダレジストを用いて形成することができる。
【０１０１】
すなわち、従来の製造方法と比較して、別の工程を追加することなく、ダイオードが含まれた電力半導体素子を製作することができる。
【０１０２】
したがって、追加の製造工程および製造費用の増加なしに電力半導体素子とダイオードの実装面積を画期的に減少させることにより、電力半導体モジュールの小型化および高集積化に寄与することができる。
【０１０３】
本発明の他の実施形態による電力半導体素子の製造方法は、上記エミッタ層を形成するステップを行った後、上記トレンチゲート２０の上部にゲート絶縁膜２２を形成するステップと、上記ゲート絶縁膜２０と上記ドリフト層１０の上部にエミッタ金属層６０を形成するステップと（図５（ｅ））、上記ドリフト層１０の下部の一部を除去するステップと（図５（ｆ））、上記ドリフト層１０の下部に不純物を注入してｐ型のコレクター層１１を形成するステップと（図５（ｆ））、上記コレクター層５０の下部にコレクター金属層７０を形成するステップ（図５（ｇ））と、をさらに含むことができる。
【０１０４】
上記ドリフト層１０の下部の一部を除去するステップを行った後、上記ドリフト層の下部に不純物を注入して高濃度のｎ型のバッファ層１１を形成するステップ（図５（ｆ））をさらに含むことができる。
【０１０５】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【０１０６】
１０  ドリフト層
２０  トレンチゲート
３０  ウェル
４０  エミッタ層
５０  コレクター層
６０  エミッタ金属層
７０  コレクター金属層
Ｄ  ダイオード領域
Ｔ  トランジスタ領域
【図１】
2014112625.tif 000003
【図２】
2014112625.tif 000004
【図３】
2014112625.tif 000005
【図４】
2014112625.tif 000006
【図５】
2014112625.tif 000007