(57)【要約】【課題】低比誘電率膜とＴＳＶを有する半導体装置に対して、低比誘電率膜におけるクラックの発生または進行を抑制する。【解決手段】半導体装置１００は、シリコン基板２０を貫通するＴＳＶ６０を有する。シールリング１１０は、複数の低比誘電率膜のうちの、シリコン基板２０に最も近い第１の低比誘電率膜５１から、シリコン基板２０から最も遠い第２の低比誘電率膜まで設けられている。シールリング１１０は、ウェハ表面からシリコン基板２０を俯瞰する方向で見たときに、ＴＳＶ６０を囲むように形成されている。【選択図】図２
2014120504.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板を貫通するＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ  Ｖｉａ）とを備える半導体装置であって、
前記シリコン基板に最も近い低比誘電率膜である第１の低比誘電率膜から、前記シリコン基板から最も遠い低比誘電率膜である第２の低比誘電率膜までシールリングが設けられており、
前記シールリングは、前記シリコン基板を俯瞰する方向で見たときに、前記ＴＳＶの近傍において前記ＴＳＶを囲むように形成されている、
半導体装置。
【請求項２】
前記シールリングは、前記第１の第１の低比誘電率膜より下のコンタクト層まで設けられており、拡散層に接続されている、
請求項２に記載の半導体装置。
【請求項３】
前記シールリングは、前記第２の低比誘電率膜よりも上の層まで設けられている、
請求項１または２に記載の半導体装置。
【請求項４】
複数の前記ＴＳＶを備え、
前記シールリングは、前記シリコン基板を俯瞰する方向で見たときに、前記複数のＴＳＶを囲むように形成されている、
請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記シールリングは、
前記シリコン基板を俯瞰する方向で見たときに、四方形の４つの角を夫々４５度にカットして得た八角形を成す、
請求項１から４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン貫通ビアを備える半導体装置に関する。
【背景技術】
【０００２】
半導体の分野において、シールリングは、様々な目的で使用される。例えば、特許文献１には、チップ外周側面から内部への水分の浸入を防止するためのシールリングが設けられた半導体装置が開示されている。このようなシールリングは、チップの外周を沿って設けられる。該特許文献は、シールリングを２重に設けたり、シールリングの形状を工夫したりするなど、クラックに起因するシールリングの破壊を効果的に防ぐための技術も開示している。
【０００３】
また、特許文献２には、３次元集積回路を製造する際に、ダイ切断中にダイの基板領域内へのイオンの拡散とクラックの発生を防ぐためにシールリングを用いる技術が開示されている。
【０００４】
３次元集積回路は、１つの半導体パッケージ内部において、シリコン貫通ビアにより複数の半導体装置を積層してなるものである。以下、シリコン貫通ビアをＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ  Ｖｉａ）という。
【０００５】
特許文献２に開示された技術は、複数のＴＳＶをシールリングで囲むことにより、かかる目的の達成を図っている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−９７９５号公報
【特許文献２】特開２０１０−１６１３６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
３次元集積回路におけるＴＳＶは、半導体装置と半導体装置を接続するためにあるため、一般的に、その材料として、電気抵抗の低い銅が使用されている。その一方、半導体装置内の半導体素子は、シリコンで生成されている。
【０００８】
ＴＳＶの材料の銅と、半導体素子の材料のシリコンとは、熱膨張率が異なるため、温度の変動に起因して、熱応力が発生する。特に、パッケージングされた半導体集積回路の熱サイクル試験等で、高い温度負荷がかかるため、比較的大きな熱応力が発生してしまう。
【０００９】
近年、半導体装置の微細化が進み、銅配線の寄生容量がトランジスタ自体の入出力容量と同等の大きさになってしまい、素子動作の高速化の妨げになっている。そこで、配線間の寄生容量を低減するために、絶縁膜として、従来の酸化珪素よりも比誘電率が低い所謂低比誘電率膜が多く用いられている。低比誘電率膜は、比誘電率が例えば３．５未満の絶縁膜であり、従来の酸化珪素の低比誘電率膜よりも機械的強度が弱くなっている。
【００１０】
そのため、ＴＳＶを有し、低比誘電率膜が用いられた半導体装置の場合、低比誘電率膜にクラックが発生しやすく、発生後の進行も速いという問題がある。図１２を参照して具体的に説明する。
【００１１】
図１２は、他の半導体装置と接続するためのＴＳＶを備え、低比誘電率膜が用いられた半導体装置の一例の断面図を示す。図１２に示すように、該半導体装置１０は、ウェハの裏面から表面までの順に、シリコン基板２０、拡散層ＬＤ、コンタクト層ＬＣ、第１の銅配線層ＬＣＵ１、第１のビア層ＬＶ１、第２の銅配線層ＬＣＵ２、第２のビア層ＬＶ２、第３の銅配線層ＬＣＵ３、第３のビア層ＬＶ３、第４の銅配線層ＬＣＵ４、第４のビア層ＬＶ４、第５の銅配線層ＬＣＵ５、アルミ電極３０が設けられている。半導体素子の一例として、トランジスタとなる半導体素子４０が示されている。
【００１２】
ここで第１の銅配線層、第２の銅配線層および第３の銅配線層は、その上層配線と比べて配線ピッチが小さい。配線間の寄生容量を低減するため、第１の銅配線層ＬＣＵ１と第２の銅配線層ＬＣＵ２間の絶縁膜５１、第２の銅配線層ＬＣＵ２と第３の銅配線層ＬＣＵ３間の絶縁膜５２、第３の銅配線層ＬＣＵ３と第４の銅配線層ＬＣＵ４間の絶縁膜５３は、低比誘電率膜が用いられている。なお、斜線で示される絶縁膜５４は一般的な酸化珪素が用いられる。
【００１３】
また、第１の銅配線層ＬＣＵ１からシリコン基板２０を貫通するＴＳＶ６０が設けられている。ＴＳＶ６０は、ＴＳＶ電極６１とＴＳＶ電極パッド６２を含み、ＴＳＶ電極６１が第１の銅配線層ＬＣＵ１に接続され、ＴＳＶ電極パッド６２がウェハ裏面に設けられており、図示しない他の半導体装置のアルミ電極と接続される。
【００１４】
半導体装置によって、ＴＳＶは、半導体装置の裏面から表面までを貫通する構造や、半導体装置の裏面から半導体装置の第１配線層下まで貫通する構造等、幾つかの構造が開発されている。図１２に示す例の半導体装置１０では、ＴＳＶ６０は、ウェハ裏面から第１の銅配線層ＬＣＵ１に接続される部分までを貫通する構造を有する。また、図１２の例では、ＴＳＶ６０のＴＳＶ電極６１は、各層の銅配線及び各層のビアにより、アルミ電極３０に接続され、半導体装置１０には、他に分岐する銅配線が無い。
【００１５】
熱サイクル試験等、高い温度負荷がかかった場合に、ＴＳＶ６０と、半導体装置１０内の半導体素子の熱膨張率の相違に起因して、第１の銅配線層ＬＣＵ１からアルミ電極３０までの、ＴＳＶ６０と接続した部分が、上方に突き上げられたり、下方に引っ張られたりするなどのことが生じる。そのため、この部分の周辺の絶縁膜に熱応力がかかってしまい、クラックの発生が起こり得る。特に、絶縁膜５１〜５３は、機械的強度が弱い低比誘電率膜であるため、他の絶縁膜（図示せず）より、クラックの発生がしやすい。
【００１６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
一実施の形態による半導体装置は、シリコン基板を貫通するＴＳＶを備える。シリコン基板に最も近い低比誘電率膜から、シリコン基板から最も遠い低比誘電率膜までシールリングが設けられている。該シールリングは、シリコン基板を俯瞰する方向で見たときに、ＴＳＶを囲むように形成されている。
【発明の効果】
【００１８】
前記一実施の形態の半導体装置によれば、低比誘電率膜のクラックの発生、またはクラックの進行を抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】第１の実施の形態にかかる３次元集積回路を示す図である。
【図２】図１に示す３次元集積回路における半導体装置の断面図である。
【図３】図２に示す半導体装置におけるシリコン基板を俯瞰する方向で見たときの、シールリングとＴＳＶの位置関係を示す図である。
【図４】図２に示す半導体装置におけるクラックの発生位置と進行方向の例を示す図である。
【図５】図２に示す半導体装置におけるシリコン基板を俯瞰する方向で見たときの、クラックの進行方向を示す図である。
【図６】第２の実施の形態にかかる３次元集積回路における半導体装置の断面図である。
【図７】第３の実施の形態にかかる３次元集積回路における半導体装置の断面図である。
【図８】図７に示す半導体装置におけるシリコン基板を俯瞰する方向で見たときの、シールリングと各ＴＳＶの位置関係を示す図である。
【図９】第４の実施の形態にかかる半導体装置の断面図である。
【図１０】第５の実施の形態にかかる半導体装置の断面図の一部である。
【図１１】第６の実施の形態にかかる半導体装置の断面図の一部である。
【図１２】ＴＳＶを備える従来の半導体装置の例を示す図である。
【発明を実施するための形態】
【００２０】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００２１】
＜第１の実施の形態＞
図１は、第１の実施の形態にかかる３次元集積回路８０を示す。３次元集積回路８０は、パッケージ基板９０の上に、４つの半導体装置１００が積層されている。例として、パッケージ基板９０の上に積層された半導体装置の数が４であるが、この数は、限定されることがなく、２以上の任意の値とすることができる。
【００２２】
図２は、３次元集積回路８０における各半導体装置１００の断面図を示す。比較しやすいように、半導体装置１００におけるＴＳＶの構造を図１２に示す従来の半導体装置１０におけるＴＳＶの構造と同様にしている。また、説明上の便宜のため、シリコン基板２０からアルミ電極３０まで伸びる方向、すなわち半導体装置１００の下から上に伸びる方向をＹ方向とし、Ｙ方向と垂直する方向をＸ方向とする。
【００２３】
図２において、黒く塗りつぶされた部分は、シールリング１１０を示す。図２から分かるように、該シールリング１１０は、Ｙ方向に沿って、シリコン基板２０に最も近い低比誘電率膜（以下「第１の低比誘電率膜」という）５１から、シリコン基板２０から最も遠い低比誘電率膜（以下「第２の低比誘電率膜」という）５３まで、シールリング１１０が設けられている。
【００２４】
図３は、アルミ電極３０からシリコン基板２０を俯瞰する方向で見たときの、シールリング１１０の形状と、シールリング１１０とＴＳＶ６０の位置関係を示す図である。
【００２５】
限定されないが、本実施の形態において、シールリング１１０の形状は、シリコン基板２０を俯瞰する方向で見たときに、四方形の４つの角を夫々４５度にカットして得た八角形となっている。この形状の意義については、後述する。
【００２６】
図３に示すように、シールリング１１０は、シリコン基板２０を俯瞰する方向で見たときに、ＴＳＶ６０（具体的にはＴＳＶ電極６１）の外周から空隙をおいて、ＴＳＶ電極６１を囲むように、ＴＳＶ６０に近傍に形成されている。
【００２７】
図４は、図２に示す半導体装置１００に生じ得るクラック及びその進行方向の例を示す。半導体装置の各層において、ＴＳＶと接続された部分に近い領域ほどクラックが発生しやすい。この例では、丸により囲まれた部分内の低比誘電率膜５２の領域にクラックが生じており、図中矢印が示すように、クラックの進行方向は、半導体装置１００の外周に向かう方向である。
【００２８】
図５は、シリコン基板２０を俯瞰する方向で見たときの、クラックの進行方向を示す。図５中心部の黒丸は、ＴＳＶの中心を示し、各矢印は、クラックの進行方向を示す。
【００２９】
クラックは、ＴＳＶの中心から放射線状に、半導体装置の外周に向かって進行する。本実施の形態において、シールリング１１０により、クラックの進行を阻止するため、低比誘電率膜のダメージを小さく抑制することができる。
【００３０】
また、シールリング１１０が膜を支持する効用もあるため、シールリング１１０を設けることにより、クラックの発生そのものも抑制することができる。
【００３１】
次いで、シールリング１１０の形状の意義を説明する。
例えば、クラックの１つの進行方向が方向１であるとする。方向１に向かって進行するクラックを阻止するためには、方向１と略垂直する形状を有する阻止物が効果的であると考えられる。
【００３２】
図５に示すように、クラックは、放射線状に進行する。阻止物となるシールリング１１０の形状を、四方形の４つの角を夫々４５度にカットして得た八角形にすることにより、クラックの各進行方向のうちの、シールリング１１０と略垂直する方向を増やすことができ、ひいては、クラックの阻止効果を高めることができる。
【００３３】
＜第２の実施の形態＞
第２の実施の形態も、複数の半導体装置が積層されてなる３次元集積回路である。図６は、本第２の実施の形態にかかる３次元集積回路における半導体装置２００を示す。
【００３４】
半導体装置２００は、シールリング１１０の代わりにシールリング２１０が設けられた点を除き、半導体装置１００と同様である。なお、図６において、シールリング２１０も、黒く塗りつぶされた部分で示されている。
【００３５】
半導体装置１００では、シールリング１１０は、第１の低比誘電率膜５１から第２の低比誘電率膜５３まで設けられている。対して、図６に示すように、半導体装置２００において、シールリング２１０は、上には、トップの銅配線層（ここでは第５の銅配線層ＬＣＵ５）まで伸びており、下には、コンタクト層ＬＣまで伸びている。
【００３６】
このように、第１の低比誘電率膜５１より下の層から、第２の低比誘電率膜５３より上の層までシールリングを設けることにより、低比誘電率膜のみならず、他の層におけるクラックの発生と進行の阻止効果をより高めることができる。
【００３７】
勿論、シールリングは、そのカバー範囲内に、第１の低比誘電率膜５１から第２の低比誘電率膜５３が含まれていれば、上限については、トップの銅配線層に限らず、半導体装置２００の配線状況に応じて、第２の低比誘電率膜５３以上の任意の層としてもよい。同様に、下限についても、コンタクト層ＬＣに限らず、半導体装置２００の配線状況に応じて、第１の低比誘電率膜５１以下の任意の層としてもよい。
【００３８】
＜第３の実施の形態＞
第３の実施の形態も、複数の半導体装置が積層されてなる３次元集積回路である。図７は、本第３の実施の形態にかかる３次元集積回路における半導体装置３００を示す。図７に対して、半導体装置２００と異なる点についてのみ説明する。
【００３９】
半導体装置３００は、複数のＴＳＶ（図示の例では２つ）を有する。図示のように、ＴＳＶ６０に加え、ＴＳＶ３６０が設けられている。ＴＳＶ３６０は、ＴＳＶ電極３６１とＴＳＶ電極パッド３６２を備え、ＴＳＶ電極３６１からアルミ電極３３０までの接続態様は、ＴＳＶ６０のＴＳＶ電極６１からアルミ電極３０までの接続態様と同様である。
【００４０】
また、半導体装置３００では、半導体装置２００におけるシールリング２１０の代わりに、シールリング３１０が設けられている。なお、図７において、シールリング３１０も、黒く塗りつぶされた部分で示されている。
【００４１】
シールリング３１０は、Ｙ方向において、シールリング２１０と同様に、コンタクト層ＬＣから第５の銅配線層ＬＣＵ５まで設けられている。
【００４２】
図８は、ウェハ表面からシリコン基板２０を俯瞰する方向で見たときの、ＴＳＶ６０、ＴＳＶ３６０、シールリング３１０の位置関係を示す図である。
【００４３】
図示のように、シールリング３１０は、ＴＳＶ６０（具体的にはＴＳＶ電極６１）とＴＳＶ３６０（具体的にはＴＳＶ電極３６１）の近傍に、ＴＳＶ電極６１とＴＳＶ電極３６１を囲むように、ＴＳＶ６０とＴＳＶ３６０の近傍に形成されている。その形状は、シールリング１１０及びシールリング２１０と同様に、八角形になっている。
【００４４】
このように、シリコン基板を俯瞰する方向で見たときに、複数のＴＳＶを囲むようにシールリングを形成することにより、絶縁膜のクラックの発生と進行を抑制することができると共に、ＴＳＶ毎にシールリングを設けることより、シールリングの本数を減らし、半導体装置のレイアウト上の余裕を大きくすることができる。
【００４５】
なお、図７は、半導体装置に含まれるＴＳＶの数が２であり、該２つのＴＳＶに対して１本のシールリングを設けた例である。例えば、ＴＳＶの数が３以上である場合に、ＴＳＶ間の間隔や、半導体装置の配線状況などに応じて、これらのＴＳＶを複数のグループに分け、グループ毎にシールリングを設けるようにしてもよい。
【００４６】
勿論、シールリング３１０についても、Ｙ方向において、下限を第１の低比誘電率膜５１以下の任意の層、上限を第２の低比誘電率膜５３以上の任意の層としてもよい。
【００４７】
＜第４の実施の形態＞
上述した各実施の形態における半導体装置は、ＴＳＶがアルミ電極まで接続された例である。本技術は、ＴＳＶがアルミ電極に接続されない半導体装置にも適用可能である。本第４の実施の形態は、このような半導体装置について説明する。
【００４８】
図９は、第４の実施の形態にかかる３次元集積回路における半導体装置４００を示す。この半導体装置４００は、例えば３次元集積回路の最上層の半導体装置である。
【００４９】
図９に示すように、半導体装置４００において、ＴＳＶ６０は、第５の銅配線層ＬＣＵ５まで接続されている。また、第５の銅配線層ＬＣＵ５は、第４のビア層ＬＶ４、第３の銅配線層ＬＣＵ３、第３のビア層ＬＶ３、第２の銅配線層ＬＣＵ２、第２のビア層ＬＶ２、第１の銅配線層ＬＣＵ１、コンタクト層ＬＣを介して、半導体素子４０に接続されている。
【００５０】
黒く塗りつぶされた部分で示されるシールリング４１０は、コンタクト層ＬＣから第５の銅配線層ＬＣＵ５より１つ下の銅配線層（第４の銅配線層ＬＣＵ４）まで設けられている。
【００５１】
こうすることにより、シールリング４１０は、第５の銅配線層ＬＣＵ５から半導体素子４０までの配線の妨げにはならずに、各低比誘電率膜のクラックの発生と進行を抑制することができる。
【００５２】
なお、半導体装置４００では、シールリング４１０は、下方向には、コンタクト層ＬＣまで設けられているが、コンタクト層ＬＣに設けずに、第１の低比誘電率膜５１まで設けられるようにしてもよい。勿論、上方向においては、第４の銅配線層ＬＣＵ４に設けずに、第２の低比誘電率膜５３まで設けるようにしてもよい。
【００５３】
＜第５の実施の形態＞
シリコン基板に最も近い低比誘電率膜（第１の低比誘電率膜）から、シリコン基板から最も遠い低比誘電率膜（第２の低比誘電率膜）までシールリングを設ければ、低比誘電率膜のクラックの発生と進行を抑制できることは、上記にて説明した。シールリングを第１の低比誘電率膜より下のコンタクト層まで、すなわち拡散層の表面まで設け、拡散層と接続することにより、シールリングを基板と同電位にすることができる。そのため、近傍の半導体素子への給電に利用することができる。図９を参照して１例を説明する。
【００５４】
図１０は、第５の実施の形態にかかる３次元集積回路における半導体装置５００の断面図である。図１０において、第２の銅配線層ＬＣＵ２まで示し、第２の銅配線層ＬＣＵ２より上の層については、図示を省略する。
【００５５】
半導体装置５００において、黒く塗りつぶされた部分で示されるシールリング５１０は、拡散層ＬＤまで設けられている。
【００５６】
半導体素子４０は、例えば、Ｎ型のトランジスタであり、拡散層ＬＤは、Ｐ＋拡散層となる。半導体素子４０のドレイン電極とソース電極（ＧＮＤ）は、第１の銅配線層ＬＣＵ１に設けられており、コンタクト層ＬＣを介して半導体素子４０のドレイン端子とソース端子に夫々給電する。
【００５７】
この場合、第１の銅配線層ＬＣＵ１において、接続配線によりシールリング５１０と半導体素子４０のドレイン電極に接続することにより、半導体素子４０のソース端子に給電可能である。
【００５８】
＜第６の実施の形態＞
図１１に示す第６の実施の形態の半導体装置６００も、拡散層までシールリングを設け、半導体素子の給電に使用する例である。半導体装置６００においても、例として、半導体素子４０は、Ｎ型のトランジスタであり、拡散層ＬＤは、Ｐ＋拡散層となる。
【００５９】
ＴＳＶ６０は、ＴＳＶ電極パッド６２を介して図示しない外部のＧＮＤに接続されている。この場合、図示のように、第１の銅配線層ＬＣＵ１において、シールリング６１０と、半導体素子４０のドレイン電極と、ＴＳＶ６０のＴＳＶ電極６１とを接続配線により接続することにより、半導体素子４０のソース端子への給電が可能である。
【００６０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００６１】
１０  半導体装置
２０  シリコン基板
３０  アルミ電極
４０  半導体素子
５１  第１の低比誘電率膜
５２  低比誘電率膜
５３  第２の低比誘電率膜
５４  絶縁膜
６０  ＴＳＶ
６１  ＴＳＶ電極
６２  ＴＳＶ電極パッド
８０  ３次元集積回路
９０  パッケージ基板
１００  半導体装置
１１０  シールリング
２００  半導体装置
２１０  シールリング
３００  半導体装置
３１０  シールリング
３３０  アルミ電極
３６０  ＴＳＶ
３６１  ＴＳＶ電極
３６２  ＴＳＶ電極パッド
４００  半導体装置
４１０  シールリング
５００  半導体装置
５１０  シールリング
６００  半導体装置
６１０  シールリング
ＬＣ  コンタクト層
ＬＤ  拡散層
ＬＣＵ１  第１の銅配線層
ＬＣＵ２  第２の銅配線層
ＬＣＵ３  第３の銅配線層
ＬＣＵ４  第４の銅配線層
ＬＣＵ５  第５の銅配線層
ＬＶ１  第１のビア層
ＬＶ２  第２のビア層
ＬＶ３  第３のビア層
ＬＶ４  第４のビア層
【図１】
2014120504.tif 000003
【図２】
2014120504.tif 000004
【図３】
2014120504.tif 000005
【図４】
2014120504.tif 000006
【図５】
2014120504.tif 000007
【図６】
2014120504.tif 000008
【図７】
2014120504.tif 000009
【図８】
2014120504.tif 000010
【図９】
2014120504.tif 000011
【図１０】
2014120504.tif 000012
【図１１】
2014120504.tif 000013
【図１２】
2014120504.tif 000014