(57)【要約】【課題】ナノスケールのエピタキシー技術を用いた高品質のヘテロエピタキシーを提供する。【解決手段】集積回路構造は、第一半導体材料からなる半導体基板と、半導体基板の二つの絶縁体と、二つの絶縁体間にあってそれらの側壁に隣接する半導体領域とを備える。半導体領域は、第一半導体材料と異なる第二半導体材料からなり、幅は約５０nmより小さい。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内の二つの絶縁体と、
前記二つの絶縁体間にあってそれらの側壁に隣接する半導体領域と、
前記半導体領域は、前記二つの絶縁体の側壁間で50nmより小さい幅を有し、
前記半導体領域は、前記半導体基板上の第一半導体層、前記第一半導体層上の第二半導体層、及び前記第二半導体層上の第三半導体層からなる積層体を有し、前記半導体基板、前記第一半導体層、前記第二半導体層、及び前記第三半導体層は、互いに異なる半導体材料で形成されており、前記第一半導体層の前記半導体基板に対する第一格子不整合は、前記第二半導体層の前記半導体基板に対する格子不整合より小さく、前記第二半導体層の前記半導体基板に対する第二格子不整合は、前記第三半導体層の前記半導体基板に対する第三格子不整合より小さいものであること、
を特徴とする集積回路構造。
【請求項２】
前記半導体領域の前記幅は３０nmより小さいことを特徴とする請求項１に記載の集積回路構造。
【請求項３】
前記半導体領域のアスペクト比は１．８より小さく、前記半導体領域のアスペクト比は、
前記二つの絶縁体の前記側壁間の幅に対する前記半導体領域の深さの比であることを特徴とする請求項１に記載の集積回路構造。
【請求項４】
前記アスペクト比は１より小さいことを特徴とする請求項３に記載の集積回路構造。
【請求項５】
前記半導体基板はシリコン基板であり、前記第二半導体材料はシリコンゲルマニウムを含むことを特徴とする請求項１に記載の集積回路構造。
【請求項６】
前記半導体基板はシリコン基板であり、前記第二半導体材料は、第III族と第V族元素を含む化合物半導体（III-V族化合物半導体）からなることを特徴とする請求項１に記載の集積回路構造。
【請求項７】
前記半導体領域の上面は、前記二つの絶縁体の上面と同じ高さであることを特徴とする請求項１に記載の集積回路構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路構造に関するものであって、特に、欠陥が減少した半導体材料とその形成方法に関するものである。
【背景技術】
【０００２】
金属酸化物半導体（metal-oxide-semiconductor、MOS）トランジスタの速度は、MOSトランジスタの駆動電流に密接に関係し、駆動電流は、更に、電荷の移動度（mobility）に密接に関係する。例えば、チャネル領域の電子移動度（electron mobility）が高い時、NMOSトランジスタは高駆動電流を有し、チャネル領域の正孔移動度（hole mobility）が高い時、PMOSトランジスタは高い駆動電流を有する。
【０００３】
ゲルマニウムは、一般的に知られた半導体材料である。ゲルマニウムの電子移動度と正孔移動度は、シリコンより大きく、集積回路の形成において、最もよく使用されており、よって、ゲルマニウムは、集積回路を形成するための優秀な材料である。しかしながら、従来、酸化物（酸化ケイ素）がMOSトランジスタのゲート誘電体に容易に利用可能なので、シリコンは、ゲルマニウムよりも高い評判を得ていた。MOSトランジスタのゲート誘電体は、シリコン基板を熱酸化（thermally oxidizing）することにより好都合に形成することができる。一方、ゲルマニウムの酸化物は水に溶解するので、ゲート誘電体の形成に適さない。
【０００４】
しかしながら、MOSトランジスタのゲート誘電体に高ｋ誘電材料（high-k dielectric materials）を使用することにより、酸化ケイ素による好都合さは、もはや大きな長所ではなく、よって、ゲルマニウムのMOSトランジスタ形成に利用するため再調査された。
【０００５】
ゲルマニウムに加えて、更に、第III族と第V族の化合物半導体材料（III-V族化合物半導体）もそれらの高電子移動度のため、NMOS装置を形成するためのよい候補である。
【０００６】
半導体産業が直面する問題は、高ゲルマニウム濃度のゲルマニウム層、或いは、純ゲルマニウム層、及び、III-V族化合物半導体層の形成が困難なことである。特に、低欠陥密度（low defect densities）で、好ましい厚さの高濃度ゲルマニウムやIII-V族膜の形成が困難である。以前の研究では、シリコンゲルマニウム層が、ブランク（blank）シリコンウェハからエピタキシャル成長（epitaxially grown）し、シリコンゲルマニウム層中のゲルマニウムのパーセンテージが増加するにつれて、シリコンゲルマニウム層の臨界厚さ（critical thick-ness）が減少し、臨界厚さは、シリコンゲルマニウム層が、弛緩しない状況下で達することが出来る最大厚さである。弛緩が発生する時、格子構造は破壊され、欠陥が生成される。例えば、シリコンゲルマニウム層がブランクシリコンウェハ上に形成される時、２０パーセントのゲルマニウムを含むシリコンゲルマニウム層の臨界厚さは、約１０〜２０nmである。更に悪いことには、ゲルマニウム含量が４０、６０、及び８０パーセントに増大すると、臨界厚さは、それぞれ、約６〜８nm、４〜５nm、及び２〜３nmに減少する。ゲルマニウム層の厚さが臨界厚さを超える時、欠陥数は大幅に増加する。従って、MOSトランジスタ、特に、フィン電界効果トランジスタ（FinFETs）を形成するため、ゲルマニウム、或いは、III-V族化合物半導体層をブランクシリコンウェハ上に形成することは実行可能ではない。
【０００７】
半導体の再成長（Semiconductor re-growth）により、ゲルマニウム、或いは、III-V族化合物半導体層の品質を改善することが探索された。半導体再成長プロセスの一つは、半導体基板上で、転位ブロックマスク（dislocation-blocking mask）をブランケット蒸着（blanket depositing）し、半導体基板が露出するまで転位ブロックマスクに開口を形成する。その後、再成長が実行されて、開口に再成長領域を形成し、成長領域は、ゲルマニウム、或いは、III-V族化合物半導体等の半導体材料からなる。再成長領域の品質は、再成長領域と同じ材料で形成されたブランケット形成膜より優れているが、転位などの欠陥はやはり観察される。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、欠陥が減少した半導体材料とその形成方法を提供し、上述の問題を解決することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、半導体基板と、半導体基板内の二つの絶縁体と、二つの絶縁体間にあってそれらの側壁に隣接する半導体領域と、半導体領域は、二つの絶縁体の側壁間で50nmより小さい幅を有し、半導体領域は、半導体基板上の第一半導体層、第一半導体層上の第二半導体層、及び第二半導体層上の第三半導体層からなる積層体を有し、半導体基板、第一半導体層、第二半導体層、及び第三半導体層は、互いに異なる半導体材料で形成されており、第一半導体層の半導体基板に対する第一格子不整合は、第二半導体層の半導体基板に対する格子不整合より小さく、第二半導体層の半導体基板に対する第二格子不整合は、第三半導体層の半導体基板に対する第三格子不整合より小さいものであること、を特徴とする集積回路構造である。
【００１０】
別の実施例も開示される。
【発明の効果】
【００１１】
再成長半導体領域中の転位数量が大幅に減少し、アスペクト比小さくても、希望数量の転位が達成される。
【図面の簡単な説明】
【００１２】
【図１Ａ】本発明の実施例による高品質のヘテロエピタキシーの製造の中間段階の断面図である。
【図１Ｂ】本発明の実施例による高品質のヘテロエピタキシーの製造の中間段階の断面図である。
【図２】本発明の実施例による高品質のヘテロエピタキシーの製造の中間段階の断面図である。
【図３】本発明の実施例による高品質のヘテロエピタキシーの製造の中間段階の断面図である。
【図４】本発明の実施例による高品質のヘテロエピタキシーの製造の中間段階の断面図である。
【図５】本発明の実施例による高品質のヘテロエピタキシーの製造の中間段階の断面図である。
【発明を実施するための形態】
【００１３】
本発明は、低欠陥の半導体材料のエピタキシー成長の新規方法を提供する。実施例により、集積回路構造を製造する中間段階を説明する。異なる実施例において、類似の要素は類似の符号で表示される。
【００１４】
図１Ａを参照すると、基板２０が提供される。基板２０は、シリコン等の一般的に用いられる半導体材料からなってもよい。シャロートレンチアイソレーション（浅溝）（shallow trench isolation，STI）領域２２等の絶縁体が、基板２０に形成される。STI領域２２の深さＤ１は約５０〜３００nm、或いは、約１００〜４００nmであってもよい。しかしながら、明細書全体を通して説明される寸法は単なる例に過ぎず、異なる形成技術が用いられたなら変化してもよい。STI領域２２は、半導体基板２０を窪ませることにより開口を形成し、開口に誘電材料を充填することにより形成してもよい。
【００１５】
STI領域２２は、側壁が対面する二個の相隣領域（図１Ｂで示されるように、連続領域の部分であってもよい）を有する。基板２０の部分２０’は、２つの相隣するSTI領域２２間にありこれらに隣接する。基板の部分２０’の幅Ｗ’は小さくてもよい。実施例において、幅Ｗ’は約５０nmより小さい。幅Ｗ’は又、約３０nmより小さくてもよく、約３０〜５nm間でもよい。
【００１６】
図１Ｂは図１Ａに示される構造の上面図で、図１Ａは、図１Ｂの平面交差線２Ａ−２Ａから得られる。STI領域２２は、基板２０の部分２０’を囲んでもよい。基板の部分２０’は、二個の長辺と二個の短辺を有する長方形の形状をしていてもよい。側壁、特に、長い側壁２５は、基板２０の[100]と[111]方向に沿って延伸しないことが望ましい。代表的実施例において、側壁２５は、基板２０の[110]方向に沿って延伸してもよい。幅Ｗ’は、基板の部分２０’の短辺の長さと等しくてもよい。
【００１７】
図２を参照して、基板の部分２０’が除去され、開口２４を形成する。よって、STI領域２２の側壁２５は、開口２４に露出される。実施例において、開口２４の底部は、STI領域２２の底部と同じ高さである。別の実施例において、開口２４の底部（点線で示される）は、STI領域２２の底部より低くても、高くてもよい。従って、開口２４のアスペクト比（aspect ratio）（開口２４の深さＤ２対幅Ｗ’）は、必要に応じて、増加又は減少することができる。例えば、開口２４のアスペクト比は、１．８より小さいか、或いは、１より小さくてもよい。開口２４のアスペクト比は１と同じくらい小さくてもよい。
【００１８】
図３を参照して、半導体基板２０と異なる格子定数（lattice constant）の材料からなる半導体領域２６が、開口２４に成長する。半導体領域２６を形成する方法は、例えば、選択エピタキシャル成長（selective epitaxial growth、SEG）を含む。実施例において、半導体領域２６は、Si1-xGexとして表すことができるシリコンゲルマニウムからなり、xはシリコンゲルマニウム中のゲルマニウムの原子濃度（atomic percentage）で、０より大きく、１以下である。xが１に等しい時、半導体領域２６は、純ゲルマニウムからなる。別の実施例において、半導体領域２６は、第III族と第V族元素（III-V族化合物半導体）を含む化合物半導体材料からなり、第III族と第V族元素は、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、それらの組み合わせ、及び、その多層を含むが、これに限定されない。
【００１９】
実施例において、半導体領域２６の一層（層２６−１で示される）がエピタキシャル成長された後、アニール（anneal）が実行される。アニールは、フラッシュアニール（flash anneal）、レーザーアニール（laser anneal）、高速熱アニール（rapid thermal anneal）等でよい。アニールは、転位（dislocations）、例えば、２８で示される貫通転位（threading dislocations）を、水平にすべらす（guide）ことができる。転位のすべりにより、転位２８は、STI領域２２の側壁２５に出会い、ブロックされる。層２６−１上にある半導体領域２６の層が成長する時、ブロックされた転位はもはや成長せず、転位数は減少する。
【００２０】
図４において、半導体領域２６の追加層（２６−２として示す）がエピタキシャル成長する。追加層２６−２は、下位層２６−１と同じ組成を有するか、或いは、僅かに異なる組成を有する。層２６−１と半導体基板２０が第一格子不整合（lattice mismatch）を有する場合、層２６−２と半導体基板２０が第二格子不整合を有し、第二不整合は第一不整合より大きいか、等しくてよい。実施例において、層２６−１と２６−２は、共に、SiGe層で、層２６−２は、層２６−１より高いゲルマニウムパーセントを有する。層２６−２の形成後、追加のアニールが実行されてもよく、その結果、より多くの貫通転位がすべることができ、STI領域２２の側壁２５によりブロックすることができる。
【００２１】
実施例において、上述のエピタキシャル成長とアニールは、複数回繰り返してもよい。更に、各層の成長に対して、各半導体材料の組成は、下位層と同じでもよく、或いは、半導体材料と半導体基板２０の格子不整合が下位層より大きい。別の実施例において、所定数の成長アニール周期後、もはやアニールは実行されず、半導体領域２６は、STI領域２２の上面より高くなるまで、継続的に成長する。
【００２２】
半導体領域２６の上面は、STI領域２２の上面より高くなるまで、エピタキシャル成長が実行される。STI領域２２の上面と半導体領域２６の上面が同じ高さになるまで、化学機械研磨（chemical mechanical polish、CMP）が実行してもよく、図５で示される構造になる。また、複数回のアニールに代わって、一回だけのアニールが実行される。一回だけのアニールは、CMPの前か後に実行することができる。図５で示される構造が形成された後、金属酸化物半導体（MOS）装置（図示しない）を形成し、例えば、半導体領域２６上に、ゲート誘電体を形成する、ゲート誘電体上にゲート電極を形成する、及び、半導体領域２６の部分に注入して、ソースとドレイン領域を形成する。
【００２３】
幅Ｗ’（図１Ａと図１Ｂ）は50nm以下に減少される時、再成長半導体領域の転位数は大幅に減少することが分かった。従来の形成方法の要件とは対照的に、実験結果により、幅Ｗ’が50nm以下になる時、開口２４（図２）のアスペクト比が１．８より小さい、特に、アスペクト比が１より小さくても、希望数の転位を達成することができることが明らかにされた。
【００２４】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００２５】
２０〜基板
２２〜シャロートレンチアイソレーション
２０’〜基板の部分２０
２５〜側壁
２４〜開口
２６〜半導体領域
２６−１〜層
２６−２〜層
２８〜すべり
Ｗ’〜幅
Ｄ’〜深さ
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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