(57)【要約】【課題】固体撮像素子において受光素子から受光量に応じた信号を出力する際の出力特性を改善する。【解決手段】ＦＤ１３０は、リセットトランジスタ１１０のオンによってＶＤＤにリセットされた後、受光素子１０ａまたは１０ｂから転送された電荷を蓄積する。増幅トランジスタ１４０、選択トランジスタ１５０および電流源３０によって構成されるソースフォロワ回路により、データ線２００にはＦＤ１３０の電位に応じた電圧が出力される。第２の出力回路２０５は、ＦＤ１３０の電位に応じた出力電圧ＶＯＵＴを出力ノード２１０に生成する。出力回路２０５中の出力トランジスタ１６０および１７０は、増幅トランジスタ１６０および選択トランジスタ１７０によって生じたＦＤ１３０およびデータ線２００の電位差と同等の電位差を、データ線２００および出力ノード２１０間に生じさせるように構成される。【選択図】図３
2014112820.tif 000002
【特許請求の範囲】
【請求項１】
受光量に応じた電荷を生成および蓄積する受光素子と、
前記受光素子から転送された電荷を受けるためのフローティングディフュージョンと、
電源電圧によって駆動され、前記フローティングディフュージョンの電位に応じた電圧をデータ線に出力するための第１の出力回路と、
前記第１の出力回路と並列に前記データ線と接続された第２の出力回路と、
前記電源電圧を降圧することによってリセット電圧をリセット電圧線に出力するためのリセット電圧生成回路と、
前記リセット電圧線と前記フローティングディフュージョンとの間に電気的に接続されてリセット信号に応じてオンされるリセットトランジスタとを備え、
前記第１の出力回路は、
前記電源電圧を供給する電源配線および前記データ線の間に電気的に接続された少なくとも１個の第１のトランジスタを含み、
前記第２の出力回路は、
前記フローティングディフュージョンの電位に応じた出力電圧が生成される出力ノードと、
前記電源配線から前記出力ノードを経由した前記データ線への経路上で、前記出力ノードおよび前記データ線の間に接続された少なくとも１個の第２のトランジスタを含み、
前記第２のトランジスタは、前記第１のトランジスタを流れる電流と同等の電流が流されることによって、前記第１のトランジスタによって生じる前記フローティングディフュージョンおよび前記データ線の電位差と同等の電位差を、前記データ線および前記出力ノードの間に生じさせるように構成される、固体撮像装置。
【請求項２】
前記第１の出力回路は、
前記データ線に第１の電流量を流すための第１の電流源をさらに含み、
前記第１のトランジスタは、
前記電源配線および前記データ線の間に電気的に接続され、前記フローティングディフュージョンと接続されたゲートを有する増幅トランジスタと、
前記電源配線および前記データ線の間に、前記増幅トランジスタと直列に電気的に接続された選択トランジスタとを含み、
前記選択トランジスタのゲートには、前記選択トランジスタのオンオフを制御するための第１の制御信号が入力され、
前記第２の出力回路は、
前記電源配線から前記出力ノードを経由した前記データ線への経路に前記第１の電流量の半分の電流量を供給するための第２の電流源をさらに含み、
前記第２のトランジスタは、
前記出力ノードおよび前記データ線の間に電気的に接続され、前記出力ノードと接続されたゲートを有する第１の出力トランジスタと、
前記第１の出力トランジスタと前記データ線の間に電気的に接続された第２の出力トランジスタとを含み、
前記第２の出力トランジスタのゲートに対して、前記選択トランジスタをオンさせるときの前記第１の制御信号の電圧と同等の電圧が入力するための手段をさらに備える、請求項１記載の固体撮像装置。
【請求項３】
受光量に応じた電荷を生成および蓄積する受光素子と、
前記受光素子から転送された電荷を受けるためのフローティングディフュージョンと、
電源電圧によって駆動され、前記フローティングディフュージョンの電位に応じた電圧をデータ線に出力するための第１の出力回路と、
前記第１の出力回路と並列に前記データ線と接続された第２の出力回路とを備え、
前記第１の出力回路は、
前記電源電圧を供給する電源配線および前記データ線の間に電気的に接続された少なくとも１個の第１のトランジスタを含み、
前記第２の出力回路は、
前記フローティングディフュージョンの電位に応じた出力電圧が生成される出力ノードと、
前記出力ノードおよび前記データ線の間に接続された少なくとも１個の第２のトランジスタを含み、
前記第２のトランジスタは、前記第１のトランジスタを流れる電流と同等の電流が流されることによって、前記第１のトランジスタによって生じる前記フローティングディフュージョンおよび前記データ線の電位差と同等の電位差を、前記データ線および前記出力ノードの間に生じさせるように構成される、固体撮像装置。
【請求項４】
前記第１の出力回路は、
前記データ線に第１の電流量を流すための第１の電流源をさらに含み、
前記第１のトランジスタは、
前記電源配線および前記データ線の間に電気的に接続され、前記フローティングディフュージョンと接続されたゲートを有する増幅トランジスタと、
前記電源配線および前記データ線の間に、前記増幅トランジスタと直列に電気的に接続された選択トランジスタとを含み、
前記選択トランジスタのゲートには、前記選択トランジスタのオンオフを制御するための第１の制御信号が入力され、
前記第２の出力回路は、
前記出力ノードから前記データ線への経路に前記第１の電流量の半分の電流量を供給するための第２の電流源をさらに含み、
前記第２のトランジスタは、
前記出力ノードおよび前記データ線の間に電気的に接続され、前記出力ノードと接続されたゲートを有する第１の出力トランジスタと、
前記第１の出力トランジスタと前記データ線の間に電気的に接続された第２の出力トランジスタとを含み、
前記第２の出力トランジスタのゲートに対して、前記選択トランジスタをオンさせるときの前記第１の制御信号の電圧と同等の電圧が入力される、請求項３記載の固体撮像装置。
【請求項５】
前記第２の出力トランジスタのゲートには、前記第２の出力トランジスタのオンオフを制御するための第２の制御信号が入力され、
前記選択トランジスタをオンするための前記第１の制御信号の電圧と、前記第２の出力トランジスタをオンするための前記第２の制御信号の電圧とは同等であり、
前記第２の制御信号は、前記第１の制御信号によって前記選択トランジスタがオンされた後に、前記第２の出力トランジスタをオンさせるように生成される、請求項２または４記載の固体撮像装置。
【請求項６】
前記第１の出力回路および前記フローティングディフュージョンは、共通の前記データ線に対して複数個配置され、
前記選択トランジスタがオンされた前記第１の出力回路が、前記共通のデータ線に対して、対応の前記フローティングディフュージョンの電位に応じた電圧を出力するように構成される、請求項２または４に記載の固体撮像装置。
【請求項７】
前記第２の出力回路は、前記データ線に対応して、前記複数個の第１の出力回路に共通に設けられ、
前記増幅トランジスタおよび前記選択トランジスタは、画素アレイ内に設けられ、
前記第１および第２の出力トランジスタは、画素アレイ外に設けられる、請求項６記載の固体撮像装置。
【請求項８】
前記増幅トランジスタおよび前記選択トランジスタは、前記第１の出力回路毎に設けられ、
前記増幅トランジスタおよび前記選択トランジスタと、前記第１および第２の出力トランジスタとは、画素アレイ内に設けられる、請求項６記載の固体撮像装置。
【請求項９】
受光量に応じた電荷を生成および蓄積する受光素子と、
電源電圧を供給するための電源配線と、
前記受光素子から転送された電荷を受けるためのフローティングディフュージョンと、
前記電源配線からの前記電源電圧によって駆動されて、前記フローティングディフュージョンの電位に応じた電圧をデータ線に出力するための第１の出力回路と、
前記電源電圧を降圧することによってリセット電圧をリセット電圧線に出力するためのリセット電圧生成回路と、
前記リセット電圧線と前記フローティングディフュージョンとの間に電気的に接続されてリセット信号に応じてオンされるリセットトランジスタとを備える、固体撮像装置。
【請求項１０】
前記リセット電圧生成回路は、
前記電源配線と前記リセット電圧線との間に接続され、ゲートを前記電源配線と接続された降圧トランジスタを含む、請求項１または９記載の固体撮像装置。
【請求項１１】
前記リセット電圧生成回路は、
前記リセット電圧を可変に制御するための電圧制御回路を含む、請求項１または９記載の固体撮像装置。
【請求項１２】
前記リセット電圧生成回路は、
前記電源配線と前記リセット電圧線との間に接続された降圧トランジスタと、
前記降圧トランジスタのゲート電圧を可変に制御するための電圧制御回路を含む、請求項１または９記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は固体撮像装置に関し、より特定的には、受光素子からの信号出力特性を改善するための技術に関する。
【背景技術】
【０００２】
固体撮像装置の一種であるＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサでは、受光素子を含む画素からの電荷をフローティングディフュージョンに転送するとともに、フローティングディフュージョンの電位を、ソースフォロワアンプを用いて読み出す構成が用いられている。
【０００３】
たとえば特開２００５−３１１４８７号公報（特許文献１）には、受光素子（フォトダイオード）と、行選択信号をゲートに受ける転送用のＭＯＳトランジスタと、フローティングディフュージョンの電位をリセットするためのＭＯＳトランジスタと、画素外の定電流源との間でソースフォロワアンプを形成するための増幅トランジスタとを含む固体撮像装置の構成が記載されている。特許文献１に記載された固体撮像装置では、単位画素から信号が出力される信号線を介して画素内の増幅トランジスタと差動対をなす差動トランジスタを接続し、当該差動トランジスタを通して画素からの出力信号が導出される。これにより、ダイナミックレンジおよび線形性を改善することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３１１４８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載された固体撮像装置の構成では、出力特性を改善するための差動トランジスタを含む回路が大型化するという問題点がある。また、フローティングディフュージョンのリセット時の電位レベル（以下、リセット電位とも称する）が変動することによって、出力特性が低下する可能性もある。
【０００６】
このため、回路規模を増大させることなく、簡易な構成で受光素子から受光量に応じた信号を出力する際の出力特性を改善することが望まれる。
【０００７】
また、出力特性を改善する手法としては、上記リセット用ＭＯＳトランジスタを含む出力信号の導出経路内のトランジスタの制御電圧（ゲート電圧）を画素の電源電圧よりも十分高くすることが挙げられる。しかしながら、電源電圧を昇圧するための構成が必要となるので、回路規模が増大する。また、監視カメラ用途では２４時間動作を要求されるので、高電圧の印加は素子寿命上も好ましくない。したがって、電源電圧の昇圧を要する高電圧を用いずに、出力特性の改善を図ることが望まれる。
【０００８】
その他の課題と新規な特徴は、本明細書に記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態による固体撮像装置は、受光量に応じた電荷を生成および蓄積する受光素子と、受光素子から転送された電荷を受けるためのフローティングディフュージョンと、第１の出力回路と、第２の出力回路とを含む。第１の出力回路は、電源電圧によって駆動され、フローティングディフュージョンの電位に応じた電圧をデータ線に出力するように構成される。第２の出力回路は、第１の出力回路と並列にデータ線と接続される。第１の出力回路は、電源電圧を供給する電源配線およびデータ線の間に電気的に接続された少なくとも１個の第１のトランジスタを含む。第２の出力回路は、フローティングディフュージョンの電位に応じた出力電圧が生成される出力ノードと、出力ノードおよびデータ線の間に接続された少なくとも１個の第２のトランジスタを含む。 
第２のトランジスタは、第１のトランジスタを流れる電流と同等の電流が流されることによって、第１のトランジスタによって生じるフローティングディフュージョンおよびデータ線の電位差と同等の電位差を、データ線および出力ノードの間に生じさせるように構成される。
【発明の効果】
【００１０】
上記の一実施の形態によれば、固体撮像素子において、受光素子から受光量に応じた信号を出力する際の出力特性を改善することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に従う固体撮像装置の代表例として示されるＣＭＯＳイメージセンサの全体構成を説明する概略ブロック図である。
【図２】比較例に従う受光素子からの信号出力構成を説明する回路図である。
【図３】本実施の形態１に従う受光素子からの信号出力構成を説明する回路図である。
【図４】本実施の形態１の変形例１に従う受光素子からの信号出力構成を説明する回路図である。
【図５】図４に示した制御信号の活性化タイミングを説明するための信号波形図である。
【図６】本実施の形態１の変形例２に従う受光素子からの信号出力構成を説明する回路図である。
【図７】電源配線を低インピーダンス化するための構成例を説明する概念図である。
【図８】本実施の形態２に従う受光素子からの信号出力構成を説明する回路図である。
【図９】本実施の形態２の変形例１に従う受光素子からの信号出力構成を説明する回路図である。
【図１０】本実施の形態２の変形例２に従う受光素子からの信号出力構成を説明する回路図である。
【図１１】本実施の形態２の変形例３に従う受光素子からの信号出力構成を説明する回路図である。
【図１２】本実施の形態３に従う受光素子からの信号出力構成を説明する回路図である。
【図１３】本実施の形態３の変形例１に従う受光素子からの信号出力構成を説明する回路図である。
【図１４】本実施の形態３の変形例２に従う受光素子からの信号出力構成を説明する回路図である。
【図１５】本実施の形態１の効果を説明するための回路シミュレーション結果を示すグラフである。
【図１６】本実施の形態２の効果を説明するための回路シミュレーション結果を示すグラフである。
【図１７】本実施の形態３の効果を説明するための回路シミュレーション結果を示すグラフ（その１）である。
【図１８】本実施の形態３の効果を説明するための回路シミュレーション結果を示すグラフ（その２）である。
【発明を実施するための形態】
【００１２】
以下本発明の実施の形態について図面を参照して詳細に説明する。
［実施の形態１］
（全体構成）
図１は、本発明の実施の形態１に係る固体撮像装置の代表例として示されるＣＭＯＳイメージセンサ５の全体構成を説明する概略ブロック図である。
【００１３】
図１を参照して、ＣＭＯＳイメージセンサ５は、画素アレイ６に行列状に配置された複数の受光素子１０と、制御回路２０と、受光素子１０の列毎に配置された定電流源３０およびアナログデジタルコンバータ（ＡＤＣ）４０とを備える。
【００１４】
図１に示した構成例では、選択された行の受光素子から、各列において並列に、受光素子への受光量に応じた出力信号がＡＤＣ４０から読み出される。 
【００１５】
図１では、各列において２行分の受光素子１０によって出力回路が共有される構成を例示する。図１の例では、２×（ｎ＋１）行および（ｍ＋１）列にわたって行列状に受光素子１０が配列されている。各受光素子１０は、代表的にはフォトダイオード（ＰＤ）によって構成される。受光素子は、受光量に応じた電荷を生成する。受光素子が生成した電荷は、当該受光素子によって形成される容量によって蓄積される。
【００１６】
制御回路２０は、出力回路を共有する２行に共通するリセット信号ＲＳＴおよび選択信号ＳＥＬと、当該２行間での行選択信号ＴＸ０，ＴＸ１とを出力する。画素アレイ６の２×（ｎ＋１）行全体では、ＲＳＴ（０）〜ＲＳＴ（ｎ），ＴＸ０（０）〜ＴＸ０（ｎ），ＴＸ１（０）〜ＴＸ１（ｎ），ＳＥＬ（０）〜ＳＥＬ（ｎ）が制御回路２０から出力される。
【００１７】
各信号は、２値信号であり、論理ローレベル（以下、単にＬレベルと表記する）および論理ハイレベル（以下、単に「Ｈレベル」とも表記する）とを有する。行を順次走査するように、所定周期で各信号のＨレベル期間が定められる。
【００１８】
列にそれぞれ対応して設けられた（ｍ＋１）本のデータ線２００には、選択された行の受光素子１０から、図示しない第１の出力回路を介して、当該受光素子１０に蓄積された電荷量（すなわち、受光量）に応じた電圧がそれぞれ出力される。
【００１９】
本実施の形態１による固体撮像装置では、列毎に第２の出力回路２０５が追加的に設けられる。（ｍ＋１）個の第２の出力回路２０５は、データ線２００と接続されて、出力電圧ＶＯＵＴ（０）〜ＶＯＵＴ（ｍ）をそれぞれ出力する。
【００２０】
ＡＤＣ４０は、第２の出力回路２０５からの出力電圧ＶＯＵＴ（０）〜ＶＯＵＴ（ｍ）をデジタル信号に変換して出力する。これにより、ＣＭＯＳイメージセンサ５全体では、行が順次選択される毎に、１行分の（ｍ＋１）個の受光素子１０の受光量に応じた出力信号がＡＤＣ４０から出力される。
【００２１】
本実施の形態１による固体撮像装置は、一般的な構成に対して、第２の出力回路２０５を付加したものである。まず、第２の出力回路２０５の配置が省略された構成を比較例として説明する。
【００２２】
（比較例での問題点の説明）
図２は、比較例に従う受光素子からの出力回路構成を説明する回路図である。以下では、比較例および本実施の形態を通じて、２個の受光素子１０について１つの出力段を有する２．５トランジスタ型と呼ばれる構成が示される。
【００２３】
図２を参照して、２個の受光素子１０ａ，１０ｂにそれぞれ対応して転送トランジスタ１２０ａ，１２０ｂが設けられる。さらに、２個の受光素子１０ａ，１０ｂによって共有される、リセットトランジスタ１１０、フローティングディフュージョン（以下、単にＦＤとも記載する）１３０、増幅トランジスタ１４０、および選択トランジスタ１５０が配置される。
【００２４】
各トランジスタは、代表的にはＭＯＳトランジスタで構成される。ＣＭＯＳイメージセンサでは、受光素子（フォトダイオード）の開口率を大きくするため、素子構造上ＰＭＯＳトランジスタの配置は不利である。このため、各トランジスタは、ＮＭＯＳトランジスタによって構成されることが好ましい。
【００２５】
転送トランジスタ１２０ａは、受光素子１０ａおよびＦＤ１３０の間に電気的に接続される。同様に、転送トランジスタ１２０ｂは、受光素子１０ｂおよびＦＤ１３０の間に電気的に接続される。転送トランジスタ１２０ａのゲートには、行選択信号ＴＸ０が入力される。同様に、転送トランジスタ１２０ｂのゲートには、行選択信号ＴＸ１が入力される。なお、図１に示したＣＭＯＳイメージセンサ５内で、出力段を共有する２個の受光素子に対する信号出力構成は共通である。したがって、以下では、図１に示した各信号について、（０）〜（ｎ）および（０）〜（ｍ）の添字を省略して包括的に表記する。
【００２６】
電源配線１００は、電源電圧ＶＤＤを供給する。電源電圧ＶＤＤは、通常、ＣＭＯＳイメージセンサ５の外部から入力される。以下では、電源配線１００との接続によって生じる電位についてもＶＤＤと表記する。
【００２７】
リセットトランジスタ１１０は、電源配線１００およびＦＤ１３０との間に電気的に接続される。リセットトランジスタ１１０のゲートには、リセット信号ＲＳＴが入力される。
【００２８】
増幅トランジスタ１４０および選択トランジスタ１５０は、電源配線１００およびデータ線２００の間に直列に、電気的に接続される。図２の例では、増幅トランジスタ１４０は、電源配線１００および選択トランジスタ１５０の間に接続され、選択トランジスタ１５０は、増幅トランジスタ１４０およびデータ線２００の間に接続される。増幅トランジスタ１４０のゲートはＦＤ１３０と接続される。選択トランジスタ１５０のゲートには、選択信号ＳＥＬが入力される。選択信号ＳＥＬは、ＴＸ０またはＴＸ１に対応する行の選択時に一定期間Ｈレベルに活性化される。選択信号ＳＥＬがＨレベルに設定されると、対応するＦＤ１３０が読み出し対象に選択される。
【００２９】
選択信号ＳＥＬによって選択トランジスタ１５０がオンされると、電流源３０によって、電源配線１００から、増幅トランジスタ１４０、オン状態の選択トランジスタ１５０、データ線２００への経路に、定電流Ｉｃが流される。なお、図中のＶＳＳは一般的には接地電圧である。
【００３０】
これにより、ＦＤ１３０の電位（以下、単にＦＤ電位とも称する）に従った電圧を、データ線２００に出力するソースフォロワ回路が、増幅トランジスタ１４０、選択トランジスタ１５０および、電流源３０によって構成される。このソースフォロワ回路は、図１で図示を省略した「第１の出力回路」に相当する。比較例（図２）の構成では、図１に示した第２の出力回路は配置されておらず、当該第１の出力回路のみによって、ＦＤ１３０の電位に応じた出力電圧ＶＯＵＴが生成される。
【００３１】
同一のデータ線２００に対して、図２に示した信号出力構成が複数個接続されている。図１の例では、（ｎ＋１）個の信号出力構成が、共通のデータ線２００に接続される。選択信号ＳＥＬ（０）〜ＳＥＬ（ｎ）によって、共通のデータ線２００に対応する（ｎ＋１）個のＦＤ１３０から、読み出し対象となるＦＤ１３０が選択される。選択信号ＳＥＬ（０）〜ＳＥＬ（ｎ）を選択的にＨレベルに活性化することにより、オンされた選択トランジスタ１５０を含む第１の出力回路（ソースフォロワ回路）が、選択されたＦＤ１３０の電位に応じた出力電圧ＶＯＵＴをデータ線２００に出力する。
【００３２】
このように、行選択信号ＴＸ０（０）〜ＴＸ０（ｎ），ＴＸ１（０）〜ＴＸ１（ｎ）および選択信号ＳＥＬ（０）〜ＳＥＬ（ｎ）の組み合わせによって、同一の列を構成する２×（ｎ＋１）個の受光素子１０を順次選択するとともに、選択された受光素子１０に蓄積された電荷量に応じた出力電圧ＶＯＵＴを、共通のデータ線２００に順次出力することができる。 
【００３３】
受光素子１０ａ，１０ｂは、露光されることにより、それぞれの受光量に応じた電荷を発生する。これらの電荷は、受光素子１０ａ，１０ｂに蓄えられている。一例として、受光素子１０ａに蓄えられた電荷を読み出すときの動作について説明する。
【００３４】
受光素子１０ａまたは１０ｂからの電荷を読み出す前に、リセット信号ＲＳＴをＨレベルに設定してリセットトランジスタ１１０をオンすることにより、ＦＤ１３０の電位が、ＶＤＤにリセットされる。
【００３５】
受光素子１０ａの電荷を読み出す場合には、リセットトランジスタ１１０をオフにした後、行選択信号ＴＸ０を一定期間Ｈレベルに設定することにより、転送トランジスタ１２０ａがオンされる。これにより、受光素子１０ａに蓄積された電荷がＦＤ１３０へ転送される。
【００３６】
これにより、ＦＤ電位は、リセット電位（ＶＤＤ）から転送された電荷量に応じた電位だけ低下する。電荷の転送後におけるＦＤ電位は、選択信号ＳＥＬのＨレベル時に、増幅トランジスタ１４０、選択トランジスタ１５０および電流源３０によって構成されるソースフォロワ回路（第１の出力回路）によって、データ線２００に出力される。選択信号ＳＥＬのＬレベル時は、選択トランジスタ１５０がオフすることによって電流経路が遮断されるので、ソースフォロワ回路（第１の出力回路）は非作動となる。
【００３７】
受光素子１０ｂから電荷を読み出す動作も、同様に、リセット信号ＲＳＴ、行選択信号ＴＸ１および選択信号ＳＥＬを順に所定期間Ｈレベルに活性化することによって実行できる。このように、リセット信号ＲＳＴに基づくリセット動作と、行選択信号ＴＸ０，ＴＸ１による転送動作と、選択信号ＳＥＬに応じた選択的な出力回路の動作によって、所望の受光素子１０に蓄積された電荷量（すなわち受光量）に応じた出力電圧ＶＯＵＴをデータ線２００に出力することができる。
【００３８】
しかしながら、図２に示した信号出力構成では、以下のような問題点がある。
通常、ＣＭＯＳイメージセンサ５では、受光素子の開口面積を大きく取りたいため、ＮＭＯＳトランジスタのバックゲートを共通化して接地している。したがって、ＦＤ電位が異なると、出力動作時における、増幅トランジスタ１４０および選択トランジスタ１５０のソース・基板間電圧が異なってくる。このため、基板バイアス効果により、ＦＤ電位に応じてトランジスタのしきい値電圧Ｖｔｈに差が生じるという現象が発生する。具体的には、ＦＤ電位が高い（受光量が小）のときとＦＤ電位が低いとき（受光量が大）のときとで、増幅トランジスタ１４０および選択トランジスタ１５０のしきい値電圧Ｖｔｈに差が生じる。すなわち、ＦＤ電位が高いとき（低照度）にＶｔｈが高く、ＦＤ電位が低いとき（高照度）にＶｔｈが低くなるので、等価的にＦＤ電位からみたソースフォロワ回路の利得が低下してしまう。このように、ＦＤ電位が不安定となるとソースフォロワ回路の利得にばらつきが生じてしまう。
【００３９】
また、リセットが不十分であった場合にも、ＦＤ電位が不安定となる虞があり、これによって利得にばらつきが生じることが懸念される。具体的には、リセットトランジスタ１１０が十分にオンされないことにより、リセット前のＦＤ電位に依存してリセット後のＦＤ電位が変動することによって、利得のばらつきが生じる虞がある。リセットが不十分となる問題を解消するためには、リセットトランジスタ１１０のゲート電圧（接地電位とゲート電位との電位差）、すなわち、リセット信号ＲＳＴのＨレベル電位を、画素の電源電圧ＶＤＤよりも十分高くする必要がある。しかしながら、電源電圧ＶＤＤの昇圧電圧を用いる回路構成では、上述のように、回路規模の増大や素子寿命の低下を招くことが懸念される。
【００４０】
ＭＯＳトランジスタのしきい値電圧Ｖｔｈは、ソース・基板間電圧Ｖｓｂを用いて、下記（１）式のように示される。
【００４１】
Ｖｔｈ＝Ｖｔ０＋γ（√（２φｆ＋Ｖｓｂ）−√（２φｆ））  …（１）
φｆ＝（ｋＴ／ｑ）ｌｎ（Ｎ／ｎｉ）
（１）式において、Ｖｔ０は、Ｖｓｂ＝０のときのしきい値電圧である。また、γは、Ｖｓｂの変化に対するＶｔｈの感度を表す係数（基板効果係数）である。また、φｆは、ボルツマン係数ｋ、基板温度Ｔ、電子の電荷量ｑ、基板の不純物濃度Ｎおよび、シリコンの真性キャリア濃度ｎｉによって決まる定数である。
【００４２】
（１）式から理解されるとおり、基板バイアス効果により、ソース・基板間電圧（Ｖｓｂ）の平方根がしきい値電圧に影響するため、ＦＤ電位と出力電圧ＶＯＵＴとの間の線形性も損なわれる。
【００４３】
また、選択トランジスタ１５０をオンするための選択信号ＳＥＬのＨレベル電位は、通常固定電位である。このため、ＦＤ電位が異なると、選択トランジスタ１５０は、ゲート・ソース間電圧（Ｖｇｓ）が変化することにより、オン抵抗も変化する。具体的には、Ｖｇｓが高いほどオン抵抗が小さくなるため、受光素子１０の受光量が大きくＦＤ電位が低くなるときにＶｇｓが小さくなることにより、オン抵抗が上昇する。
【００４４】
このように、ＦＤ電位に応じて選択トランジスタ１５０のオン抵抗が変化する現象によっても、上述の基板バイアス効果と同様に、線形性および利得も低下する。
【００４５】
また、受光素子１０の受光量が小さくＦＤ電位が高くなると、選択信号ＳＥＬのＨレベル電位との電位差が十分でない場合には、選択トランジスタ１５０が飽和領域に近付くことにより、線形性が大きく損なわれる。ＭＯＳトランジスタのドレイン・ソース電圧（Ｖｄｓ）が小さいときのオン抵抗Ｒｏｎは、ＭＯＳトランジスタの利得係数β、しきい値電圧（Ｖｔｈ）、およびゲート・ソース間電圧（Ｖｇｓ）を用いて、下記（２）式で示される。（２）式より、ＭＯＳトランジスタのオン抵抗は、Ｖｇｓに反比例することが理解される。
【００４６】
Ｒｏｎ＝１／（β・（Ｖｇｓ−Ｖｔｈ））      …（２）
このように、ＦＤ電位の違いに応じて、基板バイアス効果およびオン抵抗差によって、ＦＤ電位をデータ線２００に読み出す際の出力特性、すなわち、ＦＤ電位に対する出力電圧ＶＯＵＴの線形性および利得が低下することが問題となる。
【００４７】
ここで、基板バイアス効果を回避するには、各トランジスタのソース電位と基板電位とを同じとすることが考えられるが、これにはトランジスタ間の素子分離が必要となるため、受光素子（フォトダイオード）の開口率が低下する点が新たに問題となる。また、オン抵抗の変動については、選択信号ＳＥＬのＨレベル電位を上げることで軽減できる可能性があるが、Ｈレベル電位の上昇量には限界がある。また、昇圧電圧を新たに用意することは、リセットトランジスタ１１０のゲート電圧の場合と同様に、回路規模の増大や素子寿命の低下を招くことが懸念される。
【００４８】
（実施の形態１に従う回路構成の説明）
図３は、本発明の実施の形態１に従う固体撮像装置における受光素子からの信号出力構成を説明するための回路図である。図３についても、図２と同様に、２個の受光素子１０ａ，１０ｂに対応する構成が示される。
【００４９】
図３を図２と比較して、受光素子１０ａ，１０ｂに対して、図２と同様に、リセットトランジスタ１１０、転送トランジスタ１２０ａ，１２０ｂ、ＦＤ１３０、増幅トランジスタ１４０および選択トランジスタ１５０が設けられる。図２で説明したように、電流源３０、増幅トランジスタ１４０および選択トランジスタ１５０により、電源電圧ＶＤＤによって駆動されてＦＤ電位に応じた電圧をデータ線２００に出力するためのソースフォロワ回路（第１の出力回路）が構成される。
【００５０】
さらに、実施の形態１に従う固体撮像装置では、データ線２００に接続された第２の出力回路２０５が設けられる。第２の出力回路２０５は、電流源１３５と、出力トランジスタ１６０，１７０と、出力ノード２１０とを含む。たとえば、図１に示したように、第２の出力回路２０５は、画素アレイ６の外部にデータ線２００毎に設けられる。
【００５１】
出力トランジスタ１６０，１７０は、データ線２００および出力ノード２１０の間に直列に電気的に接続される。出力トランジスタ１６０は、増幅トランジスタ１４０と同一サイズおよび同一形状で設けられる。出力トランジスタ１６０のゲートは、出力ノード２１０と電気的に接続される。
【００５２】
出力トランジスタ１７０は、選択トランジスタ１５０と同一サイズおよび同一形状で設けられる。出力トランジスタ１７０のゲートは、選択信号ＳＥＬのＨレベル電位を供給するための電圧源１６５と接続されている。電流源３５は、出力ノード２１０および出力トランジスタ１６０，１７０を経由してデータ線２００へ至る経路に、定電流Ｉｃを供給する。たとえば、電流源３５は、データ線２００を電源電圧ＶＤＤによって駆動することで、定電流Ｉｃを供給する。
【００５３】
一方で、実施の形態１では、電流源３０は、定電流２・Ｉｃを供給するように構成される。すなわち、電流源３５は、電流源３０の半分の電流量を供給するように構成されている。この結果、第１の出力回路にも電流量Ｉｃが流れることになる。これにより、増幅トランジスタ１４０および選択トランジスタ１５０を流れる電流量と、出力トランジスタ１６０，１７０を流れる電流量とが同等となる。さらに、ソース同士がデータ線２００を介して同電位に接続された選択トランジスタ１５０および出力トランジスタ１７０の間でゲート電位が同等である。また、上述のように、ＣＭＯＳイメージセンサ５では、各ＮＭＯＳトランジスタのバックゲートを共通化して接地している。
【００５４】
したがって、選択トランジスタ１５０および出力トランジスタ１７０の間では、基板電位、ソース電位およびゲート電位の関係（すなわち、ＶｓｂおよびＶｇｓ）が同等であり、かつ、同等の電流量Ｉｃが流れている。この結果、選択トランジスタ１５０および出力トランジスタ１７０は同じバイアス状態となる。
【００５５】
これにより、選択トランジスタ１５０および出力トランジスタ１７０のソース・ドレイン間電圧は一致するので、増幅トランジスタ１４０および出力トランジスタ１６０のソース電位も同等となる。また、増幅トランジスタ１４０および出力トランジスタ１６０の電流量（Ｉｃ）も同等であるので、増幅トランジスタ１４０および出力トランジスタ１６０のゲート・ソース間電圧（Ｖｇｓ）も一致する。この結果、出力トランジスタ１６０のゲート接続された出力ノード２１０の電位は、ＦＤ電位と略一致する。
【００５６】
この際に、ＦＤ１３０とデータ線２００との間には、増幅トランジスタ１４０のＶｇｓおよび選択トランジスタ１５０のＶｄｓの和に相当する電位差ΔＶが生じる一方で、データ線２００および出力ノード２１０の間にも、出力トランジスタ１６０，１７０によって同等の電位差ΔＶが生じることが理解される。したがって、増幅トランジスタ１４０および選択トランジスタ１５０による電位差ΔＶがＦＤ電位に依存して変化しても、第２の出力回路２０５は、電位差ΔＶを逆方向に補正して、ＦＤ電位に従った出力電圧ＶＯＵＴを出力ノード２１０に出力することができる。
【００５７】
これにより、ＦＤ電位に対する出力電圧ＶＯＵＴの特性は、ＦＤ電位に対するデータ線２００の電圧の特性とは異なり、ＦＤ電位に依存した変化が解消されたものとなる。したがって、第２の出力回路２０５を備えた実施の形態１に従う信号出力構成では、ＦＤ電位をデータ線２００に読み出す際の出力特性（線形性および利得）を、比較例よりも改善することができる。
【００５８】
特に、電流源３５についても１個のＰＭＯＳトランジスタによって構成可能であるので、第２の出力回路２０５は、３個のＭＯＳトランジスタによって、簡易かつ小型に構成することが可能である。したがって、特許文献１と比較して、ＣＭＯＳイメージセンサ５の大型化を回避できる。
【００５９】
また、線形性の悪化の他、図２および図３に示されるように、単一のＦＤ１３０が２個の受光素子１０ａ，１０ｂによって共有される回路構成では、制御電圧（ゲート電圧）が低いこと等によってリセットトランジスタ１１０の電流駆動能力が不十分な場合、一方の受光素子１０ａの出力が、他方の受光素子１０ｂの出力に影響を及ぼす現象が発生してしまう。
【００６０】
たとえば、受光素子１０ａからの電荷をＦＤ１３０に転送して読出動作を実行した後、ＦＤ１３０をリセットして、その後に受光素子１０ｂからの電荷をＦＤ１３０に転送する読出動作を考える。この際に、リセットが不十分なために、受光素子１０ａからの出力に依存してリセット後のＦＤ電位（リセット電位）が変動することにより、受光素子１０ｂからの読出動作における出力が変動することが懸念される。
【００６１】
図１５は、実施の形態１による効果、すなわち、第２の出力回路の効果を説明するための回路シミュレーション結果を示すグラフである。図１５では、上述のように、共通のＦＤ１３０を共有する２個の受光素子１０ａ，１０ｂからの読出動作を、リセット動作を挟んで実行したときにおける、ＦＤ電位および出力電圧ＶＯＵＴの挙動を、各トランジスタの素子定数を設定して回路シミュレータによって求めた。
【００６２】
図１５には、受光素子１０ａの受光レベルに対する受光素子１０ｂからの読出動作における出力レベルの変化の特性が示される。
【００６３】
まず、受光素子１０ａの受光レベル（受光量）を設定して、受光素子１０ａから当該受光レベルに相当する電荷量がＦＤ１３０へ出力されたときの回路動作（各部電圧変化）が回路シミュレータによって求められる。この状態から、リセットトランジスタ１１０の制御電圧（ゲート電圧）Ｖｇを印加することによってＦＤ電位をリセットし、さらに、受光素子１０ｂからの読出動作を実行した際の回路動作（各部電圧変化）がさらにシミュレーションされる。ここでは、受光素子１０ｂの受光レベルを一定値に固定した下で、受光素子１０ａの受光レベルを変化させて、受光素子１０ｂからの当該一定値の読出動作における出力変化をシミュレーションした。
【００６４】
図１５（ａ）には、図２の構成（比較例）、すなわち、第２の出力回路が配置されていない回路構成におけるシミュレーション結果が示される。一方で、図１５（ｂ）には、第２の出力回路が配置された図３の構成（実施の形態１）におけるシミュレーション結果が示される。
【００６５】
図１５のシミュレーションでは、受光素子１０ａからの読出後、リセットトランジスタ１１０をオンさせてＦＤ電位をリセットした後に、受光素子１０ｂから同一量の電荷がＦＤ１３０へ出力された読出動作における出力レベルＶＬが評価される。出力レベルＶＬは、リセット後（リセットトランジスタ１１０のオフ時点）における受光素子１０ｂからの読出動作前における出力電圧ＶＯＵＴから、受光素子１０ｂからＦＤ１３０への電荷転送後における出力電圧ＶＯＵＴを減算した電圧変化量に相当する。
【００６６】
図１５（ａ），（ｂ）の横軸は、受光素子１０ａの受光レベルを示す。図１５（ａ），（ｂ）には、受光素子１０ａの受光レベルが最小（Ｐｍｉｎ）である場合の読出動作における出力レベルＶＬを基準値として、受光素子１０ａの受光レベルが変化したときの当該基準値からの出力レベルＶＬの変化量ΔＶＬが示される。
【００６７】
受光素子１０ａの受光レベルが最小（Ｐｍｉｎ）である場合には、受光素子１０ａからの読出後におけるＦＤ電位はリセット電位のままであるので、リセットトランジスタ１１０によるリセット後のＦＤ電位は、リセット電位となる。すなわち、ＦＤ１３０は完全にリセットされる。完全なリセット後における受光素子１０ｂからの読出動作における出力レベルＶＬが上記基準値とされる。
【００６８】
図１５（ａ），（ｂ）とも、リセットトランジスタ１１０のオン時における制御電圧(ゲート電圧）をパラメータとして、各制御電圧における、受光素子１０ａの受光レベルの変化に対する受光素子１０ｂからの読出時における出力レベルの基準値からの変化量ΔＶＬの特性が示される。
【００６９】
図１５（ａ）を参照して、受光素子１０ａの受光レベルが最小（Ｐｍｉｎ）である場合には、上記の定義からΔＶＬ＝０である。受光素子１０ａの受光量が増加すると、これに応じて、読出時のＦＤ電位が低下する。したがって、受光素子１０ａからの読出後、リセットトランジスタ１１０によってＦＤ電位をリセットする際に、制御電圧Ｖｇ（ゲート電圧）の不足によりリセットが不十分であると、リセット後のＦＤ電位が本来のＦＤ電位（ＶＤＤ）よりも低下する。この低下量は、リセット前のＦＤ電位が低い程（すなわち、受光素子１０ａの受光量が大きいほど）大きくなる。
【００７０】
リセット電位が低い状態から受光素子１０ｂからの読出を行なうと、同一の出力電荷に対してＦＤ電位が低下する。上述のように増幅トランジスタ１４０のチャネル長変調効果や選択トランジスタ１５０のオン抵抗等には電圧依存性があるため、ソースフォロワ回路の利得は、入力される電位、すなわち、ＦＤ電位に依存して変化する虞がある。これにより、同一光量の読出（すなわち、同一電荷量の転送）に対しては本来一定となるべき出力レベルＶＬが、リセット動作前に受光素子１０ａから読出された電荷量（すなわち、受光素子１０ａの受光量）に依存して変動する現象が生じる可能性がある。図１５（ａ），（ｂ）には、この現象のシミュレーション結果が示される。
【００７１】
制御電圧がＶＤＤ≦Ｖｇ＜Ｖ１の範囲では、上記のようにリセットトランジスタ１１０の電流駆動能力が不十分となるため、リセット後のＦＤ電位が受光素子１０ａの受光レベルに応じて変動し、この結果、出力レベルＶＬにも変動が生じるというシミュレーション結果が得られた。具体的には、受光素子１０ａの受光量が大きくリセット動作後のＦＤ電位が低下するほど、出力レベルＶＬは大きくなる（すなわち、ΔＶＬが増加する）というシミュレーション結果が得られた。すなわち、受光素子１０ａの受光レベルが、受光素子１０ｂからの読出動作に影響を及ぼしている。
【００７２】
一方で、リセットトランジスタ１１０のゲート電圧を上昇させることにより、リセット後のＦＤ電位の変動は解消できる。図１５（ａ）の例では、Ｖｇ＞Ｖ１に昇圧することにより、受光素子１０ａの受光レベルに依存することなく、受光素子１０ｂからの同一光量の読出動作時における出力レベルＶＬをほぼ一定（すなわち、ΔＶＬ＝０）とできるというシミュレーション結果が得られた。
【００７３】
図１５（ａ）のシミュレーション結果より、図２（比較例）の構成では、受光素子１０ａの受光レベルに依存することなく受光素子１０ｂの受光量を正確に読出すためには、電源電圧ＶＤＤを昇圧してリセットトランジスタ１１０の制御電圧（ゲート電圧）Ｖｇを生成することが必要となることが理解される。
【００７４】
図１５（ｂ）を参照して、図３の構成では、第２の出力回路の効果により、リセットトランジスタ１１０の制御電圧がＶ１よりも低い範囲であっても、図１５（ａ）でのＶｇ＞Ｖ１の場合と同様に、受光素子１０ａの受光レベルに依存することなく、出力レベルＶＬが変動しない（すなわち、ΔＶＬ＝０）というシミュレーション結果が得られた。
【００７５】
このシミュレーション結果からも理解されるように、実施の形態１によれば、リセット後のＦＤ電位の変動による増幅トランジスタ１４０および選択トランジスタ１５０でのバイアス状態の変動を、第２の出力回路の出力トランジスタ１６０，１７０のバイアス状態に反映することができる。したがって、リセットトランジスタ１１０の制御電圧（ゲート電圧）Ｖｇを昇圧しなくても、受光素子１０ａの受光レベルに依存することなく受光素子１０ｂの受光量を正確に読出すことができる。
【００７６】
このように、実施の形態１に従う構成では、第２の出力回路の効果によって、リセットトランジスタ１１０の制御電圧Ｖｇに昇圧電圧を用いることなく、各受光素子単位での出力特性（線形性および利得）の改善のみならず、同一のＦＤ１３０を供給する複数の受光素子１０ａ，１０ｂからの読出精度を向上させることができる。
【００７７】
［実施の形態１の変形例１］
図４は、本実施の形態１の変形例１に従う受光素子からの信号出力構成を説明する回路図である。
【００７８】
図４を図３と比較して、実施の形態１の変形例１では、選択トランジスタ１５０に対応する出力トランジスタ１７０のゲートに、制御信号ＣＳが入力される点が異なる。制御信号ＣＳは、Ｈレベル時に、選択信号ＳＥＬのＨレベル電位と同等に設定される。図４のその他の部分の構成は図３と同様であるので詳細な説明は繰返さない。
【００７９】
図５には、制御信号ＣＳの活性化タイミングを説明するための信号波形図が示される。
図５を参照して、図４に示した信号出力構成において、選択信号ＴＸ０またはＴＸ１の活性化によって、ＦＤ１３０に受光素子１０ａまたは１０ｂから電荷が転送された状態で、時刻ｔ１において選択信号ＳＥＬがＨレベルに活性化される。
【００８０】
これにより、選択信号ＳＥＬに対応するＦＤ１３０の電位を読み出すために、増幅トランジスタ１４０、選択信号ＳＥＬによってオンされた選択トランジスタ１５０、および電流源３０（２・Ｉｓ）によって構成されるソースフォロワ回路が動作する。この結果、データ線２００の電圧が、ＦＤ電位に応じた電圧、より正確には、上述のように、ＦＤ電位に対して増幅トランジスタ１４０および選択トランジスタ１５０による電位差ΔＶを有するレベルに向けて変化する。
【００８１】
このとき、データ線２００の電圧は、電流源３０による電流量２・Ｉｃによって駆動される。このため、データ線２００の電圧が安定するまでの整定時間が、図３の様に電流量Ｉｃによってデータ線２００を駆動する場合と比較して短縮される。
【００８２】
そして、時刻ｔ２で、制御信号ＣＳをＨレベルに設定するとによって、第２の出力回路２０５が実施の形態１と同様の動作を開始する。これにより、電位差ΔＶがキャンセルされた、ＦＤ電位に従った出力電圧ＶＯＵＴが出力ノード２１０に出力される。データ線２００の電圧が安定した後に第２の出力回路２０５を動作させるように時刻ｔ２、すなわち、選択信号ＳＥＬおよび制御信号ＣＳ間の活性化タイミングの時間差を設定することにより、出力電圧ＶＯＵＴを早期に安定化することができる。したがって、時刻ｔ３において、出力電圧ＶＯＵＴをＡＤＣ４０に取り込むための読出信号ＲＤをＨレベルに設定することができる。
【００８３】
これに対して、制御信号ＣＳがＨレベルに固定された実施の形態１と同様の状態では、選択信号ＳＥＬをＨレベルに設定することにより、データ線２００および出力ノード２１０の各々が、電流量Ｉｃ（２Ｉｃ−Ｉｃ）で駆動されることになる。したがって、データ線２００の電圧および出力電圧ＶＯＵＴは一緒に変化する。データ線２００は、画素アレイ６を縦断する列毎の配線であるため、寄生容量が大きくなる傾向にある。このため、データ線２００の電圧が安定化するまでに時間を要することによって、出力電圧ＶＯＵＴが安定化するタイミングが遅れる虞がある。たとえば、図５中の時刻ｔ４まで、読出信号ＲＤをＨレベルに設定するタイミングを遅らせる必要が生じる可能性がある。
【００８４】
このように、実施の形態１の変形例に従う信号出力構成では、実施の形態１と同様の出力特性の改善効果に加えて、データ線２００の寄生容量が大きい場合にも、出力電圧ＶＯＵＴを速やかに安定化させることにより、受光素子からの信号出力動作を高速化することが可能となる。
【００８５】
［実施の形態１の変形例２］ 
図６は、本実施の形態１の変形例２に従う受光素子からの信号出力構成を説明する回路図である。
【００８６】
図６を図３と比較して、実施の形態１の変形例２では、第２の出力回路２０５を構成する出力トランジスタ１６０，１７０が、画素アレイ６内に配置される点で異なる。これにより、出力トランジスタ１６０，１７０は、増幅トランジスタ１４０および選択トランジスタ１５０と近接して配置される。すなわち、出力トランジスタ１６０，１７０は、各列において、第１の出力回路の各々に対応して２つの行毎に配置される。出力トランジスタ１７０のゲートには、選択トランジスタ１５０と共通の選択信号ＳＥＬが入力される。図６のその他の部分の構成は図３と同様であるので詳細な説明は繰返さない。
【００８７】
実施の形態１の変形例２による構成では、出力トランジスタ１６０および増幅トランジスタ１４０、ならびに、出力トランジスタ１７０および選択トランジスタ１５０のそれぞれを近接して配置することができるので、製造時ばらつきによる両トランジスタ間での素子特性差を抑制することができる。
【００８８】
したがって、増幅トランジスタ１４０および選択トランジスタ１５０によって生じる電位差と、出力トランジスタ１６０および１７０によって生じる電位差とをさらに同一化することができる。これにより、出力トランジスタ１６０，１７０の配置個数が増加する一方で、実施の形態１に従う構成による出力特性の改善効果をさらに高めることが可能となる。
【００８９】
なお、実施の形態１の変形例２に従う構成では、第２の出力回路２０５間の選択も必要となるため、出力トランジスタ１７０のオンオフを制御することが必要である。なお、図６の構成において、実施の形態１の変形例１と同様の制御信号ＣＳを出力トランジスタ１７０のゲートに入力するようにしてもよい。この場合には、選択信号ＳＥＬを所定時間（図４における時刻ｔ１〜ｔ２の時間差相当）遅延させることによって、制御信号ＣＳを生成することが可能である。
【００９０】
また、実施の形態１およびその変形例１，２では、同一列の２個（２行）の受光素子１０によって、ＦＤ１３０、増幅トランジスタ１４０および選択トランジスタ１５０が共有される、２．５トランジスタ型の構成を例示したが、各受光素子１０に対して、ＦＤ１３０、増幅トランジスタ１４０および選択トランジスタ１５０が配置される構成に対しても、本実施の形態１およびその変形例による第２の出力回路２０５をデータ線２００に対して接続することによって、同等の作用効果を発揮することが可能である点について確認的に記載する。
【００９１】
また、増幅トランジスタ１４０および選択トランジスタ１５０によって構成された出力段（第１の出力回路）の構成についても、図３、図４および図６の各々での例示に限定されるものではない。すなわち、第１の出力回路によって生じるＦＤ１３０およびデータ線２００の間の電位差ΔＶと同等の電位差がデータ線２００および出力ノード２１０の間に生じるように、第１の出力回路と同等のバイアス状態のトランジスタがデータ線２００および出力ノード２１０の間に接続されるように第２の出力回路２０５を構成することによって、第１の出力回路の構成を限定することなく、実施の形態１およびその変形例で説明した出力特性の改善効果を同様に享受することが可能である。
【００９２】
［実施の形態２］
（リセット電位の変動について）
ＣＭＯＳイメージセンサにおける出力特性を悪化させる他の要因として、リセット電位のばらつきが挙げられる。この問題点について、図２に示した比較例を再び用いて説明する。
【００９３】
図２を再び参照して、ＦＤ電位は、リセット信号ＲＳＴのＨレベル時に、リセットトランジスタ１１０がオンすることによって、ＶＤＤへリセットされる。
【００９４】
この際に、リセットトランジスタ１１０はＮＭＯＳトランジスタで構成されているため、リセット信号ＲＳＴのＨレベル電位がＶＤＤと同等であると、ＦＤ電位が（ＶＤＤ−Ｖｔｈ）付近まで上昇したときに、リセットトランジスタ１１０が電源配線１００からＦＤ１３０へ供給する電流が大幅に減少する。したがって、ＦＤ電位が完全に収束するまでには長時間を要することになる。一方で、高速動作の要請のためにリセット時間を制限すると、リセット終了時のＦＤ電位にばらつきが生じる。この結果、リセット前のＦＤ電位に依存して、リセット動作後のＦＤ電位（リセット電位）が変動する虞がある。
【００９５】
特に、図２のような２．５トランジスタ型の構成では、２個の受光素子１０ａ，１０ｂによって共通のＦＤ１３０を共有するので、受光素子１０ａからＦＤ１３０へ転送された電荷量に応じた出力電圧ＶＯＵＴの出力動作後、直ちにＦＤ電位をリセットして、受光素子１０ｂからＦＤ１３０へ転送動作が実行される。このとき、リセット前のＦＤ電位は、受光素子１０ａでの受光量に応じて異なる。さらに、通常、ＦＤ１３０の容量成分は、トランジスタの寄生容量成分を含むため、電圧依存性を有する。このため、リセット前のＦＤ電位の違いによって容量値が変化している。
【００９６】
また、増幅トランジスタ１４０、選択トランジスタ１５０および電流源３０によって構成されるソースフォロワ回路にも、出力電圧に依存して利得が変化する特性がある。この電圧依存性は、実施の形態１でも説明したように、基板バイアス効果によるしきい値電圧の変動、選択トランジスタ１５０のオン抵抗の変動等が原因である。
【００９７】
これらの電圧依存性を考慮すると、ＦＤ電位を完全にリセットすることができなければ、リセット電位の変動によって、受光素子１０での同一の受光量に対して同一の出力電圧ＶＯＵＴが生成できない虞がある。特に、ＦＤ電位がＶＤＤ近傍である場合には、リセット時間が十分確保できたとしても、出力動作時に選択トランジスタ１５０のゲート・ソース間電圧が十分確保できなくなるため、オン抵抗が上昇することによって、データ線２００への出力電圧が低下する。これにより、リセット電位の違いによってＦＤ電位に対する出力電圧ＶＯＵＴの利得が変化するとともに、出力の線形性が低下する。
【００９８】
このような問題点を回避するために、リセット信号ＲＳＴのＨレベル電位を、電源電圧ＶＤＤの昇圧電圧によって発生する対策が考えられる。しかしながら、昇圧に対応する構成を設けることによって回路規模の増大が懸念される。
【００９９】
また、図２の構成では、増幅トランジスタ１４０、選択トランジスタ１５０および電流源３０によるソースフォロワ回路（第１の出力回路）の電源と、リセット用電源とが、電源配線１００を共有することによって共通化されている。したがって、電源配線１００での電圧降下の影響で、画素アレイ６内での位置に依存して、受光素子１０間でリセット電位が変動する虞もある。画像の高精細化のために画素アレイ６内での受光素子数を増加させることにより、この問題はさらに大きくなる。
【０１００】
このような電圧降下に対しては、図７に示すように、電源配線１００をメッシュ状にすることによってＶＤＤの電源インピーダンスを下げる対策が講じられるが、物理的な限界が存在する。また、ＶＤＤのインピーダンスが十分に低くないと、ソースフォロワ回路の動作時に生じるＶＤＤの電圧降下によって、増幅トランジスタ１４０が、ゲート・ドレイン間電圧の低下により非飽和領域に入って動作することが懸念される。この場合には、ＦＤ電位に対する出力電圧ＶＯＵＴ線形性が大幅に低下してしまう。
【０１０１】
ソースフォロワ回路の電流源３０による電流量を小さくすることによっても電圧降下を抑制できるが、電流量を小さくすると出力電圧ＶＯＵＴが整定するまでの期間が長くなることによって動作の高速化が阻害されるという問題が新たに生じる。
【０１０２】
このように、リセット電位が変動すると出力特性の低下を招くため、回路規模の増大や高速化の阻害を回避して、リセット電位の安定化を図る必要がある。
【０１０３】
（実施の形態２に従う回路構成の説明）
図８は、本実施の形態２に従う受光素子からの信号出力構成を説明する回路図である。
【０１０４】
図８を図２と比較して、実施の形態２に従う構成では、図２に示した比較例の構成に対して、リセット電圧生成回路３００が新たに設けられる点と、リセットトランジスタ１１０が、リセット電圧配線３０５およびＦＤ１３０の間に接続される点が異なる。リセット電圧配線３０５には、リセット電圧生成回路３００からリセット電圧ＶＤＤ♯が出力される。図８のその他の部分の回路構成は図２と同様であるので、詳細な説明は繰返さない。以下では、リセット電圧配線３０５との接続によって生じる電位についてもＶＤＤ♯と表記する。
【０１０５】
リセット電圧生成回路３００は、電源配線１００と接地ノード（ＶＳＳ）との間に接続された、ＮＭＯＳトランジスタ３１０および電流源３２０を有する。トランジスタ３１０は、電源配線１００およびリセット電圧配線３０５との間に電気的に接続される。トランジスタ３１０のゲートは、電源配線１００と接続されている。
【０１０６】
これにより、リセット電圧配線３０５に出力されるリセット電圧ＶＤＤ♯は、電源電圧ＶＤＤからトランジスタ３１０のしきい値電圧Ｖｔｈ分降圧された電圧（ＶＤＤ−Ｖｔｈ）となる。リセット電圧生成回路３００により、リセットトランジスタ１１０の電源となるリセット電圧ＶＤＤ♯と、増幅トランジスタ１４０を含むソースフォロワ回路（第１の出力回路）の電源電圧ＶＤＤとが分離される。すなわち、トランジスタ３１０は、「降圧トランジスタ」に対応する。
【０１０７】
リセットトランジスタ１１０には、リセット信号ＲＳＴのＨレベル期間に過渡的な電流が流れるのみであるから、定常的なＤＣ電流は流れない。したがって、リセット動作に伴うリセット電圧ＶＤＤ♯の電圧降下は、ＤＣ成分を持たない。このため、各ＦＤ１３０の順次のリセット間隔を適切に確保すれば、リセット電圧配線３０５での電圧降下によって、画素アレイ６内の位置に依存した受光素子１０間でのリセット電位の変動を抑制することができる。
【０１０８】
さらに、リセット電圧ＶＤＤ♯＝ＶＤＤ−Ｖｔｈであるため、リセットトランジスタ１１０のゲートに入力されるリセット信号ＲＳＴのＨレベル電位を電源電圧ＶＤＤによって生成しても、リセットトランジスタ１１０のＶｇｓをＶｔｈ以上とすることができる。この結果、リセットトランジスタ１１０がオンしてから、リセット電圧ＶＤＤ♯によるＦＤ電位のリセットが終了するまでの期間を通じて、リセットトランジスタ１１０によって電流を十分に供給できる。したがって、電源電圧ＶＤＤを昇圧する機構を設けることなく、リセット時間を短縮するとともに、リセット前のＦＤ電位に依存したリセット電位のばらつきを抑制することができる。
【０１０９】
リセット電圧ＶＤＤ♯によって、ＦＤ電位の範囲もＶＤＤ−Ｖｔｈよりも低電位側となる。したがって、選択トランジスタ１５０のゲートに入力される選択信号ＳＥＬのＨレベル電位を電源電圧ＶＤＤによって生成しても、選択トランジスタ１５０を十分にオンすることができる。さらに、増幅トランジスタ１４０のゲート・ドレイン電圧が広がるため、電源電圧ＶＤＤの電圧降下に対して増幅トランジスタ１４０の飽和領域での動作を維持するためのマージンも上昇する。この結果、電源配線１００に要求される低インピーダンス性をある程度緩和できる。
【０１１０】
このように、実施の形態２に従う信号出力構成では、ＣＭＯＳイメージセンサ５の内部に簡易な構成の降圧回路（リセット電圧生成回路３００）を設けることによって、昇圧のための構成を設けることなく、ＦＤ１３０のリセット電位の変動を抑制することができる。この結果、ＣＭＯＳイメージセンサ５の回路規模の増大や高速化の阻害を招くことなく、リセット電位の安定化によって出力特性の変動を抑制することが可能となる。
【０１１１】
特に、リセット電圧ＶＤＤ♯は、ＮＭＯＳトランジスタ３１０のしきい値電圧Ｖｔｈに追従して変化する。このため、ウェハプロセスのばらつきや温度によって、ＮＭＯＳトランジスタ３１０を含む各ＮＭＯＳトランジスタのＶｔｈが変動しても、ＶＤＤ♯（ＶＤＤ−Ｖｔｈ）と各ＭＯＳトランジスタのＶｔｈとの電圧差は確保できるので、安定的な出力特性を得ることができる。
【０１１２】
図１６は、実施の形態２による効果を説明するためのシミュレーション結果を示すグラフである。
【０１１３】
図１６においても、単一のＦＤ１３０を共有する２個の受光素子１０ａ，１０ｂからの読出を、リセット動作を挟んで実行したときにおけるＦＤ電位および出力電圧ＶＯＵＴの挙動を、各トランジスタの素子定数を設定して回路シミュレータによって求めた。具体的には、受光素子１０ａ，１０ｂの受光レベルを同一に設定した下で、図１５と同様に定義される出力レベルＶＬを、受光素子１０ａからの読出時および受光素子１０ａからの読出時のそれぞれにおいてシミュレーションした。
【０１１４】
図１６の縦軸には、受光素子１０ａからの読出時における出力レベルＶＬ（ａ）と、受光素子１０ｂからの読出時における出力レベルＶＬ（ｂ）の差分である出力レベル差ΔＶＬａｂ（ΔＶＬａｂ＝ＶＬａ−ＶＬｂ）が示される。受光素子１０ａ，１０ｂの受光レベルを同一に設定しているので、本来は、ΔＶＬａｂ＝０となる。図１６の横軸には、受光素子１０ａ，１０ｂの受光レベルが示される。
【０１１５】
図１６のシミュレーションでは、比較例（図２）および実施の形態２（図８）の各々において、リセットトランジスタ１０の制御電圧Ｖｇ（リセット信号ＲＳＴのＨレベル電位）をＶＤＤとした時の上記読出動作をシミュレーションしている。点線で示された特性線５００は、比較例（図２）の構成におけるシミュレーション結果を示し、実線で示された特性線５０５は、実施の形態２（図８）の構成によるシミュレーション結果を示す。
【０１１６】
比較例（図２）では、リセット電圧とリセットトランジスタ１１０の制御電圧Ｖｇとが同レベル（ＶＤＤ）であるので、受光量が大きくなるのに従って受光素子１０ａからの読出後におけるＦＤ電位が低くなると、ＦＤ電位を十分にリセットできなくなる。この結果、特性線５００（点線）に示されるように、受光量が大きい領域では、リセット後の受光素子１０ｂからの読出動作での出力レベルＶＬが、受光量が小さい領域よりも大きくなる。すなわち、受光量が大きくなるにつれて、ΔＶＬａｂが負方向に拡大する。すなわち、受光量に依存してリセット後の受光素子１０ｂからの読出動作に誤差が生じてしまう。
【０１１７】
これに対して、実施の形態２（図８）では、リセットトランジスタ１１０の制御電圧Ｖｇ（Ｖｇ＝ＶＤＤ）がリセット電圧ＶＤＤ♯よりも高いので、受光素子１０ａの受光量が大きくてもＦＤ電位を十分にリセットすることができる。この結果、特性線５０５（実線）に示されるように、受光量に依存せず出力レベルＶＬをほぼ一定（すなわち、ΔＶＬａｂをほぼ０）にすることができる。すなわち、図１６に示したシミュレーション結果から、リセット後の受光素子１０ｂからの読出動作の誤差が解消されることが理解できる。
【０１１８】
［実施の形態２の変形例１］
図９は、本実施の形態２の変形例１に従う受光素子からの信号出力構成を説明する回路図である。
【０１１９】
図９を図８と比較して、実施の形態２の変形例１に従う構成では、図８に示したリセット電圧生成回路３００に代えて、リセット電圧生成回路３０１が設けられる点が異なる。
【０１２０】
リセット電圧生成回路３０１は、可変電流源３３０と、抵抗素子３４０と、バッファ３５０とを有する。可変電流源３３０および抵抗素子３４０は、ノードＮａを介して直列に接続される。バッファ３５０は、ノードＮａの電圧に従って、リセット電圧ＶＤＤ♯をリセット電圧配線３０５に供給する。図９のその他の部分の回路構成は図８と同様であるので、詳細な説明は繰返さない。
【０１２１】
ノードＮａの電圧、すなわち、リセット電圧ＶＤＤ♯は、可変電流源３３０による電流量をＩｖとし、抵抗素子３４０の抵抗値をＲとすると、ＶＤＤ♯＝ＶＤＤ−Ｉｖ・Ｒで示される。すなわち、リセット電圧生成回路３０１は、可変電流源３３０による電流量Ｉｖを変化させることにより、リセット電圧ＶＤＤ♯を可変に設定することができる。すなわち、可変電流源３３０および抵抗素子３４０により、リセット電圧ＶＤＤ♯を可変に制御するための「電圧制御回路」が構成される。
【０１２２】
リセット電圧ＶＤＤ♯を可変に設定するための構成は、図９の例示に限定されるものではなく、種々の構成を適用できる。たとえば、上述のように、リセットトランジスタ１１０には定常電流が流れないため、リセット電圧生成回路３０１の出力インピーダンスはあまり小さくしなくてもよい。このため、バッファ３５０の配置は省略することも可能である。
【０１２３】
実施の形態２の変形例１に従う構成では、リセット電圧ＶＤＤ♯を、ＣＭＯＳイメージセンサ５の機種や適用用途に応じて、製造時に調整することができる。このようにすると、リセット電圧ＶＤＤ♯を発生するための回路設計を複数の機種間で共通化することが可能となる。
【０１２４】
あるいは、ＣＭＯＳイメージセンサ５の使用状況に応じて、リセット電圧ＶＤＤ♯を変更することも可能である。たとえば、ＩＳＯ感度に連動させて、リセット電圧ＶＤＤ♯を変化させることが可能である。具体的には、ＩＳＯ感度が低いときには、リセット電圧ＶＤＤ♯を高くしてダイナミックレンジの拡大を図る一方で、ＩＳＯ感度が高いときには、リセット電圧ＶＤＤ♯を低くして出力特性の安定化を図るように、リセット電圧ＶＤＤ♯を動的に変化させることができる。
【０１２５】
［実施の形態２の変形例２］
図１０は、本実施の形態２の変形例２に従う受光素子からの信号出力構成を説明する回路図である。
【０１２６】
図１０を図８と比較して、実施の形態２の変形例２に従う構成では、図８に示したリセット電圧生成回路３００に代えて、リセット電圧生成回路３０２が設けられる点が異なる。リセット電圧生成回路３０２は、ＮＭＯＳトランジスタ３１０と、電流源３２０と、可変電流源３３０と、抵抗素子３４０とを有する。リセット電圧生成回路３０２は、リセット電圧生成回路３００および３０１の構成を組合せたものである。トランジスタ３１０のゲートは、可変電流源３３０および抵抗素子３４０の接続ノードＮａと接続されている。図１０のその他の部分の回路構成は図８と同様であるので、詳細な説明は繰返さない。
【０１２７】
実施の形態２の変形例２に従う構成では、リセット電圧配線３０５に出力されるリセット電圧ＶＤＤ♯は、実施の形態２の変形例１（図９）と同様に、可変電流源３３０の電流量に応じて変化することが可能である。さらに、実施の形態２に従う構成（図８）と同様に、ウェハプロセスのばらつきや温度によって各ＭＯＳトランジスタのＶｔｈが変動しても、ＶＤＤ♯（ＶＤＤ−Ｖｔｈ）と各ＭＯＳトランジスタのＶｔｈとの電圧差は確保できるので、安定的な出力特性を得ることができる。すなわち、実施の形態２およびその変形例１による効果の両方を享受することが可能となる。
【０１２８】
［実施の形態２の変形例３］
図１１は、本実施の形態２の変形例３に従う受光素子からの信号出力構成を説明する回路図である。
【０１２９】
図１１を図８と比較して、実施の形態２の変形例３に従う構成では、リセット電圧ＶＤＤ♯を発生するためのリセット電圧生成回路３００の構成が、画素アレイ６内に設けられる。
【０１３０】
図１１に示されるように、リセット電圧生成回路３００を構成するＮＭＯＳトランジスタ３１０および電流源３２０が、各列に対応して配置されている。そして、リセット電圧配線３０５は、列に沿った方向に延在して配置される。リセット電圧生成回路３００の構成および動作については、実施の形態２で説明したのと同様であるので、詳細な説明は繰り返さない。
【０１３１】
実施の形態２の変形例２に従う構成では、リセット電圧配線３０５を列方向に沿って配置するので、行方向に沿った配線を増加させる必要がない。したがって、列に沿った方向の寸法が制約される場合でも、実施の形態２による効果を享受することが可能である。
【０１３２】
［実施の形態３］
実施の形態３では、実施の形態１およびその変形例と、実施の形態２およびその変形例と組合せた場合の構成について説明する。
【０１３３】
図１２は、本実施の形態３に従う受光素子からの信号出力構成を説明する回路図である。
【０１３４】
図１２を図３と比較して、実施の形態３では、図３に示した実施の形態１に従う信号出力構成において、リセットトランジスタ１１０が、リセット電圧配線３０５とＦＤ１３０との間に設けられている。リセット電圧配線３０５に対しては、実施の形態２およびその変形例で説明したリセット電圧生成回路３００♯によって生成されたリセット電圧ＶＤＤ♯が供給される。なお、実施の形態３でのリセット電圧生成回路３００♯は、実施の形態２およびその変形例で説明したリセット電圧生成回路３００、３０１および３０２を包括的に表記するものである。すなわち、リセット電圧生成回路３００♯としては、リセット電圧生成回路３００、３０１および３０２のいずれかを適用することができる。
【０１３５】
このような構成とすることにより、実施の形態３では、実施の形態１に従う信号出力回路の構成によって享受される効果に加えて、電源電圧ＶＤＤを昇圧する機構を設けることなく、ＦＤ１３０のリセット電位の変動を抑制して、出力特性を向上することができる。
【０１３６】
さらに、リセット電圧ＶＤＤ♯を用いてＦＤ電位をリセットすることにより、第２の出力回路２０５からの出力電圧ＶＯＵＴ、すなわち、出力ノード２１０に出力される電位の上限をＶＤＤ−Ｖｔｈに抑えることができる。この結果、第２の出力回路２０５の出力特性を改善できる。
【０１３７】
第２の出力回路２０５の電源電圧がＶＤＤであるときに、出力ノード２１０の電位がＶＤＤに近付き、電流源３５を構成するトランジスタが非飽和領域に達すると、電流源３５の電流が下がり始める。電流源３５の電流が下がると、第１の出力回路を構成する増幅トランジスタ１４０および選択トランジスタ１５０（第１の出力回路）に流れる電流が増加する。この結果、第１の出力回路と、第２の出力回路との間で電流量に差が生じてしまうため、実施の形態１で説明した効果が薄まってしまい、出力特性の改善に悪影響を及ぼす可能性がある。すなわち、受光素子１０の受光量が小さい領域（すなわち、低照度での撮像時）での出力特性が低下することが懸念される。したがって、実施の形態１に従う構成では、第２の出力回路２０５については、電源電圧ＶＤＤよりも高い電圧によって駆動することが好ましい。
【０１３８】
これに対して、実施の形態３に従う構成では、出力ノード２１０の上限電位もＶＤＤ−Ｖｔｈに止まるので、受光素子１０の受光量によらず出力トランジスタ１７０の電流量を確保できる。したがって、電源電圧ＶＤＤを昇圧する機構を設けることなく、実施の形態１に従う信号出力構成における低照度での撮像時の出力特性を改善することが可能となる。
【０１３９】
図１７は、実施の形態３による効果を説明するためのシミュレーション結果を示すグラフである。
【０１４０】
図１７においても、単一のＦＤ１３０を共有する２個の受光素子１０ａ，１０ｂからの読出を、リセット動作を挟んで実行したときにおけるＦＤ電位および出力電圧ＶＯＵＴの挙動を、各トランジスタの素子定数を設定して回路シミュレータによって求めた。そして、図１６と同様に、受光素子１０ａ，１０ｂの受光レベルを同一に設定して、図１５，１６と同様に定義される出力レベルＶＬを、受光素子１０ａからの読出時および受光素子１０ａからの読出時のそれぞれにおいてシミュレーションした。
【０１４１】
さらに、受光素子１０ｂについて、入力（受光量）および出力レベルＶＬのＡ／Ｄ換算値間の積分リニアリティ（ＩＮＬ：積分非直線性）を算出した。ＩＮＬはＬＳＢ（Least Significant Bit）を単位として表される。
【０１４２】
図１７の横軸には、受光素子１０ａ，１０ｂの受光レベルが示され、縦軸には、受光素子１０ｂの入力／出力間すなわち、リセット動作後の受光素子１０ｂの読出動作における受光量および出力レベルＶＬの間のＩＮＬが示される。ＩＮＬ＝０のとき入力／出力は完全に線形であり、線形性が低下すると｜ＩＮＬ｜が大きくなる。
【０１４３】
比較例（図２）および実施の形態３（図１２）の各々において、リセットトランジスタ１０の制御電圧Ｖｇ（リセット信号ＲＳＴのＨレベル電位）をＶＤＤとした時の上記読出動作がシミュレーションされる。点線で示された特性線５１０は、比較例（図２）の構成におけるシミュレーション結果を示し、実線で示された特性線５１５は、実施の形態３（図１２）の構成によるシミュレーション結果を示す。
【０１４４】
比較例（図２）では、図１６と同様に、受光素子１０ａの受光量に応じてリセット後のＦＤ電位が変動する。ＦＤ電位が変わると増幅トランジスタ１４０および選択トランジスタ１５０のバイアス状態も変動するため、ＦＤ電位に対する出力レベルＶＬの線形性も低下する。この結果、入力／出力間の線形性は低下する。特に、中程度の受光量の領域において、ＩＮＬ＝−３０〜−３５（ＬＳＢ）程度まで線形性が低下している。
【０１４５】
これに対して、実施の形態３（図１２）では、リセットトランジスタ１１０の制御電圧Ｖｇ（Ｖｇ＝ＶＤＤ）がリセット電圧ＶＤＤ♯よりも高いので、受光素子１０ａの受光量が大きくてもＦＤ電位を十分にリセットすることができる。さらに、第２の出力回路（出力トランジスタ１６０，１７０）によって、増幅トランジスタ１４０および選択トランジスタ１５０のバイアス状態の変化を出力電圧ＶＯＵＴに反映することができる。
【０１４６】
この結果、実施の形態３（図１２）では、入力／出力間の線形性は改善される。特に、中程度の受光量の領域においても、ＩＮＬを−５（ＬＳＢ）以下とできており、ＩＮＬを約１／６に低減することができる。
【０１４７】
図１８には、比較例（図２）および実施の形態３（図１２）の間での増幅トランジスタ１４０によるソースフォロワ回路のゲイン（利得）の比較が示される。
【０１４８】
図１８のシミュレーションでは、比較例（図２）および実施の形態３（図１２）の各々において、図１７と同様に読出動作をシミュレーションした際の、増幅トランジスタ１４０のゲート電圧（ＦＤ電位）の変化に対するソース電圧の変化の比率を、ソースフォロワ回路のゲインとして求めた。
【０１４９】
図１８から理解されるように、比較例（図２）ではソースフォロワ回路のゲインが８５％に止まるのに対し、実施の形態３（図１２）では、リセット後のＦＤ電位が安定するためゲインが９７％まで上昇する。これにより、ソースフォロワ回路のゲイン理論値（１．０＝１００％）に近い状態で、各受光素子１０ａ，１０ｂからの読出動作を実行できることが理解される。
【０１５０】
［実施の形態３の変形例１］
実施の形態１の変形例に従う信号出力構成についても実施の形態２およびその変形例と組合せることが可能である。
【０１５１】
図１３には、本実施の形態３の変形例１に従う受光素子からの信号出力構成を説明する回路図である。
【０１５２】
図１３を図４と比較して、実施の形態３の変形例１では、図４に示した実施の形態１の変形例１に従う信号出力構成において、リセットトランジスタ１１０が、リセット電圧配線３０５とＦＤ１３０との間に設けられている。リセット電圧配線３０５に対しては、リセット電圧生成回路３００♯によって生成されたリセット電圧ＶＤＤ♯が供給される。
【０１５３】
このような構成とすることにより、実施の形態３の変形例１では、実施の形態１の変形例１に従う信号出力回路の構成によって享受される効果に加えて、電源電圧ＶＤＤを昇圧する機構を設けることなく、ＦＤ１３０のリセット電位の変動を抑制して、出力特性を向上することができる。
【０１５４】
さらに、実施の形態３と同様に、電源電圧ＶＤＤを昇圧する機構を設けることなく、実施の形態１の変形例１に従う信号出力構成における低照度での撮像時の出力特性を改善することが可能となる。
【０１５５】
［実施の形態３の変形例２］
図１４には、本実施の形態３の変形例２に従う受光素子からの信号出力構成を説明する回路図である。
【０１５６】
図１４を図５と比較して、実施の形態３の変形例２では、図５に示した実施の形態１の変形例２に従う信号出力構成において、リセットトランジスタ１１０が、リセット電圧配線３０５とＦＤ１３０との間に設けられている。リセット電圧配線３０５に対しては、リセット電圧生成回路３００♯によって生成されたリセット電圧ＶＤＤ♯が供給される。
【０１５７】
このような構成とすることにより、実施の形態３の変形例２では、実施の形態１の変形例２に従う信号出力回路の構成によって享受される効果に加えて、電源電圧ＶＤＤを昇圧する機構を設けることなく、ＦＤ１３０のリセット電位の変動を抑制して、出力特性を向上することができる。
【０１５８】
さらに、実施の形態３と同様に、電源電圧ＶＤＤを昇圧する機構を設けることなく、実施の形態１の変形例２に従う信号出力回路における低照度での撮像時の出力特性を改善することが可能となる。
【０１５９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１６０】
５  ＣＭＯＳイメージセンサ、６  画素アレイ、１０，１０ａ，１０ｂ  受光素子、２０  制御回路、３０，３５  電流源、１００  電源配線、１１０  リセットトランジスタ、１２０ａ，１２０ｂ  転送トランジスタ、１４０  増幅トランジスタ、１５０  選択トランジスタ、１６０，１７０  出力トランジスタ、１６５  電圧源、２００  データ線、２０５  第２の出力回路、２１０  出力ノード、３００，３００♯，３０１，３０２  リセット電圧生成回路、３０５  リセット電圧配線、３１０  トランジスタ（降圧トランジスタ）、３３０  可変電流源、３４０  抵抗素子、３５０  バッファ、ＣＳ  制御信号、Ｎａ  ノード、ＲＳＴ  リセット信号、ＳＥＬ  選択信号、ＴＸ０，ＴＸ１  行選択信号、ＶＤＤ♯  リセット電圧、ＶＤＤ  電源電圧、ＶＯＵＴ  出力電圧。
【図１】
2014112820.tif 000003
【図２】
2014112820.tif 000004
【図３】
2014112820.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2014112820.tif 000019
【図１８】
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