(57)【要約】      （修正有）【課題】サイズ、電力、および速度の要件、並びにそのコストを高めることが無いようなディジタル対アナログコンバータを提供する。【解決手段】ディジタル信号を処理する電子回路は、各々がディジタル信号の遅延されたレプリカを生成するように構成されている、複数のディジタル遅延回路と、各々が、ディジタル信号、または遅延回路の１つからの遅延されたレプリカを、アナログ信号へ変換するように構成されている、複数のディジタル対アナログコンバータと、各々がディジタル対アナログコンバータからのアナログ信号を利得係数によって調節するように構成されていて、かつ各々が出力をもつ、複数のアナログ利得回路と、アナログ利得回路の出力を加算するように構成されているアナログ加算器とを含む。【選択図】図２
2014112866.tif 000002
【特許請求の範囲】
【請求項１】
ディジタル信号を処理する電子回路であって、
各々が前記ディジタル信号の遅延されたレプリカを生成するように構成されている、複数のディジタル遅延回路と、
各々が、前記ディジタル信号、または前記遅延回路の１つからの前記遅延されたレプリカを、アナログ信号へ変換するように構成されている、複数のディジタル対アナログコンバータと、
各々がディジタル対アナログコンバータの１つからの前記アナログ信号を利得係数によって調節するように構成されていて、かつ各々が出力をもつ、複数のアナログ利得回路と、
前記アナログ利得回路の前記出力の和をとるように構成されているアナログ加算器とを含む電子回路。
【請求項２】
前記ディジタル遅延回路、ディジタル対アナログコンバータ、アナログ利得回路、およびアナログ加算器が、前記回路にフィルタリング機能を行わせるように構成され、相互接続される請求項１記載の電子回路。
【請求項３】
各ディジタル遅延回路の前記遅延と各アナログ利得回路の前記利得とが、前記回路に前記フィルタリング機能を行わせるような大きさをもつ請求項２記載の電子回路。
【請求項４】
前記フィルタリング機能が、ローパス機能である請求項３記載の電子回路。
【請求項５】
前記ディジタル遅延回路が、直列に接続される請求項１記載の電子回路。
【請求項６】
前記ディジタル遅延回路の各々が出力をもち、
前記ディジタル対アナログコンバータの各々が入力をもち、
各ディジタル遅延回路の前記出力が、前記ディジタル対アナログコンバータの１つの前記入力に接続される請求項１記載の電子回路。
【請求項７】
前記ディジタル対アナログコンバータの各々が出力をもち、
前記アナログ利得回路の各々が入力をもち、
各ディジタル対アナログコンバータの前記出力が、前記アナログ遅延回路の１つの前記入力に接続される請求項１記載の電子回路。
【請求項８】
前記アナログ利得回路の各々が出力をもち、
前記アナログ加算器が複数の入力をもち、
各アナログ利得回路の前記出力が、前記アナログ加算器の入力の１つに接続される請求項１記載の電子回路。
【請求項９】
前記ディジタル遅延回路の各々が、１ビットのみをもつディジタルワードを遅延するように構成される請求項１記載の電子回路。
【請求項１０】
前記ディジタル対アナログコンバータの各々が、１ビットのみをもつディジタルワードを変換するように構成される請求項１記載の電子回路。
【請求項１１】
前記遅延回路の各々が、前記ディジタル対アナログコンバータの１つに接続され、
前記アナログ利得回路の各々が、前記ディジタル対アナログコンバータの１つに接続され、
前記アナログ加算器が、前記アナログ利得回路に接続される請求項１記載の電子回路。
【請求項１２】
前記遅延回路の数が、前記ディジタル対アナログコンバータの数よりも１つ少ない請求項１記載の電子回路。
【請求項１３】
前記アナログ加算器によって与えられた前記和を送信するように構成されたアンテナをさらに含む請求請１記載の電子回路。
【請求項１４】
前記受信信号を受信するように構成された受信機をさらに含む請求項１３記載の電子回路。
【請求項１５】
複数の入力をもつアナログ加算器と、
各々が前記アナログ信号加算器の前記入力の１つに接続された出力と、入力とをもつ、複数のアナログ利得回路と、
各々が前記アナログ利得回路の１つの前記入力に接続された出力と、入力とをもつ、複数のディジタル対アナログコンバータと、
各々が前記複数のディジタル対アナログコンバータの１つの前記入力に接続された出力をもつ、複数の直列接続されたディジタル遅延回路とを含む電子フィルタ。
【請求項１６】
前記ディジタル信号のディジタルレプリカの組を生成することであって、前記ディジタルレプリカの各々が、前記ディジタル信号と実質的に同じであるが、前記ディジタル信号から、時間を、他のディジタルレプリカの遅延と異なる量分遅延されていることと、
前記ディジタル信号と、前記ディジタル信号の前記遅延されたディジタルレプリカの各々とを、アナログ信号に変換することと、
利得係数を前記アナログ信号の各々に適用することと、
重み付けされたアナログ信号を加算することととを含む方法。
【請求項１７】
前記ディジタルレプリカの組を生成することが、前記信号を一連のディジタル回路に通すことを含む請求項１６記載の方法。
【請求項１８】
各ディジタル遅延回路の前記遅延と各アナログ信号に適用される前記利得係数とが、前記方法にフィルタリング機能を行わせる請求項１７記載の方法。
【請求項１９】
前記フィルタリング機能が、ローパス機能である請求項１８記載の方法。
【請求項２０】
ディジタル信号のディジタルレプリカの組を生成する手段であって、前記ディジタルレプリカの各々が、前記ディジタル信号と実質的に同じであるが、前記ディジタル信号から、時間を、他のディジタルレプリカの遅延とは異なる量分遅延されている手段と、
前記ディジタル信号と、前記ディジタル信号の前記遅延されたディジタルレプリカの各々とを、アナログ信号に変換する手段と、
前記アナログ信号の各々に利得係数を適用する手段と、
重み付けされたアナログ信号を加算する手段とを含む電子回路。
【発明の詳細な説明】
【関連出願】
【０００１】
関連出願の相互参照
本出願は、2003年4月24日に出願された米国仮出願第60/465,710号（“Combined Digital-Analog Converter and Signal Filtering”）に対して優先権を主張している。この仮出願の全内容は、本明細書において参照によって取り入れられる。
【技術分野】
【０００２】
本出願は、ローパスフィルタおよびディジタル対アナログコンバータを含む電子フィルタに関する。本出願は、超広帯域通信システムにも関する。
【背景技術】
【０００３】
電子フィルタは、ある特定の周波数をもつ信号を通し、他の周波数をもつ信号を遮断する回路である。ある特定の周波数よりも低い信号のみを通すフィルタは、通常、ローパスフィルタと呼ばれ、ある特定の周波数よりも高い信号のみを通すフィルタは、ハイパスフィルタと呼ばれ、一定の周波数内の信号のみを通すフィルタは、通常、バンドパスフィルタと呼ばれ、一定の周波数外の信号のみを通すフィルタは、通常、ノッチフィルタと呼ばれる。
【０００４】
フィルタは、普通、アナログまたはディジタル信号の何れかに動作するように設計されている。
【０００５】
アナログフィルタは、一般に、連続的に変化する信号を処理する。アナログフィルタは、一般に、抵抗器、コンデンサ、およびいくつかの例では、インダクタを含む。アナログフィルタによって与えられる機能は、一般に、選択された構成要素の数および値と、それらの相互接続のされ方とによって判断される。
【０００６】
ディジタルフィルタは、一般に、２または３レベル間のような、多数のディスクリートなレベル間で交番する信号を処理する。ディジタルフィルタは、一般に、直列接続されたディジタル遅延回路、ディジタル重み付け（乗算器）回路、およびディジタル加算器を含む。ディジタルフィルタによって与えられる機能は、一般に、ディジタル遅延回路の数、各遅延の大きさ、および各重み付け回路の重み付けによって判断される。
【０００７】
ディジタルおよびアナログフィルタは、多様な応用において使用される。例えば、ローパスフィルタは、多くの場合に、送信機において使用され、送信機が、ＦＣＣによって通信のために認可された周波数よりも高い信号を送信しないことを保証する。
【０００８】
いくつかの送信機は、ディジタル形式で伝送される情報を受信する。これらのシステムでは、ディジタル情報信号は、多くの場合に、ディジタル対アナログコンバータによってアナログ信号に変換されてから、送信される。
【０００９】
これらのディジタル情報システムでは、必要とされるローパスフィルタは、ディジタル対アナログコンバータの前または後の何れかに置かれることができる。図１の（ａ）に示されているように、ローパスフィルタがディジタル対アナログコンバータの前に置かれるときは、そのローパスフィルタは、一般に、ディジタルフィルタである。図１の（ｂ）に示されているように、ローパスフィルタがディジタル対アナログコンバータの後に置かれるときは、そのローパスフィルタは、一般に、アナログフィルタである。
【００１０】
新しい超高帯域技術は、無線通信装置が、極めて低い電力レベル（例えば、１０ナノワット／メガヘルツ）で、数ギガヘルツの極めて広い帯域内で、かつ１メガビット秒から１ギガビット秒の範囲の速度で、同時に無線で通信することを可能にすることができる。
【００１１】
しかしながら、許容帯域幅は、無制限ではなく、したがって、依然として制御される必要がある場合がある。これを達成するために、ローパスフィルタが使用されることがある。ローパスフィルタは、極めて広い帯域幅を必要とし、極めて低い電力レベルの信号を忠実に処理するが、カットオフよりも高い信号を画然とカットオフすることができる。
【００１２】
１つのアプローチでは、ディジタル情報信号をアナログ信号に変換し、その後で、アナログ信号を、図１の（ｂ）に示されているような、アナログローパスフィルタに通す。都合の悪いことには、アナログフィルタは、極端に広い帯域幅内の信号を忠実に通すことができる一方で、同時に、カットオフよりも高い信号を画然とカットオフできないことがある。対照的に、要求帯域幅をもち、かつカットオフよりも高い信号を画然とカットオフするアナログローパスフィルタは、振幅において通された両者の信号を、周波数の関数として異なる量で位相をずらすことによって、歪ませることがある。また、必要基準に近いアナログローパスフィルタの設計は、構成要素の値の変化に相当に敏感であり、場合によっては、許容値が厳密に規制され、かつ変化する環境のために著しい変化を受けないコスト高の構成要素を必要とすることがある。必要なローパスの基準は、アナログ回路で実行するには複雑で、コスト高で、困難な設計を必要とすることもある。
【００１３】
その代りに、上述で示され、かつ図１の（ａ）に示されているように、送信機内のローパスフィルタは、ディジタル対アナログコンバータの前に挿入されることができる。この場合に、ローパスフィルタは、ディジタルフィルタである必要があることがある。しかしながら、この構成が、超広帯域送信機に接続して使用されるときは、必要なディジタル対アナログコンバータは、極めて高い周波数で動作し、同時に多数のビットを処理し、必要とされるフィルタリングの解を得る必要があることがある。これは、ディジタル対アナログコンバータのサイズ、電力、および速度の要件、並びにそのコストを高めることがある。事実、現在は、新しい超広帯域無線通信装置の必要要件の全てを満たすことができる実際のアナログ対ディジタルコンバータでさえもないであろう。
【発明の概要】
【００１４】
ディジタル信号を処理する電子回路は、各々がディジタル信号の遅延されたレプリカを生成するように構成されている、複数のディジタル遅延回路と；各々が、ディジタル信号、または遅延回路の１つからの遅延されたレプリカを、アナログ信号へ変換するように構成されている、複数のディジタル対アナログコンバータと；各々がディジタル対アナログコンバータからのアナログ信号を利得係数によって調節するように構成されていて、かつ各々が出力をもつ、複数のアナログ利得回路と；アナログ利得回路の出力を加算するように構成されているアナログ加算器とを含むことができる。
【００１５】
電子フィルタは、複数の入力をもつアナログ加算器と；各々がアナログ信号加算器の入力の１つに接続された出力と、入力とをもつ、複数のアナログ利得回路と；各々がアナログ利得回路の１つの入力に接続された出力と、入力とをもつ、複数のディジタル対アナログコンバータと；各々が複数のディジタル対アナログコンバータの１つの入力に接続された出力をもつ、複数の直列接続されたディジタル遅延回路とを含むことができる。
【００１６】
方法は、ディジタル信号のディジタルレプリカの組を生成することであって、ディジタルレプリカの各々が、ディジタル信号と実質的に同じであるが、ディジタル信号から、時間を、他のディジタルレプリカの遅延と異なる量分遅延されていることと；ディジタル信号と、ディジタル信号の遅延されたディジタルレプリカの各々とを、アナログ信号に変換することと；利得係数をアナログ信号の各々に適用することと；重み付けされたアナログ信号を加算することととを含むことができる。
【００１７】
電子回路は、ディジタル信号のディジタルレプリカの組を生成する手段であって、ディジタルレプリカの各々が、ディジタル信号と実質的に同じであるが、ディジタル信号から、時間を、他のディジタルレプリカの遅延とは異なる量分遅延されている手段と；ディジタル信号と、ディジタル信号の遅延されたディジタルレプリカの各々とを、アナログ信号に変換する手段と；アナログ信号の各々に利得係数を適用する手段と；重み付けされたアナログ信号を加算する手段とを含むことができる。
【図面の簡単な説明】
【００１８】
当業者には、実施形態のみが示され、かつ記載されている次の詳細な記述から、他の実施形態が容易に明らかになるであろう。細部は、種々の他の点において、開示されているものの主旨および範囲から逸脱することなく、全てを変更することもできる。図面および詳細な記述は、性質という観点から例証されていて、制限的ではないと考えられる。本出願の態様は、添付の図面において、制限的にではなく、例示的に示されている。
【００１９】
【図１】（ａ）および（ｂ）は、ローパスフィルタを含む従来技術のディジタル対アナログコンバータのブロック図。
【図２】結合されたディジタル対アナログコンバータおよび信号フィルタのブロック図。
【図３】結合されたディジタル対アナログコンバータおよび信号フィルタのフローチャート。
【図４】ローパスディジタル対アナログコンバータを使用した、送信機のブロック図。
【図５】ローパスディジタル対アナログコンバータを使用した、無線通信装置において使用されるようなトランシーバのブロック図。
【発明を実施するための形態】
【００２０】
添付の図面に関連して後述される詳細な記述は、例示的であり、実行されることができる実施形態のみを表わしてない。“例示的”という用語は、“例、事例、または例証としての役目を果たすこと”を意味しており、他の実施形態よりも好適な、または有利なものとして解釈されるべきではない。詳細な記述は、開示されるものを全体的に理解させるための特定の詳細を含む。いくつかの事例では、周知の構造および装置は、概念を最も明らかに示すために、ブロック図で示されている。しかしながら、当業者には、これらの概念は、これらの特定の詳細なしに実行され得ることが明らかになるであろう。
【００２１】
図２は、結合されたディジタル対アナログコンバータおよび信号フィルタのブロック図である。
【００２２】
図２に示されているように、ディジタル信号201は、ディジタル遅延回路203、205、および207のような、一連のディジタル遅延回路へ送られることができる。
【００２３】
図２では、ディジタル遅延回路は、直列接続されているように示されているが、その代りに、これらはディジタル信号201に並列で、直列または並列の混合で、あるいは任意の他の構成で接続されることもできる。
【００２４】
各ディジタル遅延回路は、ディジタル信号201のレプリカであるが、所定の時間量を遅延されたものを生成するように構成されることができる。各遅延回路は、１つのみの遅延素子、または一連の直列遅延素子から構成されてもよい。
【００２５】
元のディジタル信号201およびその各遅延されたレプリカは、図２に示されているディジタル対アナログコンバータ211、213、215、および217の入力のような、ディジタル対アナログコンバータの入力に送られることができる。周知のように、ディジタル対アナログコンバータは、ディジタル信号を、そのアナログの対応するものに変換する回路である。
【００２６】
各ディジタル対アナログコンバータのアナログ出力は、アナログ利得回路221、223、225、および227の入力のような、アナログ利得回路の入力へ送られることができる。周知のように、アナログ利得回路は、予め定められた利得係数によって乗算されることを除いて、その入力と実質的に同じ出力を生成する電子回路である。
【００２７】
各アナログ利得回路の出力は、図２に示されているアナログ加算器231の入力のような、アナログ加算器の入力へ送られることができる。周知のように、アナログ加算器は、そのアナログ入力の和に実質的に等しい出力を生成する電子回路である。この出力は、オプションで、アナログ加算器内で、利得係数によって内部で乗算されることができる。
【００２８】
図３は、結合されたディジタル対アナログコンバータおよび信号フィルタのフローチャートである。これは、図２に関連して既に記載された回路によって実行される処理を示す。
【００２９】
具体的には、処理は、ディジタル信号を遅延回路に通すステップ301によって反映されているように、ディジタル信号をディジタル回路の組に通すことによって始めることができる。
【００３０】
次に、各ディジタル信号をアナログ信号に変換するステップ303によって反映されているように、元のディジタル信号と、各遅延されたディジタル信号とが、アナログ信号へ変換されることができる。
【００３１】
利得係数を各アナログ信号へ適用するステップ305によって反映されているように、利得係数は各アナログ信号に適用されることができる。次に、重み付けされたアナログ信号を加算するステップ307によって反映されているように、重み付けされたアナログ信号は加算されることができる。
【００３２】
使用されるディジタル遅延回路の数と、各遅延および各アナログ利得回路の利得係数の大きさとは、広範囲にわたって様々であってよい。これらの基準は、図２の回路がフィルタリング機能を実行するように選択されてもよい。同様に、実行される正確なフィルタリング機能が、行われる特定の選択によって決定されてもよい。
【００３３】
当業者には明らかになるように、図２に示されている回路構成は、従来のディジタルフィルタの構成に類似している。しかしながら、従来のディジタルフィルタは、通常は、図２に示されているディジタル対アナログコンバータおよびアナログ利得回路（例えば、ディジタル対アナログコンバータ211およびアナログ利得回路221）の代わりに、ディジタル利得回路を使用する。
【００３４】
この違いにもかからわず、ディジタル遅延回路の数と、各遅延およびディジタルフィルタの利得係数の大きさとの選択を探る検討事項は、図２に示されている対応する構成要素に適用されることもできる。
【００３５】
この知識をディジタルフィルタ設計の分野に使用して、図２におけるディジタル遅延回路の数と、各遅延および利得係数の大きさとは、ローパスフィルタ、ハイパスフィルタ、バンドパスフィルタ、またはノッチフィルタのような、ほぼ何れのフィルタ設計をも構成するように、選択されることができる。さらに加えて、同様に、（ゼロの数および位置を含む）フィルタの正確な仕様は、ディジタルフィルタ設計に関連して生成された知識を適用することによって、制御されることができる。
【００３６】
ディジタル信号201の各ワードのビット数も、広範囲にわたって様々であってよい。１つの例では、ディジタル信号201は、１ビットのみのディジタルワードから構成されてもよい。この場合に、ディジタル遅延回路203、205、および207のようなディジタル遅延回路と、ディジタル対アナログコンバータ211、213、215、および217のようなディジタル対アナログコンバータとは、１ビットのみのワードを処理するように構成されてもよい。
【００３７】
ディジタル遅延回路の数と、ディジタル対アナログコンバータ（および連結されたアナログ利得回路）の数との比も、様々であってよい。図２に示されている例では、ディジタル対アナログコンバータ（および連結されたアナログ利得回路）の数は、ディジタル遅延回路の数に１を加えた数に等しい。
【００３８】
これまで記載されてきた結合されたディジタル対アナログコンバータおよび信号フィルタは、多様な応用において使用されることができる。
【００３９】
図４は、ローパスディジタル対アナログコンバータを使用した、送信機のブロック図である。図４に示されているように、ディジタル信号源401は、ディジタルフォーマットで伝送される情報信号を送るのに使用されることができる。この情報信号は、音声、音楽、ビデオ、データ、または任意の他のタイプの情報、あるいはこれらのタイプのものの組合せを表わすことができる。
【００４０】
ディジタル信号源401によって与えられるディジタル信号が、要求されるカットオフよりも高くないことを保証するために、ディジタル信号は、ローパスディジタル対アナログコンバータへ送られることができる。ローパスディジタル対アナログコンバータは、図２に示されていて、かつ図３に示されている処理を実行する回路（全て上述でより詳しく記載されている）のような、結合されたディジタル対アナログコンバータおよび信号フィルタであってもよい。この例では、ディジタル遅延回路の数と、各遅延および関連する利得係数の大きさとは、標準のディジタルフィルタ設計技術にしたがって、必要なローパスの基準を満たすローパスディジタル対アナログコンバータ403を構成するように、選択されることができる。
【００４１】
ローパスディジタル対アナログコンバータ403の出力は、変調器405へ送られることができ、変調器405は、ローパスディジタル対アナログコンバータ403の出力と、ローカルオシレータ407によって生成された搬送波信号とを混合する。変調器405の出力は、増幅器409へ送られ、被変調搬送波の強度を増加することができる。増幅器409の出力は、アンテナ411に送られ、増幅された被変調信号を放射することができる。非常に低い電力の構成では、増幅器409は、存在しないこともあり、または、存在しても、使用されないこともある。
【００４２】
図５は、任意の無線通信装置において使用されることができ、かつローパスディジタル対アナログコンバータを使用するトランシーバのブロック図である。図５に示されているように、トランシーバは、ローパスディジタル対アナログコンバータ501を備えた送信機を含むことができる。これは、図４に関連して既に記載したタイプのものであってもよい。これは、受信機503とアンテナ505とをさらに含むことができ、アンテナ505は送信機501と受信機503との間でスイッチ507で切換えられる。スイッチ507は、機械的に動作されても、音声で作動されても、または他の手段によって動作されてもよい。
【００４３】
ここで、送信機（図４）およびトランシーバ（図５）に関連して記載してきたが、図２に示されている結合されたディジタル対アナログコンバータおよび信号フィルタと、図３に示されている関係する処理とは、多様な応用において使用されることができる。例えば、結合されたディジタル対アナログコンバータおよび信号フィルタは、有限インパルス応答（finite impulse response, FIR）ディジタルフィルタと、無限インパルス応答（infinite impulse response, IIR）ディジタルフィルタとを必要とする応用に関連して使用されてもよい。ＩＩＲフィルタの場合は、回路をフィードバック経路に加えて、結合されたディジタル対アナログコンバータおよび信号フィルタのアナログ出力をディジタル入力に整合させる必要があることがある。
【００４４】
結合されたディジタル対アナログコンバータおよび信号フィルタは、アンテナと、他のアナログまたはディジタルで誘発される振幅および／または位相の歪みとのための事前補正機能を支援することもある。
【００４５】
結合されたディジタル対アナログコンバータおよび信号フィルタにおいて使用される回路は、１つの混合モードの集積回路チップへ組込まれることもある。
【００４６】
当業者は、情報および信号が様々な異なる技術および技法の任意のものを使用して表現され得ることを理解するであろう。例えば、上述で参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光学場または光学粒子、あるいはこれらの組合せによって表されてもよい。
【００４７】
当業者は、本明細書に開示されている実施形態に関連して説明されている様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムのステップは、電子ハードウエア、コンピュータソフトウエア、またはこの両者の組合せとして実現され得ることも理解するであろう。ハードウエアおよびソフトウエアのこの互換性を明確に説明するために、種々の例示的なコンポーネント、ブロック、モジュール、回路、およびステップが、一般的にこれらの機能性に関して上述されている。このような機能性がハードウエアまたはソフトウエアのいずれで実行されるかは、システム全体に課される設計の制約および具体的な用途に依存する。熟練工は、特定の用途ごとに様々な方法で上記の機能性を実施し得るが、このような実現上の決定は、開示されているものからの逸脱を招くものとして解釈されるべきではない。
【００４８】
本明細書に開示されている実施形態に関連して説明されている種々の例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、ディジタル信号プロセッサ（digital signal processor, DSP）、特定用途向け集積回路（application specific integrated circuit, ASIC）、フィールドプログラマブルゲートアレイ（field programmable gate array, FPGA）または他のプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタロジック、離散ハードウエアコンポーネント、あるいは本明細書に説明されている機能を実行するように設計されているこれらの任意の組合せで実現または実行可能である。汎用プロセッサは、マイクロプロセッサであってもよいが、代替例においては、プロセッサは任意の従来のプロセッサ、制御装置、マイクロ制御装置、または状態機械であってもよい。プロセッサは、計算機の組合せとして、例えば、ＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと関連した１つ以上のマイクロプロセッサ、または任意の他のこのような構成としても実現されてもよい。
【００４９】
本明細書に開示されている実施形態に関連して説明されている方法またはアルゴリズムのステップは、ハードウエアにおいて、プロセッサによって実行されるソフトウエアモジュールにおいて、またはこの２つの組み合わせにおいて直接に具現化され得る。ソフトウエアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野において公知の任意の他の形態の記憶媒体に常駐してもよい。例示的な記憶媒体は、プロセッサがこの記憶媒体から情報を読み取り、かつ情報を書き込むことができるようにプロセッサに結合される。代替例において、記憶媒体は、プロセッサと一体であってもよい。プロセッサおよび記憶媒体はＡＳＩＣに常駐し得る。代替例において、プロセッサおよび記憶媒体は、ユーザ端末に別個のコンポーネントとして常駐し得る。
【００５０】
開示されている実施形態の上記説明は、当業者が開示されている概念を構成かつ使用することを可能にすべく提供されている。これらの実施形態の種々の変形は、当業者には容易に明らかであり、本明細書に定義されている一般的な原理は、開示されているものの主旨および範囲から逸脱することなく他の実施形態に適用され得る。したがって、本出願は、本明細書に示されている実施形態に制限されることを意図されるものではなく、本明細書に開示されている原理および新規な特徴と合致する最大の範囲に一致すべきものである。
【図１】
2014112866.tif 000003
【図２】
2014112866.tif 000004
【図３】
2014112866.tif 000005
【図４】
2014112866.tif 000006
【図５】
2014112866.tif 000007
【手続補正書】
【提出日】平成26年1月27日(2014.1.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ディジタル信号を処理する電子回路であって、
各々が前記ディジタル信号の遅延されたレプリカを生成するように構成されている、複数のディジタル遅延回路と、
各々が、前記ディジタル信号、または前記遅延回路の１つからの前記遅延されたレプリカを、アナログ信号へ変換するように構成されている、複数のディジタル対アナログコンバータと、
各々がディジタル対アナログコンバータの１つからの前記アナログ信号を利得係数によって調節するように構成されていて、かつ各々が出力をもつ、複数のアナログ利得回路と、
前記アナログ利得回路の前記出力の和をとるように構成されているアナログ加算器とを含み、
前記ディジタル遅延回路が直列と並列の混合で接続され、各ディジタル遅延回路が一連の直列遅延素子から構成される、電子回路。
【請求項２】
前記ディジタル遅延回路、ディジタル対アナログコンバータ、アナログ利得回路、およびアナログ加算器が、前記回路にフィルタリング機能を行わせるように構成され、相互接続される請求項１記載の電子回路。
【請求項３】
各ディジタル遅延回路の前記遅延と各アナログ利得回路の前記利得とが、前記回路に前記フィルタリング機能を行わせるような大きさをもつ請求項２記載の電子回路。
【請求項４】
前記フィルタリング機能が、ローパス機能である請求項３記載の電子回路。
【請求項５】
前記ディジタル遅延回路の各々が出力をもち、
前記ディジタル対アナログコンバータの各々が入力をもち、
各ディジタル遅延回路の前記出力が、前記ディジタル対アナログコンバータの１つの前記入力に接続される請求項１記載の電子回路。
【請求項６】
前記ディジタル対アナログコンバータの各々が出力をもち、
前記アナログ利得回路の各々が入力をもち、
各ディジタル対アナログコンバータの前記出力が、前記アナログ遅延回路の１つの前記入力に接続される請求項１記載の電子回路。
【請求項７】
前記アナログ利得回路の各々が出力をもち、
前記アナログ加算器が複数の入力をもち、
各アナログ利得回路の前記出力が、前記アナログ加算器の入力の１つに接続される請求項１記載の電子回路。
【請求項８】
前記ディジタル遅延回路の各々が、１ビットのみをもつディジタルワードを遅延するように構成される請求項１記載の電子回路。
【請求項９】
前記ディジタル対アナログコンバータの各々が、１ビットのみをもつディジタルワードを変換するように構成される請求項１記載の電子回路。
【請求項１０】
前記遅延回路の各々が、前記ディジタル対アナログコンバータの１つに接続され、
前記アナログ利得回路の各々が、前記ディジタル対アナログコンバータの１つに接続され、
前記アナログ加算器が、前記アナログ利得回路に接続される請求項１記載の電子回路。
【請求項１１】
前記アナログ加算器によって与えられた前記和を送信するように構成されたアンテナをさらに含む請求請１記載の電子回路。
【請求項１２】
前記受信信号を受信するように構成された受信機をさらに含む請求項１１記載の電子回路。
【請求項１３】
複数の入力をもつアナログ加算器と、
各々が前記アナログ信号加算器の前記入力の１つに接続された出力と、入力とをもつ、複数のアナログ利得回路と、
各々が前記アナログ利得回路の１つの前記入力に接続された出力と、入力とをもつ、複数のディジタル対アナログコンバータと、
各々が前記複数のディジタル対アナログコンバータの１つの前記入力に接続された出力をもつ、直列と並列の混合で接続されたディジタル遅延回路とを含み、各ディジタル遅延回路が一連の直列遅延素子から構成される、電子フィルタ。
【請求項１４】
前記ディジタル信号のディジタルレプリカの組を生成することであって、前記ディジタルレプリカの各々が、前記ディジタル信号と実質的に同じであるが、前記ディジタル信号から、時間を、他のディジタルレプリカの遅延と異なる量分遅延されていることと、
前記ディジタル信号と、前記ディジタル信号の前記遅延されたディジタルレプリカの各々とを、アナログ信号に変換することと、
利得係数を前記アナログ信号の各々に適用することと、
重み付けされたアナログ信号を加算することととを含み、
前記ディジタルレプリカの組を生成することが、前記信号を直列と並列の混合で接続されたディジタル回路に通すことを含み、各ディジタル遅延回路が一連の直列遅延素子から構成される、
方法。
【請求項１５】
各ディジタル遅延回路の前記遅延と各アナログ信号に適用される前記利得係数とが、前記方法にフィルタリング機能を行わせる請求１４記載の方法。
【請求項１６】
前記フィルタリング機能が、ローパス機能である請求項１５記載の方法。
【請求項１７】
ディジタル信号のディジタルレプリカの組を生成する手段であって、前記ディジタルレプリカの各々が、前記ディジタル信号と実質的に同じであるが、前記ディジタル信号から、時間を、他のディジタルレプリカの遅延とは異なる量分遅延されている手段と、
前記ディジタル信号と、前記ディジタル信号の前記遅延されたディジタルレプリカの各々とを、アナログ信号に変換する手段と、
前記アナログ信号の各々に利得係数を適用する手段と、
重み付けされたアナログ信号を加算する手段とを含み、
前記ディジタルレプリカの組を生成することが、前記信号を直列と並列の混合で接続されたディジタル回路に通すことを含み、各ディジタル遅延回路が一連の直列遅延素子から構成される、
電子回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
開示されている実施形態の上記説明は、当業者が開示されている概念を構成かつ使用することを可能にすべく提供されている。これらの実施形態の種々の変形は、当業者には容易に明らかであり、本明細書に定義されている一般的な原理は、開示されているものの主旨および範囲から逸脱することなく他の実施形態に適用され得る。したがって、本出願は、本明細書に示されている実施形態に制限されることを意図されるものではなく、本明細書に開示されている原理および新規な特徴と合致する最大の範囲に一致すべきものである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
ディジタル信号を処理する電子回路であって、
各々が前記ディジタル信号の遅延されたレプリカを生成するように構成されている、複数のディジタル遅延回路と、
各々が、前記ディジタル信号、または前記遅延回路の１つからの前記遅延されたレプリカを、アナログ信号へ変換するように構成されている、複数のディジタル対アナログコンバータと、
各々がディジタル対アナログコンバータの１つからの前記アナログ信号を利得係数によって調節するように構成されていて、かつ各々が出力をもつ、複数のアナログ利得回路と、
前記アナログ利得回路の前記出力の和をとるように構成されているアナログ加算器とを含む電子回路。
［Ｃ２］
前記ディジタル遅延回路、ディジタル対アナログコンバータ、アナログ利得回路、およびアナログ加算器が、前記回路にフィルタリング機能を行わせるように構成され、相互接続される［Ｃ１記載の電子回路。
［Ｃ３］
各ディジタル遅延回路の前記遅延と各アナログ利得回路の前記利得とが、前記回路に前記フィルタリング機能を行わせるような大きさをもつ［Ｃ２記載の電子回路。
［Ｃ４］
前記フィルタリング機能が、ローパス機能である［Ｃ３記載の電子回路。
［Ｃ５］
前記ディジタル遅延回路が、直列に接続される［Ｃ１記載の電子回路。
［Ｃ６］
前記ディジタル遅延回路の各々が出力をもち、
前記ディジタル対アナログコンバータの各々が入力をもち、
各ディジタル遅延回路の前記出力が、前記ディジタル対アナログコンバータの１つの前記入力に接続される［Ｃ１記載の電子回路。
［Ｃ７］
前記ディジタル対アナログコンバータの各々が出力をもち、
前記アナログ利得回路の各々が入力をもち、
各ディジタル対アナログコンバータの前記出力が、前記アナログ遅延回路の１つの前記入力に接続される［Ｃ１記載の電子回路。
［Ｃ８］
前記アナログ利得回路の各々が出力をもち、
前記アナログ加算器が複数の入力をもち、
各アナログ利得回路の前記出力が、前記アナログ加算器の入力の１つに接続される［Ｃ１記載の電子回路。
［Ｃ９］
前記ディジタル遅延回路の各々が、１ビットのみをもつディジタルワードを遅延するように構成される［Ｃ１記載の電子回路。
［Ｃ１０］
前記ディジタル対アナログコンバータの各々が、１ビットのみをもつディジタルワードを変換するように構成される［Ｃ１記載の電子回路。
［Ｃ１１］
前記遅延回路の各々が、前記ディジタル対アナログコンバータの１つに接続され、
前記アナログ利得回路の各々が、前記ディジタル対アナログコンバータの１つに接続され、
前記アナログ加算器が、前記アナログ利得回路に接続される［Ｃ１記載の電子回路。
［Ｃ１２］
前記遅延回路の数が、前記ディジタル対アナログコンバータの数よりも１つ少ない［Ｃ１記載の電子回路。
［Ｃ１３］
前記アナログ加算器によって与えられた前記和を送信するように構成されたアンテナをさらに含む請求請１記載の電子回路。
［Ｃ１４］
前記受信信号を受信するように構成された受信機をさらに含む［Ｃ１３記載の電子回路。
［Ｃ１５］
複数の入力をもつアナログ加算器と、
各々が前記アナログ信号加算器の前記入力の１つに接続された出力と、入力とをもつ、複数のアナログ利得回路と、
各々が前記アナログ利得回路の１つの前記入力に接続された出力と、入力とをもつ、複数のディジタル対アナログコンバータと、
各々が前記複数のディジタル対アナログコンバータの１つの前記入力に接続された出力をもつ、複数の直列接続されたディジタル遅延回路とを含む電子フィルタ。
［Ｃ１６］
前記ディジタル信号のディジタルレプリカの組を生成することであって、前記ディジタルレプリカの各々が、前記ディジタル信号と実質的に同じであるが、前記ディジタル信号から、時間を、他のディジタルレプリカの遅延と異なる量分遅延されていることと、
前記ディジタル信号と、前記ディジタル信号の前記遅延されたディジタルレプリカの各々とを、アナログ信号に変換することと、
利得係数を前記アナログ信号の各々に適用することと、
重み付けされたアナログ信号を加算することととを含む方法。
［Ｃ１７］
前記ディジタルレプリカの組を生成することが、前記信号を一連のディジタル回路に通すことを含む［Ｃ１６記載の方法。
［Ｃ１８］
各ディジタル遅延回路の前記遅延と各アナログ信号に適用される前記利得係数とが、前記方法にフィルタリング機能を行わせる［Ｃ１７記載の方法。
［Ｃ１９］
前記フィルタリング機能が、ローパス機能である［Ｃ１８記載の方法。
［Ｃ２０］
ディジタル信号のディジタルレプリカの組を生成する手段であって、前記ディジタルレプリカの各々が、前記ディジタル信号と実質的に同じであるが、前記ディジタル信号から、時間を、他のディジタルレプリカの遅延とは異なる量分遅延されている手段と、
前記ディジタル信号と、前記ディジタル信号の前記遅延されたディジタルレプリカの各々とを、アナログ信号に変換する手段と、
前記アナログ信号の各々に利得係数を適用する手段と、
重み付けされたアナログ信号を加算する手段とを含む電子回路。
【外国語明細書】
2014112866000001.pdf