(57)【要約】【課題】入力電圧が比較的低い場合もしくは負荷電流が比較的大きい場合でも、出力電圧の低下を抑制する。【解決手段】ＤＣ／ＤＣコンバータ１の制御回路ＰＧで生成されたオン信号Ｓｏｎおよびオフ信号Ｓｏｆｆに応じてスイッチング素子ｎ＿ｄｒがスイッチングする。制御回路ＰＧは、入力直流電圧Ｖｉｎに基づいて、オフ信号Ｓｏｆｆが非活性化したときから次第に増加する第１制御電圧Ｖｏｎおよびオン信号Ｓｏｎが非活性化したときから次第に増加する第２制御電圧Ｖｏｆｆを生成し、第１制御電圧Ｖｏｎが第１参照電圧Ｖｒｅｆ２を超えたときオン信号Ｓｏｎを非活性化し、第２制御電圧Ｖｏｆｆが第２参照電圧Ｖｒｅｆを超えたときオフ信号Ｓｏｆｆを非活性化する。制御回路ＰＧは、第１および第２参照電圧の少なくとも一方を、変換回路１０の出力電圧ＤＶｏｕｔに応じて変化させる。【選択図】図２
2014050191.tif 000002
【特許請求の範囲】
【請求項１】
互いに排他的に活性状態となるオン信号およびオフ信号に応じてスイッチングするスイッチング素子を含み、入力直流電圧を、前記スイッチング素子のオン時間とオフ時間との比に応じた大きさの直流電圧に変換して出力する変換回路と、
前記オン信号および前記オフ信号を生成する制御回路とを備え、
前記制御回路は、前記入力直流電圧に基づいて、前記オフ信号が非活性化したときから次第に増加する第１制御電圧および前記オン信号が非活性化したときから次第に増加する第２制御電圧を生成し、前記第１制御電圧が第１参照電圧を超えたとき前記オン信号を非活性化し、前記第２制御電圧が第２参照電圧を超えたとき前記オフ信号を非活性化し、
前記制御回路は、前記第１および第２参照電圧の少なくとも一方を、前記変換回路の出力電圧に応じて変化させる、ＤＣ／ＤＣコンバータ。
【請求項２】
前記制御回路は、
前記入力直流電圧に比例した電流値の変換電流を生成する電圧・電流変換部と、
電流値が一定の定電流と前記変換電流とに基づいて、前記入力直流電圧が増加するほど電流値が増加する第１電流信号と、前記第１電流信号とは前記入力直流電圧に対する依存性が異なる第２電流信号とを生成する電流信号生成部と、
前記第１電流信号によって充電され、充電電圧を前記第１制御電圧として出力し、前記オフ信号が非活性化したとき充電電圧がリセットされる第１充電回路と、
前記第２電流信号によって充電され、充電電圧を前記第２制御電圧として出力し、前記オン信号が非活性化したとき充電電圧がリセットされる第２充電回路とを含む、請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項３】
前記制御回路は、さらに、
前記変換回路の出力電圧からその期待値を減じた差電圧が大きいほど小さくなるように前記第１参照電圧を生成する第１参照電圧生成部と、
前記第１制御電圧と前記第１参照電圧生成部によって生成された前記第１参照電圧とを比較し、比較結果を前記オン信号として出力する第１比較器と、
前記第２制御電圧と固定された値の前記第２参照電圧とを比較し、比較結果を前記オフ信号として出力する第２比較器とを含む、請求項２に記載のＤＣ／ＤＣコンバータ。
【請求項４】
前記制御回路は、さらに、
前記第１制御電圧と固定された値の前記第１参照電圧とを比較し、比較結果を前記オン信号として出力する第１比較器と、
前記変換回路の出力電圧からその期待値を減じた差電圧が大きいほど大きくなるように前記第２参照電圧を生成する第２参照電圧生成部と、
前記第２制御電圧と前記第２参照電圧生成部によって生成された前記第２参照電圧とを比較し、比較結果を前記オフ信号として出力する第２比較器とを含む、請求項２に記載のＤＣ／ＤＣコンバータ。
【請求項５】
前記ＤＣ／ＤＣコンバータは、前記入力直流電圧を昇圧する昇圧コンバータであり、
前記電流信号生成部は、前記変換電流を前記第１電流信号として生成し、前記定電流から前記変換電流を減算することによって得られた電流を前記第２電流信号として生成する、請求項２に記載のＤＣ／ＤＣコンバータ。
【請求項６】
前記変換回路は、
一端に前記入力直流電圧が入力されるインダクタと、
前記インダクタの他端と第１出力ノードとの間に接続される第１同期整流素子と、
前記インダクタの前記他端と第２出力ノードとの値に接続される第２同期整流素子とをさらに含み、
前記スイッチング素子は、前記インダクタの前記他端と接地ノードとの間に接続され、
前記制御回路は、第１動作モード時に、前記スイッチング素子および前記第１同期整流素子をスイッチングさせるとともに、前記第２同期整流素子を常時オフ状態にし、
前記制御回路は、第２動作モード時に、前記スイッチング素子および前記第２同期整流素子をスイッチングさせるとともに、前記第１同期整流素子を常時オフ状態にし、
前記制御回路は、前記第１動作モード時に、前記第１および第２参照電圧の少なくとも一方を、前記第１出力ノードの電圧に応じて変化させ、
前記制御回路は、前記第２動作モード時に、前記第１および第２参照電圧の少なくとも一方を、前記第２出力ノードの電圧に応じて変化させ、
前記電圧・電流変換部は、前記第１動作モード時と前記第２動作モード時とで、前記入力直流電圧を前記変換電流に変換するときの変換率を切替える、請求項２に記載のＤＣ／ＤＣコンバータ。
【請求項７】
前記制御回路は、前記第１出力ノードの電圧がその期待値未満であり、かつ、前記第２出力ノードの電圧がその期待値に達している場合には、前記第１動作モードで動作し、
前記制御回路は、前記第２出力ノードの電圧がその期待値未満であり、かつ、前記第１出力ノードの電圧がその期待値に達している場合には、前記第２動作モードで動作し、
前記制御回路は、前記第１および第２出力ノードの電圧がいずれも期待値未満の場合には、前記第１動作モードで動作するとともに、前記第２出力ノードの電圧がその期待値に達している場合に比べて、前記第１参照電圧の大きさをより高く設定するかまたは前記第２参照電圧の大きさをより低く設定する、請求項６に記載のＤＣ／ＤＣコンバータ。
【請求項８】
入力直流電圧を昇圧するＤＣ／ＤＣコンバータの制御に用いられる半導体装置であって、
インダクタの一端を接続するための第１端子と、
コンデンサの一端を接続するための第２端子と、
前記第１端子と接地ノードとの間に接続され、互いに排他的に活性状態となるオン信号およびオフ信号に応じてスイッチングするスイッチング素子と、
前記第１端子と第２端子との間に接続され、前記オン信号およびオフ信号に応じてスイッチングする同期整流素子と、
前記オン信号および前記オフ信号を生成する制御回路とを備え、
前記制御回路は、前記入力直流電圧に基づいて、前記オフ信号が非活性化したときから増加を開始する第１制御電圧および前記オン信号が非活性化したときから増加を開始する第２制御電圧を生成し、前記第１制御電圧が第１参照電圧を超えたとき前記オン信号を非活性化し、前記第２制御電圧が第２参照電圧を超えたとき前記オフ信号を非活性化し、
前記制御回路は、前記第１および第２参照電圧の少なくとも一方を、前記第２端子の電圧に応じて変化させる、半導体装置。
【請求項９】
前記スイッチング素子は、制御電極を有し、前記制御電極に入力される信号の論理レベルに応じてオンまたはオフに切替わり、
前記制御回路は、前記オン信号および前記オフ信号に応じて論理レベルが切替わる制御信号を生成して出力し、
前記半導体装置は、さらに、
外部から切替信号を受ける第３端子と、
第４端子と、
前記切替信号を前記第３端子を介して受けるともに前記制御信号を受け、前記切替信号が第１論理レベルのときに前記制御信号を前記スイッチング素子の前記制御電極に出力し、前記切替信号が第２論理レベルのときに前記制御信号を前記第４端子を介して外部に出力する切替回路とを備える、請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＤＣ／ＤＣコンバータおよびＤＣ／ＤＣコンバータの制御に用いられる半導体装置に関し、たとえば、フィードフォワード制御方式のＤＣ／ＤＣコンバータに好適に用いられるものである。
【背景技術】
【０００２】
ＤＣ／ＤＣコンバータの制御方式としてフィードバック機能を活用したＰＷＭ（Pulse  Width  Modulation）方式が広く使われている。フィードバック機能を活用することで入力電圧の値に応じて自動的にスイッチング素子のオン時間とオフ時間の比を決定し、正確に出力電圧を期待値に一致させることができる。
【０００３】
しかしながら、フィードバック制御では、ゲインの高いアンプを用いる必要があるので発振の可能性が出てくる。発振の条件は出力負荷電流や出力負荷容量などによって変化するので、使用状況に応じて注意深く発振防止回路を付加する必要がある。発振防止に不慣れなユーザにとって非常に使い難い。
【０００４】
他の問題点として、フィードバックによって出力電圧を設定するため、オン時間とオフ時間の比が最適値になるまでに時間を要するという点がある。このため、入力電圧や出力電圧が変動したとき安定状態になるまでに時間がかかる。
【０００５】
反応性の向上のため、ＤＣ／ＤＣコンバータをフィードフォワード制御する方式も広く使われている。たとえば、M.  K.  Kazimierczuk等は、ＰＷＭ昇圧コンバータに適用されるフィードフォワード制御回路について開示している（特許文献１（米国特許第５９８２１５６号明細書）および非特許文献１（M.  K.  Kazimierczuk  and  A.  Massarini,  "Feedforward  control  of  ＤＣ／ＤＣ  PWM  boost  converter,"  IEEE  Transactions  on  Circuits  and  Systems,  Part  I,  vol.  44,  no.  2,  pp.143-148,  February  1997）参照）。
【０００６】
M.  K.  Kazimierczuk等によって提案されたフィードフォワード制御回路では、比較器の非反転入力端子にピーク電圧が一定でありかつ周期一定の三角波が入力される。比較器の反転入力端子に昇圧コンバータの入力電圧を分圧した分圧電圧が入力される。比較器の出力電圧は、スイッチング素子のゲートに入力される。比較器の出力電圧がハイレベルのときに、スイッチング素子はオンする。
【０００７】
M.  K.  Kazimierczuk等は、さらに、類似のフィードフォワード制御回路をＰＷＭ降圧コンバータに適用した場合についても開示している（非特許文献２（M.  K.  Kazimierczuk  and  A.  J.  Edstrom,  “Open-loop  peak  voltage  feedforward  control  of  a  PWM  buck  converter,”  IEEE  Transactions  on  Circuits  and  Systems,  Part  I,  Vol.  47,  pp.740-746,  May  2000）参照）。非特許文献２に記載されたフィードフォワード制御回路では、比較器の非反転入力端子に定電圧が入力され、比較器の反転入力端子に、ピーク電圧が降圧コンバータの入力電圧に比例するとともに周期が一定の三角波が入力される。比較器の出力電圧は、スイッチング素子のゲートに入力される。比較器の出力電圧がハイレベルのときに、スイッチング素子はオンする。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第５９８２１５６号明細書
【非特許文献】
【０００９】
【非特許文献１】M.  K.  Kazimierczuk  and  A.  Massarini,  "Feedforward  control  of  ＤＣ／ＤＣ  PWM  boost  converter,"  IEEE  Transactions  on  Circuits  and  Systems,  Part  I,  vol.  44,  no.  2,  pp.143-148,  February  1997
【非特許文献２】M.  K.  Kazimierczuk  and  A.  J.  Edstrom,  “Open-loop  peak  voltage  feedforward  control  of  a  PWM  buck  converter,”  IEEE  Transactions  on  Circuits  and  Systems,  Part  I,  Vol.  47,  pp.740-746,  May  2000
【発明の概要】
【発明が解決しようとする課題】
【００１０】
フィードフォワード制御により所望のＴｏｎ／Ｔｏｆｆ比（スイッチング素子のオン時間Ｔｏｎとオフ時間Ｔｏｆｆとの比）が得られるのは、入力電流Ｉｉｎが比較的小さい場合に限られる。なぜなら、入力電流Ｉｉｎが増加するにつれて寄生抵抗成分による電圧降下が増加するので、入力電圧Ｖｉｎの実効値が次第に小さくなるからである。この結果、変換によって得られる出力電圧Ｖｏｕｔが次第に低くなる。
【００１１】
昇圧コンバータの場合、入力電流Ｉｉｎは、出力電流Ｉｏｕｔと入力電圧Ｖｉｎとの比Ｉｏｕｔ／Ｖｉｎに比例する。したがって、入力電圧Ｖｉｎが低くなるにつれて、あるいは負荷電流（出力電流Ｉｏｕｔ）が大きくなるにつれて、入力電流Ｉｉｎが増加し、結果として、出力電圧Ｖｏｕｔが所望の値よりも低くなってしまうという問題が生じる。
【００１２】
上記の問題を解決するために、入力電流Ｉｉｎが増加したときの寄生抵抗成分による電圧降下を見越して、Ｔｏｎ／Ｔｏｆｆ比を必要以上に大きく設定するという方法が考えられる。しかしながら、Ｔｏｎ／Ｔｏｆｆ比を必要以上に大きくすると、入力電流Ｉｉｎが比較的小さいときにも不要な電流が流れるために変換効率が低下するという問題がある。
【００１３】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
一実施の形態によるＤＣ／ＤＣコンバータでは、制御回路で生成されたオン信号およびオフ信号に応じてスイッチング素子がスイッチングする。制御回路は、入力直流電圧に基づいて、オフ信号が非活性化したときから次第に増加する第１制御電圧およびオン信号が非活性化したときから次第に増加する第２制御電圧を生成し、第１制御電圧が第１参照電圧を超えたときオン信号を非活性化し、第２制御電圧が第２参照電圧を超えたときオフ信号を非活性化する。制御回路は、第１および第２参照電圧の少なくとも一方を、変換回路の出力電圧に応じて変化させる。
【発明の効果】
【００１５】
上記の一実施の形態によれば、入力電圧が比較的低い場合もしくは負荷電流が比較的大きい場合でも、出力電圧の低下を抑制することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１によるＤＣ／ＤＣコンバータの構成を示す回路図である。
【図２】図１のパルス発生器の構成を示す回路図である。
【図３】図２の定電流源の一例を示す回路図である。
【図４】図２のワンショットパルス発生器５０Ａの構成の一例を示す回路図である。
【図５】図４の遅延回路５１の構成の一例を示す回路図である。
【図６】図４の各部の電圧波形を示したタイミング図である。
【図７】図２の参照電圧生成回路の構成の一例を示す回路図である。
【図８】図２の各部の電圧波形を示したタイミング図である。
【図９】図１のＡＮＤゲートから出力されたクロック信号の波形図である。
【図１０】実施の形態２によるパルス発生器の構成を示す回路図である。
【図１１】図１０の参照電圧生成回路の構成の一例を示す回路図である。
【図１２】この発明の実施の形態３によるＤＣ／ＤＣコンバータの構成を示す回路図である。
【図１３】図１２の制御回路の構成を示す回路図である。
【図１４】最大電圧選択回路の構成例を示す回路図である。
【図１５】図１３の制御回路の動作を説明するための図である。
【図１６】図１３のパルス発生器の構成を示す回路図である。
【図１７】図１６の参照電圧生成回路の構成を示す回路図である。
【図１８】実施の形態４によるＤＣ／ＤＣコンバータの構成を示す回路図である。
【図１９】太陽電池の出力電流と出力電圧の関係の一例を示す図である。
【発明を実施するための形態】
【００１７】
以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１８】
＜実施の形態１＞
［ＤＣ／ＤＣコンバータの概略構成］
図１は、実施の形態１によるＤＣ／ＤＣコンバータの構成を示す回路図である。ＤＣ／ＤＣコンバータ１は、入力ノード１５に入力された入力直流電圧Ｖｉｎ（たとえば１Ｖ〜２Ｖ）を昇圧し、昇圧電圧Ｖｏｕｔ（たとえば３Ｖ）を出力する昇圧コンバータである。
【００１９】
図１に示すように、ＤＣ／ＤＣコンバータ１は、変換回路（昇圧チョッパ）１０と、制御回路２０と、電流センサ３０と、出力ノード１６の電圧Ｖｏｕｔを抵抗素子３１Ａ，３１Ｂで分圧する分圧回路３１とを含む。入力ノード１５には太陽電池セルなどの直流電源９が接続され、出力ノード１６はパワースイッチとしてのＰＭＯＳ（Positive-channel  Metal  Oxide  Semiconductor）トランジスタｐｐｓを介して負荷（負荷電流Ｉｌｏａｄ）に接続される。制御回路２０は、出力ノード１６の電圧ＤＶｏｕｔを電源電圧として用いている。以下、出力ノード１６を電源ノードＶＤＤとも記載する。
【００２０】
ＰＭＯＳトランジスタｐｐｓを設ける理由を以下に記す。出力電圧を立上げている途中では負荷電流の供給能力は小さい。このため、立ち上げ途中で出力ノード１６を負荷電流に接続していると出力ノード１６の電圧ＤＶｏｕｔが下がり、制御回路２０が停止する可能性がある。出力電圧が立ち上がった後でも負荷電流が一時的に大きくなると、出力電圧Ｖｏｕｔが低下する。それに引きずられて出力ノード１６の電圧ＤＶｏｕｔも低下して制御回路２０の動作が止まる可能性がある。それゆえ、図１のＤＣ／ＤＣコンバータではＰＭＯＳトランジスタｐｐｓを設け、出力電圧の立ち上げ時および負荷電流が一時的に増加した場合には、制御回路２０の動作を継続させるためにＰＭＯＳトランジスタｐｐｓをオフするようにしている。
【００２１】
［変換回路１０の構成および動作］
変換回路１０は、インダクタ１１と、ダイオード１２と、スイッチング素子としてのＮＭＯＳ（Negative-channel  Metal  Oxide  Semiconductor）トランジスタｎ＿ｄｒと、コンデンサ１３とを含む。インダクタ１１およびダイオード１２は、入力ノード１５と出力ノード１６との間にこの順で直列に接続される。ＮＭＯＳトランジスタｎ＿ｄｒは、インダクタ１１およびダイオード１２の接続ノード１４と、接地ノードＧＮＤとの間に接続される。コンデンサ１３は、出力ノード１６と接地ノードＧＮＤとの間に接続される。
【００２２】
出力電圧Ｖｏｕｔを入力電圧Ｖｉｎより高くするには、インダクタ１１の電流を出力ノード１６に供給する一方で、出力ノード１６からインダクタ１１への逆流を防止する必要がある。その整流方式に、ダイオード整流と同期整流の２方式がある。図１にはダイオード整流方式の構成例が示されている。ダイオード１２は、接続ノード１４から出力ノード１６の方向が順方向となるように接続され、これによって電流の逆流が防止される。
【００２３】
昇圧は以下のように行われる。ＮＭＯＳトランジスタｎ＿ｄｒをオンするとインダクタ１１に電流が流れる。次にＮＭＯＳトランジスタｎ＿ｄｒをオフにする。ダイオード整流方式では、ダイオード１２を介してこのインダクタ電流が出力ノード１６に供給される。ＮＭＯＳトランジスタｎ＿ｄｒのオン・オフは、繰返し行なわれる。
【００２４】
オン時間をＴｏｎとし、オフ時間をＴｏｆｆとし、インダクタ１１のインダクタンスをＬとすれば、ＮＭＯＳトランジスタｎ＿ｄｒがオンの期間にインダクタ１１に流れる電流の増加分ΔＩｏｎは、
ΔIon＝Vin・Ton／L      …(1)
と表わされる。ＮＭＯＳトランジスタｎ＿ｄｒがオフの期間にインダクタ１１に流れる電流の減少分ΔＩｏｆｆは、
ΔIoff＝(Vout−Vin)・Toff／L      …(2)
と表わされる。ただし、上記の式（１）、（２）において、ダイオード１２の順方向電圧降下および寄生抵抗による電圧降下を無視した。定常状態では、オン期間に増加したインダクタ電流△Ｉｏｎはオフ期間の減少分△Ｉｏｆｆと相殺する。すなわち、△Ｉｏｎ＝△Ｉｏｆｆとなるので、オン時間とオフ時間の比（Ｔｏｎ／Ｔｏｆｆ）は、
Ton／Toff＝Vout／Vin  −1      …(3)
の比率で安定する。
【００２５】
同期整流方式の場合には、ダイオード１２に代えて同期整流素子としてのＰＭＯＳトランジスタが設けられる。ＮＭＯＳトランジスタｎ＿ｄｒおよび同期整流素子の一方がオン状態のとき他方がオフ状態になるように（すなわち、互いに排他的にオン状態およびオフ状態になるよう）に制御される。通常、両方ともオン状態になることが決して生じないようにするためにノン・オーバラップ回路が設けられる。ノン・オーバラップ回路は、図１のＡＮＤ回路２１から出力されたクロック信号ｃｌｋ＿ｄｒを受けて、クロック信号ｃｌｋ＿ｄｒがＬ（Low）レベルからＨ（High）レベルに切替わるときは、先に同期整流素子をオフ状態にして次にＮＭＯＳトランジスタｎ＿ｄｒをオン状態にする。逆に、クロック信号ｃｌｋ＿ｄｒがＨレベルからＬレベルに切替わるときは、ノン・オーバラップ回路は、先にＮＭＯＳトランジスタｎ＿ｄｒをオフ状態にして次に同期整流素子をオン状態にする。
【００２６】
通常、制御回路２０、分圧回路３１、ＰＭＯＳトランジスタｐｐｓ、および変換回路１０のＮＭＯＳトランジスタｎ＿ｄｒが、半導体チップに集積されることによりＤＣ／ＤＣコンバータ用の半導体装置ＳＤ１が構成される。ダイオード１２に代えて同期整流素子が用いられる場合には、同期整流素子も半導体チップ内に集積される。ただし、大きな駆動電流が必要な用途では、ＰＭＯＳトランジスタｐｐｓ、ＮＭＯＳトランジスタｎ＿ｄｒ、および同期整流素子は、半導体チップに集積されずに外付けのパワートランジスタとして構成される。
【００２７】
［制御回路２０の概略構成］
制御回路２０は、パルス発生器ＰＧと、比較器ＣＭＰ１，ＣＭＰ２と、過電流保護回路２２と、ＡＮＤゲート２１とを含む。
【００２８】
パルス発生器ＰＧは、上記のＮＭＯＳトランジスタｎ＿ｄｒのオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆを制御するための回路であり、基本的にはフィードフォワード制御によって、入力電圧ＶｉｎからＴｏｎ／Ｔｏｆｆ比を自動で設定する回路構成となっている。これによって、無駄な電流を発生させることなく、電力効率を向上させることができる。
【００２９】
さらに、パルス発生器ＰＧは、出力電圧ＤＶｏｕｔの分圧電圧Ｖｏｕｔ２のフィードバックを受けることにより、出力電位が所定値に達したとき昇圧動作を中断させる。パルス発生器ＰＧからは、設定されたＴｏｎ／Ｔｏｆｆ比でＨ（High）レベルとＬ（Low）レベルとが切替わるクロック信号ｃｌｋが出力される。
【００３０】
制御回路２０は、インダクタ電流が過電流の場合と、出力電圧Ｖｏｕｔがその期待値Ｖｏｕｔ０を超えた場合とにＮＭＯＳトランジスタｎ＿ｄｒのスイッチングを停止させる機能を有している。これら機能を実現するために、比較器ＣＭＰ１，ＣＭＰ２、過電流保護回路２２、およびＡＮＤゲート２１が制御回路２０に設けられている。
【００３１】
比較器ＣＭＰ１は、参照電圧Ｖｒｅｆと、分圧回路３１から出力された分圧電圧Ｖｏｕｔ２とを比較し、分圧電圧Ｖｏｕｔ２が参照電圧Ｖｒｅｆを超えているときＬレベルとなる信号を出力する。分圧回路３１の分圧比ｋと出力電圧ＤＶｏｕｔ（＝Ｖｏｕｔ）の期待値Ｖｏｕｔ０とを用いて、参照電圧Ｖｒｅｆはｋ×Ｖｏｕｔ０で与えられる。
【００３２】
なお、分圧回路３１の分圧比ｋは、分圧回路３１を構成する抵抗素子３１Ａ，３１Ｂの抵抗値Ｒ１，Ｒ２を用いて表わされる。分圧比ｋは、Ｒ１／（Ｒ１＋Ｒ２）に等しい。
【００３３】
過電流保護回路２２は、電流検出回路２３と、ＰＭＯＳトランジスタ２４，２５と、抵抗素子２６とを含む。電流検出回路２３は、電流センサ３０を用いてＮＭＯＳトランジスタｎ＿ｄｒを流れる電流（インダクタ電流ＩＬ）を検出する。電流検出回路２３の出力電流Ｉｄは、ＰＭＯＳトランジスタ２４，２５によって構成されるカレントミラーによってコピーされて抵抗素子２６に供給される。
【００３４】
比較器ＣＭＰ２は、参照電圧Ｖｒｅｆと、過電流保護回路２２の抵抗素子２６にかかる電圧とを比較し、抵抗素子２６の電圧が参照電圧Ｖｒｅｆを超えているときＬレベルとなる信号を出力する。抵抗素子２６にかかる電圧は、電流検出回路２３の出力電流Ｉｄと抵抗素子２６の抵抗値Ｒｍｘを用いて、Ｉｄ×Ｒｍｘで与えられる。
【００３５】
なお、図１では、簡単のために比較器ＣＭＰ１に入力される参照電圧Ｖｒｅｆと、比較器ＣＭＰ２に入力される参照電圧Ｖｒｅｆとを同じにしているが、これらは異なっていても構わない。比較器ＣＭＰ１に入力される参照電圧Ｖｒｅｆの値に応じて分圧回路３１の分圧比ｋ（すなわち、抵抗素子３１Ａ，３１Ｂの抵抗値Ｒ１，Ｒ２の比）を調整する必要がある。同様に、比較器ＣＭＰ２に入力される参照電圧Ｖｒｅｆの値に応じて抵抗素子２６の抵抗値Ｒｍｘを調整する必要がある。
【００３６】
ＡＮＤゲート２１は、パルス発生器ＰＧから出力されるクロック信号ｃｌｋ、比較器ＣＭＰ１の出力、および比較器ＣＭＰ２の出力の論理積を、クロック信号ｃｌｋ＿ｄｒとしてＮＭＯＳトランジスタｎ＿ｄｒのゲートに出力する。
【００３７】
［パルス発生器ＰＧの詳細な構成］
図２は、図１のパルス発生器の構成を示す回路図である。図２を参照して、パルス発生器ＰＧは、互いに排他的に活性状態となるオン信号Ｓｏｎおよびオフ信号Ｓｏｆｆを生成する（すなわち、オン信号Ｓｏｎおよびオフ信号Ｓｏｆｆのうち一方が活性状態のとき他方が非活性状態になる）。図２の場合、オン信号Ｓｏｎおよびオフ信号Ｓｏｆｆは、Ｌレベルのとき活性状態になるＬアクティブの信号である。パルス発生器ＰＧから出力されるクロック信号ｃｌｋは、オン信号Ｓｏｎが活性状態のときＨレベルとなり、オフ信号Ｓｏｆｆが活性状態のときＬレベルとなる。変換回路１０に設けられたＮＭＯＳトランジスタｎ＿ｄｒは、クロック信号ｃｌｋに応じてオンまたはオフに切替わる。
【００３８】
より詳細には、パルス発生器ＰＧは、入力電流電圧Ｖｉｎに基づいて、オフ信号Ｓｏｆｆが非活性化したときから次第に増加する制御電圧Ｖｏｎおよびオン信号Ｓｏｎが非活性化したときから次第に増加する制御電圧Ｖｏｆｆを生成する。そして、パルス発生器ＰＧは、制御電圧Ｖｏｎが参照電圧Ｖｒｅｆ２を超えたときオン信号Ｓｏｎを非活性化し、制御電圧Ｖｏｆｆが参照電圧Ｖｒｅｆを超えたときオフ信号Ｓｏｆｆを非活性化する。参照電圧Ｖｒｅｆ２の大きさは、出力ノード１６の電圧ＤＶｏｕｔ（分圧電圧Ｖｏｕｔ２）に応じて変化する。これによって、フィードフォワード制御とフィードバック制御とを組み合わせたハイブリッド制御方式が実現できる。
【００３９】
以下、パルス発生器ＰＧの具体的構成について説明する。図２に示すように、パルス発生器ＰＧは、電圧・電流変換部６０と、電流信号生成部７０と、オン信号生成部４０Ａと、オフ信号生成部４０Ｂと、インバータ９１，９２と、ＲＳラッチ回路９０とを含む。図２のパルス発生器ＰＧは、本願の発明者が先に出願した国際出願（ＰＣＴ／ＪＰ２０１１／０６９５７５）の図２に示した回路を変形したものになっている。
【００４０】
１．電圧・電流変換部６０：
電圧・電流変換部６０は、入力電圧Ｖｉｎに比例した電流値を有する変換電流Ｉａを生成する。具体的には図２に示すように、電圧・電流変換部６０は、分圧回路６８と、差動増幅器６１と、ＮＭＯＳトランジスタ６２と、抵抗素子６３とを含む。
【００４１】
分圧回路６８は、抵抗素子６８Ａ，６８Ｂを含み、入力電圧Ｖｉｎを分圧比α（＝Ｒ３／（Ｒ３＋Ｒ４））の分圧回路で分圧した電圧α・Ｖｉｎを出力する。ＮＭＯＳトランジスタ６２および抵抗素子６３は、この順で電圧・電流変換部６０の出力ノード６４と接地ノードＧＮＤとの間に直列に接続される。差動増幅器６１の非反転入力端子には入力電圧Ｖｉｎの分圧電圧α・Ｖｉｎが入力される。差動増幅器６１の反転入力端子は、ＮＭＯＳトランジスタ６２と抵抗素子６３の接続ノードに接続される。
【００４２】
上記の電圧・電流変換部６０の構成によれば、抵抗素子６３の抵抗値をα・Ｒｓとすると、変換電流Ｉａは、
Ia＝α・Vin／（α・Rs）＝Vin／Rs      …(4)
で与えられる。
【００４３】
２．電流信号生成部７０：
電流信号生成部７０は、電流値が一定の定電流Ｉｃｓと変換電流Ｉａとに基づいて、入力電圧Ｖｉｎが増加するほど電流値が増加する第１電流信号Ｉ１と、第１電流信号Ｉ１とは入力電圧Ｖｉｎに対する依存性が異なる第２電流信号Ｉ２とを生成する。第１電流信号Ｉ１はオン信号生成部４０Ａに供給され、第２電流信号Ｉ２はオフ信号生成部４０Ｂに供給される。
【００４４】
昇圧コンバータ用の制御回路の場合、第１電流信号Ｉ１は、
I1＝Ia      …(5)
で与えられ、第２電流信号Ｉ２は、
I2＝Ics−Ia      …(6)
で与えられる。
【００４５】
具体的には図２に示すように、電流信号生成部７０は、カレントミラーを構成するＰＭＯＳトランジスタ７１，７２，７３と、カレントミラーを構成するＮＭＯＳトランジスタ７４，７５と、定電流生成部８０とを含む。
【００４６】
カレントミラー回路によって、電圧・電流変換部６０の出力ノード６４を流れる変換電流Ｉａは、ＰＭＯＳトランジスタ７２のドレイン電流である第１電流信号Ｉ１としてコピーされる。さらに、変換電流Ｉａは、定電流生成部８０の出力ノード８４に接続されたＮＭＯＳトランジスタ７５のドレイン電流としてコピーされる。
【００４７】
定電流生成部８０は、定電流Ｉｃｓを生成する定電流源８１と、ＰＭＯＳトランジスタ８２，８３とを含む。定電流Ｉｃｓは、ＰＭＯＳトランジスタ８２，８３によって構成されるカレントミラー回路によってコピーされて、定電流生成部８０から出力される。最終的に出力ノード８４からオフ信号生成部４０Ｂに供給される第２電流信号Ｉ２は、前述の式（６）で与えられる。
【００４８】
図３は、図２の定電流源の一例を示す回路図である。図３を参照して、定電流源８１は、差動増幅器８７と、ＮＭＯＳトランジスタｎ４と、抵抗素子８８とを含む。差動増幅器８７の非反転入力端子（＋端子）には参照電圧Ｖｒｅｆが入力される。ＮＭＯＳトランジスタｎ４のソースは、差動増幅器８７の反転入力端子（−端子）に接続されるとともに、抵抗素子８８を介して接地ノードＧＮＤに接続される。ＮＭＯＳトランジスタｎ４のゲートは差動増幅器８７の出力端子に接続される。
【００４９】
上記の構成において、参照電圧Ｖｒｅｆをβ×Ｖｏｕｔ０（Ｖｏｕｔ０は、出力電圧ＤＶｏｕｔの期待値）とし、抵抗素子の抵抗値をβ×Ｒｓとすれば（ただし、βは０＜β＜１を満たす定数）、ＮＭＯＳトランジスタｎ４のドレインを流れる電流Ｉｃｓは、
Ics＝Vout0／Rs      …(7)
で与えられる。定数βを、図１の分圧回路３１の分圧比ｋに等しく設定すれば、図３の参照電圧Ｖｒｅｆは、図１の参照電圧Ｖｒｅｆに等しくできる。
【００５０】
３．オン信号生成部４０Ａ：
再び図２を参照して、オン信号生成部４０Ａは、電流信号Ｉ１に基づいてオン信号Ｓｏｎを生成する。オン信号生成部４０Ａは、充電回路４１Ａと、比較器４２Ａと、参照電圧生成回路４３Ａとを含む。参照電圧生成回路４３Ａの構成は図７で説明する。
【００５１】
充電回路４１Ａは、電流信号Ｉ１によって充電され、オフ信号Ｓｏｆｆが非活性化した（Ｈレベルに切替わった）とき充電電圧がリセットされる。より詳細には、充電回路４１Ａは、オフ信号Ｓｏｆｆを受けるワンショットパルス（one  shot  pulse）発生器５０Ａと、電流信号Ｉ１によって充電されるコンデンサ４４Ａと、コンデンサ４４Ａと並列接続されたＮＭＯＳトランジスタｎ１とを含む。ワンショットパルス発生器５０Ａは、オフ信号ＳｏｆｆがＨレベルに切替わったときに所定の時間Ｈレベルになるパルスを発生し、発生したパルスをＮＭＯＳトランジスタｎ１のゲートに出力する。ＮＭＯＳトランジスタｎ１が所定時間オン状態になることによって、コンデンサ４４Ａの電圧が放電（リセット）される。
【００５２】
比較器４２Ａは、コンデンサ４４Ａの充電電圧（制御電圧Ｖｏｎ）と参照電圧生成回路４３Ａで生成された参照電圧Ｖｒｅｆ２とを比較し、比較結果をオン信号Ｓｏｎとして出力する。コンデンサ４４Ａの充電電圧（制御電圧Ｖｏｎ）が参照電圧Ｖｒｅｆ２を超えたとき、比較器４２Ａの出力信号（オン信号Ｓｏｎ）はＨレベル（非活性状態）となる。
【００５３】
３−１．ワンショットパルス発生器５０Ａの構成例：
図４は、図２のワンショットパルス発生器５０Ａの構成の一例を示す回路図である。図４を参照して、ワンショットパルス発生器５０Ａは、遅延回路５１と、インバータ５２と、ＡＮＤゲート５３とを含む。入力ノードＩＮ１からの信号は、ＡＮＤゲート５３の第１の入力端子に入力されるとともに、遅延回路５１およびインバータ５２を順に通過してＡＮＤゲート５３の第２の入力端子に入力される。
【００５４】
図５は、図４の遅延回路５１の構成の一例を示す回路図である。図５を参照して、遅延回路５１は、入力ノードＩＮ２と出力ノードＯＵＴ２との間に直列接続されたインバータ５４Ａ，５４Ｂ，５４Ｃ，５４Ｄと、これらのインバータの各接続ノードと接地ノードＧＮＤとの間に接続されたコンデンサ５５Ａ，５５Ｂ，５５Ｃとを含む。
【００５５】
図６は、図４の各部の電圧波形を示したタイミング図である。図６のタイミング図は、上から順に、ワンショットパルス発生器の入力ノードＩＮ１の電圧波形、インバータ５２の出力ノードＩＮ＿ｄの電圧波形、およびワンショットパルス発生器の出力ノードＯＵＴ１の電圧波形を示している。
【００５６】
図６に示すように、入力ノードＩＮ１の電圧の立上がり時刻ｔ１よりも遅延回路５１の遅延時間の分遅れた時刻ｔ２に、インバータ５２の出力ノードＩＮ＿ｄの電圧が立下がる。入力ノードＩＮ１の電圧の立下がり時刻ｔ３よりも遅延回路５１の遅延時間の分遅れた時刻ｔ４に、インバータ５２の出力ノードＩＮ＿ｄの電圧が立上がる。この結果、ワンショットパルス発生器の出力ノードＯＵＴ１には、時刻ｔ１から時刻ｔ２の間にＨレベルとなるパルスが発生する。このように、ワンショットパルス発生器５０Ａによって発生するパルスのパルス幅は遅延回路５１の遅延値により決定できる。
【００５７】
３−２．参照電圧生成回路４３Ａの構成例：
図７は、図２の参照電圧生成回路の構成の一例を示す回路図である。図７を参照して、参照電圧生成回路４３Ａは、電圧・電流変換部３２１，３２２と、電流・電流変換部３２３と、電流・電圧変換部３２４とを含む。図７の参照電圧生成回路４３Ａは、対象とする集積回路ではマイナス電源が用いられないという前提で、プラス電源（電源電圧ＶＤＤ）のみで駆動できる点に特徴がある。
【００５８】
電圧・電流変換部３２１は、参照電圧Ｖｒｅｆを電流信号Ｉ３に変換する。ここで、参照電圧Ｖｒｅｆは、図２の変換回路１０の出力電圧ＤＶｏｕｔの期待値Ｖｏｕｔ０に、図１の分圧回路３１の分圧比ｋを乗算した値に等しい。
【００５９】
具体的に電圧・電流変換部３２１は、差動増幅器ＡＭＰ１と、ＮＭＯＳトランジスタ３０１と、抵抗素子３０６とを含む。差動増幅器ＡＭＰ１の非反転入力端子（＋端子）には参照電圧Ｖｒｅｆが入力される。ＮＭＯＳトランジスタ３０１のソースは差動増幅器ＡＭＰ１の反転入力端子（−端子）に接続されるとともに抵抗素子３０６を介して接地ノードＧＮＤに接続される。ＮＭＯＳトランジスタ３０１のゲートは差動増幅器ＡＭＰ１の出力端子に接続される。抵抗素子３０６の抵抗値をＲ５とすれば、ＮＭＯＳトランジスタ３０１のドレイン電流Ｉ３は、
I3＝Vref／R5＝k・Vout0／R5      …(8)
で与えられる。
【００６０】
電圧・電流変換部３２２は、図１の分圧回路３１による分圧電圧ｋ・ＤＶｏｕｔ（＝Ｖｏｕｔ２）を電流信号Ｉ４に変換する。具体的に電圧・電流変換部３２２は、差動増幅器ＡＭＰ２と、ＮＭＯＳトランジスタ３０２と、抵抗素子３０７とを含む。差動増幅器ＡＭＰ２の非反転入力端子（＋端子）には分圧電圧ｋ・ＤＶｏｕｔが入力される。ＮＭＯＳトランジスタ３０１のソースは差動増幅器ＡＭＰ２の反転入力端子（−端子）に接続されるとともに抵抗素子３０７を介して接地ノードＧＮＤに接続される。ＮＭＯＳトランジスタ３０２のゲートは差動増幅器ＡＭＰ２の出力端子に接続される。抵抗素子３０７の抵抗値をＲ５とすれば、ＮＭＯＳトランジスタ３０２のドレイン電流Ｉ４は、
I4＝k・DVout／R5      …(9)
で与えられる。
【００６１】
電流・電流変換部３２３は、電流・電圧変換部３２１によって生成された電流信号Ｉ３に定電流Ｉｃｓ０を加算することによって電流信号Ｉ５を生成する。具体的に、電流・電流変換部３２３は、ＰＭＯＳトランジスタ３０３，３０４と定電流源３０５とを含む。ＰＭＯＳトランジスタ３０３，３０４の各ソースは、電源ノードＶＤＤに接続される。ＰＭＯＳトランジスタ３０４のゲートは、ＰＭＯＳトランジスタ３０５のゲートおよびドレインに接続される。すなわち、ＰＭＯＳトランジスタ３０４，３０５はカレントミラーを構成する。ＰＭＯＳトランジスタ３０３のドレインは、さらに、ＮＭＯＳトランジスタ３０１のドレインに接続されるとともに定電流源３０５に接続される。したがって、ＮＭＯＳトランジスタ３０４のドレイン電流Ｉ５は、
I5＝I3＋Ics0＝k・Vout0／R5＋Ics0        …(10)
で与えられる。
【００６２】
電流・電圧変換部３２４は、電流信号Ｉ５から電流信号Ｉ４を減じた信号を電圧信号に変換し、得られた電圧信号を参照電圧Ｖｒｅｆ２として出力する。具体的に電流・電圧変換部３２４は、ＰＭＯＳトランジスタ３０４のドレインとＮＭＯＳトランジスタ３０２のドレインとが共通に接続されたノード３１１と接地ノードＧＮＤとの間に接続された抵抗素子３０８を含む。抵抗素子３０８の抵抗値をＲ６とすると、ノード３１１の電圧Ｖｒｅｆ２は、
Vref2＝（I5−I4）・R6＝（Vout0−DVout）k・R6／R5＋Ics0・R6      …(11)
で与えられる。上式（１１）によれば、出力電圧ＤＶｏｕｔとその期待値Ｖｏｕｔ０との差に応じて参照電圧Ｖｒｅｆ２が変更される。すなわち、出力電圧ＤＶｏｕｔからその期待値Ｖｏｕｔ０を減じた差電圧が小さくなるほど参照電圧Ｖｒｅｆ２が大きくなる。ｋ・Ｒ６／Ｒ５がゲインである。
【００６３】
ここで、Ｉｃｓ０×Ｒ６が参照電圧Ｖｒｅｆに等しくなるように、定電流源３０５の電流値Ｉｃｓ０および抵抗素子３０８の抵抗値Ｒ６を設定すれば、参照電圧Ｖｒｅｆ２は、
Vref2＝（Vout0−DVout）k・R6／R5＋Vref      …(12)
と表わされる。上式（１２）において、出力電圧ＤＶｏｕｔとその期待値Ｖｏｕｔ０が等しいとき、参照電圧Ｖｒｅｆ２はＶｒｅｆに等しくなる。出力電圧ＤＶｏｕｔが期待値Ｖｏｕｔ０より高いとき、参照電圧Ｖｒｅｆ２はＶｒｅｆより低くなり、出力電圧ＤＶｏｕｔが期待値Ｖｏｕｔ０より低いとき、参照電圧Ｖｒｅｆ２はＶｒｅｆより高くなる。
【００６４】
４．オフ信号生成部４０Ｂ：
再び図２を参照して、オフ信号生成部４０Ｂは、電流信号Ｉ２に基づいてオフ信号Ｓｏｆｆを生成する。オフ信号生成部４０Ｂは、充電回路４１Ｂと比較器４２Ｂとを含む。
【００６５】
充電回路４１Ｂは、電流信号Ｉ２によって充電され、オン信号Ｓｏｎが非活性化した（Ｈレベルに切替わった）とき充電電圧がリセットされる。より詳細には、充電回路４１Ｂは、オン信号Ｓｏｎを受けるワンショットパルス発生器５０Ｂと、電流信号Ｉ２によって充電されるコンデンサ４４Ｂと、コンデンサ４４Ｂと並列接続されたＮＭＯＳトランジスタｎ２とを含む。ワンショットパルス発生器５０Ｂは、オン信号ＳｏｎがＨレベルに切替わったときに所定の時間Ｈレベルになるパルスを発生し、発生したパルスをＮＭＯＳトランジスタｎ２のゲートに出力する。ＮＭＯＳトランジスタｎ２が所定時間オン状態になることによって、コンデンサ４４Ｂの電圧が放電（リセット）される。ワンショットパルス発生器５０Ｂの構成の一例は、図４〜図６で説明したものと同じである。
【００６６】
比較器４２Ｂは、コンデンサ４４Ｂの充電電圧（制御電圧Ｖｏｆｆ）と固定された値の参照電圧Ｖｆｅｆとを比較し、比較結果をオフ信号Ｓｏｆｆとして出力する。コンデンサ４４Ｂの充電電圧（制御電圧Ｖｏｆｆ）が参照電圧Ｖｒｅｆを超えたとき、比較器４２Ｂに出力信号（オフ信号Ｓｏｆｆ）はＬレベル（非活性状態）となる。
【００６７】
比較器４２Ｂに入力される参照電圧Ｖｒｅｆは、参照電圧生成回路４３Ａに入力されるＶｒｅｆと異なっていてもよいし、図１の参照電圧Ｖｒｅｆと異なっていてもよい。しかし、これらの参照電圧Ｖｒｅｆを同じにしたほうが、装置構成が簡単になるので望ましい。
【００６８】
５．ＲＳラッチ回路９０：
再び、図２を参照して、ＲＳラッチ回路９０のセット端子Ｓには、オン信号Ｓｏｎがインバータ９１によって反転されて入力され、ＲＳラッチ回路９０のリセット端子Ｒには、オフ信号がインバータ９２によって反転されて入力される。この結果、ＲＳラッチ回路の出力端子Ｑから出力されるクロック信号ｃｌｋは、オン信号Ｓｏｎが活性状態（Ｌレベル）のときＨレベルになり、オフ信号Ｓｏｆｆが活性状態（Ｌレベル）のときＬレベルになる。
【００６９】
［実施の形態１のＤＣ／ＤＣコンバータの動作］
次に、上記の構成のパルス発生器ＰＧを備えたＤＣ／ＤＣコンバータの動作について説明する。図２を参照して、オン信号ＳｏｎがＬレベルの期間がＮＭＯＳトランジスタｎ＿ｄｒのオン期間となるので、オン時間Ｔｏｎは、コンデンサ４４Ａの容量値をＣ１として、
Ton＝C1・Vref2／I1＝C1・Vref2／Ia＝C1・Vref2・Rs／Vin      …(13)
と表わされる。一方、オフ信号ＳｏｆｆがＬレベルの期間がＮＭＯＳトランジスタｎ＿ｄｒのオフ期間となるので、オフ時間Ｔｏｆｆは、コンデンサ４４Ｂの容量値をＣ２として、
Toff＝C2・Vref／I2＝C2・Vref／(Ics−Ia)
＝C2・Vref・Rs／(Ics・Rs−Vin)        …(14)
と表わせる。これらの式から
Ton／Toff＝(C1・Vref2)・(Ics・Rs/Vin  −1)／(C2・Vref)      …(15)
が得られる。ここで、コンデンサ４４Ａ，４４Ｂの容量値Ｃ１，Ｃ２を互いに等しくするとともに、定電流源８１によって生成される電流Ｉｃｓおよび抵抗素子６３の抵抗値α・Ｒｓを、式（７）を満たすように設定すれば、Ｔｏｎ／Ｔｏｆｆ比は、
Ton／Toff＝(Vref2/Vref)・(Vout0/Vin  −1)      …(16)
のように書き換えられる。
【００７０】
式（１２）、（１３）、（１６）を参照すると、出力電圧ＤＶｏｕｔがその期待値Ｖｏｕｔ０に等しいとき、参照電圧Ｖｒｅｆ２はＶｒｅｆに等しくなるので、上式（１６）の右辺は前述の式（３）の右辺に等しくなる。この結果、所望のＴｏｎ／Ｔｏｆｆ比が得られ、出力電圧ＤＶｏｕｔは現状のまま維持される。出力電圧ＤＶｏｕｔがその期待値Ｖｏｕｔ０よりも低いときには、参照電圧Ｖｒｅｆ２はＶｒｅｆよりも高くなるので、オン期間Ｔｏｎがより長くなる。この結果、Ｔｏｎ／Ｔｏｆｆ比が増大し、出力電圧ＤＶｏｕｔが上昇する。逆に、出力電圧ＤＶｏｕｔがその期待値Ｖｏｕｔ０よりも高いときには、参照電圧Ｖｒｅｆ２はＶｒｅｆよりも低くなるので、オン期間Ｔｏｎがより短くなる。この結果、Ｔｏｎ／Ｔｏｆｆ比が減少し、出力電圧ＤＶｏｕｔが低下する。
【００７１】
図８は、図２の各部の電圧波形を示したタイミング図である。図８のタイミング図は、上から順に、コンデンサ４４Ａの電圧Ｖｏｎ、オン信号Ｓｏｎ、トランジスタｎ２のゲート電圧ＶＧ（ｎ２）、コンデンサ４４Ｂの電圧Ｖｏｆｆ、オフ信号Ｓｏｆｆ、およびトランジスタｎ１のゲート電圧ＶＧ（ｎ１）を示している。
【００７２】
図２、図８を参照して、コンデンサ４４Ａは、第１電流信号Ｉ１（＝Ｉａ）で充電される。時刻ｔ１でコンデンサ４４Ａの電圧Ｖｏｎ（制御電圧Ｖｏｎ）が参照電圧生成回路４３Ａによって生成された参照電圧Ｖｒｅｆ２に達すると、オン信号ＳｏｎはＨレベルに変化する。同時にワンショットパルス発生器５０Ｂから発生するパルスによって、ＮＭＯＳトランジスタｎ２のゲート電圧ＶＧ（ｎ２）が時刻ｔ２まで所定時間Ｈレベルになる。この結果、コンデンサ４４Ｂの電圧Ｖｏｆｆが放電されて接地電圧レベルに戻る。
【００７３】
コンデンサ４４Ｂは、第２電流信号Ｉ２（＝Ｉｃｓ−Ｉａ）で充電される。時刻ｔ３でコンデンサ４４Ｂの電圧Ｖｏｆｆ（制御電圧Ｖｏｆｆ）が固定された値である参照電圧Ｖｒｅｆに達すると、オフ信号ＳｏｆｆはＨレベルに変化する。同時にワンショットパルス発生器５０Ａから発生するパルスによって、ＮＭＯＳトランジスタｎ１のゲート電圧ＶＧ（ｎ１）が時刻ｔ４まで所定時間Ｈレベルになる。この結果、コンデンサ４４Ａの電圧Ｖｏｎが放電されて接地電圧レベルに戻る。時刻ｔ５以降は、時刻ｔ１からの動作の繰返しになる。オン時間Ｔｏｎはオン信号ＳｏｎのＬレベルの期間に対応し、オフ時間Ｔｏｆｆはオフ信号ＳｏｆｆのＬレベルの期間に対応する。
【００７４】
図９は、図１のＡＮＤゲートから出力されたクロック信号の波形図である。図９を参照して、出力電圧Ｖｏｕｔ（＝ＤＶｏｕｔ）が所望の期待値Ｖｏｕｔ０に到達した場合、図１の比較器ＣＭＰ１の出力によってクロック信号ｃｌｋ＿ｄｒが停止するので、ＤＣ／ＤＣコンバータの昇圧動作が停止する（図９の時刻ｔ１からｔ２まで）。同様に、インダクタ電流ＩＬが上限値ＩＬｍａｘを超えた場合、図１の比較器ＣＭＰ２の出力によって、クロック信号ｃｌｋ＿ｄｒが停止する（図９の時刻ｔ３からｔ４まで）。
【００７５】
実施の形態１のＤＣ／ＤＣコンバータ１の場合には、Ｔｏｎ／Ｔｏｆｆ比が入力電圧Ｖｉｎと出力電圧ＤＶｏｕｔの両方によって調整されるので、これらのクロック信号ｃｌｋ＿ｄｒの停止期間が短くて済むというメリットがある。
【００７６】
［実施の形態１の効果］
上記のとおり、実施の形態１のＤＣ／ＤＣコンバータでは、入力電圧に応じてＴｏｎ／Ｔｏｆｆ比を決定するフィードフォワード制御方式に、出力電圧の期待値と実際出力電圧との差に応じてＴｏｎ／Ｔｏｆｆ比を調整するフィードバック制御方式を組み合わせたハイブリッド制御が行なわれる。これによって、入力電圧が比較的低い場合もしくは負荷電流が比較的大きい場合でも、出力電圧の低下を抑制することができる。
【００７７】
さらに、上記のフィードバック制御系のゲインは小さく設定できる（たとえば、数１０程度の値に設定できる）ので、発振の心配はない。具体的に、実施の形態１の場合、フィードバック制御系のゲインは以下のように計算できる。
【００７８】
あるサイクルで出力電圧ＤＶｏｕｔがΔＶｏｕｔだけ変化したときの参照電圧Ｖｒｅｆ２の変化ΔＶｒｅｆ２は、前述の式（１２）から、
ΔVref2＝−ΔVout・k・R6／R5      …(17)
となる。あるサイクルの次のサイクルでの出力電圧の変化（ΔＶｏｕｔ）’は、前述の式（３）より、
(ΔVout)’＝Vin・ΔTon／Toff      …(18)
となる。前述の式（１３）および式（１７）を用いて式（１８）のΔＴｏｎを書き直すと、式（１８）は、
(ΔVout)’＝Vin・C1・ΔVref2／(Ia・Toff)
＝ΔVout・(Vin・C1・k・R6)／(Ia・Toff・R5)      …(19)
となる。したがって、フィードバック系のゲインは、(Vin・C1・k・R6)／(Ia・Toff・R5)であり、数１０程度に設定できる。
【００７９】
［変形例］
図１の変換回路１０は、入力直流電圧を降圧する降圧チョッパとして構成することもできる。この場合、図２の電流信号生成部７０は、変換電流Ｉａから定電流Ｉｃｓを減算することによって得られた信号を電流信号Ｉ１として生成し、定電流Ｉｃｓを電流信号Ｉ２として生成する。生成された電流信号Ｉ１，Ｉ２は、それぞれオン信号生成部４０Ａおよびオフ信号生成部４０Ｂに入力される。
【００８０】
＜実施の形態２＞
実施の形態１によるＤＣ／ＤＣコンバータでは、出力電圧ＤＶｏｕｔ（＝Ｖｏｕｔ）に応じてオン時間Ｔｏｎが調整され、オフ時間Ｔｏｆｆは出力電圧ＤＶｏｕｔには依存しなかった。実施の形態２によるＤＣ／ＤＣコンバータでは、出力電圧ＤＶｏｕｔ（＝Ｖｏｕｔ）に応じてオフ時間Ｔｏｆｆが調整され、オン時間Ｔｏｎは出力電圧ＤＶｏｕｔに依存しないようにしたものである。
【００８１】
［パルス発生器の構成］
図１０は、実施の形態２によるパルス発生器の構成を示す回路図である。図１０のパルス発生器ＰＧＡは、図１のＤＣ／ＤＣコンバータのパルス発生器ＰＧに代えて設けられる。図１のその他の構成は、実施の形態２の場合も同じであるので説明を繰り返さない。
【００８２】
図１０を参照して、パルス発生器ＰＧＡは、電圧・電流変換部６０と、電流信号生成部７０と、オン信号生成部４０Ｃと、オフ信号生成部４０Ｄと、インバータ９１，９２と、ＲＳラッチ回路９０とを含む。これらの構成要素のうち、電圧・電流変換部６０、電流信号生成部７０、インバータ９１，９２、およびＲＳラッチ回路９０は図２の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【００８３】
オン信号生成部４０Ｃは、参照電圧Ｖｒｅｆ２に代えて固定された値の参照電圧Ｖｒｅｆが比較器４２Ａの反転入力端子（−端子）に入力される点で図２のオン信号生成部４０Ａと異なる。オフ信号生成部４０Ｄは、参照電圧生成回路４３Ｂをさらに含み、固定された値の参照電圧Ｖｒｅｆに代えて参照電圧生成回路４３Ｂで生成された参照電圧Ｖｒｅｆ３が比較器４２Ｂの反転入力端子（−端子）に入力される点で図２のオフ信号生成部４０Ｂと異なる。オン信号生成部４０Ｃおよびオフ信号生成部４０Ｄのその他の点は、図２のオン信号生成部４０Ａおよびオフ信号生成部４０Ｂと同じであるので同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【００８４】
［参照電圧生成回路の構成］
図１１は、図１０の参照電圧生成回路の構成の一例を示す回路図である。図１１を参照して、参照電圧生成回路４３Ｂは、電圧・電流変換部３２１，３２２と、電流・電流変換部３２３と、電流・電圧変換部３２４とを含む。図１１の参照電圧生成回路４３Ｂは、電流・電圧変換部３２１と電圧・電流変換部３２２とが相互に入れ替わっている点で図７の参照電圧生成回路４３Ａと異なる。
【００８５】
図１１の電流・電流変換部３２３は、電流・電圧変換部３２２によって生成された電流信号Ｉ４に定電流Ｉｃｓ０を加算することによって電流信号Ｉ６を生成する。具体的に、電流・電流変換部３２３は、互いにカレントミラーを構成するＰＭＯＳトランジスタ３０３，３０４と定電流源３０５とを含む。ＰＭＯＳトランジスタ３０３のドレインは、ＮＭＯＳトランジスタ３０２のドレインに接続されるとともに定電流源３０５に接続される。したがって、ＮＭＯＳトランジスタ３０４のドレイン電流Ｉ６は、前述の式（９）を用いて、
I6＝I4＋Ics0＝k・DVout0／R5＋Ics0        …(20)
で与えられる。
【００８６】
電流・電圧変換部３２４は、電流信号Ｉ６から電流信号Ｉ３を減じた信号を電圧信号に変換し、得られた電圧信号を参照電圧Ｖｒｅｆ３として出力する。具体的に電流・電圧変換部３２４は、ＰＭＯＳトランジスタ３０４のドレインとＮＭＯＳトランジスタ３０１のドレインとが共通に接続されたノード３１１と接地ノードＧＮＤとの間に接続された抵抗素子３０８を含む。抵抗素子３０８の抵抗値をＲ６とすると、ノード３１１の電圧Ｖｒｅｆ３は、前述の式（８）と式（２０）を用いて、
Vref３＝（I6−I3）・R6＝（DVout−Vout0）k・R6／R5＋Ics0・R6      …(21)
で与えられる。上式（２１）によれば、出力電圧ＤＶｏｕｔとその期待値Ｖｏｕｔ０との差に応じて参照電圧Ｖｒｅｆ３が変更される。すなわち、出力電圧ＤＶｏｕｔからその期待値Ｖｏｕｔ０を減じた差電圧が大きくなるほど参照電圧Ｖｒｅｆ３が大きくなる。ｋ・Ｒ６／Ｒ５がゲインである。
【００８７】
ここで、Ｉｃｓ０×Ｒ６が参照電圧Ｖｒｅｆに等しくなるように、定電流源３０５の電流値Ｉｃｓ０および抵抗素子３０８の抵抗値Ｒ６を設定すれば、参照電圧Ｖｒｅｆ３は、
Vref3＝（DVout−Vout0）k・R6／R5＋Vref      …(22)
と表わされる。上式（２２）において、出力電圧ＤＶｏｕｔとその期待値Ｖｏｕｔ０が等しいとき、参照電圧Ｖｒｅｆ３はＶｒｅｆに等しくなる。出力電圧ＤＶｏｕｔが期待値Ｖｏｕｔ０より高いとき、参照電圧Ｖｒｅｆ３はＶｒｅｆより高くなり、出力電圧ＤＶｏｕｔが期待値Ｖｏｕｔ０より低いとき、参照電圧Ｖｒｅｆ３はＶｒｅｆより低くなる。
【００８８】
［実施の形態２のＤＣ／ＤＣコンバータの動作］
次に、上記の構成のパルス発生器ＰＧＡを備えたＤＣ／ＤＣコンバータの動作について説明する。図１０を参照して、オン信号ＳｏｎがＬレベルの期間がＮＭＯＳトランジスタｎ＿ｄｒのオン期間となるので、オン時間Ｔｏｎは、コンデンサ４４Ａの容量値をＣ１として、
Ton＝C1・Vref／I1＝C1・Vref／Ia＝C1・Vref・Rs／Vin      …(23)
と表わされる。一方、オフ信号ＳｏｆｆがＬレベルの期間がＮＭＯＳトランジスタｎ＿ｄｒのオフ期間となるので、オフ時間Ｔｏｆｆは、コンデンサ４４Ｂの容量値をＣ２として、
Toff＝C2・Vref3／I2＝C2・Vref3／(Ics−Ia)
＝C2・Vref3・Rs／(Ics・Rs−Vin)        …(24)
と表わせる。これらの式から、
Ton／Toff＝(C1・Vref)・(Ics・Rs/Vin  −1)／(C2・Vref3)      …(25)
が得られる。ここで、コンデンサ４４Ａ，４４Ｂの容量値Ｃ１，Ｃ２を互いに等しくするとともに、定電流源８１によって生成される電流Ｉｃｓおよび抵抗素子６３の抵抗値α・Ｒｓを、式（７）を満たすように設定すれば、Ｔｏｎ／Ｔｏｆｆ比は、
Ton／Toff＝(Vref/Vref3)・(Vout0/Vin  −1)      …(26)
のように書き換えられる。
【００８９】
式（２２）、（２４）、（２６）を参照すると、出力電圧ＤＶｏｕｔがその期待値Ｖｏｕｔ０に等しいとき、参照電圧Ｖｒｅｆ３はＶｒｅｆに等しくなるので、上式（２６）の右辺は前述の式（３）の右辺に等しくなる。この結果、所望のＴｏｎ／Ｔｏｆｆ比が得られ、出力電圧ＤＶｏｕｔは現状のまま維持される。出力電圧ＤＶｏｕｔがその期待値Ｖｏｕｔ０よりも低いときには、参照電圧Ｖｒｅｆ３はＶｒｅｆよりも低くなるので、オフ期間Ｔｏｆｆがより短くなる。この結果、Ｔｏｎ／Ｔｏｆｆ比が増大し、出力電圧ＤＶｏｕｔが上昇する。逆に、出力電圧ＤＶｏｕｔがその期待値Ｖｏｕｔ０よりも高いときには、参照電圧Ｖｒｅｆ３はＶｒｅｆよりも高くなるので、オフ期間Ｔｏｆｆがより長くなる。この結果、Ｔｏｎ／Ｔｏｆｆ比が減少し、出力電圧ＤＶｏｕｔが低下する。
【００９０】
［実施の形態２の効果］
上記のとおり、実施の形態２のＤＣ／ＤＣコンバータでは、実施の形態１の場合と同様に、フィードフォワード制御方式にフィードバック制御方式を組み合わせることにより、入力電圧が比較的低い場合もしくは負荷電流が比較的大きい場合でも、出力電圧の低下を抑制することができる。さらに、上記のフィードバック制御系のゲインは小さく設定できる（たとえば、数１０程度の値に設定できる）ので、発振の心配はない。
【００９１】
なお、図２、図７で説明した参照電圧Ｖｒｅｆ２を生成する参照電圧生成回路４３Ａを備えたオン信号生成部４０Ａと、図１０、図１１で説明した参照電圧Ｖｒｅｆ３を生成する参照電圧生成回路４３Ｂを備えたオフ信号生成部４０Ｄとを組み合わせてもよい。
【００９２】
＜実施の形態３＞
入力が１系統、出力が複数系統あるＤＣ／ＤＣコンバータ２００の昇圧制御に対して、実施の形態１で説明したパルス発生器ＰＧを適用した例について説明する。なお、実施の形態２で説明したパルス発生器ＰＧＡも同様にＤＣ／ＤＣコンバータ２００の昇圧制御に適用することができる。
【００９３】
［ＤＣ／ＤＣコンバータの構成］
図１２は、この発明の実施の形態３によるＤＣ／ＤＣコンバータの構成を示す回路図である。図１２のＤＣ／ＤＣコンバータ２００は、同期整流方式で出力が２系統の場合の構成例である。
【００９４】
ＤＣ／ＤＣコンバータ２００は、電圧の異なる２系統の出力を用意することで多様な要求に対応することができる。たとえば、１．５Ｖ出力の電池２０１によって駆動されるシステムにＤＣ／ＤＣコンバータ２００を用いる場合、出力ノード２０７にマイコン２０３を接続し、出力ノード２０６にマイコン２０３よりも高い電圧を必要とする負荷装置（センサ、不揮発性メモリ、アナログ回路など）２０２を接続することができる。
【００９５】
以下では、出力ノード２１５の電圧ｄｖｃｃｘ（出力ノード２０６の電圧Ｖｏｕｔｘに等しい）の期待値をたとえば５Ｖとし、出力ノード２１６の電圧ｄｖｃｃｙ（出力ノード２０７の電圧Ｖｏｕｔｙに等しい）の期待値をたとえば３Ｖとして説明する。
【００９６】
図１２を参照して、ＤＣ／ＤＣコンバータ２００は、変換回路２１０と、制御回路２２０と、分圧回路２１７，２１８と、パワースイッチ用のＰＭＯＳトランジスタｐｓｘ，ｐｓｙとを含む。制御回路２２０は、出力ノード２１６の電圧ｄｖｃｃｙを動作電圧として用いる。
【００９７】
変換回路２１０は、出力側を２系統にしたものであり、インダクタ２１１と、スイッチ素子としてのＮＭＯＳトランジスタｎ＿ｄｒと、同期整流素子としてのＰＭＯＳトランジスタｐｒｘ，ｐｒｙと、コンデンサ２１２，２１３とを含む。
【００９８】
インダクタ２１１およびＮＭＯＳトランジスタｎ＿ｄｒはこの順で入力ノード２０８と接地ノードＧＮＤとの間に直列に接続される。入力ノード２０８には、たとえば、電池２０１が接続される。ＰＭＯＳトランジスタｐｒｘは、インダクタ２１１およびＮＭＯＳトランジスタｎ＿ｄｒの接続ノード２１４と、出力ノード２１５との間に接続される。ＰＭＯＳトランジスタｐｒｙは、接続ノード２１４と出力ノード２１６との間に接続される。コンデンサ２１２は出力ノード２１５と接地ノードＧＮＤとの間に接続され、コンデンサ２１３は出力ノード２１６と接地ノードＧＮＤとの間に接続される。トランジスタｎ＿ｄｒ，ｐｒｘ，ｐｒｙの各ゲートには、制御回路２２０からクロック信号ｍｃｌｋ，ｃｌｋｘ，ｃｌｋｙがそれぞれ出力される。
【００９９】
分圧回路２１７は、出力ノード２１５の電圧ｄｖｃｃｘを抵抗素子（抵抗値Ｒｘ０，Ｒｘ１）によって分圧し、分圧電圧ｆｂｘを制御回路２２０に出力する。分圧回路２１８は、出力ノード２１６の電圧ｄｖｃｃｙを抵抗素子（抵抗値Ｒｙ０，Ｒｙ１）によって分圧し、分圧電圧ｆｂｙを制御回路２２０に出力する。
【０１００】
パワースイッチ用のＰＭＯＳトランジスタｐｓｘは、変換回路２１０の出力ノード２１５とＤＣ／ＤＣコンバータ２００の出力ノード２０６との間に設けられる。パワースイッチ用のＰＭＯＳトランジスタｐｓｙは、変換回路２１０の出力ノード２１６とＤＣ／ＤＣコンバータ２００の出力ノード２０７との間に設けられる。
【０１０１】
上記の構成のうち、制御回路２２０、ＮＭＯＳトランジスタｎ＿ｄｒ、ＰＭＯＳトランジスタｐｒｘ，ｐｒｙ，ｐｓｘ，ｐｓｙ、分圧回路２１７，２１８が、半導体基板上に集積された半導体装置２０９として構成される。
【０１０２】
［制御回路２２０の構成］
図１３は、図１２の制御回路の構成を示す回路図である。図１２、図１３を参照して、制御回路２２０は、比較器ＣＭＰＸ，ＣＭＰＹと、レベルシフタ２３１，２３２，２３３と、パルス発生器ＰＧＢと、ノン・オーバラップ回路２３０と、論理回路２２８とを含む。以下の説明では、パワースイッチ用のＰＭＯＳトランジスタｐｓｘおよびｐｓｙはともにオンしているとする。
【０１０３】
比較器ＣＭＰＸは、図１２の分圧回路２１７の出力電圧ｆｂｘと参照電圧Ｖｒｅｆとを比較し、出力電圧ｆｂｘが参照電圧Ｖｒｅｆより高い場合にＨレベルの信号を出力する。比較器ＣＭＰＹは、分圧回路２１８の出力電圧ｆｂｙと参照電圧Ｖｒｅｆとを比較し、出力電圧ｆｂｙが参照電圧Ｖｒｅｆより高い場合にＨレベルの信号を出力する。
【０１０４】
参照電圧Ｖｒｅｆは、たとえば０．８Ｖに設定される。分圧回路２１７の出力電圧ｆｂｘは、出力ノード２１５の電圧ｄｖｃｃｘの電圧モニタ信号である。図１２においてＲｘ０：Ｒｘ１＝５．２５：１（分圧比ｋ１＝０．１６）に設定すると、ｄｖｃｃｘ＝５Ｖのときｆｂｘ＝０．８Ｖになる。すなわち、出力ノード２１５の電圧ｄｖｃｃｘが期待値（ｄｖｃｃｘ０＝５Ｖ）より高ければ比較器ＣＭＰＸはＨレベルを出力し、そうでなければＬレベルを出力する。
【０１０５】
出力ノード２１６の電圧ｄｖｃｃｙについても同様である。分圧回路２１８においてＲｙ０：Ｒｙ１＝２．７５：１（分圧比ｋ２＝０．２６６…）に設定すると、電圧ｄｖｃｃｙが期待値（ｄｖｃｃｙ０＝３Ｖ）より高ければ比較器ＣＭＰＹはＨレベルを出力し、そうでなければＬレベルを出力する。
【０１０６】
レベルシフタ（ＬＳ：Level  Shifter）２３１，２３２，２３３は、入力信号の電圧レベルを出力ノード２１６の電圧ｄｖｃｃｙからｖｍａｘに変換を行う。ｖｍａｘは、出力ノード２１５の電圧ｄｖｃｃｘと出力ノード２１６の電圧ｄｖｃｃｙのうち高い方の電圧である。電圧ｖｍａｘは、制御回路２２０に設けられた最大電圧選択回路によって決定される。
【０１０７】
図１４は、最大電圧選択回路の構成例を示す回路図である。図１４を参照して、最大電圧選択回路２４０は、電圧ｄｖｃｃｙで動作する比較器２４１と、比較器２４１の出力信号の電圧レベルを電圧ｄｖｃｃｙからｖｍａｘに変換するレベルシフタ２４２と、電圧ｖｍａｘで動作するインバータ２４３と、ＰＭＯＳトランジスタ２２４，２４５とを含む。ＰＭＯＳトランジスタ２４４のソースには電圧ｄｖｃｃｙが入力され、ドレインは最大電圧選択回路２４０の出力ノード２４６（電圧ｖｍａｘ）に接続される。ＰＭＯＳトランジスタ２４４のゲートにはレベルシフタ２４２の出力信号が入力される。ＰＭＯＳトランジスタ２４５のソースには電圧ｄｖｃｃｘが入力され、ドレインは最大電圧選択回路２４０の出力ノード２４６に接続される。ＰＭＯＳトランジスタ２４５のゲートには、レベルシフタ２４２の出力信号をインバータ２４３によって反転した信号が入力される。
【０１０８】
再び図１３を参照して、ノン・オーバラップ回路２３０は、パルス発生器ＰＣＢから出力されたクロック信号ｃｌｋを受けて、ＰＭＯＳトランジスタｐｒｘ，ｐｒｙを駆動するためのクロック信号ｐｃｎｔと、ＮＭＯＳトランジスタｎ＿ｄｒを駆動するためのクロック信号ｎｃｎｔとを生成する。ノン・オーバラップ回路２３０は、パルス発生器ＰＧＢから出力されたクロック信号ｃｌｋがＬレベルからＨレベルに切替わったときは、クロック信号ｐｃｎｔをＨレベルに切替えた後にクロック信号ｎｃｎｔをＨレベルに切替える。ノン・オーバラップ回路２３０は、クロック信号ｃｌｋがＨレベルからＬレベルに切替わったときは、クロック信号ｎｃｎｔをＬレベルに切替えた後、クロック信号ｐｃｎｔをＬレベルに切替える。クロック信号ｎｃｎｔは、レベルシフタ２３３によってレベル変換され、クロック信号ｍｃｌｋとしてＮＭＯＳトランジスタｎ＿ｄｒのゲートに入力される。クロック信号ｐｃｎｔは、ＯＲゲート２２３，２２４に入力される。
【０１０９】
論理回路２２８は、ＡＮＤゲート２２１と、ＯＲゲート２２２〜２２４と、インバータ２２５〜２２７とを含む。
【０１１０】
比較器ＣＭＰＸの出力信号は、ＡＮＤゲート２２１の第１の入力端子に与えられるとともに、ＯＲゲート２２２の第１の入力端子に与えられる。比較器ＣＭＰＹの出力信号は、ＡＮＤゲート２２１の第２の入力端子に与えられるとともに、インバータ２２５によって反転された後、ＯＲゲート２２２の第２の入力端子に与えられる。ＡＮＤゲート２２１の出力信号はノン・オペレーション信号ｎｏｐとして用いられる。ＯＲゲート２２２の出力信号をインバータ２２６によって反転した信号は、選択信号ｓｃｔｘとして用いられる。比較器ＣＭＰＹの出力信号をインバータ２２７によって反転した信号は、選択信号ｓｃｔｙとして用いられる。
【０１１１】
ＯＲゲート２２３は、ＯＲゲート２２２の出力信号とクロック信号ｐｃｎｔとのＯＲ演算を行なう。ＯＲゲート２２３の出力信号は、レベルシフタ２３１によってレベル変換され、クロック信号ｃｌｋｘとしてＰＭＯＳトランジスタｐｒｘのゲートに入力される。ＯＲゲート２２４は、比較器ＣＭＰＹの出力信号とクロック信号ｐｃｎｔとのＯＲ演算を行なう。ＯＲゲート２２４の出力信号は、レベルシフタ２３２によってレベル変換され、クロック信号ｃｌｋｙとしてＰＭＯＳトランジスタｐｒｙのゲートに入力される。
【０１１２】
［制御回路の動作］
図１５は、図１３の制御回路の動作を説明するための図である。図１５に示す表は、図１３の比較器ＣＭＰＸ，ＣＭＰＹの出力信号の論理レベルに応じて、選択信号ｓｃｔｘ，ｓｃｔｙおよびノン・オペレーション信号ｎｏｐの論理レベルがどのように変化するかを示している。さらに、図１５に示す表は、比較器ＣＭＰＸ，ＣＭＰＹの出力信号の論理レベルに応じて、各クロック信号ｃｌｋｘ，ｃｌｋｙ，ｍｃｌｋが有効になるか無効になるかを示している。クロック信号が無効の場合、クロック信号は一定の論理レベルの信号になる。
【０１１３】
図１３、図１５を参照して、制御回路２２０は、出力ノード２１６の電圧ｄｖｃｃｙを駆動電圧として用いるため、出力ノード２１５の電圧ｄｖｃｃｘよりも出力ノード２１６の電圧ｄｖｃｃｙを優先して充電する。
【０１１４】
まず、出力ノード２１５，２１６の電圧ｄｖｃｃｘおよびｄｖｃｃｙが、ともに期待値よりも低い場合、比較器ＣＭＰＸおよびＣＭＰＹはともにＬレベルを出力する。しかし、出力ノード２１６の電圧ｄｖｃｃｙの充電を優先するため、選択信号ｓｃｔｙはＨレベルとなる。出力ノード２１５（電圧ｄｖｃｃｘ）の充電は阻止され、選択信号ｓｃｔｘはＬレベルになる。ノン・オペレーション信号ｎｏｐはＬレベルになる。ＮＭＯＳトランジスタｎ＿ｄｒを駆動するクロック信号ｍｃｌｋと、同期整流用のＰＭＯＳトランジスタｐｒｙを駆動するクロック信号ｃｌｋｙとが有効になるので、出力ノード２１６の充電が行なわれる。
【０１１５】
たとえば、入力電圧Ｖｉｎ＝１Ｖのとき、ｄｖｃｃｙの期待値をｄｖｃｃｙ０（＝３Ｖ）とすると、Ｔｏｎ／Ｔｏｆｆ比は、
Ton／Toff＝dvccy0／Vin  −１＝２      …(27)
となる。
【０１１６】
次に、出力ノード２１６の電圧ｄｖｃｃｙが期待値に達し、出力ノード２１５の電圧ｄｖｃｃｘが期待値に達していないときは、比較器ＣＭＰＸがＬレベルを出力し、比較器ＣＭＰＹがＨレベルを出力する。このとき、選択信号ｓｃｔｘがＨレベルになり、選択信号ｓｃｔｙがＬレベルになる。ノン・オペレーション信号ｎｏｐはＬレベルになる。ＮＭＯＳトランジスタｎ＿ｄｒを駆動するクロック信号ｍｃｌｋと、同期整流用のＰＭＯＳトランジスタｐｒｘを駆動するクロック信号ｃｌｋｘとが有効になるので、出力ノード２１５の充電が行なわれる。同期整流用のＰＭＯＳトランジスタｐｒｙを駆動するクロック信号ｃｌｋｙは無効になる。
【０１１７】
たとえば、入力電圧Ｖｉｎ＝１Ｖのとき、ｄｖｃｃｘの期待値をｄｖｃｃｘ０（＝５Ｖ）とすると、Ｔｏｎ／Ｔｏｆｆ比は、
Ton／Toff＝dvccx0／Vin  −１＝４      …(28)
となる。
【０１１８】
次に、出力ノード２１５，２１６の電圧ｄｖｃｃｘおよびｄｖｃｃｙが、ともに期待値に達した場合、比較器ＣＭＰＸおよびＣＭＰＹはともにＨレベルを出力する。このとき、選択信号ｓｃｔｘ，ｓｃｔｙがともにＬレベルになり、ノン・オペレーション信号ｎｏｐがＨレベルになる。この場合、パルス発生器ＰＧＢからの出力信号ｃｌｋがＬレベルに固定され、昇圧動作が行なわれない。
【０１１９】
［パルス発生器の構成］
図１６は、図１３のパルス発生器の構成を示す回路図である。図１６のパルス発生器ＰＧＢは、図２のパルス発生器ＰＧの一部を変更したものである。なお、図１０のパルス発生器ＰＧＡを図１６と同様に変更することもできる。
【０１２０】
図１６を参照して、パルス発生器ＰＧＢは、ＡＮＤゲート９３とインバータ９４とをさらに含む点で図２のパルス発生器ＰＧと異なる。ＡＮＤゲート９３の第１の入力端子には、ＲＳラッチ回路９０の出力信号が入力され、ＡＮＤゲート９３の第２の入力端子には、ノン・オペレーション信号ｎｏｐをインバータ９４によって反転した信号が入力される。ノン・オペレーション信号がＬレベルのときは、ＡＮＤゲート９３は、有効なクロック信号ｃｌｋを出力する。ノン・オペレーション信号がＨレベルのときは、ＡＮＤゲート９３は、Ｌレベルの信号を出力する。
【０１２１】
図１６のパルス発生器ＰＧＢでは、さらに、電圧・電流変換部６０Ａの構成が図２の電圧・電流変換部６０と異なる。電圧・電流変換部６０Ａは、図２の抵抗素子６３に代えて抵抗素子６３ｘ，６３ｙおよびＮＭＯＳトランジスタ６５を含む。抵抗素子６３ｘ，６３ｙは、この順で接地ノードＧＮＤとＮＭＯＳトランジスタ６２のソースとの間に接続される。ＮＭＯＳトランジスタ６５は、抵抗素子６３ｘと並列に接続される。ＮＭＯＳトランジスタ６５のゲートには、選択信号ｓｃｔｙが入力される。ここで、分圧回路６８の分圧比をαとしたとき、抵抗素子６３ｘの抵抗値をα・Ｒｘとし、抵抗素子６３ｙの抵抗値をα・Ｒｙとする。
【０１２２】
パルス発生器ＰＧＢは、充電すべき電圧ｄｖｃｃｘ、ｄｖｃｃｙの切り替えに伴って、最適なＴｏｎ／Ｔｏｆｆ比に変更する必要がある。このため、選択信号ｓｃｔｙに応じて、ＮＭＯＳトランジスタ６５のオン・オフを切替える。これによって、ＮＭＯＳトランジスタ６２のソースと接地ノードＧＮＤとの間の抵抗値が切替わるので、変換電流Ｉａの大きさが変化する。
【０１２３】
充電すべき電圧としてｄｖｃｃｙが選ばれたときには、選択信号ｓｃｔｙはＨレベルとなるので、式（１５）のＲｓはＲｙとなる。一方、充電すべき電圧としてｄｖｃｃｘが選ばれたときには、選択信号ｓｃｔｙはＬレベルとなるので、式（１５）のＲｓは（Ｒｘ＋Ｒｙ）となる。したがって、Ｉｃｓ・Ｒｙが電圧ｄｖｃｃｙの期待値に等しくなり、Ｉｃｓ・（Ｒｘ＋Ｒｙ）が電圧ｄｖｃｃｘの期待値に等しくなるようにすれば、所望のＴｏｎ／Ｔｏｆｆ比が得られる。
【０１２４】
さらに、図１６のパルス発生器ＰＧＢでは、オン信号生成部４０Ｅの構成が図２のオン信号生成部４０Ａと異なる。具体的には、オン信号生成部４０Ｅは、図２、図７で説明した参照電圧生成回路４３Ａに代えて、次の図１７に示す参照電圧生成回路４３Ｅを含む。
【０１２５】
［参照電圧生成回路の構成および動作］
図１７は、図１６の参照電圧生成回路の構成を示す回路図である。図１７を参照して、参照電圧生成回路４３Ｅは、選択回路３２６，３２７をさらに含む点で図７の参照電圧生成回路４３Ａと異なる。電圧・電流変換部３２１，３２２、電流・電流変換部３２３、および電流・電圧変換部３２４の構成は図７と同じであるので説明を繰り返さない。
【０１２６】
選択回路３２７は、ＮＭＯＳトランジスタ３３４，３３５と、インバータ３３６とを含む。
【０１２７】
選択回路３２７において、ＮＭＯＳトランジスタ３３４のゲートには、図１３の選択信号ｓｃｔｙが入力される。ＮＭＯＳトランジスタ３３５のゲートには、選択信号ｓｃｔｙの論理レベルをインバータ３３６で反転させた信号が入力される。差動増幅器ＡＭＰ２の非反転入力端子（＋端子）には、ＮＭＯＳトランジスタ３３４を介して図１２の分圧電圧ｆｂｙが入力され、ＮＭＯＳトランジスタ３３５を介して分圧電圧ｆｂｘが入力される。
【０１２８】
上記の構成によれば、選択信号ｓｃｔｙがＨレベルのとき（充電すべき電圧としてｄｖｃｃｙが選ばれたとき）には、ＮＭＯＳトランジスタ３３４がオン状態となり、ＮＭＯＳトランジスタ３３５がオフ状態となる。したがって、差動増幅器ＡＭＰ２の非反転入力端子（＋端子）には、分圧電圧ｆｂｙが入力される。
【０１２９】
一方、選択信号ｓｃｔｙがＬレベルのとき（充電すべき電圧としてｄｖｃｃｘが選ばれたとき）には、ＮＭＯＳトランジスタ３３４がオフ状態となり、ＮＭＯＳトランジスタ３３５がオン状態となる。したがって、差動増幅器ＡＭＰ２の非反転入力端子（＋端子）には、分圧電圧ｆｂｘが入力される。
【０１３０】
選択回路３２６は、ＮＭＯＳトランジスタ３３０，３３１と、ＡＮＤゲート３３２と、インバータ３３３とを含む。
【０１３１】
選択回路３２６において、ＡＮＤゲート３３２は、図１３の選択信号ｓｃｔｙと比較器ＣＭＰＸの出力信号ｃｏｕｔｘとを受け、出力信号ｃｏｕｔｘの論理レベルを反転させた信号と選択信号ｓｃｔｙとのＡＮＤ演算を行なう。ＡＮＤゲート３３２の出力信号はＮＭＯＳトランジスタ３３０のゲートに入力される。ＡＮＤゲート３３２の出力信号は、さらに、インバータ３３３を介してＮＭＯＳトランジスタ３３１のゲートに入力される。差動増幅器ＡＭＰ１の非反転入力端子（＋端子）には、ＮＭＯＳトランジスタ３３０を介して参照電圧ＶｒｅｆよりもΔＶだけ高い電圧が与えられ、ＮＭＯＳトランジスタ３３１を介して参照電圧Ｖｒｅｆが与えられる。
【０１３２】
上記の構成によれば、選択信号ｓｃｔｙがＨレベルであり（充電すべき電圧としてｄｖｃｃｙが選ばれた場合）かつ比較器ＣＭＰＸの出力電圧ｃｏｕｔｘがＬレベルである（電圧ｄｖｃｃｘがその期待値に達していない）とき、ＮＭＯＳトランジスタ３３０がオン状態になり、ＮＭＯＳトランジスタ３３１がオフ状態になる。したがって、差動増幅器ＡＭＰ１の非反転入力端子（＋端子）にはＶｒｅｆ＋ΔＶが入力される。これは、電圧ｄｖｃｃｙの期待値が高くなったことを意味する。この結果、電圧ｄｖｃｃｙを充電する際に参照電圧生成回路４３Ｅから出力される参照電圧Ｖｒｅｆ２が通常より高くなるので、Ｔｏｎ／Ｔｏｆｆ比が通常よりも大きく設定され、より高速に充電されることになる。したがって、電圧ｄｖｃｃｘが充電されるまでの待ち時間が少なくなるために、電圧ｄｖｃｃｘの電圧降下が小さいうちに充電できる。
【０１３３】
一方、選択信号ｓｃｔｙがＬレベルであり（充電すべき電圧としてｄｖｃｃｘが選ばれた場合）もしくは比較器ＣＭＰＸの出力電圧ｃｏｕｔｘがＨレベルである（電圧ｄｖｃｃｘがその期待値に達している）とき、ＮＭＯＳトランジスタ３３０がオフ状態になり、ＮＭＯＳトランジスタ３３１がオン状態になる。したがって、差動増幅器ＡＭＰ１の非反転入力端子（＋端子）には参照電圧Ｖｒｅｆが入力される。すなわち、Ｔｏｎ／Ｔｏｆｆ比は通常の値に設定される。
【０１３４】
なお、図１１の参照電圧生成回路４３Ｂを２系統の出力用に修正する場合も同様に、差動増幅器ＡＭＰ１の非反転入力端子（＋端子）に選択回路３２６が接続され、差動増幅器ＡＭＰ２の非反転入力端子（＋端子）に選択回路３２７が接続される。選択信号ｓｃｔｙがＨレベルであり（充電すべき電圧としてｄｖｃｃｙが選ばれた場合）かつ比較器ＣＭＰＸの出力電圧ｃｏｕｔｘがＬレベルである（電圧ｄｖｃｃｘがその期待値に達していない）とき、参照電圧生成回路から出力される参照電圧Ｖｒｅｆ３が通常より低く設定される。この結果、Ｔｏｎ／Ｔｏｆｆ比が通常よりも大きく設定され、より高速に充電されることになる。
【０１３５】
［実施の形態３の効果］
上記のとおり、実施の形態３による多出力のＤＣ／ＤＣコンバータでは、実施の形態１の場合と同様に、フィードフォワード制御方式にフィードバック制御方式を組み合わせることにより、入力電圧が比較的低い場合もしくは負荷電流が比較的大きい場合でも、出力電圧の低下を抑制することができる。さらに、上記のフィードバック制御系のゲインは小さく設定できる（たとえば、数１０程度の値に設定できる）ので、発振の心配はない。
【０１３６】
さらに、優先的に充電を行なう優先出力ノードと充電が優先されない非優先出力ノードの両方の充電が必要になったとき、非優先出力ノードの充電が必要ない場合に比べて参照電圧Ｖｒｅｆ２が高く設定される（もしくは、参照電圧Ｖｒｅｆ３が低く設定される）。この結果、優先出力ノードの充電時間が短縮できるので、非優先出力ノードの充電までの待ち時間が少なくなり、比優先出力ノードの電位の低下を小さくできる。
【０１３７】
＜実施の形態４＞
大きな駆動力が必要な用途ではパワートランジスタが用いられるが、通常の論理回路やアナログ回路に用いられるトランジスタと構造が異なるため同じチップに集積することができない。そこで、実施の形態４では、外部素子駆動モードを設けることで、駆動力が必要な用途に対応できるＤＣ−ＤＣコンバータを提供する。
【０１３８】
［ＤＣ／ＤＣコンバータの構成］
図１８は、実施の形態４によるＤＣ／ＤＣコンバータの構成を示す回路図である。図１８を参照して、ＤＣ／ＤＣコンバータ４００は、変換回路４２２と、パルス発生器ＰＧと、クロック切替回路４０２と、出力切替回路４２１と、ノン・オーバラップ（Non-Overlap）回路４０９とを含む。これらは、半導体チップ４０１に集積される。半導体チップ４０１には、外部接続するための端子Ｔ１〜Ｔ９が設けられる。
【０１３９】
変換回路４２２は、端子Ｔ６と接地ノードＧＮＤとの間に接続されたＮＭＯＳトランジスタＮ０と、端子Ｔ６と端子Ｔ７との間に接続された同期整流素子としてのＰＭＯＳトランジスタＰ０と、端子Ｔ７と端子Ｔ９との間に接続されたパワースイッチとしてのＰＭＯＳトランジスタＰ１とを含む。端子Ｔ９から出力電圧ＶＣＣ１が負荷（Ｉｌｏａｄ１）に出力される。
【０１４０】
パルス発生器ＰＧは、実施の形態１で説明したものである。パルス発生器ＰＧに代えて、実施の形態２で説明したパルス発生器ＰＧＡを用いてもよい。
【０１４１】
クロック切替回路４０２は、ＡＮＤゲート４０３，４０４とＯＲゲート４０５と含む。ＡＮＤゲート４０３には、パルス発生器ＰＧから出力されたクロック信号と、端子Ｔ１から入力された制御信号ＩＮＥＮの論理レベルを反転させた信号とが入力される。ＡＮＤゲート４０４には、端子Ｔ２から入力された外部クロック信号ＥＸＣＬＫと制御信号ＩＮＥＮとが入力される。ＯＲゲート４０５は、ＡＮＤゲート４０３，４０４のＯＲ演算を行ない、演算結果をクロック信号ＭＣＬＫとして出力する。
【０１４２】
上記のクロック切替回路４０２の構成によれば、制御信号ＩＮＥＮがＬレベルのとき、パルス発生器ＰＧの出力信号がクロック信号ＭＣＬＫとして用いられる。制御信号ＩＮＥＮがＨレベルのとき（外部信号入力モード）、外部クロック信号ＥＸＣＬＫがクロック信号ＭＣＬＫとして用いられる。
【０１４３】
出力切替回路４２１は、ＡＮＤゲート４０６〜４０８を含む。ＡＮＤゲート４０６は、端子Ｔ３から入力された制御信号ＯＵＴＥＮとクロック信号ＭＣＬＫとのＡＮＤ演算を行ない、演算結果を端子Ｔ５から外部に出力する。
【０１４４】
ＡＮＤゲート４０７は、制御信号ＯＵＴＥＮの論理レベルを反転させた信号とクロック信号ＭＣＬＫとのＡＮＤ演算を行ない、演算結果をＮＭＯＳトランジスタのゲートに出力するとともに、ノン・オーバラップ回路４０９に出力する。
【０１４５】
したがって、制御信号ＯＵＴＥＮがＬレベルのときは（内部素子駆動モード）、ＡＮＤゲート４０７からクロック信号ＭＣＬＫが出力され、クロック信号ＭＣＬＫに基づいてＮＭＯＳトランジスタＮ０およびＰＭＯＳトランジスタＰ０がスイッチング動作する。一方、制御信号ＯＵＴＥＮがＨレベルのとき（外部素子駆動モード）、ＡＮＤ４０７からＬレベルの信号が出力され、ＮＭＯＳトランジスタＮ０およびＰＭＯＳトランジスタＰ０はオフ状態になる。
【０１４６】
ＡＮＤゲート４０８は、ＰＭＯＳトランジスタＰ１のゲートに入力される制御信号ＰＷＳの論理レベルを反転させた信号と、制御信号ＯＵＴＥＮとのＡＮＤ演算を行ない、演算結果の論理レベルを反転させた信号を端子Ｔ８から外部に出力する。したがって、制御信号ＯＵＴＥＮがＨレベルのとき（外部素子駆動モード）、制御信号ＰＷＳが外部に出力されることになる。
【０１４７】
半導体チップ４０１の外部には、インダクタ４１０、ＮＭＯＳトランジスタＮ１、ダイオードＤ１、コンデンサ４１１、およびＰＭＯＳトランジスタＰ２が設けられる。端子Ｔ４（ＶＢＡＴ）に電池４３０の正極が接続される。端子Ｔ４と端子Ｔ６（ＬＣＮＴ）との間にインダクタ４１０が接続される。端子Ｔ６と接地ノードＧＮＤとの間にＮＭＯＳトランジスタＮ１が接続される。ＮＭＯＳトランジスタのゲートは端子Ｔ５（ＣＬＫＯＵＴ）に接続される。端子Ｔ６と端子Ｔ７（ＤＶＣＣ）との間にダイオードＤ１が接続される。端子Ｔ７と接地ノードＧＮＤとの間にコンデンサ４１１が接続される。端子Ｔ７と負荷（Ｉｌｏａｄ２）との間にパワースイッチ用のＰＭＯＳトランジスタＰ２が接続される。ＰＭＯＳトランジスタＰ２のゲートは端子Ｔ８（ＰＷＳＯＵＴ）に接続される。
【０１４８】
［ＤＣ／ＤＣコンバータの動作］
大きな駆動力を必要とするとき、端子Ｔ９から出力される電圧ＶＣＣ１の代わりに外部の変換回路による出力電圧ＶＣＣ２を用いる。制御信号ＯＵＴＥＮをＨレベルに設定することで（外部素子駆動モード）、半導体チップ４０１内部の制御回路で生成したクロック信号ＭＣＬＫが端子Ｔ５（ＣＬＫＯＵＴ）から出力される。クロック信号ＭＣＬＫは外部のパワートランジスタＮ１を駆動する。なお、電圧ＶＣＣ２の充電では外部素子を用いることから同期整流のタイミング設計が難しく、このためダイオード整流方式を用いる。
【０１４９】
制御信号ＯＵＴＥＮがＨレベルに設定されると、内部のスイッチング用のＮＭＯＳトランジスタＮ０のゲート電圧はＧＮＤレベルに固定され、ＮＭＯＳトランジスタＮ０は常時オフに設定される。同期整流用のＰＭＯＳトランジスタＰ０のゲート制御信号ＣＬＫＸもＨレベルに固定され、ＰＭＯＳトランジスタＰ０は、常時オフに設定される。
【０１５０】
さらにこの回路構成では、外部からのクロック信号ＥＸＣＬＫを受入れる機能（外部信号入力モード）も有している。入力の電源が電池ではなく太陽電池の場合、Ｔｏｎ／Ｔｏｆｆ比は入力電圧と出力電圧の比からではなく、太陽電池から最大の電力が得られる比に設定されなければならない。
【０１５１】
図１９は、太陽電池の出力電流と出力電圧の関係の一例を示す図である。図１９には、太陽電池の出力電流Ｉと出力電圧Ｖとの関係と共に、出力電力Ｐ（＝Ｖ×Ｉ）と出力電圧Ｖとの関係も示されている。
【０１５２】
図１８、図１９を参照して、オン時間Ｔｏｎが長くなるにつれて太陽電池から引出す電流が増加するため、出力電圧が低下する。太陽電池の出力電流と出力電圧を測定して最大の電力Ｐｍｘが得られるＴｏｎ／Ｔｏｆｆ比を計算する。これは通常マイコンを使って行われる。制御信号ＩＮＥＮがＨレベルのとき、たとえば外部マイコンによって最適のＴｏｎ／Ｔｏｆｆ比に設定されたクロック信号ＥＸＣＬＫを用いることで複雑な演算器を半導体チップ４０１の内部に準備する必要がなくなる。このとき、制御信号ＯＵＴＥＮをＨレベルにすることもできる。外部のパワートランジスタＮ１はクロック信号ＥＸＣＬＫによって駆動される。
【０１５３】
［実施の形態４の効果］
実施の形態４のＤＣ／ＤＣコンバータに用いられる半導体装置は、内部素子駆動モードと外部素子駆動モードとを有する。外部素子駆動モードのとき、半導体装置内部で生成したクロック信号によって、外部に設けられたより大きな駆動力のパワートランジスタを駆動することでき、出力に大きな電流を供給できる。
【０１５４】
さらに、実施の形態４のＤＣ／ＤＣコンバータ用の半導体装置は、外部からクロック信号の入力を受ける外部信号入力モードを有する。外部信号入力モードを利用することで、太陽電池から最大の電力が得られる動作点の設定に必要な複雑な演算を外部マイコンにさせることができる。ＤＣ−ＤＣコンバータ用の半導体装置の内部に演算器を準備する必要がなく、面積および消費電力を縮小することができる。
【０１５５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１５６】
１，２００，４００  ＤＣ／ＤＣコンバータ、１０  変換回路、１１，２１１，４１０  インダクタ、１２，Ｄ１  ダイオード、２０，２２０  制御回路、４０Ａ，４０Ｃ，４０Ｅ  オン信号生成部、４０Ｂ，４０Ｄ  オフ信号生成部、４１Ａ，４１Ｂ  充電回路、４２Ａ，４２Ｂ  比較器、４３Ａ，４３Ｂ，４３Ｅ  参照電圧生成回路、７０  電流信号生成部、８０  定電流生成部、８１，３０５  定電流源、９０  ラッチ回路、２０９，ＳＤ１  半導体装置、４０１  半導体チップ、４２１  出力切替回路、ＰＧ，ＰＧＡ，ＰＧＢ  パルス発生器、Ｔ１〜Ｔ９  端子。
【図１】
2014050191.tif 000003
【図２】
2014050191.tif 000004
【図３】
2014050191.tif 000005
【図４】
2014050191.tif 000006
【図５】
2014050191.tif 000007
【図６】
2014050191.tif 000008
【図７】
2014050191.tif 000009
【図８】
2014050191.tif 000010
【図９】
2014050191.tif 000011
【図１０】
2014050191.tif 000012
【図１１】
2014050191.tif 000013
【図１２】
2014050191.tif 000014
【図１３】
2014050191.tif 000015
【図１４】
2014050191.tif 000016
【図１５】
2014050191.tif 000017
【図１６】
2014050191.tif 000018
【図１７】
2014050191.tif 000019
【図１８】
2014050191.tif 000020
【図１９】
2014050191.tif 000021