(57)【要約】【課題】ＳＯＩ基板に配置される所定の内部回路を正及び負の静電気サージにかかわらず静電破壊から保護する。【解決手段】第１動作電圧で動作する第１トランジスタＴＨと前記第１動作電圧よりも低い第２動作電圧で動作する第２トランジスタＴＬとが搭載されたＳＯＩ基板２０上に設けられ、少なくとも前記第２トランジスタを備えた静電破壊保護回路であって、前記静電破壊保護回路は、第２トランジスタのソース１Ｌ及びドレイン６Ｌの抵抗値が、前記第１トランジスタのソース１Ｈ及びドレイン６Ｈの抵抗値よりも低くなるように構成され、入力端子と接地端子との間、出力端子と接地端子との間、電源端子と接地端子との間、のいずれか一つの間に、複数の前記第２トランジスタのソース及びドレインが互いに直列接続される。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１動作電圧で動作する第１トランジスタと前記第１動作電圧よりも低い第２動作電圧で動作する第２トランジスタとが搭載されたＳＯＩ基板上に設けられ、少なくとも前記第２トランジスタを備えた静電破壊保護回路であって、
前記静電破壊保護回路は、第２トランジスタのソース及びドレインの抵抗値が、前記第１トランジスタのソース及びドレインの抵抗値よりも低くなるように構成され、
入力端子と接地端子との間、出力端子と接地端子との間、電源端子と接地端子との間、のいずれか一つの間に、複数の前記第２トランジスタのソース及びドレインが互いに直列接続されることを特徴とする静電破壊保護回路。
【請求項２】
複数の前記第２トランジスタが直列接続されてなる回路に並列接続されるダイオードを更に具備することを特徴とする請求項１に記載の静電破壊保護回路。
【請求項３】
前記各第２トランジスタは、前記ソース、ゲート、及びボディが電気的に接続されることを特徴とする請求項１又は２に記載の静電破壊保護回路。
【請求項４】
前記ダイオードは、ＰＮ接合された不純物拡散層で構成されることを特徴とする請求項２又は３に記載の静電破壊保護回路。
【請求項５】
前記ダイオードのブレイクダウン電圧は、前記複数の第２トランジスタが直列接続されてなる回路のブレイクダウン電圧よりも大きくなるように構成されることを特徴とする請求項２乃至４のいずれかに記載の静電破壊保護回路。
【請求項６】
前記ＳＯＩ基板は、半導体基板と、前記半導体基板上に設けられるＢＯＸ層と、前記ＢＯＸ層上に設けられる半導体層とを備え、
前記第２トランジスタは、その第１導電型ボディの深さが前記ＢＯＸ層まで達し、前記半導体層中に設けられる第１導電型のボディを備え、
前記ソース及び前記ドレインは、その拡散層の深さが前記ＢＯＸ層まで達し、前記ボディを挟むように隣接して前記半導体層中に設けられる第２導電型拡散層であることを特徴とする請求項１乃至５のいずれかに記載の静電破壊保護回路。
【請求項７】
請求項１乃至６のいずれかに記載の静電破壊保護回路と、
前記静電破壊保護回路により静電破壊から保護される所定の内部回路とを具備することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に配置される静電破壊保護回路及びこれを備える半導体集積回路等に関する。
【背景技術】
【０００２】
近年、電子機器の低消費電力化、高性能化、及び小型化を実現するため、ＳＯＩ基板を使用する半導体集積回路等の開発が盛んに進められている。例えば、ＳＯＩ基板の絶縁膜（以下、「ＢＯＸ層」という。）上の半導体層（以下、「ＳＯＩ層」という。）を薄膜化し、トランジスタのドレインやソース拡散層をＢＯＸ層に到達させる構造がある。この構造により、接合面積を削減し接合容量を低減し、低消費電力化することができる。また、ＳＯＩ基板を用いることで、高電圧動作が必要な半導体素子における高温時の接合リークを低減でき、個々の半導体素子が酸化膜などで絶縁分離している。よって、ラッチアップフリーなどの利点も生かし、レイアウトの縮小にも貢献することができる。
【０００３】
ＳＯＩ基板を用いる半導体装置、特に電界効果型トランジスタ（以下、「ＭＯＳトランジスタ」という。）による集積回路等において、人体や他のデバイスから発生する静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）に対し、内部回路を保護することが検討されている。
【０００４】
静電気放電（ＥＳＤ）から内部回路を保護する構造及び方法には様々なものがある。例えば、バルク基板に形成される一般的なＭＯＳトランジスタにおいては、ゲートとソースとウェル拡散層を共通としてドレインに静電気サージが印加される構造を備える静電破壊保護素子等がある。Ｎチャンネル（Ｎｃｈ）トランジスタを例にすると、正の静電気サージに場合には、ドレインとウェル拡散層との接合のブレイクダウンの後、バイポーラアクションを伴い電流増幅された大電流がソース側に放電される。大電流は内部回路を迂回するため、静電気サージによる高電圧が内部回路に与えられることを防止できる。また、負の静電気サージに場合には、寄生ダイオードの順方向動作によってウェル拡散層を介して放電される。そのため、ある程度の接合幅があれば電圧上昇もなく、高電圧が内部回路に与えられることを防止できる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、高電圧用のＭＯＳトランジスタは、ＢＯＸ層上のＳＯＩ層（シリコン層）にトランジスタを形成する。形成された高電圧用のＭＯＳトランジスタのソース及びドレインの深さは、ＳＯＩ層の厚さで制限される。そのため、ＳＯＩ基板に形成される高電圧用のＭＯＳトランジスタのソース及びドレインは、バルク基板に形成される高電圧用ＭＯＳトランジスタのそれと比較して浅くなる。また、高電圧化のためにドレインとボディとの接合の耐圧を大きくするためには、ドレインの不純物濃度を下げる必要があり、ドレインの抵抗は、ドレイン拡散の深さの制限が伴う。そのため、ＳＯＩ基板の高耐圧用のＭＯＳトランジスタは、バルク基板での高耐圧用のＭＯＳトランジスタと比較して、高抵抗となる。
【０００６】
高電圧用ＭＯＳトランジスタを用いて、バルク基板と同様の構成の静電破壊保護素子を適用すると、正の静電気サージの場合、バイポーラアクションによる電流増幅した大電流により、高電圧用ＭＯＳトランジスタのドレインは瞬時に熱破壊してしまった。また、同様の構成において、負の静電気サージの場合、寄生ダイオードによる順方向動作で放電するので熱破壊はしにくい。しかしながら、この場合でも、ボディの引き出しのためのオーミックボディ領域をゲート電極と接する一部にしか設けられないため、電流経路が制限された。このように、負の静電気サージの場合、大電流である静電気サージの電流を放電しきれないために電圧が上昇し、内部回路が破壊される。
【０００７】
このように、ＳＯＩ基板を用いる内部回路に適用する静電破壊保護回路のＭＯＳトランジスタ素子では、バルク基板を用いるそれと比較して、正及び負の静電気サージに対して不利であった。この問題は、特に、例えば比較的薄膜のＳＯＩ層を用いる場合等により顕著となる。
【０００８】
本発明の目的は、以上の問題を解決し、ＳＯＩ基板に配置される所定の内部回路を正及び負の静電気サージにかかわらず静電破壊から保護することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る静電破壊保護回路は、第１動作電圧で動作する第１トランジスタと前記第１動作電圧よりも低い第２動作電圧で動作する第２トランジスタとが搭載されたＳＯＩ基板上に設けられ、少なくとも前記第２トランジスタを備えた静電破壊保護回路であって、前記静電破壊保護回路は、第２トランジスタのソース及びドレインの抵抗値が、前記第１トランジスタのソース及びドレインの抵抗値よりも低くなるように構成され、入力端子と接地端子との間、出力端子と接地端子との間、電源端子と接地端子との間、のいずれか一つの間に、複数の前記第２トランジスタのソース及びドレインが互いに直列接続されることを特徴とする。
【発明の効果】
【００１０】
上記構成によれば、ＳＯＩ基板に配置される所定の内部回路を正及び負の静電気サージにかかわらず静電破壊から保護できる。
【図面の簡単な説明】
【００１１】
【図１】（ａ）は本発明の基本構成に係る高電圧用ＭＯＳトランジスタＴＨの平面図、（ｂ）は本発明の基本構成に係る低電圧用ＭＯＳトランジスタＴＬの平面図である。
【図２】（ａ）は図１（ａ）のＩａ−Ｉａに沿った断面図、（ｂ）は図１（ｂ）のＩｂ−Ｉｂに沿った断面図である。
【図３】図１（ｂ）の静電破壊保護回路に使用する低電圧用ＭＯＳトランジスタＴＬの結線関係を示す回路図である。
【図４】図１（ｂ）の静電破壊保護回路Ｅ１の回路図である。
【図５】図１（ｂ）の静電破壊保護回路Ｅ２の回路図である。
【図６】図３の低電圧用ＭＯＳトランジスタＴＬの正電圧及び負電圧のＴＬＰ測定結果を示す図である。
【図７】図３の低電圧用ＭＯＳトランジスタＴＬの正電圧時及び負電圧時におけるサージ電圧経路を示す平面図である。
【図８】本発明の第１の実施形態に係る静電破壊保護回路Ｅ１−１〜Ｅ１−３が適用された半導体集積回路の回路図である。
【図９】本発明の第２の実施形態に係る静電破壊保護回路Ｅ２−１〜Ｅ２−３が適用された半導体集積回路の回路図である。
【図１０Ａ】本発明の第３の実施形態に係る静電破壊保護回路の平面図である。
【図１０Ｂ】図１０Ａ中のＸＡ−ＸＡに沿った断面図である。
【図１０Ｃ】図１０Ａの静電破壊保護回路の等価回路図である。
【図１１Ａ】本発明の第４の実施形態に係る静電破壊保護回路の平面図である。
【図１１Ｂ】図１１Ａ中のＸＩＡ−ＸＩＡに沿った断面図である。
【発明を実施するための形態】
【００１２】
（基本構成）
図１（ａ）は本発明の基本構成に係る高電圧用ＭＯＳトランジスタＴＨの平面図、図１（ｂ）は本発明の基本構成に係る低電圧用ＭＯＳトランジスタＴＬの平面図である。図２（ａ）は図１（ａ）のＩａ−Ｉａに沿った断面図、図２（ｂ）は図１（ｂ）のＩｂ−Ｉｂに沿った断面図である。
【００１３】
ここでは、部分空乏型であってＳＯＩ基板上に配置される高電圧用ＭＯＳトランジスタＴＨと、低電圧用ＭＯＳトランジスタＴＬとが混在された半導体装置に適用する静電破壊保護回路について説明する。ここで、「部分空乏型」とは、ゲートの仕事関数によりボディに形成される空乏層の少なくとも一部が、ボディを占有することをいう。これに対して、「完全空乏型」とは、ゲートの仕事関数によりボディに形成される空乏層の全部が、ボディを占有することをいう。
【００１４】
図１及び図２において、シリコン基板１０、ＢＯＸ層１７、及びＳＯＩ層（半導体層）１９を備えて構成されるＳＯＩ基板２０上に、高電圧用ＭＯＳトランジスタＴＨ、及び低電圧用ＭＯＳトランジスタＴＬが配置される。ＢＯＸ層１７の膜厚は、３０００ｎｍ程度である。ＳＯＩ層１９の膜厚は、５００ｎｍ程度であり、比較的薄膜である。この比較的薄膜なＳＯＩ層１９上に、高電圧用ＭＯＳトランジスタＴＨ、及び低電圧用ＭＯＳトランジスタＴＬの拡散層を形成することで、各拡散層がＢＯＸ層１７まで届くようにその深さが設定されて構成される。各拡散層の詳細については、後述する。
【００１５】
高電圧用ＭＯＳトランジスタＴＨは、素子分離膜９により区画されるＳＯＩ基板２０上の素子領域に配置される。高電圧用ＭＯＳトランジスタＴＨは、ソース１Ｈ、ボディ２，４、ドレイン５Ｈ，６Ｈ、ゲート絶縁膜８、及びゲート３を備える。なお、素子分離膜９は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）や、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）等により形成される。
【００１６】
ソース１Ｈは、ＳＯＩ層１９中のＮ型の不純物濃度が、例えば５×１９ｃｍ−３程度のＮ型の拡散層（Ｎ＋型拡散層）である。静電破壊保護回路の素子として利用する場合には、放電電流経路にあたる箇所のソース拡散層１Ｈは、低抵抗がよいので、高濃度（例えば５×１９ｃｍ−３以上）の不純物拡散とすることが望ましい。
【００１７】
ボディ２，４は、ＳＯＩ層１９中のＰ型の不純物濃度が、例えば１×１７ｃｍ−３程度のＰ型の拡散層（Ｐ＋型拡散層，Ｐ−型拡散層）である。ここで、図１に示す２つのボディ２は、ソース１Ｈを挟むように接するように配置される。そのため、オーミックボディを形成し、ボディ電圧を得ることができる。これは、部分空乏型のトランジスタの基板浮遊効果を抑制するためである。
【００１８】
ドレイン５Ｈは、ＳＯＩ層１９中のＮ型の不純物濃度が例えば５×１９ｃｍ−３程度の低濃度のＮ型の拡散層（Ｎ−型拡散層）である。ドレイン６Ｈは、ＳＯＩ層１９中にＮ型の不純物濃度が例えば２×１７ｃｍ−３程度のＮ型の高濃度の拡散層（Ｎ＋型拡散層）である。また、低濃度のＮ型の拡散層（Ｎ−型拡散層）のドレイン５Ｈを設けることで、ドレイン６Ｈの接合耐圧を増大させ、例えば５０Ｖ程度の耐圧を確保している。このように、高電圧用ＭＯＳトランジスタＴＨでは、耐圧を確保するために、低濃度ドレイン５Ｈが配置されることで、オーミックドレイン６Ｈがゲート３とは離れて設けられる。ドレイン６Ｈの抵抗は、例えば１ＫΩ/□程度となる。そのため、ドレイン６Ｈの抵抗値は、後述するように、低電圧用ＭＯＳトランジスタＴＬのドレイン６Ｌの抵抗値よりも高くなるように構成される。
【００１９】
ゲート絶縁膜８は、ボディ４上に設けられ、例えばシリコン酸化膜等により形成される。ゲート３は、ゲート絶縁膜８上に設けられ、例えばポリシリコン等により形成される。
【００２０】
低電圧用ＭＯＳトランジスタＴＬは、高電圧用ＭＯＳトランジスタＴＨの動作電圧よりも低い動作電圧で動作するＭＯＳトランジスタである。低電圧用ＭＯＳトランジスタＴＬは、低濃度ドレイン５Ｈを備えておらず、またソース１Ｌ及びドレイン６Ｌの抵抗値は、高電圧用ＭＯＳトランジスタＴＨのソース１Ｈ及びドレイン６Ｈの抵抗値よりも低くなるように構成される。ソース１Ｌの抵抗値は、例えば４０Ω/□程度であり、高電圧用ＭＯＳトランジスタＴＨのソース１Ｈの抵抗値よりも低くなるように構成される。
【００２１】
また、低電圧用ＭＯＳトランジスタＴＬは、例えば１０Ｖ程度の耐圧で構成されるため、ボディ４の不純物濃度は、例えば１×１７ｃｍ−３程度である。ドレイン６Ｌは、低濃度の不純物拡散層であるドレイン５Ｈが設けられていない。ドレイン６Ｌの不純物濃度は、例えば５×１９ｃｍ−３以上となるように構成される。そのため、ドレイン６Ｌの抵抗値は、ソース６Ｌと同様に、例えば４０Ω/□程度となるように構成される。よって、ドレイン６Ｌの抵抗値も、高電圧用ＭＯＳトランジスタＴＨのドレイン６Ｈの抵抗値（１ＫΩ/□程度）より、低抵抗となるように構成される。低電圧用ＭＯＳトランジスタＴＬのその他の構成については、上記高電圧用ＭＯＳトランジスタＴＨと同様であるため、詳細な説明を省略する。
【００２２】
図３は、図１（ｂ）の静電破壊保護回路に使用する低電圧用ＭＯＳトランジスタＴＬの結線関係を示す回路図である。図３に示すように、第１端子Ｔ１にドレイン１１が電気的に接続され、第２端子Ｔ２にゲート１２、ボディ１４、及びソース１３が電気的に接続される。上記結線関係により、低電圧用ＭＯＳトランジスタＴＬは、ＧＧＮＭＯＳ（Ｇａｔｅ Ｇｒｏｕｎｄｅｄ ＮＭＯＳ）を構成する。
【００２３】
低電圧用ＭＯＳトランジスタＴＬのゲート１２は、ソース１３、及びボディ１４と接続されているため、低電圧用ＭＯＳトランジスタＴＬは常にオフ状態である。また、第１端子Ｔ１と第２端子Ｔ２との間に正の高電圧が印加されると、ドレイン１１とボディ１４とのＰＮ接合がブレイクダウンする。そのため、低電圧用ＭＯＳトランジスタＴＬのドレイン１１と、ボディ１４及びソース１３とで構成される寄生バイポーラがオンし、電流増幅することにより大電流を流すことができる。また、第１端子Ｔ１と第２端子Ｔ２との間に負の高電圧が印加されると、低電圧用ＭＯＳトランジスタＴＬのボディ１４とドレイン１１とのＰＮ接合の寄生ダイオードに印加されるバイアスが順方向となり、電流を流すことができる。このように、基本構成に係る低電圧用ＭＯＳトランジスタＴＬによれば、正及び負の静電気サージの電圧印加に対応することができる。
【００２４】
図４は、図１（ｂ）の静電破壊保護回路Ｅ１の回路図である。上記のように、低電圧用ＭＯＳトランジスタＴＬによれば、正及び負の静電気サージの電圧印加に対応することができる。しかしながら、単体の低電圧用ＭＯＳトランジスタＴＬでは、例えば１０Ｖ程度の静電気に対してしか、所定の内部回路を保護することができない。そこで、図４に示すように、静電破壊保護回路Ｅ１は、第１端子Ｔ１と第２端子Ｔ２との間に、複数の低電圧用ＭＯＳトランジスタＴＬ−１，ＴＬ−２，ＴＬ−３，ＴＬ−４，ＴＬ−５の隣接する互いのソース及びドレインが直列接続され、多段（ここでは、５段）とされる。このように、直列接続を多段にすることで、高耐圧化が可能となる。
【００２５】
第１端子Ｔ１と第２端子Ｔ２との間に正の高電圧が印加されると、静電破壊保護回路Ｅ１の各トランジスタＴＬ−１〜ＴＬ−５は、それぞれ１０Ｖ程度印加されないと電流が流れないように構成される。そのため、静電破壊保護回路Ｅ１では、５０Ｖ程度（＝５×１０Ｖ）の電圧印加まで耐えることができる構成となる。また、静電破壊保護回路Ｅ１は、ＳＯＩ基板２０上に配置されるため、各トランジスタＴＬ−１〜ＴＬ−５は、互いに絶縁分離されている。そのため、バルク基板に配置されるＧＧＮＭＯＳトランジスタと比較して、寄生トランジスタが存在しない。よって、各トランジスタＴＬ−１〜ＴＬ−５の間の隣接する距離や、静電破壊保護回路Ｅ１の周辺回路までの距離等を縮小して配置することが可能となる。また、電流経路にあたるソース１Ｌ及びドレイン６Ｌの抵抗が、上記のように、４０Ω／□程度まで低抵抗化されている。そのため、駆動動作時には、高電圧用ＭＯＳトランジスタＴＨと比較して破壊されにくくなるように構成される。
【００２６】
図５は、図１（ｂ）の静電破壊保護回路Ｅ２の回路図である。図５に示すように、静電破壊保護回路Ｅ２は、直列接続されたトランジスタＴＬ−１〜ＴＬ−５により構成される回路に、並列接続されるダイオードＤｉ１を更に備えて構成される。この静電破壊保護回路Ｅ２に係る構成によれば、ダイオードＤｉ１の順方向の電流経路が確保されるため、電流の迂回経路を形成することができる。
【００２７】
図６は、図３の低電圧用ＭＯＳトランジスタＴＬの正電圧及び負電圧のＴＬＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｌｉｎｅ  Ｐｕｌｓｉｎｇ）測定結果を示す図である。図７は、図３の低電圧用ＭＯＳトランジスタＴＬの正電圧時及び負電圧時におけるサージ電圧経路を示す平面図である。
【００２８】
図７に示すように、正電圧（＋Ｖ）の印加時のサージ電流経路Ｐ１では、ドレイン６Ｌとソース１Ｌと間に電流Ｐ１が流れ、一般的なバルク基板のＭＯＳトランジスタと同様の特性が得られる。具体的には、図６（ａ）に示すように、正電圧（＋Ｖ）の印加時では、印加電圧がブレイクダウン電圧ＢＶを超えると、一旦、ホールド電圧Ｖｈに対応するホールド電流Ｉｈが電流経路に流れる。その後、印加電圧が大きくなると、破壊電圧Ｖｔ２における破壊電流Ｉｔ２に達するまで、電流経路に電流が流れる。
【００２９】
図７に示すように、負電圧（−Ｖ）の印加時のサージ電流経路Ｐ２では、オーミックボディ２とドレイン６Ｌとの間に電流が流れるが、オーミックボディ２が狭いために、流れる電流が制限される。より具体的には、図６（ｂ）に示すように、負電圧（−Ｖ）の印加時では、正電圧（＋Ｖ）と同様のホールド電圧Ｖｈで寄生バイポーラが動作して、ホールド電流Ｉｈが上昇し、破壊電圧Ｖｔ２及び破壊電流Ｉｔ２に至る。このように、基本構成では、静電サージの大電流を流す場合、正電圧（＋Ｖ）及び負電圧（−Ｖ）ともに、同じ動作で電流を流すことが可能である。
【００３０】
ここで、図５に示した静電気保護回路Ｅ２は、低電圧用ＭＯＳトランジスタＴＬ−１〜ＴＬ−５が直接接続された回路と並列に接続されたダイオードＤｉ１を更に備える。この静電気保護回路Ｅ２の第１端子Ｔ１と第２端子Ｔ２との間に正電圧（＋Ｖ）が印加された場合、ＰＮ接合ダイオードＤｉ１のブレイクダウン電圧は、低電圧用ＭＯＳトランジスタＴＬ−１〜ＴＬ−５が直接接続されて構成される回路のブレイクダウン電圧よりも、大きく設定される。この場合、ブレイクダウン時の静電サージの電流は、ＰＮ接合ダイオードＤｉ１には流れず、低電圧用ＭＯＳトランジスタＴＬ−１〜ＴＬ−５が直接接続されてなる回路の電流経路に流れる。
【００３１】
一方、静電気保護回路Ｅ２の第１端子Ｔ１と第２端子Ｔ２との間に負電圧（−Ｖ）が印加された場合、ＰＮ接合ダイオードＤｉ１が順方向となる。そのため、静電サージの電流は、より優先的に、ダイオードＤｉ１に電流が流れる。
【００３２】
（第１の実施形態）
図８は、本発明の第１の実施形態に係る静電破壊保護回路Ｅ１−１，Ｅ１−２，Ｅ１−３が適用された半導体集積回路の回路図である。図８に示すように、第１の実施形態は、保護対象の３つの内部回路３１，３２，３３に対して、それぞれ３つの静電破壊保護回路Ｅ１−１，Ｅ１−２，Ｅ１−３を適用した半導体集積回路の実施形態である。
【００３３】
図８に示す第１の実施形態に係る半導体集積回路は、内部回路としての分圧回路３１、レギュレータ及び電圧検出回路３２、出力ドライバ３３と、上記内部回路を静電破壊からそれぞれ保護する静電破壊保護回路Ｅ１−１，Ｅ１−２，Ｅ１−３とを備えて構成される。
【００３４】
分圧回路３１は、抵抗素子Ｒ１，Ｒ２から構成され、パッドに与えられる入力電圧Ｖｉｎを所定の比率で分圧してレギュレータ及び電圧検出回路３２に出力するように構成される。レギュレータ及び電圧検出回路３２は、入力電圧を検知し、出力する電圧及び電流を一定に維持するように構成される。出力ドライバ３３は、トランジスタにより構成され、レギュレータ及び電圧検出回路３２の出力ドライバとなるように構成される。出力ドライバ３３のトランジスタは、ゲートがレギュレータ及び電圧検出回路３２に電気的に接続され、電流経路の一端には出力電圧Ｄｏｕｔが与えられ、電流経路の他端及びボディには接地電源電圧ｇｎｄが与えられる。
【００３５】
静電破壊保護回路Ｅ１−１，Ｅ１−２，Ｅ１−３は、上記内部回路を静電破壊から保護するために配置され、上記基本構成と同様に、直列接続されてなる５つのＭＯＳトランジスタにより構成される。静電破壊保護回路Ｅ１−１の電流経路の一端には入力電圧Ｖｉｎが与えられ、電流経路の他端には接地電源電圧ｇｎｄが与えられる。静電破壊保護回路Ｅ１−２の電流経路の一端には電源電圧Ｖｄｄが与えられ、電流経路の他端には接地電源電圧ｇｎｄが与えられる。静電破壊保護回路Ｅ１−３の電流経路の一端には電源電圧Ｖｄｄが与えられ、電流経路の他端には接地電源電圧ｇｎｄが与えられる。
【００３６】
上記構成の半導体集積回路において、接地電源電圧ｇｎｄを基準として、高電圧の入力電圧Ｖｉｎ、出力電圧Ｄｏｕｔが印加された場合の静電サージの電流Ｉ１は、図８中の実線で示される。この場合、静電サージ電流Ｉ１は、内部回路３１〜３３を流れることなく、各静電破壊保護回路Ｅ１−１，Ｅ１−２，Ｅ１−３の電流経路を通過する。そのため、静電気破壊から、内部回路３１〜３３を保護することができる。
【００３７】
また、電源電圧Ｖｄｄに基準として接地電源圧を印加し、入力電圧Ｖｉｎ、出力電圧Ｄｏｕｔに高電圧を印加した場合の静電サージの電流Ｉ２は、図中の破線で示される。この場合でも、静電サージ電流Ｉ２は、内部回路３１〜３３を流れることなく、静電破壊保護回路Ｅ１−１及びＥ１−２の電流経路、並びに静電破壊保護回路Ｅ１−３及びＥ１−２の電流経路を通過する。そのため、同様に、静電気破壊から、内部回路３１〜３３を保護することができる。但し、電源電圧Ｖｄｄを基準とする場合では、静電破壊保護回路Ｅ１−２の電流経路に、静電破壊保護回路Ｅ１−１又はＥ１−３を経由した静電サージの電流Ｉ２が通過することになる。
【００３８】
上記のように、第１の実施形態に係る半導体集積回路の構成及び動作によれば、上記基本構成と同様の効果が得られる。また、第１の実施形態のように構成することで、正及び負の電圧に係らず、所定の内部回路３１〜３３を静電破壊から保護することができる。なお、内部回路に関しては、本実施形態の示したものに限られず、必要に応じて、その他の内部回路を適用することができる。
【００３９】
（第２の実施形態）
図９は、本発明の第２の実施形態に係る静電破壊保護回路Ｅ２−１，Ｅ２−３，Ｅ２−３が適用された半導体集積回路の回路図である。図９に示すように、第２の実施形態に係る半導体集積回路は、更に３つのダイオードＤｉ１，Ｄｉ２，Ｄｉ３を備える点を特徴とする。
【００４０】
ダイオードＤｉ１，Ｄｉ２，Ｄｉ３は、静電破壊保護回路Ｅ２−１，Ｅ２−２，Ｅ２−３が備える直列接続される５段のＭＯＳトランジスタにより構成される回路とそれぞれ並列に接続される。各静電破壊保護回路Ｅ２−１〜Ｅ２−３は、図５に示した静電破壊保護回路２と同様の構成である。ダイオードＤｉ１〜Ｄｉ３は、ダイオードＤｉ１〜Ｄｉ３への印加電圧が順方向に印加されると、電圧上昇が少なく、大電流を流すように構成される。ＰＮ接合ダイオードＤｉ１〜Ｄｉ３のブレイクダウン電圧は、直列接続された５段のＭＯＳトランジスタにより構成される回路のブレイクダウン電圧よりも大きくなるように構成される。
【００４１】
上記構成の半導体集積回路において、接地電源電圧ｇｎｄを基準として高電圧の入力電圧Ｖｉｎ及び出力電圧Ｄｏｕｔを印加した場合の静電サージ電流は、上記図８と同様であるため、図９において図示を省略している。この場合、ブレイクダウン時の静電サージ電流は、ＰＮ接合ダイオードＤｉ１〜Ｄｉ３には流れず、各静電破壊保護回路Ｅ２−１〜Ｅ２−３の電流経路に流れる。
【００４２】
一方、電源電圧Ｖｄｄに基準として接地電源圧を印加し、入力電圧Ｖｉｎ、出力電圧Ｄｏｕｔを印加した場合の静電サージの電流Ｉ３は、図中の破線で示される。この場合、静電サージの電流Ｉ３は、内部回路３１〜３３を通過することなく、静電破壊保護回路Ｅ２−１及びＥ２−２の電流経路、並びに静電破壊保護回路Ｅ２−３及びＥ２−２の電流経路を通過する。ここで、第２の実施形態では、各静電破壊保護回路Ｅ２−１〜Ｅ２−３は、ダイオードＤｉ１〜Ｄｉ３をそれぞれ備える。そのため、図９に示す電圧関係において、静電破壊保護回路Ｅ２−１及びＥ２−３の場合には、電流Ｉ３は、電流経路として直列接続された５段のＭＯＳトランジスタを通過する。これに対して、静電破壊保護回路Ｅ２−２の場合には、ダイオードＤｉ２への印加電圧が順方向となるため、電流Ｉ３は、ダイオードＤｉ２をより優先的に通過する。なお、静電サージ電流を順方向電流で流すダイオードは電圧上昇が少なく能力が高いので、直列接続された５段のＭＯＳトランジスタの方の性能で、静電破壊保護回路Ｅ２−１〜Ｅ２−３の能力が決定されることになる。
【００４３】
上記のように、第２の実施形態に係る静電破壊保護回路Ｅ２−１〜Ｅ２−３は、ダイオードＤｉ１〜Ｄｉ３を備える。そのため、ダイオードＤｉ１〜Ｄｉ３への印加電圧が順方向電圧である場合には、サージ電流を、直列接続される５段のＭＯＳトランジスタの電流経路よりも、ダイオードＤｉ１〜Ｄｉ３の方により優先的に通過させることができる。換言すれば、静電破壊保護回路Ｅ２−１〜Ｅ２−３は、ダイオードＤｉ１〜Ｄｉ３によるサージ電流の迂回経路を更に備えるように構成される。また、正の電圧印加（＋Ｖ印加）の場合では、静電保護回路Ｅ２−２のダイオードＤｉ２への電圧印加が順方向となる。一方、負の電圧印加（−Ｖ印加）の場合では、静電保護回路Ｅ２−３のダイオードＤｉ３への電圧印加が順方向となる。このように、各静電破壊保護回路Ｅ２−１〜Ｅ２−３が同じ構成を備えることで、正及び負の静電気サージにかかわらず静電破壊から内部回路３１〜３３を保護することができる。
【００４４】
（第３の実施形態）
図１０Ａは、本発明の第３の実施形態に係る静電破壊保護回路の平面図である。図１０Ｂは、図１０Ａ中のＸＡ−ＸＡに沿った断面図である。図１０Ｃは、図１０Ａに示す静電破壊保護回路の等価回路図である。図１０Ｃに示すように、第３の実施形態は、直列接続される３段のＭＯＳトランジスタＴＬ−１，ＴＬ−２，ＴＬ−３にてなる回路と並列に接続されるＰＮ接合ダイオードＤｉ１とを備えたことを特徴としている。
【００４５】
図１０Ａの平面図において、ＭＯＳトランジスタＴＬ−１〜ＴＬ−３の構成は、図１及び図２で示した低電圧用ＭＯＳトランジスタＴＬと同様である。ＭＯＳトランジスタＴＬ−１〜ＴＬ−３は、図４と同様の結線関係で、メタル配線等により、第１端子Ｔ１、第２端子Ｔ２に電気的に接続される。また、隣接する各ＭＯＳトランジスタＴＬ−１〜ＴＬ−３は、素子分離膜９により、互いに絶縁分離されている。
【００４６】
図１０Ｂの前記の断面図に示すように、Ｎ＋型拡散層１Ｌは、ダイオードＤｉ１のＰＮ接合を構成するＮ型拡散層と、ＭＯＳトランジスタＴＬ−１を構成するドレインの拡散層１Ｌとで共有される。このように、Ｎ＋型拡散層１ＬをダイオードＤｉ１のＰＮ接合を構成するＮ型拡散層と、ＭＯＳトランジスタＴＬ−１を構成するドレインの拡散層１Ｌとで共有化させることで、レイアウト面積を縮小化できる。
【００４７】
ＰＮ接合ダイオードＤｉ１を構成するＰ＋型拡散層４７は、ＭＯＳトランジスタＴＬ−１のゲート３とは、隔離された領域に設けられる。さらに第３の実施形態では、所望の耐圧とするために、Ｐ＋型拡散層４７とＭＯＳトランジスタＴＬ−１のゲート３との間に、低濃度領域５５が配置される。低濃度領域５５は、ダイオードＤｉ１を構成するＰ＋型拡散層４７に隣接して設けられるＰ−型拡散層５１と、ＭＯＳトランジスタＴＬ−１のドレイン１Ｌに隣接して設けられるＮ−型拡散層５２とにより構成される。
【００４８】
上記のように、第３の実施形態によれば、上記基本構成及び第１、第２の実施形態と同様の効果が得られる。図１０Ｂに示すように、Ｎ＋型拡散層１Ｌは、ダイオードＤｉ１のＰＮ接合を構成するＮ型拡散層と、ＭＯＳトランジスタＴＬ−１を構成するドレインの拡散層１Ｌとで共有される。そのため、レイアウト面積を縮小化できる。Ｐ＋型拡散層４７とＭＯＳトランジスタＴＬ−１のゲート３との間に低濃度領域５５が配置されため、所望の耐圧を得ることができる。また、必要に応じて、第３の実施形態に係る静電破壊保護回路のレイアウトを適用することが可能である。
【００４９】
（第４の実施形態）
図１１Ａは、本発明の第４の実施形態に係る静電破壊保護回路の平面図である。図１１Ｂは、図１１Ａ中のＸＩＡ−ＸＩＡに沿った断面図である。図１１Ａ，図１１Ｂに示すように、第４の実施形態の構成は、隣接する各ＭＯＳトランジスタＴＬ−１〜ＴＬ−３のうち互いに隣接する２つのＭＯＳトランジスタ間において、絶縁分離する素子分離膜を設けていない点を特徴とする。上記構成のように、素子分離膜を設けずに、ドレイン１Ｌとボディ４とソース６Ｌとを順次接触させて配置することで、レイアウトを縮小化することができる。なお、ここでは、ソースとドレインとが接触した部分を６Ｌと表現している。
【００５０】
なお、薄膜のＳＯＩ基板２０を用いる場合に、第４の実施形態に係る構成を適用するためには、ソース及びドレイン６Ｌとドレイン１Ｌとを構成する拡散層の深さをＢＯＸ層１７に達するように構成することが望ましい。
【００５１】
また、以上の基本構成及び第１乃至第４の実施形態に係る静電破壊保護回路Ｅ１，Ｅ２を備える半導体集積回路を搭載する電子機器についても、同様の効果が得られることは勿論である。電子機器としては、必要に応じて、例えば、携帯端末や、車載用の電子端末等がある。
【符号の説明】
【００５２】
２０…ＳＯＩ基板、
１０…半導体基板、
１７…ＢＯＸ層、
１９…ＳＯＩ層（半導体層）、
ＴＨ…第１トランジスタ、
ＴＬ…第２トランジスタ、
３…ゲート、
２，４…ボディ、
Ｄｉ１，Ｄｉ２，Ｄｉ３…ダイオード、
Ｅ１，Ｅ２…静電破壊保護回路、
３１，３２，３３…内部回路。
【先行技術文献】
【特許文献】
【００５３】
【特許文献１】特開２０１１−０４０６９０号公報
【特許文献２】特許４８００６０５号公報
【特許文献３】特開２０００−２８６４２４号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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