(57)【要約】【課題】電力変換器において、負荷電流が変動すると効率が低下する。【解決手段】ハイサイドスイッチ回路１とローサイドスイッチ回路２とチップ面積制御回路３と電流検出器４とハイサイド制御信号１２とローサイド制御信号１３とを有し、前記ハイサイドスイッチ回路１は並列接続数ｎ個のハイサイドスイッチセット２０ａで構成され、前記ハイサイドスイッチセット２０ａはハイサイド制御スイッチ２２ａを有し、前記ローサイドスイッチ回路２は並列接続数ｎ個の前記ローサイドスイッチセット２０ｂで構成され、前記ローサイドスイッチセット２０ｂはローサイド制御スイッチ２２ｂを有し、負荷電流の大きさによって前記ハイサイド制御スイッチ２２ａをオンする個数と、前記ローサイド制御スイッチ２２ｂをオンする個数を決定する機能を有する。【選択図】図１
2014217127.tif 000002
【特許請求の範囲】
【請求項１】
入力電源と、ハイサイドスイッチ回路と、ローサイドスイッチ回路と、電流平滑用インダクターと、電圧平滑用コンデンサと、負荷電流を検出するための負荷電流検出器と、出力端子と、チップ面積制御回路とを有し、
前記ハイサイドスイッチ回路は、並列接続された並列接続数ｎ個のハイサイドスイッチセットにより構成され、
前記ハイサイドスイッチセットは、直列接続されたハイサイドパワースイッチングデバイスとハイサイド制御スイッチとで構成され、
前記ローサイドスイッチ回路は、並列接続された並列接続数ｎ個のローサイドスイッチセットにより構成され、
前記ローサイドスイッチセットは直列接続されたローサイドパワースイッチングデバイスとローサイド制御スイッチと、前記ローサイドパワースイッチングデバイスに並列接続された逆方向のローサイド還流ダイオードにより構成され、
前記入力電源は入力電源プラス端子と入力電源マイナス端子を有し、前記ハイサイドスイッチ回路はハイサイドスイッチドレイン端子とハイサイドスイッチソース端子とハイサイドスイッチゲート端子とハイサイドスイッチ制御端子を有し、前記ローサイドスイッチ回路はローサイドスイッチドレイン端子とローサイドスイッチソース端子とローサイドスイッチゲート端子とローサイドスイッチ制御端子を有し、前記出力端子は出力プラス端子と出力入力端子によって構成され、前記インダクターはインダクタープラス端子とインダクターマイナス端子を有し、前記コンデンサはコンデンサプラス端子とコンデンサマイナス端子を有し、前記負荷電流検出器は負荷電流検出端子と検出した情報を出力する負荷電流情報出力端子を有し、
前記ハイサイドスイッチセットはハイサイドスイッチセットドレイン端子とハイサイドスイッチセットソース端子とハイサイドスイッチセットゲート端子とハイサイドスイッチセット制御端子を有し、前記ローサイドスイッチセットはローサイドスイッチセットドレイン端子とローサイドスイッチセットソース端子とハイサイドスイッチセットゲート端子とハイサイドスイッチセット制御端子を有し、
前記ハイサイドパワースイッチングデバイスはハイサイドパワースイッチングデバイスドレイン端子とハイサイドパワースイッチングデバイスソース端子とハイサイドパワースイッチングデバイスゲート端子を有し、前記ローサイドパワースイッチングデバイスはローサイドパワースイッチングデバイスドレイン端子とローサイドパワースイッチングデバイスソース端子とローサイドパワースイッチングデバイスゲート端子を有し、
前記ハイサイド制御スイッチはハイサイド制御スイッチプラス端子とハイサイド制御スイッチマイナス端子とハイサイド制御スイッチ制御端子を有し、前記ローサイド制御スイッチはローサイド制御スイッチプラス端子とローサイド制御スイッチマイナス端子とローサイド制御スイッチ制御端子を有し、前記ローサイド還流ダイオードはローサイド還流ダイオードアノード端子とローサイド還流ダイオードカソード端子を有し、
前記チップ面積制御回路は、負荷電流情報入力端子とハイサイド制御出力端子とローサイド制御出力端子を有し、
前記入力電源プラス端子と前記ハイサイドスイッチドレイン端子が接続され、前記ハイサイドスイッチソース端子と前記ローサイドスイッチドレイン端子が接続され、前記ローサイドスイッチソース端子と前記入力電源マイナス端子が接続され、前記ハイサイドスイッチソース端子と前記インダクタープラス端子が接続され、前記インダクターマイナス端子と前記出力プラス端子が接続され、前記ローサイドスイッチソース端子と前記出力マイナス端子が接続され、出力プラス端子と出力マイナス端子に負荷が接続され、前記インダクターマイナス端子と前記出力プラス端子を接続する前記接続に流れる負荷電流を検出する前記負荷電流検出端子を配置し、前記ハイサイドスイッチソース端子と前記電流検出端子の間に位置し且つ前記ハイサイドスイッチソース端子と前記インダクタープラス端子を接続する前記接続と前記コンデンサプラス端子が接続され、前記コンデンサマイナス端子と前記入力電源マイナス端子が接続され、
前記ハイサイドスイッチセットドレイン端子と前記ハイサイドスイッチドレイン端子が接続され、前記ハイサイドスイッチセットソース端子と前記ハイサイドスイッチソース端子が接続され、前記ハイサイドスイッチセットゲート端子と前記ハイサイドスイッチゲート端子が接続され、  前記ローサイドスイッチセットドレイン端子と前記ローサイドスイッチドレイン端子が接続され、前記ローサイドスイッチセットソース端子と前記ローサイドスイッチソース端子が接続され、前記ローサイドスイッチセットゲート端子と前記ローサイドスイッチゲート端子が接続され、
前記ハイサイドパワースイッチデバイスドレイン端子と前期ハイサイドスイッチセットドレイン端子が接続され、前記ハイサイドパワースイッチングデバイスソース端子と前記ハイサイド制御スイッチプラス端子が接続され、前記ハイサイド制御スイッチマイナス端子が前記ハイサイドスイッチセットソース端子に接続され、前記ハイサイドパワースイッチングデバイスゲート端子と前記ハイサイドスイッチセットゲート端子が接続され、前記ハイサイド制御スイッチ制御端子が前記ハイサイドスイッチセット制御端子に接続され、
前記ローサイドパワースイッチデバイスドレイン端子と前期ローサイドスイッチセットドレイン端子が接続され、前記ローサイドパワースイッチングデバイスソース端子と前記ローサイド制御スイッチプラス端子が接続され、前記ローサイド制御スイッチマイナス端子が前記ローサイドスイッチセットソース端子に接続され、前記ローサイドパワースイッチングデバイスゲート端子と前記ローサイドスイッチセットゲート端子が接続され、前記ローサイド制御スイッチ制御端子が前記ローサイドスイッチセット制御端子に接続され、前記ローサイド還流ダイオードカソード端子と前記ローサイドパワースイッチングデバイスソース端子が接続され、前記ローサイド還流ダイオードアノード端子と前記ローサイド制御スイッチマイナス端子に接続され、
前記負荷電流情報出力端子と前記負荷電流情報入力端子が接続され、前記ハイサイド制御出力端子と前記ハイサイドスイッチ制御端子が接続され、前記ローサイド制御出力端子と前記ローサイドスイッチ制御端子が接続され、
前記ハイサイドスイッチ回路がオンするときに前記入力電源から前記インダクターに電流が流れ、前記ハイサイドスイッチ回路がオフのときに前記インダクターマイナス端子から前記負荷を通して前記ローサイド還流ダイオードを通して前記インダクタープラス端子に還流電流が流れ、
前記負荷電流の値によって、前記ハイサイド制御スイッチをオンする個数と、前記ローサイド制御スイッチをオンする個数を決定する機能を有する、電力変換器。
【請求項２】
前記チップ面積制御回路は、オンスイッチ数演算回路と周期制御回路と制御スイッチ用ドライバーとで構成され、
前記オンスイッチ数演算回路は、電流情報入力端子と周期制御信号入力端子とスイッチオン数情報出力端子を有し、
前記周期制御回路は、周期制御信号出力端子を有し、
前記制御スイッチ用ドライバーは、オンスイッチ数情報入力端子と、前記並列数ｎ個のハイサイド制御出力端子と、前記並列接続数ｎ個のローサイド制御出力端子を有し、
前記オンスイッチ数情報入力端子と前記オンスイッチ数出力端子を接続し、前記周期制御入力端子と前記周期制御出力端子を接続し、前記並列接続数ｎ個の前記ハイサイド制御出力端子と前記並列接続数ｎ個の第１の前記ハイサイド制御端子が１対１で接続され、
前記オンスイッチ数演算回路は、前記負荷電流情報入力端子から入力される前記負荷電流情報を使って演算しオンスイッチ数を求め、前記オンスイッチ数を前記オンスイッチ数出力端子に出力し、前記周期制御入力端子に入力される周期制御信号に同期して前記演算から前記オンスイッチ数出力端子に出力するまでの一連の動作を行う、電力変換器。
【請求項３】
前記負荷電流値と前記オンスイッチ数が比例関係である、請求項１又は２に記載の電力変換器。
【請求項４】
パワースイッチングデバイスのアクティブ面積をチップ面積としたときに、
前記負荷電流が最大になる最大負荷電流のときに、前記ハイサイドスイッチ回路の損失が最小になるときのハイサイドチップ面積と、前記ハイサイドパワースイッチングデバイスのハイサイドチップ面積に前記並列接続数ｎ個を掛けた値が同じであり、
前記最大負荷電流のときに、前記ローサイドスイッチ回路の損失が最小になるときのローサイドチップ面積と、前記ローサイドパワースイッチングデバイスのローサイドチップ面積に前記並列接続数ｎ個を掛けた値が同じである、請求項１から３のいずれか１つに記載の電力変換器。
【請求項５】
前記周期制御回路の周期が、前記チップ面積制御回路に前記負荷電流情報が入力されてから前記ハイサイド制御ドライバー信号が出力され前記制御スイッチが動作するまでの時間よりも大きな時間である、請求項１から４のいずれか１つに記載の電力変換器。
【請求項６】
入力電源電圧が１２Ｖ、出力電圧が０．８Ｖ以上１．２Ｖ以下である降圧型ＤＣ−ＤＣ電力変換器のときに、前記ハイサイドチップ面積と前記オンスイッチ数の積であるハイサイドオンチップ面積に対する、前記ローサイドチップ面積と前記オンスイッチ数の積であるローサイドオンチップ面積の比が３以上３．７４以下である、請求項１から５のいずれか１つに記載の降圧型ＤＣ−ＤＣ電力変換器。
【請求項７】
入力電源電圧に対する出力電圧の比がディーティー比のとき、前記チップ面積比が、
√（１／（デューティー比×０．９９６）  −  １）から√（１／（デューティー比×１．０５６）  −  １）の範囲である、請求項１から６のいずれか１つに記載の電力変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力制御用半導体電子デバイス（以下、パワーデバイスと呼ぶ）を利用したスイッチング電力変換器に関する。
【背景技術】
【０００２】
図１１に、特許文献１の降圧型ＤＣ−ＤＣ電力変換器の回路１００を示す。
【０００３】
ハイサイドスイッチ１０１とローサイドスイッチ１０２は従来回路１００に一度実装されると、ハイサイドスイッチ１０１のチップ面積とローサイドスイッチ１０２のチップ面積を変更させることはできない。ある負荷電流１４のときにおいて、効率が最大となるハイサイドスイッチのチップ面とローサイドのチップ面積を選択して回路に実装している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４７２２２２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の電力変換器は、負荷電流が変動したときに、電力変換の効率が低下する課題を有していた。
【課題を解決するための手段】
【０００６】
入力電源から入力された電圧を変換する電力変換器は、
前記電力変換器は、
並列に接続されている、複数のハイサイドスイッチセットを有するハイサイドスイッチ回路と、
並列に接続されている、複数のローサイドスイッチセットを有するローサイドスイッチ回路と、
チップ面積制御回路と、
インダクターと、
コンデンサと、
電流検出器と、
負荷抵抗とを備え、
前記ハイサイドスイッチ回路は、第１の端部が、入力電源と接続され、第２端部が、前記チップ面積制御回路と接続され、第３の端部が、前記ローサイドスイッチ回路及び前記インダクターと接続され、
前記ローサイドスイッチ回路は、第１の端部が、前記入力電源、グランド、前記コンデンサ、及び前記負荷抵抗と接続され、第２の端部が、前記チップ面積制御回路３と接続され、第３の端部が、前記ハイサイドスイッチ回路１及び前記インダクター８と接続され、
前記チップ面積制御回路は、第１の端部が、前記ハイサイドスイッチ回路１と接続され、第２の端部が前記ローサイドスイッチ回路２と接続され、第３の端部が前記電流検出器４と接続され、
前記電流検出器は、第１の端部が前記インダクター及び前記コンデンサと接続され、第２の端部が前記負荷抵抗と接続され、
前記入力電源は、第１の端部が前記ハイサイドスイッチ回路１と接続され、第２の端部が前記ローサイドスイッチ回路、前記コンデンサ、及び前記負荷抵抗７と接続され、
前記負荷抵抗７は、第１の端部が前記電流検出器と接続され、第２の端部が前記入力電源、前記グランド、前記ローサイドスイッチ回路、及び前記コンデンサと接続され、
前記インダクターは、第１の端部が前記ハイサイドスイッチ回路及び前記ローサイドスイッチ回路と接続され、第２の端部が前記電流検出器と及び前記コンデンサと接続され、
前記コンデンサは、第１の端部が前記インダクター及び前記電流検出器と接続され、第２の端部が前記入力電源、前記グランド、前記ローサイドスイッチ回路、及び前記負荷抵抗と接続され、
前記複数のハイサイドスイッチのそれぞれは、直列に接続されている、ハイサイドスイッチングパワーデバイスと、ハイサイド制御スイッチとを有し、
前記複数のローサイドスイッチのそれぞれは、直列に接続されている、ローサイドスイッチングパワーデバイスと、ローサイド制御スイッチとを有し、
前記チップ面積制御回路は、前記電流検出器が検出する負荷抵抗の電流の値に基づいて、前記複数のハイサイドスイッチ及び前記複数のローサイドスイッチのうち、オンにするハイサイドスイッチ及びローサイドスイッチの数を決定する。
【発明の効果】
【０００７】
本発明の一態様は、負荷電流が変動したときに、電力変換の効率の低下を抑制する。
【図面の簡単な説明】
【０００８】
【図１】実施形態１に係る電力変換器の構成図を示す図である。
【図２】実施形態１に係る電力変換器のスイッチセットを示す図である。
【図３】実施形態１に係る電力変換器のスイッチ回路を示す図である。
【図４】実施形態１に係る電力変換器のチップ面積制御回路を示す図である。
【図５】効率とハイサイドスイッチ回路のチップ面積の関係を示す図である。
【図６】効率とローサイドスイッチ回路のチップ面積の関係を示す図である。
【図７】効率とチップ面積の関係の２次元プロットした図である。
【図８】最適なチップ面積と負荷電流の関係を示す図である。
【図９】チップ面積を最適化したときと一定のときの効率の比較した図である。
【図１０】実施形態１における最適なチップ面積比とデューティー比の関係を示す図である。
【図１１】従来技術の回路を示す図である。
【発明を実施するための形態】
【０００９】
（実施の形態１）
以下、図面を参照しながら、本実施形態を説明する。
【００１０】
図１に、実施の形態１に係る電力変換器の一例を示す。本明細書において、電力変換器は、降圧型ＤＣ−ＤＣ電力変換器とも表記する。
【００１１】
図１に示す電力変換器は、ハイサイドパワースイッチングデバイス１ａ及びハイサイド制御スイッチ１ｂを有するハイサイドスイッチ回路１と、ローサイドパワースイッチングデバイス２ａ及びローサイド制御スイッチ２ｂを有するローサイドスイッチ回路２と、入力電源５と、電流平滑用のインダクター８と、電圧平滑用のコンデンサ９と、グランド１０と、負荷抵抗７と、チップ面積制御回路３と、電流検出器４とを備える。
【００１２】
なお、電力変換器は入力電源５に電気的に接続されていれば良く、入力電源５は電力変換器の必須の構成ではない。また、チップ面積制御回路３が電流検出器４から検出した電流の情報を受け付ければ良く、電流検出器４は電力変換器の必須の構成ではない。
【００１３】
ハイサイドスイッチ回路１及びローサイドスイッチ回路２は、後述する負荷電流１４に基づいて、チップ面積を変動させる機能回路を有している。
【００１４】
また、図１に、電力変換器の各構成の間を送受信する信号を示す。
【００１５】
負荷電流１４は、負荷抵抗７に流れる電流である。
【００１６】
負荷電流情報１１は負荷電流１４に相当する情報である。負荷電流情報１１は、電流検出器４により計測された情報であり、かつ、電流検出器４からチップ面積制御回路３に入力される。
【００１７】
ハイサイド制御信号１２は、ハイサイドスイッチ回路１のハイサイド制御スイッチ１ｂを制御するための信号であり、かつ、チップ面積制御回路３からハイサイドスイッチ回路１に入力される。
【００１８】
ローサイド制御信号１３は、ローサイドスイッチ回路２のローサイド制御スイッチ２ｂを制御するための信号であり、かつ、チップ面積制御回路３からローサイドスイッチ回路２に入力される。
【００１９】
＜電力変換器の接続関係＞
電力変換器は、ハイサイドスイッチ回路１と、インダクター８と、負荷抵抗７と、入力電源５とを有する第１の回路と、ローサイドスイッチ回路２と、インダクター８と、コンデンサ９と有する第２の回路を含む。ここで、第１の回路と、第２の回路とは、それぞれ１つの閉回路を形成することを意味している。
【００２０】
ハイサイドスイッチ回路１は、第１の端部が入力電源５と接続され、第２端部がチップ面積制御回路３と接続され、第３の端部がローサイドスイッチ回路２及びインダクター８と接続されている。
【００２１】
ローサイドスイッチ回路２は、第１の端部が入力電源５、グランド１０、コンデンサ９、及び負荷抵抗７と接続されている。ローサイドスイッチ回路２の第２の端部は、チップ面積制御回路３と接続され、第３の端部がハイサイドスイッチ回路１及びインダクター８と接続されている。
【００２２】
チップ面積制御回路３は、第１の端部がハイサイドスイッチ回路１と接続され、第２の端部がローサイドスイッチ回路２と接続され、第３の端部が電流検出器４と接続されている。
【００２３】
電流検出器４は、第１の端部がインダクター８及びコンデンサ９と接続され、第２の端部が負荷抵抗７と接続されている。
【００２４】
入力電源５は、第１の端部がハイサイドスイッチ回路１と接続され、第２の端部がローサイドスイッチ回路２、コンデンサ９、及び負荷抵抗７と接続されている。
【００２５】
負荷抵抗７は、第１の端部が電流検出器４と接続され、第２の端部が入力電源５、グランド１０、ローサイドスイッチ回路２、及びコンデンサ９と接続されている。
【００２６】
インダクター８は、第１の端部がハイサイドスイッチ回路１及びローサイドスイッチ回路２と接続され、第２の端部が電流検出器４と及びコンデンサ９と接続されている。
【００２７】
コンデンサ９は、第１の端部がインダクター８及び電流検出器４と接続され、第２の端部が入力電源５、グランド１０、ローサイドスイッチ回路２、負荷抵抗７と接続されている。
【００２８】
また、電流検出器４及び負荷抵抗７の間から出力電圧６が出力される。
【００２９】
なお、ハイサイドスイッチ回路１の有する第１の端部、第２の端部、及び第３の端部は、ハイサイドスイッチ回路１の第１の端部、ハイサイドスイッチ回路１の第２の端部、及びハイサイドスイッチ回路１の第３の端部とも表記する。他の構成についても同様である。
【００３０】
＜電力変換器の動作の概要＞
図１に示す電力変換器の動作の概要を説明する。
【００３１】
ハイサイドスイッチ回路１がオンされている時、入力電源５からインダクター８にエネルギーが蓄積される。電流が負荷抵抗７を通って、グランド１０に流れ、入力電源５に戻る。
【００３２】
ハイサイドスイッチ回路１がオフされている時、インダクター８からエネルギーが放出される。電流が負荷抵抗７を通って、ローサイドスイッチ回路２を通って、インダクター８に戻る。
【００３３】
ハイサイドスイッチ回路１がオフされた後、所定時間（デッドタイム期間とも表記する。）の後に、ローサイドスイッチ回路２がオンされる。ローサイドスイッチ回路２がオフされた後、所定時間（デッドタイム期間）の後に、ハイサイドスイッチ回路１がオンされる。
【００３４】
デッドタイム期間を用いて、ハイサイドスイッチ回路１及びローサイドスイッチ回路２を制御することにより、ハイサイドスイッチ回路１及びローサイドスイッチ回路２の両方がオンされて、入力電源５のプラス端子とマイナス端子が電気的に短絡するのを避けることができる。
【００３５】
＜ハイサイドスイッチ回路１＞
ハイサイドスイッチ回路１は、複数のハイスイッチセット２０ａを有する。図２（ａ）に、１つのハイサイドスイッチセット２０ａの構成の一例を示す。
【００３６】
図２（ａ）に示すハイスイッチセット２０ａは、ハイサイドパワースイッチングデバイス２１ａと、ハイサイド制御スイッチ２２ａと、ハイサイドハイスイッチセットドレイン端子２３ａと、ハイサイドハイスイッチセットソース端子２４ａと、ハイサイドパワースイッチングデバイス２１ａのハイサイドハイスイッチセットゲート端子２５ａと、ハイサイド制御スイッチ２２ａのハイサイドハイスイッチセット制御端子２６ａとを有する。
【００３７】
図３（ａ）に、複数のハイサイドスイッチセットを有するハイサイドスイッチ回路３０ａの詳細な構成を示す。
【００３８】
図３（ａ）に示すハイサイドスイッチ回路３０ａは、第１のハイサイドスイッチセット３１ａと、第２のハイサイドスイッチセット３２ａと、・・・、第ｎのハイサイドスイッチセット３３ａとを含む。図３（ａ）では３つのハイサイドスイッチセットを記載しているが、ハイサイドスイッチ回路３０ａは、少なくとも２個以上のハイサイドスイッチセットを有していれば良い。つまり、ｎは、２以上の整数である。各ハイサイドスイッチセットは、それぞれ電気的に並列に接続されている。
【００３９】
また、ハイサイドスイッチ回路３０ａは、ハイサイドドレイン端子３４ａと、ハイサイドソース端子３５ａと、複数のハイサイドスイッチセットの制御端子とを有する。
【００４０】
図３(ａ)に示す複数のハイサイドスイッチセットは、第１のハイサイドスイッチ制御端子３７ａと、第２のハイサイドスイッチ制御端子３８ａと、・・・、第ｎのハイサイドスイッチ制御端子３９ａを含む計ｎ個（ｎは２以上の整数）のハイサイドスイッチ制御端子を有する。
【００４１】
ｎ個のハイサイドスイッチセットの各々のハイサイドドレイン端子２３ａは、ハイサイドスイッチドレイン端子３４ａに、電気的に接続される。ｎ個のハイサイドスイッチセットの各々のハイサイドソース端子２４ａは、ハイサイドスイッチソース端子３５ａに、電気的に接続される。ｎ個のハイサイドスイッチセットの各々のハイサイドゲート端子２５ａは、ハイサイドスイッチゲート端子３６ａに電気的に接続される。
【００４２】
第１のハイサイドスイッチセット制御端子２６ａは、第１のハイサイドスイッチ制御端子３７ａに接続される。第２のハイサイドスイッチセット制御端子２６ａは、第２のハイサイドスイッチ制御端子３８ａに接続される。第ｎのハイサイドスイッチセット制御端子２６ａは、第ｎのハイサイドスイッチ制御端子３９ａに接続される。
【００４３】
＜ローサイドスイッチ回路２＞
ローサイドスイッチ回路２は、複数のローサイドスイッチセット２０ｂを有する。図２（ｂ）に、１つのローサイドスイッチセット２０ｂの構成を示す。
【００４４】
図２（ｂ）に示すロースイッチセット２０ｂは、ローサイドパワースイッチングデバイス２１ｂと、ローサイド制御スイッチ２２ｂと、ローサイドハイスイッチセットドレイン端子２３ｂと、ローサイドハイスイッチセットソース端子２４ｂと、ローサイドパワースイッチングデバイス２１ｂのローサイドハイスイッチセットゲート端子２５ｂと、ローサイド制御スイッチ２２ｂのローサイドハイスイッチセット制御端子２６ｂと、ローサイド還流ダイオード２７ｂとを有する。
【００４５】
図３（ｂ）に、複数のローサイドスイッチセットを有するローサイドスイッチ回路３０ｂの詳細な構成を示す。
【００４６】
図３（ｂ）に示すローサイドスイッチ回路３０ｂは、第１のローサイドスイッチセット３１ｂと、第２のローサイドスイッチセット３２ｂと、・・・、第ｎのローサイドスイッチセット３３ｂとを含む。図３（ｂ）では、３つのローサイドスイッチセットを記載しているが、ローサイドスイッチ回路３０ｂは、少なくとも２個以上のローサイドスイッチセットを有していれば良い。つまり、ｎは、２以上の整数である。各ローサイドスイッチセットは、それぞれ電気的に並列に接続されている。
【００４７】
また、ローサイドスイッチ回路３０ｂは、ローサイドドレイン端子３４ｂと、ローサイドソース端子３５ｂと、第１のローサイドスイッチ制御端子３７ｂと、第２のローサイドスイッチ制御端子３ｂと、複数のローサイドスイッチセットの制御端子とを有する。
【００４８】
図３（ｂ）に示す複数のローサイドスイッチセットは、第１のハイサイドスイッチ制御端子３７ａと、第２のハイサイドスイッチ制御端子３８ａと、・・・、第ｎのハイサイドスイッチ制御端子３９ａを含む計ｎ個（ｎは２以上の整数）のハイサイドスイッチ制御端子を有する。
【００４９】
ｎ個のローサイドスイッチセットの各々のローサイドドレイン端子２３ｂは、ローサイドスイッチドレイン端子３４ｂに電気的に接続される。ｎ個のローサイドスイッチセットの各々のローサイドソース端子２４ｂは、ローサイドスイッチソース端子３５ｂに電気的に接続される。ｎ個のローサイドスイッチセットの各々のローサイドゲート端子２５ｂは、ローサイドスイッチゲート端子３６ｂに電気的に接続される。
【００５０】
第１のローサイドスイッチセット制御端子２６ｂは、第１のローサイドスイッチ制御端子３７ｂに接続される。第２のローサイドスイッチセット制御端子２６ｂは、第２のローサイドスイッチ制御端子３８ｂに接続される。第ｎのローサイドスイッチセット制御端子２６ｂは、第ｎのローサイドスイッチ制御端子３９ｂに接続される。
【００５１】
ハイサイドパワースイッチングデバイス２１ａとローサイドパワースイッチングデバイス２１ｂとは、Ｓｉ、ＧａＮ、ＳｉＣ、またはダイアモンドなどを用いた公知のパワースイッチングデバイスで構成される。
【００５２】
なお、ハイサイドパワースイッチングデバイス２１ａとローサイドパワースイッチングデバイス２１ｂとを、ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）、ＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓｃｈｏｔｔｋｙ−Ｇａｔｅ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）、またはＨＥＭＴ（Ｈｉｇｈ−Ｅｌｅｃｔｒｏｎ−Ｍｏｂｉｌｉｔｙ−Ｔｒａｎｓｉｓｔｏｒ）で構成した場合、ゲート電圧が０Ｖであっても、ソースからドレインへの方向に電流を流すことができるので、ローサイド還流ダイオード２７ｂは削除可能である。
【００５３】
上述のように、並列に接続するスイッチセットの数を意味するｎは、原理的に、２以上であればよい。ｎの具体例は、３以上１０以下である。降圧型ＤＣ−ＤＣ電力変換器において、実際に電気的に接続される数であるｎ個は、負荷電流などに基づいて、決定できる。
【００５４】
ハイサイドスイッチ回路１の損失とハイサイドパワースイッチングデバイス１ａのチップ面積は依存関係がある。任意の大きさを有する負荷電流が与えられたとき、ハイサイドスイッチ回路１の損失が最も低くなる、ハイサイドパワースイッチングデバイス１ａのチップ面積は決まる。負荷電流に依存して決定される、最も小さい損失を有するチップ面積を、ハイサイド最適チップ面積と表記する。
【００５５】
同様に、ローサイドスイッチ回路２の損失とローサイドパワースイッチングデバイス２ａのチップ面積は依存関係がある。任意の大きさを有する負荷電流が与えられたとき、ローサイドスイッチ回路２の損失が最も低くなる、ローサイドパワースイッチングデバイス２ａのチップ面積は決まる。負荷電流に依存して決定される、最も小さい損失を有するチップ面積をローサイド最適チップ面積と表記する。
【００５６】
ハイサイド最適チップ面積及びローサイド最適チップ面積は、パワースイッチングデバイスのチップ表面におけるアクティブ面積を意味する。
【００５７】
最大の大きさの負荷電流が与えられた時のハイサイド最適チップ面積と、ハイサイドパワースイッチングデバイス２７ａのチップ面積及び並列接続数ｎ個の積とが一致することが望ましい。こうすることで、最大負荷電流が流れたときに、たとえば、並列接続数ｎ個全ての制御スイッチをオンにすることで、ハイサイドスイッチ回路１の損失を最小にすることが可能になる。
【００５８】
同様に、最大の大きさの負荷電流が与えられた時のローサイド最適チップ面積と、ローサイドパワースイッチングデバイス２７ｂのチップ面積及び並列接続数ｎ個の積が一致することが望ましい。こうすることで、最大負荷電流が流れたときに、たとえば、並列接続数ｎ個全てのローサイド制御スイッチをオンにすることで、ローサイドスイッチ回路２の損失を最小にすることが可能になる。
【００５９】
なお、負荷電流の大きさに対して、最も小さい損失になるチップ面積にする必要はない。負荷電流の大きさに応じて、少なくとも損失が小さくなるように、チップ面積を変更すればよい。
【００６０】
＜チップ面積制御回路＞
図４に、チップ面積制御回路５０を示す。図４に示すチップ面積制御回路５０は、制御スイッチ用ドライバー５１と、オンスイッチ数演算回路５２と、周期制御回路５３とを備える。
【００６１】
また、図４には、各構成の間で送受信される信号を示している。負荷電流情報５４は、電流検出器４で計測された負荷電流１４の情報である。図示しない電流検出器４から恩スイッチ演算回路５２に入力される。オンスイッチ数情報５５は、オンスイッチ数演算回路５２は、負荷電流情報５４を用いて、演算して得えられた情報である。演算方法は後述する。
【００６２】
また、チップ面積制御回路において、第１のスイッチセットの制御端子３７に接続される第１の制御出力５６と、第２のスイッチセットの制御端子３８に接続される第２の制御出力５７と、第ｎのスイッチセットの制御端子３９に接続される第ｎの制御出力５８と、周期制御回路の出力信号である周期制御信号５９とを有する。
【００６３】
オンスイッチ数情報５５は、オンスイッチ数演算回路５４から制御スイッチ用ドライバー５１に入力される。周期制御信号は、周期制御回路５３からオンスイッチ数演算回路に入力される。
【００６４】
制御スイッチ用ドライバー５１から出力される、第１の制御出力５６は、ハイサイドスイッチ回路３０ａのハイサイドスイッチ制御端子３７ａとローサイドスイッチ回路３０ｂのローサイドスイッチ制御端子３７ｂに接続される。第１の制御出力５７は、ハイサイドスイッチ制御端子３８ａとローサイドスイッチ制御端子３８ｂに接続される。第ｎの制御出力５８は、ハイサイドスイッチ制御端子３９ａとローサイドスイッチ制御端子３９ｂに接続される。
【００６５】
オンスイッチ数演算回路５２は、負荷電流情報５４を電流値に変換した負荷電流値を用いて、負荷電流値÷最大負荷電流値×並列接続数ｎ個を演算する。オンスイッチ数演算回路５２は、演算により得られた値を、オンスイッチ数情報５５として、制御スイッチ用ドライバー５１に出力する。なお、負荷電流値÷最大負荷電流値×並列接続数ｎ個が整数になららない場合には、四捨五入等により、整数にすることが望ましい。
【００６６】
並列接続数ｎ個は、図２で示すハイサイドスイッチ回路３０ａとローサイドスイッチ回路３０ｂがそれぞれ内部に含むスイッチセットの数である。周期制御回路５３が周期制御信号５９を周期的に出力することによって、オンスイッチ数演算回路５２が、負荷電流情報５４を受けてからスイッチセット数情報５５を出力するまでの一連の動作が周期的に行われる。周期制御信号５９の周期は、オンスイッチ数演算回路５２の動作時間と制御スイッチドライバー５１の動作時間と、スイッチセット２０の制御スイッチ２２の動作時間の和よりも、大きく設定しておく必要がある。
【００６７】
（実施例）
回路シミュレーター（ソフトウエア名ＰＳＰＩＣＥ）を用いて、図１に示す電力変換器のシミュレーションを行った。以下、結果を説明する。
【００６８】
ハイサイドパワースイッチングデバイス２１ａとローサイドパワースイッチングデバイス２１ｂは、３０Ｖ〜５０Ｖの耐圧を有する代表的なＧａＮ−ＨＥＭＴスイッチングデバイスの基本特性に近い特性に設定された。正規化オン抵抗は２ｍΩｃｍ2であった。
【００６９】
入力電圧が１２Ｖであり、出力電圧６が１Ｖであり、負荷抵抗７に流れる負荷電流１４は２５Ａであった。ハイサイドスイッチ回路１とローサイドスイッチ回路２のスイッチング周波数は２ＭＨｚであった。
【００７０】
具体的には、出力電圧６が１Ｖになるように、Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ（ＰＷＭ）制御を行った。
【００７１】
図５から図８にシミュレーションを示す。図５から図８のシミュレーションにおいて、チップ面積制御回路３は使用していない。１つのスイッチセット３１と、ハイサイド制御スイッチ１ｂと、ローサイド制御スイッチ２ｂとを備える回路を用いた。ここで、ローサイド制御スイッチ２ｂは、は常時オンにした。ハイサイドスイッチ回路１のチップ面積をパラメタとして変化させることで、シミュレーションを行った。
【００７２】
図５に、降圧型ＤＣ−ＤＣ電力変換器の効率とハイサイドスイッチ回路１のチップ面積の関係をシミュレーションした結果を示す。横軸がハイサイドスイッチ回路１のチップ面積であり、縦軸が効率である。
【００７３】
図５が示すように、ハイサイドスイッチ回路１のチップ面積の変化に対して、効率は凸のカーブを持ち、効率が最大になるチップ面積が存在するのがわかる。効率が最大になる点を黒丸で示している。そのときのチップ面積がハイサイドスイッチ回路１の最適なチップ面積値である。
【００７４】
図６に、ローサイドスイッチ回路２のチップ面積と効率の関係をシミュレーションした結果を示す。横軸がローサイドスイッチ回路２のチップ面積であり、縦軸が降圧型ＤＣ−ＤＣ電力変換器の効率である。図５と同様に、効率はローサイドスイッチ回路２のチップ面積に対し、凸のカーブを持ち、効率が最大になる最適なチップ面積が存在していることがわかる。最大効率の点を黒丸で示す。
【００７５】
ハイサイドスイッチ回路１のチップ面積とローサイドスイッチ回路２の両方のチップ面積を変化させて、降圧型ＤＣ−ＤＣ電力変換器の効率をシミュレーションした結果を２次元分布の等高線グラフとして図７に示す。横軸がローサイドスイッチ回路２のチップ面積、縦軸がハイサイドスイッチ回路１のチップ面積である。グラフ中の数値は等高線に対応する効率の値である。２次元分布は等高線を持ち、周辺から最大効率に向かって単調増加することを示している。
【００７６】
以下、理論的な説明をする。
【００７７】
一般的にスイッチングデバイスの損失は、導通損とスイッチング損の和で表される。前述したように、導通損はチップ面積に反比例し、スイッチング損はチップ面積に比例する。
【００７８】
そこで、導通損とチップ面積Ａｃｈの反比例係数をＸとし、スイッチング損Ｐとチップ面積の比例係数をＹとすると、Ｐ＝Ｘ／Ａｃｈ＋Ｙ＊Ａｃｈ、で表せる。
【００７９】
これを用いて、ハイサイドスイッチ回路のチップ面積をＡＨ、ローサイドスイッチ回路２のチップ面積をＡＬとし、デューティー比をＤｕｔｙとすると、ハイサイドスイッチ回路１の損失ＰＨは、式１で表せる。
【００８０】
ＰＨ  ＝  Ｄｕｔｙ＊Ｘ／ＡＨ  ＋  Ｙ＊ＡＨ・・・（式１）
ローサイドスイッチ回路２の損失ＰＬは、式２で表せる。
ＰＬ  ＝  （１−Ｄｕｔｙ）＊Ｘ／ＡＬ  ＋  Ｙ＊ＡＬ・・・（式２）
この式を加工することで、ハイサイドスイッチ回路１の損失ＰＨが最小になるときの最適なチップ面積はＤｕｔｙの平方根に比例し、ローサイドスイッチ回路２の損失ＰＬが最小になるときの最適なチップ面積は（１−Ｄｕｔｙ）の平方根に比例することが導出された。
【００８１】
よって、ハイサイドスイッチ回路１の最適なチップ面積に対する、ローサイドスイッチ回路２の最適なチップ面積の比を、式３のように導出される。
【００８２】
最適なチップ面積比＝√（１／Ｄｕｔｙ−１）・・・（式３）
図８に、負荷電流１４を変化させたときの効率が最大となる最適なチップ面積の変化をシミュレーションで求めた結果を示す。太い線（図８のＡ）がハイサイドスイッチ回路１の結果であり、実線がシミュレーション結果、点線がその線形近似の線である。細い線（図８のＢ）がローサイドスイッチ回路２の結果であり、実線がシミュレーション結果、点線がその線形近似の線である。
【００８３】
ハイサイドスイッチ回路１もローサイドスイッチ回路２の結果も線形近似に近く、その線形近似線はほぼ原点を通る。この結果が、本発明の、負荷電流１４とチップ面積が比例するように制御することの根拠である。
【００８４】
次に、ハイサイドスイッチ回路１とローサイドスイッチ回路２のスイッチセット数を共に１０個にし、ハイサイド制御スイッチ１とローサイド制御スイッチ２とチップ面積制御回路を有効にしてシミュレーションを実施した。
【００８５】
図９に、負荷電流１４を変化させたときの、降圧型ＤＣ−ＤＣ電力変換器の効率を示す。具体的には、それぞれの負荷電流１４においてハイサイドスイッチ回路１とローサイドスイッチ回路２のそれぞれのチップ面積を最適化させたとき（図中四角印の線）と、チップ面積を一定にしたとき（図中ひし形の線）の比較結果である。
【００８６】
チップ面積を一定にしたときのチップ面積は、負荷電流１４が２５Ａのときのハイサイドスイッチとローサイドスイッチはそれぞれ最適なチップ面積を使用している。Ｘ軸は正規化した負荷電流１４であり、２５Ａを１にしている。Ｙ軸は正規化したときの効率であり、負荷電流１４が２５Ａのときの効率を１にしている。
【００８７】
チップ面積を固定にした場合は、正規化負荷電流が１より減少しても増加しても、効率は大きく減少する。一方、チップ面積を最適化した場合は、効率は負荷電流１４に殆ど依存せず、ほぼ一定になり、最高の効率を維持している。これが、本発明の効果である。
【００８８】
次に、式３について、シミュレーションを使って検証を行った。
【００８９】
デューティー比を変化させるために、出力電圧を０．５、１、３Ｖに変化させて、降圧型ＤＣ−ＤＣ電力変換器をシミュレーションし、ハイサイドスイッチ回路１とローサイドスイッチ回路２の最適なチップを探索し、その比を求めた。
【００９０】
図１０にその結果を示す。図中の△がシミュレーション結果である。デューティーは約０．０４２〜０．２５の幅で変化している。点線は式３で求めたものである。シミュレーション結果と式３が良く一致しており、式３が正しいことが判る。
【００９１】
独立に負荷電流を１０Ａ、２５Ａ、５０Ａの３つの条件で変化させ、独立にスイッチング周波数を１Ｍ、２Ｍ、５ＭＨｚの３つの条件で変化させてシミュレーションを行った結果、Ｄｕｔｙの変動は０．０８３から０．０８８であった。出力電圧（Ｖｏｕｔ＝１Ｖ）÷入力電源電圧（Ｖｉｎ＝１２Ｖ）で求められる理想Ｄｕｔｙは、０．０８３３３であるので、回路動作中のＤｕｔｙと理想Ｄｕｔｙの比は、低いＤｕｔｙ０．０８３において０．９９６であり、高いＤｕｔｙ０．０８８において１．０５６である。
【００９２】
そこで、理想Ｄｕｔｙから求めるチップ面積の比（式３）の値の幅は、下限の√（１／（デューティー比×１．０５６）  −  １）から、上限の√（１／（デューティー比×０．９９６）  −  １）になる。
【００９３】
この値の範囲内で、ハイサイドパワースイッチングデバイス２７ａに対するローサイドパワースイッチングデバイス２７ｂの比を決めることが望ましい。
【００９４】
また、出力電圧はＣＰＵの仕様によって異なる。仕様を０．８Ｖから１．２Ｖまでの範囲にした場合は、０．８Ｖのときの理想Ｄｕｔｙは０．８Ｖ÷１２Ｖより０．６６７になり、１．２Ｖの時は同様に０．１になる。この理押すＤｕｔｙを用いて、ハイサイドパワースイッチングデバイスのチップ面積に対するローサイドパワースイチングデバイスのチップ面積の比は、下限の３から上限の３．７４の範囲になるように決めるとよい。
【００９５】
本実施形態に係る降圧型ＤＣ−ＤＣ電力変換器は、少なくともチップ面積を変化させることができるハイサイドスイッチとローサイドスイッチと、チップ面積制御回路とを有し、負荷電流の大きさに基づいて、ハイサイドスイッチのチップ面積とローサイドスイッチのチップ面積とを変化させる。これにより、本実施形態の電力変換器は、負荷電流が変化した場合でも、電力変換の効率の低下を抑制できる。たとえば、常時、最大の効率を維持することも可能である。
【産業上の利用可能性】
【００９６】
ＰＷＭ制御、または同期整流制御方式の降圧型ＤＣ−ＤＣ電力変換器などに有効に用いられる。
【００９７】
入力電源から入力された電圧を変換する電力変換器であって、
前記電力変換器は、
並列に接続されている、複数のハイサイドスイッチセットを有するハイサイドスイッチ回路と、
並列に接続されている、複数のローサイドスイッチセットを有するローサイドスイッチ回路と、
チップ面積制御回路と、
インダクターと、
コンデンサと、
電流検出器と、
負荷抵抗とを備え、
前記ハイサイドスイッチ回路は、第１の端部が、入力電源と接続され、第２端部が、前記チップ面積制御回路と接続され、第３の端部が、前記ローサイドスイッチ回路及び前記インダクターと接続され、
前記ローサイドスイッチ回路は、第１の端部が、前記入力電源、グランド、前記コンデンサ、及び前記負荷抵抗と接続され、第２の端部が、前記チップ面積制御回路３と接続され、第３の端部が、前記ハイサイドスイッチ回路１及び前記インダクター８と接続され、
前記チップ面積制御回路は、第１の端部が、前記ハイサイドスイッチ回路１と接続され、第２の端部が前記ローサイドスイッチ回路２と接続され、第３の端部が前記電流検出器４と接続され、
前記電流検出器は、第１の端部が前記インダクター及び前記コンデンサと接続され、第２の端部が前記負荷抵抗と接続され、
前記入力電源は、第１の端部が前記ハイサイドスイッチ回路１と接続され、第２の端部が前記ローサイドスイッチ回路、前記コンデンサ、及び前記負荷抵抗７と接続され、
前記負荷抵抗７は、第１の端部が前記電流検出器と接続され、第２の端部が前記入力電源、前記グランド、前記ローサイドスイッチ回路、及び前記コンデンサと接続され、
前記インダクターは、第１の端部が前記ハイサイドスイッチ回路及び前記ローサイドスイッチ回路と接続され、第２の端部が前記電流検出器と及び前記コンデンサと接続され、
前記コンデンサは、第１の端部が前記インダクター及び前記電流検出器と接続され、第２の端部が前記入力電源、前記グランド、前記ローサイドスイッチ回路、及び前記負荷抵抗と接続され、
前記複数のハイサイドスイッチのそれぞれは、直列に接続されている、ハイサイドスイッチングパワーデバイスと、ハイサイド制御スイッチとを有し、
前記複数のローサイドスイッチのそれぞれは、直列に接続されている、ローサイドスイッチングパワーデバイスと、ローサイド制御スイッチとを有し、
前記チップ面積制御回路は、前記電流検出器が検出する負荷抵抗の電流の値に基づいて、前記複数のハイサイドスイッチ及び前記複数のローサイドスイッチのうち、オンにするハイサイドスイッチ及びローサイドスイッチの数を決定する、
電力変換器。
【符号の説明】
【００９８】
１、３０ａ    ハイサイドスイッチ回路
１ａ、２１ａ、２７ａ  ハイサイドパワースイッチングデバイス
１ｂ、２２ａ  ハイサイド制御スイッチ
２、３０ｂ    ローサイドスイッチ回路
２ａ、２１ｂ、２７ｂ  ローサイドパワースイッチングデバイス
２ｂ、２２ｂ  ローサイド制御スイッチ
３、５０    チップ面積制御回路
４    電流検出器
５    入力電源
６    出力電圧
７    負荷抵抗
８    インダクター
９    コンデンサ
１０    グランド
１１、５４    負荷電流情報
１２    ハイサイド制御信号
１３    ローサイド制御信号
１４    負荷電流
【図１】
2014217127.tif 000003
【図２】
2014217127.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2014217127.tif 000008
【図７】
2014217127.tif 000009
【図８】
2014217127.tif 000010
【図９】
2014217127.tif 000011
【図１０】
2014217127.tif 000012
【図１１】
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