(57)【要約】【課題】半導体素子が破壊した場合でも半導体装置全体としての出力低下を抑制する半導体装置を提供することを課題とする。【解決手段】複数の半導体素子２Ａ，２Ｂからなり、複数の半導体素子２Ａ，２Ｂの各出力を１つの出力として出力する半導体装置１であって、１つのチップ１０に複数の半導体素子２Ａ，２Ｂに対応する複数のウェハ表面構造１１Ａ，１１Ｂを備え、各ウェハ表面構造１１Ａ，１１Ｂは、ゲート及びエミッタを有し、ゲート配線及び出力配線が接続され、複数のウェハ表面構造１１Ａ，１１Ｂは隣接して配置される構造を有しており、任意の半導体素子が破壊した場合に他の半導体素子を駆動したときに破壊した半導体素子の領域も放熱に利用できるので、他の半導体素子の出力を上げて駆動することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の半導体素子からなり、前記複数の半導体素子の各出力を１つの出力として出力する半導体装置であって、
１つのチップに前記複数の半導体素子に対応する複数のウェハ表面構造を備え、
前記各ウェハ表面構造は、ゲート及びエミッタを有し、ゲート配線及び出力配線が接続され、
前記複数のウェハ表面構造は、隣接して配置されることを特徴とする半導体装置。
【請求項２】
前記各出力配線には、ヒューズが設けられることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体素子からなる半導体装置に関する。
【背景技術】
【０００２】
半導体装置には、高信頼性確保のために、複数の半導体素子を冗長実装したものがある。この場合、任意の半導体素子が破壊しても他の半導体素子のみで退避動作させることができる。特許文献１に開示の半導体集合基板は、大型のウェハにおいて分割された各区画内に表示用アクティブマトリクス回路が集積形成され、その回路を囲むようにガードリングパタンが設けられ、隣り合うガードリングパタンを互いに共通接続する結線用パタンが設けられた構造を有している。特に、この結線用パタンは外部過大電流に対するオープン構造（ヒューズパタン）を備えており、このオープン構造によって製造工程で静電気等の過大電流で任意の回路が破壊しても隣接する回路へ破壊が波及しないようにしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−３３２０１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示の構造を複数の半導体素子を備える半導体装置に適用した場合、任意の半導体素子が破壊するとオープン状態となって他の半導体素子から電気的に切り離される。そのため、破壊した半導体素子はオープン状態で他の半導体素子の駆動時に何ら寄与しないので、半導体装置では他の半導体素子の駆動時には破壊した半導体素子の割合に応じて出力が低下する。
【０００５】
そこで、本発明は、半導体素子が破壊した場合でも半導体装置全体としての出力低下を抑制する半導体装置を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、複数の半導体素子からなり、複数の半導体素子の各出力を１つの出力として出力する半導体装置であって、１つのチップに複数の半導体素子に対応する複数のウェハ表面構造を備え、各ウェハ表面構造は、ゲート及びエミッタを有し、ゲート配線及び出力配線が接続され、複数のウェハ表面構造は、隣接して配置されることを特徴とする。
【０００７】
半導体装置は、複数の半導体素子を備えており、その複数の半導体素子の各出力を１つにして出力する。この半導体素子は、１つのチップに複数の半導体素子にそれぞれ対応する複数のウェハ表面構造が隣接して配置されている。各ウェハ表面構造は、ゲートとエミッタを有しており、ゲートにゲート配線が接続され、エミッタに出力配線が接続されている。したがって、各半導体素子では、それぞれ独立して、ゲート配線を介してゲートに制御信号が入力されて駆動し、エミッタから出力配線を介して出力する。この半導体装置において大電流や静電気等で複数の半導体素子のうちの任意の半導体素子が破壊した場合、１チップで構成されているので、他の半導体素子が駆動して熱を発生したときに、他の半導体素子の放熱領域として破壊した半導体素子の領域も利用できる。そのため、他の半導体素子では、通常（全ての半導体素子が正常に駆動しているとき）よりも放熱効果が向上し、通常よりも出力を上げて駆動することができる。その結果、任意の半導体素子が破壊しても、他の半導体素子の出力が通常よりも高くなるので、半導体装置全体の出力としては破壊した半導体素子の割合に応じて出力が低下することはない。このように、この半導体装置では、１チップに隣接した複数のウェハ表面構造を備え、この独立したウェハ表面構造とゲート配線及び出力配線で複数の半導体素子を個別に駆動できる構成とすることにより、任意の半導体素子が破壊した場合でも半導体装置全体としての出力低下を抑制することができる。
【０００８】
本発明の上記半導体装置では、各出力配線には、ヒューズが設けられると好適である。このように、半導体装置は、各出力配線にヒューズがそれぞれ設けられることにより、任意の半導体素子がショート破壊した場合でも、ヒューズが切れることによって破壊した半導体素子をオープン状態にでき、破壊した半導体素子に電流が流れるのを防止できる。
【発明の効果】
【０００９】
本発明によれば、１チップに隣接した複数のウェハ表面構造を備え、この独立したウェハ表面構造とゲート配線及び出力配線で複数の半導体素子を個別に駆動できる構成とすることにより、任意の半導体素子が破壊した場合でも半導体装置全体としての出力低下を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】本実施の形態に係る半導体装置であり、（ａ）が構成図であり、（ｂ）が回路図である。
【図２】図１のチップの構造図であり、（ａ）が平面図であり、（ｂ）が平面図におけるＡ−Ａ線に沿った断面図である。
【図３】図１のチップの製造過程の構造図であり、（ａ）が平面図であり、（ｂ）が平面図におけるＢ−Ｂ線に沿った断面図である。
【図４】一方のＩＧＢＴが破壊した場合の実施例であり、（ａ）が実施例の前提条件であり、（ｂ）が損失と最大温度との関係図である。
【図５】従来の半導体装置の一例であり、（ａ）が構成図であり、（ｂ）が回路図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、本発明に係る半導体装置の実施の形態を説明する。なお、各図において同一又は相当する要素については同一の符号を付し、重複する説明を省略する。
【００１２】
本実施の形態に係る半導体装置は、高信頼性確保のために、２つの縦型のＩＧＢＴ[InsulatedGate Bipolar Transistor]（絶縁ゲートバイポーラトランジスタ）を冗長実装したものであり、２つのＩＧＢＴの出力を１つにして出力する。したがって、一方のＩＧＢＴが破壊した場合でも他方のＩＧＢＴのみで退避動作させて、他方のＩＧＢＴのみで出力できる。本実施の形態に係る半導体装置は、例えば、三相交流モータを駆動するためのインバータで利用される。
【００１３】
図１〜図３を参照して、本実施の形態に係る半導体装置１について説明する。図１は、本実施の形態に係る半導体装置であり、（ａ）が構成図であり、（ｂ）が回路図である。図２は、図１のチップの構造図であり、（ａ）が平面図であり、（ｂ）が平面図におけるＡ−Ａ線に沿った断面図である。図３は、図１のチップの製造過程の構造図であり、（ａ）が平面図であり、（ｂ）が平面図におけるＢ−Ｂ線に沿った断面図である。なお、図３は、チップの製造過程におけるトレンチ形成、ゲート酸化膜形成、ポリシリコン堆積、ゲート配線パターンニングの順で製造している直後の状態である。
【００１４】
半導体装置１は、１つのチップ１０を備えている。半導体装置１は、このチップ１０に２つのＩＧＢＴ２Ａ，２Ｂに対応するウェハ表面構造及びゲート配線構造とエミッタ配線構造を分離独立して設けた構造を有している。なお、本実施の形態では、ＩＧＢＴ２Ａ，２Ｂが特許請求の範囲に記載する複数の半導体素子に相当し、チップ１０が特許請求の範囲に記載する１つのチップに相当する。
【００１５】
チップ１０は、Ｎチェネル縦型ＭＯＳＦＥＴのドレイン側（裏面側）にＰ＋層（裏面構造）を追加した構造を有している。このＰ＋層の裏面構造が、２つのＩＧＢＴ２Ａ，２Ｂ共通のコレクタＣとなる。このチップ１０におけるゲート構造は、チップ１０内部に溝(トレンチ)を掘ってゲートを形成するトレンチゲートである。チップ１０には、２つのＩＧＢＴ２Ａ，２Ｂを構成するために、ウェハ表面構造１１Ａ，１１Ｂ、ゲート配線１２Ａ，１２Ｂ、ゲートパッド１３Ａ，１３Ｂ、エミッタ配線１４Ａ，１４Ｂ、エミッタパッド１５Ａ，１５Ｂが設けられる。チップ１０のサイズは、２つのＩＧＢＴ２Ａ，２Ｂが構成されるので、１つのチップに１つのＩＧＢＴが構成される従来のチップの大きさよりも大きく、倍程度の大きさを有している。チップ１０の表面側の全面に、図２に示すように、パッシベーション膜１６が塗布されており、パッシベーション膜１６の各開口部にゲートパッド１３Ａ，１３Ｂ及びエミッタパッド１５Ａ，１５Ｂが配置されている。チップ１０の裏面側には、図１（ａ）に示すように、チップ１０よりも大きいサイズの放熱板１７が配設されている。
【００１６】
ウェハ表面構造１１Ａとウェハ表面構造１１Ｂとは、独立しており、チップ１０の表面に隣接して設けられている。ウェハ表面構造１１Ａ，１１Ｂは、多数のトレンチゲート１１ａとエミッタ１１ｂをそれぞれ有している。多数のトレンチゲート１１ａは、図３に示すように、多数の細長い溝（トレンチ）１１ｃが掘られ、その各溝の表面にゲート酸化膜１１ｄがそれぞれ成膜され、ポリシリコン１１ｅがそれぞれ堆積されて形成されたものである。なお、図３（ａ）には、３つのトレンチゲート１１ａしか描いていないが、実際にはトレンチゲート１１ａは多数ある。エミッタ（Ｎ＋）１１ｂは、セルフアラインで、チップ１０の表面において隣接するトレンチゲート１１ａ，１１ａ間にそれぞれ形成されている。エミッタ（Ｎ＋）１１ｂの幅は、図２（ｂ）に示すように、トレンチゲート１１ａよりも狭い幅である。なお、本実施の形態では、ウェハ表面構造１１Ａ，１１Ｂが特許請求の範囲のウェハ表面構造に相当し、トレンチゲート１１ａが特許請求の範囲に記載するゲートに相当し、エミッタ１１ｂが特許請求の範囲に記載するエミッタに相当する。
【００１７】
図３（ａ）に示すように、ウェハ表面構造１１Ａ側の多数のトレンチゲート１１ａの各端部を接続するように、ポリシリコンのゲート配線１２Ａが形成されている。このウェハ表面構造１１Ａ側のゲート配線１２Ａには、ゲートパッド１３Ａが接続されている。また、図３（ａ）に示すように、ウェハ表面構造１１Ｂ側の多数のトレンチゲート１１ａの各端部を接続するように、ポリシリコンのゲート配線１２Ｂが形成されている。このウェハ表面構造１１Ｂ側のゲート配線１２Ｂには、ゲートパッド１３Ｂが接続されている。ゲート配線１２Ａ，１２Ｂは、図３（ａ）に示すように、矩形状である。ゲート配線１２Ａ，１２Ｂの全表面には、図２（ｂ）に示すように、層間絶縁膜１２ａが成膜されている。ゲートパッド１３Ａ，１３Ｂは、パッシベーション膜１６の各開口部に配置され、制御信号の入力線（図示せず）がそれぞれ配線されている。なお、本実施の形態では、ゲート配線１２Ａ，１２Ｂ及びゲートパッド１３Ａ，１３Ｂが特許請求の範囲に記載するゲート配線に相当する。
【００１８】
図２（ｂ）に示すように、ウェハ表面構造１１Ａ側の多数のエミッタ１１ｂ及び層間絶縁膜１２ａを覆うように、エミッタ配線１４Ａが形成されている。このエミッタ配線１４Ａの表面の一部が、エミッタパッド１５Ａとなる。また、図２（ｂ）に示すように、ウェハ表面構造１１Ｂ側の多数のエミッタ１１ｂ及び層間絶縁膜１２ａを覆うように、エミッタ配線１４Ｂが形成されている。このエミッタ配線１４Ｂの表面の一部が、エミッタパッド１５Ｂとなる。エミッタパッド１５Ａ，１５Ｂは、パッシベーション膜１６の各開口部に配置されており、出力線１８Ａ，１８Ｂがそれぞれ配線されている。この各出力線１８Ａ，１８Ｂには、ヒューズ１９Ａ，１９Ｂがそれぞれ設けられている。ヒューズ１９Ａ，１９Ｂは、例えば、ワイヤボンディング、テープボンディングである。ヒューズ１９Ａ，１９Ｂの溶断電流は、ＩＧＢＴ２Ａ，２Ｂの定格電流を考慮して設定され、例えば、定格電流が５０Ａとすると溶断電流を１００Ａとし、１００Ａで断線するヒューズとする。２本の出力線１８Ａ，１８Ｂは、１本に結合されて出力線２０となる。なお、本実施の形態では、エミッタ配線１４Ａ、１４Ｂ、エミッタパッド１５Ａ，１５Ｂ及び出力線１８Ａ，１８Ｂが特許請求の範囲に記載する出力配線に相当し、ヒューズ１９Ａ，１９Ｂが特許請求の範囲に記載するヒューズに相当する。
【００１９】
２つのＩＧＢＴ２Ａ，２Ｂは、独立して個別に駆動される。ＩＧＢＴ２Ａ、２ＢのコレクタＣは、チップ１０のＰ＋層の裏面構造で共通である。ＩＧＢＴ２ＡのゲートＧＡでは、ゲートパッド１３Ａに接続される入力線から制御信号が入力され、その制御信号がゲート配線１２Ａを介してウェハ表面構造１１Ａのトレンチゲート１１ａに入力される。この制御信号に応じて、ＩＧＢＴ２ＡのコレクタＣ−エミッタＥＡ間に電流が流れる。ＩＧＢＴ２ＡのエミッタＥＡでは、ウェハ表面構造１１Ａのエミッタ１１ｂからエミッタ配線１４Ａ、エミッタパッド１５Ａ、出力線１８Ａを介して電流が出力される。一方、ＩＧＢＴ２ＢのゲートＧＢでは、ゲートパッド１３Ｂに接続される入力線から制御信号が入力され、その制御信号がゲート配線１２Ｂを介してウェハ表面構造１１Ｂのトレンチゲート１１ａに入力される。この制御信号に応じて、ＩＧＢＴ２ＢのコレクタＣ−エミッタＥＢ間に電流が流れる。ＩＧＢＴ２ＢのエミッタＥＢでは、ウェハ表面構造１１Ｂのエミッタ１１ｂからエミッタ配線１４Ｂ、エミッタパッド１５Ｂ、出力線１８Ｂを介して電流が出力される。そして、最終的には、出力線１８Ａを流れてきた電流と出力線１８Ｂを流れてきた電流が１つになって、出力線２０から出力される。なお、ＩＧＢＴ２Ａ、ＩＧＢＴ２Ｂに入力される制御信号は、同じ信号である。
【００２０】
ＩＧＢＴ２Ａでは、駆動されてコレクタＣ−エミッタＥＡ間に電流が流れると、熱が発生し、ウェハ表面構造１１Ａのエミッタ１１ｂからコレクタ（チップ１０のＰ＋層の裏面構造）側に熱が拡散する。同様に、ＩＧＢＴ２Ｂでは、駆動されてコレクタＣ−エミッタＥＢ間に電流が流れると、ウェハ表面構造１１Ｂのエミッタ１１ｂからコレクタ側に熱が拡散する。上記したように、ＩＧＢＴ２Ａ、ＩＧＢＴ２Ｂには同じ制御信号が入力されるので、同じタイミングでコレクタＣ−エミッタＥＡ間に電流が流れ、熱拡散する。１つのチップ１０に２つのＩＧＢＴ２Ａ，２Ｂが構成されているので、ＩＧＢＴ２Ａ，２Ｂの出力を最大にして（定格電流の電流が流れるように）それぞれ駆動すると、ＩＧＢＴ２Ａの熱拡散とＩＧＢＴ２Ｂの熱拡散とが干渉する。そのため、通常（２つのＩＧＢＴ２Ａ，２Ｂが正常に駆動している場合）、熱拡散の干渉を抑えるために、出力を落としてＩＧＢＴ２Ａ，２Ｂを駆動し、熱拡散で広がる範囲を狭くしている。拡散した熱は、放熱板１７等で放熱される。なお、このＩＧＢＴ２Ａ，２Ｂの定格電流（最大出力）は、チップ１０の大きさを考慮して、１チップに１つのＩＧＢＴが構成される場合よりも大きな値が設定されている。
【００２１】
なお、図５には、従来の半導体装置１０１の一例を示しており、１つのチップ１１０Ａ，１１０ＢにＩＧＢＴ１０２Ａ，１０２Ｂがそれぞれ構成されている。この２つのＩＧＢＴ１０２Ａ，１０２Ｂは、独立して個別に駆動される。ＩＧＢＴ１０２Ａでは、駆動されてコレクタＣＡ−エミッタＥＡ間に電流が流れると、熱が発生し、ウェハ表面構造１１１Ａのエミッタからコレクタ側に熱が拡散する。同様に、ＩＧＢＴ１０２Ｂでは、コレクタＣＢ−エミッタＥＢ間に電流が流れると、ウェハ表面構造１１１Ｂのエミッタからコレクタ側に熱が拡散する。しかし、半導体装置１０１の場合、チップ１１０Ａ，１１０Ｂが独立しているので、同時に熱拡散しても熱干渉はない。なお、半導体装置１０１のＩＧＢＴ１０２Ａ，１０２Ｂの定格電流（最大出力）は、チップ１１０Ａ，１１０Ｂが小さいので、半導体装置１のＩＧＢＴ２Ａ，２Ｂの定格電流（最大出力）よりも小さい値が設定される。
【００２２】
半導体装置１では、大電流、静電気、スイッチング等によって、ＩＧＢＴ２Ａ，２Ｂのうちの一方のＩＧＢＴが破壊される場合（例えば、ウェハ表面構造が破壊される場合）があり、破壊されたＩＧＢＴの駆動機能は失われる。この破壊には、ショート破壊される場合とオープン破壊される場合がある。オープン破壊の場合、破壊されたＩＧＢＴには電流は流れない。しかし、ショート破壊の場合、破壊されたＩＧＢＴに電流が流れるが、ヒューズが断線することによってオープン状態になる。
【００２３】
一方のＩＧＢＴが破壊した場合、２つのＩＧＢＴ２Ａ，２Ｂが同じチップ１０に構成されているので、破壊していないＩＧＢＴが駆動されて熱を発生すると、破壊していないＩＧＢＴの領域だけでなく、破壊されたＩＧＢＴの領域も放熱領域として利用できる。したがって、破壊していないＩＧＢＴでは、チップ１０全体を放熱領域とすることができ、放熱領域（熱マス）が非常に大きくなり、通常よりも熱拡散範囲を広げることができる。そのため、破壊していないＩＧＢＴでは、通常よりも出力を上げて駆動することができる。したがって、一方のＩＧＢＴが破壊してこのＩＧＢＴからの出力は得られないが、破壊していないＩＧＢＴの出力が通常よりも上がるので、半導体装置１全体としての出力低下を抑えることができる。
【００２４】
図１（ａ）に示す例の場合、ＩＧＢＴ２Ｂが破壊したとすると、ＩＧＢＴ２Ｂ側の領域を放熱領域として利用できる。この場合、ＩＧＢＴ２Ａの出力を通常よりも上げて駆動すると、ＩＧＢＴ２Ａで発生した熱がＩＧＢＴ２Ｂ側の領域にも拡散され、熱がＩＧＢＴ２Ｂ側の領域も介して放熱板１７に伝わる。図５に示す従来の半導体装置１０１の場合、ＩＧＢＴ１０２Ｂが破壊しても、ＩＧＢＴ１０２Ｂのチップ１１０ＢとＩＧＢＴ１０２Ａのチップ１１０Ａとは異なるチップなので、ＩＧＢＴ１０２Ｂ側の領域（チップ１１０Ｂ）を放熱領域として利用することはできない。
【００２５】
図４を参照して、半導体装置１において一方のＩＧＢＴが破壊した場合の放熱効果を示す実施例について説明する。この実施例では、放熱効果の比較対象として、図５に示す従来の半導体装置１０１を用いた。図４は、一方のＩＧＢＴが破壊した場合の実施例であり、（ａ）が実施例の前提条件であり、（ｂ）が損失と最大温度との関係図である。
【００２６】
図４（ａ）を参照して、前提条件について説明する。チップサイズは、半導体装置１０１のチップ１１０Ａ，１１０Ｂが１０ｍｍ×１０ｍｍであり、半導体装置１のチップ１０が１０ｍｍ×２０ｍｍである。チップ材質は、共にダイヤモンド半導体である。チップ間隔は、半導体装置１０１のチップ１１０Ａとチップ１１０Ｂとの間隔が１ｍｍであり、半導体装置１は１チップなので０ｍｍである。チップ厚は、共に０．３ｍｍである。ＩＧＢＴの個数は、共に２個である。放熱板サイズは、共に１６ｍｍ×２７ｍｍである。放熱板厚は、共に０．５ｍｍである。
【００２７】
この実施例では、半導体装置１０１では、ＩＧＢＴ１０２Ｂ（チップ１１０Ｂ）を破壊した場合であり、ＩＧＢＴ１０２Ａに電流を流して駆動し、ＩＧＢＴ１０２Ａに与えた損失とＩＧＢＴ１０２Ａ（チップ１１０Ａ）の領域の温度を計測した。一方、半導体装置１では、ＩＧＢＴ２Ｂを破壊した場合であり、ＩＧＢＴ２Ａに電流を流して駆動し、ＩＧＢＴ２Ａに与えた損失とＩＧＢＴ２Ａ（チップ１０のＩＧＢＴ２Ａ側の領域）の温度を計測した。図４（ｂ）には、その負荷［Ｗ］と最大温度［℃］との関係を示す結果として、半導体装置１０１の結果Ｒ１０１と半導体装置１の結果Ｒ１を示した。
【００２８】
ここで、ＩＧＢＴに２００℃までしか温度を上げることができないという制約があったとする。この場合、従来の半導体装置１０１では、２００℃に到達するのは損失１３７ＷをＩＧＢＴ１０２Ａに与えたときである。一方、半導体装置１では、２００℃に到達するのは損失１４８ＷをＩＧＢＴ２Ａに与えたときである。このように、半導体装置１のほうが１１Ｗ分多く損失を与えることができ、１１Ｗ分多くの電流を流して駆動することができた。つまり、半導体装置１では、従来の半導体装置１０１よりも出力を８％向上させて駆動することができ、その分流せる電流が増加した。これによって、出力先のモータの出力も向上させることができる。
【００２９】
これは、半導体装置１では、チップ１０のＩＧＢＴ２Ａ側で電流が流れて熱が発生すると、チップ１０のＩＧＢＴ２Ｂ側の領域にも放熱し、そのＩＧＢＴ２Ｂ側の領域からも放熱板１７に熱が伝わるため、より多く放熱でき、より多くの電流を流すことができた。一方、半導体装置１０１では、チップ１１０Ａで電流が流れて熱が発生しても、放熱にチップ１１０Ｂを利用できないので、チップ１１０Ａから放熱板１１７に熱が伝わるだけであるため、多くの電流を流すことができなかった。なお、この実施例は一例であり、各条件、半導体装置の構成、チップの材料等によってさらなる出力向上が可能である。
【００３０】
半導体装置１によれば、１つのチップ１０に隣接した２つのウェハ表面構造１１Ａ，１１Ｂを備え、この独立したウェハ表面構造１１Ａ，１１Ｂとゲート側の配線構造及びエミッタ側の配線構造によって２つのＩＧＢＴ２Ａ，２Ｂを個別に駆動できる構成とすることにより、一方のＩＧＢＴが破壊した場合でも半導体装置１全体としての出力低下を抑制することができる。また、半導体装置１によれば、各出力線１８Ａ，１８Ｂにヒューズ１９Ａ，１９Ｂがそれぞれ設けられることにより、一方のＩＧＢＴがショート破壊した場合でも、ヒューズが切れることによって破壊したＩＧＢＴをオープン状態にでき、破壊したＩＧＢＴに電流が流れるのを防止できる。
【００３１】
以上、本発明に係る実施の形態について説明したが、本発明は上記実施の形態に限定されることなく様々な形態で実施される。
【００３２】
例えば、本実施の形態では半導体装置に２つの半導体素子（ＩＧＢＴ）を備える構成としたが、３つ以上の半導体素子を備える構成としてもよい。また、本実施の形態では半導体素子としてＩＧＢＴを適用したが、ＭＯＳＦＥＴ、サイリスタなどの他の半導体素子を適用してもよい。
【００３３】
また、本実施の形態では出力線にヒューズを備える構成としたが、ヒューズを備えない構成としてもよい。また、本実施の形態ではゲートをトレンチゲートとしたが、プレーナゲートなどでもよい。
【符号の説明】
【００３４】
１…半導体装置、２Ａ，２Ｂ…ＩＧＢＴ、１０…チップ、１１Ａ，１１Ｂ…ウェハ表面構造、１１ａ…トレンチゲート、１１ｂ…エミッタ、１１ｃ…溝（トレンチ）、１１ｄ…ゲート酸化膜、１１ｅ…ポリシリコン、１２Ａ，１２Ｂ…ゲート配線、１２ａ…層間絶縁膜、１３Ａ，１３Ｂ…ゲートパッド、１４Ａ，１４Ｂ…エミッタ配線、１５Ａ，１５Ｂ…エミッタパッド、１６…パッシベーション膜、１７…放熱板、１８Ａ，１８Ｂ，２０…出力線、１９Ａ，１９Ｂ…ヒューズ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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