(57)【要約】【課題】ノイズを打ち消せる条件を広げた電気回路の実現。【解決手段】第１クロックCLKが供給され、第１クロックを第１遅延量遅延させた第１遅延クロックと、第１クロックを第１遅延量とは相違する第２遅延量遅延させた第２遅延クロックとを生成する遅延クロック生成回路21と、第１クロック、第１遅延クロックおよび第２遅延クロックを入力とし、第２クロックを出力するＯＲゲート22と、第２クロックが供給されるスキャン回路70,71-73,75-77と、を有する電気回路。【選択図】図２
2014131168.tif 000002
【特許請求の範囲】
【請求項１】
第１クロックが供給され、前記第１クロックを第１遅延量遅延させた第１遅延クロックと、前記第１クロックを前記第１遅延量とは相違する第２遅延量遅延させた第２遅延クロックとを生成する遅延クロック生成回路と、
前記第１クロック、前記第１遅延クロックおよび前記第２遅延クロックを入力とし、第２クロックを出力するＯＲゲートと、
前記第２クロックが供給されるスキャン回路と、
を備えることを特徴とする電気回路。
【請求項２】
前記遅延クロック生成回路は、直列に接続された第１遅延回路と第２遅延回路とを備え、前記第１遅延回路が前記第１遅延クロックを出力し、前記第２遅延回路が前記第２遅延クロックを出力することを特徴とする請求項１記載の電気回路。
【請求項３】
前記第１クロックと前記第２クロックの一方を選択するセレクタを備え、
前記セレクタは、モード信号が第１モードを示す時には前記第２クロックを選択し、第２モードを示す時には前記第１クロックを選択することを特徴とする請求項１または２記載の電気回路。
【請求項４】
論理回路と、
複数のフリップフロップ回路を含むスキャン回路と、
前記スキャン回路に供給するクロックのノイズ低減回路と、を備え、
前記ノイズ低減回路は、
第１クロックが供給され、前記第１クロックを第１遅延量遅延させた第１遅延クロックと、前記第１クロックを前記第１遅延量とは相違する第２遅延量遅延させた第２遅延クロックとを生成する遅延クロック生成回路と、
前記第１クロック、前記第１遅延クロックおよび前記第２遅延クロックを入力とし、第２クロックを出力するＯＲゲートと、
を備えることを特徴とする半導体装置。
【請求項５】
前記ノイズ低減回路は、
前記第１クロックと前記第２クロックの一方を選択するセレクタを備え、
前記セレクタは、モード信号が第１モードを示す時には前記第２クロックを選択し、第２モードを示す時には前記第１クロックを選択することを特徴とする請求項４記載の半導体装置。
【請求項６】
前記スキャン回路の前記複数のフリップフロップ回路は、前記モード信号が、前記第１モードから前記第２モードを示すように変化する時に、前記論理回路の出力の捕捉動作を行い、前記モード信号が前記第１モードを示す時シフト動作を行うことを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
開示の技術は、電気回路および半導体装置に関する。
【背景技術】
【０００２】
半導体装置の製造工程では、各工程で各種の試験（テスト）が行われ、不良品の除去および歩留まりの向上のためのテスト結果のフィードバックが行われる。例えば、半導体装置が電気的に正常に動作し、仕様を満たすかを検査する動作テストが行われ、合格したものだけが出荷される。
【０００３】
ＬＳＩの回路規模が大きくなるにつれ、内部の動作状態を検出するのが難しくなっており、内部の動作状態を検出するために、スキャン回路を形成することが行われる。スキャン回路は、フリップフロップ回路（ＦＦ）をチェーン状に接続したシフトレジスタであり、ある時点で捕捉（キャプチャ）した論理回路のデータを、ＦＦにクロックを供給することにより、外部に出力する。スキャン回路は、通常、半導体装置内で通常動作（システム動作）を行う際に使用されるＦＦで形成されるが、スキャン回路を形成するために設けたＦＦを使用する場合もある。
【０００４】
半導体装置の動作試験では、仕様に応じて設定した環境条件で試験を行うと共に、所定の試験項目についてすべての機能が正常に動作することを確認するように所定の試験パターンを決定し、それを実行する。所定の試験項目についての動作確認を効率よく行うため、例えば、半導体装置内に独立して動作可能な部分がある場合には、それらを並列に動作させて試験を行うことにより、試験時間を短縮している。並列に動作する回路が多くなると、半導体装置の負荷も重くなる。
【０００５】
スキャン回路は、多数のＦＦを有しており、多数のＦＦがクロックに応じて同時に動作するため、一時的に大量の電流が流れ、半導体装置の負荷が通常の動作時より重くなる。そのため、電源供給回路において大きな電圧降下が発生し、それに応じてノイズが発生し、通常動作では問題が発生しない場合でも、試験では不良になる場合が起こり得る。このような半導体装置は、通常動作では正常に動作するので、本来良品とすべきものであり、このような製品を不良品とすると、歩留まりが低下するという問題を生じる。
【０００６】
これまで、電源電圧降下により発生するノイズを除去するノイズ低減回路として、シュミット回路やＣＲフィルタを用いた回路が知られているが、最大動作周波数が制限されるという問題があった。そこで、入力信号と、入力信号を遅延回路で遅延させた遅延信号と、を論理ゲートに入力してノイズを除去するノイズ低減回路が提案されている。提案されているノイズ低減回路は、ノイズ低減回路を２段に接続し、「高（Ｈ）」レベルから「低（Ｌ）」レベルへのノイズおよびＬからＨへのノイズの両方を防止する機能を有する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−０５５４７０号公報
【特許文献２】特開平１−１１４１２０号公報
【特許文献３】特開２０００−３２３９６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、提案されているノイズ低減回路は、遅延回路の遅延量が固定となっているため、もともと「遅延回路の遅延量＞ノイズ信号幅」の場合のみ有効という制限がある。その上、実際には「遅延回路の遅延量＞ノイズ信号幅」の場合であってもノイズを打ち消せない等のノイズがすり抜けてしまうケースが多々存在することが判明した。
【０００９】
実施形態によれば、ノイズを打ち消せる条件を広げた電気回路が実現される。
【課題を解決するための手段】
【００１０】
第１の態様によれば、電気回路は、遅延クロック生成回路と、ＯＲゲートと、スキャン回路と、を有する。遅延クロック生成回路は、第１クロックが供給され、第１クロックを第１遅延量遅延させた第１遅延クロックと、第１クロックを第１遅延量とは相違する第２遅延量遅延させた第２遅延クロックとを生成する。ＯＲゲートは、第１クロック、第１遅延クロックおよび第２遅延クロックを入力とし、第２クロックを出力する。スキャン回路は、第２クロックが供給される。
【００１１】
第２の態様によれば、半導体装置は、論理回路と、複数のフリップフロップ回路を含むスキャン回路と、スキャン回路に供給するクロックのノイズ低減回路と、を有する。ノイズ低減回路は、遅延クロック生成回路と、ＯＲゲートと、を有する。遅延クロック生成回路は、第１クロックが供給され、第１クロックを第１遅延量遅延させた第１遅延クロックと、第１クロックを第１遅延量とは相違する第２遅延量遅延させた第２遅延クロックとを生成する。ＯＲゲートは、第１クロック、第１遅延クロックおよび第２遅延クロックを入力とし、第２クロックを出力する。
【発明の効果】
【００１２】
実施形態によれば、スキャン回路に供給するクロックに発生するノイズを効果的に除去するノイズ低減回路が実現される。
【図面の簡単な説明】
【００１３】
【図１】図１は、一般的なノイズ低減回路の回路構成および動作を示す図であり、（Ａ）が回路構成を、（Ｂ）から（Ｄ）が動作を示すタイムチャートである。
【図２】図２は、第１実施形態のノイズ低減回路の回路構成を示す図である。
【図３】図３は、第１実施形態のノイズ低減回路のＯＲゲートを、トランジスタレベルで示す回路図である。
【図４】図４は、第２実施形態のノイズ低減回路の回路構成を示す図である。
【図５】図５は、第１および第２実施形態のノイズ低減回路の動作を示すタイムチャートである。
【図６】図６は、クロックＣＫに対するスキャン回路のＦＦの動作を示すタイムチャートである。
【図７】図７は、上記の第１条件の根拠を説明する図である。
【図８】図８は、第１実施形態のノイズ低減回路で、複数遅延クロック生成回路およびＯＲゲートの部分の変形例を示す図である。
【図９】図９は、第１実施形態のノイズ低減回路（ただし、遅延回路の個数は２個の例）を、スキャン回路に適用した第３実施形態の半導体装置の構成を示す回路図である。
【図１０】図１０は、図９のスキャン回路の動作を示すタイムチャートであり、（Ａ）がスキャンテスト時の動作を、（Ｂ）がシステム動作時の動作を示す。
【図１１】図１１は、第１実施形態のノイズ低減回路（ただし、遅延回路の個数は２個の例）を、スキャン回路に適用した第４実施形態の半導体装置の構成を示す回路図である。
【図１２】図１２は、図１１のスキャン回路のスキャン動作時の動作を示すタイムチャートである。
【発明を実施するための形態】
【００１４】
実施形態のノイズ低減回路を説明する前に、一般的なノイズ低減回路について説明する。
図１は、一般的なノイズ低減回路の回路構成および動作を示す図であり、（Ａ）が回路構成を、（Ｂ）から（Ｄ）が動作を示すタイムチャートである。
【００１５】
図１の（Ａ）に示すように、一般的なノイズ低減回路は、入力信号ＩＮを遅延する遅延回路１１と、入力信号ＩＮと遅延回路１１の出力である遅延信号ＩＮ’を入力とするＯＲゲート１２と、を有する。ＯＲゲート１２は、出力信号ＯＵＴを出力する。例えば、スキャン回路に図１の（Ａ）のノイズ低減回路を適用する場合には、クロックを入力信号ＩＮとしてノイズ低減回路に入力し、出力信号ＯＵＴをスキャン回路のフリップフロップ（ＦＦ）に供給する。
【００１６】
図１の（Ｂ）に示すように、遅延回路１１の遅延量(Delay)がノイズの信号幅よりも広い場合には、ノイズが除去される。図１の（Ｂ）に示すように、入力信号ＩＮにノイズ１(Noise1) が発生するが、遅延信号ＩＮ’のノイズ２(Noise2)とは重ならないので、論理和をとることで除去される。
【００１７】
これに対して、図１の（Ｃ）に示すように、遅延回路１１の遅延量(Delay)がノイズの信号幅よりも小さい場合には、ノイズは除去されない。図１の（Ｃ）に示すように、入力信号ＩＮにノイズ１(Noise1) が発生し、遅延信号ＩＮ’のノイズ２(Noise2)はDelay分だけずれるが、一部が重なるので、論理和をとっても除去されない。
【００１８】
一方、図１の（Ｄ）に示すように、入力信号ＩＮがＬからＨに変化した直後、遅延回路１１の遅延量(Delay)までの間にノイズが発生すると、ノイズは除去されない。前述のように、スキャン回路に図１の（Ａ）のノイズ低減回路を適用する場合、出力信号ＯＵＴをスキャン回路のフリップフロップ（ＦＦ）に供給する。そのため、ノイズは、図１の（Ｄ）に示すように、入力信号ＩＮがＬからＨに変化した直後に発生しやすい。
【００１９】
以上のように、遅延回路１１の遅延量(Delay)を大きくすると、図１の（Ｃ）の問題は回避できるが、逆に図１の（Ｄ）の問題が発生しやすくなる。そこで、図１の（Ａ）のノイズ低減回路を設計する場合には、ノイズ量を想定して、遅延回路１１の遅延量を設定していた。遅延量は設計時に決めた値から変更できないため、想定された遅延量に適さないノイズ量が発生した場合はノイズ除去効果がなくなるという問題があった。言い換えれば、図１の（Ａ）のノイズ低減回路は、ノイズ量に左右される回路となっている。
【００２０】
なお、前述のように、提案されたノイズ低減回路では、ノイズ低減回路を２段に接続して、入力信号がＬからＨに変化した直後に発生するノイズを除去するようにしている。しかし、スキャン回路のＦＦに供給されるクロックは、後段のノイズ低減回路から出力される出力信号であり、この出力信号がＬからＨに変化した直後に発生するノイズは除去されない。
【００２１】
図２は、第１実施形態のノイズ低減回路２０の回路構成を示す図である。第１実施形態のノイズ低減回路２０は、クロックＣＬＫからノイズを低減したノイズ除去クロックを発生し、動作モードに応じてＣＫまたはノイズ除去クロックを処理クロックＣＫとして出力する。処理クロックＣＫは、スキャン回路を形成するフリップフロップ（ＦＦ）７０のクロック入力に供給される。
【００２２】
図２に示すように、ノイズ低減回路２０は、複数遅延クロック生成回路２１と、ＯＲゲートと、選択回路（セレクタ）２３と、を有する。複数遅延クロック生成回路２１は、ＣＬＫをそれぞれ異なる遅延量遅延させた複数の遅延クロックＤ、ＥおよびＦを生成する。ここで、遅延クロックＤ、ＥおよびＦは、ＣＬＫに対して遅延１(delay1)、遅延２(delay2)、遅延３(delay3)だけ遅延しており、delay1＜delay2＜delay3であるとする。ＯＲゲートは、信号Ｃとして入力されるＣＬＫおよび複数の遅延クロックＤ、ＥおよびＦを入力とし、論理和を演算して出力Ｇとして出力する。セレクタ２３は、選択信号Ｓに応じて、ＯＲゲートの出力Ｇと信号Ｃとして入力されるＣＬＫの一方を選択して、処理クロックＣＫを出力する。これにより、ノイズ低減回路２０における信号遅延などの影響を、スキャン回路を動作させるスキャンテスト時に制限し、通常動作時には影響しないようにする。
【００２３】
図２に示すように、複数遅延クロック生成回路２１は、ＣＬＫを入力とする遅延量の異なる遅延回路３１−３３を有する。遅延回路３１−３３は、各種の公知の方法で実現され、例えば、同一のインバータを２個直列に接続してバッファ回路を形成し、直列に接続するバッファ回路の段数を異ならせることにより実現される。また、遅延回路を形成するトランジスタのゲート長、ゲート幅等のサイズを異ならせて実現してもよい。
【００２４】
図３は、第１実施形態のノイズ低減回路２０のＯＲゲート２２を、トランジスタレベルで示す回路図である。図３に示すように、ＯＲゲート２２は、直列に接続した４個のＰｃｈトランジスタと、並列に接続した４個のＮｃｈトランジスタと、を電源ＶＤＤとＶＳＳの間に直列に接続したＮＯＲ回路と、インバータＩｎｖと、を有する。４個のＰｃｈトランジスタおよび４個のＮｃｈトランジスタのゲートには、信号Ｃとして入力されるＣＬＫおよび複数の遅延クロックＤ、ＥおよびＦがそれぞれ印加される。図３のＯＲゲートは広く知られた回路であるので、詳しい説明は省略する。
【００２５】
第１実施形態のノイズ低減回路２０の動作については、後述する第２実施形態のノイズ低減回路２０と合わせて説明する。
【００２６】
図４は、第２実施形態のノイズ低減回路２０の回路構成を示す図である。第２実施形態のノイズ低減回路２０は、第１実施形態と比べて、複数遅延クロック生成回路２１の回路構成が異なり、他の部分は同じである。
【００２７】
図４に示すように、第２実施形態のノイズ低減回路２０の複数遅延クロック生成回路２１は、直列に３段接続された３個の遅延回路４１−４３を有し、１段目の遅延回路４１にはＣＬＫが入力される。１段目の遅延回路４１の出力が遅延クロックＤであり、２段目の遅延回路４２の出力が遅延クロックＥであり、３段目の遅延回路４３の出力が遅延クロックＦである。遅延回路４１−４３は、例えば、同一のインバータを２個直列に接続したバッファ回路を、所定段数直列接続することにより実現される。ここで、遅延クロックＤ、ＥおよびＦは、ＣＬＫに対して遅延１(delay1)、遅延２(delay2)、遅延３(delay3)だけ遅延しており、delay1＜delay2＜delay3である。
【００２８】
図５は、第１および第２実施形態のノイズ低減回路２０の動作を示すタイムチャートである。
図５に示すように、クロックＣＬＫは、ＬからＨおよびＨからＬへの変化を所定周期で繰り返す。ここで、スキャン回路を形成するフリップフロップ（ＦＦ）は、ＣＬＫがＬからＨに変化する時に、論理回路の状態値をラッチするとする。この場合、ＣＬＫがＬからＨに変化した直後に大きな電流が流れ、電源回路の電圧が瞬間的に低下してＣＬＫにノイズが発生する。
【００２９】
信号Ｃとしてセレクタ２３に入力する信号ＢおよびＯＲゲート２２に入力する信号Ｃは、遅延が無く、ＣＬＫと同じであるとする。遅延クロックＤ、ＥおよびＦは、ＣＬＫに対してdelay1、delay2、delay3だけ遅延しており、delay1＜delay2＜delay3であるので、図５に示すように、ＬからＨへの立ち上がりエッジおよびノイズ位置も遅延する。ＯＲゲート２２は、４つの信号Ｃ−Ｆの論理和を演算するため、ＣＬＫの立ち上がりエッジでＬからＨに変化した後、ノイズによる電圧低下は遅延クロックＤ、ＥおよびＦの立ち上がりにより打ち消される。したがって、ＯＲゲート２２の出力Ｇは、図５に示すように、ＣＬＫのＬからＨへの変化エッジでＬからＨに変化し、Ｈレベルから少し電圧が低下することはあっても、スキャン回路のＦＦの閾値レベルＶＴＨより低くなることはない。
【００３０】
図６は、クロックＣＫに対するスキャン回路のＦＦ７０の動作を示すタイムチャートである。図６の（Ａ）は、第１および第２実施形態のノイズ低減回路２０でノイズを除去した信号ＧをＣＫとしてスキャン回路のＦＦ７０に供給する場合のＦＦの動作を示す。図６の（Ｂ）は、と、ノイズを除去していないクロックＣＬＫ（信号Ｂ）をＣＫとしてＦＦ７０に供給する場合のＦＦの動作を示す。
【００３１】
図５に示したように、ＯＲゲート２２の出力する信号Ｇ、すなわちＣＫは、ＬからＨに変化した後正規にＬに変化するまでの間、多少の電圧変動はあってもスキャン回路のＦＦの閾値レベルＶＴＨより低くなることはない。図６の（Ａ）に示すように、ＦＦ７０は、ＣＫの立ち上がりエッジでDATAをラッチする。図６の（Ａ）では、DATAはＣＫの立ち上がりエッジでＬであり、その後Ｈに変化しており、ＦＦ７０の出力Ｑは、ＨからＬに変化する例が示されている。ＣＫは、閾値レベルＶＴＨより低くならないので、ＦＦ７０が再度ラッチ動作を行うことはなく、ＦＦ７０の出力ＱはＬに維持される。言い換えれば、正常に動作する。
【００３２】
これに対して、図６の（Ｂ）に示すように、ノイズが発生したＣＬＫ（信号Ｂ）をＣＫとしてＦＦ７０に供給した場合、ＦＦ７０は、ＣＫの立ち上がりエッジでDATAをラッチし、出力ＱはＨからＬに変化する。ＣＫは、ＬからＨに変化した直後にノイズにより一時的に閾値レベルＶＴＨより低くなるので、ＦＦ７０が再度ラッチ動作を行うことになり、ＨであるDATAをラッチするので、出力ＱはＨに変化し、その後Ｈが維持される。言い換えれば、誤動作が発生する。
【００３３】
図１の（Ａ）に示した一般的なノイズ低減回路は、遅延量(Delay)より大きな幅のノイズを除去できないため、大きな幅のノイズを除去するには、遅延量をある程度大きくする必要があった。一方、入力信号ＩＮ（ＣＬＫ）の立ち上がりエッジから遅延量以内に発生するノイズは除去できない。言い換えれば、遅延量を大きくすると、立ち上がりエッジ直後のノイズを除去できない時間範囲が増加するという問題があった。
【００３４】
これに対して、第１および第２実施形態のノイズ低減回路では、ＣＬＫから遅延量の異なる遅延クロックＤ、ＥおよびＦを発生し、ＯＲゲート２２でＣＬＫおよびＤ、ＥおよびＦの論理和を演算する。これにより、遅延クロックＤ、ＥおよびＦのうち最も大きな遅延量までの幅のノイズを除去すると共に、立ち上がりエッジ直後のノイズを除去できない時間範囲は最も小さな遅延量以下になる。なお、遅延量の異なる遅延クロックは、３つに限定されず、２つでよい場合も、４つ以上であることが望ましい場合もあり得る。
【００３５】
なお、第１および第２実施形態のノイズ低減回路では、クロックＣＬＫのＨレベルからＬへのノイズだけを除去する回路となっている。これは、除去したいノイズがスキャン回路のＦＦのシフト動作時に発生するノイズを対象にしていることと、クロックＣＬＫの信号ラインのＨレベルの信号に乗るノイズを対象にしているためである。より詳しく説明すれば、ノイズは、クロックＣＬＫのＬからＨへの変化後のスキャン回路が活性化したことで発生するため、クロック信号のＨレベルに対して発生するノイズを対象にする。
【００３６】
また、ノイズ低減回路では、クロックＣＬＫのＨからＬへの立下り変化エッジの遅延が発生するが、ＬからＨへの立ち上がり変化エッジの遅延は発生しない。前述のように、スキャン回路は、クロックＣＫの立ち上がりエッジで論理回路の状態値をラッチするが、立ち上がり変化エッジは遅延しないので、このラッチ動作の結果には影響しない。
【００３７】
なお、実際のクロックは、変化に時間を要する。クロックがＬレベルからＨレベルに変化する時の立ち上がりエッジの時間をｔｒ、ＨレベルからＬレベルに変化する時の立ち下がりエッジの時間をｔｆで表す。
【００３８】
以下、図４の第２実施形態のノイズ低減回路で、各遅延回路の遅延量ｔが同じであるとして、クロックの変化エッジの時間を考慮して遅延回路の個数および遅延量を設定する方法について説明する。
【００３９】
各遅延回路の遅延量ｔは、ｔｒとｔｆの小さい方の値よりさらに小さい値に設定する。これを第１条件とする。
【００４０】
次に、遅延回路の個数は、全遅延回路の遅延量ｔｄが、除去すべきノイズの最大幅より大きくなるように設定する。例えば、遅延回路の個数をｋ個とすると、ｋｔ＞最大ノイズ幅とする。これを第２条件とする。
【００４１】
図７は、上記の第１条件の根拠を説明する図である。
図７の（Ａ）において、ｔｒ＝ｔｆの場合で、実線はノイズが発生したクロックＣＬＫを、点線はＣＬＫをｔｒ＝ｔｆ遅延した遅延クロックＤＣＬＫを、示す。図７の（Ａ）に示すように、ｔｒ＝ｔｆの場合には、ｔｄ≦ｔｒ＝ｔｆに設定することにより、ＣＬＫとＤＣＬＫの論理和はＶＴＨより小さくなることはない。各遅延回路の遅延量をｔとすると、遅延回路の個数ｋは、ｋｔ＞ｔｄとなるように設定する。
【００４２】
図７の（Ｂ）は、ｔｒ＞ｔｆの場合で、実線はＣＬＫを、点線はＣＬＫをｔｄ＝ｔｆ遅延した遅延クロックｔｆＤＣＬＫを、破線はそのクロックをｔｄ＝ｔｒ遅延した遅延クロックｔｒＤＣＬＫを、示す。図７の（Ｂ）に示すように、ＣＬＫとｔｒＤＣＬＫの論理和は、ｔｆがｔｒより小さいので、ＣＬＫがＨレベルになった直後にノイズが発生すると、領域ＰでＶＴＨより小さくなる場合が起こり、誤動作が発生する。逆に、ＣＬＫとｔｆＤＣＬＫの論理和は、ｔｒがｔｆより大きいので、ＣＬＫがＶＴＨより大きくなる前にｔｆＤＣＬＫがＶＴＨより小さくなり、領域ＱでＶＴＨより小さくなり、誤動作が発生する。そこで、各遅延回路の遅延量ｔをｔｆより小さくし、２番目の遅延クロックにより、領域ＱでＶＴＨより小さくなるのを防止する。
【００４３】
図７の（Ｃ）は、ｔｒ＜ｔｆの場合で、実線はＣＬＫを、点線はＣＬＫをｔｄ＝ｔｒ遅延した遅延クロックｔｒＤＣＬＫを、破線はそのクロックをｔｄ＝ｔｆ遅延した遅延クロックｔｆＤＣＬＫを、示す。図７の（Ｃ）に示すように、ＣＬＫとｔｆＤＣＬＫの論理和は、ｔｒがｔｆより小さいので、ＣＬＫがＨレベルになった直後にノイズが発生すると、領域ＰでＶＴＨより小さくなる場合が起こり、誤動作が発生する。逆に、ＣＬＫとｔｒＤＣＬＫの論理和は、ｔｆがｔｒより大きいので、ＣＬＫがＶＴＨより大きくなる前にｔｒＤＣＬＫがＶＴＨより小さくなり、領域ＱでＶＴＨより小さくなり、誤動作が発生する。そこで、各遅延回路の遅延量ｔをｔｒより小さくし、２番目の遅延クロックにより、領域ＱでＶＴＨより小さくなるのを防止する。
【００４４】
以上説明したように、図４の第２実施形態のノイズ低減回路で、各遅延回路の遅延量ｔおよび遅延回路の個数を、第１および第２条件を満たすように設定すれば、処理クロックＣＫがＶＴＨを一時的に下まわることはない。
【００４５】
図８は、第１実施形態のノイズ低減回路で、複数遅延クロック生成回路およびＯＲゲートの部分の変形例を示す図である。この変形例では、複数遅延クロック生成回路は、４個の異なる遅延量の遅延回路３０−３３を有する。また、ＯＲゲートは、ＣＬＫおよび遅延回路３０−３３の出力を入力とする５入力ＯＲゲート２２’である。遅延回路３０−３３の遅延量は、遅延回路３０の遅延量＞遅延回路３１の遅延量＞遅延回路３２の遅延量＞遅延回路３３の遅延量である。
【００４６】
図８の変形例において、遅延回路３０−３３の遅延量を設定する場合には、クロックの変化エッジの時間を考慮して上記の第１および第２条件を満たすように設定する。すなわち、遅延回路３３の遅延量＜ｔｒとｔｆの小さい方の値とする。さらに、遅延回路３２の遅延量＜遅延回路３３の遅延量×２、遅延回路３１の遅延量＜遅延回路３２の遅延量＋遅延回路３３の遅延量、遅延回路３０の遅延量＜遅延回路３１の遅延量＋遅延回路３３の遅延量、とする。また、最大の伊豆幅＜遅延回路３０の遅延量とする。
【００４７】
次に、第１および第２実施形態のノイズ低減回路を、スキャン回路に適用した実施形態を説明する。
図９は、第１実施形態のノイズ低減回路（ただし、遅延回路の個数は２個の例）を、スキャン回路に適用した第３実施形態の半導体装置の構成を示す回路図である。
【００４８】
スキャン回路を形成する複数のフリップフロップ（ＦＦ１−ＦＦ３）７１−７３が、前段の出力Ｑが後段の入力Ｄになるように直列に接続され、ＦＦ７１−７３のクロックとして、ノイズ低減回路２０から出力された処理クロックＣＫが供給される。ノイズ低減回路２０に供給されるクロックＣＬＫは、クロック端子から入力され、バッファＢを介して供給される。ＴＥＳＴ信号は、スキャンテスト中はＨに固定され、システム動作中はＬに固定される。ノイズ低減回路２０のセレクタ２３は、ＴＥＳＴ信号に応じて、スキャンテスト中はＯＲゲート２２の出力を選択してＦＦ７１−７２に供給し、システム動作中はＣＬＫを選択してＦＦ７１−７２に供給する。スキャンデータ入力端子から入力される入力データDATA_INは、１番目のＦＦ７１に供給され、ＦＦを順にシフト移動し、最後のＦＦ７３から出力された出力データDATA_OUTは、スキャンデータ出力端子から出力される。
【００４９】
なお、図９に示した部分は、スキャン回路の一部であり、実際のスキャン回路は、このような回路が入力データDATA_INと出力データDATA_OUTの間に多数接続されており、ノイズ低減回路２０も複数設けることが望ましい。また、ＦＦ７１−７３は、スキャン動作により送られたデータを論理回路に設定し、論理回路のデータを取り込んでスキャン動作により送る機能を有しているが、開示の技術には直接関係しないので、図示を省略している。スキャン回路については広く知られているので、これ以上の説明は省略する。
【００５０】
図１０は、図９のスキャン回路の動作を示すタイムチャートであり、（Ａ）がスキャンテスト時の動作を、（Ｂ）がシステム動作時の動作を示す。処理クロックＣＫに対応するＦＦ７１（ＦＦ１）に供給されるクロックＦＦ１．ＣＬＫは、スキャンテスト時とシステム動作時で周期は同じであるが、スキャンテスト時には、システム動作時よりＨレベルの部分が長くなっている。これは、スキャンテスト時には、ノイズ低減回路２０で、ノイズを除去するために遅延クロックの論理和で処理クロックを生成したためである。なお、スキャンテスト時には、クロックＦＦ１．ＣＬＫの立ち上がりエッジに同期してシフト動作、ラッチ動作が行われるため、Ｈレベルの部分が長くなっても問題は生じない。これに対して、システム動作時は、同時に動作するＦＦの個数がスキャンテスト時より少なく、設計時の想定負荷の範囲内で動作するため、電源電圧の降下によるノイズでの誤動作は発生しにくい。そのため、ノイズ低減処理を行わないｃの経路を通るＣＬＫがセレクタ２３を介してＦＦ７１−７３に供給される。
【００５１】
図１１は、第１実施形態のノイズ低減回路（ただし、遅延回路の個数は２個の例）を、スキャン回路に適用した第４実施形態の半導体装置の構成を示す回路図である。
【００５２】
第４実施形態の半導体装置は、第３実施形態と類似のスキャン回路およびノイズ低減回路２０を有するが、ＦＦ（ＦＦ１−ＦＦ３）７５−７７が、ＴＥＳＴ信号に応じて論理回路のデータの取り込み(capture)動作を行う動作状態になることが異なる。
【００５３】
ＴＥＳＴ信号は、スキャンテスト中にシフト動作を行う時のみＨとなり、それ以外はＬとなる。したがって、システム動作時には、テスト信号はＬであり、ＦＦ７５−７７は、クロックに応じて取り込み(capture)動作を行う。また、スキャンテスト時にも、テスト信号がＬの時には、クロックに応じて取り込み(capture)動作を行う。
【００５４】
図１２は、図１１のスキャン回路のスキャン動作時の動作を示すタイムチャートである。図１２に示すように、テスト信号TESTがＨの場合には、ノイズ低減回路２０が出力するクロックＦＦ１．ＣＬＫは、システム動作時よりＨレベルの部分が長く、ＦＦ７５−７７はシフト(shift)動作を行う。これに対して、テスト信号TESTがＬの場合には、ノイズ低減回路２０が出力するクロックＦＦ１．ＣＬＫは、ＣＬＫに対応する信号で、ＦＦ７５−７７はクロックＦＦ１．ＣＬＫに応じて取り込み(capture)動作を行う。取り込み(capture)動作にもノイズの影響は受けるが、シフト動作時の方がより大きいノイズが発生し、誤動作の問題が発生することが多い。そのため、図１１の半導体装置であれば、問題はない。図１１の半導体回路では、ＦＦ７５−７７を取り込み(capture)動作に切り替える信号線をテスト信号の信号線と共用できるので、回路構成を小型にできる。
【００５５】
以上、第１から第４実施形態を説明したが、これらの実施形態では、以下のような効果が得られる。
・スキャンテスト時におけるノイズトラブルを防止する。
・スキャンテスト時において動作制限を行わずに試験ができる。
・スキャンテスト時の動作制限回路を必要としない。
・スキャンテスト時の動作制限を行わないためパターン数を削減でき、試験時間が短縮    できる。
・スキャンテスト試験時におけるノイズトラブルを防止するため、試験歩留りが向上できる。
【００５６】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００５７】
２０    ノイズ低減回路
２１    複数遅延クロック生成回路
２２    ＯＲゲート
２３    選択回路（セレクタ）２３
３１−３２、４１−４２    遅延回路
７０−７３、７５−７７    フリップフロップ（ＦＦ）
【図１】
2014131168.tif 000003
【図２】
2014131168.tif 000004
【図３】
2014131168.tif 000005
【図４】
2014131168.tif 000006
【図５】
2014131168.tif 000007
【図６】
2014131168.tif 000008
【図７】
2014131168.tif 000009
【図８】
2014131168.tif 000010
【図９】
2014131168.tif 000011
【図１０】
2014131168.tif 000012
【図１１】
2014131168.tif 000013
【図１２】
2014131168.tif 000014