(57)【要約】【課題】サイクリックリダンダンシーチェックを生成するための方法及び装置を提供する。【解決手段】上記方法は、複数の情報ビットを有する１つの転送ブロックのために複数のＣＲＣを計算する。複数の情報ビットを含む転送ブロックに対する転送ブロックＣＲＣを計算する。転送ブロックＣＲＣを含む転送ブロックは、複数のサブセットに区分され、上記複数のサブセットに対する複数のＣＲＣを計算する。複数のＣＲＣの中の少なくとも１つのＣＲＣは、情報ビットのサブセットに基づいて計算される。また、転送ブロックサイクリックリダンダンシーチェックは、すべての情報ビットに基づいて計算されることができる。【選択図】図１６
2014112961.tif 000002
【特許請求の範囲】
【請求項１】
無線送信器の方法であって、
複数の情報ビットの個数が所定の大きさより大きい場合に、前記複数の情報ビットのための複数のサイクリックリダンダンシーチェック（ＣＲＣ）を生成するステップと、
ここで、前記複数のＣＲＣは、少なくとも前記複数の情報ビットの全てに対する第１のＣＲＣ及び前記複数の情報ビットのサブセットに対する第２のＣＲＣを含み、前記複数の情報ビットのうち少なくとも一つの情報ビットは、前記複数の情報ビットの前記サブセットに含まれなく、
前記複数の情報ビットの前記サブセットに基づいて生成された前記第２のＣＲＣ及び前記複数の情報ビットの前記サブセットを一緒に符号化するステップと、
前記送信器から、前記複数のＣＲＣ及び前記複数の情報ビットを受信器に送信するステップと、を含み、
前記第２のＣＲＣは、前記第１のＣＲＣを含む前記サブセットに対して生成されることを特徴とする方法。
【請求項２】
前記一緒に符号化するステップは、順方向エラー訂正（ＦＥＣ）の一方式で遂行されることを特徴とする請求項１に記載の方法。
【請求項３】
前記ＦＥＣの一方式は、ターボコードであることを特徴とする請求項２に記載の方法。
【請求項４】
前記複数の情報ビットの前記サブセットは、前記複数の情報ビットの第１のサブセットであり、
前記複数の情報ビットの第２のサブセットのための第３ＣＲＣを生成するステップをさらに含むことを特徴とする請求項１に記載の方法。
【請求項５】
前記複数の情報ビットの前記第１のサブセットと前記複数の情報ビットの前記第２のサブセットとは、相互に離隔されていることを特徴とする請求項４に記載の方法。
【請求項６】
前記複数の情報ビットのための前記複数のＣＲＣを生成するステップは、
前記複数の情報ビットを含む転送ブロック内に前記複数の情報ビットの全てのためのＣＲＣとして前記第１のＣＲＣを生成するステップを含み、
前記複数の情報ビットの前記サブセットは、前記転送ブロック内に少なくとも一つのコードブロックを含むことを特徴とする請求項１に記載の方法。
【請求項７】
無線送信装置であって、
複数の情報ビットの個数が所定の大きさより大きい場合に、前記複数の情報ビットのための複数のサイクリックリダンダンシーチェック（ＣＲＣ）を生成する少なくとも一つのＣＲＣ生成器と、
ここで、前記ＣＲＣの中の第１のＣＲＣは、前記複数の情報ビットの全てに対するＣＲＣであり、前記ＣＲＣの中の第２のＣＲＣは、前記複数の情報ビットのサブセットに対するＣＲＣであり、前記複数の情報ビットのうち少なくとも一つの情報ビットは、前記複数の情報ビットの前記サブセットに含まれなく、
前記複数の情報ビットの前記サブセットに基づいて生成された前記第２のＣＲＣ及び前記複数の情報ビットの前記サブセットを一緒に符号化する符号器と、
前記複数のＣＲＣ及び前記複数の情報ビットを受信器に送信する送信器と、を含み、
前記第２のＣＲＣは、前記第１のＣＲＣを含む前記サブセットに対して生成されることを特徴とする無線送信装置。
【請求項８】
前記符号器は、順方向エラー訂正（ＦＥＣ）の一方式で前記複数の情報ビットの前記サブセットを符号化することを特徴とする請求項７に記載の無線送信装置。
【請求項９】
前記ＦＥＣの一方式はターボコードであることを特徴とする請求項７に記載の無線送信装置。
【請求項１０】
前記複数の情報ビットの前記サブセットは、前記複数の情報ビットの第１のサブセットであり、
前記少なくとも一つのＣＲＣ生成器は、前記複数の情報ビットの第２のサブセットのための第３ＣＲＣを生成する第１のＣＲＣ生成器をさらに含むことを特徴とする請求項７に記載の無線送信装置。
【請求項１１】
前記複数の情報ビットの前記第１のサブセットと前記複数の情報ビットの前記第２のサブセットとは、相互に離隔されていることを特徴とする請求項１０に記載の無線送信装置。
【請求項１２】
前記第１のＣＲＣは、前記複数の情報ビットを含む転送ブロック内の前記複数の情報ビットの全てのためのＣＲＣであり、
前記複数の情報ビットの前記サブセットは、前記転送ブロック内に少なくとも一つのコードブロックを含むことを特徴とする請求項７に記載の無線送信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多重コードブロックに対するサイクリックリダンダンシーチェック（Cyclic Redundancy Checks：以下、“ＣＲＣ”と称する。）を生成するための方法及び装置に関する。
【背景技術】
【０００２】
無線通信システムは、一般的に、複数の基地局及び複数の端末を含むが、１つの基地局は、頻繁に端末のセットと通信する。基地局から端末への送信は、ダウンリンク通信と呼ばれる。同様に、端末から基地局への送信は、アップリンク通信と呼ばれる。基地局及び端末のすべては、無線信号を送受信するために複数のアンテナを採用する。この無線信号は、直交周波数分割多重化（Orthogonal Frequency Division Multiplexing：以下、“ＯＦＤＭ”と称する。）信号及び符号分割多重接続（Code Division Multiple Access：以下、“ＣＤＭＡ”と称する。）信号の中のいずれか１つであり得る。端末は、個人携帯用情報端末機（ＰＤＡ）、ラップトップ、及び携帯用デバイスの中のいずれか１つであり得る。
【０００３】
第３世代パートナーシッププロジェクトロングタームエボルーション（Third Generation Partnership Project long term evolution：３ＧＰＰ ＬＴＥ）システムにおいて、転送ブロックが大きい際に、この転送ブロックは、多重コードパケットが生成されることができるように多重コードブロックに分割され、これは、並列処理又はパイプライン方式の実現及び電力消費とハードウェア複雑度との間の柔軟なトレードオフ（trade-off）を可能にするもののような長所のために有利である。
【０００４】
現在の高速データ共通チャネル（High Speed Data Shared Channel：以下、“ＨＳ−ＤＳＣＨ”と称する。）設計では、１つの２４ビットＣＲＣだけが全転送ブロックのためのエラー検出目的で生成される。多重コードブロックが１つの送信時間間隔（Transmission Time Interval：以下、“ＴＴＩ”と称する。）で生成され送信される場合に、受信器は、このコードブロックのうちの一部を正確に復号することができるが、残りのコードブロックを復号することができない。この場合に、受信器は、この転送ブロックに対するＣＲＣを検査しないはずであるために、否定応答（non-acknowledgement：以下、“ＮＡＫ”と称する。）信号を送信器にフィードバックすることになる。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Samsung，Analysis of per code block CRC and per transport block CRC，3GPP TSG RAN WG1#49-bis R1-073108，２００７年６月２０日
【発明の概要】
【発明が解決しようとする課題】
【０００６】
したがって、本発明は、上述した従来技術の問題点を解決するために提案されたものであり、その目的は、通信システムにおける多重コードブロックに対するＣＲＣを生成するための向上した方法及び装置を提供することにある。
【０００７】
本発明の他の目的は、通信システムにおけるエラー検出のための向上した方法及び装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記のような目的を達成するために、本発明の実施形態の一態様によれば、通信のための方法が提供される。転送ブロックＣＲＣは、複数の情報ビットを含む転送ブロックに対して計算される。転送ブロックＣＲＣが含まれている転送ブロックは、複数のサブセットに区分され、複数のＣＲＣは、複数のサブセットに対して計算される。
【０００９】
複数のＣＲＣ及び複数の情報ビットは、第１のノードから第２のノードに送信される。
【００１０】
受信された複数のＣＲＣ及び複数の情報ビットに応じて、複数のＣＲＣ及び複数の情報ビットは、第２のノードで処理される。
【００１１】
情報ビットのサブセットは、ターボコードのような特定の種類の順方向エラー訂正コードにより一緒に符号化されることができる。
【００１２】
情報ビットのサブセット及び上記情報ビットのサブセットに基づいて計算された少なくとも１つのＣＲＣは、一緒に符号化されることができる。
【００１３】
１番目のＣＲＣは、情報ビットの１番目のサブセットに対して計算されることができ、２番目のＣＲＣは、情報ビットの２番目のサブセットに対して計算されることができる。
【００１４】
上記情報ビットの１番目のサブセット及び上記情報ビットの２番目のサブセットは、相互に重なることができる。
【００１５】
選択的に、上記情報ビットの１番目のサブセット及び上記情報ビットの２番目のサブセットは、相互に分離されることができる。
【００１６】
また選択的に、上記情報ビットの２番目のサブセットは、上記情報ビットの１番目のサブセットを含むことができる。
【００１７】
複数のＣＲＣの中で少なくとも１つのＣＲＣは、すべての情報ビットに基づいて計算されることができる。
【００１８】
本発明の他の態様によれば、通信のための方法が提供される。情報ビットの少なくとも１つの転送ブロックは、複数のコードブロックに分割される。複数のコードブロックＣＲＣは、対応するコードブロックに基づいて計算された少なくとも１つのコードブロックＣＲＣを有する複数のコードブロックに対して計算される。複数のコードブロック及び複数のコードブロックＣＲＣは、第１のノードから第２のノードに送信される。
【００１９】
複数のコードブロックから選択された１つのコードブロック内のビットは、特定の種類の順方向エラー訂正コードを使用して一緒に符号化されることができる。この場合に、１つのコードブロックＣＲＣは、上記一緒に符号化されたコードブロックに基づいて計算される。
【００２０】
複数のコードブロックＣＲＣの各々は、複数のコードブロックの中の対応する１つのコードブロックに基づいて計算されることができる。
【００２１】
複数のコードブロックＣＲＣの各々は、複数のコードブロックの中の対応する少なくとも１つのコードブロックに基づいて計算されることができる。
【００２２】
転送ブロックＣＲＣは、上記転送ブロックを分割する前の転送ブロックに基づいて計算されることができる。
【００２３】
複数のコードブロックは、コードブロックＣＲＣが生成されない少なくとも１つのコードブロックを含むことができる。
【００２４】
少なくとも１つのコードブロックＣＲＣは、複数のコードブロックのすべてに基づいて計算されることができる。
【００２５】
本発明のさらに他の態様によれば、データ通信におけるＣＲＣを生成するための装置を提供する。上記装置は、情報データを受信するための入力ポートと、上記情報データ及びＣＲＣを出力するための出力ポートと、上記入力ポートと上記出力ポートとの間に通信的に接続され、Ｌ−１の次数を有するＣＲＣ生成多項式ｇ（ｘ）で上記情報データを変換するためのＬ個のシフトレジスタを具備する線形フィードバックシフトレジスタ部と、上記入力ポートと上記線形フィードバックシフトレジスタ部との間に通信的に接続され、Ｌ個のＣＲＣレジスタを具備するＣＲＣレジスタ部と、上記入力ポートと上記ＣＲＣレジスタ部との間に通信的に接続された第１のスイッチと、上記線形フィードバックシフトレジスタ部のフィードバックループに通信的に接続された第２のスイッチと、上記線形フィードバックシフトレジスタ部と上記ＣＲＣレジスタ部との間に通信的に接続された第３のスイッチと、上記入力ポート及び上記線形フィードバックシフトレジスタ部と上記出力ポートとの間に通信的に接続され、上記入力ポート及び上記出力ポートを接続するための第１の位置と上記線形フィードバックシフトレジスタ部及び上記出力ポートを接続するための第２の位置とを有する第４のスイッチとを具備する。
【００２６】
上記線形フィードバックシフトレジスタ部及び上記ＣＲＣレジスタ部は、すべてゼロ状態に初期化することができる。上記第１のスイッチは、上記入力ポートを上記線形フィードバックシフトレジスタ部に接続するために設置されることができる。上記第２のスイッチは、上記線形フィードバックシフトレジスタ部のフィードバックループを接続するために設置されることができる。上記第３のスイッチは、上記線形フィードバックシフトレジスタ部と上記ＣＲＣレジスタ部との間の接続を解除するために設置されることができる。上記第４のスイッチは、上記入力ポートを上記出力ポートと接続するために第１の位置に設置されることができる。情報データのコードブロックは、上記入力ポートを介して受信されることができる。上記第１のスイッチは、上記入力ポートと上記線形フィードバックシフトレジスタ部との間の接続を解除するために設置されることができる。上記第２のスイッチは、上記線形フィードバックシフトレジスタ部のフィードバックループの接続を解除するために設置されることができる。上記第３のスイッチは、上記線形フィードバックシフトレジスタ部と上記ＣＲＣレジスタ部とを接続するために設置されることができる。上記第４のスイッチは、上記線形フィードバックシフトレジスタ部を上記出力ポートと接続するために第２の位置に設置されることができる。上記線形フィードバックシフトレジスタ部は、上記コードブロックに対するＣＲＣを得るためにＬ回シフトされることができる。
【００２７】
本発明のさらなる他の態様によれば、データ通信におけるＣＲＣを生成するための装置を提供する。上記装置は、情報データを受信するための入力ポートと、上記情報データ及び上記ＣＲＣを出力するための出力ポートと、上記入力ポートと上記出力ポートとの間に通信的に接続され、Ｌ−１の次数を有するＣＲＣ生成多項式ｇ（ｘ）で上記情報データを変換するためのＬ個のシフトレジスタを具備する線形フィードバックシフトレジスタ部と、上記Ｌ個のシフトレジスタから／にデータ値を読み書きするために上記Ｌ個のシフトレジスタの中の対応するレジスタに通信的に接続されたＬ個の状態レジスタと、上記入力ポートと上記線形フィードバックシフトレジスタ部との間に通信的に接続された第１のスイッチと、上記線形フィードバックシフトレジスタ部のフィードバックループに通信的に接続された第２のスイッチと、上記入力ポート及び上記線形フィードバックシフトレジスタ部と上記出力ポートとの間に通信的に接続され、上記入力ポート及び上記出力ポートを接続するための第１の位置と上記線形フィードバックシフトレジスタ部及び上記出力ポートを接続するための第２の位置とを有する第３のスイッチとを具備する。
【００２８】
上記線形フィードバックシフトレジスタ部及び上記状態レジスタは、すべてゼロ状態に初期化することができる。上記第１のスイッチは、上記入力ポートを上記線形フィードバックシフトレジスタ部に接続するために設置されることができる。上記第２のスイッチは、上記線形フィードバックシフトレジスタ部のフィードバックループを接続するために設置されることができる。上記第３のスイッチは、上記入力ポートを上記出力ポートと接続するために第１の位置に設置されることができる。情報データのコードブロックは、上記入力ポートを介して受信されることができる。上記線形フィードバックシフトレジスタ部における上記Ｌ個のシフトレジスタ内のデータ値は、それぞれ対応する状態レジスタに記録される。上記第１のスイッチは、上記入力ポート及び上記線形フィードバックシフトレジスタ部の接続を解除するために設置されることができる。上記第２のスイッチは、上記線形フィードバックシフトレジスタ部のフィードバックループの接続を解除するために設置されることができる。上記第３のスイッチは、上記線形フィードバックシフトレジスタ部を上記出力ポートと接続するために第２の位置に設置されることができる。上記線形フィードバックシフトレジスタ部は、コードブロックに対するＣＲＣを得るためにＬ回シフトされることができる。この際に、上記第１のスイッチは、上記入力ポートを上記線形フィードバックシフトレジスタ部に接続するように設置されることができる。上記第２のスイッチは、上記線形フィードバックシフトレジスタ部のフィードバックループを接続するように設置されることができる。上記第３のスイッチは、上記入力ポートを上記出力ポートと接続するように第１の位置に設置されることができる。上記状態レジスタ内のデータ値は、上記線形フィードバックシフトレジスタ部内でそれぞれ対応するシフトレジスタに記録される。
【００２９】
本発明のさらなる他の１つの態様によれば、データ通信におけるＣＲＣを生成するための装置を提供する。上記装置は、情報データを受信するための入力ポートと、上記情報データ及び上記ＣＲＣを出力するための出力ポートと、上記入力ポートと上記出力ポートとの間に通信的に接続され、Ｌ−１の次数を有するＣＲＣ生成多項式ｇ（ｘ）で上記情報データを変換するためのＬ個のシフトレジスタを具備する第１の線形フィードバックシフトレジスタ部と、上記第１の線形フィードバックシフトレジスタ部と並列に上記入力ポートと上記出力ポートとの間に通信的に接続され、Ｌ−１の次数を有するＣＲＣ生成多項式ｇ（ｘ）で上記情報データを変換するためのＬ個のシフトレジスタを具備する第２の線形フィードバックシフトレジスタ部と、上記第１の線形フィードバックシフトレジスタ部及び上記第２の線形フィードバックシフトレジスタ部の間の共通ノードと上記入力ポートとの間に通信的に接続された第１のスイッチと、上記第１の線形フィードバックシフトレジスタ部のフィードバックループに通信的に接続された第２のスイッチと、上記入力ポートと、上記第１の線形フィードバックシフトレジスタ部と上記第２の線形フィードバックシフトレジスタ部との間の共通ノードと、上記出力ポートとの間に通信的に接続され、上記入力ポートを上記出力ポートと接続するための第１の位置と、上記第１の線形フィードバックシフトレジスタ部及び上記出力ポートを接続するための第２の位置と、上記第２の線形フィードバックシフトレジスタ部及び上記出力ポートを接続するための第３の位置とを有する第３のスイッチと、上記第２の線形フィードバックシフトレジスタ部のフィードバックループに通信的に接続された第４のスイッチとを具備する。
【００３０】
上記第１の線形フィードバックシフトレジスタ部と上記第２の線形フィードバックシフトレジスタ部と上記ＣＲＣレジスタ部とは、すべてゼロ状態に初期化することができる。上記第１のスイッチは、上記第１の線形フィードバックシフトレジスタ部と上記第２の線形フィードバックシフトレジスタ部との間の共通ノードに上記入力ポートを接続するために設置されることができる。上記第２のスイッチは、上記第１の線形フィードバックシフトレジスタ部のフィードバックループを接続するために設置されることができる。上記第３のスイッチは、上記入力ポートを上記出力ポートと接続するために第１の位置に設置されることができる。そして、上記第４のスイッチは、上記第２の線形フィードバックシフトレジスタ部のフィードバックループを接続するために設置されることができる。情報データのコードブロックは、上記入力ポートを介して受信されることができる。上記受信されたコードブロックが上記情報データの最後のコードブロックであるか否かに関する決定がなされる。上記受信されたコードブロックが上記情報データの最後のコードブロックでない場合に、上記第１のスイッチは、上記入力ポート及び上記線形フィードバックシフトレジスタ部の接続を解除するように設置されることができる。上記第２のスイッチは、上記線形フィードバックシフトレジスタ部のフィードバックループの接続を解除するように設置されることができる。上記第３のスイッチは、上記第１の線形フィードバックシフトレジスタ部を上記出力ポートと接続するように第２の位置に設置されることができる。上記第１の線形フィードバックシフトレジスタ部は、上記コードブロックに対するＣＲＣを得るためにＬ回シフトされることができる。
【００３１】
上記受信された情報データのコードブロックが上記情報データの最後のコードブロックである場合に、上記第３のスイッチは、上記第２の線形フィードバックシフトレジスタ部を上記出力ポートと接続するように第３の位置に設置されることができる。上記第４のスイッチは、上記線形フィードバックシフトレジスタ部のフィードバックループの接続を解除するように設置されることができる。上記第２の線形フィードバックシフトレジスタ部は、上記コードブロックに対するＣＲＣを得るためにＬ回シフトされることができる。
【００３２】
本発明のさらにまた他の態様によれば、データ通信におけるＣＲＣを生成するための装置が提供される。上記装置は、情報データを受信するための入力ポートと、上記情報データ及び上記ＣＲＣを出力するための出力ポートと、上記入力ポートと上記出力ポートとの間に通信的に接続され、Ｌ−１の次数を有するＣＲＣ生成多項式ｇ（ｘ）で上記情報データを変換するためのＬ個のシフトレジスタを具備する線形フィードバックシフトレジスタ部と、上記入力ポートと上記線形フィードバックシフトレジスタ部との間に通信的に接続された第１のスイッチと、上記線形フィードバックシフトレジスタ部のフィードバックループに通信的に接続された第２のスイッチと、上記入力ポート及び上記線形フィードバックシフトレジスタ部と上記出力ポートとの間に通信的に接続され、上記入力ポート及び上記出力ポートを接続するための第１の位置と上記線形フィードバックシフトレジスタ部及び上記出力ポートを接続するための第２の位置とを有する第３のスイッチとを具備する。
【００３３】
上記線形フィードバックシフトレジスタ部は、すべてゼロ状態に初期化することができる。上記第１のスイッチは、上記入力ポートを上記線形フィードバックシフトレジスタ部に接続するために設置されることができる。上記第２のスイッチは、上記線形フィードバックシフトレジスタ部のフィードバックループを接続するために設置されることができる。上記第３のスイッチは、上記入力ポートを上記出力ポートと接続するために第１の位置に設置されることができる。情報データのコードブロックは、上記入力ポートを介して受信されることができる。上記第１のスイッチは、上記入力ポート及び上記線形フィードバックシフトレジスタ部の接続を解除するために設置されることができる。上記第２のスイッチは、上記線形フィードバックシフトレジスタ部のフィードバックループの接続を解除するために設置されることができる。第３のスイッチは、上記線形フィードバックシフトレジスタ部を上記出力ポートと接続するために第２の位置に設置されることができる。上記線形フィードバックシフトレジスタ部は、上記コードブロックに対するＣＲＣを得るためにＬ回シフトされることができる。
【発明の効果】
【００３４】
本発明は、多重コードブロックに対するＣＲＣを計算するための向上した方法及び装置を提供することにより、転送信頼度を向上させ、送受信器の複雑度を減少させることができる。
【００３５】
また、本発明は、多重コードブロックに対するＣＲＣを計算するための向上した方法及び装置を提供することにより、エラー検出失敗確率を減少させることができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施のために適合した直交周波数分割多重化（ＯＦＤＭ）送受信器回路を示す図である。
【図２】周波数の関数として振幅を示すＯＦＤＭサブキャリアの２次元グラフを示す図である。
【図３】時間ドメインでＯＦＤＭシンボルに対する波形を示す図である。
【図４】単一キャリア周波数分割多重接続（ＳＣ−ＦＤＭＡ）送受信器回路を示す図である。
【図５】ハイブリッド自動再送要求（ＨＡＲＱ）送受信器回路を概略的に示す図である。
【図６】多入力多出力（ＭＩＭＯ）システムを概略的に示す図である。
【図７】プリコーディングされたＭＩＭＯシステムを概略的に示す図である。
【図８】高速ダウンリンクパケットアクセス（ＨＳＤＰＡ）システムにおける高速データ共通チャネル（ＨＳ−ＤＳＣＨ）のための符号化回路を概略的に示す図である。
【図９】転送ブロックＣＲＣ及びコードブロック分割を概略的に示す図である。
【図１０】ＣＲＣ計算のために線形フィードバックシフトレジスタ（ＬＦＳＲ）を使用することを示す図である。
【図１１】高速データ共通チャネル（ＨＳ−ＤＳＣＨ）ハイブリッドＡＲＱ機能を概略的に示す図である。
【図１２】ロングタームエボルーション（ＬＴＥ）ダウンリンクサブフレーム構成を概略的に示す図である。
【図１３】ＬＴＥアップリンクサブフレーム構成を概略的に示す図である。
【図１４】コードブロックＣＲＣを概略的に示す図である。
【図１５】コードブロック分割の一例を示す図である。
【図１６】本発明の一実施形態によるコードブロック（ＣＢ）ＣＲＣ及び転送ブロック（ＴＢ）ＣＲＣを概略的に示す図である。
【図１７】本発明の他の実施形態によるコードブロックＣＲＣ及び転送ブロックＣＲＣを概略的に示す図である。
【図１８】本発明のまた他の実施形態によるコードブロックＣＲＣ及び転送ブロックＣＲＣを概略的に示す図である。
【図１９】本発明のまた他の実施形態によるコードブロックＣＲＣ及び転送ブロックＣＲＣを概略的に示す図である。
【図２０】本発明のまた他の実施形態によるコードブロックＣＲＣ及び転送ブロックＣＲＣを概略的に示す図である。
【図２１】本発明の原理に従う実施形態として構成された多重コードブロックに対するＣＲＣ計算装置を概略的に示す図である。
【図２２】本発明の原理に従う他の実施形態として構成された多重コードブロックに対するＣＲＣ計算装置を概略的に示す図である。
【図２３】本発明の原理に従うまた他の実施形態として構成された多重コードブロックに対するＣＲＣ計算装置を概略的に示す図である。
【図２４】本発明の原理に従うさらに他の実施形態として構成された多重コードブロックに対するＣＲＣ計算装置を概略的に示す図である。
【発明を実施するための形態】
【００３７】
直交周波数分割多重化（Orthogonal Frequency Division Multiplexing：以下、“ＯＦＤＭ”と称する。）は、周波数ドメインでデータを多重化するための技術である。変調シンボルは、周波数サブキャリアに乗せて運搬される。
【００３８】
図１は、直交周波数分割多重化（ＯＦＤＭ）送受信器回路を示す。ＯＦＤＭ技術を使用する通信システムにおいて、送信器回路１１０で、制御信号又はデータ１１１は、変調器１１２により一連の変調シンボルに変調され、直列／並列（Ｓ／Ｐ）変調器１１３により直列信号から並列信号に変換される。逆高速フーリエ変換（Inverse Fast Fourier Transform：以下、“ＩＦＦＴ”と称する。）部１１４は、この信号を周波数ドメインから時間ドメインに変換して複数のＯＦＤＭシンボルに変換するために使用される。サイクリックプレフィックス（Cyclic Prefix：以下、“ＣＰ”と称する。）又はゼロプレフィックス（Zero Prefix：以下、“ＺＰ”と称する。）は、多重経路フェージングによる影響を除去するか又は減少させるためにＣＰ挿入部１１６により各ＯＦＤＭシンボルに付加される。その結果、この信号は、アンテナ（図示せず）のような送信器（Ｔｘ）フロントエンド処理部１１７により、又は選択的に有線又はケーブルにより送信される。受信器回路１２０で、完璧な時間及び周波数同期がなされると仮定すると、受信器（Ｒｘ）フロントエンド処理部１２１により受信された信号は、ＣＰ除去部１２２により処理される。高速フーリエ変換（Fast Fourier Transform：以下、“ＦＦＴ”と称する。）部１２４は、後の処理のためにこの受信された信号を時間ドメインから周波数ドメインに変換する。
【００３９】
ＯＦＤＭシステムにおいて、各ＯＦＤＭシンボルは、複数のサブキャリアで構成される。ＯＦＤＭシンボル内の各サブキャリアは、変調シンボルを運搬する。図２は、サブキャリア１、サブキャリア２、及びサブキャリア３を使用するＯＦＤＭ送信方式を示す。各ＯＦＤＭシンボルが時間ドメインで限定された持続期間を有しているために、このサブキャリアは、周波数ドメインで相互に重なる。しかしながら、図２に示すように、この送受信器で完全な周波数同期化を取得すると、サンプリング周波数で直交性が保持されることができる。不完全な周波数同期又は高速の移動性による周波数オフセットが発生する場合には、このサンプリング周波数でのサブキャリアの直交性が破壊され、その結果、キャリア間干渉（Inter-Carrier-Interference：以下、“ＩＣＩ”と称する。）が発生する。
【００４０】
図３は、時間ドメインで送受信されたＯＦＤＭシンボルを示す。図３に示すように、多重経路フェージングのために、この受信信号のＣＰ部分（ＣＰ1、ＣＰ２）は、前のＯＦＤＭシンボルにより頻繁に損傷される。しかしながら、ＣＰが十分に長いと、ＣＰを含まない受信されたＯＦＤＭシンボルは、多重経路フェージングチャネルによりコンボリュートされた自身の信号だけを含まなければならない。一般的に、後の周波数ドメインでの処理のために、受信器側は、高速フーリエ変換（ＦＦＴ）を実行する。他の送信方式に比べてＯＦＤＭ方式の長所は、多重経路フェージングにロバストであるという点である。時間ドメインでの多重経路フェージングは、周波数ドメインでの周波数選択性フェージングに解釈される。このサイクリックプレフィックス（ＣＰ）又はゼロプレフィックス（ＺＰ）が付加されることにより、隣接したＯＦＤＭシンボル間のシンボル間干渉は除去されるか又は大きく軽減する。さらに、各変調シンボルが狭い帯域幅を介して運搬されるために、この変調シンボルは、単一経路フェージングを経験する。周波数選択性フェージングを解決するために簡素な等化方式が使用されることができる。
【００４１】
単一キャリア変調及び周波数ドメイン等化を使用する単一キャリア周波数分割多重接続（以下、“ＳＣ−ＦＤＭＡ”と称する。）は、ＯＦＤＭＡシステムと類似した性能及び複雑度を有する技術である。ＳＣ−ＦＤＭＡの１つの長所は、ＳＣ−ＦＤＭＡ信号が固有の単一キャリア構成を有するためにさらに低い最大電力対平均電力比（以下、“ＰＡＰＲ”と称する。）を有する点である。一般的に、低いＰＡＰＲは、電力増幅器の高い効率性が得られ、これは、アップリンク送信で端末機に特に重要である。ＳＣ−ＦＤＭＡは、３ＧＰＰロングタームエボルーション（ＬＴＥ）においてアップリンク多重接続方式として選択される。図４は、ＳＣ−ＦＤＭＡに対する送受信器回路の一例を示す。送信器側で、データ又は制御信号は、直列／並列（Ｓ／Ｐ）変換器４０１により直列信号から並列信号に変換される。離散フーリエ変換（ＤＦＴ）部４０２は、時間ドメインデータ又は制御信号にＤＦＴを適用し、この時間ドメインデータがサブキャリアマッピング部４０３により一連のサブキャリアにマッピングされる。低いＰＡＰＲを保証するために、通常、周波数ドメインでのＤＦＴ出力は、一連の隣接するサブキャリアにマッピングされることになる。この際に、ＩＦＦＴ変換部４０４は、この信号を時間ドメインにさらに変換するために、ＤＦＴよりさらに大きいサイズを有するＩＦＦＴを適用することになる。並列／直列（Ｐ／Ｓ）変換器４０５により並列信号から直列信号に変換された後に、ＣＰ挿入部４０６は、ＣＰをデータ又は制御信号に付加する。その後に、このデータ又は制御信号は、Ｔｘフロントエンド処理部４０７に送信される。付加されたＣＰを有するこの処理信号は、頻繁にＳＣ−ＦＤＭＡブロックと呼ばれる。無線通信システムにおいて、信号が、通信チャネル４０８、例えば、多重経路フェージングチャネルを通過した後に、受信器は、Ｒｘフロントエンド処理部４０９により受信器フロントエンド処理を実行し、ＣＰ除去部４１０によりＣＰを除去し、ＦＦＴ変換部４１２及び周波数ドメイン等化器４１３によりＦＦＴを適用することになる。逆離散フーリエ変換（ＩＤＦＴ）部４１４は、この等化した信号が周波数ドメインでデマッピングされた後にＩＤＦＴが実行されることになる。ＩＤＦＴ部の出力は、Ｐ／Ｓ変換器４１５により並列信号に変換された後に、復調及び復号のような後の時間ドメイン処理に対して渡されることになる。
【００４２】
パケット基盤無線データ通信システムにおいて、制御チャネル、すなわち、制御チャネル送信を介して送信された制御信号は、一般的に、データチャネル、すなわち、データ送信を介して送信されたデータ信号を伴う。制御チャネルフォーマット指示子（以下、“ＣＣＦＩ”と称する。）、応答信号（以下、“ＡＣＫ”と称する。）、及びパケットデータ制御チャネル（以下、“ＰＤＣＣＨ”と称する。）を含む制御チャネル情報は、ユーザＩＤ、リソース割当情報、ペイロードサイズ、変調、ハイブリッド自動再送要求（ＨＡＲＱ）情報、及びＭＩＭＯ関連情報のようなデータ信号のための送信フォーマット情報を運搬する。
【００４３】
ハイブリッド自動再送要求（ＨＡＲＱ）は、復号失敗を防止し、信頼性を向上させるために通信システムで幅広く使用される。図５は、符号化器５０１、サブパケット生成器５０２、送受信器回路５０３、及び復号器５０４を含む一般的なＨＡＲＱ送受信器回路を概略的に示す。各データパケットは、特定の順方向エラー訂正（forward error correction：以下、“ＦＥＣ”と称する。）方式を使用して符号化される。サブパケット生成器５０２で生成した各サブパケットは、この符号化されたビットの一部分だけを含んでもよい。フィードバック応答チャネル５０５を介してＮＡＫ（Non-Acknowledgement）で示すように、サブパケットｋに対する送信が失敗すると、受信器がパケットを復号することを助けるために再送信サブパケットｋ＋１を送信する。この再送信サブパケットは、従来のサブパケットと異なる符号化されたビットを含んでもよい。この受信器は、復号の機会を向上させるためにこの受信されたサブパケットのすべてを柔軟に結合するか又は一緒に復号する。通常、最大送信回数は、信頼性、パケット遅延、及び実現複雑度を考慮して決定される。
【００４４】
頻繁に、多入力多出力（ＭＩＭＯ）と呼ばれる多重アンテナ通信システムが、システム性能を向上させるために無線通信で幅広く使用される。図６に示すＭＩＭＯシステムにおいて、送信器６０１は、独立した信号を送信することができる複数のアンテナ６０２を有しており、受信器６０３は、複数の受信アンテナ６０４を有している。１本の送信アンテナだけが存在するか又は１つの送信データストリームだけが存在する場合には、ＭＩＭＯシステムは、単一入力多重出力（single input multiple output：ＳＩＭＯ）となる。１本の受信アンテナだけが存在すると、ＭＩＭＯシステムは、多重入力単一出力（multiple input single output：ＭＩＳＯ）となる。１本の送信アンテナ及び１本の受信アンテナだけが存在すると、ＭＩＭＯシステムは、単一入力単一出力（single input single output：ＳＩＳＯ）となる。ＭＩＭＯ技術は、帯域幅又は全送信電力の増加なしにシステムのスループット及び範囲を相当に増加させることができる。一般的に、ＭＩＭＯ技術は、多重アンテナにより空間ドメインで追加の自由度（dimension of freedom）を使用することにより無線通信システムのスペクトル効率を増加させる。多くの種類のＭＩＭＯ技術が存在する。例えば、空間多重化方式は、多重アンテナを介して送信された複数のデータストリーミングを許容することにより送信率を増加させる。時空間符号化のような送信ダイバーシティ方法は、複数の送信アンテナによる空間ダイバーシティを使用する。受信ダイバーシティ方法は、複数の受信アンテナによる空間ダイバーシティを使用する。ビームフォーミング技術は、受信された信号利得を向上させ、他のユーザに対する干渉を減少させる。空間分割多重接続（Spatial division multiple access：ＳＤＭＡ）は、同一の時間-周波数リソースを介してマルチユーザから又はマルチユーザに信号ストリームが伝送されることを可能にする。受信器は、これらデータストリームの空間的なシグネチャー（spatial signature）により複数のデータストリームを分離することができる。このようなＭＩＭＯ送信技術は、相互に排他的でないことに留意する。実際に、多くのＭＩＭＯ方式が、進歩した無線システムで頻繁に使用される。
【００４５】
チャネル状態が良好である場合に、例えば、端末の速度が低速である場合に、システム性能を向上させるために閉ループＭＩＭＯ方式を使用することができる。閉ループＭＩＭＯシステムにおいて、受信器は、チャネル状態及び／又は選好するＴｘ ＭＩＭＯ処理方式をフィードバックする。送信器は、送信方式を一緒に最適化するためにスケジューリング優先順位、データ、及びリソース使用可能性のような他の考慮事項とともにこのフィードバック情報を使用する。幅広く使用される閉ループＭＩＭＯ方式は、ＭＩＭＯプリコーディングと呼ぶ。プリコーディングとともに、送信データストリームは、複数の送信アンテナに伝達される前に行列が予め乗じられる。図７に示すように、Ｎｔ本の送信アンテナ７０２とＮｒ本の受信アンテナ７０４とが存在すると仮定する。Ｎｔ本の送信アンテナ７０２とＮｒ本の受信アンテナ７０４との間のチャネルをＨとして示す。したがって、Ｈは、Ｎｔ×Ｎｒ行列である。送信器がＨに関する情報を有していると、送信器７０１は、Ｈに従ってもっとも有利な送信方式を選択することができる。例えば、スループットを最大化することが目標であり、送信器でＨに関する情報を使用することができると、プリコーディング行列は、Ｈの右側特異行列になるように選択されることができる。そのようにすることにより、受信器７０３側で複数のデータストリームのための効率的なチャネルを対角化することができ、この複数のデータストリーム間の干渉を除去することができる。しかしながら、Ｈの正確な値をフィードバックするために要求されるオーバーヘッドは、頻繁に制限される。フィードバックオーバーヘッドを減少させるために、一連のプリコーディング行列は、Ｈが具体化することができる可能な値の空間を量子化するために定義される。この量子化とともに、受信器は、選好するプリコーディング方式を、通常選好するプリコーディング行列のインデックス、ランク、及び選好するプリコーディングベクトルのインデックスの形態でフィードバックする。また、受信器は、選好するプリコーディング方式のための関連ＣＱＩ値をフィードバックすることができる。
【００４６】
ＭＩＭＯシステムのもう１つの観点は、送信のための複数のデータストリームが個別に符号化されるか又はともに符号化されるかである。送信のためのすべてのレイヤーがともに符号化されると、単一コードワード（ＳＣＷ）ＭＩＭＯシステムであると呼ぶ。
【００４７】
ＬＴＥシステムにおいて、転送ブロックが大きい際に、この転送ブロックは、多重コードパケットが生成されることができるように多重コードブロックに分割され、これは、並列処理、パイプライン方式の実現、及び電力消費とハードウェア複雑度との間の柔軟なトレードオフ（trade-off）を可能にするような長所があるために有利である。例として、高速ダウンリンクパケットアクセス（ＨＳＤＰＡ）システムにおける高速データ共通チャネル（ＨＳ−ＤＳＣＨ）の符号化過程を図８に示す。現在のＨＳ−ＤＳＣＨ設計において、１つの２４ビットサイクリックリダンダンシーチェック（Cyclic Redundancy Check：ＣＲＣ）のみが転送ブロックのためのエラー検出目的のために生成される。多重コードブロックが１つの送信時間間隔（ＴＴＩ）で生成され送信されると、受信器は、符号ブロックの一部を正確に復号するが、残りは復号することができない。この場合に、受信器は、その転送ブロックに対するＣＲＣが検査されないため、ＮＡＫを送信器にフィードバックすることになる。図９において、参照符号９０１乃至９０５は、転送ブロック、転送ブロックＣＲＣ（ＴＢ ＣＲＣ）、及びコードブロック分割間の関係を示す。
【００４８】
コードブロックＣＲＣを生成するためにＬビットのＣＲＣ多項式を使用すると仮定する。ＣＲＣ生成多項式は、次の通りに表示される。
【００４９】
【数１】
2014112961.tif 000003
【００５０】
一般的に、メッセージは、次の通りに表示される。
【００５１】
【数２】
2014112961.tif 000004
【００５２】
ＣＲＣ符号化は、システマティック形態で実行される。このメッセージのＣＲＣパリティビットは、ｐ０、ｐ１、．．．、ｐＬ−１として表現され、また、次のような多項式で表現されることができる。
【００５３】
【数３】
2014112961.tif 000005
【００５４】
多項式、
【数４】
2014112961.tif 000006
は、ｇ（ｘ）により割られる際に余りが０である値を算出する。
【００５５】
このメッセージ内の各ビットが２進である場合に、このメッセージは、バイナリガロア域（binary Galois field：以下、“ＧＦ（２）”と称する。）上に定義された多項式として表現されることができる。その場合に、‘＋’及び‘−’の演算は、同一である。すなわち、このメッセージビットがバイナリである場合に、ＣＲＣが付加されたメッセージは、
【数５】
2014112961.tif 000007
又は
【数６】
2014112961.tif 000008
の中のいずれか１つで表現されることができる。
【００５６】
以下、本発明において、説明の便宜のために、このメッセージビットをバイナリであると仮定する。しかしながら、本発明に開示された技術思想は、このメッセージビットがバイナリでない場合にも確実に適用可能である。
【００５７】
ＣＲＣが普遍的に使用される理由の中の１つは、実現するのに単純であるためである。ＣＲＣ計算は、線形フィードバックシフトレジスタ（ＬＦＳＲ）により容易に実現されることができる。ＬＦＳＲは、多項式の割り算のための装置として使用されることができる。図１０に示すように、ＬビットのＣＲＣが使用され、ＬＦＳＲ１０００がＬ個のシフトレジスタ（Ｒ０〜ＲＬ−１）を有すると仮定する。スイッチ１００１、１００３、及び１００５は、初期に位置Ｘに置かれる。メッセージビットｍ０、ｍ１、．．．、及びｍＭ−１は、インデックスが増加する順序で一度に１つずつＬＦＳＲ１０００に供給される。最後のビット（ｍＭ−１）がＬＦＳＲ１０００に供給された後に、スイッチ１００１、１００３、及び１００５は、位置Ｙに移動する。ＬＦＳＲ１０００は、最右のレジスタの出力でＣＲＣを出力するために他のＬ回シフトされる。図１０でのＬＦＳＲは、一例であるだけである。多項式の割り算及びＣＲＣ計算のためのＬＦＳＲの他の実現が間違いなく存在する。
【００５８】
ハイブリッドＡＲＱ機能は、チャネル符号化器の出力ビット数を、高速データ共通チャネル（ＨＳ−ＤＳＣＨ）がマッピングされた高速物理ダウンリンク共通チャネル（High Speed Physical Downlink Shared Channel：以下、“ＨＳ−ＰＤＳＣＨ”と称する。）セットの総ビット数にマッチングさせる。ハイブリッドＡＲＱの機能は、リダンダンシーバージョン（redundancy version：以下、“ＲＶ”と称する。）パラメータにより制御される。ハイブリッドＡＲＱ機能の出力での正確なビットのセットは、入力ビットの数、出力ビットの数、及びＲＶパラメータに基づく。図１１に示すように、ハイブリッドＡＲＱ機能は、レートマッチング段１１０１及び１１０３と仮想バッファ１１０５とを含む。チャネル符号化器の出力ビットは、ビット分離段１１０７によりシステマティックビット、パリティビット１、及びパリティビット２に分離され、レートマッチング段に入力される。第１のレートマッチング段１１０１は、入力ビットの数を仮想ＩＲバッファ１１０５にマッチングさせる。入力ビットの数が仮想ＩＲバッファリング容量を超過しない場合には、第１のレートマッチング段１１０１は、透過的であることに留意する。第２のレートマッチング段１１０３は、ＴＴＩの間に第１のレートマッチング段１１０１の出力でのビットの数をＨＳ−ＰＤＳＣＨセットで使用可能な物理チャネルビットの数にマッチングさせる。第２のレートマッチング段１１０３の出力ビットは、ビット収集段１１０９により収集された後に無線網に送信される。
【００５９】
図１２は、ＬＴＥシステムのダウンリンクサブフレーム構成を示す。典型的な構成において、各サブフレームは、例えば、縦軸に示すように1４個のＯＦＤＭシンボルを含み、１ｍｓの長さである。サブフレーム内のＯＦＤＭシンボルは、０から１３までインデキシングされると仮定する。アンテナ０及びアンテナ１に対する基準シンボル（reference symbols：以下、“ＲＳ”と称する。）は、ＯＦＤＭシンボル０（１２０１）、４（１２０３）、７（１２０５）、及び１１（１２０７）に位置する。存在する場合には、アンテナ２及びアンテナ３に対する基準シンボルは、ＯＦＤＭシンボル１（１２１１）及び８（１２１３）に位置する。制御チャネルフォーマット指示子（Control Channel Format Indicator：ＣＣＦＩ）、応答信号（acknowledgement signal：ＡＣＫ）、及びパケットデータ制御チャネル（packet data control channel：ＰＤＣＣＨ）信号を含む制御チャネルは、１番目の１つ、又は２つ、又は３つのＯＦＤＭシンボルで送信される。制御チャネルのために使用されたＯＦＤＭシンボルの個数は、ＣＣＦＩにより示される。例えば、この制御チャネルは、１番目の１つのＯＦＤＭシンボル又は１番目の２つのＯＦＤＭシンボル又は１番目の３つのＯＦＤＭシンボルを占有することができる。データチャネル、すなわち、物理ダウンリンク共通チャネル（Physical Downlink Shared Channel：以下、“ＰＤＳＣＨ”と称する。）は、他のＯＦＤＭシンボルで送信される。
【００６０】
図１３は、データ送信のためのアップリンクサブフレーム構成を示す。ＬＴＥアップリンクは、ＳＣ−ＦＤＭＡ基盤システムであり、幾つかの差を有するＯＦＤＭＡシステムと非常に類似している。ＯＦＤＭシンボルと類似して、各ＳＣ−ＦＤＭＡブロックは、ＣＰを有する。データ送信のために、基準信号は、４番目のＳＣ−ＦＤＭＡブロック１３０１及び１１番目のＳＣ−ＦＤＭＡブロック１３０３に位置する一方、ＳＣ−ＦＤＭＡブロックの残りは、データを運搬する。図１３は、アップリンクサブフレームの時間ドメイン構成だけを示す。各個々のＵＥに対して、その送信は、周波数ドメインで全帯域幅の一部分だけを占有してもよい。そして、異なるユーザ及び制御信号は、ＳＣ−ＦＤＭＡを介して周波数ドメインで多重化される。
【００６１】
本発明では、送信の信頼度を向上させ、送受信器の複雑度を減少させるために送信のための複数のＣＲＣを計算するための方法及び装置を提案する。
【００６２】
本発明の態様、特徴、及び長所は、下記の発明の詳細な説明で開示している様々な実施形態を介して容易に理解することができる。また、本発明の範囲及び精神を逸脱することなく、本発明は、実施形態及び様々な変形及び変更が可能である。したがって、図面及び図面に関する説明は、本質的に本発明の内容を説明するだけであり、本発明の内容を限定しない。また、添付された図面の参照符号は、本発明の一例として説明されるだけであり、本発明を限定しないことに留意すべきである。以下の説明では、主に３ＧＰＰ  ＬＴＥシステムにおけるダウンリンクＯＦＤＭＡを一例として使用する。しかしながら、ここに説明される技術は、明確に、ＬＴＥシステムでの他のチャネル、他のデータ、制御、又は応用可能な他のシステムでの他のチャネルにも使用されることができる。
【００６３】
まず、転送ブロック、コードブロック、及びコードブロックＣＲＣの概念について説明する。図１４は、送信器側での符号化処理回路の一部分を示す。必要であれば、１つのＴＴＩ内の多重転送ブロックは、連続的に連結されることができる。転送ブロック連結の後のビットの数がＺより大きい場合には、これは、問題のコードブロックの最大サイズであり、この際に、転送ブロックの連結後にコードブロック分割がなされる。本発明において、この転送ブロックは、この分割前に転送ブロックＣＲＣを含んでもよく、又は含まなくてもよい。このコードブロック分割後に、ＣＲＣは、このコードブロックの中の幾つか又は全部のために生成されることができる。コードブロックＣＲＣが対応するコードブロックに付加された後に、チャネル符号化器を介してチャネル符号化を実行し、ハイブリッドＡＲＱ機能は、上述したように、チャネル符号化器から出力されたビット数を、高速データ共通チャネル（ＨＳ−ＤＳＣＨ）がマッピングされた高速物理ダウンリンク共通チャネル（ＨＳ−ＰＤＳＣＨ）セットの総ビット数にマッチングさせる。本発明が開示する技術思想が明確に異なるものを適用しても、説明の便宜のために、コードブロックＣＲＣは、すべてのコードブロックのために生成されると仮定する。容易に説明できるように、１つの転送ブロックのみが存在すると仮定する。しかしながら、本発明でのすべての実施形態は、複数の転送ブロック及び転送ブロック連結を有する場合に適用する。また、本発明の概念を説明するために送信器の処理を頻繁に使用しても、本発明でのすべての実施形態は、送信器及び受信器のすべてにＣＲＣ計算を適用する。
【００６４】
ＣＲＣ計算において、この入力ビットは、ａ０、ａ１、．．．、ａＡ−１で表現され、ここで、Ａは、転送ブロックのサイズである。この入力ビットを情報ビットと呼ぶ。本発明で説明される方法は、１つ又は複数の転送ブロックが存在するか否か又は転送ブロックが転送ブロックＣＲＣを含むか否かに関係なく適用する。コードブロックＣＲＣを生成するためにＬビットのＣＲＣ多項式を使用すると仮定する。ＣＲＣ生成多項式は、次のように表現される。
【００６５】
【数７】
2014112961.tif 000009
【００６６】
この転送ブロックは、次のような多項式で表現されることができる。
【００６７】
【数８】
2014112961.tif 000010
【００６８】
コードブロック分割とともに仮定すると、この転送ブロックメッセージは、Ｃ個のコードブロックに分割される。コードブロックｉ内のビットは、
【数９】
2014112961.tif 000011
で表現され、ここで、Ｂｉは、コードブロックｉ（ｉ＝０，１，．．．，Ｃ−１）のサイズである。コードブロックｉの多項式表現は、次のように表現される。
【００６９】
【数１０】
2014112961.tif 000012
【００７０】
明白に、
【数１１】
2014112961.tif 000013
である。
【００７１】
一般性を失わずに、図１５に示すように、転送ブロック１５０１内の情報ビットからコードブロック１５０３、．．．、１５０５までマッピングする自然順序（natural order）を仮定する。
【００７２】
【数１２】
2014112961.tif 000014
【００７３】
すなわち、
【数１３】
2014112961.tif 000015
である。
【００７４】
この転送ブロックは、Ｃコードブロックに分割される。ｉ番目のコードブロック内の情報ビットは、次のようである。
【００７５】
【数１４】
2014112961.tif 000016
【００７６】
このような方法で、この転送ブロックとこのコードブロックとの間の関係は、次のように成立することができる。
【００７７】
【数１５】
2014112961.tif 000017
【００７８】
さらに次のように定義される。
【００７９】
【数１６】
2014112961.tif 000018
【００８０】
ここで、ａｋ（ｘ）は、前のコードブロック内の情報ビットを含み、ｋ番目のコードブロックまでの、この情報ビットの多項式表現である。ａ０（ｘ）＝ｂ０（ｘ）及びａＣ−１（ｘ）＝ａ（ｘ）が成立することが容易に分かる。簡単にするために、本発明の残りの部分では、このような表記は、反復された定義なしに使用される。
【００８１】
本発明の原理による第１の実施形態において、複数の第２のＣＲＣを有する複数の第１のビットの送信処理又はこのような送信の受信処理で、複数の第１のビットの中の少なくとも１つのビットがサブセットに存在しないように、少なくとも１つのＣＲＣが複数の第１のビットのこのサブセットのビットに基づいて計算される。図１６に示す例において、転送ブロックＣＲＣは、転送ブロックから生成され、転送ブロックＣＲＣを含む転送ブロック１６０１は、コードブロック０ １６０３、コードブロック１ １６０５、コードブロック２ １６０７に分割される。ＣＢ０＿ＣＲＣ１６０９は、コードブロック１ １６０５又はコードブロック２ １６０７内の情報ビットに基づかず、コードブロック０ １６０３内の情報ビットに基づいて計算される。このようにすることにより、ＵＥは、コードブロック１ １６０５及びコードブロック２ １６０７に対する受信器の処理が終了する前にコードブロック０ １６０３内の情報ビットが正確に受信されたか否かを確認するためにＣＢ０＿ＣＲＣ１６０９を使用することができる。このような特徴は、ＵＥの複雑度の減少及び電力減少の観点で特に有利である。コードブロックＣＲＣは、対応するコードブロック又はコードブロックのためのエラー検出の提供、電力減少及びコードブロックの中で復号容量の統計的多重化を達成することができる反復的なターボデコーディングの早期中止、１つのコードブロックのデコーディングエラーの場合に他のコードブロックの不必要なデコーディングを避けることができる１つのコードブロックのデコーディングエラー検出などのような目的のために使用されることができる。
【００８２】
本発明の原理による第２の実施形態において、複数の第２のＣＲＣを有する複数の第１のビットの送信処理又はこのような送信の受信処理で、少なくとも１つのＣＲＣは、複数の第１のビットのサブセットに基づいて計算され、この複数の第１のビットは、順方向エラー訂正コードの幾つかのタイプにより一緒に符号化される。例えば、図１６に示すように、ＣＢ０＿ＣＲＣ１６０９は、この転送ブロック内のすべてのビットのサブセットであるコードブロック０ １６０３内のビットに基づいて計算される。コードブロック０ １６０３内のビットは、ターボコードのような幾つかの順方向エラー訂正（ＦＥＣ）コードにより一緒に符号化される。ＦＥＣ符号化は、時には、チャネル符号化とも呼ばれる。また、ＣＢ０＿ＣＲＣ１６０９がこの情報ビット及びＣＲＣビットの両方に関するエラー防止を達成するためにコードブロック０ １６０３内の情報ビットと一緒に符号化されることに留意する。ＣＲＣ計算のための情報ビットのブロック及びＦＥＣチャネル符号化のための情報ビットのブロックを同期化することにより、ＵＥは、この復号化過程の間にコードブロックＣＲＣを使用することができ、対応するコードブロックが正確に復号されるか否かを決定することができる。そして、この過程は、並列又はパイプライン形態及び直列形態でコードブロックＣＲＣを有する各コードブロックに対して個別に行われることができる。
【００８３】
本発明の原理による第３の実施形態において、複数の第２のＣＲＣを有する複数の第１のビットの送信又はこのような送信の受信処理で、第１のＣＲＣは、第１のサブセットのビットに基づいて計算され、第２のＣＲＣは、第２のサブセットのビットに基づいて計算される。図１６は、一例を示す。この例において、この“ビットのサブセット”は、コードブロックと呼ばれる。転送ブロックＣＲＣを含む転送ブロック１６０１は、転送ブロックに対して計算される。この転送ブロックは、３つのコードブロックに分割される。ＣＲＣは、各コードブロックに対して計算される。コードブロック０ １６０３に付加されたコードブロックＣＲＣであるＣＢ０＿ＣＲＣ１６０９は、コードブロック０内のビットに基づいて得られる。コードブロック１ １６０５に付加されたコードブロックＣＲＣであるＣＢ１＿ＣＲＣ１６１１は、コードブロック１内のビットに基づいて得られる。コードブロック２ １６０７に付加されたコードブロックＣＲＣであるＣＢ２＿ＣＲＣ１６１３は、転送ブロックＣＲＣを含むコードブロック２内のビットに基づいて得られる。また、この例において、第１のＣＲＣが得られるビットの第１のサブセットは、第２のＣＲＣが得られるビットの第２のサブセットと重ならない。しかしながら、このビットのサブセットは、本発明の範囲を逸脱することなく、間違いなく重なることができる。また、送信する間に幾つかのサブセットがすべてのビットを含んでもよい。また、本発明を使用するためにすべてのコードブロックに対するＣＲＣを計算する必要がない。幾つかのコードブロックは、コードブロックＣＲＣを有していなくてもよい。また、１つのサブセットは、複数のコードブロック内のビットを含むことができる。例えば、図１７に示すように、ＣＢ０＿ＣＲＣ１７０９は、コードブロック０ １７０３内のビットを含むビットのサブセットに基づいて得られる。ＣＢ１＿ＣＲＣ１７１１は、コードブロック０ １７０３内のビット及びコードブロック１ １７０５内のビットのすべてを含むビットのサブセットに基づいて得られる。ＣＢ２＿ＣＲＣ１７１３は、コードブロック０ １７０３内のビット、コードブロック１ １７０５内のビット、及びコードブロック２ １７０７内のビットのすべてを含むビットのサブセットに基づいて得られる。
【００８４】
本発明の原理による第４の実施形態において、複数の第２のＣＲＣを有する複数の第１のビットの送信又はこのような送信の受信処理で、第１のＣＲＣが誘導されたビットは、第２のＣＲＣが誘導されたビットのサブセットである。図１７は、一例を示す。説明の便宜のために、３つのコードブロックのみを示す。転送ブロックＣＲＣは、この転送ブロックに対して計算される。この際に、この転送ブロックＣＲＣを含む転送ブロック１７０１は、３つのコードブロックに分割される。ＣＲＣは、各コードブロックに対して計算される。コードブロック０ １７０３に付加されたコードブロックＣＲＣであるＣＢ０＿ＣＲＣ１７０９は、コードブロック０内のビットに基づいて得られる。コードブロック１ １７０５に付加されたコードブロックＣＲＣであるＣＢ１＿ＣＲＣ１７１１は、コードブロック０及びコードブロック１内のビットに基づいて得られる。コードブロック２ １７０７に付加されたコードブロックＣＲＣであるＣＢ２＿ＣＲＣ１７１３は、コードブロック０ １７０３、コードブロック１ １７０５、及びコードブロック２ １７０７内のビットに基づいて得られる。このようにすることにより、１つのコードブロックに基づいて得られたＣＲＣと比較してこれらのＣＲＣの検出失敗性能を向上させる。
【００８５】
この転送ブロックが
【数１７】
2014112961.tif 000019
であると仮定し、ここで、Ａは、この転送ブロックサイズである。
【００８６】
転送ブロックＣＲＣ（ＴＢ ＣＲＣ）が使用されると、ＴＢ ＣＲＣは、メッセージ内に含まれる。上述したように、この転送ブロックａ（ｘ）は、ｂｉ（ｘ）により表現されるコードブロックｉを有するＣ個のコードブロックに分割される。１つのＣＲＣ、すなわち、ＣＢ０＿ＣＲＣを計算し、これを１番目のコードブロックに付加する。ＣＢ０＿ＣＲＣは、１番目のコードブロック内の幾つか又はすべてのビットから得られることができる。ＣＢ０＿ＣＲＣは、下記の数式のように表現される。
【００８７】
【数１８】
2014112961.tif 000020
【００８８】
ＣＢ０＿ＣＲＣを計算する一例は、
【数１９】
2014112961.tif 000021
をＣＲＣ生成多項式ｇ（ｘ）で割った余りを探すものであり、ここで、ｐ０（ｘ）は、次の数式のように表現される。
【００８９】
【数２０】
2014112961.tif 000022
【００９０】
ここで、ｑ０（ｘ）は、
【数２１】
2014112961.tif 000023
をｇ（ｘ）で割った商である。
【００９１】
他のＣＲＣ、すなわち、ＣＢ１＿ＣＲＣを計算し、これを２番目のコードブロックに付加する。ＣＢ１＿ＣＲＣは、１番目のコードブロック内の幾つか又はすべてのビット及び２番目のコードブロック内の幾つか又はすべてのビットから得られることができる。ＣＢ１＿ＣＲＣは、下記の数式のように表現される。
【００９２】
【数２２】
2014112961.tif 000024
【００９３】
ＣＢ１＿ＣＲＣを計算する一例は、
【数２３】
2014112961.tif 000025
をＣＲＣ生成多項式ｇ（ｘ）で割った余りを探すものであり、ここで、ｐ１（ｘ）は、次の数式のように表現されることができる。
【００９４】
【数２４】
2014112961.tif 000026
【００９５】
ここで、ｑ１（ｘ）は、
【数２５】
2014112961.tif 000027
をｇ（ｘ）で割った商である。
【００９６】
１番目のコードブロック内の情報ビット及び２番目のコードブロック内の情報ビットのすべてに基づいてＣＢ１＿ＣＲＣを得ることにより、ＣＢ１＿ＣＲＣが１番目のコードブロック及び２番目のコードブロック内の情報ビットのエラーを検出するために使用されることができるので、検出失敗確率が減少する。
【００９７】
明確に、２つのコードブロック以上が存在する場合には、類似した方法でこの演算を拡張することができる。例えば、コードブロック２に付加されたＣＲＣは、コードブロック０、コードブロック１、及びコードブロック２内のビットから得られることができる。選択的に、１つのコードブロックに付加されたＣＲＣは、現在のコードブロックを含む前のすべてのコードブロックからのビットに基づいて得られる必要はない。例えば、コードブロック２に付加されたＣＲＣは、コードブロック１及びコードブロック２内のビットから得られることができるが、コードブロック０内のビットから得られることはできない。図１８に示すように、転送ブロックＣＲＣが存在しない場合にも、本実施形態が適用されることができる。ＣＢ ＣＲＣのエラー検出を十分に信頼できる場合には、ＴＢ ＣＲＣは要求されない。
【００９８】
本発明の原理による第５の実施形態において、複数の第２のＣＲＣを有する複数の第１のビットの送信又はこのような送信の受信処理で、転送ブロックＣＲＣは、コードブロック分割の前に、コードブロックＣＲＣが計算されない少なくとも１つのサブセットのビットが存在する１つの転送ブロック内のすべてのビットから誘導される。図１９に示すように、転送ブロックＣＲＣは、この転送ブロック内のビットに基づいて計算される。この際に、この転送ブロックＣＲＣを含む転送ブロック１９０１は、３つのコードブロックに分割される。この例において、ＣＢ０＿ＣＲＣ１９０９は、コードブロック０ １９０３内のビットに基づいて計算される。ＣＢ１＿ＣＲＣ１９１１は、コードブロック０ １９０３及びコードブロック１ １９０５内のビットに基づいて計算される。この転送ブロック内のすべてのビットを含む転送ブロックＣＲＣが存在するために、コードブロック２に対するコードブロックＣＲＣは必要でない。ＣＢ０＿ＣＲＣ１９０９は、コードブロック０ １９０３に対するターボデコーディング反復を中止させるために使用されることができる。ＣＢ１＿ＣＲＣ１９１１は、コードブロック１ １９０５に対するターボデコーディング反復を中止させるために使用されることができる。ＴＢ＿ＣＲＣは、コードブロック２ １９０７に対するターボデコーディング反復を中止させるために使用されることができる。同時に、ＴＢ＿ＣＲＣは、全転送ブロックのためのエラー検出を提供する。
【００９９】
本発明の原理による第６の実施形態において、複数の第２のＣＲＣを有する複数の第１の情報ビットの送信又はこのような送信の受信処理で、第１のＣＲＣは、すべての情報ビットから誘導される一方、第２のＣＲＣは、この情報ビットのサブセットから誘導される。図２０に示すように、コードブロック分割の前に何の転送ブロックＣＲＣも計算されない。転送ブロック２００１は、３つのコードブロックに分割される。コードブロックＣＲＣは、３つのコードブロックの各々に対して計算される。ＣＢ０＿ＣＲＣ２００９は、コードブロック０ ２００３内のビットから得られる。ＣＢ１＿ＣＲＣ２０１１は、コードブロック１ ２００５内のビットから得られる。ＣＢ２＿ＣＲＣ２０１３は、コードブロック０ ２００３、コードブロック１ ２００５、及びコードブロック２ ２００７内のビットから得られる。ＣＢ０＿ＣＲＣ２００９は、コードブロック０ ２００３に対するターボデコーディング反復の中止又はエラー検出のために使用されることができる。ＣＢ１＿ＣＲＣ２０１１は、コードブロック１ ２００５に対するターボデコーディング反復の中止又はエラー検出のために使用されることができる。そして、ＣＢ２＿ＣＲＣ２０１３は、コードブロック２ ２００７に対するターボデコーディング反復の中止又はエラー検出のために使用されることができる。同時に、ＣＢ２＿ＣＲＣ２０１３は、全転送ブロックのためにエラー検出を提供する。
【０１００】
下記の実施形態では、線形フィードバックシフトレジスタ（ＬＦＳＲ）基盤装置が複数の情報ビットのための複数のＣＲＣを効率的に計算するために使用されることができる。説明の便宜上、送信器側のＣＲＣ生成を使用しても、当該技術分野における通常の知識を有するものであれば、この方法を受信器処理にも適用することができる。説明の便宜上、ＣＲＣ計算装置は、すべてゼロ状態に初期化されると仮定する。しかしながら、本発明で開示した技術思想は、ＬＦＳＲの初期状態が非ゼロ状態に設定される際にも適用することができる。
【０１０１】
本発明の原理による第７の実施形態において、複数の第２の情報ビットのための複数の第１のＣＲＣは、１つのＣＲＣ計算装置で反復的に計算されることができる。１つのＣＲＣ、すなわち、ＣＢ０＿ＣＲＣを計算し、これを１番目のコードブロックに付加する。ＣＢ０＿ＣＲＣは、１番目のコードブロック内のビットの幾つか又はすべてから得られることができる。ＣＢ０＿ＣＲＣは、下記の数式のように表現される。
【０１０２】
【数２６】
2014112961.tif 000028
【０１０３】
ＣＢ０＿ＣＲＣを計算する一例は、
【数２７】
2014112961.tif 000029
をＣＲＣ生成多項式ｇ（ｘ）で割った余りを探すものであり、ここで、ｐ０（ｘ）は、次の数式のように表現される。
【０１０４】
【数２８】
2014112961.tif 000030
【０１０５】
ここで、ｑ０（ｘ）は、
【数２９】
2014112961.tif 000031
をｇ（ｘ）で割った商である。
【０１０６】
他のＣＲＣ、すなわち、ＣＢ１＿ＣＲＣを計算し、これを２番目のコードブロックに付加する。ＣＢ１＿ＣＲＣは、１番目のコードブロック内のビット及び２番目のコードブロック内のビットから得られることができる。ＣＢ１＿ＣＲＣは、下記の数式のように表現される。
【０１０７】
【数３０】
2014112961.tif 000032
【０１０８】
すなわち、ＣＢ１＿ＣＲＣは、
【数３１】
2014112961.tif 000033
をＣＲＣ生成多項式ｇ（ｘ）で割った余りであり、ここで、ｐ１（ｘ）は、次のように表現される。
【０１０９】
【数３２】
2014112961.tif 000034
【０１１０】
ここで、ｑ１（ｘ）は、
【数３３】
2014112961.tif 000035
をｇ（ｘ）で割った商である。
【０１１１】
１番目のコードブロック内の情報ビット及び２番目のコードブロック内の情報ビットのすべてに基づいてＣＢ１＿ＣＲＣを得ることにより、ＣＢ１＿ＣＲＣが１番目のコードブロック及び２番目のコードブロック内のエラーを検出するために使用されることができるので、検出失敗確率が減少する。同様に、ｋ番目のコードブロックに対するＣＲＣは、ａｋ（ｘ）・ｘＬをｇ（ｘ）で割った余りとして計算されることができる。すなわち、次のように表現される。
【０１１２】
【数３４】
2014112961.tif 000036
【０１１３】
ここで、ｑｋ（ｘ）は、ａｋ（ｘ）・ｘＬをｇ（ｘ）で割った商である。
【０１１４】
【数３５】
2014112961.tif 000037
【０１１５】
ＣＲＣを計算するこの方法は、簡素なＣＲＣ計算方法に適当である。ｋ番目のコードブロックに対するＣＲＣは、下記の数式のように表現される。
【０１１６】
【数３６】
2014112961.tif 000038
【０１１７】
言い換えれば、ＣＲＣ ａｋ（ｘ）は、このＣＲＣ
【数３７】
2014112961.tif 000039
と同一である。
【０１１８】
図２１は、ｉ＝０，１，．．．，Ｃ−１である際に、ＣＲＣ ｐｉ（ｘ）を反復的に計算するための回路の一例を示す。図２１に示すように、ＣＲＣを計算するための装置は、情報データを受信するための入力ポート２１０９と、この情報データ及びＣＲＣを出力するための出力ポート２１１１と、入力ポート２１０９と出力ポート２１１１との間に通信的に接続された線形フィードバックシフトレジスタ（ＬＦＳＲ）部２１００とから構成される。ＬＦＳＲ部２１００は、Ｌ個のシフトレジスタ２１１５と、Ｌ個のＡＮＤゲート２１１３と、Ｌ個のＸＯＲゲート２１１７とを含む。ＣＲＣレジスタ部２１１９は、入力ポート２１０９とＬＦＳＲ部２１００との間に接続される。ＣＲＣレジスタ部２１１９は、Ｌ個のＣＲＣレジスタを含む。第１のスイッチ２１０１は、入力ポート２１０９とＣＲＣレジスタ部２１１９との間に位置する。第１のスイッチ２１０１は、入力ポート２１０９とＣＲＣレジスタ部２１１９とを接続するための位置Ｘと、入力ポート２１０９とＣＲＣレジスタ部２１１９との接続を解除するための位置Ｙとを有する。第２のスイッチ２１０３は、ＬＦＳＲ部２１００のフィードバックループに位置する。第２のスイッチ２１０３は、ＬＦＳＲ部２１００のフィードバックループに接続するための位置Ｘと、ＬＦＳＲ部２１００のフィードバックループへの接続を解除するための位置Ｙとを有する。第３のスイッチ２１０５は、ＬＦＳＲ部２１００とＣＲＣレジスタ部２１１９との間に位置する。第３のスイッチ２１０５は、ＬＦＳＲ部２１００とＣＲＣレジスタ部２１１９との接続を解除するための位置Ｘと、ＬＦＳＲ部２１００とＣＲＣレジスタ部２１１９とを接続するための位置Ｙとを有する。第４のスイッチ２１０７は、入力ポート２１０９及びＬＦＳＲ部２１００と、出力ポート２１１１との間に位置する。第４のスイッチ２１０７は、入力ポート２１０９と出力ポート２１１１とを接続するための位置Ｘと、ＬＦＳＲ部２１００と出力ポート２１１１とを接続するための位置Ｙとを有する。例えば、このスイッチは、電界効果トランジスタ（ＦＥＴ）のような現在の電気的スイッチであることができる。図２１に示す装置を動作させるための対応する手続きは、概略的に次の通りである。
【０１１９】
１．ＬＦＳＲ部２１００をすべてゼロ状態に初期化する。ｋ＝０に設定する。ＣＲＣレジスタをゼロに初期化する。すべてのスイッチ２１０１、２１０３、２１０５、及び２１０７を位置Ｘで設定する。
２．１度に１つのビットずつｂｋ（ｘ）をこの回路に入力する。また、ＬＦＳＲがビット入力ごとに１回シフトされる。
３．すべてのスイッチ２１０１、２１０３、２１０５、及び２１０７を位置Ｙに変更する。
４．ＬＦＳＲ部２１００及びＣＲＣレジスタを出力ｐｋ（ｘ）にＬ回シフトし、これがＬビットＣＲＣになる。
５．ＬＦＳＲ部２１００をすべてゼロ状態にリセットする。すべてのスイッチを位置Ｘに変更する。
６．ｋを増加させる。
７．ｋ＜Ｃである場合に、ステップ２に進む。
【０１２０】
ｋ番目のコードブロックに付加されたＣＲＣは、上述した数式（２０）により表現されることができる。言い換えれば、ｋ番目のコードブロックのＣＲＣは、ｋ番目のコードブロックの情報ビット及び前のすべてのコードブロックに基づいて計算される。理解することができるように、各コードブロックをこの回路に入力した後に、ＣＲＣが格納されると共に、ある時点で次のコードブロックのためのＣＲＣ計算に組み入れられるべきであることを除いては、このコードブロックＣＲＣの計算は、転送ブロックＣＲＣの計算と同一である。このような方法で、回路を区分し、コードブロックＣＲＣ及び転送ブロックＣＲＣを計算するための余分の計算複雑度を避ける。実際に、最後のコードブロックＣＲＣは、転送ブロックＣＲＣと同一である。この構成は、多重コードブロックのパイプライン方式の構成にぴったり合う。また、この転送ブロックの検出失敗性能が最小に保証される。上述した数式（２０）は、ｋ番目のコードブロックＣＲＣがｋ番目のコードブロック及び前のすべてのコードブロックの情報ビットに基づいて計算されることに留意する。
【０１２１】
選択的に、本発明の原理による第８の実施形態によると、ｉ＝０，１，．．．，Ｃ−１である際に、ＣＲＣ ｐｉ（ｘ）を反復的に計算するための装置のもう１つの例は、図２２に示されている。図２２に示すように、この回路は、情報データを受信するための入力ポート２２１５と、この情報データ及びＣＲＣを出力するための出力ポート２２１７と、入力ポート２２１５と出力ポート２２１７との間に接続されたＬＦＳＲ部２２００とから構成される。ＬＦＳＲ部２２００は、Ｌ個のシフトレジスタを含む。この回路は、Ｌ個のシフトレジスタから／にデータ値を読み書きするためのＬ個のシフトレジスタの中で対応するレジスタに接続されたＬ個の状態レジスタ２２１３をさらに含む。第１のスイッチ２２０１は、入力ポート２２１５とＬＦＳＲ部２２００との間に位置する。第１のスイッチ２２０１は、入力ポート２２１５とＬＦＳＲ部２２００とを接続するための位置Ｘと、入力ポート２２１５とＬＦＳＲ部２２００との接続を解除するための位置Ｙとを有する。第２のスイッチ２２０３は、ＬＦＳＲ部２２００のフィードバックループに位置する。第２のスイッチ２２０３は、ＬＦＳＲ部２２００のフィードバックループを接続するための位置Ｘと、ＬＦＳＲ部２２００のフィードバックループへの接続を解除するための位置Ｙとを有する。第３のスイッチ２２０５は、入力ポート２２１５及びＬＦＳＲ部２２００と、出力ポート２２１７との間に位置する。第３のスイッチ２２０５は、入力ポート２２１５と出力ポート２２１７とを接続するための位置Ｘと、ＬＦＳＲ部２２００と出力ポート２２１７とを接続するための位置Ｙとを有する。この装置は、図２１に示す装置と同一のＣＲＣ計算を達成する。対応する手順は、概略的に次の通りである。
【０１２２】
１．ＬＦＳＲ部２２００をすべてゼロ状態に初期化する。ｋ＝０に設定する。状態レジスタ２２１３を０に初期化する。すべてのスイッチ２２０１、２２０３、及び２２０５を位置Ｘで設定する。
２．１度に１つのビットずつｂｋ（ｘ）をこの回路に入力する。また、ＬＦＳＲがビット入力ごとに１回シフトされる。
３．ＬＦＳＲ部２２００内のシフトレジスタの値を対応する状態レジスタ２２１３に記録する。すべてのスイッチ２２０１、２２０３、及び２２０５を位置Ｙに変更する。
４．ｐｋ（ｘ）を得るためにＬＦＳＲ部２２００をＬ回シフトし、これがＬビットＣＲＣになる。
５．すべてのスイッチ２２０１、２２０３、及び２２０５を位置Ｘに変更する。状態レジスタ２２１３の値をＬＦＳＲ部２２００内の対応するシフトレジスタに記録する。
６．ｋを増加させる。
７．ｋ＜Ｃである場合に、ステップ２に進む。
【０１２３】
本発明の原理の第９の実施形態によると、多重コードブロックに対するＣＲＣを計算するための他の方法は、２つのＬＦＳＲを使用するものである。図２３に示すように、この回路は、情報データを受信するための入力ポート２３１１と、この情報データ及びＣＲＣを出力するための出力ポート２３１３と、入力ポート２３１１と出力ポート２３１３との間に接続され、Ｌ個のシフトレジスタを含む第１のＬＦＳＲ部２３００と、入力ポート２３１１と出力ポート２３１３との間に接続され、第１のＬＦＳＲ部２３００と並列に位置し、Ｌ個のシフトレジスタを含む第２のＬＦＳＲ部２３０１とから構成される。第１のスイッチ２３０３は、入力ポート２３１１と、第１のＬＦＳＲ部２３００及び第２のＬＦＳＲ部２３０１の間の共通ノード２３１７との間に位置する。第１のスイッチ２３０３は、入力ポート２３１１と共通ノード２３１７とを接続するための位置Ｘと、入力ポート２３１１と共通ノード２３１７との接続を解除するための位置Ｙとを有する。第２のスイッチ２３０５は、第１のＬＦＳＲ部２３００のフィードバックループに位置する。第２のスイッチ２３０５は、第１のＬＦＳＲ部２３００のフィードバックループを接続するための位置Ｘと、第１のＬＦＳＲ部２３００のフィードバックループの接続解除のための位置Ｙとを有する。第３のスイッチ２３０７は、入力ポート２３１１と、第１のＬＦＳＲ部２３００と第２のＬＦＳＲ部２３０１との間の共通ノード２３１７と、出力ポート２３１３との間に位置する。第３のスイッチ２３０７は、入力ポート２３１１と出力ポート２３１３とを接続するための位置Ｘと、第１のＬＦＳＲ部２３００と出力ポート２３１３とを接続するための位置Ｙと、第２のＬＦＳＲ部２３０１と出力ポート２３１３とを接続するための位置Ｚとを有する。第４のスイッチ２３０９は、第２のＬＦＳＲ部２３０１のフィードバックループに位置する。第４のスイッチ２３０９は、第２のＬＦＳＲ部２３０１のフィードバックループを接続するための位置Ｘと、第２のＬＦＳＲ部２３０１のフィードバックループの接続を解除するための位置Ｚとを有する。この方法は、概略的に次の通りである。
【０１２４】
１．第１のＬＦＳＲ部２３００及び第２のＬＦＳＲ部２３０１をすべてゼロ状態に初期化する。ｋ＝０に設定する。すべてのスイッチ２３０３、２３０５、２３０７、及び２３０９を位置Ｘで設定する。
２．１度に１つのビットずつ入力ポート２３１１を介してｂｋ（ｘ）をこの回路に入力する。また、第１のＬＦＳＲ部２３００及び第２のＬＦＳＲ部２３０１がビット入力ごとに１回シフトされる。
３．第１のスイッチ２３０３を位置Ｙに変更する。
４．ｋ＝Ｃ−１である場合に、ステップ８に進む。そうでなければ、スイッチ２３０５及び２３０７を位置Ｙに変更する。
５．ｐｋ（ｘ）を得るために第１のＬＦＳＲ部２３００をＬ回シフトし、これがｋ番目のコードブロックのためのＬビットＣＲＣになる。
６．すべてのスイッチ２３０３、２３０５、及び２３０７を位置Ｘに変更する。第１のＬＦＳＲ部２３００をリセットする。
７．ｋを増加させ、ステップ２に進む。
８．スイッチ２３０５及び２３０７を位置Ｚに変更する。
９．ｐＣ−１（ｘ）を得るために第２のＬＦＳＲ部２３０１をＬ回シフトし、これが最後のコードブロックのためのＬビットＣＲＣになる。
【０１２５】
この方法は、最後のコードブロックを除いたｋ番目のコードブロック内の情報ビットのみに基づいてｋ番目のコードブロックＣＲＣを計算する。したがって、最後のコードブロックＣＲＣを除いたｋ番目のコードブロックＣＲＣは、次のように表現されることができる。
【０１２６】
【数３８】
2014112961.tif 000040
【０１２７】
ここで、Ｃは、コードブロックの総数である。最後のコードブロックＣＲＣは、第２のＬＦＳＲにより計算され、すべてのコードブロック内の情報ビットから得られる。したがって、最後のコードブロックＣＲＣは、次のように表現されることができる。
【０１２８】
【数３９】
2014112961.tif 000041
【０１２９】
本発明の原理による第１０の実施形態によれば、もう１つの方法は、メッセージａ（ｘ）をＣＲＣ計算回路に入力する前に、メッセージａ（ｘ）ですべてのコードブロックＣＲＣに対するビット位置にＬ個の０を挿入することである。図２４は、本実施形態について説明している。この回路は、情報データを受信するための入力ポート２４０７と、このデータ情報及びＣＲＣを出力するための出力ポート２４０９と、入力ポート２４０７と出力ポート２４０９との間に接続され、Ｌ−１の次数を有するＣＲＣ生成多項式ｇ（ｘ）でこの情報データを変換するためのＬ個のシフトレジスタを含むＬＦＳＲ部２４００とから構成される。第１のスイッチ２４０１は、入力ポート２４０７とＬＦＳＲ部２４００との間に位置する。第１のスイッチ２４０１は、入力ポート２４０７とＬＦＳＲ部２４００とを接続するための位置Ｘと、入力ポート２４０７とＬＦＳＲ部２４００との接続を解除するための位置Ｙとを有する。第２のスイッチ２４０３は、ＬＦＳＲ部２４００のフィードバックループに位置する。第２のスイッチ２４０３は、ＬＦＳＲ部２４００のフィードバックループを接続するための位置Ｘと、ＬＦＳＲ部２４００のフィードバックループの接続を解除するための位置Ｙとを有する。第３のスイッチ２４０５は、入力ポート２４０７及びＬＦＳＲ部２４００と、出力ポート２４０９との間に位置する。第３のスイッチ２４０５は、入力ポート２４０７と出力ポート２４０９とを接続するための位置Ｘと、ＬＦＳＲ部２４００と出力ポート２４０９とを接続するための位置Ｙとを有する。Ｌ個のシフトのためにＸからＹへのスイッチの位置を変更することによりＬ個の０が付加されることに留意する。本質的に、この場合に、ＬＦＳＲの初期状態を前のコードブロックに依存するように許容することにより、現在のＣＲＣが現在のコードブロック及び前のコードブロック内のビットを保護することができるようにする。この方法は、概略的に次の通りである。
【０１３０】
１．ＬＦＳＲ部２４００をすべてゼロ状態に初期化する。ｋ＝０に設定する。すべてのスイッチ２４０１、２４０３、及び２４０５を位置Ｘで設定する。
２．１度に１つのビットずつ入力ポート２４０７を介してｂｋ（ｘ）をこの回路に入力する。また、このＬＦＳＲがビット入力ごとに１回シフトされる。
３．すべてのスイッチ２４０１、２４０３、及び２４０５を位置Ｙに変更する。
４．ｐｋ（ｘ）を得るためにＬＦＳＲ部２４００をＬ回シフトし、これがｋ番目のコードブロックのためのＬビットＣＲＣになる。
５．すべてのスイッチ２４０１、２４０３、及び２４０５を位置Ｘに変更する。
６．ｋを増加させる。
７．ｋ＜Ｃである場合に、ステップ２に進む。
【０１３１】
以上、本発明を具体的な実施形態を参照して詳細に説明してきたが、本発明の範囲及び趣旨を逸脱することなく様々な変更が可能であるということは、当業者には明らかであり、本発明の範囲は、上述の実施形態に限定されるべきではなく、特許請求の範囲の記載及びこれと均等なものの範囲内で定められるべきである。
【図１】
2014112961.tif 000042
【図２】
2014112961.tif 000043
【図３】
2014112961.tif 000044
【図４】
2014112961.tif 000045
【図５】
2014112961.tif 000046
【図６】
2014112961.tif 000047
【図７】
2014112961.tif 000048
【図８】
2014112961.tif 000049
【図９】
2014112961.tif 000050
【図１０】
2014112961.tif 000051
【図１１】
2014112961.tif 000052
【図１２】
2014112961.tif 000053
【図１３】
2014112961.tif 000054
【図１４】
2014112961.tif 000055
【図１５】
2014112961.tif 000056
【図１６】
2014112961.tif 000057
【図１７】
2014112961.tif 000058
【図１８】
2014112961.tif 000059
【図１９】
2014112961.tif 000060
【図２０】
2014112961.tif 000061
【図２１】
2014112961.tif 000062
【図２２】
2014112961.tif 000063
【図２３】
2014112961.tif 000064
【図２４】
2014112961.tif 000065