(57)【要約】【課題】論理回路と混載可能でドレイン電極に負電圧を印加する動作がある回路に用いられる電流密度の大きなMOSFETを提供する。【解決手段】SOI基板に形成され、ドレイン電極に負電圧を印加されるMOSFETのゲート電極とドレインの中間位置に絶縁膜に囲まれた電極を設け、且つ前記電極をグランドに接続することでドリフト領域の不純物濃度の増加よる耐圧の低下を抑える。ドリフト抵抗が低下することによって、電流密度が向上する。【選択図】図１
2014056877.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と第一導電型半導体層との間に埋め込み絶縁膜を設けた構造の半導体基板と、前記第一導電型半導体層の表面側に選択的に形成された第一導電型ベース領域と、第一導電型ベース領域内もしくは隣接して形成された第二導電型ソース領域と、前記第一導電型半導体層の表面側に選択的に形成され、前記第一導電型ベース領域に隣接して形成された第二導電型ドリフト領域と、前記第一導電型半導体層の表面側に選択的に形成され、前記第二導電型ドリフト領域内もしくは隣接して形成された第二導電型ドレイン領域と、第二導電型ソース領域と第一導電型ベース領域の上に形成されたゲート絶縁膜と、前記第二導電型ドリフト領域の上に形成されたゲート絶縁膜より厚い絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜より厚い絶縁膜上に設けられるとともに前記支持基板と同じ電位に接続した追加電極とを有する半導体装置であり、
該半導体装置を回路素子として用いる回路において、前記支持基板の電位に対して前記第二導電型ドレイン、ソースの一方に負電位が印加されることを特徴とする半導体装置。
【請求項２】
支持基板と第一導電型半導体層との間に埋め込み絶縁膜を設けた構造の半導体基板と、前記第一導電型半導体層の表面側に選択的に形成された第一導電型ベース領域と、第一導電型ベース領域内もしくは隣接して形成された第二導電型ソース領域と、前記第一導電型半導体層の表面側に選択的に形成され、前記第一導電型ベース領域に隣接して形成された第二導電型ドリフト領域と、前記第一導電型半導体層の表面側に選択的に形成され、前記第二導電型ドリフト領域内もしくは隣接して形成された第二導電型ドレイン領域と、第二導電型ソース領域と第一導電型ベース領域の上に形成されたゲート絶縁膜と、前記第二導電型ドリフト領域の上に形成されたゲート絶縁膜より厚い絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜より厚い絶縁膜上に設けられた追加電極とを有する半導体装置であって、
前記第一導電型半導体層が、前記埋め込み絶縁膜と前記第一導電型半導体層を島状に区分する絶縁分離領域とで囲まれた複数の島領域に区分され、当該複数の島領域の第一の島領域に形成される半導体装置であり、
前記複数の島領域の第二の島領域に、前記半導体装置を制御する論理回路の半導体素子が形成され、前記追加電極は、当該第二の島領域の電位と同じ電位に接続され、
該半導体装置を回路素子として用いる回路において、前記支持基板の電位に対して前記第二導電型ドレイン、ソースの一方に負電位が印加されることを特徴とする半導体装置。
【請求項３】
支持基板と第一導電型半導体層の間に埋め込み絶縁膜を設けた構造の半導体基板と、前記第一導電型半導体層の表面側に選択的に形成された第一導電型ベース領域と、第一導電型ベース領域内もしくは隣接して形成された第二導電型ソース領域と、前記第一導電型の半導体層表面側に選択的に形成され、前記第一導電型ベース領域に隣接して形成された第二導電型ドリフト領域と、前記第一導電型半導体層の表面側に選択的に形成され、前記第二導電型ドリフト領域内もしくは隣接して形成された第二導電型ドレイン領域と、第二導電型ソース領域と第一導電型ベース領域の上に形成されたゲート絶縁膜と、前記第二導電型ドリフト領域の上に形成されたゲート絶縁膜より厚い絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜より厚い絶縁膜上に設けられるとともに−５Ｖ以上、５Ｖ以下の電位が与えられた追加電極とを有する半導体装置であり、
該半導体装置を回路素子として用いる回路において、前記支持基板の電位に対して前記第二導電型ドレイン、ソースの一方に負電位が印加されることを特徴とする半導体装置。
【請求項４】
請求項１から３のいずれかに記載の半導体装置において、前記半導体装置は、ｐ型MOSFETであり、上記回路での該ｐ型MOSFETのオフ時において、該ｐ型MOSFETのソースに正の電圧、ドレインに負の電圧が印加される状態になることを特徴とする半導体装置。
【請求項５】
請求項３に記載の半導体装置において、前記追加電極に与えられる電位は、前記半導体装置を制御する論理回路の電源電位であることを特徴とする半導体装置。
【請求項６】
請求項３に記載の半導体装置において、前記追加電極に与えられる電位は接地電位であることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、前記追加電極に与えられる電位は、前記支持基板に接続された接地電位であることを特徴とする半導体装置。
【請求項８】
請求項３に記載の半導体装置において、前記第一導電型半導体層は、前記埋め込み絶縁膜と前記第一導電型半導体層を島状に区分する絶縁分離領域とで囲まれた複数の島領域に区分され、前記複数の島領域の少なくとも一つの島領域に、前記半導体装置が形成され、前記複数の島領域の他の少なくとも一つの島領域に、前記半導体装置を制御する論理回路の半導体素子が形成され、前記追加電極に与えられる接地電位は、前記該論理回路の半導体素子が形成された島領域が接続された接地電位であることを特徴とする半導体装置。
【請求項９】
請求項５から８のいずれかに記載の半導体装置において、前記半導体装置は、ｐ型MOSFETであり、上記回路での該ｐ型MOSFETのオフ時において、該ｐ型MOSFETのソースに正の電圧、ドレインに負の電圧が印加される状態になることを特徴とする半導体装置。
【請求項１０】
請求項１から３のいずれかに記載の半導体装置を有することを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０に記載の半導体集積回路装置において、ハイサイドのｐ型MOSFETのドレインとローサイドｎ型MOSFETのドレインとが接続され、ｐ型MOSFETとｎ型MOSFETが直列接続された出力段回路と、該出力段回路を制御する論理回路が設けられたことを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１に記載の半導体集積回路装置において、ハイサイドのｐ型MOSFETのソースには正電位の電源が接続され、ローサイドのｎ型MOSFETのソースには負電位の電源が接続されたことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、MOSFET（metal−oxide−semiconductor field effect transistor）やMISFET（metal−insulator−semiconductor field effect transistor）等と呼称される絶縁ゲートを用いた半導体装置とそれを用いた半導体集積回路装置に関するものである。
【背景技術】
【０００２】
近年、機能集約や高機能化により、論理規模の大きな半導体集積回路装置の開発が進んでいる。アナログデジタル混載集積回路の分野においても、車載、産業、医療向けに、２０Vから６００Vクラスの中高耐圧素子とCMOS（Complementary MOSFET）構成の論理回路を組み合わせた半導体集積回路装置の開発が行われている。このようなアナログデジタル混載集積回路は、その製品で実現しようとする機能にカスタマイズされた設計開発がされており、必要とされる半導体集積回路装置（以下、ICと略称する）の性能やそこに用いられる半導体素子の性能にも改善が求められている。
【０００３】
複数の高耐圧半導体素子と、駆動回路を構成する論理回路部の半導体素子を１つの半導体基板上に集積化するICとしては、特許文献１（特開平１１−１４５４６２）に開示されるように、シリコン支持基板と半導体回路を形成するシリコン層の間に酸化膜を挟んだSOI（Silicon on Insulator）基板が好適であり、高耐圧パワーICに用いられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１４５４６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
アナログデジタル混載集積回路の一例として、医療用超音波パルサーICがあり、複数のチャンネルから図３に示すような正負対称な電圧波形を超音波振動子に出力し、超音波振動子から検査対象に超音波を放射し、検査対象からのエコーを受けた振動子の電圧信号を受信するICである。
【０００６】
前記の正負対称な電圧波形を出力する回路として図２に示す出力段回路が用いられる。図２の回路はハイサイド（上アーム）をp型MOSFET、ローサイド（下アーム）をｎ型MOSFETで構成したブリッジ回路である。ハイサイド側のp型MOSFETのソース電極に正電位の電源が、ローサイド側のｎ型MOSFETのソース電極に負電位の電源が接続されている。電源26の正出力電圧を＋Vp、電源27の負出力電圧を−Vmとすると、VpおよびVmは50〜150 Vの範囲である。ローサイド側のｎ型MOSFETがオフで、ハイサイド側のp型MOSFETのゲート電極にゲート電圧が印加されてp型MOSFETがオンすると、そのドレイン電極に接続された出力端子には＋Vpが出力される。一方、ハイサイド側のp型MOSFETがオフで、ローサイド側のｎ型MOSFETのゲート電極にゲート電圧が印加されてローサイド側のｎ型MOSFETがオンすると、そのドレイン電極に接続された出力端子には−Vmが出力される。
【０００７】
集積回路の製造には安価なｐ型支持基板の上にｎ型シリコン層を形成した半導体基板がよく使用される。しかし、そのような半導体基板に図２の出力段のブリッジ回路を製作すると、寄生素子動作の防止目的でグランドに接続されたｐ型支持基板とローサイド側のｎ型MOSFETのソースの間で電流が流れる。そのため、前記ブリッジ回路の製作には、グランドとｎ型MOSFETソース間の電流経路を遮断するために、支持基板と半導体回路を形成するシリコン層の間に酸化膜等の絶縁膜を挟んだSOI（Silicon on Insulator）基板が適している。
【０００８】
また、図２の出力段回路はICの中で広い面積を占めており、特に、ハイサイド側のp型MOSFETが大きな面積を占める。ｐ型MOSFETはホールをキャリアとして電流が流れるため、電子をキャリアとするn型MOSFETに比べて単位面積当たりの電流密度が低い。従って、正負対称な出力波形を実現するためは、その電流密度に応じてｐ型MOSFETの面積を大きくしなくてはならないためである。
【０００９】
医療用超音波パルサーIC等の中高電圧動作のアナログデジタル混載集積回路のチップ面積の小型化及びコストを低減するためには、前記図２のブリッジ回路で使用されるp型MOSFETの出力性能を向上させる必要がある。前記図２のブリッジ回路で使用される中高耐圧のp型MOSFETでは、ドレイン領域からゲート電極下に向かって伸延するｐ型ドリフト層領域が設けられるので、p型MOSFETの出力性能を向上させる方法として、このｐ型ドリフト層領域のｐ型不純物濃度を上げ、このドリフト層領域の電気抵抗を下げる方法がある。しかし、ドリフト領域のｐ型不純物濃度が高くなるとドレイン側のｐ型領域が空乏化しなくなり、ソースドレイン間で電圧差が生じる領域が短くなる。そのため、ドリフト領域のｐ型不純物濃度が高い方が低い電圧でアバランシェに至る電界強度になる。つまり、ドリフト領域の不純物密度に対して、耐圧と出力電流密度にはトレードオフの関係があり、一方的にドリフト領域のｐ型不純物濃度を上げることができない。
【００１０】
また、図２の出力段回路においては、ｎ型MOSFETとｐ型MOSFETが交互にオン、オフすることにより、ローサイド側のｎ型MOSFETのソースに負の高電圧、ドレインに正の高電圧が印加されることになる。したがって、ローサイド側のｎ型MOSFETにおいても、耐圧向上に関してｐ型MOSFETと同様なことが言える。
【００１１】
そこで、本発明の課題は、p型（ｎ型）MOSFETのドレイン側のドリフト層領域の空乏化を促進して耐圧、出力電流密度を改善したp型（ｎ型）MOSFETを提供し、当該p型（ｎ型）MOSFETを使用した半導体集積回路装置をも提供することである。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明の半導体装置は、SOI基板に形成されたp型（ｎ型）MOSFETであって、ドレインに負（正）の高電圧が印加され、ソースに正（負）の高電圧が印加されるp型（ｎ型）MOSFETであり、そのソース領域とドレイン領域の間に位置するゲート絶縁膜よりも厚い絶縁膜上に追加電極を設け、且つ前記追加電極をSOI基板の支持基板電位または周辺島電位（グランド電位）もしくはグランドとみなされる電位（例えば、５Ｖ以下の論理回路部の電源電圧）に接続したことを特徴とする半導体装置である。
【００１３】
また、本発明の半導体集積回路装置は、SOI基板に形成され、ソースとドレインの間に位置するゲート絶縁膜よりも厚い絶縁膜上に設けられた追加電極を、グランド電位に接続したp型（ｎ型）MOSFETを回路素子として用いて、当該p型（ｎ型）MOSFETのドレインに負（正）の高電圧が印加され、ソースに正（負）の高電圧が印加される回路を有することを特徴とする半導体集積回路装置である。
【発明の効果】
【００１４】
本発明の半導体装置およびそれを用いた半導体集積回路装置は、前記の課題を解決する手段により、ドレイン領域からゲート電極下に向かって伸延するドリフト層領域の高濃度化と高耐圧化を実現できる。
【００１５】
例えば、図２の回路では、ハイサイドのp型MOSFETがオフ状態、ローサイドのｎ型MOSFETがオン状態である時、前記ｐ型MOSFETのソース電極に正の電源電圧が、ドレイン電極には負の電源電圧が掛る。前記p型MOSFETのゲート電極とドレインの中間位置の絶縁膜上に設けられグランドに接続した追加電極は、ソース電極との電位差により、ｐ型ドリフト層領域を空乏化させ、耐圧と出力電流密度のトレードオフ関係を改善する。
【図面の簡単な説明】
【００１６】
【図１】本発明による半導体装置の第１の実施形態を示す断面構造図である。
【図２】本発明が適用される半導体集積回路装置内の回路の一例である。
【図３】図２の回路の出力電圧波形である。
【図４】本発明を用いないp型MOSFETの耐圧計算における電位分布図である。
【図５】本発明のp型MOSFETの耐圧計算における電位分布図である。
【図６】従来技術の半導体装置の断面構造図である。
【図７】図４と図５の断面構造を有するp型MOSFETの耐圧計算結果である。
【図８】本発明による半導体装置の第２の実施形態を示す断面構造図である。
【図９】本発明による半導体装置を適用したデジタルアナログ混載集積回路の実施形態を示す回路ブロック図の一例である。
【発明を実施するための形態】
【００１７】
以下、図面等を用いて、本発明の実施形態について説明する。以下の実施例は本発明の内容の具体例を示すものであり、本発明がこれらの実施例に限定されるものではなく、本明細書に開示される技術的思想の範囲内において当業者による様々な変更および修正が可能である。また、実施例を説明するための全図において、同一の機能を有するものは、同一の符号を付け、その繰り返しの説明は省略することがある。
【００１８】
以下の実施例では、p型MOSFETのソースに正電位を印加し、ドレインに負電位を印加してp型MOSFETのオフ状態を保持する動作期間がある回路を搭載し、SOI基板に形成した集積回路で、前記p型MOSFETのソース領域とドレイン領域の間にグランド接続した追加電極を配置する。加えて、前記SOI基板の支持基板はグランドに接続されている。以上のように構成することにより、耐圧向上が可能になり、ｐ型MOSFETのｐ型ドリフト領域の不純物濃度を耐圧目標を達成できる最大濃度にし、出力電流密度を向上させることができる。
【実施例１】
【００１９】
以下、本発明の実施の形態である第１の実施例を、添付の図面に基づいて詳細に説明する。図１は本発明の横型ｐ型MOSFETの実施例１を示す部分断面構造図である。図１において、本発明の横型ｐ型MOSFETは左右において対称な構造となっているが、右側半分を図示し、左半分は図示を省略した。
【００２０】
図１において、ｐ型またはｎ型シリコン基板からなる支持基板１とｎ型半導体基板３は、埋め込み酸化膜２によって絶縁されている。また、ｎ型半導体基板３の表面層に、選択的に酸化膜等からなるゲート絶縁膜17よりも厚い絶縁膜14が形成されている。尚、酸化膜等からなる絶縁膜14としては、LOCOS（Local Oxidation on Silicon）或いはSTI（Shallow Trench Isolation）に相当するものである。図１において、ｎ型半導体基板３の表面層に選択的にｎ型ベース領域5が形成され、前記ｎ型ベース領域5の表面の一部にｐ型ソース領域6とｎ型コンタクト領域7が形成されている。ソース電極9はｐ型ソース領域6とｎ型コンタクト領域7に接続されている。なお、ソース領域６とベース領域５とは互いに隣接する配置の構成でも良い。
【００２１】
また、ｎ型半導体基板３の表面層に、選択的にｐ型ドリフト領域４が形成されている。前記ｐ型ドリフト領域４の表面層の一部に、ｐ型ドレイン領域8が形成されている。ドレイン電極12は、ｐ型ドレイン領域8に接続されている。なお、ドレイン領域８とドリフト領域４とは互いに隣接する配置の構成でも良い。
【００２２】
Poly−Si等からなるゲート電極10は、ｎ型ベース領域5とｐ型ドリフト領域4の表面に形成した薄い酸化膜等からなるゲート絶縁膜17とゲート絶縁膜17と比較して厚い絶縁膜14の上に選択的に形成されている。ゲート電極10下のシリコン領域には、ソース側からｐ型ソース領域6、ｎ型ベース領域5、ｐ型ドリフト領域4、ｐ型ドレイン領域8の順に配置されている。19は、酸化膜、窒化膜等から構成される層間絶縁膜や保護膜としての絶縁膜である。
【００２３】
ゲート電極10とドレイン領域8の間に、且つ酸化膜等の厚い絶縁膜14の上に、グランド20に接続された追加電極11が形成されている。図１において支持基板１と追加電極は11グランドに接続されている。ソース電極9、ドレイン電極12、ゲート電極10はそれぞれ集積回路の配線に接続されている。
【００２４】
本発明の主要な素子構造に加えて、酸化分離領域15が設けられて良い。この酸化分離領域15は、ｎ型半導体基板3の表面に形成される素子のうち、ｎ型半導体基板3の電位を共有できない半導体装置同士を電気的に分離するためのものである。隣接する半導体素子領域のｎ型半導体基板16は図１のｐ型MOSFETのｎ型半導体基板３と電位を共有できない別の素子側のｎ型半導体基板である。
【００２５】
図６に本発明のグランド接続された追加電極のないｐ型MOSFETを示す。図６と図１のｐ型MOSFETの違いは、図１にはグランド接続された追加電極11があることと、図1のp型ドリフト層4の不純物濃度が図6のp型ドリフト層4のものより高いことである。例えば、本発明の図1のp型ドリフト層4の不純物濃度は、図6のp型ドリフト層4の不純物濃度の1.3倍から1.5倍程度に高くできる。
【００２６】
次に追加電極11の形成法について説明する。追加電極11はゲート電極10を形成する工程で形成することができる。例えば、ゲート絶縁膜17をｎ型半導体基板３の表面層に形成した後、基板表面全面にpoly−Si電極層とその上にゲート電極の保護酸化膜を形成する。その後、マスク等を用いて、ゲート電極10と追加電極を残すように選択的にゲート電極の保護酸化膜とpoly−Si電極層をエッチングする。これにより、グランド接続される追加電極11を形成できる。
【００２７】
次に本発明の原理について説明する。本発明の横型ｐ型MOSFETは、例えば、図３に示した正負電圧18を出力する回路に使用される。前記正負電圧18を出力する回路の例は図２に示されるブリッジ回路である。図２はハイサイドにｐ型MOSFETを用い、ローサイドにｎ型MOSFETを用いたブリッジ回路である。電源26と電源27を接続した前記ブリッジ回路において、制御回路23により、上下サイドのそれぞれのMOSFETのオンとオフを交互に行うことにより、端子24より図３に示す正電位から負電位へ、負電位から正電位となる電圧波形が出力される。
【００２８】
図２において、ハイサイドのｐ型MOSFET21がオフ状態、ローサイドのn型MOSFET22がオン状態の時、前記ｐ型MOSFET21のソースには電源26の正電位が印加され、前記ｐ型MOSFET21のドレインにはほぼ電源27の負電位が掛る。加えて、本発明の適用回路では、ｎ型MOSFET22のソースに負電位が印加され、支持基板はIC内の各半導体装置の動作を安定させる目的でグランドに接続される。そのため、図１に示した埋め込み酸化膜2により、半導体素子を形成するｎ型半導体領域３と支持基板１を絶縁することが不可欠である。その結果、前記ｐ型MOSFET21はソースが正電位、ドレインが負電位、支持基板がグランド電位の関係おいてオフ状態を維持することができる。
【００２９】
図４に、追加電極の無い図６のp型MOSFET構造において、p型ドリフト領域4の不純物濃度を、従来のｐ型MOSFETより比較的高くし、アバランシェ現象が発生する直前のソース、ドレイン間電位差を印加した時のゲート電極・ドレイン間の電位分布（計算結果）40を示す。尚、計算ではソースには正電位を、ドレインには負電位を、支持基板には零電位を与えている。
【００３０】
図４の電位境界条件では、図２の電源27が無く、ｎ型MOSFET22のソースがグランド電位となる場合と比較して、ｎ型半導体基板3からp型ドリフト領域4に印加される電界がソースからドレインに架けて相対的に弱くなる。そのため、電源27が無く、ｎ型MOSFET22のソースがグランド電位となる場合と比較して、ｐ型ドリフト領域4は空乏化しづらくなっている。図４において、ハッチングを掛けた領域41は、空乏化していない領域である。この空乏化していない領域41はほぼドレインと同じ電位であり、この領域41が大きいということは空乏化することで電位降下が生じている領域が狭い、つまり電位勾配が大きいことを意味している。従って、低い電圧でアバランシェ現象が発生するため、耐圧が低くなる。
【００３１】
図４と同じ比較的高い不純物濃度のｐ型ドリフト領域4を有し、かつグランド接続された追加電極11の有るp型MOSFETのソース、ドレイン間に、アバランシェ現象が発生する直前の電位差を印加した時のゲート電極10、ドレイン電極12間の電位分布（計算結果）50を図５に示す。尚、図５の計算では、図４と同様にソースには正電位を、ドレインには負電位を、支持基板には零電位を与えている。図５において、ハッチングを掛けた領域51は空乏化していない領域である。この空乏化していない領域51はほぼドレインと同じ電位であり、この領域51が小さいということは空乏化することで電位降下が生じている領域が広い、つまり電位勾配が小さいことを意味している。従って、図４の構造と比較してアバランシェ現象が発生する電圧を高くできる。
【００３２】
図７に図４と図５の構造でソース、ドレイン間電圧に対するドレイン電流の計算結果を示す。急激にドレイン電流が増加するソース、ドレイン間電圧がアバランシェ電圧即ち耐圧である。図７の結果から、グランド接続される追加電極有りのp型MOSFETは、それが無いのものに比べて耐圧が約1.3倍になっている。このように、本発明では、新規に電源を必要としないグランド電位を追加電極11に与えることで、p型ドリフト領域４の空乏化する領域を増やし、耐圧を向上させている。
【００３３】
ここで、グランド接続される追加電極によって空乏化する領域は、ソースからドレインの方向の追加電極の幅によって決まるため、ある程度の幅が必要である。また、この追加電極がドレイン側に近寄ると、その間の電位勾配がグランドとドレイン電位によって決まるため、目標の耐圧を得る前にアバランシェが発生しない距離とする必要がある。同じように、このグランド電極がゲート電極側に近寄るとその間の電位勾配がグランドとゲート電位によって決まるため、目標の耐圧を得る前にアバランシェが発生しない距離とする必要がある。
【００３４】
よって、グランド電極の幅と位置は、図２の電源26と電源27の電圧のバランスから決まる。例えば、正電源26と負電源27が同じ大きさの電圧を出力する電源の場合、グランドに接続される追加電極は、ゲート電極端とドレインの中間点を基準に配置し、最も高いｐ型ドリフト領域４の不純物濃度で目標耐圧を達成するようにグランド電極幅を調整することになる。
【００３５】
以上のように本発明のp型MOSFETを構成することにより、医療用超音波パルサーICチップ等のアナログデジタル混載集積回路で大きな面積を占めるｐ型MOSFETの専有面積を縮小することが出来る。その結果、ICチップの小型化が可能となる。例えば、医療用超音波パルサーICチップでは、ICチップの小型化により、出力電流密度の増加をすることができる。
【実施例２】
【００３６】
次に本発明の実施形態の第２の実施例について説明する。図８は本発明の横型ｐ型MOSFETの実施例２を示す部分断面構造図である。実施例の図１との違いは、追加電極に制御回路に使われる論理回路用の電源30の電圧を印加したことである。この論理回路用電源はグランドに対して5Vや3.3V程度であり、図２の電源26（例えば＋50〜150 V）と電源27（例えば−50〜150 V）と比較して、−5V〜＋5Vの電圧はグランド電位とほぼ同電位とみなせる。すなわち、論理回路用電源電圧として使われる5Vや3.3Vの電源電位は、グランド電位とほぼ同電位とみなされるので、例えば、5Vや3.3 Vの電圧を追加電極に印加することも、実施例１と同じ原理により、課題を解決することができる。
【実施例３】
【００３７】
次に本発明の実施形態の第３の実施例について説明する。図９は、本発明のp型MOSFETを適用したデジタルアナログ混載集積回路29の実施形態例を示したものである。前記集積回路29の出力段回路28は図２に示したp型MOSFET21とｎ型MOSFET22を用いたブリッジ回路である。各出力段回路28は制御回路23によって、オンオフ制御され、図３の電圧波形を出力する。また制御回路23は上位制御回路30からの制御信号に従い、各出力段回路28のオンオフ制御をすると共に端子２４の電圧を計測した結果を上位制御装置30に送信する。本発明のｐ型MOSFETを前記集積回路29に適用することにより、出力段回路28の小型化即ち前記集積回路29のチップ面積の小型化ができる。チップ面積の小型化により、半導体ウェハ１枚当たりから取得できるチップ数が増え、それによりコストを低減できる。
【００３８】
以上の実施例の説明においては、ｐ型MOSFETについての耐圧と出力電流密度の改善について詳述したが、ｎ型MOSFETについても、耐圧と出力電流密度の改善の効果が期待できる。特に、図２の出力段回路においては、ｎ型MOSFETとｐ型MOSFETが交互にオン、オフすることにより、ｎ型MOSFETのソースに負の高電圧、ドレインに正の高電圧が印加されることになるので、ｎ型MOSFETの耐圧向上のために、図１のグランドに接続される追加電極１１を設けることにより、同様の効果が期待できる。
【産業上の利用可能性】
【００３９】
本発明は、SOI基板上に形成された中高耐圧の絶縁ゲート構造トランジスタ、およびそれを用いた半導体集積回路に有用である。特に、医療用超音波パルサーIC等のアナログデジタル混載集積回路として利用可能性が高い。
【符号の説明】
【００４０】
1  支持基板
2  埋め込み酸化膜（埋め込み絶縁膜）
3  ｎ型半導体基板
4  ｐ型ドリフト領域
5  ｎ型ベース領域
6  ｐ型ソース領域
7  ｎ型コンタクト領域
8  ｐ型ドレイン領域
9  ソース電極
10  ゲート電極
11  グランド接続される追加電極
12  ドレイン電極
14  酸化膜（絶縁膜）
15  酸化分離領域（絶縁膜分離領域）
16  ｎ型半導体基板
17  ゲート酸化膜（ゲート絶縁膜）
18  電圧波形
19  絶縁膜
20  グランド電位
21  p型MOSFET
22  ｎ型MOSFET
23  制御回路
24  出力端子
25  負荷
26  電源
27  電源
28  出力段回路
29  集積回路
30  論理回路用電源
40  等電位線
41  空乏化してない領域
50  等電位線
51  空乏化してない領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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