(57)【要約】【課題】フリップチップ実装により製造される電子部品の品質を向上させる。【解決手段】回路基板は、所定のチップが実装される実装領域の表面が平坦化され、かつ、露出しており、実装領域に形成されているパターン上のチップの各端子の接続位置にそれぞれ略同じ形状のはんだバンプが形成されている。本技術は、例えば、フリップチップ実装により製造される電子部品の回路基板に適用できる。【選択図】図３
2014135354.tif 000002
【特許請求の範囲】
【請求項１】
所定のチップが実装される実装領域の表面が平坦化され、かつ、露出しており、
前記実装領域に形成されているパターン上の前記チップの各端子が接続される接続位置にそれぞれ略同じ形状のはんだバンプが形成されている
回路基板。
【請求項２】
前記実装領域の表面を平坦化する第１の工程と、
前記実装領域をレジストで覆う第２の工程と、
前記パターン上の各前記接続位置に合わせて同じ形状の開口を前記レジストにそれぞれ形成する第３の工程と、
前記開口より径が小さいはんだ粒子を前記開口に充填する第４の工程と、
前記はんだ粒子を溶かし、前記開口内に前記はんだバンプを形成する第５の工程と、
前記レジストを除去する第６の工程と
を含む工程により製造される請求項１に記載の回路基板。
【請求項３】
前記実装領域の周囲を囲むように前記回路基板の実装面の周縁にソルダレジストが形成されている
請求項１に記載の回路基板。
【請求項４】
所定のチップが実装される実装領域の表面を平坦化する第１の工程と、
前記実装領域をレジストで覆う第２の工程と、
前記実装領域に形成されているパターン上の前記チップの各端子が接続される接続位置に合わせて同じ形状の開口を前記レジストにそれぞれ形成する第３の工程と、
前記開口より径が小さいはんだ粒子を前記開口に充填する第４の工程と、
前記はんだ粒子を溶かし、前記開口内にはんだバンプを形成する第５の工程と、
前記レジストを除去する第６の工程と
を含む回路基板の製造方法。
【請求項５】
前記はんだ粒子の表面がフラックスによりコーティングされており、
前記第５の工程を窒素雰囲気中で行う
請求項４に記載の回路基板の製造方法。
【請求項６】
チップと、
前記チップを実装する回路基板と
を備え、
前記回路基板は、
前記チップが実装される実装領域の表面が平坦化され、かつ、露出しており、
前記実装領域に形成されているパターン上の前記チップの各端子が接続される接続位置にそれぞれ略同じ形状のはんだバンプが形成されている
電子部品。
【請求項７】
前記回路基板は、
前記実装領域の表面を平坦化する第１の工程と、
前記実装領域をレジストで覆う第２の工程と、
前記パターン上の各前記接続位置に合わせて同じ形状の開口を前記レジストにそれぞれ形成する第３の工程と、
前記開口より径が小さいはんだ粒子を前記開口に充填する第４の工程と、
前記はんだ粒子を溶かし、前記開口内に前記はんだバンプを形成する第５の工程と、
前記レジストを除去する第６の工程と
を含む工程により製造される
請求項６に記載の電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、回路基板、回路基板の製造方法、及び、電子部品に関し、特に、フリップチップ実装を行う場合に用いて好適な回路基板、回路基板の製造方法、及び、電子部品に関する。
【背景技術】
【０００２】
従来、LSI等のチップを回路基板に実装する方法の１つとして、フリップチップ実装が用いられている。また、従来、フリップチップ実装の方法の１つとして、回路基板側にはんだバンプを形成し、チップ側の端子と接続する方法が用いられている（例えば、特許文献１、２参照）。回路基板にはんだバンプを形成することにより、チップの端子の先端にはんだバンプを形成する場合と比較して、回路基板のパターンの高さにバラツキが発生しても、チップを回路基板に低荷重で実装することが可能になる。
【０００３】
また、特許文献１、２に記載の発明では、回路基板に形成するはんだバンプの位置や形状の精度を高める工夫がなされている。具体的には、特許文献１では、配線パターン上に他の部分より幅を広くした接続パッドを形成し、接続パッド上にはんだバンプを形成することが提案されている。また、特許文献２では、回路基板のパターンに粘着性皮膜を形成し、そこにはんだ粉末を付着させ、加熱することによりはんだバンプを形成することが提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許３４２００７６号公報
【特許文献２】特許３３６２０７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１、２に記載の発明では、接続パッド又はパターンの形状に合わせてはんだバンプが形成されるため、それらの形状が異なると、はんだバンプの形状にバラツキが生じ、高さが均一にならない。そのため、フリップチップ実装時にチップの端子の一部をはんだバンプに接続することが困難になり、フリップチップ実装により製造される電子部品の品質が低下する。
【０００６】
そこで、本技術は、フリップチップ実装により製造される電子部品の品質を向上させるようにするものである。
【課題を解決するための手段】
【０００７】
本技術の第１の側面の回路基板は、所定のチップが実装される実装領域の表面が平坦化され、かつ、露出しており、前記実装領域に形成されているパターン上の前記チップの各端子が接続される接続位置にそれぞれ略同じ形状のはんだバンプが形成されている。
【０００８】
前記回路基板を、前記実装領域の表面を平坦化する第１の工程と、前記実装領域をレジストで覆う第２の工程と、前記パターン上の各前記接続位置に合わせて同じ形状の開口を前記レジストにそれぞれ形成する第３の工程と、前記開口より径が小さいはんだ粒子を前記開口に充填する第４の工程と、前記はんだ粒子を溶かし、前記開口内に前記はんだバンプを形成する第５の工程と、前記レジストを除去する第６の工程とを含む工程により製造することができる。
【０００９】
前記実装領域の周囲を囲むように前記回路基板の実装面の周縁にソルダレジストを形成することができる。
【００１０】
本技術の第２の側面の回路基板の製造方法は、所定のチップが実装される実装領域の表面を平坦化する第１の工程と、前記実装領域をレジストで覆う第２の工程と、前記実装領域に形成されているパターン上の前記チップの各端子が接続される接続位置に合わせて同じ形状の開口を前記レジストにそれぞれ形成する第３の工程と、前記開口より径が小さいはんだ粒子を前記開口に充填する第４の工程と、前記はんだ粒子を溶かし、前記開口内にはんだバンプを形成する第５の工程と、前記レジストを除去する第６の工程とを含む。
【００１１】
前記はんだ粒子の表面がフラックスによりコーティングし、前記第５の工程を窒素雰囲気中で行うようにすることができる。
【００１２】
本技術の第３の側面の電子部品は、チップと、前記チップを実装する回路基板とを備え、前記回路基板は、前記チップが実装される実装領域の表面が平坦化され、かつ、露出しており、前記実装領域に形成されているパターン上の前記チップの各端子が接続される接続位置にそれぞれ略同じ形状のはんだバンプが形成されている。
【００１３】
前記回路基板を、前記実装領域の表面を平坦化する第１の工程と、前記実装領域をレジストで覆う第２の工程と、前記パターン上の各前記接続位置に合わせて同じ形状の開口を前記レジストにそれぞれ形成する第３の工程と、前記開口より径が小さいはんだ粒子を前記開口に充填する第４の工程と、前記はんだ粒子を溶かし、前記開口内に前記はんだバンプを形成する第５の工程と、前記レジストを除去する第６の工程とを含む工程により製造することができる。
【００１４】
本技術の第１の側面においては、チップの各端子が回路基板のはんだバンプに接続される。
【００１５】
本技術の第２の側面においては、所定のチップが実装される実装領域の表面が平坦化され、前記実装領域がレジストで覆われ、前記実装領域に形成されているパターン上の前記チップの各端子が接続される接続位置に合わせて同じ形状の開口が前記レジストにそれぞれ形成され、前記開口より径が小さいはんだ粒子が前記開口に充填され、前記はんだ粒子が溶かされ、前記開口内にはんだバンプが形成され、前記レジストが除去される。
【００１６】
本技術の第３の側面においては、チップの各端子が回路基板のはんだバンプに接続される。
【発明の効果】
【００１７】
本技術の第１の側面又は第３の側面によれば、フリップチップ実装により製造される電子部品の品質を向上させることができる。
【００１８】
本技術の第２の側面によれば、回路基板が製造される。また、製造された回路基板を用いることにより、フリップチップ実装により製造される電子部品の品質を向上させることができる。
【図面の簡単な説明】
【００１９】
【図１】チップの裏面を模式的に示す図である。
【図２】エリア端子又はペリフェラル端子を横から見た図である。
【図３】回路基板の構成例を示す模式図である。
【図４】回路基板のランド近傍の拡大図である。
【図５】回路基板のパッド近傍の拡大図である。
【図６】チップと回路基板の接続位置を示す図である。
【図７】電子部品の構成例を示す模式図である。
【図８】回路基板の製造工程を示す図である。
【図９】回路基板の製造工程を示す図である。
【図１０】前処理工程後の回路基板を上から見た模式図である。
【図１１】露光・現像工程後の回路基板を上から見た模式図である。
【図１２】はんだ粒子の断面を示す模式図である。
【発明を実施するための形態】
【００２０】
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．本技術を適用した電子部品の実施の形態
２．回路基板の製造方法
３．変形例
【００２１】
＜１．本技術を適用した電子部品の実施の形態＞
まず、図１乃至図７を参照して、本技術を適用した電子部品の一実施の形態について説明する。
【００２２】
［１−１．チップ１００の構成例］
図１は、本技術を適用した電子部品を構成するチップ１００の裏面を模式的に示す図である。なお、図を分かりやすくするために、図中、エリア端子１１１ａ及びペリフェラル端子１１１ｂの符号の図示を一部省略している。
【００２３】
チップ１００の裏面は、中央の正方形のエリア部１００Ａ、及び、その周囲を囲むペリフェラル部１００Ｂの２つの領域に大きく分かれる。
【００２４】
エリア部１００Ａには、エリア端子１１１ａが等間隔に格子状に設けられている。各エリア端子１１１ａ間のピッチは、例えば１３０μｍとされる。
【００２５】
ペリフェラル部１００Ｂには、ペリフェラル端子１１１ｂが、チップ１００の各辺に沿って等間隔に一列に並ぶように設けられている。各ペリフェラル端子１１１ｂのピッチは、例えば１００μｍとされる。
【００２６】
図２は、エリア端子１１１ａ又はペリフェラル端子１１１ｂを横から見た図である。エリア端子１１１ａ及びペリフェラル端子１１１ｂは、同一の形状及び材質の円柱状の金属バンプにより構成される。エリア端子１１１ａ及びペリフェラル端子１１１ｂの径φａは、例えば３０μｍとされ、高さｈは、例えば１５μｍとされる。
【００２７】
なお、以下、エリア端子１１１ａ及びペリフェラル端子１１１ｂを個々に区別する必要がない場合、単に端子１１１と称する。
【００２８】
［１−２．回路基板２００の構成例］
図３は、本技術を適用した電子部品を構成し、チップ１００が実装される回路基板２００の構成例を示している。図３の上の図は、回路基板２００を上から見た模式図であり、下の図は、回路基板２００の断面の模式図である。なお、図を分かりやすくするために、図中、ランド２１２、パッド２１３、はんだバンプ２１４ａ、及び、はんだバンプ２１４ｂの符号の図示を一部省略している。
【００２９】
回路基板２００のチップ１００が実装される実装面は、中央の正方形のエリア部２００Ａ、その周囲を囲むペリフェラル部２００Ｂ、及び、そのさらに外側の周縁部２００Ｃの３つの領域に大きく分類される。なお、エリア部２００Ａは、チップ１００のエリア部１００Ａに対応する領域であり、エリア部１００Ａと同じ面積である。ペリフェラル部２００Ｂは、チップ１００のペリフェラル部１００Ｂに対応する領域であり、ペリフェラル部１００Ｂより広い面積を有する。また、図内の実装面の二点鎖線で示される実装領域２００Ｄに、チップ１００が実装される。従って、実装領域２００は、チップ１００のサイズとほぼ等しくなる。
【００３０】
エリア部２００Ａには、ベース基板２１１の上に複数の円形のランド２１２が形成されている。各ランド２１２は、それぞれチップ１００の各エリア端子１１１ａの位置に合わせて格子状に並ぶように配置されている。各ランド２１２間のピッチは、例えば１３０μｍとされる。
【００３１】
また、各ランド２１２の表面の中央には、略同じ形状のはんだバンプ２１４ａがそれぞれ形成されており、各はんだバンプ２１４ａは、チップ１００の各エリア端子１１１ａを接続する接続位置に、格子状に並ぶように配置されている。
【００３２】
さらに、ペリフェラル部２００Ｂには、ベース基板２１１の上に複数の矩形のパッド２１３が形成されている。各パッド２１３は、それぞれチップ１００の各ペリフェラル端子１１１ｂの位置に合わせて、ペリフェラル部２００Ｂの各辺に沿って等間隔に平行に並べられている。
【００３３】
また、各パッド２１３の表面のそれぞれ同じ位置に、略同じ形状のはんだバンプ２１４ｂが形成されており、各はんだバンプ２１４ｂは、それぞれチップ１００の各ペリフェラル端子１１１ｂを接続する接続位置に配置されている。
【００３４】
さらに、回路基板２００の実装面のランド２１２及びパッド２１３以外の部分には、絶縁膜２１５が形成されている。また、ランド２１２、パッド２１３、及び、絶縁膜２１５の表面が平坦になるように、平坦化処理が施されている。
【００３５】
さらに、実装面の周縁には、実装領域２００Ｄの少し外側に、実装領域２００Ｄの周囲を囲むようにソルダレジスト２１６が形成されている。そして、各パッド２１３の外周側の端部が、ソルダレジスト２１６により覆われている。
【００３６】
図４は、ランド２１２近傍の拡大図である。具体的には、図４の上の図は、ランド２１２を上から見た模式図であり、下の図はランド２１２付近の断面の模式図である。
【００３７】
ランド２１２の径φｂは、例えば１６０μｍとされる。また、はんだバンプ２１４ａは、略半球状の形状を有しており、その径φｃは、例えば３０μｍとされる。
【００３８】
各ランド２１２の下部にはビアホール２１７が設けられている。そして、各ランド２１２は、ビアホール２１７を介して、ベース基板２１１の裏面に形成されている配線パターン２１８に接続されている。
【００３９】
図５は、パッド２１３近傍の拡大図である。具体的には、図５の上の図は、パッド２１３を上から見た模式図であり、下の図はパッド２１３付近の断面の模式図である。
【００４０】
パッド２１３の長辺のソルダレジスト２１６に覆われていない部分の長さＬは、例えば１３０μｍとされる。パッド２１３の短辺の幅Ｗは、例えば３５μｍとされる。また、はんだバンプ２１４ｂは、ランド２１２のはんだバンプ２１４ａと同様の形状を有しており、その径φｄは、例えば３０μｍとされる。
【００４１】
なお、以下、はんだバンプ２１４ａ及びはんだバンプ２１４ｂを個々に区別する必要がない場合、単に、はんだバンプ２１４と称する。
【００４２】
［１−３．電子部品３００の構成例］
本技術を適用した電子部品３００は、回路基板２００上にチップ１００を実装することにより製造される。
【００４３】
具体的には、図６に示されるように、チップ１００の各端子１１１が、回路基板２００の各はんだバンプ２１４の位置に合わせて、回路基板２００に実装される。これにより、図７に示されるように、チップ１００の各端子１１１と回路基板２００のはんだバンプ２１４が接続される。
【００４４】
このとき、例えば、チップ１００を実装する前に回路基板２００の実装領域２００Ｄにアンダーフィル３１１が塗布され、フリップチップボンダによりチップ１００が回路基板２００に実装される。これにより、チップ１００と回路基板２００の隙間がアンダーフィル３１１により充たされ、封止される。アンダーフィル３１１は、例えば、フラックス機能付の活性化エポキシ樹脂により構成される。
【００４５】
＜２．回路基板２００の製造方法＞
次に、図８乃至図１２を参照して、回路基板２００の製造方法について説明する。
【００４６】
図８及び図９は、回路基板２００の製造工程を示している。なお、図８及び図９では、図をわかりやすくするために、回路基板２００を図３と比べてさらに模式化して示している。また、パッド２１３上のはんだバンプ２１４ｂの形成工程の図示を省略しているが、実際には後述するランド２１２上のはんだバンプ２１４ａと同じ工程により形成される。
【００４７】
（１）前処理工程
まず、ベース基板２１１のランド２１２、パッド２１３、及び、絶縁膜２１５の表面が平坦になるように平坦化処理が行われる。これにより、ランド２１２、パッド２１３、及び、絶縁膜２１５の高さが均一になり、実装領域２００Ｄの表面が平坦になる。
【００４８】
次に、実装領域２００Ｄの少し外側に、実装領域２００Ｄの周囲を囲むように、実装面の周縁にソルダレジスト２１６が形成される。
【００４９】
図１０は、前処理工程が行われた後の回路基板２００を上から見た模式図である。なお、図を分かりやすくするために、図中、ランド２１２及びパッド２１３の符号の図示を一部省略している。
【００５０】
（２）レジスト工程
次に、回路基板２００の実装面全体にレジスト４０１が塗布又はラミネートされる。これにより、実装領域２００Ｄの表面がレジスト４０１により覆われる。なお、レジスト４０１は、例えば感光性樹脂により構成され、その厚さは、例えば３０μｍとされる。
【００５１】
（３）露光・現像工程
次に、露光及び現像を行うことにより、レジスト４０１に開口４０１Ａ及び開口４０１Ｂ（図１１）が形成される。
【００５２】
図１１は、露光・現像工程が行われた後の回路基板２００を上から見た模式図である。なお、図を分かりやすくするために、図中、開口４０１Ａ及び開口４０１Ｂの符号の図示を一部省略している。
【００５３】
開口４０１Ａ及び開口４０１Ｂは、同じ形状の円形の開口であり、その径は例えば３０μｍとされる。これは、はんだバンプ２１４ａ及びはんだバンプ２１４ｂと同じ径である。
【００５４】
開口４０１Ａは、各ランド２１２上のチップ１００の各エリア端子１１１ａが接続される接続位置に合わせて形成される。これにより、各ランド２１２の各エリア端子１１１ａが接続される部分、換言すれば、はんだバンプ２１４ａが形成される部分が露出する。
【００５５】
開口４０１Ｂは、各パッド２１３上のチップ１００の各ペリフェラル端子１１１ｂが接続される接続位置に合わせて形成される。これにより、各パッド２１３の各ペリフェラル端子１１１ｂが接続される部分、換言すれば、はんだバンプ２１４ｂが形成される部分が露出する。
【００５６】
（４）はんだ粒子充填工程
次に、レジスト４０１の開口４０１Ａ及び開口４０１Ｂに、それぞれ略同量の粉状のはんだ粒子が充填される。
【００５７】
図１２は、はんだ粒子４２１の断面を模式的に示している。はんだ粒子４２１は、略球状のはんだ（Sn3Ag0.5Cu）４３１の表面をフラックス（例えば、ロジン）によりコーティングしたものである。はんだ粒子４２１の径は、開口４０１Ａ及び開口４０１Ｂの径より小さく、例えば、はんだ４３１の径は１０μｍとされ、コート４３２の厚みは２μｍとされる。また、はんだ４３１は、常温で固体のモノマーであり、はんだ粒子４２１は、常温でタックフリーである。
【００５８】
（５）リフロー工程
次に、窒素雰囲気中においてリフローが行われる。これにより、回路基板２００全体が加熱され、開口４０１Ａ内及び開口４０１Ｂ内のはんだ粒子４２１が溶け、開口４０１Ａ及び開口４０１Ｂ内において、略同じ形状のはんだバンプ２１４ａ及びはんだバンプ２１４ｂがそれぞれ形成される。
【００５９】
（６）レジスト除去洗浄工程
次に、レジスト４０１が全て除去される。レジスト４０１の除去には、例えば、アミン系剥離液が用いられる。これにより、実装領域２００Ｄが全て露出する。また、はんだ粒子４２１から生じるフラックスの残渣等の洗浄が行われる。
【００６０】
このようして、上述した図３に示される回路基板２００が製造され、回路基板２００の形状が異なるパターン（ランド２１２及びパッド２１３）に略同じ形状のはんだバンプ２１４を形成することができる。また、回路基板２００の実装領域２００Ｄの表面が平坦化されているため、各はんだバンプ２１４の高さを合わせることができる。
【００６１】
さらに、従来のソルダレジストをレーザ加工により開口し、クリームはんだを印刷する方法等と比較して、はんだバンプ２１４を形成する位置の精度が向上し、各はんだバンプ２１４の位置を、チップ１００の各端子１１１の接続位置に正確に合わせることができる。また、従来の方法で発生していたはんだバンプの脱落や、隣接するはんだバンプの短絡等の不良の発生を抑制することができる。
【００６２】
従って、チップ１００を回路基板２００にフリップチップ実装する場合に、チップ１００の各端子１１１と回路基板２００のはんだバンプ２１４を確実に接続することができる。また、低荷重でチップ１００を回路基板２００に実装することができ、ランド２１２の下にビアホール２１７が形成されていても、ベース基板２１１等にダメージを与えることが防止される。その結果、電子部品３００の不良の発生を抑制し、品質を向上させることができる。
【００６３】
＜３．変形例＞
以下、上述した本技術の実施の形態の変形例について説明する。
【００６４】
［３−１．製造工程の変形例］
例えば、回路基板２００の製造時に、水素や蟻酸等で満たされた還元雰囲気中でリフロー工程を行うようにしてもよい。これにより、はんだ粒子の表面をフラックスによりコーティングする必要がなくなる。
【００６５】
［３−２．はんだバンプを形成するパターンの変形例］
また、以上に示した回路基板２００のパターン（ランド２１２及びパッド２１３）の形状は、その一例であり、この例に限定されるものではない。パターンの形状の種類も上述した２種類に限定されるものではなく、１種類、或いは、３種類以上の場合にも本技術を適用することができる。しかも、本技術によれば、回路基板上に露出しているパターンによらずに、略同一形状のはんだバンプを、所定の位置に高精度に形成することができる。
【００６６】
［３−３．端子１１１、はんだバンプ２１４等の形状、寸法の変形例］
さらに、上述したチップ１００の端子１１１、はんだバンプ２１４、レジスト４０１の開口４０１Ａ，４０１Ｂ、及び、はんだ粒子４２１等の形状や寸法は、その一例であり、必要に応じて変更することが可能である。例えば、以上の説明では、チップ１００の端子１１１の径を、はんだバンプ２１４の径と同じにする例を示したが、はんだバンプ２１４の径より大きくしたり、又は、小さくしたりすることが可能である。
【００６７】
また、例えば、本技術は以下のような構成も取ることができる。
【００６８】
（１）
所定のチップが実装される実装領域の表面が平坦化され、かつ、露出しており、
前記実装領域に形成されているパターン上の前記チップの各端子が接続される接続位置にそれぞれ略同じ形状のはんだバンプが形成されている
回路基板。
（２）
前記実装領域の表面を平坦化する第１の工程と、
前記実装領域をレジストで覆う第２の工程と、
前記パターン上の各前記接続位置に合わせて同じ形状の開口を前記レジストにそれぞれ形成する第３の工程と、
前記開口より径が小さいはんだ粒子を前記開口に充填する第４の工程と、
前記はんだ粒子を溶かし、前記開口内に前記はんだバンプを形成する第５の工程と、
前記レジストを除去する第６の工程と
を含む工程により製造される前記（１）に記載の回路基板。
（３）
前記実装領域の周囲を囲むように前記回路基板の実装面の周縁にソルダレジストが形成されている
前記（１）又は（２）に記載の回路基板。
（４）
所定のチップが実装される実装領域の表面を平坦化する第１の工程と、
前記実装領域をレジストで覆う第２の工程と、
前記実装領域に形成されているパターン上の前記チップの各端子が接続される接続位置に合わせて同じ形状の開口を前記レジストにそれぞれ形成する第３の工程と、
前記開口より径が小さいはんだ粒子を前記開口に充填する第４の工程と、
前記はんだ粒子を溶かし、前記開口内にはんだバンプを形成する第５の工程と、
前記レジストを除去する第６の工程と
を含む回路基板の製造方法。
（５）
前記はんだ粒子の表面がフラックスによりコーティングされており、
前記第５の工程を窒素雰囲気中で行う
前記（４）に記載の回路基板の製造方法。
（６）
チップと、
前記チップを実装する回路基板と
を備え、
前記回路基板は、
前記チップが実装される実装領域の表面が平坦化され、かつ、露出しており、
前記実装領域に形成されているパターン上の前記チップの各端子が接続される接続位置にそれぞれ略同じ形状のはんだバンプが形成されている
電子部品。
（７）
前記回路基板は、
前記実装領域の表面を平坦化する第１の工程と、
前記実装領域をレジストで覆う第２の工程と、
前記パターン上の各前記接続位置に合わせて同じ形状の開口を前記レジストにそれぞれ形成する第３の工程と、
前記開口より径が小さいはんだ粒子を前記開口に充填する第４の工程と、
前記はんだ粒子を溶かし、前記開口内に前記はんだバンプを形成する第５の工程と、
前記レジストを除去する第６の工程と
を含む工程により製造される
前記（６）に記載の電子部品。
【符号の説明】
【００６９】
１００  チップ，  １００Ａ  エリア部，  １００Ｂ  ペリフェラル部，  １１１ａ  エリア端子，  １１１ｂ  ペリフェラル端子，  ２００  回路基板，  ２００Ａ  エリア部，  ２００Ｂ  ペリフェラル部，  ２００Ｄ  実装領域，  ２１１  ベース基板，  ２１２  ランド，  ２１３  パッド，  ２１４ａ，２１４ｂ  はんだバンプ，  ２１５  絶縁膜，  ２１６  ソルダレジスト，  ３００  電子部品，  ３１１  アンダーフィル，  ４０１  レジスト，  ４０１Ａ，４０１Ｂ  開口，  ４２１  はんだ粒子，  ４３１  はんだ，  ４３２  コート
【図１】
2014135354.tif 000003
【図２】
2014135354.tif 000004
【図３】
2014135354.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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