(57)【要約】【課題】より高精度なA/D変換を行うことができるA/D変換回路および固体撮像装置を提供する。【解決手段】下位ラッチ回路81は、リング状に接続された複数の遅延ユニットから出力されたパルス信号をラッチする。ミスマッチ補正部84は、複数の遅延ユニットのうち4つの遅延ユニットから出力されて下位ラッチ回路81によってラッチされた4つのパルス信号を比較し、4つのパルス信号の状態が所定の状態であるときに上位カウンタ回路82に対して計数のためのクロックを出力する。ミスマッチ補正部84に入力されるパルス信号を出力する4つの遅延ユニットは、上位カウンタ回路82が計数するクロックを出力する1つの遅延ユニットと、当該遅延ユニットに隣接する1つの遅延ユニットと、を含み、パルス信号が伝送する経路上で連続する4つの遅延ユニットである。【選択図】図２
2014120987.tif 000002
【特許請求の範囲】
【請求項１】
パルス入力端子、パルス出力端子、を有する4つ以上の複数の遅延ユニットを有し、前記複数の遅延ユニットの各々のパルス入力端子は前記複数の遅延ユニットの対応する１つのパルス出力端子に接続されており、前記複数の遅延ユニットのいずれか１つは外部からパルス信号が入力される第2のパルス入力端子を有する遅延回路と、
前記複数の遅延ユニットから出力されるパルス信号をラッチする下位ラッチ回路と、
前記複数の遅延ユニットのうち1つの遅延ユニットから出力されるパルス信号に基づくクロックを計数する上位カウンタ回路と、
前記複数の遅延ユニットのうち、パルス信号が伝送する経路上で連続する3つの遅延ユニットから出力されて前記下位ラッチ回路によってラッチされた3つのパルス信号を比較し、前記3つのパルス信号の状態が所定の第1の状態であるときに状態変化検出信号を出力する状態変化検出回路と、
前記状態変化検出回路に入力されるパルス信号を出力した遅延ユニットに応じた状態を有するエンコード信号が入力され、前記状態変化検出信号が入力された場合に前記エンコード信号をラッチするエンコード信号ラッチ回路と、
前記複数の遅延ユニットのうち4つの遅延ユニットから出力されて前記下位ラッチ回路によってラッチされた4つのパルス信号を比較し、前記4つのパルス信号の状態が所定の第2の状態であるときに前記上位カウンタ回路に対して計数のためのクロックを出力するミスマッチ検出回路と、を有し、
前記遅延回路は、第1のタイミングで、パルス信号が入力され、
前記下位ラッチ回路は、第2のタイミングで、前記複数の遅延ユニットから出力されるパルス信号をラッチし、
前記上位カウンタ回路は、前記第1のタイミングで、計数を開始し、
前記上位カウンタ回路は、前記第2のタイミングで、計数を終了し、
前記4つの遅延ユニットは、前記上位カウンタ回路が計数するクロックを出力する1つの遅延ユニットと、前記経路上で当該遅延ユニットに隣接する1つの遅延ユニットと、を含み、前記経路上で連続する4つの遅延ユニットである、
ことを特徴とするA/D変換回路。
【請求項２】
前記状態変化検出回路は、前記3つのパルス信号の組合せを変更しながら、前記3つのパルス信号を比較した結果を示す信号を出力し、
前記ミスマッチ検出回路は、前記4つの遅延ユニットのうち3つの遅延ユニットから出力されて前記下位ラッチ回路によってラッチされたパルス信号が前記状態変化検出回路に入力されたときに前記状態変化検出回路から出力される信号と、前記4つの遅延ユニットのうち残りの1つの遅延ユニットから出力されて前記下位ラッチ回路によってラッチされたパルス信号と、を比較する2値比較回路を有する、
ことを特徴とする請求項１に係るA/D変換回路。
【請求項３】
光電変換素子を有する複数の画素が行列状に配置された画素部と、
時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、
画素信号の出力に係るタイミングで前記画素信号と前記参照信号との比較処理を開始し、前記参照信号が前記画素信号に対して所定の条件を満たしたタイミングで前記比較処理を終了する比較部と、
請求項1に記載のA/D変換回路と、を有し、
前記比較部、前記下位ラッチ回路、前記上位カウンタ回路、前記状態変化検出回路、前記エンコード信号ラッチ回路、および前記ミスマッチ検出回路は、前記画素部の1列、または複数列毎に配置され、
前記第1のタイミングは、前記比較処理の開始に係るタイミングであり、
前記第2のタイミングは、前記比較処理の終了に係るタイミングである、
ことを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、A/D変換回路およびこのA/D変換回路を有する固体撮像装置に関する。
【背景技術】
【０００２】
時間（パルス幅）を計測するためのA/D変換回路として、TDC（=Time to Digital Converter）型A/D変換回路が知られている。図20は、TDC型A/D変換回路の構成を示し、図21はTDC型A/D変換回路の動作を示している。図20に示すように、TDC型A/D変換回路は、遅延回路102と、上位カウンタ回路103と、下位ラッチ回路104と、エンコーダ回路105とで構成される。
【０００３】
遅延回路102は、複数の遅延ユニットDU[1]〜DU[8]をリング状に接続した構成を有する。各遅延ユニットは、パルス信号が入力されるパルス入力端子と、パルス信号を出力するパルス出力端子とを有する。パルス入力端子は前段の遅延ユニットのパルス出力端子に接続され、パルス出力端子は後段の遅延ユニットのパルス入力端子に接続されている。8段目の遅延ユニットDU[8]のパルス出力端子は1段目の遅延ユニットのパルス入力端子に接続されており、8個の遅延ユニットはリング状に接続されている。これらの遅延ユニットは、パルス入力端子に入力されたパルス信号を遅延させて各々のパルス出力端子から出力する。また、1段目の遅延ユニットDU[1]は、スタートパルスφStartPが入力される第2のパルス入力端子を有する。
【０００４】
1段目の遅延ユニットDU[1]に入力されたスタートパルスφStartPが順次後段の遅延ユニットに伝送されることによって、遅延回路102内をパルス信号が周回する。遅延回路102内の遅延ユニットDU[1]〜DU[8]は出力信号φCK1〜φCK8を出力する。出力信号φCK1〜φCK8は、互いに位相が異なるクロック信号である。以下では、n段目の遅延ユニットDU[n]の出力信号をφCKnと記載する。
【０００５】
上位カウンタ回路103は、遅延回路102を構成する1つの遅延ユニット（図20では8段目の遅延ユニットDU[8]）が出力するパルス信号をカウントクロックとして計数（カウント）を行う。下位ラッチ回路104は、サンプリングパルスφSHに応じて各遅延ユニットの出力信号を保持（ラッチ）する。エンコーダ回路105は、下位ラッチ回路104に保持された値（位相データ）を2進化する。
【０００６】
次に、TDC型A/D変換回路の動作について、図21を用いて説明する。以下では、例えばサンプリングパルスφSHのパルス幅を計測する場合について説明する。図21は、サンプリングパルスφSH、スタートパルスφStartPの波形を示すと共に、遅延回路102を構成する各遅延ユニットDU[1]〜DU[8]の出力信号φCK1〜φCK8の波形と、上位カウンタ回路103が計数した値を示す信号φOCNTの値を示している。
【０００７】
まず、サンプリングパルスφSHがLowからHighになるのと同時に、スタートパルスφStartPがLowからHighになる（タイミングT101）。これによって、図21の出力信号φCK1〜φCK8が示すように、パルス信号が遅延回路102内を周回する。タイミングT101から所定期間が経過した後、サンプリングパルスφSHがHighからLowになるタイミング（タイミングT102）で上位カウンタ回路103のカウント動作が終了するのと同時に、下位ラッチ回路104が遅延回路102の出力信号φCK1〜φCK8を保持（ラッチ）する。
【０００８】
このとき、下位ラッチ回路104が保持する値（位相データ）は、図21と図22に示すように、8個の状態（状態1〜8）のいずれかに対応する。図22は、状態1〜8における遅延回路102の出力信号φCK1〜φCK8の状態を示している。それぞれの状態1〜8では、遅延回路102の出力信号φCK1〜φCK8のHigh（H）とLow（L）の状態の組合せが異なる。
【０００９】
下位ラッチ回路104の出力信号は、エンコーダ回路105で2進化される。エンコーダ回路105の出力信号は、上位カウンタ回路103の出力信号φOCNTと共に後段の回路に出力される。上位カウンタ回路103の出力信号φOCNTは、スタートパルスφStartPが遅延回路102内を周回した数に対応した値を有しており、デジタルデータの上位データを構成する。また、エンコーダ回路105の出力信号は、遅延回路102内のスタートパルスφStartPの走行位置に対応した値を有しており、デジタルデータの下位データを構成する。
【００１０】
このようにして、サンプリングパルスφSHのパルス幅に応じたデジタルデータを得ることが可能となる。このとき、下位ラッチ回路104が保持する値（8bitのデータ信号）は、8個の状態のいずれかに対応するため、この値を2進化することにより、3bitのデータ信号が生成される。
【００１１】
このようなTDC型A/D変換回路の適用先として、デジタルカメラや、デジタルビデオカメラ、内視鏡等に使用される固体撮像装置（イメージセンサ）がある。特許文献1には、画素列ごとにTDC型A/D変換回路を配置して、画素からの出力をA/D変換する例が記載されている。特許文献1に記載の固体撮像装置は、画素の信号レベル（電圧情報）を、パルス幅（時間情報）に変換し、そのパルス幅をTDC型A/D変換回路でアナログ・デジタル変換することによって、画素の信号レベルに応じたデジタルデータを取得するタイプ（所謂、シングルスロープ型）のイメージセンサである。
【００１２】
また、特許文献1に記載の固体撮像装置は、データを2進化するためのエンコーダ回路105を、各画素列に対応して設けられたカラム回路に内蔵している。このエンコーダ回路105は、下位ラッチ回路104が保持している値が図22に記載の状態1〜状態8のいずれに該当するのかを判別するために、遅延ユニットDU[1]〜DU[8]のうち連続する2つの遅延ユニットの出力信号を順に比較し、その2つの遅延ユニットの出力信号の間の状態変化（遅延ユニットDU[n]の出力信号φCKnがHighで、遅延ユニットDU[n+1]の出力信号φCK(n+1）がLowであること）を検出する。例えば、遅延ユニットDU[1]の出力信号φCK1と遅延ユニットDU[2]の出力信号φCK2との間に状態変化があれば、エンコーダ回路105は、下位ラッチ回路104が保持している値が、状態2に対応する値であると判別する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開2012-204842号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ところで、遅延回路102の出力信号φCK1〜φCK8は非同期でパラレル（並列）に伝送される。そのため、下位ラッチ回路104が、出力信号φCK1〜φCK8で構成される多相クロックを保持するとき、遅延回路102の出力信号φCK1〜φCK8のジッタなどに起因して、下位ラッチ回路104が保持する値は、図23のようにばらつくことがある。このとき、2つの遅延ユニットの出力信号を順に比較していく方法では、出力信号φCK2と出力信号φCK1の間に状態変化がある（状態2）のか、あるいは出力信号φCK7と出力信号φCK6の間に状態変化がある（状態7）のかを判別できない。
【００１５】
上記課題に対して、特許文献1では、連続する2つの遅延ユニットの出力信号の間の状態変化を検出するために、連続する3つの遅延ユニットの出力信号を用いる方法について提案している。つまり、遅延ユニットDU[n]の出力信号φCKnと遅延ユニットDU[n+1]の出力信号φCK(n+1)の間の状態変化の有無は、遅延ユニットDU[n]の出力信号φCKnがHighで、遅延ユニットDU[n+1]の出力信号φCK(n+1）がLowで、さらに遅延ユニットDU[n+2]の出力信号φCK(n+2)がLowであるか否かによって判別される。この方法であれば、下位ラッチ回路104が保持する信号が図23のようにばらついた場合でも出力信号φCK2と出力信号φCK1の間の状態変化を検出することができる。
【００１６】
ここで、下位ラッチ回路104が保持する信号が図24のようにばらついた場合について考えてみる。このときの遅延回路102の出力信号φCK1〜φCK8は、図25に示すように、サンプリングパルスφSHの立下り位置のタイミング（保持タイミング）で下位ラッチ回路104に保持された信号である。図25に示すように、下位ラッチ回路104の保持タイミングにおいて、出力信号φCK1と出力信号φCK8の位相が逆転している。
【００１７】
従来技術によれば、出力信号φCK1がHighで、出力信号φCK2がLowで、出力信号φCK3がLowなので、エンコーダ回路105は出力信号φCK1と出力信号φCK2の間の状態変化を検出する。そのため、エンコーダ回路105は状態2であると判別する。
【００１８】
ところで、上位カウンタ回路103は、遅延ユニットDU[8]の出力信号φCK8の立上りエッジを計数する。そのため、下位ラッチ回路104の保持タイミングにおいては、上位カウンタ回路103は未だカウントアップしていない。
【００１９】
下位ラッチ回路104が保持する信号にばらつきがないとき、上位カウンタ回路103は、遅延回路102の出力信号φCK1〜φCK8の状態が状態8から状態1に遷移するタイミングでカウントアップする。そのため、遅延回路102の出力信号φCK1〜φCK8の状態が状態2である場合、その直前に遅延回路102の出力信号φCK1〜φCK8の状態が状態8から状態1に遷移するタイミングで上位カウンタ回路103がカウントアップされている必要がある。しかし、下位ラッチ回路104が保持する信号が図24のようにばらついた場合、従来技術においては上位カウンタ回路103がカウントアップされない。そのため、上位カウンタ回路103がカウントした値に基づく上位ビットと、下位ラッチ回路104が保持する信号の状態に基づく下位ビットとの間にミスマッチが発生する。
【００２０】
このように、従来技術では、下位ラッチ回路104が保持する信号のばらつきが、ある特定のパターンであるとき、上位ビットと下位ビットのミスマッチが発生するという課題がある。
【００２１】
本発明は、上述した課題に鑑みてなされたものであって、より高精度なA/D変換を行うことができるA/D変換回路および固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明は、上記の課題を解決するためになされたもので、パルス入力端子、パルス出力端子、を有する4つ以上の複数の遅延ユニットを有し、前記複数の遅延ユニットの各々のパルス入力端子は前記複数の遅延ユニットの対応する１つのパルス出力端子に接続されており、前記複数の遅延ユニットのいずれか１つは外部からパルス信号が入力される第2のパルス入力端子を有する遅延回路と、前記複数の遅延ユニットから出力されるパルス信号をラッチする下位ラッチ回路と、前記複数の遅延ユニットのうち1つの遅延ユニットから出力されるパルス信号に基づくクロックを計数する上位カウンタ回路と、前記複数の遅延ユニットのうち、パルス信号が伝送する経路上で連続する3つの遅延ユニットから出力されて前記下位ラッチ回路によってラッチされた3つのパルス信号を比較し、前記3つのパルス信号の状態が所定の第1の状態であるときに状態変化検出信号を出力する状態変化検出回路と、前記状態変化検出回路に入力されるパルス信号を出力した遅延ユニットに応じた状態を有するエンコード信号が入力され、前記状態変化検出信号が入力された場合に前記エンコード信号をラッチするエンコード信号ラッチ回路と、前記複数の遅延ユニットのうち4つの遅延ユニットから出力されて前記下位ラッチ回路によってラッチされた4つのパルス信号を比較し、前記4つのパルス信号の状態が所定の第2の状態であるときに前記上位カウンタ回路に対して計数のためのクロックを出力するミスマッチ検出回路と、を有し、前記遅延回路は、第1のタイミングで、パルス信号が入力され、前記下位ラッチ回路は、第2のタイミングで、前記複数の遅延ユニットから出力されるパルス信号をラッチし、前記上位カウンタ回路は、前記第1のタイミングで、計数を開始し、前記上位カウンタ回路は、前記第2のタイミングで、計数を終了し、前記4つの遅延ユニットは、前記上位カウンタ回路が計数するクロックを出力する1つの遅延ユニットと、前記経路上で当該遅延ユニットに隣接する1つの遅延ユニットと、を含み、前記経路上で連続する4つの遅延ユニットである、ことを特徴とするA/D変換回路である。
【００２３】
また、本発明のA/D変換回路において、前記状態変化検出回路は、前記3つのパルス信号の組合せを変更しながら、前記3つのパルス信号を比較した結果を示す信号を出力し、前記ミスマッチ検出回路は、前記4つの遅延ユニットのうち3つの遅延ユニットから出力されて前記下位ラッチ回路によってラッチされたパルス信号が前記状態変化検出回路に入力されたときに前記状態変化検出回路から出力される信号と、前記4つの遅延ユニットのうち残りの1つの遅延ユニットから出力されて前記下位ラッチ回路によってラッチされたパルス信号と、を比較する2値比較回路を有する、ことを特徴とする。
【００２４】
また、本発明は、光電変換素子を有する複数の画素が行列状に配置された画素部と、時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、画素信号の出力に係るタイミングで前記画素信号と前記参照信号との比較処理を開始し、前記参照信号が前記画素信号に対して所定の条件を満たしたタイミングで前記比較処理を終了する比較部と、上記のA/D変換回路と、を有し、前記比較部、前記下位ラッチ回路、前記上位カウンタ回路、前記状態変化検出回路、前記エンコード信号ラッチ回路、および前記ミスマッチ検出回路は、前記画素部の1列、または複数列毎に配置され、前記第1のタイミングは、前記比較処理の開始に係るタイミングであり、前記第2のタイミングは、前記比較処理の終了に係るタイミングである、ことを特徴とする固体撮像装置である。
【発明の効果】
【００２５】
本発明によれば、ミスマッチ検出回路を設けたことによって、上位カウンタ回路が計数した値に基づく上位ビットと、下位ラッチ回路によってラッチされたパルス信号の状態に基づく下位ビットとのミスマッチを補正することができるので、より高精度なA/D変換を行うことができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第1の実施形態に係る固体撮像装置の構成を示すブロック図である。
【図２】本発明の第1の実施形態に係るA/D変換回路の構成を示すブロック図である。
【図３】本発明の第1の実施形態に係る位相データ符号化部の構成を示すブロック図である。
【図４】本発明の第1の実施形態に係るミスマッチ補正部の構成を示すブロック図である。
【図５】本発明の第1の実施形態に係る状態変化検出回路の動作を規定した真理値表を示す参考図である。
【図６】本発明の第1の実施形態に係る状態変化検出回路に信号を出力した遅延ユニットの段数とエンコード信号の関係を記したテーブルを示す参考図である。
【図７】本発明の第1の実施形態に係るミスマッチ検出回路の動作を規定した真理値表を示す参考図である。
【図８】本発明の第1の実施形態に係る固体撮像装置の動作を示すタイミングチャートである。
【図９】本発明の第1の実施形態に係る固体撮像装置の動作を示すタイミングチャートである。
【図１０】本発明の第1の実施形態に係る固体撮像装置の動作を示すタイミングチャートである。
【図１１】本発明の第2の実施形態に係るA/D変換回路の構成を示すブロック図である。
【図１２】本発明の第2の実施形態に係るミスマッチ検出回路の動作を規定した真理値表を示す参考図である。
【図１３】本発明の第2の実施形態に係る固体撮像装置の動作を示すタイミングチャートである。
【図１４】本発明の第3の実施形態に係る状態変化検出回路の動作を規定した真理値表を示す参考図である。
【図１５】本発明の第3の実施形態に係るミスマッチ検出回路の動作を規定した真理値表を示す参考図である。
【図１６】本発明の第3の実施形態に係る遅延回路の出力信号を示すタイミングチャートである。
【図１７】本発明の第3の実施形態に係る遅延回路の出力信号の状態を示す参考図である。
【図１８】本発明の第3の実施形態に係る固体撮像装置の動作を示すタイミングチャートである。
【図１９】本発明の第3の実施形態に係る固体撮像装置の動作を示すタイミングチャートである。
【図２０】TDC型A/D変換回路の構成を示すブロック図である。
【図２１】TDC型A/D変換回路の動作を示すタイミングチャートである。
【図２２】TDC型A/D変換回路が備える遅延回路の出力信号の状態を示す参考図である。
【図２３】TDC型A/D変換回路が備える遅延回路の出力信号の状態を示す参考図である。
【図２４】TDC型A/D変換回路が備える遅延回路の出力信号の状態を示す参考図である。
【図２５】TDC型A/D変換回路が備える遅延回路の出力信号を示すタイミングチャートである。
【発明を実施するための形態】
【００２７】
以下、図面を参照し、本発明の実施形態を説明する。
【００２８】
（第1の実施形態）
まず、本発明の第1の実施形態を説明する。図１は、本実施形態に係る固体撮像装置の構成を示している。図1に示す固体撮像装置は、画素1（P11〜P16, P21〜P26, P31〜P36, P41〜P46）が2次元に配置された画素アレイ2（画素部）と、垂直走査回路3と、列回路4と、ランプ波生成回路5（参照信号生成部）と、比較回路6（比較部）と、クロック生成回路7と、A/D変換回路8と、水平走査回路9と、制御回路10とで構成されている。
【００２９】
画素1は、少なくとも光電変換素子を有しており、入射光量に応じた画素信号を生成して出力する。画素アレイ2は、2次元の行列状に配置された複数の画素1を有しており、図1に示す例では4行6列の画素1が配置されている。垂直走査回路3は、シフトレジスタあるいはデコーダなどによって構成され、画素アレイ2の行選択を行う。列回路4は、いわゆるCDS回路などで構成され、画素アレイ2から読み出された画素信号を処理して出力する。
【００３０】
ランプ波生成回路5は、時間の経過とともに増加または減少する参照信号（ランプ波）を生成する。比較回路6は、列回路4が出力する画素信号φPIXと、ランプ波生成回路5が出力する参照信号φREFとの信号レベルを比較した結果に応じて、画素信号φPIXの信号レベルの大きさに応じた時間軸方向の大きさ（パルス幅）を持つパルス信号（出力信号φCOMP）を生成する。クロック生成回路7は、複数の遅延ユニットがリング状に配置された遅延回路71で構成される。本実施形態の遅延回路71を構成する遅延ユニットの数は4つ以上であればよい。
【００３１】
A/D変換回路8は、比較回路6の出力信号φCOMPのパルス幅をアナログ・デジタル変換する。水平走査回路9は、シフトレジスタあるいはデコーダなどによって構成され、A/D変換回路8を制御し、A/D変換回路8が保持する値を列毎に出力させる。制御回路10は、固体撮像装置を構成する各々の回路に対して、各種制御信号を出力する。
【００３２】
ランプ波生成回路5は、例えば積分回路によって構成され、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ波を生成し、比較回路6の入力端子の一方に供給する。なお、ランプ波生成回路5としては、積分回路を用いたものに限られるものではなく、DAC回路を用いても構わない。ただし、DAC回路を用いてデジタル的にランプ波を生成する構成をとる場合には、ランプ波のステップを細かくする、あるいはそれと同等な構成をとる必要がある。
【００３３】
本実施形態では、列回路4と、比較回路6と、A/D変換回路8の組が6組分用意され、画素列毎に配置されている。本実施形態では、1つの画素列毎にこれらの回路の組が配置されているが、複数の画素列間でこれらの回路の組を共有してもよい。
【００３４】
本実施形態では、例えば、クロック生成回路7を構成する遅延回路71が、図20に示した遅延回路102と同じように8段の遅延ユニットDU[1]〜DU[8]で構成されている場合について説明する。なお、クロック生成回路7は、8段目の遅延ユニットDU[8]の出力信号φCK8を、上位カウンタ回路82のカウントクロックとして出力する。
【００３５】
図2は、本実施形態に係るA/D変換回路8の構成を示している。A/D変換回路8は、下位ラッチ回路81と、上位カウンタ回路82と、位相データ符号化部83と、ミスマッチ補正部84と、マルチプレクサMUXとで構成されている。
【００３６】
下位ラッチ回路81は、比較回路6の出力信号φCOMPを受け、この出力信号φCOMPの立下り位置のタイミングで、遅延回路71の各遅延ユニットDU[1]〜DU[8]の出力信号φCK1〜φCK8を保持する8個のラッチ回路L1〜L8で構成されている。これら8個のラッチ回路L1〜L8は、各々1bitの信号を保持する。各ラッチ回路L1〜L8は、出力制御信号φSW1〜φSW8に基づくタイミングで各遅延ユニットの出力信号DU[1]〜DU[8]を信号伝送線85に出力する。
【００３７】
上位カウンタ回路82は、ラッチ回路L8を介して入力される、遅延回路71の出力信号φCK8の立上りエッジを計数（カウント）する。位相データ符号化部83は、下位ラッチ回路81が保持している遅延回路71の出力信号DU[1]〜DU[8]（位相データ）を2進化する。ミスマッチ補正部84は、下位ラッチ回路81が保持している値を参照して上位ビットと下位ビットのミスマッチを検出し、ミスマッチがある場合には補正信号（カウントパルス）を上位カウンタ回路82へ出力する。マルチプレクサMUXは、下位ラッチ回路81のラッチ回路L8の出力信号φCK8'と、ミスマッチ補正部84の出力信号φCORとのどちらか一方を選択して上位カウンタ回路82へ出力する。なお、マルチプレクサMUXは、上位ビットと下位ビットのミスマッチを補正するミスマッチ補正期間以外は、下位ラッチ回路81のラッチ回路L8の出力信号φCK8'を上位カウンタ回路82へ出力するように、選択信号φSELによって制御される。
【００３８】
図3は、本実施形態に係る位相データ符号化部83の構成を示している。位相データ符号化部83は、パルス信号ラッチ回路831と、状態変化検出回路832と、エンコード信号ラッチ回路833とで構成されている。
【００３９】
パルス信号ラッチ回路831は、下位ラッチ回路81から信号伝送線85に読み出された信号を保持する2つのラッチ回路TL8311，TL8312で構成されている。ラッチ回路TL8311，TL8312は、ラッチ信号φTEMPLAT8311，φTEMPLAT8312に従って、信号伝送線85から信号を取り込む。
【００４０】
状態変化検出回路832は、端子A，B，C，Oを有している。端子Aは信号伝送線85に接続され、端子Bはパルス信号ラッチ回路831のラッチ回路TL8312の出力端子Qに接続され、端子Cはパルス信号ラッチ回路831のラッチ回路TL8311の出力端子Qに接続され、端子Oはエンコード信号ラッチ回路833に接続されている。ラッチ回路TL8311からn段目の遅延ユニット（以下、DU[n]と記載）の出力信号が出力されているとき、ラッチ回路TL8312から(n+1)段目の遅延ユニットDU[n+1]の出力信号が出力され、信号伝送線85に(n+2)段目の遅延ユニットDU[n+2]の出力信号が出力されている。したがって、遅延回路71においてリング状に接続された遅延ユニットDU[1]〜DU[8]のうち、パルス信号が伝送する伝送路上で連続する3つの遅延ユニットDU[n]〜DU[n+2]の出力信号が状態変化検出回路832に入力される。状態変化検出回路832は、これらの出力信号を比較することで、n段目の遅延ユニットDU[n]の出力信号と、(n+1)段目の遅延ユニットDU[n+1]の出力信号との間の状態変化を検出する。
【００４１】
なお、状態変化検出回路832は、図5に示す真理値表に基づいて状態変化を検出する。図5は、状態変化検出回路832の端子A，B，Cに入力される信号の状態と、状態変化検出回路832の端子Oから出力される信号（出力信号φDET）の状態とを示している。状態変化検出回路832に入力されるイネーブル信号φENCENがHighである場合、状態変化検出回路832の出力信号φDETは、端子A，B，Cに入力される信号の状態に応じてHighまたはLowとなる。端子A，B，Cに入力される信号がそれぞれLow，Low，Highであるときに状態変化検出回路832の出力信号φDETがHighとなり、状態変化が検出される。状態変化検出回路832に入力されるイネーブル信号φENCENがLowである場合、端子A，B，Cに入力される信号の状態によらず、状態変化検出回路832の出力信号φDETはLowである。また、状態変化検出回路832に信号を出力した遅延ユニットとエンコード信号φBC[3:1]の関係を記したテーブルを図6に示す。
【００４２】
エンコード信号ラッチ回路833は、状態変化検出回路832の出力信号φDETに応じてエンコード信号φBC(=Binary Code) [3:1]を保持する3つのラッチ回路BCL8331，BCL8332，BCL8333で構成されている。各ラッチ回路BCL8331，BCL8332，BCL8333には、状態変化検出回路832の出力信号φDETが制御信号として入力されると共に、状態変化検出回路832に出力されている信号を出力した遅延ユニットの、遅延回路71内での位置（段数）に応じたエンコード信号φBC [3:1]が入力される。
【００４３】
図4は、本実施形態に係るミスマッチ補正部84の構成を示している。ミスマッチ補正部84は、パルス信号ラッチ回路841と、ミスマッチ検出回路842とで構成されている。
【００４４】
パルス信号ラッチ回路841は、信号伝送線85に読み出された信号を保持する3つのラッチ回路TL8411，TL8412，TL8413で構成されている。ラッチ回路TL8411，TL8412，TL8413は、ラッチ信号φTEMPLAT8411，φTEMPLAT8412，φTEMPLAT8413に従って、信号伝送線85から信号を取り込む。
【００４５】
ミスマッチ検出回路842は、端子A，B，C，D，Oを有している。端子Aは信号伝送線85に接続され、端子Bはパルス信号ラッチ回路841のラッチ回路TL8413の出力端子Qに接続され、端子Cはパルス信号ラッチ回路841のラッチ回路TL8412の出力端子Qに接続され、端子Dはパルス信号ラッチ回路841のラッチ回路TL8411の出力端子Qに接続され、端子OはマルチプレクサMUXに接続されている。ラッチ回路TL8411からn段目の遅延ユニットDU[n]の出力信号が出力されているとき、ラッチ回路TL8412から(n+1)段目の遅延ユニットDU[n+1]の出力信号が出力され、ラッチ回路TL8413から(n+2)段目の遅延ユニットDU[n+2]の出力信号が出力され、信号伝送線85に(n+3)段目の遅延ユニットDU[n+3]の出力信号が出力されている。したがって、遅延回路71においてリング状に接続された遅延ユニットDU[1]〜DU[8]のうち、パルス信号が伝送する伝送路上で連続する4つの遅延ユニットDU[n]〜DU[n+3]の出力信号がミスマッチ検出回路842に入力される。ミスマッチ検出回路842は、これらの出力信号を比較することで、上位ビットと下位ビットのミスマッチを検出する。
【００４６】
なお、ミスマッチ検出回路842は、図7に示す真理値表に基づいてミスマッチを検出する。図7は、ミスマッチ検出回路842の端子A，B，C，Dに入力される信号の状態と、ミスマッチ検出回路842の端子Oから出力される信号（出力信号φCOR）の状態とを示している。ミスマッチ検出回路842に入力されるイネーブル信号φCORENがHighである場合、ミスマッチ検出回路842の出力信号φCORは、端子A，B，C，Dに入力される信号の状態に応じてHighまたはLowとなる。端子A，B，C，Dに入力される信号がそれぞれLow，Low，High，Lowであるときにミスマッチ検出回路842の出力信号φCORがHighとなり、上位ビットと下位ビットのミスマッチが検出される。ミスマッチ検出回路842に入力されるイネーブル信号φCORENがLowである場合、端子A，B，C，Dに入力される信号の状態によらず、ミスマッチ検出回路842の出力信号φCORはLowである。
【００４７】
次に、図8を用いて、本実施形態に係る固体撮像装置の動作を説明する。まず、タイミングT1で、画素選択信号φSL1がLowからHighになる。これによって、1行目の画素1（P11，P12，P13，P14，P15，P16）が選択され、画素1（P11，P12，P13，P14，P15，P16）の画素信号が列回路4に入力される。列回路4は、入力された画素信号を処理した画素信号φPIXを出力する。以下では、画素Pnm（n=行番号、m=列番号）の画素信号をφPIX（Pnm）と記載する。図8では1列目の画素信号の処理についてのみ記載されている。1列目の画素信号の処理と並行して2列目〜6列目の画素信号の処理が、各列に対応した回路で行われる。
【００４８】
また、タイミングT1（第1のタイミング）で、スタートパルスφStartPがLowからHighになることで、クロック生成回路7がクロック信号（φCK1〜φCK8）の出力を開始し、ランプ波生成回路5が、時間の経過とともに増加する参照信号φREFの出力を開始し、比較回路6の出力信号φCOMPがLowからHighになり、比較回路6が参照信号φREFと画素信号φPIXの比較処理を開始する。このタイミングT1で、上位カウンタ回路82は、下位ラッチ回路81のラッチ回路L8の出力信号φCK8'の計数動作を開始する。
【００４９】
続いて、タイミングT2（第2のタイミング）で、参照信号φREFと画素信号φPIXの信号レベルの大小関係が逆転すると、比較回路6の出力信号φCOMPがHighからLowになる。このタイミングT2で、下位ラッチ回路81は遅延回路71の出力信号（位相データ）を保持する。これにより、上位カウンタ回路82は、下位ラッチ回路81のラッチ回路L8の出力信号φCK8'の計数動作を終了する。
【００５０】
続いて、タイミングT3で、画素選択信号φSL1がHighからLowになり、1行目の画素信号の出力が終了する。続いて、エンコード期間（タイミングT3〜T4の間）に下位ラッチ回路81が保持している値が位相データ符号化部83で2進化される。位相データ符号化部83による2進化の詳細については後述する。
【００５１】
続いて、ミスマッチ補正期間（タイミングT4〜T5の間）にミスマッチ補正部84が上位ビットと下位ビットのミスマッチを検出し、ミスマッチがある場合には上位カウンタ回路82が計数した値が補正される。ミスマッチ補正部84によるミスマッチの検出の詳細については後述する。
【００５２】
続いて、タイミングT5で、列選択信号φH1がLowからHighになると、1列目のA/D変換回路8が保持している画素信号φPIX（P11）のA/D変換結果が出力される。以後、同様に、列選択信号φH2〜φH6が順次LowからHighになることで、1行目の読み出し動作が完了する。
【００５３】
以降、2行目〜6行目の画素信号についても、1行目と同様に読み出すことで、画素アレイ2で生成される全ての画素信号のデジタルデータを得ることができる。
【００５４】
次に、エンコード期間（T3〜T4の間）に係る動作について、図9を用いて説明する。以下では、下位ラッチ回路81の保持タイミングにおいて、遅延回路71の出力信号φCK1〜φCK8がジッタにより、図24に示すようにばらついた場合について説明する。
【００５５】
まず、タイミングT31で、出力制御信号φSW8とラッチ信号φTEMPLAT8311がHighになる。これによって、下位ラッチ回路81が保持している8段目の遅延ユニットDU[8]の出力信号φCK8が信号伝送線85に出力されると共に、パルス信号ラッチ回路831のラッチ回路TL8311が信号伝送線85から8段目の遅延ユニットDU[8]の出力信号φCK8を取り込む。その後、ラッチ信号φTEMPLAT8311がLowになることで、ラッチ回路TL8311が8段目の遅延ユニットDU[8]の出力信号φCK8を保持する。
【００５６】
続いて、タイミングT32で出力制御信号φSW8がLowになるのと同時に、出力制御信号φSW1とラッチ信号φTEMPLAT8312がHighになる。また、タイミングT32で、エンコード信号φBC[3:1]が0(10)になる。なお、(10)は、10進数という意味である。これによって、下位ラッチ回路81が保持している1段目の遅延ユニットDU[1]の出力信号φCK1が信号伝送線85に出力されると共に、パルス信号ラッチ回路831のラッチ回路TL8312が信号伝送線85から1段目の遅延ユニットDU[1]の出力信号φCK1を取り込む。その後、ラッチ信号φTEMPLAT8312がLowになることで、ラッチ回路TL8312が1段目の遅延ユニットDU[1]の出力信号φCK1を保持する。
【００５７】
続いて、タイミングT33で出力制御信号φSW1がLowになるのと同時に、出力制御信号φSW2がHighになる。これによって、下位ラッチ回路81が保持している2段目の遅延ユニットDU[2]の出力信号φCK2が信号伝送線85に出力される。このとき、状態変化検出回路832の端子A，B，Cには、それぞれ2段目の遅延ユニットDU[2]の出力信号φCK2、1段目の遅延ユニットDU[1]の出力信号φCK1、8段目の遅延ユニットDU[8]の出力信号φCK8が入力される。図24に示すように、2段目の遅延ユニットDU[2]の出力信号φCK2、1段目の遅延ユニットDU[1]の出力信号φCK1、8段目の遅延ユニットDU[8]の出力信号φCK8はそれぞれLow，High，Lowなので、図5に示す真理値表に従って状態変化検出回路832の出力信号φDETはLowである。
【００５８】
続いて、タイミングT34で出力制御信号φSW2がLowになるのと同時に、出力制御信号φSW1とラッチ信号φTEMPLAT8311がHighになる。これによって、下位ラッチ回路81が保持している1段目の遅延ユニットDU[1]の出力信号φCK1が信号伝送線85に出力されると共に、パルス信号ラッチ回路831のラッチ回路TL8311が信号伝送線85から1段目の遅延ユニットDU[1]の出力信号φCK1を取り込む。その後、ラッチ信号φTEMPLAT8311がLowになることで、ラッチ回路TL8311が1段目の遅延ユニットDU[1]の出力信号φCK1を保持する。
【００５９】
続いて、タイミングT35で出力制御信号φSW1がLowになるのと同時に、出力制御信号φSW2とラッチ信号φTEMPLAT8312がHighになる。また、タイミングT35で、エンコード信号φBC[3:1]が1(10)になる。これによって、下位ラッチ回路81が保持している2段目の遅延ユニットDU[2]の出力信号φCK2が信号伝送線85に出力されると共に、パルス信号ラッチ回路831のラッチ回路TL8312が信号伝送線85から2段目の遅延ユニットDU[2]の出力信号φCK2を取り込む。その後、ラッチ信号φTEMPLAT8312がLowになることで、ラッチ回路TL8312が2段目の遅延ユニットDU[2]の出力信号φCK2を保持する。
【００６０】
続いて、タイミングT36で出力制御信号φSW2がLowになるのと同時に、出力制御信号φSW3がHighになる。これによって、下位ラッチ回路81が保持している3段目の遅延ユニットDU[3]の出力信号φCK3が信号伝送線85に出力される。このとき、状態変化検出回路832の端子A，B，Cには、それぞれ3段目の遅延ユニットDU[3]の出力信号φCK3、2段目の遅延ユニットDU[2]の出力信号φCK2、1段目の遅延ユニットDU[1]の出力信号φCK1が入力される。図24に示すように、3段目の遅延ユニットDU[3]の出力信号φCK3、2段目の遅延ユニットDU[2]の出力信号φCK2、1段目の遅延ユニットDU[1]の出力信号φCK1はそれぞれLow，Low，Highなので、図5に示す真理値表に従って状態変化検出回路832の出力信号φDETはHighになる。状態変化検出回路832の出力信号φDET がHighであるため、エンコード信号ラッチ回路833がエンコード信号φBC[3:1]=1(10)を取り込む。
【００６１】
続いて、タイミングT37で出力制御信号φSW3がLowになるのと同時に、出力制御信号φSW2とラッチ信号φTEMPLAT8311がHighになる。これによって、下位ラッチ回路81が保持している2段目の遅延ユニットDU[2]の出力信号φCK2が信号伝送線85に出力されると共に、パルス信号ラッチ回路831のラッチ回路TL8311が信号伝送線85から2段目の遅延ユニットDU[2]の出力信号φCK2を取り込む。また、タイミングT37でイネーブル信号φENCENがLowになるので、状態変化検出回路832の出力信号φDETはLowになる。このとき、エンコード信号ラッチ回路833がエンコード信号φBC[3:1]=1(10)を保持する。その後、ラッチ信号φTEMPLAT8311がLowになることで、ラッチ回路TL8311が2段目の遅延ユニットDU[2]の出力信号φCK2を保持する。
【００６２】
以後、同様に、タイミングT38を経由してタイミングT39まで、状態変化検出回路832はn段目の遅延ユニットDU[n]の出力信号と(n+1)段目の遅延ユニットDU[n+1]の出力信号と(n+2)段目の遅延ユニットDU[n+2]の出力信号との比較処理を順次行う。この間、状態変化検出回路832が状態変化を検出することはないので、エンコード信号ラッチ回路833は、エンコード信号φBC[3:1]=1(10)を保持したままである。
【００６３】
なお、下位ラッチ回路81は図24の値を保持しているので、上記エンコード期間において、上位ビットと下位ビットのミスマッチ（上位カウンタ回路82がカウントアップしていない）が発生する。
【００６４】
次に、ミスマッチ補正期間（T4〜T5）の動作について、図10を用いて説明する。なお、ミスマッチ補正期間中は、選択信号φSELがHighであり、ミスマッチ検出回路842の出力信号φCORが上位カウンタ回路82に入力される。下位ラッチ回路81が保持している信号の状態が図24に示す状態であるときにミスマッチが発生することが分かっているため、ミスマッチ検出回路842は、3段目の遅延ユニットDU[3]の出力信号φCK3、2段目の遅延ユニットDU[2]の出力信号φCK2、1段目の遅延ユニットDU[1]の出力信号φCK1、8段目の遅延ユニットDU[8]の出力信号φCK8の状態が所定の状態（Low，Low，High，Low）であるか否かを検出する。
【００６５】
まず、タイミングT41で出力制御信号φSW8とラッチ信号φTEMPLAT8411がHighになる。これによって、下位ラッチ回路81が保持している8段目の遅延ユニットDU[8]の出力信号φCK8が信号伝送線85に出力されると共に、パルス信号ラッチ回路841のラッチ回路TL8411が信号伝送線85から8段目の遅延ユニットDU[8]の出力信号φCK8を取り込む。その後、ラッチ信号φTEMPLAT8311がLowになることで、ラッチ回路TL8311が8段目の遅延ユニットDU[8]の出力信号φCK8を保持する。
【００６６】
タイミングT42〜T43では、タイミングT41〜T42と同様の手順で、1段目の遅延ユニットDU[1]の出力信号φCK1と2段目の遅延ユニットDU[2]の出力信号φCK2とがパルス信号ラッチ回路841のラッチ回路TL8412，TL8413に保持される。
【００６７】
続いて、タイミングT43で出力制御信号φSW3がHighになる。これによって、3段目の遅延ユニットDU[3]の出力信号φCK3が信号伝送線85に出力される。このとき、ミスマッチ検出回路842の端子A，B，C，Dには、それぞれ3段目の遅延ユニットDU[3]の出力信号φCK3、2段目の遅延ユニットDU[2]の出力信号φCK2、1段目の遅延ユニットDU[1]の出力信号φCK1、8段目の遅延ユニットDU[8]の出力信号φCK8が入力される。図24に示すように、3段目の遅延ユニットDU[3]の出力信号φCK3、2段目の遅延ユニットDU[2]の出力信号φCK2、1段目の遅延ユニットDU[1]の出力信号φCK1、8段目の遅延ユニットDU[8]の出力信号φCK8はそれぞれLow，Low，High，Lowなので、図7に示す真理値表に従ってミスマッチ検出回路842の出力信号φCORはHighになる。ミスマッチ検出回路842の出力信号φCOR がHighになるため、上位カウンタ回路82はタイミングT43でカウントアップする。これにより、上位ビットと下位ビットのミスマッチが補正される。
【００６８】
なお、下位ラッチ回路81が保持している信号の状態が、図24に示された状態以外の場合にはミスマッチは発生せず、ミスマッチ検出回路842がミスマッチを検出することもない。そのため、この場合には従来技術と同様にエンコードされる。
【００６９】
上記の動作では、上位ビットと下位ビットのミスマッチを補正することができる。したがって、本実施形態によれば、より高精度なA/D変換を行うことができる。また、高精度なA/D変換回路を列毎に配置することで、高精度な固体撮像装置を提供することができる。
【００７０】
なお、ミスマッチ検出回路842がミスマッチを検出するときにミスマッチ検出回路842に入力される信号を出力する遅延ユニットは、上位カウンタ回路82のカウントクロックとなる信号を出力する遅延ユニット（上記の例では8段目の遅延ユニットDU[8]）と、その遅延ユニットに隣接する遅延ユニット（上記の例では1段目の遅延ユニットDU[1]）とを少なくとも含む、連続する4つの遅延ユニットであればよい。
【００７１】
なお、状態変化を検出する動作に係り、状態変化検出回路832に接続される信号伝送線を3本設けることで、遅延ユニットDU[n]の出力信号と、遅延ユニットDU[n+1]の出力信号と、遅延ユニットDU[n+2]の出力信号とを、パルス信号ラッチ回路831を介さずに状態変化検出回路832に入力するように位相データ符号化部83を構成しても良い。
【００７２】
なお、ミスマッチを検出する動作に係り、ミスマッチ検出回路842に接続される信号伝送線を4本設けることで、遅延ユニットDU[8]の出力信号φCK8と、遅延ユニットDU[1]の出力信号φCK1と、遅延ユニットDU[2]の出力信号φCK2と、遅延ユニットDU[3]の出力信号φCK3とを、パルス信号ラッチ回路841を介さずにミスマッチ検出回路842に入力するようにミスマッチ補正部84を構成しても良い。
【００７３】
（第2の実施形態）
次に、本発明の第2の実施形態を説明する。図11は、本実施形態に係るA/D変換回路8aの構成を示している。ミスマッチ補正部84a以外の構成については第1の実施形態と同じなので、説明を省略する。
【００７４】
ミスマッチ補正部84aは、パルス信号ラッチ回路84a1と、ミスマッチ検出回路84a2とを有する。パルス信号ラッチ回路84a1は、信号伝送線85に読み出された信号を保持する。ミスマッチ検出回路84a2は、端子A，Bを有する。端子Aはパルス信号ラッチ回路84a1に接続され、端子Bは位相データ符号化部83に接続されている。ミスマッチ検出回路84a2は、パルス信号ラッチ回路84a1の出力信号を反転した信号と、位相データ符号化部83を構成する状態変化検出回路832の出力信号φDETとを比較することで、上位ビットと下位ビットのミスマッチを検出する2値比較回路である。
【００７５】
なお、ミスマッチ検出回路84a2は、図12に示す真理値表に基づいてミスマッチを検出する。図12は、ミスマッチ検出回路84a2の端子A，Bに入力される信号の状態と、ミスマッチ検出回路84a2の端子Oから出力される信号（出力信号φCOR）の状態とを示している。ミスマッチ検出回路84a2の出力信号φCORは、端子A，Bに入力される信号の状態に応じてHighまたはLowとなる。端子A，Bに入力される信号がそれぞれLow， Highであるときにミスマッチ検出回路84a2の出力信号φCORがHighとなり、上位ビットと下位ビットのミスマッチが検出される。
【００７６】
次に、本実施形態に係るミスマッチ補正部84aの動作について、図13を用いて説明する。なお、ミスマッチ補正期間以外の動作は、第1の実施形態で説明した動作と同じなので、説明を省略する。また、下位ラッチ回路81は、第1の実施形態と同じく、図24に示す信号を保持している。以下では、エンコード期間において上位ビットと下位ビットのミスマッチが発生する場合について説明する。また、ミスマッチ補正期間において、エンコード信号ラッチ回路833は、状態変化検出回路832の出力によらず、エンコード期間において保持したエンコード信号を保持し続けるように制御される。
【００７７】
まず、タイミングT4a1で出力制御信号φSW8とラッチ信号φTEMPLAT84a1がHighになる。これによって、下位ラッチ回路81が保持している8段目の遅延ユニットDU[8]の出力信号φCK8が信号伝送線85に出力されると共に、パルス信号ラッチ回路84a1が8段目の遅延ユニットDU[8]の出力信号φCK8を取り込む。
【００７８】
続いて、タイミングT4a2〜T4a3では、タイミングT4a1〜T4a2と同様の手順で、1段目の遅延ユニットDU[1]の出力信号φCK1と2段目の遅延ユニットDU[2]の出力信号φCK2とが位相データ符号化部83のパルス信号ラッチ回路831のラッチ回路TL8311，TL8312に保持される。
【００７９】
続いて、タイミングT4a3で出力制御信号φSW3がHighになる。これによって、3段目の遅延ユニットDU[3]の出力信号φCK3が信号伝送線85に出力される。また、タイミングT4a3でイネーブル信号φENCENがHighになる。このとき、状態変化検出回路832の端子A，B，Cには、それぞれ3段目の遅延ユニットDU[3]の出力信号φCK3、2段目の遅延ユニットDU[2]の出力信号φCK2、1段目の遅延ユニットDU[1]の出力信号φCK1が入力される。図24に示すように、3段目の遅延ユニットDU[3]の出力信号φCK3、2段目の遅延ユニットDU[2]の出力信号φCK2、1段目の遅延ユニットDU[1]の出力信号φCK1はそれぞれLow，Low，Highなので、図5に示す真理値表に従って状態変化検出回路832の出力信号φDETはHighである。
【００８０】
また、このとき、ミスマッチ検出回路84a2の端子A，Bには、それぞれパルス信号ラッチ回路84a1の出力信号、状態変化検出回路832の出力信号φDETが入力される。パルス信号ラッチ回路84a1は8段目の遅延ユニットDU[8]の出力信号φCK8を保持しており、図24に示すように、8段目の遅延ユニットDU[8]の出力信号φCK8はLowである。また、上記のように状態変化検出回路832の出力信号φDETはHighである。ミスマッチ検出回路84a2は、パルス信号ラッチ回路84a1の出力信号を反転した信号と、状態変化検出回路832の出力信号φDETとを比較するので、図12に示す真理値表に従ってミスマッチ検出回路84a2の出力信号φCORはHighになる。ミスマッチ検出回路842の出力信号φCOR がHighになるため、上位カウンタ回路82はタイミングT4a3でカウントアップする。これにより、上位ビットと下位ビットのミスマッチが補正される。
【００８１】
上記の動作では、ミスマッチ検出回路84a2は、状態変化検出回路832の出力信号を用いることで、3段目の遅延ユニットDU[3]の出力信号φCK3、2段目の遅延ユニットDU[2]の出力信号φCK2、1段目の遅延ユニットDU[1]の出力信号φCK1、8段目の遅延ユニットDU[8]の出力信号φCK8を比較する処理と同等の処理を行うことが可能となる。このため、本実施形態によれば、第1の実施形態の効果と同様の効果が得られることに加え、ミスマッチ検出回路を小型化することができる。したがって、本実施形態によれば、高精度化された、かつ回路規模の増加を抑えた固体撮像装置を提供することができる。
【００８２】
（第3の実施形態）
次に、本発明の第3の実施形態を説明する。第1の実施形態に係る状態変化検出回路832は、遅延ユニットDU[n]の出力信号と遅延ユニットDU[n+1]の出力信号と遅延ユニットDU[n+2]の出力信号とから、遅延ユニットDU[n]の出力信号と遅延ユニットDU[n+1]の出力信号との間の状態変化を検出するが、第3の実施形態に係る状態変化検出回路832は、遅延ユニットDU[n-1]の出力信号と遅延ユニットDU[n]の出力信号と遅延ユニットDU[n+1]の出力信号とから、遅延ユニットDU[n]の出力信号と遅延ユニットDU[n+1]の出力信号との間の状態変化を検出する。
【００８３】
第3の実施形態に係る状態変化検出回路832は、図14に示す真理値表に基づいて状態変化を検出する。図14は、状態変化検出回路832の端子A，B，Cに入力される信号の状態と、状態変化検出回路832の端子Oから出力される信号（出力信号φDET）の状態とを示している。状態変化検出回路832に入力されるイネーブル信号φENCENがHighである場合、状態変化検出回路832の出力信号φDETは、端子A，B，Cに入力される信号の状態に応じてHighまたはLowとなる。端子A，B，Cに入力される信号がそれぞれLow，High，Highであるときに状態変化検出回路832の出力信号φDETがHighとなり、状態変化が検出される。状態変化検出回路832に入力されるイネーブル信号φENCENがLowである場合、端子A，B，Cに入力される信号の状態によらず、状態変化検出回路832の出力信号φDETはLowである。
【００８４】
また、第3の実施形態に係るミスマッチ検出回路842は、図15に示す真理値表に基づいてミスマッチを検出する。図15は、ミスマッチ検出回路842の端子A，B，C，Dに入力される信号の状態と、ミスマッチ検出回路842の端子Oから出力される信号（出力信号φCOR）の状態とを示している。ミスマッチ検出回路842に入力されるイネーブル信号φCORENがHighである場合、ミスマッチ検出回路842の出力信号φCORは、端子A，B，C，Dに入力される信号の状態に応じてHighまたはLowとなる。端子A，B，C，Dに入力される信号がそれぞれHigh，Low，High，Highであるときにミスマッチ検出回路842の出力信号φCORがHighとなり、上位ビットと下位ビットのミスマッチが検出される。ミスマッチ検出回路842に入力されるイネーブル信号φCORENがLowである場合、端子A，B，C，Dに入力される信号の状態によらず、ミスマッチ検出回路842の出力信号φCORはLowである。
【００８５】
さらに、第3の実施形態に係る上位カウンタ回路82は、ミスマッチ検出回路842の出力信号φCORを受けて、1カウントだけ減算する。上記以外の構成については第1の実施形態と同じなので、説明を省略する。
【００８６】
次に、本実施形態に係る固体撮像装置の動作について説明する。なお、エンコード期間とミスマッチ補正期間以外の動作は、第1の実施形態で説明した動作と同じなので、説明を省略する。以下では、例えば、図16に示すように、下位ラッチ回路81の保持タイミングにおいて、遅延回路71の出力信号φCK1〜φCK8のジッタにより、出力信号φCK7と出力信号φCK8の位相が逆転する場合について説明する。このとき、下位ラッチ回路81は、図17に示す状態の信号を保持している。
【００８７】
以下、エンコード期間（図8のタイミングT3〜T4に相当）の動作について、図18を用いて説明する。まず、タイミングT3b1で、出力制御信号φSW7とラッチ信号φTEMPLAT8311がHighになる。これによって、下位ラッチ回路81が保持している7段目の遅延ユニットDU[7]の出力信号φCK7が信号伝送線85に出力されると共に、パルス信号ラッチ回路831のラッチ回路TL8311が信号伝送線85から7段目の遅延ユニットDU[7]の出力信号φCK7を取り込む。その後、ラッチ信号φTEMPLAT8311がLowになることで、ラッチ回路TL8311が7段目の遅延ユニットDU[7]の出力信号φCK7を保持する。
【００８８】
続いて、タイミングT3b2で出力制御信号φSW7がLowになるのと同時に、出力制御信号φSW8とラッチ信号φTEMPLAT8312がHighになる。また、タイミングT3b2で、エンコード信号φBC[3:1]が0(10)になる。これによって、下位ラッチ回路81が保持している8段目の遅延ユニットDU[8]の出力信号φCK8が信号伝送線85に出力されると共に、パルス信号ラッチ回路831のラッチ回路TL8312が信号伝送線85から8段目の遅延ユニットDU[8]の出力信号φCK8を取り込む。その後、ラッチ信号φTEMPLAT8312がLowになることで、ラッチ回路TL8312が8段目の遅延ユニットDU[8]の出力信号φCK8を保持する。
【００８９】
続いて、タイミングT3b3で出力制御信号φSW8がLowになるのと同時に、出力制御信号φSW1がHighになる。これによって、下位ラッチ回路81が保持している1段目の遅延ユニットDU[1]の出力信号φCK1が信号伝送線85に出力される。このとき、状態変化検出回路832の端子A，B，Cには、それぞれ1段目の遅延ユニットDU[1]の出力信号φCK1、8段目の遅延ユニットDU[8]の出力信号φCK8、7段目の遅延ユニットDU[7]の出力信号φCK7が入力される。図17に示すように、1段目の遅延ユニットDU[1]の出力信号φCK1、8段目の遅延ユニットDU[8]の出力信号φCK8、7段目の遅延ユニットDU[7]の出力信号φCK7はそれぞれLow，High，Lowなので、図14に示す真理値表に従って状態変化検出回路832の出力信号φDETはLowである。
【００９０】
以後、同様に、タイミングT3b4まで、状態変化検出回路832はn-1段目の遅延ユニットDU[n-1]の出力信号とn段目の遅延ユニットDU[n]の出力信号と(n+1)段目の遅延ユニットDU[n+1]の出力信号との比較処理を順次行う。この間、状態変化検出回路832が状態変化を検出することはない。
【００９１】
続いて、タイミングT3b4で、出力制御信号φSW5とラッチ信号φTEMPLAT8311がHighになる。これによって、下位ラッチ回路81が保持している5段目の遅延ユニットDU[5]の出力信号φCK5が信号伝送線85に出力されると共に、パルス信号ラッチ回路831のラッチ回路TL8311が信号伝送線85から5段目の遅延ユニットDU[5]の出力信号φCK5を取り込む。その後、ラッチ信号φTEMPLAT8311がLowになることで、ラッチ回路TL8311が5段目の遅延ユニットDU[5]の出力信号φCK5を保持する。
【００９２】
続いて、タイミングT3b5で出力制御信号φSW5がLowになるのと同時に、出力制御信号φSW6とラッチ信号φTEMPLAT8312がHighになる。また、タイミングT3b5で、エンコード信号φBC[3:1]が6(10)になる。これによって、下位ラッチ回路81が保持している6段目の遅延ユニットDU[6]の出力信号φCK6が信号伝送線85に出力されると共に、パルス信号ラッチ回路831のラッチ回路TL8312が信号伝送線85から6段目の遅延ユニットDU[6]の出力信号φCK6を取り込む。その後、ラッチ信号φTEMPLAT8312がLowになることで、ラッチ回路TL8312が6段目の遅延ユニットDU[6]の出力信号φCK6を保持する。
【００９３】
続いて、タイミングT3b6で出力制御信号φSW6がLowになるのと同時に、出力制御信号φSW7がHighになる。これによって、下位ラッチ回路81が保持している7段目の遅延ユニットDU[7]の出力信号φCK7が信号伝送線85に出力される。このとき、状態変化検出回路832の端子A，B，Cには、それぞれ7段目の遅延ユニットDU[7]の出力信号φCK7、6段目の遅延ユニットDU[6]の出力信号φCK6、5段目の遅延ユニットDU[5]の出力信号φCK5が入力される。図17に示すように、7段目の遅延ユニットDU[7]の出力信号φCK7、6段目の遅延ユニットDU[6]の出力信号φCK6、5段目の遅延ユニットDU[5]の出力信号φCK5はそれぞれLow，High，Highなので、図14に示す真理値表に従って状態変化検出回路832の出力信号φDETはHighになる。状態変化検出回路832の出力信号φDET がHighであるため、エンコード信号ラッチ回路833がエンコード信号φBC[3:1]=6(10)を取り込む。
【００９４】
続いて、タイミングT3b7で出力制御信号φSW7がLowになるのと同時に、出力制御信号φSW6とラッチ信号φTEMPLAT8311がHighになる。これによって、下位ラッチ回路81が保持している6段目の遅延ユニットDU[6]の出力信号φCK6が信号伝送線85に出力されると共に、パルス信号ラッチ回路831のラッチ回路TL8311が信号伝送線85から6段目の遅延ユニットDU[6]の出力信号φCK6を取り込む。また、タイミングT3b7でイネーブル信号φENCENがLowになるので、状態変化検出回路832の出力信号φDETはLowになる。このとき、エンコード信号ラッチ回路833がエンコード信号φBC[3:1]=6(10)を保持する。その後、ラッチ信号φTEMPLAT8311がLowになることで、ラッチ回路TL8311が6段目の遅延ユニットDU[6]の出力信号φCK6を保持する。
【００９５】
以後、同様の動作が行われ、タイミングT3b7〜T3b8の間に、状態変化検出回路832は6段目の遅延ユニットDU[6]の出力信号φCK6と7段目の遅延ユニットDU[7]の出力信号φCK7と8段目の遅延ユニットDU[8]の出力信号φCK8との比較処理を順次行う。この間、状態変化検出回路832が状態変化を検出することはないので、エンコード信号ラッチ回路833は、エンコード信号φBC[3:1]=6(10)を保持したままである。
【００９６】
なお、図16に示すように、比較回路6の出力信号φCOMPが反転するタイミング（保持タイミングと同じタイミング）の直前のタイミングで、遅延ユニットDU[8]の出力信号φCK8がLowからHighに遷移している。このため、比較回路6の出力信号φCOMPが反転するタイミングで上位カウンタ回路82はカウントアップしている。
【００９７】
一方、上記の動作により、状態変化検出回路832は、エンコード期間において、遅延ユニットDU[6]の出力信号φCK6と遅延ユニットDU[7]の出力信号φCK7との間の状態変化を検出する。もし、比較回路6の出力信号φCOMPが反転するタイミングにおいて、出力信号φCK7と出力信号φCK8の位相が逆転していなければ、上位カウンタ回路82はカウントアップしていないはずである。このため、本実施形態では、上位ビットと下位ビットのミスマッチ（上位カウンタ回路82が1カウントだけ余計にカウントアップしている）が発生する。
【００９８】
次に、ミスマッチ補正期間（図8のタイミングT4〜T5に相当）の動作について、図19を用いて説明する。なお、ミスマッチ補正期間中は、選択信号φSELがHighであり、ミスマッチ検出回路842の出力信号φCORが上位カウンタ回路82に入力される。下位ラッチ回路81が保持している信号の状態が図17に示す状態であるときにミスマッチが発生することが分かっているため、ミスマッチ検出回路842は、8段目の遅延ユニットDU[8]の出力信号φCK8、7段目の遅延ユニットDU[7]の出力信号φCK7、6段目の遅延ユニットDU[6]の出力信号φCK6、5段目の遅延ユニットDU[5]の出力信号φCK5の状態が所定の状態（High，Low，High，High）であるか否かを検出する。
【００９９】
まず、タイミングT4b1で出力制御信号φSW5とラッチ信号φTEMPLAT8411がHighになる。これによって、下位ラッチ回路81が保持している5段目の遅延ユニットDU[5]の出力信号φCK5が信号伝送線85に出力されると共に、パルス信号ラッチ回路841のラッチ回路TL8411が信号伝送線85から5段目の遅延ユニットDU[5]の出力信号φCK5を取り込む。その後、ラッチ信号φTEMPLAT8411がLowになることで、ラッチ回路TL8411が5段目の遅延ユニットDU[5]の出力信号φCK5を保持する。
【０１００】
タイミングT4b2〜T4b3では、タイミングT4b1〜T4b2と同様の手順で、6段目の遅延ユニットDU[6]の出力信号φCK6と7段目の遅延ユニットDU[7]の出力信号φCK7とがパルス信号ラッチ回路841のラッチ回路TL8412，TL8413に保持される。
【０１０１】
続いて、タイミングT4b3で出力制御信号φSW8がHighになる。これによって、8段目の遅延ユニットDU[8]の出力信号φCK8が信号伝送線85に出力される。このとき、ミスマッチ検出回路842の端子A，B，C，Dには、それぞれ8段目の遅延ユニットDU[8]の出力信号φCK8、7段目の遅延ユニットDU[7]の出力信号φCK7、6段目の遅延ユニットDU[6]の出力信号φCK6、5段目の遅延ユニットDU[5]の出力信号φCK5が入力される。図17に示すように、8段目の遅延ユニットDU[8]の出力信号φCK8、7段目の遅延ユニットDU[7]の出力信号φCK7、6段目の遅延ユニットDU[6]の出力信号φCK6、5段目の遅延ユニットDU[5]の出力信号φCK5はそれぞれHigh，Low，High，Highなので、図15に示す真理値表に従ってミスマッチ検出回路842の出力信号φCORはHighになる。ミスマッチ検出回路842の出力信号φCOR がHighになるため、上位カウンタ回路82はタイミングT43でカウントダウンする。これにより、上位ビットと下位ビットのミスマッチが補正される。
【０１０２】
なお、下位ラッチ回路81が保持している信号の状態が、図17に示された状態以外の場合にはミスマッチは発生せず、ミスマッチ検出回路842がミスマッチを検出することもない。そのため、この場合には従来技術と同様にエンコードされる。
【０１０３】
上記の動作では、上位ビットと下位ビットのミスマッチを補正することができる。したがって、本実施形態によれば、より高精度なA/D変換を行うことができる。また、高精度なA/D変換回路を列毎に配置することで、高精度な固体撮像装置を提供することができる。
【０１０４】
なお、ミスマッチ検出回路842がミスマッチを検出するときにミスマッチ検出回路842に入力される信号を出力する遅延ユニットは、上位カウンタ回路82のカウントクロックとなる信号を出力する遅延ユニット（上記の例では8段目の遅延ユニットDU[8]）と、その遅延ユニットに隣接する遅延ユニット（上記の例では7段目の遅延ユニットDU[7]）とを少なくとも含む、連続する4つの遅延ユニットであればよい。
【０１０５】
なお、状態変化を検出する動作に係り、状態変化検出回路832に接続される信号伝送線を3本設けることで、遅延ユニットDU[n-1]の出力信号と、遅延ユニットDU[n]の出力信号と、遅延ユニットDU[n+1]の出力信号とを、パルス信号ラッチ回路831を介さずに状態変化検出回路832に入力するように位相データ符号化部83を構成しても良い。
【０１０６】
なお、ミスマッチを検出する動作に係り、ミスマッチ検出回路842に接続される信号伝送線を4本設けることで、遅延ユニットDU[8]の出力信号φCK8と、遅延ユニットDU[7]の出力信号φCK7と、遅延ユニットDU[6]の出力信号φCK6と、遅延ユニットDU[5]の出力信号φCK5とを、パルス信号ラッチ回路841を介さずにミスマッチ検出回路842に入力するようにミスマッチ補正部84を構成しても良い。
【０１０７】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【符号の説明】
【０１０８】
1  画素、2  画素アレイ、3  垂直走査回路、4  列回路、5  ランプ波生成回路、6  比較回路、7  クロック生成回路、8，8a  A/D変換回路、9  水平走査回路、10  制御回路、71，102  遅延回路、81，104  下位ラッチ回路、82，103  上位カウンタ回路、83  位相データ符号化部、84，84a  ミスマッチ補正部、105  エンコーダ回路、831，841，84a1  パルス信号ラッチ回路、832  状態変化検出回路、833  エンコード信号ラッチ回路、842，84a2  ミスマッチ検出回路、MUX  マルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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