(57)【要約】【課題】  本発明の課題は、ターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御性を向上できる半導体装置を提供することである。【解決手段】  互いに隣接する３個以上のトレンチゲートを含むトレンチゲート群を複数備え、隣り合う２個のトレンチゲート群の間隔が、一つのトレンチゲート群において隣り合う２個のトレンチゲートの間隔よりも広い。これにより、ゲート−エミッタ間容量が増大するので、ターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御性を向上できる。【選択図】図１
2014112578.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層に隣接する、第２導電型の第２半導体層と、
前記第２半導体層に隣接する、第１導電型の複数の第３半導体層と、
前記第３半導体層の表面に設けられる第２導電型の複数の第４半導体層と、
前記第３半導体層の表面を側壁とする複数のトレンチ内に設けられる複数のトレンチゲートと、
前記第１半導体層と電気的に接続される第１主電極と、
複数の前記第３半導体層および複数の前記第４半導体層と電気的に接続される第２主電極と、を備え、
互いに隣接する３個以上の前記トレンチゲートを含むトレンチゲート群を複数備え、
隣り合う２個の前記トレンチゲート群の間隔が、一つの前記トレンチゲート群において隣り合う２個の前記トレンチゲートの間隔よりも広いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記トレンチゲート群の端部に位置する前記トレンチゲートが対向する前記第３半導体層の表面に、前記第４半導体層が設けられることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、隣り合う前記トレンチゲート群の間にフローティングの第２導電型の第５半導体層が設けられることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、前記第５半導体層が前記第３半導体層よりも深く形成されることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、前記第５半導体層と前記トレンチゲートとの間に前記第２半導体層の一部が介在することを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、前記第３半導体層と前記第２半導体層の間に、前記第２半導体層よりも不純物濃度が高い第２導電型の第６半導体層が設けられることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、前記第６半導体層と前記第２半導体層の間に第１導電型の第７半導体層が設けられていることを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
複数の前記トレンチには、
前記トレンチゲート群の中央部における前記トレンチゲートが形成される第１のトレンチと、
隣り合う２個の前記トレンチゲート群間に位置し、前記トレンチゲート群の端部における前記トレンチゲートが形成される第２トレンチと、
が含まれ、
前記第２トレンチは、前記端部に位置する前記第３半導体層の表面を側壁とすると共に、前記第２半導体層の表面を底面とし、かつ前記第１トレンチよりも幅が広く、
前記トレンチゲート群の前記端部における前記トレンチゲートは、前記側壁に対向することを特徴とする半導体装置。
【請求項９】
一対の直流端子と、前記直流端子間に接続され、複数の半導体スイッチング素子が直列接続される複数の直列接続回路と、複数の前記直列接続回路の各直列接続点に接続される複数の交流端子とを備え、前記複数の半導体スイッチング素子がオン・オフすることにより電力の変換を行う電力変換装置において、前記複数の半導体スイッチング素子の各々が、請求項１に記載の半導体装置であることを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびそれを用いた電力変換装置に係り、特に、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下、ＩＧＢＴと略する）に好適な半導体装置およびそれを用いた電力変換装置に関する。
【背景技術】
【０００２】
ＩＧＢＴは、コレクタ電極とエミッタ電極との間に流れる電流を、ゲート電極に印加する電圧によって制御するスイッチング素子である。ＩＧＢＴが制御できる電力は、数十ワットから数十万ワットにまでおよび、またスイッチング周波数も数十ヘルツから百キロヘルツ超と幅広いため、家庭用のエアコンディショナーや電子レンジ等の小電力機器から、鉄道や製鉄所のインバータ等、大電力機器まで幅広く用いられている。
【０００３】
ＩＧＢＴには、これら電力機器の高効率化のために低損失化が求められており、導通損失やスイッチング損失の低減が要求されている。同時にＥＭＣノイズや誤動作、モーターの絶縁破壊等の問題を防ぐため、アプリケーションの仕様に応じて出力電圧の時間変化率ｄｖ／ｄｔを制御できることが要求されている。
【０００４】
ところで、特許文献１（特開２０００−３０７１１６号公報）には、図１０に示すように、トレンチゲートの配列間隔を変えた構造のＩＧＢＴが開示されている。図１０のＩＧＢＴの特徴は、トレンチゲートの間隔が広い箇所には、ｐチャネル層１０６を形成せず、フローティングｐ層１０５を設けている点である。
【０００５】
このような構成にすることで、電流はトレンチゲートの間隔の狭い部分にのみ流れるため、短絡時に流れる過電流を抑制でき、素子の破壊耐量が向上できる。また、ホール電流の一部がフローティングｐ層１０５を経由してｐチャネル層１０６に流れ込むため、トレンチゲート近傍でのホール濃度が増加し、オン電圧が低減できる。さらに、フローティングｐ層１０５とｎ−ドリフト層１０４とが形成するｐｎ接合がトレンチゲートにかかる電界を緩和し耐圧を保持できる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−３０７１１６号公報（図１６）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、図１０で示すＩＧＢＴにおいては、ＩＧＢＴのターンオン時に、ＩＧＢＴや対アームに接続されるダイオードのｄｖ／ｄｔの制御性が低下する問題が発生する場合がある。
【０００８】
この理由は以下のように考えられる。ゲートにしきい値電圧以上の電圧を印加し電子が注入すると、裏面からホールが注入され、一部のホールがフローティングｐ層１０５を流れるため、その電位ｖfが上昇する。このときフローティングｐ層１０５にあるホールがゲート−コレクタ間容量Ｃｇｃを充電し、ゲート電圧が持ち上げられる（ΔＶｇｅ）。これによりターンオンが自己加速し、ＩＧＢＴと対に接続されるダイオードに大きなｄｖ／ｄｔが発生する。このΔＶｇｅはゲート−コレクタ間容量とゲート−エミッタ間容量の比Ｃｇｃ／Ｃｇｅに依存するため、ゲート抵抗によるｄｖ／ｄｔの制御性の向上には、Ｃｇｃ／Ｃｇｅの低減あるいはフローティングｐ層の削除が有効である。しかしながら、容量比は素子構造で決まるため、外部因子（ゲート抵抗等）の調整だけでｄｖ／ｄｔを制御することは困難である。その結果として、ゲート抵抗によるｄｖ／ｄｔの制御性が低下する。
【０００９】
このターンオン初期における過渡的な期間中に、フローティングｐ層１０５におけるホールがゲートを充電する電荷量ΔＱｓｗは、式（１）で表される。
【００１０】
【数１】
2014112578.tif 000003
【００１１】
このΔＱｓｗにより、ゲート−エミッタ間容量Ｃｇｅを介してゲート電圧はΔＶｇｅだけ持ち上げられる。従って、ΔＱｓｗは式（２）によっても表すことができる。
【００１２】
【数２】
2014112578.tif 000004
【００１３】
式（１）、式（２）より、ゲート電圧の持ち上がり量ΔＶｇｅは式（３）によって表される。
【００１４】
【数３】
2014112578.tif 000005
【００１５】
本発明は上述の点に鑑みてなされたものであり、本発明の目的とするところは、ターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御性を向上できる半導体装置およびそれを用いた電力変換装置を提供することにある。
【課題を解決するための手段】
【００１６】
本発明による半導体装置においては、互いに隣接する３個以上のトレンチゲートを含むトレンチゲート群を複数備え、隣り合う２個のトレンチゲート群の間隔が、一つのトレンチゲート群において隣り合う２個のトレンチゲートの間隔よりも広い。これにより、ゲート−エミッタ間容量が増大するので、ターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御性を向上できる。従って、半導体装置が発生する電力損失あるいはノイズを低減できるので、本発明による半導体装置を電力変換装置に適用すれば、電力変換装置を低損失化あるいは高信頼化することができる。
【００１７】
また、本発明の一態様である半導体装置は、第１導電型の第１半導体層と、前記第１半導体層に隣接する、第２導電型の第２半導体層と、前記第２半導体層に隣接する、第１導電型の複数の第３半導体層と、前記第３半導体層の表面に設けられる第２導電型の複数の第４半導体層と、前記第３半導体層の表面を側壁とする複数のトレンチ内に設けられる複数のトレンチゲートと、前記第１半導体層と電気的に接続される第１主電極と、複数の前記第３半導体層および複数の前記第４半導体層と電気的に接続される第２主電極と、を備え、さらに、互いに隣接する３個以上の前記トレンチゲートを含むトレンチゲート群を複数備え、隣り合う２個の前記トレンチゲート群の間隔が、一つの前記トレンチゲート群において隣り合う２個の前記トレンチゲートの間隔よりも広い。
【００１８】
ここで、第１導電型および第２導電型は、例えば、それぞれｐ型およびｎ型である。また、第１半導体層、第２半導体層、第３半導体層、第４半導体層、第１主電極および第２主電極は、例えば、それぞれｐ型のコレクタ層、ｎ型のバッファ層とｎ型のドリフト層からなるｎ型半導体層、ｐ型のチャネル層、ｎ型のエミッタ層、コレクタ電極およびエミッタ電極である。なお、第１導電型および第２導電型は、それぞれｎ型およびｐ型でも良い。
【発明の効果】
【００１９】
本発明による半導体装置によれば、ｄｖ／ｄｔのゲート駆動回路による制御性が向上する。さらに、本発明による半導体装置を電力変換装置に適用すれば、電力変換装置を低損失化あるいは高信頼化することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施例１であるＩＧＢＴの縦方向断面を示す。
【図２】ＩＧＢＴと対接続されるダイオードのリカバリｄｖ／ｄｔとゲート抵抗との関係を示す。
【図３】実施例１のＩＧＢＴの製造工程を示す。
【図４】実施例１の変形例であるＩＧＢＴの縦方向断面を示す。
【図５】本発明の実施例２であるＩＧＢＴの縦方向断面を示す。
【図６】本発明の実施例３であるＩＧＢＴの縦方向断面を示す。
【図７】本発明の実施例４であるＩＧＢＴの縦方向断面を示す。
【図８】本発明の実施例５であるＩＧＢＴの縦方向断面を示す。
【図９】本発明によるＩＧＢＴを用いた電力変換装置を示す。
【図１０】従来のＩＧＢＴの縦方向断面を示す。
【図１１】ｄｖ／ｄｔの制御性とスイッチング損失の関係を示す。
【発明を実施するための形態】
【００２１】
以下、図示した実施例に基づき本発明による半導体装置を詳細に説明する。
（実施例１）
図１は、本発明の実施例１であるＩＧＢＴの縦方向断面構造を示す。以下の記述において、「ｐ」および「ｎ」は、半導体層の導電型を示し、それぞれｐ型およびｎ型を示す。また、ｎ−，ｎ，ｎ＋は、この順でｎ型不純物濃度が高くなることを示す。なお、ｐ型不純物濃度の大小関係についても、同様に表記する。
【００２２】
本実施例においては、ｐコレクタ層１０２が、ｐコレクタ層１０２よりも不純物濃度が低いｎバッファ層１０３とｎバッファ層１０３よりも不純物濃度が低いｎ−ドリフト層１０４とからなるｎ型半導体層に、縦方向で隣接する。ｐコレクタ層１０２とｎバッファ層１０３とによりｐｎ接合が形成されているとともに、ｎバッファ層１０３とｎ−ドリフト層１０４が接合してｎ型半導体層が形成されている。本ＩＧＢＴが電圧阻止状態である場合、主にｎ−ドリフト層１０４において空乏層が広がることにより、電圧が阻止される。
【００２３】
ｎ−ドリフト層１０４には、ｎ−ドリフト層１０４よりも不純物濃度が高いｐチャネル層１０６およびフローティングｐ層１０５が隣接し、ｐチャネル層１０６およびフローティングｐ層１０５のそれぞれとｎ−ドリフト層１０４との間にｐｎ接合が形成される。なお、ｐチャネル層１０６の深さとフローティングｐ層１０５の深さは等しく、またフローティングｐ層１０５の幅はｐチャネル層１０６の幅よりも広い。ｐチャネル層１０６内には、ｐチャネル層１０６よりも不純物濃度が高いｎ＋エミッタ層１０７およびｐ＋コンタクト層１０８が設けられる。
【００２４】
本実施例のＩＧＢＴは、横方向で隣り合う２個のｐチャネル層１０６からなるｐチャネル層群と、同様に横方向で隣り合う３個のトレンチゲート１１７からなるトレンチゲート群とを含む動作領域１１８を有する。動作領域１１８には朱電流が流れる。一つのｐチャネル層群と、このｐチャネル層群と隣り合う１個のフローティングｐ層１０５とを含む領域が、ＩＧＢＴの一単位となる。
【００２５】
一つのトレンチゲート群における３個のトレンチゲート１１７は、ｐチャネル層群の両端部と、ｐチャネル層群において隣り合う２個のｐチャネル層１０６の間に設けられる。すなわち、動作領域１１８においては、トレンチゲート群における３個のトレンチゲート１１７とｐチャネル層群における２個のｐチャネル層１０６とが、横方向に、交互に並んで設けられる。
【００２６】
なお、上述したように、フローティングｐ層１０５の幅はｐチャネル層１０６の幅よりも広いので、１つのフローティングｐ層１０５の両側に設けられ、横方向で互いに隣り合う２個のトレンチゲート群の間隔ｂは、一つのｐチャネル層１０６の両側に設けられ、一つのトレンチゲート群内において横方向で互いに隣り合う２個のトレンチゲート１１７の間隔ａよりも広い。
【００２７】
ｐコレクタ層１０２には、コレクタ電極１００が、オーミック接触によって電気的に接続される。また、ｎ＋エミッタ層１０７には、エミッタ電極１１４が、オーミック接触によって電気的に接続される。エミッタ電極１１４は、ｐ＋コンタクト層１０８ともオーミック接触し、これによりエミッタ電極１１４はｐ＋コンタクト層１０８およびｐチャネル層１０６と電気的に接続される。ここで、エミッタ電極１１４とフローティングｐ層１０５は、層間絶縁膜１１３によって電気的に分離されている。
【００２８】
また、トレンチゲート１１７において、ｐチャネル層１０６の垂直表面を側壁とするトレンチ溝内に設けられるゲート電極１０９と、トレンチ溝内におけるｎ＋エミッタ層１０７およびｐチャネル層１０６並びにｎ−ドリフト層１０４の各表面との間には、ゲート絶縁膜１１０が設けられる。これらゲート電極１０９とゲート絶縁膜１１０により、ＭＯＳゲート電極すなわち絶縁ゲート電極となるトレンチゲート１１７が構成される。ゲート電極１０９とエミッタ電極１１４は、ＩＧＢＴ内において、層間絶縁膜１１３によって互いに電気的に分離されている。
【００２９】
コレクタ電極１００、エミッタ電極１１４およびゲート電極１０９は、それぞれ、外部回路が接続されるコレクタ端子１０１、エミッタ端子１１６およびゲート端子１１５と電気的に接続される。
【００３０】
なお、上述したｎ＋エミッタ層１０７は、一つのトレンチゲート群において、図１中の右端および左端の各トレンチゲート１１７に隣接する各ｐチャネル層１０６におけるゲート電極１０９に対向する表面に設けられる。
【００３１】
本実施例においては、横方向で隣り合う３個のトレンチゲート１１７を含むトレンチゲート群を設けていることにより、ゲート−エミッタ間容量Ｃｇｅを増大している。なお、一つのトレンチゲート群に含まれるトレンチゲート１１７の個数は、所望のＩＧＢＴの特性に応じて、３個以上にすることができる。
【００３２】
図２は、本実施例のＩＧＢＴと従来のトレンチＩＧＢＴについて、ＩＧＢＴと対接続されるダイオードのリカバリｄｖ／ｄｔとゲート抵抗との関係を本発明者が検討した結果を示す。図２に示すように、本実施例のＩＧＢＴでは、ゲート抵抗を変えることにより、従来ＩＧＢＴより小さいｄｖ／ｄｔまで制御できる。
【００３３】
また、本実施例においては、横方向で隣り合う２個のトレンチゲート群の間隔ｂが、一つのトレンチゲート群内において横方向で隣り合う２個のトレンチゲートの間隔ａよりも広く、かつ、一つのトレンチゲート群の両端のトレンチゲート１１７に対向するｐチャネル層１０６の表面にｎ＋エミッタ層１０７が設けられている。これにより、ホール電流の一部が、フローティングｐ層１０５およびトレンチゲート群の両端のトレンチゲート１１７の近傍を経由してｐチャネル層１０６に流れ込むため、電子の注入が促進され、オン電圧を低減できる。ここで、フローティングｐ層１０５に最も近いｐチャネル層１０６の表面にｎ＋エミッタ層１０７が設けられているので、フローティングｐ層１０６に流れ込むホール電流による電子注入促進効果が高くなる。
【００３４】
なお、本実施例では、一つのトレンチゲート群において、トレンチゲート群の両端のトレンチゲート１１７に対向するｐチャネル層１０６の表面のみにｎ＋エミッタ層１０７を設けているが、トレンチゲート群の中央部のトレンチゲート１１７に対向するｐチャネル層１０６にも設けても良い。これにより飽和電流が増加し、オン電圧を低減できる。また、本実施例では、フローティングｐ層１０５とｎ−ドリフト層１０４が形成するｐｎ接合がトレンチゲートにかかる電界を緩和するので、ＩＧＢＴの耐圧が向上する。
【００３５】
図３（ａ）〜（１）は、図１に示したＩＧＢＴの製造工程の一例を示す。
【００３６】
まず、図３（ａ）に示すように、ｎ−ドリフト層１０４となるｎ型半導体基板の表面に、熱酸化などにより酸化膜１２２を形成する。次に、図３（ｂ）に示すように、ホトレジスト２００をパターニングし、図３（ｃ）に示すように、エッチングにより、トレンチゲート１１７を形成するためのトレンチ溝を形成する。なお、図３においては、最終的にトレンチゲート１１７となる領域に符号１１７を付記している。
【００３７】
次に、図３（ｄ）に示すように、ゲート絶縁膜１１０を形成する。次に、図３（ｅ）に示すように、ゲート電極１０９となるポリシリコンを堆積する。次に、図３（ｆ）に示すように、ドライエッチング方法またはウェットエッチング方法によりポリシリコンをエッチングし、トレンチゲート群が形成される。
【００３８】
次に、図３（ｇ）に示すように、ｐ型イオンを、半導体基板の全面に打込み、さらに図３（ｈ）に示すようにホトレジスト２００をパターニングした後にｎ型イオンを打ち込み、ｐチャネル層１０６およびフローティングｐ層１０５並びにｎ＋エミッタ層１０７を形成する。次に、図３（ｊ）に示すように、層間絶縁膜１１３を堆積し、図３（ｋ）に示すように層間絶縁膜１１３にコンタクト窓を開け、図３（ｌ）に示すようにｐ＋コンタクト層１０８を形成する。
【００３９】
さらに、前述した図１に示すように、エミッタ電極１１４、ｎバッファ層１０３、ｐコレクタ層１０２およびコレクタ電極１００を順次形成して、ＩＧＢＴが製造される。
【００４０】
なお、図３に示した製造方法では、裏面のｐコレクタ層１０２やｎバッファ層１０３を、ｐチャネル層１０６、フローティングｐ層１０５やトレンチゲート１１７などを形成する表面工程の後に形成しているが、ｐコレクタ層１０２やｎバッファ層１０３が予め形成されている半導体基板を用いても良い。
【００４１】
図４は、図１の実施例の変形例であるＩＧＢＴの縦方向断面構造を示す。本実施例においては、図１の実施例とは異なり、フローティングｐ層１０５が、ｎ−ドリフト層１０４においてトレンチ溝の底部よりも深い領域まで形成されている。すなわち、フローティングｐ層１０５は、ｐチャネル層１０６よりも深く形成される。これにより、トレンチゲート角部の電界強度を緩和できるので、ＩＧＢＴの耐圧が向上する。
【００４２】
以上のように、図１の実施例並びにその変形例であるＩＧＢＴでは、３個以上のトレンチゲートを含むトレンチゲート群を設けることにより、ゲート−エミッタ間容量Ｃｇｅを増大し、ターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御性を向上することができる。また、トレンチゲート群間の間隔を、トレンチゲート群内におけるトレンチゲート間の間隔よりも広くし、かつ、トレンチゲート群の両端のトレンチゲートに対向するｐチャネル層表面にｎ＋エミッタ層を設けることにより、オン電圧を低減できる。さらに、隣り合うトレンチゲート群の間にフローティングｐ層を設けることで、耐圧を向上できる。
【００４３】
図１１は、従来のトレンチＩＧＢＴと、本実施例または本変形例について、ｄｖ／ｄｔ制御性とスイッチング損失（＝ターンオン損失＋リカバリ損失）の関係を本発明者が検討した結果である。本実施例およびその変形例によれば、ｄｖ／ｄｔのトレードオフを向上でき、低損失化と低ノイズ化を両立することができる。
【００４４】
なお、図２および図１１に示した関係は、以下に説明する各実施例においても同様である。
（実施例２）
図５は、本発明の実施例２であるＩＧＢＴの縦方向断面構造を示す。本実施例２においては、実施例１およびその変形例とは異なり、ｐチャネル層１０６とｎ−ドリフト層１０４との間に、ｎ層１１１が設けられている。ｎ層１１１はｐチャネル層１０６およびｎ−ドリフト層１０４とそれぞれ接合し、かつｎ層１１１の不純物濃度は、ｐチャネル層１０６よりも低く、かつｎ−ドリフト層１０４よりも高い。このｎ層１１１は、エミッタ電極１１４に流れ込むホールにとって障壁となるため、ｐチャネル層１０６近傍におけるｎ−ドリフト層１０４におけるホール濃度が増加するので、オン電圧が低減される。
（実施例３）
図６は、本発明の実施例３であるＩＧＢＴの縦方向断面構造を示す。本実施例３においては、実施例２のｎ層１１１に加え、さらに、ｎ層１１１とｎ−ドリフト層１０４との間にｐ層１１２が設けられている。ｎ層１１１は、ｐチャネル層１０６およびｐ層１１２とそれぞれｐｎ接合を形成する。また、ｐ層１１２とｎ−ドリフト層１０４とによりｐｎ接合が形成される。本実施例３によれば、ｎ層１１１とｎ−ドリフト層１０４との間にｐ層１１２を設けたので、電圧阻止状態においてｎ層１１１での電界強度が緩和されるので、ｎ−ドリフト層１０４よりも不純物濃度が高いｎ層１１１を設けても、所望の耐圧を確保することができる。
（実施例４）
図７は、本発明の実施例４であるＩＧＢＴの縦方向断面構造を示す。本実施例４においては、図４に示した変形例と同様に、トレンチ溝の底部よりも深いフローティングｐ層１０５が、隣り合うトレンチゲート群間に設けられている。さらに、図４に示した変形例とは異なり、フローティングｐ層１０５と、これに隣り合うトレンチゲート１１７との間において、ｎ−ドリフト層１０４の一部が、エミッタ電極１１４側へ伸びて介在している。すなわち、フローティングｐ層１０５と、これに隣り合うトレンチゲート１１７とは、ｎ−ドリフト層１０４の一部によって、互いに接触することなく隔離されている。
【００４５】
これにより、ターンオン時にフローティングｐ層１０５に過渡的に流れ込むホールがゲート電圧を持ち上げる作用を抑制できるので、ゲート駆動回路によるｄｖ／ｄｔの制御性を向上できる。また、フローティングｐ層１０５がトレンチ溝の底部よりも深く形成されているため、トレンチフローティングｐ層１０５をトレンチゲート１１７から離しても、トレンチゲートの角部における電界集中を緩和することができるので、所望の耐圧を確保することができる。
（実施例５）
図８は、本発明の実施例５であるＩＧＢＴの縦方向断面構造を示す。本実施例５においては、前述した各実施例および変形例とは異なり、隣り合うトレンチゲート群の間においては、フローティングｐ層が形成されず、トレンチゲート群の中央部におけるトレンチ溝の幅よりも広い幅を有するトレンチ溝１２０が設けられている。横方向で互いに隣り合う２個のトレンチゲート群の両端部の内、同じ幅広トレンチ溝１２０の側に位置する端部におけるｐチャネル層１０６の表面およびｎ−ドリフト層１０４の表面が、トレンチ溝１２０の側壁となり、互いに対向する側壁の間に露出するｎ−ドリフト層１０４の表面がトレンチ溝１２０の底部となる。ここで、横方向で隣り合う２個のトレンチゲート群の間隔（ｂ）と、一つのトレンチゲート群内において横方向で隣り合う２個のトレンチゲートの間隔（ａ）との関係については、前述した各実施例および変形例と同様にｂ＞ａである。
【００４６】
さらに、本実施例５においては、前述した各実施例および変形例とは異なり、一つのトレンチゲート群の両端のゲート電極が、幅広のトレンチ溝１２０内において、トレンチ溝１２０の側壁となるｐチャネル層１０６の表面に対向するサイドウォールゲート電極１２１によって形成されている。
【００４７】
本実施例５では、サイドウォールゲート電極１２１のトレンチ溝内側はゲート絶縁膜よりも厚い層間絶縁膜１１３で覆われるため、ゲート・コレクタ間における帰還容量Ｃｇｃを低減できる。これにより、ｄｖ／ｄｔ制御性を向上できる。また、本実施例５においては、エミッタ電極１１４とサイドウォールゲート電極１２１を層間絶縁膜１１３を介して近付けることができるので、フィールドプレート効果により耐圧を確保することができる。
（実施例６）
図９は、本発明の実施例６として、半導体スイッチング素子として本発明を実施したＩＧＢＴを用いた電力変換装置を示す。本電力変換装置は、３相インバータ回路を備える。ＩＧＢＴ６０２にはダイオード６０３が逆並列に接続されている。これらＩＧＢＴとしては、上述した実施例および変形例の内、いずれかのＩＧＢＴが用いられる。
【００４８】
ＩＧＢＴが２個直列に接続され、従って、ＩＧＢＴとダイオードの逆並列回路が２個直列に接続されて、１相分のハーフブリッジ回路が形成されている。ハーフブリッジ回路は交流の相数分、本実施形態では３相分備えられる。２個のＩＧＢＴの直列接続点、すなわち２個の逆並列回路の直列接続点が、交流出力６０６，６０７および６０８に接続されている。上アーム側の３個のＩＧＢＴのコレクタは、共通接続され、高電位側の直流端子６０４と接続されている。また、下アーム側の３個のＩＧＢＴのエミッタは、共通接続され、低電位側の直流端子６０５と接続されている。
【００４９】
本電力変換装置は、ゲート駆動回路６０１によって各ＩＧＢＴをオン・オフスイッチングすることにより、直流電力を交流電力に変換したり、交流電力を直流電力に変換したりする。
【００５０】
上述した各実施例および変形例によれば、ターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御性が向上されるので、ＩＧＢＴのスイッチングに伴う電力損失が低減されるので、電力変換装置を低損失化できる。また、ＩＧＢＴのスイッチングに伴い発生するノイズが低減されるので、電力変換装置の誤動作が防止され、電力変換装置の信頼性が向上する。
【００５１】
上述した各実施例および変形例のＩＧＢＴはｎチャネル型であるが、本発明は、ｎチャネル型のＩＧＢＴのみならず、ｐチャネル型のＩＧＢＴについても実施することができる。
【符号の説明】
【００５２】
１００  コレクタ電極
１０１  コレクタ端子
１０２  ｐコレクタ層
１０３  ｎバッファ層
１０４  ｎ−ドリフト層
１０５  フローティングｐ層
１０６  ｐチャネル層
１０７  ｎ＋エミッタ層
１０８  ｐ＋コンタクト層
１０９  ゲート電極
１１０  ゲート絶縁膜
１１１  ｎ層
１１２  ｐ層
１１３  層間絶縁膜
１１４  エミッタ電極
１１５  ゲート端子
１１６  コレクタ端子
１１７  トレンチゲート
１１８  ゲート群
１２０  トレンチ溝
１２１  サイドウォールゲート電極
１２２  酸化膜
２００  ホトレジスト
６０１  ゲート駆動回路
６０２  ＩＧＢＴ
６０３  ダイオード
６０４，６０５  直流端子
６０６，６０７，６０８  交流端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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