(57)【要約】【課題】第３の導電膜の断線や高抵抗化を防止して、半導体装置の装置特性の劣化を防止する。【解決手段】素子分離領域と、第１のウェルおよび第２のウェルと、一方の端部が前記素子分離領域上に位置する第１の導電膜と、一方の端部が前記素子分離領域上に位置する第２の導電膜と、第１の導電膜上から素子分離領域上を通って第２の導電膜上を延在するように設けられた第３の導電膜と、を有する半導体装置。第1および第２の導電膜の端部は、テーパー形状を有する。【選択図】図８
2014056969.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域と、
前記素子分離領域を間に介して互いに絶縁分離されるように設けられた第１のウェルおよび第２のウェルと、
前記第１のウェル上に設けられた第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に設けられると共に一方の端部が前記素子分離領域上に位置する第１の導電膜と、
前記第２のウェル上に設けられた第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に設けられると共に一方の端部が前記素子分離領域上に位置する第２の導電膜と、
前記第１の導電膜上から前記素子分離領域上を通って前記第２の導電膜上を延在するように設けられた第３の導電膜と、
前記第１のウェル、前記第1のゲート絶縁膜、第1のゲート電極として前記第1のウェル上の前記第1および第３の導電膜と、を有する第1のトランジスタと、
前記第２のウェル、前記第２のゲート絶縁膜、第２のゲート電極として前記第２のウェル上の前記第２および第３の導電膜と、を有する第２のトランジスタと、
を有し、
前記第1および第２の導電膜の前記端部は、テーパー形状を有する、半導体装置。
【請求項２】
前記第１および第２のゲート絶縁膜は、酸化シリコンよりも誘電率の高い高誘電率絶縁膜を有する、請求項１に記載の半導体装置。
【請求項３】
前記高誘電率絶縁膜は、ＨｆＳｉＯＮ、ＺｒＯ2、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、Ａｌ2Ｏ3、ＨｆＯ2、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択された少なくとも一種の絶縁材料を含む、請求項２に記載の半導体装置。
【請求項４】
前記第１および第２の導電膜は、不純物を含有するアモルファスシリコン膜またはポリシリコン膜である、請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記第１のゲート電極は、第１のゲート絶縁膜と前記第１の導電膜の間に更に、第１の金属膜を有し、
前記第２のゲート電極は、第２のゲート絶縁膜と前記第２の導電膜の間に更に、第１の金属膜を有する、請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記第３の導電膜は、ＤＯＰＯＳ膜と、前記ＤＯＰＯＳ膜上に設けられた第２の金属膜と、を有する、請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
前記第２の金属膜は、前記ＤＯＰＯＳ膜上に順に設けられたタングステンシリサイド膜、窒化タングステン膜、およびタングステン膜を有する、請求項６に記載の半導体装置。
【請求項８】
前記第１および第２のトランジスタを有する周辺回路領域と、
第３のトランジスタと、前記第３のトランジスタの第１の不純物拡散層に電気的に接続されたキャパシタと、前記第３のトランジスタの第２の不純物拡散層に電気的に接続されたビットコンタクトプラグと、前記ビットコンタクトプラグに電気的に接続されたビットラインと、を有するメモリセル領域と、
を有し、
前記ビットコンタクトプラグおよびビットラインは、前記第３の導電膜から構成される、請求項１〜７の何れか１項に記載の半導体装置。
【請求項９】
第１の領域に、素子分離領域を間に介して互いに絶縁分離されるように、第１のウェルおよび第２のウェルを形成する工程と、
前記第１のウェル上に、第1のゲート絶縁膜を形成する工程と、
前記第２のウェル上に、第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に位置すると共に一方の端部が前記素子分離領域上に位置するように第１の導電膜を形成する工程と、
前記第２のゲート絶縁膜上に位置すると共に一方の端部が前記素子分離領域上に位置するように第２の導電膜を形成する工程と、
前記第１および第２の導電膜の端部をテーパー形状とする工程と、
前記第１の導電膜上から前記素子分離領域上を通って前記第２の導電膜上を延在するように、第３の導電膜を形成する工程と、
を有する、半導体装置の製造方法。
【請求項１０】
前記第１および第２の導電膜の端部をテーパー形状とする工程では、
ウェットエッチングにより、前記第１および第２の導電膜の端部をテーパー形状とする、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１および第２の導電膜の端部をテーパー形状とする工程は、
前記第１の導電膜上に第１のマスクパターンを形成する工程と、
前記第１のマスクパターンを用いて、前記第１の導電膜を途中の厚さまでドライエッチングする工程と、
前記第１のマスクパターンの上面および側面を後退させる工程と、
前記第１のマスクパターンの上面および側面を後退させた後に、前記第１のマスクパターンを用いて、前記第１の導電膜をウェットエッチングまたはドライエッチングする第１の工程と、
前記第２の導電膜上に第２のマスクパターンを形成する工程と、
前記第２のマスクパターンを用いて、前記第２の導電膜を途中の厚さまでドライエッチングする工程と、
前記第２のマスクパターンの上面および側面を後退させる工程と、
前記第２のマスクパターンの上面および側面を後退させた後に、前記第２のマスクパターンを用いて、前記第２の導電膜をウェットエッチングまたはドライエッチングする第２の工程と、
を有する、請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１のマスクパターンは、シリコン酸化膜からなる、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２のマスクパターンは、フォトレジスト膜からなる、請求項１１または１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１および第２のゲート絶縁膜は、酸化シリコンよりも誘電率の高い高誘電率絶縁膜を有する、請求項９〜１３の何れか１項に記載の半導体装置の製造方法。
【請求項１５】
前記高誘電率絶縁膜は、ＨｆＳｉＯＮ、ＺｒＯ2、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、Ａｌ2Ｏ3、ＨｆＯ2、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択された少なくとも一種の絶縁材料を含む、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１および第２の導電膜は、不純物を含有するアモルファスシリコン膜またはポリシリコン膜である、請求項９〜１５の何れか１項に記載の半導体装置の製造方法。
【請求項１７】
前記第１のゲート絶縁膜を形成する工程の後で、前記第１の導電膜を形成する工程の前に更に、
前記第１のゲート絶縁膜上に、第１の金属膜を形成する工程を有し、
前記第２のゲート絶縁膜を形成する工程の後で、前記第２の導電膜を形成する工程の前に更に、
前記第２のゲート絶縁膜上に、第１の金属膜を形成する工程を有する、請求項９〜１６の何れか１項に記載の半導体装置の製造方法。
【請求項１８】
前記第３の導電膜を形成する工程は、
ＤＯＰＯＳ膜を形成する工程と、
前記ＤＯＰＯＳ膜上に第２の金属膜を形成する工程と、
を有する、請求項９〜１７の何れか１項に記載の半導体装置の製造方法。
【請求項１９】
前記第２の金属膜は、前記ＤＯＰＯＳ膜上に、タングステンシリサイド膜、窒化タングステン膜、およびタングステン膜をこの順に有する、請求項１８に記載の半導体装置の製造方法。
【請求項２０】
第２の領域に、第３のトランジスタを形成する工程と、
前記第３のトランジスタの第１の不純物拡散層に電気的に接続されたキャパシタを形成する工程と、
前記第３のトランジスタの第２の不純物拡散層に電気的に接続されたビットコンタクトプラグ、および前記ビットコンタクトプラグに電気的に接続されたビットラインを形成する工程と、
を有し、
前記ビットコンタクトプラグおよびビットラインを形成する工程は、
前記第３の導電膜を形成する工程において前記第１の領域への第３の導電膜の形成と同時に、前記第２の領域の第２の不純物拡散層上に、前記第３の導電膜を形成する行程と、
前記第３の導電膜を形成する工程の後に更に、前記第３の導電膜をパターニングする工程と、
を有する、請求項９〜１９の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、Ｎチャネル型のＭＯＳトランジスタ（以下、「ＮＭＯＳ」と記載する）およびＰチャネル型のＭＯＳトランジスタ（以下、「ＰＭＯＳ」と記載する）を備えた半導体装置が用いられている。このような半導体装置として、酸化シリコンよりも高い誘電率を有する高誘電率絶縁膜を有するゲート絶縁膜を有し、金属材料からなるゲート電極を有するＮＭＯＳおよびＰＭＯＳを備えたものが提案されている。特許文献１（特開２００７−３２９２３７号公報）および特許文献２（特開２００６−０２４５９４号公報）には、このようなＮＭＯＳおよびＰＭＯＳを備えた半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−３２９２３７号公報
【特許文献２】特開２００６−０２４５９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１〜３を参照して、従来のＮＭＯＳおよびＰＭＯＳを備えた半導体装置の製造方法を説明する。なお、図１〜３において、Ａ図は上面図、Ｂ図はＡ図のＡ−Ａ方向の断面図を表す。また、ＮＭＯＳが形成される領域を「ＮＭＯＳ」、ＰＭＯＳが形成される領域を「ＰＭＯＳ」として示す。
【０００５】
図１に示すように、半導体基板１内に素子分離領域２を形成した後、半導体基板１内に２段階に分けて不純物を注入することにより、Ｐウェル３およびＮウェル４を形成する。半導体基板１上の全面に、高誘電率絶縁膜５ａ、第１の金属膜６ａ、および不純物を含有するアモルファスシリコン膜７ａをこの順に形成する。
【０００６】
図２に示すように、Ｐウェル３を覆うように、アモルファスシリコン膜７ａ上にハードマスクパターン１０を形成した後、ハードマスクパターン１０を用いて、アモルファスシリコン膜７ａ、第１の金属膜６ａ、および高誘電率絶縁膜５ａのドライエッチングを行う。これにより、Ｐウェル３上に、高誘電率絶縁膜５ａ、第１の金属膜６ａ、およびアモルファスシリコン膜７ａからなる第1の積層膜を形成する。アモルファスシリコン膜７ａの一方の端部７ｃは、素子分離領域２上に位置する。次に、半導体基板１上の全面に、高誘電率絶縁膜５ｂ、第１の金属膜６ｂ、および不純物を含有するアモルファスシリコン膜７ｂをこの順に形成する。Ｎウェル４を覆うように、アモルファスシリコン膜７ａ上にハードマスクパターン１０を形成した後、ハードマスクパターン１０を用いて、アモルファスシリコン膜７ｂ、第１の金属膜６ｂ、および高誘電率絶縁膜５ｂのドライエッチングを行う。これにより、Ｎウェル４上に、高誘電率絶縁膜５ｂ、第１の金属膜６ｂ、およびアモルファスシリコン膜７ｂからなる第２の積層膜を形成する。アモルファスシリコン膜７ｂの一方の端部７ｄは、素子分離領域２上に位置する。また、素子分離領域２上では、第１の積層膜と、第２の積層膜との間に開口１３が形成される。
【０００７】
図３に示すように、ハードマスクパターン１０を除去した後、半導体基板1上の全面に、ＤＯＰＯＳ（Ｄｏｐｅｄ  Ｐｏｌｙｓｉｌｉｃｏｎ）膜１２ａおよび第２の金属膜１２ｂを形成する。この際、開口１３の幅Ｌが狭く、幅Ｌに対してその高さＨが高いため、開口１３のアスペクト比が大きくなっている。このため、開口１３内には、ＤＯＰＯＳ膜１２ａおよび第２の金属膜１２ｂが十分に埋設されず、第１及び第２の積層膜の段差を反映した窪み形状となる。従って、この開口１３内で、ＤＯＰＯＳ膜１２ａおよび第２の金属膜１２ｂの断線や高抵抗化が起こり、装置特性を劣化させることとなっていた。
【課題を解決するための手段】
【０００８】
一実施形態は、
素子分離領域と、
前記素子分離領域を間に介して互いに絶縁分離されるように設けられた第１のウェルおよび第２のウェルと、
前記第１のウェル上に設けられた第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に設けられると共に一方の端部が前記素子分離領域上に位置する第１の導電膜と、
前記第２のウェル上に設けられた第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に設けられると共に一方の端部が前記素子分離領域上に位置する第２の導電膜と、
前記第１の導電膜上から前記素子分離領域上を通って前記第２の導電膜上を延在するように設けられた第３の導電膜と、
前記第１のウェル、前記第1のゲート絶縁膜、第1のゲート電極として前記第1のウェル上の前記第1および第３の導電膜と、を有する第1のトランジスタと、
前記第２のウェル、前記第２のゲート絶縁膜、第２のゲート電極として前記第２のウェル上の前記第２および第３の導電膜と、を有する第２のトランジスタと、
を有し、
前記第1および第２の導電膜の前記端部は、テーパー形状を有する、半導体装置に関する。
他の実施形態は、
第１の領域に、素子分離領域を間に介して互いに絶縁分離されるように、第１のウェルおよび第２のウェルを形成する工程と、
前記第１のウェル上に、第1のゲート絶縁膜を形成する工程と、
前記第２のウェル上に、第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に位置すると共に一方の端部が前記素子分離領域上に位置するように第１の導電膜を形成する工程と、
前記第２のゲート絶縁膜上に位置すると共に一方の端部が前記素子分離領域上に位置するように第２の導電膜を形成する工程と、
前記第１および第２の導電膜の端部をテーパー形状とする工程と、
前記第１の導電膜上から前記素子分離領域上を通って前記第２の導電膜上を延在するように、第３の導電膜を形成する工程と、
を有する、半導体装置の製造方法に関する。
【発明の効果】
【０００９】
第３の導電膜の断線や高抵抗化を防止して、半導体装置の装置特性の劣化を防止することができる。
【図面の簡単な説明】
【００１０】
【図１】従来の半導体装置の製造方法を説明する図である。
【図２】従来の半導体装置の製造方法を説明する図である。
【図３】従来の半導体装置の製造方法を説明する図である。
【図４】第1実施例の半導体装置の製造方法を説明する図である。
【図５】第1実施例の半導体装置の製造方法を説明する図である。
【図６】第1実施例の半導体装置の製造方法を説明する図である。
【図７】第1実施例の半導体装置の製造方法を説明する図である。
【図８】第1実施例の半導体装置の製造方法を説明する図である。
【図９】第２実施例の半導体装置の製造方法を説明する図である。
【図１０】第２実施例の半導体装置の製造方法を説明する図である。
【図１１】第２実施例の半導体装置の製造方法を説明する図である。
【図１２】第３実施例の半導体装置の製造方法を説明する図である。
【図１３】第３実施例の半導体装置の製造方法を説明する図である。
【図１４】第３実施例の半導体装置の製造方法を説明する図である。
【図１５】第３実施例の半導体装置の製造方法を説明する図である。
【図１６】第３実施例の半導体装置の製造方法を説明する図である。
【図１７】第３実施例の半導体装置の製造方法を説明する図である。
【図１８】第３実施例の半導体装置の製造方法を説明する図である。
【図１９】第３実施例の半導体装置の製造方法を説明する図である。
【図２０】第３実施例の半導体装置の製造方法を説明する図である。
【図２１】第３実施例の半導体装置の製造方法を説明する図である。
【図２２】第３実施例の半導体装置の製造方法を説明する図である。
【発明を実施するための形態】
【００１１】
本発明の半導体装置の一例では、素子分離領域上に位置する第１および第２の導電膜の端部が、テーパー形状を有する。このため、第1および第２の導電膜の端部が構成する段差は滑らかな形状となり、第１の導電膜上から素子分離領域上を通って第２の導電膜上を延在するように第３の導電膜を設けた場合であっても、第３の導電膜の断線や高抵抗化を防止することができる。この結果、半導体装置の装置特性の劣化を防止することができる。
【００１２】
以下に、本発明を適用した実施例である半導体装置及びその製造方法について図面を参照して説明する。この実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、この具体例に何ら限定されるものではない。また、同一部材には同一符号を付し、説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、長さ、幅、及び厚みの比率等は実際のものと同じとは限らない。以下の実施例では、具体的に示した材料や寸法等の条件は例示に過ぎない。なお、第１から第３実施例において、「ＮＭＯＳ」および「ＰＭＯＳ」とはそれぞれ、ＮＭＯＳおよびＰＭＯＳが形成される領域を表す。
【００１３】
また、「第１のトランジスタ」とは、第１及び第３実施例において形成されたＮＭＯＳ、並びに第２実施例において周辺回路領域に形成されたＮＭＯＳを表す。「第２のトランジスタ」とは、第１及び第３実施例において形成されたＰＭＯＳ、並びに第２実施例において周辺回路領域に形成されたＰＭＯＳを表す。「第３のトランジスタ」とは、第２実施例においてメモリセル領域に形成されたトランジスタを表す。
【００１４】
第１及び第３実施例において、「第１の領域」とは、ＮＭＯＳおよびＰＭＯＳが形成される活性領域を表す。第２実施例において、「第１の領域」および「第２の領域」とはそれぞれ、周辺回路領域及びメモリセル領域を表す。
【００１５】
第１および第３実施例において、「第１のウェル」および「第２のウェル」とはそれぞれ、ＰウェルおよびＮウェルを表す。第２実施例において、「第１のウェル」および「第２のウェル」とはそれぞれ、周辺回路領域のＰウェルおよびＮウェルを表す。
【００１６】
（第1実施例）
図８は本実施例の半導体装置を表す図であり、図８Ａは上面図、図８Ｂは図８ＡのＡ−Ａ方向の断面図を表す。図８に示すように、本実施例の半導体装置は、Ｐウェル３およびＮウェル４を有する。Ｐウェル３とＮウェル４間には素子分離領域２が設けられており、Ｐウェル３とＮウェル４を絶縁分離している。Ｐウェル３上には、第１のゲート絶縁膜としての高誘電率絶縁膜５ａと、第１の金属膜６ａ、および不純物を含有するアモルファスシリコン膜もしくはポリシリコン膜からなる第１の導電膜７ａと、が設けられている。この第１の金属膜６ａおよび第１の導電膜７ａは第１のゲート電極の一部を構成する。Ｎウェル４上には、第２のゲート絶縁膜としての高誘電率絶縁膜５ｂと、第１の金属膜６ｂ、および不純物を含有するアモルファスシリコン膜もしくはポリシリコン膜からなる第２の導電膜７ｂと、が設けられている。この第１の金属膜６ｂおよび第２の導電膜７ｂは第２のゲート電極の一部を構成する。第１の導電膜７ａ上から素子分離領域２上を経由して第２の導電膜７ｂまで延在するように、ＤＯＰＯＳ膜１２ａおよび金属膜１２ｂが形成されている。この、ＤＯＰＯＳ膜１２ａおよび金属膜１２ｂは第３の導電膜１２を構成する。また、Ｐウェル３上に設けられた第１および第３の導電膜７ａ、１２ならびに第１の金属膜６ａは、第１のゲート電極を構成する。同様に、Ｎウェル４上に設けられた第２および第３の導電膜７ｂ、１２ならびに第１の金属膜６ｂは、第２のゲート電極を構成する。Ｐウェル３内の第１のゲート電極を挟んだ両側には、Ｎ型導電型のソースおよびドレイン（図示していない）が形成されている。Ｎウェル４内の第２のゲート電極を挟んだ両側には、Ｐ型導電型のソースおよびドレイン（図示していない）が形成されている。
【００１７】
Ｐウェル３、第１のゲート絶縁膜５ａ、第１のゲート電極、ならびにソースおよびドレインは、ＮＭＯＳ（第１のトランジスタ）を構成する。また、Ｎウェル４、第２のゲート絶縁膜５ｂ、第２のゲート電極、ならびにソースおよびドレインは、ＰＭＯＳ（第２のトランジスタ）を構成する。
【００１８】
本実施例の半導体装置は、素子分離領域２上に位置する第１および第２の導電膜７ａ、７ｂの端部７ｃ、７ｄはそれぞれ、テーパー形状となっている。従って、素子分離領域２上において、高誘電率絶縁膜５ａ、第１の金属膜６ａおよびアモルファスシリコン膜７ａからなる第１の積層膜と、高誘電率絶縁膜５ｂ、第１の金属膜６ｂおよびアモルファスシリコン膜７ｂからなる第２の積層膜との間に形成される開口１３の内壁も滑らかとなる。この結果、開口１３内に埋設された第３の導電膜１２の窪みが軽減されて、第３の導電膜１２の断線や高抵抗化を効果的に防止することができる。
【００１９】
以下、図４〜８を参照して、本実施例の半導体装置の製造方法を説明する。
【００２０】
まず、図４に示すように、ＳＴＩ法により、半導体基板１内に、素子分離領域２を形成する。これにより、半導体基板１内に素子分離領域２で区画された活性領域が形成される。次に、活性領域内のＮＭＯＳを形成する領域にＰウェル３を形成し、ＰＭＯＳを形成する領域にＮウェル４を形成する。
【００２１】
図５に示すように、ＣＶＤ法により、半導体基板１上の全面に、高誘電率絶縁膜５ａを形成する。この後、半導体基板１上の全面に、第１の金属膜６ａを形成する。更に、ＣＶＤ法により、半導体基板１上の全面に、不純物を含有するアモルファスシリコン膜７ａ、およびシリコン酸化膜をこの順に形成する。リソグラフィー技術およびドライエッチング技術を用いて、シリコン酸化膜のパターニングを行い、Ｐウェル３を覆うようにシリコン酸化膜からなるハードマスク１９ａを形成する。ハードマスク１９ａを用いて、アモルファスシリコン膜７ａ、第１の金属膜６ａ、および高誘電率絶縁膜５ａのドライエッチングを行う。これにより、Ｐウェル３上には、高誘電率絶縁膜５ａと、第１の金属膜６ａ、および、アモルファスシリコン膜からなる第１の導電膜７ａが設けられる。
【００２２】
次に、ＣＶＤ法により、半導体基板１上の全面に、高誘電率絶縁膜５ｂを形成する。この後、半導体基板１上の全面に、第１の金属膜６ｂを形成する。更に、ＣＶＤ法により、半導体基板１上の全面に、不純物を含有するアモルファスシリコン膜７ｂ、およびシリコン酸化膜をこの順に形成する。リソグラフィー技術およびドライエッチング技術を用いて、シリコン酸化膜のパターニングを行い、Ｎウェル４を覆うようにシリコン酸化膜からなるハードマスク１９ｂを形成する。ハードマスク１９ｂを用いて、アモルファスシリコン膜７ｂ、第１の金属膜６ｂ、および高誘電率絶縁膜５ｂのドライエッチングを行う。これにより、Ｎウェル４上には、高誘電率絶縁膜５ｂと、第１の金属膜６ｂ、および、アモルファスシリコン膜からなる第１の導電膜７ｂが設けられる。
【００２３】
なお、図５の工程の終了時では、アモルファスシリコン膜７ａおよび７ｂの一方の端部７ｃ、７ｄは、それぞれ素子分離領域２上に位置する。また、端部７ｃ、７ｄは、半導体基板１の主面に対して略垂直な側面７ｅを有する。
【００２４】
図６に示すように、ハードマスク１９ａ、１９ｂを除去した後、アンモニア水を用いて、アモルファスシリコン膜７ａおよび７ｂのウェットエッチングを行う。これにより、端部７ｃ、７ｄの側面は、半導体基板１の主面に対して略垂直な形状からテーパー形状に変化する。ウェットエッチングの条件としては例えば、温度５０〜８０℃、時間２０〜５０秒、アンモニア水中のアンモニア濃度０．５〜１．０質量％の条件を挙げることができる。
【００２５】
図７に示すように、半導体基板１上の全面に、ＤＯＰＯＳ膜１２ａを形成する。
【００２６】
図８に示すように、ＣＶＤ法により、半導体基板１上の全面に、第２の金属膜１２ｂを形成する。これにより、ＤＯＰＯＳ膜１２ａおよび第２の金属膜１２ｂを有する第３の導電膜１２を形成する。この際、素子分離領域２上では、図６の工程で滑らかなテーパー形状となった端部７ｃ、７ｄ上に、ＤＯＰＯＳ膜１２ａおよび第２の金属膜１２ｂを形成することとなるため、素子分離領域２上でのこれらの膜の断線や高抵抗化を効果的に防止することができる。この結果、半導体装置の装置特性の劣化を防止することができる。
【００２７】
次に、シリコン酸化膜（図示していない）を形成する。リソグラフィー技術およびドライエッチング技術を用いて、シリコン酸化膜のパターニングを行い、シリコン酸化膜からなるハードマスクを形成する。ハードマスクを用いて、第２の金属膜１２ｂ、ＤＯＰＯＳ膜１２ａ、第１および第２の導電膜７ａ、７ｂ、第１の金属膜６ａ、６ｂ、および高誘電率絶縁膜５ａ、５ｂのドライエッチングを行う。これにより、Ｐウェル３上には、第１のゲート絶縁膜として高誘電率絶縁膜５ａが形成され、第１および第３の導電膜７ａ、１２ならびに第１の金属膜６ａを有する第１のゲート電極が形成される。また、Ｎウェル４上には、第２のゲート絶縁膜として高誘電率絶縁膜５ｂが形成され、第２および第３の導電膜７ｂ、１２ならびに第１の金属膜６ｂを有する第２のゲート電極が形成される。この後、Ｐウェル３およびＮウェル４内にそれぞれ、Ｎ型導電型の不純物およびＰ型導電型の不純物を注入することにより、ソースおよびドレイン（図示していない）を形成する。
【００２８】
（第２実施例）
本実施例の半導体装置は、周辺回路領域およびメモリセル領域を備えたＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に関するものである。周辺回路領域には、第１実施例のＮＭＯＳおよびＰＭＯＳを形成し、このＮＭＯＳおよびＰＭＯＳ用のＤＯＰＯＳ膜１２ａおよび第２の金属膜１２ｂと、メモリセル領域の容量コンタクトプラグおよびビットライン用のＤＯＰＯＳ膜１２ａおよび第２の金属膜１２ｂの形成を同時に行う。本実施例における周辺回路領域の形成方法は基本的に第１実施例と同様であるため、以下では、メモリセル領域を中心に、本実施例の半導体装置およびその製造方法を説明する。
【００２９】
図１０および１１は本実施例の半導体装置を表す図である。図１０Ａは周辺回路領域の上面図、図１０Ｂは図１０ＡのＡ−Ａ方向の断面図、図１０Ｃは、製造途中のメモリセル領域の断面図を表す。図１１Ａはメモリセル領域の上面図、図１１Ｂは図１１Ａのメモリセル領域のＡ−Ａ方向の断面図を表す。なお、図１０において、第３の導電膜１２よりも上の構造は省略している。
【００３０】
図１１Ａに示すように、本実施例の半導体装置のメモリセル領域には、素子分離領域２と活性領域１ａがＹ方向に所定間隔で交互に複数、形成されている。また、活性領域１ａを縦断するように、ワード線となる埋め込みゲート電極２３および素子分離用の埋め込み配線２３’が、図１１Ａに示すＹ方向に延在すると共に、半導体基板１内に埋め込まれることで形成されている。さらに、埋め込みゲート電極２３および埋め込み配線２３’と直交するＸ方向に、複数のビットライン３０が、所定の間隔で配置されている。そして、埋め込みゲート電極２３と活性領域１ａとが交差する領域にそれぞれメモリセルが形成されている。
【００３１】
埋め込みゲート電極（ワード線）２３及び埋め込み配線２３’は、同一の構造を有しているが、機能が異なっている。埋め込みゲート電極２３はメモリセルのゲート電極として用いられるのに対して、素子分離用の埋め込み配線２３’は所定の電位をかけて隣接するトランジスタ間を分離するために設けられている。すなわち、同一の活性領域１ａ上で隣接するトランジスタ間は、素子分離用の埋め込み配線２３’を所定の電位に維持することで、寄生トランジスタをオフ状態として分離する。
【００３２】
図１１Ｂに示すように、各メモリセルは、第３のトランジスタＴｒとキャパシタＣａｐとから形成されている。第３のトランジスタＴｒは、半導体基板１内に埋め込まれた埋め込みゲート電極２３と、半導体基板１と埋め込まれた埋め込みゲート電極２３の間に設けられたゲート絶縁膜２２、および半導体基板１の主面に設けられた第１及び第２の不純物拡散層からなるソースおよびドレイン２４ａ、２４ｂとから構成されている。埋め込みゲート電極２３上には、シリコン窒化膜からなるキャップ絶縁膜２５が設けられている。半導体基板１上には、シリコン窒化膜からなるビットコン層間絶縁膜２６が設けられている。ビットコン層間絶縁膜２６を貫通して、第２の不純物拡散層２４ａに接するようにビットコンタクトプラグ２７が設けられている。後述するように、ビットコンタクトプラグ２７はＤＯＰＯＳ膜１２ａから構成されており、周辺回路領域のＤＯＰＯＳ膜１２ａを形成する際に同時に形成される。また、ビットコンタクトプラグ２７上に電気的に接続されるようにビットライン３０が形成されている。このビットライン３０は、ＤＯＰＯＳ膜１２ａおよび第２の金属膜１２ｂから構成されており、周辺回路領域のＤＯＰＯＳ膜１２ａおよび第２の金属膜１２ｂを形成する際に同時に形成される。
【００３３】
ビットライン３０よりも上方には、図示しない層間絶縁膜を貫通するようにして設けられた図示しない容量コンタクトプラグを介して第１の不純物拡散層２４ｂに電気的に接続されるように、コンタクトパッド３４が設けられている。コンタクトパッド３４を覆うように、ストッパー膜３３および層間絶縁膜（図示していない）が設けられている。また、コンタクトパッド３４に電気的に接続されるように、キャパシタＣａｐが設けられている。なお、コンタクトパッド３４は形成されなくても良い。その場合、キャパシタＣａｐは適宜容量コンタクトプラグ上に形成される。キャパシタＣａｐは、下部電極３５ａ、容量絶縁膜（図示していない）、および上部電極３５ｂがこの順に積層されることで形成されている。下部電極３５ａ間には、シリコン窒化膜からなるサポート膜３６が設けられており、下部電極の倒壊を防止するようになっている。上部電極３５ｂ上には、更に層間絶縁膜３２が設けられている。
【００３４】
以下では、図９〜１１を参照して、本実施例の半導体装置の製造方法を説明する。なお、図９Ａは周辺回路領域の上面図、図９Ｂは図９ＡのＡ−Ａ方向の断面図、図９Ｃは図１１ＡのＡ−Ａ方向に相当する断面図を表す。
【００３５】
まず、図９Ｃに示すように、メモリセル領域では、半導体基板１内に不純物を注入して不純物拡散層を形成する。続けて、メモリセル領域内に溝状のトレンチ２３ａを形成することにより、不純物拡散層を分割して第１の不純物拡散層２４ｂおよび第２の不純物拡散層２４ａ（ソースおよびドレイン）を形成する。この後、トレンチ２３ａ内にゲート絶縁膜２２、埋め込みゲート電極２３、埋め込み配線２３’およびキャップ絶縁膜２５を形成する。この後、メモリセル領域上にビットコン層間絶縁膜２６を形成する。
【００３６】
図９ＡおよびＢに示すように、周辺回路領域では、第１実施例の図４〜６の工程を実施することにより、第１の金属膜６ａ、６ｂ、第１および第２の導電膜７ａ、７ｂを形成すると共に、第１および第２の導電膜７ａ、７ｂの端部７ｃ、７ｄをテーパー化する。この際、メモリセル領域上はビットコン層間絶縁膜２６で覆われているため、ウェットエッチングによるダメージを受けることはない。
【００３７】
図１０Ｃに示すように、リソグラフィー技術およびドライエッチング技術を利用して、ビットコン層間絶縁膜２６内に第２の不純物拡散層２４ａを露出させるようにビットコンタクトホールを形成する。図１０Ａ〜Ｃに示すように、ビットコンタクトホールを埋め込むように、周辺回路領域およびメモリセル領域上にＤＯＰＯＳ膜１２ａを形成する。この後、ＤＯＰＯＳ膜１２ａ上に、第２の金属膜１２ｂを形成した後、リソグラフィー技術およびドライエッチング技術を利用して、ＤＯＰＯＳ膜１２ａおよび第２の金属膜１２ｂのパターニングを行う。これにより、周辺回路領域では、第１および第２のゲート電極を形成し、メモリセル領域ではビットコンタクト２７およびビットライン３０を形成する。なお、ＤＯＰＯＳ膜１２ａはビットコンタクトホールだけを埋め込むように形成されても良い。この場合、第２の金属膜１２ｂはＤＯＰＯＳ膜１２ａを介することなくビットコン層間絶縁膜２６上に形成される。続いて、周辺回路領域のＰウェル３およびＮウェル４内にそれぞれ、Ｎ型導電型およびＰ型導電型の不純物を注入することにより、ソースおよびドレイン（図示していない）を形成する。
【００３８】
図１１Ｂに示すように、周辺回路領域およびメモリセル領域上に、シリコン酸化膜からなる層間絶縁膜（図示していない）を形成する。この後、層間絶縁膜を貫通して第１の不純物拡散層２４ｂを露出させるように容量コンタクトホール（図示していない）を形成する。容量コンタクトホール内に導電材料を埋め込むことで、容量コンタクトプラグ（図示していない）を形成する。容量コンタクトプラグに接するようにコンタクトパッド３４を形成する。コンタクトパッド３４を覆うように、ストッパー膜３３、層間絶縁膜（図示していない）、およびサポート膜３６を形成する。ストッパー膜３３、層間絶縁膜、およびサポート膜３６を貫通して、コンタクトパッド３４を露出させるようにキャパシタホールを形成する。キャパシタホールの内壁上に窒化チタン膜からなる下部電極３５ａを形成する。この後、層間絶縁膜を除去して、下部電極３５ａの外壁側面を露出させる。下部電極３５ａの露出した表面上に、酸化ジルコニウム（ＺｒＯ2）膜からなる容量絶縁膜（図示していない）、および上部電極３５ｂをこの順に形成する。上部電極３５ｂは、窒化チタン膜と、ボロン（Ｂ）をドープしたＳｉＧｅ膜を成膜し、更にこの上にタングステン膜を成膜することによって形成する。これにより、下部電極３５ａの内壁面及び外壁側面上に容量絶縁膜が形成され、容量絶縁膜上に上部電極３５ｂが形成されたクラウン構造のキャパシタＣａｐが完成する。この後、上部電極３５ｂ上に更に、層間絶縁膜３２を形成する。
【００３９】
本実施例では、周辺回路領域の構造は基本的に第１実施例と同様である。従って、第１実施例と同様に、第３の導電膜の断線や高抵抗化を防止して、半導体装置の装置特性の劣化を防止することができる。更に、本実施例では、第３の導電膜をメモリセル領域のビットコンタクトプラグおよびビットラインとしても形成するため、工程数を削減して製造コストを低減することができる。
【００４０】
（第３実施例）
第１および第２実施例では、周辺回路領域の第１および第２の導電膜７ａ、７ｂの端部７ｃ、７ｄを１回のウェットエッチング工程により、テーパー形状を有するように加工した。これに対して、本実施例では、端部７ｃ、７ｄについてそれぞれ、テーパー化のための２回のエッチング工程と、１回のマスクのエッチング工程を実施し、各端部を別々にテーパー形状に加工する点が異なる。以下では、図１２〜２２を参照して、端部７ｃ、７ｄをテーパー形状に加工する工程を中心に、本実施例の製造工程を説明する。
【００４１】
図１２に示すように、半導体基板１内に素子分離領域２、Ｐウェル３およびＮウェル４を形成する。半導体基板１上の全面に、高誘電率絶縁膜５および第1の金属膜６ａを形成する。この後、Ｐウェル３の上方に、不純物を含有するアモルファスシリコン膜（第１の導電膜）７ａおよびシリコン酸化膜からなるハードマスクパターン（第１のマスクパターン）１９を形成する。アモルファスシリコン膜７ａの一方の端部７ｃは、素子分離領域２上に位置する。ハードマスクパターン１９を用いて、アモルファスシリコン膜７ａを途中の厚さまでドライエッチングする。この時、アモルファスシリコン膜７ａの端部７ｃは階段状の形状となる。
【００４２】
図１３に示すように、ハードマスクパターン１９に対して、希フッ酸を用いてウェットエッチングを行う。これにより、ハードマスクパターン１９の上面および側面が後退する。この際、第1の金属膜６ａおよびアモルファスシリコン膜７ａは、ウェットエッチングの影響を受けずに、そのまま残留する。
【００４３】
図１４に示すように、ハードマスクパターン１９をマスクに用いて、アモルファスシリコン膜７ａのウェットエッチングを行う。このウェットエッチングでは、図１３の工程で階段状となっていた端部７ｃが等方的にエッチングされるため、端部７ｃは滑らかなテーパー形状を有するものとなる。
【００４４】
図１５に示すように、ハードマスクパターン１９をマスクに用いて、第1の金属膜６ａのウェットエッチングを行う。
【００４５】
図１６に示すように、半導体基板１上の全面に、第1の金属膜６ｂおよび不純物を含有するアモルファスシリコン膜７ｂをこの順に形成する。
【００４６】
図１７に示すように、リソグラフィー技術を利用して、アモルファスシリコン膜７ｂ上に、Ｎウェル４を覆うようにフォトレジストパターン（第２のマスクパターン）３８を形成する。フォトレジストパターン３８をマスクに用いて、アモルファスシリコン膜７ｂの途中の厚さまでドライエッチングを行う。この時、アモルファスシリコン膜７ｂの端部７ｄは階段状の形状となる。
【００４７】
図１８に示すように、フォトレジストパターン３８に対してウェットエッチングを行う。これにより、フォトレジストパターン３８の上面および側面が後退する。この際、その他の膜は、ウェットエッチングの影響を受けずに、そのまま残留する。
【００４８】
図１９に示すように、フォトレジストパターン３８をマスクに用いて、アモルファスシリコン膜７ｂのドライエッチングまたはウェットエッチングを行う。このエッチングでは、図１７の工程で階段状となっていた端部７ｄが更にエッチングされるため、端部７ｄは滑らかなテーパー形状を有するものとなる。
【００４９】
図２０に示すように、フォトレジストパターン３８をマスクに用いて、第1の金属膜６ｂのドライエッチングを行う。
【００５０】
図２１に示すように、ハードマスクパターン１９及びフォトレジストパターン３８をマスクに用いて、高誘電率絶縁膜５のウェットエッチングを行い、高誘電率絶縁膜５ａと５ｂに分断する。この後、ハードマスクパターン１９及びフォトレジストパターン３８を除去する。
【００５１】
図２２に示すように、半導体基板１上の全面に、ＤＯＰＯＳ膜１２ａおよび第２の金属膜１２ｂを、この順に形成する。この際、第1および第２実施例と同様に、素子分離領域２上では、滑らかなテーパー形状となった端部７ｃ、７ｄ上に、ＤＯＰＯＳ膜１２ａおよび第２の金属膜１２ｂを形成することとなるため、素子分離領域２上でのこれらの膜の断線や高抵抗化を効果的に防止することができる。半導体装置の装置特性の劣化を防止することができる。
【００５２】
この後、第1実施例の図８の工程を実施することにより、本実施例の半導体装置が完成する。本実施例では、最初にＰウェル３上にテーパー形状の端部７ｃを有する第1の導電膜を形成し、次に、Ｎウェル４上にテーパー形状の端部７ｄを有する第２の導電膜を形成したが、この順序は逆にしても良い。また、本実施例では、Ｐウェル３上にハードマスクパターン１９を形成し、Ｎウェル４上にフォトレジストパターン３８を形成したが、Ｎウェル４上にハードマスクパターン１９を形成し、Ｐウェル３上にフォトレジストパターン３８を形成しても良い。
【００５３】
なお、第1から第３実施例では、第1の金属膜６ａと６ｂは同じ材料から構成されても良いし、互いに異なる材料から構成されても良い。例えば、第1の金属膜６ａと６ｂの材料を異なるものとして、夫々の仕事関数を設定する場合には、ＮＭＯＳを窒化チタン膜とニッケルシリサイド膜を含むゲート電極から構成し、ＰＭＯＳを窒化チタン膜を含まずニッケルシリサイド膜を含むゲート電極で構成しても良い。また、夫々のＭＯＳトランジスタのゲート電極を共にＴｉＮ、ポリシリコンを含み、一方にＡｌを含み、他方にＬａを含ませても良い。また、同一の材料を用いる場合には、例えばＮＭＯＳ及びＰＭＯＳの夫々のゲート電極に、ＴｉＳｉＮ、ＴａＮまたはＴｉＮ等の同じ材料を用い、夫々の厚さを変更させてそれぞれの仕事関数を設定してもよい。
【００５４】
第1から第３実施例で使用した高誘電率絶縁膜の材料としては、酸化シリコンよりも高い誘電率を有するものであれば特に限定されないが、例えば、ＨｆＳｉＯＮ、ＺｒＯ2、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、Ａｌ2Ｏ3、ＨｆＯ2、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択された少なくとも一種の絶縁材料を用いることができる。
【００５５】
第1から第３実施例で使用した第１の金属膜としては特に限定されないが、例えば、窒化チタン膜を用いることができる。第２の金属膜としては特に限定されないが例えば、ゲート絶縁膜側から順に、タングステンシリサイド膜、窒化タングステン膜、およびタングステン膜を設けた積層膜とすることができる。また、第1から第３実施例では、アモルファスシリコン膜はそのままの状態で使用しても良いし、後の工程での熱処理により、ポリシリコン膜に変換しても良い。
【符号の説明】
【００５６】
１  半導体基板
１ａ  活性領域
２  素子分離領域
３  Ｐウェル
４  Ｎウェル
５ａ  第１のゲート絶縁膜（高誘電率絶縁膜）
５ｂ  第２のゲート絶縁膜（高誘電率絶縁膜）
６ａ、６ｂ  第１の金属膜
７ａ  第１の導電膜（不純物を含有するシリコン膜）
７ｂ  第２の導電膜（不純物を含有するシリコン膜）
７ｃ  第１の導電膜の端部
７ｄ  第２の導電膜の端部
７ｅ  端部の側面
１０  ハードマスクパターン
１２  第３の導電膜
１２ａ  ＤＯＰＯＳ膜
１２ｂ  第２の金属膜
１３  開口
１９  ハードマスク
２２  ゲート絶縁膜
２３  埋め込みゲート電極
２３’  埋め込み配線
２３ａ  トレンチ
２４ａ  第２の不純物拡散層
２４ｂ  第１の不純物拡散層
２５  キャップ絶縁膜
２６  ビットコン層間絶縁膜
２７  ビットコンタクトプラグ
３０  ビットライン
３２  層間絶縁膜
３３  ストッパー膜
３４  コンタクトパッド
３５ａ  下部電極
３５ｂ  上部電極
３６  サポート膜
３８  フォトレジストパターン
Ｃａｐ  キャパシタ
Ｈ  開口の高さ
Ｌ  開口の幅
Ｔｒ  第３のトランジスタ
【図４】
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【図１１】
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【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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