(57)【要約】【課題】連続してデータを書き込む場合において、データ書き込みの都度、信号入出力線を所定の電位にプリチャージすると、信号入出力線における充放電電流が増加し、消費電流が増加する。そこで、連続ライト動作における消費電流を低下させる半導体装置を提供する。【解決手段】半導体装置は、イコライズ回路と、制御回路と、を備えている。イコライズ回路は、データの入出力に使用する信号入出力線に対するプリチャージとイコライズを独立に実行する。制御回路は、データのライト動作が連続する場合には、連続するライト動作の間、イコライズ回路におけるプリチャージ制御を停止させる。【選択図】図１
2014149884.tif 000002
【特許請求の範囲】
【請求項１】
データの入出力に使用する信号入出力線に対するプリチャージとイコライズを独立に実行可能なイコライズ回路と、
データのライト動作が連続する場合には、連続するライト動作の間、前記イコライズ回路におけるプリチャージ制御を停止させる制御回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記制御回路は、データのライト動作が連続する場合には、連続するライト動作の間、前記イコライズ回路におけるイコライズ制御を実行させる請求項１の半導体装置。
【請求項３】
前記制御回路は、ライトデータに対するデータマスクの実行時には、前記イコライズ回路におけるプリチャージ制御及びイコライズ制御を実行させる請求項１又は２の半導体装置。
【請求項４】
前記制御回路は、複数のビットからなるライトデータのうち一部のビットを非書き込みとする場合には、前記イコライズ回路におけるプリチャージ制御及びイコライズ制御を実行させる請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記制御回路は、ライトデータに対するデータマスクの実行をビット単位で判定し、判定結果に応じて、前記イコライズ回路におけるプリチャージ制御の要否を定める請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記制御回路は、第１のライトデータと、前記第１のライトデータの直前の第２のライトデータと、の論理レベルを比較し、比較結果に基づいて、前記イコライズ回路におけるイコライズ制御の要否を定める請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記制御回路は、前記第１及び第２のライトデータの論理レベルが一致する場合には、前記イコライズ回路におけるプリチャージ制御及びイコライズ制御を停止させる請求項６の半導体装置。
【請求項８】
前記制御回路は、前記第１及び第２のライトデータの論理レベルが不一致の場合には、前記イコライズ回路におけるプリチャージ制御を停止させると共に、イコライズ制御を実行させる請求項６又は７の半導体装置。
【請求項９】
データの入出力に使用する信号入出力線対を短絡する第１の回路と、
前記信号入出力線対を所定の電位に設定する第２の回路と、
データのライト動作が連続する場合には、連続するライト動作の間、前記第２の回路を非活性状態とする制御回路と、
を備えることを特徴とする半導体装置。
【請求項１０】
前記制御回路は、ライトデータの論理レベルが、直前のライトデータの論理レベルと一致する場合には、前記第１の回路を非活性状態とする請求項９の半導体装置。
【請求項１１】
前記制御回路は、ライトデータの論理レベルと、直前のライトデータの論理レベルとが、不一致の場合には、前記第１の回路を活性状態とする請求項９又は１０の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、信号入出力線のイコライズを行う半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）には、動作周波数の高速化及び電源電圧の低電圧化に対する恒常的な要求が存在する。例えば、ＪＥＤＥＣ（Joint Electron Device Engineering Council）において標準化されているＤＤＲ（Double Data Rate）２−８００に要求される仕様は、バスクロック４００ＭＨｚ、電源電圧１．８Ｖである。対して、より世代の進んだＤＤＲ３−１６００に要求される仕様は、バスクロック８００ＭＨｚ、電源電圧１．５Ｖである。このように、ＤＲＡＭには、動作周波数の高速化と電源電圧の低電圧化が同時に求められる。
【０００３】
動作周波数の高速化と電源電圧の低電圧化が同時に求められる背景には、ＣＰＵ（Central Processing Unit）及びメモリバスの高速化に伴うボトルネックの解消が挙げられる。さらに、メモリバスが高速化することで、メモリバスの充放電電流が増加することから、電源電圧の低電圧化が要求される。
【０００４】
ここで、特許文献１において、ライトアンプとセンスアンプとの間に配置されたメイン入出力線ＭＩＯをプリチャージする回路が、開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−１１７６７３号公報（図３、図５）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。
【０００７】
上述のように、ＤＲＡＭには、動作周波数の高速化と電源電圧の低電圧化が求められる。さらに、メモリセルを微細化しチップサイズを縮小することでコストを低減し、かつ、大容量化を実現する必要がある。このような状況下において、ＤＲＡＭの内部電圧をより一層、低電圧とするには限界がある。
【０００８】
特許文献１の図５等に開示されるように、ＤＲＡＭにはプリチャージ回路（例えば、特許文献１の図５の要素ＬＷＭ１）が含まれている。このようなプリチャージ回路を含むＤＲＡＭにおいて、連続してデータを書き込む期間はメイン入出力線ＭＩＯの一方は接地電圧ＶＳＳとなり、当該期間の終了後、メイン入出力線ＭＩＯを所定の電位にプリチャージする制御がなされる。しかし、このような制御では、接地電圧ＶＳＳと所定の電位との間の電圧差が大きく、充放電電流が大きいという問題がある。
【課題を解決するための手段】
【０００９】
本発明の第１の視点によれば、データの入出力に使用する信号入出力線に対するプリチャージとイコライズを独立に実行可能なイコライズ回路と、データのライト動作が連続する場合には、連続するライト動作の間、前記イコライズ回路におけるプリチャージ制御を停止させる制御回路と、を備える半導体装置が提供される。
【００１０】
本発明の第２の視点によれば、データの入出力に使用する信号入出力線対を短絡する第１の回路と、前記信号入出力線対を所定の電位に設定する第２の回路と、データのライト動作が連続する場合には、連続するライト動作の間、前記第２の回路を非活性状態とする制御回路と、を備える半導体装置が提供される。
【発明の効果】
【００１１】
本発明の各視点によれば、連続ライト動作における消費電流を低下させることに寄与する半導体装置が、提供される。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る半導体装置１に含まれるライトアンプ２８の内部構成の一例を示す図である。
【図２】第１の実施形態に係る半導体装置１の全体構成の一例を示す図である。
【図３】ライト制御回路３０の内部構成の一例を示す図である。
【図４】８ビットのデータに関する割り振りを説明するための図である。
【図５】半導体装置１の動作の一例を示すタイミングチャートである。
【図６】ライトアンプの内部構成の一例を示す図である。
【図７】ライト制御回路の内部構成の一例を示す図である。
【図８】図６及び図７に示すライトアンプとライト制御回路の動作の一例を示すタイミングチャートである。
【図９】第２の実施形態に係る半導体装置２に含まれるライト制御回路３０ｂの内部構成の一例を示す図である。
【図１０】第３の実施形態に係る半導体装置３に含まれるライト制御回路３０ｃの内部構成の一例を示す図である。
【図１１】半導体装置３の動作の一例を示すタイミングチャートである。
【発明を実施するための形態】
【００１３】
一実施形態の概要について説明する。半導体装置は、イコライズ回路（例えば、図１のイコライズ回路１０１）と、制御回路（例えば、図２及び図３のライト制御回路３０）と、を備えている。イコライズ回路は、データの入出力に使用する信号入出力線（例えば、メイン入出力線ＭＩＯ）に対するプリチャージとイコライズを独立に実行する。一方、制御回路は、データのライト動作が連続する場合には、連続するライト動作の間、イコライズ回路におけるプリチャージ制御を停止させる。
【００１４】
半導体装置は、信号入出力線に対するプリチャージ制御とイコライズ制御を分離して実行する。さらに、データのライト動作が連続する際には、イコライズ回路におけるプリチャージ制御を停止する。ライト動作が連続する場合には、プリチャージ制御を停止することで、信号入出力線の電位が所定の電位（例えば、電圧ＶＰＥＲＩ）まで上昇することなく、中間電位とすることができる。その結果、信号入出力線における充放電電流が削減され、連続ライト動作における消費電流が低下する。
【００１５】
また、他の実施形態の１つによれば、半導体装置は、第１の回路（例えば、図１のトランスファーゲートＴＧ０１とインバータ回路ＩＮＶ０３からなる回路）と、第２の回路（例えば、Ｐチャンネル型ＭＯＳトランジスタＰ０３及びＰ０４からなる回路）と、制御回路（例えば、図２及び図３のライト制御回路３０）と、を備える。第１の回路は、データの入出力に使用する信号入出力線対を短絡する回路である。第２の回路は、信号入出力線対を所定の電位に設定する回路である。制御回路は、データのライト動作が連続する場合には、連続するライト動作の間、前記第２の回路を非活性状態とする回路である。
【００１６】
以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００１７】
［第１の実施形態］
第１の実施形態について、図面を用いてより詳細に説明する。
【００１８】
図２は、本実施形態に係る半導体装置１の全体構成の一例を示す図である。
【００１９】
半導体装置１はＤＤＲ３−ＳＤＲＡＭ（Synchronous DRAM）であり、クロック信号（ＣＫ、／ＣＫ）を受け付ける端子と、コマンド信号（／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳ、ＯＤＴ）を受け付ける端子と、アドレス信号ＡＤＤの入出力に使用する端子と、リードデータＤＱ又はライトデータＤＱの入出力に使用する端子と、データマスクＤＭを受け付ける端子と、データストローブ信号（ＤＱＳ、／ＤＱＳ）を受け付ける端子と、電源（ＶＤＤ、ＶＳＳ）の供給を受ける端子と、を備えている。なお、信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。例えば、クロック信号（ＣＫ、／ＣＫ）は互いに相補の信号であることを示し、ライトイネーブル信号／ＷＥはローアクティブな信号であることを示す。
【００２０】
クロック信号（ＣＫ、／ＣＫ）は、クロック入力回路１１を介してタイミング発生回路１２及びＤＬＬ回路１３に供給される。タイミング発生回路１２は、内部クロックＩＣＬＫを生成し、データ出力に関係する回路を除く各種の内部回路に供給する。ＤＬＬ回路１３は、出力用クロックＬＣＬＫを生成し、データ出力に関係する回路に供給する。
【００２１】
コマンド入力回路１４は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ及びオンダイターミネーション信号ＯＤＴを受け付ける。コマンド入力回路１４が受け付けた各種信号は、制御ロジック回路１５に出力される。
【００２２】
制御ロジック回路１５は、内部クロックＩＣＬＫに同期して、コマンド信号の保持及びデコードを行う。制御ロジック回路１５によるコマンド信号のデコード結果は、内部コマンドＩＣＭＤとして各種の内部回路に供給される。制御ロジック回路１５が出力する内部コマンドＩＣＭＤには、ライト動作制御信号ＤＷＡＥＴ、データマスク制御信号ＤＷＤＭＯＲＢ、ＢＬ４選択信号ＤＷＢＬ４Ｔが含まれる。ライト動作制御信号ＤＷＡＥＴは、外部からライトコマンドの供給を受けた際に、制御ロジック回路１５からライト制御回路３０にデータの書き込みを指示する制御信号である。データマスク制御信号ＤＷＤＭＯＲＢは、ライト動作時に外部から供給される各データのいずれかに対するデータマスクが存在する場合に活性化する制御信号である。ＢＬ４選択信号ＤＷＢＬ４Ｔは、ＢＬ４に関する設定の有無を通知する信号である。本実施形態では、ＢＬ４選択信号ＤＷＢＬ４ＴがＨレベルの場合はＢＬ４選択とし、Ｌレベルの場合はＢＬ４非選択とする。
【００２３】
ＦＩＦＯカウンタ１６は、リードコマンド又はライトコマンドが発行された後、カラム系の各回路ブロックが所定のタイミングで動作するように各種のタイミング信号を生成する。
【００２４】
アドレスラッチ回路１８は、アドレス入力回路１７を介してアドレス信号ＡＤＤを受け付ける。さらに、アドレスラッチ回路１８は、供給されたアドレス信号ＡＤＤのうちカラムアドレスをカラム系救済回路１９に供給し、ロウアドレスをロウ系救済回路２０に供給する。
【００２５】
カラム系救済回路１９は、欠陥のあるビット線を示すカラムアドレスが供給された場合、本来のビット線ではなく冗長ビット線に対して代替アクセスを行うことによって、当該カラムアドレスを救済する回路である。カラム系救済回路１９は、カラム系制御回路２１により制御され、カラム系救済回路１９の出力は、カラムデコーダ２３に供給される。
【００２６】
ロウ系救済回路２０は、欠陥のあるワード線を示すロウアドレスが供給された場合、本来のワード線ではなく冗長ワード線に対して代替アクセスを行うことによって、当該ロウアドレスを救済する回路である。ロウ系救済回路２０は、ロウ系制御回路２２により制御され、ロウ系制御回路２２の出力は、ロウデコーダ２４に供給される。
【００２７】
ロウデコーダ２４は、メモリセルアレイ２５に含まれるいずれかのワード線ＷＬを選択する回路である。図２を参照すると、メモリセルアレイ２５において、ワード線ＷＬと複数のビット線ＢＬが交差する。ワード線ＷＬとビット線ＢＬの交点には、メモリセルＭＣが配置される。ただし、図２において、１本のワード線ＷＬと、１本のビット線ＢＬと、１個のメモリセルＭＣと、を示しているが、これらのワード線ＷＬ等はメモリセルアレイ２５に複数含まれる。さらに、ビット線ＢＬは、それぞれ対応するセンスアンプ２６に接続されている。
【００２８】
カラムデコーダ２３は、カラムアドレスに基づき、メモリセルアレイ２５に含まれるいずれかのセンスアンプ２６を選択する回路である。より具体的には、カラムデコーダ２３は、Ｙスイッチ選択信号ＹＳを制御することで、カラムアドレスに応じたセンスアンプ２６を選択する。カラムデコーダ２３により選択されたセンスアンプ２６は、データのリード動作時にはリードアンプ２７に接続され、ライト動作時にはライトアンプ２８に接続される。また、カラムデコーダ２３は、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）のイコライズ及びプリチャージが必要な際に、メイン入出力線イコライズ信号ＤＭＩＯＥＱＢをＨレベルからＬレベルに活性化する。なお、リードアンプ２７の動作はリード制御回路２９によって制御され、ライトアンプ２８の動作はライト制御回路３０によって制御される。
【００２９】
データ出力回路３１は、リードデータＤＱを出力する。データ入力回路３２は、ライトデータＤＱ及びデータマスクＤＭを受け付ける。データ入力回路３２が受け付けたライトデータＤＱ及びデータマスクＤＭは、それぞれ、ＦＩＦＯ回路３４を介して、ライトデータ信号ＤＲＷＢＳＢ及びデータマスク信号ＤＷＤＭＢとして、ライト制御回路３０に出力される。
【００３０】
データ出力回路３１は、ＦＩＦＯ回路３３を介してリードアンプ２７と接続されている。プリフェッチされた複数のリードデータＤＱは、データ入出力端子からバースト出力される。データ入力回路３２は、ＦＩＦＯ回路３４を介してライト制御回路３０と接続されている。バースト入力された複数のライトデータＤＱは、メモリセルアレイ２５に同時に書き込まれる。
【００３１】
データストローブ（ＤＳ；Data Strobe）入力回路３５及びデータストローブ出力回路３６は、それぞれデータストローブ信号（ＤＱＳ、／ＤＱＳ）の入出力に使用する回路である。内部電源発生回路３７は、電源（ＶＤＤ、ＶＳＳ）の供給を受けて、各種の内部電源を生成する。
【００３２】
図３は、ライト制御回路３０の内部構成の一例を示す図である。ライト制御回路３０は、４つのフリップフロップＦＦ０１〜ＦＦ０４と、２つの否定論理積回路ＮＡＮＤ０１及びＮＡＮＤ０２と、論理積回路ＡＮＤ０１と、論理和回路ＯＲ０１と、バッファ回路ＢＵＦＦ０１と、を含んで構成される。
【００３３】
ライト制御回路３０は、データ入力回路３２及びＦＩＦＯ回路３４を介して、ライトデータ信号ＤＲＷＢＳＢ及びデータマスク信号ＤＷＤＭＢを受け付ける。また、ライト制御回路３０は、ライト動作制御信号ＤＷＡＥＴ、データマスク制御信号ＤＷＤＭＯＲＢ、ＢＬ４選択信号ＤＷＢＬ４Ｔを制御ロジック回路１５から受け付ける。
【００３４】
ライト制御回路３０は、メイン入出力線イコライズ信号ＤＭＩＯＥＱＢをカラムデコーダ２３から、タイミング信号ＤＷＣＬＫＴをタイミング発生回路１２から、それぞれ受け付ける。ライト制御回路３０は、相補のライトデータ信号（ＤＷＢＳＬＴ、ＤＷＢＳＬＢ）と、プリチャージ制御信号ＤＭＩＯＥＱＢ０及びイコライズ制御信号ＤＭＩＯＥＱＢ１と、をライトアンプ２８に出力する。ライト制御回路３０は、ライトデータ信号ＤＲＷＢＳＢに基づいて、ライトアンプ２８を介してメモリセルＭＣに接続されるメイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）を駆動する相補のライトデータ信号（ＤＷＢＳＬＴ、ＤＷＢＳＬＢ）を生成する。なお、フリップフロップＦＦ０１及びＦＦ０３が出力するライトデータ信号をそれぞれ、ＤＲＷＢＳＢ２及びＤＲＷＢＳＢ３と表記する。同様に、フリップフロップＦＦ０２及びＦＦ０４が出力するライトデータ信号をそれぞれ、ＤＷＤＭＢ２及びＤＷＤＭＢ３と表記する。
【００３５】
図１は、ライトアンプ２８の内部構成の一例を示す図である。ライトアンプ２８は、ライトアンプ回路１００と、イコライズ回路１０１と、を含んで構成される。図１に示すメイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）は、メモリセルアレイ２５に含まれるセンスアンプ２６を介してメモリセルＭＣに接続される。つまり、半導体装置１は、データの入出力にメイン入出力線ＭＩＯ（信号入出力線）を用いる。
【００３６】
ライトアンプ回路１００は、Ｐチャンネル型ＭＯＳトランジスタＰ０１及びＰ０２と、Ｎチャンネル型ＭＯＳトランジスタＮ０１及びＮ０２と、インバータ回路ＩＮＶ０１及びＩＮＶ０２と、を含んで構成されている。
【００３７】
イコライズ回路１０１は、Ｐチャンネル型ＭＯＳトランジスタＰ０３及びＰ０４と、インバータ回路ＩＮＶ０３と、トランスファーゲートＴＧ０１と、を含んで構成されている。
【００３８】
ライトアンプ回路１００は、ライト制御回路３０から供給されるライトデータ信号（ＤＷＢＳＬＴ、ＤＷＢＳＬＢ）に応じた論理レベルにメイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）を駆動する。例えば、ライトデータ信号ＤＷＢＳＬＴがＨレベル、ライトデータ信号ＤＷＢＳＬＢがＬレベルの際には、メイン入出力線ＭＩＯＴは電圧ＶＰＥＲＩに駆動され、メイン入出力線ＭＩＯＢは電圧ＶＳＳに駆動される。あるいは、ライトデータ信号ＤＷＢＳＬＴがＬレベル、ライトデータ信号ＤＷＢＳＬＢがＨレベルの際には、メイン入出力線ＭＩＯＴは電圧ＶＳＳに駆動され、メイン入出力線ＭＩＯＢは電圧ＶＰＥＲＩに駆動される。
【００３９】
イコライズ回路１０１は、ライト制御回路３０から供給されるプリチャージ制御信号ＤＭＩＯＥＱＢ０及びイコライズ制御信号ＤＭＩＯＥＱＢ１に基づいて、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）のプリチャージ及びイコライズを実施する。より具体的には、イコライズ制御信号ＤＭＩＯＥＱＢ１に基づいて、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）を短絡すると共に、プリチャージ制御信号ＤＭＩＯＥＱＢ０に基づいて、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）の電位を電圧ＶＰＥＲＩと実質的に等電位とする。このように、イコライズ回路１０１は、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）に対するプリチャージとイコライズを独立に実行することができる。また、詳細については後述するが、連続ライト動作が行われる場合には、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）のプリチャージを実施しない。
【００４０】
なお、ＤＤＲ３−ＳＤＲＡＭにおいては、８ビットのプリフェッチにより１つのＹスイッチ選択信号ＹＳに対して、８ビットのデータが割り当てられる（図４参照）。そのため、それぞれのビットに対応してライトアンプ２８及びライト制御回路３０が配置される。また、Ｙスイッチ選択信号ＹＳが共通であるので、ＢＬ４選択とＢＬ４非選択の切り替えを内部アドレスＹ２に応じて制御する。より具体的には、制御ロジック回路１５は、ライト動作制御信号ＤＷＡＥＴの活性化／非活性化によりＢＬ４選択とＢＬ４非選択の切り替えを実現する。
【００４１】
次に、半導体装置１の動作について説明する。図５は、本実施形態に係る半導体装置１の動作の一例を示すタイミングチャートである。
【００４２】
図５を参照すると、時刻Ｔ０１において、タイミング信号ＤＷＣＬＫＴがＬレベルからＨレベルに遷移することに応じて、ライトデータ信号ＤＲＷＢＳＢがフリップフロップＦＦ０１においてラッチされ、ライトデータ信号ＤＲＷＢＳＢ２として出力される。さらに、ライトデータ信号ＤＲＷＢＳＢ２は、制御ロジック回路１５がライトコマンドを受信したことで活性化されるライト動作制御信号ＤＷＡＥＴに応じて、フリップフロップＦＦ０３においてラッチされ、ライトデータ信号ＤＲＷＢＳＢ３として出力される（時刻Ｔ０２）。
【００４３】
その結果、ライトデータ信号ＤＷＢＳＬＴはＬレベル、ライトデータ信号ＤＷＢＳＬＢはＨレベル、にそれぞれ遷移することでメイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）が駆動される（時刻Ｔ０２）。また、時刻Ｔ０２において、カラムデコーダ２３は、メイン入出力線イコライズ信号ＤＭＩＯＥＱＢを非活性化する。すると、メイン入出力線イコライズ信号ＤＭＩＯＥＱＢがＬレベルからＨレベルに遷移するため、イコライズ制御信号ＤＭＩＯＥＱＢ１もＬレベルからＨレベルに遷移する。その結果、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）は、切り離される（トランスファーゲートＴＧ０１はオフする）。
【００４４】
一方、時刻Ｔ０２において、データマスク制御信号ＤＷＤＭＯＲＢ及びＢＬ４選択信号ＤＷＢＬ４Ｔは共に、Ｈレベルであるため、プリチャージ制御信号ＤＭＩＯＥＱＢ０はＨレベルである。プリチャージ制御信号ＤＭＩＯＥＱＢ０がＨレベルであるため、イコライズ回路１０１によるプリチャージ制御は実施されない（プリチャージ制御は停止する）。
【００４５】
時刻Ｔ０３において、ライト動作制御信号ＤＷＡＥＴがＬレベルに遷移する。さらに、ライト動作に係る制御の終了に伴い、カラムデコーダ２３は、メイン入出力線イコライズ信号ＤＭＩＯＥＱＢを活性化する（Ｌレベルに遷移させる）。メイン入出力線イコライズ信号ＤＭＩＯＥＱＢがＬレベルに遷移することに応じて、イコライズ制御信号ＤＭＩＯＥＱＢ１もＬレベルに遷移する。しかし、プリチャージ制御信号ＤＭＩＯＥＱＢ０はＨレベルを維持する。その結果、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）はトランスファーゲートＴＧ０１により短絡されるが、電圧ＶＰＥＲＩにはプリチャージされない。即ち、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）は、その電圧を共有し、中間電位に遷移する。その後再び、ライト動作に係る制御が開始され、時刻Ｔ０５に連続ライト動作が終了する。
【００４６】
このように、本実施形態に係る半導体装置１では、イコライズ回路１０１を制御するメイン入出力線イコライズ信号ＤＭＩＯＥＱＢを２つの制御信号（ＤＭＩＯＥＱＢ０、ＤＭＩＯＥＱＢ１）に分離している。メイン入出力線イコライズ信号ＤＭＩＯＥＱＢを２つの制御信号に分離することで、連続ライト動作における各ライト動作の終了時にプリチャージ制御を停止できる。プリチャージ制御を停止することにより、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）における不要な充放電電流を抑制できる。
【００４７】
また、半導体装置１はＤＤＲ３−ＳＤＡＲＡＭとして動作することが必要なため、データマスクＤＭを受け付けた場合にはライト動作を停止する必要がある。同様に、ＢＬ４非選択時にも、下位の４ビットに関するライト動作を停止する必要がある。つまり、ＢＬ４非選択時には、複数のビットからなるライトデータのうち、一部のビットをメモリセルＭＣに書き込まない制御が必要になる。
【００４８】
図５を参照すると、時刻Ｔ０４において、Ｌレベルのデータマスク信号ＤＷＤＭＢが、フリップフロップＦＦ０２によりラッチされている。Ｌレベルのデータマスク信号ＤＷＤＭＢが入力されることにより、ライトデータ信号（ＤＷＢＳＬＴ、ＤＷＢＳＬＢ）は共にＨレベルとなり、ライト動作は停止する。
【００４９】
また、時刻Ｔ０５では、既にデータマスク制御信号ＤＷＤＭＯＲＢはＬレベルであるから、プリチャージ制御信号ＤＭＩＯＥＱＢ０は、メイン入出力線イコライズ信号ＤＭＩＯＥＱＢの活性化に応じて、Ｌレベルに遷移し、プリチャージ制御が行われる。このように、データマスク時には、イコライズ回路１０１によるメイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）のプリチャージ制御及びイコライズ制御が行われる。その結果、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）が電圧ＶＰＥＲＩに設定され、データマスク時のデータ破壊を防止できる。
【００５０】
さらに、ＢＬ４非選択時にも、ライト動作は実行されないが、この場合にもデータ破壊の防止のため、プリチャージ制御が行われる。より具体的には、ＢＬ４非選択時には、時刻Ｔ０６において、ＢＬ４選択信号ＤＷＢＬ４ＴがＬレベルに遷移することからプリチャージ制御信号ＤＭＩＯＥＱＢ０は、メイン入出力線イコライズ信号ＤＭＩＯＥＱＢの活性化に応じて、Ｌレベルに遷移し、プリチャージ制御が行われる（時刻Ｔ０７）。このように、ＢＬ４非選択時には、イコライズ回路１０１によるメイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）のプリチャージ制御及びイコライズ制御が行われる。その結果、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）が電圧ＶＰＥＲＩに設定され、ＢＬ４非選択時のデータ破壊を防止できる。
【００５１】
このように、半導体装置１は、ＤＤＲ３−ＳＤＲＡＭとしての動作を実現するため、データマスク動作及びＢＬ４非選択動作を実現する必要がある。そこで、これらの動作状態を示す制御信号（ＤＷＤＭＯＲＢ、ＤＷＢＬ４Ｔ）を用いることで、データマスク動作時及びＢＬ４非選択時におけるプリチャージ及びイコライズを実現している。
【００５２】
ここで、プリチャージ制御とイコライズ制御を分離しない場合について説明する。例えば、ライトアンプとライト制御回路をそれぞれ、図６及び図７のように構成したとする。なお、図６及び図７において図１及び図３と同一構成要素には、同一の符号を表し、その説明を省略する。
【００５３】
図８は、図６及び図７に示すライトアンプとライト制御回路の動作の一例を示すタイミングチャートである。図８を参照すると、上記のようなライトアンプ等を用いた場合には、ライト動作ごとにメイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）を電圧ＶＰＥＲＩにプリチャージしている（例えば、時刻Ｔ１１及びＴ１２）。しかし、ライト動作の期間中は、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）のいずれかは電圧ＶＳＳになるため、その後、電圧ＶＰＥＲＩにプリチャージされるとメイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）における充放電電流が大きくなる。
【００５４】
一方、本実施形態に係る半導体装置１では、プリチャージ制御とイコライズ制御を分離し、連続するライト動作の間、プリチャージ制御を停止且つイコライズ制御を実行することで、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）間でチャージシェアし、中間電位に設定する。その結果、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）おける充放電電流を抑制し、半導体装置１の性能向上を実現する。また、データマスク制御信号ＤＷＤＭＯＲＢとＢＬ４選択信号ＤＷＢＬ４Ｔを、プリチャージ制御に取り込むことで、ＤＤＲ３−ＳＤＲＡＭに求められる機能が実現できる。
【００５５】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。
【００５６】
第１の実施形態に係る半導体装置１におけるデータマスク制御信号ＤＷＤＭＯＲＢは、ライト動作時の各データのいずれかにデータマスクが施されていれば活性化する信号である。そのため、ライト動作時にデータマスクが施されていないメイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）に対してもプリチャージ制御が行われる。即ち、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）における更なる充放電電流を削減できる余地がある。
【００５７】
なお、本実施形態に係る半導体装置２と半導体装置１の全体構成に関する相違点は存在しないため、半導体装置２に関する図２に相当する説明を省略する。
【００５８】
図９は、本実施形態に係る半導体装置２に含まれるライト制御回路３０ｂの内部構成の一例を示す図である。図９において図３と同一構成要素には、同一の符号を付し、その説明を省略する。
【００５９】
図９を参照すると、ライト制御回路３０ｂは、データマスク信号ＤＷＤＭＢ２の論理レベルに基づいて、プリチャージ制御信号ＤＭＩＯＥＱＢ０を生成する。即ち、データマスク信号ＤＷＤＭＢ２がＬレベルであれば、データマスクの実施が必要であるから、プリチャージ制御信号ＤＭＩＯＥＱＢ０をＬレベルに設定することでプリチャージ制御を実施する。
【００６０】
一方、データマスク信号ＤＷＤＭＢ２がＨレベルであれば、対応するライトデータＤＱへのデータマスクの実施は不要であるから、プリチャージ制御信号ＤＭＩＯＥＱＢ０をＨレベルに設定することでプリチャージ制御を停止する。プリチャージ制御を停止することで、より一層、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）における充放電電流を削減できる。
【００６１】
以上のように、本実施形態に係る半導体装置２では、ライトデータＤＱに対するデータマスクの要否を１ビット単位で判定し、その結果に基づいてプリチャージ制御の要否を決定する。その結果、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）における充放電電流を削減できる。
【００６２】
［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。
【００６３】
第１及び第２の実施形態では、ライトデータＤＱが直前のライトデータＤＱと同一である場合であっても、イコライズを実施している。しかし、ライトデータＤＱが同一であれば、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）のイコライズは不要である。即ち、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）における更なる充放電電流を削減できる余地がある。
【００６４】
なお、本実施形態に係る半導体装置３と半導体装置１の全体構成に関する相違点は存在しないため、半導体装置３に関する図２に相当する説明を省略する。
【００６５】
図１０は、本実施形態に係る半導体装置３に含まれるライト制御回路３０ｃの内部構成の一例を示す図である。図１０において図３と同一構成要素には、同一の符号を付し、その説明を省略する。
【００６６】
ライト制御回路３０とライト制御回路３０ｃの相違点は、フリップフロップＦＦ０５と排他的論理和回路ＥＸＯＲ０１からなるデータ比較回路を含み、データ比較回路の出力に基づいて、イコライズ制御信号ＤＭＩＯＥＱＢ１を生成する点である。
【００６７】
ライト制御回路３０ｃは、データ比較回路を用いて、直前のライトデータ信号ＤＲＷＢＳＢ４と、ライトデータ信号ＤＲＷＢＳＢ３と、を比較し、同じ論理レベルであればＨレベルの比較結果信号ＤＲＷＢＳＢ５を出力し、異なる論理レベルであればＬレベルの比較結果信号ＤＲＷＢＳＢ５を出力する。イコライズ制御信号ＤＭＩＯＥＱＢ１は、この比較結果信号ＤＲＷＢＳＢ５に基づき生成され、ライトデータＤＱの論理レベルが直前のライトデータＤＱの論理レベルと同一の場合にイコライズ制御を停止する。
【００６８】
図１１は、本実施形態に係る半導体装置３の動作の一例を示すタイミングチャートである。
【００６９】
図１１を参照すると、時刻Ｔ２１〜Ｔ２２の期間において、プリチャージ制御だけではなく、イコライズ制御も実施されていないことが理解できる。同様に、時刻Ｔ２４〜Ｔ２５の期間においても、プリチャージ制御及びイコライズ制御を停止している。
【００７０】
上記の期間では、それぞれＨレベル又はＬレベルのライトデータＤＱに関するライト動作が続き、比較結果信号ＤＲＷＢＳＢ５はＨレベルであることから、イコライズ制御は実施されない。一方、ＨレベルのライトデータＤＱからＬレベルのライトデータＤＱに変化することで、時刻Ｔ２３において、比較結果信号ＤＲＷＢＳＢ５がＬレベルに遷移し、その結果、イコライズ制御が実施されている。
【００７１】
このように、本実施形態に係る半導体装置１では、連続ライト動作の際に、ライトデータＤＱとその直前のライトデータＤＱの論理レベルを比較し、その比較結果に基づいて、イコライズ制御の要否を決定する。即ち、ライトデータの論理レベルが一致する場合には、イコライズ制御を停止する。その結果、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）において、より一層、充放電電流を削減することができる。
【００７２】
第１乃至第３の実施形態において、半導体装置１〜３はＤＤＲ３−ＳＤＲＡＭとして動作するとして説明したが、半導体装置１〜３をＤＤＲ３−ＳＤＲＡＭに限定する趣旨ではない。半導体装置１〜３は、信号入出力線のプリチャージ制御及びイコライズ制御を実施する半導体装置であればよい。
【００７３】
なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００７４】
１〜３  半導体装置
１１  クロック入力回路
１２  タイミング発生回路
１３  ＤＬＬ回路
１４  コマンド入力回路
１５  制御ロジック回路
１６  ＦＩＦＯカウンタ
１７  アドレス入力回路
１８  アドレスラッチ回路
１９  カラム系救済回路
２０  ロウ系救済回路
２１  カラム系制御回路
２２  ロウ系制御回路
２３  カラムデコーダ
２４  ロウデコーダ
２５  メモリセルアレイ
２６  センスアンプ
２７  リードアンプ
２８、２８ａ  ライトアンプ
２９  リード制御回路
３０、３０ａ、３０ｂ、３０ｃ  ライト制御回路
３１  データ出力回路
３２  データ入力回路
３３、３４  ＦＩＦＯ回路
３５  データストローブ入力回路
３６  データストローブ出力回路
３７  内部電源発生回路
１００  ライトアンプ回路
１０１、１０１ａ  イコライズ回路
ＡＮＤ０１、ＡＮＤ０２  論理積回路
ＢＵＦＦ０１  バッファ回路
ＥＸＯＲ０１  排他的論理和回路
ＦＦ０１〜ＦＦ０５  フリップフロップ
ＩＮＶ０１〜ＩＮＶ０３  インバータ回路
ＮＡＮＤ０１、ＮＡＮＤ０２  否定論理積回路
Ｎ０１、Ｎ０２  Ｎチャンネル型ＭＯＳトランジスタ
ＯＲ０１、ＯＲ０２  論理和回路
Ｐ０１〜Ｐ０５  Ｐチャンネル型ＭＯＳトランジスタ
ＴＧ０１  トランスファーゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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