(57)【要約】【課題】論理演算回路へ入力されるデータ信号の位相差を低減する。【解決手段】位相制御回路は、複数のデータ信号の処理結果である出力信号が入力され、出力信号の振幅の平均値を出力する平均化手段と、所定のデータパターンで示される複数のデータ信号の速度が第１のレートである場合に平均化手段から出力される第１の平均値と、当該データパターンで示される複数のデータ信号の速度が第１のレートよりも高速な第２のレートである場合に平均化手段から出力される第２の平均値と、の比較結果に基づいて、複数のデータ信号の位相を制御する位相制御信号を出力する制御手段と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のデータ信号の位相を制御して出力する位相制御手段と、
前記位相制御手段から出力された前記複数のデータ信号の論理演算結果である出力信号が入力され、前記出力信号の振幅の平均値を出力する平均化手段と、
所定のデータパターンで示される前記複数のデータ信号の速度が第１のレートである場合に前記平均化手段から出力される第１の平均値と、前記速度が前記第１のレートよりも高速な第２のレートである場合に前記平均化手段から出力される第２の平均値と、の比較結果に基づいて、前記第２のレートにおける前記複数のデータ信号間の位相差を減少させるための位相制御信号を前記位相制御手段に出力する制御手段と、を備えることを特徴とする、位相制御回路。
【請求項２】
前記複数のデータ信号の速度が第１のレートである第１の期間において、
前記平均化手段は、前記第１の平均値を出力し、
前記制御手段は、前記第１の平均値を記憶し、
前記複数のデータ信号の速度が第２のレートである第２の期間において、
前記平均化手段は、前記第２の平均値を出力し、
前記制御手段は、前記第２の平均値と前記記憶された前記第１の平均値との差分を減少させるように前記位相制御手段を制御することを特徴とする、請求項１に記載された位相制御回路。
【請求項３】
前記複数のデータ信号のそれぞれに対応する複数の論理演算結果である複数の前記出力信号のうち一を選択して前記平均化手段に入力する選択手段をさらに備えることを特徴とする、請求項１又は２に記載された位相制御回路。
【請求項４】
前記平均化回路から出力される信号の振幅を量子化するアナログデジタル変換回路を備え、前記制御手段は、前記量子化された信号に基づいて、前記位相制御手段を制御することを特徴とする、請求項１乃至３のいずれかに記載された位相制御回路。
【請求項５】
前記第１の平均値と前記第２の平均値とが入力され、前記第１の平均値が前記第２の平均値以上である場合と、前記第１の平均値が前記第２の平均値未満である場合と、で異なる極性の信号を前記制御手段に出力する比較手段をさらに備え、
前記制御手段は、前記複数のデータ信号の位相制御方向が前記極性に対応させて設定された、位相制御信号を出力することを特徴とする、請求項１に記載された位相制御回路。
【請求項６】
前記第１の平均値と前記第２の平均値とが入力され、前記第１の平均値と前記第２の平均値との差分を示す差分信号を前記制御手段に出力する減算手段をさらに備え、
前記制御手段は、前記複数のデータ信号の位相が前記差分信号の極性及び振幅に基づいて制御される、前記位相制御信号を出力することを特徴とする、請求項１に記載された位相制御回路。
【請求項７】
前記位相制御手段から出力された前記複数のデータ信号に対して前記論理演算を行うとともに、前記論理演算の結果を前記出力信号として前記平均化手段に出力する論理演算手段をさらに備えることを特徴とする、請求項１乃至６のいずれかに記載された位相制御回路。
【請求項８】
複数のデータ信号の位相を制御して出力し、
前記位相が制御された複数のデータ信号の論理演算結果である出力信号の振幅の平均値を出力し、
所定のデータパターンで示される前記複数のデータ信号の速度が第１のレートである場合の前記出力信号の平均値である第１の平均値と、前記速度が前記第１のレートよりも高速な第２のレートである場合の前記出力信号の平均値である第２の平均値と、の比較結果に基づいて、前記第２のレートにおける前記複数のデータ信号間の位相差を減少させるための位相制御信号を出力する、
ことを特徴とする位相制御方法。
【請求項９】
位相制御回路のコンピュータに、
複数のデータ信号の位相を制御して出力する手順、
前記位相が制御された前記複数のデータ信号の論理演算結果である出力信号の振幅の平均値を出力する手順、
所定のデータパターンで示される前記複数のデータ信号の速度が第１のレートである場合の前記出力信号の平均値である第１の平均値と、前記速度が前記第１のレートよりも高速な第２のレートである場合の前記出力信号の平均値である第２の平均値と、の比較結果に基づいて、前記第２のレートにおける前記複数のデータ信号間の位相差を減少させるための位相制御信号を出力する手順、
を実行させるための位相制御回路の制御プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相制御回路、位相制御方法及び位相制御回路の制御プログラムに関し、特に、論理演算回路の演算結果の誤りを低減することが可能な位相制御回路、位相制御方法及び位相制御回路の制御プログラムに関する。
【背景技術】
【０００２】
通信システムの信号速度の高速化に伴い、数十Ｇｂｐｓ（gigabit per second）を超えるデジタル信号を扱える回路への要求がより一層高まっている。高速な信号を扱う通信システムでは、デジタル信号の論理演算を行うために、電流切り替え型論理回路（current-mode logic circuit、CML回路）が用いられる。ＣＭＬ回路は差動型論理回路であり、ＭＯＳ（metal oxide semiconductor）トランジスタの非飽和領域で動作するため、高速動作が要求される論理回路への適用が可能である。
【０００３】
一方、ＭＯＳトランジスタの微細化の進展により、ＣＭＯＳ（complementary MOS）構成の論理回路は、数Ｇｂｐｓ程度の信号も扱えるようになってきた。しかし、数十Ｇｂｐｓの高速な信号を扱う回路には、依然としてＣＭＬ回路が広く用いられている。
【０００４】
本願発明に関連して、特許文献１及び特許文献２には、ＣＭＬ回路の構成例が記載されている。また、特許文献３には、信号間の位相差を測定する位相差測定装置の構成が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−０８０９１７号公報
【特許文献２】特開２００６−１０１０５９号公報
【特許文献３】特開２００５−０３０９７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
数十Ｇｂｐｓを越える信号では、寄生素子や配線長の誤差等により、容易に位相差（スキュー誤差）がデータ間に発生する。そして、位相差によりＣＭＬ回路における論理演算に誤りが生じる場合がある。ＣＭＬ回路における演算の誤りが発生する主な原因は、ＣＭＬ回路へ入力される複数のデータ信号間に生ずるこのような位相差である。
【０００７】
しかしながら、ＣＭＬ回路においては、信号が数十Ｇｂｐｓと高速であるため、論理演算結果の正誤を直接そのデータレートで確認することは困難である。
【０００８】
また、特許文献３に記載された位相誤差測定装置は、位相差を測定するためにデータ信号と同等の速度での排他的論理和演算が必要であり、被測定ＣＭＬ回路の入力データの位相差を正確に検出できないおそれがある。
【０００９】
さらに、ＣＭＬ回路の演算結果を確認するためには、例えば、デマルチプレクサ（DeMultiplexer）回路を用いて、一旦、データ信号を低いレートへ変換し、主にＣＭＯＳで構成されるデジタル処理回路により判定する方法もある。しかしながら、このような方法には、複雑なデマルチプレクサ回路の実装による、回路面積や消費電力の増大が大きいという課題がある。
【００１０】
また、高速な信号に発生する位相差を軽減するためには、ＣＭＬ回路の出力信号の波形を作業者が外部から確認しつつ、入力データ信号の各々の位相を、位相調整回路を用いて調整する必要があった。しかしながら、入力データ信号の本数（ビット数）が増加すると、このように作業者によって外部から入力データ信号の位相を制御することは、より困難となる。
【００１１】
本発明の位相制御回路、位相制御方法及び位相制御回路の制御プログラムは、簡単な構成で、論理演算回路へ入力されるデータ信号の位相差を低減するための技術を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の位相制御回路は、データ信号の処理結果である出力信号が入力され、前記出力信号の振幅の平均値を出力する平均化手段と、所定のデータパターンで示される前記データ信号の速度が第１のレートである場合に前記平均化手段から出力される第１の信号の振幅と、前記データパターンで示される前記データ信号の速度が前記第１のレートよりも高速な第２のレートである場合に前記平均化手段から出力される第２の信号の振幅と、の比較結果に基づいて、前記データ信号の位相を制御する位相制御信号を出力する制御手段と、を備える。
【００１３】
本発明の位相制御方法は、データ信号の処理結果である出力信号の振幅の平均値を出力し、所定のデータパターンで示される前記データ信号の速度が第１のレートである場合の前記出力信号の平均値である第１の信号の振幅と、前記データパターンで示される前記データ信号の速度が前記第１のレートよりも高速な第２のレートである場合の前記出力信号の平均値である第２の信号の振幅と、の比較結果に基づいて、前記データ信号の位相を制御する位相制御信号を出力する、ことを特徴とする。
【００１４】
本発明の位相制御回路の制御プログラムは、位相制御回路のコンピュータに、データ信号の処理結果である出力信号の振幅の平均値を出力する手順、所定のデータパターンで示される前記データ信号の速度が第１のレートである場合の前記出力信号の平均値である第１の信号の振幅と、前記データパターンで示される前記データ信号の速度が前記第１のレートよりも高速な第２のレートである場合の前記出力信号の平均値である第２の信号の振幅と、の比較結果に基づいて、前記データ信号の位相を制御する位相制御信号を出力する手順、を実行させる。
【発明の効果】
【００１５】
本発明の位相制御回路、位相制御方法及び位相制御回路の制御プログラムは、簡単な構成で、論理演算回路へ入力されるデータ信号の位相差を低減することを可能とする。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態の位相制御回路の構成を示すブロック図である。
【図２】第１の実施形態の位相制御回路における、第１の期間のタイムチャートを示す図である。
【図３】第１の実施形態の第２の期間の位相補償前のタイムチャートを示す図である。
【図４】第１の実施形態の第２の期間の位相補償後のタイムチャートを示す図である。
【図５】第２の実施形態の位相制御回路の構成を示すブロック図である。
【図６】第３の実施形態の位相制御回路の構成を示すブロック図である。
【図７】第４の実施形態の位相制御回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１７】
以下に説明する各実施形態において、位相制御回路は、第１のレート及び第２のレートの２つの速度の信号を入力する手段を備えている。第１のレートの速度は、第２のレートよりも低い。
【００１８】
さらに、第１のレートの信号及び第２のレートの信号は、あらかじめ規定された同一のデータパターンを有する。第１のレートの信号及び第２のレートの信号は、同一の論理回路の異なる期間に、あるいは異なる同一の演算を行う異なる論理回路にそれぞれ入力される。論理回路は、入力されたデータに論理演算を行った結果を出力する。
【００１９】
論理回路において誤りのない演算が行われれば、第１のレートにおいて論理回路から出力されるデータパターンと、第２のレートにおいて論理回路から出力されるデータパターンとは同一である。
【００２０】
論理回路から出力される信号は、ハイレベル及びローレベルの２値の振幅を持つ信号である。そして、論理回路から出力される信号をアナログ信号として扱い、その振幅を積分回路等を用いて平滑化することによって、データパターン全体で、振幅がハイレベルである時間の比率に比例した振幅のアナログ直流電圧が得られる。
【００２１】
従って、第１及び第２のレートにおける論理回路の出力データのデータパターンが同一であれば、それらのデータパターンが平滑化されることにより、同一の振幅の直流成分が得られる。いいかえれば、平滑化された直流成分の振幅が一致しない場合には、第１のレートと第２のレートとで演算結果が異なっていると推定される。各実施形態では、論理回路の出力データを平滑化した直流成分の振幅を比較することにより、論理演算において誤りが生じているか否かが判断される。
【００２２】
このような構成より、ＣＭＬ回路で演算処理を行う高速回路の出力信号を低速データ信号へ変換することなく、簡単な構成で、論理演算回路へ入力されるデータ信号の位相制御を行う位相制御回路が実現される。
【００２３】
続いて、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細を説明する。説明を明確にするため、以下の記載及び図面では、発明の説明に直接必要のない内容は、適宜、簡略化されている。
【００２４】
（第１の実施形態）
まず、図１を参照して、第１の実施形態について説明する。図１は、本発明の第１の実施形態の位相制御回路１００の構成を示すブロック図である。位相制御回路１００は、位相制御部１、位相制御回路ブロック３、ＣＭＬ回路４ａを備える。
【００２５】
位相制御部１は、信号処理回路２、積分回路６ａ、アナログデジタル変換回路（ＡＤＣ）７、スイッチ８ａを備える。位相制御回路ブロック３は、位相制御回路（phase shifter）３ａ、３ｂを備える。
【００２６】
位相制御回路１００は、外部から入力された２ビットのデータ信号Ｄ１、Ｄ２に対して論理演算を行い、論理演算の結果を出力信号ＤＯとして出力する。位相制御回路３ａ、３ｂには、それぞれデータ信号Ｄ１及びＤ２が入力される。データ信号Ｄ１及びＤ２は、所定のデータレートのデータであり、独立したデータパターンを持つ。
【００２７】
位相制御回路ブロック３は、位相制御回路３ａ及び３ｂによって、データＤ１及びＤ２の各ビットのデータの位相を独立して制御する。すなわち、位相制御回路ブロック３は、データ信号Ｄ１及びＤ２のビット間に存在するスキュー誤差を補正することが可能である。
【００２８】
位相制御回路ブロック３によって位相制御を受けたデータ信号Ｄ１及びＤ２は、ＣＭＬ回路４ａへ入力される。ＣＭＬ回路４ａは、位相制御を受けたデータ信号Ｄ１及びＤ２に基づいて論理演算を行い、その結果をＣＭＬ回路４ａの出力信号ＤＯとして出力する。第１の実施形態では、ＣＭＬ回路４ａは論理積演算回路であるが、ＣＭＬ回路４ａの機能は論理積演算には限定されない。
【００２９】
ここで、出力信号ＤＯは、スイッチ８ａをオンとすることにより、積分回路６ａにも入力される。積分回路６ａは、例えば、ローパスフィルタであり、入力された信号を平滑化してアナログ直流電圧を出力する。スイッチ８ａがオンしている状態では、出力信号ＤＯは、積分回路６ａによって平滑化され、出力信号ＤＯの振幅の平均値を示す信号として出力される。積分回路６ａから出力された出力信号ＤＯの振幅の平均値を示す信号は、アナログデジタル変換回路７へと入力される。
【００３０】
アナログデジタル変換回路７は、積分回路６ａから出力された平均値を量子化して、信号処理回路２へ出力する。アナログデジタル変換回路７から出力されるデジタル信号のビット数は、アナログデジタル変換処理回路７の分解能によって定まる。
【００３１】
信号処理回路２は、アナログデジタル変換回路７から入力される信号に基づいて位相制御回路ブロック３を制御するための制御信号を出力する、制御回路である。
【００３２】
次に、位相制御部１による論理演算誤りの検出及び補正手順について、図２から図４に示すタイムチャートも交えて説明する。図２〜図４において、縦軸は信号の振幅、横軸は時間を示す。図２に示すタイムチャートでは、第１のレートを４００Ｍｂｐｓ（megabit per second）とし、図３、図４に示すタイムチャートでは第２のレートを４０Ｇｂｐｓとしている。なお、これらの速度は一例である。位相制御部１がＣＭＬ回路４ａに入力されるデータ信号Ｄ１及びＤ２の位相調整を行う期間中は、スイッチ８ａは常にオン状態とする。
【００３３】
図２は、第１の実施形態の位相制御回路における、第１の期間のタイムチャートを示す図である。第１の期間では、第１のレートで図２に示すデータパターンのデータ信号Ｄ１及びＤ２が、ＣＭＬ回路４ａに入力される。このとき、位相制御回路３ａ及び３ｂの位相制御量は同じとする。つまり、データ信号Ｄ１及びＤ２の間に存在する位相差は、回路の寄生素子もしくは配線長の誤差などによる影響のみを原因とするものとなる。なお、使用されるデータパターンは、特定の長さのパターンの繰り返しでもよい。
【００３４】
第１のレートは、第１のレートの１ＵＩ（unit interval）の周期が、データ信号Ｄ１及びＤ２の間に発生すると予測される位相差に対して、充分に大きくなるレートであることが望ましい。言い換えれば、第１のレートは、データ信号Ｄ１及びＤ２の位相差により出力データＤＯに生じる誤りが無視しうるレートであることが望ましい。図２では、第１のレートを、４００Ｍｂｐｓ（１ＵＩ＝２．５ｎｓｅｃ）としている。
【００３５】
位相制御ブロック３から出力されたデータ信号Ｄ１及びＤ２は、ＣＭＬ回路４ａへ入力される。ＣＭＬ回路４ａは、演算処理された結果を出力信号ＤＯとして出力する。図２の「Ｌｏｇｉｃ  Ｄ１＊Ｄ２」は、Ｄ１＊Ｄ２の論理積を示す信号が、出力信号ＤＯとしてＣＭＬ回路４ａから出力されることを示す。出力信号ＤＯは、オン状態にあるスイッチ８ａを経由し、積分回路６ａによって平滑化される。積分回路６ａの出力はアナログ直流電圧であり、その振幅は出力信号ＤＯに含まれるハイレベルの信号の時間的な比率に比例する。
【００３６】
積分回路６ａの出力は、アナログデジタル変換回路７により量子化され、量子化されたデータは信号処理回路２へ出力される。信号の扱いをより容易にするために、積分回路６ａから出力されるアナログ直流電圧は、アナログデジタル変換回路７によってデータとしての保持が容易なデジタル信号へ変換される。
【００３７】
アナログデジタル変換回路７により量子化された電圧は、ＣＭＬ回路４ａで発生した論理演算の誤りを検出するためのリファレンス電圧ＲＥＦとなる。信号処理回路２は、このリファレンス電圧ＲＥＦを保持する。なお、積分回路６ａから出力されるアナログ直流電圧を、そのまま論理演算の誤りを検出するためのリファレンス電圧ＲＥＦとしてもよい。
【００３８】
次に、図３及び図４を交えて、第２の期間の処理について述べる。図３は、第１の実施形態の第２の期間の位相補償前のタイムチャートを示す図である。第２の期間では、第１のレート（４００Ｍｂｐｓ）よりも高速な第２のレート（４０Ｇｂｐｓ）で、データ信号Ｄ１及びＤ２が位相制御回路ブロック３へ入力される。
【００３９】
第２の期間では、第１の期間で使用されたパターンと同じデータパターンが、データ信号Ｄ１及びＤ２の所定のパターンとして使用される。すなわち、図３に示すように、第２の期間におけるデータ信号Ｄ１のデータパターンは、図１に示した第１の期間のデータ信号Ｄ１のデータパターンと同一である。同様に、第２の期間におけるデータ信号Ｄ２のデータパターンは、第１の期間のデータ信号Ｄ２のデータパターンと同一である。
【００４０】
第２のレートは、第１のレートよりも高速な、本来このＣＭＬ回路４ａで論理演算されるデータのレートである。そして、時間軸の１目盛りは、図２では２．５ｎｓｅｃであるのに対して図３では２５ｐｓｅｃである。すなわち、第１のレートにおけるデータパターンは、第２のレートにおけるデータパターンをこれらのレートの比で低速化したデータパターンである。
【００４１】
第２のレートで入力されたデータ信号Ｄ１及びＤ２は、第１の期間と同様に、位相制御ブロック３を通過し、ＣＭＬ回路４ａへ入力される。第２の期間において、ＣＭＬ回路４ａは、第２のレートのデータ信号Ｄ１及びＤ２を演算処理した結果を、出力信号ＤＯとして出力する。
【００４２】
第１の実施形態の位相制御回路１００では、第１の期間の演算処理結果と、第２の期間の演算処理結果とのそれぞれの出力データＤＯの振幅を積分回路６ａにより平均化した値を比較することにより、第１の期間と第２の期間とで同じ演算結果が得られているか否かを判断する。
【００４３】
もし、第２のレートの演算処理の過程において、データ信号Ｄ１及びＤ２の間に位相差が存在すると、ＣＭＬ回路４ａの演算結果（出力信号ＤＯ）に誤りが発生する場合がある。図３に示す第２の期間においても、出力信号ＤＯは、第１の期間と同様に積分回路６ａによって平滑化されて直流電圧へ変換される。平滑化された積分回路６ａの出力は、アナログデジタル変換回路７により量子化され、その出力は信号処理回路２へ出力される。
【００４４】
信号処理回路２は、第１の期間で生成されたリファレンスデータをあらかじめ保持している。第２の期間において、出力データＤＯに誤りがあれば、平滑化された直流電圧が変化する場合がある。一方、出力データＤＯに誤りがなければ、平滑化された直流電圧は変化しない。すなわち、第２の期間においてアナログデジタル変換回路７から出力された量子化データとリファレンスデータとに差分が存在すれば、第２のレートで行われた演算処理には誤りが生じていると判断される。
【００４５】
図３のタイムチャートのＤ２の斜線部は、データ信号Ｄ２の位相がデータ信号Ｄ１よりも遅れていることを示す。データ信号Ｄ１及びＤ２の間に位相差が発生することにより、出力データＤＯには、第１の期間と比較して誤りが発生する。図３の出力信号ＤＯの横線が密な部分は、誤りが発生している部分であり、誤りの発生により第２の期間において第１の期間よりも出力データＤＯのローレベルの期間が長くなったことを示す。このような場合には、第２の期間における積分回路６ａから出力される直流電圧は、第１の期間の出力電圧（リファレンス電圧ＲＥＦ）よりも低下する。
【００４６】
図４は、第１の実施形態の第２の期間の位相補償後のタイムチャートを示す図である。図４の時間軸の１目盛りは、図３と同様に２５ｐｓｅｃである。
【００４７】
第２のレートでの演算に誤りが生じていると判断された場合には、信号処理回路２は、位相制御回路ブロック３を制御するための制御信号を出力する。制御信号によって、位相制御回路３ａ、３ｂを通過するデータ信号Ｄ１、Ｄ２の位相が独立に制御される。図４においては、データ信号Ｄ２の位相は、データ信号Ｄ１の位相と一致するように制御される。データ信号Ｄ２の位相がデータ信号Ｄ１の位相に近づくにつれて、第２のレートにおいてアナログデジタル変換回路７から出力された量子化データは、リファレンスデータに近づく。そして、第２の期間における位相制御は、リファレンスデータと、第２のレートにおいてアナログデジタル変換回路７から出力された量子化データと、の差分を低減させるように行われる。
【００４８】
なお、位相制御は、第１の期間のリファレンスデータと第２の期間との量子化データにおける差分が完全に解消されるまで行われなくてもよい。例えば、信号処理回路２は、リファレンスデータと、アナログデジタル変換回路７から出力された量子化データとが実質的に同一と見なされる所定の差分の値を定め、差分の値が所定の値よりも小さくなった場合に、データ信号Ｄ１とＤ２との間の位相制御を終了してもよい。ここで、差分の所定の値は、例えば、データ信号Ｄ１とＤ２との位相差によるＣＭＬ回路４ａにおける演算誤りが無視できる量として定められる。
【００４９】
当該差分が存在しなくなった状態では、第１のレートと第２のレートとで演算結果が等しい、すなわち第２のレートでの演算に誤りが生じなくなったものと判断される。従って、リファレンスデータと、第２のレートにおいてアナログデジタル変換回路７から出力された量子化データとが実質的に同一となると、信号処理回路２は、データ信号Ｄ１、Ｄ２の位相制御を終了する。
【００５０】
以上説明したように、第１の実施形態の位相制御回路１００は、第１のレートと、第１のレートよりも高速な第２のレートとでそれぞれデータ信号を演算した結果を平滑化する。そして、位相制御回路１００は、平滑化された第２のレートの信号の振幅を、平滑化された第１のレートの信号の振幅に近づけるように、データ信号の位相を制御する。
【００５１】
その結果、第１の実施形態の位相制御回路１００は、簡単な構成で、論理演算回路へ入力されるデータ信号の位相差を低減することを可能とする。さらに、位相制御回路１００は、論理回路に入力されるデータ信号間の位相差を低減させることによって、データ信号間の位相差に起因する論理回路の演算の誤りを低減することができる。
【００５２】
（第２の実施形態）
図５は、本発明の第２の実施形態の位相制御回路の構成を示すブロック図である。図５を参照して、第２の実施形態の論理回路２００について説明する。第２の実施形態の位相制御回路２００は、位相制御部９、位相制御回路ブロック３、ＣＭＬ回路４ａを備える。位相制御部９は、信号処理回路２、ＣＭＬ回路４ｂ、積分回路６ａ及び６ｂ、スイッチ８ａ、比較器１０を備える。位相制御回路ブロック３は、位相制御回路３ａ、３ｂを備える。ＣＭＬ回路４ｂは、入出力の論理の関係がＣＭＬ回路４ａと同一の論理演算回路であり、ＣＭＬ回路４ａと同様に、入力されたデータの論理演算を行う。なお、以降の図面において、既出の要素には同一の名称及び参照符号を付して、それぞれの説明は省略する。
【００５３】
位相制御回路２００には、４ビットのデータ信号Ｄ１ａ、Ｄ２ａ、Ｄ１ｂ、Ｄ２ｂが入力される。データ信号Ｄ１ａ、Ｄ２ａは、第２のレートで位相制御回路ブロック３の位相制御回路３ａ、３ｂへ入力される。そして、データ信号Ｄ１ａ及びＤ２ａのデータ間に存在するスキュー誤差が、位相制御ブロック３で補正される。データ信号Ｄ１ａ、Ｄ２ａはそれぞれ位相制御回路３ａ、３ｂに入力される。データ信号Ｄ１ａ、Ｄ２ａの位相は、位相制御回路３ａ、３ｂによって独立して制御される。
【００５４】
位相制御回路３ａ、３ｂから出力されたデータ信号は、論理演算を行うＣＭＬ回路４ａへ入力される。ＣＭＬ回路４ａは、位相制御回路３ａ、３ｂから入力されたデータ信号の論理演算を行い、その結果を出力信号ＤＯとして出力する。
【００５５】
出力信号ＤＯは、スイッチ８ａをオンとすることにより、積分回路６ａへも入力される。スイッチ８ａがオンの状態では、出力信号ＤＯは、積分回路６ａにより平滑化される。積分回路６ａは、出力データＤＯの振幅の平均値の振幅を持つ直流電圧を出力し、比較器１０の一方の入力へ入力する。
【００５６】
一方、データ信号Ｄ１ｂ及びＤ２ｂは、第２のレートよりも低い第１のレートでＣＭＬ回路４ｂへ直接入力される。データ信号Ｄ１ｂ、Ｄ２ｂはＣＭＬ回路４ｂにより論理演算が行われ、リファレンス信号ＤｒｅｆとしてＣＭＬ回路４ｂから出力される。リファレンス信号Ｄｒｅｆは、積分回路６ｂにより平滑化される。積分回路６ｂは、リファレンス信号Ｄｒｅｆの振幅の平均値の振幅を持つ直流電圧を出力し、比較器１０の他方の入力へ入力する。
【００５７】
比較器１０は、積分回路６ａ及び６ｂから入力される直流信号の振幅を比較し、積分回路６ｂから出力される信号の振幅を基準に、積分回路６ａから出力される信号の振幅がそれよりも高いか低いかにより、異なる符号の信号を出力する。
【００５８】
次に、位相制御部９による論理演算誤りの検出手順について説明する。第２の実施形態の位相制御回路２００は、第１の実施形態の位相制御回路１００とは異なり、ＣＭＬ回路の演算結果を比較する際に、第１の期間と第２の期間との２つの期間を要しない。第２の実施形態では、演算誤りの補正を行う期間中は、スイッチ８ａは常時オン状態に設定される。
【００５９】
データ信号Ｄ１ａ及びＤ２ａのデータパターンは、第２のレートの所定のデータパターンである。データ信号Ｄ１ｂ及びＤ２ｂのデータパターンは、第１のレートを持つ、Ｄ１ａ及びＤ２ａと同一のデータパターンである。すなわち、第１のレートにおけるデータパターンは、第２のレートにおけるデータパターンをこれらのレートの比で低速化したデータパターンである。
【００６０】
第１の実施形態と同様に、第１のレートは、その１ＵＩの周期が、データ信号Ｄ１ｂ及びＤ２ｂの間に発生する位相差に対して、十分に大きいことが望ましい。言い換えれば、第１のレートは、データ信号Ｄ１ｂ及びＤ２ｂの間の位相差によりＣＭＬ回路４ｂの演算結果に誤りが生じないか、あるいは、誤りが生じても積分回路６ｂから出力される直流信号の振幅の変化が無視できる速度であることが望ましい。
【００６１】
演算処理の誤りを検出するために、第１のレートで使用したパターンと同じデータパターンが、第２のレートでも使用される。使用されるデータパターンは、特定の長さのパターンの繰り返しでもよい。データ信号Ｄ１ｂ及びＤ２ｂは、ＣＭＬ回路４ｂへ入力される。すなわち、データ信号Ｄ１ａ及びＤ１ｂのデータパターンは同一であり、データ信号Ｄ２ａ及びＤ２ｂのデータパターンも同一である。ＣＭＬ回路４ｂにより演算処理された結果は、積分回路６ｂによって平滑化される。第２のレートで入力されるＤ１ａ及びＤ２ｂは、位相制御回路ブロック３へ入力され、位相制御回路ブロック３を介して、ＣＭＬ回路４ａへ入力される。この時、位相制御回路３ａ及び３ｂの位相制御量は同一とする。つまり、データ信号Ｄ１ａ、Ｄ２ａの間に存在する位相差は寄生素子もしくは配線長の誤差などによる影響のみとなる。
【００６２】
積分回路６ａ及び６ｂにおいてそれぞれ平滑化された信号は、比較器１０へ入力される。比較器１０は、積分回路６ｂからの出力信号の振幅をリファレンスとして、積分回路６ａからの出力信号の振幅がそれよりも高いか低いかを判定し、その結果によりハイレベル又ハローレベルの信号を出力する。初期状態では、比較器１０の出力は、入力される信号の大小関係によりハイレベルもしくはローレベルのどちらかにある。そして、デジタル演算処理回路２は、例えば比較器１０がハイレベルを出力している場合には、出力レベルがローベルに切り替わるまで、位相制御回路ブロックへ位相補償を行うための制御信号を出力し続ける。この時、信号処理回路２は、制御信号により、位相制御回路３ａもしくは３ｂの一方の位相を固定し、他方の位相を一方に対して遅らせあるいは進めるように掃引する制御を行う。
【００６３】
一方、信号処理回路２は、比較器１０の出力レベルがローレベルである場合には、出力レベルがハイレベルに切り替わるまで、進み又は遅れのいずれかの方向に位相を掃引する信号を出力する。そして、デジタル演算処理回路２は、比較器１０の出力レベルが反転すると、位相の掃引を停止する。比較器１０の出力レベルは、入力される信号の振幅の大小関係が逆転したときに反転する。従って、比較器１０の出力レベルが反転した直後では、比較器１０へ入力される信号の振幅がほぼ等しく、ＣＭＬ回路４ｂが第２のレートで演算誤りが生じていない状態であると推定される。このため、比較器１０の出力レベルが反転した後、位相の掃引が停止されるまでの時間は、なるべく短いことか好ましい。
【００６４】
ここで、位相制御回路３ａもしくは３ｂにおいて、比較器１０へ入力される信号の振幅の差が小さくなる方向に位相が掃引されることが好ましい。従って、デジタル演算処理回路２は、位相制御回路３ａ又は３ｂの位相を一方向にある程度制御しても比較器１０の出力レベルが反転しない場合には、位相が掃引される方向を逆にするような制御を行ってもよい。このような制御により、データ信号Ｄ１ａ及びＤ２ａの間の位相差は、演算処理の誤りによる積分回路６ａ及び６ｂの出力信号の振幅が等しくなる方向に制御される。
【００６５】
以上説明したように、第２の実施形態の位相制御回路２００では、第１のレートと、第１のレートよりも高速な第２のレートとでそれぞれデータ信号を演算した結果が平滑化される。そして、比較器１０は、平滑化された第１の及び第２のレートの信号の振幅を比較した結果に基づく符号の信号を信号処理回路２に出力し、信号処理回路２は、第１及び第２のレートの信号の振幅が一致する方向に、データ信号の位相を掃引する。
【００６６】
このような構成を備える第２の実施形態の位相制御回路２００は、簡単な構成で、論理演算回路へ入力されるデータ信号の位相差を低減することを可能とする。さらに、位相制御回路２００は、論理回路に入力されるデータ信号間の位相差を低減させることによって、データ信号間の位相差に起因する論理回路の演算の誤りを低減することができる。
【００６７】
（第２の実施形態の変形例）
第２の実施形態では、比較器１０によって、第１の及び第２のレートの信号の振幅を比較した結果に基づく符号の信号が信号処理回路２に出力された。しかし、比較器１０に代えて、減算器が用いられてもよい。減算器は、平滑化された第１の及び第２のレートの信号の振幅を減算した結果を示す差分信号を信号処理回路２に出力する。そして、信号処理回路２は、減算器から入力された差分信号に基づいて、データ信号Ｄ１及びＤ２の位相差の方向（進み又は遅れ）及び位相差の制御量を決定してもよい。
【００６８】
例えば、信号処理回路２は、減算器から入力された差分信号の振幅が大きいときには、データ信号Ｄ１ａ及びＤ１ｂの位相を大きく制御してもよい。また、信号処理回路２は、位相制御により差分信号の振幅が大きくなった場合には、位相の掃引方向を逆方向に変更してもよい。
【００６９】
このような構成を備える位相制御回路２００の変形例は、減算器から入力された差分信号の符号と大きさに基づいて、第１及び第２のレートの信号の振幅が一致するようにデータ信号の位相を制御する。その結果、位相制御回路２００の変形例によっても、簡単な構成で、論理演算回路へ入力されるデータ信号の位相差を低減することが可能となる。また、位相制御回路２００の変形例は、論理回路に入力されるデータ信号間の位相差を低減させることによって、データ信号間の位相差に起因する論理回路の演算の誤りを低減することができる。
【００７０】
（第３の実施形態）
図６を参照して、第３の実施形態の位相制御回路３００について説明する。図６は、本発明の第３の実施形態の位相制御回路の構成を示すブロック図である。第３の実施形態の位相制御回路３００は、位相制御部１１、位相制御回路ブロック３及び１２、ＣＭＬ回路４ａ及び４ｂ、スイッチ８ａを備える。位相制御部１１は、信号処理回路２、積分回路６ａ、スイッチ８ｂ、アナログデジタル変換回路７を備える。位相制御回路ブロック３は、位相制御回路３ａ、３ｂを備え、位相制御回路ブロック１２は、位相制御回路１２ａ、１２ｂを備える。ここで、ＣＭＬ回路４ａ及び４ｂが行う演算処理は同一でなくてもよい。
【００７１】
位相制御回路３００には、４ビットのデータ信号Ｄ１、Ｄ２、Ｄ３及びＤ４がそれぞれ入力される。データ信号Ｄ１及びＤ２は位相制御回路ブロック３へ入力され、Ｄ１及びＤ２のビット間に存在する位相（スキュー）誤差がこのブロックで補正される。位相制御回路３ａ及び３ｂは、データ信号Ｄ１及びＤ２のデータの位相を独立して制御する。
【００７２】
同様に、データ信号Ｄ３及びＤ４は位相制御回路ブロック１２へ入力され、Ｄ３及びＤ４ビットのビット間に存在するスキュー誤差が、位相制御回路ブロック１２で補正される。位相制御回路１２ａ及び１２ｂは、データ信号Ｄ３及びＤ４の各ビットのデータの位相を独立して制御する。
【００７３】
第３の実施形態では、第１の実施形態とは異なり、位相制御回路３００は、２個のＣＭＬ回路４ａ及び４ｂを備え、それぞれの演算処理結果の誤りを検出する構成を備える。
【００７４】
データ信号Ｄ１及びＤ２は、位相制御回路ブロック３を介して、論理演算を行うＣＭＬ回路４ａへ入力される。ＣＭＬ回路４ａにより論理演算が行われた結果は出力信号ＤＯ１として出力される。出力信号ＤＯ１は、スイッチ８ａをオンとすることにより、積分回路６ａへ入力される。ＣＭＬ回路４ａに入力されるデータ信号Ｄ１及びＤ２の位相調整が行われる際には、スイッチ８ａがオンし、出力信号ＤＯ１が積分回路６ａに接続される。
【００７５】
一方、入力データ信号Ｄ３、Ｄ４は、位相制御回路ブロック１２を介して、論理演算を行うＣＭＬ回路４ｂへ入力される。ＣＭＬ回路４ｂにより論理演算が行われた結果は出力信号ＤＯ２として出力される。また、出力信号ＤＯ２は、スイッチ８ｂをオンとすることにより、積分回路６ａへ入力される。ＣＭＬ回路４ｂに入力されるデータ信号Ｄ３及びＤ４の位相調整が行われる際には、スイッチ８ｂがオンし、出力信号ＤＯ２が積分回路６ａに接続される。
【００７６】
積分回路６ａは、スイッチ８ａ及び８ｂのいずれかがオンされた際に、オンされたスイッチを通じて入力される出力信号ＤＯ１又はＤＯ２を平滑化し、当該出力信号の平均値を出力し、アナログデジタル変換回路７へ出力する。
【００７７】
アナログデジタル変換回路７は、スイッチ８ａまたは８ｂがオンしている期間は、積分回路６ａの出力信号を量子化して、信号処理回路２へ出力する。
【００７８】
第３の実施形態の位相制御回路３００は、第１の実施形態の位相制御回路１００と比較して、入力されるデータ信号にＤ３及びＤ４が加わった点で相違する。位相制御回路３００は、データ信号Ｄ１及びＤ２、並びに、データ信号Ｄ３及びＤ４に対して、それぞれ、第１の実施形態の位相制御回路１００と同様の位相制御を行う。
【００７９】
図６において、ＣＭＬ回路４ａへ入力されるデータ信号Ｄ１及びＤ２に対する位相制御が行われる際には、スイッチ８ａはオン、スイッチ８ｂはオフとなる。この場合、信号処理回路２は、第１の期間において、第２のレートよりも低い第１のレートにおける、アナログデジタル変換回路７からリファレンスデータを得る。リファレンスデータは、ＣＭＬ回路４ａからの出力信号ＤＯ１が積分回路６ａで平滑化され、アナログデジタル変換回路７で量子化されたデータである。
【００８０】
そして、信号処理回路２は、第２の期間において、第２のレートにおける、データ信号Ｄ１及びＤ２に対するＣＭＬ回路４ａからの出力信号ＤＯ１を平滑化した後に量子化し、リファレンスデータとの差分を解消するように、位相制御回路ブロック３を制御する。
【００８１】
一方、ＣＭＬ回路４ｂへ入力されるデータ信号Ｄ３及びＤ４に対する位相制御が行われる際には、スイッチ８ａはオフ、スイッチ８ｂはオンとなる。信号処理回路２は、第１の期間において、第１のレートにおける、アナログデジタル変換回路７からリファレンスデータを得る。データ信号Ｄ３及びＤ４の位相制御を行う際のリファレンスデータは、ＣＭＬ回路４ｂの演算結果ＤＯ２が積分回路６ａで平滑化され、アナログデジタル変換回路７で量子化されたデータである。そして、信号処理回路２は、第２の期間において、第２のレートにおけるＣＭＬ回路４ｂの演算結果ＤＯ２を平滑化した後に量子化し、リファレンスデータとの差分を解消するように、位相制御回路ブロック１２を制御する。なお、誤り検出は、ＣＭＬ回路４ａから行ってもよく、あるいは、ＣＭＬ回路４ｂから行ってもよい。
【００８２】
以上説明したように、第３の実施形態の位相制御回路３００は、１個の位相制御部１１を用いて、データ信号Ｄ１〜Ｄ４の位相制御を行うことで、２個のＣＭＬ回路４ａ及び４ｂの位相制御を行うことができる。
【００８３】
また、第３の実施形態において、入力データの位相が制御されるＣＭＬ回路の数は、２個に限られない。スイッチ８ａ及び８ｂに代えて、３個以上のＣＭＬ回路の出力のうち１つを選択して積分回路６ａに入力させるような、多入力１出力スイッチを用いることで、３個以上のＣＭＬ回路の論理位相制御を行うことができる。
【００８４】
すなわち、第３の実施形態の位相制御回路３００は、第１の実施形態の位相制御回路１００の効果に加えて、さらに、回路規模を増大させることなく、複数のＣＭＬ回路の、それぞれの入力データ信号の位相制御を行うことができるという効果を奏する。
【００８５】
なお、以上説明した第１から第３の実施形態においては、構成を簡単に示すために、各データ信号はシングルエンド信号として示されている。しかし、各実施形態におけるデータ信号及びＣＭＬ回路からの出力信号は差動信号でもよい。
【００８６】
また、第１から第３の実施形態において、第１の期間のデータのビットレートは、第２の期間のデータと同じビットレートでもよい。そして、第２の期間のデータパターンを分周して低速化させることで、等価的に第２の期間のデータパターンを低速化したデータパターンが、第１の期間のデータパターンとして用いられてもよい。
【００８７】
（第４の実施形態）
本発明の第４の実施形態について説明する。図７は、本発明の第４の実施形態の位相制御回路４００の構成を示すブロック図である。第４の実施形態の位相制御回路４００は、位相制御手段４０１と、平均化手段４０２と、制御手段４０３と、を備える。
【００８８】
位相制御手段４０１は、複数のデータ信号の位相を制御して出力する。平均化手段４０１には、位相制御回路４００の外部において位相制御手段４０１の位相制御を受けた複数のデータ信号が論理演算された結果である、出力信号が入力される。平均化手段４０２は、複数のデータ信号の速度が第１のレートである場合には、出力信号を平滑化して第１の平均値を制御手段４０３へ出力する。また、平均化手段４０２は、複数のデータ信号の速度が第２のレートである場合に、出力信号を平滑化して第２の平均値を制御手段４０３へ出力する。
【００８９】
ここで、第１の平均値とは、所定のデータパターンで示される複数のデータ信号の速度が第１のレートである場合に、平均化手段４０２から出力される信号の振幅である。また、第２の信号とは、複数のデータ信号の速度が第１のレートよりも高速な第２のレートである場合に、第１の期間と同一のデータパターンを持つ複数のデータ信号の論理演算結果に対して平均化手段４０２から出力される信号の振幅である。
【００９０】
制御手段４０３は、平均化手段４０２から入力された第１の平均値及び第２の平均値の比較結果に基づいて、第２のレートの複数のデータ信号間の位相差を減少させるための位相制御信号を、位相制御手段４０１へ出力する。
【００９１】
複数のデータ信号のデータパターンは、第１のレート及び第２のレートのいずれにおいても、同一の所定のデータパターンである。そして、第１のレートよりも高速な第２のレートにおいても、第１のレートと同一の論理演算の結果が得られていれば、第１の平均値及び第２の平均値は等しくなる。言い換えれば、第１の平均値及び第２の平均値に差分が存在する場合には、第２のレートにおける論理演算に誤りがあると推定される。
【００９２】
制御手段４０３が出力する位相制御信号は、第１の平均値及び第２の平均値の比較結果に基づいて、それらの差分が小さくなるようにデータ信号の位相を制御するための信号である。位相制御手段４０１は、位相制御信号によって、第１の平均値及び第２の平均値の差分が小さくなるようにデータ信号の位相を制御する。その結果、第２のレートにおいて発生する複数のデータ信号間の位相差が補正され、論理演算の誤りを減少させることができる。
【００９３】
すなわち、第４の実施形態の位相制御回路４００は、簡単な構成で、論理演算回路へ入力されるデータ信号の位相差を低減することを可能とする。さらに、位相制御回路４００は、論理回路に入力されるデータ信号間の位相差を低減させることによって、データ信号間の位相差に起因する論理回路の演算の誤りを低減することができる。
【００９４】
なお、以上の各実施形態の位相制御回路は、プログラムが固定的に記録された記憶部とＣＰＵ（central processing unit）とをさらに備えていてもよい。そして、位相制御回路の制御プログラムは、以下の手順をＣＰＵに実行させてもよい。
【００９５】
例えば、位相制御回路の制御プログラムは、複数のデータ信号の位相を制御して出力する手順と、位相が制御された複数のデータ信号の論理演算結果である出力信号の振幅の平均値を出力する手順と、をＣＰＵに実行させる。そして、位相制御回路の制御プログラムは、複数のデータ信号の速度が第１のレートである場合の出力信号の平均値である第１の平均値と、速度が第１のレートよりも高速な第２のレートである場合の出力信号の平均値である第２の平均値と、を比較する手順、及び、その比較結果に基づいて、第２のレートにおけるデータ信号間の位相差を減少させるための位相制御信号を出力する手順、をＣＰＵに実行させる。
【００９６】
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００９７】
１、９、１１  位相制御部
２  信号処理回路
３、１２  位相制御回路ブロック
３ａ、３ｂ、１２ａ、１２ｂ  位相制御回路
４ａ、４ｂ  ＣＭＬ回路
６ａ、６ｂ  積分回路
７  アナログデジタル変換回路
８ａ、８ｂ  スイッチ
１０  比較器
１００、２００、３００、４００  位相制御回路
４０１  位相制御手段
４０２  平均化手段
４０３  制御手段
７００  論理積回路
８００  排他的論理和回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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