(57)【要約】【課題】通常モードの負荷が軽い場合において、トランスの振動音を抑えつつ、待機電力を低減する。【解決手段】一次巻線と二次巻線と補助巻線を有するトランスＴ１と、トランスＴ１の一次巻線への電流をスイッチングするためのＦＥＴ１と、一次巻線に流れる電流を検出し、電流に応じた電圧を出力する電流検出抵抗Ｒｉｓと、電流検出抵抗Ｒｉｓが出力する電圧に応じて、ＦＥＴ１のスイッチング動作を制御する制御モジュールＣＮＴ１と、トランスＴ１の一次巻線と巻回方向が異なる第一補助巻線Ｎｈに誘起される電圧を検出するツェナーダイオードＤｚ１と、第一補助巻線Ｎｈに誘起される電圧がツェナーダイオードＤｚ１のツェナー電圧より高い場合には、電流検出抵抗Ｒｉｓが制御モジュールＣＮＴ１に出力する電圧を補正する分圧抵抗Ｒｚ、Ｒ１を備える。【選択図】図３
2014050246.tif 000002
【特許請求の範囲】
【請求項１】
一次巻線と二次巻線と補助巻線を有するトランスと、
前記トランスの一次巻線への電流をスイッチングするためのスイッチング手段と、
前記一次巻線に流れる電流を検出し、前記電流に応じた電圧を出力する電流検出手段と、
前記電流検出手段が出力する電圧に応じて、前記スイッチング手段のスイッチング動作を制御する制御手段と、
前記トランスの一次巻線と巻回方向が異なる前記補助巻線に誘起される電圧を検出する第一の電圧検出手段と、
前記第一の電圧検出手段により検出された前記補助巻線に誘起される電圧が第一の所定値より高い場合には、前記電流検出手段により前記制御手段へ出力される電圧を補正する補正手段と、を備えたことを特徴とする電源装置。
【請求項２】
前記補正手段は複数の抵抗を有し、前記補助巻線に誘起される電圧を前記複数の抵抗によって分圧した電圧で前記電流検出手段が出力した電圧を補正し、前記制御手段に出力することを特徴とする請求項１に記載の電源装置。
【請求項３】
前記補正手段は、前記第一の電圧検出手段により検出された前記補助巻線に誘起される電圧が前記第一の所定値より低い場合には、前記電流検出手段が前記制御手段へ出力する電圧を補正しないことを特徴とする請求項１又は２に記載の電源装置。
【請求項４】
前記第一の電圧検出手段は、第一のツェナーダイオードであり、
前記第一の所定値は、前記第一のツェナーダイオードのツェナー電圧であることを特徴とする請求項１ないし３のいずれか１項に記載の電源装置。
【請求項５】
前記電流検出手段が出力する電圧を検出する第二の電圧検出手段を有し、
前記補正手段は、前記第二の電圧検出手段により検出された前記電流検出手段が出力する電圧が第二の所定値を超えたときには、前記電流検出手段が前記制御手段へ出力する電圧を補正しないことを特徴とする請求項１ないし４のいずれか１項に記載の電源装置。
【請求項６】
前記補正手段は、前記第一の電圧検出手段により検出された前記補助巻線に誘起される電圧が前記第一の所定値より高い場合で、前記電流検出手段が出力する電圧が前記第二の所定値を超えないときには、前記電流検出手段が前記制御手段へ出力する電圧を補正することを特徴とする請求項５に記載の電源装置。
【請求項７】
前記第二の電圧検出手段は、トランジスタと前記トランジスタのベース端子にアノード側が接続された第二のツェナーダイオードと、を有し、
前記第二の所定値は、前記第二のツェナーダイオードのツェナー電圧であることを特徴とする請求項５又は６に記載の電源装置。
【請求項８】
前記第二の電圧検出手段は、トランジスタを有し、
前記第二の所定値は、前記トランジスタのベース−エミッタ間電圧であることを特徴とする請求項５又は６に記載の電源装置。
【請求項９】
前記第二の電圧検出手段は、コンパレータを有し、
前記第二の所定値は、前記コンパレータの入力端子に接続された第三のツェナーダイオードのツェナー電圧であることを特徴とする請求項５又は６に記載の電源装置。
【請求項１０】
前記電流検出手段は、前記一次巻線に流れる電流を電圧に変換する電流検出抵抗であることを特徴とする請求項１ないし９のいずれか１項に記載の電源装置。
【請求項１１】
記録材に画像形成を行う画像形成手段を有する画像形成装置であって、
前記画像形成装置に電力を供給する請求項１ないし１０のいずれか１項に記載の電源装置を備えたことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、商用電源を整流平滑して得られる高圧直流電圧を、機器が必要とする低圧直流電圧に変換するスイッチング電源装置、及びその電源装置を備えた画像形成装置に関する。
【背景技術】
【０００２】
近年、様々な電子機器において省電力化が望まれている。それに伴い、電子機器の電源に関しても、より一層の省電力化が望まれている。電子機器の電源の一例として、ＦＥＴ（電界効果トランジスタ）等のスイッチング素子を所定の周波数で駆動して、目標の電圧を出力するスイッチング方式の電源（以下、「スイッチング電源」という）が使用されている。スイッチング電源の中には、通常動作（「通常モード」ともいう）時において、負荷が軽い場合には、スイッチング素子のスイッチング動作の回数を減らして効率を向上させるスイッチング電源がある。また、省電力化の規格も年々変更されており、通常動作時もさることながら、軽負荷運転よりも更に省電力化して効率を向上させることが求められている。そのため、スイッチング電源においては、通常モードでは、出力電圧として、例えばＤＣ２４Ｖを出力するが、省電力化を図るパワーセーブモードでは、出力電圧は、例えばＤＣ３．２Ｖとして、待機電力の削減を行う。
【０００３】
スイッチング電源における損失（電力ロス）の多くは、トランスの出力電圧を制御するスイッチング素子のスイッチング動作に起因するものである。そのため、スイッチング電源の効率化には、スイッチング動作の回数を低減させることが大きく寄与する。そこで、スイッチング素子のオン状態の時間を長くすることにより、１回のスイッチング動作のエネルギーを大きくし、その分、スイッチング動作の休止期間を長くして、単位時間当りのスイッチング回数を減らすことがよく行われる。
【０００４】
例えば、特許文献１には、省電力動作時の消費電力をより低減することを目的とする電源装置が開示されている。この電源装置では、トランスの出力電圧が低い電圧に設定された省電力動作の場合、トランスの一次巻線と巻回方向が同じ補助巻線に誘起される電圧に応じてスイッチング素子をオフし、トランスの出力電圧に基づき、スイッチング素子をオンする制御が行われる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１０３９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、上述したスイッチング電源には、次のような課題がある。トランスは、スイッチング素子がオン状態時に流れる励磁電流によって振動し、振動音を発生することが知られている。そして、励磁電流による振動音の周波数、即ちスイッチング素子によるスイッチング周波数が、人間の可聴周波数帯（一般に２０Ｈｚ〜２０ＫＨｚ）である場合には、トランスの振動音は人間にとって耳障りとなる。
【０００７】
スイッチング素子のスイッチング周波数について、通常モード時の通常負荷時のスイッチング周波数をｆｎｍｌ、通常モード時の負荷が軽い場合のスイッチング周波数をｆｓｔｂ、パワーセーブモード時のスイッチング周波数をｆｐｓｖと定義する。この場合、３つのスイッチング周波数について、一般的に次のような大小関係が成り立つ。
ｆｎｍｌ  ＞  ｆｓｔｂ  ＞  ｆｐｓｖ
通常モード時の負荷が軽い場合のスイッチング周波数ｆｓｔｂ、及びパワーセーブモード時のスイッチング周波数ｆｐｓｖは、スイッチング素子のスイッチング周期が長く、人間の可聴周波数帯域内である場合が多い。
【０００８】
更に、トランスの振動音は、トランスを流れる励磁電流（即ちスイッチング素子であるＦＥＴのドレイン電流）のピーク値が大きいほど大きく、耳障りとなる。トランスを流れる励磁電流のピーク値について、通常モード時の通常負荷時の励磁電流のピーク値をＩｎｍｌ、通常モード時の負荷が軽い場合の励磁電流のピーク値をＩｓｔｂ、パワーセーブモード時の励磁電流のピーク値をＩｐｓｖと定義する。この場合、３つの励磁電流のピーク値について、一般的に、次のような大小関係が成り立つ。
Ｉｎｍｌ  ＞  Ｉｓｔｂ  ＞  Ｉｐｓｖ
【０００９】
以上のことから、通常モードの通常負荷時には、励磁電流のピーク値Ｉｎｍｌは大きいものの、スイッチング周波数ｆｎｍｌが可聴周波数帯域外であるため、人間にはトランスの振動音は聞こえない。また、通常モードで負荷が軽い場合には、励磁電流のピーク値Ｉｓｔｂはある程度大きく、更に、スイッチング周波数ｆｓｔｂも可聴周波数帯域内であるため、トランスの振動音が大きい。ところが、パワーセーブモード時には、スイッチング周波数ｆｐｓｖは可聴周波数帯域内であるものの、励磁電流のピーク値Ｉｐｓｖが小さいため、トランスの振動音は小さい。従って、上述したスイッチング電源では、通常モードで負荷が軽い場合にトランスの振動音が大きいという課題がある。
【００１０】
また、この課題を解決するために、通常モードやパワーセーブモードにおいても、スイッチング素子のスイッチング周波数が常に可聴周波数帯域外（一般に２０ＫＨｚ以上）で動作するように設定されたスイッチング電源が考案されている。しかしながら、このようなスイッチング電源においては、パワーセーブモードにおけるスイッチング素子のスイッチングによる電力ロスが大きくなり、電源装置の待機電力が上昇するという課題がある。
【００１１】
本発明はこのような状況のもとでなされたものであり、通常モードで負荷が軽い場合において、トランスの振動音を抑えつつ、待機電力を低減することを目的とする。
【課題を解決するための手段】
【００１２】
前述した課題を解決するため、本発明では次のとおりに構成する。
【００１３】
（１）一次巻線と二次巻線と補助巻線を有するトランスと、前記トランスの一次巻線への電流をスイッチングするためのスイッチング手段と、前記一次巻線に流れる電流を検出し、前記電流に応じた電圧を出力する電流検出手段と、前記電流検出手段が出力する電圧に応じて、前記スイッチング手段のスイッチング動作を制御する制御手段と、前記トランスの一次巻線と巻回方向が異なる前記補助巻線に誘起される電圧を検出する第一の電圧検出手段と、前記第一の電圧検出手段により検出された前記補助巻線に誘起される電圧が第一の所定値より高い場合には、前記電流検出手段により前記制御手段へ出力される電圧を補正する補正手段と、を備えたことを特徴とする電源装置。
【００１４】
（２）記録材に画像形成を行う画像形成手段を有する画像形成装置であって、前記画像形成装置に電力を供給する前記（１）項に記載の電源装置を備えたことを特徴とする画像形成装置。
【発明の効果】
【００１５】
本発明によれば、通常モードで負荷が軽い場合において、トランスの振動音を抑えつつ、待機電力を低減することができる。
【図面の簡単な説明】
【００１６】
【図１】実施例との比較のための従来の直流電源装置の回路構成を示す図、及びコントロールモジュール内部のブロック図
【図２−１】実施例との比較のための従来の電源装置の通常モードにおける電流、電圧波形を示す図
【図２−２】実施例との比較のための従来の電源装置のパワーセーブモードにおける電流、電圧波形を示す図
【図３】実施例１の電源装置の回路構成を示す図
【図４】実施例１の電源装置の通常モード（軽負荷時）、パワーセーブモードにおける電流、電圧波形を示す図
【図５】実施例２の電源装置の回路構成を示す図
【図６】実施例３の電源装置の回路構成を示す図
【図７】実施例４のレーザビームプリンタの概略構成を示す図
【発明を実施するための形態】
【００１７】
以下に、図面を参照して本発明の実施形態について詳細に説明する。
【００１８】
［電源装置の概要］
まず、以下の実施例との比較のために、従来の直流電源装置の回路構成と動作について、図１（ａ）を用いて説明する。図１（ａ）には、フライバック方式のスイッチング電源の回路を示す。図１（ａ）において、スイッチＳＷ１がオンされると、商用交流電源より入力された交流電圧Ｖａｃは、ダイオードＤ１０１〜Ｄ１０４から構成されるダイオードブリッジＤＡ１を介して、全波整流され、一次電解コンデンサＣ１により平滑化される。そして、入力された交流電圧Ｖａｃは、一次電解コンデンサＣ１に概ね一定の直流電圧Ｖｈとして充電される。そして、同時に、コントロールモジュールＣＮＴ１（以下、「制御モジュールＣＮＴ１」という）を起動させるため、起動端子ＳＴに電圧Ｖｓｔが供給され、制御モジュールＣＮＴ１が起動される。制御モジュールＣＮＴ１は、スイッチング動作を行うＮチャネル型の電界効果トランジスタＦＥＴ１（以下、「ＦＥＴ１」という）のオンオフを制御するＩＣである。
【００１９】
トランスＴ１には、一次巻線Ｎｐ、二次巻線Ｎｓの他に、第一補助巻線Ｎｈ、第二補助巻線Ｎｎが巻回されており、二次巻線Ｎｓは、一次巻線Ｎｐとは巻回方向が逆方向（いわゆるフライバック結合）となるよう構成されている。第一補助巻線Ｎｈは、一次巻線Ｎｐとは巻回方向が逆方向（いわゆるフライバック結合）となるよう構成され、第二補助巻線Ｎｎは、一次巻線Ｎｐと巻回方向が同方向（いわゆるフォワード結合）となるよう構成されている。
【００２０】
制御モジュールＣＮＴ１は、Ｖｃｃ、Ｖｄｄ、ＯＵＴ、ＳＴ、ＩＳ、ＦＢ、ＭＯＮの各端子を有している。電源入力端子であるＶｃｃ端子には、第二補助巻線Ｎｎに誘起された電圧ＶｎｎをダイオードＤ２、コンデンサＣ３により整流平滑され、制御モジュールＣＮＴ１を駆動する電源電圧Ｖｃｃが入力され、Ｖｄｄ端子にはＧＮＤ（グラウンド）電位が入力される。ＯＵＴ端子は、ＦＥＴ１のゲート端子に接続され、ハイレベル／ローレベルの出力を行うことにより、ＦＥＴ１のオンオフ状態を制御する。ＳＴ端子は高電圧端子である。電源装置の起動時などの制御モジュールＣＮＴ１のＶｃｃ端子への入力電圧が低い場合に、ＳＴ端子に入力された電圧により、制御モジュールＣＮＴ１内部の起動回路から必要な電圧が供給され、制御モジュールＣＮＴ１は、起動時の動作を開始する。制御モジュールＣＮＴ１がＦＥＴ１をオン状態からオフ状態にするタイミングは、ＩＳ端子の入力電圧ＶｉｓやＦＢ端子の入力電圧Ｖｆｂに基づいて決定される。
【００２１】
シャントレギュレータＩＣ１は、トランスＴ１の出力電圧に基づいて、導通・非導通状態となる。シャントレギュレータＩＣ１が導通状態になると、抵抗Ｒ４を介して、トランスＴ１の二次側に設けられたフォトカプラＰＣ１のＬＥＤ１に電流が流れ、ＬＥＤ１が発光する。トランスＴ１の一次側のフォトカプラＰＣ１のフォトトランジスタＴｒ１は、フォトカプラＰＣ１のＬＥＤ１によりオンオフ状態が制御される。そして、制御モジュールＣＮＴ１のＦＢ端子にはフォトカプラＰＣ１のフォトトランジスタＴｒ１が接続され、トランスＴ１の二次側の出力電圧に比例した電圧が入力されるように構成されている。また、ＩＳ端子には、トランスＴ１の一次巻線Ｎｐに流れる電流により、電流検出抵抗Ｒｉｓの両端に発生した電圧が入力されるように構成されている。制御モジュールＣＮＴ１は、ＩＳ端子の入力電圧Ｖｉｓの上限値がＦＢ端子の入力電圧Ｖｆｂに比例した電圧値となるように決定する。また、制御モジュールＣＮＴ１のＭＯＮ端子には、第一補助巻線Ｎｈに誘起された電圧Ｖｎｈである電圧Ｖｍｏｎが入力される。制御モジュールＣＮＴ１は、ＭＯＮ端子に入力される電圧ＶｍｏｎからトランスＴ１の回生終了を検出し、ＦＥＴ１をオフ状態からオン状態にするタイミングを決定する。
【００２２】
［通常モード（通常負荷時）における電源装置の動作］
次に、電源装置の一連の動作について、図２−１（ａ）を用いて説明を行う。図２−１（ａ）は、図１（ａ）の電源装置において、省電力動作を行わない通常モードの通常負荷時における電流、電圧波形を示した図である。図２−１（ａ）において、Ｖｄｓは、ＦＥＴ１のドレイン端子−ソース端子間の電圧波形であり、Ｉｄは、ＦＥＴ１のドレイン電流の波形を示す。Ｖｎｈは、第一補助巻線Ｎｈに誘起される電圧波形を示し、Ｉｆは、トランスＴ１の二次側に設けられた二次整流ダイオードＤ３を流れる電流波形を示している。Ｖｉｓ、Ｖｆｂは、それぞれ制御モジュールＣＮＴ１のＩＳ端子の入力電圧波形（実線）、ＦＢ端子の入力電圧波形（破線）を示す。
【００２３】
図１（ａ）において、制御モジュールＣＮＴ１のＳＴ端子に電圧Ｖｓｔが印加されると、制御モジュールＣＮＴ１は、ＯＵＴ端子からハイレベルの信号出力Ｖｇを行い、ＦＥＴ１をオフ状態からオン状態にする。そして、ＦＥＴ１がオン状態になると、トランスＴ１の一次巻線Ｎｐを介して、ＦＥＴ１にドレイン電流Ｉｄが流れる。この後、ドレイン電流Ｉｄは、時間の経過と共に直線的に上昇していく（図２−１（ａ）のｔ１０）。ドレイン電流Ｉｄは、電流検出抵抗Ｒｉｓによって電圧Ｖｉｓに変換され、制御モジュールＣＮＴ１の電流検出を行うＩＳ端子に供給される。
【００２４】
一方、制御モジュールＣＮＴ１のフィードバック端子ＦＢには、電圧Ｖｆｂが供給されている。電圧Ｖｆｂは、スイッチング電源の出力電圧の誤差増幅信号であり、出力電圧が規定値よりも大きい場合には低下し、出力電圧が規定値よりも小さい場合には上昇する。制御モジュールＣＮＴ１は、ＩＳ端子への入力電圧Ｖｉｓが上昇し、ＦＢ端子への入力電圧Ｖｆｂよりもわずかに大きくなった時点で、ＯＵＴ端子の出力をハイレベルからローレベルにし、ＦＥＴ１はオン状態からオフ状態となる（ｔ１１、ｔ１３）。ＦＥＴ１がオフ状態になると、ドレイン電流Ｉｄは瞬時に０となる。すると、ＦＥＴ１のドレイン−ソース間電圧Ｖｄｓは上昇し、概ね一定の電圧（Ｖｈ＋Ｖｃｌ）となる（ｔ１１〜ｔ１２）。
【００２５】
トランスＴ１には、一次巻線Ｎｐの他に、二次巻線Ｎｓ及び第一補助巻線Ｎｈが巻かれている。二次巻線Ｎｓ及び第一補助巻線Ｎｈは、一次巻線Ｎｐに対して巻方向を異に構成されている（いわゆる、「フライバック結合」されている）。ＦＥＴ１がオフしている間（ｔ１１〜ｔ１２）、二次巻線Ｎｓ及び第一補助巻線Ｎｈには、正のパルス電圧が誘起される。二次巻線Ｎｓに誘起されたパルス電圧は、二次整流ダイオードＤ３及び二次平滑コンデンサＣ４によって整流平滑され、概ね一定の出力電圧Ｖｏｕｔ−ｈとなる。尚、通常モード時と、後述するパワーセーブモード時の出力電圧を区別するために、通常モードの場合には「−ｈ」、パワーセーブモードの場合には「−ｌ」の符号を、「出力電圧Ｖｏｕｔ」の後に付け、後述する他の電圧についても同様とする。二次整流ダイオードＤ３の順方向降下電圧をＶｆｄ３とすると、前述の電圧Ｖｃｌは、出力電圧Ｖｏｕｔ−ｈを用いて、概ね次式で表される。
2014050246.tif 000003
【００２６】
一方、第一補助巻線Ｎｈに誘起される正のパルス電圧Ｖｎｈ−ｈは、出力電圧Ｖｏｕｔ−ｈを用いて、概ね次式で表される。
2014050246.tif 000004
【００２７】
二次巻線Ｎｓに流れる電流Ｉｆは直線的に減少し、やがて０になる（ｔ１２）。すると、ＦＥＴ１のドレイン端子−ソース端子間の電圧Ｖｄｓは下降を始める。ドレイン端子−ソース端子間の電圧Ｖｄｓの波形は、第一補助巻線Ｎｈの電圧Ｖｎｈの波形と相似形となる。電圧Ｖｎｈは、ＭＯＮ端子の入力電圧Ｖｍｏｎとして、制御モジュールＣＮＴ１のＭＯＮ端子に入力される。制御モジュールＣＮＴ１は、ＭＯＮ端子に入力された電圧Ｖｎｈが、立下りエッジで、且つ０ボルトとなったことを検出すると、ＯＵＴ端子の出力をローレベルからハイレベルにし、その結果、ＦＥＴ１はオフ状態からオン状態となる。ＦＥＴ１がオン状態になると、再度、トランスＴ１の一次巻線Ｎｐを介して、ＦＥＴ１にドレイン電流Ｉｄが流れ始め（ｔ１２）、以降、上述した動作が繰り返される。
【００２８】
［制御モジュールＣＮＴ１の概要］
制御モジュールＣＮＴ１の動作について、図１（ｂ）を用いて説明する。図１（ｂ）は、制御モジュールＣＮＴ１内部を示したブロック図であり、ＳＴ、Ｖｃｃ、Ｖｄｄ、ＭＯＮ、ＩＳ、ＦＢ、ＯＵＴは、制御モジュールＣＮＴ１の入出力端子を指している。図１（ｂ）において、コンパレータＣＭＰ１は、ＩＳ端子に入力された電圧Ｖｉｓと、ＦＢ端子に入力された電圧Ｖｆｂの電圧値を比較し、電圧Ｖｉｓの方が高い場合にはハイレベルを出力し、電圧Ｖｆｂの方が高い場合にはローレベルを出力する。図２−１（ａ）に示すように、ＦＥＴ１がオンしている状態では、電圧Ｖｆｂは電圧Ｖｉｓよりも高く、このときのコンパレータＣＭＰ１の出力はローレベルである。その結果、コンパレータＣＭＰ１の後段に設けられたセット・リセットフリップフロップＳＲ−ＦＦ（以下、「ＳＲ−ＦＦ」という）のリセット端子（以下、「Ｒ端子」という）にはローレベルが入力される。そして、ＳＲ−ＦＦの出力端子であるＱ端子は、それまでの出力状態（後述するハイレベル）を維持する。ＳＲ−ＦＦのＱ端子は、制御モジュールＣＮＴ１のＯＵＴ端子に接続されており、ＦＥＴ１のゲート端子には、ＯＵＴ端子からハイレベルの電圧Ｖｇが出力され、ＦＥＴ１はオン状態を維持する（図２−１（ａ）の〜ｔ１１、ｔ１２〜ｔ１３）。
【００２９】
その後、ドレイン電流Ｉｄの上昇に伴い、ＩＳ端子への入力電圧Ｖｉｓが上昇して、ＦＢ端子への入力電圧Ｖｆｂよりもわずかに大きくなった時点で、コンパレータＣＭＰ１の出力はハイレベルとなる。その結果、Ｒ端子にハイレベルが入力されることにより、ＳＲ−ＦＦはリセットされる。そして、ＳＲ−ＦＦのＱ端子の出力はローレベルとなり、制御モジュールＣＮＴ１のＯＵＴ端子からはローレベルの電圧Ｖｇが出力されて、ＦＥＴ１はオフ状態となる（図２−１（ａ）のｔ１１、ｔ１３）。
【００３０】
ＦＥＴ１がオフ状態になると、トランスＴ１の二次巻線Ｎｓに誘起された電圧は、二次整流ダイオードＤ３と二次平滑コンデンサＣ４により、整流、平滑されて、直流の出力電圧Ｖｏｕｔ−ｈとして出力される。トランスＴ１の二次側の回生が終了し、二次巻線Ｎｓに流れる電流Ｉｆが減少し、流れなくなると、第一補助巻線Ｎｈに誘起される電圧Ｖｎｈは下降し、負電圧となる（図２−１（ａ）のｔ１２）。
【００３１】
電圧Ｖｎｈは、ＭＯＮ端子に入力される。制御モジュールＣＮＴ１内部のワンショットトリガ回路ＴＧＣ（以下、「ＴＧＣ回路」という）は、電圧Ｖｎｈが立下りエッジで、且つ０ボルトとなったことを検出すると、出力をそれまでのローレベルからハイレベルに反転させ、以降、ハイレベル出力を維持する。ＴＧＣ回路の出力は、論理積回路ＡＮＤ（以下、「ＡＮＤ回路」という）の一方の入力端子に入力される。ＡＮＤ回路のもう一方の入力端子には、後述するコンパレータＣＭＰ２から出力されたハイレベルが入力されているので、ＡＮＤ回路の出力はハイレベルとなる。ＡＮＤ回路の出力はＳＲ−ＦＦのセット端子（以下、「Ｓ端子」という）に入力され、ＳＲ−ＦＦはセットされる。そして、ＳＲ−ＦＦのＱ端子の出力はハイレベルとなり、制御モジュールＣＮＴ１のＯＵＴ端子からはハイレベルの電圧Ｖｇが出力されて、ＦＥＴ１はオン状態となる（図２−１（ａ）のｔ１２）。
【００３２】
そして、その後、ＩＳ端子の入力電圧Ｖｉｓが上昇し、ＦＢ端子の入力電圧Ｖｆｂよりもわずかに大きくなり、コンパレータＣＭＰ１の出力がハイレベルとなると、ＦＥＴ１がオフ状態となる（図２−１（ａ）のｔ１３）。このとき、コンパレータＣＭＰ１の出力は、ＳＲ−ＦＦのＲ端子に入力されると共に、ＴＧＣ回路のＣＬＲ（クリア）端子にも入力され、その結果、ＴＧＣ回路はリセットされ、ＴＧＣ回路の出力はハイレベルからローレベルに戻る。
【００３３】
［通常モード（軽負荷時）における電源装置の動作］
次に、通常モードでトランスＴ１の二次側の負荷が軽い場合における電源装置の一連の動作について、図２−１（ｂ）を用いて説明を行う。図２−１（ｂ）は、図１（ａ）の電源装置において、省電力動作を行わない通常モードの軽負荷時における電流、電圧波形を示した図であり、図２−１（ｂ）に示す電流、電圧波形の種類は、図２−１（ａ）と同様である。
【００３４】
ＦＥＴ１がオン状態になると、トランスＴ１の一次巻線Ｎｐを介して、ＦＥＴ１にドレイン電流Ｉｄが流れる。この後、ドレイン電流Ｉｄは、時間の経過と共に直線的に上昇していく（図２−１（ｂ）のｔ２０）。次に、ＦＥＴ１がオフ状態になると、ドレイン電流Ｉｄは瞬時に０となる。すると、ＦＥＴ１のドレイン−ソース間電圧Ｖｄｓは上昇し、概ね一定の電圧（Ｖｈ＋Ｖｃｌ）となる（ｔ２１〜ｔ２２）。そして、二次巻線Ｎｓに流れる電流Ｉｆが減少していく過程で、ＦＢ端子の入力電圧Ｖｆｂは低下していく（ｔ２１〜）。トランスＴ１の二次側の負荷が軽い場合には、ＦＢ端子の入力電圧Ｖｆｂは、スイッチングストップ電圧Ｖｆｂ−ｓｔｐを下回る（ｔ２ａ）。すると、図１（ｂ）に示す制御モジュールＣＮＴ１内のコンパレータＣＭＰ２の出力はローレベルとなる。コンパレータＣＭＰ２の出力は、ＡＮＤ回路に入力されており、コンパレータＣＭＰ２の出力がローレベルである間は、ＴＧＣ回路の出力レベルに関係なく、ＡＮＤ回路の出力はローレベルとなり、ＳＲ−ＦＦのＱ端子は、それまでのローレベル出力を継続する。その結果、制御モジュールＣＮＴ１のＯＵＴ端子からはローレベルの信号が出力され、ＦＥＴ１はオフ状態を継続する（ｔ２ａ〜ｔ２３）。
【００３５】
前述したように、二次整流ダイオードＤ３を流れる電流Ｉｆが０となり、第一補助巻線Ｎｈに誘起される電圧Ｖｎｈが下降し、０ボルトになると、ＴＧＣ回路の出力はハイレベルとなる（ｔ２２）。その後、ＦＢ端子の入力電圧Ｖｆｂが緩やかに上昇し、スイッチングストップ電圧Ｖｆｂ−ｓｔｐを超えると、コンパレータＣＭＰ２はハイレベル信号を出力する（ｔ２３）。その結果、ＡＮＤ回路の出力がローレベルからハイレベルとなり、ＳＲ−ＦＦのＳ端子にはハイレベルが入力されることにより、ＳＲ−ＦＦはセットされる。そして、ＳＲ−ＦＦのＱ端子の出力はハイレベルとなり、制御モジュールＣＮＴ１のＯＵＴ端子からはハイレベルの電圧Ｖｇが出力されて、ＦＥＴ１はオン状態となる（ｔ２３）。
【００３６】
以上のように、スイッチング電源の負荷が軽い場合には、ＦＥＴ１のオフ時間を強制的に延長する制御（いわゆる「間欠発振制御」）が行われている。これにより、負荷が軽い場合のＦＥＴ１のスイッチング周期は、通常負荷時のスイッチング周期と比べて長くなる。その結果、軽負荷時のＦＥＴ１のスイッチング周波数ｆｓｔｂは、通常負荷時のスイッチング周波数ｆｎｍｌよりも低下し、ＦＥＴ１のスイッチングによる電力ロスを低減させ、機器の消費電力を低減することができる。
【００３７】
［動作モードの切り替え制御］
ところで、昨今、環境問題に端を発し、電子機器の待機電力の更なる低減が強く求められている。上述した電源装置についても、通常モードの他に、パワーセーブモードを設け、パワーセーブモードにおいては、トランスＴ１の出力電圧を低下させて、待機電力を低減させている。そのため、図１（ａ）のトランスＴ１の二次側には、抵抗Ｒａ、Ｒｂ、Ｒｃ、及びＮチャネル型のＦＥＴ２から構成される出力電圧可変回路が設けられている。そして、出力電圧可変回路には、制御素子であるＣＰＵ１から、／ＰＳＡＶＥ信号（パワーセーブ信号）が出力される。ＣＰＵ１は、／ＰＳＡＶＥ信号を用いて、図１（ａ）に示す電源装置の通常モード（／ＰＳＡＶＥ信号はハイレベル）／パワーセーブモード（／ＰＳＡＶＥ信号はローレベル）の動作モードの切り替え制御を行う。
【００３８】
本電源装置を備えた電子機器が通常モードで動作を行っている場合には、ＣＰＵ１は、ＦＥＴ２にハイレベルの／ＰＳＡＶＥ信号を出力する。これにより、ＦＥＴ２はオン状態となり、トランスＴ１の二次側の出力電圧Ｖｏｕｔ−ｈを、抵抗Ｒａと、並列に接続された抵抗Ｒｂ、Ｒｃとで分圧した電圧が、シャントレギュレータＩＣ１のリファレンス（ｒｅｆ）端子に入力される。シャントレギュレータのリファレンス端子の入力電圧をＶｒｅｆとすると、通常モードの出力電圧Ｖｏｕｔ−ｈは、概ね次式で表される。
2014050246.tif 000005
尚、式（３）において、Ｒａは抵抗Ｒａの抵抗値である。また、（Ｒｂ／／Ｒｃ）は、並列に接続された抵抗ＲｂとＲｃの合成抵抗値（Ｒｂ、Ｒｃはそれぞれ抵抗Ｒｂ、Ｒｃの抵抗値である）であり、次式で表される。
2014050246.tif 000006
【００３９】
逆に、本電源装置を備えた電子機器がパワーセーブモードで動作している場合には、ＣＰＵ１は、ＦＥＴ２にローレベルの／ＰＳＡＶＥ信号を出力する。これにより、ＦＥＴ２はオフ状態となり、トランスＴ１の二次側の出力電圧Ｖｏｕｔ−ｌを、抵抗Ｒａと抵抗Ｒｂとで分圧された電圧が、シャントレギュレータＩＣ１のリファレンス（ｒｅｆ）端子に入力される。従って、抵抗Ｒａ、Ｒｂの抵抗値をそれぞれＲａ、Ｒｂとし、シャントレギュレータのリファレンス端子の入力電圧をＶｒｅｆとすると、パワーセーブモードの出力電圧Ｖｏｕｔ−ｌは、概ね次式で表される。
2014050246.tif 000007
【００４０】
抵抗Ｒｂに抵抗Ｒｃを並列接続したときの合成抵抗値は、抵抗Ｒｂの抵抗値よりも小さくなる。その結果、通常モードの場合の出力電圧Ｖｏｕｔ−ｈの算出式（３）と、パワーセーブモードの場合の出力電圧Ｖｏｕｔ−ｌの算出式（５）から、パワーセーブモードの場合の出力電圧Ｖｏｕｔ−ｌは、通常モードの場合の出力電圧Ｖｏｕｔ−ｈと比べて、低下する。
【００４１】
［パワーセーブモードにおける電源装置の動作］
次に、パワーセーブモードにおける電源装置の一連の動作について、図２−２（ｃ）を用いて説明を行う。図２−２（ｃ）は、図１（ａ）の電源装置において、パワーセーブモード時における電流、電圧波形を示した図であり、図２−２（ｃ）に示す電流、電圧波形の種類は、図２−１（ａ）、（ｂ）と同様である。
【００４２】
ＦＥＴ１がオン状態になると、トランスＴ１の一次巻線Ｎｐを介して、ＦＥＴ１にドレイン電流Ｉｄが流れる。この後、ドレイン電流Ｉｄは、時間の経過と共に直線的に上昇していく（図２−２（ｃ）のｔ３０）。次に、ＦＥＴ１がオフ状態になると、ドレイン電流Ｉｄは瞬時に０となる。すると、ＦＥＴ１のドレイン−ソース間電圧Ｖｄｓは上昇し、概ね一定の電圧（Ｖｈ＋Ｖｃｌ）となる（ｔ３１〜ｔ３２）。そして、二次巻線Ｎｓに流れる電流Ｉｆが減少していく過程で、ＦＢ端子の入力電圧Ｖｆｂは低下していく（ｔ３１〜）。トランスＴ１の二次側の負荷が軽い場合には、ＦＢ端子の入力電圧Ｖｆｂは、スイッチングストップ電圧Ｖｆｂ−ｓｔｐを下回る（ｔ３ａ）。すると、前述したように、制御モジュールＣＮＴ１内のコンパレータＣＭＰ２の出力はローレベルとなる。その結果、制御モジュールＣＮＴ１のＯＵＴ端子からはローレベルの信号が出力され、ＦＥＴ１はオフ状態を継続する（ｔ３ａ〜ｔ３３）。
【００４３】
トランスＴ１の回生が終了すると、二次整流ダイオードＤ３を流れる電流Ｉｆが０となり、第一補助巻線Ｎｈに誘起される電圧Ｖｎｈが０ボルトになると（ｔ３２）、制御モジュールＣＮＴ１のＴＧＣ回路の出力はハイレベルとなる。その後、ＦＢ端子の入力電圧Ｖｆｂが緩やかに上昇し、スイッチングストップ電圧Ｖｆｂ−ｓｔｐを超えると、コンパレータＣＭＰ２はハイレベル信号を出力する（ｔ３３）。その結果、ＳＲ−ＦＦのＳ端子にはハイレベルが入力されることにより、ＳＲ−ＦＦのＱ端子の出力はハイレベルとなり、制御モジュールＣＮＴ１のＯＵＴ端子からはハイレベルの電圧Ｖｇが出力されて、ＦＥＴ１はオン状態となる（ｔ３３）。
【００４４】
パワーセーブモードにおいて、トランスＴ１の二次側の出力電圧がＶｏｕｔ−ｈからＶｏｕｔ−ｌに低下すると、電圧Ｖｃｌは、概略次式で表されるように、通常モード時と比べて低下する。
2014050246.tif 000008
【００４５】
更に、ＦＥＴ１のオフ時に、第一補助巻線Ｎｈに誘起される正のパルス電圧Ｖｎｈ−ｌも、概略次式で表されるように、通常モード時と比べて低下する。
2014050246.tif 000009
すると、図２−２（ｃ）において、ＦＥＴ１がオフ状態となり、二次整流ダイオードＤ３を流れる電流Ｉｄが０となるまでの時間（ｔ３１〜ｔ３２）が、図２−１（ｂ）に示した通常モード軽負荷時における同一状態の時間（ｔ２１〜ｔ２２）よりも長くなる。
【００４６】
上述したように、パワーセーブモード時のＦＥＴ１のスイッチング周期は、通常モードの軽負荷時のスイッチング周期と比べて長くなる。その結果、パワーセーブモード時のＦＥＴ１のスイッチング周波数ｆｐｓｖは、通常モードの軽負荷時のスイッチング周波数ｆｓｔｂよりも低下し、ＦＥＴ１のスイッチングによる電力ロスを低減させ、機器の消費電力を更に低減することができる。
【実施例１】
【００４７】
本実施例では、通常モードの軽負荷時において、スイッチング素子の間欠発振制御を行わないようにすることにより、トランスの振動音を抑える電源装置について、説明する。
【００４８】
［本実施例の電源装置の概要］
図３は、本実施例の電源装置の回路構成を示した図である。図３において、破線で囲まれた部分が、前述した従来例の図１（ａ）で説明した電源装置に追加された回路部分である。その他の回路は、図１と同様であるため、同じ符号を付し、説明を省略する。
【００４９】
追加された回路部分は、整流平滑回路部と、第一の電圧検出手段であるツェナーダイオードＤｚ１（第一のツェナーダイオード）と、抵抗分圧回路部から構成される。整流平滑回路部は、図１（ａ）で説明した電源装置の第一補助巻線Ｎｈに誘起されるパルス電圧Ｖｎｈの、正の電圧振幅値を整流・平滑するダイオードＤ１と、コンデンサＣ２から構成される。そして、ツェナーダイオードＤｚ１は、整流平滑回路部により整流平滑された直流電圧Ｖｅが所定の電圧（第一の所定値）よりも高い場合には電流が流れ、低い場合にはハイインピーダンス状態となり電流は流れない。抵抗分圧回路部は、抵抗Ｒｚ及びＲ１から構成され、直流電圧Ｖｅが所定の電圧よりも高い場合には、コントロールモジュールＣＮＴ１のＩＳ端子に、電流検出抵抗Ｒｉｓの両端に発生した電圧よりも高い電圧が入力されるように、ＩＳ端子への入力電圧を補正する。
【００５０】
［通常モード（軽負荷時）における電源装置の動作］
図４（ａ）を用いて、本実施例の電源装置の通常モードの軽負荷時の動作について説明する。図４（ａ）は、図３の電源装置において、省電力動作を行わない通常モードの軽負荷時における電流、電圧波形を示した図である。図４（ａ）に示す電流、電圧波形の種類は、図１（ａ）の電源装置における通常モードの軽負荷時の電流、電圧波形を示した図２−１（ｂ）と同様である。
【００５１】
図３の電源装置において、第一補助巻線Ｎｈに誘起される電圧Ｖｎｈは、ダイオードＤ１及びコンデンサＣ２によって整流平滑され、概ね一定の直流電圧Ｖｅ−ｈとなる。ダイオードＤ１の順方向電圧降下を０とすると、電圧Ｖｅ−ｈは、第一補助巻線Ｎｈに誘起される電圧Ｖｎｈ―ｈとほぼ同じ電圧であり、前述の式（２）より概ね次式で表わされ、電圧Ｖｅ−ｈは、ツェナーダイオードＤｚ１に供給される。
2014050246.tif 000010
【００５２】
本実施例のツェナーダイオードＤｚ１のツェナー電圧Ｖｚ１には、通常モード時に第一補助巻線に誘起される電圧Ｖｅ−ｈ、及び後述するパワーセーブモード時に第一補助巻線に誘起される電圧Ｖｅ−ｌに対して、次式が成り立つツェナー電圧が選択される。
Ｖｅ−ｈ  ＞  Ｖｚ１  ＞Ｖｅ−ｌ    （９）
従って、ツェナーダイオードＤｚ１のアノード側に接続される抵抗Ｒｚには、次式の電圧が印加される。
2014050246.tif 000011
このとき、抵抗Ｒｚに印加される電圧（Ｖｅ−ｈ−Ｖｚ１）を抵抗Ｒｚと抵抗Ｒ１で分圧して生成される電圧Ｖｉｓが、電流検出抵抗Ｒｉｓの両端に生じる電圧Ｖｉｓ’よりも十分大きな電圧値となるよう、ツェナー電圧Ｖｚ１、抵抗Ｒｚ、Ｒ１の抵抗値を設定する。
【００５３】
すると、制御モジュールＣＮＴ１の電流検出端子であるＩＳ端子に入力される電圧Ｖｉｓは、概ね、次式で表わされる。
2014050246.tif 000012
即ち、ＩＳ端子に入力される電圧Ｖｉｓは、電流検出抵抗Ｒｉｓの両端に生じる電圧Ｖｉｓ’に、抵抗Ｒｚに印加される電圧（Ｖｅ−ｈ−Ｖｚ１）を、抵抗Ｒｚと抵抗Ｒ１で分圧した電圧分だけ、正方向にシフトした（上乗せした）電圧となる。そして、このときＩＳ端子に入力される電圧Ｖｉｓが、スイッチングストップ電圧Ｖｆｂ−ｓｔｐよりも大きくなるよう、ツェナー電圧Ｖｚ１、抵抗Ｒｚ、Ｒ１の抵抗値を設定する。
【００５４】
前述した従来例の電源装置では、通常モードで負荷が軽い場合には、ＦＢ端子への入力電圧Ｖｆｂがスイッチングストップ電圧Ｖｆｂ−ｓｔｐよりも低い間は、ＦＥＴ１のオフ状態の時間を強制的に延長する「間欠発振制御」が行われていた。ところが、図４（ａ）に示すように、本実施例では、ＩＳ端子への入力電圧Ｖｉｓ及びＦＢ端子への入力電圧Ｖｆｂは、常にスイッチングストップ電圧Ｖｆｂ−ｓｔｐよりも高くなり、「間欠発振制御」は行われない。その結果、ＦＥＴ１のスイッチング周波数が可聴域内となることはなく、トランスＴ１の振動音は抑制される。
【００５５】
［パワーセーブモードにおける電源装置の動作］
続いて、図４（ｂ）を用いて、本実施例の電源装置のパワーセーブモード時の動作について説明する。図４（ｂ）は、図３の電源装置において、省電力動作を行うパワーセーブモード時における電流、電圧波形を示した図である。図４（ｂ）に示す電流、電圧波形の種類は、図３の電源装置における通常モードの軽負荷時の電流、電圧波形を示した図４（ａ）と同様である。図４（ｂ）において、第一補助巻線Ｎｈに誘起される電圧Ｖｎｈは、ダイオードＤ１及びコンデンサＣ２によって整流平滑され、概ね一定の直流電圧Ｖｅ−ｌとなる。ダイオードＤ１の順方向電圧降下を０とすると、電圧Ｖｅ−ｌは、第一補助巻線Ｎｈに誘起される電圧Ｖｎｈ―ｌとほぼ同じ電圧であり、前述の式（７）より概ね次式で表わされ、電圧Ｖｅ−ｌは、ツェナーダイオードＤｚ１に供給される。
2014050246.tif 000013
【００５６】
前述の式（９）から、ツェナーダイオードＤｚ１のツェナー電圧Ｖｚ１は、電圧Ｖｅ−ｌよりも大きい（電圧）値に設定されているので、ツェナーダイオードＤｚ１はハイインピーダンス状態となる。その結果、補正抵抗Ｒｚには電流が流れないため、ＩＳ端子への入力電圧Ｖｉｓと、電流検出抵抗Ｒｉｓの両端に生じる電圧Ｖｉｓ’とは概ね等しい電圧値となる。即ち、パワーセーブモード時には、補正抵抗Ｒｚ、Ｒ１は、ＩＳ端子への入力電圧Ｖｉｓに影響を与えない。そのため、前述したように、パワーセーブモード時のＦＥＴ１のスイッチング周波数ｆｐｓｖは充分に低下することとなり、ＦＥＴ１のスイッチングによる電力ロスを低減して、機器の消費電力を低減することができる。
【００５７】
以上説明したように、本実施例によれば、通常モードで負荷が軽い場合において、トランスの振動音を抑えつつ、待機電力を低減することができる。通常モードで負荷が軽い場合においては、スイッチング周波数を可聴周波数域外とすることにより、トランスの振動音が低減される。更に、パワーセーブモード時においては、スイッチング周波数を低下させることで、スイッチング素子のスイッチングによる電力ロスを低減して、機器の消費電力を低減することができる。
【実施例２】
【００５８】
実施例１では、通常モードで負荷が軽い場合にも、制御モジュールＣＮＴ１のＩＳ端子の入力電圧Ｖｉｓ及びＦＢ端子の入力電圧Ｖｆｂが、スイッチングストップ電圧Ｖｆｂ−ｓｔｐよりも大きくなるように、電圧Ｖｉｓ’を補正する回路構成について説明した。ところが、実施例１で説明した回路構成では、通常モードであれば、負荷が軽い場合だけでなく、通常負荷時にも電圧補正が行われるため、スイッチング周波数が必要以上に増大し、スイッチング素子のスイッチングによる電力ロスが増大する場合がある。そこで、本実施例では、通常モードの通常負荷時におけるスイッチング周波数の増大を抑える回路構成について、以下に説明する。
【００５９】
［本実施例の電源装置の概要］
図５は、本実施例の電源装置の回路構成を示した図である。図５において、破線で囲まれた部分が、実施例１の図３で説明した電源装置に追加された回路部分である。その他の回路は、図３と同様であるため、同じ符号を付し、説明を省略する。追加された回路部分は、第二の電圧検出手段であるツェナーダイオードＤｚ２、抵抗Ｒ２、ダイオードＤ４、トランジスタＴｒ２からなり、負荷が軽い場合には実施例１で説明した抵抗分圧回路が動作し、通常負荷時には抵抗分圧回路は動作しない。即ち、電流検出抵抗Ｒｉｓの両端に生じる電圧がツェナーダイオードＤｚ２のツェナー電圧（第二の所定値）よりも高ければ、トランジスタＴｒ２がオン状態となり、ダイオードＤ４は非導通状態となり、抵抗分圧回路は機能しない（動作しない）。逆に、電流検出抵抗Ｒｉｓの両端に生じる電圧がツェナーダイオードＤｚ２のツェナー電圧よりも低ければ、トランジスタＴｒ２はオフ状態となり、ダイオードＤ４は導通状態となり、抵抗分圧回路は機能する（動作する）。
【００６０】
［通常モード（軽負荷時）における電源装置の動作］
本実施例での説明を簡易にするため、ダイオードＤ４の順方向電圧降下Ｖｆｄ４、及びトランジスタＴｒ２のベース−エミッタ間電圧Ｖｂｅは０とする。ツェナーダイオードＤｚ２（第二のツェナーダイオード）のツェナー電圧Ｖｚ２は、トランジスタＴｒ２をオン状態にする閾値電圧である。本実施例では、ツェナー電圧Ｖｚ２には、通常モードの軽負荷時に電流検出抵抗Ｒｉｓの両端に生じる電圧Ｖｉｓ’よりも大きく、且つ、通常モードの通常負荷時における電圧Ｖｉｓ’よりも小さい電圧値が選択される。そのため、通常モードの軽負荷時には、ツェナーダイオードＤｚ２は非導通状態となり、トランジスタＴｒ２はオフ状態となる。その結果、ダイオードＤ４は導通状態となり、ＩＳ端子には、抵抗Ｒｚ、Ｒ１の抵抗分圧回路により補正された電圧Ｖｉｓが入力される。一方、通常モードの通常負荷時には、ツェナーダイオードＤｚ２は導通状態となり、トランジスタＴｒ２はオン状態となり、ダイオードＤ４のアノード側の入力電圧は概ね０ボルトとなる。そして、電流検出抵抗Ｒｉｓの両端電圧Ｖｉｓ’が上昇した場合、ダイオードＤ４は逆バイアスとなって、抵抗Ｒｚ、Ｒ１から構成される抵抗分圧回路は動作せず、ＩＳ端子の入力電圧Ｖｉｓとしては、電流検出抵抗Ｒｉｓの両端電圧Ｖｉｓ’が入力される。従って、通常モードの通常負荷時には、ＦＥＴ１のスイッチング周波数が増大することを抑えることができる。
【００６１】
以上説明したように、本実施例によれば、通常モードで負荷が軽い場合において、トランスの振動音を抑えつつ、待機電力を低減することができる。通常モードの負荷が軽い場合においては、スイッチング周波数を可聴周波数帯域外とすることにより、トランスの振動音を低減することができる。更に、通常モードの通常負荷時には、スイッチング周波数が必要以上に増大しないため、スイッチング素子のスイッチングによって電力ロスが増大することがない。
【実施例３】
【００６２】
実施例２では、ダイオードの順方向電圧降下やトランジスタのベース−エミッタ間電圧を０ボルトとして説明を行ったが、実際の回路では、これらの電圧が回路の電圧補正動作に影響を与えることもありうる。そこで、本実施例では、ダイオードの順方向電圧降下やトランジスタのベース−エミッタ間電圧を考慮した回路構成について説明する。
【００６３】
図６（ａ）は、トランジスタのベース−エミッタ間電圧を考慮した回路構成であり、実施例２の図５と比べて、トランジスタＴｒ２のベース端子に接続されていたツェナーダイオードＤｚ２が削除されている。その他の回路は、図５と同様であるため、同じ符号を付し、説明を省略する。実施例２では、トランジスタＴｒ２のベース−エミッタ間電圧Ｖｂｅは０ボルトとして説明を行った。ところが、本実施例では、図６（ａ）に示すように、トランジスタＴｒ２のベース−エミッタ間電圧Ｖｂｅ（一般に０．６〜０．７Ｖ）を、トランジスタＴｒ２をオン状態にする閾値電圧として用いている。これにより、ツェナーダイオードＤｚ２を省略した構成でも、実施例２と同等の効果を得ることができる。更に、実施例２で必須であったツェナーダイオードＤｚ２を削除することができるため、コストを削減することができる。
【００６４】
また、実施例２では、ダイオードＤ４の順方向電圧降下Ｖｆｄ４、トランジスタＴｒ２のベース−エミッタ間電圧Ｖｂｅは、０ボルトとして説明を行った。ところが、実際の回路では、これら順方向電圧降下Ｖｆｄ４や、ベース−エミッタ間電圧Ｖｂｅが回路の補正動作に影響を与えることもありうる。そこで、図６（ｂ）は、実施例２の図５の回路のトランジスタＴｒ２を、コンパレータＣＭＰ３を用いた回路に変更した回路構成を示した回路図である。その他の回路は、図３と同様であるため、同じ符号を付し、説明を省略する。
【００６５】
図６（ｂ）において、コンパレータＣＭＰ３の反転入力端子（−）には、電流検出抵抗Ｒｉｓの両端に生じた電圧Ｖｉｓ’が入力される。一方、非反転入力端子（＋）には、ツェナーダイオードＤｚ２（第三のツェナーダイオード）のカソード側が接続され、ツェナー電圧Ｖｚ２が印加されている。反転入力端子（−）への入力電圧である電圧Ｖｉｓ’が、非反転入力端子（＋）に印加されているツェナー電圧Ｖｚ２よりも低ければ、即ち通常モードの軽負荷時には、コンパレータＣＭＰ３の出力はハイインピーダンス状態となる。その結果、ダイオードＤ４は導通状態となり、ＩＳ端子の入力電圧Ｖｉｓには、抵抗Ｒｚ、Ｒ１の抵抗分圧回路により補正された電圧が入力される。一方、反転入力端子（−）への入力電圧である電圧Ｖｉｓ’が、非反転入力端子（＋）に印加されているツェナー電圧Ｖｚ２よりも高ければ、即ち通常モードの通常負荷時には、コンパレータＣＭＰ３にはツェナーダイオードＤｚ１、抵抗Ｒｚを流れる電流が流れ込む。その結果、ダイオードＤ４のアノード側の入力電圧は概ね０ボルトとなり、抵抗Ｒｚ、Ｒ１から構成される抵抗分圧回路は動作せず、ＩＳ端子の入力電圧Ｖｉｓには、電流検出抵抗Ｒｉｓの両端電圧Ｖｉｓ’が入力される。図６（ｂ）に示すように、トランジスタＴｒ２の代わりに、コンパレータＣＭＰ３を用いることにより、トランジスタＴｒ２のベース−エミッタ間電圧Ｖｂｅが、抵抗分圧回路による補正動作に影響を与えることを防ぐことができる。
【００６６】
以上説明したように、本実施例によれば、通常モードで負荷が軽い場合において、トランスの振動音を抑えつつ、待機電力を低減することができる。通常モードの負荷が軽い場合においては、スイッチング周波数を可聴周波数域外とすることにより、トランスの振動音が低減される。更に、回路部品（ツェナーダイオード）を削減することにより、コストを低減できるほか、トランジスタの代わりにコンパレータを用いることにより、回路動作の安定化が図ることができる。
【実施例４】
【００６７】
実施例１〜３で説明した電源装置は、例えば画像形成装置の低圧電源、即ちコントローラ（制御部）やモータ等の駆動部へ電力を供給する電源として適用可能である。以下に、実施例１〜３の電源装置が適用される画像形成装置の構成を説明する。
【００６８】
［画像形成装置の構成］
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図７に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ３００は、静電潜像が形成される像担持体としての感光ドラム３１１、感光ドラム３１１を一様に帯電する帯電部３１７（帯電手段）、感光ドラム３１１に形成された静電潜像をトナーで現像する現像部３１２（現像手段）を備えている。そして、感光ドラム３１１に現像されたトナー像をカセット３１６から供給された記録材としてのシート（不図示）に転写部３１８（転写手段）によって転写して、シートに転写したトナー像を定着器３１４で定着してトレイ３１５に排出する。この感光ドラム３１１、帯電部３１７、現像部３１２、転写部３１８が画像形成部である。また、レーザビームプリンタ３００は、実施例１〜３で説明した電源装置４００を備えている。尚、実施例１〜３の電源装置を適用可能な画像形成装置は、図７に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム３１１上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。
【００６９】
レーザビームプリンタ３００は、画像形成部による画像形成動作や、シートの搬送動作を制御する不図示のコントローラを備えており、実施例１〜３に記載の電源装置４００は、例えばコントローラに電力を供給する。また、実施例１〜３に記載の電源装置４００は、感光ドラム３１１を回転するため又はシートを搬送する各種ローラ等を駆動するためのモータ等の駆動部に電力を供給する。本実施例の画像形成装置は、省電力を実現する待機状態（例えば、パワーセーブモード時）にある場合に、例えばコントローラのみに電力を供給する等、負荷を軽くして消費電力を低減させることができる。即ち、本実施例の画像形成装置では、パワーセーブモード時に、実施例１〜３で説明した電源装置４００は間欠発振動作を行う。そして、画像形成装置が通常モードで稼働し、負荷が軽い場合には、実施例１〜３で説明した構成によって、電源装置４００のスイッチング周波数を上げて、トランスＴ１から発生する振動音を可聴周波数帯域外にしている。これにより、トランスの振動音を人間に聞こえないように抑えると共に、電源装置４００の消費電力を低減する。
【００７０】
以上説明したように、本実施例によれば、通常モードで負荷が軽い場合において、トランスの振動音を抑えつつ、待機電力を低減することができる。
【符号の説明】
【００７１】
ＣＮＴ１      コントロールモジュール（制御モジュール）
Ｄｚ１        ツェナーダイオード
ＦＥＴ１      電界効果トランジスタ
Ｎｈ          第一補助巻線
Ｒｉｓ        電流検出抵抗
Ｒｚ、Ｒ１    分圧抵抗
Ｔ１          トランス
【図１】
2014050246.tif 000014
【図２−１】
2014050246.tif 000015
【図２−２】
2014050246.tif 000016
【図３】
2014050246.tif 000017
【図４】
2014050246.tif 000018
【図５】
2014050246.tif 000019
【図６】
2014050246.tif 000020
【図７】
2014050246.tif 000021