(57)【要約】      （修正有）【課題】セマフォ予約をクリアする効率的な手段を提供する。【解決手段】セマフォ116の動作は、複数の処理要素によって共有されるメモリ114への排他的アクセスを管理する。処理要素による排他的アクセスのためのセマフォ予約状態は、メモリ制御装置によって監視される。古い予約状態をクリアするために、コマンド信号が、メモリへの書き込み動作のために送信され、一方でメモリの内容を更新するのを妨げる。制御装置104の予約状態は、コマンド信号の受信に応答して、予約状態から非予約状態に変更される。【選択図】図２
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【特許請求の範囲】
【請求項１】
共有メモリへの排他的アクセスのためにセマフォ予約をクリアする方法であって、
第１の処理構成要素が共有メモリにおけるセマフォメモリ領域を読み出すことに応答して、セマフォ予約を設定することと、
第２の処理構成要素から共有メモリに関連付けられたセマフォメモリ領域へ書き込み要求を送信することと、
書き込み要求に応答して、セマフォ予約をクリアし、第１の処理構成要素によるセマフォメモリ領域の内容の更新を妨げることを含む方法。
【請求項２】
書き込み要求は、セマフォメモリ領域が更新されることを妨げる制御信号と共に送信される請求項１記載の方法。
【請求項３】
制御信号は、書き込みバイトイネーブルを含む請求項２記載の方法。
【請求項４】
データバスは、複数のバイトレーンにより共有メモリへデータを送信するために与えられ、データバス上の全バイトレーンをディスエーブルするように書き込みバイトイネーブルを設定することによって、セマフォメモリ領域の内容は１つ以上の処理構成要素によって更新されることを妨げられる請求項３記載の方法。
【請求項５】
書き込み要求に応答して、制御装置内の予約状態を予約状態から非予約状態に変更することをさらに含む請求項１記載の方法。
【請求項６】
前記予約状態は、複数の処理構成要素からの特定の処理構成要素に関連付けられ、前記書き込み要求は、前記特定の処理構成要素から送信される請求項５記載の方法。
【請求項７】
前記制御装置は、複数の処理構成要素の各々に対する予約状態を含み、前記書き込み要求は、書き込み要求を送信した処理構成要素のみに対する制御装置の予約状態の変更を行う請求項６記載の方法。
【請求項８】
複数の処理構成要素と、
複数の処理構成要素によって共有されることができる共有メモリ領域および共有メモリ部分の排他的書き込みアクセスの使用可能性を示すセマフォメモリ領域を含むメモリと、
複数の処理構成要素の少なくとも１つに対するセマフォ予約状態を維持する制御装置とを含む処理システムであって、前記制御装置の予約状態は、複数の処理構成要素の別の１つからのセマフォメモリ領域への書き込み要求に応答して、データがセマフォメモリ領域に書き込まれることなく、クリアされる、処理システム。
【請求項９】
複数の処理構成要素の前記１つは、制御信号を書き込み要求と共に制御装置に送信することによって、セマフォメモリ領域への書き込み要求中に、データがセマフォメモリ領域に書き込まれるのを防ぐ請求項８記載の処理システム。
【請求項１０】
制御信号は、書き込みバイトイネーブルを含む請求項９記載の処理システム。
【請求項１１】
プロセッサと制御装置との間のデータバスをさらに含む処理システムであって、データバスは複数のバイトレーンをもち、処理構成要素の前記１つは、データバス上のバイトレーンをディスエーブルするように書き込みバイトイネーブルを設定することによって、セマフォメモリ領域への書き込み要求中に、データがセマフォメモリ領域に書き込まれるのを防ぐ請求項１０記載の処理システム。
【請求項１２】
前記制御装置は、複数の処理構成要素の各々に対する予約状態を含み、前記書き込み要求は、書き込み要求を送信した処理構成要素のみに対する制御装置の予約状態の変更を行う請求項８記載の処理システム。
【請求項１３】
複数の処理構成要素と、    前記複数の処理構成要素によって共有されることができる共有メモリ領域および共有メモリ部分の排他的書き込みアクセスの使用可能性を示すセマフォメモリ領域を含むメモリと、    セマフォ予約状態を維持する制御装置とを含む処理システムであって、  処理構成要素の各々は、別の処理構成要素のセマフォ予約状態をセマフォメモリ領域に書き込むことなくクリアするセマフォメモリ領域に書き込み要求を送信するように構成されている、処理システム。
【請求項１４】
処理構成要素の各々は、制御信号を書き込み要求と共に制御装置に送信することによって、セマフォメモリ領域への書き込み要求中に、データがセマフォメモリ領域に書き込まれるのを防ぐように構成されている請求項１３記載の処理システム。
【請求項１５】
制御信号は、書き込みバイトイネーブルを含む請求項１４記載の処理システム。
【請求項１６】
プロセッサと制御装置との間のデータバスをさらに含む処理システムであって、データバスは複数のバイトレーンを含み、処理構成要素の各々は、データバス上の全バイトレーンをディスエーブルにするように書き込みバイトイネーブルを設定することによって、セマフォメモリ領域への書き込み要求中に、データがセマフォメモリ領域に書き込まれるのを防ぐようにさらに構成されている請求項１４記載の処理システム。
【請求項１７】
前記制御装置は、処理構成要素の各々に対する予約状態を含み、前記書き込み要求は、書き込み要求を送信した処理構成要素のみに対する制御装置の予約状態の変更を行う請求項１４記載の処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、共有メモリをもつ処理システム、より具体的には、セマフォ予約（semaphore reservation）をクリアする方法および装置に関する。
【背景技術】
【０００２】
コンピュータは、キーパッドをほんの数回打つことにより高度な処理タスクを行うことができるようにしたことによって、電子機器産業を大きく変革した。これらの高度なタスクは、極めて多くの複雑な構成要素に関わり、これらの構成要素は、バスを使用して、迅速で効率的に相互に通信する。バスは、コンピュータ内の構成要素間のチャネルまたはパスである。
【０００３】
コンピュータ内に存在する多くのバスは、従来、共有バスとして実施されてきた。共有バスは、任意の数の構成要素が共通のパスまたはチャネルにより通信する手段を与える。近年では、共有バス技術は、大部分はポイント ツウ ポイント スイッチング接続（point-to-point switching connection）に代わった。ポイント ツウ ポイント スイッチング接続は、バス上の２つの構成要素が互いに通信している間、それらの間に直接接続を与える。複数の直接リンクを使用して、幾つかの構成要素が同時に通信することを可能にすることができる。バスアービタを使用して、バスによる通信を管理することができる。
【０００４】
バスアーキテクチャを実施するコンピュータは、メモリに接続された多数の処理構成要素を含み得る。メモリは、動作中に動的にまたはシステム設計者によって領域に分割され得る。各処理構成要素は、それ自身の専用メモリ領域をもち得る。他方で、“共有メモリ領域”は、複数の処理構成要素によってアクセスされ得るメモリ領域である。セマフォを使用して、共有メモリ領域へのアクセスを管理することができる。“セマフォ”は、ハードウェアまたはソフトウェアのフラグであり、共有メモリ位置に存在し、共有資源のアクセス可能性（accessibility）を示す。共有メモリ領域へのアクセスを必要とする処理構成要素は、セマフォを読み出して、共有メモリ領域のアクセス可能性を判断することができる。セマフォが、共有メモリ領域が使用可能であることを示すと、処理構成要素は、共有メモリ領域がロックされていることを示すようにセマフォを設定し、メモリへのアクセスを進め得る。
【０００５】
処理構成要素がセマフォを読み出すと、メモリは、共有メモリ領域に対するその処理構成要素の“予約(reservation)”を生成する。処理構成要素が、共有メモリ領域をロックするようにセマフォを設定すると、予約はクリアされる。しかしながら、プロセッサが、セマフォを設定する機会を得る前に中断されると、予約はクリアされなければならない。セマフォ予約をクリアする効率的な手段が望まれる。
【発明の概要】
【０００６】
共有メモリへの排他的アクセスのためにセマフォ予約をクリアする方法が開示される。方法は、共有メモリに関連付けられたセマフォメモリ領域へ書き込み要求を送信することと、書き込み要求に応答して、セマフォメモリ領域の内容の更新を妨げることとを含む。
【０００７】
処理システムが開示される。処理システムは、複数の処理構成要素と、処理構成要素によって共有されることができる共有メモリ領域および共有メモリ部分の排他的書き込みアクセスの使用可能性（availability）を示すセマフォメモリ領域を含むメモリと、セマフォ予約状態を維持する制御装置とを含み、前記制御装置の予約状態は、処理構成要素の１つからセマフォメモリ領域への書き込み要求に応答して、データがセマフォメモリ領域に書き込まれることなく、クリアされる。
【０００８】
別の処理システムが開示される。処理システムは、複数の処理構成要素と、前記複数の処理構成要素によって共有されることができる共有メモリ領域および共有メモリ部分の排他的書き込みアクセスの使用可能性を示すセマフォメモリ領域とを含むメモリと、セマフォ予約状態を維持する制御装置とを含み、処理構成要素の各々は、セマフォ予約状態をセマフォメモリ領域に書き込むことなくクリアするセマフォメモリ領域に書き込み要求を送信するように構成されている。
【０００９】
この開示された技術は、セマフォ予約が、追加のメモリを占めることなくクリアされることができ、メモリアクセスのステップを避けるという長所を与える。本発明のさらなる長所は、次の詳細な説明から当業者に容易に明らかになるであろう。詳細な説明では、本発明の好ましい実施形態のみが、本発明の実行について考えられた最良のモードを単に例示することによって、示され説明されている。理解されるように、本発明は他のおよび異なる実施形態が可能であり、その幾つかの細部は、本発明からの逸脱を全く招くことなく、種々の明らかな点で変更することができる。したがって、図面および説明は、限定的ではなく、本質的に例示的と見なされる。
【図面の簡単な説明】
【００１０】
【図１】処理システムの例を示す機能ブロック図。
【図２】処理システムの要素のより詳細な部分的なブロック図。
【図３】処理システムの動作を示すフローチャート。
【発明を実施するための形態】
【００１１】
図１は、処理システムの例を示す機能ブロック図である。処理システムは、コンピュータであるか、またはコンピュータ内に存在し、情報を処理、検索、および記憶することができ得る。処理システムは、スタンドアローン システムであるか、またはデバイスに埋め込まれ、そのデバイスは、例えば、有線または無線電話、パーソナル ディジタル アシスタント(personal digital assistant, PDA)、ラップトップ、デスクトップコンピュータ(ＰＣ)、ページャ、モデム、ゲーム機、ディジタルカメラ、テレビ会議装置、放送装置（broadcast equipment）、またはデータ処理能力を必要とする任意の他の適切なデバイスである。メモリ100は、メモリ制御装置104と、システムバス相互接続およびバスアービタ106とを介して、１つ以上の処理構成要素（processing component）102a、102bに連結される。各処理構成要素は、任意のタイプのバスマスタリング構成要素（bus mastering component）であってもよく、例えば、マイクロプロセッサ、ディジタル信号プロセッサ(digital signal processor, DSP)、ブリッジ、プログラマブル論理、ディスクリートなゲートまたはトランジスタ論理、あるいは任意の他の情報処理構成要を含む。説明を簡単にするために、２つのみの処理構成要素が示されているが、より多くのものが使用されてもよい。
【００１２】
メモリは、動作中に動的にまたはシステム設計者によって領域に分割され得る。あるメモリ領域は各処理構成要素に専用であり、一方でメモリの他の領域は複数の処理構成要素によるアクセスに対して共有され得る。“メモリ領域”という用語は、任意のメモリデバイス、メモリデバイスの任意の部分、メモリマップ領域、等を指す。共有される共通のメモリ資源は、任意のタイプのバススレーブ構成要素(bus slave component)であってもよく、例えば、レジスタ、メモリ、ブリッジ、または情報を検索および記憶することができる任意の他の構成要素を含む。
【００１３】
通常、バスアービタは、メモリアクセスを効果的に管理するために、バスに連結されている。例えば、共有メモリ領域へのアクセスを求めている処理構成要素102aは、読み出しまたは書き込み要求を、バスを介してバスアービタに同報通信（broadcast）し得る。次に、バスアービタは、読み出しまたは書き込み動作を行うための共有メモリ領域へのアクセスを、要求している構成要素102aに与え得る。１つ以上の処理構成要素からの複数の読み出しおよび／または書き込み要求が、バスアービタにおいて競合した場合、バスアービタは、バスアービトレーション方式にしたがって、読み出しおよび書き込み動作が行われる順序を判断し、バスの相互接続を動的に構成する。バスアービトレーション方式は、特定の応用および全体的な設計の制約に応じて変わり得る。メモリへのアクセスは、優先基準と公正な配分の考慮（equitable distribution consideration）との間のバランスに基づき得る。
【００１４】
プロセッサは、アドレスバスにアドレスを入れることによって読み出し要求を同報通信することができる。書き込み要求は、追加のデータをデータバスに入れて、同様のやり方で行うことができる。アドレスバスとデータバスとは、別々のバスであっても、または１本の時分割バス（time-shared bus）であってもよい。側波帯信号（sideband signaling）を使用して、適切な制御信号をメモリ制御装置104に与えてもよい。その代わりに、制御信号は、別々のバスまたは１本の時分割バスの何れかにおいて、アドレスおよびデータと多重化されてもよい。制御信号は、例えば、読み出し／書き込みストローブ、排他的または非排他的動作、ペイロードサイズ信号、および書き込み動作の場合には、書き込みバイトイネーブル（write byte enable）を含み得る。“書き込みバイトイネーブル”を使用して、バス上の何れのバイトレーンが、書き込み動作のためのデータを同報通信するのに使用されるかを示すことができる。例えば、３２ビットのデータバス上での２バイトのペイロードの同報通信は、４バイトのレーンの中の２バイトを使用し得る。書き込みバイトイネーブルを使用して、データバス上の２バイトのレーンの中の何れがペイロードを同報通信するのに使用されるかを、メモリ制御装置に示すことができる。
【００１５】
処理アプリケーションは、中断されない一連の動作中に共有メモリ領域へ書き込むために排他的アクセスをしばしば要求する。処理システムは、このような排他的アクセスを要求するプロセッサに対する適切なメモリアクセスの管理を備えなければならない。図２は、メモリ100およびメモリ制御装置104のより詳細なブロック図である。共有メモリへの排他的アクセス可能性（exclusive accessibility）は、“セマフォ”の動作によって管理される。メモリ100は領域に分割される。メモリ領域110および112は、それぞれ、プロセッサ(processor)102aおよび102bに専用である。メモリ領域114は、複数のプロセッサによって共有されるメモリ領域である。特定のシステムの使用に適していれば、この領域を部分（portion）にさらに分割することができ、各部分は複数のプロセッサシステムの中の特定のプロセッサによって共有される。領域116は、セマフォの記憶に専用である。
【００１６】
メモリ制御装置104は、排他的状態機械モニタ119および120を含んでいる。モニタ119は、プロセッサ102aに関連付けられた排他的モニタであり、共有メモリ114へのこのプロセッサの排他的アクセス動作を監視および制御する。モニタ120は、プロセッサ102bに関連付けられた排他的モニタである。
【００１７】
本開示の背景技術（background）の部分において既に説明されたように、セマフォは、セマフォメモリ領域116に存在し、共有メモリ資源114のアクセス可能性（accessibility）または非アクセス可能性(non-accessibility)を示すフラグである。共有メモリ領域への排他的アクセスを求める処理構成要素は、関連付けられたメモリ制御装置のモニタを介して、セマフォメモリ領域を読み出して、共有メモリ領域またはメモリ領域部分のアクセス可能性を判断することができる。セマフォが、共有メモリ領域がアクセスに使用可能であることを示すと、メモリ制御装置は、共有メモリ領域が“ロックされた”ことを示すようにセマフォ領域におけるフラグを設定し、関連付けられたプロセッサによって共有メモリ領域114へ書き込むためのメモリへのアクセスを進める。セマフォのロック状態中、他の処理構成要素は共有メモリにアクセスすることができない。処理動作が完了すると、フラグはメモリ制御装置によって取り去られ、セマフォは、アクセス可能であることを示すアンロック状態に戻る。
【００１８】
セマフォ予約方式は、一般に、共有メモリへの排他的アクセスを管理するために実行される。共有メモリへの排他的書き込みアクセスを獲得する必要条件として、予約は、関連付けられたメモリ制御装置のモニタにおいて、要求しているプロセッサとして設定されなければならない。セマフォ読み出し動作が行われるとき、制御装置は予約状態を設定する。例えば、命令符号系列（instruction code sequence）は、共有メモリ領域114内の位置に書き込むためにプロセッサ102aによる排他的アクセスを要求し得る。プロセッサによる書き込みの排他的要求を実行するために、最初にセマフォを読み出して、領域114がプロセッサ102aによってアクセスできるかどうかを判断しなければならない。セマフォ読み出し動作により、制御装置はモニタ119においてプロセッサ102aの予約状態を設定する。
【００１９】
共有メモリ領域がロックされていないときは、プロセッサ102aは、アクセスを直ちに獲得するか、または符号系列の後まで待ち得る。セマフォがロックされていないときは、プロセッサ102bも、モニタ120において予約状態を設定し得る。両者のプロセッサが同時に予約状態をもつときは、メモリ制御装置に対して要求勝利のアービトレーション（request win arbitration）をもつ第１のプロセッサが、共有メモリ領域への排他的アクセスを獲得する。
【００２０】
領域114にアクセスすると、セマフォフラグが設定され、プロセッサ102aは排他的アクセスを獲得する。書き込みの排他的コマンドに応答して、モニタ119は制御装置をアクティブにし、モニタ119に記憶されている予約状態と、モニタ120に記憶されているかもしれない同じアドレスに対する任意の予約とをクリアする。ロックを所有するプロセッサが、セマフォ位置に書き込み、セマフォが最早ロックされていないことを示すと、セマフォのロック状態は解放される。
【００２１】
予約を設定した後で、プロセッサ102aは、共有メモリ領域への書き込み動作が行われる前に、符号系列を処理することをアボートする（abort）か、または符号系列を取り替えてもよい。共有メモリがプロセッサの何れによってもアクセスされなければ、予約はクリアされない。メモリ制御装置のモニタは、予約が前の符号系列に関連しているか、後の符号系列に関連しているかを区別することができないので、プロトコルは、次の排他的書き込みアクセスに対する新しい予約を得ることができる前に、古い（obsolete）予約がクリアされることを要求する。したがって、予約に対する排他的書き込み動作が行われないときは、予約をクリアする措置（provision）がとられなければならない。
【００２２】
処理システムの少なくとも１つの実施形態では、セマフォメモリ領域116への書き込み要求を同報通信するが、同時に、プロセッサがセマフォメモリ領域116へ書き込むのを妨げることによって、セマフォ予約はクリアされ得る。これは、種々のやり方で達成され得る。例えば、セマフォメモリ領域116へ書き込むためのプロセッサによる要求中に、書き込みバイトイネーブルを使用して、データバス上の全バイトレーンをディスエーブルにすることができる。結果として、プロセッサの予約はクリアされるが、セマフォメモリ領域116は更新されず、したがって、別のプロセッサによる使用に対してアンロックのままである。
【００２３】
セマフォクリアランス動作が、図３のフローチャートに示されている。ステップS20において、プロセッサ102aは符号系列の処理を開始する。ステップS22において、共有メモリアドレスへの排他的書き込み動作がプロセッサによって要求されているかどうかについて判断される。ノーであるときは、符号系列の処理が完了するまで、処理は続く。ステップS22において、排他的書き込みが要求されていると判断されると、ステップS24において、プロセッサは、セマフォアドレスに対する読み出しコマンドを発行する。このコマンドは、プロセッサ102aに関連付けられたメモリ制御装置のモニタ119における予約を設定する。
【００２４】
ステップS26において、セマフォアドレスは読み出され、共有メモリ領域への排他的アクセスが使用可能であるかどうかが判断される。ノーであるときは、ステップS28において、予約はクリアされ、処理のフローはステップS20に戻って、符号列を処理し続ける。セマフォがロック状態を示さないときは、予約に関連付けられた符号系列がアボートされたかどうかが判断される。符号系列が引き続き処理されるときは、排他的書き込みコマンドがプロセッサ102aによって発行される。ステップS30において、モニタ119で設定されたプロセッサ102aの予約状態を認識したメモリ制御装置104は、そのプロセッサに共有メモリ領域114へのアクセスを与える。メモリ制御装置は、セマフォメモリにロックフラグを書き込み、既存のセマフォ予約をクリアする。プロセッサ102aは、共有メモリ領域への排他的アクセスで符号系列を実行し続ける。ステップS32において、プロセッサは、その一連の動作を完了し、排他的アクセスを解放する。メモリ制御装置104は、セマフォフラグをクリアし、共有メモリがアクセスに使用可能であることを示す。ステップS20において、新しい符号系列を処理することができる。
【００２５】
符号系列がアボートされたと判断されると、予約はメモリ制御装置からクリアされなければならない。ステップS34において、プロセッサは排他的書き込みコマンドを発行する。プロセッサは、書き込みバイトイネーブルを設定し、データ上の全バイトレーンをディスエーブルにする。書き込みコマンドに応答して、メモリ制御装置は、モニタ119における予約状態をクリアし、イネーブルにされたバイトレーンがないので、セマフォメモリ領域へ書き込まない。ステップS20において、新しい符号系列を処理することができる。
【００２６】
本明細書に開示された実施形態に関連して説明された種々の例示的な論理ブロック、モジュール、回路、素子、および／または構成要素は、汎用プロセッサ、ディジタル信号プロセッサ（digital signal processor, DSP）、特定用途向け集積回路（application specific integrated circuit, ASIC）、フィールド プログラマブル ゲート アレイ（field programmable gate array, FPGA）または他のプログラマブル論理構成要素、ディスクリートなゲートまたはトランジスタ論理、ディスクリートなハードウェア構成要素、あるいは本明細書に説明されている機能を実行するように設計された任意の組合せで実施または実行され得る。汎用プロセッサは、マイクロプロセッサであってもよいが、その代わりに、プロセッサは、任意の従来のプロセッサ、制御装置、マイクロコントローラ、または状態機械であってもよい。プロセッサは、コンピューティング構成要素の組合せ、例えば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰのコアと結合された１つ以上のマイクロプロセッサ、または任意の他のこのような構成としても実施され得る。
【００２７】
本明細書に開示されている実施形態に関連して記載された方法またはアルゴリズムは、ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、または２つの組合せにおいて直接的に具体化され得る。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、取り外し可能ディスク、ＣＤ−ＲＯＭ、または当技術において知られている記憶媒体の任意の他の形態の中に存在し得る。プロセッサが記憶媒体から情報を読み出し、かつそこへ情報を書き込みことができるように、記憶媒体はプロセッサに連結され得る。その代りに、記憶媒体は、プロセッサと一体であってもよい。
【００２８】
開示された実施形態の上述の説明は、当業者が本発明を作成または使用することを可能にするために与えられている。これらの実施形態に対する種々の変更は、当業者には容易に明らかになり、本明細書に定義されている一般的な原理は、本発明の意図および範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本発明は、本明細書に示されている実施形態に制限されることを意図されないが、請求項に矛盾しない全範囲にしたがい、要素を単数形で記載していることは、“１つおよび１つのみ”であると具体的に記載されていないならば、“１つおよび１つのみ”ではなく、むしろ“１つ以上”であることを意味することを意図している。当業者に知られている、または知られることになる本開示の全体を通して説明されている種々の実施形態の要素に対して構造的および機能的に同等のもの全ては、参照によって本明細書に明示的に取り入れられ、請求項に含まれることを意図されている。さらに加えて、本明細書の開示は、そのような開示が請求項に明示的に記載されているかどうかに関わらず、公に供されることを意図されていない。請求項の要素は、その要素が“〜のための手段（means for）”という語句を使用して、または方法の請求項の場合は、その要素が“〜のためのステップ（step for）”という語句を使用して明示的に記載されていないならば、米国特許法第１１２条第６項の条項のもとで解釈されない。
【図１】
2014149849.tif 000003
【図２】
2014149849.tif 000004
【図３】
2014149849.tif 000005
【手続補正書】
【提出日】平成26年4月24日(2014.4.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
共有メモリへの排他的アクセスのためにセマフォ予約をクリアする方法であって、
第１の処理構成要素が共有メモリにおけるセマフォメモリ領域を読み出すことに応答して、セマフォ予約を設定することと、
第２の処理構成要素から共有メモリに関連付けられたセマフォメモリ領域へ書き込み要求を送信することと、
書き込み要求に応答して、セマフォ予約をクリアし、第１の処理構成要素によるセマフォメモリ領域の内容の更新を妨げることを含む方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
開示された実施形態の上述の説明は、当業者が本発明を作成または使用することを可能にするために与えられている。これらの実施形態に対する種々の変更は、当業者には容易に明らかになり、本明細書に定義されている一般的な原理は、本発明の意図および範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本発明は、本明細書に示されている実施形態に制限されることを意図されないが、請求項に矛盾しない全範囲にしたがい、要素を単数形で記載していることは、“１つおよび１つのみ”であると具体的に記載されていないならば、“１つおよび１つのみ”ではなく、むしろ“１つ以上”であることを意味することを意図している。当業者に知られている、または知られることになる本開示の全体を通して説明されている種々の実施形態の要素に対して構造的および機能的に同等のもの全ては、参照によって本明細書に明示的に取り入れられ、請求項に含まれることを意図されている。さらに加えて、本明細書の開示は、そのような開示が請求項に明示的に記載されているかどうかに関わらず、公に供されることを意図されていない。請求項の要素は、その要素が“〜のための手段（means for）”という語句を使用して、または方法の請求項の場合は、その要素が“〜のためのステップ（step for）”という語句を使用して明示的に記載されていないならば、米国特許法第１１２条第６項の条項のもとで解釈されない。
以下に本件出願当初の特許請求の範囲に］記載された発明を付記する。
［１］  共有メモリへの排他的アクセスのためにセマフォ予約をクリアする方法であって、第１の処理構成要素が共有メモリにおけるセマフォメモリ領域を読み出すことに応答して、セマフォ予約を設定することと、第２の処理構成要素から共有メモリに関連付けられたセマフォメモリ領域へ書き込み要求を送信することと、書き込み要求に応答して、セマフォ予約をクリアし、第１の処理構成要素によるセマフォメモリ領域の内容の更新を妨げることを含む方法。
［２］  書き込み要求は、セマフォメモリ領域が更新されることを妨げる制御信号と共に送信される［１］記載の方法。
［３］  制御信号は、書き込みバイトイネーブルを含む［２］記載の方法。
［４］  データバスは、複数のバイトレーンにより共有メモリへデータを送信するために与えられ、データバス上の全バイトレーンをディスエーブルするように書き込みバイトイネーブルを設定することによって、セマフォメモリ領域の内容は１つ以上の処理構成要素によって更新されることを妨げられる［３］記載の方法。
［５］  書き込み要求に応答して、制御装置内の予約状態を予約状態から非予約状態に変更することをさらに含む［１］記載の方法。
［６］  前記予約状態は、複数の処理構成要素からの特定の処理構成要素に関連付けられ、前記書き込み要求は、前記特定の処理構成要素から送信される［５］記載の方法。
［７］  前記制御装置は、複数の処理構成要素の各々に対する予約状態を含み、前記書き込み要求は、書き込み要求を送信した処理構成要素のみに対する制御装置の予約状態の変更を行う［６］記載の方法。
［８］  複数の処理構成要素と、複数の処理構成要素によって共有されることができる共有メモリ領域および共有メモリ部分の排他的書き込みアクセスの使用可能性を示すセマフォメモリ領域を含むメモリと、複数の処理構成要素の少なくとも１つに対するセマフォ予約状態を維持する制御装置とを含む処理システムであって、前記制御装置の予約状態は、複数の処理構成要素の別の１つからのセマフォメモリ領域への書き込み要求に応答して、データがセマフォメモリ領域に書き込まれることなく、クリアされる、処理システム。
［９］  複数の処理構成要素の前記１つは、制御信号を書き込み要求と共に制御装置に送信することによって、セマフォメモリ領域への書き込み要求中に、データがセマフォメモリ領域に書き込まれるのを防ぐ［８］記載の処理システム。
［１０］  制御信号は、書き込みバイトイネーブルを含む［９］記載の処理システム。
［１１］  プロセッサと制御装置との間のデータバスをさらに含む処理システムであって、データバスは複数のバイトレーンをもち、処理構成要素の前記１つは、データバス上のバイトレーンをディスエーブルするように書き込みバイトイネーブルを設定することによって、セマフォメモリ領域への書き込み要求中に、データがセマフォメモリ領域に書き込まれるのを防ぐ［１０］記載の処理システム。
［１２］  前記制御装置は、複数の処理構成要素の各々に対する予約状態を含み、前記書き込み要求は、書き込み要求を送信した処理構成要素のみに対する制御装置の予約状態の変更を行う［８］記載の処理システム。
［１３］    複数の処理構成要素と、前記複数の処理構成要素によって共有されることができる共有メモリ領域および共有メモリ部分の排他的書き込みアクセスの使用可能性を示すセマフォメモリ領域を含むメモリと、セマフォ予約状態を維持する制御装置とを含む処理システムであって、  処理構成要素の各々は、別の処理構成要素のセマフォ予約状態をセマフォメモリ領域に書き込むことなくクリアするセマフォメモリ領域に書き込み要求を送信するように構成されている、処理システム。
［１４］  処理構成要素の各々は、制御信号を書き込み要求と共に制御装置に送信することによって、セマフォメモリ領域への書き込み要求中に、データがセマフォメモリ領域に書き込まれるのを防ぐように構成されている［１３］記載の処理システム。
［１５］  制御信号は、書き込みバイトイネーブルを含む［１４］記載の処理システム。
［１６］  プロセッサと制御装置との間のデータバスをさらに含む処理システムであって、データバスは複数のバイトレーンを含み、処理構成要素の各々は、データバス上の全バイトレーンをディスエーブルにするように書き込みバイトイネーブルを設定することによって、セマフォメモリ領域への書き込み要求中に、データがセマフォメモリ領域に書き込まれるのを防ぐようにさらに構成されている［１４］記載の処理システム。
［１７］  前記制御装置は、処理構成要素の各々に対する予約状態を含み、前記書き込み要求は、書き込み要求を送信した処理構成要素のみに対する制御装置の予約状態の変更を行う［１４］記載の処理システム。
【外国語明細書】
2014149849000001.pdf